JP4864926B2 - Array antenna - Google Patents

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Description

この発明は、アレイアンテナに関する。   The present invention relates to an array antenna.

近年、搭載用空中線装置の分野においては、レーダシステムの高性能化の要求の高まりから、高機能で高性能なディジタルによるビームフォーミング方式を採用したアレイアンテナ、即ちＤＢＦアンテナ、を採用したいという要望が高まっている。   In recent years, in the field of on-board antenna equipment, due to the increasing demand for higher performance of radar systems, there is a demand to adopt array antennas that employ high-function, high-performance digital beamforming systems, that is, DBF antennas. It is growing.

しかしながら、従来のＤＢＦアンテナは、特開平１０−２０９７５０号公報（特許文献１）及び特開２００６−１７４３３３号公報（特許文献２）から知られている如く、周波数変換回路やパターン合成を行なう複素乗算回路をアンテナ素子の数だけ必要としていたのでＤＢＦアンテナの全体の寸法や重量が大きく、また非常に高価でもあったので、搭載用空中線装置としては特殊な用途の為にしか採用されていない。
特開平１０−２０９７５０号公報 特開２００６−１７４３３３号公報 However, the conventional DBF antenna is known to be disclosed in Japanese Patent Laid-Open Nos. 10-209750 (Patent Document 1) and 2006-174333 (Patent Document 2). Since the number of circuits required for the antenna elements is large, the overall size and weight of the DBF antenna are large and very expensive. Therefore, the mounting antenna apparatus is used only for special purposes.
JP-A-10-209750 JP 2006-174333 A

この発明は上記事情の下でなされ、この発明の目的は、従来に比べ全体の寸法や重量を小さくでき、また安価にもできる、ディジタルによるビームフォーミング方式を採用したアレイアンテナを提供することである。   The present invention has been made under the above circumstances, and an object of the present invention is to provide an array antenna adopting a digital beam forming system that can be reduced in overall dimensions and weight as compared with the conventional one and can be made inexpensive. .

上述したこの発明の目的を達成する為に、この発明に従ったアレイアンテナは、複数のグループに分けられた複数のアンテナ素子と、各グループにおいて複数のアンテナ素子の夫々からの受信信号をディジタルに変換するアナログ・ディジタル変換回路と、各グループにおいて各アンテナ素子からのディジタル化された受信信号を遅延する遅延回路と、各グループにおいて各アンテナ素子からのディジタル化され遅延された受信信号をシストリックに複素乗算する複素乗算回路と、を備えたアレイアンテナであって、前記複素乗算回路が、各グループに所属する複数のアンテナ素子からのディジタル化され遅延された複数の受信信号に対し、１つの複素乗算器と、スイッチ回路及び遅延回路を含む乗算回路と、を備えていて、前記複数の受信信号を順次乗算して合成データを作成し出力するとともに、別のグループの複数のアンテナ素子の為の別の複素乗算回路からの合成データが入力した場合にはこの別の合成データを乗算して出力する。
そして、前記複素乗算回路の前記スイッチ回路は、
各グループに所属する複数のアンテナ素子からの前記複数の受信信号が夫々入力される複数の入力端及びもう１つの入力端と、前記１つの複素乗算器に接続された１つの出力端と、を備えた第１のスイッチ、
別のグループの複数のアンテナ素子の為の別の複素乗算回路からの合成データが入力される１つの入力端と、もう１つの入力端と、前記１つの複素乗算器に接続された１つの出力端と、を備えた第２のスイッチ、
前記１つの複素乗算器の出力端に接続された１つの入力端と、前記遅延回路及び別のグループの別の複素乗算回路のスイッチ回路に接続された２つの出力端と、を備えた第３のスイッチ、
前記遅延回路に接続された１つの入力端と、前記第１のスイッチの前記もう１つの入力端及び前記第２のスイッチの前記もう１つの入力端に接続された２つの出力端と、を備えた第４のスイッチ、
を備えていて、
前記第１のスイッチは、前記複数の入力端及び前記もう１つの入力端を順次前記１つの出力端に接続し、
前記第２のスイッチは、前記第１のスイッチが前記複数の入力端を前記１つの出力端に接続している間は前記もう１つの入力端を前記出力端に接続して前記第１のスイッチが前記もう１つの入力端を前記１つの出力端に接続したときは前記１つの入力端を前記出力端に接続し、
前記第３のスイッチは、前記第１のスイッチが前記複数の入力端を前記１つの出力端に接続している間は前記１つの入力端を前記２つの出力端において前記遅延回路に接続されている一方に接続して前記第１のスイッチが前記もう１つの入力端を前記１つの出力端に接続したときは前記１つの入力端を前記２つの出力端において前記別のグループの別の複素乗算回路のスイッチ回路に接続されている他方に接続し、
前記第４のスイッチは、前記第１のスイッチが前記複数の入力端の中の最後の１つ以外を前記１つの出力端に接続している間は前記２つの出力端において前記第２のスイッチの前記もう１つの入力端に接続された一方に接続して前記第１のスイッチが前記複数の入力端の中の最後の１つ及び前記もう１つの入力端を前記１つの出力端に接続している間は前記２つの出力端において前記第１のスイッチの前記もう１つの入力端に接続されている他方に接続する、
ことを特徴としている。 In order to achieve an object of the present invention described above, the array antenna according to the present invention includes a plurality of antenna elements divided into a plurality of groups, a reception signal from each of the plurality of antenna elements in each group into a digital Analog-to-digital conversion circuit for conversion, delay circuit for delaying digitized reception signals from each antenna element in each group, and digitized and delayed reception signals from each antenna element in each group in a systolic manner A complex multiplication circuit for performing complex multiplication, wherein the complex multiplication circuit performs one complex on a plurality of digitized and delayed received signals from a plurality of antenna elements belonging to each group. a multiplier, equipped with a multiplier circuit including a switch circuit and a delay circuit, the plurality of receiving The composite data is generated by sequentially multiplying the signal and output, and when the composite data from another complex multiplier circuit for a plurality of antenna elements of another group is input, the other composite data is multiplied. Output.
The switch circuit of the complex multiplication circuit is
A plurality of input terminals to which the plurality of received signals from a plurality of antenna elements belonging to each group are input and another input terminal; and one output terminal connected to the one complex multiplier. A first switch comprising,
One input terminal to which composite data from another complex multiplication circuit for a plurality of antenna elements of another group is input, another input terminal, and one output connected to the one complex multiplier A second switch comprising an end,
And a third input terminal connected to an output terminal of the one complex multiplier and two output terminals connected to a switch circuit of the delay circuit and another complex multiplier circuit of another group. Switch,
One input terminal connected to the delay circuit, and two output terminals connected to the other input terminal of the first switch and the other input terminal of the second switch. The fourth switch,
With
The first switch sequentially connects the plurality of input terminals and the other input terminal to the one output terminal,
The second switch connects the other input end to the output end while the first switch connects the plurality of input ends to the one output end. When the other input terminal is connected to the one output terminal, the one input terminal is connected to the output terminal,
The third switch is configured such that the one input terminal is connected to the delay circuit at the two output terminals while the first switch connects the plurality of input terminals to the one output terminal. And when the first switch connects the other input terminal to the one output terminal, the one input terminal is connected to the other output terminal at the other output terminal. Connected to the other connected to the switch circuit of the circuit,
The fourth switch includes the second switch at the two output terminals while the first switch is connected to the one output terminal except for the last one of the plurality of input terminals. And the first switch connects the last one of the plurality of input terminals and the other input terminal to the one output terminal. While the other output terminal is connected to the other input terminal of the first switch at the two output terminals,
It is characterized by that.

上述した如く構成されたことを特徴とするこの発明に従ったアレイアンテナでは、複数のアンテナ素子の夫々からのディジタル化され遅延された受信信号をシストリックに複素乗算する複素乗算回路が、複数のアンテナ素子からのディジタル化され遅延された複数の受信信号に対し、１つの複素乗算器と、スイッチ回路及び遅延回路を含む乗算回路と、を備えているので、従来に比べ全体の寸法や重量を小さくでき、また安価にもできる。   In the array antenna according to the present invention configured as described above, a complex multiplication circuit that performs systolic complex multiplication of the digitized and delayed received signals from each of a plurality of antenna elements includes a plurality of complex multiplication circuits. A plurality of digitized and delayed received signals from the antenna element are provided with one complex multiplier and a multiplier circuit including a switch circuit and a delay circuit. It can be made small and inexpensive.

以下、この発明の一実施の形態に従ったアレイアンテナについて添付の図面を参照しながら詳細に説明する。   Hereinafter, an array antenna according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

図１中に図示されている如く、この発明の一実施の形態に従ったアレイアンテナは、複数のアンテナ素子１０と、アンテナ素子１０からの受信信号をディジタルに変換するアナログ・ディジタル変換回路１２と、各アンテナ素子１０からのディジタル化された受信信号を遅延する遅延回路１４と、各アンテナ素子１０からのディジタル化され遅延された受信信号をシストリックに複素乗算する複素乗算回路１６と、を備えている。   As shown in FIG. 1, an array antenna according to an embodiment of the present invention includes a plurality of antenna elements 10 and an analog / digital conversion circuit 12 that converts received signals from the antenna elements 10 into digital. A delay circuit 14 that delays a digitized reception signal from each antenna element 10, and a complex multiplication circuit 16 that performs a systolic complex multiplication of the digitized delay reception signal from each antenna element 10. ing.

ここにおいて、アンテナ素子１０，アナログ・ディジタル変換回路１２，そして遅延回路１４の夫々の構成は公知である。また、シストリックとは、並列処理をすることである。   Here, the configurations of the antenna element 10, the analog / digital conversion circuit 12, and the delay circuit 14 are well known. Systolic means parallel processing.

図２の（Ａ）中には図１中に図示されている複素乗算回路１６が拡大して図示されている。複素乗算回路１６は、複数のアンテナ素子１０からのディジタル化され遅延された複数の受信信号ａ，ｂ，ｃ，ｄに対し、１つの複素乗算器１６Ａとスイッチ回路及び遅延回路１６Ｂを含む乗算回路と、を備えている。   In FIG. 2A, the complex multiplication circuit 16 shown in FIG. 1 is enlarged. The complex multiplier circuit 16 includes a complex multiplier 16A, a switch circuit, and a delay circuit 16B for a plurality of digitized and delayed received signals a, b, c, and d from the plurality of antenna elements 10. And.

スイッチ回路は、複数の複数のアンテナ素子１０からのディジタル化され遅延された複数の受信信号ａ，ｂ，ｃ，ｄが入力される複数の入力端０，１，２，３を有する第１のスイッチＳＷ１を含む。第１のスイッチＳＷ１の１つの出力端は複素乗算器１６Ａに接続され、複素乗算器１６Ａの１つの出力端はスイッチ回路の第３のスイッチＳＷ３の１つの入力端に接続され、第３のスイッチＳＷ３の２つの出力端の一方０は遅延回路１６Ｂを介してスイッチ回路の第４のスイッチＳＷ４の１つの入力端に接続され、第４のスイッチＳＷ４の２つの出力端の一方０は第１のスイッチＳＷ１のもう１つの入力端４に接続され、第４のスイッチＳＷ４の他方の出力端１はスイッチ回路の第２のスイッチＳＷ２の２つの入力端の一方１に接続され、第２のスイッチＳＷ２の１つの出力端は複素乗算器１６Ａに接続され、第３のスイッチＳＷ３の２つの出力端の他方１はこの複素乗算回路１６の出力端となっていて、そして、第２のスイッチＳＷ２の２つの入力端の他方０は、別の複素乗算回路１６の出力端と接続可能な入力端となっている。   The switch circuit includes a plurality of input terminals 0, 1, 2, 3 to which a plurality of digitized and delayed received signals a, b, c, d from a plurality of antenna elements 10 are input. A switch SW1 is included. One output terminal of the first switch SW1 is connected to the complex multiplier 16A, one output terminal of the complex multiplier 16A is connected to one input terminal of the third switch SW3 of the switch circuit, and the third switch One of the two output terminals of SW3 is connected to one input terminal of the fourth switch SW4 of the switch circuit via the delay circuit 16B, and one of the two output terminals of the fourth switch SW4 is connected to the first output terminal of the first switch SW4. Connected to the other input terminal 4 of the switch SW1, the other output terminal 1 of the fourth switch SW4 is connected to one of the two input terminals of the second switch SW2 of the switch circuit, and the second switch SW2 Is connected to the complex multiplier 16A, the other one of the two output terminals of the third switch SW3 is the output terminal of the complex multiplier circuit 16, and 2 of the second switch SW2 Other 0 input terminal of is an input terminal that can be connected to an output terminal of another complex multiplication circuit 16.

スイッチ回路のスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４は、図２の（Ｂ）中に示されている如く機能し、複数の受信信号ａ，ｂ，ｃ，ｄを順次乗算して合成データＧを作成し、最後にこの合成データＧを複素乗算回路１６の出力端（第３のスイッチＳＷ３の２つの出力端の他方１）から出力する。そしてこの際に、この複素乗算回路１６の入力端（第２のスイッチＳＷ２の２つの入力端の他方０）に別の複素乗算回路１６の出力端からの合成データＧが入力していれば、この複素乗算回路１６の合成データＧに別の複素乗算回路１６の出力端からの合成データＧが乗算されてこの複素乗算回路１６の出力端（第３のスイッチＳＷ３の２つの出力端の他方１）から出力される。   The switches SW1, SW2, SW3, and SW4 of the switch circuit function as shown in FIG. 2B, and sequentially generate a composite data G by multiplying a plurality of received signals a, b, c, and d. Finally, the composite data G is output from the output terminal of the complex multiplication circuit 16 (the other one of the two output terminals of the third switch SW3). At this time, if the composite data G from the output terminal of another complex multiplier circuit 16 is input to the input terminal of the complex multiplier circuit 16 (the other 0 of the two input terminals of the second switch SW2), The composite data G of the complex multiplier circuit 16 is multiplied by the composite data G from the output terminal of another complex multiplier circuit 16, and the output terminal of the complex multiplier circuit 16 (the other one of the two output terminals of the third switch SW3). ) Is output.

この一実施の形態に従ったアレイアンテナでは、図１中に図示されている如く複数のアンテナ素子１０が複数のグループに分けられ、各グループに所属する複数のアンテナ素子１０が１つの複素乗算回路１６に接続されて１つの複素乗算回路１６が各グループに所属する複数のアンテナ素子１０から複数の受信信号ａ，ｂ，ｃ，ｄを順次乗算して合成データＧを作成して出力する。図３中に図示されている如く、各グループに所属する複数のアンテナ素子１０の複数の受信信号ａ，ｂ，ｃ，ｄからの合成データＧの作成は、各グループにおいて相互に並行に実行され、そして各グループにおいて作成された合成データＧも順次乗算されて、最後にこの一実施の形態に従ったアレイアンテナの複数のアンテナ素子１０の全体からの受信信号に基づいたこの一実施の形態に従ったアレイアンテナの全体の合成ビームが作成される。   In the array antenna according to this embodiment, a plurality of antenna elements 10 are divided into a plurality of groups as shown in FIG. 1, and a plurality of antenna elements 10 belonging to each group are one complex multiplication circuit. 16, one complex multiplication circuit 16 sequentially multiplies a plurality of received signals a, b, c, and d from a plurality of antenna elements 10 belonging to each group to create and output synthesized data G. As shown in FIG. 3, the generation of the composite data G from the plurality of received signals a, b, c, d of the plurality of antenna elements 10 belonging to each group is executed in parallel with each other in each group. Then, the composite data G created in each group is sequentially multiplied, and finally, in this embodiment based on the received signals from the whole of the plurality of antenna elements 10 of the array antenna according to this embodiment. A combined beam of the entire array antenna is created.

この実施の形態のアレイアンテナでは、複数のアンテナ素子１０の夫々に対応して複数の複素乗算回路が接続されていて複数の複素乗算回路の１つ１つからの出力が順次合成されてアレイアンテナの全体の合成ビームが作成される従来のアレイアンテナに比べて、複数のアンテナ素子１０よりも遥かに少ない数の複素乗算回路しか必要としないので全体の寸法や重量を小さくでき、安価である。しかも、これら従来よりも遥かに少ない数の複素乗算回路が相互に並行して夫々が対応する複数のアンテナ素子１０の受信信号から合成データを作成、さらにこれら少ない数の複素乗算回路が作成した複数の合成データを順次乗算してアレイアンテナの全体の合成ビームを作成しているので、合成ビームの作成に要する時間も短い。   In the array antenna of this embodiment, a plurality of complex multiplication circuits are connected corresponding to each of the plurality of antenna elements 10, and outputs from each of the plurality of complex multiplication circuits are sequentially synthesized to produce an array antenna. Compared with the conventional array antenna in which the entire combined beam is generated, the number of complex multiplier circuits is much smaller than that of the plurality of antenna elements 10, so that the overall size and weight can be reduced and the cost is low. In addition, a much smaller number of complex multiplication circuits than those in the prior art create composite data from the received signals of a plurality of antenna elements 10 corresponding to each other in parallel with each other. Since the synthesized beam of the array antenna is created by sequentially multiplying the synthesized data, the time required for creating the synthesized beam is short.

なお、アナログ・ディジタル変換回路１２の前に複数のアンテナ素子１０からの受信信号をアナログで合成するアナログ合成回路を備えることも出来る。この場合には、複数のアンテナ素子１０の夫々に対応してアナログ・ディジタル変換回路１２及び遅延回路１４を設ける必要がなくなり、この実施の形態のアレイアンテナの全体の寸法や重量をさらに小さくでき、当然さらに安価にできる。   Note that an analog synthesis circuit that synthesizes reception signals from the plurality of antenna elements 10 in analog form may be provided in front of the analog / digital conversion circuit 12. In this case, it is not necessary to provide the analog / digital conversion circuit 12 and the delay circuit 14 corresponding to each of the plurality of antenna elements 10, and the overall size and weight of the array antenna of this embodiment can be further reduced. Of course, it can be made cheaper.

この発明の一実施の形態に従ったアレイアンテナの構成を概略的に示す図である。It is a figure which shows roughly the structure of the array antenna according to one embodiment of this invention. （Ａ）は図１中の複素演算回路の構成を拡大して示す図であり、 （Ｂ）は（Ａ）の複素演算回路の複数のスイッチの動作を説明するための図である。(A) is a figure which expands and shows the structure of the complex arithmetic circuit in FIG. 1, (B) is a figure for demonstrating operation | movement of the some switch of the complex arithmetic circuit of (A). 図１のアレイアンテナにおける複数の複素乗算回路からデータの出力タイミングを概略的に示す図である。It is a figure which shows roughly the output timing of the data from the some complex multiplication circuit in the array antenna of FIG.

符号の説明Explanation of symbols

１０…アンテナ素子、１２…アナログ・ディジタル変換回路、１４…遅延回路、１６…複素乗算回路、１６Ａ…複素乗算器、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ（スイッチ回路）、１６Ｂ遅延回路。   DESCRIPTION OF SYMBOLS 10 ... Antenna element, 12 ... Analog-digital conversion circuit, 14 ... Delay circuit, 16 ... Complex multiplication circuit, 16A ... Complex multiplier, SW1, SW2, SW3, SW4 ... Switch (switch circuit), 16B delay circuit.

Claims (1)

複数のグループに分けられた複数のアンテナ素子と、各グループにおいて複数のアンテナ素子の夫々からの受信信号をディジタルに変換するアナログ・ディジタル変換回路と、各グループにおいて各アンテナ素子からのディジタル化された受信信号を遅延する遅延回路と、各グループにおいて各アンテナ素子からのディジタル化され遅延された受信信号をシストリックに複素乗算する複素乗算回路と、を備えたアレイアンテナであって、
前記複素乗算回路が、各グループに所属する複数のアンテナ素子からのディジタル化され遅延された複数の受信信号に対し、１つの複素乗算器と、スイッチ回路及び遅延回路を含む乗算回路と、を備えていて、前記複数の受信信号を順次乗算して合成データを作成し出力するとともに、別のグループの複数のアンテナ素子の為の別の複素乗算回路からの合成データが入力した場合にはこの別の合成データを乗算して出力し、
前記複素乗算回路の前記スイッチ回路は、
各グループに所属する複数のアンテナ素子からの前記複数の受信信号が夫々入力される複数の入力端及びもう１つの入力端と、前記１つの複素乗算器に接続された１つの出力端と、を備えた第１のスイッチ、
別のグループの複数のアンテナ素子の為の別の複素乗算回路からの合成データが入力される１つの入力端と、もう１つの入力端と、前記１つの複素乗算器に接続された１つの出力端と、を備えた第２のスイッチ、
前記１つの複素乗算器の出力端に接続された１つの入力端と、前記遅延回路及び別のグループの別の複素乗算回路のスイッチ回路に接続された２つの出力端と、を備えた第３のスイッチ、
前記遅延回路に接続された１つの入力端と、前記第１のスイッチの前記もう１つの入力端及び前記第２のスイッチの前記もう１つの入力端に接続された２つの出力端と、を備えた第４のスイッチ、
を備えていて、
前記第１のスイッチは、前記複数の入力端及び前記もう１つの入力端を順次前記１つの出力端に接続し、
前記第２のスイッチは、前記第１のスイッチが前記複数の入力端を前記１つの出力端に接続している間は前記もう１つの入力端を前記出力端に接続して前記第１のスイッチが前記もう１つの入力端を前記１つの出力端に接続したときは前記１つの入力端を前記出力端に接続し、
前記第３のスイッチは、前記第１のスイッチが前記複数の入力端を前記１つの出力端に接続している間は前記１つの入力端を前記２つの出力端において前記遅延回路に接続されている一方に接続して前記第１のスイッチが前記もう１つの入力端を前記１つの出力端に接続したときは前記１つの入力端を前記２つの出力端において前記別のグループの別の複素乗算回路のスイッチ回路に接続されている他方に接続し、
前記第４のスイッチは、前記第１のスイッチが前記複数の入力端の中の最後の１つ以外を前記１つの出力端に接続している間は前記２つの出力端において前記第２のスイッチの前記もう１つの入力端に接続された一方に接続して前記第１のスイッチが前記複数の入力端の中の最後の１つ及び前記もう１つの入力端を前記１つの出力端に接続している間は前記２つの出力端において前記第１のスイッチの前記もう１つの入力端に接続されている他方に接続する、
ことを特徴とするアレイアンテナ。 A plurality of antenna elements divided into a plurality of groups, an analog-to-digital conversion circuit for converting the digital signals received from each of the plurality of antenna elements in each group, were digitized from each antenna element in each group An array antenna comprising: a delay circuit that delays a received signal; and a complex multiplier circuit that performs systolic complex multiplication of the digitized and delayed received signal from each antenna element in each group ,
The complex multiplier circuit includes one complex multiplier and a multiplier circuit including a switch circuit and a delay circuit for a plurality of digitized and delayed received signals from a plurality of antenna elements belonging to each group. have been, as well as create and outputs the combined data are sequentially multiplied by the plurality of received signals, the other is when the combined data from another complex multiplication circuit for the plurality of antenna elements of another group entered Multiply the synthesized data of
The switch circuit of the complex multiplier circuit is:
A plurality of input terminals to which the plurality of received signals from a plurality of antenna elements belonging to each group are input and another input terminal; and one output terminal connected to the one complex multiplier. A first switch comprising,
One input terminal to which composite data from another complex multiplication circuit for a plurality of antenna elements of another group is input, another input terminal, and one output connected to the one complex multiplier A second switch comprising an end,
And a third input terminal connected to an output terminal of the one complex multiplier and two output terminals connected to a switch circuit of the delay circuit and another complex multiplier circuit of another group. Switch,
One input terminal connected to the delay circuit, and two output terminals connected to the other input terminal of the first switch and the other input terminal of the second switch. The fourth switch,
With
The first switch sequentially connects the plurality of input terminals and the other input terminal to the one output terminal,
The second switch connects the other input end to the output end while the first switch connects the plurality of input ends to the one output end. When the other input terminal is connected to the one output terminal, the one input terminal is connected to the output terminal,
The third switch is configured such that the one input terminal is connected to the delay circuit at the two output terminals while the first switch connects the plurality of input terminals to the one output terminal. And when the first switch connects the other input terminal to the one output terminal, the one input terminal is connected to the other output terminal at the other output terminal. Connected to the other connected to the switch circuit of the circuit,
The fourth switch includes the second switch at the two output terminals while the first switch is connected to the one output terminal except for the last one of the plurality of input terminals. And the first switch connects the last one of the plurality of input terminals and the other input terminal to the one output terminal. While the other output terminal is connected to the other input terminal of the first switch at the two output terminals,
An array antenna characterized by that.
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