JP4856141B2 - Binarization circuit and phase difference discrimination device - Google Patents

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Description

本発明は、時間に対して変化する入力電圧を2値化する2値化回路に関する。本発明はまた、この2値化回路を用いた位相差判別装置に関する。   The present invention relates to a binarization circuit that binarizes an input voltage that changes with time. The present invention also relates to a phase difference discriminating apparatus using this binarization circuit.

状態変化に追従して生じる電圧変化を測定し、測定した電圧の変化から、実際に生じている状態変化を検出したい局面が多く存在する。このような局面では、ピークホールド回路とボトムホールド回路等のホールド回路を利用し、測定した電圧のピーク電圧とボトム電圧を検出する。
例えば、磁気センサ等を利用して回転体の回転数及び回転角を測定する技術が実用化されている。この技術では、回転体が磁性体で形成されており、その回転体の外周面に山部と谷部が周方向に交互に形成されている。また、磁気センサが、回転体の外周面に向かい合う位置に配置されている。回転体が回転すると、磁気センサに生じる電圧が、磁気センサに向かい合う位置を山部と谷部が交互に通過するのに追従して時間的に変化する。磁気センサで検出された入力電圧を、閾値電圧を用いて2値化すると、その2値化信号から回転体の回転数及び回転角を検出することができる。
時間的に変化する入力電圧を2値化するための閾値電圧に、例えば入力電圧のピーク電圧とボトム電圧の中間値が用いられる。中間値を閾値にして入力電圧を2値化信号に変換するためには、入力電圧のピーク電圧とボトム電圧の双方を正確に検出する必要がある。
There are many situations where it is desired to measure a voltage change that occurs following a state change and to detect the actual state change from the measured voltage change. In such a situation, a peak circuit and a bottom voltage of the measured voltage are detected using a hold circuit such as a peak hold circuit and a bottom hold circuit.
For example, a technique for measuring the rotation speed and rotation angle of a rotating body using a magnetic sensor or the like has been put into practical use. In this technique, the rotating body is formed of a magnetic body, and peaks and valleys are alternately formed in the circumferential direction on the outer peripheral surface of the rotating body. Moreover, the magnetic sensor is arrange | positioned in the position facing the outer peripheral surface of a rotary body. When the rotating body rotates, the voltage generated in the magnetic sensor changes with time following the passage of peaks and troughs alternately at positions facing the magnetic sensor. When the input voltage detected by the magnetic sensor is binarized using the threshold voltage, the rotation number and rotation angle of the rotating body can be detected from the binarized signal.
For example, an intermediate value between the peak voltage and the bottom voltage of the input voltage is used as the threshold voltage for binarizing the time-varying input voltage. In order to convert the input voltage into a binarized signal using the intermediate value as a threshold value, it is necessary to accurately detect both the peak voltage and the bottom voltage of the input voltage.

入力電圧の中には、短周期で変化する電圧に長周期で変化する電圧が重畳していることがある。上記の例の場合、回転体の回転に追従して短周期で変化する電圧に、環境温度の変化やロータの偏心に起因して長周期で変化する電圧が重畳した入力電圧を検出する場合がある。
図9(a)は、長周期で変化する電圧が低下傾向にある時に測定される入力電圧を例示している。この場合、短周期で変化する入力電圧のピーク電圧Vp1, Vp2, Vp3を検出する必要がある。
図9(b)は、長周期で変化する電圧が上昇傾向にある時に測定される入力電圧を例示している。この場合でも、短周期で変化する入力電圧のボトム電圧Vb1, Vb2, Vb3を検出する必要がある。
図9(a)の場合、単純なピークホールド回路を用いると、破線で示すピーク電圧Vp’を検出していまい、短周期で変化する入力電圧のピーク電圧Vp2, Vp3を検出することができない。図9(b)の場合、単純なボトムホールド回路を用いると、破線で示すボトム電圧Vb’を検出していまい、短周期で変化する入力電圧のボトム電圧Vb2, Vb3を検出することができない。
In the input voltage, a voltage that changes in a long cycle may be superimposed on a voltage that changes in a short cycle. In the case of the above example, an input voltage may be detected in which a voltage that changes in a short cycle following the rotation of the rotating body is superimposed on a voltage that changes in a long cycle due to a change in environmental temperature or eccentricity of the rotor. is there.
FIG. 9A illustrates the input voltage measured when the voltage that changes over a long period tends to decrease. In this case, it is necessary to detect the peak voltages Vp1, Vp2, and Vp3 of the input voltage that change in a short cycle.
FIG. 9B illustrates the input voltage measured when the voltage that changes over a long period tends to increase. Even in this case, it is necessary to detect the bottom voltages Vb1, Vb2, and Vb3 of the input voltage that change in a short cycle.
In the case of FIG. 9A, when a simple peak hold circuit is used, the peak voltage Vp ′ indicated by the broken line is not detected, and the peak voltages Vp2 and Vp3 of the input voltage that change in a short cycle cannot be detected. In the case of FIG. 9B, when a simple bottom hold circuit is used, the bottom voltage Vb ′ indicated by the broken line is not detected, and the bottom voltages Vb2 and Vb3 of the input voltage changing in a short cycle cannot be detected.

特許文献1に、入力電圧のピーク電圧Vp1, Vp2, Vp3とボトム電圧Vb1, Vb2, Vb3の双方を正確に検出する回路が開示されている。
特許文献1のピークホールド回路は、第1記憶回路を備えており、第1記憶回路の記憶値よりも入力端子の電圧の方が高い間は第1記憶回路の記憶値を増加させる。特許文献1のボトムホールド回路は、第2記憶回路を備えており、第2記憶回路の記憶値よりも入力端子の電圧の方が低い間は第2記憶回路の記憶値を減少させる。
特許文献1の技術では、ピークホールド回路の第1記憶回路の記憶値とボトムホールド回路の第2記憶回路の記憶値の中間値を利用し、その中間値を閾値に用いる。すなわち、入力端子の電圧が中間閾値を上回ると第1記憶回路の記憶値から所定値を減算し、次のピーク電圧のホールドに備える。同様に、入力端子の電圧が中間閾値を下回ると第2記憶回路の記憶値に所定値を加算し、次のボトム電圧のホールドに備える。
Patent Document 1 discloses a circuit that accurately detects both peak voltages Vp1, Vp2, and Vp3 of input voltage and bottom voltages Vb1, Vb2, and Vb3.
The peak hold circuit of Patent Document 1 includes a first memory circuit, and increases the stored value of the first memory circuit while the voltage at the input terminal is higher than the stored value of the first memory circuit. The bottom hold circuit of Patent Document 1 includes a second memory circuit, and reduces the stored value of the second memory circuit while the voltage at the input terminal is lower than the stored value of the second memory circuit.
In the technique of Patent Document 1, an intermediate value between the storage value of the first storage circuit of the peak hold circuit and the storage value of the second storage circuit of the bottom hold circuit is used, and the intermediate value is used as a threshold value. That is, when the voltage at the input terminal exceeds the intermediate threshold value, a predetermined value is subtracted from the stored value of the first storage circuit to prepare for the next peak voltage hold. Similarly, when the voltage of the input terminal falls below the intermediate threshold value, a predetermined value is added to the stored value of the second storage circuit, and the next bottom voltage is held.

図10は、特許文献1の技術で、入力電圧のピーク電圧Vp1, Vp2, Vp3とボトム電圧Vb1, Vb2, Vb3の双方が検出される様子を開示している。
カーブ202は、第1記憶回路の記憶値よりも入力端子の電圧の方が高いために、ピークホールド回路の第1記憶回路の記憶値が、入力端子の電圧の増加に追従して増加していくことを例示している。カーブ204は、入力端子の電圧が減少していくことを例示している。この場合、ピークホールド回路の第1記憶回路の記憶値は増加も減少もしない。ピークホールド回路でピーク電圧が保持される。
カーブ206は、第2記憶回路の記憶値よりも入力端子の電圧の方が低いために、ボトムホールド回路の第2記憶回路の記憶値が、入力端子の電圧の減少に追従して減少していくことを例示している。カーブ208は、入力端子の電圧が上昇していくことを例示している。この場合、ボトムホールド回路の第2記憶回路の記憶値は増加も減少もしない。ボトムホールド回路でボトム電圧が保持される。カーブ210は、ピークホールド回路の記憶値とボトムホールド回路の記憶値の中間値を例示している。
FIG. 10 discloses a state in which both the peak voltages Vp1, Vp2, and Vp3 of the input voltage and the bottom voltages Vb1, Vb2, and Vb3 are detected by the technique of Patent Document 1.
In the curve 202, since the voltage at the input terminal is higher than the memory value of the first memory circuit, the memory value of the first memory circuit of the peak hold circuit increases following the increase of the voltage of the input terminal. Illustrates going. A curve 204 illustrates that the voltage at the input terminal decreases. In this case, the stored value of the first storage circuit of the peak hold circuit does not increase or decrease. The peak voltage is held in the peak hold circuit.
In curve 206, since the voltage at the input terminal is lower than the value stored in the second memory circuit, the memory value in the second memory circuit of the bottom hold circuit decreases following the decrease in the voltage at the input terminal. Illustrates going. A curve 208 exemplifies that the voltage at the input terminal increases. In this case, the stored value of the second storage circuit of the bottom hold circuit does not increase or decrease. The bottom voltage is held by the bottom hold circuit. A curve 210 illustrates an intermediate value between the stored value of the peak hold circuit and the stored value of the bottom hold circuit.

特許文献1の技術では、短周期で変化する電圧のピーク電圧を検出するために、入力端子の電圧が中間閾値を上回ると第1記憶回路の記憶値から所定値を減算し、次のピーク電圧のホールドに備える。垂直に降下しているライン211は、入力端子の電圧が中間閾値を上回ったために、第1記憶回路の記憶値から所定値V1を減算したことを示している。同様のことが、先の周期でも生じているので(ライン214参照)、長周期で変化する電圧が低下して場合でも、前記したカーブ202の現象が得られ、ピークホールド回路で保持される電圧がVp1から Vp2に更新され、さらにVp2から Vp3に更新される。
特許文献1の技術では、短周期で変化する電圧のボトム電圧を検出するために、入力端子の電圧が中間閾値を下回ると第2記憶回路の記憶値に所定値を加算し、次のボトム電圧のホールドに備える。垂直に上昇しているライン212は、入力端子の電圧が中間閾値を下回ったために、第2記憶回路の記憶値に所定値V2を加算したことを示している。同様のことが、先の周期でも生じているので(ライン216参照)、前記したカーブ206の現象が得られ、ボトムホールド回路で保持される電圧がVb1から Vb2に更新され、さらにVb2から Vb3に更新される。
長周期で変化する電圧が低下して場合には、ボトムホールド回路の記憶値を増加させる必要はない。ただし、ボトムホールド回路の記憶値を増加させると、長周期で変化する電圧が増加していく場合にも、ボトムホールド回路で保持される電圧がVb1から Vb2に更新され、さらにVb2から Vb3に更新される。
入力端子の電圧が中間閾値を上回る時にピークホールド回路の記憶値から所定値を減算し、入力端子の電圧が中間閾値を下回る時にボトムホールド回路の記憶値に所定値を加算すると、長周期で緩やかに変化する電圧が低下して場合と増加していく場合の双方において、短周期で変化する電圧のピーク電圧をピークホールド回路に保持し、短周期で変化する電圧のボトム電圧をボトムホールド回路に保持することができる。
In the technique of Patent Document 1, in order to detect a peak voltage of a voltage that changes in a short cycle, when the voltage of the input terminal exceeds the intermediate threshold value, a predetermined value is subtracted from the stored value of the first storage circuit, and the next peak voltage Prepare for the hold. A vertically descending line 211 indicates that the predetermined value V1 is subtracted from the stored value of the first storage circuit because the voltage at the input terminal exceeds the intermediate threshold value. Since the same occurs in the previous cycle (see line 214), even when the voltage that changes in the long cycle decreases, the phenomenon of the curve 202 described above is obtained, and the voltage held in the peak hold circuit Is updated from Vp1 to Vp2, and from Vp2 to Vp3.
In the technique of Patent Document 1, in order to detect the bottom voltage of the voltage that changes in a short cycle, when the voltage at the input terminal falls below the intermediate threshold, a predetermined value is added to the stored value of the second storage circuit, and the next bottom voltage Prepare for the hold. A line 212 rising vertically indicates that the predetermined value V2 is added to the stored value of the second storage circuit because the voltage at the input terminal has fallen below the intermediate threshold value. Since the same thing occurs in the previous cycle (see line 216), the phenomenon of curve 206 described above is obtained, the voltage held in the bottom hold circuit is updated from Vb1 to Vb2, and further from Vb2 to Vb3. Updated.
When the voltage that changes in a long cycle decreases, it is not necessary to increase the stored value of the bottom hold circuit. However, when the memory value of the bottom hold circuit is increased, the voltage held by the bottom hold circuit is updated from Vb1 to Vb2 and further updated from Vb2 to Vb3 even when the voltage that changes in a long cycle increases. Is done.
When a predetermined value is subtracted from the stored value of the peak hold circuit when the voltage at the input terminal exceeds the intermediate threshold value, and a predetermined value is added to the stored value of the bottom hold circuit when the voltage at the input terminal is lower than the intermediate threshold value, the long-cycle In both cases where the voltage that changes to a low voltage decreases and increases, the peak voltage of the voltage that changes in a short cycle is held in the peak hold circuit, and the bottom voltage of the voltage that changes in a short cycle is held in the bottom hold circuit. Can be held.

特開2008−32706号公報JP 2008-32706 A

前記したように、回転体の回転数や回転角を磁気センサで検出する場合、回転体が回転しているのか、振動しているのかを判定する必要がある。
そのために有用な技術を、本出願人らが出願した。その技術内容は、特願2008−005518号に添付されている明細書と図面に開示されている。ただしこの出願は、本出願の出願時点ではまだ未公開である。
上記の技術では、ピーク電圧とボトム電圧の中間に設定されている中間閾値Vrefと、ピーク電圧と中間閾値の間に設定されている高側オフセット閾値Vuと、中間閾値とボトム電圧の間に設定されている低側オフセット閾値Vdを用いる。上記の技術では、入力端子の電圧が中間閾値Vrefを上回る時と、入力端子の電圧が中間閾値Vrefを下回る時に反転する2値化信号を得る。また、入力端子の電圧が高側オフセット閾値Vuを上回る時と、入力端子の電圧が低側オフセット閾値Vdを下回る時に反転する遅れ2値化信号を得る。図11の(a)は、特許文献2に記載の技術で得られる2値化信号を示し、(b)は特許文献2に記載の技術で得られる遅れ2値化信号を示している。遅れ2値化信号は、2値化信号から遅れて反転している。
特願2008−005518号に添付されている明細書と図面に開示されている技術では、2つの磁気センサを用いる。各々の磁気センサの出力を処理して、2値化信号と遅れ2値化信号を得る。合計4個の信号を処理することによって、回転体が回転しているのか振動しているのかを正確に判定することが可能となる。
As described above, when the rotation number and rotation angle of the rotating body are detected by the magnetic sensor, it is necessary to determine whether the rotating body is rotating or vibrating.
Applicants have filed a useful technique for this purpose. The technical contents are disclosed in the specification and drawings attached to Japanese Patent Application No. 2008-005518. However, this application is still unpublished at the time of filing this application.
In the above technique, the intermediate threshold value Vref set between the peak voltage and the bottom voltage, the high-side offset threshold value Vu set between the peak voltage and the intermediate threshold value, and set between the intermediate threshold value and the bottom voltage are set. The low-side offset threshold Vd is used. In the above technique, a binary signal that is inverted when the voltage at the input terminal exceeds the intermediate threshold value Vref and when the voltage at the input terminal falls below the intermediate threshold value Vref is obtained. In addition, a delayed binary signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold Vu and when the voltage at the input terminal falls below the low-side offset threshold Vd is obtained. FIG. 11A shows a binarized signal obtained by the technique described in Patent Document 2, and FIG. 11B shows a delayed binarized signal obtained by the technique described in Patent Document 2. The delayed binarized signal is inverted after being delayed from the binarized signal.
In the technique disclosed in the specification and drawings attached to Japanese Patent Application No. 2008-005518, two magnetic sensors are used. The output of each magnetic sensor is processed to obtain a binarized signal and a delayed binarized signal. By processing a total of four signals, it is possible to accurately determine whether the rotating body is rotating or vibrating.

特願2008−005518号の願書に添付した明細書と図面Description and drawings attached to the application for Japanese Patent Application No. 2008-005518

特許文献1の技術と特許文献2の技術の各々は非常に有用・有益であり、各種の用途の応用できる。
しかしながら、両者を組み合わせて用いると、改良を要することが見出された。
図12は、特許文献1の技術と特許文献2の技術を組み合わせて用いた場合に得られる2値化信号(a)と、遅れ2値化信号(b)を示している。遅れ2値化信号は、2値化信号から遅れて反転するという関係が得られない。場合によっては、遅れ2値化信号が2値化信号とほぼ同時に反転しまうことすら生じる。
これでは、2値化信号と遅れ2値化信号を用いて回転体の振動と回転を判別することができない。
Each of the technique of patent document 1 and the technique of patent document 2 is very useful and useful, and can be applied for various uses.
However, it has been found that when both are used in combination, improvement is required.
FIG. 12 shows a binarized signal (a) and a delayed binarized signal (b) obtained when the technique of Patent Document 1 and the technique of Patent Document 2 are used in combination. The relationship that the delayed binary signal is inverted after the binary signal cannot be obtained. In some cases, the delayed binary signal is even inverted almost simultaneously with the binary signal.
In this case, the vibration and rotation of the rotating body cannot be determined using the binarized signal and the delayed binarized signal.

本発明は上記の課題を解決する。すなわち本発明は、遅れ2値化信号を2値化信号に対して確実に遅延させておく技術を提供することを目的としている。   The present invention solves the above problems. That is, an object of the present invention is to provide a technique for reliably delaying a delayed binary signal with respect to the binary signal.

本発明者らは、特許文献1の技術と特許文献2の技術を組み合わせて用いたときに問題が生じる原因を種々に検討した。その結果、下記のことが判明した。
図12は、高側オフセット閾値218を用いて遅れ2値化信号を得る場合を詳細に図示している。このときの高側オフセット閾値218は、特許文献1の技術によってピークホールド回路の記憶値を人為的に所定値だけ減少した(ライン214参照)のピーク電圧から演算されている。これが、2値化信号と遅れ2値化信号の関係を意図したものからずらしてしまう。同様に、図12は、低側オフセット閾値220を用いて遅れ2値化信号を得る場合を詳細に図示している。このときの低側オフセット閾値220は、特許文献1の技術によってボトムホールド回路の記憶値を人為的に所定値だけ増加した(ライン216参照)のボトム電圧から演算されている。これが、2値化信号と遅れ2値化信号の関係を意図したものからずらしてしまう。
The present inventors have studied various causes of problems when the technique of Patent Document 1 and the technique of Patent Document 2 are used in combination. As a result, the following was found.
FIG. 12 illustrates in detail the case where the delayed binary signal is obtained using the high-side offset threshold 218. The high-side offset threshold value 218 at this time is calculated from the peak voltage obtained by artificially reducing the stored value of the peak hold circuit by a predetermined value by the technique of Patent Document 1 (see line 214). This shifts the relationship between the binarized signal and the delayed binarized signal from the intended one. Similarly, FIG. 12 illustrates in detail the case where a delayed binary signal is obtained using the low-side offset threshold 220. The low-side offset threshold 220 at this time is calculated from the bottom voltage obtained by artificially increasing the stored value of the bottom hold circuit by a predetermined value (see line 216) by the technique of Patent Document 1. This shifts the relationship between the binarized signal and the delayed binarized signal from the intended one.

図13は、ピークホールド回路の記憶値を人為的に所定値だけ減少(ライン214参照)した後も、高側オフセット閾値222をそれまでの値に維持した場合に得られる遅れ2値化信号(b)を示している。同様に、ボトムホールド回路の記憶値を人為的に所定値だけ増加(ライン216参照)した後も、低側オフセット閾値224をそれまでの値に維持した場合に得られる遅れ2値化信号(b)を示している。この場合、(a)と(b)の比較から明らかに、遅れ2値化信号が2値化信号から遅れて反転するという関係が保証される。
高側オフセット閾値を利用して遅れ2値化信号を得る段階では、ピークホールド回路の記憶値を人為的に所定値だけ減少する前のピーク電圧から求めた高側オフセット閾値222を用い、低側オフセット閾値を利用して遅れ2値化信号を得る段階では、ボトムホールド回路の記憶値を人為的に所定値だけ増加する前のボトム電圧から求めた低側オフセット閾値224を用いれば、2値化信号と遅れ2値化信号の関係を意図したものに維持できることが見出された。
FIG. 13 shows a delayed binary signal (when the high-side offset threshold 222 is maintained at the previous value even after the stored value of the peak hold circuit is artificially decreased by a predetermined value (see line 214)). b). Similarly, even after the stored value of the bottom hold circuit is artificially increased by a predetermined value (see line 216), the delayed binary signal (b) obtained when the low-side offset threshold value 224 is maintained at the previous value. ). In this case, as apparent from the comparison between (a) and (b), the relationship that the delayed binarized signal is inverted after being delayed from the binarized signal is guaranteed.
At the stage of obtaining a delayed binary signal using the high-side offset threshold, the high-side offset threshold 222 obtained from the peak voltage before the stored value of the peak hold circuit is artificially reduced by a predetermined value is used, In the stage of obtaining a delayed binary signal using the offset threshold value, binarization is performed by using the low-side offset threshold value 224 obtained from the bottom voltage before the stored value of the bottom hold circuit is artificially increased by a predetermined value. It has been found that the relationship between the signal and the delayed binary signal can be maintained as intended.

本発明の2値化回路は、時間に対して変化する入力電圧を入力し、2値化信号と遅れ2値化信号を出力する。
本発明の2値化回路は、入力端子と第1出力端子と第2出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第1比較回路と第2比較回路と第1選択回路と第2選択回路と第3選択回路と第4選択回路を備えている。
入力端子は、入力電圧を入力するとともに、ピークホールド回路とボトムホールド回路と第1比較回路と第2比較回路に接続されている。
ピークホールド回路は、入力端子と第3選択回路と閾値演算回路とに接続されており、第1記憶回路を備えており、第1記憶回路の記憶値よりも入力端子の電圧の方が高い間は第1記憶回路の記憶値を増加し、第3選択回路からピークホールド値減少信号を入力した時に第1記憶回路の記憶値から所定値を減算し、第1記憶回路の記憶値を閾値演算回路に出力する。
ボトムホールド回路は、入力端子と第4選択回路と閾値演算回路とに接続されており、第2記憶回路を備えており、第2記憶回路の記憶値よりも入力端子の電圧の方が低い間は第2記憶回路の記憶値を減少し、第4選択回路からボトムホールド値増加信号を入力した時に第2記憶回路の記憶値に所定値を加算し、第2記憶回路の記憶値を閾値演算回路に出力する。
閾値演算回路は、ピークホールド回路とボトムホールド回路と第1比較回路と第2比較回路に接続されており、第1記憶回路の記憶値と第2記憶回路の記憶値の中間閾値と、その中間閾値と第1記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第2記憶回路の記憶値の間にある低側オフセット閾値を演算し、中間閾値と高側オフセット閾値を第1比較回路に出力し、中間閾値と低側オフセット閾値を第2比較回路に出力する。
第1比較回路は、閾値演算回路と入力端子と第1選択回路と第2選択回路と第3選択回路に接続されており、入力端子の電圧が中間閾値を下回った時と、入力端子の電圧が高側オフセット閾値を上回った時に、反転する信号を出力する。
第2比較回路は、閾値演算回路と入力端子と第1選択回路と第2選択回路と第4選択回路に接続されており、入力端子の電圧が中間閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する信号を出力する。
第1選択回路は、第1比較回路と第2比較回路と第1出力端子に接続されており、入力端子の電圧が低側オフセット閾値を下回った後に中間閾値を上回った時と、入力端子の電圧が高側オフセット閾値を上回った後に中間閾値を下回った時に反転する2値化信号を第1出力端子に出力する。
第2選択回路は、第1比較回路と第2比較回路と第2出力端子に接続されており、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に反転する遅れ2値化信号を第2出力端子に出力する。
第3選択回路は、第1比較回路とピークホールド回路に接続されており、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力する。
第4選択回路は、第2比較回路とボトムホールド回路に接続されており、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力する。
The binarization circuit of the present invention inputs an input voltage that changes with time, and outputs a binarized signal and a delayed binarized signal.
The binarization circuit of the present invention includes an input terminal, a first output terminal, a second output terminal, a peak hold circuit, a bottom hold circuit, a threshold value calculation circuit, a first comparison circuit, a second comparison circuit, a first selection circuit, and a first selection circuit. 2 selection circuit, 3rd selection circuit, and 4th selection circuit are provided.
The input terminal inputs an input voltage and is connected to the peak hold circuit, the bottom hold circuit, the first comparison circuit, and the second comparison circuit.
The peak hold circuit is connected to the input terminal, the third selection circuit, and the threshold value calculation circuit, and includes a first memory circuit, while the voltage at the input terminal is higher than the stored value of the first memory circuit. Increases the stored value of the first memory circuit, subtracts a predetermined value from the stored value of the first memory circuit when a peak hold value decrease signal is input from the third selection circuit, and calculates the threshold value of the stored value of the first memory circuit Output to the circuit.
The bottom hold circuit is connected to the input terminal, the fourth selection circuit, and the threshold value calculation circuit, and includes a second memory circuit, while the voltage of the input terminal is lower than the stored value of the second memory circuit. Decreases the memory value of the second memory circuit, adds a predetermined value to the memory value of the second memory circuit when the bottom hold value increase signal is input from the fourth selection circuit, and calculates the threshold value of the memory value of the second memory circuit Output to the circuit.
The threshold calculation circuit is connected to the peak hold circuit, the bottom hold circuit, the first comparison circuit, and the second comparison circuit, and an intermediate threshold value between the storage value of the first storage circuit and the storage value of the second storage circuit, and the intermediate value thereof A high-side offset threshold value between the threshold value and the stored value of the first storage circuit, and a low-side offset threshold value between the intermediate threshold value and the stored value of the second storage circuit are calculated, and the intermediate threshold value and the high-side offset threshold value are calculated. Output to the first comparison circuit, and output the intermediate threshold value and the low-side offset threshold value to the second comparison circuit.
The first comparison circuit is connected to the threshold value operation circuit, the input terminal, the first selection circuit, the second selection circuit, and the third selection circuit, and when the voltage of the input terminal falls below the intermediate threshold value, and the voltage of the input terminal When the value exceeds the high-side offset threshold, a signal that inverts is output.
The second comparison circuit is connected to the threshold value operation circuit, the input terminal, the first selection circuit, the second selection circuit, and the fourth selection circuit, and when the voltage of the input terminal exceeds the intermediate threshold value, the voltage of the input terminal When the value falls below the low-side offset threshold, a signal that inverts is output.
The first selection circuit is connected to the first comparison circuit, the second comparison circuit, and the first output terminal. When the voltage of the input terminal falls below the low-side offset threshold and then rises above the intermediate threshold, A binarized signal that is inverted when the voltage exceeds the high-side offset threshold and then falls below the intermediate threshold is output to the first output terminal.
The second selection circuit is connected to the first comparison circuit, the second comparison circuit, and the second output terminal. When the voltage at the input terminal exceeds the high-side offset threshold value, the voltage at the input terminal is set to the low-side offset threshold value. Is output to the second output terminal.
The third selection circuit is connected to the first comparison circuit and the peak hold circuit, and outputs a peak hold value decrease signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold value to the peak hold circuit.
The fourth selection circuit is connected to the second comparison circuit and the bottom hold circuit, and outputs a bottom hold value increase signal that is inverted when the voltage at the input terminal falls below the low-side offset threshold value to the bottom hold circuit.

本発明のピークホールド回路では、図14に示すように、入力端子の電圧が高側オフセット閾値Vuを上回る時(t2)にピークホールド回路の記憶値から所定値を減算(ライン226参照)し、ピークホールド回路の記憶値よりも入力端子の電圧の方が高い関係を作り出し、その関係が得られている間はピークホールド回路の記憶値を増加させる。ピークホールド回路の記憶値はカーブ228に示すように増加する。長周期で緩やかに変化する電圧が減少していても、短周期で変化する電圧のピーク値に更新していく。
また、入力端子の電圧が低側オフセット閾値Vdを下回る時(t4)にボトムホールド回路の記憶値に所定値を加算し(ライン230参照)し、ボトムホールド回路の記憶値よりも入力端子の電圧の方が低い関係を作り出し、その関係が得られている間はボトムホールド回路の記憶値を減少させる。ボトムホールド回路の記憶値はカーブ232に示すように減少する。長周期で緩やかに変化する電圧が増加していても、短周期で変化する電圧のボトム値に更新していく。
In the peak hold circuit of the present invention, as shown in FIG. 14, when the voltage at the input terminal exceeds the high-side offset threshold Vu (t2), a predetermined value is subtracted from the stored value of the peak hold circuit (see line 226), A relationship is created in which the voltage at the input terminal is higher than the stored value of the peak hold circuit, and the stored value of the peak hold circuit is increased while the relationship is obtained. The stored value of the peak hold circuit increases as shown by curve 228. Even if the voltage that slowly changes in the long cycle decreases, the peak value of the voltage that changes in the short cycle is updated.
Further, when the voltage at the input terminal falls below the low-side offset threshold Vd (t4), a predetermined value is added to the stored value of the bottom hold circuit (see line 230), and the input terminal voltage is higher than the stored value of the bottom hold circuit. Creates a lower relationship and reduces the stored value of the bottom hold circuit while the relationship is obtained. The stored value of the bottom hold circuit decreases as shown by the curve 232. Even if the voltage that gradually changes in the long period increases, the voltage is updated to the bottom value of the voltage that changes in the short period.

その一方において、入力端子の電圧が高側オフセット閾値Vuを上回る(t2)までは、入力端子の電圧が中間閾値Vrefを上回っても(t1)、ピークホールド回路の記憶値に人為的な処理を加えない。
また、入力端子の電圧が低側オフセット閾値Vdを下回る(t4)までは、入力端子の電圧が中間閾値Vrefを下回っても(t3)、ボトムホールド回路の記憶値に人為的な処理を加えない。
以上の両現象が得られるために、本発明の2値化回路によると、2値化信号と遅れ2値化信号の関係を意図したものに維持される。
On the other hand, until the input terminal voltage exceeds the high-side offset threshold Vu (t2), even if the input terminal voltage exceeds the intermediate threshold Vref (t1), the stored value of the peak hold circuit is artificially processed. Do not add.
Further, until the voltage at the input terminal falls below the low-side offset threshold Vd (t4), even if the voltage at the input terminal falls below the intermediate threshold Vref (t3), no artificial processing is applied to the stored value of the bottom hold circuit. .
Since both the above phenomena are obtained, according to the binarization circuit of the present invention, the relationship between the binarized signal and the delayed binarized signal is maintained as intended.

本発明の2値化回路によれば、2値化信号が反転してから遅れ2値化信号が反転するまでの間に、ピークホールド回路に保持されているピーク電圧とボトムホールド回路に保持されているボトム電圧(或いはそれに相当する値)に人為的な処理が加えられない。そのため、遅れ2値化信号を2値化信号に対して確実に遅延させることができる。   According to the binarization circuit of the present invention, the peak voltage held in the peak hold circuit and the bottom hold circuit are held between the inversion of the binarization signal and the inversion of the delayed binarization signal. No artificial processing is applied to the bottom voltage (or the corresponding value). Therefore, the delayed binarized signal can be reliably delayed with respect to the binarized signal.

上記の2値化回路を用いて構成される位相差判別装置も新規な特徴を有している。
この位相差判別装置は、変化周期が等しい第1入力電圧と第2入力電圧の位相差を判別する。
請求項2の位相差判別装置は、一対の2値化回路と、第3出力端子を有している。一対の2値化回路は、第1の2値化回路と第2の2値化回路で構成されており、いずれも請求項1の要件を満たしている。
請求項2の位相差判別装置では、第1の2値化回路の入力端子に第1入力電圧が入力し、第2の2値化回路の入力端子に第2入力電圧が入力する。第1の2値化回路の第1出力端子と第2出力端子と、第2の2値化回路の第1出力端子と第2出力端子は、位相差判別回路に接続されている。
位相差判別回路は、第1の2値化回路の第2出力端子の電圧が反転するタイミングにおける第2の2値化回路の第1出力端子の電圧のレベルと、第2の2値化回路の第2出力端子の電圧が反転するタイミングにおける第1の2値化回路の第1出力端子の電圧のレベルを比較した結果から、第1入力電圧と第2入力電圧の位相差が所定位相差内に含まれているか否かを示す位相差判定結果を第3出力端子に出力する。
The phase difference discriminating apparatus configured using the above binarization circuit also has a novel feature.
This phase difference discriminating apparatus discriminates the phase difference between the first input voltage and the second input voltage having the same change period.
The phase difference discriminating apparatus according to claim 2 has a pair of binarization circuits and a third output terminal. The pair of binarization circuits is composed of a first binarization circuit and a second binarization circuit, and both satisfy the requirements of claim 1.
In the phase difference discriminating apparatus according to the second aspect, the first input voltage is input to the input terminal of the first binarization circuit, and the second input voltage is input to the input terminal of the second binarization circuit. The first output terminal and the second output terminal of the first binarization circuit, and the first output terminal and the second output terminal of the second binarization circuit are connected to the phase difference determination circuit.
The phase difference determination circuit includes a level of the voltage at the first output terminal of the second binarization circuit at a timing when the voltage at the second output terminal of the first binarization circuit is inverted, and the second binarization circuit. From the result of comparing the voltage level of the first output terminal of the first binarization circuit at the timing at which the voltage of the second output terminal is inverted, the phase difference between the first input voltage and the second input voltage is a predetermined phase difference. A phase difference determination result indicating whether or not it is included is output to the third output terminal.

第1の2値化回路では、入力端子に第1入力電圧が入力されており、この第1入力電圧に基づいて、第1の2値化回路の第1出力端子には第1入力電圧を2値化した電圧が出力され、第1の2値化回路の第2出力端子には、第1出力端子の電圧に対して確実に遅延している電圧が出力されている。
第2の2値化回路では、入力端子に第2入力電圧が入力されており、この第2入力電圧に基づいて、第2の2値化回路の第1出力端子には第2入力電圧を2値化した電圧が出力され、第2の2値化回路の第2出力端子には、第1出力端子の電圧に対して確実に遅延している電圧が出力されている。
位相差判別回路には、上記の4つの出力端子の電圧が入力される。第1の2値化回路の第1出力端子の電圧と第2の2値化回路の第1出力端子の電圧を用いて第1入力電圧と第2入力電圧の位相差を判別する際に、第1の2値化回路の第2出力端子の電圧が反転するタイミングと第2の2値化回路の第2出力端子の電圧が反転するタイミングを用いて第1の2値化回路の第1出力端子の電圧と第2の2値化回路の第1出力端子の電圧を取得し、その取得電圧を比較する。
本発明の位相差判別回路では、第1出力端子の電圧に対して確実に遅延している第2出力端子の電圧が反転するタイミングにおける取得電圧のレベルを比較する。すなわち、各々の第1出力端子の電圧が反転してから所定位相が経過した時点での電圧のレベルを比較する。これによって、第1入力電圧と第2入力電圧の位相差が、所定位相差内に含まれているか否かを確実に検出することができる。
In the first binarization circuit, the first input voltage is input to the input terminal, and based on the first input voltage, the first input voltage is applied to the first output terminal of the first binarization circuit. A binarized voltage is output, and a voltage that is reliably delayed with respect to the voltage of the first output terminal is output to the second output terminal of the first binarization circuit.
In the second binarization circuit, the second input voltage is input to the input terminal, and based on the second input voltage, the second input voltage is applied to the first output terminal of the second binarization circuit. A binarized voltage is output, and a voltage that is reliably delayed with respect to the voltage of the first output terminal is output to the second output terminal of the second binarization circuit.
The voltages of the four output terminals are input to the phase difference determination circuit. When determining the phase difference between the first input voltage and the second input voltage using the voltage of the first output terminal of the first binarization circuit and the voltage of the first output terminal of the second binarization circuit, First timing of the first binarization circuit using the timing at which the voltage at the second output terminal of the first binarization circuit is inverted and the timing at which the voltage at the second output terminal of the second binarization circuit is inverted. The voltage of the output terminal and the voltage of the first output terminal of the second binarization circuit are acquired, and the acquired voltages are compared.
In the phase difference determination circuit of the present invention, the level of the acquired voltage is compared at the timing when the voltage at the second output terminal that is reliably delayed with respect to the voltage at the first output terminal is inverted. That is, the voltage levels at the time when a predetermined phase has elapsed after the voltages at the first output terminals are inverted are compared. Thereby, it is possible to reliably detect whether or not the phase difference between the first input voltage and the second input voltage is included in the predetermined phase difference.

本発明は、遅れ2値化信号を生成する2値化回路にも具現化される。本発明の回路は、2値化信号を生成する2値化回路と併せて用いられることで、遅れ2値化信号を2値化信号に対して確実に遅延させておくことができる。
本発明の2値化回路は、入力端子と第2出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第3比較回路と第3選択回路と第4選択回路を備えている。
ピークホールド回路は、第1記憶回路を備えており、第1記憶回路の記憶値よりも入力端子の電圧の方が高い間は第1記憶回路の記憶値を増加し、第3選択回路からピークホールド値減少信号を入力した時に第1記憶回路の記憶値から所定値を減算し、第1記憶回路の記憶値を閾値演算回路に出力する。
ボトムホールド回路は、第2記憶回路を備えており、第2記憶回路の記憶値よりも入力端子の電圧の方が低い間は第2記憶回路の記憶値を減少し、第4選択回路からボトムホールド値増加信号を入力した時に第2記憶回路の記憶値に所定値を加算し、第2記憶回路の記憶値を閾値演算回路に出力する。
閾値演算回路は、第1記憶回路の記憶値と第2記憶回路の記憶値の中間閾値と、その中間閾値と第1記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第2記憶回路の記憶値の間にある低側オフセット閾値を演算し、高側オフセット閾値と低側オフセット閾値を第3比較回路に出力する。
第3比較回路は、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する遅れ2値化信号を第2出力端子に出力する。
第3選択回路は、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力する。
第4選択回路は、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力する。
The present invention is also embodied in a binarization circuit that generates a delayed binary signal. The circuit of the present invention is used in combination with a binarization circuit that generates a binarized signal, so that the delayed binarized signal can be reliably delayed with respect to the binarized signal.
The binarization circuit of the present invention includes an input terminal, a second output terminal, a peak hold circuit, a bottom hold circuit, a threshold value calculation circuit, a third comparison circuit, a third selection circuit, and a fourth selection circuit.
The peak hold circuit includes a first memory circuit, and increases the memory value of the first memory circuit while the voltage at the input terminal is higher than the memory value of the first memory circuit, and peaks from the third selection circuit. When the hold value decrease signal is input, a predetermined value is subtracted from the stored value of the first storage circuit, and the stored value of the first storage circuit is output to the threshold value calculation circuit.
The bottom hold circuit includes a second memory circuit, and the memory value of the second memory circuit is decreased while the voltage of the input terminal is lower than the memory value of the second memory circuit, and the bottom selection circuit starts from the fourth selection circuit. When the hold value increase signal is input, a predetermined value is added to the stored value of the second storage circuit, and the stored value of the second storage circuit is output to the threshold value calculation circuit.
The threshold value calculation circuit includes an intermediate threshold value between the storage value of the first storage circuit and the storage value of the second storage circuit, a high-side offset threshold value between the intermediate threshold value and the storage value of the first storage circuit, and the intermediate threshold value. A low-side offset threshold value between the stored values of the second memory circuit is calculated, and the high-side offset threshold value and the low-side offset threshold value are output to the third comparison circuit.
The third comparison circuit outputs, to the second output terminal, a delayed binary signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold and when the voltage at the input terminal falls below the low-side offset threshold. .
The third selection circuit outputs a peak hold value decrease signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold value to the peak hold circuit.
The fourth selection circuit outputs to the bottom hold circuit a bottom hold value increase signal that is inverted when the voltage at the input terminal falls below the low-side offset threshold.

本発明の2値化回路においても、入力端子の電圧が高側オフセット閾値Vuを上回るまでは、入力端子の電圧が中間閾値Vrefを上回っても、ピークホールド回路の記憶値に人為的な処理を加えない。
また、入力端子の電圧が低側オフセット閾値Vdを下回るまでは、入力端子の電圧が中間閾値Vrefを下回っても、ボトムホールド回路の記憶値に人為的な処理を加えない。
以上の両現象が得られるために、本発明の2値化回路によると、2値化信号に対して遅延することが保証されている遅れ2値化信号を出力することができる。
Even in the binarization circuit of the present invention, until the voltage at the input terminal exceeds the high-side offset threshold Vu, the stored value of the peak hold circuit is artificially processed even if the voltage at the input terminal exceeds the intermediate threshold Vref. Do not add.
Further, until the voltage at the input terminal falls below the low-side offset threshold Vd, no artificial processing is applied to the stored value of the bottom hold circuit even if the voltage at the input terminal falls below the intermediate threshold Vref.
Since both the above phenomena are obtained, the binarization circuit of the present invention can output a delayed binarized signal that is guaranteed to be delayed with respect to the binarized signal.

本発明によれば、2値化信号に対して所定位相だけ遅れた遅れ2値化信号を得ることができる。短周期で変化する電圧に長周期で変化する電圧が重畳していても、短周期で変動する電圧のピーク電圧とボトム電圧によって2値化した2値化信号から所定位相だけ遅れた遅れ2値化信号を得ることができる。
この遅れ2値化信号を2値化信号と共に用いると、2つの入力電圧の位相差が所定位相差内に含まれているか否かを確実に検出することができる。2つの入力電圧が回転体の動作に起因して発生している場合には、この検出結果を用いることで、回転体が回転しているのか、あるいは振動しているのかを確実に判別することができる。
According to the present invention, it is possible to obtain a delayed binary signal delayed by a predetermined phase with respect to the binary signal. Even if a voltage that changes in a short cycle is superimposed on a voltage that changes in a short cycle, a binary delay that is delayed by a predetermined phase from the binarized signal binarized by the peak voltage and bottom voltage of the voltage that changes in a short cycle Can be obtained.
When this delayed binarized signal is used together with the binarized signal, it can be reliably detected whether or not the phase difference between the two input voltages is included in the predetermined phase difference. When two input voltages are generated due to the operation of the rotating body, it is possible to reliably determine whether the rotating body is rotating or vibrating by using this detection result. Can do.

以下に説明する実施例の主要な特徴を最初に整理する。
(特徴1)ピークホールド回路は、コンパレータ回路と、ピークカウンタ回路と、D/A変換回路を備えている。
(特徴2)ボトムホールド回路は、コンパレータ回路と、ボトムカウンタ回路と、D/A変換回路を備えている。
(特徴3)2値化回路は、リセット信号が入力されるリセット端子を備えている。
(特徴4)リセット端子にリセット信号が入力されると、ピークホールド回路の第1記憶回路は記憶値を初期化する。
(特徴5)リセット端子にリセット信号が入力されると、ボトムホールド回路の第2記憶回路は記憶値を初期化する。
The main features of the embodiments described below are first organized.
(Feature 1) The peak hold circuit includes a comparator circuit, a peak counter circuit, and a D / A conversion circuit.
(Feature 2) The bottom hold circuit includes a comparator circuit, a bottom counter circuit, and a D / A conversion circuit.
(Feature 3) The binarization circuit includes a reset terminal to which a reset signal is input.
(Feature 4) When a reset signal is input to the reset terminal, the first storage circuit of the peak hold circuit initializes the stored value.
(Feature 5) When a reset signal is input to the reset terminal, the second memory circuit of the bottom hold circuit initializes the memory value.

(第1実施例)
図1に、2値化回路10を示す。2値化回路10は、入力端子20とクロック端子22とリセット端子24と第1出力端子26と第2出力端子28とピークホールド回路30とボトムホールド回路40と閾値演算回路50と第1比較回路60と第2比較回路70と第1選択回路80と第2選択回路90と第3選択回路100と第4選択回路110を備えている。
(First embodiment)
FIG. 1 shows a binarization circuit 10. The binarization circuit 10 includes an input terminal 20, a clock terminal 22, a reset terminal 24, a first output terminal 26, a second output terminal 28, a peak hold circuit 30, a bottom hold circuit 40, a threshold value calculation circuit 50, and a first comparison circuit. 60, a second comparison circuit 70, a first selection circuit 80, a second selection circuit 90, a third selection circuit 100, and a fourth selection circuit 110.

入力端子20は、ピークホールド回路30とボトムホールド回路40と第1比較回路60と第2比較回路70に接続されており、例えば磁気センサを含む外部回路(図示されていない)からの入力電圧を入力する。
クロック端子22は、ピークホールド回路30とボトムホールド回路40に接続されており、外部回路(図示されていない)から所定時間間隔で変化するクロック信号が入力されている。
リセット端子24は、ピークホールド回路30とボトムホールド回路40に接続されており、外部回路(図示されていない)からリセット信号が入力されている。
The input terminal 20 is connected to the peak hold circuit 30, the bottom hold circuit 40, the first comparison circuit 60, and the second comparison circuit 70. For example, the input terminal 20 receives an input voltage from an external circuit (not shown) including a magnetic sensor. input.
The clock terminal 22 is connected to the peak hold circuit 30 and the bottom hold circuit 40, and receives a clock signal that changes at predetermined time intervals from an external circuit (not shown).
The reset terminal 24 is connected to the peak hold circuit 30 and the bottom hold circuit 40, and a reset signal is input from an external circuit (not shown).

ピークホールド回路30は、入力端子20とクロック端子22とリセット端子24と第3選択回路100と閾値演算回路50に接続されている。図2にピークホールド回路30の具体的な構成を示す。ピークホールド回路30は、コンパレータ31と、アンド回路32と、カウンタ回路33と、D/A変換回路34を備えている。コンパレータ31の非反転入力端子31aが入力端子20に接続されている。コンパレータ31の反転入力端子31bがD/A変換回路34の出力端子34aに接続されている。コンパレータ31の出力端子31cがアンド回路32の一方の入力端子32aに接続されている。アンド回路32の他方の入力端子32bがクロック端子22に接続されている。アンド回路32の出力端子32cがカウンタ回路33のUP用入力端子33bに接続されている。カウンタ回路33のDOWN用入力端子33cが第3選択回路100に接続されている。カウンタ回路33のリセット(RST)用入力端子33aがリセット端子24に接続されている。カウンタ回路33はD/A変換回路34に接続されている。D/A変換回路34の出力端子34aはコンパレータ31の反転入力端子31bに接続されているとともに、閾値演算回路50に接続されている。   The peak hold circuit 30 is connected to the input terminal 20, the clock terminal 22, the reset terminal 24, the third selection circuit 100, and the threshold value calculation circuit 50. FIG. 2 shows a specific configuration of the peak hold circuit 30. The peak hold circuit 30 includes a comparator 31, an AND circuit 32, a counter circuit 33, and a D / A conversion circuit 34. A non-inverting input terminal 31 a of the comparator 31 is connected to the input terminal 20. The inverting input terminal 31 b of the comparator 31 is connected to the output terminal 34 a of the D / A conversion circuit 34. The output terminal 31 c of the comparator 31 is connected to one input terminal 32 a of the AND circuit 32. The other input terminal 32 b of the AND circuit 32 is connected to the clock terminal 22. The output terminal 32 c of the AND circuit 32 is connected to the UP input terminal 33 b of the counter circuit 33. The DOWN input terminal 33 c of the counter circuit 33 is connected to the third selection circuit 100. A reset (RST) input terminal 33 a of the counter circuit 33 is connected to the reset terminal 24. The counter circuit 33 is connected to the D / A conversion circuit 34. The output terminal 34 a of the D / A conversion circuit 34 is connected to the inverting input terminal 31 b of the comparator 31 and is also connected to the threshold value calculation circuit 50.

ピークホールド回路30では、コンパレータ31の非反転入力端子31aに入力される入力電圧(入力端子20の電圧)が、反転入力端子31bに入力されるピークホールド回路30の出力電圧(すなわちピークホールド回路30の記憶値)よりも高い場合に、出力端子31cの電圧がハイとなる。コンパレータ31の出力端子31cの電圧がハイのときには、クロック信号に同期した出力信号がアンド回路32の出力端子32cからカウンタ回路33のUP用入力端子33bに入力され、この信号に伴ってカウンタ回路33に記憶されているカウンタ値が増加する。即ち、カウンタ回路33が第1記憶回路に相当し、カウンタ回路33に記憶されているカウンタ値が第1記憶回路の記憶値に相当する。また、カウンタ回路33では、第3選択回路100からの信号がカウンタ回路33のDOWN用入力端子33cに入力され、この信号に伴ってカウンタ回路33のカウンタ値が一定の値だけ減少する。また、カウンタ回路33では、リセット端子24からリセット信号がカウンタ回路33のRST用入力端子33aに入力され、この信号に伴ってカウンタ回路33のカウンタ値が初期値へリセットされる。D/A変換回路34は、カウンタ回路33のカウンタ値を読み込み、このカウンタ値に対応するピーク電圧を生成し、このピーク電圧を出力端子34aから閾値演算回路50へと出力する。
ピークホールド回路30では、第3選択回路100からの信号に伴ってカウンタ回路33のカウンタ値を減少する。そのため、入力電圧が短周期の変動成分とともに長周期の変動成分を含んでおり、これによって入力電圧のピーク電圧が緩慢に減少していく場合でも、短周期で変化するピーク電圧をピークホールド回路30に記憶することができる。具体的には、後述するピークホールド値減少信号に伴ってカウンタ回路33のカウンタ値を一定値だけ減少させる。
In the peak hold circuit 30, the input voltage input to the non-inverting input terminal 31a of the comparator 31 (voltage of the input terminal 20) is the output voltage of the peak hold circuit 30 input to the inverting input terminal 31b (that is, the peak hold circuit 30). The voltage at the output terminal 31c becomes high. When the voltage of the output terminal 31c of the comparator 31 is high, an output signal synchronized with the clock signal is input from the output terminal 32c of the AND circuit 32 to the UP input terminal 33b of the counter circuit 33, and the counter circuit 33 is accompanied by this signal. The counter value stored in is increased. That is, the counter circuit 33 corresponds to the first storage circuit, and the counter value stored in the counter circuit 33 corresponds to the storage value of the first storage circuit. Further, in the counter circuit 33, the signal from the third selection circuit 100 is input to the DOWN input terminal 33c of the counter circuit 33, and the counter value of the counter circuit 33 is decreased by a certain value along with this signal. In the counter circuit 33, a reset signal is input from the reset terminal 24 to the RST input terminal 33a of the counter circuit 33, and the counter value of the counter circuit 33 is reset to an initial value in accordance with this signal. The D / A conversion circuit 34 reads the counter value of the counter circuit 33, generates a peak voltage corresponding to the counter value, and outputs the peak voltage from the output terminal 34a to the threshold value calculation circuit 50.
In the peak hold circuit 30, the counter value of the counter circuit 33 is decreased in accordance with the signal from the third selection circuit 100. Therefore, even when the input voltage includes a long-cycle fluctuation component as well as a short-cycle fluctuation component, and even when the peak voltage of the input voltage gradually decreases, the peak hold circuit 30 Can be memorized. Specifically, the counter value of the counter circuit 33 is decreased by a certain value in accordance with a peak hold value decrease signal described later.

ボトムホールド回路40は、入力端子20とクロック端子22とリセット端子24と第4選択回路110と閾値演算回路50に接続されている。図3にボトムホールド回路40の具体的な構成を示す。ボトムホールド回路40は、コンパレータ41と、アンド回路42と、カウンタ回路43と、D/A変換回路44を備えている。コンパレータ41の反転入力端子41bが入力端子20に接続されている。コンパレータ41の非反転入力端子41aがD/A変換回路44の出力端子44aに接続されている。コンパレータ41の出力端子41cがアンド回路42の一方の入力端子42aに接続されている。アンド回路42の他方の入力端子42bがクロック端子22に接続されている。アンド回路42の出力端子42cがカウンタ回路43のDOWN用入力端子43cに接続されている。カウンタ回路43のUP用入力端子43bが第4選択回路110に接続されている。カウンタ回路43のリセット(RST)用入力端子43aがリセット端子24に接続されている。カウンタ回路43とD/A変換回路44に接続されている。D/A変換回路44の出力端子44aはコンパレータ41の反転入力端子41bに接続されているとともに、閾値演算回路50に接続されている。   The bottom hold circuit 40 is connected to the input terminal 20, the clock terminal 22, the reset terminal 24, the fourth selection circuit 110, and the threshold value calculation circuit 50. FIG. 3 shows a specific configuration of the bottom hold circuit 40. The bottom hold circuit 40 includes a comparator 41, an AND circuit 42, a counter circuit 43, and a D / A conversion circuit 44. An inverting input terminal 41 b of the comparator 41 is connected to the input terminal 20. The non-inverting input terminal 41 a of the comparator 41 is connected to the output terminal 44 a of the D / A conversion circuit 44. The output terminal 41 c of the comparator 41 is connected to one input terminal 42 a of the AND circuit 42. The other input terminal 42 b of the AND circuit 42 is connected to the clock terminal 22. The output terminal 42 c of the AND circuit 42 is connected to the DOWN input terminal 43 c of the counter circuit 43. The UP input terminal 43 b of the counter circuit 43 is connected to the fourth selection circuit 110. A reset (RST) input terminal 43 a of the counter circuit 43 is connected to the reset terminal 24. The counter circuit 43 and the D / A conversion circuit 44 are connected. The output terminal 44 a of the D / A conversion circuit 44 is connected to the inverting input terminal 41 b of the comparator 41 and is also connected to the threshold value calculation circuit 50.

ボトムホールド回路40では、コンパレータ41の反転入力端子41bに入力される入力電圧(入力端子20の電圧)が、非反転入力端子41aに入力されるボトムホールド回路40の出力電圧(すなわちボトムホールド回路40の記憶値)よりも低い場合に、出力端子41cの電圧がハイとなる。コンパレータ41の出力端子41cの電圧がハイのときは、クロック信号に同期した出力信号がアンド回路42の出力端子42cからカウンタ回路43のDOWN用入力端子43cに入力され、この信号に伴ってカウンタ回路43に記憶されているカウンタ値が減少する。即ち、カウンタ回路43が第2記憶回路に相当し、カウンタ回路43に記憶されているカウンタ値が第2記憶回路の記憶値に相当する。また、カウンタ回路43では、第4選択回路110からの信号がカウンタ回路43のUP用入力端子43bに入力され、この信号に伴ってカウンタ回路43のカウンタ値が一定の値だけ増加する。また、カウンタ回路43では、リセット端子24からリセット信号がカウンタ回路43のRST用入力端子43aに入力され、この信号に伴ってカウンタ回路43のカウンタ値が初期値へリセットされる。D/A変換回路44は、カウンタ回路43のカウンタ値を読み込み、このカウンタ値に対応するボトム電圧を生成し、このボトム電圧を出力端子44aから閾値演算回路50へと出力する。
ボトムホールド回路40では、第4選択回路110からの信号に伴ってカウンタ回路43のカウンタ値を増加する。そのため、入力電圧が短周期の変動成分とともに長周期の変動成分を含んでおり、これによって入力電圧のボトム電圧が緩慢に増加していく場合でも、短周期で変化するボトム電圧をボトムホールド回路40に記憶することができる。具体的には、後述するボトムホールド値増加信号に伴ってカウンタ回路43のカウント値を一定値だけ増加させる。
In the bottom hold circuit 40, the input voltage (voltage of the input terminal 20) input to the inverting input terminal 41b of the comparator 41 is the output voltage of the bottom hold circuit 40 (that is, the bottom hold circuit 40) input to the non-inverting input terminal 41a. The voltage at the output terminal 41c becomes high. When the voltage of the output terminal 41c of the comparator 41 is high, an output signal synchronized with the clock signal is input from the output terminal 42c of the AND circuit 42 to the DOWN input terminal 43c of the counter circuit 43, and in response to this signal, the counter circuit The counter value stored in 43 decreases. That is, the counter circuit 43 corresponds to the second storage circuit, and the counter value stored in the counter circuit 43 corresponds to the storage value of the second storage circuit. In the counter circuit 43, the signal from the fourth selection circuit 110 is input to the UP input terminal 43b of the counter circuit 43, and the counter value of the counter circuit 43 increases by a certain value in accordance with this signal. In the counter circuit 43, a reset signal is input from the reset terminal 24 to the RST input terminal 43a of the counter circuit 43, and the counter value of the counter circuit 43 is reset to an initial value in accordance with this signal. The D / A conversion circuit 44 reads the counter value of the counter circuit 43, generates a bottom voltage corresponding to the counter value, and outputs the bottom voltage from the output terminal 44a to the threshold value calculation circuit 50.
In the bottom hold circuit 40, the counter value of the counter circuit 43 is increased in accordance with the signal from the fourth selection circuit 110. Therefore, even when the input voltage includes a long-cycle fluctuation component as well as a short-cycle fluctuation component, and even when the bottom voltage of the input voltage increases slowly, the bottom voltage that changes in the short cycle is converted into the bottom hold circuit 40. Can be memorized. Specifically, the count value of the counter circuit 43 is increased by a certain value in accordance with a bottom hold value increase signal described later.

閾値演算回路50は、ピークホールド回路30とボトムホールド回路40と第1比較回路60と第2比較回路70に接続されている。図4の左側に、閾値演算回路50の具体的な構成を示す。図4に示すように、閾値演算回路50では、ピークホールド回路30との接続端子51とボトムホールド回路40との接続端子55の間に、4つの抵抗R1〜R4がこの順に直列に接続されている。抵抗R1と抵抗R2の間に、第1接続端子52が形成されている。抵抗R2と抵抗R3の間に、第2接続端子53が形成されている。抵抗R3と抵抗R4の間に、第3接続端子54が形成されている。
抵抗R1〜R4の抵抗値は同一である。したがって、各接続端子52、53、54の電圧は、以下の値に調整される。
The threshold calculation circuit 50 is connected to the peak hold circuit 30, the bottom hold circuit 40, the first comparison circuit 60, and the second comparison circuit 70. A specific configuration of the threshold value calculation circuit 50 is shown on the left side of FIG. As shown in FIG. 4, in the threshold value calculation circuit 50, four resistors R <b> 1 to R <b> 4 are connected in series in this order between the connection terminal 51 to the peak hold circuit 30 and the connection terminal 55 to the bottom hold circuit 40. Yes. A first connection terminal 52 is formed between the resistor R1 and the resistor R2. A second connection terminal 53 is formed between the resistor R2 and the resistor R3. A third connection terminal 54 is formed between the resistors R3 and R4.
The resistance values of the resistors R1 to R4 are the same. Therefore, the voltage of each connection terminal 52, 53, 54 is adjusted to the following value.

Vref=(ピーク電圧−ボトム電圧)×(1/2)+ボトム電圧
Vu =(ピーク電圧−ボトム電圧)×(3/4)+ボトム電圧
Vd =(ピーク電圧−ボトム電圧)×(1/4)+ボトム電圧
第2接続端子53の電圧Vrefは、ピーク電圧とボトム電圧の平均値であり、中間閾値Vrefとして用いられる。第1接続端子52の電圧Vuは、ピーク電圧と中間閾値Vrefの平均値であり、高側オフセット閾値Vuとして用いられる。第3接続端子54の電圧Vdは、中間閾値Vrefとボトム電圧の平均値であり、低側オフセット閾値Vdとして用いられる。
Vref = (peak voltage−bottom voltage) × (1/2) + bottom voltage Vu = (peak voltage−bottom voltage) × (3/4) + bottom voltage Vd = (peak voltage−bottom voltage) × (¼) ) + Bottom voltage The voltage Vref of the second connection terminal 53 is an average value of the peak voltage and the bottom voltage, and is used as the intermediate threshold value Vref. The voltage Vu of the first connection terminal 52 is an average value of the peak voltage and the intermediate threshold value Vref, and is used as the high-side offset threshold value Vu. The voltage Vd of the third connection terminal 54 is an average value of the intermediate threshold value Vref and the bottom voltage, and is used as the low-side offset threshold value Vd.

第1比較回路60は、入力端子20と閾値演算回路50と第1選択回路80と第2選択回路90と第3選択回路100に接続されている。図4に示すように、第1比較回路60は、第1トランジスタS1と第2トランジスタS2と第1コンパレータ61と反転回路62を備えている。第1トランジスタS1の一方の端子に高側オフセット閾値Vuが入力されており、他方の端子は第1コンパレータ61の反転入力端子61aに接続されている。第1トランジスタS1のゲート電極G1に反転回路62の出力端子62bが接続されている。第2トランジスタS2の一方の端子に中間閾値Vrefが入力されており、他方の端子は第1コンパレータ61の反転入力端子61aに接続されている。第2トランジスタS2のゲート電極G2に第1コンパレータ61の出力端子61cが接続されている。第1コンパレータ61の非反転入力端子61bは入力端子20に接続されている。第1コンパレータ61の出力端子61cは、第2トランジスタS2のゲート電極G2に接続されているとともに、反転回路62の入力端子62aと第2選択回路90と第3選択回路100に接続されている。反転回路62の出力端子62bは、第1トランジスタS1のゲート電極G1に接続されているとともに、第1選択回路80に接続されている。   The first comparison circuit 60 is connected to the input terminal 20, the threshold value calculation circuit 50, the first selection circuit 80, the second selection circuit 90, and the third selection circuit 100. As shown in FIG. 4, the first comparison circuit 60 includes a first transistor S1, a second transistor S2, a first comparator 61, and an inverting circuit 62. The high-side offset threshold value Vu is input to one terminal of the first transistor S1, and the other terminal is connected to the inverting input terminal 61a of the first comparator 61. The output terminal 62b of the inverting circuit 62 is connected to the gate electrode G1 of the first transistor S1. The intermediate threshold value Vref is input to one terminal of the second transistor S 2, and the other terminal is connected to the inverting input terminal 61 a of the first comparator 61. The output terminal 61c of the first comparator 61 is connected to the gate electrode G2 of the second transistor S2. The non-inverting input terminal 61 b of the first comparator 61 is connected to the input terminal 20. The output terminal 61c of the first comparator 61 is connected to the gate electrode G2 of the second transistor S2, and is connected to the input terminal 62a of the inverting circuit 62, the second selection circuit 90, and the third selection circuit 100. The output terminal 62b of the inverting circuit 62 is connected to the gate electrode G1 of the first transistor S1 and to the first selection circuit 80.

第2比較回路70は、入力端子20と閾値演算回路50と第1選択回路80と第2選択回路90と第4選択回路110に接続されている。図4に示すように、第2比較回路70は、第3トランジスタS3と第4トランジスタS4と第2コンパレータ71と反転回路72を備えている。第3トランジスタS3の一方の端子に中間閾値Vrefが入力されており、他方の端子は第2コンパレータ71の反転入力端子71aに接続されている。第3トランジスタS3のゲート電極G3に反転回路72の出力端子72bが接続されている。第4トランジスタS4の一方の端子には低側オフセット閾値Vdが入力されており、他方の端子は第2コンパレータ71の反転入力端子71aに接続されている。第4トランジスタS4のゲート電極G4に第2コンパレータ71の出力端子71cが接続されている。第2コンパレータ71の非反転入力端子71bは入力端子20に接続されている。第2コンパレータ71の出力端子71cは、第4トランジスタS4のゲート電極G4に接続されているとともに、反転回路72の入力端子72aと第1選択回路80に接続されている。反転回路72の出力端子72bは、第3トランジスタS3のゲート電極G3に接続されているとともに、第2選択回路90と第4選択回路110に接続されている。   The second comparison circuit 70 is connected to the input terminal 20, the threshold value calculation circuit 50, the first selection circuit 80, the second selection circuit 90, and the fourth selection circuit 110. As shown in FIG. 4, the second comparison circuit 70 includes a third transistor S3, a fourth transistor S4, a second comparator 71, and an inverting circuit 72. The intermediate threshold value Vref is input to one terminal of the third transistor S 3, and the other terminal is connected to the inverting input terminal 71 a of the second comparator 71. The output terminal 72b of the inverting circuit 72 is connected to the gate electrode G3 of the third transistor S3. The low-side offset threshold value Vd is input to one terminal of the fourth transistor S4, and the other terminal is connected to the inverting input terminal 71a of the second comparator 71. The output terminal 71c of the second comparator 71 is connected to the gate electrode G4 of the fourth transistor S4. A non-inverting input terminal 71 b of the second comparator 71 is connected to the input terminal 20. The output terminal 71c of the second comparator 71 is connected to the gate electrode G4 of the fourth transistor S4, and is also connected to the input terminal 72a of the inverting circuit 72 and the first selection circuit 80. The output terminal 72b of the inverting circuit 72 is connected to the gate electrode G3 of the third transistor S3 and to the second selection circuit 90 and the fourth selection circuit 110.

図5を用いて、第1比較回路60及び第2比較回路70の動作を説明する。図5は、入力端子20に入力する電圧の変化を示しており、図5では、ピーク電圧とボトム電圧が一定の場合について説明する。ピーク電圧とボトム電圧が一定の場合、高側オフセット閾値Vuと中間閾値Vrefと低側オフセット閾値Vdも一定となる。図5(B)は、第1比較回路60が第1選択回路80に出力している出力電圧を示す。図5(C)は、第2比較回路70が第2選択回路90と第4選択回路110に出力している出力電圧を示す。図5(D)は、第1選択回路80が第1出力端子26に出力している2値化信号を示す。図5(E)は、第2選択回路90が第2出力端子28に出力している遅れ2値化信号を示す。   The operation of the first comparison circuit 60 and the second comparison circuit 70 will be described with reference to FIG. FIG. 5 shows a change in the voltage input to the input terminal 20, and FIG. 5 illustrates a case where the peak voltage and the bottom voltage are constant. When the peak voltage and the bottom voltage are constant, the high-side offset threshold value Vu, the intermediate threshold value Vref, and the low-side offset threshold value Vd are also constant. FIG. 5B shows the output voltage that the first comparison circuit 60 outputs to the first selection circuit 80. FIG. 5C shows the output voltage that the second comparison circuit 70 outputs to the second selection circuit 90 and the fourth selection circuit 110. FIG. 5D shows a binarized signal that the first selection circuit 80 outputs to the first output terminal 26. FIG. 5E shows a delayed binary signal output from the second selection circuit 90 to the second output terminal 28.

第1比較回路60の動作を説明する。図4に示す第1トランジスタS1と第2トランジスタS2は、双方ともn型のトランジスタであり、ゲート電極にハイ電圧が印加されることでオンする。入力電圧が高側オフセット閾値Vuを上回る時(t12)までは、第1トランジスタS1がオンしており、第2トランジスタS2がオフしている。第1コンパレータ61の反転入力端子61aに高側オフセット閾値Vuが入力されており、図5(B)に示すように、第1選択回路80にハイ信号が出力されている。
入力電圧が高側オフセット閾値Vuを上回った時(t12)に、第1コンパレータ61の出力端子61cの電圧がハイに切換わる。これによって第2トランジスタS2がオンする。また、反転回路62の出力端子62bの電圧がローに切換わる。これによって、第1トランジスタS1がオフする。この結果、第1コンパレータ61の反転入力端子61aの電圧が中間閾値Vrefへと切換わり、図5(B)に示すように、第1選択回路80に出力される信号がローに切換わる。
次に、入力電圧が中間閾値Vrefを下回った時(t13)に、第1コンパレータ61の出力端子61cの電圧がローに切換わる。これによって第2トランジスタS2がオフする。また、反転回路62の出力端子62bの電圧がハイに切換わる。これによって、第1トランジスタS1がオンする。この結果、第1コンパレータ61の反転入力端子61aの電圧が高側オフセット閾値Vuへと切換わり、図5(B)に示すように、第1選択回路80に出力される信号がハイに切換わる。以後、この動作が繰返される。
第1比較回路60では、第1トランジスタS1と第2トランジスタS2を用いて第1コンパレータ61の一方の入力端子61aに入力される電圧を高側オフセット閾値Vuと中間閾値Vrefの間で切換える。これによって、入力電圧が中間閾値Vrefを下回った時と、入力電圧が高側オフセット閾値Vuを上回った時に反転する信号が出力される。
The operation of the first comparison circuit 60 will be described. The first transistor S1 and the second transistor S2 shown in FIG. 4 are both n-type transistors, and are turned on when a high voltage is applied to the gate electrode. Until the input voltage exceeds the high-side offset threshold Vu (t12), the first transistor S1 is on and the second transistor S2 is off. The high-side offset threshold value Vu is input to the inverting input terminal 61a of the first comparator 61, and a high signal is output to the first selection circuit 80 as shown in FIG.
When the input voltage exceeds the high-side offset threshold Vu (t12), the voltage at the output terminal 61c of the first comparator 61 is switched to high. As a result, the second transistor S2 is turned on. Further, the voltage at the output terminal 62b of the inverting circuit 62 is switched to low. As a result, the first transistor S1 is turned off. As a result, the voltage at the inverting input terminal 61a of the first comparator 61 is switched to the intermediate threshold value Vref, and the signal output to the first selection circuit 80 is switched to low as shown in FIG.
Next, when the input voltage falls below the intermediate threshold value Vref (t13), the voltage at the output terminal 61c of the first comparator 61 is switched to low. As a result, the second transistor S2 is turned off. Further, the voltage at the output terminal 62b of the inverting circuit 62 is switched to high. As a result, the first transistor S1 is turned on. As a result, the voltage at the inverting input terminal 61a of the first comparator 61 is switched to the high-side offset threshold Vu, and the signal output to the first selection circuit 80 is switched to high as shown in FIG. 5B. . Thereafter, this operation is repeated.
In the first comparison circuit 60, the voltage input to one input terminal 61a of the first comparator 61 is switched between the high-side offset threshold value Vu and the intermediate threshold value Vref using the first transistor S1 and the second transistor S2. As a result, a signal that is inverted when the input voltage falls below the intermediate threshold Vref and when the input voltage exceeds the high-side offset threshold Vu is output.

次に、第2比較回路70の動作を説明する。図4に示す第3トランジスタS3と第4トランジスタS4は、双方ともn型のトランジスタであり、ゲート電極にハイ電圧が印加されることでオンする。入力電圧が中間閾値Vrefを上回る時(t11)までは、第3トランジスタS3がオンしており、第4トランジスタS4がオフしている。第2コンパレータ71の反転入力端子71aに中間閾値Vrefが入力されており、図5(C)に示すように、第2選択回路90と第4選択回路110にハイ信号が出力されている。
入力電圧が中間閾値Vrefを上回った時(t11)に、第2コンパレータ71の出力端子71cの電圧がハイに切換わる。これによって第4トランジスタS4がオンする。また、反転回路72の出力端子72bの電圧がローに切換わる。これによって、第3トランジスタS3がオフする。この結果、第2コンパレータ71の反転入力端子71aの電圧が低側オフセット閾値Vdへと切換わり、図5(C)に示すように、第2選択回路90と第4選択回路110に出力される信号がローに切換わる。
次に、入力電圧が低側オフセット閾値Vdを下回った時(t14)に、第2コンパレータ71の出力端子71cの電圧がローに切換わる。これによって第4トランジスタS4がオフする。また、反転回路72の出力端子72bの電圧がハイに切換わる。これによって、第3トランジスタS3がオンする。この結果、第2コンパレータ71の反転入力端子71aの電圧が中間閾値Vrefへと切換わり、図5(C)に示すように、第2選択回路90と第4選択回路110に出力される信号がハイに切換わる。以後、この動作が繰返される。
第2比較回路70では、第3トランジスタS3と第4トランジスタS4を用いて第2コンパレータ71の一方の入力端子71aに入力される電圧を中間閾値Vrefと低側オフセット閾値Vdの間で切り換える。これによって、入力電圧が低側オフセット閾値Vdを下回った時と、入力電圧が中間閾値Vrefを上回った時に反転する信号が出力される。
Next, the operation of the second comparison circuit 70 will be described. The third transistor S3 and the fourth transistor S4 shown in FIG. 4 are both n-type transistors and are turned on when a high voltage is applied to the gate electrode. Until the input voltage exceeds the intermediate threshold Vref (t11), the third transistor S3 is on and the fourth transistor S4 is off. The intermediate threshold value Vref is input to the inverting input terminal 71a of the second comparator 71, and a high signal is output to the second selection circuit 90 and the fourth selection circuit 110 as shown in FIG.
When the input voltage exceeds the intermediate threshold value Vref (t11), the voltage at the output terminal 71c of the second comparator 71 is switched to high. As a result, the fourth transistor S4 is turned on. Further, the voltage at the output terminal 72b of the inverting circuit 72 is switched to low. As a result, the third transistor S3 is turned off. As a result, the voltage at the inverting input terminal 71a of the second comparator 71 is switched to the low-side offset threshold value Vd, and is output to the second selection circuit 90 and the fourth selection circuit 110 as shown in FIG. The signal switches to low.
Next, when the input voltage falls below the low-side offset threshold Vd (t14), the voltage at the output terminal 71c of the second comparator 71 is switched to low. As a result, the fourth transistor S4 is turned off. Further, the voltage at the output terminal 72b of the inverting circuit 72 is switched to high. As a result, the third transistor S3 is turned on. As a result, the voltage at the inverting input terminal 71a of the second comparator 71 is switched to the intermediate threshold value Vref, and the signals output to the second selection circuit 90 and the fourth selection circuit 110 as shown in FIG. Switch to high. Thereafter, this operation is repeated.
In the second comparison circuit 70, the voltage input to one input terminal 71a of the second comparator 71 is switched between the intermediate threshold value Vref and the low-side offset threshold value Vd using the third transistor S3 and the fourth transistor S4. As a result, a signal that is inverted when the input voltage falls below the low-side offset threshold Vd and when the input voltage exceeds the intermediate threshold Vref is output.

第1選択回路80は、第1比較回路60と第2比較回路70と第1出力端子26に接続されている。図4に示すように、第1選択回路80は、フリップフロップ回路81を備えている。
フリップフロップ回路81は、セット端子81Sとリセット端子81Rと出力端子81Qを有している。フリップフロップ回路81では、セット端子81Sがローからハイに立ち上がった場合には、出力端子81Qの電圧がハイとなり、リセット端子81Rがローからハイに立ち上がった場合には、出力端子81Qの電圧がローとなる。
フリップフロップ回路81のセット端子81Sは、第2比較回路70に接続されており、図5(C)に示す信号を反転させた信号が入力されている。フリップフロップ回路81のリセット端子81Rは、第1比較回路60に接続されており、図5(B)に示す信号が入力されている。フリップフロップ回路81の出力端子81Qは、第1出力端子26に接続されている。上記に説明したフリップフロップ回路の入出力信号特性により、図5(D)に示すように、第1出力端子26からは、入力電圧が中間閾値Vrefを下回った時(t11)と、入力電圧が中間閾値Vrefを上回った時(t13)に反転する2値化信号が出力される。
The first selection circuit 80 is connected to the first comparison circuit 60, the second comparison circuit 70, and the first output terminal 26. As shown in FIG. 4, the first selection circuit 80 includes a flip-flop circuit 81.
The flip-flop circuit 81 has a set terminal 81S, a reset terminal 81R, and an output terminal 81Q. In the flip-flop circuit 81, when the set terminal 81S rises from low to high, the voltage at the output terminal 81Q goes high, and when the reset terminal 81R rises from low to high, the voltage at the output terminal 81Q goes low. It becomes.
The set terminal 81S of the flip-flop circuit 81 is connected to the second comparison circuit 70, and a signal obtained by inverting the signal shown in FIG. The reset terminal 81R of the flip-flop circuit 81 is connected to the first comparison circuit 60, and the signal shown in FIG. The output terminal 81Q of the flip-flop circuit 81 is connected to the first output terminal 26. Due to the input / output signal characteristics of the flip-flop circuit described above, as shown in FIG. 5 (D), when the input voltage falls below the intermediate threshold Vref (t11), the input voltage is reduced from the first output terminal 26. A binary signal that is inverted when the intermediate threshold Vref is exceeded (t13) is output.

第2選択回路90は、第1比較回路60と第2比較回路70と第2出力端子28に接続されている。図4に示すように、第2選択回路90は、フリップフロップ回路91を備えている。フリップフロップ回路91は、フリップフロップ回路81と同一の端子及び入出力特性を備えており、重複した説明を省略する。
フリップフロップ回路91のセット端子91Sは、第1比較回路60に接続されており、図5(B)に示す信号を反転させた信号が入力されている。フリップフロップ回路91のリセット端子91Rは、第2比較回路70に接続されており、図5(C)に示す信号が入力されている。フリップフロップ回路81の出力端子91Qは、第2出力端子28に接続されている。上記に説明したフリップフロップ回路の入出力信号特性により、図5(E)に示すように、第2出力端子28からは、入力電圧が高側オフセット閾値Vuを上回った時(t12)と、入力電圧が低側オフセット閾値Vdを下回った時(t14)に反転する遅れ2値化信号が出力される。
The second selection circuit 90 is connected to the first comparison circuit 60, the second comparison circuit 70, and the second output terminal 28. As shown in FIG. 4, the second selection circuit 90 includes a flip-flop circuit 91. The flip-flop circuit 91 has the same terminal and input / output characteristics as the flip-flop circuit 81, and a duplicate description is omitted.
The set terminal 91S of the flip-flop circuit 91 is connected to the first comparison circuit 60, and a signal obtained by inverting the signal shown in FIG. The reset terminal 91R of the flip-flop circuit 91 is connected to the second comparison circuit 70, and the signal shown in FIG. The output terminal 91Q of the flip-flop circuit 81 is connected to the second output terminal 28. Due to the input / output signal characteristics of the flip-flop circuit described above, as shown in FIG. 5E, when the input voltage exceeds the high-side offset threshold Vu (t12), the input from the second output terminal 28 A delayed binary signal that is inverted when the voltage falls below the low-side offset threshold Vd (t14) is output.

第3選択回路100は、第1比較回路60とピークホールド回路30に接続されている。図4に示すように、第3選択回路100は、立ち上がり検出回路101を備えている。立ち上がり検出回路101の入力端子101aには図5(B)に示す信号を反転させた信号が入力されており、立ち上がり検出回路101の出力端子101bはピークホールド回路30に接続されている。立ち上がり検出回路101は、入力端子101aから入力される信号が、ローからハイに立ち上がった際に出力端子101bから信号を出力する。前記したように、第3選択回路100がピークホールド回路30に信号を送ると、ピークホールド回路30は、カウンタ回路33の値から一定値を減算する。第3選択回路100がピークホールド回路30に送る信号は、ピークホールド値減少信号ということができる。
第4選択回路110は、第2比較回路70とボトムホールド回路40に接続されている。図4に示すように、第4選択回路110は、立ち下がり検出回路111を備えている。立ち下がり検出回路111の入力端子111aには図5(C)に示す信号が入力されており、立ち下がり検出回路111の出力端子111bはボトムホールド回路40に接続されている。立ち下がり検出回路111は、入力端子111aから入力される信号が、ハイからローに立ち下がった際に出力端子111bから信号を出力する。前記したように、第4選択回路110がボトムホールド回路40に信号を送ると、ボトムホールド回路40は、カウンタ回路43の値に一定値を加算する。第4選択回路110がボトムホールド回路40に送る信号は、ボトムホールド値増加信号ということができる。
上記では、第1比較回路60を直接第3選択回路100に接続しており、第2比較回路70を直接第4選択回路110に接続している。これに代えて、第1比較回路60と第2比較回路70を、第2選択回路90を介して第3選択回路100と第4選択回路110に接続してもよい。
The third selection circuit 100 is connected to the first comparison circuit 60 and the peak hold circuit 30. As shown in FIG. 4, the third selection circuit 100 includes a rising edge detection circuit 101. A signal obtained by inverting the signal shown in FIG. 5B is input to the input terminal 101 a of the rise detection circuit 101, and the output terminal 101 b of the rise detection circuit 101 is connected to the peak hold circuit 30. The rise detection circuit 101 outputs a signal from the output terminal 101b when the signal input from the input terminal 101a rises from low to high. As described above, when the third selection circuit 100 sends a signal to the peak hold circuit 30, the peak hold circuit 30 subtracts a certain value from the value of the counter circuit 33. The signal that the third selection circuit 100 sends to the peak hold circuit 30 can be referred to as a peak hold value decrease signal.
The fourth selection circuit 110 is connected to the second comparison circuit 70 and the bottom hold circuit 40. As shown in FIG. 4, the fourth selection circuit 110 includes a falling detection circuit 111. The signal shown in FIG. 5C is input to the input terminal 111 a of the falling detection circuit 111, and the output terminal 111 b of the falling detection circuit 111 is connected to the bottom hold circuit 40. The fall detection circuit 111 outputs a signal from the output terminal 111b when the signal input from the input terminal 111a falls from high to low. As described above, when the fourth selection circuit 110 sends a signal to the bottom hold circuit 40, the bottom hold circuit 40 adds a constant value to the value of the counter circuit 43. The signal sent from the fourth selection circuit 110 to the bottom hold circuit 40 can be referred to as a bottom hold value increase signal.
In the above description, the first comparison circuit 60 is directly connected to the third selection circuit 100, and the second comparison circuit 70 is directly connected to the fourth selection circuit 110. Instead, the first comparison circuit 60 and the second comparison circuit 70 may be connected to the third selection circuit 100 and the fourth selection circuit 110 via the second selection circuit 90.

2値化回路10によると、遅れ2値化信号と同期したタイミングでピークホールド値減少信号とボトムホールド値増加信号を生成する。このため、ピークホールド回路30から出力されるピーク電圧と、ボトムホールド回路40から出力されるボトム電圧を、遅れ2値化信号が反転するタイミングの後に人為的に変化させることができる。ピークホールド回路30のピーク電圧と、ボトムホールド回路40のボトム電圧を、2値化信号が反転するタイミングから遅れ2値化信号が反転するタイミングまでの間には人為的に変化させない。2値化回路10では、ピーク電圧とボトム電圧を用いて、高側オフセット閾値Vuと中間閾値Vrefと低側オフセット閾値Vdを生成する。2値化信号が反転するタイミングから遅れ2値化信号が反転するタイミングまでの間はピーク電圧とボトム電圧を維持するので、2値化信号が反転するタイミングから遅れ2値化信号が反転するタイミングまでの間は、高側オフセット閾値Vuと中間閾値Vrefと低側オフセット閾値Vdのいずれもが従前の値に維持される。   According to the binarization circuit 10, the peak hold value decrease signal and the bottom hold value increase signal are generated at the timing synchronized with the delayed binarization signal. For this reason, the peak voltage output from the peak hold circuit 30 and the bottom voltage output from the bottom hold circuit 40 can be artificially changed after the timing at which the delayed binary signal is inverted. The peak voltage of the peak hold circuit 30 and the bottom voltage of the bottom hold circuit 40 are not artificially changed between the timing when the binarized signal is inverted and the timing when the delayed binarized signal is inverted. The binarization circuit 10 generates a high-side offset threshold Vu, an intermediate threshold Vref, and a low-side offset threshold Vd using the peak voltage and the bottom voltage. Since the peak voltage and the bottom voltage are maintained from the timing at which the binarized signal is inverted to the timing at which the delayed binarized signal is inverted, the timing at which the delayed binarized signal is inverted from the timing at which the binarized signal is inverted. In the meantime, all of the high-side offset threshold value Vu, the intermediate threshold value Vref, and the low-side offset threshold value Vd are maintained at the previous values.

図12に例示したように、2値化信号が反転するタイミングでピークホールド回路30のピーク電圧またはボトムホールド回路40のボトム電圧に人為的な処理を加えると、それによって高側オフセット閾値Vuと中間閾値Vrefと低側オフセット閾値Vdが変化し、遅れ2値化信号が反転するタイミングにおける閾値群の電圧値が安定しない。そのため、遅れ2値化信号が反転する際の低側オフセット閾値Vdが、その直前に2値化信号が反転した際の中間閾値Vrefと近接する場合が発生する。この場合、入力電圧が下降する際に、2値化信号が反転するタイミングと遅れ2値化信号が反転するタイミングがほぼ一致してしまうことがある。同様に、遅れ2値化信号が反転する際の高側オフセット閾値Vuが、その直前に2値化信号が反転した際の中間閾値Vrefと近接する場合が発生する。この場合、入力電圧が上昇する際に、2値化信号が反転するタイミングと遅れ2値化信号が反転するタイミングがほぼ一致してしまうことがある。   As illustrated in FIG. 12, when an artificial process is applied to the peak voltage of the peak hold circuit 30 or the bottom voltage of the bottom hold circuit 40 at the timing when the binarized signal is inverted, an intermediate value between the high-side offset threshold Vu and the intermediate voltage is thereby obtained. The threshold value Vref and the low-side offset threshold value Vd change, and the voltage value of the threshold value group at the timing when the delayed binary signal is inverted is not stable. For this reason, the low-side offset threshold Vd when the delayed binary signal is inverted may be close to the intermediate threshold Vref when the binary signal is inverted immediately before. In this case, when the input voltage decreases, the timing at which the binarized signal is inverted may coincide with the timing at which the delayed binarized signal is inverted. Similarly, the high-side offset threshold Vu when the delayed binary signal is inverted may be close to the intermediate threshold Vref when the binary signal is inverted immediately before. In this case, when the input voltage rises, the timing at which the binarized signal is inverted may coincide with the timing at which the delayed binarized signal is inverted.

本実施例の2値化回路10では、図14に示すように、2値化信号が反転するタイミングt1、t3と遅れ2値化信号が反転するタイミングt2、t4における高側オフセット閾値Vuと中間閾値Vrefと低側オフセット閾値Vdが等しい。そのため、閾値間の電位差によって2値化信号が反転するタイミングt1、t3から遅れ2値化信号が反転するタイミングt2、t4までの遅延時間を確実に確保することができる。
図6は、2値化回路10の出力結果を示す。2値化信号が反転するタイミングTm1と遅れ2値化信号が反転するタイミングTm2における閾値群の電圧が等しい。そのため、閾値間の電位差によって2値化信号が反転するタイミングTm1から遅れ2値化信号が反転するタイミングTm2までの遅延時間ΔTを確実に確保することができる。これによって、遅れ2値化信号が反転するタイミングを2値化信号が反転するタイミングに対して確実に遅延させておくことができる。
In the binarization circuit 10 of the present embodiment, as shown in FIG. 14, the high-side offset threshold value Vu and the intermediate values at the timings t1 and t3 at which the binarized signal is inverted and the timings t2 and t4 at which the delayed binarized signal is inverted are intermediate. The threshold value Vref and the low-side offset threshold value Vd are equal. Therefore, it is possible to reliably ensure the delay time from the timings t1 and t3 at which the binarized signal is inverted due to the potential difference between the thresholds to the timings t2 and t4 at which the delayed binarized signal is inverted.
FIG. 6 shows the output result of the binarization circuit 10. The voltages of the threshold groups at the timing Tm1 at which the binarized signal is inverted and the timing Tm2 at which the delayed binarized signal is inverted are equal. Therefore, the delay time ΔT from the timing Tm1 at which the binarized signal is inverted by the potential difference between the thresholds to the timing Tm2 at which the delayed binarized signal is inverted can be reliably ensured. Accordingly, the timing at which the delayed binarized signal is inverted can be surely delayed with respect to the timing at which the binarized signal is inverted.

本実施例の2値化回路10はまた、遅れ2値化信号を生成する回路ということができる。この2値化回路10は、第1比較回路60と第2比較回路70と第2選択回路90を併せた回路である第3比較回路を備えており、この第3比較回路は入力端子20の電圧が高側オフセット閾値Vuを上回った時と、入力端子20の電圧が低側オフセット閾値Vdを下回った時に、反転する遅れ2値化信号を第2出力端子28に出力する。本実施例の2値化回路10では、2値化信号に対して確実に遅延している遅れ2値化信号を出力することができる。   The binarization circuit 10 of this embodiment can also be said to be a circuit that generates a delayed binarization signal. The binarization circuit 10 includes a third comparison circuit, which is a combination of the first comparison circuit 60, the second comparison circuit 70, and the second selection circuit 90, and the third comparison circuit is connected to the input terminal 20. When the voltage exceeds the high-side offset threshold Vu and when the voltage at the input terminal 20 falls below the low-side offset threshold Vd, a delayed binary signal that is inverted is output to the second output terminal 28. The binarization circuit 10 of this embodiment can output a delayed binarization signal that is reliably delayed with respect to the binarization signal.

(第2実施例)
図7に、位相差判別装置150を示す。位相差判別装置150は、周期が等しい第1入力電圧と第2入力電圧の位相差を判別する装置であり、第1の2値化回路120と第2の2値化回路130と位相差判別回路140を備えている。
第1の2値化回路120と第2の2値化回路130の各々は、第1実施例の2値化回路10の要件を満たしている回路であり、図示番号を変えて表記したものである。第1の2値化回路120の入力端子121に第1入力電圧が入力している。第2の2値化回路130の入力端子131に第2入力電圧が入力されている。第1の2値化回路120のリセット端子122と第2の2値化回路130のリセット端子132にリセット信号が入力されている。第1の2値化回路120のクロック端子123と第2の2値化回路130のクロック端子133にクロック信号が入力されている。第1の2値化回路120の第1出力端子124と第2出力端子125、及び第2の2値化回路130の第1出力端子134と第2出力端子135が位相差判別回路140に接続されている。
(Second embodiment)
FIG. 7 shows the phase difference determination device 150. The phase difference discriminating device 150 discriminates the phase difference between the first input voltage and the second input voltage having the same period, and the phase difference discrimination between the first binarization circuit 120 and the second binarization circuit 130. A circuit 140 is provided.
Each of the first binarization circuit 120 and the second binarization circuit 130 is a circuit that satisfies the requirements of the binarization circuit 10 of the first embodiment, and is expressed by changing the illustrated number. is there. The first input voltage is input to the input terminal 121 of the first binarization circuit 120. The second input voltage is input to the input terminal 131 of the second binarization circuit 130. A reset signal is input to the reset terminal 122 of the first binarization circuit 120 and the reset terminal 132 of the second binarization circuit 130. A clock signal is input to the clock terminal 123 of the first binarization circuit 120 and the clock terminal 133 of the second binarization circuit 130. The first output terminal 124 and the second output terminal 125 of the first binarization circuit 120, and the first output terminal 134 and the second output terminal 135 of the second binarization circuit 130 are connected to the phase difference determination circuit 140. Has been.

図8に位相差判別回路140の具体的な構成を示す。位相差判別回路140は、スイッチ素子141とスイッチ素子142と排他的論理和回路143と第3出力端子144を備えている。
第1スイッチ素子141は、入力端子141aとスイッチ端子141bと出力端子141cを有している。入力端子141aは、第2の2値化回路130の第1出力端子134に接続されている。スイッチ端子141bは、第1の2値化回路120の第2出力端子125に接続されている。出力端子141cは、排他的論理和回路143の一方の入力端子143aに接続されている。第1スイッチ素子141では、第1の2値化回路120の遅れ2値化信号がオフからオンに切換わる際の第2の2値化回路130の2値化信号の電圧を取得し、この電圧を排他的論理和回路143の一方の入力端子143aへと入力する。
第2スイッチ素子142は、入力端子142aとスイッチ端子142bと出力端子142cを有している。入力端子142aは、第1の2値化回路120の第1出力端子124に接続されている。スイッチ端子142bは、第2の2値化回路120の第2出力端子135に接続されている。出力端子142cは、排他的論理和回路143の他方の入力端子143aに接続されている。第2スイッチ素子142では、第2の2値化回路130の遅れ2値化信号がオフからオンに切換わる際の第1の2値化回路120の2値化信号の電圧を取得し、この電圧を排他的論理和回路143の他方の入力端子143bへと入力する。
FIG. 8 shows a specific configuration of the phase difference determination circuit 140. The phase difference determination circuit 140 includes a switch element 141, a switch element 142, an exclusive OR circuit 143, and a third output terminal 144.
The first switch element 141 has an input terminal 141a, a switch terminal 141b, and an output terminal 141c. The input terminal 141 a is connected to the first output terminal 134 of the second binarization circuit 130. The switch terminal 141b is connected to the second output terminal 125 of the first binarization circuit 120. The output terminal 141 c is connected to one input terminal 143 a of the exclusive OR circuit 143. The first switch element 141 acquires the voltage of the binarization signal of the second binarization circuit 130 when the delayed binarization signal of the first binarization circuit 120 switches from off to on. The voltage is input to one input terminal 143 a of the exclusive OR circuit 143.
The second switch element 142 has an input terminal 142a, a switch terminal 142b, and an output terminal 142c. The input terminal 142a is connected to the first output terminal 124 of the first binarization circuit 120. The switch terminal 142b is connected to the second output terminal 135 of the second binarization circuit 120. The output terminal 142 c is connected to the other input terminal 143 a of the exclusive OR circuit 143. The second switch element 142 acquires the voltage of the binarization signal of the first binarization circuit 120 when the delayed binarization signal of the second binarization circuit 130 switches from off to on. The voltage is input to the other input terminal 143 b of the exclusive OR circuit 143.

排他的論理和回路143は、入力端子143a、143bに入力される信号の電圧レベルを比較し、この比較結果から位相差判別結果を生成し、出力端子143cを通して第3出力端子144へと出力する。
排他的論理和回路143では、入力端子143a、143bに入力される信号の電圧レベルが等しい場合に、出力端子143cにハイ信号を出力する。逆に、入力端子143a、143bに入力される信号野の電圧レベルが異なる場合に、出力端子143cにロー信号を出力する。
The exclusive OR circuit 143 compares the voltage levels of the signals input to the input terminals 143a and 143b, generates a phase difference determination result from the comparison result, and outputs the result to the third output terminal 144 through the output terminal 143c. .
The exclusive OR circuit 143 outputs a high signal to the output terminal 143c when the voltage levels of the signals input to the input terminals 143a and 143b are equal. Conversely, when the voltage levels of the signal fields input to the input terminals 143a and 143b are different, a low signal is output to the output terminal 143c.

本実施例の位相差判別装置150では、第1の2値化回路120が、第1入力電圧の2値化信号と、その2値化信号に対して確実に遅延している遅れ2値化信号を、位相差判別回路140に出力している。また、第2の2値化回路130が、第2入力電圧の2値化信号と、その2値化信号に対して確実に遅延している遅れ2値化信号を、位相差判別回路140に出力している。
そのため、位相差判別回路では、第1入力電圧と第2入力電圧の2値化信号を用いて、これらの2値化信号から一定の時間だけ確実に遅延したタイミングにおける電圧のレベルによって判別を行うことができる。これによって、第1入力電圧と第2入力電圧の位相差が所定位相差内に含まれているか否かを確実に検出することができる。詳細には、特願2008−005518号の願書に添付した明細書に記載されており、重複した説明を省略する。
In the phase difference discriminating apparatus 150 of the present embodiment, the first binarization circuit 120 has a binarized signal of the first input voltage and a delayed binarization that is reliably delayed with respect to the binarized signal. The signal is output to the phase difference determination circuit 140. In addition, the second binarization circuit 130 sends the binarization signal of the second input voltage and the delayed binarization signal that is reliably delayed with respect to the binarization signal to the phase difference determination circuit 140. Output.
For this reason, the phase difference determination circuit uses the binarized signals of the first input voltage and the second input voltage, and performs the determination based on the voltage level at a timing that is reliably delayed from the binarized signal by a certain time. be able to. Accordingly, it can be reliably detected whether or not the phase difference between the first input voltage and the second input voltage is included in the predetermined phase difference. Details are described in the specification attached to the application of Japanese Patent Application No. 2008-005518, and redundant description is omitted.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ピークホールド回路30に含まれるカウンタ回路33のDOWN用入力端子33cが入力される信号の立ち上がり時にカウントする機能を有している場合には、立ち上がり検出回路101は必要ではない。同様に、ボトムホールド回路40に含まれるカウンタ回路43のDOWN用入力端子43cが入力される信号の立ち下がり時にカウントする機能を有している場合には、立ち下がり検出回路111は必要ではない。また、ボトムホールド回路40に含まれるカウンタ回路43のDOWN用入力端子43cが入力される信号の立ち上がり時にカウントする機能を有している場合には、立ち下がり検出回路111に代えて反転回路を備えていることが好ましい。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
For example, when the DOWN input terminal 33c of the counter circuit 33 included in the peak hold circuit 30 has a function of counting when the input signal rises, the rise detection circuit 101 is not necessary. Similarly, when the DOWN input terminal 43c of the counter circuit 43 included in the bottom hold circuit 40 has a function of counting when the input signal falls, the fall detection circuit 111 is not necessary. In addition, when the DOWN input terminal 43c of the counter circuit 43 included in the bottom hold circuit 40 has a function of counting at the rise of the input signal, an inverting circuit is provided instead of the fall detection circuit 111. It is preferable.

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Further, the technical elements described in the present specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

2値化回路10の回路全体を示す。The entire circuit of the binarization circuit 10 is shown. ピークホールド回路30の回路図を示す。A circuit diagram of the peak hold circuit 30 is shown. ボトムホールド回路40の回路図を示す。A circuit diagram of the bottom hold circuit 40 is shown. 閾値演算回路と比較回路と選択回路の回路図を示す。The circuit diagram of a threshold value arithmetic circuit, a comparison circuit, and a selection circuit is shown. 閾値演算回路と比較回路の動作の様子を示す図である。It is a figure which shows the mode of operation | movement of a threshold value calculating circuit and a comparison circuit. 2値化回路10の出力結果を例示する図である。4 is a diagram illustrating an output result of the binarization circuit 10. FIG. 位相差判別装置150の回路全体を示す。The entire circuit of the phase difference discriminating apparatus 150 is shown. 位相差判別回路140の回路図を示す。A circuit diagram of the phase difference determination circuit 140 is shown. ピークホールド回路とボトムホールド回路の問題を示す図である。It is a figure which shows the problem of a peak hold circuit and a bottom hold circuit. 改良されたピークホールド回路とボトムホールド回路の処理の様子を示す図である。It is a figure which shows the mode of a process of the improved peak hold circuit and bottom hold circuit. 2値化信号と遅れ2値化信号を示す図である。It is a figure which shows a binarization signal and a delay binarization signal. 従来のピークホールド回路とボトムホールド回路によって2値化信号と遅れ2値化信号に生じる問題を説明する図である。It is a figure explaining the problem which arises in a binarization signal and a delay binarization signal by the conventional peak hold circuit and bottom hold circuit. 図12の問題が生じる理由を説明する図である。It is a figure explaining the reason which the problem of FIG. 12 arises. 問題が解消する理由を説明する図である。It is a figure explaining the reason for solving a problem.

符号の説明Explanation of symbols

10 2値化回路
20 入力端子
22 クロック端子
24 リセット端子
26 第1出力端子
28 第2出力端子
30 ピークホールド端子
33 カウンタ回路
34 D/A変換回路
40 ボトムホールド端子
43 カウンタ回路
44 D/A変換回路
50 閾値演算回路
60 第1比較回路
70 第2比較回路
80 第1選択回路
81 フリップフロップ回路
90 第2選択回路
91 フリップフロップ回路
100 第3選択回路
101 立ち上がり検出回路
110 第4選択回路
111 立ち下がり検出回路
120 第1の2値化回路
130 第2の2値化回路
140 位相差判別回路
150 位相差判別回路
10 Binary circuit 20 Input terminal 22 Clock terminal 24 Reset terminal 26 First output terminal 28 Second output terminal 30 Peak hold terminal 33 Counter circuit 34 D / A conversion circuit 40 Bottom hold terminal 43 Counter circuit 44 D / A conversion circuit 50 threshold calculation circuit 60 first comparison circuit 70 second comparison circuit 80 first selection circuit 81 flip-flop circuit 90 second selection circuit 91 flip-flop circuit 100 third selection circuit 101 rising detection circuit 110 fourth selection circuit 111 falling detection Circuit 120 First binarization circuit 130 Second binarization circuit 140 Phase difference determination circuit 150 Phase difference determination circuit

Claims (3)

時間に対して変化する入力電圧を2値化する回路であって、
入力端子と第1出力端子と第2出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第1比較回路と第2比較回路と第1選択回路と第2選択回路と第3選択回路と第4選択回路を備えており、
入力端子は、入力電圧を入力するとともに、ピークホールド回路とボトムホールド回路と第1比較回路と第2比較回路に接続されており、
ピークホールド回路は、入力端子と第3選択回路と閾値演算回路とに接続されており、第1記憶回路を備えており、第1記憶回路の記憶値よりも入力端子の電圧の方が高い間は第1記憶回路の記憶値を増加し、第3選択回路からピークホールド値減少信号を入力した時に第1記憶回路の記憶値から所定値を減算し、第1記憶回路の記憶値を閾値演算回路に出力し、
ボトムホールド回路は、入力端子と第4選択回路と閾値演算回路とに接続されており、第2記憶回路を備えており、第2記憶回路の記憶値よりも入力端子の電圧の方が低い間は第2記憶回路の記憶値を減少し、第4選択回路からボトムホールド値増加信号を入力した時に第2記憶回路の記憶値に所定値を加算し、第2記憶回路の記憶値を閾値演算回路に出力し、
閾値演算回路は、ピークホールド回路とボトムホールド回路と第1比較回路と第2比較回路に接続されており、第1記憶回路の記憶値と第2記憶回路の記憶値の中間閾値と、その中間閾値と第1記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第2記憶回路の記憶値の間にある低側オフセット閾値を演算し、中間閾値と高側オフセット閾値を第1比較回路に出力し、中間閾値と低側オフセット閾値を第2比較回路に出力し、
第1比較回路は、閾値演算回路と入力端子と第1選択回路と第2選択回路と第3選択回路に接続されており、入力端子の電圧が中間閾値を下回った時と、入力端子の電圧が高側オフセット閾値を上回った時に、反転する信号を出力し、
第2比較回路は、閾値演算回路と入力端子と第1選択回路と第2選択回路と第4選択回路に接続されており、入力端子の電圧が中間閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する信号を出力し、
第1選択回路は、第1比較回路と第2比較回路と第1出力端子に接続されており、入力端子の電圧が低側オフセット閾値を下回った後に中間閾値を上回った時と、入力端子の電圧が高側オフセット閾値を上回った後に中間閾値を下回った時に反転する2値化信号を第1出力端子に出力し、
第2選択回路は、第1比較回路と第2比較回路と第2出力端子に接続されており、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に反転する遅れ2値化信号を第2出力端子に出力し、
第3選択回路は、第1比較回路とピークホールド回路に接続されており、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力し、
第4選択回路は、第2比較回路とボトムホールド回路に接続されており、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力することを特徴とする2値化回路。
A circuit that binarizes an input voltage that changes with time,
An input terminal, a first output terminal, a second output terminal, a peak hold circuit, a bottom hold circuit, a threshold value calculation circuit, a first comparison circuit, a second comparison circuit, a first selection circuit, a second selection circuit, and a third selection circuit; A fourth selection circuit,
The input terminal inputs an input voltage and is connected to the peak hold circuit, the bottom hold circuit, the first comparison circuit, and the second comparison circuit,
The peak hold circuit is connected to the input terminal, the third selection circuit, and the threshold value calculation circuit, and includes a first memory circuit, while the voltage at the input terminal is higher than the stored value of the first memory circuit. Increases the stored value of the first memory circuit, subtracts a predetermined value from the stored value of the first memory circuit when a peak hold value decrease signal is input from the third selection circuit, and calculates the threshold value of the stored value of the first memory circuit Output to the circuit,
The bottom hold circuit is connected to the input terminal, the fourth selection circuit, and the threshold value calculation circuit, and includes a second memory circuit, while the voltage of the input terminal is lower than the stored value of the second memory circuit. Decreases the memory value of the second memory circuit, adds a predetermined value to the memory value of the second memory circuit when the bottom hold value increase signal is input from the fourth selection circuit, and calculates the threshold value of the memory value of the second memory circuit Output to the circuit,
The threshold calculation circuit is connected to the peak hold circuit, the bottom hold circuit, the first comparison circuit, and the second comparison circuit, and an intermediate threshold value between the storage value of the first storage circuit and the storage value of the second storage circuit, and the intermediate value thereof A high-side offset threshold value between the threshold value and the stored value of the first storage circuit, and a low-side offset threshold value between the intermediate threshold value and the stored value of the second storage circuit are calculated, and the intermediate threshold value and the high-side offset threshold value are calculated. Output to the first comparison circuit, output the intermediate threshold and the low-side offset threshold to the second comparison circuit,
The first comparison circuit is connected to the threshold value operation circuit, the input terminal, the first selection circuit, the second selection circuit, and the third selection circuit, and when the voltage of the input terminal falls below the intermediate threshold value, and the voltage of the input terminal Outputs a signal that inverts when the value exceeds the high-side offset threshold,
The second comparison circuit is connected to the threshold value operation circuit, the input terminal, the first selection circuit, the second selection circuit, and the fourth selection circuit, and when the voltage of the input terminal exceeds the intermediate threshold value, the voltage of the input terminal Outputs a signal that inverts when the value falls below the low-side offset threshold,
The first selection circuit is connected to the first comparison circuit, the second comparison circuit, and the first output terminal. When the voltage of the input terminal falls below the low-side offset threshold and then rises above the intermediate threshold, A binary signal that is inverted when the voltage exceeds the high-side offset threshold and then falls below the intermediate threshold is output to the first output terminal;
The second selection circuit is connected to the first comparison circuit, the second comparison circuit, and the second output terminal. When the voltage at the input terminal exceeds the high-side offset threshold value, the voltage at the input terminal is set to the low-side offset threshold value. Output a delayed binarized signal that reverses when the output is below the second output terminal,
The third selection circuit is connected to the first comparison circuit and the peak hold circuit, and outputs to the peak hold circuit a peak hold value decrease signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold.
The fourth selection circuit is connected to the second comparison circuit and the bottom hold circuit, and outputs a bottom hold value increase signal that is inverted when the voltage of the input terminal falls below the low-side offset threshold value to the bottom hold circuit. A binarization circuit.
変化周期が等しい第1入力電圧と第2入力電圧の位相差を判別する位相差判別装置であり、
位相差判別装置は、請求項1に記載の2値化回路を2つ備えており、一方の2値化回路を第1の2値化回路とし、他方の2値化回路を第2の2値化回路とすると、
第1の2値化回路の入力端子に第1入力電圧が入力し、
第2の2値化回路の入力端子に第2入力電圧が入力し、
第1の2値化回路の第1出力端子と第2出力端子と、第2の2値化回路の第1出力端子と第2出力端子が位相差判別回路に接続されており、
位相差判別回路は、第1の2値化回路の第2出力端子の電圧が反転するタイミングにおける第2の2値化回路の第1出力端子の電圧のレベルと、第2の2値化回路の第2出力端子の電圧が反転するタイミングにおける第1の2値化回路の第1出力端子の電圧のレベルを比較した結果から、第1入力電圧と第2入力電圧の位相差が所定位相差内に含まれているか否かを示す位相差判定結果を第3出力端子に出力することを特徴とする位相差判別装置。
A phase difference determination device for determining a phase difference between a first input voltage and a second input voltage having the same change period;
The phase difference discriminating apparatus includes two binarization circuits according to claim 1, wherein one binarization circuit is a first binarization circuit and the other binarization circuit is a second binarization circuit. As a value circuit,
The first input voltage is input to the input terminal of the first binarization circuit,
The second input voltage is input to the input terminal of the second binarization circuit,
A first output terminal and a second output terminal of the first binarization circuit, and a first output terminal and a second output terminal of the second binarization circuit are connected to the phase difference determination circuit;
The phase difference determination circuit includes a level of the voltage at the first output terminal of the second binarization circuit at a timing when the voltage at the second output terminal of the first binarization circuit is inverted, and the second binarization circuit. From the result of comparing the voltage level of the first output terminal of the first binarization circuit at the timing at which the voltage of the second output terminal is inverted, the phase difference between the first input voltage and the second input voltage is a predetermined phase difference. A phase difference determination apparatus that outputs to the third output terminal a phase difference determination result that indicates whether or not it is included in the signal.
遅れ2値化信号を生成する回路であって、
入力端子と第2出力端子とピークホールド回路とボトムホールド回路と閾値演算回路と第3比較回路と第3選択回路と第4選択回路を備えており、
ピークホールド回路は、第1記憶回路を備えており、第1記憶回路の記憶値よりも入力端子の電圧の方が高い間は第1記憶回路の記憶値を増加し、第3選択回路からピークホールド値減少信号を入力した時に第1記憶回路の記憶値から所定値を減算し、第1記憶回路の記憶値を閾値演算回路に出力し、
ボトムホールド回路は、第2記憶回路を備えており、第2記憶回路の記憶値よりも入力端子の電圧の方が低い間は第2記憶回路の記憶値を減少し、第4選択回路からボトムホールド値増加信号を入力した時に第2記憶回路の記憶値に所定値を加算し、第2記憶回路の記憶値を閾値演算回路に出力し、
閾値演算回路は、第1記憶回路の記憶値と第2記憶回路の記憶値の中間閾値と、その中間閾値と第1記憶回路の記憶値の間にある高側オフセット閾値と、その中間閾値と第2記憶回路の記憶値の間にある低側オフセット閾値を演算し、高側オフセット閾値と低側オフセット閾値を第3比較回路に出力し、
第3比較回路は、入力端子の電圧が高側オフセット閾値を上回った時と、入力端子の電圧が低側オフセット閾値を下回った時に、反転する遅れ2値化信号を第2出力端子に出力し、
第3選択回路は、入力端子の電圧が高側オフセット閾値を上回った時に反転するピークホールド値減少信号をピークホールド回路に出力し、
第4選択回路は、入力端子の電圧が低側オフセット閾値を下回った時に反転するボトムホールド値増加信号をボトムホールド回路に出力することを特徴とする2値化回路。
A circuit for generating a delayed binary signal,
An input terminal, a second output terminal, a peak hold circuit, a bottom hold circuit, a threshold value calculation circuit, a third comparison circuit, a third selection circuit, and a fourth selection circuit;
The peak hold circuit includes a first memory circuit, and increases the memory value of the first memory circuit while the voltage at the input terminal is higher than the memory value of the first memory circuit, and peaks from the third selection circuit. When a hold value decrease signal is input, a predetermined value is subtracted from the storage value of the first storage circuit, and the storage value of the first storage circuit is output to the threshold value calculation circuit.
The bottom hold circuit includes a second memory circuit, and the memory value of the second memory circuit is decreased while the voltage of the input terminal is lower than the memory value of the second memory circuit, and the bottom selection circuit starts from the fourth selection circuit. When a hold value increase signal is input, a predetermined value is added to the memory value of the second memory circuit, and the memory value of the second memory circuit is output to the threshold value arithmetic circuit.
The threshold value calculation circuit includes an intermediate threshold value between the storage value of the first storage circuit and the storage value of the second storage circuit, a high-side offset threshold value between the intermediate threshold value and the storage value of the first storage circuit, and the intermediate threshold value. Calculating a low-side offset threshold between the stored values of the second memory circuit, and outputting the high-side offset threshold and the low-side offset threshold to the third comparison circuit;
The third comparison circuit outputs, to the second output terminal, a delayed binary signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold and when the voltage at the input terminal falls below the low-side offset threshold. ,
The third selection circuit outputs to the peak hold circuit a peak hold value decrease signal that is inverted when the voltage at the input terminal exceeds the high-side offset threshold value,
The fourth selection circuit outputs a bottom hold value increase signal that is inverted when the voltage at the input terminal falls below a low-side offset threshold value to the bottom hold circuit.
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