JP4853990B2 - Method for producing strained crystal layer on insulator, semiconductor structure by said method and manufactured semiconductor structure - Google Patents
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Description
本発明は、絶縁体上に歪み結晶層(strained crystalline layer)を製造する方法と、絶縁体上に歪み結晶層を製造するための半導体構造と、それらによって製造される半導体構造とに関する。 The present invention relates to a method of manufacturing a strained crystal layer on an insulator, a semiconductor structure for manufacturing a strained crystal layer on an insulator, and a semiconductor structure manufactured thereby.
シリコン層などの歪んだ薄い半導体層には、有利な電子特性と正孔移動度特性とを備える。従って、前記層を使用することにより高速で低消費電力の高性能デバイスがもたらされうるので、前記の層はマイクロエレクトロニクスの殆ど全ての分野において非常に興味が持たれている。歪んだ半導体層をまた更に効果的に用いることができるのは、絶縁体層の上に移されその結果SOI(絶縁体上シリコン(Silicon On Insulator))のような構造をもたらす場合であり、この利点はマイクロエレクトロニクスとマイクロメカニクスとにおいて一般に既知である。 A strained thin semiconductor layer such as a silicon layer has advantageous electronic properties and hole mobility properties. Therefore, such layers are of great interest in almost every field of microelectronics, since the use of such layers can lead to high performance devices with high speed and low power consumption. A strained semiconductor layer can be used even more effectively if it is transferred over the insulator layer, resulting in a structure like SOI (Silicon On Insulator), which Advantages are generally known in microelectronics and micromechanics.
Cheng他は、2001 IEEE International SOI Conferenceに、論文“SiGe‐on‐Insulator(SGOI):Substrate Preparation and MOSFET Fabrication for Electron Mobility Evaluation”即ち絶縁体上SiGe構造を製造する方法を発表した。この方法では、単結晶シリコンドナーウェーハ上に傾斜SiGe層を成長させた。SiGeの成長の間、SiGeのゲルマニウム含有率を、ゲルマニウムのパーセンテージが約25%に達するまで徐々に増加させた。前記のパーセンテージでは、傾斜SiGe層上に弛緩(relaxed)されたSiGe層を成長させた。更に、水素イオンを弛緩SiGe層に注入し、これにより弛緩SiGe層に予め弱められた面部分を形成した。その後、注入された構造を酸化されたシリコンウェーハに貼り合わせた。アニーリングの後、張り合わされた構造は予め弱められた面部分に沿って2つの部分に分割され、その結果、絶縁体上SiGe構造と残留構造とがもたらされた。その後、SiGe層上に歪みシリコン層を成長させ、その結果、絶縁体上SiGe上Si(Si−on−SiGe−on−insulator)構造がもたらされた。 Cheng et al. Published the paper “SiGe-on-Insulator (SGOI): Substrate Preparation and MOSFET Fabrication for Electron Mobility Evaluation” in 2001 IEEE International SOI Conference. In this method, a graded SiGe layer was grown on a single crystal silicon donor wafer. During SiGe growth, the germanium content of SiGe was gradually increased until the germanium percentage reached about 25%. In the above percentages, a relaxed SiGe layer was grown on the graded SiGe layer. Further, hydrogen ions were implanted into the relaxed SiGe layer, thereby forming a previously weakened surface portion in the relaxed SiGe layer. Thereafter, the implanted structure was bonded to an oxidized silicon wafer. After annealing, the bonded structure was split into two parts along the pre-weakened face part, resulting in an on-insulator SiGe structure and a residual structure. Subsequently, a strained silicon layer was grown on the SiGe layer, resulting in a Si-on-SiGe-on-insulator (Si-on-insulator) structure.
上述した方法の構造には、SiGe層上の歪みシリコン層の歪みを商業上重要な値まで増大させられないという欠点がある。これはSiGe層のゲルマニウム含有率が制限されているためであり、歪みシリコン層の電子特性にかなり影響を及ぼす高い転位密度をSiGe層に形成してしまう危険を伴わずに前記含有率を25%より高めることはできない。 The method structure described above has the disadvantage that the strain of the strained silicon layer on the SiGe layer cannot be increased to a commercially important value. This is because the germanium content of the SiGe layer is limited, and the content is reduced to 25% without the risk of forming a high dislocation density in the SiGe layer that significantly affects the electronic properties of the strained silicon layer. It cannot be increased.
本発明の目的は、半導体構造と、高品質の結晶を備え且つ絶縁体の上に大きく歪んだ結晶半導体層を備える半導体構造を製造するための簡単な方法とを提供することである。 It is an object of the present invention to provide a semiconductor structure and a simple method for manufacturing a semiconductor structure comprising a high quality crystal and a crystal semiconductor layer that is heavily distorted on an insulator.
前記目的は絶縁体上に歪み結晶層を製造する方法により解決され、この方法は、ゲルマニウム及び/又はA(III)‐B(V)半導体を含む半導体ドナー基板を設けることと、第1のステップで、少なくとも1つの第1の結晶エピタキシャル層を設けることと(第1のステップ中に前記第1の層のバッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は比例して減少される)、第2のステップで、少なくとも1つの絶縁体層を設けることと(前記第1の層は前記基板と前記絶縁体層との間に設けられる)、第3のステップで、前記第1の層を分割することと、第4のステップで、少なくとも1つの第2の結晶エピタキシャル層を分割された第1の層上に設けることとを含む。 The object is solved by a method for producing a strained crystal layer on an insulator, the method comprising providing a semiconductor donor substrate comprising germanium and / or an A (III) -B (V) semiconductor; Providing at least one first crystal epitaxial layer (the content of germanium and / or A (III) -B (V) semiconductor in the buffer layer of the first layer is proportional during the first step) Providing at least one insulator layer in the second step (the first layer is provided between the substrate and the insulator layer), and in the third step Dividing the first layer, and providing at least one second crystal epitaxial layer on the divided first layer in a fourth step.
本発明の方法により、ゲルマニウム及び/又はA(III)‐B(V)半導体含有量が基板から第2の層への方向に減少する半導体構造が製造可能である。このように、第1の層ではゲルマニウム及び/又はA(III)‐B(V)半導体の非常に高い含有量が達成可能で、その結果、第2の層に大きい歪みがもたらされる。ゲルマニウム及び/又はA(III)‐B(V)半導体の増加により、第1の層の少なくとも一部が低い欠陥密度で成長可能であり、その結果、第2の層に高品質の結晶がもたらされる。大きく歪んだ高品質の第2の層は、本発明の方法により絶縁体層へと容易に移されることが可能で、その結果、SOI構造の利点と歪み結晶層の非常に良好な電子特性とを組み合わせた半導体構造がもたらされる。 The method of the present invention can produce a semiconductor structure in which germanium and / or A (III) -B (V) semiconductor content decreases in the direction from the substrate to the second layer. Thus, a very high content of germanium and / or A (III) -B (V) semiconductor can be achieved in the first layer, resulting in a large strain in the second layer. The increase in germanium and / or A (III) -B (V) semiconductor allows at least a portion of the first layer to grow with a low defect density, resulting in high quality crystals in the second layer. It is. The large strained high quality second layer can be easily transferred to the insulator layer by the method of the present invention, resulting in the advantages of SOI structure and the very good electronic properties of the strained crystal layer. Resulting in a semiconductor structure.
本発明の更なる実施の形態によれば、前記第1の層は、前記第1のステップで、単結晶ゲルマニウムウェーハ、単結晶A(III)‐B(V)半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルA(III)‐B(V)半導体層の上に設けられる。基板の上では、第1の層はゲルマニウム含有率が高く結晶が高品質な状態で成長可能である。ゲルマニウムウェーハ及び/又はA(III)‐B(V)半導体ウェーハは、製造プロセスにおいて絶縁体上での歪み結晶層を上手く取り扱うことが可能な安定な基板である。 According to a further embodiment of the invention, the first layer is a single crystal germanium wafer, a single crystal A (III) -B (V) semiconductor wafer, an epitaxial germanium layer or an epitaxial layer in the first step. It is provided on the A (III) -B (V) semiconductor layer. On the substrate, the first layer can be grown with a high germanium content and high quality crystals. Germanium wafers and / or A (III) -B (V) semiconductor wafers are stable substrates that can successfully handle strained crystal layers on insulators in the manufacturing process.
本発明の有利な実施の形態では、前記バッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は、前記第1のステップで、比率約40%〜80%、望ましくは約50%〜80%又は約60%〜80%のゲルマニウムへと減少される。ゲルマニウム及び/又はA(III)‐B(V)半導体の量がこのように多いことにより、第2の層の歪みが大きくなる。 In an advantageous embodiment of the invention, the content of germanium and / or A (III) -B (V) semiconductor in the buffer layer is about 40% -80%, preferably in the first step Reduced to about 50% -80% or about 60% -80% germanium. Such a large amount of germanium and / or A (III) -B (V) semiconductor increases the strain of the second layer.
本発明の好適な実施の形態では、前記バッファ層のシリコン含有量は、前記第1のステップで、比率約30%〜60%、望ましくは約20%〜50%又は約20%〜40%のシリコンへと増加される。シリコンが比例して増加することにより、第1のステップで、バッファ層、特にGeSi層が良好に弛緩される。 In a preferred embodiment of the present invention, the silicon content of the buffer layer is about 30% to 60%, preferably about 20% to 50%, or about 20% to 40% in the first step. Increased to silicon. The proportional increase in silicon provides a good relaxation of the buffer layer, in particular the GeSi layer, in the first step.
本発明の別の望ましい実施の形態では、前記第2の層は厚さ50nm未満まで成長される。前記層の厚さは、当該層の熱力学的不安定性を防げるよう限界の厚さより薄い。本発明の薄い層では、歪みは効果的に増大可能である。 In another preferred embodiment of the invention, the second layer is grown to a thickness of less than 50 nm. The thickness of the layer is less than the limit thickness so as to prevent the thermodynamic instability of the layer. In the thin layer of the present invention, the strain can be increased effectively.
前記目的は絶縁体上に歪み結晶層を製造する半導体構造により更に解決され、この構造は、ゲルマニウム及び/又はA(III)‐B(V)半導体を含む第1の材料の半導体ドナー基板と、少なくとも1つの結晶エピタキシャル層と、少なくとも1つの絶縁体層とを含む。ここで、前記少なくとも1つの結晶エピタキシャル層は前記ドナー基板と前記絶縁体層との間の中間層であり、前記少なくとも1つの結晶エピタキシャル層はゲルマニウム及び/又は前記A(III)‐B(V)半導体を含む組成のバッファ層を含み、ゲルマニウム及び/又は前記A(III)‐B(V)半導体の含有量は前記基板から前記絶縁体層への方向に減少されている。 The object is further solved by a semiconductor structure for producing a strained crystal layer on an insulator, the structure comprising a semiconductor donor substrate of a first material comprising germanium and / or an A (III) -B (V) semiconductor; At least one crystal epitaxial layer and at least one insulator layer are included. Here, the at least one crystal epitaxial layer is an intermediate layer between the donor substrate and the insulator layer, and the at least one crystal epitaxial layer is germanium and / or the A (III) -B (V). A buffer layer having a composition containing a semiconductor is included, and the content of germanium and / or the A (III) -B (V) semiconductor is reduced in the direction from the substrate to the insulator layer.
本発明の構造は絶縁体層上に歪み結晶層を製造するための中間製品である。結晶エピタキシャル層中のゲルマニウム及び/又はA(III)‐B(V)半導体の基板に始まる減少により、結晶エピタキシャル層は低い欠陥密度でしかもゲルマニウム及び/又はA(III)‐B(V)半導体の含有量の多い状態で成長でき、前記高含有量は、大きく歪んだ高品質の更なる結晶層が、例えば本発明の構造の結晶エピタキシャル層の上に、良好に成長するための基盤である。 The structure of the present invention is an intermediate product for producing a strained crystal layer on an insulator layer. Due to the onset of germanium and / or A (III) -B (V) semiconductor in the crystal epitaxial layer, the crystal epitaxial layer has a low defect density and is also low in germanium and / or A (III) -B (V) semiconductor. It can be grown in a high content state, and the high content is the basis for good growth of a highly distorted high quality additional crystal layer, for example on a crystal epitaxial layer of the structure of the invention.
本発明の好適な変形形態では、前記ドナー基板は、単結晶ゲルマニウムウェーハ、単結晶A(III)‐B(V)半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルA(III)‐B(V)半導体層である。ウェーハはエピタキシャル層と同様に多量のゲルマニウム及び/又はA(III)‐B(V)半導体を含有し、これにより、基板上で含有量の多いゲルマニウム及び/又はA(III)‐B(V)半導体結晶エピタキシャル層が良好に成長し、この場合に結晶エピタキシャル層の欠陥密度は低い。 In a preferred variant of the invention, the donor substrate is a single crystal germanium wafer, a single crystal A (III) -B (V) semiconductor wafer, an epitaxial germanium layer or an epitaxial A (III) -B (V) semiconductor layer. is there. The wafer contains a large amount of germanium and / or A (III) -B (V) semiconductor, as well as an epitaxial layer, so that germanium and / or A (III) -B (V) is high on the substrate. The semiconductor crystal epitaxial layer grows well, and in this case, the defect density of the crystal epitaxial layer is low.
本発明の好適な形態では、結晶エピタキシャル層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は、比率約40%〜80%、望ましくは約50%〜80%又は約60%〜80%へと減少されている。パーセンテージ約40%〜80%のゲルマニウム及び/又はA(III)‐B(V)半導体により、歪み結晶層が結晶エピタキシャル層の上に良好に成長可能になり、これに対し、上部の結晶層の歪みを更に大きくするにはパーセンテージ約50%〜80%が更に有利であり、結晶エピタキシャル層の上の結晶層に非常に大きい歪みをもたらすには約60%〜80%のゲルマニウムの範囲が最も好都合な範囲である。 In a preferred form of the invention, the content of germanium and / or A (III) -B (V) semiconductor in the crystal epitaxial layer is about 40% to 80%, desirably about 50% to 80% or about 60%. % To 80%. A germanium and / or A (III) -B (V) semiconductor with a percentage of about 40% to 80% allows the strained crystal layer to grow well on the crystal epitaxial layer, whereas the upper crystal layer A percentage of about 50% to 80% is more advantageous for greater strain, and a range of about 60% to 80% germanium is most advantageous for providing very large strain on the crystalline layer above the crystalline epitaxial layer. It is a range.
本発明の有利な形態によれば、結晶エピタキシャル層のシリコン含有量は基板から絶縁体層への方向に増加されている。シリコンが比例して増加することにより、格子が良好に適合可能になり、これは結晶エピタキシャル層の欠陥密度の低下につながる。 According to an advantageous embodiment of the invention, the silicon content of the crystal epitaxial layer is increased in the direction from the substrate to the insulator layer. The proportional increase in silicon makes the lattice better adaptable, which leads to a reduction in the defect density of the crystal epitaxial layer.
本発明の別の望ましい実施の形態では、シリコン含有量は、比率約20〜60%、望ましくは約20%〜50%又は約20%〜40%のシリコンへと増加する。パーセンテージ約20%〜60%のシリコンにより、結晶エピタキシャル層の欠陥密度が結果低下し且つシリコン層などの結晶エピタキシャル層が良好に適合され、これに対し、シリコン層などの結晶層の上に非常に良好な特性をもたらす結晶エピタキシャル層の高い結晶性のためにはパーセンテージ20%〜50%のシリコンがより好都合であり、結晶エピタキシャル層上の高品質の歪み結晶層のための良好な基盤を形成する高品質の結晶エピタキシャル層をもたらすにはパーセンテージ20%〜40%のシリコンが最も好都合な範囲である。 In another desirable embodiment of the invention, the silicon content is increased to a ratio of about 20-60%, desirably about 20% -50% or about 20% -40% silicon. A percentage of silicon of about 20% to 60% results in a decrease in the defect density of the crystal epitaxial layer and a well-matched crystal epitaxial layer such as a silicon layer, on the other hand, very much above the crystal layer such as a silicon layer. A percentage of 20% to 50% silicon is more favorable for the high crystallinity of the crystal epitaxial layer that provides good properties, and forms a good basis for a high quality strained crystal layer on the crystal epitaxial layer A percentage of 20% to 40% silicon is the most convenient range to provide a high quality crystalline epitaxial layer.
本発明の更なる別の望ましい形態では、第1の層及び/又は第2の層が炭素を含む。望ましくは、炭素数パーセントまた更に炭素1%未満の炭素濃度により、第1の層及び/又は第2の層に優れた安定性のドーパントと高水準の歪みがもたらされる。 In yet another desirable form of the invention, the first layer and / or the second layer comprises carbon. Desirably, a carbon concentration of a few percent carbon or even less than 1% carbon provides excellent stability dopants and high levels of strain in the first and / or second layers.
本発明の前記目的は半導体構造により更に解決され、この半導体構造は、半導体基部基板と、少なくとも1つの絶縁体層と、少なくとも1つの第1の結晶エピタキシャル層とを備える。ここで、前記絶縁体層は前記基部基板と前記第1の層との間の中間層であり、前記第1の層はゲルマニウム及び/又は前記A(III)‐B(V)半導体を含む組成のバッファ層を含み、ゲルマニウム及び/又は前記A(III)‐B(V)半導体の含有量は第2の層から前記絶縁体層への方向に減少されている。 The object of the invention is further solved by a semiconductor structure, which comprises a semiconductor base substrate, at least one insulator layer and at least one first crystal epitaxial layer. Here, the insulator layer is an intermediate layer between the base substrate and the first layer, and the first layer includes germanium and / or the A (III) -B (V) semiconductor. The content of germanium and / or the A (III) -B (V) semiconductor is reduced in the direction from the second layer to the insulator layer .
バッファ層中のゲルマニウム及び/又はA(III)‐B(V)半導体の減少により、第1の層の少なくとも一部の欠陥密度は非常に低く、その結果、第1の層の上の更なる層に高品質の結晶がもたらされる。 Due to the reduction of germanium and / or A (III) -B (V) semiconductor in the buffer layer, the defect density of at least a portion of the first layer is very low, so that further over the first layer The layer results in high quality crystals.
本発明の別の望ましい実施の形態では、前記構造は、少なくとも1つの歪んだ第2の結晶エピタキシャル層を更に備えている。ここで、第1の層は絶縁体層と第2の層との間の中間層である。本発明の構造はSOI構造の利点と歪み結晶層の良好な導電率特性との両方を組み合わせる。第1の層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は非常に多くの含有量に調整可能なので、歪み層は非常に大きい歪みを備えることができる。 In another preferred embodiment of the invention, the structure further comprises at least one distorted second crystalline epitaxial layer. Here, the first layer is an intermediate layer between the insulator layer and the second layer. The structure of the present invention combines both the advantages of the SOI structure and the good conductivity characteristics of the strained crystal layer. Since the content of germanium and / or A (III) -B (V) semiconductor in the first layer can be adjusted to a very high content, the strained layer can have a very large strain.
本発明の更なる好適な変形形態では、バッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は、比率約40%〜80%、望ましくは約50%〜80%又は約60%〜80%のゲルマニウムへと減少される。40%〜80%のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は相対的に多く、前記含有量により第1の層上のシリコン層などの結晶エピタキシャル層の歪みが大きくなり、これに対し、第1の層の上部の結晶エピタキシャル層に大きい歪みの結果を達成するにはパーセンテージ約50%〜80%が更に好都合であり、第1の層上のシリコン層などの結晶エピタキシャル層に非常に大きい歪みの結果をもたらすにはパーセンテージ約60%〜80%が最も好都合な範囲である。 In a further preferred variant of the invention, the content of germanium and / or A (III) -B (V) semiconductor in the buffer layer is about 40% to 80%, preferably about 50% to 80%, or Reduced to about 60-80% germanium. The content of germanium and / or A (III) -B (V) semiconductor of 40% to 80% is relatively large, and the crystal epitaxial layer such as a silicon layer on the first layer is greatly strained by the content. In contrast, a percentage of about 50% to 80% is more convenient to achieve large strain results in the crystalline epitaxial layer on top of the first layer, such as a silicon layer on the first layer. A percentage of about 60% to 80% is the most convenient range to produce very large strain results in the epitaxial layer.
本発明の別の実施の形態では、バッファ層のシリコン含有量が第2の層から絶縁体層への方向に増加されている。シリコンの増加により、バッファ層の格子が第2の層への方向に良好に適合され、これにより第1の層の少なくとも一部に、第2の層の高品質の結晶性のための良好な基盤である高品質の結晶性がもたらされる。 In another embodiment of the invention, the silicon content of the buffer layer is increased in the direction from the second layer to the insulator layer . Due to the increase in silicon, the lattice of the buffer layer is well adapted in the direction towards the second layer, so that at least part of the first layer has good quality for the high quality crystallinity of the second layer. The high quality crystallinity that is the base is brought about.
本発明の更なる別の望ましい形態では、シリコン含有量が、比率約20%〜60%、望ましくは約20%〜50%又は約20%〜40%のシリコンへと増加されている。約20%〜60%の量のシリコンにより、第1の層の上に歪みシリコン層が良好に成長する。これに対し、第1の層の上に更に大きく歪んだシリコン層をもたらすためにはパーセンテージ20%〜50%がより好都合であり、第1の層の上に大きく歪んだシリコン層をもたらすにはパーセンテージ20%〜40%が最も好都合な範囲である。 In yet another desirable form of the invention, the silicon content is increased to a ratio of about 20% to 60%, desirably about 20% to 50% or about 20% to 40% silicon. A strained silicon layer grows well on the first layer with an amount of silicon of about 20% to 60%. In contrast, a percentage of 20% to 50% is more convenient to provide a more heavily distorted silicon layer on the first layer, and to provide a highly distorted silicon layer on the first layer. A percentage of 20% to 40% is the most convenient range.
本発明の更に有利な形態では、歪み層が厚さ50nm未満である。この層厚により、第2の層に良好な熱力学的安定性がもたらされ、その結果、前記の薄い層で歪みは容易に増大可能である。 In a further advantageous form of the invention, the strained layer is less than 50 nm thick. This layer thickness provides good thermodynamic stability for the second layer, so that the strain can be easily increased in the thin layer.
本発明の更なる有利な実施の形態では、第1の層及び/又は第2の層が炭素を含む。炭素含有量により、第1の層及び/又は第2の層が更に安定になり更に良好な歪みの水準を示す。 In a further advantageous embodiment of the invention, the first layer and / or the second layer comprises carbon. The carbon content makes the first layer and / or the second layer more stable and exhibits a better level of strain.
本発明の前記目的は絶縁体上に歪み結晶層を製造する方法により更に解決され、この方法は、ゲルマニウム及び/又はA(III)‐B(V)半導体を含む半導体ドナー基板を設けることと、第1のステップで、少なくとも1つの第1の結晶エピタキシャル層を設けることと(前記第1の層のバッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は第1のステップ中に減少される)、第2のステップで、少なくとも1つの第2の結晶エピタキシャル層を第1の層の上に設けることと(前記第1の層は前記ドナー基板と前記第2の層との間に設けられる)、第3のステップで、少なくとも1つの絶縁体層を設けることと(前記第2の層は前記第1の層と前記絶縁体層との間に設けられる)、第4のステップで、当該構造を前記第1の層と前記第2の層との間で分割することとを含む。
The object of the present invention is further solved by a method of producing a strained crystal layer on an insulator, the method comprising providing a semiconductor donor substrate comprising germanium and / or an A (III) -B (V) semiconductor; Providing at least one first crystal epitaxial layer in the first step (the germanium and / or A (III) -B (V) semiconductor content of the buffer layer of the first layer is In a second step, providing at least one second crystalline epitaxial layer over the first layer (wherein the first layer is the donor substrate and the second layer). Providing at least one insulator layer in the third step (the second layer is provided between the first layer and the insulator layer), In
バッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量の減少により、第1の層の少なくとも一部が非常に良好な結晶性と低い欠陥密度とを備えた状態で設けられることができ、その結果、第1の層の上に設けられる第2の結晶層は高品質になる。半導体ドナー基板としてのゲルマニウム及び/又はA(III)‐B(V)半導体を始めとして、バッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量が相対的には量の多いゲルマニウム及び/又はA(III)‐B(V)半導体に減少してもよく、その結果、第1の層の上のシリコン層などの第2の結晶層の歪みは大きくなる。本発明の方法には、第2の歪み層が絶縁体層の上に供給されるので歪んだ第2の層の良好な電子特性がSOI層の利点と組み合わされるという更なる利点がある。本発明の方法には本発明の半導体構造を容易に製造するための単純な一連のステップが含まれる。 Due to the reduced content of germanium and / or A (III) -B (V) semiconductor in the buffer layer, at least part of the first layer is provided with very good crystallinity and low defect density As a result, the second crystalline layer provided on the first layer is of high quality. Including germanium and / or A (III) -B (V) semiconductor as a semiconductor donor substrate, the content of germanium and / or A (III) -B (V) semiconductor in the buffer layer is relatively large. It may be reduced to more germanium and / or A (III) -B (V) semiconductors, resulting in greater distortion of the second crystalline layer, such as a silicon layer over the first layer. The method of the present invention has the further advantage that the good electronic properties of the distorted second layer are combined with the advantages of the SOI layer since the second strained layer is provided on top of the insulator layer. The method of the present invention includes a simple series of steps to easily fabricate the semiconductor structure of the present invention.
本発明の更なる実施の形態では、第1の層が、第1のステップで、単結晶ゲルマニウムウェーハ、単結晶A(III)‐B(V)半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルA(III)‐B(V)半導体層の上に設けられる。前記の基板はゲルマニウム及び/又はGaAsなどのA(III)‐B(V)半導体を多量に供給し、その結果、ゲルマニウム及び/又はA(III)‐B(V)半導体の含有量の多い第1の層は個々の基板の上に良好に成長する。 In a further embodiment of the invention, the first layer is a single crystal germanium wafer, single crystal A (III) -B (V) semiconductor wafer, epitaxial germanium layer or epitaxial A (III) in the first step. -It is provided on the B (V) semiconductor layer. The substrate supplies a large amount of A (III) -B (V) semiconductor, such as germanium and / or GaAs, and as a result, a high content of germanium and / or A (III) -B (V) semiconductor. One layer grows well on an individual substrate.
本発明の有利な形態では、第2の層が成長するのは厚さ50nm未満までである。前記の厚さでは、第2の層は熱力学的に安定であり、また第2の層は大きい歪みを伴って成長できる。 In an advantageous form of the invention, the second layer grows to a thickness of less than 50 nm. At said thickness, the second layer is thermodynamically stable and the second layer can grow with great strain.
本発明の別の好適な実施の形態によれば、バッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は、第1のステップで、比率約40%〜80%、望ましくは約50%〜80%又は約60%〜80%のゲルマニウムへと減少される。パーセンテージ40%〜80%のバッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体は大きく歪んだ第2の層の良好な基盤を形成し、これに対し、第2の層の歪みを更に大きくするにはパーセンテージ50%〜80%のゲルマニウムの第1の層が更に好都合であり、第2の層に非常に大きい歪みをもたらすにはパーセンテージ約60%〜80%のゲルマニウムが最も好都合な範囲である。 According to another preferred embodiment of the present invention, the germanium and / or A (III) -B (V) semiconductor content of the buffer layer is about 40% to 80% in the first step, Desirably it is reduced to about 50% to 80% or about 60% to 80% germanium. The 40% to 80% percentage of the buffer layer germanium and / or the A (III) -B (V) semiconductor forms a good base for the heavily distorted second layer, whereas the second layer strain A 50% to 80% germanium first layer is more convenient for further enlargement, and a percentage of about 60% to 80% germanium is the most advantageous to produce a very large strain in the second layer. It is a range.
本発明の更に別の有利な実施の形態では、バッファ層のシリコン含有量は、第1のステップで、比率約20%〜60%、望ましくは約20%〜50%又は約20%〜40%のシリコンへと増加される。パーセンテージ約20%〜60%のシリコンでは第1の層の上で大きく歪んだシリコン層が成長可能で、これに対し、第1の層上のシリコン層などの第2の層に大きい歪みの結果を達成するにはパーセンテージ約20%〜50%のシリコンが更に好都合であり、シリコン層などの第2の層に非常に大きい歪みの結果をもたらすにはパーセンテージ約20%〜40%のシリコンが最も好都合な範囲である。 In yet another advantageous embodiment of the invention, the silicon content of the buffer layer is, in the first step, a ratio of about 20% to 60%, desirably about 20% to 50% or about 20% to 40%. Increased to silicon. A silicon layer with a percentage of about 20% to 60% can grow a heavily strained silicon layer on the first layer, as a result of a large strain on a second layer, such as a silicon layer on the first layer. A percentage of about 20% to 50% silicon is more convenient to achieve, and a percentage of about 20% to 40% silicon is the most effective for producing a very large strain in a second layer such as a silicon layer. It is a convenient range.
前記目的は絶縁体上に歪み結晶層を製造する半導体構造により更に解決され、この構造は、ゲルマニウム及び/又はA(III)‐B(V)半導体を含む第1の材料の半導体ドナー基板と、少なくとも1つの第1の結晶エピタキシャル層と、少なくとも1つの第2の結晶エピタキシャル層と、少なくとも1つの絶縁体層とを備えている。ここで、第1の層はドナー基板と第2の層との間の中間層であり、第2の層は第1の層と絶縁体層との間の中間層であり、第1の層はゲルマニウム及び/又はA(III)‐B(V)半導体を含む組成のバッファ層を含み、ゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は基板から第2の層への方向に減少されている。 The object is further solved by a semiconductor structure for producing a strained crystal layer on an insulator, the structure comprising a semiconductor donor substrate of a first material comprising germanium and / or an A (III) -B (V) semiconductor; At least one first crystal epitaxial layer, at least one second crystal epitaxial layer, and at least one insulator layer are provided. Here, the first layer is an intermediate layer between the donor substrate and the second layer, the second layer is an intermediate layer between the first layer and the insulator layer, and the first layer Includes a buffer layer having a composition including germanium and / or A (III) -B (V) semiconductor, and the content of germanium and / or A (III) -B (V) semiconductor is from the substrate to the second layer. Has been reduced in direction.
本発明の構造は絶縁体上に歪み結晶層を製造するための中間構造である。バッファ層中のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量の基板から第2の層への減少により、バッファ層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量は相対的には多量のゲルマニウム及び/又はA(III)‐B(V)半導体へと減少してもよく、その結果、第1の層の上に乗せられる第2の層の歪みは大きくなる。ゲルマニウム及び/又はA(III)‐B(V)半導体の比例した減少によって更に、第1の層の少なくとも一部の欠陥密度は低下し、これにより第2の層の品質は高められる。本発明の構造には更に、第2の歪み層が絶縁体層の上に乗せられたことにより本発明の構造からSOI構造が容易に形成できるという利点がある。 The structure of the present invention is an intermediate structure for producing a strained crystal layer on an insulator. Reduction of germanium and / or A (III) -B (V) semiconductor content in the buffer layer from the substrate to the second layer results in germanium and / or A (III) -B (V) semiconductor in the buffer layer The content of can be reduced to relatively large amounts of germanium and / or A (III) -B (V) semiconductors, resulting in distortion of the second layer overlying the first layer. Becomes bigger. The proportional decrease in germanium and / or A (III) -B (V) semiconductor further reduces the defect density of at least a portion of the first layer, thereby increasing the quality of the second layer. The structure of the present invention further has the advantage that the SOI structure can be easily formed from the structure of the present invention by placing the second strained layer on the insulator layer.
本発明の更なる好適な実施の形態では、ドナー基板は、単結晶ゲルマニウムウェーハ、単結晶A(III)‐B(V)半導体ウェーハ、エピタキシャルゲルマニウム層又はエピタキシャルA(III)‐B(V)半導体層である。前記の基板には、第1の層を構成するゲルマニウム及び/又はA(III)‐B(V)半導体が品の高い成長をするために有利な多量のゲルマニウム及び/又はA(III)‐B(V)半導体が含まれる。 In a further preferred embodiment of the invention, the donor substrate is a single crystal germanium wafer, a single crystal A (III) -B (V) semiconductor wafer, an epitaxial germanium layer or an epitaxial A (III) -B (V) semiconductor. Is a layer. The substrate includes a large amount of germanium and / or A (III) -B, which is advantageous for high growth of germanium and / or A (III) -B (V) semiconductor constituting the first layer. (V) Includes semiconductors.
本発明の別の有利な実施の形態では、第1の層のゲルマニウム及び/又はA(III)‐B(V)半導体の含有量が、比率約40%〜80%、望ましくは約50%〜80%又は約60%〜80%へと減少されている。パーセンテージ40%〜80%のゲルマニウム及び/又はA(III)‐B(V)半導体により第1の層の上に大きく歪んだ第2の層が成長可能で、これに対し、第2の層の歪みの結果を更に大きくするにはパーセンテージ50%〜80%が更に好都合であり、第1の層の上で第2の層に非常に大きい歪みの結果を達成するにはパーセンテージ約60%〜80%が最も好都合な範囲である。 In another advantageous embodiment of the invention, the content of germanium and / or A (III) -B (V) semiconductor in the first layer is about 40% to 80%, preferably about 50% to Reduced to 80% or about 60% to 80%. A heavily distorted second layer can be grown on top of the first layer by a 40% to 80% germanium and / or A (III) -B (V) semiconductor, A percentage of 50% to 80% is more advantageous to further increase the strain result, and a percentage of about 60% to 80% to achieve a very large strain result on the second layer above the first layer. % Is the most convenient range.
発明の別の望ましい好適な例では、バッファ層のシリコン含有量が基板から絶縁体層への方向に増加する。シリコンの前記の増加により第1の層の格子は基板に適合され、その結果、第1の層の少なくとも一部の欠陥密度は低くなる。 In another preferred preferred embodiment of the invention, the silicon content of the buffer layer increases in the direction from the substrate to the insulator layer. With this increase in silicon, the lattice of the first layer is adapted to the substrate, so that the defect density of at least some of the first layer is low.
本発明の更なる有利な実施の形態では、シリコン含有量が、比率約20%〜60%、望ましくは約20%〜50%又は約20%〜40%のシリコンへと増加されている。パーセンテージ約20%〜60%のシリコンによりシリコン層などの大きく歪んだ第2の層が良好に成長可能である。これに対し、シリコン層などの第2の層に更に大きい歪みの結果をもたらすにはパーセンテージ約20%〜50%のシリコンが更に好都合であり、シリコン層などの第2の層に真の歪みの結果を達成するにはパーセンテージ約20%〜40%のシリコンが最も好都合な範囲である。 In a further advantageous embodiment of the invention, the silicon content is increased to a ratio of about 20% to 60%, desirably about 20% to 50% or about 20% to 40% silicon. A large strained second layer, such as a silicon layer, can grow well with a percentage of silicon of about 20% to 60%. In contrast, a percentage of about 20% to 50% of silicon is more advantageous to produce a greater strain result in a second layer such as a silicon layer, and a true strain in the second layer such as a silicon layer. A percentage of about 20% to 40% silicon is the most convenient range to achieve the results.
本発明の更なる別の有利な実施の形態では、第1の層及び/又は第2の層が炭素を含む。望ましくは炭素数パーセントまた更に炭素1%未満などの低い含有量の炭素により、第1の層及び/又は第2の層に安定性の高いドーパントと良好な特性の歪みがもたらされる。 In yet another advantageous embodiment of the invention, the first layer and / or the second layer comprises carbon. A low content of carbon, desirably a few percent carbon or even less than 1% carbon, results in highly stable dopants and good property distortions in the first and / or second layers.
以下、本発明の好適な実施の形態について添付の図面を参照して説明する。 Preferred embodiments of the present invention will be described below with reference to the accompanying drawings.
図1は、本発明の第1の実施の形態に係る方法の第1のステップで用いられる半導体基板1を概略的に示す。半導体基板1は単結晶ゲルマニウムウェーハであり、このウェーハには一般に利用可能な大きさと電子特性とが備えられていることが望ましい。ゲルマニウムウェーハ即ちドナーウェーハ1には研磨され洗浄された上面11がある。
FIG. 1 schematically shows a
本発明の別の実施の形態では、半導体ドナー基板は、GaAsウェーハのようなA(III)‐B(V)半導体ウェーハであってもよいし、上部にエピタキシャルGe層を又はGaAs層などのエピタキシャルA(III)‐B(V)半導体層を備える基板であってもよい。例えば、基板はGaAsウェーハから又はGe層で覆われたGaAs層から成っていてもよい。 In another embodiment of the present invention, the semiconductor donor substrate may be an A (III) -B (V) semiconductor wafer such as a GaAs wafer, or an epitaxial Ge layer on top or an epitaxial layer such as a GaAs layer. A substrate provided with an A (III) -B (V) semiconductor layer may be used. For example, the substrate may consist of a GaAs wafer or a GaAs layer covered with a Ge layer.
図2は、本発明の第1の実施の形態の第1のステップを概略的に示す。第1のステップでは、第1の結晶エピタキシャル層2が図1に示される半導体ドナー基板1上に成長している。第1の結晶エピタキシャル層2は、GeSi層を形成するゲルマニウムとシリコンとの組成から成る。GeSi層2はゲルマニウムウェーハ1の上面11に直接乗せられる。
FIG. 2 schematically shows the first step of the first embodiment of the present invention. In the first step, a first
本発明の更なる別の実施の形態では、GeSi層2の成長に先立ちGeのシード層が上面11に乗せられてもよい。
In yet another embodiment of the present invention, a Ge seed layer may be placed on
GeSi層2は2つの層、傾斜をつけられたバッファGeSi層21と弛緩されたGeSi層22とから成る。傾斜バッファGeSi層21はゲルマニウムウェーハ1の表面11付近ではシリコン濃度約0%であるが、バッファGeSi層21のシリコン含有率は、ゲルマニウムウェーハ1の表面11に始まり面部分23のGeSi層のシリコン含有率約20%〜60%へと徐々に増加している。これに対応して、バッファGeSi層21のゲルマニウム含有率は、表面11での約100%に始まり面部分23でのゲルマニウムのパーセンテージ約40%〜80%へと減少している。
The
GeSi層2はパーセンテージ1%未満の炭素をドープされる。
The
弛緩されたGeSi層は面部分23の上にあり、そのシリコン対ゲルマニウムの比はバッファ層21のシリコン対ゲルマニウムの最大の比にほぼ一致する。特に、弛緩GeSi層22での欠陥密度は約104cm−2と非常に低い。
The relaxed GeSi layer is above the
図3は、本発明の第1の実施の形態の第2のステップを概略的に示す。第2のステップでは、絶縁体層3が第1の層2上に堆積され、その結果第1の層2は基板1と絶縁体層3との間の中間層となる。絶縁体層3は二酸化ケイ素及び/又は窒化ケイ素から成る。図示の実施の形態では、絶縁体層3は900℃未満の温度で堆積される。本発明の別の例では、絶縁体層3は熱酸化物であってもよい。絶縁体層の厚さは、基部ウェーハ(base wafer)上へと移されるSiGe/歪みシリコン層のターゲット層厚に合わされる。絶縁体層3には上面13がある。
FIG. 3 schematically shows the second step of the first embodiment of the present invention. In the second step, the insulator layer 3 is deposited on the
図3に示される半導体構造は本発明の第3の実施の形態に係る発明の構造であり、歪み結晶層を絶縁体上に製造するための中間製品である。 The semiconductor structure shown in FIG. 3 is the structure of the invention according to the third embodiment of the present invention, and is an intermediate product for manufacturing a strained crystal layer on an insulator.
図4は図3に示される構造に適用される注入ステップを示す。注入ステップでは、図3の構造は、5×1016cm−2より大きい注入ドーズを用いて約180keV未満の適切なエネルギーで水素種4を注入する。水素種4は上面13を通過し絶縁体層3を通って第1の層2に入り第1の層2の面部分24へと進む。望ましくは、面部分24はバッファGeSi層21と弛緩GeSi層22との間にある第1の層2の面部分23に一致する。注入により、面部分24は予め弱められて所定の分割帯を形成する。
FIG. 4 shows the implantation steps applied to the structure shown in FIG. In the implantation step, the structure of FIG. 3
図には示されていない次のステップでは、絶縁体層3の表面13は標準シリコンICで洗浄され注入後の処理が成される。必要ならば、絶縁体層3は除去され新規の絶縁体層が堆積されてもよい。
In the next step not shown in the figure, the
図5は図4に示される構造に適用される貼り合わせステップ(bonding step)を示す。貼り合わせるステップでは、シリコンや、ゲルマニウムや、A(III)‐B(V)半導体や、石英や、ガラスなどから成る基部ウェーハ6が表面処理され、その後に図4の構造の表面処理された絶縁体層3と貼り合わされる。貼り合わせの前の表面処理は、化学的機械的研磨や、表面洗浄や、酸素プラズマ処理や、他の利用可能な表面処理技術を用いて行われてよい。基部ウェーハ6は絶縁体層3の表面13の上に直接的に貼り合わされてもよい。本発明の別の実施の形態に従って、基部ウェーハ6にはその貼り合わせ面上に絶縁体層3の表面13に貼り合わされる誘電体層が備えられてもよい。
FIG. 5 shows a bonding step applied to the structure shown in FIG. In the bonding step, the base wafer 6 made of silicon, germanium, A (III) -B (V) semiconductor, quartz, glass or the like is surface-treated, and then the surface-treated insulation having the structure of FIG. It is bonded to the body layer 3. The surface treatment prior to bonding may be performed using chemical mechanical polishing, surface cleaning, oxygen plasma treatment, or other available surface treatment techniques. The base wafer 6 may be bonded directly on the
図6は本発明の第1の実施の形態に係る方法の第3のステップを示す。第3のステップは分割ステップ(splitting step)であり、このステップでは図5に示される構造は2つの半導体構造部分31と32とに分割される。部分31と32は、図4に示される注入ステップ中に形成された所定の分割線24に沿って分離される。結果として生じる部分31は絶縁体層3が上に形成された基部ウェーハ6からなり、部分31の上部にはGeSi層2の部分7がある。部分7は弛緩されたGeSi材料から成ることが望ましい。
FIG. 6 shows a third step of the method according to the first embodiment of the invention. The third step is a splitting step, in which the structure shown in FIG. 5 is divided into two
分割ステップにより生じたもう一方の部分32は、GeSi層2の残留部分8が上に形成されるドナーゲルマニウムウェーハ1から成る。残留部分8は、傾斜バッファGeSi層21と元の弛緩GeSi層22の残留物とから成ることが望ましい。
The
図6に示される分割処理では、本質的には、例えば参考形式で本願に組み込まれるWO00/24059に記載されている所謂Smart Cut(商標)処理で一般に用いられるパラメータが用いられる。例えば、分割は図5に示される構造への熱処理や衝撃処理により行われてよい。 In the division processing shown in FIG. 6, parameters generally used in the so-called Smart Cut (trademark) processing described in, for example, WO00 / 24059 incorporated in the present application in a reference format are used. For example, the division may be performed by heat treatment or impact treatment on the structure shown in FIG.
図示しない更なるステップでは、GeSi層2の部分7は、化学的機械的研磨により、また任意に、熱処理により仕上げられる。
In a further step not shown, the portion 7 of the
図7は本発明の第1の実施の形態に係る方法の第4のステップを概略的に示す。第4のステップでは、分割部分31の表面17上に第2の結晶エピタキシャル層が成長する。第2の層9は、厚さ50ナノメートル未満且つ炭素含有量1%未満の歪みシリコン層である。歪みシリコン層では歪みは非常に大きく欠陥密度は小さい。
FIG. 7 schematically shows a fourth step of the method according to the first embodiment of the invention. In the fourth step, a second crystal epitaxial layer is grown on the
図7に示される半導体構造は、本発明の第1の実施の形態に係る方法の最終製品に相当する発明の構造である。本構造は、基部ウェーハ6と、絶縁体層3と、GeSi層2の部分7と、第2の層9とから成り、ここで、絶縁体層3は基部ウェーハ6と部分7との間の中間層であり、部分7は絶縁体層3と第2の層9との間の中間層である。本発明の別の実施の形態では、図7に示される構造のそれぞれの層同士間に、シード層などの付加的な層があってもよい。
The semiconductor structure shown in FIG. 7 is the structure of the invention corresponding to the final product of the method according to the first embodiment of the present invention. The structure comprises a base wafer 6, an insulator layer 3, a portion 7 of the
シリコン層9の歪みは、厚さ50nm未満の結晶シリコン層がゲルマニウム約40〜80%のゲルマニウム含有率でGeSi層上にエピタキシャル成長する際に生じる歪みであり、前記歪みは40%未満のゲルマニウム含有率でGeSi層上に成長する厚さ50nm未満の先行技術のシリコン層の歪みより大きい。 The strain of the silicon layer 9 is strain generated when a crystalline silicon layer having a thickness of less than 50 nm is epitaxially grown on a GeSi layer with a germanium content of about 40 to 80% germanium, and the strain is a germanium content of less than 40%. Greater than the strain of the prior art silicon layer of less than 50 nm thickness grown on the GeSi layer.
図7に示される構造は、歪みシリコン層9の成長後に熱的にアニーリング処理されてもよい。 The structure shown in FIG. 7 may be thermally annealed after growth of the strained silicon layer 9.
図8〜図13は本発明の第2の実施の形態に係る方法のステップを概略的に示す。図8〜図15に関しては、図1〜図7に関して用いられてきた同一の参照数字が用いられて図1〜図7の部分や構成要素と同一のものを示す。 8-13 schematically show the steps of the method according to the second embodiment of the invention. 8-15, the same reference numerals that have been used with respect to FIGS. 1-7 are used to indicate the same parts and components of FIGS.
図8は本発明の第2の実施の形態の第1のステップで用いられる半導体基板1を概略的に示す。半導体基板1は単結晶ゲルマニウムウェーハであり、上面11を備える。
FIG. 8 schematically shows the
図9は本発明の第2の実施の形態の第1のステップを示す。第1のステップでは、第4の結晶エピタキシャル層がゲルマニウムウェーハ1の上面11の上に成長する。図1〜図7に関して言及したように、別の実施の形態では、Geウェーハの代わりに、A(III)‐B(V)半導体が用いられてもよいし、エピタキシャルGeやA(III)‐B(V)半導体層を上に備えた基板が用いられてもよい。
FIG. 9 shows the first step of the second embodiment of the present invention. In the first step, a fourth crystal epitaxial layer is grown on the
第1の結晶エピタキシャル層2は傾斜バッファGeSi層21と弛緩GeSi22とから成るGeSi層である。傾斜バッファGeSi層21は、シリコン含有量を徐々に増やしながらゲルマニウムウェーハ1の上面11の上に成長する。
The first
シリコン含有量は、表面11でのパーセンテージ約0%に始まり第1の層2の面部分23でのパーセンテージ約20%〜60%のシリコンへと増加する。面部分23より上では、弛緩GeSi22はシリコン対ゲルマニウムの比が殆ど一定の状態で成長し、前記の比は傾斜バッファGeSi層21のシリコン対ゲルマニウムの最大の比にほぼ一致する。それに対応して、傾斜バッファ層21のゲルマニウム含有率は、表面11でのゲルマニウム含有率約100%から、面部分23でのゲルマニウム含有率約40%〜80%のゲルマニウムへと減少する。GeSi層2はパーセンテージ1%未満の炭素をドープされる。第1の層2には上面12がある。
The silicon content starts at a percentage of about 0% at the
図10は本発明の第2の実施の形態に係る方法の第2のステップを概略的に示す。第2のステップでは、炭素含有量1%未満の第2の結晶エピタキシャル層9が第1の層2の上に成長する。第2の結晶エピタキシャル層9は厚さ50nm未満の歪みシリコン層である。歪みシリコン層9では結晶欠陥密度は非常に小さく歪みは大きい。第2の層には上面19がある。
FIG. 10 schematically shows a second step of the method according to the second embodiment of the invention. In the second step, a second crystal epitaxial layer 9 having a carbon content of less than 1% is grown on the
図11は本発明の第2の実施の形態に係る方法の第3のステップを概略的に示す。第3のステップでは、絶縁体層3が歪みシリコン層9の表面19の上に堆積される。絶縁体層3は二酸化ケイ素及び/又は窒化ケイ素から成る。絶縁体層3の厚さは、基部ウェーハ上へと移されるSiGe/歪みシリコン層のターゲット層信号に依存する。絶縁体層3には上面13がある。
FIG. 11 schematically shows a third step of the method according to the second embodiment of the invention. In the third step, the insulator layer 3 is deposited on the
図12は図11に示された構造40に適用される注入ステップを示す。注入ステップでは、水素種4が、上面13と絶縁体層3とを通り、GeSi層2と歪みシリコン層9との間の界面を形成する元の表面12の面部分近くまで注入される。注入により、界面12は予め弱められ、その結果、前記界面12に所定の分割帯をもたらす。
FIG. 12 shows the implantation steps applied to the
注入は5×1014cm−2より大きい水素ドーズで約180keV未満の適切なエネルギーによりなされる。 The implantation is done with a suitable energy of less than about 180 keV with a hydrogen dose greater than 5 × 10 14 cm −2 .
注入後、表面13は標準シリコンICで洗浄され注入後の処理が成される。必要ならば、絶縁体層3は除去され新規の絶縁体層が堆積されてもよい。このステップは図示されていない。
After the implantation, the
その次に図12に示される構造への表面処理が、また同時に基部ウェーハへの表面処理が続き、前記基部ウェーハは、シリコンや、ゲルマニウムや、A(III)‐B(V)半導体や、石英や、ガラスなどから成る。表面処理は、化学的機械的研磨や、表面洗浄や、酸素プラズマ処理や、同様な処理を用いて行われてもよい。 Then, the surface treatment to the structure shown in FIG. 12 and the surface treatment to the base wafer are continued, and the base wafer is made of silicon, germanium, A (III) -B (V) semiconductor, quartz And glass. The surface treatment may be performed using chemical mechanical polishing, surface cleaning, oxygen plasma treatment, or similar treatment.
図13は図12に示された構造が基部ウェーハ6と貼り合わされる貼り合わせステップを示す。基部ウェーハ6は絶縁体層3の表面13で貼り合わされる。本発明の別の実施の形態に従って、基部ウェーハ6にはその貼り合わせ面に絶縁体層3の表面13と貼り合わされる絶縁体層が備えられてもよい。
FIG. 13 shows a bonding step in which the structure shown in FIG. 12 is bonded to the base wafer 6. The base wafer 6 is bonded on the
図14は本発明の第2の実施の形態に係る方法の第4のステップを示す。第4のステップでは、図13に示された構造は2つの部分41と42とに分割される。分割ステップは、構造が所定の分割線に沿って2つの部分に分離されるSmart Cut(商標)処理の分割ステップと同様に行われ、例えば熱処理や衝撃処理により行われる。
FIG. 14 shows a fourth step in the method according to the second embodiment of the present invention. In the fourth step, the structure shown in FIG. 13 is divided into two
図14では、部分41と42との間の分割線は第1の層2と第2の歪みシリコン層9との間の界面12の所定の分割帯に一致する。第1の分割部分41は、絶縁体層3が上に形成された基部ウェーハ6から成り、且つ歪みシリコン層9を上部に備え、その結果絶縁体層3は基部ウェーハ6と歪み層9との間の中間層になる。本発明の別の実施の形態では、基部ウェーハ6と絶縁体層3との間及び/又は絶縁体層3と歪み層9との間に、付加的な層が配置されてもよい。分割部分42は、GeSi層2が上に形成されるドナーゲルマニウムウェーハ1から成る。
In FIG. 14, the dividing line between the
図15は、本発明の第2の実施の形態に従う方法の最終製品を概略的に示し、この最終製品は図14に示される分割部分41に一致する。当該構造41は熱的にアニーリングされてもよく、歪みシリコン層9の上のGeSi残留物は除去されてもよい。
FIG. 15 schematically shows the final product of the method according to the second embodiment of the present invention, which corresponds to the
図15に示される構造41の歪みシリコン層9では歪みは非常に大きく欠陥密度は104cm−2未満と非常に低い。シリコン層9の歪みは、厚さ50nm未満の結晶シリコン層がゲルマニウム約40〜70%のゲルマニウム含有率でGeSi層上にエピタキシャル成長する際に生じる歪みであり、前記歪みは40%未満のゲルマニウム含有率でGeSi層上に成長する厚さ50nm未満の先行技術のシリコン層の歪みより大きい。
Distortion in the strained silicon layer 9 of the
図16は図2〜図9に示される半導体構造の濃度分布対厚さを概略的に示す。図2から図9で用いられた参照数字と同一の図16の参照数字は図2から図9の同一の構成要素を示す。 FIG. 16 schematically shows the concentration distribution versus thickness of the semiconductor structure shown in FIGS. The same reference numerals in FIG. 16 as those used in FIGS. 2 to 9 indicate the same components in FIGS.
図16では、実線51が図2〜図9に示される半導体構造のゲルマニウム含有率を示し、ゲルマニウム含有率はゲルマニウム基板1では約100%である。破線52が図2〜図9に示される半導体構造のシリコン含有量を示し、シリコン含有量はゲルマニウム基板1では約0%である。シリコン含有量52は傾斜バッファGeSi層21では0%〜約30%まで増加されているのに対し、ゲルマニウム含有率51はバッファ層21では約70%の値まで減少されている。図16では、シリコン52の増加及びゲルマニウム51の減少は連続的であるように示されている。連続的な変化の代わりに、シリコン及び/又はゲルマニウムの含有量の漸進的な即ち段階的な変化がバッファ層21で働いてもよい。更に、バッファ層21にはゲルマニウム及び/又はシリコン含有量の変化の無い領域が1つ以上あってもよい。
In FIG. 16, the
バッファ層21の上にある弛緩GeSi層22では、ゲルマニウム対シリコンの比率はほぼ一定であり、約30〜60%のシリコン対約40〜70%のゲルマニウムである。弛緩GeSi層22には転位が殆ど無い。弛緩GeSi層22の結晶欠陥密度は104cm−2未満である。
In the
上述した好適な実施の形態は層の転移にSmart Cut(商標)技術を用いたが、Bond‐and‐Etchback技術や多孔質層の形成を用いる他の脆弱化技術など他の任意の層転移技術が適用されてもよい。 The preferred embodiment described above used the Smart Cut ™ technology for layer transfer, but any other layer transfer technology such as Bond-and-Etchback technology or other weakening technology using porous layer formation. May be applied.
1…半導体ドナー基板
2…第1の結晶エピタキシャル層
3…絶縁体層
6…半導体基部基板
7…GeSi層2の部分(分割の第1の層)
9…第2の結晶エピタキシャル層
21…バッファ層
DESCRIPTION OF
9 ... Second
Claims (25)
ゲルマニウム及び/又はGaAsを含む半導体ドナー基板(1)を設けることと,
第1のステップで,少なくとも1つのゲルマニウムとシリコンとの組成からなる第1の結晶エピタキシャル層(2)を設け,第1のステップ中に前記第1の層(2)のバッファ層(21)のゲルマニウムの含有量を減少させることと,
第2のステップで,少なくとも1つの絶縁体層(3)を設けることであり,前記第1の層(2)が前記基板(1)と前記絶縁体層(3)との間に設けられたものであることと,
第3のステップで,前記第1の層(2)を分割することと,
第4のステップで,少なくとも1つの歪みシリコン層である第2の結晶エピタキシャル層(9)を前記分割された第1の層(7)上に設けることと
を含む方法。 A method for producing a strained silicon layer on an insulator layer (3) , comprising:
Providing a semiconductor donor substrate (1) comprising germanium and / or GaAs ;
In the first step, a first crystal epitaxial layer (2) having a composition of at least one germanium and silicon is provided, and the buffer layer (21) of the first layer (2) is provided during the first step. Reducing the germanium content ,
In a second step, at least one insulator layer (3) is provided, wherein the first layer (2) is provided between the substrate (1) and the insulator layer (3). Being a thing,
Dividing the first layer (2) in a third step;
Providing a second crystal epitaxial layer (9), which is at least one strained silicon layer, on the divided first layer (7) in a fourth step.
第3のステップの前に,前記第1の層(2)及び前記絶縁体層(3)を有する前記半導体ドナー基板(1)を半導体基部基板(6)に貼り合わせるステップを更に備えることを特徴とする請求項1〜5のいずれか1項に記載の方法。 To manufacture a semiconductor structure having a semiconductor base substrate (6), at least one insulator layer (3), a divided first layer (7), and a second crystalline epitaxial layer (9),
Prior to the third step, the semiconductor donor substrate (1) having the first layer (2) and the insulator layer (3) is further bonded to a semiconductor base substrate (6). The method according to any one of claims 1 to 5.
ゲルマニウム及び/又はGaAsを含む第1の材料の半導体ドナー基板(1)と,
少なくとも1つのゲルマニウムとシリコンとの組成からなる結晶エピタキシャル層(2)と,
少なくとも1つの絶縁体層(3)と
を備え,
前記少なくとも1つの結晶エピタキシャル層(2)が前記ドナー基板(1)と前記絶縁体層(3)との間の中間層であり,前記少なくとも1つの結晶エピタキシャル層(2)がゲルマニウムとシリコンとの組成からなるバッファ層(21)を含み,前記ゲルマニウムの含有量が前記基板(1)から前記絶縁体層(3)への方向に減少されている,構造。 A semiconductor structure for producing a strained silicon layer on an insulator layer (3) ,
A semiconductor donor substrate (1) of a first material comprising germanium and / or GaAs ;
A crystal epitaxial layer (2) comprising a composition of at least one germanium and silicon ;
At least one insulator layer (3),
The at least one crystal epitaxial layer (2) is an intermediate layer between the donor substrate (1) and the insulator layer (3), and the at least one crystal epitaxial layer (2) is composed of germanium and silicon. A structure comprising a buffer layer (21) of composition , wherein the germanium content is reduced in the direction from the substrate (1) to the insulator layer (3).
ゲルマニウム及び/又はGaAsを含む半導体ドナー基板(1)を設けることと,
第1のステップで,少なくとも1つのゲルマニウムとシリコンとの組成からなる第1の結晶エピタキシャル層(2)を設けると共に,前記第1の層(2)のバッファ層(21)のゲルマニウムの含有量を第1のステップ中に減少させることと,
第2のステップで,少なくとも1つの歪みシリコン層である第2の結晶エピタキシャル層(9)を設けることであり,前記第1の層(2)が前記ドナー基板(1)と前記第2の層(9)との間に設けられたものであることと,
第3のステップで,少なくとも1つの絶縁体層(3)を設けることであり,前記第2の層(9)が前記第1の層(2)と前記絶縁体層(3)との間に設けられたものであることと,
第4のステップで,前記構造を前記第1の層(2)と前記第2の層(9)との間で分割することと
を含む方法。 A method for producing a strained silicon layer on an insulator layer (3) , comprising:
Providing a semiconductor donor substrate (1) comprising germanium and / or GaAs ;
In the first step, a first crystal epitaxial layer (2) having a composition of at least one germanium and silicon is provided, and the germanium content in the buffer layer (21) of the first layer (2) is set. Reducing during the first step,
In the second step, a second crystal epitaxial layer (9), which is at least one strained silicon layer, is provided, the first layer (2) being the donor substrate (1) and the second layer. (9) that it is provided between,
In the third step, at least one insulator layer (3) is provided, and the second layer (9) is interposed between the first layer (2) and the insulator layer (3). Be provided,
Dividing the structure between the first layer (2) and the second layer (9) in a fourth step.
ことを特徴とする請求項15に記載の方法。 The first layer (2) is provided in the first step on a single crystal germanium wafer (1), a GaAs wafer, and a semiconductor donor substrate provided with an epitaxial germanium layer or an epitaxial GaAs layer on top. The method according to claim 15.
ゲルマニウム及び/又はGaAsを含む第1の材料の半導体ドナー基板(1)と,
少なくとも1つのゲルマニウムとシリコンとの組成からなる第1の結晶エピタキシャル層(2)と,
少なくとも1つの歪みシリコン層である第2の結晶エピタキシャル層(9)と,
少なくとも1つの絶縁体層(3)と
を備え,
前記第1の層(2)が前記ドナー基板(1)と前記第2の層(9)との間の中間層であり,前記第2の層(9)が前記第1の層(2)と前記絶縁体層(3)との間の中間層であり,前記第1の層(2)がゲルマニウムとシリコンとの組成からなるバッファ層(21)を含み,前記ゲルマニウムの含有量が前記基板(1)から前記第2の層(9)への方向に減少されている構造。 A semiconductor structure for producing a strained silicon layer on an insulator layer (3) , comprising:
A semiconductor donor substrate (1) of a first material comprising germanium and / or GaAs ;
A first crystalline epitaxial layer (2) comprising a composition of at least one germanium and silicon ;
A second crystalline epitaxial layer (9) which is at least one strained silicon layer ;
At least one insulator layer (3),
The first layer (2) is an intermediate layer between the donor substrate (1) and the second layer (9), and the second layer (9) is the first layer (2). And the insulator layer (3), the first layer (2) includes a buffer layer (21) composed of germanium and silicon, and the germanium content is the substrate. Structure reduced in the direction from (1) to the second layer (9).
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