JP4846400B2 - Semiconductor device - Google Patents
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Description
本発明は静電耐圧を向上させるための構成を有する半導体装置に関する。本発明は大電流用の半導体装置、いわゆるパワー素子に特に有効である。 The present invention relates to a semiconductor device having a configuration for improving electrostatic withstand voltage. The present invention is particularly effective for semiconductor devices for large currents, so-called power elements.
近年、例えばトレンチゲートを有する、ＭＯＳＦＥＴ（Ｕ−ＭＯＳ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が、スイッチング用パワー素子として常用されるようになってきた。パワー素子は、ゲートに電位を付加しない「オフ」状態ではリーク電流が流れないことが重要である。そのようなリーク電流が流れない最大の電圧、即ち静電耐圧の大きいパワー素子の開発が盛んとなっている。 In recent years, MOSFET (U-MOS) or insulated gate bipolar transistor (IGBT) having, for example, a trench gate has come to be used as a switching power element. It is important that the power element does not flow a leak current in an “off” state where no potential is applied to the gate. The development of a power element having a maximum voltage at which such a leakage current does not flow, that is, a large electrostatic withstand voltage, has become active.
本願出願人は、例えば特許文献１において、スーパージャンクション構造と、素子外周部に設ける絶縁領域により、静電耐圧を向上させることを提案している。スーパージャンクション構造は、特許文献２及び３にも記載されているように、ｐ層とｎ層の界面を多数設けることで、近傍のｐｎ界面と共に連続した空乏層を形成し、広く、厚い領域を連続した空乏層とすることで静電耐圧を向上させるものである。尚、これをＵ−ＭＯＳのドリフト領域や、ＩＧＢＴのチャネルを形成しない側のベース領域に設ける場合は、スーパージャンクション構造中、ゲートがオン時に形成されるチャネル（反転層）と同じ伝導型の領域が当該チャネルと接続するように形成する必要がある。 The applicant of the present application, for example, in Patent Document 1, proposes to improve the electrostatic withstand voltage by using a super junction structure and an insulating region provided in the outer periphery of the element. As described in Patent Documents 2 and 3, the super junction structure forms a continuous depletion layer with a neighboring pn interface by providing a large number of interfaces between the p layer and the n layer, and a wide and thick region is formed. By forming a continuous depletion layer, the electrostatic withstand voltage is improved. When this is provided in the U-MOS drift region or the base region on the side where the IGBT channel is not formed, a region having the same conductivity type as the channel (inversion layer) formed when the gate is turned on in the super junction structure. Must be formed so as to be connected to the channel.
特許文献１に示されたＵ−ＭＯＳ９００の構成を図８．Ａに示す。Ｕ−ＭＯＳ９００は、ｎ+基板１０表面側（図８．Ａの紙面内上側）に、ｎ層２１とｐ-層２２とが、水平方向に交互に形成され、スーパージャンクション構造２０を形成している。スーパージャンクション構造２０は、例えばｎ+基板１０表面に立設された板状或いは柱状のｎ層２１とｐ-層２２とが複数個形成されたものである。スーパージャンクション構造２０上部には、ｐボディ層３０と、ゲート電極Ｇ及びゲート絶縁膜Ｉｇとから成るトレンチゲートとが交互に形成されている。各トレンチゲートに接して、ソース領域であるｎ+層４０が形成されている。ｎ+層４０はスーパージャンクション構造２０のｎ層２１と、ゲートオン時にｐボディ層３０に形成されるｎチャネル（反転層）で接続される位置に形成されている。また、ｎ+基板１０裏面全体にドレイン電極Ｄが、ｐボディ層３０とｎ+層４０表面にはソース電極Ｓが形成されている。 The configuration of the U-MOS 900 disclosed in Patent Document 1 is shown in FIG. Shown in A. In the U-MOS 900, n layers 21 and p − layers 22 are alternately formed in the horizontal direction on the surface side of the n + substrate 10 (upper side in FIG. 8A) to form a super junction structure 20. Yes. The super junction structure 20 is formed by, for example, a plurality of plate-like or columnar n-layers 21 and p - layers 22 erected on the surface of the n + substrate 10. On the upper portion of the super junction structure 20, p body layers 30 and trench gates composed of gate electrodes G and gate insulating films Ig are alternately formed. An n + layer 40 as a source region is formed in contact with each trench gate. The n + layer 40 is formed at a position connected to the n layer 21 of the super junction structure 20 through an n channel (inversion layer) formed in the p body layer 30 when the gate is turned on. A drain electrode D is formed on the entire back surface of the n + substrate 10, and a source electrode S is formed on the surfaces of the p body layer 30 and the n + layer 40.
Ｕ−ＭＯＳ９００は、図８．Ａに示す単位セルが複数個左右方向に連続して形成されているものであり、その左右端について、右端の構成を図８．Ｂで説明する。Ｕ−ＭＯＳ９００の右端の構造は、右端のトレンチゲート右側に形成されたｎ+層４０と対応するｎ層２１の右隣の、ｐ-層２２ｅでスーパージャンクション構造２０が終了する。ｐ-層２２ｅとその上のｐボディ層３０との右面に接して、絶縁領域９０が左右方向の幅ｗで形成されており、その右側は、チップ端までｐ-層２５が形成されている。絶縁領域９０の上端９０ｃは、ソース電極Ｓの右端がｐ-層２５に接触しないように、所望の幅でｐ-層２５上面左側を覆っている。 The U-MOS 900 is shown in FIG. A plurality of unit cells shown in A are continuously formed in the left-right direction, and the configuration of the right end is shown in FIG. This will be described in B. In the right end structure of the U-MOS 900, the super junction structure 20 ends at the p − layer 22e adjacent to the right of the n layer 21 corresponding to the n + layer 40 formed on the right side of the rightmost trench gate. An insulating region 90 is formed with a lateral width w in contact with the right surface of the p − layer 22e and the p body layer 30 thereon, and a p − layer 25 is formed on the right side to the chip end. . The upper end 90c of the insulating region 90, the right end of the source electrode S is p - so as not to contact the layer 25, p in a desired width - covers the layer 25 top left.
こうして、スーパージャンクション構造２０は、ｎチャネルＵ−ＭＯＳ９００のいわゆるｎドリフト領域に形成されているが、実際にｎドリフトとして作用するのはｎ層２１である。Ｕ−ＭＯＳ９００は、ゲートオン時には、ソース電極Ｓ、ソース領域ｎ+層４０、ｐボディ層３０にできるｎチャネル（反転層）、ｎドリフトとして作用するｎ層２１、ｎ+基板１０、ドレイン電極Ｄの順に電子が流れる。一方、ゲートオフ時には、スーパージャンクション構造２０を形成するｎ層２１とｐ-層２２とのｐｎ接合面から形成される空乏層がスーパージャンクション構造２０全体に広がることで、リーク電流を阻止するものである。
特許文献１に記載の通り、絶縁領域９０の水平方向の幅を２μｍとしたときに、約７０Ｖの静電耐圧が得られる。しかし、本願発明者らの追加シミュレーションによれば、当該絶縁領域９０の水平方向の幅を例えば２００μｍに広げても、静電耐圧はわずかに向上するのみであった。特許文献１によれば、外周の絶縁領域を、ｐ-層を挟んで複数個形成する技術も開示されているが、例えば１ｋＶの静電耐圧を実現するためには、当該繰り返し領域は８００μｍ幅で素子外周を囲む必要がある。これは、実質的な素子領域の大きさに対し、前後及び左右方向に１．６ｍｍも拡大することを意味する。このため、ウエハ当たりの形成個数が減少し、適用先の装置においても大面積を占めるなど、極めて効率の悪い状態であった。 As described in Patent Document 1, when the horizontal width of the insulating region 90 is 2 μm, an electrostatic withstand voltage of about 70 V can be obtained. However, according to the additional simulation by the inventors of the present application, even if the horizontal width of the insulating region 90 is increased to, for example, 200 μm, the electrostatic withstand voltage is only slightly improved. According to Patent Document 1, a technique for forming a plurality of outer peripheral insulating regions with a p − layer interposed therebetween is also disclosed. For example, in order to realize an electrostatic withstand voltage of 1 kV, the repeating region has a width of 800 μm. It is necessary to surround the outer periphery of the element. This means that the size of the substantial element region is increased by 1.6 mm in the front-rear and left-right directions. For this reason, the number of formations per wafer is reduced, and the application apparatus has a large area.
そこで本発明は、素子外周を囲む幅を狭くして、静電耐圧を向上させた構造の半導体装置を提供することを目的とする。 Accordingly, an object of the present invention is to provide a semiconductor device having a structure in which the width surrounding the outer periphery of the element is narrowed to improve the electrostatic withstand voltage.
請求項１に係る発明は、基板の表面上に形成された素子形成領域の表面側にソース電極と、素子形成領域の表面側から基板の表面に垂直な方向に形成されたトレンチに形成されたトレンチゲート電極と、トレンチゲート電極を覆うゲート絶縁膜と、基板の裏面側に形成されたドレイン電極とを有する半導体装置において、素子形成領域を囲む様に形成された絶縁領域と、ソース電極に接合し、ゲート絶縁膜の側面に沿って形成された第１伝導型のソース領域と、ソース領域に接合し、ゲート絶縁膜と絶縁領域の側面とに接合し、ゲート絶縁膜の側面に沿って第１伝導型のチャネルが形成される第２伝導型のボディ領域と、ソース領域と絶縁領域の側面との間に設けられ、ソース電極、ソース領域、絶縁領域の側面、及びボディ領域とに接合し、ボディ領域のキャリア濃度よりも高いキャリア濃度を有した第２伝導型の高キャリア濃度層と、ゲート絶縁膜及びボディ領域と、基板との間において、ゲート絶縁膜の側面及び絶縁領域の側面に平行に、基板に垂直な方向に、それぞれ、平行に形成された複数の層から成るドリフト領域と、を有し、ドリフト領域は、ボディ領域に接合し、形成されるチャネルに接続する第１伝導型の第１層と、ボディ領域及び第１層とに接合する第２伝導型の第２層と、ボディ領域、第２層、及び絶縁領域の側面に接合する第１伝導型の第３層と、から成ることを特徴とする。
尚、「素子形成領域を囲む様に」は、完全に囲むものの他、２方向から挟むものをも含むものとする。この挟む場合とは、下記のように静電破壊が生じる部分が、例えば矩形状の素子領域の相対する２辺に集中する場合を想定しており、その相対する２辺を外側から挟む場合である。
The invention according to claim 1 is formed in the source electrode on the surface side of the element formation region formed on the surface of the substrate, and in the trench formed in the direction perpendicular to the surface of the substrate from the surface side of the element formation region. a trench gate electrode, a gate insulating film covering the trench gate electrode, a semiconductor device having a drain electrode formed on the back surface side of the substrate, an insulating region formed so as to surround the element forming region, a source electrode A first conductivity type source region formed along the side surface of the gate insulating film, and bonded to the source region, bonded to the gate insulating film and the side surface of the insulating region, and along the side surface of the gate insulating film The second conductivity type body region in which the first conductivity type channel is formed is provided between the source region, the side surface of the insulating region, and the source electrode, the source region, the side surface of the insulating region, and the body region. Shi Parallel to the side surface of the gate insulating film and the side surface of the insulating region between the second conductivity type high carrier concentration layer having a carrier concentration higher than the carrier concentration of the body region, the gate insulating film and the body region, and the substrate. A drift region composed of a plurality of layers formed in parallel with each other in a direction perpendicular to the substrate, and the drift region is joined to the body region and connected to the formed channel. A first conductive type second layer bonded to the body region and the first layer; a first conductive type third layer bonded to the side surfaces of the body region, the second layer, and the insulating region; It is characterized by comprising .
Note that “so as to surround the element formation region” includes not only completely surrounding but also sandwiching from two directions. This sandwiching case assumes that the portion where electrostatic breakdown occurs as described below is concentrated on two opposite sides of a rectangular element region, for example, and the two opposite sides are sandwiched from the outside. is there.
請求項２に係る発明は、ソース電極の外周は、絶縁領域上面に幅２０μｍ以上延設されていることを特徴とする。 The invention according to claim 2, the outer periphery of the source over the scan electrodes, characterized in that it extends over the width 20μm insulating region upper surface.
請求項３に係る発明は、絶縁領域は、その比誘電率よりも小さい比誘電率を有し、基板に垂直な方向に延びた多数の空気層を内部に有していることを特徴とする。 The invention according to claim 3, the insulating region, the dielectric constant has a smaller dielectric constant than, characterized in that it has a number of air layers extending in a direction perpendicular to the substrate inside .
絶縁領域が素子形成領域を囲むので、素子形成領域外周部においても、電界は上下方向のみとなり、例えば更に外周のドレイン又はコレクタ電極から斜め方向の電界を受けることは無い。即ち、素子形成領域外周部はその他の素子形成領域同様、均一な上下方向の電界を受けるはずである。しかし、以下に示すシミュレーションの通り、例えばｎチャネルの半導体装置の場合、絶縁領域に接する素子領域の深い位置までｐ層が形成されていると、ｐｎ接合面から遠いことから、空乏層が十分に延びきらず、ゲートオフ時に当該ｐ層がｐボディ層ともどもソース電極電位を有することとなる。これは絶縁領域と接している部分で著しく、深い位置まで空乏層が形成されないこととなる。このため、素子領域外周部におけるドリフト領域として働くｎ層とボディ領域として働くｐ層との界面の空乏層形成の障害となり、静電耐圧を下げることとなっていたことが分かった。そこで素子形成領域外周の絶縁領域に接する部分の半導体層が、ゲート電極の電位により形成されるチャネルと同じ伝導型のものを有するならば、例えばｎチャネルＭＯＳ又はｎチャネルＩＧＢＴならば、当該半導体層は、ゲートオフ時にドレイン電極電位又はコレクタ電極電位とを有することとなり、ドリフト領域として働くｎ層とボディ領域として働くｐ層との界面の空乏層形成の障害とはならない。 Since the insulating region surrounds the element forming region, the electric field is only in the vertical direction also in the outer periphery of the element forming region, and for example, an oblique electric field is not received from the outer drain or collector electrode. That is, the outer periphery of the element formation region should receive a uniform electric field in the vertical direction as in the other element formation regions. However, as shown in the following simulation, for example, in the case of an n-channel semiconductor device, if the p layer is formed deep in the element region in contact with the insulating region, the depletion layer is sufficiently formed because it is far from the pn junction surface. In other words, the p layer and the p body layer both have the source electrode potential when the gate is turned off. This is remarkable at the portion in contact with the insulating region, and the depletion layer is not formed to a deep position. For this reason, it has been found that it becomes an obstacle to the formation of a depletion layer at the interface between the n layer serving as the drift region and the p layer serving as the body region in the outer peripheral portion of the element region, thereby reducing the electrostatic withstand voltage. Therefore, if the semiconductor layer in the portion in contact with the insulating region on the outer periphery of the element forming region has the same conductivity type as the channel formed by the potential of the gate electrode, for example, if it is an n-channel MOS or n-channel IGBT, the semiconductor layer Has a drain electrode potential or a collector electrode potential when the gate is off, and does not hinder the formation of a depletion layer at the interface between the n layer serving as the drift region and the p layer serving as the body region.
上記構成はトレンチゲートを有し、ゲート電極下の絶縁膜付近に破壊が集中しやすい半導体装置に有効である。当該ゲート電極下の絶縁膜に接する半導体層の空乏化が容易となるからである。また、ＩＧＢＴのエミッタ電極又はＭＯＳのソース電極が絶縁領域上に形成されていると、絶縁領域の当該電極に接する部分は電位がエミッタ電極電位又はソース電極電位となり、ゲート付近への電界分布がエミッタ電極電位又はソース電極電位に近い値となって、ゲート電極下の絶縁膜の破壊やドリフト層とボディ層の界面での破壊が生じにくくなる。当該電極外周は幅２０μｍ以上が好ましく、より好ましくは８０μｍ以上である。 The above configuration is effective for a semiconductor device having a trench gate and whose breakdown tends to concentrate near the insulating film under the gate electrode. This is because the semiconductor layer in contact with the insulating film under the gate electrode can be easily depleted. Further, when the IGBT emitter electrode or the MOS source electrode is formed on the insulating region, the potential of the portion of the insulating region in contact with the electrode becomes the emitter electrode potential or the source electrode potential, and the electric field distribution near the gate is the emitter. It becomes a value close to the electrode potential or the source electrode potential, and the breakdown of the insulating film under the gate electrode and the breakdown at the interface between the drift layer and the body layer are difficult to occur. The outer periphery of the electrode preferably has a width of 20 μm or more, more preferably 80 μm or more.
絶縁領域内部に、より比誘電率の低い誘電体領域が形成されていると、絶縁領域全体の容量が小さくなるため、静電耐圧が向上する。またスーパージャンクション構造であれば、スーパージャンクション構造の静電耐圧と絶縁領域を設けたことによる静電耐圧とが相乗的に作用し、大きな静電耐圧を生むことが可能となる。 If a dielectric region having a lower relative dielectric constant is formed inside the insulating region, the capacitance of the entire insulating region is reduced, and the electrostatic withstand voltage is improved. In the super junction structure, the electrostatic withstand voltage of the super junction structure and the electrostatic withstand voltage due to the provision of the insulating region act synergistically, and a large electrostatic withstand voltage can be generated.
本発明は、主として縦方向にチャネルが形成される、トレンチゲートを有する半導体装置に特に有効である。当該半導体装置としてはＵ−ＭＯＳ又はＩＧＢＴが上げられる。以下の説明ではゲートオン時にｎチャネルが形成されるものを説明するが、本発明はｐチャネルを形成する半導体装置にも適用できる。 The present invention is particularly effective for a semiconductor device having a trench gate in which a channel is mainly formed in the vertical direction. As the semiconductor device, U-MOS or IGBT is raised. In the following description, an n channel is formed when the gate is turned on, but the present invention can also be applied to a semiconductor device that forms a p channel.
次のような構成のＵ−ＭＯＳ１００についてシミュレーションにより静電耐圧を評価した。図１は本実施例に係るＵ−ＭＯＳ１００の構成を示す断面図である。図１のＵ−ＭＯＳ１００は、図８．ＢのＵ−ＭＯＳ９００に対し、絶縁領域９０を内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０に置き換え、その両側をスーパージャンクション構造２０のｎ層２１ｅと、外周部のｎ層２８に置き換えたものである。この時、絶縁領域５０の内部の空気層６０は、立設した窓状の空間とし、その高さ方向が、ｎ+基板１０上部に設けた半導体層の総膜厚と等しいものとした。こうして、Ｕ−ＭＯＳ１００のスーパージャンクション構造２０は、その左端部分が、ｎ層２１、ｐ層２２及びｎ層２１ｅの構成で終了して内部に空気層６０を有する絶縁領域５０に接触している。更に、ソース電極Ｓは内部に空気層６０を有する絶縁領域５０上面の幅Ｗsを覆うように延設されている。この幅Ｗsをフィールドプレート長と呼ぶ。尚、シミュレーションにおいては、ソース電極Ｓはｐ+層３５を介してｐボディ層３０に接続されるものとした。 The electrostatic withstand voltage was evaluated by simulation for the U-MOS 100 having the following configuration. FIG. 1 is a cross-sectional view showing the configuration of the U-MOS 100 according to this embodiment. The U-MOS 100 of FIG. In contrast to the U-MOS 900 of B, the insulating region 90 is replaced with an insulating region 50 made of SiO 2 having an air layer 60 inside, and both sides thereof are replaced with an n layer 21e of the super junction structure 20 and an n layer 28 at the outer periphery. It is a thing. At this time, the air layer 60 inside the insulating region 50 is a standing window-like space whose height direction is equal to the total thickness of the semiconductor layers provided on the n + substrate 10. Thus, the super-junction structure 20 of the U-MOS 100 is in contact with the insulating region 50 having the air layer 60 inside, with the left end portion ending with the configuration of the n layer 21, the p layer 22, and the n layer 21e. Further, the source electrode S is extended so as to cover the width W s of the upper surface of the insulating region 50 having the air layer 60 therein. This width W s is called the field plate length. In the simulation, the source electrode S is connected to the p body layer 30 through the p + layer 35.
シミュレーション時の要部は次の通りである。スーパージャンクション構造については、ｎ層２１（ｎ層２１ｅを含む）、ｐ層２２共に紙面内左右方向の幅を０．５μｍ、キャリア濃度を４．８×１０16ｃｍ-3とした。尚、ｐボディ層３０のキャリア濃度も４．８×１０16ｃｍ-3とした。また、内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０については、ＳｉＯ2層の幅ｄ1を５μｍ、空気層の幅ｄ2を１μｍとし、ＳｉＯ2層２４層、空気層２３層の合計幅ＷIを１４３μｍとした。この構成で、ソース電極Ｓが絶縁領域５０上面を覆う幅（フィールドプレート長）Ｗsを０〜１４０μｍの間で変化させた時の静電耐圧のシミュレーションを図２に示す。図２は、Ｕ−ＭＯＳ１００のソース電極Ｓとゲート電極Ｇを接地した時のドレイン電極Ｄに印加した正電圧と、ソース／ドレイン間のリーク電流を示している。尚、Ｗs＝０μｍ（Ｗs／ＷIが０％）では静電耐圧は１７０Ｖと、幾分良好といったレベルであった。Ｗs＝２０μｍ（Ｗs／ＷIが１４％）では静電耐圧は４８０Ｖと、著しい向上が見られた。Ｗs＝４０μｍ（Ｗs／ＷIが２８％）では静電耐圧は７８０Ｖであった。以下、Ｗsを６０μｍ（Ｗs／ＷIが４２％）で９６０Ｖ、８０μｍ（Ｗs／ＷIが５６％）で１０７０Ｖ、１００μｍ（Ｗs／ＷIが７０％）で１１３０Ｖ、であり、Ｗs＝１２０μｍでは静電耐圧は１１６０Ｖ（Ｗs／ＷIが８４％）と、極めて高い静電耐圧が得られることが理解できる。尚、Ｗs＝１４０μｍ（Ｗs／ＷIが９３％）では静電耐圧は１１７０Ｖであり、この構成での静電耐圧の飽和点に達する。 The main parts at the time of simulation are as follows. Regarding the super junction structure, both the n layer 21 (including the n layer 21e) and the p layer 22 have a width in the horizontal direction of 0.5 μm and a carrier concentration of 4.8 × 10 16 cm −3 . The carrier concentration of the p body layer 30 was also set to 4.8 × 10 16 cm −3 . For the insulating region 50 made of SiO 2 having an air layer 60 inside, the SiO 2 layer width d 1 is 5 μm, the air layer width d 2 is 1 μm, and the SiO 2 layer 24 layer and the air layer 23 layer The total width W I was 143 μm. FIG. 2 shows a simulation of electrostatic withstand voltage when the width (field plate length) W s covering the upper surface of the insulating region 50 with the source electrode S is changed between 0 to 140 μm with this configuration. FIG. 2 shows the positive voltage applied to the drain electrode D when the source electrode S and the gate electrode G of the U-MOS 100 are grounded, and the leakage current between the source and drain. When W s = 0 μm (W s / W I is 0%), the electrostatic withstand voltage is 170 V, which is a somewhat good level. When W s = 20 μm (W s / W I is 14%), the electrostatic withstand voltage was 480 V, showing a significant improvement. When W s = 40 μm (W s / W I was 28%), the electrostatic withstand voltage was 780V. Below, W s is 60 μm (W s / W I is 42%), 960 V, 80 μm (W s / W I is 56%), 1070 V, 100 μm (W s / W I is 70%), 1130 V, It can be seen that when W s = 120 μm, the electrostatic withstand voltage is 1160 V (W s / W I is 84%), and an extremely high electrostatic withstand voltage can be obtained. Incidentally, when W s = 140 μm (W s / W I is 93%), the electrostatic withstand voltage is 1170 V, and reaches the saturation point of the electrostatic withstand voltage in this configuration.
〔比較例〕
比較例として、図３の構成のＵ−ＭＯＳ９５０についてシミュレーションにより静電耐圧を評価した。図３のＵ−ＭＯＳ９５０は、図１のＵ−ＭＯＳ１００に対し、内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０の両側をスーパージャンクション構造２０のｐ層２２ｅと、外周部のｐ層２５に置き換えたものである。図３の構成のＵ−ＭＯＳ９５０は、ソース電極Ｓが絶縁領域５０上面を覆う幅Ｗsを４０μｍとした場合、その静電耐圧は８７Ｖに留まった。
[Comparative Example]
As a comparative example, the electrostatic withstand voltage was evaluated by simulation for the U-MOS 950 configured as shown in FIG. U-MOS950 in FIG. 3, with respect to U-MOS 100 in FIG. 1, and the p layer 22e of the super junction structure 20 on both sides of the insulating region 50 made of SiO 2 having an air layer 60 inside, the p-layer of the outer peripheral portion 25 It has been replaced with. The U-MOS 950 having the configuration of FIG. 3 has an electrostatic withstand voltage of 87 V when the width W s covering the upper surface of the insulating region 50 by the source electrode S is 40 μm.
実施例１と比較例の結果から、静電耐圧は、絶縁領域５０に接する半導体層がｎ層であるか、ｐ層であるか、即ち、チャネル層（反転層）の伝導型と一致するかどうかで静電耐圧が１０倍異なることを示している。このように、絶縁領域５０に接する半導体層の伝導型をチャネル層（反転層）の伝導型と一致させることで、高い静電耐圧を有する半導体装置とすることができる。尚、絶縁領域５０の右側に位置する半導体層は、ｎ層２８であってもｐ層２５であっても影響はないものと考える。これらはｎ+基板１０と同電位となるためである。このことはシミュレーションの電位分布でも確認される。 From the results of Example 1 and the comparative example, whether the electrostatic withstand voltage matches the conductivity type of the channel layer (inversion layer), that is, whether the semiconductor layer in contact with the insulating region 50 is an n layer or a p layer. It shows that the electrostatic withstand voltage differs 10 times. Thus, by making the conductivity type of the semiconductor layer in contact with the insulating region 50 coincide with the conductivity type of the channel layer (inversion layer), a semiconductor device having a high electrostatic withstand voltage can be obtained. Note that the semiconductor layer located on the right side of the insulating region 50 is considered to have no effect whether it is the n layer 28 or the p layer 25. This is because these have the same potential as the n + substrate 10. This is also confirmed by the potential distribution in the simulation.
ＳｉＯ2から成る絶縁領域５０の内部の空気層６０の効果を図４に示す。図４．Ａは、図１のＵ−ＭＯＳ１００の内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０を、空気層を有しない、幅約９０μｍのＳｉＯ2から成る絶縁領域５５とした場合の、静電耐圧６３０Ｖを印加した場合の電位分布である。尚、ソース電極Ｓが絶縁領域５５上面を覆う幅を４０μｍとした。一方、図４．Ｂは、図１のＵ−ＭＯＳ１００において、ＳｉＯ2層の幅ｄ1を５μｍ、空気層の幅ｄ2を１μｍとし、ＳｉＯ2層１２層、空気層１１層の合計幅ＷIを７１μｍとし、ソース電極Ｓが絶縁領域５０上面を覆う幅Ｗsを４０μｍとした場合の、静電耐圧７８０Ｖを印加した場合の電位分布である。図４．Ｂは、図１の構成図のｎ+基板１０よりも上部に対応するものである。外周部のｎ層２８とｎ+基板１０の境界は省略した。また、図４．Ｂでは図１の空気層６０は縦に細長い１１個の矩形で示している。ＳｉＯ2から成る絶縁領域５０の左右方向の幅に対してスーパージャンクション構造２０の各層の幅を拡大して記載したが、図４．Ｂではスーパージャンクション構造２０の端は、左端（０μｍの位置）から２μｍまでで、ＳｉＯ2から成る絶縁領域５０は横軸の２μｍの位置から７３μｍの位置である。図４．Ａは図４．Ｂから空気層６０を省き、ＳｉＯ2から成る絶縁領域５０は横軸の２μｍの位置から９５μｍの位置とした。また、図４．Ａでは５７０Ｖの等電位面（線）を、図４．Ｂでは６４０Ｖの等電位面（線）を矢印で指し示した。図４．Ｂの電位分布の方が図４．Ａの電位分布よりも電位分布が広がっており、図４．Ｂの構成の方が２４％高い静電耐圧を有する理由が理解できる。 The effect of the air layer 60 inside the insulating region 50 made of SiO 2 is shown in FIG. FIG. A shows an electrostatic capacity when the insulating region 50 made of SiO 2 having the air layer 60 inside the U-MOS 100 of FIG. 1 is changed to an insulating region 55 made of SiO 2 having a width of about 90 μm and having no air layer. This is a potential distribution when a withstand voltage of 630 V is applied. Note that the width of the source electrode S covering the upper surface of the insulating region 55 was 40 μm. On the other hand, FIG. 1B, in the U-MOS 100 of FIG. 1, the width d 1 of the SiO 2 layer is 5 μm, the width d 2 of the air layer is 1 μm, the total width W I of the SiO 2 layer 12 and the air layer 11 is 71 μm, This is a potential distribution when an electrostatic withstand voltage of 780 V is applied when the width W s covering the upper surface of the insulating region 50 by the source electrode S is 40 μm. FIG. B are those corresponding to the upper than the n + substrate 10 having the structure of FIG 1. The boundary between the outer peripheral n layer 28 and the n + substrate 10 is omitted. In addition, FIG. In B, the air layer 60 in FIG. 1 is indicated by eleven rectangles that are elongated vertically. Although the width of each layer of the superjunction structure 20 has been described with respect to the width in the left-right direction of the insulating region 50 made of SiO 2 , FIG. In B, the end of the super junction structure 20 extends from the left end (position of 0 μm) to 2 μm, and the insulating region 50 made of SiO 2 is located at a position of 73 μm from the position of 2 μm on the horizontal axis. FIG. A is shown in FIG. The air layer 60 was omitted from B, and the insulating region 50 made of SiO 2 was set to a position of 95 μm from a position of 2 μm on the horizontal axis. In addition, FIG. In A, an equipotential surface (line) of 570 V is shown in FIG. In B, an equipotential surface (line) of 640 V is indicated by an arrow. FIG. The potential distribution of B is shown in FIG. The potential distribution is wider than the potential distribution of A, and FIG. It can be understood why the configuration of B has a 24% higher electrostatic withstand voltage.
図５は、本実施例に係るＩＧＢＴ２００の構成を示す断面図である。図５のＩＧＢＴ２００は、図１のＵ−ＭＯＳ１００に対し、ｎ+基板１０をｐ+基板１５に、スーパージャンクション構造２０をｎベース２０１に、内部に空気層６０を有するＳｉＯ2から成る絶縁領域５０をＳｉＯ2から成る絶縁領域５５に置き換えたものである。尚、ＩＧＢＴの為、ｐ+基板１５裏面に形成される電極はコレクタ電極Ｃ、対となる電極はエミッタ電極Ｅであり、エミッタ電極Ｅに接続されるｎ+層４０はエミッタ領域、ｐ層３０はｐベース領域、ｎ層２０１はｎベース領域である。また、チップ外周部のｎ層２８上部には当電位プレートＰを設ける構造とした。シミュレーション時の要部として、ｎベース２０１のキャリア濃度を９×１０13ｃｍ-3とし、ＳｉＯ2から成る絶縁領域５５については幅ＷIを２４０μｍとした。この構成で、ソース電極Ｓが絶縁領域５０上面を覆う幅Ｗsを５０〜２００μｍの間で変化させた時の静電耐圧のシミュレーション結果を図６に示す。図６は、ＩＧＢＴ２００の、フィールドプレート長Ｗsと静電耐圧の関係を示したグラフ図である。Ｗsが５０μｍから２００μｍと延びるに従い、静電耐圧は１６８０Ｖから２０２０Ｖへと、格段に向上した。 FIG. 5 is a cross-sectional view showing the configuration of the IGBT 200 according to the present embodiment. The IGBT 200 of FIG. 5 is different from the U-MOS 100 of FIG. 1 in that an insulating region 50 made of SiO 2 having an n + substrate 10 on a p + substrate 15, a super junction structure 20 on an n base 201, and an air layer 60 inside. Is replaced with an insulating region 55 made of SiO 2 . For the IGBT, the electrode formed on the back surface of the p + substrate 15 is the collector electrode C, the pair of electrodes is the emitter electrode E, the n + layer 40 connected to the emitter electrode E is the emitter region, and the p layer 30 Is a p base region, and the n layer 201 is an n base region. Further, the potential plate P is provided above the n layer 28 on the outer periphery of the chip. As a main part at the time of simulation, the carrier concentration of the n base 201 was 9 × 10 13 cm −3, and the width W I of the insulating region 55 made of SiO 2 was 240 μm. FIG. 6 shows a simulation result of electrostatic withstand voltage when the width W s of the source electrode S covering the upper surface of the insulating region 50 is changed between 50 μm and 200 μm with this configuration. FIG. 6 is a graph showing the relationship between the field plate length W s and the electrostatic withstand voltage of the IGBT 200. As the W s increased from 50 μm to 200 μm, the electrostatic withstand voltage improved significantly from 1680 V to 2020 V.
〔変形例〕
上記実施例から、本発明は図７．Ａ乃至図７．Ｇのような変形例を包含するものであることは明らかである。尚、全てｎチャネルのＵ−ＭＯＳの場合を例示するが、ＩＧＢＴでも同様であり、それらをｐチャネルとした構成でも同様に本願発明に包含される。
[Modification]
From the above embodiment, the present invention is shown in FIG. A to FIG. It is clear that the modified example like G is included. In addition, although the case of all n-channel U-MOS is illustrated, it is the same also in IGBT, and the structure which made them into p channel is similarly included by this invention.
図７．Ａ及び図７．Ｂのように、スーパージャンクション構造を有さず、また、絶縁領域が１種類の誘電体で形成されている場合であって、フィールドプレート長が０の場合とそうでない場合。図７．Ｃ及び図７．Ｄのように、ｎドリフト領域がスーパージャンクション構造を有し、且つ絶縁領域にそのスーパージャンクション構造のｎ層が接触しており、絶縁領域が１種類の誘電体で形成されている場合であって、フィールドプレート長が０の場合とそうでない場合。図７．Ｅのようにスーパージャンクション構造を有さず、フィールドプレート長が０でなく、絶縁領域が２種類の誘電体で形成されている場合。或いは図７．Ｆ及び図７．Ｇのように、図１の構成の変形例であって、絶縁領域５０の内部の比誘電率の低い誘電体６０の領域が、深さ方向にも独立した複数個の例えば球状である場合と、当該誘電体６０が１つの閉じた空間を形成している場合。 FIG. A and FIG. As in B, there is no super junction structure, and the insulating region is formed of one kind of dielectric, and the field plate length is 0 or not. FIG. C and FIG. As in D, the n drift region has a super junction structure, the n layer of the super junction structure is in contact with the insulating region, and the insulating region is formed of one type of dielectric. , If the field plate length is 0 and not. FIG. When E does not have a super junction structure, the field plate length is not 0, and the insulating region is formed of two types of dielectrics. Or FIG. F and FIG. As in G, in the modified example of the configuration of FIG. 1, the region of the dielectric 60 having a low relative dielectric constant inside the insulating region 50 is a plurality of independent, for example, spherical shapes in the depth direction. When the dielectric 60 forms one closed space.
本発明において絶縁領域の幅ＷIは全く任意であるが、上述の通り、５０μｍ以上であれば効果がある。好ましくは７５μｍ以上、更に好ましくは１００μｍ以上である。また、フィールドプレート長ＷSは、絶縁領域の幅Ｗiとの比ＷS／ＷIが１０％以上であれば著しい効果を有する。好ましくは２０％以上、更に好ましくは４０％以上であり、１００％であっても良い。 In the present invention, the width W I of the insulating region is arbitrary, but as described above, it is effective if it is 50 μm or more. Preferably it is 75 micrometers or more, More preferably, it is 100 micrometers or more. Further, the field plate length W S has a significant effect if the ratio W S / W I to the width W i of the insulating region is 10% or more. Preferably it is 20% or more, More preferably, it is 40% or more, and 100% may be sufficient.
上記実施例ではスーパージャンクション構造を例示したが、例えばチャネルが１箇所の素子であれば、その構造は左右方向にｎ、ｐ、ｎの最小単位のスーパージャンクション構造で構わない。 In the above embodiment, the super junction structure is exemplified. However, for example, if the channel is an element at one location, the structure may be a super junction structure having a minimum unit of n, p, and n in the horizontal direction.
１００：トレンチゲートを有するＭＯＳトランジスタ（Ｕ−ＭＯＳ）
２００：トレンチゲートを有するＩＧＢＴ
１０：Ｕ−ＭＯＳのｎ+基板
１５：ＩＧＢＴのｐ+基板
２０：スーパージャンクション構造
２０１：ＩＧＢＴのｎベース
２１：スーパージャンクション構造のｎ層（ｎドリフト領域）
２２：スーパージャンクション構造のｐ層
２１ｅ：スーパージャンクション構造の最外周のｎ層
２２ｅ：スーパージャンクション構造の最外周のｐ層
３０：Ｕ−ＭＯＳのｐボディ層又はＩＧＢＴのｐベース層
３５：ｐ+層
４０：Ｕ−ＭＯＳのｎソース領域又はＩＧＢＴのｎエミッタ領域
５０：内部に空気層６０を有する絶縁領域
５５：内部に空気層を有しない絶縁領域
６０：空気層
９０：絶縁領域
100: MOS transistor having a trench gate (U-MOS)
200: IGBT having a trench gate
10: U-MOS of the n + substrate 15: IGBT of p + substrate 20: the superjunction structure 201: IGBT of n base 21: n layer of a super junction structure (n drift region)
22: p layer of super junction structure 21e: outermost n layer of super junction structure 22e: outermost p layer of super junction structure 30: p body layer of U-MOS or p base layer of IGBT 35: p + layer 40: n-source region of U-MOS or n-emitter region of IGBT 50: Insulating region with air layer 60 inside 55: Insulating region without air layer inside 60: Air layer 90: Insulating region
Claims (3)
前記素子形成領域を囲む様に形成された絶縁領域と、
前記ソース電極に接合し、前記ゲート絶縁膜の側面に沿って形成された第１伝導型のソース領域と、
前記ソース領域に接合し、前記ゲート絶縁膜と前記絶縁領域の側面とに接合し、前記ゲート絶縁膜の側面に沿って第１伝導型のチャネルが形成される第２伝導型のボディ領域と、
前記ソース領域と前記絶縁領域の側面との間に設けられ、前記ソース電極、前記ソース領域、前記絶縁領域の側面、及び前記ボディ領域とに接合し、前記ボディ領域のキャリア濃度よりも高いキャリア濃度を有した第２伝導型の高キャリア濃度層と、
前記ゲート絶縁膜及び前記ボディ領域と、前記基板との間において、前記ゲート絶縁膜の側面及び前記絶縁領域の側面に平行に、前記基板に垂直な方向に、それぞれ、平行に形成された複数の層から成るドリフト領域と、
を有し
前記ドリフト領域は、
前記ボディ領域に接合し、形成されるチャネルに接続する第１伝導型の第１層と、
前記ボディ領域及び前記第１層とに接合する第２伝導型の第２層と、
前記ボディ領域、前記第２層、及び前記絶縁領域の側面に接合する第１伝導型の第３層と、
から成る
ことを特徴とする半導体装置。 A source electrode on the surface side of the element formation region formed on the surface of the substrate; a trench gate electrode formed in a trench formed in a direction perpendicular to the surface of the substrate from the surface side of the element formation region ; a semiconductor device having a gate insulating film covering the trench gate electrode, and a drain electrode formed on a back surface side of the substrate,
A formed insulating region so as to surround said element forming region,
A source region of a first conductivity type bonded to the source electrode and formed along a side surface of the gate insulating film;
A second conductivity type body region bonded to the source region, bonded to the gate insulating film and a side surface of the insulating region, and a first conductivity type channel is formed along the side surface of the gate insulating film;
A carrier concentration which is provided between the source region and the side surface of the insulating region, is bonded to the source electrode, the source region, the side surface of the insulating region, and the body region, and is higher in carrier concentration than the body region; A second carrier type high carrier concentration layer having
Between the gate insulating film and the body region, and the substrate, a plurality of parallel portions formed in parallel to the side surface of the gate insulating film and the side surface of the insulating region and in a direction perpendicular to the substrate, respectively. A drift region consisting of layers,
Have
The drift region is
A first layer of a first conductivity type joined to the body region and connected to a channel formed;
A second layer of a second conductivity type bonded to the body region and the first layer;
A third layer of a first conductivity type bonded to the side surfaces of the body region, the second layer, and the insulating region;
A semiconductor device comprising:
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