JP4830772B2 - Inspection method of semiconductor chip - Google Patents
Inspection method of semiconductor chip Download PDFInfo
- Publication number
- JP4830772B2 JP4830772B2 JP2006277490A JP2006277490A JP4830772B2 JP 4830772 B2 JP4830772 B2 JP 4830772B2 JP 2006277490 A JP2006277490 A JP 2006277490A JP 2006277490 A JP2006277490 A JP 2006277490A JP 4830772 B2 JP4830772 B2 JP 4830772B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- tape
- dicing
- crack
- dicing tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、半導体チップの製造時にこれに発生したクラックや欠損等を検出するための半導体チップの検査方法に関する。 The present invention relates to a method for inspecting a semiconductor chip for detecting cracks, defects or the like generated in the manufacture of the semiconductor chip.
従来、半導体チップを製造する際には、例えば特許文献１に示すように、はじめに、多結晶又は単結晶のシリコンを円板状に形成したウエハの主面にＩＣ（集積回路）やパッド電極等を形成し、ウエハの裏面にダイシングの際に用いる延伸シート（ダイシングテープ）を貼り付けておく。そして、この状態において、プローバを用いてウエハ状態にある各半導体チップの電気特性を検査し、その良否を選別する検査結果を各半導体チップに対応して位置するダイシングテープの裏面に記録する。
その後、ウエハを切断（ダイシング）して個々の半導体チップに個片化し、半導体チップをダイシングテープから剥がす際に上記検査結果に基づいて半導体チップを選別する。
Thereafter, the wafer is cut (diced) into individual semiconductor chips, and the semiconductor chips are selected based on the inspection results when the semiconductor chips are peeled off from the dicing tape.
ところで、上記ダイシングの際には、ウエハからなる半導体チップの裏面にクラックが発生したり、半導体チップの一部が欠損したりすることがあるが、特許文献１に記載の検査においては、半導体チップの電気特性検査をダイシング前に行っているだけに過ぎず、半導体チップの検査としては不十分である。
なお、従来の半導体チップの検査方法には、ダイシング後に各半導体チップをダイシングテープから引き剥がして、各半導体チップの裏面を撮像する等して半導体チップの裏面にクラックや欠損等が発生しているか否かを確認する外観検査があるが、微細なクラックや欠損を検出できない場合がある。例えば、ダイシングを行う前には、グラインダーにより半導体チップをなすウエハの裏面を研磨して各半導体チップの厚さ寸法を薄くすることがあるが、半導体チップの裏面には上記研磨の跡が残るため、上記外観検査では微細なクラックの検出が困難になる。
By the way, at the time of the above dicing, cracks may be generated on the back surface of the semiconductor chip made of a wafer or a part of the semiconductor chip may be lost. The electrical characteristic inspection is merely performed before dicing, and is insufficient as a semiconductor chip inspection.
In addition, in the conventional semiconductor chip inspection method, after each dicing, each semiconductor chip is peeled off from the dicing tape, and the back surface of each semiconductor chip is imaged. Although there is an appearance inspection to confirm whether or not, fine cracks and defects may not be detected. For example, before dicing, the thickness of each semiconductor chip may be reduced by grinding the back surface of the wafer forming the semiconductor chip with a grinder, but the polishing marks remain on the back surface of the semiconductor chip. In the appearance inspection, it becomes difficult to detect fine cracks.
この発明は、上述した事情に鑑みてなされたものであって、半導体チップに発生する微細なクラックや欠損を容易に検出できる半導体チップの検査方法を提供することを目的としている。 The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a semiconductor chip inspection method capable of easily detecting fine cracks and defects generated in a semiconductor chip.
上記課題を解決するために、この発明は以下の手段を提案している。
請求項１に係る発明は、接着層を形成したダイシングテープの表面に、ウエハのうち複数の集積回路を形成した主面の反対側となる裏面を貼り付けた状態で、前記ウエハにダイシングを施して個片化された半導体チップの検査方法であって、前記半導体チップを剥がした後の前記ダイシングテープを撮像することにより、前記接着層に付着した前記半導体チップの欠片、前記接着層に形成された前記半導体チップのクラック跡、及び、前記ダイシングテープに形成された異物跡の有無を検査するテープ検査工程を備えることを特徴とする半導体チップの検査方法を提案している。
In order to solve the above problems, the present invention proposes the following means.
In the invention according to
なお、ダイシングテープの表面に付着した欠片は、ダイシングテープに貼り付けられていた半導体チップから欠損した部分である。
さらに、クラック跡は、接着層のうち半導体チップの裏面に露出するクラックに接着されていなかった部分によって形成されるクラックの痕跡である。すなわち、半導体チップの裏面のうち、クラックの部分は接着層に接着されず、また、クラックの周囲部分が接着層に接着されるため、この半導体チップの接着層への接着の有無の差によって、クラック跡がダイシングテープの表面に浮かび上がることになる。
In addition, the piece adhering to the surface of the dicing tape is a part missing from the semiconductor chip attached to the dicing tape.
Further, the crack trace is a trace of a crack formed by a portion of the adhesive layer that is not bonded to the crack exposed on the back surface of the semiconductor chip. That is, of the back surface of the semiconductor chip, the crack part is not adhered to the adhesive layer, and the peripheral part of the crack is adhered to the adhesive layer, so depending on the presence or absence of adhesion to the adhesive layer of this semiconductor chip, Crack marks will emerge on the surface of the dicing tape.
また、異物跡は、ウエハを貼り付ける前にダイシングテープを載置台に載置する際や、ダイシングテープの表面にウエハを貼り付ける際に、ダイシングテープと載置台やウエハとの間に入り込む塵埃等の異物によってダイシングテープに形成されるシワ等の異物の痕跡である。
なお、このような異物が存在している場合には、ダイシングの精度が低下して、半導体チップの側面となるウエハの切断面に欠損やクラック等の異常が発生する場合がある。また、上述した異物の跡が半導体チップの裏面に形成されることは少ない。
Also, foreign matter traces are dust that enters between the dicing tape and the mounting table or wafer when the dicing tape is mounted on the mounting table before the wafer is bonded, or when the wafer is bonded to the surface of the dicing tape. This is a trace of foreign matter such as wrinkles formed on the dicing tape by the foreign matter.
If such foreign matter is present, the accuracy of dicing is reduced, and abnormalities such as defects and cracks may occur on the cut surface of the wafer, which is the side surface of the semiconductor chip. Moreover, the above-mentioned trace of the foreign matter is rarely formed on the back surface of the semiconductor chip.
そして、この発明に係る半導体チップの検査方法によれば、ダイシングテープとウエハ材料からなる欠片とではその材質が異なるため、テープ検査工程において撮像されたダイシングテープの画像では、欠片とダイシングテープとのコントラストを容易に強調でき、欠片やこれに対応する半導体チップの欠損部分が微細であってもこれを容易に検出することが可能となる。
特に、ダイシングの際に半導体チップから欠損する欠片には、裏面側から見た半導体チップの欠損領域が微細でも、側面側から見た半導体チップの欠損領域が大きい形状のものがあるため、この欠損部分は半導体チップの裏面を直接検査しても検出され難いが、テープ検査工程を行うことで上記形状の欠片を容易に検出することができる。
According to the method for inspecting a semiconductor chip according to the present invention, since the material is different between the dicing tape and the piece made of the wafer material, the image of the dicing tape imaged in the tape inspection step includes the piece and the dicing tape. The contrast can be easily emphasized, and even if the chip and the corresponding chip portion of the semiconductor chip are minute, it can be easily detected.
In particular, some of the chips missing from the semiconductor chip during dicing have a shape with a large chipped area of the semiconductor chip viewed from the side, even though the chipped area of the semiconductor chip viewed from the back side is fine. Although it is difficult to detect the portion even if the back surface of the semiconductor chip is directly inspected, it is possible to easily detect the piece having the above shape by performing a tape inspection process.
また、テープ検査工程において撮像されたダイシングテープの画像では、クラックに接着されていなかった接着層の部分（クラック跡）と半導体チップの裏面に接着されていた接着層の部分とのコントラストが、半導体チップの裏面とこの裏面に露出するクラックとのコントラストよりも強調されるため、半導体チップの裏面に露出するクラックやダイシングテープの表面に形成されるクラック跡が微細であってもこれを容易に検出することが可能となる。
なお、半導体チップの裏面に露出する部分が微細なクラックは、ダイシング時に半導体チップの側面（ウエハの切断面）において生じた亀裂が半導体チップの内部を通って裏面まで伝播して形成されることが多いため、ダイシング時に半導体チップの側面で発生するクラックを特に容易に検出することができる。
In addition, in the image of the dicing tape imaged in the tape inspection process, the contrast between the part of the adhesive layer that was not adhered to the crack (crack mark) and the part of the adhesive layer that was adhered to the back surface of the semiconductor chip is Since the contrast between the back surface of the chip and the cracks exposed on this back surface is emphasized, even if the cracks exposed on the back surface of the semiconductor chip or on the surface of the dicing tape are minute, this can be easily detected It becomes possible to do.
In addition, the crack which the part exposed to the back surface of a semiconductor chip is minute may be formed by the crack generated on the side surface (wafer cut surface) of the semiconductor chip during dicing propagating to the back surface through the inside of the semiconductor chip. Therefore, it is particularly easy to detect a crack that occurs on the side surface of the semiconductor chip during dicing.
また、この発明に係る半導体チップの検査方法によれば、ダイシングテープを撮像するだけで異物跡を容易に検出できるため、半導体チップの側面に異常が発生していることを容易に検出することができる。
以上のことから、テープ検査工程の検査結果に基づいて半導体チップの良否を正確に判定することができる。なお、このテープ検査工程においては、一の半導体チップを貼り付けていたダイシングテープの貼付領域に、少なくとも欠片、クラック跡及び異物跡のいずれか１つが検出された場合に、一の半導体チップが不良品として判定される。
In addition, according to the semiconductor chip inspection method of the present invention, it is possible to easily detect foreign matter traces by simply imaging a dicing tape, and therefore it is possible to easily detect that an abnormality has occurred on the side surface of the semiconductor chip. it can.
From the above, it is possible to accurately determine the quality of the semiconductor chip based on the inspection result of the tape inspection process. In this tape inspection process, if at least one of a chip, a crack mark, and a foreign object mark is detected in the pasting area of the dicing tape to which the one semiconductor chip has been attached, the one semiconductor chip is defective. Judged as good.
請求項２に係る発明は、請求項１に記載の半導体チップの検査方法において、前記テープ検査工程では、前記ダイシングテープの表面のうち、ダイシング時の切断線の片側に隣接する位置に前記欠片、前記クラック跡及び前記異物跡の少なくともいずれか１つが検出された場合に、前記ダイシングテープのうち前記切断線の両側に配されていた前記半導体チップを不良品として判定することを特徴とする半導体チップの検査方法を提案している。 According to a second aspect of the present invention, in the semiconductor chip inspection method according to the first aspect, in the tape inspection step, the chip at a position adjacent to one side of a cutting line at the time of dicing in the surface of the dicing tape. When at least one of the crack mark and the foreign object mark is detected, the semiconductor chip arranged on both sides of the cutting line in the dicing tape is determined as a defective product. Proposed inspection method.
ダイシング時の切断線の片側に貼り付けられた一の半導体チップの側面やこれに隣接する裏面に欠損やクラックが発生している場合には、一の半導体チップに隣り合わせて貼り付けられていた他の半導体チップの側面にもクラック等の異常が発生している可能性が高い。したがって、この発明に係る半導体チップの検査方法のように判定することで確実に不良品の半導体チップを取り除くことができる。 If there are defects or cracks on the side surface of one semiconductor chip pasted on one side of the cutting line at the time of dicing or on the back surface adjacent thereto, the other was pasted next to one semiconductor chip. There is a high possibility that an abnormality such as a crack has also occurred on the side surface of the semiconductor chip. Therefore, a defective semiconductor chip can be reliably removed by making a determination as in the semiconductor chip inspection method according to the present invention.
請求項３に係る発明は、請求項１又は請求項２に記載の半導体チップの検査方法において、前記テープ検査工程の実施前若しくは実施後に、前記ダイシングテープの表面から剥がされた前記半導体チップの裏面を撮像することにより、該裏面に露出する前記半導体チップの欠損部分及びクラックの有無を検査する外観検査工程を備えることを特徴とする半導体チップの検査方法を提案している。
The invention according to
また、請求項４に係る発明は、請求項３に記載の半導体チップの検査方法において、前記外観検査工程が前記テープ検査工程の実施前に行われ、該外観検査工程では前記欠損部分及び前記クラックが検出されなかった良品の半導体チップのみについて、前記テープ検査工程を行うことを特徴とする請求項３に記載の半導体チップの検査方法を提案している。
According to a fourth aspect of the present invention, in the semiconductor chip inspection method according to the third aspect, the appearance inspection step is performed before the tape inspection step, and in the appearance inspection step, the defect portion and the crack are formed. The semiconductor chip inspection method according to
これらの発明に係る半導体チップの検査方法では、外観検査工程において欠損部分及びクラックの少なくとも一方が検出された半導体チップを不良品として判定する。そして、テープ検査工程及び外観検査工程の両方を行うことで、確実に不良品の半導体チップを取り除くことができる。
特に、テープ検査工程の前に外観検査工程を先に実施する場合には、外観検査工程において比較的大きなサイズのクラックや欠損部分が検出された半導体チップを不良品と判定しておくことで、テープ検査工程において微細な欠片、クラック跡、異物跡の有無を検査する半導体チップの数を減らすことができる。
In the semiconductor chip inspection method according to these inventions, a semiconductor chip in which at least one of a defective portion and a crack is detected in the appearance inspection step is determined as a defective product. Then, by performing both the tape inspection process and the appearance inspection process, it is possible to reliably remove defective semiconductor chips.
In particular, when the appearance inspection process is performed first before the tape inspection process, by determining a semiconductor chip in which a relatively large size crack or defect is detected in the appearance inspection process as a defective product, In the tape inspection process, it is possible to reduce the number of semiconductor chips that are inspected for the presence of minute fragments, crack marks, and foreign object marks.
請求項１に係る発明によれば、ダイシング後の多数の半導体チップを貼り付けていたダイシングテープを撮像するだけで、半導体チップに発生する欠損やクラックが微細であってもこれらを容易に検出することができる。また、ダイシングテープを撮像するだけで異物跡を容易に検出できるため、半導体チップの側面に異常が発生していることも容易に検出することができる。したがって、テープ検査工程の検査結果に基づいて半導体チップの良否を正確に判定することが可能となる。
また、従来からダイシングにおいて使用されているダイシングテープを利用して半導体チップの検査を行うため、別途検査装置が不要となり安価に検査することができる。
According to the first aspect of the present invention, it is possible to easily detect even a minute chip or crack generated in a semiconductor chip only by imaging a dicing tape on which a large number of semiconductor chips after dicing are attached. be able to. Moreover, since the trace of a foreign substance can be easily detected only by imaging the dicing tape, it is possible to easily detect that an abnormality has occurred on the side surface of the semiconductor chip. Therefore, it is possible to accurately determine the quality of the semiconductor chip based on the inspection result of the tape inspection process.
In addition, since a semiconductor chip is inspected using a dicing tape that has been conventionally used in dicing, a separate inspection device is not required and inspection can be performed at low cost.
請求項２に係る発明によれば、テープ検査工程において、ダイシングテープの表面のうちダイシング時の切断線の片側に隣接する位置に欠片、クラック跡及び異物跡の少なくとも１つが検出された場合に、この切断線の両側に貼り付けられていた半導体チップの両方を不良品と判定することで、確実に不良品の半導体チップを取り除くことができる。
According to the invention of
請求項３に係る発明によれば、テープ検査工程に加えて外観検査工程を行うことで、確実に不良品の半導体チップを取り除くことができる。 According to the third aspect of the present invention, defective semiconductor chips can be reliably removed by performing the appearance inspection process in addition to the tape inspection process.
請求項４に係る発明によれば、外観検査工程において不良品と判定された半導体チップを予め除いておくことで、テープ検査工程において検査する半導体チップの数を減らすことができるため、半導体チップの検査効率を容易に向上できる。
According to the invention of
以下、図１から図７を参照して、本発明の一実施形態に係る半導体チップの検査方法について説明する。図１，２に示すように、この実施形態において検査対象となる半導体チップ１は、以下のようにして製造される。
はじめに、例えば多結晶又は単結晶のシリコンを略円板状に形成したウエハ３の主面３ａに、複数のＩＣ（集積回路）５、パッド電極７を介してＩＣ５と電気的に接続される再配線９、電極端子（メタルポスト）１１、及び、熱や光、物理的衝撃などから主にＩＣ５を保護するための樹脂層１３を形成する。その後、例えば円板状に形成された薄刃砥石などを用いて、ウエハ３の主面３ａ側からダイシングライン（切断線）１５に沿ってウエハ３を切断（ダイシング）することにより（ダイシング工程）、個片化された半導体チップ１，１，・・・が多数得られる。
Hereinafter, a semiconductor chip inspection method according to an embodiment of the present invention will be described with reference to FIGS. As shown in FIGS. 1 and 2, the
First, for example, a
なお、このダイシング工程は、載置台１７の表面１７ａに伸縮可能なシート状のダイシングテープ１９を配しておき、さらにダイシングテープ１９の表面１９ａに主面３ａと反対側のウエハ３の裏面３ｂを配した状態で行われる。ここで、ダイシングテープ１９はその表面１９ａに粘着性を有する接着層２１（図５，６参照）を形成して構成されているため、ウエハ３の裏面３ｂがダイシングテープ１９の表面１９ａに貼り付けられることになる。
以上のように製造される半導体チップ１は、所謂ＷＬ−ＣＳＰ（Wafer Level Chip Size Package）としての構成をなしている。なお、ダイシングライン１５に隣接するウエハ３の切断面３ｃが各半導体チップ１の側面１ｃをなしており、また、ウエハ３の裏面３ｂが各半導体チップ１の裏面１ｂをなしている。
In this dicing step, a sheet-
The
また、上記ダイシング工程の終了後には、ダイシングテープ１９を延伸させて相互に隣り合う半導体チップ１，１，・・・を離間させた状態で、不図示のコレット等により各半導体チップ１をダイシングテープ１９から剥がして図３に示すチップトレイ２３上に移送する（移送工程）。
図１，３に示すように、この移送工程において、個片化された多数の半導体チップ１，１，・・・のうち、ウエハ３の外縁側に位置する複数（図示例では２４個）の半導体チップ１，１，・・・はダイシングテープ１９から剥がされるもののチップトレイ２３には移送されず、これらよりも内側の有効エリアに位置する複数（図示例では３６個）の半導体チップ１，１，・・・のみがチップトレイ２３に移送される。
ここで、チップトレイ２３に移送された有効エリアの半導体チップ１，１，・・・の位置情報は、ダイシングテープ１９における半導体チップ１，１，・・・の位置情報に対応づけられており、これら半導体チップ１，１，・・・の位置情報は、例えばパーソナルコンピュータ等の記憶装置（不図示）に記憶される。
In addition, after the dicing step is completed, the dicing
As shown in FIGS. 1 and 3, in this transfer step, among a large number of
Here, the positional information of the
そして、この実施形態に係る半導体チップの検査方法においては、上述した有効エリアの半導体チップ１，１，・・・に対して電気特性検査工程、外観検査工程及びテープ検査工程を順番に行う。
電気特性検査工程は、不図示のプローブ等を用いて各半導体チップ１の電気特性や、ＩＣ５、パッド電極７、再配線９及び電極端子１１の電気的な導通を検査するものであり、例えばダイシング工程と移送工程との間に行われる。この検査結果は、上述した半導体チップ１の位置情報に対応付けて上述した記憶装置に記憶される。
In the semiconductor chip inspection method according to this embodiment, the electrical characteristic inspection step, the appearance inspection step, and the tape inspection step are sequentially performed on the
The electrical characteristic inspection step is to inspect the electrical characteristics of each
なお、この電気特性検査工程において不良品と判定された半導体チップ１については、後述する外観検査工程及びテープ検査工程を実施しないとしてもよい。この場合には、外観検査工程及びテープ検査工程の検査対象となる半導体チップ１，１，・・・の数を減らして検査効率を向上させることができる。また、この場合には、移送工程において、例えば電気特性検査工程で不良品と判定された半導体チップ１をダイシングテープ１９から剥がすもののチップトレイ２３までは移送しない、すなわち、電気特性検査工程で良品の半導体チップ１のみをチップトレイ２３まで移送するとしても構わない。
In addition, about the
外観検査工程は、移送工程の際にダイシングテープ１９から剥がされた半導体チップ１の裏面１ｂの画像を不図示の撮像装置により撮像し、この画像に基づいて半導体チップ１の裏面１ｂに露出する半導体チップ１の欠損部分ＬＰ及びクラックＣＰ（図５，７参照）の有無を検査するものである。ここで、欠損部分ＬＰ及びクラックＣＰの検出は、例えば、半導体チップ１の裏面１ｂの画像において半導体チップ１の裏面１ｂと裏面１ｂに露出する欠損部分ＬＰやクラックＣＰとのコントラストを検出することで行われる。
In the appearance inspection process, an image of the
この外観検査工程においては、裏面１ｂ側から見て欠損部分ＬＰ及びクラックＣＰの少なくとも一方が検出された半導体チップ１を不良品として判定する。この判定結果は、ダイシングテープ１９における半導体チップ１の位置情報に対応づけて上述した記憶装置に記憶される。
なお、外観検査工程の終了後には、外観検査工程を実施した全ての半導体チップ１，１，・・・をチップトレイ２３に移送しても良いし、外観検査工程において欠損部分ＬＰ及びクラックＣＰが検出されなかった良品の半導体チップ１，１，・・・のみをチップトレイ２３に移送するとしても構わない。
In this appearance inspection process, the
After completion of the appearance inspection process, all the
テープ検査工程は、移送工程の終了後にダイシングテープ１９の表面１９ａの画像を不図示の撮像装置により撮像することで、その接着層２１に付着した半導体チップ１の欠片、接着層２１に形成された半導体チップ１のクラック跡、及び、ダイシングテープ１９に形成された異物跡の有無を検査するものである。
ここで、ダイシングテープ１９の表面１９ａの画像は、例えばダイシングテープ１９の表面１９ａに白色光やレーザ光等の光を照射し、その反射光を撮像装置において集光して結像することで得られる。
In the tape inspection process, an image of the
Here, the image of the
図４に示すように、ダイシングテープ１９の表面１９ａの画像には、ダイシング工程において薄刃砥石等によってつけられるダイシングライン１５の痕跡１５ａ（以下、ダイシング跡１５ａと呼ぶ。）や、欠片ＢＰ、クラック跡ＣＭ、異物跡ＤＭが鮮明に映し出されている。なお、図４の画像において、ダイシング跡１５ａによって囲まれる表面１９ａの領域は、各々半導体チップ１を貼り付けていたダイシングテープ１９の貼付領域Ｓ１〜Ｓ４をなしている。
As shown in FIG. 4, the image of the
そして、図４に示すように、第１の貼付領域Ｓ１（図４における左上の領域）のうち、第２の貼付領域Ｓ２（図４における右上の領域）との間のダイシング跡１５ａに隣接する位置には、比較的サイズの大きな欠片ＢＰ１が付着している。また、第２の貼付領域Ｓ２のうち他のダイシング跡１５ａに隣接する位置や、第３の貼付領域Ｓ３（図４における左下の領域）のうち第４の貼付領域Ｓ４（図４における右下の領域）との間のダイシング跡１５ａに隣接する位置には、比較的サイズの小さな欠片ＢＰ２〜ＢＰ５が付着している。さらに、第３の貼付領域Ｓ３のうちこれを囲むいずれのダイシング跡１５ａに隣接しない位置にも、比較的サイズの小さい欠片ＢＰ６，ＢＰ７が付着している。
And as shown in FIG. 4, it adjoins the
このように、図４の画像に映る欠片ＢＰは、ダイシングテープ１９に貼り付けられていた半導体チップ１から欠損したシリコン部分であり、半導体チップ１の欠損部分ＬＰに対応している（図５，６参照）。
ここで、ダイシングテープ１９とシリコンからなる欠片ＢＰとではその材料が異なるため、図４の画像においては、欠片ＢＰとダイシングテープ１９とのコントラストを容易に強調できる。具体的には、ダイシングテープ１９の表面１９ａよりもシリコンからなる欠片ＢＰの反射率の方が高いため、上記画像においてはダイシングテープ１９の表面１９ａよりも欠片ＢＰの方が明るく映ることになる。したがって、欠片ＢＰやこれに対応する半導体チップ１の欠損部分ＬＰが微細であっても、画像に映る欠片ＢＰとダイシングテープ１９とのコントラストに基づいてこれを容易に検出することができる。
4 is a silicon portion missing from the
Here, since the material is different between the dicing
なお、上述のように検出される欠片ＢＰには、例えば図５に示すように、半導体チップの裏面１ｂ側及び側面１ｃ側から見た欠損領域が大きい半導体チップ１の欠損部分ＬＰに対応するものや、例えば図６に示すように、裏面１ｂ側から見た欠損領域が微細であるが側面１ｃ側から見た欠損領域が大きい半導体チップ１の欠損部分ＬＰに対応するものがある。
ここで、図５に示す欠片ＢＰは裏面１ｂから見た半導体チップ１の欠損領域が大きいため、上述した外観検査工程及びテープ検査工程においてこの欠片ＢＰやこれに対応する半導体チップ１の欠損部分ＬＰを検出することは容易である。これに対して、図６に示す欠片ＢＰは裏面１ｂ側から見た半導体チップ１の欠損領域が微細であるため、上述した外観検査工程において半導体チップ１の欠損部分ＬＰを検出することは困難であるが、欠片ＢＰとダイシングテープ１９とのコントラストを容易に強調できるテープ検査工程においては上記欠損部分ＬＰに対応する欠片ＢＰも容易に検出することができる。
The chip BP detected as described above corresponds to a defective portion LP of the
Here, since the chip BP shown in FIG. 5 has a large defect area of the
また、図４に示すように、第４の貼付領域Ｓ４には幅の細い線状のクラック跡ＣＭが形成されている。なお、このクラック跡ＣＭは、第３の貼付領域Ｓ３のうち第４の貼付領域Ｓ４との間のダイシング跡１５ａから延びており、その先端はいずれのダイシング跡１５ａにも到達せずに第４の貼付領域Ｓ４内に位置している。
このように、図４の画像に映るクラック跡ＣＭは、接着層２１のうち半導体チップ１の裏面１ｂに露出するクラックＣＰに接着されていなかった部分によって形成されるクラックＣＰの痕跡である（図７参照）。すなわち、半導体チップ１の裏面１ｂのうち、クラックＣＰの部分は接着層２１に接着されず、また、クラックＣＰの周囲部分が接着層２１に接着されるため、この半導体チップ１の接着層２１への接着の有無の差によって、クラック跡ＣＭがダイシングテープ１９の表面１９ａに浮かび上がることになる。
Further, as shown in FIG. 4, a narrow linear crack mark CM is formed in the fourth pasting region S4. The crack mark CM extends from the
As described above, the crack mark CM shown in the image of FIG. 4 is a mark of the crack CP formed by the portion of the
ここで、クラックＣＰに接着されていなかった接着層２１の部分（クラック跡ＣＭ）と半導体チップ１の裏面１ｂに接着されていた接着層２１の部分とのコントラストは、半導体チップ１の裏面１ｂとこの裏面１ｂに露出するクラックＣＰとのコントラストよりも強調される。具体的には、半導体チップ１の裏面１ｂに接着されていた接着層２１の部分よりも、クラックＣＰに接着されていなかった接着層２１の部分の反射率の方が高いため、上記画像においてはクラック跡ＣＭの方が半導体チップ１の裏面１ｂに接着していたダイシングテープ１９の表面１９ａよりも明るく映ることになる。
以上のことから、半導体チップ１の裏面１ｂに露出するクラックＣＰやダイシングテープ１９の表面１９ａに形成されるクラック跡ＣＭが微細であってもこれを容易に検出することが可能となる。
Here, the contrast between the portion of the adhesive layer 21 (crack mark CM) not adhered to the crack CP and the portion of the
From the above, even if the crack CP exposed on the
ところで、図７に示すように、第４の貼付領域Ｓ４に貼り付けられていた半導体チップ１を拡大顕微鏡等により拡大観察すると、その裏面１ｂには上記クラック跡ＣＭに対応するクラックＣＰが露出していることが確認された。また、このクラックＣＰが半導体チップ１のシリコン部分の内部を通って側面１ｃに到達していること、さらに、半導体チップ１の裏面１ｂに露出するクラックＣＰが側面１ｃに露出する同クラックＣＰの太さよりも細いことが確認された。すなわち、クラックＣＰのうち半導体チップ１の裏面１ｂに露出する部分は、側面１ｃに露出する部分よりも微細なもので、上述した外観検査工程では検出できない程の大きさとなっている。
このように、半導体チップ１の裏面１ｂに露出する部分が微細なクラックＣＰは、ダイシング工程の際に半導体チップ１の側面１ｃ（ウエハ３の切断面３ｃ）において生じた亀裂が半導体チップ１の内部を通って裏面１ｂまで伝播して形成されることが多いため、このテープ検査工程においては、ダイシング工程の際に半導体チップ１の側面１ｃで発生するクラックＣＰを特に容易に検出することができる。
By the way, as shown in FIG. 7, when the
As described above, the crack CP exposed on the
さらに、図４に示すように、第３の貼付領域Ｓ３のうち第１の貼付領域Ｓ１との間のダイシング跡１５ａに隣接する位置には、異物跡ＤＭが形成されている。
このように、図４の画像に映る異物跡ＤＭは、ダイシング工程においてダイシングテープ１９を載置台１７に載置する際や、ダイシングテープ１９の表面１９ａにウエハ３を貼り付ける際に、ダイシングテープ１９と載置台１７やウエハ３との間に入り込む塵埃等の異物（不図示）によってダイシングテープ１９に形成されるシワ等の異物の痕跡である。
なお、このような異物が存在している場合には、ダイシング工程におけるダイシングの精度が低下して、半導体チップ１の側面１ｃとなるウエハ３の切断面３ｃに欠損やクラック等の異常が発生する場合がある。また、上述した異物の痕跡が半導体チップ１の裏面１ｂに形成されることは少ない。
Furthermore, as shown in FIG. 4, a foreign matter trace DM is formed at a position adjacent to the
As described above, the foreign matter trace DM shown in the image of FIG. 4 is obtained when the dicing
If such foreign matter is present, the accuracy of dicing in the dicing process is lowered, and abnormalities such as defects and cracks occur on the
そして、テープ検出工程においては、ダイシングテープ１９を撮像する際にダイシングテープ１９の表面１９ａに向けて照射される光が、シワ等からなる異物跡ＤＭにおいて乱反射するため、上記画像においては異物跡ＤＭの方がダイシングテープ１９の表面１９ａよりも明るく鮮明に写ることになる。
したがって、ダイシングテープ１９を撮像するだけで異物跡ＤＭを容易に検出することができ、半導体チップ１の側面１ｃに異常が発生していることを容易に検出することが可能となる。
In the tape detection step, the light irradiated toward the
Therefore, it is possible to easily detect the foreign matter trace DM simply by imaging the dicing
そして、このテープ検査工程においては、撮像された上記画像に基づいて、所定の半導体チップ１を貼り付けていたダイシングテープ１９の貼付領域に、少なくとも欠片ＢＰ、クラック跡ＣＭ及び異物跡ＤＭのいずれか１つが検出された場合に、所定の半導体チップ１が不良品として判定される。そして、不良品と判定された半導体チップ１は、記憶装置に記憶されたダイシングテープ１９における半導体チップ１の位置情報、及び、チップトレイ２３における半導体チップ１の位置情報に基づいて、チップトレイ２３から取り除かれる。
In this tape inspection process, at least one of the fragment BP, the crack trace CM, and the foreign matter trace DM is applied to the pasting area of the dicing
なお、図４に示すダイシングテープ１９の画像には、４つの貼付領域Ｓ１〜Ｓ４に欠片ＢＰ、クラック跡ＣＭ及び異物跡ＤＭの少なくともいずれか１つが映っているため、これら４つの貼付領域Ｓ１〜Ｓ４に配されていた４つの半導体チップ１は全て不良品と判定される。
上記のように実施されるテープ検査工程は、外観検査工程を実施した全ての半導体チップ１に対して行われるとしても良いし、外観検査工程において欠陥部分及びクラックが検出されなかった良品の半導体チップ１のみについて行われるとしても構わない。
In the image of the dicing
The tape inspection process performed as described above may be performed on all the
上述した半導体チップの検査方法によれば、ダイシング工程後に多数の半導体チップ１，１，・・・を貼り付けていたダイシングテープ１９を撮像するだけで、半導体チップ１に発生する欠損部分ＬＰやクラックＣＰが微細であってもこれらを容易に検出することができる。また、ダイシングテープ１９を撮像するだけで異物跡ＤＭを容易に検出できるため、半導体チップ１の側面１ｃに異常が発生していることも容易に検出することができる。したがって、テープ検査工程の検査結果に基づいて半導体チップ１の良否を正確に判定することが可能となる。
また、従来からダイシングにおいて使用されているダイシングテープ１９を利用して半導体チップ１の検査を行うため、別途検査装置が不要となり安価に検査することが可能となる。
According to the semiconductor chip inspection method described above, it is only necessary to image the dicing
In addition, since the
さらに、外観検査工程及びテープ検査工程の両方を行うことで、確実に不良品の半導体チップ１を取り除くことができる。
特に、テープ検査工程の前に外観検査工程を実施し、さらに、外観検査工程において欠損部分ＬＰ及びクラックＣＰが検出されなかった良品の半導体チップ１のみについてテープ検査工程を行う場合には、比較的大きな欠損部分ＬＰ及びクラックＣＰを有する不良品の半導体チップ１を予め外観検査工程において取り除いておくことができる。したがって、テープ検査工程において微細な欠片ＢＰ、クラック跡ＣＭ及び異物跡ＤＭの有無を検査する半導体チップ１の数を減らして、半導体チップ１の検査効率を容易に向上できる。
Furthermore, the
In particular, when the appearance inspection process is performed before the tape inspection process and the tape inspection process is performed only on the
なお、上記実施形態では、テープ検査工程の際にダイシングテープ１９の表面１９ａにおいて反射した光を集光・結像してダイシングテープ１９の画像を得るとしたが、これに限ることはなく、少なくとも欠片ＢＰ、クラック跡ＣＭ及び異物跡ＤＭの有無を識別できるダイシングテープ１９の画像が得られればよい。
したがって、ダイシングテープ１９の画像の撮像は、例えば、ダイシングテープ１９を透明若しくは半透明のフィルムにより構成しておき、このダイシングテープ１９の表面１９ａ側から光を照射し、ダイシングテープ１９を透過する透過光を不図示の撮像装置により集光・結像して行われるとしてもよい。この際、ダイシングテープ１９の表面１９ａに向けて照射される光は、ダイシングテープ１９の表面１９ａに付着する欠片ＢＰ、同表面１９ａに形成されるクラック跡ＣＭや異物跡ＤＭにおいて反射するため、ダイシングテープ１９の画像においては欠片ＢＰ、クラック跡ＣＭ及び異物跡ＤＭが影として映ることになる。
In the above embodiment, the light reflected on the
Therefore, the image of the dicing
また、テープ検査工程における半導体チップ１の良否判定は、上記実施形態のものに限らず、例えば、ダイシングテープ１９の表面１９ａのうちダイシングライン１５の片側に隣接する半導体チップ１の貼付領域に、欠片ＢＰ、クラック跡ＣＭ及び異物跡ＤＭの少なくともいずれか１つが検出された場合に、上述したダイシングライン１５の両側の貼付領域に貼り付けられていた２つの半導体チップ１，１を不良品として判定しても良い。
具体的には、図４の画像において、例えば第２の貼付領域Ｓ２に欠片ＢＰ２，ＢＰ３が無い場合でも、第１の貼付領域Ｓ１のうち第２の貼付領域Ｓ２との間のダイシング跡１５ａに隣接して付着した大きな欠片ＢＰ１の検出に基づいて、これら第１の貼付領域Ｓ１及び第２の貼付領域Ｓ２に貼り付けられていた２つの半導体チップ１，１を不良品として判定する。
In addition, the quality determination of the
Specifically, in the image of FIG. 4, for example, even when there are no pieces BP2 and BP3 in the second pasting area S2, the
また、図４の画像において、例えば第３の貼付領域Ｓ３に欠片ＢＰ４〜ＢＰ７及び異物跡ＤＭが無い場合でも、第４の貼付領域Ｓ４のうち第３の貼付領域Ｓ３との間のダイシング跡１５ａに隣接して形成されたクラック跡ＣＭの検出に基づいて、これら第３の貼付領域Ｓ３及び第４の貼付領域Ｓ４に貼り付けられていた２つの半導体チップ１，１を不良品として判定する。
さらに、図４の画像において、例えば第１の貼付領域Ｓ１に欠片ＢＰ１が無い場合でも、第３の貼付領域Ｓ３のうち第１の貼付領域Ｓ１との間のダイシング跡１５ａに隣接して形成された異物跡ＤＭの検出に基づいて、これら第１の貼付領域Ｓ１及び第３の貼付領域Ｓ３に貼り付けられていた２つの半導体チップ１，１を不良品として判定する。
Further, in the image of FIG. 4, for example, even when there are no pieces BP4 to BP7 and the foreign matter trace DM in the third pasting area S3, the
Furthermore, in the image of FIG. 4, for example, even when there is no piece BP1 in the first pasting region S1, it is formed adjacent to the
上述のように半導体チップ１の良否を判定する理由は、ダイシングライン１５の片側に貼り付けられた一の半導体チップ１の側面１ｃやこれに隣接する裏面１ｂに欠損部分ＬＰやクラックＣＰがある場合には、一の半導体チップ１の上記側面１ｃに隣り合わせて貼り付けられていた他の半導体チップ１の側面１ｃにも欠損部分ＬＰやクラックＣＰ等の異常が存在している可能性が高いためである。すなわち、上述のように判定することで、さらに確実に不良品の半導体チップ１を取り除くことができる。
As described above, the reason why the quality of the
さらに、外観検査工程は、テープ検査工程の実施前に行われるとしたが、これに限ることはなく、例えばテープ検査工程の実施前に行われるとしても構わない。この場合でも、確実に不良品の半導体チップ１を確実に取り除くことができる。また、外観検査工程を行わずに、テープ検査工程のみを行うとしても構わない。
また、検査対象となる半導体チップ１は、ウエハ３の主面３ａに再配線９、電極端子１１及び樹脂層１３を形成して構成されるとしたが、これに限ることはなく、少なくともＩＣ５及びパッド電極７を形成して構成されたものであればよい。すなわち、ウエハ３の主面３ａにＩＣ５及びパッド電極７を形成した後にダイシング工程を実施しても構わない。
Furthermore, although the appearance inspection process is performed before the tape inspection process, the present invention is not limited to this. For example, the appearance inspection process may be performed before the tape inspection process. Even in this case, the
Further, the
以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。 As mentioned above, although embodiment of this invention was explained in full detail with reference to drawings, the concrete structure is not restricted to this embodiment, The design change etc. of the range which does not deviate from the summary of this invention are included.
１・・・半導体チップ、１ｂ・・・裏面、３・・・ウエハ、３ａ・・・主面、３ｂ・・・裏面、５・・・ＩＣ（集積回路）、１５・・・ダイシングライン（切断線）、１９・・・ダイシングテープ、１９ａ・・・表面、２１・・・接着層、ＢＰ・・・欠片、ＣＭ・・・クラック跡、ＣＰ・・・クラック、ＤＭ・・・異物跡、ＬＰ・・・欠損部分
DESCRIPTION OF
Claims (4)
前記半導体チップを剥がした後の前記ダイシングテープを撮像することにより、前記接着層に付着した前記半導体チップの欠片、前記接着層に形成された前記半導体チップのクラック跡、及び、前記ダイシングテープに形成された異物跡の有無を検査するテープ検査工程を備えることを特徴とする半導体チップの検査方法。 A semiconductor chip separated into individual pieces by dicing the wafer, with the back surface of the wafer opposite to the main surface on which a plurality of integrated circuits are formed being attached to the surface of the dicing tape on which the adhesive layer is formed. The inspection method of
By imaging the dicing tape after peeling off the semiconductor chip, the chip of the semiconductor chip attached to the adhesive layer, the crack trace of the semiconductor chip formed on the adhesive layer, and the dicing tape are formed. A method for inspecting a semiconductor chip, comprising: a tape inspection step for inspecting for the presence or absence of a foreign matter trace.
該外観検査工程において前記欠損部分及び前記クラックが検出されなかった良品の半導体チップのみについて、前記テープ検査工程を行うことを特徴とする請求項３に記載の半導体チップの検査方法。 The appearance inspection process is performed before the tape inspection process,
4. The method of inspecting a semiconductor chip according to claim 3, wherein the tape inspection step is performed only on a good semiconductor chip in which the defect portion and the crack are not detected in the appearance inspection step.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006277490A JP4830772B2 (en) | 2006-10-11 | 2006-10-11 | Inspection method of semiconductor chip |
| KR1020070079846A KR20080015363A (en) | 2006-08-14 | 2007-08-09 | Method and apparatus for inspection of wafer and semiconductor device |
| TW096129755A TW200817701A (en) | 2006-08-14 | 2007-08-10 | Method and apparatus for inspection of wafer and semiconductor device |
| US11/837,261 US8224062B2 (en) | 2006-08-14 | 2007-08-10 | Method and apparatus for inspection of wafer and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006277490A JP4830772B2 (en) | 2006-10-11 | 2006-10-11 | Inspection method of semiconductor chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008098348A JP2008098348A (en) | 2008-04-24 |
| JP4830772B2 true JP4830772B2 (en) | 2011-12-07 |
Family
ID=39380894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006277490A Expired - Fee Related JP4830772B2 (en) | 2006-08-14 | 2006-10-11 | Inspection method of semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4830772B2 (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011082434A (en) * | 2009-10-09 | 2011-04-21 | Renesas Electronics Corp | Wafer and method of manufacturing semiconductor device |
| TWI512867B (en) * | 2012-12-14 | 2015-12-11 | Yayatech Co Ltd | Inspection method and inspection fixture for scribing lines of wafer |
| JP6110136B2 (en) * | 2012-12-28 | 2017-04-05 | 株式会社ディスコ | Wafer laser processing method and laser processing apparatus |
| JP6211955B2 (en) * | 2014-03-07 | 2017-10-11 | 東芝メモリ株式会社 | Semiconductor manufacturing apparatus and semiconductor manufacturing method |
| JP6685126B2 (en) * | 2015-12-24 | 2020-04-22 | ファスフォードテクノロジ株式会社 | Semiconductor manufacturing apparatus and semiconductor device manufacturing method |
| JP6716158B2 (en) * | 2016-05-10 | 2020-07-01 | 株式会社ディスコ | Chip sorting method |
| JP6846958B2 (en) | 2017-03-09 | 2021-03-24 | ファスフォードテクノロジ株式会社 | Manufacturing method of die bonding equipment and semiconductor equipment |
| JP6975551B2 (en) * | 2017-05-18 | 2021-12-01 | ファスフォードテクノロジ株式会社 | Semiconductor manufacturing equipment and methods for manufacturing semiconductor equipment |
| JP2019046961A (en) * | 2017-09-01 | 2019-03-22 | Tdk株式会社 | Suction nozzle, visual inspection device including the same, and method of manufacturing circuit board |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1083975A (en) * | 1996-09-06 | 1998-03-31 | Omron Corp | Adhesive tape for conductor wafer and method of adhesion |
| JP2004087634A (en) * | 2002-08-26 | 2004-03-18 | Sumitomo Bakelite Co Ltd | Adhesive tape for working semiconductor substrate |
| JP2005332982A (en) * | 2004-05-20 | 2005-12-02 | Renesas Technology Corp | Method for manufacturing semiconductor apparatus |
-
2006
- 2006-10-11 JP JP2006277490A patent/JP4830772B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008098348A (en) | 2008-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4830772B2 (en) | Inspection method of semiconductor chip | |
| JP4341343B2 (en) | Surface protective film and manufacturing method thereof | |
| US8224062B2 (en) | Method and apparatus for inspection of wafer and semiconductor device | |
| US7573280B2 (en) | Semiconductor device, method and apparatus for testing same, and method for manufacturing semiconductor device | |
| JP3055104B2 (en) | Manufacturing method of semiconductor package | |
| JP2000003889A (en) | Semiconductor wafer and manufacture of semiconductor | |
| US20060223340A1 (en) | Manufacturing managing method of semiconductor devices and a semiconductor substrate | |
| CN103377960B (en) | Wafer defect detection method | |
| JP4403777B2 (en) | Wiring pattern inspection apparatus and method | |
| US7855088B2 (en) | Method for manufacturing integrated circuits by guardbanding die regions | |
| JP2006339211A (en) | Screening method of semiconductor device die, and semiconductor substrate | |
| JP7437987B2 (en) | Die bonding equipment and semiconductor device manufacturing method | |
| JPH06216207A (en) | Inspection of wafer | |
| US6514777B2 (en) | Built-in inspection template for a printed circuit | |
| JP2008085252A (en) | Method for manufacturing semiconductor integrated circuit device | |
| JP4617788B2 (en) | Bonded wafer evaluation method and bonded wafer evaluation apparatus | |
| JP2007030118A (en) | Dresser inspecting device, dresser inspecting method, cmp device and cmp device inspecting method | |
| WO2007049356A1 (en) | Semiconductor device and method for manufacturing same | |
| WO2022176143A1 (en) | Alignment chip for probe card, probe card and probe card repair method | |
| JP2009302242A (en) | Wafer inspection device, and manufacturing method of semiconductor device | |
| JP2005223244A (en) | Displacement position detecting method of chip | |
| JP2005301405A (en) | Adhesive tape sticking condition inspection device and method | |
| JP3705129B2 (en) | Insulating substrate inspection method and inspection apparatus | |
| JP4574302B2 (en) | Manufacturing method of semiconductor device | |
| JP2008078204A (en) | Testing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090820 |
|
| TRDD | Decision of grant or rejection written | ||
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110818 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110823 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110905 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |