JP4821779B2 - Display device - Google Patents
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Description
本発明は通常消費電力状態と低消費電力状態の切り換えが可能な電子機器のディスプレイ部品として用いられる表示装置に関する。より詳しくは、低消費電力状態下で待機モードに入る表示装置の節電技術に関する。 The present invention relates to a display device used as a display component of an electronic device capable of switching between a normal power consumption state and a low power consumption state. More specifically, the present invention relates to a power saving technique for a display device that enters a standby mode under a low power consumption state.
電子機器のディスプレイ部品として、アクティブマトリクス型液晶パネルなどフラット形状のパネルが多用されている。アクティブマトリクス型液晶パネルは表示領域とこれを駆動する周辺の回路部とが絶縁基板上に一体的に集積形成されており、システムオンチップのディスプレイ(システムディスプレイ)となっている。 A flat panel such as an active matrix liquid crystal panel is often used as a display component of an electronic device. In the active matrix liquid crystal panel, a display region and a peripheral circuit unit for driving the display region are integrally formed on an insulating substrate, thereby forming a system-on-chip display (system display).
携帯電話端末やPDAなど小型の電子機器は、通常消費電力状態と低消費電力状態の切り換えが可能なタイプが開発されている。電子機器本体側(セット側)が低消費電力状態になった場合、表示装置側(システムディスプレイ側)では低消費電力状態への対応として、いわゆるパーシャルモード表示を行う技術が知られている。例えば、携帯電話端末に組み込まれた液晶パネルは、低消費電力状態でいわゆる「待ち受け表示」を行う。すなわち、必要最小限の情報のみを表示して(パーシャルモード表示)節電を図る。しかしながら、このパーシャルモードでは表示装置が実質的には動作状態にある為、節電効果はそれほど期待できない。セット側が低消費電力状態になった場合の別の対応として、表示装置側で電源を遮断する準備処理(オフシーケンス)を行った後、表示装置への電源供給をカットする方法が取られる。表示装置側(システムディスプレイ側)の消費電力を抑制することが要求される用途では、この電源供給を遮断する方式が採用されている。しかしながら、この場合セット側からシステムディスプレイ側への電源供給をカットする為、大容量の電源スイッチが必要となる。この為、部品点数増加によるセットサイズの増大やコスト増大といったデメリットが生じる。 Small electronic devices such as mobile phone terminals and PDAs have been developed that can switch between a normal power consumption state and a low power consumption state. When the electronic device main body side (set side) is in a low power consumption state, a technique for performing so-called partial mode display is known as a response to the low power consumption state on the display device side (system display side). For example, a liquid crystal panel incorporated in a mobile phone terminal performs a so-called “standby display” in a low power consumption state. That is, only necessary minimum information is displayed (partial mode display) to save power. However, in this partial mode, since the display device is substantially in an operating state, a power saving effect cannot be expected so much. As another countermeasure when the set side is in a low power consumption state, a method of cutting power supply to the display device after performing a preparation process (off sequence) for shutting off the power on the display device side is taken. In applications where it is required to suppress power consumption on the display device side (system display side), a method of shutting off this power supply is adopted. However, in this case, a large-capacity power switch is required to cut off the power supply from the set side to the system display side. For this reason, disadvantages such as an increase in set size and an increase in cost due to an increase in the number of parts occur.
近年では、電子機器本体側の通常消費電力状態と低消費電力状態の切り換えに応じて、表示装置を動作モードと待機モード(スタンバイモード)に切り換える技術が開発されており、特許文献1に記載がある。スタンバイモードでは、セット側から電源電圧の供給を受けている状態のまま、システムディスプレイの表示を停止するとともに、システムディスプレイに含まれる周辺回路部を不活性化してパネルの電力消費を抑制する。このスタンバイモードでは、セット側からシステムディスプレイ側への電源供給をアクティブとしたまま、システムディスプレイ側のアクティブな消費電力を抑制する。これにより、電源供給をカットする為の大容量スイッチが不要となり、セットサイズやコストの面でメリットがある。しかしながら、従来のスタンバイモードは表示装置側のアクティブな消費電力を抑制する手段が不十分である為、スタンバイモードで十分な節電効果を得るに至っておらず、これが解決すべき課題となっている。 In recent years, a technology for switching a display device between an operation mode and a standby mode (standby mode) according to switching between a normal power consumption state and a low power consumption state on the electronic device main body side has been developed. is there. In the standby mode, the display of the system display is stopped while the power supply voltage is supplied from the set side, and the peripheral circuit portion included in the system display is deactivated to suppress the power consumption of the panel. In this standby mode, active power consumption on the system display side is suppressed while power supply from the set side to the system display side is kept active. This eliminates the need for a large-capacity switch for cutting off the power supply, and has advantages in terms of set size and cost. However, since the conventional standby mode has insufficient means for suppressing the active power consumption on the display device side, a sufficient power saving effect has not been achieved in the standby mode, which is a problem to be solved.
上述した従来の技術の課題に鑑み、本発明は待機モード下で表示装置の節電効果を改善することを目的とする。係る目的を達成するために以下の手段を講じた。即ち、通常消費電力状態と低消費電力状態の切り替えが可能な電子機器のディスプレイ部品として用いられ、表示領域とこれを駆動する周辺の回路部とを絶縁基板上に一体的に集積形成したパネルからなる表示装置であって、前記回路部は、電子機器本体側の通常消費電力状態と低消費電力状態の切り替えに応じて動作モードと待機モードに切り替え可能であり、動作モード時、電子機器の本体側から電源電圧の供給を受けて動作し、該表示領域を駆動して所望のディスプレイを行い、待機モード時、電子機器の本体側から電源電圧の供給を受けている状態のまま、該表示領域の駆動を停止するとともに、回路部を不活性化してパネルの電力消費を抑制する待機制御手段を備えている。 In view of the above-described problems of the related art, an object of the present invention is to improve the power saving effect of a display device in a standby mode. The following measures were taken in order to achieve this purpose. That is, it is used as a display component of an electronic device capable of switching between a normal power consumption state and a low power consumption state, and from a panel in which a display region and a peripheral circuit portion for driving the display region are integrally formed on an insulating substrate The circuit unit can be switched between an operation mode and a standby mode in accordance with switching between a normal power consumption state and a low power consumption state on the electronic device main body side. The display area operates in response to the supply of power supply voltage from the side, drives the display area to perform a desired display, and remains in a state in which the supply of power supply voltage is received from the main body side of the electronic device in the standby mode. And a standby control means for suppressing the power consumption of the panel by deactivating the circuit section.
前記表示領域は、マトリクス状に配置した画素を含み、前記回路部は、電子機器の本体側から送られる画像情報に応じて階調化されたアナログ電圧を該画素に書き込むドライバと、あらかじめ階調に応じた複数のレベルのアナログ電圧を該ドライバに供給するアナログ電圧ジェネレータとを含む。特徴事項として、前記待機制御手段は、不活性化の過程で該アナログ電圧ジェネレータに含まれる電圧分割用の直列抵抗素子に流れる直流成分を遮断する制御シーケンスを実行する。 The display area includes pixels arranged in a matrix, and the circuit unit includes a driver that writes an analog voltage gradation according to image information sent from the main body side of the electronic device to the pixel, and gradations in advance. And an analog voltage generator for supplying the driver with a plurality of levels of analog voltage. As a feature, the standby control means executes a control sequence for cutting off a direct current component flowing in a series resistor element for voltage division included in the analog voltage generator in the process of inactivation.
本発明によれば、システムディスプレイの周辺に配された回路部の各ブロックに、待機制御手段を分散配置している。この待機制御手段はセット側からの待機命令に応じて所定の制御シーケンスを実行し、システムディスプレイの周辺回路各部を不活性化し、パネルの電力消費を抑制する。この不活性化の過程で、待機制御手段は特に周辺回路各部に含まれる抵抗素子に流れる直流成分を遮断する制御シーケンスを実行し、パネルの電力消費を極限まで抑制可能としている。この様に待機制御手段はセット側からの待機命令に応じて所定の不活性化制御シーケンスを実行し、以ってシステムディスプレイの周辺回路部に流れる直流電流、過徒電流、貫通電流をシステム全体としてシーケンシャルに抑制するものである。 According to the present invention, the standby control means is distributed in each block of the circuit unit arranged around the system display. This standby control means executes a predetermined control sequence in response to a standby command from the set side, inactivates each part of the peripheral circuit of the system display, and suppresses power consumption of the panel. During this inactivation process, the standby control means executes a control sequence that cuts off the direct current component flowing through the resistance elements included in each part of the peripheral circuit, and can suppress the power consumption of the panel to the limit. In this way, the standby control means executes a predetermined deactivation control sequence in response to a standby command from the set side, and thus direct current, excessive current, and through current flowing in the peripheral circuit portion of the system display are As a sequential suppression.
以下図面を参照して本発明の実施の形態を詳細に説明する。図1は本発明に係る表示装置の全体構成を示す模式的なブロック図である。図示する様に、本表示装置0は、ガラスなどからなる絶縁基板1の上に集積形成されている。絶縁基板1の中央には表示領域2が形成されており、これを囲む様に周辺の回路部も一体的に形成されている。矩形の絶縁基板1の上辺には接続端子が形成されており、フレキシブルプリントケーブル(FPC)11を介して、電子機器本体側(セット側)と接続する様になっている。FPC11は複数の配線が平面的に配列した単層構造のフラットケーブルとなっている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a schematic block diagram showing the overall configuration of a display device according to the present invention. As shown in the figure, the
表示領域2は行状のゲートラインG1〜Gmと列状の信号ラインS1〜Snが互いに交差配置したマトリクス構成となっている。各ゲートラインGと信号ラインSの交差部には画素が形成されている。本実施形態では、各画素は液晶素子LC、補助容量CS及び薄膜トランジスタTFTで構成されている。液晶素子LCは画素電極とこれに対向するコモン電極(COM)と両者の間に保持された液晶(電気光学物質)とで構成されている。TFTのゲート電極はゲートラインGに接続し、ソース電極は信号ラインSに接続し、ドレイン電極は液晶素子LCの画素電極に接続している。補助容量CSはTFTのドレイン電極と補助容量ラインとの間に接続されている。TFTはゲートラインGから供給される選択パルスで導通し、信号ラインSから供給される信号電圧を対応する液晶素子LCの画素電極に書き込む。補助容量CSは一フレームもしくは一フィールドの間、信号電圧を保持しておく。
The
液晶素子LCは一般に交流駆動される。すなわち、信号ラインSを介して液晶素子LCに書き込まれる信号電圧は周期的に極性が反転する。これに合わせて、液晶素子LCのコモン電極COMに印加するコモン電圧VCOMも周期的に極性反転する必要がある。ここで、液晶素子LCやこれをスイッチング駆動するTFTには、極性に関し非対称性がある。この為、画素電極側とコモン電極側で中心レベルを合わせておくと、極性に関する非対称性が表われて、焼付きなど画品位の劣化が生じる。この対策として、信号電圧に対しコモン電圧を所定電圧分だけオフセットし、極性に関する非対称性を打ち消すことが行われている。尚、補助容量CSも、液晶素子LCの交流駆動に合わせて、交流動作させる必要がある。この為、各補助容量CSに共通接続された補助容量ラインに、同じく所定の周期で極性反転する電圧を印加する必要がある。 The liquid crystal element LC is generally AC driven. That is, the polarity of the signal voltage written to the liquid crystal element LC via the signal line S is periodically reversed. In accordance with this, it is necessary to periodically reverse the polarity of the common voltage VCOM applied to the common electrode COM of the liquid crystal element LC. Here, the liquid crystal element LC and the TFT that performs switching driving thereof have asymmetry with respect to polarity. For this reason, if the center level is matched between the pixel electrode side and the common electrode side, asymmetry with respect to the polarity appears, and image quality deterioration such as image sticking occurs. As a countermeasure, the common voltage is offset by a predetermined voltage with respect to the signal voltage to cancel the asymmetry related to the polarity. The auxiliary capacitor CS also needs to be AC-operated in accordance with the AC driving of the liquid crystal element LC. For this reason, it is necessary to apply a voltage whose polarity is inverted in the same predetermined cycle to the auxiliary capacitor line commonly connected to each auxiliary capacitor CS.
上述した表示領域2を囲む上下左右四辺に周辺の回路部が集積形成されている。本実施形態の場合、この周辺回路部は、垂直ドライバ3、水平ドライバ4、COMドライバ5、CSドライバ6、DC/DCコンバータ7、DC/DCコンバータ7a、レベルシフタ(L/S)を含むインターフェース8、タイミングジェネレータ9、アナログ電圧ジェネレータ10などを含んでいる。但し本発明はこの構成に限られるものではなく、表示装置(システムディスプレイ)0の仕様に応じて適宜必要な回路が追加される一方、不必要な回路は削除される。例えば、場合により信号電圧とは別に完全な白表示や完全な黒表示に使われる信号電圧レベルを生成するドライバなどが組み込まれることもある。
Peripheral circuit portions are integrated and formed on the four sides of the upper, lower, left and right sides surrounding the
垂直ドライバ3は各ゲートラインG1〜Gmに接続され、線順次で選択パルスを供給する。水平ドライバ4は上下一対形成されており、各信号ラインS1〜Snの両端に接続して、両側から同時に所定の信号電圧を供給している。尚この信号電圧はFPC11を介してセット側から送られてくる表示データ(画像情報)に応じたものとなっている。
The
コモンドライバ(COMドライバ)5は、周期的に極性反転するコモン電圧VCOMを各液晶素子LCに共通するコモン電極に印加する。COMドライバ5にはオフセット回路やスタート回路(COMスタータ)が付属している。オフセット回路はコモンドライバ5で生成されるコモン電圧のオフセットレベルを調節する。スタート回路(COMスタータ)はパネルの起動時にオフセット回路を充電してコモン電圧VCOMの印加を速やかに立ち上げる。CSドライバ6は周期的に極性反転する電圧を、各補助容量CSに共通する補助容量ラインに印加する。
The common driver (COM driver) 5 applies a common voltage VCOM whose polarity is periodically inverted to a common electrode common to each liquid crystal element LC. The
DC/DCコンバータ7は、電子機器本体からFPC11を介して供給される一次の電源電圧を、パネル(表示装置0)の仕様に応じた二次の電源電圧に変換する。特に、DC/DCコンバータ7は正側の電源電圧VDDの変換に用いられる。これに対し、DC/DCコンバータ7aは負側の電源電圧VSSの変換に用いられる。
The DC /
L/Sを含むインターフェース8は、FPC11を介してセット側から供給されたクロック信号、同期信号、画像信号などの制御信号を受け入れる。レベルシフタL/Sは、セット側から送られてきた制御信号(外部制御信号)をレベルシフトして、表示装置内部の回路動作仕様に適合した制御信号(内部制御信号)を生成する。尚、本明細書では外部制御信号と内部制御信号を区別する必要がある場合、各制御信号の種類を表わす記号の後ろに外部制御信号の場合数字(3)を付し、内部制御信号の場合数字(5)を付することがある。タイミングジェネレータ9は、L/Sを含むインターフェース8から送られてきたクロック信号や同期信号を処理して、回路各部のタイミング制御に必要なクロック信号などを生成する。アナログ電圧ジェネレータ10は、あらかじめ階調に応じた複数のレベルのアナログ電圧を、水平ドライバ4に供給する。水平ドライバ4は、電子機器の本体側から送られる画像情報に応じて階調化されたアナログの信号電圧を液晶素子LCに書き込む。
The interface 8 including L / S accepts control signals such as a clock signal, a synchronization signal, and an image signal supplied from the set side via the
図2は、表示装置側に対するセット側の制御シーケンスを示すタイミングチャートであり、(A)はオンシーケンスを表わし、(B)はオフシーケンスを表わしている。但し、待機モード(スタンバイモード)に関するシーケンス制御がない通常の場合を表わしている。ディスプレイ側に対してセット側からマスタクロックMCK、水平同期信号HSYNC、垂直同期信号VSYNC、表示データDATA、リセット信号RST、表示許可信号PCI、電源電圧VDDが所定のシーケンスに従って入力される。セット側からディスプレイ側を立ち上げるオンシーケンス(A)では、最初にVDDが立ち上がり次いでMCK、HSYNC、VSYNCがアクティブになる。時間ton1経過後、リセット信号RSTがローからハイに切り換わり、ディスプレイの回路部が初期化される。この後時間ton2経過後、DATAがローからアクティブに切り換わるとともに、表示許可信号PCIがローからハイに切り換わる。これにより、ディスプレイの表示領域に画像が映し出される。 FIG. 2 is a timing chart showing a control sequence on the set side with respect to the display device side, where (A) represents an on sequence and (B) represents an off sequence. However, it represents a normal case where there is no sequence control related to the standby mode (standby mode). A master clock MCK, a horizontal synchronization signal HSYNC, a vertical synchronization signal VSYNC, display data DATA, a reset signal RST, a display permission signal PCI, and a power supply voltage VDD are input according to a predetermined sequence from the set side to the display side. In the on sequence (A) in which the display side is raised from the set side, VDD first rises and then MCK, HSYNC, and VSYNC become active. After the time ton1 has elapsed, the reset signal RST switches from low to high, and the display circuit section is initialized. Thereafter, after the time ton2 has elapsed, DATA is switched from low to active, and the display permission signal PCI is switched from low to high. As a result, an image is displayed on the display area of the display.
セット側からディスプレイを立ち下げるオフシーケンス(B)では、まずDATAがアクティブからローに切り換わるとともに表示許可信号PCIがハイからローに切り換わる。時間toff1経過後、リセット信号RSTがハイからローに切り換わり、ディスプレイの回路の内部状態をリセットする。時間toff2経過後、MCK、HSYNC、VSYNCの供給を遮断し最後にVDDを立ち下げる。これにより、VDDは接地電位あるいは浮遊電位となる。しかし、この場合セット側にはVDDを切断する為の大容量スイッチが必要となり、部品点数が増加することになる。 In the off sequence (B) in which the display is lowered from the set side, first, DATA is switched from active to low, and the display permission signal PCI is switched from high to low. After the time toff1 has elapsed, the reset signal RST switches from high to low to reset the internal state of the display circuit. After the time toff2 has elapsed, the supply of MCK, HSYNC, and VSYNC is cut off, and finally VDD is lowered. As a result, VDD becomes a ground potential or a floating potential. However, in this case, a large capacity switch for disconnecting VDD is required on the set side, and the number of parts increases.
図3は、待機モード(スタンバイモード)を採用したオンシーケンス及びオフシーケンスを示すタイミングチャートである。理解を容易にする為、図2に示した通常のオンシーケンス及びオフシーケンスと対応する部分には対応する参照符号を用いてある。セット側は通常消費電力状態と低消費電力状態の切り換えが可能である。これに合わせてディスプレイ側を動作モードと待機モード(スタンバイモード)に切り換え制御する必要があり、この為セット側はディスプレイ側に対してスタンバイ信号STBを入力している。 FIG. 3 is a timing chart showing an on sequence and an off sequence employing a standby mode (standby mode). For easy understanding, the same reference numerals are used for the portions corresponding to the normal on sequence and off sequence shown in FIG. The set side can be switched between a normal power consumption state and a low power consumption state. In accordance with this, it is necessary to switch the display side between the operation mode and the standby mode (standby mode), and for this reason, the set side inputs a standby signal STB to the display side.
オンシーケンス(A)では、まずスタンバイ信号STBがローからハイに立ち上がり、ディスプレイは待機モードから動作モードに復帰する。STBの立ち上がりに合わせて、MCK、HSYNC、VSYNCがアクティブになる。但し、VDDはSTBに関わらず常に供給されている。時間ton1経過後RSTがローからハイに切り換わり、ディスプレイの回路状態が初期化される。時間ton2経過後DATAがアクティブになるとともにPCIがハイに切り換わり、画像が表示領域に映し出される。 In the on sequence (A), first, the standby signal STB rises from low to high, and the display returns from the standby mode to the operation mode. MCK, HSYNC, and VSYNC become active at the rising edge of STB. However, VDD is always supplied regardless of STB. After the time ton1 has elapsed, RST changes from low to high, and the circuit state of the display is initialized. After time ton2 elapses, DATA becomes active and PCI switches to high, and an image is displayed in the display area.
オフシーケンス(B)ではまずDATA及びPCIが非アクティブとなる。toff1経過後RSTがハイからローになりディスプレイの内部回路がリセットされる。toff2経過後STBがハイからローに切り換わるとともに、MCK、HSYNC、VSYNCが非アクティブになる。STBがハイからローになることで、ディスプレイ側は動作モードから待機モードに移行する。一方VDDは待機モードに移行したにも関わらず、常に電源電圧に維持されている。 In the off sequence (B), first, DATA and PCI are inactive. After elapse of toff1, RST changes from high to low, and the internal circuit of the display is reset. After toff2, STB changes from high to low, and MCK, HSYNC, and VSYNC become inactive. When STB changes from high to low, the display side shifts from the operation mode to the standby mode. On the other hand, VDD is always maintained at the power supply voltage despite the transition to the standby mode.
この様にスタンバイモードを採用したシステムでは、VDDをアクティブとしたままディスプレイ側の駆動回路システムをSTBに応じて非アクティブとすることで、大容量スイッチの必要性をなくしている。尚スタンバイモード制御に用いる信号STBは、図示の様にセット側から独立して入力される制御信号の場合もあるが、セット側から供給される他の外部信号を、ディスプレイ側で内部的に論理処理して生成することもできる。オフシーケンスではRSTでディスプレイの内部回路を論理リセットしてから、STBが立ち下がることになる。その際、セット側から供給されるマスタクロックMCKや同期信号HSYNC,VSYNCなどはアクティブな状態から一定電位に固定される。図示の例ではローレベル(GNDレベル)に固定されているが、場合によってはVDDレベルに固定してもよい。 In the system adopting the standby mode as described above, the necessity of a large-capacity switch is eliminated by deactivating the drive circuit system on the display side according to the STB while keeping VDD active. The signal STB used for the standby mode control may be a control signal that is input independently from the set side as shown in the figure, but other external signals supplied from the set side are internally logically displayed on the display side. It can also be generated by processing. In the off sequence, the internal circuit of the display is logically reset by RST, and then STB falls. At this time, the master clock MCK and the synchronization signals HSYNC and VSYNC supplied from the set side are fixed at a constant potential from the active state. In the illustrated example, it is fixed at the low level (GND level), but may be fixed at the VDD level depending on circumstances.
スタンバイ信号STBの立ち下げに応じて待機モードに移行した表示装置は、電子機器の本体側から電源電圧VDDの供給を受けている状態のまま、表示領域の駆動を停止するとともに、回路部を不活性化してパネルの電力消費を抑制する待機制御手段を備えている。この待機制御手段は回路部の各ブロックに分散配置されており、各回路ブロック毎にSTBの立ち下げに応答して不活性化の為の制御シーケンスを実行する。以下、各回路ブロック毎に不活性化の為の制御シーケンスを具体的に説明する。 The display device that has shifted to the standby mode in response to the fall of the standby signal STB stops driving the display area while maintaining the supply of the power supply voltage VDD from the main body side of the electronic device, and disables the circuit portion. A standby control unit is provided that is activated to suppress power consumption of the panel. This standby control means is distributed in each block of the circuit section, and executes a control sequence for inactivation in response to the fall of the STB for each circuit block. Hereinafter, a control sequence for inactivation will be specifically described for each circuit block.
図4は、スタンバイモードに適応したDC/DCコンバータ7の具体的な構成例を示す回路図である。図示する様に、DC/DCコンバータ7は、アンド素子(AND)701、遅延素子(DELAY)702、多段バッファ703、外付けのフライングキャパシタ704、クランピング用のトランジスタ705−707、出力トランジスタ708、内部コンデンサ709、レベルシフタ(L/S)710、アンド素子711、バッファ712、外付けのバイパスコンデンサ720、終端抵抗721などで構成されている。DC/DCコンバータ7は、絶縁基板上に搭載される内蔵回路と、接続端子を介して内蔵回路に接続される外付け部品とで構成されている。図示の例では、フライングキャパシタ704とバイパスコンデンサ720が外付け部品であり、残る回路要素は全て絶縁基板上に内蔵されている。内蔵回路部は、表示領域に形成されているスイッチング用の薄膜トランジスタTFTと同一のプロセスで形成されるTFTなどで構成されている。
FIG. 4 is a circuit diagram showing a specific configuration example of the DC /
DC/DCコンバータ7は、セット側から供給される一次の電源電圧VDD1を、パネルの仕様に応じた二次の電源電圧VDD2に変換する。この為、ポンピング用のクロック信号(ポンピングパルス)がアンド素子701及び位相調整用の遅延素子702を介して、多段バッファ703に供給される。多段バッファ703を介してフライングキャパシタ704の一次側がポンピングパルスによってVDD1までポンピングされる。フライングキャパシタ704の二次側にはTFT705,706,707からなるクランプ回路が接続されており、フライングキャパシタ704の出力電圧をVDD2までクランピングする。本実施例では、VDD2=2×VDD1までクランピングしている。出力トランジスタ708はVDD2までクランプされた矩形波の波高部を取り出して、直流の二次電源電圧VDD2を出力する。その際、外付けのバイパスコンデンサ(デカップリングコンデンサ)720は、二次電源電圧VDD2に含まれるリップルノイズを除去して平滑化している。尚、遅延素子702を通過したクロック信号は内部コンデンサ709を介してクランプ用トランジスタ705,706のドレインに印加されるとともに、出力トランジスタ708のゲートに印加されている。又アンド素子701を通過したクロック信号はレベルシフタ710、アンド素子711及びバッファ712によりクランピング用パルスCLPに整形された上で、トランジスタ705,706のゲートに印加されている。又必要に応じ制御信号がアンド素子711を介して入力され、DC/DCコンバータ7をリセットする様になっている。この様に、DC/DCコンバータ7は、ポンピングパルスで一次の電源電圧VDD1にポンピングされるフライングキャパシタ704と、ポンピングされたフライングキャパシタ704をクランピングして二次の電源電圧VDD2を取り出すクランプ回路(705−708)と、二次の電源電圧VDDに含まれるノイズを除去するバイパスコンデンサ720とで基本的に構成されている。
The DC /
DC/DCコンバータ7はスタンバイモードを実現する為、待機制御手段としてアンド素子701を用いており、STB信号を受け入れる様になっている。STB信号がハイからローに切り換わって待機モードへの移行が指示されると、アンド素子701が閉じてクロック信号(ポンピングパルス)の入力が遮断される。ポンピングパルスを停止してフライングキャパシタ704への充放電を停止し、以って消費電力を削減している。尚、スタンバイモードに移行した場合、DC/DCコンバータ7の出力端子は終端抵抗721によってVDD1又はGNDなどの所定電位に固定される。これにより、システムディスプレイ内の電源ラインが浮遊状態になることを防いでいる。図示の例では終端抵抗721は内蔵となっているが、外付部品としてもよい。
In order to realize the standby mode, the DC /
図5はDC/DCコンバータ7aの実施例を示す回路図である。理解を容易にする為、図4に示したDC/DCコンバータ7と対応する部分には対応する参照番号を付してある。図4のDC/DCコンバータ7は正側の一次電源電圧VDD1を二倍の二次電源電圧VDD2に変換しているのに対し、本DC/DCコンバータ7aは負側の電源電圧VSS1を絶対値で二倍の負側二次電源電圧VSS2に変換している。
FIG. 5 is a circuit diagram showing an embodiment of the DC /
DC/DCコンバータ7aは待機制御手段として、レベルシフタ730を介してアンド素子701にSTB信号を入力している。STB信号がハイからローに立ち下がって待機モードへの移行を指示すると、アンド素子701が閉じてクロック信号(ポンピングパルス)を遮断し、以ってフライングキャパシタ704への充放電を停止し、消費電力を削減する。尚、DC/DCコンバータ7aの出力端子は終端抵抗721により、GND又はVDD1の一定電位に固定される。
The DC /
図6は、表示装置の入力インターフェースに含まれるレベルシフタ8の構成例を示すブロック図である。図示する様にレベルシフタ8はレベルシフト用の増幅器81とバッファ用の増幅器82の直列接続となっている。動作状態で、外部からの入力信号INはレベルシフトされた上で、ディスプレイの内部仕様に適合した出力信号OUTに変換される。待機モードでは、前述した様にDC/DCコンバータの出力がGND又はVDD1に固定されている。従って、レベルシフタ8の各増幅器81,82の電源ラインもGND又はVDD1に固定されている。又、待機モードでは入力信号INがGNDレベル又はVDD1レベルに固定状態となっている為、内部的な充放電電流は流れない。
FIG. 6 is a block diagram illustrating a configuration example of the level shifter 8 included in the input interface of the display device. As shown in the figure, the level shifter 8 has a
図7はタイミングジェネレータ9の構成例を示すブロック図である。図示する様に、タイミングジェネレータ9は種々の入力信号を処理してシステムディスプレイ内部のタイミング制御に必要な出力信号を生成している。入力信号にはPCI、STB、RST、VD、MCK、HDなどが含まれる。VDは外部VSYNCに対応する内部信号である。又HDは外部HSYNCに対応する内部信号である。タイミングジェネレータ9は水平駆動用タイミングジェネレータ(TGforH)91と垂直駆動用タイミングジェネレータ(TGforV)92とに分かれている。水平駆動用タイミングジェネレータ91は前述した入力信号を処理し、主として水平ドライバ4のタイミング制御に必要な出力信号等を生成している。これには、水平クロック信号HCKや水平スタート信号HSTが含まれる。又垂直クロック信号VCKも出力している。一方垂直駆動用タイミングジェネレータ92は主として垂直ドライバ3の動作制御に必要なタイミング信号等を出力している。これには、垂直スタートパルスVSTやフレーム周期を規定するフレーム信号FRPが含まれる。
FIG. 7 is a block diagram showing a configuration example of the timing generator 9. As shown in the figure, the timing generator 9 processes various input signals to generate output signals necessary for timing control inside the system display. Input signals include PCI, STB, RST, VD, MCK, HD, and the like. VD is an internal signal corresponding to the external VSYNC. HD is an internal signal corresponding to the external HSYNC. The timing generator 9 is divided into a horizontal drive timing generator (TGforH) 91 and a vertical drive timing generator (TGforV) 92. The horizontal
前述した様にスタンバイモードでは、DC/DCコンバータの出力はGNDレベル又はVDD1レベルとなっている。従って、タイミングジェネレータ9の電源ラインもGNDレベル又はVDD1レベルに固定されている。又種々の入力信号もGNDレベル又はVDD1レベルの固定入力状態となっている。従って、タイミングジェネレータ9は動作せず、充放電電流は流れない。 As described above, in the standby mode, the output of the DC / DC converter is at the GND level or the VDD1 level. Therefore, the power supply line of the timing generator 9 is also fixed to the GND level or the VDD1 level. Various input signals are also in a fixed input state of GND level or VDD1 level. Therefore, the timing generator 9 does not operate and no charge / discharge current flows.
図8は垂直ドライバ3の実施例を示す回路図である。図示する様に垂直ドライバ3は複数のユニット301−380を多段接続したシフトレジスタ構成となっている。本例は80個のユニットを多段接続して、一段当り2本、合計で160本のゲートライン(Gate1からGate160)を順次駆動している。具体的には、垂直ドライバ3は垂直クロックVCKに同期して垂直スタートパルスVSTを順次転送することで、各ゲートラインに選択パルスを出力している。
FIG. 8 is a circuit diagram showing an embodiment of the
待機状態では、タイミングジェネレータが動作していない。従って、垂直ドライバ3に入力される制御信号はGNDレベル又はVDD1レベルと固定入力状態となっている。従って垂直ドライバ3は動作せず、ゲートラインへの充放電電流は流れない為消費電力が削減される。尚、図示しないが水平ドライバ4も同様に動作しない為、信号ラインへの充放電電流は流れず、消費電力が削減される。
In the standby state, the timing generator is not operating. Therefore, the control signal input to the
図9はアナログ電圧ジェネレータ10の実施例を示す回路図である。図示する様にアナログ電圧ジェネレータ10は各種のゲート素子101〜107と、一対の切換回路110,111と、ラダー抵抗115とで構成されている。ラダー抵抗115は電源電圧を抵抗分割して複数レベルの出力アナログ電位V1−V30を生成している。例えば、表示データが5ビット構成で32階調に分かれている時、アナログ電圧ジェネレータ10は両端の2レベルに加え中間の30レベルに対応したアナログ電位V1〜V30を出力する。前述した様に、液晶素子は交流駆動される。従って、アナログ電圧ジェネレータ10から出力されるアナログ電位も所定周期で極性を反転させる必要がある。この為にラダー抵抗115の両端に一対の切換回路110及び111が接続されている。これらの切換回路110及び111はゲート素子101〜107を介して入力信号FRPにより制御される。スタンバイモードでは入力信号としてSTBが印加される。
FIG. 9 is a circuit diagram showing an embodiment of the
アナログ電圧ジェネレータ10の論理回路部分の電源電位は常にVDD1に固定される。待機モードにおいて入力信号FRP及びSTBはGNDレベル固定入力とされる。通常の動作モードではFRPはフレーム周期でハイレベルとローレベルが反転している。通常動作モードではFRPに応答して切換回路110,111内のスイッチa1とb2又はスイッチa2とb1が同時にオンとなることで、VDD1電位をラダー抵抗115が分割し、アナログ出力電圧V1〜V30を生成する。待機モードでは、切換回路110,111内でスイッチa1とb1(又はスイッチa2とb2)が同時にオンとなる。この結果直列ラダー抵抗115の両端電位が同一となり、直流電流が流れないので消費電力を削減可能である。
The power supply potential of the logic circuit portion of the
図10はCSドライバの実施例を示す回路図である。CSドライバ6はインバータ601、バッファ602、バッファ603、一対のスイッチを含む切換回路604で構成されている。動作モード下では入力信号FRPに応答して切換回路604に含まれる一対のスイッチが交互にオンし、フレーム周期で極性が反転する出力信号を補助容量ラインCSに供給する。待機モード時には、入力信号FRPがGNDレベルに固定される。この結果CSドライバ6の出力端子は固定となり、補助容量ラインCSへの充放電電流が流れなくなり、消費電力が削減される。
FIG. 10 is a circuit diagram showing an embodiment of the CS driver. The CS driver 6 includes an
図11はCOMドライバ5の実施例を示す回路図である。COMドライバ5は、インバータ501、アンド素子502、バッファ503、アンド素子504、バッファ505、切換回路506で構成されている。前述のCSドライバ6と同様に、動作モード下でCOMドライバ5は入力信号FRPに応答してフレーム周期で極性が反転する出力信号VCOMOをコモン電極に供給する。尚、本実施例のCOMドライバ5は内部リセット信号RST5に応答して論理リセットが掛かる様になっている。
FIG. 11 is a circuit diagram showing an embodiment of the
待機モード時にはCOMドライバ5の電源電位は前述したDC/DCコンバータの停止によりGND又はVDD1レベルとなっている。又タイミングジェネレータの停止により、入力信号FRPもGNDレベル又はVDD1レベルに固定入力状態となっている。この結果出力信号VCOMOは固定電位となり、コモン電極への充放電電流が流れなくなり、消費電力を削減できる。
In the standby mode, the power supply potential of the
最後に図12は、COMドライバ5に付随するオフセット回路51及びスタート回路52の具体的な構成例を示す回路図である。前述した様に、コモンドライバ5はコモン電極にコモン電圧VCOMを印加する。オフセット回路51は、信号電圧に対してコモン電圧のレベルを相対的に調節する為所定のオフセット電圧ΔVを生成するカップリングコンデンサC1を備えている。スタート回路52は電源電圧VDDの立ち上げ時、オフセット回路51のカップリングコンデンサC1をオフセット電圧ΔVまでプリチャージするとともに、電源電圧VDDの立ち下げ時カップリングコンデンサC1をディスチャージする。図示する様にCOMドライバ5、オフセット回路51及びスタート回路52は、カップリングコンデンサC1及び可変抵抗R3を除いて共通の絶縁基板1上に搭載されている。
Finally, FIG. 12 is a circuit diagram showing a specific configuration example of the offset circuit 51 and the start circuit 52 associated with the
オフセット回路51は前述したカップリングコンデンサC1の他にトランジスタスイッチSW4と電圧レベル調整用の可変抵抗R3を含んでいる。抵抗R3はカップリングコンデンサC1と同様に外付け部品である。トランジスタスイッチSW4は絶縁基板1に形成されている。絶縁基板1外のカップリングコンデンサC1から入力されたオフセット処理済みのコモン電圧VCOMIは、システムディスプレイ内部のコモン電極につながるCOMパッド530に内部配線で接続されている。
The offset circuit 51 includes a transistor switch SW4 and a voltage level adjusting variable resistor R3 in addition to the above-described coupling capacitor C1. The resistor R3 is an external component similar to the coupling capacitor C1. The transistor switch SW4 is formed on the insulating
スタート回路52は、スタンバイ信号STBが入力されるレベルシフタ511、内部リセット信号RST5が入力されるインバータ512、外部リセット信号RST3が入力されるインバータ513、ナンド素子NAND514、インバータ515、バッファ(BUF)516、バッファ517、レベルシフタ520などの論理回路を含んでいる。更に薄膜トランジスタで構成されるスイッチSW1,SW2,SW3,SW5を含んでいる。加えて正側の電源電圧VDDと負側の電源電圧VSSとの間に直列接続された一対の抵抗R1,R2を含んでいる。抵抗R1とR2の接続ポイントをノードAで表わしてある。
The start circuit 52 includes a
引続き図12を参照して、スタート回路52のオンシーケンス及びオフシーケンスを説明する。まず待機モードから動作モードに復帰するオンシーケンスでは、第一段階としてSTB信号がローからハイに立ち上がる。これによりスイッチSW1,SW2,SW3,SW4が導通状態となる。直列抵抗R1,R2によって、電源電位VDDが抵抗分割され、ノードAにおいては所望の中間電位となる。この中間電位は必要とされるオフセット電位ΔVに等しい。SW3及びSW4が導通状態となっているので、ノードVCOMOもノードAと同電位になり、カップリングコンデンサC1がプリチャージされる。直列抵抗R1,R2の比は、ノードAとノードVCOMOの電位差がΔVとなる様に設定されている。この後第二段階としてリセット信号RST3,RST5が立ち上がり、COMドライバ5がアクティブとなる。同時に、スイッチSW1,SW2,SW3,SW4が非導通状態となる。一方スイッチSW5が導通状態となり、ノードVCOMPWRがVDDとなり、可変抵抗R3に電流が流れる。カップリングコンデンサC1には最初の第一段階で十分に電荷が充電されている為、COMドライバ5の出力がカップリングされ、ΔVだけDCシフトされた電位がノードVCOMIに出力される。可変抵抗R3は、VCOMIの電位がちょうどΔVだけシフトする様に設定されている。この後第三段階として表示開始信号が立ち上がり、画像が表示エリアに映し出される。
The on sequence and off sequence of the start circuit 52 will be described with reference to FIG. First, in the on sequence for returning from the standby mode to the operation mode, the STB signal rises from low to high as the first step. As a result, the switches SW1, SW2, SW3, and SW4 become conductive. The power supply potential VDD is resistance-divided by the series resistors R1 and R2, and a desired intermediate potential is obtained at the node A. This intermediate potential is equal to the required offset potential ΔV. Since SW3 and SW4 are in a conductive state, the node VCOMO also has the same potential as the node A, and the coupling capacitor C1 is precharged. The ratio of the series resistors R1 and R2 is set so that the potential difference between the node A and the node VCOMO is ΔV. Thereafter, as a second stage, the reset signals RST3 and RST5 rise and the
次に動作モードから待機モードに移行するオフシーケンスを説明する。最初に第一段階としてセット側からの表示命令PCIが立ち下がり、表示領域から画像が消される。続いて第二段階としてリセット信号RST3,RST5が立ち下がる。これによりスイッチSW1,SW2,SW3,SW4が導通状態となる。逆にSW5が非導通状態になる。これにより外付けの可変抵抗R3には電流が流れなくなり、所望の節電効果が得られる。同時に絶縁基板1内のCOMドライバ5が非アクティブとなる為、節電効果が得られる。スイッチSW1,SW2が導通することで、直列抵抗R1,R2により、電源電位VDDがノードAにおいて所望の中間電位になる。この時SW4も導通状態になっているので、ノードVCOMIはGNDレベルとなる。これにより、カップリングコンデンサC1がディスチャージされる。最後に第三段階としてSTB信号が立ち下がり、スイッチSW1,SW2,SW3,SW4が非導通状態となる。これにより直列抵抗R1,R2が正側電源ラインVDD及び負側電源ラインVSSから切り離され、不要な電流が流れなくなる。従って所望の節電効果が得られる。
Next, an off sequence for shifting from the operation mode to the standby mode will be described. First, as a first step, the display command PCI from the set side falls, and the image is erased from the display area. Subsequently, as a second stage, the reset signals RST3 and RST5 fall. As a result, the switches SW1, SW2, SW3, and SW4 become conductive. Conversely, SW5 is turned off. As a result, no current flows through the external variable resistor R3, and a desired power saving effect is obtained. At the same time, since the
以上説明した様に、本発明によれば、待機モード時セット側から電源電圧の供給を受けている状態のままディスプレイを停止するとともに、パネル内回路部を不活性化してパネルの電力消費を抑制している。これにより、従来のパーシャルモード機能と比較して大幅に消費電力を削減できる。又セット側で電源供給を遮断するスイッチを設ける必要がなくなり、部品点数の削減によるセットの小型化と低コスト化が実現できる。特に本発明では不活性化の過程で回路部に含まれる抵抗素子に流れる直流成分を遮断する制御シーケンスを実行している。更に不活性化の過程で回路部に供給されるクロックを停止して回路部内で生じる充放電を抑制する制御シーケンスを実行している。この様にシステム的にスタンバイ移行シーケンスを実行することで、従来に比べ大幅な節電効果を期待できる。 As described above, according to the present invention, the display is stopped while the power supply voltage is supplied from the set side in the standby mode, and the power consumption of the panel is suppressed by inactivating the circuit section in the panel. is doing. Thereby, power consumption can be significantly reduced as compared with the conventional partial mode function. Further, it is not necessary to provide a switch for shutting off the power supply on the set side, and the set can be reduced in size and cost by reducing the number of parts. In particular, in the present invention, a control sequence for cutting off the direct current component flowing in the resistance element included in the circuit unit during the inactivation process is executed. Further, a control sequence for stopping charging / discharging generated in the circuit unit by stopping the clock supplied to the circuit unit during the inactivation process is executed. By executing the standby transition sequence systematically in this way, a significant power saving effect can be expected compared to the conventional case.
0・・・表示装置、1・・・絶縁基板、2・・・表示領域、3・・・垂直ドライバ、4・・・水平ドライバ、5・・・COMドライバ、6・・・CSドライバ、7・・・DC/DCコンバータ、8・・・レベルシフタを含むインターフェース、9・・・タイミングジェネレータ、10・・・アナログ電圧ジェネレータ、11・・・FPC
DESCRIPTION OF
Claims (1)
前記回路部は、電子機器本体側の通常消費電力状態と低消費電力状態の切り替えに応じて動作モードと待機モードに切り替え可能であり、
動作モード時、電子機器の本体側から電源電圧の供給を受けて動作し、該表示領域を駆動して所望のディスプレイを行い、
待機モード時、電子機器の本体側から電源電圧の供給を受けている状態のまま、該表示領域の駆動を停止するとともに、回路部を不活性化してパネルの電力消費を抑制する待機制御手段を備えており、
前記表示領域は、マトリクス状に配置した画素を含み、
前記回路部は、電子機器の本体側から送られる画像情報に応じて階調化されたアナログ電圧を該画素に書き込むドライバと、あらかじめ階調に応じた複数のレベルのアナログ電圧を該ドライバに供給するアナログ電圧ジェネレータとを含み、
前記待機制御手段は、不活性化の過程で該アナログ電圧ジェネレータに含まれる電圧分割用の直列抵抗素子の両端を同電位とすることによって直列抵抗素子に直流電流が流れないようにする制御シーケンスを実行することを特徴とする表示装置。 A display that is used as a display component of an electronic device that can be switched between a normal power consumption state and a low power consumption state, and is composed of a panel in which a display area and a peripheral circuit portion that drives the display area are integrally integrated on an insulating substrate. A device,
The circuit unit can be switched between an operation mode and a standby mode according to switching between a normal power consumption state and a low power consumption state on the electronic device main body side,
In the operation mode, the power supply voltage is supplied from the main body side of the electronic device, the display area is driven to perform a desired display,
In standby mode, standby control means for stopping driving of the display area while maintaining the supply of power supply voltage from the main body side of the electronic device and inactivating the circuit unit to suppress power consumption of the panel Has
The display area includes pixels arranged in a matrix,
The circuit unit is configured to supply a driver that writes analog voltages gradation according to image information sent from the main body side of the electronic device to the pixel and a plurality of levels of analog voltages corresponding to the gradations to the driver in advance. An analog voltage generator to
The standby control means performs a control sequence for preventing a direct current from flowing through the series resistance element by setting both ends of the series resistance element for voltage division included in the analog voltage generator to the same potential during the inactivation process. A display device characterized by executing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008005182A JP4821779B2 (en) | 2008-01-15 | 2008-01-15 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008005182A JP4821779B2 (en) | 2008-01-15 | 2008-01-15 | Display device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003015810A Division JP4100178B2 (en) | 2003-01-24 | 2003-01-24 | Display device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008107854A JP2008107854A (en) | 2008-05-08 |
JP4821779B2 true JP4821779B2 (en) | 2011-11-24 |
Family
ID=39441188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008005182A Expired - Fee Related JP4821779B2 (en) | 2008-01-15 | 2008-01-15 | Display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4821779B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4636111B2 (en) | 2008-04-17 | 2011-02-23 | 株式会社デンソー | Engine control device |
KR102135924B1 (en) * | 2013-12-30 | 2020-07-20 | 엘지디스플레이 주식회사 | Driving circuit for display device and method for driving the same |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3572473B2 (en) * | 1997-01-30 | 2004-10-06 | 株式会社ルネサステクノロジ | Liquid crystal display control device |
JP2000163023A (en) * | 1998-11-27 | 2000-06-16 | Mitsumi Electric Co Ltd | Liquid crystal interface circuit |
JP2000330526A (en) * | 1999-03-12 | 2000-11-30 | Minolta Co Ltd | Liquid crystal display device, portable electronic equipment and driving method |
JP3783515B2 (en) * | 2000-03-27 | 2006-06-07 | セイコーエプソン株式会社 | Liquid crystal display device and power supply device |
JP2001282164A (en) * | 2000-03-31 | 2001-10-12 | Sanyo Electric Co Ltd | Driving device for display device |
JP4613422B2 (en) * | 2001-01-09 | 2011-01-19 | セイコーエプソン株式会社 | Level conversion circuit, liquid crystal display device, and projection display device |
-
2008
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Also Published As
Publication number | Publication date |
---|---|
JP2008107854A (en) | 2008-05-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090223 |
|
RD02 | Notification of acceptance of power of attorney |
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|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20090227 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110822 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4821779 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
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