JP4819407B2 - Semiconductor device having trimming circuit, trimming method and manufacturing method thereof - Google Patents
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Description
本発明は、トリミング回路を有する半導体装置、そのトリミング方法及びその製造方法に関し、特に相互に関連する特性を備えた複数の回路に関わるトリミングを、1工程で行うことができるようにしたトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法に関する。 The present invention relates to a semiconductor device having a trimming circuit, a trimming method thereof, and a manufacturing method thereof, and more particularly, to a trimming circuit capable of performing trimming related to a plurality of circuits having mutually related characteristics in one step. The present invention relates to a semiconductor device having the same, a trimming method thereof, and a manufacturing method thereof.
従来、トリミングを行って回路特性を調整する部分が複数箇所存在し、更にそれらの回路特性が相互に関連する場合は、最初に最も基準となる回路の特性を決定するためのトリミングを行い、そのトリミング結果を受けて次の回路の特性を決定するためのトリミングを行っていた。
図5は、従来の定電圧回路の例を示した回路図であり、図5を用いて従来のトリミング方法を説明する。
図5の定電圧回路100は、シリーズレギュレータをなしており、所定の基準電圧Vrを生成して出力する基準電圧発生回路101と、出力電圧Voを分圧して分圧電圧Vo1を生成し出力する出力電圧検出回路102と、ゲートに入力された信号に応じて出力端子OUTに出力する電流の制御を行うPMOSトランジスタからなる出力トランジスタM15と、分圧電圧Vo1が基準電圧Vrになるように出力トランジスタM15の動作制御を行う誤差増幅回路103とで構成されている。
Conventionally, when there are multiple portions where trimming is performed to adjust circuit characteristics, and when these circuit characteristics are related to each other, trimming is first performed to determine the characteristics of the most reference circuit, Trimming was performed to determine the characteristics of the next circuit in response to the trimming result.
FIG. 5 is a circuit diagram showing an example of a conventional constant voltage circuit, and a conventional trimming method will be described with reference to FIG.
The
基準電圧発生回路101は、2つのデプレッション型NMOSトランジスタM1,M3と、2つのエンハンスメント型NMOSトランジスタ(以下、NMOSトランジスタと呼ぶ)M2,M4と、トリミング手段である2つのヒューズF5,F6とで構成されている。
ヒューズF5及びF6がそれぞれ切断されていない状態、すなわち、トリミングを行っていない初期状態では、デプレッション型NMOSトランジスタM1とM3はそれぞれ0バイアスされている。このため、デプレッション型NMOSトランジスタM1及びM3の各ドレインにはそれぞれ固有のドレイン電流id1及びid3が対応して流れる。NMOSトランジスタM2とM4の各ドレイン電流id2とid4の和は、ドレイン電流id1とid3の和と同じであり、NMOSトランジスタM2とM4の各ゲートが接続され、該接続部がNMOSトランジスタM2のドレインに接続されている。このことから、NMOSトランジスタM2及びM4の各ゲート電圧は、ドレイン電流id2とid4で決まる電圧に設定され、該電圧が基準電圧Vrになる。
The reference
In a state where the fuses F5 and F6 are not cut, that is, in an initial state where trimming is not performed, the depletion type NMOS transistors M1 and M3 are each biased to 0. Therefore, specific drain currents id1 and id3 flow correspondingly to the respective drains of the depletion type NMOS transistors M1 and M3. The sum of the drain currents id2 and id4 of the NMOS transistors M2 and M4 is the same as the sum of the drain currents id1 and id3, the gates of the NMOS transistors M2 and M4 are connected, and the connection is connected to the drain of the NMOS transistor M2. It is connected. Thus, the gate voltages of the NMOS transistors M2 and M4 are set to voltages determined by the drain currents id2 and id4, and the voltages become the reference voltage Vr.
一方、基準電圧Vrは、製造プロセスのバラツキの影響で温度特性が変化する。図6は、基準電圧Vrの温度特性例を示した図であり、縦軸が基準電圧Vrであり、横軸が温度である。図6において、実線で示した温度特性S1は目標とする温度特性であり、25℃付近で基準電圧Vrが最大になり、25℃付近から温度が上がるか又は下がるに連れて徐々に基準電圧Vrの電圧が低下するが、広い温度範囲に渡って基準電圧Vrの変動を小さく抑えることができる。図6において、1点鎖線で示した温度特性S2と破線で示した温度特性S3は、製造プロセスの変動によって、温度特性が変化した場合の特性図である。温度特性S2は、温度が上がるに連れて基準電圧Vrが上昇し、温度特性S3は、温度が上がるに連れて基準電圧Vrが低下する。温度特性S2及びS3は、温度変動による基準電圧Vrの変化が大きく、このまま定電圧回路の基準電圧源として用いた場合は、定電圧回路の仕様を満足することができない。 On the other hand, the temperature characteristics of the reference voltage Vr change due to the influence of manufacturing process variations. FIG. 6 is a diagram illustrating an example of temperature characteristics of the reference voltage Vr, where the vertical axis is the reference voltage Vr and the horizontal axis is the temperature. In FIG. 6, a temperature characteristic S1 indicated by a solid line is a target temperature characteristic. The reference voltage Vr becomes maximum near 25 ° C., and gradually increases as the temperature rises or falls from around 25 ° C. However, the fluctuation of the reference voltage Vr can be kept small over a wide temperature range. In FIG. 6, a temperature characteristic S2 indicated by a one-dot chain line and a temperature characteristic S3 indicated by a broken line are characteristic diagrams when the temperature characteristic changes due to a variation in the manufacturing process. In the temperature characteristic S2, the reference voltage Vr increases as the temperature increases, and in the temperature characteristic S3, the reference voltage Vr decreases as the temperature increases. In the temperature characteristics S2 and S3, the change of the reference voltage Vr due to temperature fluctuation is large, and when used as it is as the reference voltage source of the constant voltage circuit, the specification of the constant voltage circuit cannot be satisfied.
基準電圧Vrの温度特性は、基準電圧発生回路101で使用しているMOSトランジスタのゲート幅Wとゲート長Lの比W/Lを変えることで制御することができる。温度特性S2の場合は、デプレッション型NMOSトランジスタM1とM3のW/Lを小さくするか、NMOSトランジスタM2とM4のW/Lを大きくすることで、温度特性S1に近づけることができる。
また、温度特性がS3の場合は、デプレッション型NMOSトランジスタM1とM3のW/Lを大きくするか、NMOSトランジスタM2とM4のW/Lを小さくすることで、温度特性S1に近づけることができる。
The temperature characteristics of the reference voltage Vr can be controlled by changing the ratio W / L of the gate width W and the gate length L of the MOS transistor used in the reference
Further, when the temperature characteristic is S3, the W / L of the depletion type NMOS transistors M1 and M3 can be increased, or the W / L of the NMOS transistors M2 and M4 can be reduced to approximate the temperature characteristic S1.
しかし、完成した半導体装置ではMOSトランジスタの素子面積を減らしたり増やしたりすることはできないことから、図5の回路のようにデプレッション型NMOSトランジスタM1とNMOSトランジスタM2の各々に、ヒューズF5とF6を介して並列に接続したデプレッション型NMOSトランジスタM3とNMOSトランジスタM4を備え、ヒューズを切断することでMOSトランジスタのW/Lの値を変えたのと同じ効果を持たせることができる。
例えば、温度特性がS2の場合は、ヒューズF5を切断することで、温度特性をS1に近づけることができるが、デプレッション型NMOSトランジスタM3のドレイン電流id3がなくなってしまう。このため、NMOSトランジスタM2とM4の各ドレイン電流が減少し、図7で示すように、基準電圧Vrは温度特性S2から温度特性S1に低下する。
However, since the completed semiconductor device cannot reduce or increase the element area of the MOS transistor, each of the depletion type NMOS transistor M1 and the NMOS transistor M2 is connected to the depletion type NMOS transistor M1 and the NMOS transistor M2 via the fuses F5 and F6 as shown in the circuit of FIG. The depletion type NMOS transistor M3 and NMOS transistor M4 connected in parallel are provided, and by cutting the fuse, the same effect as changing the W / L value of the MOS transistor can be obtained.
For example, when the temperature characteristic is S2, the temperature characteristic can be brought close to S1 by cutting the fuse F5, but the drain current id3 of the depletion type NMOS transistor M3 is lost. For this reason, the drain currents of the NMOS transistors M2 and M4 decrease, and the reference voltage Vr decreases from the temperature characteristic S2 to the temperature characteristic S1, as shown in FIG.
また、温度特性S3の場合は、ヒューズF6を切断することで、温度特性をS1に近づけることができるが、NMOSトランジスタM4のドレイン電流id4がなくなってしまう。このため、デプレッション型NMOSトランジスタM1とM3のドレイン電流id1とid3がすべてNMOSトランジスタM2のドレイン電流id2になることから、基準電圧Vrは、図7に示すように温度特性S3から温度特性S1に上昇する。
このように、基準電圧発生回路101でトリミングを行うと、基準電圧Vrの温度特性は改善されるが、基準電圧Vrが変動してしまうため、定電圧回路100の出力電圧Voも変動してしまう。このことから、基準電圧発生回路101のトリミングを施した後、出力電圧Voの調整が必要になる。定電圧回路100の出力電圧Voは、ヒューズF10とF11の切断の組み合わせによって調整することができ、基準電圧Vrの温度特性を調整した後、出力電圧検出回路102でトリミングを行うことで、所望の出力電圧Voに調整することができる。
In the case of the temperature characteristic S3, the temperature characteristic can be brought close to S1 by cutting the fuse F6, but the drain current id4 of the NMOS transistor M4 is lost. Therefore, since the drain currents id1 and id3 of the depletion type NMOS transistors M1 and M3 all become the drain current id2 of the NMOS transistor M2, the reference voltage Vr increases from the temperature characteristic S3 to the temperature characteristic S1 as shown in FIG. To do.
As described above, when the trimming is performed by the reference
このように、定電圧回路100のトリミングによる調整を行うには、第1の工程で基準電圧発生回路101の温度特性を測定して基準電圧発生回路2のトリミング内容を決定し、第2の工程で基準電圧発生回路2のトリミングを実行し、第3の工程で定電圧回路100の出力電圧Voを測定し、出力電圧検出回路102のトリミング内容を決定し、第4の工程で出力電圧検出回路102のトリミングを実行する必要があり、工程が多くなっていた。
また、前記の例ではトリミングを行う回路が2箇所であったが、複数の回路特性が相互に関連し、しかも各々の回路でトリミングを行う場合は、測定を行ってトリミング内容を決定する前工程と、実際にトリミングを行う後工程の2つの工程を何度も繰り返して行わなくてはならず、製造工程が増加するため、半導体装置のコストアップの要因になっていた。
Thus, in order to perform adjustment by trimming of the
In the above example, the number of circuits to be trimmed is two, but when a plurality of circuit characteristics are related to each other and trimming is performed in each circuit, a pre-process for measuring and determining trimming contents In addition, the subsequent two steps of the actual trimming must be repeated many times, which increases the number of manufacturing steps, which increases the cost of the semiconductor device.
そこで、トリミングの工数を少なくするために、図8で示すようにトリミング用ヒューズFに直列にMOSトランジスタMを接続し、MOSトランジスタMのゲートをテストモード信号で制御することにより、ヒューズFを切断したのと同じ状態にすることができるようにした(例えば、特許文献1参照。)。このため、実際にヒューズを切断する前に、トリミングした状態を作り出して他の回路の調整も可能にしたことから、トリミングの工程を1度にまとめて行えるようにしている。
しかし、図8の回路のように、トリミング用ヒューズFに直列にMOSトランジスタMを接続した場合、ヒューズFをMOSトランジスタの近くに配置することが困難な場合が多いことから、MOSトランジスタMとヒューズFの配線が長くなり、配線の引き回し等で半導体装置の回路レイアウトが複雑になり、特性劣化やノイズの影響を受けやすくなるため、高精度の特性が要求される用途に適さないという問題があった。 However, when the MOS transistor M is connected in series to the trimming fuse F as in the circuit of FIG. 8, it is often difficult to dispose the fuse F near the MOS transistor. Since the wiring of F becomes long, the circuit layout of the semiconductor device becomes complicated due to the routing of the wiring, etc., and it is easy to be affected by characteristic deterioration and noise, so there is a problem that it is not suitable for applications requiring high precision characteristics. It was.
本発明は、上記のような問題を解決するためになされたものであり、トリミング用ヒューズの配線が簡単で特性劣化やノイズの影響を受けにくいトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法を得ることを目的とする。 The present invention has been made to solve the above-described problems, and a semiconductor device having a trimming circuit in which wiring of a trimming fuse is simple and is not easily affected by characteristic deterioration or noise, a trimming method thereof, and its manufacture The purpose is to obtain a method.
この発明に係る半導体装置は、ヒューズを切断することでトリミングを行う1つ以上のトリミング回路を有する半導体装置において、
前記トリミング回路は、
制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、
前記ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせ、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行う制御回路と、
を備え、
前記制御回路は、
切断されると前記半導体スイッチをオンさせる第1のヒューズと、
切断されると前記半導体スイッチをオフさせる第2のヒューズと、
を備え、
前記第1及び第2の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行うものである。
A semiconductor device according to the present invention includes a semiconductor device having one or more trimming circuits that perform trimming by cutting a fuse.
The trimming circuit includes:
A semiconductor switch that performs switching according to a control signal input to the control electrode;
Having the fuse, turning on or off the semiconductor switch in response to cutting of the fuse, and turning on / off the semiconductor switch in response to a test signal input from the outside in an initial state where the fuse is not cut A control circuit for controlling,
With
The control circuit includes:
A first fuse that turns on the semiconductor switch when disconnected;
A second fuse that turns off the semiconductor switch when disconnected;
With
To the initial state in which the first and second of each fuse is not cut, respectively, and performs on / off control of the semiconductor switch in response to the test signal inputted from the outside.
また、この発明に係る半導体装置は、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた定電圧回路を有する半導体装置において、
前記出力電圧制御部は、
2つの電界効果トランジスタのゲート電極の仕事関数差を用いて前記基準電圧を生成する基準電圧発生回路を備え、
該基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズを有し、該選択されたヒューズの切断に応じて前記各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路と、
からなるトリミング回路を備え、
前記制御回路は、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン/オフ制御を行うものである。
The semiconductor device according to the present invention includes an output transistor for outputting a current corresponding to the input signal to the control electrode to the input terminal or RaIzuru output terminal,
An output voltage controller that generates a predetermined reference voltage and generates a proportional voltage proportional to the voltage of the output terminal, amplifies a difference between the reference voltage and the proportional voltage, and outputs the amplified voltage to the control electrode of the output transistor;
In a semiconductor device having a constant voltage circuit comprising:
The output voltage controller is
A reference voltage generating circuit for generating the reference voltage using a work function difference between gate electrodes of two field effect transistors;
The reference voltage generation circuit includes:
Switching according to a control signal input to the control electrode, each semiconductor switch for performing parallel connection control of the same type of field effect transistor with respect to each field effect transistor,
A control circuit which has each fuse selectively cut by trimming and changes the temperature characteristic of the reference voltage by turning on or off each semiconductor switch according to the cutting of the selected fuse;
A trimming circuit consisting of
The control circuit performs on / off control of each semiconductor switch in accordance with a test signal input from the outside in an initial state where the fuse is not cut.
具体的には、前記制御回路は、
切断されると対応する前記半導体スイッチをオンさせる各第1のヒューズと、
切断されると対応する前記半導体スイッチをオフさせる各第2のヒューズと、
を備え、
前記第1及び第2の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン/オフ制御を行うようにした。
Specifically, the control circuit includes:
Each first fuse that turns on the corresponding semiconductor switch when disconnected,
Each second fuse that turns off the corresponding semiconductor switch when disconnected;
With
In the initial state in which each of the first and second fuses is not cut, on / off control of each semiconductor switch is performed according to a test signal input from the outside.
また、前記出力電圧制御部は、
前記出力端子の電圧を分圧して前記比例電圧を生成する出力電圧検出回路を備え、
該出力電圧検出回路は、
前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路と、
該抵抗回路の所定の抵抗に対応して設けられた、トリミングによって選択的に切断される1つ以上の第3のヒューズと、
を備え、
該第3のヒューズが選択的に切断されることによって、前記比例電圧を生成する際の分圧比が変えられるようにした。
The output voltage controller is
An output voltage detection circuit that divides the voltage of the output terminal to generate the proportional voltage;
The output voltage detection circuit includes:
A resistor circuit comprising a plurality of resistors for dividing the voltage of the output terminal;
One or more third fuses provided corresponding to a predetermined resistance of the resistor circuit and selectively cut by trimming;
With
The third fuse is selectively cut to change the voltage dividing ratio when generating the proportional voltage.
また、前記基準電圧発生回路は、前記テスト信号に応じて前記各半導体スイッチを選択的にオンさせて前記基準電圧の温度特性の調整が行われ、該基準電圧発生回路及び前記出力電圧検出回路は、該基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、前記各ヒューズが選択的に一括してトリミングされるようにした。 The reference voltage generation circuit selectively turns on the semiconductor switches according to the test signal to adjust the temperature characteristics of the reference voltage. The reference voltage generation circuit and the output voltage detection circuit The fuses are selectively trimmed collectively so that the temperature characteristic of the reference voltage can be obtained and the voltage of the output terminal becomes a desired voltage.
また、この発明に係る半導体装置のトリミング方法は、制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、切断されると前記半導体スイッチをオンさせる第1のヒューズと切断されると前記半導体スイッチをオフさせる第2のヒューズを有し、該第1及び第2の各ヒューズの切断に応じて前記半導体スイッチをオン又はオフさせる制御回路とを備え、該各ヒューズを切断することでトリミングが行われる半導体装置のトリミング方法において、
前記第1及び第2の各ヒューズがそれぞれ切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うようにした。
According to the semiconductor device trimming method of the present invention, when the semiconductor switch that performs switching according to the control signal input to the control electrode and the first fuse that turns on the semiconductor switch when disconnected are disconnected. by the a second fuse turning off the semiconductor switch, and a control circuit that turns on or off the semiconductor switch in accordance with the cutting of the first and second respective fuses to cut the respective fuse In a trimming method of a semiconductor device to be trimmed,
In an initial state where each of the first and second fuses is not cut, on / off control of the semiconductor switch is performed in accordance with a test signal input from the outside,
Determining the state of the semiconductor switch;
Regardless the test signal, and to perform the execution selection of cutting of the fuse as the state of the semiconductor switch with the determined is maintained.
また、この発明に係る半導体装置のトリミング方法は、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
2つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置のトリミング方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うようにした。
Also, the trimming method of a semiconductor device according to the present invention includes an output transistor for outputting a current corresponding to the input signal to the control electrode to the input terminal or RaIzuru output terminal,
A reference voltage generating circuit for generating a predetermined reference voltage using a work function difference between the gate electrodes of two field effect transistors, and an output voltage detecting circuit for generating a proportional voltage proportional to the voltage of the output terminal. An output voltage control unit that amplifies the difference between the proportional voltage and the output voltage to the control electrode of the output transistor;
A constant voltage circuit having
The reference voltage generation circuit includes:
Switching according to a control signal input to the control electrode, each semiconductor switch for performing parallel connection control of the same type of field effect transistor with respect to each field effect transistor,
In a trimming method of a semiconductor device having a trimming circuit including a control circuit that changes the temperature characteristics of the reference voltage by turning on or off each semiconductor switch according to the cutting of each fuse selectively cut by trimming,
Each semiconductor switch is turned on or off according to a test signal input from the outside in an initial state where each of the fuses is not cut,
Determining the state of each semiconductor switch that provides the desired temperature characteristics of the reference voltage;
Each fuse is selected to be cut so that the determined state of each semiconductor switch is maintained regardless of the test signal.
また、前記トリミング回路の各ヒューズと、前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路の所定の該抵抗に対応して設けられた前記出力電圧検出回路の1つ以上のヒューズとを、前記基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、選択的に一括してトリミングされるようにした。 Also, each fuse of the trimming circuit and one or more fuses of the output voltage detection circuit provided corresponding to a predetermined resistance of a resistance circuit composed of a plurality of resistors for dividing the voltage of the output terminal. The temperature characteristics of the reference voltage are obtained, and the output terminal voltage is selectively trimmed in a batch so that the voltage becomes a desired voltage.
また、この発明に係る半導体装置の製造方法は、制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、切断されると前記半導体スイッチをオンさせる第1のヒューズと切断されると前記半導体スイッチをオフさせる第2のヒューズを有し、該第1及び第2の各ヒューズの切断に応じて前記半導体スイッチをオン又はオフさせる制御回路とを備え、該各ヒューズを切断することでトリミングが行われる半導体装置の製造方法において、
前記第1及び第2の各ヒューズがそれぞれ切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うようにした。
According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: a semiconductor switch that performs switching according to a control signal input to a control electrode; and a first fuse that turns on the semiconductor switch when disconnected. by the a second fuse turning off the semiconductor switch, and a control circuit that turns on or off the semiconductor switch in accordance with the cutting of the first and second respective fuses to cut the respective fuse In the manufacturing method of the semiconductor device to be trimmed,
In an initial state where each of the first and second fuses is not cut, on / off control of the semiconductor switch is performed in accordance with a test signal input from the outside,
Determining the state of the semiconductor switch;
Regardless the test signal, and to perform the execution selection of cutting of the fuse as the state of the semiconductor switch with the determined is maintained.
また、この発明に係る半導体装置の製造方法は、制御電極に入力された信号に応じた電流を入力端子から出力端子に出力する出力トランジスタと、
2つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置の製造方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うようにした。
A method of manufacturing a semiconductor device according to the present invention, an output transistor for outputting a current corresponding to the input signal to the control electrode to the input terminal or RaIzuru output terminal,
A reference voltage generating circuit for generating a predetermined reference voltage using a work function difference between the gate electrodes of two field effect transistors, and an output voltage detecting circuit for generating a proportional voltage proportional to the voltage of the output terminal. An output voltage control unit that amplifies the difference between the proportional voltage and the output voltage to the control electrode of the output transistor;
A constant voltage circuit having
The reference voltage generation circuit includes:
Switching according to a control signal input to the control electrode, each semiconductor switch for performing parallel connection control of the same type of field effect transistor with respect to each field effect transistor,
In a method of manufacturing a semiconductor device having a trimming circuit including a control circuit that changes a temperature characteristic of the reference voltage by turning on or off each semiconductor switch according to cutting of each fuse selectively cut by trimming,
Each semiconductor switch is turned on or off according to a test signal input from the outside in an initial state where each of the fuses is not cut,
Determining the state of each semiconductor switch that provides the desired temperature characteristics of the reference voltage;
Each fuse is selected to be cut so that the determined state of each semiconductor switch is maintained regardless of the test signal.
また、前記トリミング回路の各ヒューズと、前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路の所定の該抵抗に対応して設けられた前記出力電圧検出回路の1つ以上のヒューズとを、前記基準電圧の温度特性が得られると共に前記出力端子の電圧が所望の電圧になるように、選択的に一括してトリミングされるようにした。 Also, each fuse of the trimming circuit and one or more fuses of the output voltage detection circuit provided corresponding to a predetermined resistance of a resistance circuit composed of a plurality of resistors for dividing the voltage of the output terminal. The temperature characteristics of the reference voltage are obtained, and the output terminal voltage is selectively trimmed in a batch so that the voltage becomes a desired voltage.
本発明のトリミング回路を有する半導体装置、そのトリミング方法及びその製造方法によれば、相互に関連する特性を備えた複数箇所の回路に関わるトリミングを、1工程にまとめて行うことができるようになり、工程の短縮を図ることができ、しかも従来のようにヒューズと半導体スイッチを直列に接続せずに、ヒューズを半導体スイッチをオン/オフするための制御回路側に設けるようにしたことから、半導体スイッチと回路に関わる配線を短くすることができ、半導体装置内での回路レイアウトが単純になり、レイアウトの複雑化に伴う特性劣化を防止することができる。 According to the semiconductor device having the trimming circuit, the trimming method, and the manufacturing method thereof according to the present invention, trimming related to a plurality of circuits having mutually related characteristics can be performed in one process. Since the process can be shortened and the fuse and the semiconductor switch are not connected in series as in the prior art, the fuse is provided on the control circuit side for turning on / off the semiconductor switch. Wiring relating to the switch and the circuit can be shortened, the circuit layout in the semiconductor device can be simplified, and characteristic deterioration due to complicated layout can be prevented.
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第1の実施の形態.
図1は、本発明の第1の実施の形態における半導体装置のトリミング回路の構成例を示した図であり、図1ではシリーズレギュレータをなす定電圧回路を例にして示している。
図1の定電圧回路1は、シリーズレギュレータをなしており、電源電圧Vddを所定の定電圧に変換して出力端子OUTから出力する。
定電圧回路1は、所定の基準電圧Vrを生成して出力する基準電圧発生回路2と、出力電圧Voを分圧して分圧電圧Vo1を生成し出力する出力電圧検出回路3と、ゲートに入力された信号に応じて出力端子OUTに出力する電流の制御を行うPMOSトランジスタからなる出力トランジスタM15と、分圧電圧Vo1が基準電圧Vrになるように出力トランジスタM15の動作制御を行う誤差増幅回路4とで構成されている。
Next, the present invention will be described in detail based on the embodiments shown in the drawings.
First embodiment.
FIG. 1 is a diagram showing a configuration example of a trimming circuit of a semiconductor device according to a first embodiment of the present invention. FIG. 1 shows a constant voltage circuit as a series regulator as an example.
The
The
基準電圧発生回路2は、2つのデプレッション型NMOSトランジスタM1,M3、2つのNMOSトランジスタM2,M4、第1トリミング回路11及び第2トリミング回路12で構成されている。第1トリミング回路11は、エンハンスメント型PMOSトランジスタ(以下、PMOSトランジスタと呼ぶ)M5、OR回路OR1、抵抗R1,R2及びヒューズF1,F2からなり、第2トリミング回路12は、PMOSトランジスタM6、OR回路OR2、抵抗R3,R4及びヒューズF3,F4からなる。
また、出力電圧検出回路3は、抵抗R10〜R13及びヒューズF10,F11で構成され、誤差増幅回路4は、PMOSトランジスタM10,M11及びNMOSトランジスタM12〜M14で構成されている。
The reference
The output
電源電圧Vddと出力端子OUTとの間には、出力トランジスタM15が接続され、出力端子OUTと接地電圧Vssとの間には抵抗R10〜R13が直列に接続されている。抵抗R11に並列にヒューズF10が接続され、抵抗R12に並列にヒューズF11が接続され、抵抗R11とR12との接続部から分圧電圧Vo1が出力される。
基準電圧発生回路2において、電源電圧Vddと接地電圧との間には、デプレッション型NMOSトランジスタM1とNMOSトランジスタM2が直列に接続され、デプレッション型NMOSトランジスタM1とNMOSトランジスタM2との接続部には、デプレッション型NMOSトランジスタM1及びNMOSトランジスタM2の各ゲートがそれぞれ接続され、該接続部から基準電圧Vrが出力される。
An output transistor M15 is connected between the power supply voltage Vdd and the output terminal OUT, and resistors R10 to R13 are connected in series between the output terminal OUT and the ground voltage Vss. A fuse F10 is connected in parallel to the resistor R11, a fuse F11 is connected in parallel to the resistor R12, and a divided voltage Vo1 is output from a connection portion between the resistors R11 and R12.
In the reference
また、電源電圧Vddと接地電圧Vssとの間には、PMOSトランジスタM5、デプレッション型NMOSトランジスタM3、PMOSトランジスタM6及びNMOSトランジスタM4が直列に接続されている。デプレッション型NMOSトランジスタM3とPMOSトランジスタM6との接続部には、デプレッション型NMOSトランジスタM3及びNMOSトランジスタM4の各ゲートが接続され、該接続部は、デプレッション型NMOSトランジスタM1及びNMOSトランジスタM2の接続部に接続されている。
第1トリミング回路11及び第2トリミング回路12は電源電圧Vdd2を電源として作動し、該電源電圧Vdd2は、電源電圧Vddと分離されている。これは、電源電圧Vddがアナログ回路用の電源であり、電源電圧Vdd2はデジタル回路用の電源であることに起因する。
Further, a PMOS transistor M5, a depletion type NMOS transistor M3, a PMOS transistor M6, and an NMOS transistor M4 are connected in series between the power supply voltage Vdd and the ground voltage Vss. The gates of the depletion type NMOS transistor M3 and the NMOS transistor M4 are connected to the connection part between the depletion type NMOS transistor M3 and the PMOS transistor M6, and the connection part is connected to the connection part between the depletion type NMOS transistor M1 and the NMOS transistor M2. It is connected.
The
電源電圧Vdd2と接地電圧Vssとの間には、抵抗R1、ヒューズF1及びF2が直列に接続され、ヒューズF1とF2との接続部AはOR回路OR1の一方の入力端に接続されている。OR回路OR1の他方の入力端は、抵抗R2によって接地電圧Vssにプルダウンされており、外部からテスト信号TEST1が入力され、OR回路OR1の出力端はPMOSトランジスタM5のゲートに接続されている。なお、OR回路OR1の入力端と抵抗R2との接続部をBとする。
同様に、電源電圧Vdd2と接地電圧Vssとの間には、抵抗R3、ヒューズF3及びF4が直列に接続され、ヒューズF3とF4との接続部CはOR回路OR2の一方の入力端に接続されている。OR回路OR2の他方の入力端は、抵抗R4によって接地電圧Vssにプルダウンされており、外部からテスト信号TEST2が入力され、OR回路OR2の出力端はPMOSトランジスタM6のゲートに接続されている。なお、OR回路OR2の入力端と抵抗R2との接続部をDとする。
A resistor R1 and fuses F1 and F2 are connected in series between the power supply voltage Vdd2 and the ground voltage Vss, and a connection portion A between the fuses F1 and F2 is connected to one input terminal of the OR circuit OR1. The other input terminal of the OR circuit OR1 is pulled down to the ground voltage Vss by the resistor R2, the test signal TEST1 is input from the outside, and the output terminal of the OR circuit OR1 is connected to the gate of the PMOS transistor M5. A connection portion between the input terminal of the OR circuit OR1 and the resistor R2 is B.
Similarly, a resistor R3 and fuses F3 and F4 are connected in series between the power supply voltage Vdd2 and the ground voltage Vss, and a connection C between the fuses F3 and F4 is connected to one input terminal of the OR circuit OR2. ing. The other input terminal of the OR circuit OR2 is pulled down to the ground voltage Vss by the resistor R4, the test signal TEST2 is input from the outside, and the output terminal of the OR circuit OR2 is connected to the gate of the PMOS transistor M6. A connection portion between the input terminal of the OR circuit OR2 and the resistor R2 is D.
次に、誤差増幅回路4において、NMOSトランジスタM12及びM13は差動対をなし、PMOSトランジスタM10及びM11はカレントミラー回路を形成して該差動対の負荷をなしている。PMOSトランジスタM10及びM11の各ソースは電源電圧Vddに接続され、PMOSトランジスタM10及びM11の各ゲートは接続されて該接続部がPMOSトランジスタM11のドレインに接続されている。PMOSトランジスタM10のドレインはNMOSトランジスタM12のドレインに、PMOSトランジスタM11のドレインはNMOSトランジスタM13のドレインにそれぞれ接続されている。
NMOSトランジスタM12及びM13のソースは接続され、該接続部と接地電圧との間にはNMOSトランジスタM14が接続されている。NMOSトランジスタM12及びM14の各ゲートには基準電圧Vrがそれぞれ入力され、NMOSトランジスタM13のゲートには分圧電圧Vo1が入力されており、NMOSトランジスタM14は定電流源をなしている。
Next, in the
The sources of the NMOS transistors M12 and M13 are connected, and an NMOS transistor M14 is connected between the connection portion and the ground voltage. A reference voltage Vr is input to each gate of the NMOS transistors M12 and M14, and a divided voltage Vo1 is input to the gate of the NMOS transistor M13. The NMOS transistor M14 forms a constant current source.
このような構成において、半導体スイッチをなすPMOSトランジスタM5は、OR回路OR1、抵抗R1,R2及びヒューズF1,F2からなる制御回路によってスイッチング制御される。同様に、半導体スイッチをなすPMOSトランジスタM6は、OR回路OR2、抵抗R3,R4及びヒューズF3,F4からなる制御回路によってスイッチング制御される。
第1トリミング回路11において、ヒューズF1及びF2が切断されていない初期状態では、接続部Aはローレベルに固定されることから、OR回路OR1からの出力信号の信号レベルは、接続部Bに入力されるテスト信号TEST1の信号レベルで決定される。すなわち、テスト信号TEST1がハイレベルのときはOR回路OR1の出力端はハイレベルになり、テスト信号TEST1がローレベルのときはOR回路OR1の出力端はローレベルになる。なお、テスト信号TEST1が入力されていない場合は、プルダウン抵抗R2によって接続部Bはローレベルになるため、オア回路OR1の出力端はローレベルになる。
In such a configuration, the PMOS transistor M5 that forms a semiconductor switch is switching-controlled by a control circuit including an OR circuit OR1, resistors R1 and R2, and fuses F1 and F2. Similarly, the PMOS transistor M6 that forms a semiconductor switch is switching-controlled by a control circuit including an OR circuit OR2, resistors R3 and R4, and fuses F3 and F4.
In the
PMOSトランジスタM5は、OR回路OR1の出力端がハイレベルのときはオフし、ローレベルのときはオンする。すなわち、テスト信号TEST1のレベルによってPMOSトランジスタM5をオン/オフ制御することができるため、テスト信号TEST1によって、図5のヒューズF5を切ったり繋いだりするのと等価の動作を行うことができる。PMOSトランジスタM5の動作状態が確定した場合は、テスト信号TEST1が入力されなくても該PMOSトランジスタM5の動作状態を維持できるように、トリミングによってヒューズF1又はF2の切断を行う。すなわち、PMOSトランジスタM5をオンさせるように設定する場合は、OR回路OR1の出力端をローレベルにすればよいことから、ヒューズF1を切断する。逆に、PMOSトランジスタM5をオフさせるように設定する場合は、OR回路OR1の出力端をハイレベルにすればよいことから、ヒューズF2を切断する。なお、トリミング状態が確定した場合は、テスト信号TEST1はローレベルか、又はハイインピーダンス状態にしておく。 The PMOS transistor M5 is turned off when the output terminal of the OR circuit OR1 is at a high level, and turned on when the output terminal is at a low level. That is, since the PMOS transistor M5 can be turned on / off according to the level of the test signal TEST1, an operation equivalent to cutting or connecting the fuse F5 in FIG. 5 can be performed by the test signal TEST1. When the operation state of the PMOS transistor M5 is determined, the fuse F1 or F2 is cut by trimming so that the operation state of the PMOS transistor M5 can be maintained even if the test signal TEST1 is not input. That is, when setting the PMOS transistor M5 to be turned on, the output terminal of the OR circuit OR1 may be set to a low level, and thus the fuse F1 is cut. Conversely, when setting the PMOS transistor M5 to be turned off, the fuse F2 is cut because the output terminal of the OR circuit OR1 only needs to be set to the high level. When the trimming state is determined, the test signal TEST1 is set to a low level or a high impedance state.
同様に、第2トリミング回路12において、ヒューズF3及びF4が切断されていない初期状態では、接続部Cはローレベルに固定されることから、OR回路OR2からの出力信号の信号レベルは、接続部Dに入力されるテスト信号TEST2の信号レベルで決定される。すなわち、テスト信号TEST2がハイレベルのときはOR回路OR2の出力端はハイレベルになり、テスト信号TEST2がローレベルのときはOR回路OR2の出力端はローレベルになる。なお、テスト信号TEST2が入力されていない場合は、プルダウン抵抗R4によって接続部Dはローレベルになるため、OR回路OR2の出力端はローレベルになる。
Similarly, in the
PMOSトランジスタM6は、OR回路OR2の出力端がハイレベルのときはオフし、ローレベルのときはオンする。すなわち、テスト信号TEST2のレベルによってPMOSトランジスタM6をオン/オフ制御することができるため、テスト信号TEST2によって、図5のヒューズF6を切ったり繋いだりするのと等価の動作を行うことができる。PMOSトランジスタM6の動作状態が確定した場合は、テスト信号TEST2が入力されなくても該PMOSトランジスタM6の動作状態を維持できるように、トリミングによってヒューズF3又はF4の切断を行う。すなわち、PMOSトランジスタM6をオンさせるように設定する場合は、OR回路OR2の出力端をローレベルにすればよいことから、ヒューズF3を切断する。逆に、PMOSトランジスタM5をオフさせるように設定する場合は、OR回路OR2の出力端をハイレベルにすればよいことから、ヒューズF4を切断する。なお、トリミング状態が確定した場合は、テスト信号TEST2はローレベルか、又はハイインピーダンス状態にしておく。 The PMOS transistor M6 is turned off when the output terminal of the OR circuit OR2 is at a high level, and turned on when the output terminal is at a low level. That is, since the PMOS transistor M6 can be controlled to be turned on / off according to the level of the test signal TEST2, an operation equivalent to cutting or connecting the fuse F6 in FIG. 5 can be performed by the test signal TEST2. When the operation state of the PMOS transistor M6 is determined, the fuse F3 or F4 is cut by trimming so that the operation state of the PMOS transistor M6 can be maintained even if the test signal TEST2 is not input. That is, when the PMOS transistor M6 is set to be turned on, the output terminal of the OR circuit OR2 only needs to be set to a low level, so the fuse F3 is cut. Conversely, when setting the PMOS transistor M5 to be turned off, the fuse F4 is disconnected because the output terminal of the OR circuit OR2 only needs to be set to the high level. When the trimming state is confirmed, the test signal TEST2 is set to a low level or a high impedance state.
PMOSトランジスタM5及びM6がそれぞれオンしている状態では、デプレッション型NMOSトランジスタM1とM3はそれぞれ0バイアスされている。このため、デプレッション型NMOSトランジスタM1及びM3の各ドレインにはそれぞれ固有のドレイン電流id1及びid3が対応して流れる。NMOSトランジスタM2とM4の各ドレイン電流id2とid4の和は、ドレイン電流id1とid3の和と同じである。また、NMOSトランジスタM2とM4の各ゲートが接続され、該接続部がNMOSトランジスタM2のドレインに接続されている。これらのことから、NMOSトランジスタM2及びM4の各ゲート電圧は、ドレイン電流id2とid4で決まる電圧に設定され、該電圧が基準電圧Vrになる。 In the state where the PMOS transistors M5 and M6 are turned on, the depletion type NMOS transistors M1 and M3 are each biased to 0. Therefore, specific drain currents id1 and id3 flow correspondingly to the respective drains of the depletion type NMOS transistors M1 and M3. The sum of the drain currents id2 and id4 of the NMOS transistors M2 and M4 is the same as the sum of the drain currents id1 and id3. Further, the gates of the NMOS transistors M2 and M4 are connected, and the connection portion is connected to the drain of the NMOS transistor M2. Accordingly, the gate voltages of the NMOS transistors M2 and M4 are set to voltages determined by the drain currents id2 and id4, and the voltages become the reference voltage Vr.
基準電圧Vrの温度特性は、基準電圧発生回路2で使用しているMOSトランジスタのゲート幅Wとゲート長Lの比W/Lを変えることで制御することができる。図6の温度特性S2の場合は、デプレッション型NMOSトランジスタM1とM3のW/Lを小さくするか、NMOSトランジスタM2とM4のW/Lを大きくすることで、目標とする図6の温度特性S1に近づけることができる。
また、温度特性が図6のS3の場合は、デプレッション型NMOSトランジスタM1とM3のW/Lを大きくするか、NMOSトランジスタM2とM4のW/Lを小さくすることで、図6の温度特性S1に近づけることができる。
The temperature characteristics of the reference voltage Vr can be controlled by changing the ratio W / L of the gate width W and the gate length L of the MOS transistor used in the reference
When the temperature characteristic is S3 in FIG. 6, the W / L of the depletion type NMOS transistors M1 and M3 is increased, or the W / L of the NMOS transistors M2 and M4 is decreased to reduce the temperature characteristic S1 in FIG. Can be approached.
しかし、完成した半導体装置ではMOSトランジスタの素子面積を減らしたり増やしたりすることはできないことから、図1の回路のようにデプレッション型NMOSトランジスタM1とNMOSトランジスタM2の各々に、半導体スイッチをなすPMOSトランジスタM5とM6を介して並列に接続したデプレッション型NMOSトランジスタM3とNMOSトランジスタM4を備え、PMOSトランジスタM5又はM6をオフさせることでMOSトランジスタのW/Lの値を変えたのと同じ効果を持たせることができる。
例えば、基準電圧Vrの温度特性が図6のS2の場合は、PMOSトランジスタM5をオフさせることで、該温度特性を図6のS1に近づけることができるが、デプレッション型NMOSトランジスタM3のドレイン電流id3がなくなってしまう。このため、NMOSトランジスタM2とM4の各ドレイン電流が減少し、図7で示すように、基準電圧Vrは温度特性S2から温度特性S1に低下する。
However, since the completed semiconductor device cannot reduce or increase the element area of the MOS transistor, a PMOS transistor that forms a semiconductor switch in each of the depletion type NMOS transistor M1 and the NMOS transistor M2 as in the circuit of FIG. A depletion type NMOS transistor M3 and an NMOS transistor M4 connected in parallel via M5 and M6 are provided, and by turning off the PMOS transistor M5 or M6, the same effect as changing the W / L value of the MOS transistor is provided. be able to.
For example, when the temperature characteristic of the reference voltage Vr is S2 in FIG. 6, the temperature characteristic can be brought close to S1 in FIG. 6 by turning off the PMOS transistor M5, but the drain current id3 of the depletion type NMOS transistor M3. Will disappear. For this reason, the drain currents of the NMOS transistors M2 and M4 decrease, and the reference voltage Vr decreases from the temperature characteristic S2 to the temperature characteristic S1, as shown in FIG.
また、基準電圧Vrが温度特性S3である場合は、PMOSトランジスタM6をオフさせることで、該温度特性をS1に近づけることができるが、NMOSトランジスタM4のドレイン電流id4がなくなってしまう。このため、デプレッション型NMOSトランジスタM1とM3のドレイン電流id1とid3がすべてNMOSトランジスタM2のドレイン電流id2になることから、基準電圧Vrは、図7に示すように温度特性S3から温度特性S1に上昇する。
このように、基準電圧発生回路2でトリミングを行うと、基準電圧Vrの温度特性は改善されるが、基準電圧Vrが変動してしまうため、定電圧回路1の出力電圧Voも変動してしまう。このことから、基準電圧発生回路2のトリミングを施した後、出力電圧Voの調整が必要になる。
When the reference voltage Vr has the temperature characteristic S3, the temperature characteristic can be brought close to S1 by turning off the PMOS transistor M6, but the drain current id4 of the NMOS transistor M4 is lost. Therefore, since the drain currents id1 and id3 of the depletion type NMOS transistors M1 and M3 all become the drain current id2 of the NMOS transistor M2, the reference voltage Vr increases from the temperature characteristic S3 to the temperature characteristic S1 as shown in FIG. To do.
As described above, when the trimming is performed by the reference
誤差増幅回路4は、基準電圧Vrと分圧電圧Vo1との差電圧を増幅して出力トランジスタM15のゲートに出力する。出力電圧検出回路3は、出力トランジスタM15のドレインと接地電圧Vssとの間に直列に接続された4個の抵抗R10〜R13で構成されている。定電圧回路1の出力電圧Voは、下記(a)〜(d)式で示すように、ヒューズF10とF11の切断の組み合わせによって調整することができ、基準電圧Vrの温度特性を調整した後、出力電圧検出回路3でトリミングを行うことで、所望の出力電圧Voに調整することができる。
The
ヒューズF10及びF11が共に切断されていない場合、出力電圧Voは下記(a)式のようになる。
Vo=Vr×{(r10+r13)/r13}………………(a)
ヒューズF10だけを切断した場合、出力電圧Voは下記(b)式のようになる。
Vo=Vr×{(r10+r11+r13)/r13}………………(b)
ヒューズF11だけを切断した場合、出力電圧Voは下記(c)式のようになる。
Vo=Vr×{(r10+r12+r13)/(r12+r13)}………………(c)
ヒューズF10及びF11が共に切断された場合、出力電圧Voは下記(d)式のようになる。
Vo=Vr×{(r10+r11+r12+r13)/(r12+r13)}………………(d)
なお、前記(a)〜(d)式において、r10〜r13は抵抗R10〜R13の抵抗値を示している。
When the fuses F10 and F11 are not cut, the output voltage Vo is expressed by the following equation (a).
Vo = Vr × {(r10 + r13) / r13} (a)
When only the fuse F10 is cut, the output voltage Vo is expressed by the following equation (b).
Vo = Vr × {(r10 + r11 + r13) / r13} (b)
When only the fuse F11 is cut, the output voltage Vo is expressed by the following equation (c).
Vo = Vr × {(r10 + r12 + r13) / (r12 + r13)} (c)
When the fuses F10 and F11 are both cut, the output voltage Vo is expressed by the following equation (d).
Vo = Vr × {(r10 + r11 + r12 + r13) / (r12 + r13)} (d)
In the equations (a) to (d), r10 to r13 indicate resistance values of the resistors R10 to R13.
このようなことから、定電圧回路1の調整手順は以下のようになる。
第1の工程では、
(1) 定電圧回路1に通電を行い、基準電圧Vrの電圧値と定電圧回路1の消費電流を測定する。消費電流を測定するとき、テスト信号TEST1がハイレベルのときとローレベルのときの消費電流の差から、デプレッション型NMOSトランジスタM3の0バイアス電流を間接的に測定することができる。
(2) これらの測定値と、過去の製造データを比較することで、基準電圧発生回路2の温度特性を予測することができる。温度特性の予測値から、基準電圧発生回路2の第1トリミング回路11と第2トリミング回路12のトリミング方法を決定する。
(3) 前記(2)で決定したトリミング状態になるようにテスト信号TEST1及びTEST2の各信号レベルを設定し、第1トリミング回路11及び第2トリミング回路12にそれぞれ入力する。
(4) 定電圧回路1の出力電圧Voを測定する。
(5) 測定した出力電圧Voに基づいて出力電圧検出回路3のヒューズF10及びF11のトリミング内容を決定する。
For this reason, the adjustment procedure of the
In the first step,
(1) Energize the
(2) The temperature characteristics of the reference
(3) The signal levels of the test signals TEST1 and TEST2 are set so as to be in the trimming state determined in (2), and are input to the
(4) The output voltage Vo of the
(5) The trimming contents of the fuses F10 and F11 of the output
次に、第2の工程では、
(1) 前記第1の工程の(2)で決定した内容に基づいて、基準電圧発生回路2のヒューズF1〜F4を選択的に切断する。
(2) 出力電圧検出回路3のヒューズF10,F11を前記第1の工程の(5)で決定された内容に基づいて選択的に切断する。
このように、相互に関連する特性を備えた複数箇所の回路に関わるトリミングを、前記第2の工程のように1つの工程にまとめて行うことができ、工程の短縮を図ることができる。更に、従来のようにヒューズと半導体スイッチをなすMOSトランジスタを直列に接続せずに、半導体スイッチをなすMOSトランジスタをオン/オフするための制御回路側にヒューズを設けるようにしたため、半導体スイッチと回路間の配線を短くすることができ、半導体装置内での回路レイアウトが単純になるようにすることができ、レイアウトの複雑化に伴う特性劣化を防止することができる。
Next, in the second step,
(1) The fuses F1 to F4 of the reference
(2) The fuses F10 and F11 of the output
In this manner, trimming related to a plurality of circuits having mutually related characteristics can be performed in one process as in the second process, and the process can be shortened. Further, since the fuse and the MOS transistor forming the semiconductor switch are not connected in series as in the prior art, the fuse is provided on the control circuit side for turning on / off the MOS transistor forming the semiconductor switch. The wiring between the terminals can be shortened, the circuit layout in the semiconductor device can be simplified, and the characteristic deterioration due to the complicated layout can be prevented.
なお、前記説明では、半導体スイッチM5及びM6にPMOSトランジスタを使用した場合を例にして示したが、半導体スイッチが使用される回路の電位によってNMOSトランジスタや、デプレッション型のMOSトランジスタを使用してもよい。また、半導体スイッチM5及びM6に、図2で示すような、PMOSトランジスタとNMOSトランジスタを組み合わせたアナログスイッチとインバータからなるスイッチ回路を使用してもよい。 In the above description, a case where PMOS transistors are used as the semiconductor switches M5 and M6 is shown as an example. However, depending on the potential of the circuit in which the semiconductor switches are used, an NMOS transistor or a depletion type MOS transistor may be used. Good. Further, as the semiconductor switches M5 and M6, a switch circuit composed of an analog switch and an inverter combining a PMOS transistor and an NMOS transistor as shown in FIG. 2 may be used.
また、図3は、本発明の第1の実施の形態における半導体装置のトリミング回路の他の構成例を示した図であり、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3における図1との相違点は、第1トリミング回路11及び第2トリミング回路12の回路構成を変えたことにある。
図3において、第1トリミング回路11は、PMOSトランジスタM5、インバータINV31、抵抗R31,R32及びヒューズF31〜F33からなり、第2トリミング回路12は、PMOSトランジスタM6、インバータINV35、抵抗R35,R36及びヒューズF35〜F37からなる。
FIG. 3 is a diagram showing another configuration example of the trimming circuit of the semiconductor device according to the first embodiment of the present invention. In FIG. 3, the same or similar parts as those in FIG. The description is omitted here, and only the differences from FIG. 1 are described.
3 differs from FIG. 1 in that the circuit configurations of the
In FIG. 3, the
電源電圧Vdd2と接地電圧Vssとの間には、ヒューズF31、抵抗R31、R32及びヒューズF32が直列に接続され、抵抗R31とR32との接続部はPMOSトランジスタM5のゲートに接続されている。また、テスト信号TEST1は、インバータINV31で信号レベルが反転された後、ヒューズF33を介して抵抗R31と抵抗R32の接続部に入力される。同様に、電源電圧Vdd2と接地電圧Vssとの間には、ヒューズF35、抵抗R35、R36及びヒューズF36が直列に接続され、抵抗R35とR36との接続部はPMOSトランジスタM6のゲートに接続されている。また、テスト信号TEST2は、インバータINV35で信号レベルが反転された後、ヒューズF37を介して抵抗R35と抵抗R36の接続部に入力される。 A fuse F31, resistors R31 and R32, and a fuse F32 are connected in series between the power supply voltage Vdd2 and the ground voltage Vss, and a connection portion between the resistors R31 and R32 is connected to the gate of the PMOS transistor M5. Further, the signal level of the test signal TEST1 is inverted by the inverter INV31, and then input to the connection portion of the resistor R31 and the resistor R32 via the fuse F33. Similarly, a fuse F35, resistors R35 and R36, and a fuse F36 are connected in series between the power supply voltage Vdd2 and the ground voltage Vss, and a connection portion between the resistors R35 and R36 is connected to the gate of the PMOS transistor M6. Yes. Further, the signal level of the test signal TEST2 is inverted by the inverter INV35, and then input to the connection portion of the resistors R35 and R36 via the fuse F37.
このような構成において、ヒューズF31〜F33が切断される前は、テスト信号TEST1がインバータINV31を介してPMOSトランジスタM5のゲートに入力される。トリミングによって、ヒューズF31をカットするとPMOSトランジスタM5をオンさせ、ヒューズF32をカットするとPMOSトランジスタM5をオフさせることができる。ヒューズF31又はF32をカットした後、ヒューズF33をカットし、PMOSトランジスタM5がテスト信号TEST1の影響を受けないようにする。同様に、ヒューズF35〜F37が切断される前は、テスト信号TEST2がインバータINV35を介してPMOSトランジスタM6のゲートに入力される。トリミングによって、ヒューズF35をカットするとPMOSトランジスタM6をオンさせ、ヒューズF36をカットするとPMOSトランジスタM6をオフさせることができる。ヒューズF35又はF36をカットした後、ヒューズF37をカットし、PMOSトランジスタM6がテスト信号TEST2の影響を受けないようにする。このようにすることにより、図1と同じような効果を得ることができる。 In such a configuration, the test signal TEST1 is input to the gate of the PMOS transistor M5 via the inverter INV31 before the fuses F31 to F33 are cut. By trimming, when the fuse F31 is cut, the PMOS transistor M5 can be turned on, and when the fuse F32 is cut, the PMOS transistor M5 can be turned off. After the fuse F31 or F32 is cut, the fuse F33 is cut so that the PMOS transistor M5 is not affected by the test signal TEST1. Similarly, before the fuses F35 to F37 are cut, the test signal TEST2 is input to the gate of the PMOS transistor M6 via the inverter INV35. By trimming, when the fuse F35 is cut, the PMOS transistor M6 can be turned on, and when the fuse F36 is cut, the PMOS transistor M6 can be turned off. After the fuse F35 or F36 is cut, the fuse F37 is cut so that the PMOS transistor M6 is not affected by the test signal TEST2. By doing in this way, the effect similar to FIG. 1 can be acquired.
また、図4は、本発明の第1の実施の形態における半導体装置のトリミング回路の他の構成例を示した図であり、図4では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図4における図1との相違点は、第1トリミング回路11及び第2トリミング回路12の回路構成を変えたことにある。
図4において、第1トリミング回路11は、PMOSトランジスタM5、インバータINV41、抵抗R41,R42及びヒューズF41,F42からなり、第2トリミング回路12は、PMOSトランジスタM6、インバータINV45、抵抗R45,R46及びヒューズF45,F46からなる。
FIG. 4 is a diagram showing another configuration example of the trimming circuit of the semiconductor device according to the first embodiment of the present invention. In FIG. 4, the same or similar parts as those in FIG. The description is omitted here, and only the differences from FIG. 1 are described.
4 differs from FIG. 1 in that the circuit configurations of the
4, the
電源電圧Vdd2と接地電圧Vssとの間には、抵抗R41、ヒューズF41、F42及び抵抗R42が直列に接続され、ヒューズF41とF42との接続部はPMOSトランジスタM5のゲートに接続されている。また、テスト信号TEST1は、インバータINV41で信号レベルが反転された後、ヒューズF42と抵抗R42との接続部に入力される。同様に、電源電圧Vdd2と接地電圧Vssとの間には、抵抗R45、ヒューズF45、F46及び抵抗R46が直列に接続され、ヒューズF45とF46との接続部はPMOSトランジスタM6のゲートに接続されている。また、テスト信号TEST2は、インバータINV45で信号レベルが反転された後、ヒューズF46と抵抗R46との接続部に入力される。 A resistor R41, fuses F41 and F42, and a resistor R42 are connected in series between the power supply voltage Vdd2 and the ground voltage Vss, and a connection portion between the fuses F41 and F42 is connected to the gate of the PMOS transistor M5. The test signal TEST1 is input to the connection portion between the fuse F42 and the resistor R42 after the signal level is inverted by the inverter INV41. Similarly, a resistor R45, fuses F45 and F46, and a resistor R46 are connected in series between the power supply voltage Vdd2 and the ground voltage Vss, and the connection portion between the fuses F45 and F46 is connected to the gate of the PMOS transistor M6. Yes. The test signal TEST2 is input to the connection portion between the fuse F46 and the resistor R46 after the signal level is inverted by the inverter INV45.
このような構成において、ヒューズF41及びF42が切断される前は、テスト信号TEST1がインバータINV41を介してPMOSトランジスタM5のゲートに入力される。トリミングによって、ヒューズF41のみをカットするとPMOSトランジスタM5をオンさせ、ヒューズF42のみをカットするとPMOSトランジスタM5をオフさせることができる。ヒューズF41又はF42をカットした後は、テスト信号TEST1をハイレベルに固定する。このため、インバータINV41の出力端はローレベルになることから、抵抗R42に電流を供給することがなく消費電流の増加を防止でき、トリミングでヒューズをカットして設定したPMOSトランジスタM5の動作に影響を与えることもない。 In such a configuration, the test signal TEST1 is input to the gate of the PMOS transistor M5 via the inverter INV41 before the fuses F41 and F42 are cut. By trimming, when only the fuse F41 is cut, the PMOS transistor M5 can be turned on, and when only the fuse F42 is cut, the PMOS transistor M5 can be turned off. After the fuse F41 or F42 is cut, the test signal TEST1 is fixed at a high level. For this reason, since the output terminal of the inverter INV41 is at a low level, an increase in current consumption can be prevented without supplying current to the resistor R42, and the operation of the PMOS transistor M5 set by cutting the fuse by trimming is affected. Never give.
同様に、ヒューズF45及びF46が切断される前は、テスト信号TEST2がインバータINV45を介してPMOSトランジスタM6のゲートに入力される。トリミングによって、ヒューズF45のみをカットするとPMOSトランジスタM6をオンさせ、ヒューズF46のみをカットするとPMOSトランジスタM6をオフさせることができる。ヒューズF45又はF46をカットした後は、テスト信号TEST2をハイレベルに固定する。このため、インバータINV45の出力端はローレベルになることから、抵抗R46に電流を供給することがなく消費電流の増加を防止でき、トリミングでヒューズをカットして設定したPMOSトランジスタM6の動作に影響を与えることもない。このようにすることにより、図1と同じような効果を得ることができる。 Similarly, before the fuses F45 and F46 are cut, the test signal TEST2 is input to the gate of the PMOS transistor M6 via the inverter INV45. By trimming, if only the fuse F45 is cut, the PMOS transistor M6 can be turned on, and if only the fuse F46 is cut, the PMOS transistor M6 can be turned off. After the fuse F45 or F46 is cut, the test signal TEST2 is fixed at a high level. For this reason, since the output terminal of the inverter INV45 is at a low level, an increase in current consumption can be prevented without supplying current to the resistor R46, and the operation of the PMOS transistor M6 set by cutting the fuse by trimming is affected. Never give. By doing in this way, the effect similar to FIG. 1 can be acquired.
なお、前記説明では説明を簡単にするために、基準電圧発生回路2に含まれるトリミング可能なデプレション型NMOSトランジスタM3とNMOSトランジスタM4がそれぞれ1つの場合を例にして説明したが、定電圧回路1が要求する仕様に応じて、トリミング可能なMOSトランジスタの数を増やすようにしてもよい。また、出力電圧Voにおいても、要求される仕様に応じて、出力電圧検出回路3におけるトリミング可能な抵抗を必要な数だけ増やすようにしてもよい。
In the above description, in order to simplify the description, the case where each of the trimming depletion type NMOS transistor M3 and the NMOS transistor M4 included in the reference
1 定電圧回路
2 基準電圧発生回路
3 出力電圧検出回路
4 誤差増幅回路
11 第1トリミング回路
12 第2トリミング回路
M5,M6 PMOSトランジスタ
M15 出力トランジスタ
OR1,OR2 OR回路
F1〜F4,F10,F11,F31〜F33,F35〜F37,F41,F42,F45,F46 ヒューズ
R1〜R4,R31,R32,R35,R36,R41,R42,R45,R46 抵抗
INV31,INV35,INV41,INV45 インバータ
DESCRIPTION OF
Claims (11)
前記トリミング回路は、
制御電極に入力された制御信号に応じてスイッチングを行う半導体スイッチと、
前記ヒューズを有し、該ヒューズの切断に応じて該半導体スイッチをオン又はオフさせ、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行う制御回路と、
を備え、
前記制御回路は、
切断されると前記半導体スイッチをオンさせる第1のヒューズと、
切断されると前記半導体スイッチをオフさせる第2のヒューズと、
を備え、
前記第1及び第2の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行うことを特徴とする半導体装置。 In a semiconductor device having one or more trimming circuits that perform trimming by cutting a fuse,
The trimming circuit includes:
A semiconductor switch that performs switching according to a control signal input to the control electrode;
Having the fuse, turning on or off the semiconductor switch in response to cutting of the fuse, and turning on / off the semiconductor switch in response to a test signal input from the outside in an initial state where the fuse is not cut A control circuit for controlling,
With
The control circuit includes:
A first fuse that turns on the semiconductor switch when disconnected;
A second fuse that turns off the semiconductor switch when disconnected;
With
Wherein the initial state in which the first and second of each fuse is not cut, respectively, wherein a performing on / off control of the semiconductor switch in response to the test signal inputted from the outside.
所定の基準電圧を生成すると共に前記出力端子の電圧に比例した比例電圧を生成し該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を備えた定電圧回路を有する半導体装置において、
前記出力電圧制御部は、
2つの電界効果トランジスタのゲート電極の仕事関数差を用いて前記基準電圧を生成する基準電圧発生回路を備え、
該基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御をそれぞれ行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズを有し、該選択されたヒューズの切断に応じて前記各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路と、
からなるトリミング回路を備え、
前記制御回路は、前記ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン/オフ制御を行うことを特徴とする半導体装置。 An output transistor for outputting a current corresponding to a signal input to the control electrode from the input terminal to the output terminal;
An output voltage controller that generates a predetermined reference voltage and generates a proportional voltage proportional to the voltage of the output terminal, amplifies a difference between the reference voltage and the proportional voltage, and outputs the amplified voltage to the control electrode of the output transistor;
In a semiconductor device having a constant voltage circuit comprising:
The output voltage controller is
A reference voltage generating circuit for generating the reference voltage using a work function difference between gate electrodes of two field effect transistors;
The reference voltage generation circuit includes:
Each semiconductor switch that performs switching in accordance with a control signal input to the control electrode, and performs parallel connection control of the same type of field effect transistor with respect to each field effect transistor,
A control circuit which has each fuse selectively cut by trimming and changes the temperature characteristic of the reference voltage by turning on or off each semiconductor switch according to the cutting of the selected fuse;
A trimming circuit consisting of
Wherein the control circuit, the fuses are disconnected which do such have Initial state, semi-conductor devices you and performs on / off control of the respective semiconductor switches in response to the test signal inputted from the outside.
切断されると対応する前記半導体スイッチをオンさせる各第1のヒューズと、
切断されると対応する前記半導体スイッチをオフさせる各第2のヒューズと、
を備え、
前記第1及び第2の各ヒューズがそれぞれ切断されていない前記初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチのオン/オフ制御を行うことを特徴とする請求項2記載の半導体装置。 The control circuit includes:
Each first fuse that turns on the corresponding semiconductor switch when disconnected,
Each second fuse that turns off the corresponding semiconductor switch when disconnected;
With
To the initial state in which the first and second of each fuse is not cut, respectively, according to claim 2, wherein the performing on / off control of the respective semiconductor switches in response to the test signal input from the outside semiconductor device.
前記出力端子の電圧を分圧して前記比例電圧を生成する出力電圧検出回路を備え、
該出力電圧検出回路は、
前記出力端子の電圧を分圧する複数の抵抗からなる抵抗回路と、
該抵抗回路の所定の抵抗に対応して設けられた、トリミングによって選択的に切断される1つ以上の第3のヒューズと、
を備え、
該第3のヒューズが選択的に切断されることによって、前記比例電圧を生成する際の分圧比が変えられることを特徴とする請求項2又は3記載の半導体装置。 The output voltage controller is
An output voltage detection circuit that divides the voltage of the output terminal to generate the proportional voltage;
The output voltage detection circuit includes:
A resistor circuit comprising a plurality of resistors for dividing the voltage of the output terminal;
One or more third fuses provided corresponding to a predetermined resistance of the resistor circuit and selectively cut by trimming;
With
4. The semiconductor device according to claim 2 , wherein the voltage dividing ratio when the proportional voltage is generated is changed by selectively cutting the third fuse .
前記第1及び第2の各ヒューズがそれぞれ切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うことを特徴とする半導体装置のトリミング方法。 A semiconductor switch that performs switching in response to a control signal input to the control electrode; a first fuse that turns on the semiconductor switch when disconnected; and a second fuse that turns off the semiconductor switch when disconnected. A control circuit for turning on or off the semiconductor switch in response to cutting of each of the first and second fuses, and a trimming method for a semiconductor device in which trimming is performed by cutting each of the fuses.
In an initial state where each of the first and second fuses is not cut, on / off control of the semiconductor switch is performed in accordance with a test signal input from the outside,
Determining the state of the semiconductor switch;
It said test signal regardless of the trimming method of the semi-conductor device you characterized in that the execution selection of cutting of the fuse as the state of the semiconductor switch is maintained in which the determined.
2つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置のトリミング方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うことを特徴とする半導体装置のトリミング方法。 An output transistor for outputting a current corresponding to a signal input to the control electrode from the input terminal to the output terminal;
A reference voltage generating circuit for generating a predetermined reference voltage using a work function difference between the gate electrodes of two field effect transistors, and an output voltage detecting circuit for generating a proportional voltage proportional to the voltage of the output terminal. An output voltage control unit that amplifies the difference between the proportional voltage and the output voltage to the control electrode of the output transistor;
A constant voltage circuit having
The reference voltage generation circuit includes:
There line switching according to a control signal input to a control electrode, wherein the row Cormorant respective semiconductor switches connected in parallel control of the same type of field effect transistor for each of the field effect transistor,
It turns on or off the respective semiconductor switch in response to the disconnection of the fuses are selectively cleaved by trimming, in trimming method of a semiconductor device having a trimming circuit comprising a control circuit for Ru changing the temperature characteristic of the reference voltage ,
Each semiconductor switch is turned on or off according to a test signal input from the outside in an initial state where each of the fuses is not cut,
Determining the desired of the condition of each semiconductor switch temperature characteristics are obtained in the reference voltage,
A trimming method for a semiconductor device, wherein execution selection of cutting of each fuse is performed so that the determined state of each semiconductor switch is maintained regardless of the test signal.
前記第1及び第2の各ヒューズがそれぞれ切断されていない初期状態に、外部から入力されたテスト信号に応じて前記半導体スイッチのオン/オフ制御を行い、
該半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うことを特徴とする半導体装置の製造方法。 A semiconductor switch that performs switching in response to a control signal input to the control electrode; a first fuse that turns on the semiconductor switch when disconnected; and a second fuse that turns off the semiconductor switch when disconnected. And a control circuit for turning on or off the semiconductor switch in response to cutting of each of the first and second fuses, and a method of manufacturing a semiconductor device in which trimming is performed by cutting each of the fuses.
In an initial state where each of the first and second fuses is not cut, on / off control of the semiconductor switch is performed in accordance with a test signal input from the outside,
Determining the state of the semiconductor switch;
It said test signal regardless of the method of manufacturing a semi-conductor device you characterized in that the execution selection of cutting of the fuse as the state of the semiconductor switch is maintained in which the determined.
2つの電界効果トランジスタのゲート電極の仕事関数差を用いて所定の基準電圧を生成する基準電圧発生回路及び前記出力端子の電圧に比例した比例電圧を生成する出力電圧検出回路を備え、該基準電圧と該比例電圧との差分を増幅して前記出力トランジスタの制御電極に出力する出力電圧制御部と、
を有する定電圧回路を有し、
前記基準電圧発生回路は、
制御電極に入力された制御信号に応じてスイッチングを行い、前記各電界効果トランジスタに対する同じ種類の電界効果トランジスタの並列接続制御を行う各半導体スイッチと、
トリミングによって選択的に切断される各ヒューズの切断に応じて該各半導体スイッチをオン又はオフさせて、前記基準電圧の温度特性を変える制御回路とからなるトリミング回路を有する半導体装置の製造方法において、
前記各ヒューズが切断されていない初期状態に、外部から入力されたテスト信号に応じて前記各半導体スイッチをオン又はオフさせ、
前記基準電圧の所望の温度特性が得られる該各半導体スイッチの状態を決定し、
前記テスト信号に関係なく、該決定した各半導体スイッチの状態が維持されるように前記各ヒューズの切断の実行選択を行うことを特徴とする半導体装置の製造方法。 An output transistor for outputting a current corresponding to a signal input to the control electrode from the input terminal to the output terminal;
A reference voltage generating circuit for generating a predetermined reference voltage using a work function difference between the gate electrodes of two field effect transistors, and an output voltage detecting circuit for generating a proportional voltage proportional to the voltage of the output terminal. An output voltage control unit that amplifies the difference between the proportional voltage and the output voltage to the control electrode of the output transistor;
A constant voltage circuit having
The reference voltage generation circuit includes:
There line switching according to a control signal input to a control electrode, wherein the row Cormorant respective semiconductor switches connected in parallel control of the same type of field effect transistor for each of the field effect transistor,
It turns on or off the respective semiconductor switch in response to the disconnection of the fuses are selectively cleaved by trimming, in the manufacturing method of a semiconductor device having a trimming circuit comprising a control circuit for Ru changing the temperature characteristic of the reference voltage ,
Each semiconductor switch is turned on or off according to a test signal input from the outside in an initial state where each of the fuses is not cut,
Determining the desired the state of each semiconductor switch temperature characteristics are obtained in the reference voltage,
A method of manufacturing a semiconductor device, comprising: performing cutting selection of each fuse so that the determined state of each semiconductor switch is maintained regardless of the test signal.
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