JP4780287B2 - DC / DC converter - Google Patents

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Description

本発明は、ＤＣ／ＤＣコンバータに関し、特に、昇圧型ＤＣ／ＤＣコンバータに関する。 The present invention relates to a DC / DC converter, in particular, it relates to a step-up DC / DC converter.

この技術分野において周知のように、ＤＣ／ＤＣコンバータとは、ある電圧レベルの直流電圧（電源入力電圧）を他の電圧レベルの直流電圧（電源出力電圧）に変換する電力変換器のことをいう。ＤＣ／ＤＣコンバータはスイッチングレギュレータとも呼ばれる。ここで、電源入力電圧の電圧レベルよりも電源出力電圧の電圧レベルが高いＤＣ／ＤＣコンバータは昇圧型ＤＣ／ＤＣコンバータと呼ばれ、電源入力電圧の電圧レベルよりも電源出力電圧の電圧レベルが低いＤＣ／ＤＣコンバータは降圧型ＤＣ／ＤＣコンバータと呼ばれる。本発明は、特に、昇圧型ＤＣ／ＤＣコンバータに係る。   As is well known in this technical field, a DC / DC converter refers to a power converter that converts a DC voltage (power supply input voltage) at a certain voltage level into a DC voltage (power supply output voltage) at another voltage level. . The DC / DC converter is also called a switching regulator. Here, a DC / DC converter in which the voltage level of the power supply output voltage is higher than the voltage level of the power supply input voltage is called a step-up DC / DC converter, and the voltage level of the power supply output voltage is lower than the voltage level of the power supply input voltage. The DC / DC converter is called a step-down DC / DC converter. The present invention particularly relates to a step-up DC / DC converter.

昇圧型ＤＣ／ＤＣコンバータでは、トランジスタをスイッチング素子として用い、これをスイッチングさせ、電源入力電圧をいったん交流電圧に変えて、インダクタやトランスなどのインダクタンス素子によって電圧を昇圧した後、整流することによって、電源入力電圧を電源出力電圧に変換する。   In a step-up DC / DC converter, a transistor is used as a switching element, this is switched, a power supply input voltage is once changed to an AC voltage, a voltage is boosted by an inductance element such as an inductor or a transformer, and then rectified. Converts power input voltage to power output voltage.

図１を参照して、従来の昇圧型ＤＣ／ＤＣコンバータ１０について説明する。昇圧型ＤＣ／ＤＣコンバータ１０には、電源入力端子ＶＩＮと、スイッチ端子ＳＷと、電源出力端子ＶＯＵＴと、フィードバック端子ＦＢとを持つ。電源入力端子ＶＩＮと接地端子との間には、図示しない入力電源から電源入力電圧Ｖinが印加される。電源入力電圧Ｖinは例えば１２Ｖである。   A conventional step-up DC / DC converter 10 will be described with reference to FIG. The step-up DC / DC converter 10 has a power input terminal VIN, a switch terminal SW, a power output terminal VOUT, and a feedback terminal FB. A power input voltage Vin is applied from an input power source (not shown) between the power input terminal VIN and the ground terminal. The power supply input voltage Vin is, for example, 12V.

電源入力端子ＶＩＮとスイッチ端子ＳＷとの間には、インダクタＬ１が接続されている。すなわち、インダクタＬ１の一端は電源入力端子ＶＩＮに接続され、インダクタＬ１の他端は、スイッチ端子ＳＷに接続されている。   An inductor L1 is connected between the power input terminal VIN and the switch terminal SW. That is, one end of the inductor L1 is connected to the power input terminal VIN, and the other end of the inductor L1 is connected to the switch terminal SW.

スイッチ端子ＳＷと電源出力端子ＶＯＵＴとの間にはショットキーバリアダイオードＳＢＤが接続されている。すなわち、ショットキーバリアダイオードＳＢＤのアノードはスイッチ端子ＳＷに接続され、ショットキーバリアダイオードＳＢＤのカソードは電源出力端子ＶＯＵＴに接続されている。   A Schottky barrier diode SBD is connected between the switch terminal SW and the power supply output terminal VOUT. That is, the anode of the Schottky barrier diode SBD is connected to the switch terminal SW, and the cathode of the Schottky barrier diode SBD is connected to the power output terminal VOUT.

電源出力端子ＶＯＵＴと接地端子との間には、出力コンデンサＣoutが接続されている。この出力コンデンサＣoutの両端間には電源入力電圧Ｖinよりも高い電源出力電圧Ｖoutが生成される。電源出力電圧Ｖoutは例えば３２Ｖである。図示の例では、出力コンデンサＣoutは１μＦの容量値を持つ。   An output capacitor Cout is connected between the power supply output terminal VOUT and the ground terminal. A power supply output voltage Vout higher than the power supply input voltage Vin is generated between both ends of the output capacitor Cout. The power supply output voltage Vout is, for example, 32V. In the illustrated example, the output capacitor Cout has a capacitance value of 1 μF.

出力コンデンサＣoutと並列に第１及び第２の抵抗器Ｒ１、Ｒ２が直列に接続されている。詳述すると、第１の抵抗器Ｒ１の一端は出力端子ＶＯＵＴに接続され、第１の抵抗器Ｒ１の他端は第２の抵抗器Ｒ２の一端に接続され、第２の抵抗器Ｒ２の他端は接地端子に接続されている。第１の抵抗器Ｒ１と第２の抵抗器Ｒ２との接続点はフィードバック端子ＦＢに接続されている。図示の例において、第１の抵抗器Ｒ１は１５０ｋΩの抵抗値を持ち、第２の抵抗器Ｒ２は１０ｋΩの抵抗値を持つ。したがって、電源出力電圧Ｖoutが３２Ｖの場合、フィードバック端子ＦＢには２Ｖのフィードバック電圧ＶＦＢが現れる。 First and second resistors R1 and R2 are connected in series in parallel with the output capacitor Cout. More specifically, one end of the first resistor R1 is connected to the output terminal VOUT, the other end of the first resistor R1 is connected to one end of the second resistor R2, and other than the second resistor R2. The end is connected to the ground terminal. A connection point between the first resistor R1 and the second resistor R2 is connected to the feedback terminal FB. In the illustrated example, the first resistor R1 has a resistance value of 150 kΩ, and the second resistor R2 has a resistance value of 10 kΩ. Therefore, when the power supply output voltage Vout is 32V, a feedback voltage VFB of 2V appears at the feedback terminal FB.

とにかく、第１及び第２の抵抗器Ｒ１、Ｒ２の組み合わせは、電源出力電圧Ｖoutを検出して、フィードバック電圧ＶＦＢを出力する出力電圧検圧手段（分圧器）として動作する。 In any case, the combination of the first and second resistors R1 and R2 operates as output voltage detection means (voltage divider) that detects the power supply output voltage Vout and outputs the feedback voltage VFB .

スイッチ端子ＳＷと接地端子との間には、スイッチング素子１１が接続されている。図示のスイッチング素子１１は、制御端子としてゲートを持つＮチャネルＦＥＴで構成されている。スイッチング素子１１はインダクタＬ１を周期的に接地端子へショートするためのものである。インダクタＬ１をショートすると、インダクタＬ１に磁気的エネルギーが蓄えられる。このショートが解除されると、インダクタＬ１の両端の電圧と直流入力電圧Ｖinとが組み合わさった電圧が、ショットキーバリアダイオードＳＢＤを介して、昇圧電圧（電源出力電圧）Ｖoutとして出力コンデンサＣoutに蓄えられる。尚、スイッチング素子１１のオン／オフは、後述するパルス幅変調（ＰＷＭ）信号によって制御される。   A switching element 11 is connected between the switch terminal SW and the ground terminal. The illustrated switching element 11 is composed of an N-channel FET having a gate as a control terminal. The switching element 11 is for periodically shorting the inductor L1 to the ground terminal. When the inductor L1 is short-circuited, magnetic energy is stored in the inductor L1. When this short circuit is released, a voltage obtained by combining the voltage across the inductor L1 and the DC input voltage Vin is stored in the output capacitor Cout as a boosted voltage (power supply output voltage) Vout via the Schottky barrier diode SBD. It is done. Note that on / off of the switching element 11 is controlled by a pulse width modulation (PWM) signal described later.

昇圧型ＤＣ／ＤＣコンバータ１０は、発振器（ＯＳＣ）１２と、基準電圧発生回路１３と、ソフトスタート回路１４と、誤差増幅器１５と、パルス幅変調（ＰＷＭ）比較器１６とを更に有する。   The step-up DC / DC converter 10 further includes an oscillator (OSC) 12, a reference voltage generation circuit 13, a soft start circuit 14, an error amplifier 15, and a pulse width modulation (PWM) comparator 16.

発振器１２は、電源入力端子ＶＩＮと接地端子との間に接続され、三角波の発振信号を発振する。三角波の発振信号の代わりに、発振器１２はノコギリ波の発振信号を発振しても良い。   The oscillator 12 is connected between the power input terminal VIN and the ground terminal, and oscillates a triangular wave oscillation signal. Instead of the triangular wave oscillation signal, the oscillator 12 may oscillate a sawtooth wave oscillation signal.

基準電圧発生回路１３は、電源入力端子ＶＩＮと接地端子との間に接続され、基準電圧Ｖrefを発生する。図示の例では、基準電圧発生回路１３は、２Ｖの基準電圧Ｖrefを発生する。この基準電圧Ｖrefは、後述するソフトスタート回路１４を介して、誤差増幅器１５の反転入力端子に印加される。誤差増幅器１５の非反転入力端子には、前述したフィードバック端子ＦＢからフィードバック電圧ＶＦＢが供給される。誤差増幅器１５は、ソフトスタート回路１４の出力電圧とフィードバック電圧ＶＦＢとの間の差を求めて、誤差信号を出力する。誤差信号はＰＷＭ比較器１６の反転入力端子に供給される。ＰＷＭ比較器１６の非反転入力端子には、発振器１２からの発振信号が供給される。ＰＷＭ比較器１６は、誤差信号と発振信号とを比較して、上記パルス幅変調（ＰＷＭ）信号をスイッチング素子１１のゲートへ供給する。 The reference voltage generation circuit 13 is connected between the power input terminal VIN and the ground terminal, and generates the reference voltage Vref. In the illustrated example, the reference voltage generation circuit 13 generates a reference voltage Vref of 2V. This reference voltage Vref is applied to the inverting input terminal of the error amplifier 15 via a soft start circuit 14 described later. The feedback voltage V FB is supplied from the feedback terminal FB described above to the non-inverting input terminal of the error amplifier 15. The error amplifier 15 obtains a difference between the output voltage of the soft start circuit 14 and the feedback voltage V FB and outputs an error signal. The error signal is supplied to the inverting input terminal of the PWM comparator 16. The oscillation signal from the oscillator 12 is supplied to the non-inverting input terminal of the PWM comparator 16. The PWM comparator 16 compares the error signal and the oscillation signal and supplies the pulse width modulation (PWM) signal to the gate of the switching element 11.

このような構成の昇圧型ＤＣ／ＤＣコンバータ１０において、入力電源を投入すると、ソフトスタート回路１４により、誤差増幅器１５の反転入力端子の電位は０Ｖから２Ｖの基準電圧Ｖrefまでゆっくりと立ち上がる。これにより、電源出力電圧Ｖoutの昇圧スピードを押さえて、電源出力端子ＶＯＵＴへの突入電流等を抑えている。   In the step-up DC / DC converter 10 having such a configuration, when the input power is turned on, the soft start circuit 14 causes the potential of the inverting input terminal of the error amplifier 15 to slowly rise from 0V to a reference voltage Vref of 2V. Thereby, the step-up speed of the power supply output voltage Vout is suppressed, and the inrush current to the power supply output terminal VOUT is suppressed.

尚、本発明に関連する先行技術文献として、ソフトスタートが働く電源立上げ時から、帰還回路により負荷側出力を出力設定電圧に維持する通常動作時へ移行する際に発生するオーバシュート電圧を抑制するようにした「スイッチングレギュレータ」が知られている（例えば、特許文献１参照）。この特許文献１に開示されているスイッチングレギュレータでは、三角波電圧を発生する三角波発生器と、誤差増幅器と、ソフトスタート回路とを備え、コンパレータは、ソフトスタート回路の出力電圧と誤差増幅器の出力電圧との低い方の電圧と三角波電圧とを比較している。そして、ソフトスタート回路と誤差増幅器との間にクランプ回路を設け、ソフトスタート回路の出力から誤差増幅器の出力までの上限値を設定している。   In addition, as a prior art document related to the present invention, an overshoot voltage generated when a power supply is activated to start a normal operation in which the load side output is maintained at an output set voltage by a feedback circuit is suppressed. A “switching regulator” is known (see, for example, Patent Document 1). The switching regulator disclosed in Patent Document 1 includes a triangular wave generator that generates a triangular wave voltage, an error amplifier, and a soft start circuit. The comparator includes an output voltage of the soft start circuit and an output voltage of the error amplifier. The lower voltage is compared with the triangular wave voltage. A clamp circuit is provided between the soft start circuit and the error amplifier, and an upper limit value from the output of the soft start circuit to the output of the error amplifier is set.

特開２００４−３６４３９３号公報JP 2004-364393 A

しかしながら、従来の昇圧型ＤＣ／ＤＣコンバータ１０は、電源投入時等に各回路部品の電位が不安定なときに、誤動作が起き易いという問題がある。   However, the conventional step-up DC / DC converter 10 has a problem that malfunction is likely to occur when the potential of each circuit component is unstable when the power is turned on.

図２にその誤動作の一例を示す。図２において、（Ａ）は電源出力端子ＶＯＵＴでの電源出力電圧Ｖoutを示し、（Ｂ）はスイッチ端子ＳＷでの電圧ＶＳＷを示し、（Ｃ）はフィードバック端子ＦＢでのフィードバック電圧ＶＦＢを示し、（Ｄ）はインダクタＬ１に入力する入力電流Ｉinを示す。 FIG. 2 shows an example of the malfunction. 2, the (A) shows the power supply output voltage Vout at the power output terminal VOUT, (B) shows the voltage V SW at the switching terminal SW, (C) is a feedback voltage V FB at the feedback terminal FB (D) shows the input current Iin input to the inductor L1.

図２の例では、時刻が０．０秒で入力電源を投入し、その後、時刻が１．０ミリ秒で、制御をオンとした例である。ソフトスタート回路１４は、時刻が１．０ミリ秒から３．０ミリ秒までの２ミリ秒間の間、動作している。換言すれば、ソフトスタート回路１４は、制御がオンした１．０ミリ秒の時刻で動作を開始し、２ミリ秒の時間をかけて、誤差増幅器１５の反転入力端子の電位を、０Ｖから２Ｖの基準電圧Ｖrefまでゆっくりと立ち上げている。   In the example of FIG. 2, the input power is turned on at the time of 0.0 seconds, and then the control is turned on at the time of 1.0 milliseconds. The soft start circuit 14 is operating for 2 milliseconds from 1.0 millisecond to 3.0 milliseconds. In other words, the soft start circuit 14 starts to operate at a time of 1.0 milliseconds when the control is turned on, and changes the potential of the inverting input terminal of the error amplifier 15 from 0V to 2V over a period of 2 milliseconds. Slowly up to the reference voltage Vref.

制御をオンした１．０ミリ秒の時刻の直後に、インダクタＬ１へは４００ｍＡのピーク電流であるパルス状の入力電流Ｉinが流れている。これにより、図２（Ｂ）に示されるように、スイッチ端子ＳＷでの電圧ＶＳＷが脈動し、図２（Ａ）及び（Ｃ）に示されるように、電源出力電圧Ｖout及びフィードバック電圧ＶＦＢも急激に上昇していることが分かる。すなわち、制御をオンとした直後に、従来の昇圧型ＤＣ／ＤＣコンバータ１０において誤動作が起きている。 Immediately after the 1.0 millisecond time point when the control is turned on, a pulsed input current Iin having a peak current of 400 mA flows to the inductor L1. Thus, as shown in FIG. 2 (B), the voltage V SW at the switching terminal SW is pulsated, as shown in FIG. 2 (A) and (C), power supply output voltage Vout and the feedback voltage V FB It can be seen that the rate is rising rapidly. That is, a malfunction occurs in the conventional step-up DC / DC converter 10 immediately after the control is turned on.

また、従来の誤差増幅器１５では、ループゲインを下げるために、その出力段に位相補償用のコンデンサ及び抵抗器を接続している。   Further, in the conventional error amplifier 15, a phase compensation capacitor and a resistor are connected to the output stage in order to reduce the loop gain.

図３に従来の昇圧型ＤＣ／ＤＣコンバータ１０の電源投入時の動作を説明するためのタイムチャートを示す。図３において、（Ａ）は電源入力電圧Ｖinを示し、（Ｂ）は誤差増幅器１５の出力電圧を示し、（Ｃ）は電源出力電圧Ｖoutを示す。   FIG. 3 shows a time chart for explaining the operation of the conventional step-up DC / DC converter 10 when the power is turned on. 3A shows the power supply input voltage Vin, FIG. 3B shows the output voltage of the error amplifier 15, and FIG. 3C shows the power supply output voltage Vout.

電源投入時、従来のＤＣ／ＤＣコンバータ１０では、誤差増幅器１５の出力電圧は位相補償用コンデンサの充電のために、論理ハイレベルに張り付いた状態で立ち上がる（図３（Ｂ）参照）。誤差増幅器１５の出力電圧が論理ハイレベルに張り付いている期間Ｔ１の間、ＤＣ／ＤＣコンバータ１０の電源出力電圧Ｖoutは急激に上がり続けてしまう。電源投入後からこの期間Ｔ１の間中、ＤＣ／ＤＣコンバータ１０の電源出力電圧Ｖoutは上がり続けるため、従来の昇圧型ＤＣ／ＤＣコンバータ１０では目的の電源出力電圧を得ることが出来ない（図３（Ｃ）参照）。尚、上記期間Ｔ１は、例えば、数ミリ秒である。 When the power is turned on, in the conventional DC / DC converter 10, the output voltage of the error amplifier 15 rises in a state where it is stuck to a logic high level in order to charge the phase compensation capacitor (see FIG. 3B). During the period T 1 in which the output voltage of the error amplifier 15 is stuck to a logic high level, the power supply output voltage Vout of the DC / DC converter 10 would continue to rise sharply. During after power-on of the period T 1, since the power supply output voltage Vout of the DC / DC converter 10 continues to rise, it is impossible to obtain a power supply output voltage of a conventional step-up DC / DC converter 10 Purpose (Figure 3 (C)). Incidentally, the period T 1 is, for example, several milliseconds.

尚、上記特許文献１に開示されたスイッチングレギュレータは、ソフトスタート回路の配置が、図１に示したような本発明が対象としているＤＣ／ＤＣコンバータとは異なり、構成が全く相違するものである。   Note that the switching regulator disclosed in Patent Document 1 is different in configuration from the DC / DC converter in which the arrangement of the soft start circuit is the subject of the present invention as shown in FIG. .

したがって、本発明の課題は、電源投入時の誤動作を防止することが出来るＤＣ／ＤＣコンバータを提供することにある。   Therefore, the subject of this invention is providing the DC / DC converter which can prevent the malfunctioning at the time of power activation.

本発明の第１の態様によれば、発振信号を発振する発振器（１２）と、基準電圧（Ｖref）を発生する基準電圧発生回路（１３）と、前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路（１４）と、電源出力電圧（Ｖout）を検出してフィードバック電圧（ＶＦＢ）を出力する出力電圧検出手段（Ｒ１，Ｒ２）と、前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器（１５）と、前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタ（Ｌ１）に接続されたスイッチング素子（１１）へ供給するパルス幅変調比較器（１６Ａ）であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子（１１）をオンすることにより前記インダクタ（Ｌ１）へ入力電流を流して前記インダクタ（Ｌ１）に磁気的エネルギーを蓄えさせる、前記パルス幅変調器（１６Ａ）と、前記電源投入時に、前記パルス幅変調比較器の出力電圧を所定の期間（Ｔ ２ ）だけ強制的に実質的に零電位にするイニシャル回路（１８Ａ）と、有するＤＣ／ＤＣコンバータ（１０Ｂ）であって、前記イニシャル回路（１８Ａ）は、一端が接地端子に接続されたコンデンサ（Ｃ３）と、前記コンデンサの他端に接続され、制御回路のオンに応答して、前記コンデンサを充電する充電手段（Ｍ１４〜Ｍ１７）と、前記コンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが抵抗器（Ｒ６）を介して電源入力端子（ＶＩＮ）に接続された第１のＮチャネルＦＥＴから成り、前記コンデンサ（Ｃ３）の充電期間に等しい前記所定の期間（Ｔ ２ ）の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段（Ｍ１８）と、前記パルス幅変調比較器（１６Ａ）の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器（１６Ａ）の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記パルス幅変調比較器の出力端子を実質的に零電位にして、前記スイッチング素子（１１）をオフにし、前記インダクタ（Ｌ１）に流れる前記入力電流を前記所定の期間（Ｔ ２ ）だけ零にするスイッチ手段（Ｍ１９）と、を有することを特徴とするＤＣ／ＤＣコンバータ（１０Ｂ）が得られる。 According to the first aspect of the present invention, an oscillator (12) that oscillates an oscillation signal, a reference voltage generation circuit (13) that generates a reference voltage (Vref), and the reference voltage generation circuit are connected and turned on. A soft start circuit (14) that outputs a voltage that gradually increases from 0V to the reference voltage, and output voltage detection means (R1, R2) that detects a power supply output voltage (Vout) and outputs a feedback voltage (V FB ) ), The difference between the output voltage of the soft start circuit and the feedback voltage, and an error amplifier (15) that outputs an error signal, and the error signal and the oscillation signal are compared, and a pulse width modulation signal a generates a pulse width modulation comparator for supplying to the inductor connected to the switching element (L1) (11) (16A ), said switch by the pulse width modulated signal On / off grayed element, the cause switching element (11) by supplying an input current to said inductor (L1) by turning on the stored magnetic energy to said inductor (L1), said pulse width modulator (16A ), And an initial circuit (18A) forcing the output voltage of the pulse width modulation comparator to substantially zero potential for a predetermined period (T 2 ) when the power is turned on, and a DC / DC converter (10B) The initial circuit (18A) is connected to the capacitor (C3) having one end connected to the ground terminal and the other end of the capacitor, and charges the capacitor in response to turning on of the control circuit. A first gate is connected to the charging means (M14 to M17) and the other end of the capacitor, a first source is connected to the ground terminal, and a first drain is connected Comprises a first N-channel FET connected via anti vessels the (R6) to the power input terminal (VIN), during said predetermined time period is equal to the charging period of the capacitor (C3) (T 2), said first 1 is connected between the output terminal of the pulse width modulation comparator (16A) and the ground terminal, and the second drain is connected to the second drain. And a second source connected to the ground terminal and a second drain connected to the output terminal of the pulse width modulation comparator (16A). By turning on in response to the signal, the output terminal of the pulse width modulation comparator is made substantially zero potential, the switching element (11) is turned off, and the current flows through the inductor (L1). Wherein said input current predetermined period (T 2) by the switching means (M19) to zero, DC / DC converter, characterized in Rukoto to have a (10B) is obtained.

本発明の第２の態様によれば、発振信号を発振する発振器（１２）と、基準電圧（Ｖref）を発生する基準電圧発生回路（１３）と、前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路（１４）と、電源出力電圧（Ｖout）を検出してフィードバック電圧（ＶＦＢ）を出力する出力電圧検出手段（Ｒ１，Ｒ２）と、前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器（１５Ａ；１５Ｂ）と、前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタ（Ｌ１）に接続されたスイッチング素子（１１）へ供給するパルス幅変調比較器（１６Ａ）であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子（１１）をオンすることにより前記インダクタ（Ｌ１）へ入力電流を流して前記インダクタ（Ｌ１）に磁気的エネルギーを蓄えさせる、前記パルス幅変調器（１６Ａ）と、前記電源投入時に、前記誤差増幅器及び前記パルス幅変調比較器の両方の出力電圧を所定の期間（Ｔ ２ ）だけ強制的に実質的に零電位にするイニシャル回路（１８Ｂ）と、を有するＤＣ／ＤＣコンバータ（１０Ｃ）であって、前記イニシャル回路（１８Ｂ）は、一端が接地端子に接続された第１のコンデンサ（Ｃ３）と、前記第１のコンデンサの他端に接続され、制御回路のオンに応答して、前記第１のコンデンサを充電する充電手段（Ｍ１４〜Ｍ１７）と、前記第１のコンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが第１の抵抗器（Ｒ６）を介して電源入力端子（ＶＩＮ）に接続された第１のＮチャネルＦＥＴから成り、前記第１のコンデンサ（Ｃ３）の充電期間に等しい前記所定の期間（Ｔ ２ ）の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段（Ｍ１８）と、前記誤差増幅器（１５Ａ；１５Ｂ）及び前記パルス幅変調比較器（１６Ａ）の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器（１６Ａ）の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記誤差増幅器（１５Ａ；１５Ｂ）及び前記パルス幅変調比較器（１６Ａ）の出力端子を実質的に零電位にして、前記スイッチング素子（１１）をオフにし、前記インダクタ（Ｌ１）に流れる前記入力電流を前記所定の期間（Ｔ ２ ）だけ零にする第１のスイッチ手段（Ｍ１９）と、を有し、前記誤差増幅器（１５Ａ；１５Ｂ）は、中間ノード（Ｂ）と当該誤差増幅器の出力端子との間に、位相補償用の第２のコンデンサ（Ｃ１）と第２の抵抗器（Ｒ５）とを含む出力段であって、前記中間ノード（Ｂ）に第３のゲートが接続され、電源入力端子に第３のソースが接続された第１のＰチャネルＦＥＴ（Ｍ１０）と、該第１のＰチャネルＦＥＴの第３のドレインに第４のゲートが接続され、第４のソースが前記誤差増幅器の出力端子に接続された第３のＮチャネルＦＥＴ（Ｍ１２）とを有する、前記出力段と、前記第３のＮチャネルＦＥＴの第４のドレインと前記電源入力端子との間に接続され、前記第３のＮチャネルＦＥＴの第４のドレインに第５のドレインが接続され、第５のゲートに前記イニシャル信号を受け、第５のソースが前記電源入力端子に接続された第２のＰチャネルＦＥＴから成り、前記イニシャル信号に応答してオフすることより、前記第３のＮチャネルＦＥＴに貫通電流が流れるのを阻止する第２のスイッチ手段（Ｍ１３）と、前記電源入力端子と前記中間ノード（Ｂ）との間に接続され、前記中間ノードに第６のドレインが接続され、第６のゲートに前記イニシャル信号を反転した信号を受け、第６のソースが前記電源入力端子に接続された第３のＰチャネルＦＥＴから成り、前記イニシャル信号を反転した信号に応答してオンすることにより、前記位相補償用の第２のコンデンサの充電を急速に行うための第３のスイッチ手段（Ｍ１１）と、を有することを特徴とするＤＣ／ＤＣコンバータ（１０Ｃ）が得られる。 According to the second aspect of the present invention, an oscillator (12) that oscillates an oscillation signal, a reference voltage generation circuit (13) that generates a reference voltage (Vref), and the reference voltage generation circuit are connected and turned on. A soft start circuit (14) that outputs a voltage that gradually increases from 0V to the reference voltage, and output voltage detection means (R1, R2) that detects a power supply output voltage (Vout) and outputs a feedback voltage (V FB ) ), And the difference between the output voltage of the soft start circuit and the feedback voltage, and an error amplifier (15A; 15B) that outputs an error signal is compared with the error signal and the oscillation signal to obtain a pulse width. a generates a modulated signal PWM comparator for supplying to the inductor (L1) connected to a switching element (11) (16A), before the said pulse width modulated signal The switching element is turned on / off, causing accumulated magnetic energy of the switching element (11) by supplying an input current to said inductor (L1) by turning on the said inductor (L1), said pulse width modulator (16A ) and, before the SL at power, and the error amplifier and the pulse width both of the output voltage a predetermined time period modulation comparator (T 2) by forcing substantially initial circuit to zero voltage (18B), The initial circuit (18B) includes a first capacitor (C3) having one end connected to a ground terminal and the other end of the first capacitor. Charging means (M14 to M17) for charging the first capacitor in response to turning on of the control circuit, and a first gate connected to the other end of the first capacitor A first N channel FET having a first source connected to the ground terminal and a first drain connected to a power input terminal (VIN) via a first resistor (R6), Means (M18) for outputting a logic H level initial signal from the first drain during the predetermined period (T 2 ) equal to the charging period of the first capacitor (C3) ; and the error amplifier (15A; 15B) and an output terminal of the pulse width modulation comparator (16A) and the ground terminal, a second gate is connected to the first drain, and a second source is connected to the ground terminal. The second drain is composed of a second N-channel FET connected to the output terminal of the pulse width modulation comparator (16A), and is turned on in response to the initial signal, whereby the error amplifier (1 5A; 15B) and the output terminal of the pulse width modulation comparator (16A) are set to substantially zero potential, the switching element (11) is turned off, and the input current flowing through the inductor (L1) is set to the predetermined value. First switch means (M19) for zeroing for a period (T 2 ), and the error amplifier (15A; 15B) is between the intermediate node (B) and the output terminal of the error amplifier, An output stage including a second capacitor (C1) for phase compensation and a second resistor (R5), a third gate is connected to the intermediate node (B), and a third input terminal is connected to the power input terminal. A first P-channel FET (M10) connected to the source of the first P-channel FET, a fourth gate connected to the third drain of the first P-channel FET, and the fourth source connected to the output terminal of the error amplifier. Connected third N channel ET (M12), connected between the output stage, the fourth drain of the third N-channel FET and the power input terminal, and connected to the fourth drain of the third N-channel FET. A fifth drain is connected, the initial signal is received by a fifth gate, and a fifth source is formed of a second P-channel FET connected to the power input terminal, and is turned off in response to the initial signal. Thus, the second switch means (M13) for preventing a through current from flowing through the third N-channel FET is connected between the power input terminal and the intermediate node (B), and the intermediate node A sixth drain is connected to the first gate, a sixth gate receives a signal obtained by inverting the initial signal, and a sixth source includes a third P-channel FET connected to the power input terminal. DC switch comprising third switch means (M11) for rapidly charging the second capacitor for phase compensation by turning on in response to a signal obtained by inverting the initial signal. / DC converter (10C) is obtained.

上記ＤＣ／ＤＣコンバータにおいて、前記所定の期間が、前記ソフトスタート回路がその出力電圧を０Ｖから前記基準電圧まで上昇するのに要する時間より短くて良い。上記ＤＣ／ＤＣコンバータは昇圧型であって良い。   In the DC / DC converter, the predetermined period may be shorter than the time required for the soft start circuit to increase its output voltage from 0V to the reference voltage. The DC / DC converter may be a boost type.

尚、上記括弧内の符号は、本発明の理解を容易にするために付したものであり、一例にすぎず、これらに限定されないのは勿論である。   In addition, the code | symbol in the said parenthesis is attached | subjected in order to make an understanding of this invention easy, and it is only an example, and of course is not limited to these.

本発明では、イニシャル回路が、電源投入時に、誤差増幅器及びパルス幅変調比較器のうち少なくとも一方の出力電圧を所定の期間だけ強制的に実質的に零電位にするので、電源投入時の誤動作を防止することができるという効果を奏する。   In the present invention, the initial circuit forcibly sets the output voltage of at least one of the error amplifier and the pulse width modulation comparator to substantially zero potential for a predetermined period when the power is turned on. There is an effect that it can be prevented.

以下、図面を参照して、本発明の実施の形態について詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図４を参照して、本発明の第１の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータ１０Ａについて説明する。図示の昇圧型ＤＣ／ＤＣコンバータ１０Ａは、イニシャル回路１８を更に備えていると共に、誤差増幅器が後述するように変更されている点を除いて、図１に示した従来の昇圧型ＤＣ／ＤＣコンバータ１０と同様の構成を有し、動作をする。従って、誤差増幅器に１５Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。   With reference to FIG. 4, a step-up DC / DC converter 10A according to a first embodiment of the present invention will be described. The step-up DC / DC converter 10A shown in FIG. 1 further includes an initial circuit 18 and the conventional step-up DC / DC converter shown in FIG. 1 except that the error amplifier is changed as will be described later. 10 has the same configuration and operates. Therefore, the reference numeral 15A is attached to the error amplifier. Components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted for the sake of simplicity.

図示のイニシャル回路１８は、ソフトスタート回路１４が動作を開始した時点から所定の期間（後述する）だけ誤差増幅器１５Ａの出力電圧を強制的に実質的に零電位にする回路である。   The illustrated initial circuit 18 is a circuit for forcibly setting the output voltage of the error amplifier 15A to substantially zero potential for a predetermined period (described later) from the time when the soft start circuit 14 starts operation.

図５を参照して、図４に図示した昇圧型ＤＣ／ＤＣコンバータ１０Ａの動作について説明する。図５において、（Ａ）は電源出力端子ＶＯＵＴでの電源出力電圧Ｖoutを示し、（Ｂ）はスイッチ端子ＳＷでの電圧ＶＳＷを示し、（Ｃ）はフィードバック端子ＦＢでのフィードバック電圧ＶＦＢを示し、（Ｄ）は出力コンデンサＣoutへ流れ込む出力電流Ｉoutを示し、（Ｅ）はインダクタＬ１に入力する入力電流Ｉinを示す。 With reference to FIG. 5, the operation of the step-up DC / DC converter 10A shown in FIG. 4 will be described. 5, the (A) shows the power supply output voltage Vout at the power output terminal VOUT, (B) shows the voltage V SW at the switching terminal SW, (C) is a feedback voltage V FB at the feedback terminal FB (D) shows the output current Iout flowing into the output capacitor Cout, and (E) shows the input current Iin input to the inductor L1.

図５の例では、時刻が０．１ミリ秒で入力電源を投入し、その後、時刻が１．０ミリ秒で、制御をオンとした例である。ソフトスタート回路１４は、時刻が１．０ミリ秒から３．０ミリ秒までの２ミリ秒間の間、動作している。換言すれば、ソフトスタート回路１４は、制御がオンした１．０ミリ秒の時刻で動作を開始し、２ミリ秒の時間をかけて、誤差増幅器１５Ａの反転入力端子の電位を、０Ｖから２Ｖの基準電圧Ｖrefまでゆっくりと立ち上げている。   In the example of FIG. 5, the input power is turned on at a time of 0.1 milliseconds, and then the control is turned on at a time of 1.0 milliseconds. The soft start circuit 14 is operating for 2 milliseconds from 1.0 millisecond to 3.0 milliseconds. In other words, the soft start circuit 14 starts to operate at a time of 1.0 milliseconds when the control is turned on, and changes the potential of the inverting input terminal of the error amplifier 15A from 0V to 2V over a period of 2 milliseconds. Slowly up to the reference voltage Vref.

また、制御をオンした１．０ミリ秒の時刻から、イニシャル回路１８は、１．０ミリ秒の所定の期間だけ誤差増幅器１５Ａの出力電圧を強制的に実質的に零電位にする。その結果、図５（Ｅ）に示されるように、インダクタＬ１へ流れる入力電流Ｉinがその所定の期間の間だけ零となっている。これにより、図５（Ｂ）に示されるように、スイッチ端子ＳＷでの電圧ＶＳＷもその所定の期間の間、脈動することなく一定で、図５（Ａ）、（Ｃ）および（Ｄ）に示されるように、電源出力電圧Ｖout、フィードバック電圧ＶＦＢ、および出力電流Ｉoutもその所定の期間の間、一定となる。従って、制御をオンしても、昇圧型ＤＣ／ＤＣコンバータ１０Ａでは誤動作が起きることはない。 Further, from the time of 1.0 millisecond when the control is turned on, the initial circuit 18 forcibly sets the output voltage of the error amplifier 15A to substantially zero potential for a predetermined period of 1.0 millisecond. As a result, as shown in FIG. 5E, the input current Iin flowing to the inductor L1 is zero only during the predetermined period. Thus, as shown in FIG. 5 (B), between the voltage V SW also the predetermined period of the switch terminal SW, a constant without pulsation, FIG. 5 (A), the and (C) (D) As shown in FIG. 5, the power supply output voltage Vout, the feedback voltage V FB , and the output current Iout are also constant during the predetermined period. Therefore, even if the control is turned on, no malfunction occurs in the step-up DC / DC converter 10A.

すなわち、昇圧型ＤＣ／ＤＣコンバータ１０Ａは、電源投入時の誤動作を防止することができる。   That is, the step-up DC / DC converter 10A can prevent malfunction when the power is turned on.

次に、図６を参照して、図４に図示したイニシャル回路１８の具体的な回路例について、誤差増幅器１５Ａ及びインバータ回路２０と共に説明する。   Next, a specific circuit example of the initial circuit 18 shown in FIG. 4 will be described together with the error amplifier 15A and the inverter circuit 20 with reference to FIG.

最初に誤差増幅器１５Ａの回路例について説明する。誤差増幅器１５Ａは、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２を有する。第１のｎｐｎ形バイポーラトランジスタＱ１のベースは抵抗器Ｒ３を介してフィードバック端子ＦＢに接続されている。第２のｎｐｎ形バイポーラトランジスタＱ２のベースは抵抗器Ｒ４を介してソフトスタート回路１４の出力端子に接続されている。第１のｎｐｎ形バイポーラトランジスタＱ１のコレクタは、第１の電界効果トランジスタＭ１を介して電源入力端子ＶＩＮに接続されている。第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタは、第２の電界効果トランジスタＭ２を介して電源入力端子ＶＩＮに接続されている。   First, a circuit example of the error amplifier 15A will be described. The error amplifier 15A includes first and second npn-type bipolar transistors Q1 and Q2. The base of the first npn bipolar transistor Q1 is connected to the feedback terminal FB via a resistor R3. The base of the second npn-type bipolar transistor Q2 is connected to the output terminal of the soft start circuit 14 via a resistor R4. The collector of the first npn bipolar transistor Q1 is connected to the power supply input terminal VIN via the first field effect transistor M1. The collector of the second npn bipolar transistor Q2 is connected to the power supply input terminal VIN via the second field effect transistor M2.

詳述すると、第１及び第２の電界効果トランジスタＭ１及びＭ２の各々はＰチャネルＦＥＴから成る。第１の電界効果トランジスタＭ１のドレインとゲートは第１のｎｐｎ形バイポーラトランジスタＱ１のコレクタに接続され、第１の電界効果トランジスタＭ１のソースとサブストレートは電源入力端子ＶＩＮに接続されている。第２の電界効果トランジスタＭ２のドレインは第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタに接続され、第２の電界効果トランジスタＭ２のゲートは第１のｎｐｎ形バイポーラトランジスタＱ１のコレクタに接続され、第２の電界効果トランジスタＭ２のソースとサブストレートは電源入力端子に接続されている。すなわち、第１及び第２の電界効果トランジスタＭ１及びＭ２の組み合わせによってカレントミラー回路が構成されている。   More specifically, each of the first and second field effect transistors M1 and M2 comprises a P-channel FET. The drain and gate of the first field effect transistor M1 are connected to the collector of the first npn-type bipolar transistor Q1, and the source and substrate of the first field effect transistor M1 are connected to the power input terminal VIN. The drain of the second field effect transistor M2 is connected to the collector of the second npn bipolar transistor Q2, the gate of the second field effect transistor M2 is connected to the collector of the first npn bipolar transistor Q1, and the second The source and substrate of the field effect transistor M2 are connected to the power input terminal. That is, a current mirror circuit is configured by a combination of the first and second field effect transistors M1 and M2.

第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２のエミッタは、互いに接続されて、第３の電界効果トランジスタＭ３を介して接地されている。詳述すると、第３の電界効果トランジスタＭ３はＮチャネルＦＥＴから成る。第３の電界効果トランジスタＭ３のドレインは、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２のエミッタに接続されている。第３の電界効果トランジスタＭ３のソースとサブストレートは接地端子に接続されている。   The emitters of the first and second npn-type bipolar transistors Q1 and Q2 are connected to each other and grounded via the third field effect transistor M3. More specifically, the third field effect transistor M3 is composed of an N-channel FET. The drain of the third field effect transistor M3 is connected to the emitters of the first and second npn bipolar transistors Q1 and Q2. The source and substrate of the third field effect transistor M3 are connected to the ground terminal.

第３の電界効果トランジスタＭ３のゲートは、外部の電界効果トランジスタＭ０を介してバイアス回路（図示せず）に接続されている。詳述すると、電界効果トランジスタＭ０はＮチャネルＦＥＴから成る。電界効果トランジスタＭ０のゲートとドレインは、バイアス回路と第３の電界効果トランジスタＭ３のゲートとに接続されている。電界効果トランジスタＭ０のソースとサブストレートは接地端子に接続されている。従って、外部の電界効果トランジスタＭ０と第３の電界効果トランジスタＭ３との組み合わせによってカレントミラー回路が構成されている。   The gate of the third field effect transistor M3 is connected to a bias circuit (not shown) via an external field effect transistor M0. More specifically, the field effect transistor M0 is composed of an N-channel FET. The gate and drain of the field effect transistor M0 are connected to the bias circuit and the gate of the third field effect transistor M3. The source and substrate of the field effect transistor M0 are connected to the ground terminal. Therefore, a current mirror circuit is configured by a combination of the external field effect transistor M0 and the third field effect transistor M3.

第３の電界効果トランジスタＭ３のゲートは、第４の電界効果トランジスタＭ４のゲートに接続されている。第４の電界効果トランジスタＭ４はＮチャネルＦＥＴから成る。第４の電界効果トランジスタＭ４のソースとサブストレートは接地端子に接続されている。すなわち、外部の電界効果トランジスタＭ０と第４の電界効果トランジスタＭ４との組み合わせによってカレントミラー回路が構成されている。   The gate of the third field effect transistor M3 is connected to the gate of the fourth field effect transistor M4. The fourth field effect transistor M4 is composed of an N-channel FET. The source and substrate of the fourth field effect transistor M4 are connected to the ground terminal. That is, a current mirror circuit is configured by a combination of the external field effect transistor M0 and the fourth field effect transistor M4.

第４の電界効果トランジスタＭ４のドレインは、第５及び第６の電界効果トランジスタＭ５及びＭ６を介して電源入力端子ＶＩＮに接続されている。詳述すると、第５及び第６の電界効果トランジスタＭ５及びＭ６の各々はＰチャネルＦＥＴで構成されている。第５の電界効果トランジスタＭ５のドレインとゲートは、第４の電界効果トランジスタＭ４のドレインに接続されている。第５の電界効果トランジスタＭ５のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。第６の電界効果トランジスタＭ６のゲートは、第４の電界効果トランジスタＭ４のドレインに接続されている。第６の電界効果トランジスタＭ５のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。すなわち、第５及び第６の電界効果トランジスタＭ５及びＭ６の組み合わせによってカレントミラー回路が構成されている。   The drain of the fourth field effect transistor M4 is connected to the power supply input terminal VIN via the fifth and sixth field effect transistors M5 and M6. More specifically, each of the fifth and sixth field effect transistors M5 and M6 is composed of a P-channel FET. The drain and gate of the fifth field effect transistor M5 are connected to the drain of the fourth field effect transistor M4. The source and substrate of the fifth field effect transistor M5 are connected to the power input terminal VIN. The gate of the sixth field effect transistor M6 is connected to the drain of the fourth field effect transistor M4. The source and substrate of the sixth field effect transistor M5 are connected to the power input terminal VIN. That is, a current mirror circuit is configured by a combination of the fifth and sixth field effect transistors M5 and M6.

第６の電界効果トランジスタＭ６のドレインは、第７乃至第９の電界効果トランジスタＭ７、Ｍ８、およびＭ９を介して接地端子に接続されている。詳述すると、第７乃至第９の電界効果トランジスタＭ７〜Ｍ９の各々はＮチャネルＦＥＴから構成されている。第７の電界効果トランジスタＭ７のドレインとゲートは、第６の電界効果トランジスタＭ６のドレインに接続されている。第７の電界効果トランジスタＭ７のソースとサブストレートは、接地端子に接続されている。第８の電界効果トランジスタＭ８のゲートは、第６の電界効果トランジスタＭ６のドレインに接続されている。第８の電界効果トランジスタＭ８のソースとサブストレートは、接地端子に接続されている。すなわち、第７及び第８の電界効果トランジスタＭ７及びＭ８の組み合わせによってカレントミラー回路が構成されている。第９の電界効果トランジスタＭ９のゲートは、第６の電界効果トランジスタＭ６のドレインに接続されている。第９の電界効果トランジスタＭ９のソースとサブストレートは、接地端子に接続されている。すなわち、第７及び第９の電界効果トランジスタＭ７及びＭ９の組み合わせによってカレントミラー回路が構成されている。   The drain of the sixth field effect transistor M6 is connected to the ground terminal via the seventh to ninth field effect transistors M7, M8, and M9. More specifically, each of the seventh to ninth field effect transistors M7 to M9 is composed of an N-channel FET. The drain and gate of the seventh field effect transistor M7 are connected to the drain of the sixth field effect transistor M6. The source and substrate of the seventh field effect transistor M7 are connected to the ground terminal. The gate of the eighth field effect transistor M8 is connected to the drain of the sixth field effect transistor M6. The source and substrate of the eighth field effect transistor M8 are connected to the ground terminal. That is, the current mirror circuit is configured by a combination of the seventh and eighth field effect transistors M7 and M8. The gate of the ninth field effect transistor M9 is connected to the drain of the sixth field effect transistor M6. The source and substrate of the ninth field effect transistor M9 are connected to the ground terminal. That is, a current mirror circuit is configured by a combination of the seventh and ninth field effect transistors M7 and M9.

尚、第９の電界効果トランジスタＭ９のドレインは、誤差増幅器１５Ａの出力端子Ａに接続されている。   The drain of the ninth field effect transistor M9 is connected to the output terminal A of the error amplifier 15A.

第８の電界効果トランジスタＭ８のドレインは、第１０の電界効果トランジスタＭ１０を介して電源入力端子ＶＩＮに接続されている。詳述すると、第１０の電界効果トランジスタＭ１０はＰチャネルＦＥＴから構成されている。第１０の電界効果トランジスタＭ１０のドレインは第８の電界効果トランジスタＭ８のドレインに接続されている。第１０の電界効果トランジスタＭ１０のゲートは、第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタに接続されている。第１０の電界効果トランジスタＭ１０のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。   The drain of the eighth field effect transistor M8 is connected to the power supply input terminal VIN via the tenth field effect transistor M10. More specifically, the tenth field effect transistor M10 is composed of a P-channel FET. The drain of the tenth field effect transistor M10 is connected to the drain of the eighth field effect transistor M8. The gate of the tenth field effect transistor M10 is connected to the collector of the second npn bipolar transistor Q2. The source and substrate of the tenth field effect transistor M10 are connected to the power input terminal VIN.

尚、第１０の電界効果トランジスタＭ１０のゲート（第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタ）は、中間ノードＢに接続されている。この中間ノードＢは、コンデンサＣ１及び抵抗器Ｒ５を介して、誤差増幅器１５の出力端子Ａに接続されている。これらコンデンサＣ１と抵抗器Ｒ５は、誤差増幅器１５Ａのループゲインを下げるための位相補償用である。   Note that the gate of the tenth field effect transistor M10 (the collector of the second npn-type bipolar transistor Q2) is connected to the intermediate node B. The intermediate node B is connected to the output terminal A of the error amplifier 15 via the capacitor C1 and the resistor R5. The capacitor C1 and the resistor R5 are for phase compensation for reducing the loop gain of the error amplifier 15A.

すなわち、誤差増幅器１５Ａは、中間ノードＢと出力端子Ａとの間に、位相補償用のコンデンサＣ１と抵抗器Ｒ５とを含む出力段を備えている。   That is, the error amplifier 15A includes an output stage including a phase compensation capacitor C1 and a resistor R5 between the intermediate node B and the output terminal A.

従来の誤差増幅器１５とは異なり図示の誤差増幅器１５Ａでは、第１０の電界効果トランジスタＭ１０に第１１の電界効果トランジスタＭ１１が接続されている。詳述すると、第１１の電界効果トランジスタＭ１１はＰチャネルＦＥＴで構成されている。第１１の電界効果トランジスタＭ１１のドレインは第１０の電界効果トランジスタＭ１０のゲート（中間ノードＢ）に接続されている。第１１の電界効果トランジスタＭ１１のゲートは、後述するインバータ回路２０の出力端子に接続され、第１１の電界効果トランジスタＭ１１のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。後の説明で明らかになるように、この第１１の電界効果トランジスタＭ１１は、位相補償用コンデンサＣ１の充電を急速に行うためのものである。   Unlike the conventional error amplifier 15, in the illustrated error amplifier 15A, an eleventh field effect transistor M11 is connected to the tenth field effect transistor M10. More specifically, the eleventh field effect transistor M11 is composed of a P-channel FET. The drain of the eleventh field effect transistor M11 is connected to the gate (intermediate node B) of the tenth field effect transistor M10. A gate of the eleventh field effect transistor M11 is connected to an output terminal of an inverter circuit 20 described later, and a source and a substrate of the eleventh field effect transistor M11 are connected to a power supply input terminal VIN. As will be apparent from the following description, the eleventh field effect transistor M11 is for rapidly charging the phase compensation capacitor C1.

第１０の電界効果トランジスタＭ１０のドレインは、コンデンサＣ２を介して接地端子に接続されると共に、第１２の電界効果トランジスタＭ１２のゲートに接続されている。第１２の電界効果トランジスタＭ１２はＮチャネルＦＥＴで構成されている。第１２の電界効果トランジスタＭ１２のソースは第９の電界効果トランジスタＭ９のドレインに接続され、第１２の電界効果トランジスタＭ１２のサブストレートは接地端子に接続されている。すなわち、この第１２の電界効果トランジスタＭ１２は、誤差増幅器１５Ａの出力ソースフォロアを構成している。   The drain of the tenth field effect transistor M10 is connected to the ground terminal via the capacitor C2, and is also connected to the gate of the twelfth field effect transistor M12. The twelfth field effect transistor M12 is composed of an N-channel FET. The source of the twelfth field effect transistor M12 is connected to the drain of the ninth field effect transistor M9, and the substrate of the twelfth field effect transistor M12 is connected to the ground terminal. That is, the twelfth field effect transistor M12 constitutes an output source follower of the error amplifier 15A.

従来の誤差増幅器１５とは異なり図示の誤差増幅器１５Ａでは、第１２の電界効果トランジスタＭ１２のドレインは、第１３の電界効果トランジスタＭ１３のドレインを介して電源入力端子ＶＩＮに接続されている。詳述すると、第１３の電界効果トランジスタＭ１３はＰチャネルＦＥＴで構成されている。第１３の電界効果トランジスタＭ１３のドレインは、第１２の電界効果トランジスタＭ１２のドレインに接続されている。第１３の電界効果トランジスタＭ１３のゲートは、後述するイニシャル回路１８に接続されている。第１３の電界効果トランジスタＭ１３のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。   Unlike the conventional error amplifier 15, in the illustrated error amplifier 15A, the drain of the twelfth field effect transistor M12 is connected to the power supply input terminal VIN via the drain of the thirteenth field effect transistor M13. Specifically, the thirteenth field effect transistor M13 is composed of a P-channel FET. The drain of the thirteenth field effect transistor M13 is connected to the drain of the twelfth field effect transistor M12. The gate of the thirteenth field effect transistor M13 is connected to an initial circuit 18 described later. The source and substrate of the thirteenth field effect transistor M13 are connected to the power input terminal VIN.

このように、誤差増幅器１５Ａの出力ソースフォロアの電源側（電源入力端子ＶＩＮ）に第１３の電界効果トランジスタＭ１３を接続することによって、電源投入時に論理Ｈレベルをキープするイニシャル信号（後述する）によって、誤差増幅器１５Ａの出力電圧Ａが確実に論理Ｌレベルからスタートするようにしている。   In this way, by connecting the thirteenth field effect transistor M13 to the power source side (power input terminal VIN) of the output source follower of the error amplifier 15A, an initial signal (described later) that keeps the logic H level when the power is turned on. The output voltage A of the error amplifier 15A is surely started from the logic L level.

このような構成の誤差増幅器１５Ａは、第２のｎｐｎ形バイポーラトランジスタＱ２のベースに供給されるソフトスタート回路１４の出力電圧と、第１のｎｐｎ形バイポーラトランジスタＱ１のベースに供給されるフィードバック端子ＦＢからのフィードバック電圧ＶＦＢとの間の差を増幅して、その出力端子Ａから誤差信号を出力する。 The error amplifier 15A having such a configuration includes the output voltage of the soft start circuit 14 supplied to the base of the second npn bipolar transistor Q2 and the feedback terminal FB supplied to the base of the first npn bipolar transistor Q1. It amplifies the difference between the feedback voltage V FB from, and outputs an error signal from the output terminal a.

次に、イニシャル回路１８について説明する。図示のイニシャル回路１８は、第１４乃至第１９の電界効果トランジスタＭ１４〜Ｍ１９と、コンデンサＣ３と、抵抗器Ｒ６とから構成されている。   Next, the initial circuit 18 will be described. The illustrated initial circuit 18 includes fourteenth to nineteenth field effect transistors M14 to M19, a capacitor C3, and a resistor R6.

詳述すると、第１４及び第１５の電界効果トランジスタＭ１４及びＭ１５の各々はＮチャネルＦＥＴで構成されている。第１４の電界効果トランジスタＭ１４のゲートとドレインは、図示しないバイアス回路に接続されている。第１４の電界効果トランジスタＭ１４のソースとサブストレートは、接地端子に接続されている。第１５の電界効果トランジスタＭ１５のゲートは、第１４の電界効果トランジスタＭ１４のゲートに接続されている。第１５の電界効果トランジスタＭ１５のソースとサブストレートは、接地端子に接続されている。すなわち、第１４及び第１５の電界効果トランジスタＭ１４及びＭ１５の組み合わせによってカレントミラー回路が構成されている。   Specifically, each of the fourteenth and fifteenth field effect transistors M14 and M15 is composed of an N-channel FET. The gate and drain of the fourteenth field effect transistor M14 are connected to a bias circuit (not shown). The source and substrate of the fourteenth field effect transistor M14 are connected to the ground terminal. The gate of the fifteenth field effect transistor M15 is connected to the gate of the fourteenth field effect transistor M14. The source and substrate of the fifteenth field effect transistor M15 are connected to the ground terminal. That is, a current mirror circuit is configured by a combination of the fourteenth and fifteenth field effect transistors M14 and M15.

第１５の電界効果トランジスタＭ１５のドレインは、第１６及び第１７の電界効果トランジスタＭ１６及びＭ１７を介して電源入力端子ＶＩＮに接続されている。第１６及び第１７の電界効果トランジスタＭ１６及びＭ１７の各々はＰチャネルＦＥＴで構成されている。第１６の電界効果トランジスタＭ１６のゲートとドレインは、第１５の電界効果トランジスタＭ１５のドレインに接続されている。第１６の電界効果トランジスタＭ１６のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。第１７の電界効果トランジスタＭ１７のゲートは、第１６の電界効果トランジスタＭ１６のゲートに接続されている。第１７の電界効果トランジスタＭ１７のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。すなわち、第１６及び第１７の電界効果トランジスタＭ１６及びＭ１７の組み合わせによってカレントミラー回路が構成されている。   The drain of the fifteenth field effect transistor M15 is connected to the power supply input terminal VIN via the sixteenth and seventeenth field effect transistors M16 and M17. Each of the sixteenth and seventeenth field effect transistors M16 and M17 is composed of a P-channel FET. The gate and drain of the sixteenth field effect transistor M16 are connected to the drain of the fifteenth field effect transistor M15. The source and substrate of the sixteenth field effect transistor M16 are connected to the power input terminal VIN. The gate of the seventeenth field effect transistor M17 is connected to the gate of the sixteenth field effect transistor M16. The source and substrate of the seventeenth field effect transistor M17 are connected to the power input terminal VIN. That is, a current mirror circuit is configured by a combination of the sixteenth and seventeenth field effect transistors M16 and M17.

第１７の電界効果トランジスタＭ１７のドレインは、コンデンサＣ３を介して接地端子に接続されると共に、第１８の電界効果トランジスタＭ１８のゲートに接続されている。第１８の電界効果トランジスタＭ１８はＮチャネルＦＥＴで構成されている。第１８の電界効果トランジスタＭ１８のソースとサブストレートは、接地端子に接続されている。第１８の電界効果トランジスタＭ１８のドレインは、抵抗器Ｒ６を介して電源入力端子ＶＩＮに接続されている。   The drain of the seventeenth field effect transistor M17 is connected to the ground terminal via the capacitor C3, and is connected to the gate of the eighteenth field effect transistor M18. The eighteenth field effect transistor M18 is composed of an N-channel FET. The source and substrate of the eighteenth field effect transistor M18 are connected to the ground terminal. The drain of the eighteenth field effect transistor M18 is connected to the power supply input terminal VIN via the resistor R6.

尚、第１８の電界効果トランジスタＭ１８のドレインからイニシャル信号が出力される。そして、第１８の電界効果トランジスタＭ１８のドレインは、前述した誤差増幅器１５Ａの第１３の電界効果トランジスタＭ１３のゲートにも接続されている。   An initial signal is output from the drain of the eighteenth field effect transistor M18. The drain of the eighteenth field effect transistor M18 is also connected to the gate of the thirteenth field effect transistor M13 of the error amplifier 15A described above.

更に、第１８の電界効果トランジスタＭ１８のドレインは、第１９の電界効果トランジスタＭ１９のゲートにも接続されている。第１９の電界効果トランジスタＭ１９は、ＮチャネルＦＥＴで構成されている。第１９の電界効果トランジスタＭ１９のソースとサブストレートは、接地端子に接続されている。第１９の電界効果トランジスタＭ１９のドレインは、前述した誤差増幅器１５Ａの出力端子Ａに接続されている。   Further, the drain of the eighteenth field effect transistor M18 is also connected to the gate of the nineteenth field effect transistor M19. The nineteenth field effect transistor M19 is composed of an N-channel FET. The source and substrate of the nineteenth field effect transistor M19 are connected to the ground terminal. The drain of the nineteenth field effect transistor M19 is connected to the output terminal A of the error amplifier 15A described above.

図示の例では、第１９の電界効果トランジスタＭ１９はイニシャル回路１８に含まれているが、この第１９の電界効果トランジスタＭ１９は、誤差増幅器１５Ａに含まれてもよい。何故なら、この第１９の電界効果トランジスタＭ１９は、第１８の電界効果トランジスタＭ１８のドレインから出力される、電源投入時に論理Ｈレベルをキープするイニシャル信号によって、誤差増幅器１５Ａの出力電圧Ａを論理Ｌレベルに抑える働きをするトランジスタだからである。とにかく、第１９の電界効果トランジスタＭ１９は、出力端子Ａと接地端子との間に接続されて、イニシャル信号に応答してオンすることにより、出力端子Ａを実質的に零電位にする第１のスイッチ手段として働く。   In the illustrated example, the nineteenth field effect transistor M19 is included in the initial circuit 18, but the nineteenth field effect transistor M19 may be included in the error amplifier 15A. This is because the nineteenth field effect transistor M19 outputs the output voltage A of the error amplifier 15A to the logic L level by the initial signal output from the drain of the eighteenth field effect transistor M18 and keeping the logic H level when the power is turned on. This is because it is a transistor that works to suppress the level. In any case, the nineteenth field effect transistor M19 is connected between the output terminal A and the ground terminal, and is turned on in response to the initial signal, so that the output terminal A becomes substantially zero potential. Acts as a switch means.

次に、インバータ回路２０について説明する。インバータ回路２０は、第２０及び第２１の電界効果トランジスタＭ２０及びＭ２１から構成されている。第２０の電界効果トランジスタＭ２０はＰチャネルＦＥＴから構成され、第２１の電界効果トランジスタＭ２１はＮチャネルＦＥＴから構成されている。第２０及び第２１の電界効果トランジスタＭ２０及びＭ２１のゲートは、互いに接続されて、上記イニシャル回路１８の第１８の電界効果トランジスタＭ１８のドレインに接続されている。第２０の電界効果トランジスタＭ２０のソースとサブストレートは、電源入力端子ＶＩＮに接続されている。第２１の電界効果トランジスタＭ２１のソースとサブストレートは、接地端子に接続されている。第２０及び第２１の電界効果トランジスタＭ２０及びＭ２１のドレインは、互いに接続されて、上記誤差増幅器１５Ａの第１１の電界効果トランジスタＭ１１のゲートに接続されている。   Next, the inverter circuit 20 will be described. The inverter circuit 20 includes twentieth and twenty-first field effect transistors M20 and M21. The twentieth field effect transistor M20 is composed of a P-channel FET, and the twenty-first field effect transistor M21 is composed of an N-channel FET. The gates of the twentieth and twenty-first field effect transistors M20 and M21 are connected to each other and to the drain of the eighteenth field effect transistor M18 of the initial circuit 18. The source and substrate of the twentieth field effect transistor M20 are connected to the power input terminal VIN. The source and substrate of the twenty-first field effect transistor M21 are connected to the ground terminal. The drains of the twentieth and twenty-first field effect transistors M20 and M21 are connected to each other and to the gate of the eleventh field effect transistor M11 of the error amplifier 15A.

上述したように、従来の誤差増幅器１５と本発明に係る誤差増幅器１５Ａとの間の相違点は、本発明に係る誤差増幅器１５Ａが、第１１の電界効果トランジスタＭ１１と第１３の電界効果トランジスタＭ１３とを（場合によっては、第１９の電界効果トランジスタＭ１９をも）更に備えていることである。   As described above, the difference between the conventional error amplifier 15 and the error amplifier 15A according to the present invention is that the error amplifier 15A according to the present invention includes the eleventh field effect transistor M11 and the thirteenth field effect transistor M13. (In some cases, a nineteenth field effect transistor M19 is also provided).

次に、図７を参照して、図６に示した回路の動作について説明する。図７において、（Ａ）は電源入力電圧Ｖinを示し、（Ｂ）はイニシャル回路１８から出力されるイニシャル信号を示し、（Ｃ）は誤差増幅器１５Ａの出力電圧Ａを示し、（Ｄ）は昇圧型ＤＣ／ＤＣコンバータ１０Ａの電源出力電圧Ｖoutを示す。また、図６において、前述したように、誤差増幅器１５Ａの第２のｎｐｎ形バイポーラトランジスタＱ２のコレクタは中間ノードＢに接続されている。   Next, the operation of the circuit shown in FIG. 6 will be described with reference to FIG. 7A shows the power supply input voltage Vin, FIG. 7B shows the initial signal output from the initial circuit 18, FIG. 7C shows the output voltage A of the error amplifier 15A, and FIG. The power supply output voltage Vout of a type DC / DC converter 10A is shown. In FIG. 6, the collector of the second npn bipolar transistor Q2 of the error amplifier 15A is connected to the intermediate node B as described above.

図示しない制御回路がオンすると、バイアス回路からイニシャル回路１８及び誤差増幅器１５Ａにバイアス電流が供給されて、イニシャル回路１８及び誤差増幅器１５Ａは動作を開始する。   When a control circuit (not shown) is turned on, a bias current is supplied from the bias circuit to the initial circuit 18 and the error amplifier 15A, and the initial circuit 18 and the error amplifier 15A start operating.

制御回路がオンした時点では、イニシャル回路１８のコンデンサＣ３は充電されていないので、コンデンサＣ３の両端電圧は０Ｖである。従って、第１８の電界効果トランジスタＭ１８はオフし、第１９の電界効果トランジスタＭ１９はオンする。すなわち、コンデンサＣ３の充電期間のみ、第１８の電界効果トランジスタＭ１８はオフし続け、第１９の電界効果トランジスタＭ１９はオンし続ける。このコンデンサＣ３の充電期間は、イニシャル回路１８の所定の期間（イニシャル期間）Ｔ２に等しい（図７（Ｂ）参照）。このイニシャル期間Ｔ２の間、イニシャル回路１８から出力されるイニシャル信号は、論理Ｈレベルをキープする。尚、このイニシャル期間Ｔ２は、例えば、０．５ミリ秒〜１ミリ秒の範囲にある。 Since the capacitor C3 of the initial circuit 18 is not charged when the control circuit is turned on, the voltage across the capacitor C3 is 0V. Accordingly, the eighteenth field effect transistor M18 is turned off and the nineteenth field effect transistor M19 is turned on. That is, only in the charging period of the capacitor C3, the eighteenth field effect transistor M18 continues to be turned off and the nineteenth field effect transistor M19 continues to be turned on. Charging period of the capacitor C3 is a predetermined period of initial circuit 18 is equal to (initial period) T 2 (see FIG. 7 (B)). During this initial period T 2, initial signal output from initial circuit 18, to keep the logic H level. Incidentally, the initial period T 2 are, for example, in the range of 0.5 ms to 1 ms.

第１８の電界効果トランジスタＭ１８はオフ状態であるので、イニシャル期間Ｔ２の間、インバータ回路２０の入力端子および誤差増幅器１５Ａの第１３の電界効果トランジスタＭ１３のゲートには、論理Ｈレベルの電圧（イニシャル信号）が供給される。その結果、イニシャル期間Ｔ２の間、第１３の電界効果トランジスタＭ１３はオフ状態となる。とにかく、第１３の電界効果トランジスタＭ１３は、ＮチャネルＦＥＴである第１２の電界効果トランジスタＭ１２のドレインと電源入力端子ＶＩＮとの間に接続されて、第１２の電界効果トランジスタＭ１２に貫通電流が流れるのを阻止する第２のスイッチ手段として動作する。 Since the field-effect transistor M18 of the 18 is in the off state, during the initial period T 2, the 13th gate of the field effect transistor M13 of the input terminal and the error amplifier 15A of the inverter circuit 20, the logic H level voltage ( Initial signal) is supplied. As a result, during the initial period T 2, the field-effect transistor M13 of the first 13 are turned off. In any case, the thirteenth field effect transistor M13 is connected between the drain of the twelfth field effect transistor M12, which is an N-channel FET, and the power input terminal VIN, and a through current flows through the twelfth field effect transistor M12. It operates as a second switch means for preventing this.

インバータ回路２０には、論理Ｈレベルの電圧（イニシャル信号）が入力するので、インバータ回路２０は、イニシャル期間Ｔ２の間、論理Ｌレベルの電圧を出力する。インバータ回路２０からの論理Ｌレベルの電圧は、誤差増幅器１５Ａの第１１の電界効果トランジスタＭ１１のゲートに供給される。従って、イニシャル期間Ｔ２の間、第１１の電界効果トランジスタＭ１１はオン状態となる。その結果、誤差増幅器１５Ａの中間ノードＢは、イニシャル期間Ｔ２の間、論理Ｈレベルに維持される。換言すれば、第１１の電界効果トランジスタＭ１１を追加することによって、位相補償用コンデンサＣ１の充電を急速に行い、電源立上げ時に、イニシャル信号が論理Ｈレベルをキープする時間（イニシャル期間）Ｔ２を短縮することができる。とにかく、第１１の電界効果トランジスタＭ１１は、電源入力端子ＶＩＮと中間ノードＢとの間に接続されて、イニシャル信号を反転した信号に応答してオンすることにより、位相補償用のコンデンサＣ１の充電を急速に行うための第３のスイッチ手段として働く。 The inverter circuit 20, since the logic H level voltage (initial signal) is input, the inverter circuit 20, during the initial period T 2, and outputs a logic L level voltage. The logic L level voltage from the inverter circuit 20 is supplied to the gate of the eleventh field effect transistor M11 of the error amplifier 15A. Thus, during the initial period T 2, the field-effect transistor M11 of the first 11 are turned on. As a result, intermediate node B of the error amplifier 15A, during the initial period T 2, is maintained at a logic H level. In other words, by adding the eleventh field effect transistor M11, the phase compensation capacitor C1 is rapidly charged, and when the power is turned on, the time during which the initial signal keeps the logic H level (initial period) T 2 Can be shortened. In any case, the eleventh field effect transistor M11 is connected between the power supply input terminal VIN and the intermediate node B, and is turned on in response to a signal obtained by inverting the initial signal, thereby charging the phase compensation capacitor C1. As a third switch means for rapidly performing.

一方、第１９の電界効果トランジスタＭ１９はオン状態であるので、イニシャル期間Ｔ２の間、誤差増幅器１５Ａの出力端子Ａは、強制的に、論理Ｌレベルの電圧、すなわち、実質的に零電位に維持される（図７（Ｃ）参照）。 On the other hand, since the field effect transistor M19 of the 19 is in the ON state, during the initial period T 2, the output terminal A of the error amplifier 15A is forcibly logic L level of the voltage, i.e., a substantially zero potential It is maintained (see FIG. 7C).

尚、イニシャル期間Ｔ２の間、誤差増幅器１５Ａの出力端子Ａは論理Ｌレベルの電圧に、中間ノードＢは論理Ｈレベルの電圧に維持される。このとき、図６に示されるような、貫通電流Ｉが第１２の電界効果トランジスタＭ１２を流れるので、第１３の電界効果トランジスタＭ１３をオフにしている。これにより、誤差増幅器１５Ａの出力電圧Ａを確実に論理Ｌレベルからスタートするようにしている。 Incidentally, during the initial period T 2, the output terminal A is logic L level of the voltage of the error amplifier 15A, the intermediate node B is maintained at a logic H level voltage. At this time, the through current I as shown in FIG. 6 flows through the twelfth field effect transistor M12, so that the thirteenth field effect transistor M13 is turned off. This ensures that the output voltage A of the error amplifier 15A starts from the logic L level.

イニシャル回路１８のコンデンサＣ３の充電が完了して、その充電期間Ｔ２が経過すると、第１８の電界効果トランジスタＭ１８はオンし、第１９の電界効果トランジスタＱ１９はオフする。その結果、イニシャル回路１８による誤差増幅器１５Ａのイニシャル動作が終了するので、それ以降、誤差増幅器１５Ａは通常の動作を行う。 Charging is completed capacitor C3 initial circuit 18, when the charging period T 2 has elapsed, the field-effect transistor M18 of the 18 is turned on, the field effect transistor Q19 of the 19 is turned off. As a result, the initial operation of the error amplifier 15A by the initial circuit 18 is completed, and thereafter, the error amplifier 15A performs a normal operation.

図６に示した誤差増幅器１５Ａでは、フィードバック電圧ＶＦＢとソフトスタート回路１４の出力電圧とをそれぞれ受けるメイントランジスタとして、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２を備えているが、バイポーラトランジスタの代わりに電界効果トランジスタを使用しても良い。 The error amplifier 15A shown in FIG. 6 includes first and second npn-type bipolar transistors Q1 and Q2 as main transistors that receive the feedback voltage VFB and the output voltage of the soft start circuit 14, respectively. A field effect transistor may be used instead of the transistor.

図８に、全てのトランジスタを電界効果トランジスタで構成した、別の誤差増幅器１５Ｂの例を示す。以下では、図６に示したものと同様の構成要素には同一の参照符号を付してそれらの説明については省略し、異なる点についてのみ説明する。   FIG. 8 shows an example of another error amplifier 15B in which all transistors are composed of field effect transistors. In the following, the same components as those shown in FIG. 6 are denoted by the same reference numerals, description thereof will be omitted, and only different points will be described.

誤差増幅器１５Ｂは、第１及び第２のｎｐｎ形バイポーラトランジスタＱ１及びＱ２の代わりに、第１及び第２のメイン電界効果トランジスタＭ２２及びＭ２３を有する。第１及び第２のメイン電界効果トランジスタＭ２２及びＭ２３の各々はＰチャネルＦＥＴから成る。第１のメイン電界効果トランジスタＭ２２のゲートにはフィードバック電圧ＶＦＢが供給され、第２のメイン電界効果トランジスタＭ２３のゲートにはソフトスタート回路１４の出力電圧が供給されている。第１及び第２のメイン電界効果トランジスタＭ２２及びＭ２３のソースとサブストレートは、互いに接続されて、第２の電界効果トランジスタＭ２のドレインに接続されている。 The error amplifier 15B includes first and second main field effect transistors M22 and M23 instead of the first and second npn-type bipolar transistors Q1 and Q2. Each of the first and second main field effect transistors M22 and M23 comprises a P-channel FET. The feedback voltage VFB is supplied to the gate of the first main field effect transistor M22, and the output voltage of the soft start circuit 14 is supplied to the gate of the second main field effect transistor M23. The sources and substrates of the first and second main field effect transistors M22 and M23 are connected to each other and to the drain of the second field effect transistor M2.

誤差増幅器１５Ｂは、第３の電界効果トランジスタＭ３の代わりに一対の電界効果トランジスタＭ３１、Ｍ３２を備え、第４の電界効果トランジスタＭ４の代わりに一対の電界効果トランジスタＭ４１、Ｍ４２を備え、第７の電界効果トランジスタＭ７の代わりに一対の電界効果トランジスタＭ７１、Ｍ７２を備えている。また、誤差増幅器１５Ｂは、図６の例ではイニシャル回路１８に備えられてた、第１９の電界効果トランジスタＭ１９を更に有する。外部の電界効果トランジスタＭ０の代わりに、一対の電界効果トランジスタＭ０１、Ｍ０２と抵抗器Ｒ７を有する。また、誤差増幅器１５Ｂは、誤差増幅器１５Ａに備えられていたコンデンサＣ２が省かれている。   The error amplifier 15B includes a pair of field effect transistors M31 and M32 instead of the third field effect transistor M3, and includes a pair of field effect transistors M41 and M42 instead of the fourth field effect transistor M4. Instead of the field effect transistor M7, a pair of field effect transistors M71 and M72 are provided. Further, the error amplifier 15B further includes a nineteenth field effect transistor M19 provided in the initial circuit 18 in the example of FIG. Instead of the external field effect transistor M0, a pair of field effect transistors M01 and M02 and a resistor R7 are provided. The error amplifier 15B omits the capacitor C2 provided in the error amplifier 15A.

バイアス回路と誤差増幅器１５Ｂとの間に、一対の電界効果トランジスタＭ０１、Ｍ０２と抵抗器Ｒ７とが接続されている。電界効果トランジスタＭ０１、Ｍ０２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ０１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ０１のドレインは抵抗器Ｒ７を介してバイアス回路の出力端子に接続されている。電界効果トランジスタＭ０１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ０１のソースは電界効果トランジスタＭ０２のドレインに接続されている。電界効果トランジスタＭ０２のソースとサブストレートは接地端子に接続され、電界効果トランジスタＭ０２のゲートは電界効果トランジスタＭ０１のドレインに接続されている。   A pair of field effect transistors M01 and M02 and a resistor R7 are connected between the bias circuit and the error amplifier 15B. Each of field effect transistors M01 and M02 is formed of an N-channel FET. The gate of the field effect transistor M01 is connected to the output terminal of the bias circuit, and the drain of the field effect transistor M01 is connected to the output terminal of the bias circuit via the resistor R7. The substrate of the field effect transistor M01 is connected to the ground terminal. The source of the field effect transistor M01 is connected to the drain of the field effect transistor M02. The source and substrate of the field effect transistor M02 are connected to the ground terminal, and the gate of the field effect transistor M02 is connected to the drain of the field effect transistor M01.

電界効果トランジスタＭ３１、Ｍ３２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ３１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ３１のドレインは第１の電界効果トランジスタＭ１のドレインとゲートに接続されている。電界効果トランジスタＭ３１のソースは電界効果トランジスタＭ３２のドレインに接続され、電界効果トランジスタＭ３１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ３２のゲートは電界効果トランジスタＭ０２のゲートに接続され、電界効果トランジスタＭ３２のソースとサブストレートは接地端子に接続されている。   Each of field effect transistors M31 and M32 is composed of an N-channel FET. The gate of the field effect transistor M31 is connected to the output terminal of the bias circuit, and the drain of the field effect transistor M31 is connected to the drain and gate of the first field effect transistor M1. The source of the field effect transistor M31 is connected to the drain of the field effect transistor M32, and the substrate of the field effect transistor M31 is connected to the ground terminal. The gate of the field effect transistor M32 is connected to the gate of the field effect transistor M02, and the source and substrate of the field effect transistor M32 are connected to the ground terminal.

電界効果トランジスタＭ４１、Ｍ４２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ４１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ４１のドレインは第５の電界効果トランジスタＭ５のドレインとゲートに接続されている。電界効果トランジスタＭ４１のソースは電界効果トランジスタＭ４２のドレインに接続され、電界効果トランジスタＭ４１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ４２のゲートは電界効果トランジスタＭ０２のゲートに接続され、電界効果トランジスタＭ４２のソースとサブストレートは接地端子に接続されている。電界効果トランジスタＭ４１のソースと電界効果トランジスタＭ４２のドレインとは、第１のメイン電界効果トランジスタＭ２２のドレインに接続されている。   Each of field effect transistors M41 and M42 is formed of an N-channel FET. The gate of the field effect transistor M41 is connected to the output terminal of the bias circuit, and the drain of the field effect transistor M41 is connected to the drain and gate of the fifth field effect transistor M5. The source of the field effect transistor M41 is connected to the drain of the field effect transistor M42, and the substrate of the field effect transistor M41 is connected to the ground terminal. The gate of the field effect transistor M42 is connected to the gate of the field effect transistor M02, and the source and substrate of the field effect transistor M42 are connected to the ground terminal. The source of the field effect transistor M41 and the drain of the field effect transistor M42 are connected to the drain of the first main field effect transistor M22.

電界効果トランジスタＭ７１、Ｍ７２の各々はＮチャネルＦＥＴから成る。電界効果トランジスタＭ７１のゲートはバイアス回路の出力端子に接続され、電界効果トランジスタＭ７１のドレインは第６の電界効果トランジスタＭ６のドレインに接続されている。電界効果トランジスタＭ７１のソースは電界効果トランジスタＭ７２のドレインに接続され、電界効果トランジスタＭ７１のサブストレートは接地端子に接続されている。電界効果トランジスタＭ７２のゲートは電界効果トランジスタＭ０２のゲートに接続され、電界効果トランジスタＭ７２のソースとサブストレートは接地端子に接続されている。電界効果トランジスタＭ７１のソースと電界効果トランジスタＭ７２のドレインとは、第２のメイン電界効果トランジスタＭ２３のドレインに接続されている。   Each of field effect transistors M71 and M72 is composed of an N-channel FET. The gate of the field effect transistor M71 is connected to the output terminal of the bias circuit, and the drain of the field effect transistor M71 is connected to the drain of the sixth field effect transistor M6. The source of the field effect transistor M71 is connected to the drain of the field effect transistor M72, and the substrate of the field effect transistor M71 is connected to the ground terminal. The gate of the field effect transistor M72 is connected to the gate of the field effect transistor M02, and the source and substrate of the field effect transistor M72 are connected to the ground terminal. The source of the field effect transistor M71 and the drain of the field effect transistor M72 are connected to the drain of the second main field effect transistor M23.

尚、第８および第９の電界効果トランジスタＭ８、Ｍ９のゲートは、電界効果トランジスタＭ７２のゲートに接続されている。   The gates of the eighth and ninth field effect transistors M8 and M9 are connected to the gate of the field effect transistor M72.

このような構成の誤差増幅器１５Ｂは、図６に図示した誤差増幅器１６Ａと同様の動作をするので、その動作説明については省略する。   The error amplifier 15B having such a configuration operates in the same manner as the error amplifier 16A illustrated in FIG.

図９を参照して、本発明の第２の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータ１０Ｂについて説明する。図示の昇圧型ＤＣ／ＤＣコンバータ１０Ｂは、イニシャル回路１８Ａを更に備えていると共に、ＰＷＭ比較器の構成が変更されている点を除いて、図１に示した従来の昇圧型ＤＣ／ＤＣコンバータ１０と同様の構成を有し、動作をする。従って、ＰＷＭ比較器に１６Ａの参照符号を付してある。図１に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。   With reference to FIG. 9, a step-up DC / DC converter 10B according to a second embodiment of the present invention will be described. The step-up DC / DC converter 10B shown in the figure further includes an initial circuit 18A and the conventional step-up DC / DC converter 10 shown in FIG. 1 except that the configuration of the PWM comparator is changed. It operates in the same way as the above. Therefore, the reference numeral 16A is assigned to the PWM comparator. Components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted for the sake of simplicity.

図示のイニシャル回路１８Ａは、ソフトスタート回路１４が動作を開始した時点から所定の期間だけＰＷＭ比較器１６Ａの出力を強制的に実質的に零電位にする回路である。   The illustrated initial circuit 18A is a circuit for forcibly setting the output of the PWM comparator 16A to substantially zero potential for a predetermined period from the time when the soft start circuit 14 starts operation.

このような構成の昇圧型ＤＣ／ＤＣコンバータ１０Ｂでも、電源投入時の誤動作を防止することができる。   Even the step-up DC / DC converter 10B having such a configuration can prevent malfunction at power-on.

図１０を参照して、本発明の第３の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータ１０Ｃについて説明する。図示の昇圧型ＤＣ／ＤＣコンバータ１０Ｃは、イニシャル回路１８Ｂを更に備えていると共に、誤差増幅器１５およびＰＷＭ比較器１６がそれぞれ誤差増幅器１５ＡおよびＰＷＭ比較器１６Ａに変更されている点を除いて、図１に示した従来の昇圧型ＤＣ／ＤＣコンバータ１０と同様の構成を有し、動作をする。図１に示したものと同様の機能を有するものには同一の参照符号を付して、説明の簡略化のためにそれらの説明については省略する。   With reference to FIG. 10, a step-up DC / DC converter 10C according to a third embodiment of the present invention will be described. The illustrated step-up DC / DC converter 10C further includes an initial circuit 18B, and the error amplifier 15 and the PWM comparator 16 are changed to the error amplifier 15A and the PWM comparator 16A, respectively. 1 has the same configuration as that of the conventional step-up DC / DC converter 10 shown in FIG. Components having the same functions as those shown in FIG. 1 are denoted by the same reference numerals, and description thereof is omitted for the sake of simplicity.

図示のイニシャル回路１８Ｂは、ソフトスタート回路１４が動作を開始した時点から所定の期間だけ、誤差増幅器１５ＡとＰＷＭ比較器１６Ａの両方の出力電圧を強制的に実質的に零電位にする回路である。   The illustrated initial circuit 18B is a circuit for forcibly setting the output voltages of both the error amplifier 15A and the PWM comparator 16A to substantially zero potential for a predetermined period from the time when the soft start circuit 14 starts operation. .

このような構成の昇圧型ＤＣ／ＤＣコンバータ１０Ｃでも、電源投入時の誤動作を防止することができる。   Even the step-up DC / DC converter 10C having such a configuration can prevent malfunction at power-on.

以上、本発明について好ましい実施の形態によって説明してきたが、本発明は上述した実施の形態に限定しないのは勿論である。例えば、上述した実施の形態では、ＤＣ／ＤＣコンバータとして昇圧型の場合を例に挙げて説明したが、降圧型や極性反転型など他の型のＤＣ／ＤＣコンバータにも同様に適用可能なのは勿論である。   Although the present invention has been described above with reference to preferred embodiments, it is needless to say that the present invention is not limited to the above-described embodiments. For example, in the above-described embodiment, the step-up type DC / DC converter has been described as an example. However, the present invention can be similarly applied to other types of DC / DC converters such as a step-down type and a polarity inversion type. It is.

従来の昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。It is a block diagram which shows the conventional boost type DC / DC converter. 図１に示した昇圧型ＤＣ／ＤＣコンバータの、電源投入時の動作を説明するためのタイムチャートである。2 is a time chart for explaining the operation of the step-up DC / DC converter shown in FIG. 1 when power is turned on. 図１に示した昇圧型ＤＣ／ＤＣコンバータの、電源投入時の動作を説明するためのタイムチャートである。2 is a time chart for explaining the operation of the step-up DC / DC converter shown in FIG. 1 when power is turned on. 本発明の第１の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。1 is a block diagram showing a step-up DC / DC converter according to a first embodiment of the present invention. 図４に示した昇圧型ＤＣ／ＤＣコンバータの、電源投入時の動作を説明するためのタイムチャートである。6 is a time chart for explaining the operation of the step-up DC / DC converter shown in FIG. 4 when power is turned on. 図４に示した昇圧型ＤＣ／ＤＣコンバータに使用される誤差増幅器及びイニシャル回路の回路例を示す回路図である。FIG. 5 is a circuit diagram showing a circuit example of an error amplifier and an initial circuit used in the step-up DC / DC converter shown in FIG. 4. 図６に示した回路の動作を説明するためのタイムチャートである。7 is a time chart for explaining the operation of the circuit shown in FIG. 6. 図４に示した昇圧型ＤＣ／ＤＣコンバータに使用される、別の誤差増幅器の回路例を示す回路図である。FIG. 5 is a circuit diagram showing another circuit example of an error amplifier used in the step-up DC / DC converter shown in FIG. 4. 本発明の第２の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。It is a block diagram which shows the step-up type DC / DC converter which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施の形態に係る昇圧型ＤＣ／ＤＣコンバータを示すブロック図である。It is a block diagram which shows the step-up DC / DC converter which concerns on the 3rd Embodiment of this invention.

符号の説明Explanation of symbols

Ｌ１ インダクタ
ＳＢＤ ショットキーバリアダイオード
Ｃout 出力コンデンサ
１０Ａ、１０Ｂ、１０Ｃ 昇圧型ＤＣ／ＤＣコンバータ
１１ スイッチング素子
１２ 発振器（ＯＳＣ）
１３ 基準電圧発生回路
１４ ソフトスタート回路
１５、１５Ａ 誤差増幅器
１６、１６Ａ パルス幅変調（ＰＷＭ）比較器
１８、１８Ａ、１８Ｂ イニシャル回路
２０ インバータ回路 L1 Inductor SBD Schottky Barrier Diode Cout Output Capacitor 10A, 10B, 10C Step-up DC / DC Converter 11 Switching Element 12 Oscillator (OSC)
DESCRIPTION OF SYMBOLS 13 Reference voltage generation circuit 14 Soft start circuit 15, 15A Error amplifier 16, 16A Pulse width modulation (PWM) comparator 18, 18A, 18B Initial circuit 20 Inverter circuit

Claims (4)

発振信号を発振する発振器と、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路と、
電源出力電圧を検出してフィードバック電圧を出力する出力電圧検出手段と、
前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器と、
前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタに接続されたスイッチング素子へ供給するパルス幅変調比較器であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子をオンすることにより前記インダクタへ入力電流を流して前記インダクタに磁気的エネルギーを蓄えさせる、前記パルス幅変調比較器と、
前記電源投入時に、前記パルス幅変調比較器の出力電圧を所定の期間だけ強制的に実質的に零電位にするイニシャル回路と、を有するＤＣ／ＤＣコンバータであって、
前記イニシャル回路は、
一端が接地端子に接続されたコンデンサと、
前記コンデンサの他端に接続され、制御回路のオンに応答して、前記コンデンサを充電する充電手段と、
前記コンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが抵抗器を介して電源入力端子に接続された第１のＮチャネルＦＥＴから成り、前記コンデンサの充電期間に等しい前記所定の期間の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段と、
前記パルス幅変調比較器の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記パルス幅変調比較器の出力端子を実質的に零電位にして、前記スイッチング素子をオフにし、前記インダクタに流れる前記入力電流を前記所定の期間の間だけ零にするスイッチ手段と、
を有することを特徴とするＤＣ／ＤＣコンバータ。 An oscillator that oscillates an oscillation signal;
A reference voltage generating circuit for generating a reference voltage;
A soft start circuit connected to the reference voltage generating circuit and outputting a voltage gradually rising from 0 V to the reference voltage when the power is turned on;
Output voltage detection means for detecting a power supply output voltage and outputting a feedback voltage;
An error amplifier that obtains a difference between the output voltage of the soft start circuit and the feedback voltage and outputs an error signal;
By comparing the oscillating signal with the error signal, a pulse width modulation comparator generates a pulse width modulated signal is supplied to the switching element connected to the inductor, the switching elements by the pulse width modulated signal Turning on / off and turning on the switching element to cause an input current to flow to the inductor and to store magnetic energy in the inductor ;
A DC / DC converter having an initial circuit for forcibly setting the output voltage of the pulse width modulation comparator to a substantially zero potential for a predetermined period when the power is turned on,
The initial circuit is:
A capacitor with one end connected to the ground terminal;
Charging means connected to the other end of the capacitor and charging the capacitor in response to turning on the control circuit;
A first gate is connected to the other end of the capacitor, a first source is connected to the ground terminal, and a first drain is connected to a power input terminal via a resistor. Means for outputting a logic H level initial signal from the first drain during the predetermined period equal to the charging period of the capacitor;
A second gate is connected to the first drain, a second source is connected to the ground terminal, and a second drain is connected between the output terminal of the pulse width modulation comparator and the ground terminal. Consists of a second N-channel FET connected to the output terminal of the pulse width modulation comparator, and is turned on in response to the initial signal to make the output terminal of the pulse width modulation comparator substantially zero potential. Switching means for turning off the switching element and setting the input current flowing through the inductor to zero only for the predetermined period;
DC / DC converter, characterized in that it comprises a. 発振信号を発振する発振器と、
基準電圧を発生する基準電圧発生回路と、
前記基準電圧発生回路に接続され、電源投入時に０Ｖから前記基準電圧まで徐々に上昇した電圧を出力するソフトスタート回路と、
電源出力電圧を検出してフィードバック電圧を出力する出力電圧検出手段と、
前記ソフトスタート回路の出力電圧と前記フィードバック電圧との差を求めて、誤差信号を出力する誤差増幅器と、
前記誤差信号と前記発振信号とを比較して、パルス幅変調信号を生成してインダクタに接続されたスイッチング素子へ供給するパルス幅変調比較器であって、前記パルス幅変調信号により前記スイッチング素子をオン／オフし、前記スイッチング素子をオンすることにより前記インダクタへ入力電流を流して前記インダクタに磁気的エネルギーを蓄えさせる、前記パルス幅変調比較器と、
前記電源投入時に、前記誤差増幅器及び前記パルス幅変調比較器の両方の出力電圧を所定の期間だけ強制的に実質的に零電位にするイニシャル回路と、を有するＤＣ／ＤＣコンバータであって、
前記イニシャル回路は、
一端が接地端子に接続された第１のコンデンサと、
前記第１のコンデンサの他端に接続され、制御回路のオンに応答して、前記第１のコンデンサを充電する充電手段と、
前記第１のコンデンサの他端に第１のゲートが接続され、第１のソースが前記接地端子に接続され、第１のドレインが第１の抵抗器を介して電源入力端子に接続された第１のＮチャネルＦＥＴから成り、前記第１のコンデンサの充電期間に等しい前記所定の期間の間、前記第１のドレインから論理Ｈレベルのイニシャル信号を出力する手段と、
前記誤差増幅器及び前記パルス幅変調比較器の出力端子と前記接地端子との間に接続され、前記第１のドレインに第２のゲートが接続され、第２のソースが前記接地端子に接続され、第２のドレインが前記パルス幅変調比較器の出力端子に接続された第２のＮチャネルＦＥＴから成り、前記イニシャル信号に応答してオンすることにより、前記誤差増幅器及び前記パルス幅変調比較器の出力端子を実質的に零電位にして、前記スイッチング素子をオフにし、前記インダクタに流れる前記入力電流を前記所定の期間の間だけ零にする第１のスイッチ手段と、
を有し、
前記誤差増幅器は、
中間ノードと当該誤差増幅器の出力端子との間に、位相補償用の第２のコンデンサと第２の抵抗器とを含む出力段であって、前記中間ノードに第３のゲートが接続され、電源入力端子に第３のソースが接続された第１のＰチャネルＦＥＴと、該第１のＰチャネルＦＥＴの第３のドレインに第４のゲートが接続され、第４のソースが前記誤差増幅器の出力端子に接続された第３のＮチャネルＦＥＴとを有する、前記出力段と、
前記第３のＮチャネルＦＥＴの第４のドレインと前記電源入力端子との間に接続され、前記第３のＮチャネルＦＥＴの第４のドレインに第５のドレインが接続され、第５のゲートに前記イニシャル信号を受け、第５のソースが前記電源入力端子に接続された第２のＰチャネルＦＥＴから成り、前記イニシャル信号に応答してオフすることより、前記第３のＮチャネルＦＥＴに貫通電流が流れるのを阻止する第２のスイッチ手段と、
前記電源入力端子と前記中間ノードとの間に接続され、前記中間ノードに第６のドレインが接続され、第６のゲートに前記イニシャル信号を反転した信号を受け、第６のソースが前記電源入力端子に接続された第３のＰチャネルＦＥＴから成り、前記イニシャル信号を反転した信号に応答してオンすることにより、前記位相補償用の第２のコンデンサの充電を急速に行うための第３のスイッチ手段と、
を有することを特徴とするＤＣ／ＤＣコンバータ。 An oscillator that oscillates an oscillation signal;
A reference voltage generating circuit for generating a reference voltage;
A soft start circuit connected to the reference voltage generating circuit and outputting a voltage gradually rising from 0 V to the reference voltage when the power is turned on;
Output voltage detection means for detecting a power supply output voltage and outputting a feedback voltage;
An error amplifier that obtains a difference between the output voltage of the soft start circuit and the feedback voltage and outputs an error signal;
By comparing the oscillating signal with the error signal, a pulse width modulation comparator generates a pulse width modulated signal is supplied to the switching element connected to the inductor, the switching elements by the pulse width modulated signal Turning on / off and turning on the switching element to cause an input current to flow to the inductor and to store magnetic energy in the inductor ;
A DC / DC converter having an initial circuit for forcibly setting the output voltages of both the error amplifier and the pulse width modulation comparator to substantially zero potential for a predetermined period when the power is turned on,
The initial circuit is:
A first capacitor having one end connected to the ground terminal;
Charging means connected to the other end of the first capacitor and charging the first capacitor in response to turning on of a control circuit;
A first gate is connected to the other end of the first capacitor, a first source is connected to the ground terminal, and a first drain is connected to a power supply input terminal via a first resistor. Means for outputting a logic H level initial signal from the first drain during the predetermined period equal to a charging period of the first capacitor, the N channel FET comprising:
Connected between the output terminal of the error amplifier and the pulse width modulation comparator and the ground terminal, a second gate is connected to the first drain, and a second source is connected to the ground terminal; A second drain is composed of a second N-channel FET connected to the output terminal of the pulse width modulation comparator, and is turned on in response to the initial signal, so that the error amplifier and the pulse width modulation comparator First switch means for setting the output terminal to substantially zero potential, turning off the switching element, and setting the input current flowing through the inductor to zero only during the predetermined period;
Have
The error amplifier is
An output stage including a second capacitor for phase compensation and a second resistor between the intermediate node and the output terminal of the error amplifier, wherein a third gate is connected to the intermediate node, A first P-channel FET having a third source connected to the input terminal, a fourth gate connected to the third drain of the first P-channel FET, and a fourth source serving as the output of the error amplifier Said output stage comprising a third N-channel FET connected to a terminal;
A third drain is connected between the fourth drain of the third N-channel FET and the power input terminal, a fifth drain is connected to the fourth drain of the third N-channel FET, and a fifth gate is connected. Upon receiving the initial signal, the fifth source is composed of a second P-channel FET connected to the power input terminal, and is turned off in response to the initial signal. Second switch means for blocking the flow of
Connected between the power input terminal and the intermediate node, a sixth drain is connected to the intermediate node, a signal obtained by inverting the initial signal is received at a sixth gate, and a sixth source is the power input A third P-channel FET connected to the terminal, and turned on in response to a signal obtained by inverting the initial signal, thereby quickly charging the second capacitor for phase compensation. Switch means;
DC / DC converter, characterized in that it comprises a. 前記所定の期間が、前記ソフトスタート回路がその出力電圧を０Ｖから前記基準電圧まで上昇するのに要する時間より短い、請求項１又は２に記載のＤＣ／ＤＣコンバータ。 3. The DC / DC converter according to claim 1, wherein the predetermined period is shorter than a time required for the soft start circuit to increase its output voltage from 0 V to the reference voltage. 前記ＤＣ／ＤＣコンバータが昇圧型であることを特徴とする請求項１乃至３のいずれか１つに記載のＤＣ／ＤＣコンバータ。 The DC / DC converter according to any one of claims 1 to 3 , wherein the DC / DC converter is a step-up type.
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