JP4774616B2 - Image processing apparatus and image processing system - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、Ｒ（赤），Ｇ（緑），Ｂ（青）信号を用いてＹ（輝度）、Ｃｂ，Ｃｒ，Ｐｂ，Ｐｒ（色差）信号を生成する回路に特徴を有する画像処理装置および画像処理システムに関する。
【０００２】
【従来の技術】
画像処理回路では、レンダリング処理などで生成されたＲ，Ｇ，Ｂ信号をエンコードしてディスプレイ出力用のＹ（輝度）、Ｃｂ，Ｃｒ，Ｐｂ，Ｐｒ（色差）信号を生成する。
【０００３】
図７は、従来の画像処理システム１０１の構成図である。
図７に示すように、画像処理システム１０１は、データバス１２０を介してＣＰＵ(Central Processing Unit) １１０、ＲＯＭ(Read Only Memory)／ＲＡＭ(Random Access Memory)１１１、Ｉ／Ｆ回路１１２およびグラフィックＬＳＩ１１４が接続されている。
Ｉ／Ｆ回路１１２にはＤＶＤドライブ１１３が接続されている。
また、グラフィックＬＳＩ１１４にはデジタルビデオエンコーダ１１５が接続されており、デジタルビデオエンコーダ１１５にはＤＡＣ１１６が接続されている。
【０００４】
画像処理システム１０１では、例えば、ＤＶＤドライブ１１３においてＤＶＤから再生されたそれぞれ８ビットのＲ，Ｇ，Ｂの画素信号、あるいはＣＰＵ１１０で生成されたそれぞれ８ビットのＲ，Ｇ，Ｂの画素信号が、グラフィックＬＳＩ１１４に出力される。
グラフィックＬＳＩ１１４では、入力したＲ，Ｇ，Ｂの画素信号を用いてレンダリング処理を行い、それによって生成したＲ，Ｇ，Ｂの画素信号をデジタルビデオエンコーダ１１５に出力する。
【０００５】
デジタルビデオエンコーダ１１５では、Ｒ，Ｇ，Ｂの画素信号を用いて、下記式に基づいて、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号、並びにＹ，Ｐｂ，Ｐｒ信号を生成する。
下記式において、ＲはＲ信号が示す値であり、ＧはＧ信号が示す値であり、ＢはＢ信号が示す値であり、ＹはＹ信号が示す値、ＵはＵ信号が示す値、ＶはＶ信号が示す値、ＣｂはＣｂ信号が示す値、ＣｒはＣｒ信号が示す値、ＰｂはＰｂ信号が示す値、ＰｒはＰｒ信号が示す値である。
【０００６】
【数１】
〔ＲＧＢ→ＹＵＶ〕
Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ …（１）
Ｕ＝０．４９３（Ｂ−Ｙ） …（２）
Ｖ＝０．８７７（Ｒ−Ｙ） …（３）
【０００７】
【数２】
〔ＲＧＢ→ＹＣｂＣｒ〕
Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ …（４）
Ｃｒ＝０．７１３（Ｒ−Ｙ） …（５）
Ｃｂ＝０．５６４（Ｂ−Ｙ） …（６）
【０００８】
【数３】
〔ＲＧＢ→ＹＰｂＰｒ〕
Ｙ＝０．２１２６Ｒ＋０．７１５２Ｇ＋０．０７２２Ｂ …（７）
Ｐｒ＝０．６３５（Ｒ−Ｙ） …（８）
Ｐｂ＝０．５３８９（Ｂ−Ｙ） …（９）
【０００９】
図８は、図７に示すデジタルビデオエンコーダ１１５の構成図である。
図８に示すように、デジタルビデオエンコーダ１１５は、信号生成回路２００，２０１，２０３の３つの信号生成回路を有する。
信号生成回路２００は、グラフィックＬＳＩ１１４から入力したＲ，Ｇ，Ｂの画素信号を入力し、上記式（１）〜（３）に基づいて演算を行って、Ｙ，Ｕ，Ｖの３つの信号を生成し、これをＤＡＣ１１６に出力する。
信号生成回路２０１は、グラフィックＬＳＩ１１４から入力したＲ，Ｇ，Ｂの画素信号を入力し、上記式（４）〜（６）に基づいて演算を行って、Ｙ，Ｃｂ，Ｃｒの３つの信号を生成し、これをＤＡＣ１１６に出力する。
信号生成回路２０２は、グラフィックＬＳＩ１１４から入力したＲ，Ｇ，Ｂの画素信号を入力し、上記式（７）〜（９）に基づいて演算を行って、Ｙ，Ｐｂ，Ｐｒの３つの信号を生成し、これをＤＡＣ１１６に出力する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した図７に示す従来の画像処理システム１０１では、図８に示すようにデジタルビデオエンコーダ１１５が、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号、並びにＹ，Ｐｂ，Ｐｒ信号を独立して生成するための３つの信号生成回路を用いるため、回路が大規模化してしまうという問題がある。
【００１１】
本発明は上述した従来技術に鑑みてなされ、小規模化を図れる画像処理装置および画像処理システムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
第１の発明の画像処理装置は、入力されたＲ，Ｇ，Ｂの画素信号と選択信号とに応じて、前記選択信号が第１の論理値を示す場合に第１の輝度信号を生成し、前記選択信号が第２の論理値を示す場合に第２の輝度信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ，Ｇ，Ｂの画素信号のうちのＢ信号との差分に所定の係数を乗算して色差信号であるＵ信号を生成する処理と、前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｂ信号との差分に所定の係数を乗算して色差信号であるＰｂ信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＶ信号を生成する処理と、前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＰｒ信号を生成する処理と、を行う第１の信号生成回路と、前記第１の信号生成回路から入力された前記Ｕ信号に第１の係数を乗算して色差信号であるＣｂ信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｂ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する処理と、前記第１の信号生成回路から入力された前記Ｖ信号に第２の係数を乗算して色差信号であるＣｒ信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｒ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する処理と、を行う第２の信号生成回路と、前記第１の信号生成回路から入力された第１の輝度信号、前記Ｕ信号及び前記Ｖ信号によりコンポジット信号を生成する第３の信号生成回路と、を有する。
【００１３】
第２の発明の画像処理システムは、データバスと、前記データバスに接続され、選択信号を生成する演算処理回路と、レンダリング処理を行い、Ｒ，Ｇ，Ｂの画素信号を出力する第１の画像処理回路と、前記演算処理回路および前記第１の画像処理回路の少なくとも一方が生成した画素信号を用いて表示用の輝度信号および色差信号を生成する第２の画像処理回路と、を有し、前記第２の画像処理回路は、前記Ｒ，Ｇ，Ｂの画素信号と前記選択信号とに応じて、前記選択信号が第１の論理値を示す場合に第１の輝度信号を生成し、前記選択信号が第２の論理値を示す場合に第２の輝度信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ，Ｇ，Ｂの画素信号のうちのＢ信号との差分に所定の係数を乗算して色差信号であるＵ信号を生成する処理と、前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｂ信号との差分に所定の係数を乗算して色差信号であるＰｂ信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＶ信号を生成する処理と、前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＰｒ信号を生成する処理と、を行う第１の信号生成回路と、前記第１の信号生成回路から入力された前記Ｕ信号に第１の係数を乗算して色差信号であるＣｂ信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｂ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｂ信号を選択して出力する処理と、前記第１の信号生成回路から入力された前記Ｖ信号に第２の係数を乗算して色差信号であるＣｒ信号を生成する処理と、前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｒ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する処理と、を行う第２の信号生成回路と、前記第１の信号生成回路から入力された第１の輝度信号、前記Ｕ信号及び前記Ｖ信号によりコンポジット信号を生成する第３の信号生成回路と、を有する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態に係わる画像処理装置を、添付図面を参照して説明する。
図１は、本実施形態の画像処理システム１の構成図である。
図１に示すように、画像処理システム１は、データバス２０を介してＣＰＵ(Central Processing Unit) １０、ＲＯＭ(Read Only Memory)／ＲＡＭ(Random Access Memory)１１、Ｉ／Ｆ回路１２およびグラフィックＬＳＩ１４が接続されている。
また、Ｉ／Ｆ回路１２には、ＤＶＤドライブ１３が接続されている。
また、グラフィックＬＳＩ１４は、デジタルビデオエンコーダ１５に接続されている。
デジタルビデオエンコーダ１５は、ＤＡＣ(Digital Analog Converter)１６に接続されている。
ここで、デジタルビデオエンコーダ１５が本発明の画像処理装置および第２の画像処理回路に対応している。
まが、ＣＰＵ１０が本発明の演算処理回路に対応し、グラフィックＬＳＩ１４が本発明の第１の画像処理回路に対応し、データバス２０が本発明のデータバスに対応している。
【００２３】
ＣＰＵ１０は、画像処理システム１の各構成要素の処理を統括して制御する。
ＣＰＵ１０は、デジタルビデオエンコーダ１５においてＹ，Ｃｒ，Ｃｂ信号およびコンポジット信号Ｃｏｍｐを生成する場合に、第１の論理値を示す選択信号ＳＥＬを生成し、これをデジタルビデオエンコーダ１５に出力する。
また、ＣＰＵ１０は、デジタルビデオエンコーダ１５においてＹ，Ｐｒ，Ｐｂ信号を生成する場合に、第２の論理値を示す選択信号ＳＥＬを生成し、これをデジタルビデオエンコーダ１５に出力する。
【００２４】
ＲＯＭ／ＲＡＭ１１は、画像処理システム１の処理に用いられるプログラムやデータを記憶する。
【００２５】
Ｉ／Ｆ回路１２は、データバス２０とＤＶＤドライブ１３との間で画素信号などのデータおよび信号を入出力する。
【００２６】
ＤＶＤドライブ１３は、ＤＶＤの再生および記録を行う。
【００２７】
グラフィックＬＳＩ１４は、データバス２０を介してＤＶＤドライブ１３あるいはＣＰＵ１０から入力したＲ，Ｇ，Ｂの画素信号を用いてレンダリング処理を行い、その処理結果であるＲ，Ｇ，Ｂの画素信号をデジタルビデオエンコーダ１５に出力する。
【００２８】
デジタルビデオエンコーダ１５は、ＣＰＵ１０およびグラフィックＬＳＩ１４の少なくとも一方が生成したＲ，Ｇ，Ｂの画素信号を用いて、Ｙ，Ｐｂ，Ｐｒ信号とＹ，Ｃｂ，Ｃｒ信号とを選択的に生成すると共に、コンポジット信号Ｃｏｍｐを生成する。
具体的には、デジタルビデオエンコーダ１５は、下記式に基づいて、Ｙ，Ｕ，Ｖ信号、Ｙ，Ｃｂ，Ｃｒ信号およびＹ，Ｐｂ，Ｐｒ信号を生成する。
下記式において、ＲはＲ信号が示す値であり、ＧはＧ信号が示す値であり、ＢはＢ信号が示す値であり、ＹはＹ信号が示す値、ＵはＵ信号が示す値、ＶはＶ信号が示す値、ＣｂはＣｂ信号が示す値、ＣｒはＣｒ信号が示す値、ＰｂはＰｂ信号が示す値、ＰｒはＰｒ信号が示す値である。
ここで、Ｙ信号が本発明の輝度信号に対応し、ＰｂおよびＶ信号が本発明の第１の色差信号に対応し、Ｐｒ信号およびＵ信号が本発明の第２の色差信号に対応し、Ｃｂが本発明の第３の色差信号に対応し、Ｃｒが本発明の第４の色差信号に対応している。
【００２９】
【数４】
〔ＲＧＢ→ＹＵＶ〕
Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ …（１）
Ｕ＝０．４９３（Ｂ−Ｙ） …（２）
Ｖ＝０．８７７（Ｒ−Ｙ） …（３）
【００３０】
【数５】
〔ＲＧＢ→ＹＣｂＣｒ〕
Ｙ＝０．２９９Ｒ＋０．５８７Ｇ＋０．１１４Ｂ …（４）
Ｃｒ＝０．７１３（Ｒ−Ｙ） …（５）
Ｃｂ＝０．５６４（Ｂ−Ｙ） …（６）
【００３１】
【数６】
〔ＲＧＢ→ＹＰｂＰｒ〕
Ｙ＝０．２１２６Ｒ＋０．７１５２Ｇ＋０．０７２２Ｂ …（７）
Ｐｒ＝０．６３５（Ｒ−Ｙ） …（８）
Ｐｂ＝０．５３８９（Ｂ−Ｙ） …（９）
【００３２】
図２は、デジタルビデオエンコーダ１５の構成図である。
図２に示すように、デジタルビデオエンコーダ１５は、信号生成回路３０、信号生成回路３１、信号生成回路３２および係数設定回路３３を有する。
ここで、信号生成回路３０が本発明の第１の信号生成回路に対応し、信号生成回路３１が本発明の第２の信号生成回路に対応し、信号生成回路３２が本発明の第３の信号生成回路に対応している。
以下、各信号生成回路について詳細に説明する。
図３は、信号生成回路３０の構成図である。
図３に示すように、信号生成回路３０は、Ｙ信号生成回路４５、色差信号生成回路４６および色差信号生成回路４７を有する。
【００３３】
図４は、Ｙ信号生成回路４５の構成図である。
図４に示すように、Ｙ信号生成回路４５は、選択回路４０、乗算回路４１、加算回路７０および加算回路７１を有する。
選択回路４０は、図２に示す係数設定回路３３から係数Ａｒ１およびＡｒ２を入力し、ＣＰＵ１０が生成した選択信号ＳＥＬが第１の論理値（例えば、論理値「１」）を示す場合に係数Ａｒ１を選択して係数Ｓ４０として乗算回路４１に出力し、選択信号ＳＥＬが第２の論理値（例えば、論理値「０」）を示す場合に係数Ａｒ２を選択して係数Ｓ４０として乗算回路４１に出力する。
ここで、係数Ａｒ１は、上記式（１），（４）のＲの係数０．２９９である。また、係数Ａｒ２は、上記式（７）のＲの係数０．２１２６である。
【００３４】
乗算回路４１は、Ｒ信号が示す値と係数Ｓ４０とを乗算し、その乗算結果Ｓ４１を加算回路７０に出力する。
【００３５】
選択回路５０は、図２に示す係数設定回路３３から係数Ａｇ１およびＡｇ２を入力し、ＣＰＵ１０が生成した選択信号ＳＥＬが第１の論理値を示す場合に係数Ａｇ１を選択して係数Ｓ５０として乗算回路５１に出力し、選択信号ＳＥＬが第２の論理値を示す場合に係数Ａｇ２を選択して係数Ｓ５０として乗算回路５１に出力する。
ここで、係数Ａｇ１は、上記式（１），（４）のＧの係数０．５８７である。また、係数Ａｇ２は、上記式（７）のＧの係数０．７１５２である。
【００３６】
乗算回路５１は、Ｇ信号が示す値と係数Ｓ５０とを乗算し、その乗算結果Ｓ５１を加算回路７０に出力する。
【００３７】
選択回路６０は、図２に示す係数設定回路３３から係数Ａｂ１およびＡｂ２を入力し、ＣＰＵ１０が生成した選択信号ＳＥＬが第１の論理値を示す場合に係数Ａｂ１を選択して係数Ｓ６０として乗算回路６１に出力し、選択信号ＳＥＬが第２の論理値を示す場合に係数Ａｂ２を選択して係数Ｓ６０として乗算回路６１に出力する。
ここで、係数Ａｂ１は、上記式（１），（４）のＢの係数０．１１４である。また、係数Ａｂ２は、上記式（７）のＢの係数０．０７２２である。
【００３８】
乗算回路６１は、Ｂ信号が示す値と係数Ｓ６０とを乗算し、その乗算結果Ｓ６１を加算回路７１に出力する。
【００３９】
加算回路７０は、乗算回路４１の乗算結果Ｓ４１と乗算回路５１の乗算結果Ｓ５１とを加算し、その加算結果Ｓ７０を加算回路７１に出力する。
加算回路７１は、加算結果Ｓ７０と乗算回路６１の乗算結果Ｓ６１とを加算し、その加算結果をＹ信号として図１に示すＤＡＣ１６および図３に示す色差信号生成回路４６および４７に出力する。
【００４０】
図５（Ａ）は、図３に示す色差信号生成回路４６の構成図である。
図５（Ａ）に示すように、色差信号生成回路４６は、減算回路８０、選択回路８１および乗算回路８２を有する。
減算回路８０は、グラフィックＬＳＩ１４から入力したＢ信号から、図３および図４に示すＹ信号生成回路４５から入力したＹ信号を減算して（Ｂ−Ｙ）信号を生成し、これを乗算回路８２に出力する。
選択回路８１は、係数設定回路３３から係数ＡＵおよびＡＰｂを入力し、ＣＰＵ１０が生成した選択信号ＳＥＬが第１の論理値を示す場合に係数ＡＵを係数Ｓ８１として乗算回路８２に出力し、選択信号ＳＥＬが第２の論理値を示す場合に係数ＡＰｂを係数Ｓ８１として乗算回路８２に出力する。
乗算回路８２は、減算回路８０から入力した（Ｂ−Ｙ）信号と、選択回路８１から入力した係数Ｓ８１とを乗算し、乗算結果を図２に示す信号生成回路３１および信号生成回路３２に出力する。
ここで、選択信号ＳＥＬが第１の論理値を示す場合に乗算回路８２の乗算結果はＵ信号となり、選択信号ＳＥＬが第２の論理値を示す場合に乗算回路８２の乗算結果はＰｂ信号となる。
【００４１】
図５（Ｂ）は、図３に示す色差信号生成回路４７の構成図である。
図５（Ｂ）に示すように、色差信号生成回路４７は、減算回路９０、選択回路９１および乗算回路９２を有する。
減算回路９０は、グラフィックＬＳＩ１４から入力したＲ信号から、図３および図４に示すＹ信号生成回路４５から入力したＹ信号を減算して（Ｒ−Ｙ）信号を生成し、これを乗算回路９２に出力する。
選択回路９１は、係数設定回路３３から係数ＡＶおよびＡＰｒを入力し、ＣＰＵ１０が生成した選択信号ＳＥＬが第１の論理値を示す場合に係数ＡＶを係数Ｓ９１として乗算回路９２に出力し、選択信号ＳＥＬが第２の論理値を示す場合に係数ＡＰｒを係数Ｓ９１として乗算回路９２に出力する。
乗算回路９２は、減算回路９０から入力した（Ｒ−Ｙ）信号と、選択回路９１から入力した係数Ｓ９１とを乗算し、乗算結果を図２に示す信号生成回路３１および信号生成回路３２に出力する。
ここで、選択信号ＳＥＬが第１の論理値を示す場合に乗算回路９２の乗算結果はＶ信号となり、選択信号ＳＥＬが第２の論理値を示す場合に乗算回路９２の乗算結果はＰｒ信号となる。
【００４２】
図６は、図２に示す信号生成回路３１の構成図である。
図６に示すように、信号生成回路３１は、乗算回路３００、選択回路３０１、乗算回路３０２および選択回路３０３を有する。
乗算回路３００は、図２に示す信号生成回路３０から入力したＵ信号またはＰｂ信号に、係数（ＡＣｂ／ＡＵ）を乗算し、その乗算結果を選択回路３０１に出力する。ここで、係数ＡＵは、前述した式（２）の（Ｂ−Ｙ）の係数０．４９３であり、係数ＡＣｂは前述した式（６）の（Ｂ−Ｙ）の係数０．５６４である。
乗算回路３００は、前述した選択信号ＳＥＬが第１の論理値を示す場合に信号生成回路３０からＵ信号を入力し、選択信号ＳＥＬが第２の論理値を示す場合に信号生成回路３０からＰｂ信号を入力する。
このとき、選択信号ＳＥＬが第１の論理値を示す場合に、乗算回路３００の乗算結果がＣｂ信号になる。
選択回路３０１は、選択信号ＳＥＬが第１の論理値を示す場合に、乗算回路３００から入力したＣｂ信号を選択して出力する。
選択回路３０１は、選択信号ＳＥＬが第２の論理値を示す場合に、信号生成回路３０から入力したＰｂ信号を選択して出力する。
【００４３】
乗算回路３０２は、図２に示す信号生成回路３０から入力したＶ信号またはＰｒ信号に、係数（ＡＣｒ／ＡＶ）を乗算し、その乗算結果を選択回路３０３に出力する。ここで、係数ＡＶは、前述した式（３）の（Ｒ−Ｙ）の係数０．８７７であり、係数ＡＣｒは前述した式（５）の（Ｒ−Ｙ）の係数０．７１３である。
乗算回路３０２は、前述した選択信号ＳＥＬが第１の論理値を示す場合に信号生成回路３０からＶ信号を入力し、選択信号ＳＥＬが第２の論理値を示す場合に信号生成回路３０からＰｒ信号を入力する。
このとき、選択信号ＳＥＬが第１の論理値を示す場合に、乗算回路３００の乗算結果がＣｒ信号になる。
選択回路３０３は、選択信号ＳＥＬが第１の論理値を示す場合に、乗算回路３０２から入力したＣｒ信号を選択して出力する。
選択回路３０３は、選択信号ＳＥＬが第２の論理値を示す場合に、信号生成回路３０から入力したＰｒ信号を選択して出力する。
【００４４】
信号生成回路３２は、信号生成回路３０から入力したＹ信号、Ｕ信号およびＶ信号を周波数インタリーブによって多重化してコンポジット信号Ｃｏｍｐを生成し、これを出力する。
【００４５】
また、図２に示す係数設定回路３３は、信号生成回路３０，３１の処理に用いられる種々の係数を記憶している。
【００４６】
以下、図２〜図６を参照してデジタルビデオエンコーダ１５の動作例を説明する。
〔第１の動作例〕
以下、ＣＰＵ１０において、論理値「１」の選択信号ＳＥＬが生成され、当該選択信号ＳＥＬに基づいて、デジタルビデオエンコーダ１５が、Ｙ，Ｃｒ，Ｃｂ信号およびコンポジット信号Ｃｏｍｐを生成する場合の動作例を説明する。
【００４７】
図１に示すグラフィックＬＳＩ１４で生成されたＲ，Ｇ，Ｂ信号が図１および図２に示すデジタルビデオエンコーダ１５の信号生成回路３０に入力される。
当該Ｒ，Ｇ，Ｂ信号は、図３に示す信号生成回路３０のＹ信号生成回路４５、色差信号生成回路４６および色差信号生成回路４７に入力される。
そして、信号生成回路３０に内蔵された図４に示すＹ信号生成回路４５において、第１の論理値を示す選択信号ＳＥＬに基づいて、選択回路４０，５０，６０が係数Ａｒ１，Ａｇ１，Ａｂ１をそれぞれ選択する。
そして、乗算回路４１において、Ｒ信号と係数Ａｒ１とが乗算され、その乗算結果Ｓ４１が加算回路７０に出力される。
また、乗算回路５１において、Ｇ信号と係数Ａｇ１とが乗算され、その乗算結果Ｓ５１が加算回路７０に出力される。
また、乗算回路６１において、Ｂ信号と係数Ａｂ１とが乗算され、その乗算結果Ｓ６１が加算回路７１に出力される。
【００４８】
そして、加算回路７０において、乗算結果Ｓ４１とＳ５１とが加算され、その加算結果Ｓ７０が加算回路７１に出力される。
そして、加算回路７１において、加算結果Ｓ７０と乗算結果Ｓ６１とが加算され、その加算結果がＹ信号としてＤＡＣ１６、図２に示す信号生成回路３１、信号生成回路３２、並びに図３に示す色差信号生成回路４６，４７に出力される。
【００４９】
そして、図５（Ａ）に示す色差信号生成回路４６において以下の処理が行われる。
選択回路８１において、選択信号ＳＥＬに基づいて、係数ＡＵが選択され、係数Ｓ８１として乗算回路８２に出力される。
減算回路８０において、Ｂ信号からＹ信号が減算され、その減算結果（Ｂ−Ｙ）が乗算回路８２に出力される。
そして、乗算回路８２において、減算結果（Ｂ−Ｙ）と係数Ｓ８１とが乗算され、その乗算結果であるＵ信号が図２に示す信号生成回路３１に出力される。
【００５０】
また、上述した色差信号生成回路４６の処理と並行して図５（Ｂ）に示す色差信号生成回路４７において以下の処理が行われる。
選択回路９１において、選択信号ＳＥＬに基づいて、係数ＡＶが選択され、係数Ｓ９１として乗算回路９２に出力される。
減算回路９０において、Ｒ信号からＹ信号が減算され、その減算結果（Ｒ−Ｙ）が乗算回路９２に出力される。
そして、乗算回路９２において、減算結果（Ｒ−Ｙ）と係数Ｓ９１とが乗算され、その乗算結果であるＶ信号が図２に示す信号生成回路３１に出力される。
【００５１】
そして、信号生成回路３２において、Ｙ信号、Ｕ信号およびＶ信号を用いて多重化が行われてコンポジット信号Ｃｏｍｐが生成および出力される。
【００５２】
また、信号生成回路３２の処理と並行して図６に示す信号生成回路３１において以下の処理が行われる。乗算回路３００において、係数ＡＣｂ／ＡＵとＵ信号とが乗算されてＣｂ信号が生成され、選択回路３０１に出力される。
そして、選択回路３０１において、選択信号ＳＥＬに基づいて、Ｃｂ信号が選択および出力される。
【００５３】
乗算回路３０２において、係数ＡＣｒ／ＡＶとＶ信号と乗算されてＣｒ信号が生成され、選択回路３０３に出力される。
そして、選択回路３０３において、選択信号ＳＥＬに基づいて、Ｃｒ信号が選択および出力される。
【００５４】
上述したように、ＣＰＵ１０において第１の論理値を示す選択信号ＳＥＬが生成された場合には、デジタルビデオエンコーダ１５において、Ｙ，Ｃｒ，Ｃｂ信号およびコンポジット信号Ｃｏｍｐが生成される。
【００５５】
〔第２の動作例〕
以下、ＣＰＵ１０において、論理値「０」の選択信号ＳＥＬが生成され、当該選択信号ＳＥＬに基づいて、デジタルビデオエンコーダ１５が、Ｙ，Ｐｒ，Ｐｂ信号およびコンポジット信号Ｃｏｍｐを生成する場合の動作例を説明する。
【００５６】
図１に示すグラフィックＬＳＩ１４で生成されたＲ，Ｇ，Ｂ信号が図１および図２に示すデジタルビデオエンコーダ１５の信号生成回路３０に入力される。
当該Ｒ，Ｇ，Ｂ信号は、図３に示す信号生成回路３０のＹ信号生成回路４５、色差信号生成回路４６および色差信号生成回路４７に入力される。
そして、信号生成回路３０に内蔵された図４に示すＹ信号生成回路４５において、第２の論理値を示す選択信号ＳＥＬに基づいて、選択回路４０，５０，６０が係数Ａｒ２，Ａｇ２，Ａｂ２をそれぞれ選択する。
そして、乗算回路４１において、Ｒ信号と係数Ａｒ２とが乗算され、その乗算結果Ｓ４１が加算回路７０に出力される。
また、乗算回路５１において、Ｇ信号と係数Ａｇ２とが乗算され、その乗算結果Ｓ５１が加算回路７０に出力される。
また、乗算回路６１において、Ｂ信号と係数Ａｂ２とが乗算され、その乗算結果Ｓ６１が加算回路７１に出力される。
【００５７】
そして、加算回路７０において、乗算結果Ｓ４１とＳ５１とが加算され、その加算結果Ｓ７０が加算回路７１に出力される。
そして、加算回路７１において、加算結果Ｓ７０と乗算結果Ｓ６１とが加算され、その加算結果がＹ信号としてＤＡＣ１６、図２に示す信号生成回路３１、信号生成回路３２、並びに図３に示す色差信号生成回路４６，４７に出力される。
【００５８】
そして、図５（Ａ）に示す色差信号生成回路４６において以下の処理が行われる。
選択回路８１において、選択信号ＳＥＬに基づいて、係数ＡＰｂが選択され、係数Ｓ８１として乗算回路８２に出力される。
減算回路８０において、Ｂ信号からＹ信号が減算され、その減算結果（Ｂ−Ｙ）が乗算回路８２に出力される。
そして、乗算回路８２において、減算結果（Ｂ−Ｙ）と係数Ｓ８１とが乗算され、その乗算結果であるＰｂ信号が図２に示す信号生成回路３１に出力される。
【００５９】
また、上述した色差信号生成回路４６の処理と並行して図５（Ｂ）に示す色差信号生成回路４７において以下の処理が行われる。
選択回路９１において、選択信号ＳＥＬに基づいて、係数ＡＰｒが選択され、係数Ｓ９１として乗算回路９２に出力される。
減算回路９０において、Ｒ信号からＹ信号が減算され、その減算結果（Ｒ−Ｙ）が乗算回路９２に出力される。
そして、乗算回路９２において、減算結果（Ｒ−Ｙ）と係数Ｓ９１とが乗算され、その乗算結果であるＰｒ信号が図２に示す信号生成回路３１に出力される。
【００６０】
そして、図６に示す信号生成回路３１の選択回路３０１，３０３において、第２の論理値を示す選択信号ＳＥＬに基づいて、それぞれＰｒ，Ｐｂ信号が選択および出力される。
【００６１】
上述したように、ＣＰＵ１０において第２の論理値の選択信号ＳＥＬが生成された場合には、デジタルビデオエンコーダ１５において、Ｙ，Ｐｒ，Ｐｂ信号が生成される。
【００６２】
以下、図１に示す画像処理システム１の全体動作を説明する。
デジタルビデオエンコーダ１５においてＹ，Ｃｒ，Ｃｂ信号またはコンポジット信号Ｃｏｍｐを生成する場合に、ＣＰＵ１０において第１の論理値を示す選択信号ＳＥＬが生成され、これがデジタルビデオエンコーダ１５に出力される。
そして、ＣＰＵ１０およびグラフィックＬＳＩ１４の少なくとも一方でＲ，Ｇ，Ｂ信号が生成され、これがデジタルビデオエンコーダ１５に出力される。
そして、デジタルビデオエンコーダ１５において、前述したように、選択信号ＳＥＬに基づいて、Ｙ，Ｃｒ，Ｃｂ信号またはコンポジット信号Ｃｏｍｐが生成され、これらがＤＡＣ１６に出力される。
そして、ＤＡＣ１６において、Ｙ，Ｃｒ，Ｃｂ信号またはコンポジット信号Ｃｏｍｐがアナログ変換された後に、ディスプレイなどに出力される。
【００６３】
一方、デジタルビデオエンコーダ１５においてＹ，Ｐｒ，Ｐｂ信号を生成する場合に、ＣＰＵ１０において第２の論理値を示す選択信号ＳＥＬが生成され、これがデジタルビデオエンコーダ１５に出力される。
そして、ＣＰＵ１０およびグラフィックＬＳＩ１４の少なくとも一方でＲ，Ｇ，Ｂ信号が生成され、これがデジタルビデオエンコーダ１５に出力される。
そして、デジタルビデオエンコーダ１５において、前述したように、第２の論理値を示す選択信号ＳＥＬに基づいて、Ｙ，Ｐｒ，Ｐｂ信号が生成され、これらがＤＡＣ１６に出力される。
そして、ＤＡＣ１６において、Ｙ，Ｐｒ，Ｐｂ信号がアナログ変換された後に、ディスプレイなどに出力される。
【００６４】
以上説明したように、画像処理システム１によれば、デジタルビデオエンコーダ１５において、図２〜図６を用いて説明したように、信号生成回路３１において、Ｕ，Ｖ信号に所定の係数を乗算してＣｂ，Ｃｒ信号を生成することから、図７および図８に示す従来の画像処理システム１０１に比べて、回路規模を縮小できる。
【００６５】
本発明は上述した実施形態には限定されない。
例えば、上述した実施形態では、コンポジット信号Ｃｏｍｐを生成する信号生成回路３２を設けた場合を例示したが、本発明では、信号生成回路３２は必ずしも必要ない。
また、上述した式（１）〜（９）の係数は特に限定されない。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、小規模化を図れる画像処理装置および画像処理システムを提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態に係わる画像処理システムの構成図である。
【図２】図２は、図１に示すデジタルビデオエンコーダの構成図である。
【図３】図３は、図２に示す信号生成回路（ＲＧＢ→ＹＵＶ，ＲＧＢ→ＹＰｂＰｒ）の構成図である。
【図４】図４は、図３に示すＹ信号生成回路の構成図である。
【図５】 図５（Ａ）は図３に示す色差信号生成回路（Ｐｂ，Ｕ生成）の構成図、図５（Ｂ）は図３に示す色差信号生成回路（Ｐｒ，Ｖ生成）の構成図である。
【図６】図６は、図２に示す信号生成回路（ＵＶ→ＣｂＣｒ）の構成図である。
【図７】図７は、従来の画像処理装置の構成図である。
【図８】図８は、図７に示すデジタルビデオエンコーダの構成図である。
【符号の説明】
１…画像処理システム、１０…ＣＰＵ、１１…ＲＯＭ／ＲＡＭ、１２…Ｉ／Ｆ回路、１３…ＤＶＤドライブ、１４…グラフィックＬＳＩ、１５…デジタルビデオエンコーダ、１６…ＤＡＣ、２０…データバス、３０，３１，３２…信号生成回路、３３…係数設定回路、４５…Ｙ信号生成回路、４６，４７…色差信号生成回路、４０，５０，６０，８１，９１，３０１，３０３…選択回路、４１，５１，６１，８２，９２，３００，３０２…乗算回路、７０，７１…加算回路、８０，９０…減算回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an image processing apparatus characterized by a circuit that generates Y (luminance), Cb, Cr, Pb, and Pr (color difference) signals using R (red), G (green), and B (blue) signals, and The present invention relates to an image processing system.
[0002]
[Prior art]
The image processing circuit encodes R, G, and B signals generated by rendering processing and generates Y (luminance), Cb, Cr, Pb, and Pr (color difference) signals for display output.
[0003]
FIG. 7 is a configuration diagram of a conventional image processing system 101.
As shown in FIG. 7, an image processing system 101 includes a CPU (Central Processing Unit) 110, a ROM (Read Only Memory) / RAM (Random Access Memory) 111, an I / F circuit 112, and a graphic LSI 114 via a data bus 120. Is connected.
A DVD drive 113 is connected to the I / F circuit 112.
In addition, a digital video encoder 115 is connected to the graphic LSI 114, and a DAC 116 is connected to the digital video encoder 115.
[0004]
In the image processing system 101, for example, 8-bit R, G, B pixel signals reproduced from a DVD in the DVD drive 113 or 8-bit R, G, B pixel signals generated by the CPU 110 are respectively It is output to the graphic LSI 114.
The graphic LSI 114 performs rendering processing using the input R, G, and B pixel signals, and outputs the generated R, G, and B pixel signals to the digital video encoder 115.
[0005]
The digital video encoder 115 uses the R, G, and B pixel signals to generate Y, U, V signals, Y, Cb, Cr signals, and Y, Pb, Pr signals based on the following equations.
In the following equation, R is a value indicated by the R signal, G is a value indicated by the G signal, B is a value indicated by the B signal, Y is a value indicated by the Y signal, U is a value indicated by the U signal, V is a value indicated by the V signal, Cb is a value indicated by the Cb signal, Cr is a value indicated by the Cr signal, Pb is a value indicated by the Pb signal, and Pr is a value indicated by the Pr signal.
[0006]
[Expression 1]
[RGB → YUV]
Y = 0.299R + 0.587G + 0.114B (1)
U = 0.493 (BY) (2)
V = 0.877 (R−Y) (3)
[0007]
[Expression 2]
[RGB → YCbCr]
Y = 0.299R + 0.587G + 0.114B (4)
C r = 0.713 (R−Y) (5)
C b = 0.564 (BY) (6)
[0008]
[Equation 3]
[RGB → YPbPr]
Y = 0.2126R + 0.7152G + 0.0722B (7)
P r = 0.635 (R−Y) (8)
P b = 0.5389 (BY) (9)
[0009]
FIG. 8 is a block diagram of the digital video encoder 115 shown in FIG.
As shown in FIG. 8, the digital video encoder 115 includes three signal generation circuits, signal generation circuits 200, 201, and 203.
The signal generation circuit 200 inputs R, G, and B pixel signals input from the graphic LSI 114, performs calculations based on the above formulas (1) to (3), and outputs three signals Y, U, and V. It is generated and output to the DAC 116.
The signal generation circuit 201 receives R, G, and B pixel signals input from the graphic LSI 114, performs calculations based on the above equations (4) to (6), and outputs three signals Y, Cb, and Cr. It is generated and output to the DAC 116.
The signal generation circuit 202 receives R, G, and B pixel signals input from the graphic LSI 114, performs calculations based on the above equations (7) to (9), and outputs three signals Y, Pb, and Pr. It is generated and output to the DAC 116.
[0010]
[Problems to be solved by the invention]
However, in the conventional image processing system 101 shown in FIG. 7 described above, the digital video encoder 115 receives Y, U, V signals, Y, Cb, Cr signals, and Y, Pb, Pr signals as shown in FIG. Since three signal generation circuits for independent generation are used, there is a problem that the circuit becomes large.
[0011]
The present invention has been made in view of the above-described conventional technology, and an object thereof is to provide an image processing apparatus and an image processing system that can be reduced in size.
[0012]
[Means for Solving the Problems]
The image processing apparatus of the first invention generates a first luminance signal when the selection signal indicates a first logical value according to the input R, G, B pixel signals and the selection signal. A process for generating a second luminance signal when the selection signal indicates a second logic value; and a process for generating the second luminance signal when the selection signal indicates the first logic value; A process of generating a U signal that is a color difference signal by multiplying a difference from the B signal among the R, G, and B pixel signals by a predetermined coefficient, and when the selection signal indicates the second logical value. P is a color difference signal by multiplying the difference between the generated second luminance signal and the B signal by a predetermined coefficient. b When a signal is generated and when the selection signal indicates the first logical value, a difference between the generated first luminance signal and the R signal is multiplied by a predetermined coefficient to obtain a color difference signal V When a signal is generated and when the selection signal indicates the second logical value, a difference between the generated second luminance signal and the R signal is multiplied by a predetermined coefficient, and P is a color difference signal. r A first signal generation circuit that performs a signal generation process, and the U signal input from the first signal generation circuit is multiplied by a first coefficient to obtain a color difference signal C b A process of generating a signal, and when the selection signal indicates the first logical value, the generated C b When the signal is selected and output, and the selection signal indicates the second logical value, the P input from the first signal generation circuit r A process of selecting and outputting a signal, and multiplying the V signal inputted from the first signal generation circuit by a second coefficient, C, which is a color difference signal r A process of generating a signal, and when the selection signal indicates the first logical value, the generated C r When the signal is selected and output, and the selection signal indicates the second logical value, the P input from the first signal generation circuit r A second signal generation circuit that performs a process of selecting and outputting a signal; and a composite signal is generated by the first luminance signal, the U signal, and the V signal input from the first signal generation circuit And a third signal generation circuit.
[0013]
An image processing system according to a second aspect of the present invention is a data bus, an arithmetic processing circuit that is connected to the data bus, generates a selection signal, performs rendering processing, and outputs R, G, and B pixel signals. An image processing circuit; and a second image processing circuit that generates a luminance signal and a color difference signal for display using a pixel signal generated by at least one of the arithmetic processing circuit and the first image processing circuit. The second image processing circuit generates a first luminance signal in response to the R, G, and B pixel signals and the selection signal when the selection signal indicates a first logical value; A process of generating a second luminance signal when the selection signal indicates a second logic value, and the generated first luminance signal and the R when the selection signal indicates the first logic value. , G, B pixel signal difference with B signal A process of generating a U signal that is a color difference signal by multiplying a constant coefficient and a difference between the generated second luminance signal and the B signal when the selection signal indicates the second logical value. P, which is a color difference signal, multiplied by a predetermined coefficient b When a signal is generated and when the selection signal indicates the first logical value, a difference between the generated first luminance signal and the R signal is multiplied by a predetermined coefficient to obtain a color difference signal V When a signal is generated and when the selection signal indicates the second logical value, a difference between the generated second luminance signal and the R signal is multiplied by a predetermined coefficient, and P is a color difference signal. r A first signal generation circuit that performs a signal generation process, and the U signal input from the first signal generation circuit is multiplied by a first coefficient to obtain a color difference signal C b A process of generating a signal, and when the selection signal indicates the first logical value, the generated C b When the signal is selected and output, and the selection signal indicates the second logical value, the P input from the first signal generation circuit b A process of selecting and outputting a signal, and multiplying the V signal inputted from the first signal generation circuit by a second coefficient, C, which is a color difference signal r A process of generating a signal, and when the selection signal indicates the first logical value, the generated C r When the signal is selected and output, and the selection signal indicates the second logical value, the P input from the first signal generation circuit r A second signal generation circuit that performs a process of selecting and outputting a signal; and a composite signal is generated by the first luminance signal, the U signal, and the V signal input from the first signal generation circuit And a third signal generation circuit.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an image processing apparatus according to an embodiment of the present invention will be described with reference to the accompanying drawings.
FIG. 1 is a configuration diagram of an image processing system 1 according to the present embodiment.
As shown in FIG. 1, an image processing system 1 includes a CPU (Central Processing Unit) 10, a ROM (Read Only Memory) / RAM (Random Access Memory) 11, an I / F circuit 12, and a graphic LSI 14 via a data bus 20. Is connected.
A DVD drive 13 is connected to the I / F circuit 12.
The graphic LSI 14 is connected to the digital video encoder 15.
The digital video encoder 15 is connected to a DAC (Digital Analog Converter) 16.
Here, the digital video encoder 15 corresponds to the image processing apparatus and the second image processing circuit of the present invention.
The CPU 10 corresponds to the arithmetic processing circuit of the present invention, the graphic LSI 14 corresponds to the first image processing circuit of the present invention, and the data bus 20 corresponds to the data bus of the present invention.
[0023]
The CPU 10 controls the overall processing of each component of the image processing system 1.
When the CPU 10 generates the Y, Cr, Cb signal and the composite signal Comp in the digital video encoder 15, the CPU 10 generates a selection signal SEL indicating the first logical value and outputs it to the digital video encoder 15.
In addition, when the Y, Pr, and Pb signals are generated in the digital video encoder 15, the CPU 10 generates a selection signal SEL indicating the second logical value and outputs this to the digital video encoder 15.
[0024]
The ROM / RAM 11 stores programs and data used for processing of the image processing system 1.
[0025]
The I / F circuit 12 inputs and outputs data and signals such as pixel signals between the data bus 20 and the DVD drive 13.
[0026]
The DVD drive 13 performs DVD playback and recording.
[0027]
The graphic LSI 14 performs rendering processing using the R, G, B pixel signals input from the DVD drive 13 or the CPU 10 via the data bus 20, and the R, G, B pixel signals, which are the processing results, are converted into digital video. Output to the encoder 15.
[0028]
The digital video encoder 15 selectively generates Y, Pb, Pr signals and Y, Cb, Cr signals using R, G, B pixel signals generated by at least one of the CPU 10 and the graphic LSI 14. A composite signal Comp is generated.
Specifically, the digital video encoder 15 generates Y, U, V signals, Y, Cb, Cr signals and Y, Pb, Pr signals based on the following formulas.
In the following equation, R is a value indicated by the R signal, G is a value indicated by the G signal, B is a value indicated by the B signal, Y is a value indicated by the Y signal, U is a value indicated by the U signal, V is a value indicated by the V signal, Cb is a value indicated by the Cb signal, Cr is a value indicated by the Cr signal, Pb is a value indicated by the Pb signal, and Pr is a value indicated by the Pr signal.
Here, the Y signal corresponds to the luminance signal of the present invention, the Pb and V signals correspond to the first color difference signal of the present invention, the Pr signal and the U signal correspond to the second color difference signal of the present invention, Cb corresponds to the third color difference signal of the present invention, and Cr corresponds to the fourth color difference signal of the present invention.
[0029]
[Expression 4]
[RGB → YUV]
Y = 0.299R + 0.587G + 0.114B (1)
U = 0.493 (BY) (2)
V = 0.877 (R−Y) (3)
[0030]
[Equation 5]
[RGB → YCbCr]
Y = 0.299R + 0.587G + 0.114B (4)
C r = 0.713 (R−Y) (5)
C b = 0.564 (BY) (6)
[0031]
[Formula 6]
[RGB → YPbPr]
Y = 0.2126R + 0.7152G + 0.0722B (7)
P r = 0.635 (R−Y) (8)
P b = 0.5389 (BY) (9)
[0032]
FIG. 2 is a configuration diagram of the digital video encoder 15.
As shown in FIG. 2, the digital video encoder 15 includes a signal generation circuit 30, a signal generation circuit 31, a signal generation circuit 32, and a coefficient setting circuit 33.
Here, the signal generation circuit 30 corresponds to the first signal generation circuit of the present invention, the signal generation circuit 31 corresponds to the second signal generation circuit of the present invention, and the signal generation circuit 32 corresponds to the third signal generation circuit of the present invention. It corresponds to the signal generation circuit.
Hereinafter, each signal generation circuit will be described in detail.
FIG. 3 is a configuration diagram of the signal generation circuit 30.
As illustrated in FIG. 3, the signal generation circuit 30 includes a Y signal generation circuit 45, a color difference signal generation circuit 46, and a color difference signal generation circuit 47.
[0033]
FIG. 4 is a configuration diagram of the Y signal generation circuit 45.
As shown in FIG. 4, the Y signal generation circuit 45 includes a selection circuit 40, a multiplication circuit 41, an addition circuit 70, and an addition circuit 71.
The selection circuit 40 inputs the coefficients Ar1 and Ar2 from the coefficient setting circuit 33 shown in FIG. 2, and the coefficient Ar1 when the selection signal SEL generated by the CPU 10 indicates the first logical value (for example, the logical value “1”). Is selected and output as a coefficient S40 to the multiplication circuit 41. When the selection signal SEL indicates a second logical value (for example, logical value “0”), the coefficient Ar2 is selected and output as the coefficient S40 to the multiplication circuit 41. To do.
Here, the coefficient Ar1 is the R coefficient of 0.299 in the above equations (1) and (4). The coefficient Ar2 is the R coefficient of 0.2126 in the above equation (7).
[0034]
The multiplication circuit 41 multiplies the value indicated by the R signal by the coefficient S40 and outputs the multiplication result S41 to the addition circuit 70.
[0035]
The selection circuit 50 receives the coefficients Ag1 and Ag2 from the coefficient setting circuit 33 shown in FIG. 2, selects the coefficient Ag1 when the selection signal SEL generated by the CPU 10 indicates the first logical value, and multiplies the coefficient Ag1 as the coefficient S50. When the selection signal SEL indicates the second logical value, the coefficient Ag2 is selected and output to the multiplication circuit 51 as the coefficient S50.
Here, the coefficient Ag1 is the coefficient 0.587 of G in the above equations (1) and (4). The coefficient Ag2 is the coefficient 0.7152 of G in the above formula (7).
[0036]
The multiplication circuit 51 multiplies the value indicated by the G signal by the coefficient S50 and outputs the multiplication result S51 to the addition circuit 70.
[0037]
The selection circuit 60 receives the coefficients Ab1 and Ab2 from the coefficient setting circuit 33 shown in FIG. 2, selects the coefficient Ab1 when the selection signal SEL generated by the CPU 10 indicates the first logical value, and multiplies the coefficient Ab1 as the coefficient S60. When the selection signal SEL indicates the second logical value, the coefficient Ab2 is selected and output to the multiplication circuit 61 as the coefficient S60.
Here, the coefficient Ab1 is the coefficient B of 0.114 in the above formulas (1) and (4). The coefficient Ab2 is the coefficient 0.0722 of B in the above formula (7).
[0038]
The multiplication circuit 61 multiplies the value indicated by the B signal by the coefficient S60 and outputs the multiplication result S61 to the addition circuit 71.
[0039]
The addition circuit 70 adds the multiplication result S41 of the multiplication circuit 41 and the multiplication result S51 of the multiplication circuit 51, and outputs the addition result S70 to the addition circuit 71.
The addition circuit 71 adds the addition result S70 and the multiplication result S61 of the multiplication circuit 61, and outputs the addition result as a Y signal to the DAC 16 shown in FIG. 1 and the color difference signal generation circuits 46 and 47 shown in FIG.
[0040]
FIG. 5A is a configuration diagram of the color difference signal generation circuit 46 shown in FIG.
As shown in FIG. 5A, the color difference signal generation circuit 46 includes a subtraction circuit 80, a selection circuit 81, and a multiplication circuit 82.
The subtraction circuit 80 subtracts the Y signal input from the Y signal generation circuit 45 shown in FIGS. 3 and 4 from the B signal input from the graphic LSI 14 to generate a (B−Y) signal, which is then multiplied by the multiplication circuit 82. Output to.
The selection circuit 81 receives the coefficients AU and AP from the coefficient setting circuit 33. b When the selection signal SEL generated by the CPU 10 indicates the first logic value, the coefficient AU is output as the coefficient S81 to the multiplication circuit 82, and when the selection signal SEL indicates the second logic value, the coefficient AP b Is output to the multiplication circuit 82 as a coefficient S81.
The multiplication circuit 82 multiplies the (BY) signal input from the subtraction circuit 80 and the coefficient S81 input from the selection circuit 81, and outputs the multiplication result to the signal generation circuit 31 and the signal generation circuit 32 shown in FIG. To do.
Here, when the selection signal SEL indicates the first logical value, the multiplication result of the multiplication circuit 82 is the U signal, and when the selection signal SEL indicates the second logical value, the multiplication result of the multiplication circuit 82 is P b Signal.
[0041]
FIG. 5B is a configuration diagram of the color difference signal generation circuit 47 shown in FIG.
As shown in FIG. 5B, the color difference signal generation circuit 47 includes a subtraction circuit 90, a selection circuit 91, and a multiplication circuit 92.
The subtraction circuit 90 subtracts the Y signal input from the Y signal generation circuit 45 shown in FIGS. 3 and 4 from the R signal input from the graphic LSI 14 to generate an (R−Y) signal, which is then multiplied by the multiplication circuit 92. Output to.
The selection circuit 91 receives the coefficients AV and AP from the coefficient setting circuit 33. r When the selection signal SEL generated by the CPU 10 indicates the first logic value, the coefficient AV is output to the multiplication circuit 92 as the coefficient S91, and when the selection signal SEL indicates the second logic value, the coefficient AP r Is output to the multiplier circuit 92 as a coefficient S91.
The multiplication circuit 92 multiplies the (R−Y) signal input from the subtraction circuit 90 and the coefficient S91 input from the selection circuit 91, and outputs the multiplication result to the signal generation circuit 31 and the signal generation circuit 32 shown in FIG. To do.
Here, when the selection signal SEL indicates the first logic value, the multiplication result of the multiplication circuit 92 is a V signal, and when the selection signal SEL indicates the second logic value, the multiplication result of the multiplication circuit 92 is P r Signal.
[0042]
FIG. 6 is a configuration diagram of the signal generation circuit 31 shown in FIG.
As illustrated in FIG. 6, the signal generation circuit 31 includes a multiplication circuit 300, a selection circuit 301, a multiplication circuit 302, and a selection circuit 303.
The multiplier circuit 300 receives the U signal or P input from the signal generation circuit 30 shown in FIG. b The signal has a coefficient (AC b / AU) and outputs the multiplication result to the selection circuit 301. Here, the coefficient AU is the coefficient 0.493 of (BY) in the above-described equation (2), and the coefficient AC b Is the coefficient 0.564 of (BY) in the above-described equation (6).
The multiplier circuit 300 receives the U signal from the signal generation circuit 30 when the above-described selection signal SEL indicates the first logic value, and outputs the P signal from the signal generation circuit 30 when the selection signal SEL indicates the second logic value. b Input the signal.
At this time, when the selection signal SEL indicates the first logical value, the multiplication result of the multiplication circuit 300 is C b Become a signal.
The selection circuit 301 receives the C input from the multiplication circuit 300 when the selection signal SEL indicates the first logical value. b Select and output the signal.
The selection circuit 301 receives the P input from the signal generation circuit 30 when the selection signal SEL indicates the second logical value. b Select and output the signal.
[0043]
The multiplication circuit 302 receives the V signal or P input from the signal generation circuit 30 shown in FIG. r The signal has a coefficient (AC r / AV) and outputs the multiplication result to the selection circuit 303. Here, the coefficient AV is the coefficient 0.877 of (R−Y) in the above-described equation (3), and the coefficient AC r Is a coefficient 0.713 of (R−Y) in the above-described equation (5).
The multiplier 302 receives the V signal from the signal generation circuit 30 when the above-described selection signal SEL indicates the first logic value, and outputs the P signal from the signal generation circuit 30 when the selection signal SEL indicates the second logic value. r Input the signal.
At this time, when the selection signal SEL indicates the first logical value, the multiplication result of the multiplication circuit 300 is C r Become a signal.
The selection circuit 303 receives the C input from the multiplication circuit 302 when the selection signal SEL indicates the first logical value. r Select and output the signal.
The selection circuit 303 receives the P input from the signal generation circuit 30 when the selection signal SEL indicates the second logical value. r Select and output the signal.
[0044]
The signal generation circuit 32 multiplexes the Y signal, U signal, and V signal input from the signal generation circuit 30 by frequency interleaving to generate a composite signal Comp, and outputs it.
[0045]
Further, the coefficient setting circuit 33 shown in FIG. 2 stores various coefficients used for the processing of the signal generation circuits 30 and 31.
[0046]
Hereinafter, an operation example of the digital video encoder 15 will be described with reference to FIGS.
[First operation example]
Hereinafter, in the CPU 10, a selection signal SEL having a logical value “1” is generated, and based on the selection signal SEL, the digital video encoder 15 generates an Y, Cr, Cb signal and a composite signal Comp. explain.
[0047]
The R, G, B signals generated by the graphic LSI 14 shown in FIG. 1 are input to the signal generation circuit 30 of the digital video encoder 15 shown in FIGS.
The R, G, and B signals are input to the Y signal generation circuit 45, the color difference signal generation circuit 46, and the color difference signal generation circuit 47 of the signal generation circuit 30 shown in FIG.
Then, in the Y signal generation circuit 45 shown in FIG. 4 incorporated in the signal generation circuit 30, the selection circuits 40, 50, 60 calculate the coefficients Ar1, Ag1, Ab1 based on the selection signal SEL indicating the first logical value. Select each one.
Then, the multiplication circuit 41 multiplies the R signal and the coefficient Ar 1 and outputs the multiplication result S 41 to the addition circuit 70.
In addition, the multiplication circuit 51 multiplies the G signal and the coefficient Ag 1 and outputs the multiplication result S 51 to the addition circuit 70.
In addition, the multiplication circuit 61 multiplies the B signal and the coefficient Ab 1 and outputs the multiplication result S 61 to the addition circuit 71.
[0048]
Then, in addition circuit 70, multiplication results S41 and S51 are added, and the addition result S70 is output to addition circuit 71.
In addition circuit 71, addition result S70 and multiplication result S61 are added, and the addition result is DAC 16 as signal Y, signal generation circuit 31 shown in FIG. 2, signal generation circuit 32, and color difference signal generation shown in FIG. It is output to the circuits 46 and 47.
[0049]
Then, the following processing is performed in the color difference signal generation circuit 46 shown in FIG.
In the selection circuit 81, the coefficient AU is selected based on the selection signal SEL, and is output to the multiplication circuit 82 as the coefficient S81.
In the subtraction circuit 80, the Y signal is subtracted from the B signal, and the subtraction result (B−Y) is output to the multiplication circuit 82.
Then, the multiplication circuit 82 multiplies the subtraction result (BY) by the coefficient S81, and outputs the U signal as the multiplication result to the signal generation circuit 31 shown in FIG.
[0050]
Further, the following processing is performed in the color difference signal generation circuit 47 shown in FIG. 5B in parallel with the processing of the color difference signal generation circuit 46 described above.
In the selection circuit 91, the coefficient AV is selected based on the selection signal SEL, and is output to the multiplication circuit 92 as the coefficient S91.
In the subtraction circuit 90, the Y signal is subtracted from the R signal, and the subtraction result (R−Y) is output to the multiplication circuit 92.
Then, the multiplication circuit 92 multiplies the subtraction result (R−Y) by the coefficient S91, and outputs the V signal as the multiplication result to the signal generation circuit 31 shown in FIG.
[0051]
Then, in the signal generation circuit 32, multiplexing is performed using the Y signal, U signal, and V signal, and a composite signal Comp is generated and output.
[0052]
In parallel with the processing of the signal generation circuit 32, the following processing is performed in the signal generation circuit 31 shown in FIG. In the multiplication circuit 300, the coefficient AC b / AU multiplied by U signal and C b A signal is generated and output to the selection circuit 301.
Then, in the selection circuit 301, based on the selection signal SEL, C b A signal is selected and output.
[0053]
In the multiplier circuit 302, the coefficient AC r / AV and V signal multiplied by C r A signal is generated and output to the selection circuit 303.
Then, in the selection circuit 303, based on the selection signal SEL, C r A signal is selected and output.
[0054]
As described above, when the selection signal SEL indicating the first logical value is generated in the CPU 10, the digital video encoder 15 generates the Y, Cr, Cb signal and the composite signal Comp.
[0055]
[Second operation example]
Hereinafter, in the CPU 10, a selection signal SEL having a logical value “0” is generated, and based on the selection signal SEL, the digital video encoder 15 generates an Y, Pr, Pb signal and a composite signal Comp. explain.
[0056]
The R, G, B signals generated by the graphic LSI 14 shown in FIG. 1 are input to the signal generation circuit 30 of the digital video encoder 15 shown in FIGS.
The R, G, and B signals are input to the Y signal generation circuit 45, the color difference signal generation circuit 46, and the color difference signal generation circuit 47 of the signal generation circuit 30 shown in FIG.
Then, in the Y signal generation circuit 45 shown in FIG. 4 incorporated in the signal generation circuit 30, the selection circuits 40, 50, 60 calculate the coefficients Ar2, Ag2, Ab2 based on the selection signal SEL indicating the second logical value. Select each one.
Then, the multiplication circuit 41 multiplies the R signal and the coefficient Ar 2, and outputs the multiplication result S 41 to the addition circuit 70.
In addition, the multiplication circuit 51 multiplies the G signal and the coefficient Ag 2, and outputs the multiplication result S 51 to the addition circuit 70.
In addition, the multiplication circuit 61 multiplies the B signal and the coefficient Ab 2 and outputs the multiplication result S 61 to the addition circuit 71.
[0057]
Then, in addition circuit 70, multiplication results S41 and S51 are added, and the addition result S70 is output to addition circuit 71.
In addition circuit 71, addition result S70 and multiplication result S61 are added, and the addition result is DAC 16 as signal Y, signal generation circuit 31 shown in FIG. 2, signal generation circuit 32, and color difference signal generation shown in FIG. It is output to the circuits 46 and 47.
[0058]
Then, the following processing is performed in the color difference signal generation circuit 46 shown in FIG.
In the selection circuit 81, based on the selection signal SEL, the coefficient AP b Is selected and output to the multiplier circuit 82 as the coefficient S81.
In the subtraction circuit 80, the Y signal is subtracted from the B signal, and the subtraction result (B−Y) is output to the multiplication circuit 82.
Then, the multiplication circuit 82 multiplies the subtraction result (B−Y) by the coefficient S81, and P is the multiplication result. b The signal is output to the signal generation circuit 31 shown in FIG.
[0059]
Further, the following processing is performed in the color difference signal generation circuit 47 shown in FIG. 5B in parallel with the processing of the color difference signal generation circuit 46 described above.
In the selection circuit 91, based on the selection signal SEL, the coefficient AP r Is selected and output to the multiplication circuit 92 as the coefficient S91.
In the subtraction circuit 90, the Y signal is subtracted from the R signal, and the subtraction result (R−Y) is output to the multiplication circuit 92.
Then, the multiplication circuit 92 multiplies the subtraction result (R−Y) by the coefficient S91, and the multiplication result P r The signal is output to the signal generation circuit 31 shown in FIG.
[0060]
Then, the selection circuits 301 and 303 of the signal generation circuit 31 shown in FIG. 6 select and output the Pr and Pb signals, respectively, based on the selection signal SEL indicating the second logical value.
[0061]
As described above, when the CPU 10 generates the second logical value selection signal SEL, the digital video encoder 15 generates Y, Pr, and Pb signals.
[0062]
Hereinafter, the overall operation of the image processing system 1 shown in FIG. 1 will be described.
When the digital video encoder 15 generates the Y, Cr, Cb signal or the composite signal Comp, the CPU 10 generates the selection signal SEL indicating the first logical value and outputs it to the digital video encoder 15.
Then, R, G, and B signals are generated at least one of the CPU 10 and the graphic LSI 14 and output to the digital video encoder 15.
Then, as described above, the digital video encoder 15 generates the Y, Cr, Cb signal or the composite signal Comp based on the selection signal SEL, and outputs these to the DAC 16.
In the DAC 16, the Y, Cr, Cb signal or composite signal Comp is converted into an analog signal and then output to a display or the like.
[0063]
On the other hand, when the Y, Pr, and Pb signals are generated in the digital video encoder 15, the selection signal SEL indicating the second logical value is generated in the CPU 10 and is output to the digital video encoder 15.
Then, R, G, and B signals are generated at least one of the CPU 10 and the graphic LSI 14 and output to the digital video encoder 15.
Then, as described above, the digital video encoder 15 generates Y, Pr, and Pb signals based on the selection signal SEL indicating the second logical value, and outputs these to the DAC 16.
In the DAC 16, the Y, Pr, and Pb signals are converted into analog signals and then output to a display or the like.
[0064]
As described above, according to the image processing system 1, in the digital video encoder 15, as described with reference to FIGS. 2 to 6, the signal generation circuit 31 multiplies U and V signals by predetermined coefficients. Since the Cb and Cr signals are generated, the circuit scale can be reduced as compared with the conventional image processing system 101 shown in FIGS.
[0065]
The present invention is not limited to the embodiment described above.
For example, in the above-described embodiment, the case where the signal generation circuit 32 that generates the composite signal Comp is provided is illustrated, but the signal generation circuit 32 is not necessarily required in the present invention.
Further, the coefficients of the above-described formulas (1) to (9) are not particularly limited.
[0066]
【The invention's effect】
As described above, according to the present invention, it is possible to provide an image processing apparatus and an image processing system that can be reduced in size.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an image processing system according to an embodiment of the present invention.
FIG. 2 is a configuration diagram of the digital video encoder shown in FIG. 1;
FIG. 3 is a configuration diagram of the signal generation circuit (RGB → YUV, RGB → YPbPr) shown in FIG. 2;
4 is a configuration diagram of a Y signal generation circuit shown in FIG. 3. FIG.
FIG. 5A is a color difference signal generation circuit (P b , U generation), and FIG. 5B is a color difference signal generation circuit (P r , V generation).
6 is a configuration diagram of the signal generation circuit (UV → CbCr) shown in FIG. 2; FIG.
FIG. 7 is a configuration diagram of a conventional image processing apparatus.
FIG. 8 is a configuration diagram of the digital video encoder shown in FIG. 7;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Image processing system, 10 ... CPU, 11 ... ROM / RAM, 12 ... I / F circuit, 13 ... DVD drive, 14 ... Graphic LSI, 15 ... Digital video encoder, 16 ... DAC, 20 ... Data bus, 30, 31, 32 ... signal generation circuit, 33 ... coefficient setting circuit, 45 ... Y signal generation circuit, 46, 47 ... color difference signal generation circuit, 40, 50, 60, 81, 91, 301, 303 ... selection circuit, 41, 51 , 61, 82, 92, 300, 302... Multiplier circuit, 70, 71... Adder circuit, 80, 90.

Claims (7)

入力されたＲ，Ｇ，Ｂの画素信号と選択信号とに応じて、前記選択信号が第１の論理値を示す場合に第１の輝度信号を生成し、前記選択信号が第２の論理値を示す場合に第２の輝度信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ，Ｇ，Ｂの画素信号のうちのＢ信号との差分に所定の係数を乗算して色差信号であるＵ信号を生成する処理と、
前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｂ信号との差分に所定の係数を乗算して色差信号であるＰｂ信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＶ信号を生成する処理と、
前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＰｒ信号を生成する処理と、
を行う第１の信号生成回路と、
前記第１の信号生成回路から入力された前記Ｕ信号に第１の係数を乗算して色差信号であるＣｂ信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｂ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する処理と、
前記第１の信号生成回路から入力された前記Ｖ信号に第２の係数を乗算して色差信号であるＣｒ信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｒ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する処理と、
を行う第２の信号生成回路と、
前記第１の信号生成回路から入力された第１の輝度信号、前記Ｕ信号及び前記Ｖ信号によりコンポジット信号を生成する第３の信号生成回路と、
を有する画像処理装置。In response to the input R, G, and B pixel signals and the selection signal, a first luminance signal is generated when the selection signal indicates a first logical value, and the selection signal is a second logical value. A process of generating a second luminance signal when
When the selection signal indicates the first logical value, a color difference is obtained by multiplying a difference between the generated first luminance signal and the B signal among the R, G, and B pixel signals by a predetermined coefficient. A process of generating a U signal which is a signal;
A process of generating a Pb signal, which is a color difference signal, by multiplying a difference between the generated second luminance signal and the B signal by a predetermined coefficient when the selection signal indicates the second logical value; ,
When the selection signal indicates the first logical value, a process of generating a V signal that is a color difference signal by multiplying a difference between the generated first luminance signal and the R signal by a predetermined coefficient;
A process of generating a Pr signal as a color difference signal by multiplying a difference between the generated second luminance signal and the R signal by a predetermined coefficient when the selection signal indicates the second logical value; ,
A first signal generation circuit for performing
A process of generating a Cb signal that is a color difference signal by multiplying the U signal input from the first signal generation circuit by a first coefficient;
When the selection signal indicates the first logic value, the generated Cb signal is selected and output, and when the selection signal indicates the second logic value, the first signal generation circuit A process of selecting and outputting the Pr signal input from
A process of generating a Cr signal which is a color difference signal by multiplying the V signal input from the first signal generation circuit by a second coefficient;
When the selection signal indicates the first logic value, the generated Cr signal is selected and output, and when the selection signal indicates the second logic value, the first signal generation circuit A process of selecting and outputting the Pr signal input from
A second signal generation circuit for performing
A third signal generation circuit that generates a composite signal from the first luminance signal, the U signal, and the V signal input from the first signal generation circuit;
An image processing apparatus. 前記第１の信号生成回路は、
前記選択信号に基づいて、複数の異なる係数を選択し、Ｒ，Ｇ，Ｂの画素信号の各々に当該選択した対応する係数を乗算し、各々の乗算結果を加算して前記第１の輝度信号あるいは第２の輝度信号を生成する輝度信号生成回路と、
前記選択信号に基づいて、複数の異なる係数を選択し、前記生成した第１の輝度信号と前記Ｂ信号との差分に当該選択した対応する係数を乗算し、各々の乗算結果を加算して前記Ｕ信号あるいはＰｂ信号を生成する第１の色差信号生成回路と、
前記選択信号に基づいて、複数の異なる係数を選択し、前記生成した第２の輝度信号と前記Ｂ信号との差分に当該選択した係数を乗算し、各々の乗算結果を加算して前記Ｖ信号あるいはＰｒ信号を生成する第２の色差信号生成回路と、
を有する請求項１に記載の信号生成回路。The first signal generation circuit includes:
Based on the selection signal, a plurality of different coefficients are selected, each of the R, G, and B pixel signals is multiplied by the selected corresponding coefficient, and each multiplication result is added to the first luminance signal. Alternatively, a luminance signal generation circuit that generates a second luminance signal;
Based on the selection signal, a plurality of different coefficients are selected, the difference between the generated first luminance signal and the B signal is multiplied by the selected corresponding coefficient, and each multiplication result is added, A first color difference signal generation circuit for generating a U signal or a Pb signal;
Based on the selection signal, a plurality of different coefficients are selected, the difference between the generated second luminance signal and the B signal is multiplied by the selected coefficient, and each multiplication result is added to the V signal. Alternatively, a second color difference signal generation circuit that generates a Pr signal;
The signal generation circuit according to claim 1. 前記輝度信号生成回路は、
前記選択信号が第１の論理値を示す場合に第３の係数を選択し、第２の論理値を示す場合に第４の係数を選択する第１の選択回路と、
前記選択信号が第１の論理値を示す場合に第５の係数を選択し、第２の論理値を示す場合に第６の係数を選択する第２の選択回路と、
前記選択信号が第１の論理値を示す場合に第７の係数を選択し、第２の論理値を示す場合に第８の係数を選択する第３の選択回路と、
前記Ｒ，Ｇ，Ｂの画素信号のうち、Ｒ信号と前記第１の選択回路が選択した前記第３の係数あるいは前記第４の係数とを乗算する第１の乗算回路と、
前記Ｒ，Ｇ，Ｂの画素信号のうち、Ｇ信号と前記第２の選択回路が選択した前記第５の係数あるいは前記第６の係数とを乗算する第２の乗算回路と、
前記Ｒ，Ｇ，Ｂの画素信号のうち、Ｂ信号と前記第３の選択回路が選択した前記第７の係数あるいは前記第８の係数とを乗算する第３の乗算回路と、
前記第１の乗算回路が乗算した結果と、前記第２の乗算回路が乗算した結果とを加算する第１の加算回路と、
前記第１の加算回路が加算した結果と、前記第３の乗算回路が乗算した結果とを加算し、当該加算結果を第１の輝度信号あるいは第２の輝度信号として出力する第２の加算回路と、
を有する請求項２に記載の画像処理装置。The luminance signal generation circuit includes:
A first selection circuit that selects a third coefficient when the selection signal indicates a first logic value and selects a fourth coefficient when the selection signal indicates a second logic value;
A second selection circuit that selects a fifth coefficient when the selection signal indicates a first logic value and selects a sixth coefficient when the selection signal indicates a second logic value;
A third selection circuit that selects a seventh coefficient when the selection signal indicates a first logic value and selects an eighth coefficient when the selection signal indicates a second logic value;
A first multiplication circuit that multiplies the R signal and the third coefficient or the fourth coefficient selected by the first selection circuit among the R, G, and B pixel signals;
A second multiplication circuit that multiplies the G signal and the fifth coefficient or the sixth coefficient selected by the second selection circuit among the R, G, and B pixel signals;
A third multiplication circuit that multiplies the B signal and the seventh coefficient or the eighth coefficient selected by the third selection circuit among the R, G, and B pixel signals;
A first addition circuit for adding the result of multiplication by the first multiplication circuit and the result of multiplication by the second multiplication circuit;
A second addition circuit that adds a result obtained by the addition by the first addition circuit and a result obtained by the multiplication by the third multiplication circuit and outputs the addition result as a first luminance signal or a second luminance signal. When,
The image processing apparatus according to claim 2, comprising: 前記第１の色差信号生成回路は、
前記Ｂ信号から、前記輝度信号生成回路から入力された前記第１の輝度信号あるいは第２の輝度信号を減算する第１の減算回路と、
前記選択信号が第１の論理値を示す場合に第９の係数を選択し、第２の論理値を示す場合に第１０の係数を選択する第４の選択回路と、
前記第１の減算回路が減算した結果と、前記第４の選択回路が選択した前記第９の係数あるいは前記第１０の係数とを乗算し、当該乗算結果を前記Ｕ信号あるいはＰｂ信号として出力する第４の乗算回路と、
を有する請求項３に記載の画像処理装置。The first color difference signal generation circuit includes:
A first subtraction circuit that subtracts the first luminance signal or the second luminance signal input from the luminance signal generation circuit from the B signal;
A fourth selection circuit that selects a ninth coefficient when the selection signal indicates a first logic value and selects a tenth coefficient when the selection signal indicates a second logic value;
The result of subtraction by the first subtraction circuit is multiplied by the ninth coefficient or the tenth coefficient selected by the fourth selection circuit, and the multiplication result is output as the U signal or Pb signal. A fourth multiplication circuit that
The image processing apparatus according to claim 3. 前記第２の色差信号生成回路は、
前記Ｒ信号から、前記輝度信号生成回路から入力された前記第１の輝度信号あるいは第２の輝度信号を減算する第２の減算回路と、
前記選択信号が第１の論理値を示す場合に第１１の係数を選択し、第２の論理値を示す場合に第１２の係数を選択する第５の選択回路と、
前記第２の減算回路が減算した結果と、前記第５の選択回路が選択した前記第１１の係数あるいは前記第１２の係数とを乗算し、当該乗算結果を前記Ｖ信号あるいはＰｒ信号として出力する第５の乗算回路と、
を有する請求項４に記載の画像処理装置。The second color difference signal generation circuit includes:
A second subtraction circuit that subtracts the first luminance signal or the second luminance signal input from the luminance signal generation circuit from the R signal;
A fifth selection circuit that selects an eleventh coefficient when the selection signal indicates a first logic value and selects a twelfth coefficient when the selection signal indicates a second logic value;
The result of subtraction by the second subtraction circuit is multiplied by the eleventh coefficient or the twelfth coefficient selected by the fifth selection circuit, and the multiplication result is output as the V signal or the Pr signal. A fifth multiplication circuit that
The image processing apparatus according to claim 4, comprising: 前記第２の信号生成回路は、
前記第１の信号生成回路から入力された前記Ｕ信号と、前記第１の係数とを乗算する第６の乗算回路と、
前記選択信号が第１の論理値を示す場合に前記第６の乗算回路の乗算結果を選択して前記Ｃｂ信号として出力し、第２の論理値を示す場合に前記第１の信号生成回路から入力された前記Ｐｂ信号を選択して出力する第６の選択回路と、
前記第１の信号生成回路から入力された前記Ｖ信号と、前記第２の係数とを乗算する第７の乗算回路と、
前記選択信号が第１の論理値を示す場合に前記第７の乗算回路の乗算結果を選択して前記Ｃｒ信号として出力し、第２の論理値を示す場合に前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する第７の選択回路と、
を有する請求項５に記載の画像処理装置。The second signal generation circuit includes:
A sixth multiplication circuit that multiplies the U signal input from the first signal generation circuit by the first coefficient;
When the selection signal indicates the first logic value, the multiplication result of the sixth multiplication circuit is selected and output as the Cb signal, and when the selection signal indicates the second logic value, the first signal generation circuit A sixth selection circuit for selecting and outputting the Pb signal inputted from
A seventh multiplication circuit for multiplying the V signal input from the first signal generation circuit by the second coefficient;
When the selection signal indicates the first logic value, the multiplication result of the seventh multiplication circuit is selected and output as the Cr signal, and when the selection signal indicates the second logic value, the first signal generation circuit A seventh selection circuit for selecting and outputting the Pr signal input from
The image processing apparatus according to claim 5. データバスと、
前記データバスに接続され、選択信号を生成する演算処理回路と、
レンダリング処理を行い、Ｒ，Ｇ，Ｂの画素信号を出力する第１の画像処理回路と、
前記演算処理回路および前記第１の画像処理回路の少なくとも一方が生成した画素信号を用いて表示用の輝度信号および色差信号を生成する第２の画像処理回路と、
を有し、
前記第２の画像処理回路は、
前記Ｒ，Ｇ，Ｂの画素信号と前記選択信号とに応じて、前記選択信号が第１の論理値を示す場合に第１の輝度信号を生成し、前記選択信号が第２の論理値を示す場合に第２の輝度信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ，Ｇ，Ｂの画素信号のうちのＢ信号との差分に所定の係数を乗算して色差信号であるＵ信号を生成する処理と、
前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｂ信号との差分に所定の係数を乗算して色差信号であるＰｂ信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成した第１の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＶ信号を生成する処理と、
前記選択信号が前記第２の論理値を示す場合に、前記生成した第２の輝度信号と前記Ｒ信号との差分に所定の係数を乗算して色差信号であるＰｒ信号を生成する処理と、
を行う第１の信号生成回路と、
前記第１の信号生成回路から入力された前記Ｕ信号に第１の係数を乗算して色差信号であるＣｂ信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｂ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｂ信号を選択して出力する処理と、
前記第１の信号生成回路から入力された前記Ｖ信号に第２の係数を乗算して色差信号であるＣｒ信号を生成する処理と、
前記選択信号が前記第１の論理値を示す場合に、前記生成したＣｒ信号を選択して出力し、当該選択信号が前記第２の論理値を示す場合に、前記第１の信号生成回路から入力された前記Ｐｒ信号を選択して出力する処理と、
を行う第２の信号生成回路と、
前記第１の信号生成回路から入力された第１の輝度信号、前記Ｕ信号及び前記Ｖ信号によりコンポジット信号を生成する第３の信号生成回路と、
を有する画像処理システム。A data bus,
An arithmetic processing circuit connected to the data bus for generating a selection signal;
A first image processing circuit that performs rendering processing and outputs R, G, and B pixel signals;
A second image processing circuit that generates a luminance signal and a color difference signal for display using a pixel signal generated by at least one of the arithmetic processing circuit and the first image processing circuit;
Have
The second image processing circuit includes:
In response to the R, G, B pixel signals and the selection signal, a first luminance signal is generated when the selection signal indicates a first logical value, and the selection signal has a second logical value. Processing to generate a second luminance signal when shown;
When the selection signal indicates the first logical value, a color difference is obtained by multiplying a difference between the generated first luminance signal and the B signal among the R, G, and B pixel signals by a predetermined coefficient. A process of generating a U signal which is a signal;
A process of generating a Pb signal, which is a color difference signal, by multiplying a difference between the generated second luminance signal and the B signal by a predetermined coefficient when the selection signal indicates the second logical value; ,
When the selection signal indicates the first logical value, a process of generating a V signal that is a color difference signal by multiplying a difference between the generated first luminance signal and the R signal by a predetermined coefficient;
A process of generating a Pr signal as a color difference signal by multiplying a difference between the generated second luminance signal and the R signal by a predetermined coefficient when the selection signal indicates the second logical value; ,
A first signal generation circuit for performing
A process of generating a Cb signal that is a color difference signal by multiplying the U signal input from the first signal generation circuit by a first coefficient;
When the selection signal indicates the first logic value, the generated Cb signal is selected and output, and when the selection signal indicates the second logic value, the first signal generation circuit A process of selecting and outputting the Pb signal input from
A process of generating a Cr signal which is a color difference signal by multiplying the V signal input from the first signal generation circuit by a second coefficient;
When the selection signal indicates the first logic value, the generated Cr signal is selected and output, and when the selection signal indicates the second logic value, the first signal generation circuit A process of selecting and outputting the Pr signal input from
A second signal generation circuit for performing
A third signal generation circuit that generates a composite signal from the first luminance signal, the U signal, and the V signal input from the first signal generation circuit;
An image processing system.
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JPH10214077A (en) * 1997-01-29 1998-08-11 Sony Corp Method for generating synthetic plotting data and synthetic plotting device
JPH11252582A (en) * 1998-02-27 1999-09-17 Matsushita Electric Ind Co Ltd Television receiver
JPH11262028A (en) * 1998-03-11 1999-09-24 Sony Corp Signal angle adjustment method and signal angle adjustment device thereof
JP2000069500A (en) * 1998-08-21 2000-03-03 Matsushita Electric Ind Co Ltd Automatic discriminant circuit for luminance equation of color television receiver
JP2001028761A (en) * 1999-07-13 2001-01-30 Rohm Co Ltd Pal system video signal generator

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