JP4770484B2 - Multilayer ceramic electronic components - Google Patents

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Description

本発明は、積層セラミック電子部品に関し、更に詳しくは、温度補償用として信頼性の高い積層セラミック電子部品に関するものである。   The present invention relates to a multilayer ceramic electronic component, and more particularly to a highly reliable multilayer ceramic electronic component for temperature compensation.

従来のこの種の積層セラミック電子部品としては、例えば本出願人が提案した特許文献1に記載の積層型電子部品がある。この積層型電子部品(例えば、積層セラミックコンデンサ)は、誘電体グリーンシート層と、内部電極ペースト層とが交互に積層された生の積層体を焼成することによって、誘電体セラミック層と内部電極層とが交互に積層された積層体が得られる。誘電体グリーンシートには、フォルステライトとチタン酸ストロンチウムとを主成分とする誘電体材料が用いられている。この主成分は、一般式MgSiO2+x+aSrTiO2+yで表される誘電体セラミック材料であって、上記一般式におけるx、y及びaは、それぞれ1.70≦x≦1.99、0.98≦y≦1.02及び0.05≦a≦0.40の関係を満足するものである。 As a conventional multilayer ceramic electronic component of this type, for example, there is a multilayer electronic component described in Patent Document 1 proposed by the present applicant. In this multilayer electronic component (for example, a multilayer ceramic capacitor), a dielectric ceramic layer and an internal electrode layer are formed by firing a raw multilayer body in which dielectric green sheet layers and internal electrode paste layers are alternately stacked. A laminate in which and are alternately laminated is obtained. A dielectric material mainly composed of forsterite and strontium titanate is used for the dielectric green sheet. This main component is a dielectric ceramic material represented by the general formula Mg x SiO 2 + x + aSr y TiO 2 + y , and x, y and a in the above general formula are 1.70 ≦ x ≦ 1.99 and 0, respectively. The relationship of .98 ≦ y ≦ 1.02 and 0.05 ≦ a ≦ 0.40 is satisfied.

特許文献1に記載の誘電体材料を用いると、従来のフォルステライトよりも低温で焼成することができると共にJIS規格で規定する所定の温度特性を満足することができ、しかも小型低容量の積層型電子部品を設計する際にも、構造欠陥を生じさせることなく多層化でき、等価直列抵抗を低減し、静電容量のバラツキを抑制することができる、優れた積層セラミック電子部品を得ることができる。   When the dielectric material described in Patent Document 1 is used, it can be fired at a lower temperature than the conventional forsterite, and can satisfy the predetermined temperature characteristic defined by the JIS standard. When designing electronic components, it is possible to obtain an excellent multilayer ceramic electronic component that can be multilayered without causing structural defects, reduce equivalent series resistance, and suppress variation in capacitance. .

WO 2005/058774WO 2005/058774

しかしながら、特許文献1の積層セラミック電子部品は上述のように優れた特性を有しているが、その後温度特性等の電気的特性について詳細に検討した結果、誘電体セラミック層と内部電極層の界面付近に、僅かではあるが構造欠陥を生じ、この構造欠陥の影響で耐湿負荷特性が若干低下することがあった。   However, although the multilayer ceramic electronic component of Patent Document 1 has excellent characteristics as described above, as a result of detailed examination of electrical characteristics such as temperature characteristics thereafter, the interface between the dielectric ceramic layer and the internal electrode layer There were slight structural defects in the vicinity, and the moisture resistance load characteristics were slightly deteriorated due to the influence of the structural defects.

本発明は、上記課題を解決するためになされたもので、耐湿負荷特性及び高温負荷特性を向上させて電気的信頼性を高めることができる積層セラミック電子部品を提供することを目的としている。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer ceramic electronic component that can improve moisture resistance load characteristics and high temperature load characteristics to enhance electrical reliability.

本発明の請求項1に記載の積層セラミック電子部品は、積層された複数の誘電体セラミック層と、これらの誘電体セラミック層間に配置された内部電極層と、を備えた積層セラミック電子部品において、上記誘電体セラミック層の主成分は、フォルステライト系結晶相からなる第1主成分と、Tiを含む酸化物からなる第2主成分と、からなり、上記内部電極層には、上記第1主成分の組成を有するセラミックが存在し、上記第2主成分が実質的に存在しないことを特徴とするものである。 The multilayer ceramic electronic component according to claim 1 of the present invention is a multilayer ceramic electronic component comprising a plurality of laminated dielectric ceramic layers and an internal electrode layer disposed between the dielectric ceramic layers. The main component of the dielectric ceramic layer is composed of a first main component composed of a forsterite crystal phase and a second main component composed of an oxide containing Ti, and the internal electrode layer includes the first main component. A ceramic having a component composition is present, and the second main component is substantially absent .

また、本発明の請求項2に記載の積層セラミック電子部品は、請求項1に記載の発明において、上記第1主成分がMgSiO2+x(但し、1.70≦x≦1.99)であり、上記第2主成分がSrTiO2+y、CaTiO2+y、TiO(但し、0.98≦y≦1.02)から選択される少なくとも一種の酸化物であることを特徴とするものである。 Further, the laminated ceramic electronic component according to claim 2 of the present invention is the invention according to claim 1, said first principal component in Mg x SiO 2 + x (where, 1.70 ≦ x ≦ 1.99) And the second main component is at least one oxide selected from Sr y TiO 2 + y , Ca y TiO 2 + y , and TiO 2 (provided that 0.98 ≦ y ≦ 1.02). It is.

また、本発明の請求項3に記載の積層セラミック電子部品は、請求項2に記載の発明において、上記第1主成分がMgSiO2+x(但し、1.70≦x≦1.99)であり、上記第2主成分がSrTiO2+y(但し、0.98≦y≦1.02)であり、上記誘電体セラミック層における上記第1主成分と上記第2主成分のモル比(第1主成分/第2主成分)を(1−a)/aで表した時、aは0.05≦a≦0.29の関係を満足することを特徴とするものである。 According to a third aspect of the present invention, in the multilayer ceramic electronic component according to the second aspect , the first main component is Mg x SiO 2 + x (where 1.70 ≦ x ≦ 1.99). And the second main component is Sr y TiO 2 + y (where 0.98 ≦ y ≦ 1.02), and the molar ratio of the first main component to the second main component in the dielectric ceramic layer (first When (1-principal component / second-principal component) is represented by (1-a) / a, a satisfies the relationship of 0.05 ≦ a ≦ 0.29.

また、本発明の請求項4に記載の積層セラミック電子部品は、請求項1〜請求項3のいずれか1項に記載の発明において、上記内部電極層中の上記セラミック成分と上記金属成分の重量比(セラミック成分/金属成分)が、0.05〜0.5であることを特徴とするものである。 The multilayer ceramic electronic component according to claim 4 of the present invention is the multilayer ceramic electronic component according to any one of claims 1 to 3 , wherein the weight of the ceramic component and the metal component in the internal electrode layer is the same. The ratio (ceramic component / metal component) is 0.05 to 0.5.

即ち、本発明の積層セラミック電子部品を形成する誘電体セラミック層は、フォルステライト系結晶相からなる第1主成分と、Tiを含む酸化物(以下、単に「Ti酸化物」と称す。)からなる第2主成分と、を主成分として含んでいる。フォルステライト系結晶相は、正の温度特性を有すると共に比誘電率が低く、高周波特性に優れている。フォルステライト系結晶相としては、例えばMgSiO2+xで表されるものが好ましい。また、Ti酸化物は、負の温度特性を有するため、フォルステライトに所定量添加することによりフォルステライト系結晶相との混晶を形成することで、比誘電率が低く、静電容量の温度特性が平坦化し、高周波モジュールに使用する温度補償用の低容量積層セラミックコンデンサ等の積層セラミック電子部品を得ることができる。Ti酸化物としては、例えばチタン酸ストロンチウム(SrTiO2+y)、チタン酸カルシウム(CaTiO2+y)、二酸化チタン(TiO)から選択される少なくとも一種の酸化物が好ましい。 That is, the dielectric ceramic layer forming the multilayer ceramic electronic component of the present invention is composed of a first main component composed of a forsterite crystal phase and an oxide containing Ti (hereinafter simply referred to as “Ti oxide”). And the second main component as a main component. The forsterite crystal phase has positive temperature characteristics and a low relative dielectric constant, and is excellent in high frequency characteristics. As the forsterite crystal phase, for example, one represented by Mg x SiO 2 + x is preferable. In addition, since Ti oxide has negative temperature characteristics, by adding a predetermined amount to forsterite, a mixed crystal with the forsterite crystal phase is formed, so that the relative dielectric constant is low and the capacitance temperature is low. The characteristics are flattened, and a multilayer ceramic electronic component such as a low-capacity multilayer ceramic capacitor for temperature compensation used in a high-frequency module can be obtained. The Ti oxide, for example, strontium titanate (Sr y TiO 2 + y) , calcium titanate (Ca y TiO 2 + y) , an oxide of at least one selected from titanium dioxide (TiO 2) is preferable.

中でもSrTiO2+yは、誘電体セラミック層の低誘電率化と温度特性の向上を同時に達成することができるため、他のTi酸化物より好ましい。SrTiO2+yは、比誘電率(250〜300)の割に温度特性の負の傾きが−3000と大きく、少ない添加量で所望の温度特性を得られるため、比誘電率を低く抑えることができる。このため、積層セラミック電子部品として所望の静電容量を得る際に、誘電体セラミック層の積層数を多くすることができ、結果的に等価直列抵抗を低くすることができる。また、静電容量のバラツキを抑制することができる。 Among these, Sr y TiO 2 + y is preferable to other Ti oxides because it can simultaneously achieve a reduction in dielectric constant and an improvement in temperature characteristics of the dielectric ceramic layer. Sr y TiO 2 + y has a large negative temperature characteristic gradient of −3000 for the relative dielectric constant (250 to 300), and a desired temperature characteristic can be obtained with a small addition amount, so that the relative dielectric constant can be kept low. it can. For this reason, when obtaining a desired capacitance as a multilayer ceramic electronic component, the number of laminated dielectric ceramic layers can be increased, and as a result, the equivalent series resistance can be lowered. Further, variation in capacitance can be suppressed.

而して、MgSiO2+xのxは、1.70≦x≦1.99の関係を満足することが好ましい。従来のフォルステライトは焼成温度が1350〜1400℃と高温であるが、MgSiO2+xは、xが上記範囲にあり、更に、Ti酸化物、好ましくはSrTiO2+yの添加により誘電体セラミック層としての焼結性が大幅に改善され、1300℃以下の焼成温度で焼結してフォルステライト系結晶相とTi酸化物結晶相の混晶を生成する。xが1.7未満ではフォルステライト系結晶相とTi酸化物結晶相との混晶が安定せず、比誘電率の温度係数Tccが正に大きくなって積層セラミック電子部品として要求されるJIS規格の温度特性を満足しない虞がある。また、xが1.99を超えると誘電体セラミック層としての焼結温度が高くなり、内部電極層に悪影響を及ぼさない温度範囲(例えば、1300℃以下の温度)で焼結しない虞がある。 Thus, x in Mg x SiO 2 + x preferably satisfies the relationship of 1.70 ≦ x ≦ 1.99. Conventional forsterite has a firing temperature as high as 1350 to 1400 ° C., but Mg x SiO 2 + x has x in the above range, and further a Ti ceramic, preferably Sr y TiO 2 + y , is added to the dielectric ceramic layer. The sinterability is greatly improved, and sintering is performed at a firing temperature of 1300 ° C. or lower to form a mixed crystal of forsterite crystal phase and Ti oxide crystal phase. When x is less than 1.7, the mixed crystal of the forsterite crystal phase and the Ti oxide crystal phase is not stable, and the temperature coefficient Tcc of the relative dielectric constant becomes positively large, and is required as a multilayer ceramic electronic component. The temperature characteristics may not be satisfied. Further, if x exceeds 1.99, the sintering temperature as the dielectric ceramic layer becomes high, and there is a possibility that sintering does not occur in a temperature range (for example, a temperature of 1300 ° C. or less) that does not adversely affect the internal electrode layer.

SrTiO2+y及びCaTiO2+yのyは、それぞれ0.98≦y≦1.02の関係を満足することが好ましい。yが0.98未満になったり、1.02を超えると、温度係数Tccが正に大きくなり、JIS規格の温度特性を満足しない虞がある。 It is preferable that y of Sr y TiO 2 + y and Ca y TiO 2 + y satisfy the relationship of 0.98 ≦ y ≦ 1.02. If y is less than 0.98 or exceeds 1.02, the temperature coefficient Tcc may be positively increased and the temperature characteristics of the JIS standard may not be satisfied.

また、誘電体セラミック層の主成分を(1−a)MgSiO2+x+aSrTiO2+yとして表した時、第1主成分と第2主成分のモル比{1主成分/第2主成分=(1−a)/a}におけるaは、0.05≦a≦0.29の関係を満足することが好ましい。aが0.05未満では温度係数Tccが正に大きくなり、JIS規格の温度特性を満足しない。逆に、aが0.29を超えると温度係数Tccが負に大きくなってJIS規格を満足せず、比誘電率も26と高くなる。 Further, main component (1-a) of the dielectric ceramic layers Mg x when expressed as SiO 2 + x + aSr y TiO 2 + y, the molar ratio of the first and second principal components {1 major component / second principal component = A in (1-a) / a} preferably satisfies the relationship of 0.05 ≦ a ≦ 0.29. If a is less than 0.05, the temperature coefficient Tcc is positively large and does not satisfy the temperature characteristics of the JIS standard. Conversely, if a exceeds 0.29, the temperature coefficient Tcc becomes negatively large and does not satisfy the JIS standard, and the relative dielectric constant becomes as high as 26.

(1−a)MgSiO2+x+aSrTiO2+yにおいて、0.05≦a≦0.29、1.70≦x≦1.99及び0.98≦y≦1.02を満足することによって、比誘電率が約8〜22で、温度特性がJIS規格のCG特性〜SL特性(CG〜CK、LG〜LK、PG〜PK、RG〜RK、SH〜SK、TH〜TK、UH〜UK及びSL特性)を満足し、約1300℃以下で焼成できる積層セラミック電子部品を得ることができる。 (1-a) In Mg x SiO 2 + x + aSr y TiO 2 + y , by satisfying 0.05 ≦ a ≦ 0.29, 1.70 ≦ x ≦ 1.99 and 0.98 ≦ y ≦ 1.02, The relative dielectric constant is about 8 to 22, and the temperature characteristics are JIS standard CG characteristics to SL characteristics (CG to CK, LG to LK, PG to PK, RG to RK, SH to SK, TH to TK, UH to UK and It is possible to obtain a multilayer ceramic electronic component that satisfies (SL characteristics) and can be fired at about 1300 ° C. or less.

また、積層セラミック電子部品を形成する内部電極層には、第1主成分(MgSiO2+x)を有するセラミックが添加されている。この内部電極層は第2主成分(Ti酸化物)を実質的に含まないことが好ましい。Ti酸化物を実質的に含まないとは、意図的にTi酸化物を添加しないことを云い、原料中に避け難い微量の不純物が存在することを許容することを意味する。内部電極層に第1主成分を添加することで積層セラミック電子部品の耐湿負荷特性及び高温負荷特性がそれぞれ向上し、耐湿負荷試験では平均寿命時間が200時間以上になり、高温負荷試験では平均寿命時間を250時間以上になって、積層セラミック電子部品としての電気的信頼性が向上する。 In addition, a ceramic having a first main component (Mg x SiO 2 + x ) is added to the internal electrode layer forming the multilayer ceramic electronic component. This internal electrode layer preferably does not substantially contain the second main component (Ti oxide). “Substantially free of Ti oxide” means that no Ti oxide is intentionally added, and means that a trace amount of impurities that are unavoidable is present in the raw material. By adding the first main component to the internal electrode layer, the moisture resistance load characteristics and high temperature load characteristics of the multilayer ceramic electronic components are improved. In the moisture resistance load test, the average life time is 200 hours or more, and in the high temperature load test, the average life time is increased. When the time is 250 hours or more, the electrical reliability as the multilayer ceramic electronic component is improved.

内部電極層に第1主成分と第2主成分の双方を含むセラミック(例えば、誘電体セラミック層と同一組成のセラミック)が存在すると、高温負荷試験では250時間には達しないものの、耐湿負荷試験では平均寿命時間は200時間以上の積層セラミック電子部品を得ることができる。これに対して、セラミックを添加しない内部電極層は、耐湿負荷試験では平均寿命時間が100時間程度まで短くなり、セラミックが存在する場合と比較して積層セラミック電子部品としての電気的信頼性が低下する。   When the internal electrode layer contains a ceramic containing both the first main component and the second main component (for example, a ceramic having the same composition as the dielectric ceramic layer), the high temperature load test does not reach 250 hours, but the moisture resistance load test Then, a multilayer ceramic electronic component having an average life time of 200 hours or more can be obtained. On the other hand, the internal electrode layer to which no ceramic is added has an average life time shortened to about 100 hours in the moisture resistance load test, and the electrical reliability as a multilayer ceramic electronic component is reduced as compared with the case where ceramic is present. To do.

本発明によれば、耐湿負荷特性の平均寿命を200時間以上、高温負荷特性の平均寿命を250時間以上に向上させて電気的信頼性を高めることができる積層セラミック電子部品を提供することができる。
According to the onset bright, humidity load characteristics average life of 200 hours or more, to provide a multilayer ceramic electronic component of the average life span of the high-temperature load characteristics can be enhanced electrical reliability is improved more than 250 hours it can.

以下、図1に示す実施形態を参照しながら本発明を説明する。尚、図1は本発明の積層型電子部品の一本実施形態を模式的に示す断面図である。   The present invention will be described below with reference to the embodiment shown in FIG. FIG. 1 is a cross-sectional view schematically showing one embodiment of the multilayer electronic component of the present invention.

本実施形態の積層セラミックコンデンサ1は、例えば図1に示すように、積層された複数層の誘電体セラミック層2と、これらの誘電体セラミック層2間にそれぞれ配置された複数の第1、第2内部電極層3A、3Bとを有する積層体4を備えている。積層体4の両端面にはそれぞれ第1、第2外部電極5A、5Bが形成され、これらの外部電極5A、5Bはそれぞれ内部電極層3A、3Bに電気的に接続されている。   As shown in FIG. 1, for example, the multilayer ceramic capacitor 1 of the present embodiment includes a plurality of laminated dielectric ceramic layers 2 and a plurality of first and first dielectric ceramic layers 2 disposed between the dielectric ceramic layers 2. 2 includes a laminate 4 having internal electrode layers 3A and 3B. First and second external electrodes 5A and 5B are formed on both end faces of the laminate 4, respectively, and these external electrodes 5A and 5B are electrically connected to the internal electrode layers 3A and 3B, respectively.

第1内部電極層3Aは、図1に示すように、誘電体セラミック層2の一端(同図の左端)から他端(右端)の近傍まで延び、第2内部電極層3Bは誘電体セラミック層2の右端から左端の近傍まで延びている。第1、第2内部電極層3A、3Bは例えばPd、Ag、CuあるいはPd−Ag合金等によって形成されている。   As shown in FIG. 1, the first internal electrode layer 3A extends from one end (left end in the figure) of the dielectric ceramic layer 2 to the vicinity of the other end (right end), and the second internal electrode layer 3B is a dielectric ceramic layer. 2 extends from the right end to the vicinity of the left end. The first and second internal electrode layers 3A and 3B are made of, for example, Pd, Ag, Cu, a Pd—Ag alloy, or the like.

また、第1外部電極5Aは、図1に示すように、積層体4内の第1内部電極層3Aに電気的に接続され、第2外部電極5Bは積層体4内の第2内部電極層3Bに電気的に接続されている。第1、第2外部電極5A、5Bは、例えばAgやAg−Pd合金等によって形成されている。更に、第1、第2外部電極5A、5Bの表面には従来公知の第1めっき層6A、6B及び第2めっき層7A、7Bが順次施されている。   Further, as shown in FIG. 1, the first external electrode 5 </ b> A is electrically connected to the first internal electrode layer 3 </ b> A in the multilayer body 4, and the second external electrode 5 </ b> B is the second internal electrode layer in the multilayer body 4. It is electrically connected to 3B. The first and second external electrodes 5A and 5B are made of, for example, Ag or an Ag—Pd alloy. Furthermore, conventionally known first plating layers 6A and 6B and second plating layers 7A and 7B are sequentially applied to the surfaces of the first and second external electrodes 5A and 5B.

次に、本発明を具体的な実施例に基づいて説明する。本実施例では、下記の手順で表1に示す複数種の誘電体セラミック材料及び表3に示す複数種の内部電極ペーストを調製した後、これらの誘電体セラミック材料及び内部電極ペーストを用いて積層セラミックコンデンサを作製した。次いで、これらの積層セラミックコンデンサの電気的特性評価をそれぞれ行い、その結果を表1に示した。尚、表1において、*印を付した試料は本発明の範囲外のものである。   Next, the present invention will be described based on specific examples. In this example, a plurality of types of dielectric ceramic materials shown in Table 1 and a plurality of types of internal electrode pastes shown in Table 3 were prepared by the following procedure, and then laminated using these dielectric ceramic materials and internal electrode pastes. A ceramic capacitor was produced. Next, electrical characteristics of these multilayer ceramic capacitors were evaluated, and the results are shown in Table 1. In Table 1, samples marked with * are outside the scope of the present invention.

(1)誘電体セラミック材料及びセラミックスラリーの調製
まず、第1主成分の出発原料として、MgOとSiOとを表1に示す組成となるように秤量し、ボールミルを用いて混合、粉砕した後、仮焼してフォルステライトを予め合成した。また、第2主成分の出発原料として、予めSrCOとTiO、またはCaCOとTiOを表1に示す組成となるように秤量し、ボールミルを用いて混合、粉砕した後、仮焼してチタン酸ストロンチウム及びチタン酸カルシウムをそれぞれ合成した。また、第2主成分として二酸化チタンを用意した。そして、フォルステライトと、チタン酸ストロンチウム、チタン酸カルシウムまたは二酸化チタンをそれぞれ秤量し、更にこれらの原料に必要に応じて表2に示す複合酸化物からなる焼結助剤を添加物として適宜添加した後、ボールミルによって混合し、表1に示す試料No.1〜37の組成からなる誘電体セラミック材料を調製した。
(1) Preparation of dielectric ceramic material and ceramic slurry First, MgO and SiO 2 are weighed as starting materials of the first main component so as to have the composition shown in Table 1, mixed and pulverized using a ball mill. The forsterite was pre-synthesized by calcining. In addition, SrCO 3 and TiO 2 or CaCO 3 and TiO 2 are weighed in advance as the starting material of the second main component so as to have the composition shown in Table 1, mixed and pulverized using a ball mill, and then calcined. Strontium titanate and calcium titanate were synthesized respectively. Further, titanium dioxide was prepared as the second main component. Then, forsterite and strontium titanate, calcium titanate or titanium dioxide were weighed, and a sintering aid comprising the composite oxide shown in Table 2 was added as necessary to these raw materials as necessary. Then, it mixed by the ball mill and the dielectric ceramic material which consists of a composition of sample No. 1-3 shown in Table 1 was prepared.

尚、原料中には、不純物として、BaO、ZrO、Al、Fe、MnO、CuO、ZnO、希土類酸化物を含んでいても電気的特性に大きな影響を与えない。 Even if BaO, ZrO 2 , Al 2 O 3 , Fe 2 O 3 , MnO, CuO, ZnO, and rare earth oxide are included as impurities in the raw material, the electrical characteristics are not greatly affected.

(2)内部電極ペーストの調製
表3に示すように、Pd粉末、Ag粉末、Cu粉末とセラミック粉末をそれぞれ準備し、それぞれの金属粉末に有機ビヒクル及び有機溶媒を添加して混合した後、これらに表3に示す割合でセラミック粉末を添加し、混合して試料a〜jに示す内部電極ペーストを調製した。
(2) Preparation of internal electrode paste As shown in Table 3, after preparing Pd powder, Ag powder, Cu powder and ceramic powder, adding organic vehicle and organic solvent to each metal powder, mixing these, The ceramic powder was added in the ratio shown in Table 3 and mixed to prepare the internal electrode paste shown in samples a to j.

(3)積層セラミックコンデンサの作製
(1)で得られた試料No.1〜37の誘電体セラミック材料をそれぞれ秤量し、ポリビニルブチラール系バインダを加え、ボールミルによって湿式混合してセラミックスラリーをそれぞれ調製した。
(3) Production of Multilayer Ceramic Capacitor Each of the dielectric ceramic materials of Sample Nos. 1 to 37 obtained in (1) was weighed, added with a polyvinyl butyral binder, and wet-mixed with a ball mill to prepare ceramic slurries, respectively. .

次いで、ドクターブレード法によって上記各セラミックスラリーからセラミックグリーンシートをそれぞれ作製した。その後、表3に示す試料a〜jの内部電極ペーストをセラミックグリーンシート上にそれぞれ印刷した後、積層セラミックコンデンサとなるように10層積層し、圧着してセラミック積層体を得た。このセラミック積層体を所定のチップ寸法に切断して生のセラミック積層体を得た。   Next, ceramic green sheets were produced from the ceramic slurries by the doctor blade method. Thereafter, the internal electrode pastes of samples a to j shown in Table 3 were printed on the ceramic green sheets, respectively, 10 layers were laminated so as to be a multilayer ceramic capacitor, and pressure-bonded to obtain a ceramic laminate. This ceramic laminate was cut into a predetermined chip size to obtain a raw ceramic laminate.

Pd内部電極ペースト(試料a〜e)の場合には、生のセラミック積層体を空気中350℃でそれぞれ脱バインダ処理を行った後、空気中で50℃/分の昇温速度でそれぞれ昇温し、1200℃で焼成してそれぞれのセラミック焼結体を得た。Ag内部電極ペースト(試料i、j)の場合には、生のセラミック積層体を空気中350℃でそれぞれ脱バインダ処理を行った後、空気中で50℃/分の昇温速度でそれぞれ昇温し、900℃で焼成してそれぞれのセラミック焼結体を得た。また、Cu内部電極ペースト(試料g、h)の場合には、生のセラミック積層体をN雰囲気中350℃でそれぞれ脱バインダ処理を行った後、N/H/HO雰囲気中50℃/分の昇温速度でそれぞれ昇温し、900℃で焼成してそれぞれのセラミック焼結体を得た。そして、これらのセラミック焼結体をバレル研磨し、それぞれの端面から内部電極層を露出させた。 In the case of Pd internal electrode paste (samples a to e), the raw ceramic laminate was subjected to binder removal treatment at 350 ° C. in air, and then heated in air at a temperature rising rate of 50 ° C./min. And it baked at 1200 degreeC and obtained each ceramic sintered compact. In the case of an Ag internal electrode paste (samples i and j), the raw ceramic laminate was subjected to binder removal treatment at 350 ° C. in air, and then heated in air at a heating rate of 50 ° C./min. And it baked at 900 degreeC and obtained each ceramic sintered compact. In the case of the Cu internal electrode paste (samples g and h), the raw ceramic laminate was subjected to binder removal treatment at 350 ° C. in an N 2 atmosphere, and then in an N 2 / H 2 / H 2 O atmosphere. The temperature was raised at a rate of 50 ° C./min and fired at 900 ° C. to obtain each ceramic sintered body. And these ceramic sintered compacts were barrel-polished and the internal electrode layer was exposed from each end surface.

Pd、Ag内部電極層を有するセラミック焼結体についてはそれぞれの端面にAgペーストを塗布し、乾燥させた後、適切な温度、雰囲気中でAgペーストを焼き付けて外部電極を形成した。また、Cu内部電極層を有するセラミック焼結体の端面にはCuペーストを塗布し、同様に外部電極を形成した。更に、バレルメッキ法で各セラミック焼結体の外部電極上にNiメッキ層を形成した後、更にSnメッキ層を形成して表1に示す試料No.1〜37の積層セラミックコンデンサをそれぞれ得た。これらの積層セラミックコンデンサの外形寸法は、いずれも幅1.2mm、長さ2.0mm、厚さ1.2mmであり、誘電体セラミック層の層間距離は約5μmであり、それぞれの有効誘電体セラミック層の総数はいずれも10層であった。   About the ceramic sintered compact which has Pd and Ag internal electrode layers, Ag paste was apply | coated to each end surface, and after drying, Ag paste was baked in suitable temperature and atmosphere, and the external electrode was formed. Further, Cu paste was applied to the end face of the ceramic sintered body having the Cu internal electrode layer, and external electrodes were formed in the same manner. Furthermore, after forming the Ni plating layer on the external electrode of each ceramic sintered body by the barrel plating method, the Sn plating layer was further formed to obtain the multilayer ceramic capacitors of Sample Nos. 1 to 37 shown in Table 1, respectively. . The outer dimensions of these multilayer ceramic capacitors are 1.2 mm in width, 2.0 mm in length, and 1.2 mm in thickness, and the distance between the dielectric ceramic layers is about 5 μm. The total number of layers was 10 layers.

(4)積層セラミックコンデンサの特性評価
LCRメータ(HP社製4284A)を用いて、試料No.1〜No.37について25℃、1MHz、1Vにおける静電容量及びQ値を測定し、これらの測定値と電極面積、素子厚に基づいて比誘電率εrを算出し、その結果を表1に示した。また、静電容量温度特性測定装置を用いて、各試料について、各温度における静電容量を測定し、静電容量の温度係数Tccを次式によりそれぞれ算出し、その結果を表1に示した。
Tcc[ppm/℃]={(C85−C20)/C20}×{1/(85℃−20℃)}
×10
20:20℃における静電容量
85:85℃における静電容量
高温負荷試験は、温度150℃、印加電圧100V、試料数72個の条件で行った。絶縁抵抗値が109.0Ω未満となった平均時間を高温負荷寿命として表1に示した。
耐湿負荷試験は、温度120℃、相対湿度90%、2気圧、印加電圧25V、試料数72個の条件で行った。絶縁抵抗値が109.0Ω未満となった平均時間を耐湿負荷寿命として表1に示した。
(4) Characteristic Evaluation of Multilayer Ceramic Capacitor Using Sample No. 1 to No. 37, the capacitance and Q value at 25 ° C., 1 MHz and 1 V were measured using an LCR meter (HP 4284A), and these measurements were made. The relative dielectric constant εr was calculated based on the value, electrode area, and element thickness, and the results are shown in Table 1. Further, the capacitance at each temperature was measured for each sample using a capacitance temperature characteristic measuring apparatus, and the temperature coefficient Tcc of the capacitance was calculated by the following formula, and the results are shown in Table 1. .
Tcc [ppm / ° C.] = {(C 85 −C 20 ) / C 20 } × {1 / (85 ° C.−20 ° C.)}
× 10 6
C 20 : Capacitance at 20 ° C. C 85 : Capacitance at 85 ° C. The high temperature load test was performed under the conditions of a temperature of 150 ° C., an applied voltage of 100 V, and 72 samples. The average time when the insulation resistance value was less than 109.0 Ω is shown in Table 1 as the high temperature load life.
The moisture resistance load test was performed under the conditions of a temperature of 120 ° C., a relative humidity of 90%, 2 atm, an applied voltage of 25 V, and 72 samples. The average time when the insulation resistance value was less than 109.0 Ω is shown in Table 1 as the moisture resistant load life.

Figure 0004770484
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Figure 0004770484
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表1に示す結果によれば、試料No.1〜37のうち、表3に示すように第1主成分のセラミック粉末を添加した内部電極ペースト(試料a〜c及び試料g、i)を用いた試料は、いずれも高温負荷寿命が250時間以上で、耐湿負荷寿命が200時間以上であった。また、試料No.1〜37のうち、表3に示すように誘電体セラミック層と同一組成のセラミック粉末を添加した内部電極ペースト(試料f、h、j)を用いた試料は、いずれも高温負荷寿命が250時間には満たないものの、耐湿負荷寿命は200時間以上であった。   According to the results shown in Table 1, among sample Nos. 1 to 37, the internal electrode paste (samples a to c and samples g and i) to which the first main component ceramic powder was added as shown in Table 3 was used. All of the samples had a high temperature load life of 250 hours or more and a moisture load resistance life of 200 hours or more. Also, among the samples Nos. 1 to 37, as shown in Table 3, all the samples using the internal electrode paste (samples f, h, j) to which the ceramic powder having the same composition as the dielectric ceramic layer was added were high in temperature. Although the load life was less than 250 hours, the moisture-proof load life was 200 hours or more.

これに対し、表3に示すようにセラミック粉末を添加しない内部電極ペースト(試料e)を用いた比較例の試料No.11は、耐湿負荷寿命が150時間と短くなった。また、表3に示すように第1主成分のセラミック粉末を60重量%添加した内部電極ペースト(試料d)を用いた試料No.10は、積層セラミックコンデンサとしての電気的特性を測定することができなかった。試料No.10は、内部電極層のPdによる被覆率が低下し、外部電極と電気的に接続することができないために電気的特性を測定することができなかったと考えられる。   On the other hand, as shown in Table 3, the comparative sample No. 11 using the internal electrode paste (sample e) to which no ceramic powder was added had a moisture resistance load life as short as 150 hours. Also, as shown in Table 3, sample No. 10 using the internal electrode paste (sample d) to which 60% by weight of the first main component ceramic powder was added can measure the electrical characteristics as a multilayer ceramic capacitor. could not. In Sample No. 10, it is considered that the electrical characteristics could not be measured because the coverage of the internal electrode layer with Pd was lowered and the internal electrode layer could not be electrically connected to the external electrode.

また、表1に示す結果によれば、誘電体セラミック層の主成分が第1、第2主成分(1−a)MgSiO2+x+aSrTiO2+yであり、0.05≦a≦0.29、1.70≦x≦1.99、0.98≦y≦1.02である、試料No.1〜19(試料No.11を除く)及び試料No.24〜37は、いずれも1200℃以下の温度で誘電体セラミック層として焼結し、低誘電率と温度特性の向上を同時に達成し、比誘電率が8〜22で、温度に対する静電容量の温度係数TccがCG特性〜SL特性の広い範囲でJIS規格の温度特性を満たす、温度補償用として好適な積層セラミック電子部品が得られた。試料No.18と試料No.20、22を比較すると、第2主成分としてSrTiO系結晶相を含む試料No.18はCaTiO、TiO系結晶相を含む試料No.20、22よりも低誘電率化すると共に高温負荷特性が向上した。 Further, according to the results shown in Table 1, the main component of the dielectric ceramic layer is a first, second principal component (1-a) Mg x SiO 2 + x + aSr y TiO 2 + y, 0.05 ≦ a ≦ 0. 29, 1.70 ≦ x ≦ 1.99, 0.98 ≦ y ≦ 1.02, sample Nos. 1 to 19 (excluding sample No. 11) and sample Nos. 24 to 37 are all 1200 Sintered as a dielectric ceramic layer at a temperature of ℃ or less, achieves low dielectric constant and improved temperature characteristics at the same time, has a relative dielectric constant of 8-22, and a temperature coefficient Tcc of capacitance to temperature is CG characteristics-SL A multilayer ceramic electronic component suitable for temperature compensation satisfying the temperature characteristics of JIS standards in a wide range of characteristics was obtained. Comparing sample No. 18 and sample No. 20 and 22, sample No. 18 containing SrTiO 3 based crystal phase as the second main component is more than sample No. 20 and 22 containing CaTiO 3 and TiO 2 based crystal phase. The dielectric constant was lowered and the high temperature load characteristics were improved.

尚、上記実施例では積層セラミックコンデンサを作製した場合について説明したが、本発明は積層セラミックコンデンサに限らずLCフィルタや多層基板等、他の積層型電子部品も同様にして作製することができる。また、外径寸法が幅1.2mm、長さ2.0mm、厚さ1.2mmの積層セラミックコンデンサについて説明したが、更に小型化した積層セラミック電子部品を設計する際にも、低誘電率で構造欠陥を生じさせることなく多層化することができ、等価直列抵抗を低減し、静電容量のバラツキを抑制することができる。また、誘電体セラミック材料の出発原料は、上記実施例に用いられた以外の酸化物、水酸化物、炭酸化物等も用いることができ、また、誘電体セラミック材料には表2に示す焼結助剤以外のものも用いることができる。   In the above embodiment, the case where the multilayer ceramic capacitor is manufactured has been described. However, the present invention is not limited to the multilayer ceramic capacitor, and other multilayer electronic components such as an LC filter and a multilayer substrate can be similarly manufactured. In addition, the multilayer ceramic capacitor having an outer diameter of 1.2 mm in width, 2.0 mm in length, and 1.2 mm in thickness has been described. However, when designing a further miniaturized multilayer ceramic electronic component, the dielectric constant is low. Multiple layers can be formed without causing structural defects, equivalent series resistance can be reduced, and variation in capacitance can be suppressed. In addition, oxides, hydroxides, carbonates, and the like other than those used in the above examples can be used as starting materials for the dielectric ceramic material, and the dielectric ceramic material is sintered as shown in Table 2. Other than the auxiliary agent can also be used.

本発明は、高周波モジュールに使用する温度補償用の低容量積層セラミックコンデンサ等の積層セラミック電子部品に好適に利用することができる。   The present invention can be suitably used for multilayer ceramic electronic components such as a low-capacity multilayer ceramic capacitor for temperature compensation used in a high-frequency module.

本発明の積層セラミック電子部品の一実施形態を模式的に示す断面図である。It is sectional drawing which shows typically one Embodiment of the laminated ceramic electronic component of this invention.

符号の説明Explanation of symbols

1 積層セラミックコンデンサ
2 誘電体セラミック層
3A、3B 第1、第2内部電極層
DESCRIPTION OF SYMBOLS 1 Multilayer ceramic capacitor 2 Dielectric ceramic layer 3A, 3B 1st, 2nd internal electrode layer

Claims (4)

積層された複数の誘電体セラミック層と、これらの誘電体セラミック層間に配置された内部電極層と、を備えた積層セラミック電子部品において、
上記誘電体セラミック層の主成分は、フォルステライト系結晶相からなる第1主成分と、Tiを含む酸化物からなる第2主成分と、からなり、
上記内部電極層には、上記第1主成分の組成を有するセラミックが存在し、上記第2主成分が実質的に存在しないことを特徴とする積層セラミック電子部品。
In a laminated ceramic electronic component comprising a plurality of laminated dielectric ceramic layers, and an internal electrode layer disposed between these dielectric ceramic layers,
The main component of the dielectric ceramic layer is composed of a first main component composed of a forsterite crystal phase and a second main component composed of an oxide containing Ti,
The multilayer ceramic electronic component, wherein the internal electrode layer includes a ceramic having the composition of the first main component and substantially does not include the second main component.
上記第1主成分がMgSiO2+x(但し、1.70≦x≦1.99)であり、
上記第2主成分がSrTiO2+y、CaTiO2+y、TiO(但し、0.98≦y≦1.02)から選択される少なくとも一種の酸化物である
ことを特徴とする請求項1に記載の積層セラミック電子部品。
The first main component is Mg x SiO 2 + x (where 1.70 ≦ x ≦ 1.99),
Claim, characterized in that the second principal component is Sr y TiO 2 + y, Ca y TiO 2 + y, TiO 2 ( where, 0.98 ≦ y ≦ 1.02) is at least one oxide of a chosen from 1 the multilayer ceramic electronic component according to.
上記第1主成分がMgSiO2+x(但し、1.70≦x≦1.99)であり、
上記第2主成分がSrTiO2+y(但し、0.98≦y≦1.02)であり、
上記誘電体セラミック層における上記第1主成分と上記第2主成分のモル比(第1主成分/第2主成分)を(1−a)/aで表した時、
aは0.05≦a≦0.29の関係を満足する
ことを特徴とする請求項2に記載の積層セラミック電子部品。
The first main component is Mg x SiO 2 + x (where 1.70 ≦ x ≦ 1.99),
The second main component is Sr y TiO 2 + y (where 0.98 ≦ y ≦ 1.02),
When the molar ratio of the first main component and the second main component (first main component / second main component) in the dielectric ceramic layer is represented by (1-a) / a,
The multilayer ceramic electronic component according to claim 2 , wherein a satisfies a relationship of 0.05 ≦ a ≦ 0.29.
上記内部電極層中の上記セラミック成分と上記金属成分の重量比(セラミック成分/金属成分)が、0.05〜0.5であることを特徴とする請求項1〜請求項3のいずれか1項に記載の積層セラミック電子部品。 The weight ratio of the ceramic component and the metal component in the internal electrode layer (ceramic component / metal components), one of the claims 1 to 3, characterized in that from 0.05 to 0.5 1 The multilayer ceramic electronic component according to Item.
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