JP4764723B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造技術に関し、特に、CMOS(Complementary Metal Oxide Semiconductor)から構成されるヒューズ(以下、CMOSヒューズという)として用いる半導体装置の製造に適用して有効な技術に関するものである。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of a semiconductor device used as a fuse (hereinafter referred to as a CMOS fuse) composed of a CMOS (Complementary Metal Oxide Semiconductor).
特開2000−149588号公報(特許文献1)には、大規模集積回路の欠陥に対して救済効率を向上させるために、不揮発性記憶素子(不揮発性メモリ素子)の記憶情報を利用する技術が開示されている。 Japanese Laid-Open Patent Publication No. 2000-149588 (Patent Document 1) discloses a technology that uses information stored in a nonvolatile memory element (nonvolatile memory element) in order to improve relief efficiency against defects in a large-scale integrated circuit. It is disclosed.
特開2001−229690号公報(特許文献2)には、多層配線などを有する半導体集積回路において欠陥救済のコストを低減するために、一層目のポリシリコンをフローティング電極とした不揮発性記憶素子を用いてメモリアレイの欠陥を救済するためのアドレス等を記憶させる技術が開示されている。 Japanese Patent Laid-Open No. 2001-229690 (Patent Document 2) uses a nonvolatile memory element in which polysilicon of the first layer is used as a floating electrode in order to reduce the cost of defect repair in a semiconductor integrated circuit having a multilayer wiring or the like. Thus, a technique for storing an address or the like for relieving a defect in the memory array is disclosed.
特開2001−25744号公報(特許文献3)には、不揮発性記憶素子による長期の情報保持性能を向上させるために、異なる閾値電圧を持つことが可能な不揮発性記憶素子と、その不揮発性記憶素子が持つ閾値電圧に応じて異なる相互コンダクタンスを持つことが可能な読み出しトランジスタとを有する半導体集積回路に関する技術が開示されている。 Japanese Patent Laid-Open No. 2001-25744 (Patent Document 3) discloses a nonvolatile memory element that can have different threshold voltages and its nonvolatile memory in order to improve long-term information retention performance of the nonvolatile memory element. A technology related to a semiconductor integrated circuit having a read transistor capable of having a different transconductance depending on a threshold voltage of an element is disclosed.
特開2001−358313号公報(特許文献4)には、スタティックラッチ形態に接続された不揮発性記憶回路による長期の情報保持性能を向上させるために、読み出し動作の指示に応答して不揮発性記憶回路にスタティックラッチ動作の動作電源を供給し、ラッチ動作の完了後に動作電源の供給を断つ技術が開示されている。 Japanese Patent Laying-Open No. 2001-358313 (Patent Document 4) discloses a nonvolatile memory circuit in response to a read operation instruction in order to improve long-term information retention performance by a nonvolatile memory circuit connected in a static latch configuration. Discloses a technique for supplying an operating power supply for a static latch operation and cutting off the operating power supply after the latching operation is completed.
国際公開第00/46809号パンフレット(特許文献5)には、不揮発性記憶素子の閾値電圧が高低閾値電圧状態から初期閾値電圧に漸近しても良いように、前記不揮発性記憶素子に対する情報読み出しのための選択電圧を初期閾値にほぼ等しくする技術が開示されている。
本発明者らが不揮発性記憶素子を備えた半導体装置を検討した結果、以下の点が明らかにされた。すなわち、不揮発性記憶素子のセル構造(メモリセル構造)において、フローティングゲートに電荷の全くない初期の閾値電圧(以下、初期閾値電圧という)、書き込み・消去状態の閾値電圧、および、読み出し時のワード線電位の状態によって、リテンション特性(電荷保持特性)の劣化に起因する読み出し不良が発生する問題があることが本発明者らによって見出された。なお、以下で説明される図9は本発明者らが検討した不揮発性記憶素子の閾値電圧分布を示す説明図であり、図10は図9の不揮発性記憶素子から構成されるCMOSヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図である。このCMOSヒューズは、ともに形成された集積度の高い複数の回路(集積回路)のうち、欠陥とされる回路を救済するためのものである。 As a result of studying a semiconductor device provided with a nonvolatile memory element by the present inventors, the following points were clarified. That is, in a cell structure (memory cell structure) of a nonvolatile memory element, an initial threshold voltage having no charge at the floating gate (hereinafter referred to as an initial threshold voltage), a threshold voltage in a write / erase state, and a word at the time of reading It has been found by the present inventors that there is a problem in that read failure occurs due to deterioration of retention characteristics (charge retention characteristics) depending on the state of the line potential. FIG. 9 described below is an explanatory diagram showing the threshold voltage distribution of the nonvolatile memory element examined by the present inventors. FIG. 10 includes a CMOS fuse including the nonvolatile memory element of FIG. It is a flowchart in the inspection process in the manufacturing process of a semiconductor device. This CMOS fuse is for relieving a defective circuit among a plurality of highly integrated circuits (integrated circuits) formed together.
図9には、低い閾値電圧(VthL)と高い閾値電圧(VthH)の平均値よりも初期閾値(Vthi)が低いメモリセルの閾値分布が示されている。ここで、読み出しワード線電圧(Vread)は、高い閾値電圧(VthH)と初期閾値電圧(Vthi)の中間領域に設定されている。 FIG. 9 shows a threshold distribution of memory cells whose initial threshold value (Vthi) is lower than the average value of the low threshold voltage (VthL) and the high threshold voltage (VthH). Here, the read word line voltage (Vread) is set to an intermediate region between the high threshold voltage (VthH) and the initial threshold voltage (Vthi).
この設定状態において高い閾値電圧(VthH)と初期閾値電圧(Vthi)との電圧差が大きい場合、蓄積電荷量が多く、ゲート酸化膜に印加される自己電界強度が高くなる。その結果、フローティングゲートからの電荷漏洩による閾値電圧の不所望な低下の限界は、初期閾値電圧(Vthi)まで達するので、読み出しワード線電位(Vread)より閾値電圧が低くなると、データが反転し読み出し不良となる。すなわち、リテンション特性が劣化してしまう。 When the voltage difference between the high threshold voltage (VthH) and the initial threshold voltage (Vthi) is large in this set state, the amount of stored charge is large and the strength of the self electric field applied to the gate oxide film is high. As a result, the limit of the undesired drop in the threshold voltage due to charge leakage from the floating gate reaches the initial threshold voltage (Vthi), so when the threshold voltage becomes lower than the read word line potential (Vread), the data is inverted and read out. It becomes defective. That is, the retention characteristic is deteriorated.
図10に示すように、いわゆる前工程においてウエハ状態の半導体装置が完成した後、ウエハに形成されている複数の回路の動作確認を行い、救済する回路を選定する。次いで、救済する回路のCMOSヒューズに対して、閾値電圧を例えば初期閾値電圧状態から高い閾値電圧状態となるように、データの書き込み(電荷の蓄積)を行う。 As shown in FIG. 10, after a semiconductor device in a wafer state is completed in a so-called pre-process, the operation of a plurality of circuits formed on the wafer is checked, and a circuit to be relieved is selected. Next, data writing (charge accumulation) is performed on the CMOS fuse of the circuit to be repaired so that the threshold voltage is changed from, for example, an initial threshold voltage state to a higher threshold voltage state.
書き込み後、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧状態から初期閾値電圧状態へ漸近する問題が生じる。すなわち、書き込みデータが失われてしまうようなリテンション特性が劣化する問題が生じた。この問題に対して、本発明者らは、ウエハ状態の半導体装置に対して、ベーク処理を行うことで、リテンション特性を改善している。 If the semiconductor device in the wafer state is left at room temperature after writing, the charge gradually loses and the threshold voltage fluctuates, causing a problem of gradually approaching the high threshold voltage state to the initial threshold voltage state. That is, there is a problem that the retention characteristic is deteriorated such that write data is lost. In order to solve this problem, the inventors have improved retention characteristics by performing a baking process on a semiconductor device in a wafer state.
次いで、ベーク処理によって十分にリテンション特性が改善しているかの判定を行い、救済すべき回路のCMOSヒューズであって、十分にリテンション特性が改善していないCMOSヒューズに対して、閾値電圧を高い閾値電圧状態となるように再度データの書き込みを行う。その後、救済された回路を備えた半導体装置は、次工程あるいは顧客などへ展開される。 Next, it is determined whether or not the retention characteristic is sufficiently improved by the baking process, and the threshold voltage is set to a high threshold voltage for the CMOS fuse of the circuit to be relieved but not sufficiently improved in the retention characteristic. Data is written again so that the voltage state is reached. Thereafter, the semiconductor device including the relieved circuit is developed to the next process or a customer.
しかしながら、再度の書き込み後であっても、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧状態から初期閾値電圧状態へ漸近する問題が生じた。 However, even after writing again, if the semiconductor device in the wafer state is left at room temperature, the charge gradually disappears and the threshold voltage fluctuates, resulting in a problem of gradually approaching the high threshold voltage state to the initial threshold voltage state.
本発明の目的は、CMOSヒューズの常温におけるリテンション特性の劣化を抑制することのできる技術を提供することにある。 An object of the present invention is to provide a technique capable of suppressing degradation of retention characteristics of a CMOS fuse at room temperature.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、半導体基板と、前記半導体基板の主面に形成された集積回路と、前記半導体基板の主面に形成され、前記集積回路の欠陥を救済するヒューズ(CMOSヒューズ)となる不揮発性記憶素子とを備えた半導体装置の製造方法である。まず、欠陥のある前記集積回路の前記不揮発性記憶素子に電荷を書き込む。次いで、前記半導体基板をベーク処理する。このベーク処理後においては、前記不揮発性記憶素子に電荷を書き込まない。 The present invention relates to a semiconductor substrate, an integrated circuit formed on the main surface of the semiconductor substrate, and a nonvolatile memory that is formed on the main surface of the semiconductor substrate and serves as a fuse (CMOS fuse) that relieves defects in the integrated circuit. A method for manufacturing a semiconductor device including an element. First, charge is written into the nonvolatile memory element of the defective integrated circuit. Next, the semiconductor substrate is baked. After this baking process, no charge is written into the nonvolatile memory element.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
本発明によれば、CMOSヒューズの常温におけるリテンション特性の劣化を抑制することができる。 According to the present invention, it is possible to suppress degradation of retention characteristics of a CMOS fuse at room temperature.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
(実施の形態1)
図1には本発明に係るCMOSヒューズの一例が等価回路で示される。図1に示される回路は、複数の不揮発性記憶素子PM1、PM2のフローティングゲートVfを、OR論理接続された複数の読み出しMIS(Metal Insulator Semiconductor)トランジスタDM1、DM2のゲート電極として使用し、読み出し時に不揮発性記憶素子PM1,PM2の書き込みワード線PWLを回路の接地電位とする。なお、後述するが不揮発性記憶素子は、欠陥回路を救済するためのヒューズを構成するものとして用いられる。
(Embodiment 1)
FIG. 1 shows an example of a CMOS fuse according to the present invention in an equivalent circuit. The circuit shown in FIG. 1 uses floating gates Vf of a plurality of nonvolatile memory elements PM1 and PM2 as gate electrodes of a plurality of read MIS (Metal Insulator Semiconductor) transistors DM1 and DM2 that are OR-connected. The write word line PWL of the nonvolatile memory elements PM1, PM2 is set to the circuit ground potential. As will be described later, the nonvolatile memory element is used as a fuse for repairing a defective circuit.
図1によれば、2つの不揮発性記憶素子PM1、PM2のフローティングゲートVfを、それぞれ直列接続されたnチャンネル型の読み出しMISトランジスタDM1、DM2のゲート電極として接続する。不揮発性記憶素子PM1、PM2が読み出しデータ線と接続する接続点を便宜上ドレイン電極と称し、不揮発性記憶素子PM1、PM2がソース線Vssと接続する接続点を便宜上ソース電極と称する。不揮発性記憶素子PM1、PM2のソース電極は読み出しMISトランジスタDM1、DM2のソース電極に共にソース線Vssを共有する。 According to FIG. 1, floating gates Vf of two nonvolatile memory elements PM1 and PM2 are connected as gate electrodes of n-channel read MIS transistors DM1 and DM2 connected in series, respectively. A connection point where the nonvolatile memory elements PM1, PM2 are connected to the read data line is referred to as a drain electrode for convenience, and a connection point where the nonvolatile memory elements PM1, PM2 are connected to the source line Vss is referred to as a source electrode for convenience. The source electrodes of the nonvolatile memory elements PM1 and PM2 share the source line Vss together with the source electrodes of the read MIS transistors DM1 and DM2.
不揮発性記憶素子PM1、PM2の書き込み時には、書き込みデータ線PDLを5V、書き込みワード線PWLを5Vとし、読み出しデータ線RDL、読み出しワード線RWL、ソース線Vssをそれぞれ0Vにする。これにより、ドレイン電極で発生したホットエレクトロンがフローティングゲート電極に注入され、不揮発性記憶素子PM1、PM2の閾値電圧が高くされる。 At the time of writing to the nonvolatile memory elements PM1 and PM2, the write data line PDL is set to 5V, the write word line PWL is set to 5V, and the read data line RDL, the read word line RWL, and the source line Vss are set to 0V. Thereby, hot electrons generated in the drain electrode are injected into the floating gate electrode, and the threshold voltages of the nonvolatile memory elements PM1 and PM2 are increased.
不揮発性記憶素子PM1、PM2の消去時には、書き込みデータ線PDL、書き込みワード線PWL、読み出しデータ線RDL、読み出しワード線RWLをそれぞれ0Vにし、ソース線Vssを6Vにする。これにより、フローティングゲートからトンネル電流で電子がソース電極に引き抜かれ、不揮発性記憶素子PM1、PM2の閾値電圧が低くされる。 When erasing the nonvolatile memory elements PM1 and PM2, the write data line PDL, the write word line PWL, the read data line RDL, and the read word line RWL are each set to 0V, and the source line Vss is set to 6V. Thereby, electrons are extracted from the floating gate to the source electrode by a tunnel current, and the threshold voltages of the nonvolatile memory elements PM1 and PM2 are lowered.
読み出しMISトランジスタDM1、DM2は、不揮発性記憶素子PM1、PM2の書き込み状態と消去状態でスイッチ状態若しくは相互コンダクタンスが相違する。 The read MIS transistors DM1 and DM2 have different switch states or mutual conductances between the write state and the erase state of the nonvolatile memory elements PM1 and PM2.
不揮発性記憶素子PM1、PM2の読み出し動作時には、読み出しデータ線RDLおよび読み出しワード線RWLを1.8V、書き込みデータ線PDL、書き込みワード線PWLおよびソース線Vssを共に0Vにする。読み出しワード線RWLをゲート電極に受けるnチャンネル型選択MISトランジスタSMは、読み出しMISトランジスタDM1を読み出しデータ線RDLに接続可能にする。読み出しデータ線RDLは、双方の読み出しMISトランジスタDM1、DM2がオン状態であるときソース線Vssに導通する。このように、読み出し時においては、書き込みデータ線PDL、書き込みワード線PWL、ソース線Vssは共に回路の接地電位(0V)に固定される。このとき、フローティングゲートに対する弱いホットエレクトロンの注入やトンネル電流による電子の注入はない。 During the read operation of the nonvolatile memory elements PM1, PM2, the read data line RDL and the read word line RWL are set to 1.8V, and the write data line PDL, the write word line PWL, and the source line Vss are both set to 0V. The n-channel selection MIS transistor SM that receives the read word line RWL at the gate electrode enables the read MIS transistor DM1 to be connected to the read data line RDL. The read data line RDL is conducted to the source line Vss when both the read MIS transistors DM1 and DM2 are in the on state. Thus, at the time of reading, the write data line PDL, the write word line PWL, and the source line Vss are all fixed at the circuit ground potential (0 V). At this time, there is no weak hot electron injection into the floating gate or electron injection by a tunnel current.
図1の構造によれば、不揮発性記憶素子のフローティングゲート電極が読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書き込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。 According to the structure of FIG. 1, since the floating gate electrode of the nonvolatile memory element becomes the gate electrode of the read transistor element, the read transistor element has an electron injection state / electron emission state of the floating gate electrode, in other words, a write state / A switch state or a mutual conductance according to the erase state is adopted.
これまで説明した構造のヒューズは、CMOS構造であって、不揮発性記憶素子からなるものである。 The fuse having the structure described so far has a CMOS structure and is composed of a nonvolatile memory element.
図2には図1の回路構成を実現するためのデバイス構造が例示される。図2に示すように、不揮発性記憶素子を構成するコントロールゲートは、第1導電型の半導体領域2に設けられた第2導電型の半導体領域1によって形成される。不揮発性記憶素子PM1、PM2を構成する書き込みMISトランジスタは第1導電型の半導体領域2の活性領域3で形成される。
FIG. 2 illustrates a device structure for realizing the circuit configuration of FIG. As shown in FIG. 2, the control gate constituting the nonvolatile memory element is formed by the second conductivity type semiconductor region 1 provided in the first conductivity type semiconductor region 2. The write MIS transistors constituting the nonvolatile memory elements PM1 and PM2 are formed by the
フローティングゲートは、書き込みMISトランジスタのチャネルの上、および第1導電型の半導体領域2の活性領域5内に形成される読み出しMISトランジスタのチャネルの上に、ゲート絶縁膜を介して配置された導電層7によって形成される。前記コントロールゲートは、フローティングゲートから延在された活性領域4の下にゲート絶縁膜を介して配置された第2導電型の半導体領域1に形成される。
The floating gate is a conductive layer disposed on the channel of the write MIS transistor and on the channel of the read MIS transistor formed in the
読み出しMISトランジスタDM1、DM2の初期閾値電圧を調整するには、第2導電型の不純物を導入するためのマスクパターン(図示せず)が追加され、フローティングゲートと同一の導電層から成る読み出しワード線8が形成される。なお、不揮発性記憶素子のコントロールゲートに接続された書き込みワード線PWLと、書き込みMISトランジスタおよび読み出しMISトランジスタのソース領域が接続されたソース線Vssは第1金属配線層(導電層)から成り、書き込みデータ線PDLは第2金属配線層で形成され、読み出しデータ線RDLは第3金属配線層から成る。 In order to adjust the initial threshold voltage of the read MIS transistors DM1 and DM2, a mask pattern (not shown) for introducing an impurity of the second conductivity type is added, and a read word line made of the same conductive layer as the floating gate is added. 8 is formed. The write word line PWL connected to the control gate of the nonvolatile memory element and the source line Vss connected to the source regions of the write MIS transistor and the read MIS transistor are composed of the first metal wiring layer (conductive layer), and the write The data line PDL is formed of the second metal wiring layer, and the read data line RDL is formed of the third metal wiring layer.
図3は、図2のA−A’線断面を示し、図4は、図2のB−B’線断面を示す。第1導電型の半導体基板21の表面領域に、不揮発性記憶素子のコントロールゲートとして機能する第2導電型の半導体領域22が形成される。第1導電型の半導体領域23内には素子分離領域24で分離されゲート絶縁膜26を備えた不揮発性記憶素子の書き込みMISトランジスタ領域と、素子分離領域24で分離されゲート絶縁膜26と初期閾値電圧を調整するための第2導電型の不純物層25を備えた読み出しMISトランジスタ領域が形成される。
3 shows a cross section taken along line A-A ′ of FIG. 2, and FIG. 4 shows a cross section taken along line B-B ′ of FIG. 2. A second conductivity
第2導電型の半導体領域22、書き込みMISトランジスタ領域、および読み出しMISトランジスタ領域の上部にはゲート絶縁膜26を介してフローティングゲート27が配置され、第2導電型の半導体領域22の表面領域には第2導電型の拡散層31および第1導電型の拡散層32が形成される。フローティングゲート27、第2導電型の拡散層31および第1導電型の拡散層32の表面領域には金属シリサイド層29が形成される。フローティングゲート27の周辺部には絶縁膜サイドスペーサ30を備え、第1層間絶縁膜33、第1金属配線層34、第2層間絶縁膜35、第2金属配線層36、第3層間絶縁膜37、第3金属配線層38を備える。
A floating
図5には本発明に係る半導体装置の一例であるメモリ回路を含む集積回路のチップ平面図が概略的に示されている。半導体装置であるシステムLSI40は、半導体基板の周縁に多数のボンディングパッド等の外部接続電極41が配置され、その内側に外部入出力回路(3.3VI/F)42、アナログ入出力回路(アナログI/O)43が設けられている。外部入出力回路42およびアナログ入出力回路43は3.3Vのような相対的にレベルの高い外部電源を動作電源とする。
FIG. 5 schematically shows a chip plan view of an integrated circuit including a memory circuit which is an example of a semiconductor device according to the present invention. In a
レベルシフタ44は外部電源を1.8Vのような内部電源電圧に降圧する。このレベルシフタ44の内側には、ダイナミック・ランダム・アクセス・メモリ45、中央処理装置46、キャッシュメモリ47、ロジック回路48、フェーズ・ロックド・ループ回路49、アナログ・デジタル変換回路50、およびデジタル・アナログ変換回路51、ビルト・イン・セルフ・テスト回路52を有する。また、符号53で示されるものは、前記図1〜図4に示した電気的に消去および書き込みが可能な不揮発性記憶素子を備えたCMOSヒューズである。
The
ダイナミック・ランダム・アクセス・メモリ45、中央処理装置46、ロジック回路48、キャッシュメモリ47、ビルト・イン・セルフ・テスト52はレベルシフタ44から供給される1.8Vのような内部電源電圧を動作電源として動作される。但し、ダイナミック・ランダム・アクセス・メモリ45は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。ヒューズ53はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要する。この高電圧は、内部昇圧回路によって形成してもよい。
The dynamic
ヒューズ53は、ダイナミック・ランダム・アクセス・メモリ45の救済情報(欠陥メモリセルを冗長メモリセルに置き換える為の制御情報)の格納に利用され、また、キャッシュメモリ47の救済情報の格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。ヒューズ53は入力に対して出力の論理機能をその記憶情報が決定するプログラマブルロジック回路を構成する。例えばヒューズ53は、アドレス信号の複数ビットに対して所定の論理演算を行って得られる結果を予めデータとして保持することにより、アドレス入力信号の論理値の組み合わせに応じた所定の論理演算結果を出力するロジック回路として機能される。
The
システムLSI40は、単層ポリシリコンゲートプロセスによって単結晶シリコンのような1個の半導体基板上に形成された相補型のMISトランジスタを有し、MISトランジスタのゲート酸化膜厚は2種類に分類される。すなわち、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のMISトランジスタのゲート酸化膜厚と共通化することにより、システムLSIの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
The
図6には、本実施の形態1に係る不揮発性記憶素子から構成されるCMOSヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図が示されている。なお、CMOSヒューズは、前述したように、CMOSヒューズとともに形成された集積度の高い複数の回路(集積回路)のうち、欠陥とされる回路を救済するためのものである。 FIG. 6 shows a flowchart in the inspection process during the manufacturing process of the semiconductor device provided with the CMOS fuse formed of the nonvolatile memory element according to the first embodiment. Note that, as described above, the CMOS fuse is for repairing a defective circuit among a plurality of highly integrated circuits (integrated circuits) formed together with the CMOS fuse.
いわゆる前工程において半導体装置が完成した後、ウエハ状態で複数の回路の動作確認を行い、救済する回路を選定する。次いで、救済する回路のCMOSヒューズに対して、閾値電圧を例えば初期閾値電圧状態から高い閾値電圧状態となるように、データの書き込み(電荷の蓄積)を行う。 After a semiconductor device is completed in a so-called pre-process, operation of a plurality of circuits is confirmed in a wafer state, and a circuit to be repaired is selected. Next, data writing (charge accumulation) is performed on the CMOS fuse of the circuit to be repaired so that the threshold voltage is changed from, for example, an initial threshold voltage state to a higher threshold voltage state.
次いで、回路の救済が完了した半導体ウエハを24時間以内にベーク処理する。処理条件については後述するが、ベーク温度を例えば250℃程度とし、ベーク時間を例えば5時間程度とすることができる。このベーク処理は、書き込み後、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧状態から初期閾値電圧状態へ漸近する問題を解決するために行われる。すなわち、書き込み時にゲート絶縁膜に与えたダメージをアニールすることによって回復する効果を得ることができる。 Next, the semiconductor wafer whose circuit has been repaired is baked within 24 hours. Although the processing conditions will be described later, the baking temperature can be set to about 250 ° C., for example, and the baking time can be set to about 5 hours, for example. This baking process is performed in order to solve the problem that, after writing, if a semiconductor device in a wafer state is left at room temperature, charges are gradually discharged and the threshold voltage fluctuates, and the threshold voltage state gradually approaches from the high threshold voltage state. . That is, the effect of recovering by annealing the damage given to the gate insulating film at the time of writing can be obtained.
次いで、このベーク処理において、不揮発性記憶素子から構成されるCMOSヒューズのリテンション特性が劣化していないかのリテンション判定を行う。前述のベーク処理の処理条件をリテンション特性が劣化しないような設定値としているため、リテンション判定において、劣化するCMOSヒューズはほとんど発生することはないと思われるが、より信頼性を向上するためにリテンション判定を行う。 Next, in this baking process, a retention determination is made as to whether or not the retention characteristics of the CMOS fuse composed of the nonvolatile memory element have deteriorated. Since the processing conditions for the baking process described above are set so that the retention characteristics do not deteriorate, it is unlikely that a deteriorated CMOS fuse will occur in the retention determination. However, in order to improve the reliability, the retention is maintained. Make a decision.
この後、CMOSヒューズへの再度の書き込みは行わず、半導体装置は、次工程あるいは顧客などへ展開される。前述の本発明が解決しようとする課題で説明したように、再度の書き込み後、常温においてウエハ状態の半導体装置を放置すると、次第に電荷が抜けて閾値電圧が変動し、高い閾値電圧から初期閾値電圧へ低下する問題が生じた。これに対し、本実施の形態1では、最適なベーク処理条件でのベーク処理を行い、かつ、CMOSヒューズへの再度の書き込みは行わないことで、高い閾値電圧から初期閾値電圧へ低下することを抑制することができる。すなわち、ベーク処理後に再書き込みしないことで再劣化させず、常温リテンション特性を飛躍的に改善することができる。 Thereafter, the writing to the CMOS fuse is not performed again, and the semiconductor device is developed to the next process or a customer. As described in the above-described problem to be solved by the present invention, if a semiconductor device in a wafer state is left at room temperature after rewriting, charges are gradually discharged and the threshold voltage fluctuates, and the initial threshold voltage is changed from a high threshold voltage. The problem of dropping to On the other hand, in the first embodiment, by performing the baking process under the optimal baking process condition and not performing the rewriting to the CMOS fuse, the high threshold voltage is lowered to the initial threshold voltage. Can be suppressed. That is, it is possible to drastically improve the room temperature retention characteristics without re-deteriorating by not rewriting after baking.
ここで、ベーク処理条件について図7を参照して説明する。図7は、データ書き込み(電荷の蓄積)をしたCMOSヒューズにおいて、ベーク処理後の常温放置時間に対する閾値電圧の変動を示す説明図である。なお、高い信頼性を維持するために、10年以上の長期に亘るような目標値が設定されている。 Here, the baking conditions will be described with reference to FIG. FIG. 7 is an explanatory diagram showing the variation of the threshold voltage with respect to the normal temperature standing time after baking in the CMOS fuse into which data has been written (charge accumulation). In order to maintain high reliability, a target value is set over a long period of 10 years or more.
図7には、データ書き込みをしたCMOSヒューズに対してベーク処理を種々のベーク処理条件(条件1〜4)で行った場合が示されている。ベーク温度およびベーク時間は、それぞれ条件1が250℃、5時間、条件2がベーク無し、条件3が175℃、6時間、条件4が300℃、5時間である。
FIG. 7 shows a case where baking is performed under various baking conditions (conditions 1 to 4) on a CMOS fuse into which data has been written. The baking temperature and baking time are as follows: condition 1 is 250 ° C., 5 hours, condition 2 is no baking,
データ書き込み後のCMOSヒューズの閾値電圧は、条件1〜条件4を行った直後においてどの条件であってもほとんど違いはなく4.7V程度であるが、その後の放置時間によって閾値電圧の変化に違いがみられる。 The threshold voltage of the CMOS fuse after data writing is about 4.7 V with almost no difference under conditions 1 to 4 immediately after performing conditions 1 to 4. However, the threshold voltage varies depending on the subsequent standing time. Is seen.
ベーク温度250℃、ベーク時間5時間としてベーク処理した場合(条件1)のCMOSヒューズは、30時間経過したあたりで閾値電圧が4.35V程度まで低下するが、その後は閾値電圧変動を完全に飽和することができる。すなわち、ベーク処理後の常温閾値電圧変動を完全に抑制できる。また、ベーク処理そのものによる閾値電圧の変動はあるものの、後述するベーク処理しない場合(条件2)と比較すると、10年後のリテンション特性は優位となる。 When the baking process is performed at a baking temperature of 250 ° C. and a baking time of 5 hours (condition 1), the threshold voltage drops to about 4.35 V after 30 hours, but thereafter the threshold voltage fluctuation is completely saturated. can do. That is, the room temperature threshold voltage fluctuation after the baking process can be completely suppressed. In addition, although the threshold voltage varies due to the baking process itself, the retention characteristics after 10 years are superior compared to the case where the baking process described later (condition 2) is not performed.
ベーク処理しない場合(条件2)のCMOSヒューズは、102時間経過したあたりから徐々に閾値電圧が低下し始め、103時間経過では閾値電圧が4.35V程度となり、さらに104時間経過では閾値電圧が3.9V程度まで低下するものと考えられる。 CMOS fuse if not baked (condition 2) starts to decrease gradually the threshold voltage from around a lapse 10 2 hours, the threshold voltage becomes about 4.35V in course 103 hours, the threshold is still 10 four hours It is considered that the voltage drops to about 3.9V.
ベーク温度175℃、ベーク時間6時間としてベーク処理した場合(条件3)のCMOSヒューズは、条件2の場合と同様に102時間経過したあたりから徐々に閾値電圧が低下し始めているが、ベーク処理そのものによる閾値電圧の変動幅を小さくすることができる。すなわち、閾値電圧の変動を完全に飽和するのに十分ではないが、ベーク処理後の常温閾値電圧の低下を抑制することができる。 Baking temperature 175 ° C., CMOS fuse when baked as baking time of 6 hours (condition 3) is gradually threshold voltage from around has elapsed under the condition 2 as with 10 for 2 hours has begun to decrease, baked The fluctuation range of the threshold voltage due to itself can be reduced. That is, although it is not sufficient to completely saturate the fluctuation of the threshold voltage, it is possible to suppress a decrease in the room temperature threshold voltage after the baking process.
ベーク温度300℃、ベーク時間5時間としてベーク処理した場合(条件4)のCMOSヒューズは、5時間経過した時点の閾値電圧がすでに低下しており、3.9V程度までに低下してしまうが、前述の条件1および条件3より、250℃以上のベーク処理をすれば常温閾値電圧の変動を完全に抑制することができる。
When the baking process is performed at a baking temperature of 300 ° C. and a baking time of 5 hours (Condition 4), the threshold voltage at the time when 5 hours have passed has already decreased, and the voltage has decreased to about 3.9V. From
したがって、CMOSヒューズの常温閾値電圧変動の対策として考えられる、書き込みされた後のCMOSヒューズのベーク温度範囲は、175℃〜300℃が好ましい。さらに、抑制性とベーク処理による閾値電圧変動とを考慮した場合、最適な温度は250℃程度とすることがより好ましい。 Therefore, the baking temperature range of the CMOS fuse after writing, which is considered as a countermeasure against the normal temperature threshold voltage fluctuation of the CMOS fuse, is preferably 175 ° C. to 300 ° C. Furthermore, in consideration of suppression and threshold voltage fluctuations due to baking, the optimum temperature is more preferably about 250 ° C.
(実施の形態2)
図8には、本実施の形態2に係る不揮発性記憶素子から構成されるCMOSヒューズを備えた半導体装置の製造工程中の検査工程におけるフロー図が示されている。なお、本実施の形態2は、前記実施の形態1の検査工程におけるフローのみが相違するため、この相違について説明する。
(Embodiment 2)
FIG. 8 shows a flowchart in the inspection process during the manufacturing process of the semiconductor device provided with the CMOS fuse composed of the nonvolatile memory element according to the second embodiment. Since the second embodiment is different only in the flow in the inspection process of the first embodiment, this difference will be described.
いわゆる前工程において半導体装置が完成した後、ウエハ状態で複数の回路の動作確認を行い、救済する回路を選定する。次いで、救済する回路のCMOSヒューズに対して、閾値電圧を例えば初期閾値電圧状態から高い閾値電圧状態となるように、データの書き込み(電荷の蓄積)を行う。 After a semiconductor device is completed in a so-called pre-process, operation of a plurality of circuits is confirmed in a wafer state, and a circuit to be repaired is selected. Next, data writing (charge accumulation) is performed on the CMOS fuse of the circuit to be repaired so that the threshold voltage is changed from, for example, an initial threshold voltage state to a higher threshold voltage state.
次いで、高温リテンションベーク処理した後、リテンション判定を行う。この高温リテンションベーク処理は、リテンション判定するための負荷を与える工程である。ベーク処理条件は、高い負荷でリテンション判定するため、例えば、ベーク温度を300℃程度、ベーク時間を5時間程度とする。 Next, after the high temperature retention baking process, the retention determination is performed. This high temperature retention bake process is a process of applying a load for determining retention. In order to determine retention under a high load, for example, the baking temperature is set to about 300 ° C. and the baking time is set to about 5 hours.
次いで、高温リテンションベーク処理によってリテンション特性が改善しているかの判定を行い、救済すべき回路のCMOSヒューズであって、リテンション特性が改善していないCMOSヒューズに対して、閾値電圧を高い閾値電圧状態となるように再度データの書き込みを行う。 Next, it is determined whether the retention characteristic has been improved by the high-temperature retention bake process, and the threshold voltage is set to a high threshold voltage state for the CMOS fuse of the circuit to be relieved but the retention characteristic has not been improved. Data is written again so that
次いで、回路の救済が完了した半導体ウエハを24時間以内にベーク処理する。ベーク処理条件は、例えば、ベーク温度を250℃程度とし、ベーク時間を例えば5時間程度とする。なお、先の高温リテンションベーク処理のベーク処理温度より低くすることによって、リテンション特性が劣化しないようにしている。 Next, the semiconductor wafer whose circuit has been repaired is baked within 24 hours. The baking conditions are, for example, a baking temperature of about 250 ° C. and a baking time of, for example, about 5 hours. The retention characteristic is prevented from deteriorating by lowering the temperature from the baking temperature of the previous high-temperature retention baking process.
この後、CMOSヒューズへの再度の書き込みは行わず、半導体装置は、次工程あるいは顧客などへ展開される。 Thereafter, the writing to the CMOS fuse is not performed again, and the semiconductor device is developed to the next process or a customer.
このように、高温リテンションベークと常温リテンションの回復のためのベークとを分けることで、各々に最適な条件でベーク処理をすることができる。例えば、高温リテンションベークでは、ベーク温度を300℃程度、常温リテンションの回復のためのベーク温度は250℃程度とすることによって、CMOSヒューズの常温におけるリテンション特性の劣化を抑制することができる。 In this way, by separating the high temperature retention bake and the bake for recovering the room temperature retention, the baking process can be performed under the optimum conditions for each. For example, in high temperature retention baking, deterioration of retention characteristics of a CMOS fuse at room temperature can be suppressed by setting the baking temperature to about 300 ° C. and the baking temperature for recovering room temperature retention to about 250 ° C.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前記実施の形態1では、システムLSIのCMOSヒューズに適用した場合について説明したが、システムオンチップ(SoC:System on a Chip)などに代表されるような集積度の高い大規模集積回路に搭載された回路を備えた半導体装置において不揮発性記憶素子で構成したCMOSヒューズに適用することができる。 For example, in the first embodiment, the case where the present invention is applied to a CMOS fuse of a system LSI has been described. However, the present invention is applied to a large-scale integrated circuit having a high degree of integration represented by a system on a chip (SoC). The present invention can be applied to a CMOS fuse including a nonvolatile memory element in a semiconductor device including a mounted circuit.
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。 The present invention is widely used in the manufacturing industry for manufacturing semiconductor devices.
1、2 半導体領域
3、4、5 活性領域
7 導電層
8 読み出しワード線
9 コンタクト孔パターン
21 半導体基板
22、23 半導体領域
24 素子分離領域
25 不純物層
26 ゲート絶縁膜
27 フローティングゲート
29 金属シリサイド層
30 絶縁膜サイドスペーサ
31、32 拡散層
33 第1層間絶縁膜
34 第1金属配線層
35 第2層間絶縁膜
36 第2金属配線層
37 第3層間絶縁膜
38 第3金属配線層
40 システムLSI
41 外部接続電極
42 外部入出力回路
43 アナログ入出力回路
44 レベルシフタ
45 ダイナミック・ランダム・アクセス・メモリ
46 中央処理装置
47 キャッシュメモリ
48 ロジック回路
49 フェーズ・ロックド・ループ回路
50 アナログ・デジタル変換回路
51 デジタル・アナログ変換回路
52 ビルト・イン・セルフ・テスト回路
53 ヒューズ
PM1、PM2 不揮発性記憶素子
Vf フローティングゲート
DM1、DM2 読み出しMISトランジスタ
RDL 読み出しデータ線
RWL 読み出しワード線
PDL 書き込みデータ線
PWL 書き込みワード線
Vss ソース線
SM nチャンネル型選択MISトランジスタ
1, 2
41
Claims (3)
前記半導体基板の主面に形成された集積回路と、
前記半導体基板の主面に形成され、CMOS構造の不揮発性記憶素子からなるヒューズとを備えた半導体装置の製造方法であって、
(a)欠陥のある前記集積回路を救済するための前記不揮発性記憶素子に電荷を書き込む工程と、
(b)前記工程(a)の後、前記不揮発性記憶素子のリテンション判定のスクリーニングのために、前記半導体基板をベークする工程と、
(c)前記工程(b)の後、前記不揮発性記憶素子のリテンション特性を判定する工程と、
(d)前記工程(c)の後、前記不揮発性記憶素子に再度、電荷を書き込む工程とを含み、
(e)前記工程(d)の後、前記不揮発性記憶素子に書き込まれた前記電荷を保持するために、前記半導体基板をベークする工程とを含み、
前記工程(e)の後には、前記不揮発性記憶素子に電荷を書き込まないことを特徴とする半導体装置の製造方法。 A semiconductor substrate;
An integrated circuit formed on the main surface of the semiconductor substrate;
A method of manufacturing a semiconductor device comprising a fuse formed of a nonvolatile memory element having a CMOS structure formed on a main surface of the semiconductor substrate,
(A) writing a charge into the nonvolatile memory element for relieving the defective integrated circuit;
(B) after the step (a), baking the semiconductor substrate for screening for determination of retention of the nonvolatile memory element;
(C) after the step (b), determining a retention characteristic of the nonvolatile memory element;
(D) after the step (c), a step of writing electric charge into the nonvolatile memory element again,
(E) after the step (d), baking the semiconductor substrate to hold the electric charge written in the nonvolatile memory element,
After the step (e), no charge is written into the nonvolatile memory element.
前記工程(e)のベーク温度は、175℃〜300℃の範囲内であり、
前記工程(e)のベーク温度は、前記工程(b)のベーク温度より低いことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 ,
The baking temperature of the step (e) is within a range of 175 ° C. to 300 ° C .;
The method for manufacturing a semiconductor device, wherein a baking temperature in the step (e) is lower than a baking temperature in the step (b).
前記工程(e)のベーク時間は、前記工程(b)のベーク時間以下であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 ,
Baking time of the said process (e) is below the baking time of the said process (b), The manufacturing method of the semiconductor device characterized by the above-mentioned.
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