JP4763744B2 - アナログ・ディジタル変換器 - Google Patents
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Description
「Tsutomu Wakimotoらによる"Si Bipolar 2-GHz 6-bit Flash A/D ConverterLSI"、IEEE Jouna1 of Solid-State Circuits,vol.23,No.6,(1988)」
また等長配線を実現するためにバイパス配線を設けることで、レイアウト面積の増加を招く可能性がある。さらにバイパス配線はクランク状に配線を引き回す場合が多く、このとき配線がインダクタンスとして振る舞うため波形劣化を招く可能性もある。
本発明は、配線を等長にすることなくデータのタイミングスキューを最小にすることを可能とし、高速動作における有効ビットの低下を抑えた並列型アナログ・ディジタル変換器を提供するものである。
図1に第1の実施の形態の2ビットのアナログ・ディジタル変換器の構成を示す。アナログ信号は入力端子Vinから、比較器CP1〜CP3の一端の入力端子に入力される。 一方、各比較器の他端に入力される比較電圧はラダー抵抗によって発生する。すなわち、直列接続された抵抗R1〜R4が基準電圧入力端子Vrefとグランド間に接続され、各比較器には抵抗により分圧された異なる比較電圧が与えられる。比較器は前置増幅器とラッチ回路(例えばフリップフロップ)から構成されており、前置増幅器はアナログ信号と比較電圧との差分を増幅し、ラッチ回路は前置増幅器の出力信号つまり比較結果をクロック毎に保持出力する。比較器列の出力は温度計コードとよぱれるディジタルコードであり、エンコーダによってバイナリコードに変換され、出力端子D1〜D2から出力される。ここまでは従来の2ビットアナログ・ディジタル変換器の構成と同じであるが、比較器列をアナログ信号入力端子Vin側から順にCP1、CP3、CP2の順に配置したことが従来例と異なる。ここでCP1は最も低い比較電圧が与えられた比較器であり、CP2は2番目に低い比較電圧が与えられた比較器であり、CP3は最も高い比較電圧が与えられた比較器である。このようなレイアウト構成にすることで、配線を等長にすることなくデータ間のスキューを抑えることができる。
なお、図2において、ラッチ回路(Latch1、2)を示す四角形の右辺から二つの出力が出ているが、これらは同じ出力を示す。以下、他の図においても同様である。
図7に第2の実施の形態の3ビットのアナログ・ディジタル変換器の構成を示す。アナログ信号は入力端子Vinから、比較器CP1〜CP7の一端の入力端子に入力される。一方、各比較器の他端に入力される比較電圧はラダー抵抗によって発生する。直列接続された抵抗R1〜R8が基準電圧入力端子Vrefとグランド間に接続され、各比較器には抵抗により分圧された異なる比較電圧が与えられる。比較器は前置増幅器とラッチ回路(例えばフリップフロップ)から構成されており、前置増幅器はアナログ信号と比較電圧との差分を増幅し、ラッチ回路は前置増幅器の出力信号つまり比較結果をクロック毎に保持出力する。比較器列の出力は温度計コードとよばれるディジタルコードであり、エンコーダによってバイナリコードに変換され、出力端子D1〜D3から出力される。
図11に第3の実施の形態の4ビットのアナログ・ディジタル変換器の構成を示す。第2の実施の形態でのアナログ・ディジタル変換器の分解能は3ビットであった。本実施の形態では15個の比較器から成る4ビットのアナログ・ディジタル変換器において、比較器列をアナログ信号入力端子Vin側から順にCP1、CP3、CP5、CP7、CP9、CP11、CP13、CP15、CP2、CP6、CP10、CP14、CP4、CP12、CP8の順に配置することで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることを実現する。ここでCP1は最も低い比較電圧が与えられた比較器であり、CP2は2番目に低い比較電圧が与えられた比較器であり、以下同様にCP3からCP15の順に与えられる比較電圧値が高くなっている。このようなレイアウト構成にすることで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることができる。
図16に第4の実施の形態の5ビットのアナログ・ディジタル変換器の構成を示す。第3の実施の形態でのアナログ・ディジタル変換器の分解能は4ビットであった。本実施の形態では31個の比較器から成る5ビットのアナログ・ディジタル変換器において、比較器列をアナログ信号入力端子Vin側から順にCP1、CP3、CP5、CP7、CP9、CP11、CP13、CP15、CP17、CP19、CP21、CP23、CP25、CP27、CP29、CP31、CP2、CP6、CP10、CP14、CP18、CP22、CP26、CP30、CP4、CP12、CP20、CP28、CP8、CP24、CP16の順に配置することで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることを実現する。ここでCP1は最も低い比較電圧が与えられた比較器であり、CP2は2番目に低い比較電圧が与えられた比較器であり、以下同様にCP3からCP31の順に与えられる比較電圧値が高くなっている。このようなレイアウト構成にすることで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることができる。
第4の実施の形態でのアナログ・ディジタル変換器の分解能は5ビットであったが、本実施の形態においては、分解能を6ビットにしたものであり、図示は省略しているが、第4の実施の形態を示した図16及び図17を6ビット用に拡大したものである。すなわち、本実施の形態では、63個の比較器からなる6ビットのアナログ・ディジタル変換器において、比較器列をアナログ信号入力端子Vin側から順にCP1、CP3、CP5、CP7、CP9、CP11、CP13、CP15、CP17、CP19、CP21、CP23、CP25、CP27、CP29、CP31、CP33、CP35、CP37、CP39、CP41、CP43、CP45、CP47、CP49、CP51、CP53、CP55、CP57、CP59、CP61、CP63、CP2、CP6、CP10、CP14、CP18、CP22、CP26、CP30、CP34、CP38、CP42、CP46、CP50、CP54、CP58、CP62、CP4、CP12、CP20、CP28、CP36、CP44、CP52、CP60、CP8、CP24、CP40、CP56、CP16、CP48、CP32の順に配置することで、配線を等長にすることなくエンコーダ内部のデータスキューを抑えることを実現する。
これまで本発明の実施の形態では分解能が2ビットから6ビットのアナログ・ディジタル変換器について説明してきたが、第6の実施の形態においては、任意のビットに適用できる一般化した場合について説明する。
Vref…基準電圧入力端子 CK…クロック入力端子
CP1〜CP31…比較器 R1〜R4…ラダー抵抗
Latch1〜Latch41…ラッチ回路 AND1〜AND15…ANDゲート
OR1〜OR11…ORゲート XOR1〜XOR4…XORゲート
Claims (2)
- 複数の抵抗から構成され(2n−1)値(nは2以上の整数)の比較電圧を発生する分圧抵抗と、
前置増幅器及びラッチ回路から構成され、分圧抵抗が発生する最も低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第1の比較器と、
前記第1の比較器と同様の構成を有し、分圧抵抗が発生する2番目に低い比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第2の比較器と、
以下同様に、分圧抵抗が発生する比較電圧とアナログ信号電圧とを比較し比較結果をクロックの入力毎に保持出力する第3から第(2n−1)の比較器と、
複数の論理ゲート及びラッチ回路から構成され、前記(2n−1)個の比較器の出力である温度計コードを、グレイコードを介してバイナリコードヘ変換するエンコーダと、から構成されるnビット並列型アナログ・ディジタル変換器であり、
前記比較器列の出力である温度計コードからグレイコードヘの変換を表す下記(数1)式の右辺に出てくる比較器の順に前記比較器列を配置したことを特徴とするアナログ・ディジタル変換器。
- 請求項1に記載のnビット並列型のアナログ・ディジタル変換器において、
前記エンコーダは、
前記(2n−1)個の比較器列に接続するn段のラッチ回路列を有し、
前記各比較器と各ラッチ回路はANDゲートを介して接続し、ラッチ回路と次段のラッチ回路はORゲートまたはNORゲートを介して接続し、
隣接する2つの比較器の出力が1つのANDゲートに入力し、隣接する2つのラッチ回路の出力が1つのORゲートまたはXORゲートに入力するような順序で前記比較器列を配置したことを特徴とするアナログ・ディジタル変換器。
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