JP4760225B2

JP4760225B2 - Storage device

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Publication number: JP4760225B2
Application number: JP2005245997A
Authority: JP
Inventors: 信道岡崎; 恒則椎本; 英生八野; 渉大塚
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2011-08-31
Anticipated expiration: 2025-08-26
Also published as: JP2007059019A

Description

本発明は、２つの電極膜に記録膜が挟まれた抵抗素子で、２つの電極に極性の異なる電圧を印加することにより、可逆的に記録膜の抵抗値が変化する、所謂、不揮発性抵抗変化型記憶素子を、６トランジスタ型ＳＲＡＭメモリセルのＰＭＯＳトランジスタと置換えることにより、または６トランジスタ型ＳＲＡＭメモリセルに付加することにより、ＳＲＡＭメモリセル機能に不揮発性機能を付加した不揮発性メモリセルおよび記憶装置に関するものである。 The present invention is a so-called non-volatile resistance in which a resistance value of a recording film is reversibly changed by applying voltages having different polarities to the two electrodes. A nonvolatile memory cell in which a nonvolatile function is added to the SRAM memory cell function by replacing the changeable storage element with a PMOS transistor of a six-transistor SRAM memory cell or by adding to the six-transistor SRAM memory cell, and The present invention relates to a storage device.

６トランジスタ型ＳＲＡＭセルは、半導体における最も一般的なメモリセルの一つとして、メモリ製品やロジック製品に広く用いられ、高速性能や安定動作の面で非常に優れている。しかしながら、電源を切ると記憶情報が消失してしまうので、このメモリセルは不揮発性メモリ用にはそのままでは用いることができない。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、ＮＯＲ型、ＮＡＮＤ型ともに書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅く、書換え回数が１０万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
さらに、異なる機能を組合せたメモリシステムとしてＳＲＡＭとフラッシュメモリ（ＥＥＰＲＯＭ）とを組み合わせ、電源オフ時にＳＲＡＭの情報をフラッシュメモリに退避させるメモリも存在する。
しかしながら、データを退避させるためのフラッシュメモリへの書込み・消去速度が１０マイクロ秒〜１０ミリ秒と遅いため、消費電力削減のために頻繁に電源オン／オフを行うシステムには動作上不具合がある。
他方、ロジック回路においてはカウンタやシフトレジスタのように一時的に情報を記憶する回路として、フリップフロップ回路がごく一般的に用いられている。しかし電源を切るとその情報は失われてしまうため、必要なデータは電源オフ（ＯＦＦ）の前に別に設けた不揮発性メモリに格納させることが行われている。
また、フリップフロップ回路を不揮発性にする試みとして、例えば不揮発性記憶素子としてＭＲＡＭ（Magnetoresistive Random Access Memory）を用いた実施例があるが、回路が大掛かりになってしまう（即ち回路面積が増大しコスト高になる）ため実用化にはさらに工夫が必要である。この実施例がたとえば特許文献１に開示してある。
特開２００３−２３３９９０号公報 The 6-transistor type SRAM cell is widely used in memory products and logic products as one of the most common memory cells in a semiconductor, and is extremely excellent in terms of high-speed performance and stable operation. However, since the stored information is lost when the power is turned off, the memory cell cannot be used as it is for a nonvolatile memory.
On the other hand, flash memory is generally used as a non-volatile memory, but both NOR type and NAND type have a slow write / erase speed of 10 microseconds to 10 milliseconds, and the number of rewrites is limited to about 100,000 times. Therefore, even if it is suitable for data storage and file storage applications, it is difficult to say that it is a general-purpose nonvolatile memory.
Further, there is a memory in which SRAM and flash memory (EEPROM) are combined as a memory system combining different functions, and the SRAM information is saved in the flash memory when the power is turned off.
However, since the flash memory write / erase speed for saving data is as slow as 10 microseconds to 10 milliseconds, a system that frequently turns on / off power to reduce power consumption has operational problems. .
On the other hand, in logic circuits, flip-flop circuits are very commonly used as circuits for temporarily storing information, such as counters and shift registers. However, since the information is lost when the power is turned off, necessary data is stored in a non-volatile memory provided separately before the power is turned off.
Further, as an attempt to make the flip-flop circuit non-volatile, for example, there is an embodiment using an MRAM (Magnetoresistive Random Access Memory) as a non-volatile memory element, but the circuit becomes large (that is, the circuit area increases and the cost increases). Therefore, further ingenuity is necessary for practical use. This embodiment is disclosed in Patent Document 1, for example.
JP 2003-233990 A

本発明は、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリセルとこれを用いた記憶装置を提供することを目的とする。 An object of the present invention is to provide a nonvolatile memory cell capable of random access and high-speed operation similar to that of an SRAM and a storage device using the nonvolatile memory cell.

本発明の記憶装置は、一対の電界効果トランジスタと前記トランジスタのドレイン端子に接続された一対の不揮発性の可変抵抗素子とで構成され、入出力端子がクロスカップルされた一対のインバータと、前記不揮発性の可変抵抗素子の他端に接続され制御電圧が供給される電源供給線とを有し、マトリックス状に配置されたメモリセルと、前記メモリセルのアクセストランジスタのゲート端子を行方向に共通接続するワード線と、前記アクセストランジスタのドレイン端を列方向に共通に接続する一対のビット線と、前記可変抵抗素子の特性を可変するため、前記可変抵抗素子の一端を行方向に共通接続された前記電源供給線に制御電圧を供給する制御回路と、を有し、前記制御回路は、前記電源供給線に、前記メモリセルに書込み動作が行われる時のみパルス状の第１の基準電圧を印加し、前記メモリセルに書込み動作が行われる以外の場合は第２の基準電圧に設定する。
The memory device of the present invention includes a pair of field effect transistors and a pair of nonvolatile variable resistance elements connected to the drain terminals of the transistors, a pair of inverters whose input / output terminals are cross-coupled, and the nonvolatile memory and a power supply line to which the other end connected to a control voltage of sex of the variable resistive element is supplied, the memory cells arranged in matrix form, the common gate terminal of the access transistor of the memory cell in the row direction A word line to be connected, a pair of bit lines commonly connecting the drain ends of the access transistors in the column direction, and one end of the variable resistance element are commonly connected in the row direction in order to vary the characteristics of the variable resistance element. was closed and a control circuit for supplying a control voltage to the power supply line, the control circuit to the power supply line, a write operation to the memory cell Applying a first reference voltage seen pulsed when dividing the otherwise a write operation to the memory cell is performed to set the second reference voltage.

ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性記憶装置を得ることができる。また、電源を切ってもその直前の状態を記憶し、電源再投入後はその状態を読み出し、動作を継続させることができる。 A nonvolatile memory device capable of random access and high-speed operation similar to SRAM can be obtained. Further, even when the power is turned off, the previous state can be stored, and after the power is turned on again, the state can be read and the operation can be continued.

上述した、ランダムアクセスとＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）並みの高速動作が可能な不揮発性記憶装置を、以下、便宜的に不揮発性ＳＲＡＭと呼ぶことにする。
本発明を用いた不揮発性ＳＲＡＭには以下の動作方式がある。
第1に、メモリセルへデータを書込む際にその都度不揮発性可変抵抗素子（以後、ＡＲＡＭ素子とも記載する）へ書込・消去動作を行い、メモリセルからデータを読出す際にその都度ＡＲＡＭ素子から読出し動作を行う方式があり、以下、この方式を“タイプＩ”または“随時書込み・随時読出し動作タイプ”と称することとする。
第２に、メモリセルへデータを書込む際にはその都度ＡＲＡＭ素子へ書込・消去動作を行うが、メモリセルからデータを読出す際には電源オンの期間はＳＲＡＭセルとして読出しＡＲＡＭ素子は単なるメモリセルの負荷として用いる動作を行い、電源投入時のみＡＲＡＭ素子に記憶されたデータをＳＲＡＭセルへ読出す（転送する）動作を行う方式があり、以下、この方式を“タイプＩＩ”または“随時書込み・電源投入時読出し動作タイプ”と称することとする。
両者の性能にはそれぞれ長短があるが、“タイプＩ”ではメモリセルにアクセスしない時にはセルの電源供給を完全に遮断できるから、低消費電力化（特に待機時の消費電力ゼロ）に特長がある。一方、“タイプＩＩ”では電源オンの期間はＳＲＡＭセルとして働くからＳＲＡＭなみの高速動作が可能という点に特長がある。
第３に、電源オンの期間はＳＲＡＭセルとして書込み・読出し動作を行い、電源オフの直前にＳＲＡＭセルに記憶されているデータをＡＲＡＭ素子に書込み（転送し）、電源投入時にＡＲＡＭ素子に記憶されたデータをＳＲＡＭセルへ読出す（転送する）動作を行う方式があり、以下、この方式を“タイプＩＩＩ”または“電源オフ時書込み・電源投入時読出し動作タイプ”と称することとする。この“タイプＩＩＩ”もＳＲＡＭ並みの高速動作ができ、かつ低消費電力とすることができる。
以下、これらに関するメモリセル、不揮発性記憶装置の構成とそれらの動作ついて説明する。 The non-volatile storage device that can perform random access and high-speed operation similar to SRAM (Static Random Access Memory) will be referred to as non-volatile SRAM for convenience.
The nonvolatile SRAM using the present invention has the following operation methods.
First, a write / erase operation is performed on a nonvolatile variable resistance element (hereinafter also referred to as an ARAM element) each time data is written to a memory cell, and ARAM is read each time data is read from the memory cell. There is a method of performing a read operation from an element, and hereinafter, this method will be referred to as “type I” or “anytime write / anytime read operation type”.
Second, every time data is written to the memory cell, the ARAM element is written / erased. When data is read from the memory cell, the read ARAM element is read as an SRAM cell during the power-on period. There is a method of performing an operation used simply as a load of a memory cell and performing an operation of reading (transferring) data stored in an ARAM element to an SRAM cell only when power is turned on. This method is hereinafter referred to as “type II” or “ It will be referred to as “anytime write / power-on read operation type”.
Although both types have their own advantages and disadvantages, “Type I” is characterized by low power consumption (especially zero power consumption during standby) because the cell power supply can be completely shut down when the memory cell is not accessed. . On the other hand, “Type II” has a feature in that it operates as an SRAM cell during the power-on period, and thus can operate at high speed like SRAM.
Third, during the power-on period, a write / read operation is performed as an SRAM cell, and data stored in the SRAM cell is written (transferred) to the ARAM element immediately before the power is turned off, and stored in the ARAM element when the power is turned on. There is a method of reading (transferring) the data to the SRAM cell. Hereinafter, this method will be referred to as “type III” or “power-off write / power-on read operation type”. This “type III” can operate at the same high speed as an SRAM, and can have low power consumption.
Hereinafter, the configuration of the memory cell and the nonvolatile memory device and the operation thereof will be described.

図１に、実施形態例である不揮発性記憶装置１０のブロック構成を示す。
不揮発性記憶装置１０は、ワード線ドライバ（ＷｏｒｄＤｒｉｖｅｒ）回路２０、デコーダ（Ｄｅｃｏｄｅｒ）／コントロール（制御；Ｃｏｎｔｒｏｌ）回路３０、ライトバッファ（ＷｒｉｔｅＢｕｆｆｅｒ）／センスアンプ（ＳｅｎｓｅＡｍｐ）回路５０、メモリセルＭＣ部４０などで構成されている。
図１においては、簡略するため、ワード線ドライバ（ＷｏｒｄＤｒｉｖｅｒ）回路２０とメモリブロックＢＬＫ１を１個しか図示していないが、例えばワード線が２^３を単位として配置されたメモリブロック（ＢＬＫ１）が２^ｎ／２^３個存在する（ｎは正の整数で行アドレスビット数）。
図１において、ワード線ドライバ回路２０のブロック（ＷＢＬＫ１〜ＷＢＬＫｎ）内にワード線は２^３個存在し、ＷＬ０〜ＷＬ７と図示してあり、またそれぞれのワード線（ライン）に対してメモリセルＭＣ（４１−００，４１−１０，・・・，４１−７０，・・・）が接続されている。 FIG. 1 shows a block configuration of a nonvolatile memory device 10 according to an embodiment.
The nonvolatile memory device 10 includes a word line driver circuit 20, a decoder / control circuit 30, a write buffer / sense amplifier circuit 50, and a memory cell MC unit. 40 or the like.
In Figure 1, for simplicity, although only one word line driver (Word Driver) circuit 20 and the memory block BLK1 not shown, the memory block (BLK1) is, for example, the word lines are arranged ^{2 3} units There are 2 ⁿ / 2 ³ (n is a positive integer and the number of row address bits).
In Figure 1, the word lines in the block (WBLK1～WBLKn) of the word line driver circuit 20 is present ^{2 3,} Yes illustrated with WLO to WL7, also the memory cells MC with respect to each of the word lines (lines) (41-00, 41-10,..., 41-70,...) Are connected.

デコーダ／コントロール回路３０は、プリデコーダ、内部タイミング制御回路などで構成され、アドレスデータが入力されてこれをデコードする。また外部クロック（ＣＫ）を基準に発生した内部クロック信号、制御信号なども発生する。
デコーダ（Ｄｅｃｏｄｅｒ）回路（３０）は、トランジスタの数を減らし、またその面積を減らすとともに高速動作させるため、記憶容量の増加と高速化、低消費電力化を目的としたプリデコーダ方式が一般に用いられている。
このプリデコーダ方式は、多ビットアドレスが入力された場合、たとえば２ビットまたは３ビット単位の複数グループに分けてデコード（プリデコード）し、このグループの中から特定のグループを選択し、この選択されたグループ内で２ビットまたは３ビットのワード線から１本のワード線を選択するようになっている。それによって、消費電力を削減している。
また、選択されるデコーダ内のビット数を少なくするとアドレスバッファの負荷を少なくでき動作スピードを速くすることができ、一方デコーダ内のビット数を多くすると配線による面積は削減できるが、アドレスバッファの負荷が増え動作スピードが遅くなる。そのため、ワード線ドライバ回路２０で構成される１ブロック内のワード線は上述したように、２または３ビット構成の例が多い。
デコーダ回路（３０）にはローアドレスデコーダの他にカラムアドレスデコーダもあり、このカラムアドレスデコーダは入力されたアドレスデータに基いてカラム（列方向）のアドレスを選択する。
コントロール回路（３０）のタイミング制御回路は、外部から制御信号（Ｃｏｎｔｒｏｌ）とクロックＣＫ信号が供給されると、たとえばコントロール信号（ＷＥ；ライトイネーブル信号）に応答してプリデコーダおよびワード線ドライバ回路２０にアドレス信号Ａ［０］〜Ａ［ｎ］をデコードさせるためのタイミング信号を出力する。
またこれ以外に、内部クロック（ＰＣＬＫ）を発生し、ライトバッファ（ＷｒｉｔｅＢｕｆｆｅｒ）回路にコントロール信号（ＷＥ；ライトイネーブル）信号を出力し、書込みタイミングを制御する。
コントロール回路（３０）から、各ワード線と対になって行方向に電源供給（ＰＷＲ）線、ＰＷＲ０〜ＰＷＲ７が設けられていて、各メモリセルＭＣの不揮発性の可変抵抗素子の一端に接続されている。 The decoder / control circuit 30 includes a predecoder, an internal timing control circuit, and the like, and receives address data and decodes it. In addition, an internal clock signal, a control signal, etc. generated based on the external clock (CK) are also generated.
In order to reduce the number of transistors and reduce the area of the decoder (Decoder) circuit (30) and to operate at high speed, a predecoder system is generally used for the purpose of increasing the storage capacity, increasing the speed, and reducing the power consumption. ing.
In this predecoder method, when a multi-bit address is input, it is decoded (predecoded) into a plurality of groups of 2 bits or 3 bits, for example, and a specific group is selected from these groups. Within a group, one word line is selected from 2-bit or 3-bit word lines. Thereby, power consumption is reduced.
Also, if the number of bits in the selected decoder is reduced, the load on the address buffer can be reduced and the operation speed can be increased. On the other hand, if the number of bits in the decoder is increased, the wiring area can be reduced, but the load on the address buffer is reduced. Increases and the operating speed slows down. For this reason, the word lines in one block constituted by the word line driver circuit 20 often have 2 or 3 bit configurations as described above.
The decoder circuit (30) includes a column address decoder in addition to the row address decoder, and this column address decoder selects a column (column direction) address based on the input address data.
When the control signal (Control) and the clock CK signal are supplied from the outside, the timing control circuit of the control circuit (30) responds to, for example, the control signal (WE; write enable signal) and the predecoder and the word line driver circuit 20 Outputs a timing signal for decoding the address signals A [0] to A [n].
In addition, an internal clock (PCLK) is generated and a control signal (WE; write enable) signal is output to a write buffer circuit to control the write timing.
The control circuit (30) is provided with a power supply (PWR) line, PWR0 to PWR7 in the row direction in pairs with each word line, and is connected to one end of the nonvolatile variable resistance element of each memory cell MC. ing.

特定のメモリセルＭＣが選択されると、通常動作時に電源供給線をオン／オフし、または電源オン（ＯＮ）前の所定のタイミングで電圧を上げたり、電源オフ（ＯＦＦ）後に電圧を可変したりして、可変抵抗素子に供給される電圧を制御することにより、データの書込み、消去や読み取り動作を行うようにしている。
またコントロール回路（３０）は、ビット線Ｂｉｔ，反転ビット線ＸＢｉｔ（Ｂｉｔの反転）上のデータを増幅するセンスアンプ（ＳｅｎｓｅＡｍｐ）回路（５０）にセンスアンプ・イネーブル信号を出力する。
さらに、カラムデコーダから出力するカラムアドレス［Ａｎ＋１］〜［Ａｍ］（データ）を制御するタイミング信号なども出力する。 When a specific memory cell MC is selected, the power supply line is turned on / off during normal operation, or the voltage is increased at a predetermined timing before the power is turned on (ON), or the voltage is changed after the power is turned off (OFF). In other words, data is written, erased or read by controlling the voltage supplied to the variable resistance element.
The control circuit (30) outputs a sense amplifier enable signal to a sense amplifier (SenseAmp) circuit (50) that amplifies data on the bit line Bit and the inverted bit line XBit (inversion of Bit).
Further, a timing signal for controlling the column addresses [An + 1] to [Am] (data) output from the column decoder is also output.

ワード線ドライバ回路２０は、プリデコーダで１個選択され、この選択された特定のワード線ドライバ回路２０に、デコーダ／コントロール回路３０から出力されたクロック（ＰＣＬＫ）とデータ（ＤＡＴＡ）が供給される。
この選択されたワード線ドライバ回路２０のブロックでは、たとえばデコーダの単位が３ビットの場合、８本のワード線から１本のワード線に“Ｈ”（ハイ）レベルの電圧が供給されることにより、メモリセルＭＣ（４１−０〜４１−７）の行方向をアクティブ（活性化）にする。またこれと同時に、他の７本のワードラインには“Ｌ”（ロー）レベルの電圧が供給され、非活性化される。
各ワード線ドライバ回路２０の具体回路構成は、１例として図１に示すように、たとえばＮＡＮＤ回路とＮＯＴ回路で構成され、デコーダ／コントロール回路３０から出力された制御信号クロックとデータがＮＡＮＤ回路に供給され演算された後その論理結果がＮＯＴ回路で反転されてメモリセルＭＣ（４１−００，４１−１０，・・・）を駆動するワード線ＷＬ０〜ＷＬ７に出力される。
そして、この活性化されたワード線に対応する電源供給線（ＰＷＲ０〜ＰＷＲ７）に所定のタイミングで電圧が供給され、不揮発性可変抵抗素子のデータの消去、書込みまたは読出しを行っている。 One word line driver circuit 20 is selected by the predecoder, and the clock (PCLK) and data (DATA) output from the decoder / control circuit 30 are supplied to the selected specific word line driver circuit 20. .
In the selected block of the word line driver circuit 20, for example, when the unit of the decoder is 3 bits, an “H” (high) level voltage is supplied from 8 word lines to one word line. The row direction of the memory cells MC (41-0 to 41-7) is activated (activated). At the same time, the other seven word lines are supplied with an "L" (low) level voltage and are deactivated.
As shown in FIG. 1 as an example, the specific circuit configuration of each word line driver circuit 20 includes, for example, a NAND circuit and a NOT circuit, and the control signal clock and data output from the decoder / control circuit 30 are input to the NAND circuit. After being supplied and operated, the logical result is inverted by the NOT circuit and output to the word lines WL0 to WL7 that drive the memory cells MC (41-00, 41-10,...).
A voltage is supplied to the power supply lines (PWR0 to PWR7) corresponding to the activated word line at a predetermined timing, and data in the nonvolatile variable resistance element is erased, written or read.

ライトバッファ／センスアンプ回路５０の一部を構成するライトバッファ回路に、ライトイネーブル（ＷＥ）信号とカラムデコーダからカラム選択信号が供給され、特定のカラムが選択されると、データの読出し、書込みが行われる。
読出しの時、内部タイミング制御回路からの信号に基いて、まずＡＲＡＭ素子から記憶していたデータを読み出してＳＲＡＭセルに記憶させる。その後、選択されたメモリセルＭＣのデータがビット線対Ｂｉｔ，ＸＢｉｔ上に出力され、このデータをセンスアンプ回路（５０）で増幅し、ライトバッファ／センスアンプ回路５０の出力バッファを介してデータが出力（Ｏｕｔ）される。
一方書込み時において、データが入力端子を介してライトバッファ／センスアンプ回路５０に供給される。カラム選択信号で選択されたビット線対Ｂｉｔ，ＸＢｉｔが選択されると、ライトバッファ回路とビット線対Ｂｉｔ，ＸＢｉｔを介してメモリセルＭＣに書込まれる。
電源オフ時にメモリセルのデータをＡＲＡＭ素子に記憶させるため、書込みサイクル期間にワード線と電源供給線を制御して、データの消去と書込みを行っている。またこれ以外に、電源がオン時に電源供給線を制御して他の電源より早く立ち上げ、ＡＲＡＭ素子からデータを読み出すことができるようにもしている。 The write buffer circuit constituting a part of the write buffer / sense amplifier circuit 50 is supplied with a write enable (WE) signal and a column selection signal from the column decoder, and when a specific column is selected, reading and writing of data are performed. Done.
At the time of reading, based on the signal from the internal timing control circuit, first, the data stored from the ARAM element is read and stored in the SRAM cell. Thereafter, the data of the selected memory cell MC is output onto the bit line pair Bit, XBit, this data is amplified by the sense amplifier circuit (50), and the data is passed through the output buffer of the write buffer / sense amplifier circuit 50. Output (Out).
On the other hand, at the time of writing, data is supplied to the write buffer / sense amplifier circuit 50 via the input terminal. When the bit line pair Bit, XBit selected by the column selection signal is selected, data is written into the memory cell MC via the write buffer circuit and the bit line pair Bit, XBit.
In order to store the data of the memory cell in the ARAM element when the power is turned off, the word line and the power supply line are controlled during the write cycle period to erase and write the data. In addition to this, when the power is turned on, the power supply line is controlled to start up earlier than other power supplies so that data can be read from the ARAM element.

メモリセル（ＭＣ）部４０は、たとえばＳＲＡＭセルなどの複数のメモリセルＭＣ４１−００〜ＭＣ４１−ｎｍがマトリックス状に配列され、一般にＭＣ４１―００〜ＭＣ４１−０ｍが同一のワードラインと電源供給線に共通接続され、ＭＣ−００〜ＭＣ―ｎ０がビット線対Ｂｉｔ，ＸＢｉｔに共通接続され、このビット線対Ｂｉｔ，ＸＢｉｔはセンスアンプ（５０）に接続されている。
図１におけるメモリセルＭＣ部４０の例は不揮発性ＳＲＡＭの１列のみを示したもので、実際は複数列で構成されている。
図１に示す不揮発性記憶装置１０の主要部の動作については、メモリセルの回路構成とタイミングチャートを用いて後述する。 In the memory cell (MC) section 40, for example, a plurality of memory cells MC41-00 to MC41-nm such as SRAM cells are arranged in a matrix, and generally MC41-00 to MC41-0m are connected to the same word line and power supply line. MC-00 to MC-n0 are commonly connected to a bit line pair Bit, XBit, and the bit line pair Bit, XBit is connected to a sense amplifier (50).
The example of the memory cell MC unit 40 in FIG. 1 shows only one column of the nonvolatile SRAM, and actually includes a plurality of columns.
The operation of the main part of the nonvolatile memory device 10 shown in FIG. 1 will be described later with reference to a circuit configuration of a memory cell and a timing chart.

図１のメモリセルＭＣ部４０のメモリセルＭＣの実施形態例の回路構成を図２と図３に示す。
図２に示すメモリセルＭＣ１００において、ＮＭＯＳ（ＮチャンネルＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１１１のドレインは転送ゲートのＮＭＯＳトランジスタ１１３のドレイン／ソースと可変抵抗素子１１９の一方の端子に接続され、ゲートはＮＭＯＳトランジスタ１１２のドレインに接続され、ソースは基準電圧たとえばＧＮＤ（グランド）に接続される。
可変抵抗素子１１９の他方の端子は電源供給（ＰＷＲ）線１１８に接続されている。ＮＭＯＳトランジスタ１１３のゲートはワード線１１７に接続され、ソース／ドレインはＢｉｔ（ビット）線１１５に接続されている。
同様に、ＮＭＯＳトランジスタ１１２のドレインは転送ゲートのＮＭＯＳトランジスタ１１４のドレイン／ソースと可変抵抗素子１２０の一方の端子に接続され、ゲートはＮＭＯＳトランジスタ１１１のドレインに接続され、ソースは基準電圧たとえばＧＮＤ（グランド）に接続される。
可変抵抗素子１２０の他方の端子は電源供給線１１８に接続されている。ＮＭＯＳトランジスタ１１４のゲートはワード線１１７に接続され、ソース／ドレインはＸＢｉｔ（Ｂｉｔ線の反転）線１１６に接続されている。
このメモリセルＭＣ１００の動作については後述する。 The circuit configuration of the embodiment of the memory cell MC of the memory cell MC section 40 of FIG. 1 is shown in FIGS.
In the memory cell MC100 shown in FIG. 2, the drain of an NMOS (N-channel Metal Oxide Semiconductor) transistor 111 is connected to the drain / source of an NMOS transistor 113 as a transfer gate and one terminal of a variable resistance element 119, and the gate is connected to an NMOS transistor 112. And the source is connected to a reference voltage such as GND (ground).
The other terminal of the variable resistance element 119 is connected to a power supply (PWR) line 118. The gate of the NMOS transistor 113 is connected to the word line 117, and the source / drain is connected to the bit (bit) line 115.
Similarly, the drain of the NMOS transistor 112 is connected to the drain / source of the NMOS transistor 114 serving as the transfer gate and one terminal of the variable resistance element 120, the gate is connected to the drain of the NMOS transistor 111, and the source is connected to a reference voltage such as GND ( Ground).
The other terminal of the variable resistance element 120 is connected to the power supply line 118. The gate of the NMOS transistor 114 is connected to the word line 117, and the source / drain is connected to the XBit (inversion of the Bit line) line 116.
The operation of the memory cell MC100 will be described later.

図３に他の実施形態例であるメモリセルＭＣ１５０の回路構成を示す。
図３に示すメモリセルＭＣ１５０は、ＰチャンネルＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１５５，１５６とＮチャンネルＭＯＳトランジスタ１５１，１５２，１５３，１５４と可変抵抗素子１６１，１６２で構成されている。
ワード線１５９は転送ゲートのＮＭＯＳトランジスタ１５３，１５４のゲートに接続され、ビット（Ｂｉｔ）線１５７，反転ビット（ＸＢｉｔ）線１５８はＮＭＯＳトランジスタ１５３，１５４のドレイン／ソースに接続されている。
ＰＭＯＳトランジスタ１５５のソースは電源に、ドレインはＮＭＯＳトランジスタ１５１のドレインとＮＭＯＳトランジスタ１５３のソース／ドレインに接続されている。またＮＭＯＳトランジスタ１５１のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
同様に、ＰＭＯＳトランジスタ１５６のソースは電源に、ドレインはＮＭＯＳトランジスタ１５２のドレインとＮＭＯＳトランジスタ１５４のソース／ドレインに接続されている。またＮＭＯＳトランジスタ１５２のソースは基準電位たとえばＧＮＤ（グランド）に接続されている。
そして、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の各ゲートが共通接続され、この共通接続されたゲートはＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の各ゲートが共通接続され、この共通接続されたゲートはＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通接続されたゲートと電源供給線（ＰＷＲ）１６０間に可変抵抗素子１６２が接続され、ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたゲートと電源供給線１６０間に可変抵抗素子１６１が接続されている。
この電源供給線１６０に供給される電圧の極性を考慮して、高電圧、低電圧と設定することにより、可変抵抗素子１６１，１６２の抵抗値を可変して、データの書込み、消去と読出しを行っている。 FIG. 3 shows a circuit configuration of a memory cell MC150 which is another embodiment.
The memory cell MC150 shown in FIG. 3 includes P-channel MOS (Metal Oxide Semiconductor) transistors 155, 156, N-channel MOS transistors 151, 152, 153, 154, and variable resistance elements 161, 162.
The word line 159 is connected to the gates of the NMOS transistors 153 and 154 serving as transfer gates, and the bit (Bit) line 157 and the inverted bit (XBit) line 158 are connected to the drains / sources of the NMOS transistors 153 and 154.
The source of the PMOS transistor 155 is connected to the power supply, and the drain is connected to the drain of the NMOS transistor 151 and the source / drain of the NMOS transistor 153. The source of the NMOS transistor 151 is connected to a reference potential such as GND (ground).
Similarly, the source of the PMOS transistor 156 is connected to the power supply, and the drain is connected to the drain of the NMOS transistor 152 and the source / drain of the NMOS transistor 154. The source of the NMOS transistor 152 is connected to a reference potential such as GND (ground).
The gates of the PMOS transistor 155 and the NMOS transistor 151 are connected in common, and the commonly connected gate is connected to the commonly connected drains of the PMOS transistor 156 and the NMOS transistor 152.
The gates of the PMOS transistor 156 and the NMOS transistor 152 are connected in common, and the commonly connected gate is connected to the commonly connected drains of the PMOS transistor 155 and the NMOS transistor 151.
A variable resistance element 162 is connected between the commonly connected gate of the PMOS transistor 155 and the NMOS transistor 151 and the power supply line (PWR) 160, and between the commonly connected gate of the PMOS transistor 156 and the NMOS transistor 152 and the power supply line 160. Is connected to the variable resistance element 161.
In consideration of the polarity of the voltage supplied to the power supply line 160, by setting the high voltage and the low voltage, the resistance values of the variable resistance elements 161 and 162 can be varied to write, erase and read data. Is going.

次に、図２、図４と図５を用いて、メモリセルＭＣ１００の動作について説明する。図５はこのメモリセルＭＣ１００の動作を説明するためのタイミングチャートである。また、図４に不揮発性の可変抵抗素子１１９，１２０，１６１，１６２の電気特性（Ｉ−Ｖ特性とＲ−Ｖ特性）を示す。
まず、随時書込み・電源投入時読出し動作タイプ（タイプＩＩ）について説明する。
最初の状態でメモリセルＭＣ（１００）内の記憶ノード１２１は高電位（以下の説明では“Ｈ”レベルとも記載する）、記憶ノード１２２は低電位（以下の説明では“Ｌ”レベルとも記載する）の状態にあるものとする。この時、可変抵抗素子１１９は低抵抗状態、可変抵抗素子１２０は高抵抗状態にある。
いま、上記メモリセルＭＣ１００に反対データを書込む場合について説明する。書込みサイクル期間中、クロック入力が“Ｈ”レベルのとき、データが入力される（図５（Ｄ））。
この入力されたデータに対応して、ビット（Ｂｉｔ）線１１５を低電位（例えばグランド電位）に、反転ビット（ＸＢｉｔ）線１１６を高電位（例えば電源電位）にしてワード線１１７に“Ｈ”レベルの電圧が供給される。この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されると導通して（開くと）、反転ビット（ＸＢｉｔ）線の“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１４を介して転送され、記憶ノード１２２は“Ｈ”レベルとなり、この“Ｈ”レベルの電圧がＮＭＯＳトランジスタ１１１のゲートに供給され、ＯＮ動作状態となる。
ＮＭＯＳトランジスタ１１１のドレインは“Ｌ”レベルとなり、この“Ｌ”レベルの電圧が帰還されてＮＭＯＳトランジスタ１１２のゲートに供給され、ＯＦＦ状態となる。その結果、ＮＭＯＳトランジスタ１１２のドレインは“Ｈ”レベルに保持される。
図５（Ｈ）に示すように、１０１の期間にセル内の記憶ノード１２１と１２２の電位は反転し、それぞれ“Ｈ”レベル→“Ｌ”レベル、“Ｌ”レベル→“Ｈ”レベルと遷移する。 Next, the operation of the memory cell MC100 will be described with reference to FIG. 2, FIG. 4, and FIG. FIG. 5 is a timing chart for explaining the operation of the memory cell MC100. FIG. 4 shows electrical characteristics (IV characteristics and RV characteristics) of the non-volatile variable resistance elements 119, 120, 161, and 162.
First, the write-on-time / power-on read operation type (type II) will be described.
In the initial state, the storage node 121 in the memory cell MC (100) has a high potential (also described as “H” level in the following description), and the storage node 122 has a low potential (also described as “L” level in the following description). ). At this time, the variable resistance element 119 is in a low resistance state, and the variable resistance element 120 is in a high resistance state.
Now, a case where opposite data is written to the memory cell MC100 will be described. During the write cycle, when the clock input is at “H” level, data is input (FIG. 5D).
Corresponding to the input data, the bit line 115 is set to a low potential (for example, ground potential) and the inverted bit (XBit) line 116 is set to a high potential (for example, a power supply potential) to set the word line 117 to “H”. Level voltage is supplied. When this “H” level voltage is supplied to the gates of the NMOS transistors 113 and 114 of the transfer gate, it becomes conductive (opens), and the “H” level voltage of the inverted bit (XBit) line becomes the NMOS transistor of the transfer gate. 114, the storage node 122 is set to the “H” level, and the voltage of the “H” level is supplied to the gate of the NMOS transistor 111 to be turned on.
The drain of the NMOS transistor 111 becomes “L” level, and the voltage of this “L” level is fed back and supplied to the gate of the NMOS transistor 112 to be turned off. As a result, the drain of the NMOS transistor 112 is held at the “H” level.
As shown in FIG. 5H, the potentials of the storage nodes 121 and 122 in the cell are inverted during the period 101, and transitions from “H” level to “L” level and “L” level to “H” level, respectively. To do.

この後、電源供給（ＰＷＲ）線１１８の電位を図示の１０２の期間高電位のまま保持しておくと（図５（Ｅ））、可変抵抗素子１１９の両端に図４に示す−Ｖｅ以上の負電圧が印加されるので、可変抵抗素子１１９は低抵抗状態から高抵抗状態に変化する。すなわち、図５（Ｅ）に示す１０２期間に、可変抵抗素子１１９の消去動作が起こる。 After that, if the potential of the power supply (PWR) line 118 is kept at the high potential for the period of 102 shown in FIG. 5 (FIG. 5E), the variable resistance element 119 has −Ve or more shown in FIG. Since a negative voltage is applied, the variable resistance element 119 changes from the low resistance state to the high resistance state. That is, the erasing operation of the variable resistance element 119 occurs during the period 102 shown in FIG.

次に、図５（Ｅ）において、電源供給線１１８を低電位に下げ図示の１０３の期間その状態を保持すると、可変抵抗素子１２０の両端に図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１２０は高抵抗状態から低抵抗状態に変化する。すなわち、可変抵抗素子１２０の書込み動作が起こる。
電源供給線１１８を高電位に復帰させた後、ワード線１１７を閉じ転送ゲートのＮＭＯＳトランジスタ１１３，１１４をオフ状態とし、ビット（Ｂｉｔ）線１１５を高電位に戻すことにより、書込み動作は終了する。
この状態で記憶ノード１２１は“Ｌ”レベルであるが、電源供給線１１８との間に接続されている可変抵抗素子１１９は高抵抗状態であるため、不要な電流は流れない。記憶ノード１２２は“Ｈ”レベルで、電源供給線１１８との間は低抵抗状態の可変抵抗素子１２０で接続されているから、記憶ノード１２２の電位は“Ｈ”レベルに保持される。 Next, in FIG. 5E, when the power supply line 118 is lowered to a low potential and the state is maintained for the period 103 shown, a positive voltage equal to or higher than Vw shown in FIG. Therefore, the variable resistance element 120 changes from the high resistance state to the low resistance state. That is, the write operation of the variable resistance element 120 occurs.
After the power supply line 118 is returned to the high potential, the word line 117 is closed, the NMOS transistors 113 and 114 of the transfer gate are turned off, and the bit line 115 is returned to the high potential, thereby completing the write operation. .
In this state, the storage node 121 is at the “L” level, but since the variable resistance element 119 connected to the power supply line 118 is in a high resistance state, no unnecessary current flows. Since the storage node 122 is at “H” level and is connected to the power supply line 118 by the variable resistance element 120 in a low resistance state, the potential of the storage node 122 is held at “H” level.

次に読出し動作を説明する。この読出し動作は通常のＳＲＡＭの読出し動作と同一である。ビット（Ｂｉｔ）線１１５と反転ビット（ＸＢｉｔ）線１１６を“Ｈ”レベルにし、またワード線１１７に“Ｈ”レベルの電圧が出力される。
この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されると、導通し、記憶ノード１２１，１２２の電圧がビット線１１５と反転ビット線１１６に転送される。
すると、メモリセルＭＣ１５０の記憶ノード１２１，１２２の電位に応じて片側のビット線の電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される（図５（Ｉ），（Ｊ），（Ｋ））。
この時、記憶ノードの“Ｈ”レベル側（図５では記憶ノード１２２）の可変抵抗素子１２０は低抵抗状態であるから、記憶ノードの“Ｈ”レベル側には常に電源電位（電源供給線電位）が供給される。このように可変抵抗素子１１９，１２０は読出し動作時には、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷と同様な働きをしている。
そして、この状態で電源をオフしても可変抵抗素子１１９，１２０の抵抗値は不揮発性であるからそのまま保持される（図６）。 Next, the reading operation will be described. This read operation is the same as a normal SRAM read operation. The bit (Bit) line 115 and the inverted bit (XBit) line 116 are set to the “H” level, and the “H” level voltage is output to the word line 117.
When this “H” level voltage is supplied to the gates of the NMOS transistors 113 and 114 serving as transfer gates, the transistors are turned on, and the voltages of the storage nodes 121 and 122 are transferred to the bit line 115 and the inverted bit line 116.
Then, the potential of the bit line on one side slightly decreases according to the potentials of the storage nodes 121 and 122 of the memory cell MC150, and read data is output by detecting this minute potential difference with a sense amplifier (FIG. 5). (I), (J), (K)).
At this time, since the variable resistance element 120 on the “H” level side of the storage node (storage node 122 in FIG. 5) is in the low resistance state, the power supply potential (power supply line potential) is always on the “H” level side of the storage node. ) Is supplied. As described above, the variable resistance elements 119 and 120 function in the same manner as the PMOS load of the 6-transistor SRAM cell during the read operation.
Even when the power is turned off in this state, the resistance values of the variable resistance elements 119 and 120 are maintained as they are because they are nonvolatile (FIG. 6).

次に、図６に示すように、電源を投入（ＯＮ）時に可変抵抗（ＡＲＡＭ）素子からデータを読出す場合を考える。
電源オフ（ＯＦＦ）の段階で可変抵抗素子１１９は高抵抗状態、可変抵抗素子１２０は低抵抗状態であるとする。電源供給線１１８を他の電源に先駆けて高電位に立ち上げる（図６（Ｅ）に示す１０４の期間）と可変抵抗素子１１９，１２０の状態に応じて、セル内部記憶ノード１２１，１２２の電位はそれぞれ“Ｌ”レベル、“Ｈ”レベルになる（図６（Ｇ），（Ｈ））。
記憶ノード１２２の“Ｈ”レベルの電圧がＮＭＯＳトランジスタ１１１のゲートに供給されるとＯＮ動作状態となり、ドレインは“Ｌ”レベルになる。
ＮＭＯＳトランジスタ１１１のドレインの“Ｌ”レベルの電圧がＮＭＯＳトランジスタ１１２のゲートに供給されるが、ＯＦＦ状態である。
すなわち、各記憶ノード１２１，１２２の電圧レベルが、ドライバＮＭＯＳトランジスタ１１１，１１２の正帰還によってその状態が安定に保持される。その後は前述の書込み、読出し動作を行うことが可能になる。 Next, as shown in FIG. 6, consider the case where data is read from the variable resistance (ARAM) element when the power is turned on (ON).
It is assumed that the variable resistance element 119 is in a high resistance state and the variable resistance element 120 is in a low resistance state when the power is turned off. When the power supply line 118 rises to a high potential prior to other power sources (period 104 shown in FIG. 6E), the potentials of the cell internal storage nodes 121 and 122 depend on the state of the variable resistance elements 119 and 120. Become “L” level and “H” level, respectively (FIGS. 6G and 6H).
When the “H” level voltage of the storage node 122 is supplied to the gate of the NMOS transistor 111, the ON operation state is established, and the drain becomes the “L” level.
The “L” level voltage of the drain of the NMOS transistor 111 is supplied to the gate of the NMOS transistor 112, but is in the OFF state.
That is, the voltage levels of the storage nodes 121 and 122 are stably maintained by the positive feedback of the driver NMOS transistors 111 and 112. Thereafter, the above-described write and read operations can be performed.

次に、図２に示すメモリセルＭＣ１００を用いて随時書込み・随時読出し動作タイプ（タイプＩ）の動作について説明する。
図７は実施形態例のメモリセルＭＣ１００の随時書込み・随時読出し動作のタイミングチャートである。
最初の状態では、可変抵抗素子１１９，１２０にデータが保持されている。たとえば、可変抵抗素子１１９は低抵抗状態、可変抵抗素子１２０は高抵抗状態であったとする。電源供給線１１８の電位は“Ｌ”レベルでメモリセルＭＣ内の記憶ノード１２１，１２２はワード線１１７が閉じて充分時間が経過しているので、両者ともに“Ｌ”レベルであるとする。
いま、上記メモリセルＭＣ１００に反対データを書込む場合を考える。図７（Ａ）に示すように、書込みサイクル期間中のクロック入力が“Ｈ”レベルのとき、ビット（Ｂｉｔ）線１１５を低電位（例えばグランド電位）に、また反転ビット（ＸＢｉｔ）線１１６を高電位（例えば電源電位）にしてワード線１１７に“Ｈ”レベルの電圧が供給される。すると、この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１１３，１１４のゲートに供給されるので、導通する（開く）。
ワード線１１７を開くと、図７（Ｇ），（Ｈ）に示す１０５の期間にメモリセルＭＣ内の記憶ノード１２１は“Ｌ”レベルのまま変化はないが、記憶ノード１２２は高電位（“Ｈ”レベル）に上昇する。この時、電源供給線１１８の電位を図７（Ｅ）に示す１０６の期間高電位に変化させると、可変抵抗素子１１９には−Ｖｅ以上の負の電圧が印加されるので、低抵抗状態から高抵抗状態に変化する（図４）。すなわち、可変抵抗素子１１９の消去動作が起こる。 Next, description will be made on the operation of the occasional write / anytime read operation type (type I) using the memory cell MC100 shown in FIG.
FIG. 7 is a timing chart of the arbitrary write / optional read operation of the memory cell MC100 of the embodiment.
In the initial state, data is held in the variable resistance elements 119 and 120. For example, assume that the variable resistance element 119 is in a low resistance state and the variable resistance element 120 is in a high resistance state. It is assumed that the potential of the power supply line 118 is at “L” level and the storage nodes 121 and 122 in the memory cell MC are both at “L” level because the word line 117 is closed and sufficient time has passed.
Consider a case where opposite data is written to the memory cell MC100. As shown in FIG. 7A, when the clock input during the write cycle is at “H” level, the bit (Bit) line 115 is set to a low potential (for example, ground potential), and the inverted bit (XBit) line 116 is set. An “H” level voltage is supplied to the word line 117 at a high potential (for example, a power supply potential). Then, since this “H” level voltage is supplied to the gates of the NMOS transistors 113 and 114 of the transfer gate, they become conductive (open).
When the word line 117 is opened, the storage node 121 in the memory cell MC remains at the “L” level during the period 105 shown in FIGS. 7G and 7H, but the storage node 122 remains at the high potential (“ H ”level). At this time, if the potential of the power supply line 118 is changed to a high potential for the period 106 shown in FIG. 7E, a negative voltage of −Ve or higher is applied to the variable resistance element 119. It changes to a high resistance state (FIG. 4). That is, the erase operation of the variable resistance element 119 occurs.

次に電源供給線１１８を低電位に下げ図７（Ｅ）に示す１０７の期間ワード線１１７を開いた状態を保持すると（図７（Ｆ））、今度は可変抵抗素子１２０にＶｗ以上の電圧が印加されるので、高抵抗状態から低抵抗状態に変化する。すなわち可変抵抗素子１２０の書込み動作が起こる。
その後、ワード線１１７を“Ｈ”レベルから“Ｌ”レベルへ遷移して転送ゲートのＮＭＯＳトランジスタ１１３，１１４を閉じ（オフにする）、ビット（Ｂｉｔ）線１１５を高電位に戻すことにより、書込み動作は終了する。
この時点で可変抵抗素子１１９は高抵抗、可変抵抗素子１２０は低抵抗となりこの状態が保持される。記憶ノード１２２はワード線１１７を閉じた時点では高電位であるが、電源供給線１１８が低電位で電源供給がないから、やがてメモリセルＭＣ１００の内部のリーク電流によりグランド電位に落ち着く。 Next, when the power supply line 118 is lowered to a low potential and the state where the word line 117 is opened for the period 107 shown in FIG. 7E is maintained (FIG. 7F), this time, the variable resistance element 120 has a voltage higher than Vw. Is applied, the state changes from a high resistance state to a low resistance state. That is, the write operation of the variable resistance element 120 occurs.
Thereafter, the word line 117 is changed from the “H” level to the “L” level, the NMOS transistors 113 and 114 of the transfer gate are closed (turned off), and the bit line 115 is returned to the high potential, thereby writing. The operation ends.
At this time, the variable resistance element 119 becomes high resistance and the variable resistance element 120 becomes low resistance, and this state is maintained. Although the storage node 122 is at a high potential when the word line 117 is closed, since the power supply line 118 is low and no power is supplied, the storage node 122 eventually settles to the ground potential due to a leak current inside the memory cell MC100.

次に図７を用いて、読出し動作を説明する。
図７の読出しサイクル期間において、まず、ワード線１１７を“Ｌ”レベルの閉じたままで電源供給線１１８を高電位に立ち上げる（図７（Ｅ）に示す１０８の期間）と可変抵抗素子１１９，１２０の状態に応じて、セル内部記憶ノード１２１，１２２の電位はそれぞれ“Ｌ”レベル、“Ｈ”レベルになり、ＮＭＯＳトランジスタ１１１，１１２の正帰還によってこの状態が安定に保持される。
そこでビット（Ｂｉｔ）線１１５と反転ビット（ＸＢｉｔ）線１１６を“Ｈ”レベルにしてワード線１１７の電位を高くすると、転送ゲートのＮＭＯＳトランジスタ１１３，１１４が導通する。
メモリセルＭＣ１００の記憶ノード１２１，１２２の電位が転送ゲートを介してビット線１１５、反転ビット線１１６に転送され、転送された電位差に応じて片側のビット線電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される。
ビット線（Ｂｉｔ；１１５，ＸＢｉｔ；１１６）間の電位差がセンスアンプで検知された段階でワード線１１７を閉じ、その後電源供給線（１１８）電位を“Ｌ”レベルに戻すことにより読出し動作は終了する。メモリセル内の記憶ノード（１２１，１２２）電位は書込み動作時と同様にやがてグランド電位に落ち着く。
以上、説明したように本発明を用いれば、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリ装置を得ることができる。 Next, the read operation will be described with reference to FIG.
In the read cycle period of FIG. 7, first, when the power supply line 118 is raised to a high potential while the word line 117 is closed at the “L” level (period 108 shown in FIG. 7E), the variable resistance elements 119, Depending on the state of 120, the potentials of the cell internal storage nodes 121 and 122 become “L” level and “H” level, respectively, and this state is stably held by the positive feedback of the NMOS transistors 111 and 112.
Therefore, when the bit (Bit) line 115 and the inverted bit (XBit) line 116 are set to the “H” level to increase the potential of the word line 117, the NMOS transistors 113 and 114 of the transfer gate become conductive.
The potentials of the storage nodes 121 and 122 of the memory cell MC100 are transferred to the bit line 115 and the inverted bit line 116 through the transfer gate, and the bit line potential on one side slightly decreases according to the transferred potential difference. The read data is output by detecting the potential difference with the sense amplifier.
When the potential difference between the bit lines (Bit; 115, XBit; 116) is detected by the sense amplifier, the word line 117 is closed, and then the power supply line (118) is returned to the “L” level to complete the read operation. To do. The storage node (121, 122) potential in the memory cell eventually settles to the ground potential as in the write operation.
As described above, by using the present invention, a nonvolatile memory device capable of random access and high-speed operation similar to SRAM can be obtained.

次に、他の実施形態例である図３に示したメモリセルＭＣ１５０を用いて、随時書込み・電源投入時読出し動作タイプと、電源オフ時書込み・電源投入時読出し動作タイプのメモリセル動作について説明する。
まず、図３に示したメモリセルＭＣ１５０において、随時書込み・電源投入時読出し動作タイプの動作について図８と図９を用いて説明する。
初期状態でメモリセルＭＣ（１５０）内の記憶ノード１６３は高電位（“Ｈ”レベル）、記憶ノード１６４は低電位（“Ｌ”レベル）の状態にあるものとする。この時、可変抵抗素子１６１は低抵抗状態、可変抵抗素子１６２は高抵抗状態にある。
いま、上記メモリセルＭＣ１５０に反対データを書込む場合を考える。ビット（Ｂｉｔ）線１５７を低電位（例えばグランド電位）に、反転ビット（ＸＢｉｔ）線１５８を高電位（例えば電源電位）にしてワード線１５９に“Ｈ”レベルの電圧が出力されると、この“Ｈ”レベルの電圧が転送ゲートのＮＭＯＳトランジスタ１５３，１５４のゲートに印加され、その結果導通する（開く）。
転送ゲートのＮＭＯＳトランジスタ１５４を介して、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１の共通ゲートに“Ｈ”レベルの電圧が供給されると、ＮＭＯＳトランジスタ１５１がＯＮ（オン）し、そのドレイン出力は“Ｌ”レベルとなる。このＮＭＯＳトランジスタ１５１のドレイン出力の“Ｌ”レベルがＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２の共通接続されたゲートに帰還され、その結果ＰＭＯＳトランジスタ１５６がオンし、ドレイン出力は“Ｈ”レベルとなる。
このように、ＰＭＯＳトランジスタ１５５とＮＭＯＳトランジスタ１５１で第１のインバータを構成し、またＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５２で第２のインバータを構成し、出力を他方のインバータの入力にお互いに帰還することによりラッチ回路を構成して、データ（電圧）を保持できるようにしている。
したがって、図８（Ｇ），（Ｈ）に示す１０１の期間にセル内記憶ノード１６３と１６４の電位は反転し、それぞれ“Ｈ”レベル→“Ｌ”レベル、“Ｌ”レベル→“Ｈ”レベルへと遷移する。
電源供給線１６０の電位を図８（Ｅ）に示す１０２の期間高電位のまま保持しておくと、可変抵抗素子１６１の両端に図４に示す−Ｖｅ以上の負電圧が印加されるので、可変抵抗素子１６１は低抵抗状態から高抵抗状態に変化する。すなわち可変抵抗素子１６１の消去動作が起こる。 Next, using the memory cell MC150 shown in FIG. 3, which is another embodiment, the memory cell operation of the write / power-on read operation type and the power-off write / power-on read operation type at any time will be described. To do.
First, in the memory cell MC150 shown in FIG. 3, the operation of the write operation / read-on operation type at any time will be described with reference to FIGS.
It is assumed that storage node 163 in memory cell MC (150) is in a high potential (“H” level) and storage node 164 is in a low potential (“L” level) in the initial state. At this time, the variable resistance element 161 is in a low resistance state, and the variable resistance element 162 is in a high resistance state.
Consider a case where opposite data is written to the memory cell MC150. When the bit (Bit) line 157 is set to a low potential (eg, ground potential) and the inverted bit (XBit) line 158 is set to a high potential (eg, power supply potential), an “H” level voltage is output to the word line 159. A voltage of “H” level is applied to the gates of the NMOS transistors 153 and 154 of the transfer gate, and as a result, they become conductive (open).
When an “H” level voltage is supplied to the common gate of the PMOS transistor 155 and the NMOS transistor 151 via the NMOS transistor 154 of the transfer gate, the NMOS transistor 151 is turned on and its drain output is “L”. Become a level. The “L” level of the drain output of the NMOS transistor 151 is fed back to the commonly connected gates of the PMOS transistor 156 and the NMOS transistor 152. As a result, the PMOS transistor 156 is turned on and the drain output becomes the “H” level.
As described above, the PMOS transistor 155 and the NMOS transistor 151 constitute a first inverter, and the PMOS transistor 156 and the NMOS transistor 152 constitute a second inverter, and the outputs are fed back to the inputs of the other inverter. Thus, a latch circuit is configured to hold data (voltage).
Accordingly, the potentials of the storage nodes 163 and 164 in the cell are inverted during the period 101 shown in FIGS. 8G and 8H, and the “H” level → “L” level and “L” level → “H” level, respectively. Transition to.
If the potential of the power supply line 160 is kept high for the period 102 shown in FIG. 8E, a negative voltage equal to or higher than −Ve shown in FIG. 4 is applied to both ends of the variable resistance element 161. The variable resistance element 161 changes from the low resistance state to the high resistance state. That is, the erase operation of the variable resistance element 161 occurs.

次に電源供給線１６０を低電位に下げ、図８（Ｅ）に示す１０３の期間その状態を保持すると、今度は可変抵抗素子１６２の両端に図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１６２が高抵抗状態から低抵抗状態に変化する。すなわち、可変抵抗素子１６２の書込み動作が起こる。
電源供給線１６０を高電位に復帰させた後、ワード線１５９を閉じ、ビット線１５７を高電位に戻すことにより、書込み動作は終了する。この状態で記憶ノード１６３は“Ｌ”レベルであるが、電源供給線１６０との間の可変抵抗素子１６１は高抵抗状態であるため、不要な電流は流れない。 Next, when the power supply line 160 is lowered to a low potential and the state is maintained for the period 103 shown in FIG. 8E, a positive voltage equal to or higher than Vw shown in FIG. 4 is applied to both ends of the variable resistance element 162. Therefore, the variable resistance element 162 changes from the high resistance state to the low resistance state. That is, the write operation of the variable resistance element 162 occurs.
After the power supply line 160 is returned to the high potential, the word line 159 is closed and the bit line 157 is returned to the high potential, thereby completing the write operation. In this state, the storage node 163 is at the “L” level, but the variable resistance element 161 between the storage node 163 and the power supply line 160 is in a high resistance state, and therefore no unnecessary current flows.

次に図８を用いて、読出し動作を説明する。この読出し動作は通常のＳＲＡＭの読出し動作と同一である。
ビット線１５７、反転ビット線１５８を“Ｈ”レベルにしてワード線１５９を開くとメモリセルＭＣ１５０の記憶ノード１６３，１６４の電位に応じて片側のビット線電位が僅かに低下し、この微小な電位差をセンスアンプで検知することにより、読出しデータが出力される（図８（Ｉ），（Ｊ），（Ｋ））。
この時、記憶ノードの“Ｈ”レベル側（図８では記憶ノード１６４）の可変抵抗素子１６２は低抵抗状態であるから、記憶ノードの“Ｈ”レベル側には常に第２の電源電位（電源供給線電位）が供給され、通常の６トランジスタ型ＳＲＡＭセルよりもさらに動作安定性（ノイズマージン）が増加する。
このように可変抵抗素子１６１，１６２は読出し動作時には、６トランジスタ型ＳＲＡＭセルのＰＭＯＳ負荷と同様な働きをしている。
そして、この状態で電源をオフ（ＯＦＦ）しても可変抵抗素子１６１，１６２の抵抗値は不揮発性であるからそのまま保持される（図９（Ｇ），（Ｈ））。 Next, the read operation will be described with reference to FIG. This read operation is the same as a normal SRAM read operation.
When the bit line 157 and the inverted bit line 158 are set to the “H” level and the word line 159 is opened, the bit line potential on one side slightly decreases according to the potential of the storage nodes 163 and 164 of the memory cell MC150. Is detected by the sense amplifier, and read data is output (FIG. 8 (I), (J), (K)).
At this time, since the variable resistance element 162 on the “H” level side of the storage node (storage node 164 in FIG. 8) is in the low resistance state, the second power supply potential (power source) is always on the “H” level side of the storage node. (Supply line potential) is supplied, and operation stability (noise margin) is further increased as compared with a normal 6-transistor type SRAM cell.
As described above, the variable resistance elements 161 and 162 function in the same manner as the PMOS load of the 6-transistor SRAM cell during the read operation.
Even if the power is turned off in this state, the resistance values of the variable resistance elements 161 and 162 are non-volatile and are maintained as they are (FIGS. 9G and 9H).

次に、図９に示すように電源を投入（ＯＮ）する場合を考える。電源オフ（ＯＦＦ）の段階で可変抵抗素子１６１は高抵抗状態、可変抵抗素子１６２は低抵抗状態であるとする。
電源供給線１６０を他の電源に先駆けて高電位に立ち上げる（図９（Ｅ）に示す１０４の期間）と可変抵抗素子１６１，１６２の状態に応じて、セル内部の記憶ノード１６３，１６４の電位はそれぞれ“Ｌ”レベル，“Ｈ”レベルになり、ドライバＮＭＯＳトランジスタ１５１，１５２の正帰還によってこの状態が安定に保持される。その後は前述の書込み、読出し動作を行うことが可能になる。 Next, consider a case where the power is turned on (ON) as shown in FIG. It is assumed that the variable resistance element 161 is in a high resistance state and the variable resistance element 162 is in a low resistance state at the stage of power off (OFF).
When the power supply line 160 is raised to a high potential prior to other power sources (period 104 shown in FIG. 9E), the storage nodes 163 and 164 in the cell are changed according to the state of the variable resistance elements 161 and 162. The potentials become “L” level and “H” level, respectively, and this state is stably held by the positive feedback of the driver NMOS transistors 151 and 152. Thereafter, the above-described write and read operations can be performed.

次に、電源オフ時書込み・電源投入時読出し動作タイプの動作について図３に示したメモリセルＭＣ１５０を用いて説明する。
図１０は実施形態例のメモリセルＭＣ１５０の電源オフ時書込み・電源投入時読出し動作のタイミングチャートである。
電源オン（ＯＮ）の期間において、電源供給線（１６０）電位は“Ｈ”レベルで可変抵抗素子１６１，１６２はいずれも高抵抗状態であるから、メモリセルＭＣ１５０は通常のＳＲＡＭセルとして動作する。電源オフ（ＯＦＦ）直前の状態では、セル内の記憶ノード１６３，１６４はそれぞれ“Ｌ”レベル，“Ｈ”レベルの電位であるとする（図１０（Ｇ），（Ｈ））。 Next, an operation of the write operation at power-off / read-on operation at power-on will be described using the memory cell MC150 shown in FIG.
FIG. 10 is a timing chart of the write operation at power-off and the read operation at power-on of the memory cell MC150 of the embodiment.
During the power-on period, the potential of the power supply line (160) is “H” level and the variable resistance elements 161 and 162 are both in a high resistance state, so the memory cell MC150 operates as a normal SRAM cell. In the state immediately before the power is turned off (OFF), it is assumed that the storage nodes 163 and 164 in the cell are at the potentials of “L” level and “H” level, respectively (FIGS. 10G and 10H).

いま、電源オフ（ＯＦＦ）時にメモリセルＭＣ（１５０）内の記憶ノード１６３，１６４のデータを不揮発性可変抵抗素子に書込む（転送する）場合を考える。
メモリセルＭＣ１５０の電源電位がＯＮする前に電源供給線（１６０）電位を“Ｌ”レベル（グランド電位）に下げ、図１０（Ｅ）に示す１１１の期間その電位状態を保持する。この時、可変抵抗素子１６２の両端には図４に示すＶｗ以上の正電圧が印加されるので、可変抵抗素子１６２が高抵抗状態から低抵抗状態に変化する（可変抵抗素子１６２の書込み動作が起こる）。
その後、電源をオフしても可変抵抗素子の抵抗値は不揮発性であるからその状態（可変抵抗素子１６１が高抵抗状態、可変抵抗素子１６２が低抵抗状態）が保持される。 Consider a case where data in storage nodes 163 and 164 in memory cell MC (150) is written (transferred) to a nonvolatile variable resistance element when power is turned off (OFF).
Before the power supply potential of the memory cell MC150 is turned ON, the potential of the power supply line (160) is lowered to the “L” level (ground potential), and the potential state is maintained for a period of 111 shown in FIG. At this time, since a positive voltage equal to or higher than Vw shown in FIG. 4 is applied to both ends of the variable resistance element 162, the variable resistance element 162 changes from the high resistance state to the low resistance state (the write operation of the variable resistance element 162 is performed). Occur).
Thereafter, even when the power is turned off, the resistance value of the variable resistance element is nonvolatile, so that the state (the variable resistance element 161 is in the high resistance state and the variable resistance element 162 is in the low resistance state) is maintained.

電源投入（ＯＮ）時の読出し動作は上述した説明の随時書込み・電源投入時読出し動作タイプと全く同一である。
即ち、電源供給線１６０を他の電源に先駆けて高電位に立ち上げる（図１０（Ｅ）に示す１０４の期間）と可変抵抗素子１６１，１６２の状態に応じて、メモリセルＭＣ（１５０）内部の記憶ノード１６３，１６４の電位はそれぞれ“Ｌ”レベル，“Ｈ”レベルになり、ドライバＮＭＯＳトランジスタ１５１，１５２の正帰還によってこの状態が安定に保持される。その後は他の電源が立ち上がり、通常の書込み、読出し動作を行うことが可能になる。
このように、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性記憶装置を得ることができる。 The read operation at power-on (ON) is exactly the same as the write-on-time / power-on read operation type described above.
That is, when the power supply line 160 rises to a high potential prior to other power sources (period 104 shown in FIG. 10E), the inside of the memory cell MC (150) depends on the state of the variable resistance elements 161 and 162. The potentials of the storage nodes 163 and 164 become “L” level and “H” level, respectively, and this state is stably held by the positive feedback of the driver NMOS transistors 151 and 152. Thereafter, the other power supply rises and normal writing and reading operations can be performed.
Thus, a nonvolatile memory device capable of random access and high-speed operation similar to SRAM can be obtained.

次に、図１１に他の実施形態例である不揮発性論理回路２００の具体回路である、不揮発性可変抵抗素子を用いた不揮発性フリップフロップ回路について述べる。
不揮発性論理回路２００は、揮発性記憶回路２００Ａと付加回路２００Ｂで構成されている。
揮発性記憶回路２００Ａにおいて、通常のロジックに接続される入力端子Ｉｎがスイッチ２０１の一方の端子に接続され、このスイッチ２０１の他方の端子はフリップフロップ回路を構成するＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたゲートと、ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたドレインにそれぞれ接続されている。
ＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたゲートは、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたドレインに接続されている。
ＰＭＯＳトランジスタ２１０のソースは電源に接続され、またＮＭＯＳトランジスタ２１１のソースはグランド（ＧＮＤ）に接続されている。
ＰＭＯＳトランジスタ２１２のソースは電源に、ドレインはＮＭＯＳトランジスタ２１３のドレインとスイッチ２０２の入力端子に接続されている。ＮＭＯＳトランジスタ２１３のソースはグランドに接続されている。
またスイッチ２０２の出力は出力端子Ｏｕｔに接続され、通常のロジック回路と接続される。
ここで、スイッチ２０１，２０２はＣＭＯＳトランジスタが並列に接続され、ゲートにクロックＣＬＫと反転クロックＸＣＬＫが供給されてＯＮ／ＯＦＦ制御される。 Next, FIG. 11 describes a nonvolatile flip-flop circuit using a nonvolatile variable resistance element, which is a specific circuit of the nonvolatile logic circuit 200 according to another embodiment.
The nonvolatile logic circuit 200 includes a volatile memory circuit 200A and an additional circuit 200B.
In the volatile memory circuit 200A, an input terminal In connected to normal logic is connected to one terminal of the switch 201, and the other terminal of the switch 201 is connected to the PMOS transistor 212 and the NMOS transistor 213 constituting the flip-flop circuit. The gates are connected in common and the drains connected in common to the PMOS transistor 210 and the NMOS transistor 211, respectively.
The commonly connected gates of the PMOS transistor 210 and the NMOS transistor 211 are connected to the commonly connected drains of the PMOS transistor 212 and the NMOS transistor 213.
The source of the PMOS transistor 210 is connected to the power supply, and the source of the NMOS transistor 211 is connected to the ground (GND).
The source of the PMOS transistor 212 is connected to the power supply, and the drain is connected to the drain of the NMOS transistor 213 and the input terminal of the switch 202. The source of the NMOS transistor 213 is connected to the ground.
The output of the switch 202 is connected to the output terminal Out and is connected to a normal logic circuit.
Here, CMOS transistors are connected in parallel to the switches 201 and 202, and the clock CLK and the inverted clock XCLK are supplied to the gates and ON / OFF control is performed.

付加回路２００Ｂは、スイッチ２０３，２０４と不揮発性の可変抵抗素子２１５，２１６で構成され、スイッチ２０３の一端はスイッチ２０１の出力とＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１のドレイン共通接続点に接続されている。スイッチ２０３の他端は可変抵抗素子２１５の一端に接続され、この可変抵抗素子２１５の他端は電源供給（ＰＷＲ）線２２０に接続されている。
また、スイッチ２０４の一端はスイッチ２０２の入力とＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３のドレイン共通接続点に接続されている。スイッチ２０４の他端は可変抵抗素子２１６の一端に接続され、この可変抵抗素子２１６の他端は電源供給線２２０に接続されている。 The additional circuit 200B includes switches 203 and 204 and nonvolatile variable resistance elements 215 and 216. One end of the switch 203 is connected to the output of the switch 201 and the common drain connection point of the PMOS transistor 210 and the NMOS transistor 211. . The other end of the switch 203 is connected to one end of a variable resistance element 215, and the other end of the variable resistance element 215 is connected to a power supply (PWR) line 220.
One end of the switch 204 is connected to the input of the switch 202 and the common drain connection point of the PMOS transistor 212 and the NMOS transistor 213. The other end of the switch 204 is connected to one end of the variable resistance element 216, and the other end of the variable resistance element 216 is connected to the power supply line 220.

次に、不揮発性論理回路２００の不揮発性フリップフロップ（Ｆｌｉｐ・Ｆｌｏｐ）回路の動作について図１１を用いて説明する。
いままで説明したとおり、電源オフ時書込み・電源投入時読出し動作タイプの動作では、ＳＲＡＭセル内記憶ノードのデータを不揮発性の可変抵抗素子に書込む場合も、ＳＲＡＭセル内の記憶ノードに不揮発性の可変抵抗素子からデータを読出す場合も、ワード線は閉じたまま一対のＣＭＯＳインバータと一対の不揮発性の可変抵抗素子との間でデータの転送を行っている。従って不揮発性フリップフロップ回路の動作も前項の説明と同一である。 Next, the operation of the nonvolatile flip-flop (Flip / Flop) circuit of the nonvolatile logic circuit 200 will be described with reference to FIG.
As described so far, in the write-on-power-on / read-on-power-on operation type operation, even when data in the storage node in the SRAM cell is written to the nonvolatile variable resistance element, the storage node in the SRAM cell is nonvolatile. When data is read out from the variable resistance element, data is transferred between the pair of CMOS inverters and the pair of nonvolatile variable resistance elements while the word line is closed. Accordingly, the operation of the nonvolatile flip-flop circuit is the same as that described in the previous section.

図１１に示す不揮発性論理回路２００の揮発性記憶回路２００Ａと付加回路２００Ｂにおいて、スイッチ２０１，２０２は入出力端子を切り離すためのクロックで制御されるスイッチ回路であり、スイッチ２０３，２０４は不揮発性の可変抵抗素子２１５，２１６を通常のフリップフロップ回路（揮発性記憶回路２００Ａ）から切離すためのスイッチ回路である。
通常動作時、揮発性記憶回路２００Ａにおいて、スイッチ２０１，２０２は導通し入力端子Ｉｎからロジック信号が入力される。たとえば、入力ロジックが“Ｈ”レベルのとき、スイッチ２０１を介して一対のインバータ回路に入力される。すると、“Ｈ”レベルの信号が、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通ゲートに供給されるので、ＰＭＯＳトランジスタ２１２はＯＦＦ動作状態、ＮＭＯＳトランジスタ２１３はＯＮ動作状態となる。ＮＭＯＳトランジスタ２１３がＯＮ動作状態であるので、ドレインは“Ｌ”レベルとなり、この“Ｌ”レベルの電圧がＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通接続されたゲートに帰還される。その結果、ＰＭＯＳトランジスタ２１０はＯＮ動作状態、ＮＭＯＳトランジスタ２１１はＯＦＦ動作状態になる。ＰＭＯＳトランジスタ２１０はＯＮ動作状態であるので、ドレインは“Ｈ”レベルとなる。また、このドレインの“Ｈ”レベルの電圧がＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたゲートに帰還され、その結果、ＮＭＯＳトランジスタ２１３はＯＮ動作状態を維持する。
ＣＬＫが“Ｌ”レベル、ＸＣＬＫ（反転クロック）が“Ｈ”レベルのとき、スイッチ２０２が導通し、ＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３の共通接続されたドレインの“Ｌ”レベルの電圧が出力端子Ｏｕｔから出力される。
一方、入力ロジックレベルが“Ｌ”レベルのときは、上述したロジックレベルが反転した状態となり、出力端子Ｏｕｔから“Ｈ”レベルの電圧が通常のロジック回路へ出力される。 In the volatile memory circuit 200A and the additional circuit 200B of the nonvolatile logic circuit 200 shown in FIG. 11, the switches 201 and 202 are switch circuits controlled by a clock for disconnecting the input / output terminals, and the switches 203 and 204 are nonvolatile. This is a switch circuit for disconnecting the variable resistance elements 215 and 216 from the normal flip-flop circuit (volatile memory circuit 200A).
During normal operation, in the volatile memory circuit 200A, the switches 201 and 202 are turned on and a logic signal is input from the input terminal In. For example, when the input logic is “H” level, it is input to the pair of inverter circuits via the switch 201. Then, an “H” level signal is supplied to the common gate of the PMOS transistor 212 and the NMOS transistor 213, so that the PMOS transistor 212 is turned off and the NMOS transistor 213 is turned on. Since the NMOS transistor 213 is in the ON operation state, the drain becomes “L” level, and this “L” level voltage is fed back to the commonly connected gates of the PMOS transistor 210 and the NMOS transistor 211. As a result, the PMOS transistor 210 is turned on and the NMOS transistor 211 is turned off. Since the PMOS transistor 210 is in the ON operation state, the drain is at the “H” level. Further, the “H” level voltage of the drain is fed back to the commonly connected gates of the PMOS transistor 212 and the NMOS transistor 213, and as a result, the NMOS transistor 213 maintains the ON operation state.
When CLK is at the “L” level and XCLK (inverted clock) is at the “H” level, the switch 202 is turned on, and the “L” level voltage at the drain connected in common to the PMOS transistor 212 and the NMOS transistor 213 is the output terminal Out. Is output from.
On the other hand, when the input logic level is “L” level, the above-described logic level is inverted, and the “H” level voltage is output from the output terminal Out to the normal logic circuit.

揮発性記憶（フリップフロップ）回路２００Ａは電源がオンの通常動作時にはデータを記憶できるが、電源がオフしている期間はデータを記憶することはできない。そこで、この揮発性記憶回路２００Ａに付加回路２００Ｂを備えることにより、電源オフ時でもデータを記憶することができるようにしている。
不揮発性論理回路２００のフリップフロップ回路（２００Ａ）以外の電源がオフ状態のとき、電源投入時のみスイッチ２０３，２０４をオン状態にしてフリップフロップ回路（ＰＭＯＳトランジスタ２１０，ＮＭＯＳトランジスタ２１１とＰＭＯＳトランジスタ２１２，ＮＭＯＳトランジスタ２１３）と不揮発性可変抵抗素子２１５，２１６との間でデータの転送を行う。
まず書込み動作について述べる。フリップフロップ回路２００Ａの記憶ノードＮ３３が“Ｈ”レベル、記憶ノードＮ３４が“Ｌ”レベルとすると、電源供給線（２２０）電位を高電位にすると点線矢印２２２の経路で可変抵抗素子２１６が消去されて高抵抗になり、電源供給線（２２０）電位を低電位にすると点線矢印２２１の経路で可変抵抗素子２１５に書込みが行われて低抵抗になる。 The volatile memory (flip-flop) circuit 200A can store data during a normal operation when the power is on, but cannot store data while the power is off. Therefore, by providing the volatile memory circuit 200A with the additional circuit 200B, data can be stored even when the power is turned off.
When the power supply other than the flip-flop circuit (200A) of the non-volatile logic circuit 200 is off, the switches 203 and 204 are turned on only when the power is turned on to turn on the flip-flop circuits (PMOS transistor 210, NMOS transistor 211 and PMOS transistor 212, Data is transferred between the NMOS transistor 213) and the nonvolatile variable resistance elements 215 and 216.
First, the write operation will be described. When the storage node N33 of the flip-flop circuit 200A is at "H" level and the storage node N34 is at "L" level, the variable resistance element 216 is erased along the path indicated by the dotted arrow 222 when the potential of the power supply line (220) is set high. When the potential of the power supply line (220) is lowered, the variable resistance element 215 is written through the path indicated by the dotted arrow 221 to reduce the resistance.

次に、読出し動作について述べる。電源がオフしている状態で、まず電源供給（ＰＷＲ）線２２０を他の電源より先に立ち上げる。またこれに続きクロックＣＬＫに“Ｈ”レベル、反転クロックＸＣＬＫに“Ｌ”レベルの電圧をスイッチ２０３，２０４のゲートに印加して、導通させる。
電源オフ以前、可変抵抗素子２１５は低抵抗で可変抵抗素子２１６は高抵抗であったので、電源供給線２２０が立ち上がると、記憶ノードＮ３３は電源供給線２２０から可変抵抗素子２１５とスイッチ２０３を介して電圧が供給される。いま可変抵抗素子２１５は低抵抗であるので、電源供給線２２０の高電圧が記憶ノードＮ３３に供給され、“Ｈ”レベルになる。
一方、可変抵抗素子２１６は高抵抗であったので、電源供給線２２０が立ち上がると、記憶ノードＮ３４は電源供給線２２０から可変抵抗素子２１６とスイッチ２０４を介して電圧が供給される。しかし、低抵抗の可変抵抗素子２１５から“Ｈ”レベルの電圧がＰＭＯＳトランジスタ２１２とＮＭＯＳトランジスタ２１３のゲートに供給されているので、ＮＭＯＳトランジスタ２１３がＯＮ動作状態となり、ドレインは“Ｌ”レベルとなる。
このＮＭＯＳトランジスタ２１３のドレインの“Ｌ”レベル電圧がＰＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１の共通ゲートに帰還され、ＰＭＯＳトランジスタ２１０がＯＮ動作状態となり、ドレインは“Ｈ”レベルとなる。
このように、可変抵抗素子２１５，２１６の状態に応じて、揮発性記憶回路２００Ａの内部の記憶ノードＮ３３，Ｎ３４の電位はそれぞれ“Ｈ”レベル，“Ｌ”レベルになり、ドライバＮＭＯＳトランジスタ２１１，２１３の正帰還によって各ノードＮ３３，Ｎ３４の状態が安定に保持される。その後は他の電源が立ち上がり、通常の書込み、読出し動作を行うことが可能になる。
通常動作期間、スイッチ２０３，２０４はオフ状態に設定して、付加回路２００Ｂをフリップフロップ（揮発性記憶）回路２００Ａから切り離し、フリップフロップ回路２００Ａの動作に影響ないようにしている。
図１１において、付加回路２００Ｂにスイッチ２０３，２０４を用いた例を示したが、このスイッチを無くして直接接続して、常に接続された状態であっても動作上は問題ない。
以上述べたように、通常のフリップフロップ回路にスイッチと不揮発性の可変抵抗素子を有する付加回路を備えることにより、電源がオフしても、可変抵抗素子に供給する電源供給線の電圧を制御して直前のデータを記憶し、電源をオンしたとき読出してフリップフロップ回路に転送するようにした。そのため、電源をオフしてもデータを記憶することができるようになった。 Next, the reading operation will be described. In a state where the power is off, first, the power supply (PWR) line 220 is turned on before other power sources. Following this, a voltage of “H” level is applied to the clock CLK and a voltage of “L” level to the inverted clock XCLK is applied to the gates of the switches 203 and 204 to make them conductive.
Before the power was turned off, the variable resistance element 215 was low resistance and the variable resistance element 216 was high resistance. Therefore, when the power supply line 220 rises, the storage node N33 is connected from the power supply line 220 via the variable resistance element 215 and the switch 203. Voltage is supplied. Since the variable resistance element 215 has a low resistance now, the high voltage of the power supply line 220 is supplied to the storage node N33 and becomes “H” level.
On the other hand, since the variable resistance element 216 has a high resistance, when the power supply line 220 rises, the storage node N34 is supplied with a voltage from the power supply line 220 via the variable resistance element 216 and the switch 204. However, since the “H” level voltage is supplied from the low resistance variable resistance element 215 to the gates of the PMOS transistor 212 and the NMOS transistor 213, the NMOS transistor 213 is turned on and the drain is set to the “L” level. .
The “L” level voltage at the drain of the NMOS transistor 213 is fed back to the common gate of the PMOS transistor 210 and the NMOS transistor 211, the PMOS transistor 210 is turned on, and the drain is at the “H” level.
As described above, the potentials of the storage nodes N33 and N34 in the volatile storage circuit 200A become the “H” level and the “L” level, respectively, according to the states of the variable resistance elements 215 and 216. The state of each of the nodes N33 and N34 is stably held by the positive feedback of 213. Thereafter, the other power supply rises and normal writing and reading operations can be performed.
During the normal operation period, the switches 203 and 204 are set to an off state, and the additional circuit 200B is disconnected from the flip-flop (volatile memory) circuit 200A so as not to affect the operation of the flip-flop circuit 200A.
FIG. 11 shows an example in which the switches 203 and 204 are used in the additional circuit 200B. However, there is no problem in operation even when the switches are directly connected without the switches and are always connected.
As described above, by providing an additional circuit having a switch and a nonvolatile variable resistance element in a normal flip-flop circuit, the voltage of the power supply line supplied to the variable resistance element can be controlled even when the power is turned off. The previous data is stored, read when the power is turned on, and transferred to the flip-flop circuit. For this reason, data can be stored even when the power is turned off.

したがって、ランダムアクセスとＳＲＡＭ並みの高速動作が可能な不揮発性メモリセルとそれを用いた記憶装置を得ることができる。
また、不揮発性機能を有するフリップフロップ回路を実現し、電源を切ってもその直前の状態を記憶し、電源再投入後はその状態から動作を継続させることが可能な不揮発性論理回路を得ることができる。 Therefore, it is possible to obtain a nonvolatile memory cell capable of random access and a high-speed operation similar to an SRAM and a storage device using the nonvolatile memory cell.
In addition, a flip-flop circuit having a nonvolatile function is realized, and a nonvolatile logic circuit capable of storing a state immediately before turning off the power and continuing operation from the state after turning on the power again is obtained. Can do.

本発明の実施形態例の不揮発性記憶装置の構成を示したである。1 shows a configuration of a nonvolatile memory device according to an embodiment of the present invention. 本発明の実施形態例の不揮発性メモリセルの回路図である。It is a circuit diagram of the non-volatile memory cell of the example of embodiment of this invention. 本発明の実施形態例の不揮発性メモリセルの回路図である。It is a circuit diagram of the non-volatile memory cell of the example of embodiment of this invention. 不揮発性可変抵抗の特性を示す図である。It is a figure which shows the characteristic of a non-volatile variable resistance. 図２の不揮発性メモリセルの随時書込み・電源投入時読出し動作を説明するためのタイミングチャートである。3 is a timing chart for explaining a write operation and a read operation at power-on of the nonvolatile memory cell of FIG. 2 at any time. 図２の不揮発性メモリセルの随時書込み・電源投入時読出し動作を説明するためのタイミングチャートである。3 is a timing chart for explaining a write operation and a read operation at power-on of the nonvolatile memory cell of FIG. 2 at any time. 図２の不揮発性メモリセルの随時書込み・随時読出し動作を説明するためのタイミングチャートである。FIG. 3 is a timing chart for explaining write-in / read-out operations of the nonvolatile memory cell of FIG. 2 as needed. 図３の不揮発性メモリセルの随時書込み・電源投入時読出し動作を説明するためのタイミングチャートである。4 is a timing chart for explaining a write operation and a power-on read operation at any time of the nonvolatile memory cell of FIG. 3. 図３の不揮発性メモリセルの随時書込み・電源投入時読出し動作を説明するためのタイミングチャートである。4 is a timing chart for explaining a write operation and a power-on read operation at any time of the nonvolatile memory cell of FIG. 3. 図３の不揮発性メモリセルの電源ＯＦＦ時書込み・電源投入時読出し動作を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining a write operation at power-off and a read operation at power-on of the nonvolatile memory cell of FIG. 3. 不揮発性論理回路の構成を示す図である。It is a figure which shows the structure of a non-volatile logic circuit.

Explanation of symbols

１０…不揮発性記憶装置、２０…ワード線ドライバ回路、３０…デコーダ／コントロール回路、４０…メモリセル部、５０…ライトバッファ／センスアンプ回路、１００，１５０…メモリセルＭＣ、１１１，１１２，１１３，１１４，１５１，１５２，１５３，１５４，２１１，２１３…ＮＭＯＳトランジスタ、１１７，１５９…ワード線、１１５，１５７…ビット（Ｂｉｔ）線、１１６，１５８…反転ビット（ＸＢｉｔ）線、１１８，１６０…電源供給（ＰＷＲ）線、１１９，１２０，１６１，１６２，２１５，２１６…可変抵抗素子、１５５，１５６，２１０，２１２…ＰＭＯＳトランジスタ、２００…不揮発性論理（フリップフロップ）回路、２００Ａ…揮発性記憶回路、２００Ｂ…付加回路、２０１，２０２，２０３，２０４…スイッチ。
DESCRIPTION OF SYMBOLS 10 ... Nonvolatile memory device, 20 ... Word line driver circuit, 30 ... Decoder / control circuit, 40 ... Memory cell part, 50 ... Write buffer / sense amplifier circuit, 100, 150 ... Memory cell MC, 111, 112, 113, 114, 151, 152, 153, 154, 211, 213 ... NMOS transistors, 117, 159 ... word lines, 115, 157 ... bit (Bit) lines, 116, 158 ... inverted bit (XBit) lines, 118, 160 ... power supplies Supply (PWR) line, 119, 120, 161, 162, 215, 216 ... variable resistance element, 155, 156, 210, 212 ... PMOS transistor, 200 ... non-volatile logic (flip-flop) circuit, 200A ... volatile memory circuit , 200B ... additional circuit, 201, 202, 203, 204 ... switch Ji.

Claims

A pair of field effect transistors and a pair of nonvolatile variable resistance elements connected to the drain terminals of the transistors, a pair of inverters whose input / output terminals are cross-coupled, and the nonvolatile variable resistance elements and a power supply line connected to the control voltage is supplied to the end, the memory cells arranged in matrix form,
A word line commonly connecting the gate terminals of the access transistors of the memory cells in the row direction;
A pair of bit lines commonly connecting the drain ends of the access transistors in the column direction;
A control circuit for supplying a control voltage to the power supply line that is commonly connected in the row direction to one end of the variable resistance element in order to vary the characteristics of the variable resistance element;
I have a,
The control circuit applies a pulsed first reference voltage to the power supply line only when a write operation is performed on the memory cell, and a second operation is performed when the write operation is not performed on the memory cell. A storage device set to a reference voltage .

When writing or erasing the nonvolatile variable resistance element in the memory cell, the control circuit sets the power supply line to a high potential while keeping the word line at a high potential and making the access transistor conductive. After erasing the nonvolatile variable resistance element information in the memory cell, the power supply line is lowered to a nonvolatile variable resistance element in the memory cell while the access transistor is kept conductive. Write
The storage device according to claim 1 .

The control circuit changes the power supply line to a high potential prior to the power supply of the memory cell in a state where the access transistor of the memory cell is closed when power is turned on. Transfer stored information to memory cell storage node
The storage device according to claim 1 .