JP4758868B2 - Electro-optical device and electronic equipment - Google Patents

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JP4758868B2 JP2006302517A JP2006302517A JP4758868B2 JP 4758868 B2 JP4758868 B2 JP 4758868B2 JP 2006302517 A JP2006302517 A JP 2006302517A JP 2006302517 A JP2006302517 A JP 2006302517A JP 4758868 B2 JP4758868 B2 JP 4758868B2
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正夫 村出
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セイコーエプソン株式会社
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本発明は、アクティブマトリクス駆動方式の電気光学装置及びその製造方法の技術分野に属し、特に蓄積容量を付加するために蓄積容量電極を備えると共に画素電極と画素スイッチング用の薄膜トランジスタ(Thin Film Transistor:以下適宜、TFTと称す)との間の電気的な導通を良好にとるためのバリア層と称される導電層を備える電気光学装置及びその製造方法の技術分野に属する。 The present invention relates to the technical field of an electro-optical device and its manufacturing method of an active matrix drive system, in particular the pixel electrodes and thin film transistors for pixel switching provided with a storage capacitor electrode for added storage capacitor (Thin Film Transistor: hereinafter suitably belongs to the technical field of an electro-optical device and its manufacturing method comprising a barrier layer called conductive layer for taking good electrical conduction between the referred to as TFT).

従来、TFT駆動によるアクティブマトリクス駆動方式の電気光学装置においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のTFTがTFTアレイ基板上に設けられている。 Conventionally, in the electro-optical device of the active matrix driving method using TFT driving a number of TFT in response to a number of scan lines and data lines and the intersections of these are respectively arranged in a matrix is ​​provided on the TFT array substrate there. 各TFTは、走査線にゲート電極が接続され、データ線に半導体層のソース領域が接続され、画素電極に半導体層のドレイン領域が接続されている。 Each TFT has a gate electrode connected to the scan line, a source region of the semiconductor layer is connected to the data line, the drain region of the semiconductor layer is connected to the pixel electrode. ここで特に画素電極は、TFTや配線を構成する各種の層や当該画素電極を相互に絶縁するための層間絶縁膜上に設けられているため、層間絶縁膜に開孔されたコンタクトホールを介してTFTを構成する半導体層のドレイン領域に接続されている。 Here, in particular pixel electrode, since it provided on the interlayer insulating film for insulating the various layers and the pixel electrode constituting the TFT and wirings to each other, via a contact hole which is opened in the interlayer insulating film It is connected to the drain region of the semiconductor layer constituting the TFT Te. そして、TFTのゲート電極に走査線を介して走査信号が供給されると、TFTはオン状態とされ、半導体層のソース領域にデータ線を介して供給される画像信号が当該TFTのソース−ドレイン間を介して画素電極に供給される。 When the scan signal is supplied through the scanning line to the gate electrode of the TFT, TFT is turned on, the source image signal is of the TFT which is supplied through the data line to the source region of the semiconductor layer - the drain It is supplied to the pixel electrode through between. このような画像信号の供給は、各TFTを介して画素電極毎に極めて短時間しか行われない。 Such supply of the image signal is only performed in a very short time for each pixel electrode through each TFT. このため、極短時間だけオン状態とされたTFTを介して供給される画像信号の電圧を、このオン状態とされた時間よりも遥かに長時間に亘って保持するために、各画素電極には液晶容量と並列に蓄積容量が形成されるのが一般的である。 Therefore, the voltage of the image signal supplied via the TFT, which is a very short period of time on state, to hold over a much longer time than this on-state time, to each pixel electrode is common to the storage capacitor in parallel to the liquid crystal capacitance is formed. 他方、この種の電気光学装置においては、TFTアレイ基板上に形成された半導体層から、画素スイッチング用TFTのソース領域及びドレイン領域並びにこれらの間にあるチャネル領域が構成される。 On the other hand, in such an electro-optical device, the channel region is formed in a semiconductor layer formed on the TFT array substrate, between these and the source and drain regions of the pixel switching TFT. 画素電極は、積層構造をなす走査線、容量線、データ線等の配線及びこれらを相互に電気的に絶縁するための複数の層間絶縁膜を介して、半導体層のドレイン領域と接続される必要がある。 Pixel electrodes, scan lines that form a laminated structure, the capacitor line, through a plurality of interlayer insulating film for electrically insulating the interconnect and the data lines such as, need to be connected to the drain region of the semiconductor layer there is. ここで、TFTアレイ基板側から見て半導体層の上にゲート電極が設けられるトップゲート構造を有する正スタガ型又はコプレナー型のポリシリコンTFTの場合などは特に、積層構造における半導体層から画素電極までの層間距離が例えば1000nm程度又はそれ以上に長いため、両者を電気的に接続するためのコンタクトホールを開孔するのが困難となる。 Here, especially if a positive staggered or coplanar polysilicon TFT having a top gate structure where a gate electrode is provided on the semiconductor layer as viewed from the TFT array substrate side, to the pixel electrode from the semiconductor layer in the laminated structure since the interlayer distance is long, for example, 1000nm about or more, of a contact hole for electrically connecting the two is difficult. より具体的には、エッチングを深く行うにつれてエッチング精度が低下して、目標とする半導体層を突き抜けて開孔してしまう可能性が出て来るため、ドライエッチングのみで、このような深いコンタクトホールを開孔することが極めて困難となる。 More specifically, the etching accuracy decreases as deeply etched, since the possibility that by opening penetrates the semiconductor layer with a target comes out, only dry etching, such deep contact hole It becomes extremely difficult to opening a. このため、ドライエッチングにウエットエッチングを組み合わせて行ったりするが、すると今度はウエットエッチングによりコンタクトホールの径が大きくなってしまい、限られた基板上領域において配線や電極を必要なだけレイアウトするのが困難となるのである。 Therefore, although or performed in combination wet etching dry etching, whereupon turn becomes the diameter of the contact hole is larger by wet etching, to lay as necessary wiring and electrodes in a substrate on a limited area is it is becoming difficult.

そこで最近では、走査線上に形成される層間絶縁膜に対して、半導体層のソース領域に至るコンタクトホールを開孔してデータ線とソース領域との電気的な接続をとる際に、半導体層のドレイン領域に至るコンタクトホールを開孔してこの層間絶縁膜上にデータ線と同一層からなるバリア層と称される中継用の導電層を形成しておき、その後、データ線及びこのバリア層上に形成された層間絶縁膜に対して、画素電極からこのバリア層に至るコンタクトホールを開孔する技術が開発されている。 So recently, the interlayer insulating film formed on a scanning line, and a contact hole reaching the source region of the semiconductor layer when making electrical connection between the data line and the source region, the semiconductor layer a contact hole reaching the drain region and the aperture in advance to form a conductive layer for referred relayed barrier layer made from the data line in the same layer on the interlayer insulating film, then, the data lines and the barrier layer against an interlayer insulating film formed, a technique for opening a contact hole reaching the barrier layer from the pixel electrode has been developed to. このようにデータ線と同一層からなるバリア層を中継して画素電極からドレイン領域へ電気的に接続をとるように構成すれば、画素電極から一挙に半導体層に至るコンタクトホールを開孔するよりも、コンタクトホールの開孔工程等が容易となり、各コンタクトホールの径も小さくて済む。 If configured in this way it is electrically connected to relay barrier layer made from the data lines of the same layer from the pixel electrode to the drain region, than a contact hole reaching the semiconductor layer at a stroke from the pixel electrode also, opening process and the like of the contact hole becomes easy, requires only a smaller diameter of each contact hole.

この種の電気光学装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画像表示領域の高精細化或いは画素ピッチの微細化及び高画素開口率化(即ち、各画素において、表示光が透過しない非画素開口領域に対する、表示光が透過する画素開口領域の比率を高めること)が極めて重要となる。 In such an electro-optical device, strong general demand that high quality of display images, for this purpose, high definition or the pixel pitch miniaturization and high pixel aperture ratio of the image display area (i.e., in each pixel, for the non-pixel aperture area display light is not transmitted, to increase the ratio of the pixel opening region transmitting the display light) is very important.

しかしながら、画素ピッチの微細化が進むと、電極サイズや配線幅、更にコンタクトホール径などには製造技術により本質的な微細化の限界があるため、相対的にこれらの配線や電極等が画像表示領域を占有する比率が高まるため、画素開口率が低くなってしまうという問題点がある。 However, the miniaturization of the pixel pitch progresses, the electrode size, line width, in order to further the like contact hole diameter is limited essential miniaturization by the manufacturing technique, relatively the wiring and electrodes and the like displayed image since the increasing proportion occupying the region, there is a problem that the pixel aperture ratio is lowered.

更に、このように画素ピッチの微細化が進むと、限られた基板上領域に作り込まねばならない前述の蓄積容量を充分な大きさとすることが困難となる。 Moreover, in this way reducing the pixel pitch progresses, it is difficult to the storage capacitor described above that must be built in a limited area on the substrate was a sufficient size. ここで特に、前述したバリア層を用いる技術によれば、バリア層は、データ線と同一のAl(アルミニウム)膜等からなる導電膜から構成されているため、当該バリア層の位置や材質に起因して、コンタクトホールを開孔する際の自由度に乏しく、また当該バリア層を例えば蓄積容量を増大させるといった中継機能以外の用途に用いることは極めて困難であり、特に微細化された積層構造内において各層を最大限に利用して装置構成の単純化や製造プロセスの効率化を図ることが出来ない。 Here, in particular, according to the technique of using a barrier layer described above, the barrier layer, because it is composed of a conductive film made of the data lines and the same Al (aluminum) film or the like, due to the position and material of the barrier layer to, poor flexibility in the contact hole, also it is very difficult to use in applications other than the relay functions such increase the barrier layer for example a storage capacitor, in particular a miniaturized the stacked structure We can not improve the efficiency of simplification and manufacturing processes of the apparatus constructed using the most of each layer in. 更に、この技術によれば、バリア層を構成するAl膜と画素電極を構成するITO(Indium Tin Oxide)膜が接触することにより化学反応が生じ、イオン化しやすいAl膜が腐食する。 Furthermore, according to this technique, a chemical reaction takes place by ITO (Indium Tin Oxide) film is in contact constituting the Al film and the pixel electrode constituting the barrier layer, easily ionized Al film is corroded. これにより、バリア層と画素電極の間の電気的な接続が損なわれるため、Al膜からなる第1のバリア層の他にITO膜との間で良好に電気的な接続が得られるTi(チタン)膜等の高融点金属膜を第2のバリア層として用いる必要があり、層構造及びその製造プロセスの複雑化を招くという問題点も抱えている。 Thus, since the electrical connection between the barrier layer and the pixel electrode is damaged, Ti (titanium good electrical connection between the other of the ITO film of the first barrier layer of Al film can be obtained ) it is necessary to use a refractory metal film layer such as the second barrier layer, and also suffers a problem that leads to complication of the layer structure and its production process.

本発明は、複数の遮光性のデータ線と、画素毎に設けられ、前記データ線に電気的に接続された薄膜トランジスタと、前記薄膜トランジスタに電気的に接続された画素電極及び蓄積容量とを有する電気光学装置であって、前記薄膜トランジスタの半導体層の下層側に設けられた遮光膜と、前記蓄積容量を構成する一方の蓄積容量電極を成す前記薄膜トランジスタのドレイン領域と、前記一方の蓄積容量電極の上層側に当該一方の蓄積容量電極に重ねて設けられ、前記蓄積容量を構成する他方の蓄積容量電極と、前記他方の蓄積容量電極の上層側に当該他方の蓄積容量電極に重ねて設けられ、前記薄膜トランジスタのドレイン領域と前記画素電極とを電気的に接続する遮光性の導電膜と、を備え、前記蓄積容量は、前記複数の遮光性のデータ線 The present invention relates to an electro having a plurality of light-shielding data line is provided for each pixel, a thin film transistor is electrically connected to the data line, a pixel electrode and a storage capacitor electrically connected to the thin film transistor an optical device, a light shielding film provided on the lower layer side of the semiconductor layer of the thin film transistor, the upper layer of the a storage drain region of the thin film transistor constituting one storage capacitor electrode forming the capacitor, the one storage capacitor electrode provided to overlap the one storage capacitor electrode of the side, and the other of the storage capacitor electrodes constituting the storage capacitor, arranged to overlap the other of the storage capacitor electrode on the upper layer side of the other storage capacitor electrode, wherein comprising a light-shielding conductive film electrically connecting the the said pixel electrode and a thin film transistor of the drain region, the storage capacity, the plurality of light-shielding data line 間の領域及び前記遮光性のデータ線の延在方向に配置され、前記遮光膜は、前記蓄積容量と、前記遮光性のデータ線に重ねて配置された前記薄膜トランジスタのソース領域、チャネル領域及びドレイン領域と、にそれぞれ重なるように配置され、前記遮光性の導電膜は、前記蓄積容量の上層側に当該蓄積容量と重なるように配置され、画素開口部の少なくとも一部を規定する電気光学装置を提供するものである。 Disposed in the extending direction of the region and the light-shielding data line between the light shielding film, the storage capacity and the light-shielding source region of the thin film transistor overlaid disposed data lines, the channel region and the drain It is arranged so as to overlap respectively region, in the light-shielding conductive film is arranged so as to overlap with the storage capacitor on the upper layer side of the storage capacitor, an electro-optical device that defines at least a portion of the pixel apertures it is intended to provide.

また、本発明は上述の電気光学装置を備えた電子機器も含む。 Further, the present invention also includes an electronic device including the above-described electro-optical device.

以下、本発明の実施の形態を図面に基づいて説明する。 Hereinafter, an embodiment of the present invention with reference to the accompanying drawings.

(電気光学装置の第1実施形態) (First embodiment of an electro-optical device)
本発明による電気光学装置の第1実施形態である液晶装置の構成について、図1から図3を参照して説明する。 The configuration of the liquid crystal device according to a first embodiment of an electro-optical device according to the present invention will be described with reference to FIGS. 図1は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図2は、データ線、走査線、画素電極、遮光膜等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図であり、図3は、図2のA−A'断面図である。 1, various elements in a plurality of pixels formed in a matrix constituting an image display region of the liquid crystal device, an equivalent circuit of the wiring, etc., FIG. 2, data lines, scanning lines, pixel electrodes, the light-shielding film or the like is a plan view of a plurality of pixel groups but adjacent to each other on a TFT array substrate which is formed, FIG. 3 is an a-a 'sectional view of FIG. 尚、図3においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。 In FIG. 3, for a size capable of being identified layers and members in the drawings are different scales for each layer and each member.

図1において、本実施形態における液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極9aを制御するためのTFT30がマトリクス状に複数形成されており、画像信号が供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。 In Figure 1, a plurality of pixels formed in a matrix constituting an image display region of the liquid crystal device of this embodiment, TFT 30 for controlling the pixel electrode 9a is formed with a plurality in a matrix, an image signal data lines 6a to be supplied are electrically connected to the source of the TFT 30. 画素電極9a及びTFT30は、走査線3aとデータ線6aとの交差に対応して配置されている。 Pixel electrodes 9a and TFT30 are arranged corresponding to intersections of the scanning lines 3a and the data lines 6a. データ線6aに書き込む画像信号S1、S2、…、Snは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線6a同士に対して、グループ毎に供給するようにしても良い。 Image signals S1, S2 to be written to the data lines 6a, ..., Sn are to may be supplied line-sequentially in that order, to a plurality of adjacent data lines 6a phase, be supplied to each group good. また、TFT30のゲートに走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。 The scanning line 3a to the gate of TFT30 are electrically connected, at a predetermined timing pulses to the scanning signals G1, G2 to the scanning line 3a, ..., the Gm, to apply in this order in a line sequential manner It is configured. 画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。 Pixel electrodes 9a are electrically connected to the drain of the TFT 30, by closing the switch TFT 30 is a switching element for a certain period, image signals S1, S2 supplied from the data lines 6a, ..., and Sn written at a predetermined timing. 画素電極9aを介して液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板(後述する)に形成された対向電極(後述する)との間で一定期間保持される。 Predetermined level of the image signals S1, S2 written to liquid crystal through the pixel electrodes 9a, ..., Sn are held for a predetermined period between the counter electrode formed on the counter substrate (described later) (below) . 液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。 Liquid crystal, by alignment or order of molecular association is changed by an applied voltage level, modulating the light, to enable gradation display. ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置からは画像信号に応じたコントラストを持つ光が出射する。 In a normally white mode, incident light according to the applied voltage is impossible pass through the liquid crystal portion, in a normally black mode, the incident light according to the applied voltage to the liquid crystal portion is can pass through, light having contrast corresponding to the image signal from the liquid crystal device as a whole. ここで、保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極との間に形成される液晶容量と並列に蓄積容量70を付加する。 Here, in order to image signals held prevent leakage, a storage capacitor 70 is added in parallel with liquid crystal capacitance formed between the pixel electrode 9a and the counter electrode. 例えば、画素電極9aの電圧は、ソース電圧が印加された時間よりも3桁も長い時間だけ蓄積容量70により保持される。 For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 3 orders of magnitude longer than the time for which the source voltage is applied. これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。 Thus, holding characteristic is further improved, high crystal device contrast ratio can be realized.

図2において、液晶装置のTFTアレイ基板上には、マトリクス状に複数の透明な画素電極9a(点線部9a'により輪郭が示されている)が設けられており、画素電極9aの縦横の境界に各々沿ってデータ線6a、走査線3a及び容量線3bが設けられている。 In Figure 2, the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a in a matrix (as contour indicated by the dotted lines 9a ') is provided, the vertical and horizontal boundaries of the pixel electrodes 9a the data line 6a, the scanning line 3a and the capacitor line 3b are provided respectively along. データ線6aは、コンタクトホール5を介してポリシリコン膜等からなる半導体層1aのうち後述のソース領域に電気的に接続されており、画素電極9aは、図中右上がりの斜線で示した領域に夫々形成されておりバッファとして機能する導電層80(以下、バリア層と称す。)を中継して、第1コンタクトホール8a及び第2コンタクトホール8bを介して半導体層1aのうち後述のドレイン領域に電気的に接続されている。 Region data line 6a through the contact hole 5 is electrically connected to the source region of the later of the semiconductor layer 1a made of a polysilicon film or the like, the pixel electrode 9a is indicated by oblique lines in the figure right-up the conductive layer 80 which functions as a buffer are respectively formed (hereinafter, referred to as a barrier layer.) relaying, drain region below the semiconductor layer 1a through a first contact hole 8a and the second contact hole 8b It is electrically connected to. また、半導体層1aのうちチャネル領域1a'(図中右下りの斜線の領域)に対向するように走査線3aが配置されており、走査線3aはゲート電極として機能する。 The scanning lines 3a are disposed so as to face the channel region 1a '(shaded area in FIG downhill) of the semiconductor layer 1a, the scanning line 3a serves as a gate electrode. このように、走査線3aとデータ線6aとの交差する個所には夫々、チャネル領域1a'に走査線3aがゲート電極として対向配置されたTFT30が設けられている。 Thus, each in a location that intersects the scanning lines 3a and the data lines 6a, the scanning line 3a to the channel region 1a 'is disposed opposite the TFT30 is provided as a gate electrode.

容量線3bは、走査線3aに沿ってほぼ直線状に伸びる本線部と、データ線6aと交差する箇所からデータ線6aに沿って前段側(図中、上向き)に突出した突出部とを有する。 Capacitor line 3b includes a main line portion extending approximately in a straight line along the scanning line 3a, front side (in the figure, upward) from at the intersection with the data line 6a along the data line 6a and a protrusion protruding .

また、図中太線で示した領域には夫々、走査線3a、容量線3b及びTFT30の下側を通るように、第1遮光膜11aが設けられている。 Further, each of the region indicated by the thick line in the figure, the scanning line 3a, so as to pass below the capacitor line 3b, and TFT 30, the first light-shielding film 11a is provided. より具体的には図2において、第1遮光膜11aは夫々、走査線3aに沿って縞状に形成されていると共に、データ線6aと交差する箇所が図中下方に幅広に形成されており、この幅広の部分により各TFTのチャネル領域1a'をTFTアレイ基板側から見て夫々覆う位置に設けられている。 In more detail FIG. 2, the first light shielding film 11a is respectively with and is formed in stripes along the scanning line 3a, at the intersection with the data line 6a are widely formed downward in the figure is provided in each cover position to look at the channel region 1a 'of the TFT from the TFT array substrate side by the wider portion.

次に図3の断面図に示すように、液晶装置は、透明な一方の基板の一例を構成するTFTアレイ基板10と、これに対向配置される透明な他方の基板の一例を構成する対向基板20とを備えている。 Next, as shown in the sectional view of FIG. 3, the liquid crystal device, a counter substrate constituting the TFT array substrate 10, an example of a transparent other substrate disposed opposite thereto, which constitutes one example of the transparent one substrate and a 20. TFTアレイ基板10は、例えば石英基板からなり、対向基板20は、例えばガラス基板や石英基板からなる。 TFT array substrate 10 is, for example, a quartz substrate, the counter substrate 20, for example, a glass substrate or a quartz substrate. TFTアレイ基板10には、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。 The TFT array substrate 10 is provided with pixel electrodes 9a, the upper side thereof, the alignment film 16 subjected to a predetermined alignment process such as a rubbing treatment is provided. 画素電極9aは例えば、ITO膜などの透明導電性薄膜からなる。 The pixel electrode 9a, for example, a transparent conductive film such as an ITO film. また配向膜16は例えば、ポリイミド薄膜などの有機薄膜からなる。 The alignment film 16 is, for example, composed of an organic thin film such as a polyimide thin film.

他方、対向基板20には、その全面に渡って対向電極21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。 On the other hand, the counter substrate 20 has the counter electrode 21 is provided over its entire surface, on its lower side, the alignment film 22 subjected to a predetermined alignment process such as a rubbing treatment is provided. 対向電極21は例えば、ITO膜などの透明導電性薄膜からなる。 Counter electrode 21 is, for example, a transparent conductive film such as an ITO film. また配向膜22は、ポリイミド薄膜などの有機薄膜からなる。 The alignment film 22 is made of an organic thin film such as a polyimide thin film.

TFTアレイ基板10には、各画素電極9aに隣接する位置に、各画素電極9aをスイッチング制御する画素スイッチング用TFT30が設けられている。 The TFT array substrate 10, at a position adjacent to each pixel electrode 9a, pixel switching TFT30 is provided for switching controlling each pixel electrode 9a.

対向基板20には、更に図3に示すように、各画素の非開口領域に、第2遮光膜23を設けても良い。 The counter substrate 20, as further shown in FIG. 3, the non-aperture area of ​​each pixel may be provided a second light-shielding film 23. このため、対向基板20の側から入射光が画素スイッチング用TFT30の半導体層1aのチャネル領域1a'や低濃度ソース領域1b及び低濃度ドレイン領域1cに侵入することはない。 Therefore, the incident light from the side of the counter substrate 20 does not enter the channel region 1a 'and the low-concentration source region 1b and the lightly doped drain region 1c of the semiconductor layer 1a of the pixel switching TFT 30. 更に、第2遮光膜23は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。 Furthermore, the second light-shielding film 23 has a function such as color mixing preventing coloring material in the case of forming improved contrast, the color filter.

このように構成され、画素電極9aと対向電極21とが対面するように配置されたTFTアレイ基板10と対向基板20との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層50が形成される。 Thus configured, between the TFT array substrate 10 and the counter substrate 20 disposed so as to face the pixel electrode 9a and the counter electrode 21, the electro-optical material in a space surrounded by a sealing member to be described later is an example liquid crystal is sealed, the liquid crystal layer 50 is formed. 液晶層50は、画素電極9aからの電界が印加されていない状態で配向膜16及び22により所定の配向状態をとる。 The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state in which an electric field from the pixel electrode 9a is not applied. 液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。 The liquid crystal layer 50 is made of, for example, a liquid crystal obtained by mixing one kind or various kinds of nematic liquid crystal. シール材は、TFTアレイ基板10及び対向基板20をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が混入されている。 Sealing material for bonding the TFT array substrate 10 and the counter substrate 20 at their periphery, for example, an adhesive comprising a photocurable resin and a thermosetting resin, to the distance between the substrates with a predetermined value gap materials such as glass fiber or glass beads are mixed.

更に図3に示すように、画素スイッチング用TFT30に各々対向する位置においてTFTアレイ基板10と各画素スイッチング用TFT30との間には、第1遮光膜11aが設けられている。 As further shown in FIG. 3, between the TFT array substrate 10 and the TFT 30 for pixel switching in each a position facing the pixel switching TFT 30, is provided first light shielding film 11a. 第1遮光膜11aは、好ましくは不透明な高融点金属であるTi、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。 The first light-shielding film 11a is preferably Ti is an opaque refractory metal includes Cr, W, Ta, at least one of Mo and Pb, composed of a single metal, an alloy, a metal silicide. このような材料から構成すれば、TFTアレイ基板10上の第1遮光膜11aの形成工程の後に行われる画素スイッチング用TFT30の形成工程における高温処理により、第1遮光膜11aが破壊されたり溶融しないようにできる。 By configuring of such a material, the high-temperature treatment in the process of forming the pixel switching TFT30 performed after the step of forming the first light-shielding film 11a on the TFT array substrate 10, the first light-shielding film 11a is not melted or destroyed It can be so. 第1遮光膜11aが形成されているので、TFTアレイ基板10の側からの反射光(戻り光)等が光に対して励起しやすい画素スイッチング用TFT30のチャネル領域1a'や低濃度ソース領域1b、低濃度ドレイン領域1cに入射する事態を未然に防ぐことができ、これに起因した光電流の発生により画素スイッチング用TFT30の特性が変化したり、劣化することはない。 Since the first light shielding film 11a is formed, TFT array light reflected from the side of the substrate 10 the channel region 1a of the (return light), and the pumping easily pixel switching to light TFT 30 'and the low-concentration source region 1b , it can be prevented a situation that is incident on the low-concentration drain region 1c, or change the characteristics of the pixel switching TFT30 by the generation of the photocurrent due to this, not degrade.

更に、第1遮光膜11aと複数の画素スイッチング用TFT30との間には、下地絶縁膜12が設けられている。 Furthermore, between the first light shielding film 11a and a plurality of pixel switching TFT 30, the underlying insulating film 12 is provided. 下地絶縁膜12は、画素スイッチング用TFT30を構成する半導体層1aを第1遮光膜11aから電気的に絶縁するために設けられるものである。 The base insulating film 12 is provided in order to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT30 from the first light-shielding film 11a. 更に、下地絶縁膜12は、TFTアレイ基板10の全面に形成されることにより、画素スイッチング用TFT30のための下地膜としての機能をも有する。 Furthermore, the base insulating film 12, by being formed on the entire surface of the TFT array substrate 10 also has a function as a base film for the pixel switching TFT 30. 即ち、TFTアレイ基板10の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用TFT30の特性の劣化を防止する機能を有する。 That is, has the function of preventing roughening or during the polishing of the surface of the TFT array substrate 10, the deterioration of the characteristics of the pixel switching TFT30 in dirt remaining after washing. 下地絶縁膜12は、例えば、NSG(ノンドープトシリケートガラス)、PSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。 The base insulating film 12 is, for example, NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), BPSG highly insulating glass such as (borophosphosilicate glass) or a silicon oxide film, nitride made of a silicon film or the like. 下地絶縁膜12により、第1遮光膜11aが画素スイッチング用TFT30等を汚染する事態を未然に防ぐこともできる。 The base insulating film 12 can also be prevented a situation in which the first light-shielding film 11a to contaminate the TFT30 like pixel switching.

本実施形態では、半導体層1aを高濃度ドレイン領域1eから延設して第1蓄積容量電極1fとし、これに対向する容量線3bの一部を第2蓄積容量電極とし、絶縁薄膜2を走査線3aに対向する位置から延設してこれらの電極間に挟持された第1誘電体膜とすることにより、第1蓄積容量70aが構成されている。 In this embodiment, the first storage capacitor electrode 1f and extending the semiconductor layer 1a from the heavily doped drain region 1e, this part of the opposing capacitor line 3b as a second storage capacitor electrode, scanning the insulating thin film 2 by the first dielectric layer sandwiched between these electrodes to extend from a position facing the line 3a, the first storage capacitor 70a is formed. 更に、この第2蓄積容量電極と対向するバリア層80の一部を第3蓄積容量電極とし、これらの電極間に第1層間絶縁膜81を設ける。 Further, a portion of the barrier layer 80 opposite to the second storage capacitor electrode and the third storage capacitor electrode, providing a first interlayer insulating film 81 between these electrodes. 第1層間絶縁膜81は第2誘電体膜としても機能し、第2蓄積容量70bが形成されている。 The first interlayer insulating film 81 also functions as a second dielectric layer, the second storage capacitor 70b is formed. そして、これら第1蓄積容量70a及び第2蓄積容量70bが第1コンタクトホール8aを介して並列接続されて蓄積容量70が構成されている。 Then, these first storage capacitor 70a and the second storage capacitor 70b is the storage capacitor 70 are connected in parallel via a first contact hole 8a is formed.

より詳細には、半導体層1aの高濃度ドレイン領域1eが、データ線6a及び走査線3aの下に延設されて画素スイッチング用TFT30を形成し、同じくデータ線6a及び走査線3aに沿って伸びる容量線3b部分に第1誘電体膜2を介して対向配置されて、第1蓄積容量電極1fとされる。 More specifically, the high-concentration drain region 1e of the semiconductor layer 1a is formed to extend below the data line 6a and the scanning line 3a forms the pixel switching TFT 30, extending also along the data lines 6a and scanning lines 3a are oppositely arranged with the first dielectric layer 2 to the capacitor line 3b portion, it is a first storage capacitor electrode 1f. 特に第1誘電体膜2は、高温酸化等によりポリシリコン膜上に形成されるTFT30の絶縁薄膜2に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、第1蓄積容量70aは比較的小面積で大容量の蓄積容量として構成できる。 In particular, the first dielectric layer 2, since nothing but the insulating thin film 2 of TFT30 formed on the polysilicon film by a high-temperature oxidation and the like, can be a thin and high breakdown voltage of the insulating film, the first storage capacitor 70a is It can be configured as a storage capacitor of a large capacity in a relatively small area. また、第2誘電体膜81も、絶縁薄膜2と同様に薄く形成することが可能なので、図2に示したように相隣接するデータ線6a間の領域を利用して、第2蓄積容量70bは比較的小面積で大容量の蓄積容量として構成できる。 The second dielectric layer 81 is also insulated since thin film 2 and which can be thin similarly, by utilizing the space between the mutually adjacent data line 6a as shown in FIG. 2, the second storage capacitor 70b It can be configured as a storage capacitor of a large capacity in a relatively small area. 従って、これら第1蓄積容量70a及び第2蓄積容量70bから立体的に構成される蓄積容量70は、データ線6a下の領域や走査線3aに沿って液晶のディスクリネーションが発生する領域(即ち、容量線3bが形成された領域)という画素開口領域を外れたスペースを有効に利用して、小面積で大容量の蓄積容量を形成することができる。 Therefore, these first storage capacitor 70a and the second storage capacitor 70b sterically configured storage capacitor 70 from the region where disclination of the liquid crystal is generated along the region and the scanning line 3a under the data line 6a (i.e. , it can be effectively utilized space outside the pixel opening region of the capacitor line 3b are formed regions), forming the storage capacitor of a large capacity in a small area.

図3において、画素スイッチング用TFT30は、LDD構造を有しており、走査線3a、当該走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a'、走査線3aと半導体層1aとを絶縁する絶縁薄膜2、データ線6a、半導体層1aの低濃度ソース領域1b及び低濃度ドレイン領域1c、半導体層1aの高濃度ソース領域1d並びに高濃度ドレイン領域1eを備えている。 3, pixel switching TFT30 has an LDD structure, the scanning line 3a, the channel region 1a of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a ', the scanning line 3a and the semiconductor layer insulating film 2 for insulating the 1a, and includes data line 6a, the lightly doped source region 1b and the lightly doped drain region 1c of the semiconductor layer 1a, a high-concentration source region 1d and the heavily doped drain region 1e of the semiconductor layer 1a. 高濃度ドレイン領域1eには、複数の画素電極9aのうちの対応する一つがバリア層80を中継して接続されている。 The heavily doped drain region 1e, the corresponding one of the plurality of pixel electrodes 9a are connected by relaying the barrier layer 80. 低濃度ソース領域1b及び高濃度ソース領域1d並びに低濃度ドレイン領域1c及び高濃度ドレイン領域1eは後述のように、半導体層1aに対し、n型又はp型のチャネルを形成するかに応じて所定濃度のn型用又はp型用の不純物をドープすることにより形成されている。 Lightly doped source region 1b and the heavily doped source region 1d and the low concentration drain region 1c and the heavily doped drain region 1e, as described below, to the semiconductor layer 1a, depending on whether an n-type or p-type channel given It is formed by doping an impurity for n-type or p-type concentration. n型チャネルのTFTは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用TFT30として用いられることが多い。 n-type channel TFT has the advantage that the operating speed is fast, it is often used as a pixel switching TFT30 is a switching element of a pixel. 本実施形態では特にデータ線6aは、Al等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性且つ導電性の薄膜から構成されている。 In particular the data lines 6a in the present embodiment is composed of a light-shielding and a conductive thin film such as an alloy film of a metal film or a metal silicide such as a low resistance such as Al. また、バリア層80及び第2誘電体膜(第1層間絶縁膜)81の上には、高濃度ソース領域1dへ通じるコンタクトホール5及びバリア層80へ通じるコンタクトホール8bが各々形成された第2層間絶縁膜4が形成されている。 The barrier layer 80 and second dielectric film on the (first interlayer insulating film) 81, a second contact hole 8b leading to the contact hole 5 and the barrier layer 80 leading to the heavily doped source region 1d are respectively formed interlayer insulating film 4 is formed. この高濃度ソース領域1dへのコンタクトホール5を介して、データ線6aは高濃度ソース領域1dに電気的に接続されている。 Via the contact hole 5 to the high-concentration source region 1d, the data line 6a is electrically connected to the heavily doped source region 1d. 更に、データ線6a及び第2層間絶縁膜4の上には、バリア層80へのコンタクトホール8bが形成された第3層間絶縁膜7が形成されている。 Furthermore, on the data lines 6a and the second interlayer insulating film 4, a third interlayer insulating film 7 a contact hole 8b in the barrier layer 80 is formed is formed. このコンタクトホール8bを介して、画素電極9aはバリア層80に電気的に接続されており、更にバリア層80を中継してコンタクトホール8aを介して高濃度ドレイン領域1eに電気的に接続されている。 Through the contact hole 8b, the pixel electrodes 9a are electrically connected to the barrier layer 80, it is further electrically connected via the contact hole 8a relaying barrier layer 80 to the heavily doped drain region 1e there. 前述の画素電極9aは、このように構成された第3層間絶縁膜7の上面に設けられている。 Pixel electrodes 9a described above, is provided on the upper surface of the third interlayer insulating film 7 thus constructed.

画素スイッチング用TFT30は、好ましくは上述のようにLDD構造を持つが、低濃度ソース領域1b及び低濃度ドレイン領域1cに不純物の打ち込みを行わないオフセット構造を持ってよいし、走査線3aの一部であるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のTFTであってもよい。 Pixel switching TFT30 preferably has the LDD structure as described above, may have an offset structure in which the lightly doped source region 1b and the lightly doped drain region 1c are not implanted impurities, part of the scanning line 3a high concentration implanted impurity in the gate electrode is used as a mask, it may be a self-aligned type TFT forming the self-aligned manner heavily doped source and drain regions.

また本実施形態では、画素スイッチング用TFT30の走査線3aの一部であるゲート電極を高濃度ソース領域1d及び高濃度ドレイン領域1e間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。 In this embodiment also, although a single gate structure in which only one gate electrode which is part of the scanning line 3a in the pixel switching TFT30 between the high-concentration source region 1d and the heavily doped drain region 1e, between the it may be disposed two or more gate electrodes. この際、各々のゲート電極には同一の信号が印加されるようにする。 In this case, the respective gate electrodes of the to same signal is applied. このようにデュアルゲート或いはトリプルゲート以上でTFTを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。 By configuring the TFT in this way a dual gate or triple gate or more, the channel and the source - prevents leakage current of the drain region junction, it is possible to reduce the current during off. これらのゲート電極の少なくとも1個をLDD構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。 If at least one of the gate electrodes to the LDD structure or offset structure can further be reduced OFF current, obtain a stable switching element.

図2及び図3に示すように、本実施形態の液晶装置では、TFTアレイ基板10上には、データ線6a及び走査線3bが第2層間絶縁膜4を介して立体的に相交差するように設けられている。 As shown in FIGS. 2 and 3, in the liquid crystal device of this embodiment, on the TFT array substrate 10, so that the data lines 6a and the scanning line 3b is sterically phase crosses through the second interlayer insulating film 4 It is provided to. そして、バリア層80は、半導体層1aと画素電極9aとの間に介在しており、高濃度ドレイン領域1eと画素電極9aとを第1コンタクトホール8a及び第2コンタクトホール8bを経由して電気的に接続する。 Then, the barrier layer 80 is interposed between the semiconductor layer 1a and the pixel electrode 9a, and a high-concentration drain region 1e and the pixel electrode 9a via the first contact hole 8a and the second contact hole 8b electrical to be connected.

このため、画素電極9aから半導体層1aのドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、第1コンタクトホール8a及び第2コンタクトホール8bの径を夫々小さくできる。 Therefore, as compared with the case of opening a single contact hole from the pixel electrode 9a to the drain region of the semiconductor layer 1a, the diameter of the first contact hole 8a and the second contact hole 8b respectively can be reduced. 即ち、一つのコンタクトホールを開孔する場合には、エッチング時の選択比が低いとコンタクトホールを深く開孔する程エッチング精度は落ちるため、例えば50nm程度の非常に薄い半導体層1aにおける突き抜けを防止するためには、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層1aまで開孔するように工程を組まねばならない。 That is, when the opening of one of the contact hole, etching selectivity is low because etching accuracy drops as deep a contact hole, for example, the penetration of very thin semiconductor layer 1a of about 50nm prevention to is stopped halfway dry etching capable of reducing the diameter of the contact hole must organized steps to opening by final wet etching to the semiconductor layer 1a. 或いは、ドライエッチングによる突き抜け防止用のポリシリコン膜を別途設けたりする必要が生じてしまうのである。 Alternatively, it is the need or separately provided a polysilicon film for preventing penetration by dry etching occurs.

これに対して本実施形態では、画素電極9a及び高濃度ドレイン領域1eを2つの直列な第1コンタクトホール8a及び第2コンタクトホール8bにより接続すればよいので、これら第1コンタクトホール8a及び第2コンタクトホール8bを夫々、ドライエッチングにより開孔することが可能となるのである。 In contrast, in the present embodiment, since the pixel electrode 9a and the heavily doped drain region 1e may be connected by two series of first contact hole 8a and the second contact hole 8b, these first contact hole 8a and the second a contact hole 8b respectively, it become possible to opening by dry etching. 或いは、少なくともウエットエッチングにより開孔する距離を短くすることが可能となるのである。 Alternatively, it become possible to shorten the distance of opening at least wet etching. 但し、第1コンタクトホール8a及び第2コンタクトホール8bに夫々、若干のテーパを付けるために、ドライエッチング後に敢えて比較的短時間のウエットエッチングを行うようにしてもよい。 However, each of the first contact hole 8a and the second contact hole 8b, in order to give a slight taper, may be performed dare relatively short wet etching after dry etching.

以上のように本実施形態によれば、第1コンタクトホール8a及び第2コンタクトホール8bの径を夫々小さくでき、第1コンタクトホール8aにおけるバリア層80の表面に形成される窪みや凹凸も小さくて済むので、その上方に位置する画素電極9aの部分における平坦化が促進される。 According to the present embodiment as described above, the diameter of the first contact hole 8a and the second contact hole 8b respectively can be reduced, with smaller recesses or unevenness formed on the surface of the barrier layer 80 in the first contact hole 8a because need, flattened in the portion of the pixel electrode 9a located above is accelerated. 更に、第2コンタクトホール8bにおける画素電極9aの表面に形成される窪みや凹凸も小さくて済むので、この画素電極9aの部分における平坦化が促進される。 Furthermore, since only a small also depressions or irregularities formed on the surface of the pixel electrode 9a in the second contact hole 8b, flattened in the portion of the pixel electrode 9a is promoted. これらの結果、画素電極9aの表面の窪みや凹凸に起因する液晶層50におけるディスクリネーションが低減され、最終的には当該液晶装置により高品位の画像表示が可能となる。 These results, disclination is reduced in the liquid crystal layer 50 due to the depression or unevenness of the surface of the pixel electrode 9a, a high-quality image display is possible by the liquid crystal device in the end. 例えば、バリア層80と画素電極9aとの間に介在する第2層間絶縁膜4及び第3層間絶縁膜7の合計膜厚を数百nm程度に抑えておけば、上述した画素電極9aの表面における窪みや凹凸に、より直接的に影響する第2コンタクトホール8bの径を非常に小さくできる。 For example, if suppressing the total thickness of the second interlayer insulating film 4 and the third interlayer insulating film 7 interposed between the barrier layer 80 and the pixel electrode 9a to several hundred nm, the surface of the pixel electrode 9a described above the depressions or irregularities in the diameter of the second contact hole 8b affecting more directly can be made very small.

尚、本実施形態では、バリア層80は高融点金属膜やその合金膜から構成されているので、金属膜と層間絶縁膜とのエッチングにおける選択比が大きく異なるため、前述の如きドライエッチングによるバリア層80の突き抜けの可能性は殆ど無い。 In the present embodiment, since the barrier layer 80 is composed of a refractory metal film or an alloy film, since largely different selection ratio in etching of the metal film and the interlayer insulating film, a barrier according to such dry etching described above the possibility of penetration of the layer 80 is little.

本実施形態では特に、バリア層80を中央にして立体的に構成された蓄積容量70における、第1誘電体膜2及び第2誘電体膜81は、いずれも、立体的に相交差するデータ線6aと走査線3bとの間に介在する第2層間絶縁膜4とは異なる層に設けられた誘電体膜である。 Particularly in this embodiment, the storage capacitor 70 which is sterically configured the barrier layer 80 in the center, the first dielectric layer 2 and the second dielectric layer 81 are both data lines sterically phase cross the second interlayer insulating film 4 interposed between 6a and the scanning line 3b is a dielectric film provided on the different layers. 従って、フリッカ等の原因となる画像信号の電圧降下を引き起こすデータ線6a及び走査線3a間の寄生容量を抑えるために、第2層間絶縁膜4とは異なる層を介してバリア層80を設けて蓄積容量を付加するため、本実施形態の場合には、これらの第1誘電体膜2及び第2誘電体膜81を技術的な限界まで薄く構成することが可能となる。 Therefore, in order to suppress the parasitic capacitance between the data lines 6a and scanning lines 3a causes a voltage drop of the image signal causing flicker or the like, and the second interlayer insulating film 4 provided with a barrier layer 80 through the different layers for adding storage capacity, in the case of this embodiment, it is possible to construct thin first dielectric layer 2 and the second dielectric layer 81 thereof to technical limitations. この結果、特に第2蓄積容量70bにおいて第2誘電体膜81の厚みに反比例する容量値を極めて効率的に増加させることが可能となる。 As a result, it is possible to particularly increase the capacitance value that is inversely proportional to the thickness of the second dielectric film 81 in the second storage capacitor 70b very efficiently. 特に、画素スイッチング用TFT30における絶縁薄膜2のように余り薄く構成するとトンネル効果等の特異現象が発生することもないので、膜破れなどの欠陥が生じないことを条件に、例えば200nm程度或いは絶縁薄膜2よりも薄い10nm以上50nm以下の厚みを持つ極薄い第2誘電体膜81を形成することにより、非常に大容量の第2蓄積容量70aを比較的小さな領域内に作り込むことが可能となる。 In particular, since nor specific phenomena such as tunneling occurs when too thin configured as the thin insulating film 2 in the pixel switching TFT 30, on condition that there will be no defects such as film breakage, approximately 200nm, for example, or an insulating thin film by forming the very thin second dielectric film 81 having a 50nm or less thick thin 10nm or more than 2, it is possible to very fabricate the second storage capacitor 70a of large relatively small area . これにより、フリッカの発生を抑制するだけでなく、電圧保持能力を高めることができるため、高コントラストな電気光学装置を提供できる。 This not only to suppress the occurrence of flicker, it is possible to increase the voltage retention capability, can provide a high contrast electro-optical device.

本願発明者等の実験及び研究によれば、仮に、データ線6aと同一の導電層からバリア層が構成される前述した従来技術において、このバリア層を蓄積容量の一方の電極として用いて、データ線6a及び走査線3a間の層間絶縁膜を誘電体膜として用いると仮定すると、データ線6aと走査線3aとの寄生容量が問題とならないようにするためには、誘電体膜(本実施形態の第2層間絶縁膜に相当する膜)には800nm程度の厚みが必要とされる。 According to the experiments and research by the inventors of the present invention, if, in the prior art barrier layer from the data lines 6a and the same conductive layer described above consists, by using the barrier layer as one electrode of the storage capacitor, data When an interlayer insulating film between the lines 6a and scanning lines 3a assuming used as a dielectric film, in the parasitic capacitance between the data line 6a and the scanning lines 3a are prevented from becoming a problem, a dielectric film (in this embodiment the corresponding film) in the second interlayer insulating film is required thickness of about 800nm ​​of. 従って、同一面積において本実施形態では、数倍から十数倍或いはそれ以上の大きさの容量値を持つ第2蓄積容量70bを実現できるので、極めて有利である。 Thus, in this embodiment in the same area, so the second storage capacitor 70b having a capacitance value of ten times or more the size several times can be achieved, it is very advantageous.

尚、バリア層80と画素電極9aの間に更に、他の一又は複数のバリア層を層間絶縁膜を介して積層形成することにより、限られたTFTアレイ基板10上の領域を利用して更に立体的に蓄積容量を増大させることも可能である。 Still further provided between the barrier layer 80 and the pixel electrode 9a, by laminated via an interlayer insulating film other one or more barrier layers, further utilizing the space on the TFT array substrate 10 with limited it is also possible to increase the sterically storage capacitor.

このように第2蓄積容量70bを構成する第2誘電体膜81は、酸化シリコン膜、窒化シリコン膜等でもよいし、これらの膜を複数積層した多層膜から構成してもよい。 Thus the second dielectric layer 81 constituting the second storage capacitor 70b is a silicon oxide film may be a silicon nitride film or the like, may be constituted of these films from multiple laminated multilayer film. 一般に絶縁薄膜2を形成するのに用いられる各種の公知技術(減圧CVD法、常圧CVD法、プラズマCVD法、熱酸化法、スパッタリング法、ECRプラズマ法、リモートプラズマ法等)により、第2誘電体膜81を形成可能である。 Commonly known techniques a variety used to form the insulating thin film 2 (pressure CVD, atmospheric pressure CVD method, a plasma CVD method, a thermal oxidation method, a sputtering method, ECR plasma method, a remote plasma method), the second dielectric the body film 81 can be formed. 但し、このようなバリア層80による蓄積容量付加機能に代えてまたは加えて、特に遮光膜からなるバリア層80の遮光機能や第1コンタクトホール8a及び第2コンタクトホール8bのレイアウト等を重視して、バリア層80や第2誘電体膜81を走査線3a上に至るまで形成する場合には、第2誘電体膜81をバリア層80及び走査線3a間の寄生容量が問題とならない程度に厚く形成するのが好ましい。 However, such in instead of or in addition to the storage capacitor additional function by the barrier layer 80, with an emphasis on particular layout and the like of the light-shielding function of the barrier layer 80 made of a light shielding film and the first contact hole 8a and the second contact hole 8b , in the case of forming up to the barrier layer 80 and second dielectric film 81 on the scanning line 3a is thick to the extent that parasitic capacitance between the second dielectric layer 81 a barrier layer 80 and the scanning line 3a is not a problem preferably formed.

他方、バリア層80の膜厚は、例えば50nm以上500nm以下程度とするのが好ましい。 On the other hand, the thickness of the barrier layer 80 is, for example, preferably a degree more than 500nm or less 50nm. 50nm程度の厚みがあれば、製造プロセスにおける第2コンタクトホール8bの開孔時に突き抜ける可能性は低くなり、また500nm程度であれば画素電極9aの表面の凹凸は問題とならないか或いは比較的容易に平坦化可能だからである。 If there is 50nm thickness of about, is less likely to penetrate during opening of the second contact hole 8b in the manufacturing process, also or relatively easily unevenness of the surface of the pixel electrode 9a be about 500nm is not a problem This is because it can be flattened.

更に本実施形態では、このように第1層間絶縁膜(第2誘電体膜)81を薄く形成することにより、第1コンタクトホール8aの径を更に小さく出来るので、前述した第1コンタクトホール8aにおけるバリア層80の窪みや凹凸が更に小さくて済み、その上方に位置する画素電極9aにおける平坦化が更に促進される。 Further, in this embodiment, by forming such thin the first interlayer insulating film (second dielectric film) 81, because the diameter of the first contact hole 8a can be further reduced, the first contact hole 8a as described above requires depression or unevenness of the barrier layer 80 is further reduced, flattened in the pixel electrode 9a located above it is further promoted. 従って、画素電極9aにおける窪みや凹凸に起因した液晶のディスクネーションが低減され、最終的には当該液晶装置により一層高品位の画像表示が可能となる。 Thus, the reduced crystal disc Nation due to depression or irregularities in the pixel electrode 9a, the image display can be more high quality by the liquid crystal device in the end.

尚、本実施形態の液晶装置の構成においても、従来同様に、走査線3bとデータ線6aとの間に介在する第2層間絶縁膜4については、両配線間における寄生容量が問題とならない程度の厚み(例えば、800nm程度の厚み)が必要とされる。 Incidentally, the degree also in the configuration of the liquid crystal device of this embodiment, as is conventional for the second interlayer insulating film 4 interposed between the scanning lines 3b and the data lines 6a, the parasitic capacitance between the wirings is not a problem the thickness of the (e.g., 800 nm thickness of approximately) is required.

以上のように構成された本実施形態においては特に、縞状に形成された第1遮光膜11aは、走査線3a下に延設されて、定電位源又は大容量部分に電気的に接続されてもよい。 Particularly in the present embodiment configured as described above, the first light shielding film 11a which is formed in a stripe shape, so as to extend under the scanning line 3a, is electrically connected to a constant potential source or mass portion it may be. このように構成すれば、第1遮光膜11aに対向配置される画素スイッチング用TFT30に対し第1遮光膜11aの電位変動が悪影響を及ぼすことはない。 According to this structure, the potential variation of the relative pixel switching TFT30 disposed opposite the first light shielding film 11a does not adversely affect the first light shielding film 11a. この場合、定電位源としては、当該液晶装置を駆動するための周辺回路(例えば、走査線駆動回路、データ線駆動回路等)に供給される負電源、正電源等の定電位源、接地電源、対向電極21に供給される定電位源等が挙げられる。 In this case, as the constant potential source, the negative power source, a constant potential source, such as a positive power source to which the peripheral circuit for driving the liquid crystal device (e.g., the scanning line driving circuit, the data line driving circuit or the like) is supplied to a ground power supply , constant potential source or the like which is supplied to the counter electrode 21 and the like.

また、容量線3bと走査線3aとは、同一のポリシリコン膜からなり、第1蓄積容量70aの第1誘電体膜2と画素スイッチング用TFT30の絶縁薄膜2とは、同一の高温酸化膜等からなり、第1蓄積容量電極1fと画素スイッチング用TFT30のチャネル領域1a'、低濃度ソース領域1b、低濃度ドレイン領域1c、高濃度ソース領域1d、高濃度ドレイン領域1e等とは、同一の半導体層1aからなる。 Further, the scanning line 3a and the capacitor line 3b, made of the same polysilicon film, and the insulating thin film 2 of the first dielectric layer 2 and the pixel switching TFT30 the first storage capacitor 70a, the same high-temperature oxide film and the like made, the channel region 1a of the first storage capacitor electrode 1f and the pixel switching TFT 30 ', lightly doped source region 1b, a lightly doped drain regions 1c, heavily doped source regions 1d, and heavily doped drain regions 1e and the like, the same semiconductor a layer 1a. このため、TFTアレイ基板10上に形成される積層構造を単純化でき、更に、後述の電気光学装置の製造方法において、同一の薄膜形成工程で容量線3b及び走査線3aを同時に形成でき、蓄積容量70aの第1誘電体膜及び絶縁薄膜2を同時に形成できる。 Thus, is formed on the TFT array substrate 10 can simplify laminate structure, further, in the method of manufacturing an electro-optical device described below, it can simultaneously form a capacitive line 3b and the scanning line 3a in the same thin film formation process, accumulation the can be simultaneously formed first dielectric film and the insulating thin film 2 of the capacitor 70a.

本実施形態では特に、バリア層80は、導電性の遮光膜からなる。 Particularly in this embodiment, the barrier layer 80 is made of a conductive light shielding film. 従って、バリア層80により、各画素開口領域を少なくとも部分的に規定することが可能となる。 Accordingly, the barrier layer 80, it is possible to define each pixel opening region, at least partially. また、バリア層80により、あるいはデータ線6a等の遮光性を有する配線のTFTアレイ基板10に形成された遮光性を有する膜との組み合わせで画素開口部を規定することにより、対向基板20側の第2遮光膜を省略することも可能である。 Moreover, by defining the barrier layer 80, or the pixel aperture in combination with a film having a light shielding property formed on the TFT array substrate 10 of the wiring having a light shielding property, such as the data lines 6a, the counter substrate 20 side it is also possible to omit the second light-shielding film. 対向基板20上の第2遮光膜23ではなく、TFTアレイ基板10上に内蔵遮光膜としてバリア層80設ける構成は、製造プロセスにおけるTFTアレイ基板10と対向基板20との位置ずれによって画素開口率の低下を招かない点で極めて有利である。 In the second light-shielding film 23 on the counter substrate 20 without the barrier layer 80 is provided configured as a built-in light-shielding film on the TFT array substrate 10, the pixel aperture ratio by misalignment between the TFT array substrate 10 and the counter substrate 20 in the manufacturing process it is extremely advantageous in that it does not lead to a loss.

尚、対向基板20上の第2遮光膜23は、主に入射光による液晶装置の温度上昇を抑える目的で、小さめ(幅狭)に形成して画素開口領域を規定しないように構成してもよい。 The second light-shielding film 23 on the counter substrate 20 is mainly for the purpose of suppressing the temperature rise of the liquid crystal device according to the incident light, be configured not to define the pixel opening region formed on the small (narrow) good. この場合、第2遮光膜23をAl膜等の反射率の高い材質で形成すれば、更に効率的に温度上昇を抑えることができる。 In this case, the second light-shielding film 23 be formed with a material having high reflectance of the Al film or the like, can be suppressed more effectively temperature rise. このように第2遮光膜23をTFTアレイ基板における遮光領域よりも小さめに形成しておけば、製造プロセスにおける両基板間の多少の位置ずれによっては画素開口領域が小さくならないで済む。 Thus the second light-shielding film 23 if in smaller form than the light shielding region in the TFT array substrate, need not become a pixel aperture region is small by slight positional deviation between the two substrates in the fabrication process.

遮光膜からなるバリア層80は、例えば、不透明な高融点金属であるTi、Cr、W、Ta、Mo及びPbのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。 Barrier layer 80 made of a light-shielding film, for example, a is an opaque refractory metal Ti, Cr, including W, Ta, at least one of Mo and Pb, a metal simple substance, an alloy, a metal silicide . このように構成すれば、バリア層80形成工程の後に行われる高温処理により、バリア層80が破壊されたり溶融しないようにできる。 According to this structure, the high-temperature treatment carried out after the barrier layer 80 formation step, it as a barrier layer 80 is not melted or destroyed.

更に、これらの高融点金属と画素電極9aを構成するITO膜とが接触してもイオン化率の違いで高融点金属が溶けてしまうことはないため、第2コンタクトホール8bを介してバリア層80及び画素電極9a間で良好に電気的な接続がとれる。 Furthermore, since the ITO film constituting these refractory metal and the pixel electrodes 9a are never melts refractory metals difference in ionization rate in contact, the barrier layer through a second contact hole 8b 80 and satisfactorily it can take electrical connection between the pixel electrodes 9a.

また本実施形態では特に、遮光膜からなるバリア層80は、図2に示すように、TFTアレイ基板10上における平面形状が相隣接するデータ線6a間を走査線3aに沿って伸び、各画素単位毎に島状に構成されている。 Particularly in this embodiment, the barrier layer 80 made of a light-shielding film, as shown in FIG. 2, extending along the between the data lines 6a that the planar shape of the TFT array substrate 10 on the adjacent phase to the scanning line 3a, each pixel It is configured in an island shape for each unit. これにより、遮光膜による応力の緩和を図ることができる。 Thus, it is possible to stress relaxation due to the light shielding film. また、画素開口領域の走査線3aに沿った辺の一部又は全部をバリア層80により規定することも可能である。 It is also possible to define the barrier layer 80 a part or all of the sides along the scanning line 3a in the pixel opening region. ここで具体的な回路設計に応じて走査線3a及びバリア層80間の寄生容量が問題となる場合は、本実施形態のように、走査線3a上にはバリア層80を設けることなく、容量線3bと画素電極9aとが隣接する側における画素開口領域の走査線3aに沿った辺をバリア層80により規定するのが好ましい。 Here if the parasitic capacitance between the scanning line 3a and the barrier layer 80 in accordance with the specific circuit design becomes a problem, as in this embodiment, without providing a barrier layer 80 on the scanning line 3a, capacitive preferably, to define the sides and the line 3b and the pixel electrodes 9a along the scanning line 3a in the pixel opening region in the adjacent side by the barrier layer 80. 或いは、具体的な回路設計に応じて走査線3a及びバリア層80間の寄生容量が問題とならないのであれば、バリア層80は、第2誘電体膜81を介して走査線3aに対向する位置にも形成されてよい。 Alternatively, if the parasitic capacitance between the scanning line 3a and the barrier layer 80 in accordance with the specific circuit design is not a problem, the barrier layer 80, the position facing the scanning line 3a through the second dielectric film 81 in may be formed as well. このように構成すれば、走査線3a及び容量線3bの両者を夫々少なくとも部分的に覆う遮光性のバリア層80により、画素開口領域の走査線3aに沿った辺のより多くの部分を規定することが可能となる。 According to this structure, the light-shielding barrier layer 80 which both the scanning line 3a and the capacitor line 3b, respectively, at least partially covering, defining a greater portion of the sides along the scanning line 3a in the pixel opening region it becomes possible. 言い換えれば、このように構成する場合には、走査線3a及びバリア層80の寄生容量が問題とならない程度に第2誘電体膜81を厚く構成するのが好ましい。 In other words, when such a configuration is preferred parasitic capacitance of the scanning line 3a and the barrier layer 80 constitutes thick second dielectric layer 81 to the extent that no problem is. 或いは、この寄生容量を小さく抑えるためには、バリア層80により、走査線3aを画素開口領域を規定するのに必要な領域だけ覆うのが好ましい。 Alternatively, in order to suppress the parasitic capacitance small, the barrier layer 80, preferably it covers only a region required scanning line 3a to define the pixel opening region.

尚、走査線3aと画素電極9aとが隣接する側(図2で下側)における画素開口領域の走査線3aに沿った辺については、第1遮光膜11aや第2遮光膜23により規定すればよい。 Note that the side where the scanning line 3a and the pixel electrodes 9a along the scanning line 3a in the pixel opening region in the adjacent side (lower side in FIG. 2), by defining the first light-shielding film 11a and the second light-shielding film 23 Bayoi. また、画素開口領域のデータ線6aに沿った辺については、Al等からなるデータ線6a或いは第1遮光膜11aや第2遮光膜23により規定すればよい。 Also, the sides along the data lines 6a of the pixel opening region may be defined by the data lines 6a or the first light-shielding film 11a and the second light-shielding film 23 made of Al or the like.

更に図2に示したように島状のバリア層80の走査線3a方向の各端部とデータ線6aの縁部とは、平面的に見て若干重なるように構成するのが好ましい。 Further the edge portion of each end portion and the data lines 6a of the scanning lines 3a direction of the barrier layer 80 of the island, as shown in FIG. 2, preferably configured to slightly overlap in plan view. このように構成すれば、両者間に入射光が透過するような隙間が生じないで済み、この部分における光抜け等の表示不良を防止できる。 According to this structure, requires not a gap, such as incident light therebetween is transmitted, thereby preventing a display failure such as light leakage in this part. ここで、データ線6aとバリア層80と第1遮光膜11aあるいは、データ線6aとバリア層80等の遮光性を有する膜により画素開口部を規定することが可能である。 Here, the data line 6a and the barrier layer 80 or the first light-shielding film 11a, it is possible to define the pixel opening by a film having a light shielding property, such as the data lines 6a and the barrier layer 80. このような場合、対向基板20に第2遮光膜23を形成しなくて済むため、対向基板20に第2遮光膜23を形成する工程を削減することが可能である。 In such a case, because it requires the counter substrate 20 without forming the second light-shielding film 23, it is possible to reduce the step of forming the second light-shielding film 23 on the counter substrate 20. 更に、対向基板20とTFTアレイ基板10とのアライメントずれによる画素開口率の低下やばらつきを防ぐことができる。 Furthermore, it is possible to prevent deterioration or variation of the pixel aperture ratio due to misalignment of the opposing substrate 20 and the TFT array substrate 10. また、対向基板20に第2遮光膜23を設ける場合は、TFTアレイ基板10とのアライメントずれを考慮して大きめに形成するが上述のようにデータ線6a、バリア層80等のTFTアレイ基板10側に形成された遮光性の膜により画素開口部を規定するため、精度よく画素開口部を規定することができ、対向基板20に設けた第2遮光膜23により画素開口部を決める場合に比べて開口率を向上させることができる。 In the case of providing a second light-shielding film 23 on the counter substrate 20, TFT array considering misalignment between the substrate 10 is slightly larger form but data lines 6a, as described above, TFT array substrate, such as a barrier layer 80 10 to define the pixel opening by light-shielding film formed on the side, it is possible to define precisely the pixel opening, as compared to when determining the pixel apertures by the second light-shielding film 23 provided on the counter substrate 20 it is possible to improve the aperture ratio Te.

以上説明したように本実施形態では特に、バリア層80が導電性の遮光膜からなるため様々な利点が得られるが、バリア層80を、高融点金属膜ではなく、例えば、リン等をドープした導電性のポリシリコン膜から構成してもよい。 Particularly in this embodiment, as described above, it is obtained many advantages for barrier layer 80 is formed of a conductive light shielding film, the barrier layer 80, rather than the high melting point metal film, for example, doped with phosphorus or the like a conductive polysilicon film may be formed. このように構成すれば、バリア層80は、遮光膜としての機能は発揮しないが、蓄積容量70を増加させる機能及びバリア層本来の中継機能は十分に発揮し得る。 According to this structure, the barrier layer 80 is not exert functions as a light shielding film, functions to increase the storage capacitor 70 and the barrier layer intrinsic relay function can sufficiently exhibited. 更に、第2層間絶縁膜4との間で熱等によるストレスが発生しにくくなるので、バリア層80及びその周辺におけるクラック防止に役立つ。 Furthermore, since the stress due to heat or the like hardly occurs between the second interlayer insulating film 4, it helps prevent cracks in the barrier layer 80 and its vicinity. 他方、画素開口領域を規定するための遮光については、第1遮光膜11aや第2遮光膜23により別途行えばよい。 On the other hand, for the light shielding for defining a pixel opening region, it may be performed separately by the first light-shielding film 11a and the second light-shielding film 23.

また、本実施形態では、TFT30の下側に形成される第1遮光膜11aにより画素開口領域の一部又は全部を規定してもよい。 Further, in the present embodiment may define part or all of the pixel opening region by the first light shielding film 11a which is formed on the lower side of the TFT 30. 例えば、第1遮光膜11aを、図2において平面的に見てバリア層80の脇に並べるか若干重なるように並べれば、これらの第1遮光膜11a及びバリア層80により、画素開口領域の走査線3aに沿った辺を規定できる。 For example, the first light shielding film 11a, if we lined up so as to overlap slightly or arranged beside the barrier layer 80 in plan view in FIG. 2, these first light-shielding layer 11a and the barrier layer 80, the scanning of the pixel opening region You can define the sides along the line 3a.

本実施形態では特に、図2及び図3に示されるように第1コンタクトホール8aと第2コンタクトホール8bとは、TFTアレイ基板10上における相異なった平面位置に開孔されている。 Particularly in this embodiment, the first contact hole 8a and the second contact hole 8b as shown in Figures 2 and 3, are opened in a phase different planes positioned in the TFT array substrate 10 on. 従って、これら第1コンタクトホール8a及び第2コンタクトホール8bが開孔された平面位置に発生する凹凸が、相重なって凹凸が増幅する事態を回避できる。 Thus, unevenness of these first contact hole 8a and the second contact hole 8b is generated in apertured planar position, it is possible to avoid the situation where uneven overlapping phases are amplified. よって、これらのコンタクトホールにおける良好に電気的な接続が期待できる。 Therefore, it is expected good electrical connection in these contact holes.

尚、コンタクトホール8a、8b及び5の平面形状は、円形や四角形或いはその他の多角形状等でもよいが、円形は特にコンタクトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。 The planar shape of the contact holes 8a, 8b and 5 may be circular or square, or other polygonal shape, circular in particular helps prevent cracks in the interlayer insulating film or the like around the contact hole. そして、良好に電気的な接続を得るために、ドライエッチング後にウエットエッチングを行って、これらのコンタクトホール8a、8b及び5に夫々若干のテーパを付けることが好ましい。 Then, in order to obtain a good electrical connection, by performing the wet etching after dry etching, the contact holes 8a, it is preferable to attach each slightly tapered to 8b and 5.

(電気光学装置の第1実施形態における製造プロセス) (Manufacturing process in the first embodiment of the electro-optical device)
次に、以上のような構成を持つ実施形態における液晶装置の製造プロセスについて、図4から図7を参照して説明する。 Next, a manufacturing process of the liquid crystal device in the embodiment with the above configuration will be described with reference to FIGS. 4-7. 尚、図4から図7は各工程におけるTFTアレイ基板側の各層を、図3と同様に図2のA−A'断面に対応させて示す工程図である。 Incidentally, FIGS. 4-7 are process diagrams showing the layers of the TFT array substrate in each step, so as to correspond to A-A 'cross section of the FIG. 2 similarly to FIG.

先ず図4の工程(1)に示すように、石英基板、ハードガラス、シリコン基板等のTFTアレイ基板10を用意する。 First, as shown in FIG. 4 step (1), is prepared a quartz substrate, a hard glass, the TFT array substrate 10 such as a silicon substrate. ここで、好ましくはN 2 (窒素)等の不活性ガス雰囲気且つ約900〜1300℃の高温で熱処理し、後に実施される高温プロセスにおけるTFTアレイ基板10に生じる歪みが少なくなるように前処理しておく。 Here, preferably N 2 was heat treated in an inert gas atmosphere and a high temperature of about 900 to 1300 ° C. of (nitrogen) or the like, distortion is so pretreated less occurring TFT array substrate 10 in a high-temperature process to be performed after to keep. 即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にTFTアレイ基板10を同じ温度かそれ以上の温度で熱処理しておく。 That is, in accordance with the temperature being high-temperature treatment at the highest temperature in the manufacturing process, previously have heat-treating the TFT array substrate 10 at the same temperature or higher temperatures. そして、このように処理されたTFTアレイ基板10の全面に、Ti、Cr、W、Ta、Mo及びPb等の金属や金属シリサイド等の金属合金膜を、スパッタリング等により、100〜500nm程度の膜厚、好ましくは約200nmの膜厚の遮光膜11を形成する。 Then, the entire surface of the TFT array substrate 10 which has been treated in this manner, Ti, Cr, W, Ta, a metal alloy film such as a metal or metal silicide such as Mo and Pb, by sputtering or the like, 100 to 500 nm of about film thickness, preferably to form a light-shielding film 11 having a thickness of about 200 nm. 尚、遮光膜11上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。 Incidentally, on the light shielding film 11, an antireflection film of a polysilicon film or the like in order to relieve the surface reflection may be formed.

次に工程(2)に示すように、該形成された遮光膜11上にフォトリソグラフィ工程により第1遮光膜11aのパターン(図2参照)に対応するレジストマスクを形成し、該レジストマスクを介して遮光膜11に対しエッチングを行うことにより、第1遮光膜11aを形成する。 Next, as shown in step (2), a resist mask corresponding to the pattern of the first light-shielding film 11a by a photolithography process (see FIG. 2) on the light shielding film 11 which is the form, via the resist mask by performing the etching to the light-shielding film 11 Te, to form the first light shielding film 11a.

次に工程(3)に示すように、第1遮光膜11aの上に、例えば、常圧又は減圧CVD法等によりTEOS(テトラ・エチル・オルソ・シリケート)ガス、TEB(テトラ・エチル・ボートレート)ガス、TMOP(テトラ・メチル・オキシ・フォスレート)ガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜12を形成する。 Next, as shown in step (3), on the first light-shielding film 11a, for example, atmospheric or TEOS by low pressure CVD method or the like (tetraethyl orthosilicate) gas, TEB (tetraethyl boat rate ) gas, using a TMOP (tetramethyl oxy Foss rate) gas or the like, to form NSG, PSG, BSG, silicate glass film such as BPSG, a base insulating film 12 made of silicon nitride film and a silicon oxide film or the like . この下地絶縁膜12の膜厚は、例えば、約500〜2000nmとする。 The film thickness of the underlying insulating film 12 is, for example, about 500-2000 nm. 尚、TFTアレイ基板10裏面からの戻り光が問題にならない場合は、第1遮光膜11aを形成する必要はない。 Incidentally, if the return light from the back surface TFT array substrate 10 is not a problem, it is not necessary to form the first light shielding film 11a.

次に工程(4)に示すように、下地絶縁膜12の上に、約450〜550℃、好ましくは約500℃の比較的低温環境中で、流量約400〜600cc/minのモノシランガス、ジシランガス等を用いた減圧CVD(例えば、圧力約20〜40PaのCVD)により、アモルファスシリコン膜を形成する。 Next, as shown in step (4), on the underlying insulating film 12, about 450 to 550 ° C., preferably at a relatively low temperature environment of about 500 ° C., a flow rate of about 400~600cc / min of monosilane, disilane, etc. vacuum CVD (e.g., a pressure CVD about 20~40Pa) with a, to form an amorphous silicon film. その後、窒素雰囲気中で、約600〜700℃にて約1〜10時間、好ましくは、4〜6時間の熱処理を施すことにより、ポリシリコン膜1を約50〜200nmの厚さ、好ましくは約100nmの厚さとなるまで固相成長させる。 Then, in a nitrogen atmosphere, about 1 to 10 hours at about 600 to 700 ° C., preferably, by heat treatment of 4-6 hours, a polysilicon film about one 50~200nm thick, preferably about is solid phase grown to a thickness of 100 nm. 固相成長させる方法としては、RTA(Rapid Thermal Anneal)を使った熱処理でも良いし、エキシマレーザー等を用いたレーザー熱処理でも良い。 As a method for solid phase growth may be a heat treatment using RTA (Rapid Thermal Anneal), it may be a laser heat treatment using the excimer laser.

この際、図3に示した画素スイッチング用TFT30として、nチャネル型の画素スイッチング用TFT30を作成する場合には、当該チャネル領域にSb(アンチモン)、As(砒素)、P(リン)などのV族元素の不純物を僅かにイオン注入等によりドープしても良い。 At this time, as pixel switching TFT30 shown in FIG. 3, to create a n-channel pixel switching TFT30 is, V such in the channel region Sb (antimony), As (arsenic), P (phosphorus) the impurities of the family element may be doped with a slight ion implantation or the like. また、画素スイッチング用TFT30をpチャネル型とする場合には、B(ボロン)、Ga(ガリウム)、In(インジウム)などのIII族元素の不純物を僅かにイオン注入等によりドープしても良い。 Further, in the case of the pixel switching TFT30 the p-channel type, B (boron), Ga (gallium), an In (indium) may be doped with impurities to slightly ion implantation of group III element, such as. 尚、アモルファスシリコン膜を経ないで、減圧CVD法等によりポリシリコン膜1を直接形成しても良い。 Incidentally, without passing through the amorphous silicon film, a polysilicon film 1 may be directly formed by low pressure CVD or the like. 或いは、減圧CVD法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化し、その後熱処理等により再結晶化させてポリシリコン膜1を形成しても良い。 Alternatively, once amorphized by implanting silicon ions into the polysilicon film deposited by low pressure CVD method or the like, may be recrystallized by subsequent heat treatment or the like be formed polysilicon film 1.

次に工程(5)に示すように、フォトリソグラフィ工程、エッチング工程等により、図2に示した如き所定パターンを有する半導体層1aを形成する。 Next, as shown in step (5), a photolithography process, an etching process or the like to form a semiconductor layer 1a having a predetermined pattern such as shown in FIG.

次に工程(6)に示すように、画素スイッチング用TFT30を構成する半導体層1aを約900〜1300℃の温度、好ましくは約1000℃の温度により熱酸化することにより、約30nmの比較的薄い厚さの熱酸化シリコン膜2aを形成し、更に工程(7)に示すように、減圧CVD法等により高温酸化シリコン膜(HTO膜)や窒化シリコン膜からなる絶縁膜2bを約50nmの比較的薄い厚さに堆積し、熱酸化シリコン膜2a及び絶縁膜2bを含む多層構造を持つ画素スイッチング用TFT30の絶縁薄膜2と共に蓄積容量形成用の第1誘電体膜2を同時に形成する。 Next, as shown in step (6), the temperature of the semiconductor layer 1a from about 900 to 1300 ° C. which constitutes the pixel switching TFT 30, by thermally oxidizing the preferably at a temperature of about 1000 ° C., of about 30nm relatively thin the thermal silicon oxide film 2a having a thickness of was formed, as further shown in step (7), the high-temperature silicon oxide film by low pressure CVD method or the like (HTO film) or a silicon nitride film insulating layer 2b relatively about 50nm depositing a thin thickness, at the same time to form the first dielectric layer 2 for storage capacitor formed together with the insulating thin film 2 of the pixel switching TFT30 having a multilayer structure including a thermally oxidized silicon film 2a and the insulating film 2b. この結果、半導体層1aの厚さは、約30〜150nmの厚さ、好ましくは約35〜50nmの厚さとなり、絶縁薄膜(第1誘電体膜)2の厚さは、約20〜150nmの厚さ、好ましくは約30〜100nmの厚さとなる。 As a result, the thickness of the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably becomes a thickness of about 35~50Nm, thin insulating film (first dielectric film) 2 thick, of about 20~150nm thickness, preferably a thickness of about 30 to 100 nm. このように高温熱酸化時間を短くすることにより、特に8インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。 By thus shorten the high temperature thermal oxidation time, it is possible to prevent warping due to heat, particularly when using a large substrate of about 8 inches. 但し、ポリシリコン膜1を熱酸化することのみにより、単一層構造を持つ絶縁薄膜2を形成してもよい。 However, the polysilicon film 1 merely by thermal oxidation, may be an insulating thin film 2 having a single layer structure.

次に工程(8)に示すように、フォトリソグラフィ工程、エッチング工程等によりレジスト層500を第1蓄積容量電極1fとなる部分を除く半導体層1a上に形成した後、例えばPイオンをドーズ量約3×10 12 /cm 2でドープして、第1蓄積容量電極1fを低抵抗化しても良い。 Next, as shown in step (8), a photolithography process after forming on the semiconductor layer 1a, except for the portion of the resist layer 500 as a first storage capacitor electrode 1f by etching process or the like, for example, a dose of about P ions doped with 3 × 10 12 / cm 2, may be the first storage capacitor electrode 1f low resistance.

次に工程(9)に示すように、レジスト層500を除去した後、減圧CVD法等によりポリシリコン膜3を堆積し、更にPを熱拡散し、ポリシリコン膜3を導電化する。 Next, as shown in step (9), after removing the resist layer 500 by a reduced pressure CVD method or the like is deposited a polysilicon film 3, further thermally diffusing P, and is conductive polysilicon film 3. 又は、Pイオンをポリシリコン膜3の成膜と同時に導入したドープトポリシリコン膜を用いてもよい。 Or it may be used doped polysilicon film introduced simultaneously with the formation of the polysilicon film 3 and P ions. ポリシリコン膜3の膜厚は、約100〜500nmの厚さ、好ましくは約300nmに堆積する。 Thickness of the polysilicon film 3 has a thickness of about 100 to 500 nm, preferably deposited to approximately 300 nm.

次に図5の工程(10)に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図2に示した如き所定パターンの走査線3aと共に容量線3bを形成する。 Next, as shown in step (10) in FIG. 5, a photolithography process using a resist mask, an etching process or the like, to form the capacitor line 3b with the scanning line 3a with a predetermined pattern such as shown in FIG. 走査線3a及び容量線3bは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。 Scanning line 3a and the capacitor line 3b may be formed of a metal alloy film such as a refractory metal or metal silicide may be a multilayer wiring in combination with a polysilicon film or the like.

次に工程(11)に示すように、図3に示した画素スイッチング用TFT30をLDD構造を持つnチャネル型のTFTとする場合、半導体層1aに、先ず低濃度ソース領域1b及び低濃度ドレイン領域1cを形成するために、走査線3aの一部であるゲート電極をマスクとして、PなどのV族元素の不純物を低濃度で(例えば、Pイオンを1〜3×10 13 /cm 2のドーズ量にて)ドープする。 Next, as shown in step (11), if the n-channel type TFT with an LDD structure pixel switching TFT30 shown in FIG. 3, the semiconductor layer 1a, first lightly doped source region 1b and the lightly doped drain region to form the 1c, and the gate electrode is a part of the scanning line 3a as a mask, impurities of a group V element such as P low concentration (e.g., the P ions 1~3 × 10 13 / cm 2 dose the amount at) doping. これにより走査線3a下の半導体層1aはチャネル領域1a'となる。 Thus, a semiconductor layer 1a under the scanning line 3a serves as a channel region 1a '.

次に工程(12)に示すように、画素スイッチング用TFT30を構成する高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、走査線3aよりも幅の広いマスクでレジスト層600を走査線3a上に形成した後、同じくPなどのV族元素の不純物を高濃度で(例えば、Pイオンを1〜3×10 15 /cm 2のドーズ量にて)ドープする。 Next, as shown in step (12), in order to form a high-concentration source region 1d and the heavily doped drain region 1e constituting the pixel switching TFT 30, the scanning of the resist layer 600 with a wide mask width than the scanning line 3a after formed on the line 3a, also at high concentration impurity group V element such as P (for example, at a dose of P ions 1~3 × 10 15 / cm 2) is doped. また、画素スイッチング用TFT30をpチャネル型とする場合、半導体層1aに、低濃度ソース領域1b及び低濃度ドレイン領域1c並びに高濃度ソース領域1d及び高濃度ドレイン領域1eを形成するために、BなどのIII族元素の不純物を用いてドープする。 In the case of the pixel switching TFT30 the p-channel type, the semiconductor layer 1a, in order to form a lightly doped source region 1b and the lightly doped drain region 1c, a heavily doped source region 1d and the heavily doped drain region 1e, B, etc. It is doped with a group III element impurities. 尚、例えば、低濃度のドープを行わずに、オフセット構造のTFTとしてもよく、走査線3aをマスクとして、Pイオン、Bイオン等を用いたイオン注入技術によりセルフアライン型のTFTとしてもよい。 Incidentally, for example, without a low concentration of doping may be TFT of offset structure, the scanning line 3a as a mask, P ions may be self-aligned type TFT by an ion implantation technique using a B ion. この不純物のドープにより容量線3b及び走査線3aも更に低抵抗化される。 Capacitance line 3b and the scanning line 3a by doping of the impurities is further lower resistance.

尚、これらのTFT30の素子形成工程と並行して、nチャネル型TFT及びpチャネル型TFTから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路をTFTアレイ基板10上の周辺部に形成してもよい。 In parallel with these TFT30 element formation step, n-channel type TFT and the data line driving circuit having a complementary structure composed of p-channel type TFT, TFT array substrate peripheral circuits such as the scanning line driving circuit 10 it may be formed in the peripheral portion of the upper. このように、本実施形態において画素スイッチング用TFT30を構成する半導体層1aをポリシリコン膜で形成すれば、画素スイッチング用TFT30の形成時にほぼ同一工程で、周辺回路を形成することができ、製造上有利である。 Thus, by forming the semiconductor layer 1a constituting the pixel switching TFT 30 in this embodiment of a polysilicon layer, at substantially the same steps in the formation of the pixel switching TFT 30, it is possible to form the peripheral circuits, the manufacturing it is advantageous.

次に工程(13)に示すように、レジスト層600を除去した後、容量線3b及び走査線3a並びに絶縁薄膜(第1誘電体膜)2上に、減圧CVD法、プラズマCVD法等により高温酸化シリコン膜(HTO膜)や窒化シリコン膜からなる第1層間絶縁膜81を10nm以上200nm以下の比較的薄い厚さに堆積する。 Next, as shown in step (13), after removing the resist layer 600, a high temperature on the capacitance line 3b and the scanning line 3a and the insulating film (first dielectric film) 2, a reduced pressure CVD method, a plasma CVD method or the like depositing a first interlayer insulating film 81 made of silicon oxide film (HTO film) or a silicon nitride film below the relatively small thickness 200nm or more 10 nm. 但し、前述のように、第1層間絶縁膜81は、多層膜から構成してもよいし、一般にTFTの絶縁薄膜を形成するのに用いられる各種の公知技術により、第1層間絶縁膜81を形成可能である。 However, as described above, the first interlayer insulating film 81 may be composed of a multilayer film, typically by a variety of known techniques used to form the insulating thin film of TFT, a first interlayer insulating film 81 It can be formed. 第1層間絶縁膜81の場合には、第2層間絶縁膜4の場合のように余り薄くするとデータ線6a及び走査線3a間の寄生容量が大きくなってしまうことはなく、またTFT30における絶縁薄膜2のように余り薄く構成するとトンネル効果等の特異現象が発生することもない。 In the case of the first interlayer insulating film 81 is not that the parasitic capacitance between too thin to the data lines 6a and the scanning line 3a as in the case of the second interlayer insulating film 4 becomes large, and the insulation in the TFT30 film nor specific phenomena such as tunneling If too thin configured as 2 occurs. また、第1層間絶縁膜81は、容量線の一部である第2蓄積容量電極とバリア層80の間で、第2誘電体膜として機能する。 The first interlayer insulating film 81, between the second storage capacitor electrode and the barrier layer 80 which is part of the capacitor line, functions as a second dielectric film. そして、第2誘電体膜81を薄くする程、第2蓄積容量70bは大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、絶縁薄膜2よりも薄い50nm以下の厚みを持つ極薄い絶縁膜となるように第2誘電体膜81を形成すると本実施形態の効果を増大させることができる。 Then, the thinner the second dielectric film 81, since the second storage capacitor 70b becomes larger, eventually, on the condition that there will be no defects such as film breakage, with a thin 50nm or less thick than the insulating film 2 it is possible to increase the effect of the present embodiment to form a second dielectric layer 81 so as to be very thin insulating film.

次に工程(14)に示すように、バリア層80と高濃度ドレイン領域1eとを電気的に接続するためのコンタクトホール8aを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。 Next, as shown in step (14) forming a contact hole 8a for electrically connecting the barrier layer 80 and the heavily doped drain region 1e, reactive ion etching, dry etching such as reactive ion beam etching to. このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール8aを開孔可能である。 Such dry etching has high directivity, it is possible the contact hole 8a of smaller diameter. 或いは、コンタクトホール8aが半導体層1aを突き抜けるのを防止するのに有利なウエットエッチングを併用してもよい。 Alternatively, it may be used in combination advantageous wet etching to prevent the contact hole 8a is penetrating the semiconductor layer 1a. このウエットエッチングは、コンタクトホール8aに対し、より良好に電気的な接続をとるためのテーパを付与する観点からも有効である。 The wet etching, with respect to the contact hole 8a, which is also effective from the viewpoint of imparting a taper to take better electrical connection.

次に工程(15)に示すように、第1層間絶縁膜81及びコンタクトホール8aを介して覗く高濃度ドレイン領域1eの全面に、Ti、Cr、W、Ta、Mo及びPb等の金属や金属シリサイド等の金属合金膜をスパッタリング等により堆積して、50〜500nm程度の膜厚の導電膜80'を形成する。 Next, as shown in step (15), on the entire surface of the heavily doped drain region 1e peek through the first interlayer insulating film 81 and contact holes 8a, Ti, Cr, W, Ta, metals or metals such as Mo and Pb the metal alloy film of silicide is deposited by sputtering or the like, a conductive film 80 having a thickness of about 50 to 500 nm '. 50nm程度の厚みがあれば、後に第2コンタクトホール8bを開孔する時に突き抜ける可能性は殆どない。 If there is 50nm thickness of about possibility hardly penetrates when opening the second contact hole 8b after. 尚、この導電膜80'上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。 Incidentally, on the conductive film 80 'may be formed an anti-reflection film of the polysilicon film or the like in order to relieve the surface reflection. また、導電膜80'は応力緩和のためにドープトポリシリコン膜等を用いても良い。 The conductive film 80 'may be used doped polysilicon film or the like for stress relief. この際、下層にドープトポリシリコン膜(導電性のポリシリコン膜)を用いて上層に金属膜を用いて2層以上の積層された導電膜80'を形成してもよい。 In this case, it may be formed doped polysilicon film (conductive polysilicon film) conductive 80 stacked in two or more layers using a metal film as an upper layer by using a 'in the lower layer. また、2層のポリシリコン膜の間に金属膜を挟んで3層としてもよい。 The metal film may be a three-layer sandwich of between polysilicon film two layers. このように、導電膜80'と高濃度ドレイン領域1eとを電気的に接続する際に、同じポリシリコン膜で形成すると、コンタクト抵抗を大幅に低減することができる。 Thus, when electrically connecting the conductive film 80 'and the heavily doped drain region 1e, to form the same polysilicon film, it is possible to greatly reduce the contact resistance.

次に図6の工程(16)に示すように、該形成された導電膜80'上にフォトリソグラフィによりバリア層80のパターン(図2参照)に対応するレジストマスクを形成し、該レジストマスクを介して導電膜80'に対しエッチングを行うことにより、第3蓄積容量電極を含むバリア層80を形成する。 Next, as shown in step of FIG. 6 (16), a resist mask corresponding to the pattern of the barrier layer 80 by photolithography on the conductive film 80 'which is the formed (see FIG. 2), the resist mask by etching to the conductive film 80 'through, a barrier layer 80 comprising a third storage capacitor electrode.

次に工程(17)に示すように、第1層間絶縁膜81及びバリア層80を覆うように、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第2層間絶縁膜4を形成する。 Next, as shown in step (17), so as to cover the first interlayer insulating film 81 and the barrier layer 80, for example, atmospheric pressure or by using a low pressure CVD method or TEOS gas or the like, NSG, PSG, BSG, BPSG, etc. silicate glass film, a second interlayer insulating film 4 made of a silicon nitride film or a silicon oxide film or the like. 第2層間絶縁膜4の膜厚は、約500〜1500nmが好ましい。 The thickness of the second interlayer insulating film 4 is about 500~1500nm are preferred. 第2層間絶縁膜4の膜厚が500nm以上あれば、データ線6a及び走査線3a間における寄生容量は余り又は殆ど問題とならない。 If the thickness of the second interlayer insulating film 4 is 500nm or more, the parasitic capacitance between the data lines 6a and the scanning line 3a is not a much or little problem.

次に工程(18)の段階で、高濃度ソース領域1d及び高濃度ドレイン領域1eを活性化するために約1000℃の熱処理を20分程度行った後、データ線6aに対するコンタクトホール5を開孔する。 Then at the stage of step (18), after the heat treatment at about 1000 ° C. was performed for about 20 minutes in order to activate the heavily doped source region 1d and the heavily doped drain region 1e, a contact hole 5 to the data line 6a to. また、走査線3aや容量線3bをTFTアレイ基板10の周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール5と同一の工程により第2層間絶縁膜4に開孔することができる。 Also, a contact hole for connecting the wires (not shown) the scanning line 3a and the capacitor line 3b in the peripheral region of the TFT array substrate 10, to be opened in the second interlayer insulating film 4 by the contact hole 5 and the same process it can.

次に、工程(19)に示すように、第2層間絶縁膜4の上に、スパッタリング等により、遮光性のAl等の低抵抗金属や金属シリサイド等を金属膜6として、約100〜500nmの厚さ、好ましくは約300nmに堆積する。 Next, as shown in step (19), on the second interlayer insulating film 4 by sputtering or the like, a low resistance metal or metal silicide such as Al of the light-shielding metal film 6, approximately 100~500nm thickness, preferably deposited to approximately 300 nm.

次に工程(20)に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線6aを形成する。 Next, as shown in step (20), a photolithography process, an etching process or the like, to form the data line 6a.

次に図7の工程(21)に示すように、データ線6a上を覆うように、例えば、常圧又は減圧CVD法やTEOSガス等を用いて、NSG、PSG、BSG、BPSGなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第3層間絶縁膜7を形成する。 Next, as shown in step of FIG. 7 (21), so as to cover the data lines 6a, for example, atmospheric pressure or by using a low pressure CVD method or TEOS gas or the like, NSG, PSG, BSG, silicate glass such as BPSG film, a third interlayer insulating film 7 made of a silicon nitride film or a silicon oxide film or the like. 第3層間絶縁膜7の膜厚は、約500〜1500nmが好ましい。 The thickness of the third interlayer insulating film 7 is about 500~1500nm are preferred.

次に工程(22)に示すように、画素電極9aとバリア層80とを電気的に接続するためのコンタクトホール8bを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。 Next, as shown in step (22), a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80, reactive ion etching, is formed by dry etching such as reactive ion beam etching. また、テーパ状にするためにウエットエッチングを用いても良い。 Also, wet etching may be used to tapered.

次に工程(23)に示すように、第3層間絶縁膜7の上に、スパッタリング等により、ITO膜等の透明導電性薄膜9を、約50〜200nmの厚さに堆積し、更に工程(24)に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極9aを形成する。 Next, as shown in step (23), on the third interlayer insulating film 7, by sputtering or the like, a transparent conductive thin film 9, such as an ITO film, is deposited to a thickness of about 50 to 200 nm, further process ( as shown in 24), a photolithography process, an etching process or the like, to form the pixel electrode 9a. 尚、当該液晶装置を反射型の液晶装置に用いる場合には、Al等の反射率の高い不透明な材料から画素電極9aを形成してもよい。 In the case of using the liquid crystal device in the reflection type liquid crystal device may form the pixel electrode 9a from a high opaque reflective material such as Al.

続いて、画素電極9aの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜16(図3参照)が形成される。 Subsequently, after applying the coating liquid for alignment film of polyimide on the pixel electrode 9a, by such rubbed in and the predetermined direction to have a predetermined pretilt angle, the alignment film 16 (see FIG. 3) There is formed.

他方、図3に示した対向基板20については、ガラス基板等が先ず用意され、第2遮光膜23及び後述する額縁としての第3遮光膜が、例えば金属クロムをスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。 On the other hand, the counter substrate 20 shown in FIG. 3, is prepared a glass substrate or the like is first third light-blocking film serving as a frame of the second light-shielding film 23 and described later, after the sputtering, for example, chromium metal, a photolithography process, It is formed through an etching process. 尚、これらの第2及び第3遮光膜は、Cr、Ni、Alなどの金属材料の他、カーボンやTiをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。 Incidentally, these second and third light shielding film, Cr, Ni, other metal materials such as Al, may be formed of a material such as resin black in which carbon is dispersed and Ti in the photoresist. 尚、TFTアレイ基板10上で、データ線6a、バリア層80、第1遮光膜11a等で遮光領域を規定すれば、対向基板20上の第2遮光膜23や第3遮光膜を省くことができる。 Incidentally, on the TFT array substrate 10, the data lines 6a, the barrier layer 80, if defining a shielding region in the first light-shielding film 11a, etc., is possible to omit the second light-shielding film 23 and the third light shielding film on the counter substrate 20 it can.

その後、対向基板20の全面にスパッタリング等により、ITO等の透明導電性薄膜を、約50〜200nmの厚さに堆積することにより、対向電極21を形成する。 Thereafter, by sputtering or the like on the entire surface of the counter substrate 20, a transparent conductive thin film of ITO or the like, by depositing a thickness of about 50 to 200 nm, to form a counter electrode 21. 更に、対向電極21の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜22(図3参照)が形成される。 Further, after applying the coating liquid for alignment film of polyimide on the entire surface of the counter electrode 21, by such rubbed with and a predetermined direction to have a predetermined pretilt angle, the alignment film 22 (see FIG. 3) It is formed.

最後に、上述のように各層が形成されたTFTアレイ基板10と対向基板20とは、配向膜16及び22が対面するように後述するシール材により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層50が形成される。 Finally, the TFT array substrate 10 and the counter substrate 20 each layer is formed as described above, bonded by a sealing material which alignment films 16 and 22 are described below so as to face, by vacuum suction or the like, between the two substrates the space, the liquid crystal, for example by mixing a plurality of types of nematic liquid crystal are attracted, the liquid crystal layer 50 of a predetermined thickness is formed.

(電気光学装置の第2実施形態) (Second embodiment of an electro-optical device)
本発明による電気光学装置の第2実施形態である液晶装置の構成について、図8及び図9を参照して説明する。 The configuration of the liquid crystal device according to a second embodiment of the electro-optical device according to the present invention will be described with reference to FIGS. 図8は、データ線、走査線、画素電極、遮光膜等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図であり、図9は、図8のB−B'断面図である。 8, data lines, scanning lines, pixel electrodes, a plan view of a plurality of pixel groups adjacent to each of the light-shielding film such as a TFT array substrate is formed, Fig. 9, B-B 'sectional view of FIG. 8 it is. 尚、図8及び図9に示した第2実施形態において図2及び図3に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。 Incidentally, the same components as the first embodiment shown in FIGS. 2 and 3 in the second embodiment shown in FIGS. 8 and 9, the same reference numerals, and a description thereof will be omitted. また、図9においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。 Further, in FIG. 9, to a size capable of being identified layers and members in the drawings are different scales for each layer and each member.

図8及び図9において、第2実施形態では第1実施形態とは異なり、第1遮光膜11bがTFTアレイ基板10側から見て走査線3a、容量線3b及びデータ線6aを覆うように即ち、各画素を囲む格子状の非開口領域の全域に設けられている。 8 and 9, in the second embodiment differs from the first embodiment, the first light shielding film 11b is the scanning line 3a as viewed from the TFT array substrate 10 side, to cover the capacitance line 3b and the data lines 6a i.e. is provided over the entire region of the lattice-shaped non-opening region surrounding each pixel. 更に、下地絶縁膜12には、容量線3bと第1遮光膜11bとを電気的に接続するコンタクトホール15が設けられている。 Furthermore, the base insulating film 12, contact holes 15 for electrically connecting is provided a capacitance line 3b and the first light shielding film 11b. 容量線3b及び第1遮光膜11bは、基板周辺領域において、定電位配線に接続されている。 Capacitance line 3b and the first light shielding film 11b, in the substrate peripheral region is connected to the constant potential wiring. その他の構成については第1実施形態の場合と同様である。 Other configurations are the same as in the first embodiment.

従って、第2実施形態によれば、第1遮光膜11bは、画素開口領域を規定する機能と共に容量線3bの定電位配線又は冗長配線としての機能を有するだけでなく、容量線自体の抵抗を下げることができ、画質品位を向上させる。 Therefore, according to the second embodiment, the first light shielding film 11b has not only a function as a constant-potential wiring or redundant wiring of the capacitor line 3b with the ability to define a pixel opening region, the resistance of the capacitor line itself It can be reduced, thereby improving the image quality. このように構成すれば、第1遮光膜11b単独で画素開口領域を規定することが可能となる。 With this configuration, it is possible to define the pixel opening region in the first light shielding film 11b alone. 更に、容量線3b及び第1遮光膜11bの電位を同一の一定電位にでき、容量線3bや第1遮光膜11bにおける電位揺れによる画像信号やTFT30への悪影響を低減できる。 Furthermore, can the potential of the capacitor line 3b, and the first light shielding film 11b at the same constant potential, can be reduced an adverse effect on the image signal and TFT30 by the potential swing of the capacitance line 3b and the first light shielding film 11b. また、第1遮光膜11bと半導体層1aの間に介在する下地絶縁膜12を誘電体膜とし、更に蓄積容量を付加することができる。 Further, a base insulating film 12 interposed between the first light-shielding film 11b and the semiconductor layer 1a as a dielectric film, can be further added to the storage capacitor.

また、第1遮光膜11bを容量線として代用すれば、走査線3aと同一工程で形成される容量線3bは、各画素単位毎に蓄積容量電極として島状に設けてもよい。 Also, if substituted the first light shielding film 11b as a capacitor line, the capacitor line 3b which is formed by the scanning lines 3a and the same process may be provided in an island shape as a storage capacitor electrode for each pixel. このように構成することで、画素開口率を向上することが可能となる。 With such a configuration, it is possible to improve the pixel aperture ratio.

尚、このような第1遮光膜11bは、第1実施形態における製造プロセス中、工程(2)におけるレジストマスクのパターンを変更すれば形成できる。 In addition, the first light shielding film 11b during the manufacturing process in the first embodiment, can be formed by changing the pattern of the resist mask in the step (2). また、コンタクトホール15は、第1実施形態における製造プロセス中、工程(8)と工程(9)の間に、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングやウエットエッチングを施すことにより開孔すればよい。 Further, the contact holes 15 during the manufacturing process in the first embodiment, during step (8) and the step (9), reactive ion etching, by performing dry etching or wet etching such as reactive ion beam etching it may be opening.

(電気光学装置の第3実施形態) (Third Embodiment of an electro-optical device)
本発明による電気光学装置の第3実施形態である液晶装置の構成について、図10を参照して説明する。 The configuration of the liquid crystal device according to a third embodiment of the electro-optical device according to the present invention will be described with reference to FIG. 10. 図10は、第2実施形態における図8の平面図のB−B'断面に対応する第3実施形態の断面図である。 Figure 10 is a cross-sectional view of a third embodiment corresponding to cross section B-B 'of the plan view of FIG. 8 in the second embodiment. 尚、図10に示した第3実施形態において図8に示した第2実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。 Incidentally, the same components as the second embodiment shown in FIG. 8 in the third embodiment shown in FIG. 10, the same reference numerals, and a description thereof will be omitted. また、図10においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。 Further, in FIG. 10, to a size capable of recognizing layers and members in the drawings are different scales for each layer and each member.

図10において、第3実施形態では第2実施形態とは異なり、第3層間絶縁膜7'は、上側表面が平坦に形成されている。 10, in the third embodiment differs from the second embodiment, the third interlayer insulating film 7 ', the upper surface is formed flat. この結果、第3層間絶縁膜7'を下地膜とする画素電極9a及び配向膜16も平坦化されている。 As a result, the pixel electrodes 9a and the alignment film 16 to the third interlayer insulating film 7 'and the base film is also flattened. その他の構成については第2実施形態の場合と同様である。 Other configurations are the same as in the second embodiment.

従って、第3実施形態によれば、データ線6aに重ねて走査線3a、TFT30、容量線3b等が形成される領域の他の領域に対する段差が低減される。 Therefore, according to the third embodiment, over data lines 6a scanning lines 3a, TFT 30, is a step to other areas of the region capacitive line 3b and the like are formed is reduced. このようにして画素電極9aが平坦化されているので、当該平坦化の度合いに応じて液晶層50のディスクリネーションの発生を低減できる。 This way, the pixel electrode 9a is flattened, it is possible to reduce the occurrence of disclination of the liquid crystal layer 50 according to the degree of the flattening. この結果、第3実施形態によれば、より高品位の画像表示が可能となり、画素開口領域を広げることも可能となる。 As a result, according to the third embodiment, it is possible to more displays high-quality image, it is also possible to widen the pixel aperture region.

尚、このような第3層間絶縁膜7'の平坦化は、例えば、第1実施形態の製造プロセスにおける工程(21)の際、CMP(Chemical Mechanical Polishing)処理、スピンコート処理、リフロー法等により行ったり、有機SOG(Spin On Glass)、無機SOG、ポリイミド膜等を利用して行えばよい。 Incidentally, planarization of the third interlayer insulating film 7 ', for example, during the step (21) in the manufacturing process of the first embodiment, CMP (Chemical Mechanical Polishing) process, spin coating process, a reflow method or the like and go, organic SOG (Spin On Glass), inorganic SOG, may be performed by using a polyimide film or the like. このように平坦化するために第3層間絶縁膜7'の膜厚が厚くなってもバリア層80が選択比の高い膜で形成されているため、エッチング時に膜を突き抜けることがない。 Thus, since is also thicker the film thickness of the third interlayer insulating film 7 'in order to flatten the barrier layer 80 is formed at a high selection ratio film, it does not penetrate the film during etching.

(電気光学装置の第4実施形態) (Fourth Embodiment of an electro-optical device)
本発明による電気光学装置の第4実施形態である液晶装置の構成について、図11を参照して説明する。 The configuration of the liquid crystal device according to a fourth embodiment of an electro-optical device according to the present invention will be described with reference to FIG. 11. 図11は、第2実施形態における図8の平面図のB−B'断面に対応する第4実施形態の断面図である。 Figure 11 is a cross-sectional view of a fourth embodiment corresponding to the cross section B-B 'of the plan view of FIG. 8 in the second embodiment. 尚、図10に示した第4実施形態において図8に示した第2実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。 Incidentally, the same components as the second embodiment shown in FIG. 8 in the fourth embodiment shown in FIG. 10, the same reference numerals, and a description thereof will be omitted. また、図11においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。 Further, in FIG. 11, to a size capable of recognizing layers and members in the drawings are different scales for each layer and each member.

図11において、第4実施形態では第2実施形態とは異なり、TFTアレイ基板10'は、その上側表面が、データ線6a、走査線3a及び容量線3bに対向する部分が凹状に窪んで形成されている。 11, the fourth embodiment differs from the second embodiment, TFT array substrate 10 ', its upper surface, the data lines 6a, the portion facing the scanning line 3a and the capacitor line 3b is recessed in a recessed It is. この結果、TFTアレイ基板10'上にこれらの配線や層間絶縁膜を介して形成される画素電極9a及び配向膜16も平坦化されている。 As a result, the pixel electrodes 9a and the alignment film 16 is formed through the wiring and the interlayer insulating film on the TFT array substrate 10 'is also flattened. その他の構成については第2実施形態の場合と同様である。 Other configurations are the same as in the second embodiment.

従って、第4実施形態によれば、データ線6aに重ねて走査線3a、TFT30、容量線3b等が形成される領域と形成されない領域に対する段差が低減される。 Therefore, according to the fourth embodiment, over data lines 6a scanning lines 3a, TFT 30, a step is reduced to the area not formed with regions capacitor line 3b and the like are formed. このようにして画素の非開口領域の少なくとも一部分を埋め込むだけで画素電極9aがほぼ平坦化され、当該平坦化の度合いに応じて液晶層50のディスクリネーションの発生を低減できる。 Thus the pixel electrode 9a by simply embedding at least a portion of the non-opening region of the pixel is substantially planarized, it is possible to reduce the occurrence of disclination of the liquid crystal layer 50 according to the degree of the flattening. この結果、第4実施形態によれば、より高品位の画像表示が可能となり、画素開口領域を広げることも可能となる。 As a result, according to the fourth embodiment, it is possible to more displays high-quality image, it is also possible to widen the pixel aperture region.

尚、このようなTFTアレイ基板10'は、例えば、第1実施形態の製造プロセスにおける工程(1)の前に、凹状の窪みを形成すべき領域にエッチングを施せばよい。 Incidentally, such a TFT array substrate 10 ', for example, prior to step (1) in the manufacturing process of the first embodiment, may be subjected to etching region for forming a concave recess.

上述のように第3実施形態では、第3層間絶縁膜上面を平坦化し、第4実施形態では、基板を凹状に溝を形成した上に配線や素子部を形成して最終的に画素電極を平坦化しているが、第2層間絶縁膜4又は下地絶縁膜12を凹状に窪めて形成しても同様の平坦化の効果が得られる。 In the third embodiment as described above, the third interlayer insulating film upper surface is flattened, in the fourth embodiment, the final pixel electrode to form a wiring and the element portion on which grooves were formed substrate into a concave shape Although flattened, even when the second interlayer insulating film 4 or the underlying insulating film 12 formed recessed in a concave shape, the effect of the same planarization obtained. この場合、各層間絶縁膜を凹状に形成する方法としては、各層間絶縁膜を二層構造として、一層のみからなる薄い部分を凹状の窪み部分として二層の厚い部分を凹状の土手部分とするように薄膜形成及びエッチングを行なえばよい。 In this case, as a method for forming each interlayer insulating film in a concave shape, the respective interlayer insulating films as a two-layer structure, the thick portion of the two layers and concave bank portion a thin portion consisting of only one layer as a concave depression portion it is sufficient to thin film formation and etching so. 或いは、各層間絶縁膜を単一層構造として、エッチングにより凹状の窪みを開孔するようにしてもよい。 Alternatively, as the interlayer insulating film of a single layer structure, it may be opening the concave depression by etching. これらの場合、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングを用いると、設計寸法通りに凹状部分を形成できる利点がある。 In these cases, reactive ion etching, the use of dry etching such as reactive ion beam etching has an advantage of forming a concave portion to the design dimensions. 一方、少なくもとウエットエッチングを単独で又はドライエッチングと組み合わせて用いた場合には、凹状の窪みの側壁面をテーパ状に形成できるため、後工程で凹状の窪み内に形成されるポリシリコン膜、レジスト等の側壁周囲への残留を低減できるので、歩留まりの低下を招かない利点が得られる。 On the other hand, To when used either alone or in combination with dry etching and wet etching Sukunakumo, it is possible to form the sidewall surfaces of the concave depression tapered polysilicon film formed in the recess of the concave in the subsequent step , since it is possible to reduce the residual of the side wall around the resist or the like, the advantage of not lead to a loss of yield is obtained.

(電気光学装置の第5実施形態) (Fifth embodiment of an electro-optical device)
本発明による電気光学装置の第5実施形態である液晶装置の構成について、図12を用いて説明する。 The configuration of the liquid crystal device according to a fifth embodiment of the electro-optical device according to the present invention will be described with reference to FIG. 図12は、第1実施形態における図2のA−A'断面図にに対応する第5実施形態の断面図である。 Figure 12 is a cross-sectional view of a fifth embodiment corresponding to the A-A 'sectional view of FIG. 2 in the first embodiment. 尚、図12に示した第5実施形態において第1実施形態と同様の構成要素については、同様の参照部号を付し、その説明は省略し、第1実施形態と異なる点のみ説明する。 Incidentally, the same components as the first embodiment in the fifth embodiment shown in FIG. 12, denoted by the same reference unit No., and a description thereof will be omitted, and description only the differences from the first embodiment.

第5実施形態では、容量線3b上においてバリア層80と画素電極9aを電気的に接続するための第2コンタクトホール8bが形成されている。 In the fifth embodiment, the second contact hole 8b for electrically connecting the barrier layer 80 and the pixel electrode 9a on the capacitor line 3b are formed. このように、容量線3b上に第2コンタクトホール8bを形成することにより、第2コンタクトホール8bの領域下の面積も容量として機能させることができるため、その分容量を大きくすることができる。 Thus, by forming a second contact hole 8b on capacitor line 3b, it is possible to function as an area greater capacity under the region of the second contact hole 8b, it can be increased by that amount capacity.

(電気光学装置の全体構成) (Overall configuration of the electro-optical device)
以上のように構成された各実施形態における電気光学装置に一例である液晶装置の全体構成を図13及び図14を参照して説明する。 It will be described with reference to FIGS. 13 and 14 the overall configuration of a liquid crystal device which is an example to the electro-optical device in each embodiment configured as above. 尚、図13は、TFTアレイ基板10をその上に形成された各構成要素と共に対向基板20の側から見た平面図であり、図14は、図13のH−H'断面図である。 Incidentally, FIG. 13 is a plan view from the side of the counter substrate 20 together with the respective components formed a TFT array substrate 10 thereon, FIG. 14 is a H-H 'sectional view of FIG. 13.

図13において、TFTアレイ基板10の上には、シール材52がその縁に沿って設けられており、その内側に並行して、例えば第2遮光膜23と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての第3遮光膜53が設けられている。 13, on the TFT array substrate 10, the sealing member 52 is provided along its edge, parallel to its inner side, for example, an image display region of the same or different material as the second light-shielding film 23 third light-blocking film 53 serving as a frame defining the periphery are provided for. シール材52の外側の領域には、データ線6aに画像信号を所定タイミングで供給することによりデータ線6aを駆動するデータ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺に沿って設けられており、走査線3aに走査信号を所定タイミングで供給することにより走査線3aを駆動する走査線駆動回路104が、この一辺に隣接する2辺に沿って設けられている。 Outside of the sealing material 52, the data line driving circuit 101 and external circuit connection terminals 102 to drive the data line 6a by supplying an image signal at a predetermined timing to the data line 6a along the side of the TFT array substrate 10 It provided Te, the scanning line driving circuit 104 for driving the scanning line 3a by supplying the scanning signal at a predetermined timing to the scanning lines 3a are provided along two sides adjacent to the one side. 走査線3aに供給される走査信号遅延が問題にならないのならば、走査線駆動回路104は片側だけでも良いことは言うまでもない。 If delay of scanning signals supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be only one side. また、データ線駆動回路101を画像表示領域の辺に沿って両側に配列してもよい。 It may also be arranged on both sides along the data line driving circuit 101 to the sides of the image display area. 例えば奇数列のデータ線6aは画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。 For example, the data lines 6a in the odd-numbered columns supplies image signals from along one edge arranged data line driving circuit of the image display area, the data lines in the even-numbered rows along the opposite side of the image display area image signal from the provided data line driving circuit Te may be supplied. この様にデータ線6aを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。 By this way the data line 6a to drive in a comb shape, it is possible to extend the area occupied by the data line driving circuit, it is possible to configure a complicated circuit. 更にTFTアレイ基板10の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられている。 More side of the TFT array substrate 10, a plurality of wires 105 for connecting the scanning line driving circuits 104 provided on both sides of the image display region is provided. また、対向基板20のコーナー部の少なくとも1箇所においては、TFTアレイ基板10と対向基板20との間で電気的に導通をとるための導通材106が設けられている。 Further, in at least one location of the corners of the counter substrate 20, conductive material 106 for establishing electrical conduction between the TFT array substrate 10 and the counter substrate 20 is provided. そして、図14に示すように、図13に示したシール材52とほぼ同じ輪郭を持つ対向基板20が当該シール材52によりTFTアレイ基板10に固着されている。 Then, as shown in FIG. 14, the counter substrate 20 having substantially the same contour as the sealant 52 shown in FIG. 13 is fixed to the TFT array substrate 10 by the sealant 52. 尚、TFTアレイ基板10上には、これらのデータ線駆動回路101、走査線駆動回路104等に加えて、複数のデータ線6aに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線6aに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。 Incidentally, on the TFT array substrate 10, the data line drive circuit 101, in addition to the scanning line driving circuit 104 or the like, a sampling circuit for applying image signals to the plurality of data lines 6a at a predetermined timing, a plurality of data lines a precharge circuit each supplied in advance a precharge signal of a predetermined voltage level to the image signal to 6a, the quality during manufacture and shipment of the liquid crystal device, even if an inspection circuit for inspecting defects good. 尚、本実施の形態によれば、対向基板20上の第2遮光膜23はTFTアレイ基板10の遮光領域よりも小さく形成すれば良い。 Incidentally, according to this embodiment, the second light-shielding film 23 on the counter substrate 20 may be formed smaller than the light shielding region of the TFT array substrate 10. また、液晶装置の用途により、第2遮光膜23は容易に取り除くことができる。 Moreover, the application of the liquid crystal device, the second light-shielding film 23 can be easily removed.

以上図1から図14を参照して説明した各実施形態では、データ線駆動回路101及び走査線駆動回路104をTFTアレイ基板10の上に設ける代わりに、例えばTAB(Tape Automated Bonding)基板上に実装された駆動用LSIに、TFTアレイ基板10の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。 In each embodiment described with reference to FIGS. 1 to 14 above, instead of providing the data line driving circuit 101 and the scanning line driving circuits 104 on the TFT array substrate 10, for example, TAB (Tape Automated Bonding) substrate the implemented driving LSI, and may be electrically and mechanically connected through an anisotropic conductive film provided on the periphery of the TFT array substrate 10. また、対向基板20の投射光が入射する側及びTFTアレイ基板10の出射光が出射する側には各々、例えば、TN(Twisted Nematic)モード、VA(Vertically Aligned)モード、PDLC(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード/ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。 Further, each of the side emitting light side and a TFT array substrate 10 in which the projection light of the counter substrate 20 is incident is emitted, for example, TN (Twisted Nematic) mode, VA (Vertically Aligned) mode, PDLC (Polymer Dispersed Liquid Crystal ) and the operation mode of the mode, etc., according to different normally white mode / normally black mode, a polarizing film, a retardation film, and a polarizing plate are arranged in a predetermined direction.

以上説明した各実施形態における電気光学装置は、カラー表示のプロジェクタ等に適用されるため、3枚の電気光学装置がR(赤)G(緑)B(青)用のライトバルブとして各々用いられ、各ライトバルブには各々RGB色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。 Electro-optical device in each embodiment described above, to be applied to a projector or the like of a color display, three electro-optical devices are respectively used as the light valve for R (red) G (green) B (blue) each dichroic colors of light resolved through the dichroic mirror for RGB color separation is to be respectively incident as incident light on the light valves. 従って、各実施形態では、対向基板20に、カラーフィルタは設けられていない。 Thus, in each embodiment, the counter substrate 20, a color filter is not provided. しかしながら、第2遮光膜23の形成されていない画素電極9aに対向する所定領域にRGBのカラーフィルタをその保護膜と共に、対向基板20上に形成してもよい。 However, the RGB color filters the protective film in a predetermined region facing the pixel electrode 9a is not formed in the second light-shielding film 23 may be formed on the counter substrate 20. あるいは、TFTアレイ基板10上のRGBに対向する画素電極9a下にカラーレジスト等でカラーフィルタ層を形成することも可能である。 Alternatively, it is also possible to form a color filter layer in a color resist or the like under the pixel electrodes 9a facing the RGB on the TFT array substrate 10. このようにすれば、プロジェクタ以外の直視型や反射型のカラー液晶テレビなどに各実施形態における電気光学装置を適用できる。 In this way, it can be applied to electro-optical device in each embodiment such as a direct view type or reflection-type color liquid crystal television other than the projector. 更に、対向基板20上に1画素1個対応するようにマイクロレンズを形成してもよい。 Furthermore, it may be formed microlenses so as to correspond to one pixel on the counter substrate 20. このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。 In this way, by improving the condensing efficiency of the incident light, a bright electro-optical device can be realized. 更にまた、対向基板20上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、RGB色を作り出すダイクロイックフィルタを形成してもよい。 Furthermore, on the counter substrate 20, to deposit an interference layer having different refractive indexes several layers, by utilizing the interference of light, it may be formed dichroic filter that creates RGB color. このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。 According to the dichroic filter with the opposite substrate, a brighter color electro-optical device can be realized.

以上説明した各実施形態における電気光学装置では、従来と同様に入射光を対向基板20の側から入射することとしたが、第1遮光膜11aを設けているので、TFTアレイ基板10の側から入射光を入射し、対向基板20の側から出射するようにしても良い。 The electro-optical device in each embodiment described above, it is assumed that incident similar to the conventional incident light from the side of the counter substrate 20, since there is provided a first light shielding film 11a, from the side of the TFT array substrate 10 incident incident light may be emitted from the side of the counter substrate 20. 即ち、このように電気光学装置を液晶プロジェクタに取り付けても、半導体層1aのチャネル領域1a'及び低濃度ソース領域1b、低濃度ドレイン領域1cに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。 That is, even if in this way attach the electro-optical device to a liquid crystal projector, the channel region 1a 'and the low-concentration source region 1b of the semiconductor layer 1a, it is possible to prevent light from entering the low-concentration drain region 1c, quality images can be displayed to the. ここで、従来は、TFTアレイ基板10の裏面側での反射を防止するために、反射防止用のAR(Anti Reflection)被膜された偏光板を別途配置したり、ARフィルムを貼り付ける必要があったが、各実施形態では、TFTアレイ基板10の表面と半導体層1aの少なくともチャネル領域1a'及び低濃度ソース領域1b、低濃度ドレイン領域1cとの間に第1遮光膜11aが形成されているため、このようなAR被膜された偏光板やARフィルムを用いたり、TFTアレイ基板10そのものをAR処理した基板を使用する必要が無くなる。 Here, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, a separately or arranged polarizing plates AR (Anti Reflection) coating for preventing reflection, it needs to apply the AR film and although, in each embodiment, at least the channel region 1a 'and the low-concentration source region 1b of the surface of the semiconductor layer 1a of the TFT array substrate 10, which is the first light-shielding film 11a between the low-concentration drain region 1c are formed Therefore, or using such AR coatings polarizing plates and AR film, the TFT array substrate 10 itself is necessary to use a substrate with AR treatment eliminated. 従って、各実施形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。 Therefore, according to the embodiments can reduce the material cost and the time of pasting the polarizing plate, dust, by scratches or the like, it is very advantageous without compromising yield. また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。 Moreover, since the light resistance is excellent, or use a bright light source, it converts the polarization by the polarization beam splitter, also to improve the light utilization efficiency does not result in image quality deterioration such as crosstalk due to light.

また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンTFTであるとして説明したが、逆スタガ型のTFTやアモルファスシリコンTFT等の他の形式のTFTに対しても、各実施形態は有効である。 Further, as a switching element provided in each pixel has been described as a positive staggered or coplanar polysilicon TFT, also for other types of TFT such as a reverse stagger type TFT or an amorphous silicon TFT, each embodiment is effective.

(電子機器) (Electronics)
次に、以上詳細に説明した電気光学装置100を備えた電子機器の実施の形態について図15から図17を参照して説明する。 Will now be described with reference to FIGS. 15-17 embodiments of an electronic apparatus including the electro-optical device 100 described in detail above.

先ず図15に、このように電気光学装置100を備えた電子機器の概略構成を示す。 First, FIG. 15 shows the way a schematic configuration of an electronic apparatus including the electro-optical device 100.

図15において、電子機器は、表示情報出力源1000、表示情報処理回路1002、駆動回路1004、電気光学装置100、クロック発生回路1008並びに電源回路1010を備えて構成されている。 15, the electronic device includes a display information output source 1000, display information processing circuit 1002, a driving circuit 1004, an electro-optical device 100 is configured to include a clock generation circuit 1008 and the power supply circuit 1010. 表示情報出力源1000は、ROM(Read Only Memory)、RAM(Random Access Memory)、光ディスク装置などのメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路1008からのクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路1002に出力する。 Display information output source 1000, ROM (Read Only Memory), RAM (Random Access Memory), a memory such as an optical disk device, and tunes the image signal includes a tuning circuit for outputting, to the clock signal from the clock generation circuit 1008 based on outputs display information such as an image signal of a predetermined format to the display information processing circuit 1002. 表示情報処理回路1002は、増幅・極性反転回路、シリアル−パラレル変換回路、ローテーション回路、ガンマ補正回路、クランプ回路等の周知の各種処理回路を含んで構成されており、クロック信号に基づいて入力された表示情報からデジタル信号を順次生成し、クロック信号CLKと共に駆動回路1004に出力する。 Display information processing circuit 1002, polarity inversion circuit, a serial - parallel converter circuit, a rotation circuit, a gamma correction circuit is configured to include various known processing circuits such as clamping circuits, are input on the basis of the clock signal sequentially generates digital signals from display information, and outputs to the drive circuit 1004 together with the clock signal CLK. 駆動回路1004は、電気光学装置100を駆動する。 Drive circuit 1004 drives the electro-optical device 100. 電源回路1010は、上述の各回路に所定電源を供給する。 Power supply circuit 1010 supplies a predetermined power to each circuit described above. 尚、電気光学装置100を構成するTFTアレイ基板の上に、駆動回路1004を搭載してもよく、これに加えて表示情報処理回路1002を搭載してもよい。 Incidentally, on the TFT array substrate constituting the electro-optical device 100 may be equipped with a driving circuit 1004 may be mounted a display information processing circuit 1002 in addition to this.

次に図16から図17に、このように構成された電子機器の具体例を各々示す。 Then 17 from 16 respectively show specific examples of the thus configured electronic apparatus.

図16において、電子機器の一例たるプロジェクタ1100は、上述した駆動回路1004がTFTアレイ基板上に搭載された電気光学装置100を含むライトバルブを3個用意し、各々RGB用のライトバルブ100R、100G及び100Bとして用いたプロジェクタとして構成されている。 16, which is an example projector 1100 of the electronic device, and three prepared light valve comprising an electro-optical device 100 driving circuit 1004 described above is mounted on the TFT array substrate, each light valve 100R for RGB, 100G and it is configured as a projector using as 100B. プロジェクタ1100では、メタルハライドランプ等の白色光源のランプユニット1102から投射光が発せられると、3枚のミラー1106及び2枚のダイクロイックミラー1108によって、RGBの3原色に対応する光成分R、G、Bに分けられ、各色に対応するライトバルブ100R、100G及び100Bに各々導かれる。 In the projector 1100, when projection light is emitted from a white light source lamp unit 1102, by three mirrors 1106 and two dichroic mirrors 1108, light components corresponding to three primary colors of RGB R, G, B is divided into the light valves 100R corresponding to the respective colors are guided each 100G and 100B. この際特にB光は、長い光路による光損失を防ぐために、入射レンズ1122、リレーレンズ1123及び出射レンズ1124からなるリレーレンズ系1121を介して導かれる。 In this case, especially the B light, in order to prevent light loss due to a long optical path, is guided through a relay lens system 1121 including an incident lens 1122, a relay lens 1123 and an exit lens 1124. そして、ライトバルブ100R、100G及び100Bにより各々変調された3原色に対応する光成分は、ダイクロイックプリズム1112により再度合成された後、投射レンズ1114を介してスクリーン1120にカラー画像として投射される。 The light components corresponding to three primary colors which are respectively modulated by the light valves 100R, 100G, and 100B, after being re-synthesized by the dichroic prism 1112, and projected as a color image onto a screen 1120 through a projection lens 1114.

図17において、電子機器の他の例たるマルチメディア対応のラップトップ型のパーソナルコンピュータ(PC)1200は、上述した電気光学装置100がトップカバーケース内に設けられており、更にCPU、メモリ、モデム等を収容すると共にキーボード1202が組み込まれた本体1204を備えている。 17, a personal computer (PC) 1200 of another example serving multimedia laptop electronic device, electro-optical device 100 described above is provided in the top cover case, further CPU, memory, modem keyboard 1202 is provided with a body 1204 incorporated accommodates the like.

以上図16から図17を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電子手帳、電卓、ワードプロセッサ、エンジニアリング・ワークステーション(EWS)、携帯電話、テレビ電話、POS端末、タッチパネルを備えた装置等などが図15に示した電子機器の例として挙げられる。 Besides the electronic apparatus described with reference to FIG. 17 from above FIG. 16, a liquid crystal television, a view finder type or monitor direct view type video tape recorder, a car navigation system, an electronic organizer, a calculator, a word processor, an engineering workstation ( EWS), cellular phones, videophones, POS terminals, and devices or the like having a touch panel and the like as examples of an electronic device shown in FIG. 15.

以上説明したように、本実施の形態によれば、製造効率が高く高品位の画像表示が可能な電気光学装置を備えた各種の電子機器を実現できる。 As described above, according to this embodiment, it is possible to realize various electronic apparatuses provided with the electro-optical device capable of image display of high high quality production efficiency.

以上説明したように本発明の第1電気光学装置によれば、積層構造中の特定位置に形成された導電層により、様々な観点から、当該電気光学装置の表示画質の向上やレイアウト自由度の増加、装置安定性や信頼性の向上、製造プロセスの容易化などを図ることが可能となる。 According to the electro-optical apparatus of the present invention described above, the formed specific position in the stack structure conductive layer, from various viewpoints, the improvement and the degree of freedom in layout of the display quality of the electro-optical device increase, improved devices stability and reliability, it is possible to achieve easiness of the manufacturing process.

本発明の第2電気光学装置によれば、走査線の下側に薄膜トランジスタとこれに並ぶ位置において容量線の下側に蓄積容量とを含む積層構造中の特定位置に形成された導電層により、様々な観点から、当該電気光学装置の表示画質の向上やレイアウト自由度の増加、装置安定性や信頼性の向上、製造プロセスの容易化などを図ることが可能となる。 According to a second electro-optical device of the present invention, the conductive layer formed in a specific position of the stacked structure including a storage capacitor on the lower side of the capacitor line at a position aligned thin film transistor and to the lower side of the scanning line, from various viewpoints, an increase of improvement and the degree of freedom in layout of the display quality of the electro-optical device, device stability and improved reliability, it is possible to achieve easiness of the manufacturing process.

本発明の第3電気光学装置によれば、データ線と走査線との間における寄生容量等とは無関係に薄膜化できる第2誘電体膜を利用して、簡単且つ効率的に蓄積容量の増大を図れる。 According to the third electro-optical device of the present invention, by using the second dielectric film capable of independent thinning the parasitic capacitance between data lines and scan lines, simply and efficiently increase storage capacitance the achieved. このため、蓄積容量不足に起因するフリッカを低減できると共にコントラスト比を向上でき、特に高精細化や超小型化の際にも、十分な蓄積容量を付加することが可能となる。 Therefore, accumulation can improve the contrast ratio can be reduced flicker due to capacity shortage, even when particularly high definition and miniaturization, it is possible to add a sufficient storage capacity. また、導電層のバッファ機能により、画素電極及びドレイン領域間の電気的な接続を容易に行えると共にコンタクトホールの径を小さくできるだけでなく、第1又は第2誘電体膜の薄膜化に応じてコンタクトホール径を更に小さくできるので、コンタクトホールの存在に起因した画素開口率向上や電気光学物質のディスクリネーションの発生等の防止を図ることができる。 Further, the buffer function of the conductive layer, not only reduce the diameter of the contact hole with enable easy electrical connection between the pixel electrode and the drain region, depending on the thinning of the first or second dielectric layer contacts since the hole diameter can be further reduced, it is possible to prevent the occurrence of disclination due to the pixel aperture ratio improves and the electro-optical substance in the presence of the contact hole. 更にまた、第2コンタクトホールは、平面的に見てデータ線が存在せず且つ導電層が存在する領域であれば、任意の平面位置に開孔可能であるため、第2コンタクトホールを開孔する位置の自由度が格段に高まるので、平面レイアウトに関する設計自由度が非常に高まり、実用上大変便利である。 Furthermore, the second contact hole, if a region and the conductive layer does not exist the data lines in plan view is present, because it can be opened in any plane position, opening the second contact hole since the position degree of freedom is increased in much of that, very increased design freedom on the plane layout, is practically very useful.

また、本発明の電気光学装置の製造方法によれば、比較的少ない工程数で且つ比較的簡単な各工程を用いて本発明の電気光学装置を製造できる。 Further, according to the method of manufacturing an electro-optical device of the present invention can be produced electro-optical device of the present invention with reference to and relatively simple steps with relatively small number of steps.

電気光学装置の第1実施形態である液晶装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。 Matrix of various elements provided in the plurality of pixels constituting an image display region in the liquid crystal device according to a first embodiment of an electro-optical device, an equivalent circuit of the wiring or the like. 第1実施形態の液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図である。 Data lines in the liquid crystal device of the first embodiment, the scanning lines, pixel electrodes, a plan view of a plurality of pixel groups adjacent to each of the light-shielding film such as a TFT array substrate is formed. 図2のA−A'断面図である。 An A-A 'sectional view of FIG. 第1実施形態の液晶装置の製造プロセスを順を追って示す工程図(その1)である。 Process diagram showing step-by-step of the manufacturing process of a liquid crystal device of the first embodiment; FIG. 第1実施形態の液晶装置の製造プロセスを順を追って示す工程図(その2)である。 Process diagram showing step-by-step of the manufacturing process of a liquid crystal device of the first embodiment; FIG. 第1実施形態の液晶装置の製造プロセスを順を追って示す工程図(その3)である。 Process diagram showing step-by-step of the manufacturing process of a liquid crystal device of the first embodiment (Part 3). 第1実施形態の液晶装置の製造プロセスを順を追って示す工程図(その4)である。 Process diagram showing step-by-step of the manufacturing process of a liquid crystal device of the first embodiment (Part 4). 電気光学装置の第2実施形態である液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図である。 Data lines in the liquid crystal device according to a second embodiment of an electro-optical device, the scanning lines, pixel electrodes, a plan view of a plurality of pixel groups adjacent to each of the light-shielding film such as a TFT array substrate is formed. 図8のB−B'断面図である。 Is a B-B 'sectional view of FIG. 電気光学装置の第3実施形態である液晶装置の断面図である。 It is a cross-sectional view of a liquid crystal device according to a third embodiment of an electro-optical device. 電気光学装置の第4実施形態である液晶装置の断面図である。 It is a cross-sectional view of a liquid crystal device according to a fourth embodiment of an electro-optical device. 電気光学装置の第5実施形態である液晶装置の断面図である。 It is a cross-sectional view of a liquid crystal device according to a fifth embodiment of the electro-optical device. 各実施形態の液晶装置におけるTFTアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。 The TFT array substrate in the liquid crystal device of the embodiments is a plan view from the side of the counter substrate together with respective components formed thereon. 図12のH−H'断面図である。 It is H-H 'sectional view of FIG. 12. 本発明による電子機器の実施の形態の概略構成を示すブロック図である。 Is a block diagram showing the schematic configuration of the embodiment of the electronic device according to the present invention. 電子機器の一例としてプロジェクタを示す断面図である。 It is a sectional view showing a projector as an example of an electronic apparatus. 電子機器の他の例としてのパーソナルコンピュータを示す正面図である。 It is a front view showing a personal computer as another example of electronic equipment.

符号の説明 DESCRIPTION OF SYMBOLS

1a…半導体層、1a'…チャネル領域、1b…低濃度ソース領域、1c…低濃度ドレイン領域、1d…高濃度ソース領域、1e…高濃度ドレイン領域、1f…第1蓄積容量電極、2…絶縁薄膜(第1誘電体膜)、3a…走査線、3b…容量線、4…第2層間絶縁膜、5…コンタクトホール、6a…データ線、7…第3層間絶縁膜、8a…第1コンタクトホール、8b…第2コンタクトホール、9a…画素電極、10…TFTアレイ基板、11a,11b…第1遮光膜、12…下地絶縁膜、15…コンタクトホール、16…配向膜、20…対向基板、21…対向電極、22…配向膜、23…第2遮光膜、30…TFT、50…液晶層、52…シール材、53…第3遮光膜、70…蓄積容量、70a…第1蓄積容量、70b…第2蓄積容量、80 1a ... semiconductor layer, 1a '... channel region, 1b ... lightly doped source region, 1c ... lightly doped drain region, 1d ... heavily doped source region, 1e ... heavily doped drain region, 1f ... first storage capacitor electrode, 2: insulating thin film (first dielectric film), 3a ... scanning lines, 3b ... capacitor line, 4 ... second interlayer insulating film, 5 ... contact hole, 6a ... data lines, 7 ... third interlayer insulating film, 8a ... first contact Hall, 8b ... second contact hole, 9a ... pixel electrode, 10 ... TFT array substrate, 11a, 11b ... first shielding film, 12 ... base insulating film, 15 ... contact hole 16 ... orientation film 20 ... counter substrate, 21 ... counter electrode, 22 ... orientation film 23 ... second shielding film, 30 ... TFT, 50 ... liquid crystal layer, 52 ... sealing member, 53 ... third light-blocking film, 70 ... storage capacitor, 70a ... first storage capacitor, 70b ... second storage capacity, 80 …バリア層、81…第1層間絶縁膜(第2誘電体膜)、101…データ線駆動回路、104…走査線駆動回路。 ... barrier layer, 81 ... first interlayer insulating film (second dielectric film), 101 ... data line driving circuit, 104 ... scan line driver circuit.

Claims (2)

  1. 複数の遮光性のデータ線と、 A plurality of light-shielding data line,
    画素毎に設けられ、前記データ線に電気的に接続された薄膜トランジスタと、前記薄膜トランジスタに電気的に接続された画素電極及び蓄積容量とを有する電気光学装置であって、 Provided for each pixel, an electro-optical device having a thin film transistor is electrically connected to the data lines, and electrically connected to the pixel electrode and the storage capacitor to the thin film transistor,
    前記薄膜トランジスタの半導体層の下層側に設けられた遮光膜と、 A light shielding film provided on the lower layer side of the semiconductor layer of the thin film transistor,
    前記蓄積容量を構成する一方の蓄積容量電極を成す前記薄膜トランジスタのドレイン領域と、 A drain region of the thin film transistor constituting one storage capacitor electrodes that constitute the storage capacitors,
    前記一方の蓄積容量電極の上層側に当該一方の蓄積容量電極に重ねて設けられ、前記蓄積容量を構成する他方の蓄積容量電極と、 Wherein provided to overlap the one storage capacitor electrode in the upper layer side of one of the storage capacitor electrode, and the other of the storage capacitor electrodes constituting the storage capacitor,
    前記他方の蓄積容量電極の上層側に当該他方の蓄積容量電極に重ねて設けられ、前記薄膜トランジスタのドレイン領域と前記画素電極とを電気的に接続する遮光性の導電膜と、を備え、 The other storage capacitor upper electrode provided to overlap the other of the storage capacitor electrode, and a light-shielding conductive film electrically connecting the pixel electrode and the drain region of the thin film transistor,
    前記蓄積容量は、前記複数の遮光性のデータ線の間の領域、及び前記遮光性のデータ線の延在方向に配置され、 The storage capacitor, a region between the plurality of light-shielding data line, and are arranged in the extending direction of the light-shielding data line,
    前記遮光膜は、前記蓄積容量と、前記遮光性のデータ線に重ねて配置された前記薄膜トランジスタのソース領域、チャネル領域及びドレイン領域と、にそれぞれ重なるように配置され、 The light shielding film, the storage capacitor, the source region of the light-shielding said thin film transistor overlaid disposed data lines are arranged to overlap each channel region and the drain region, in,
    前記遮光性の導電膜は、前記蓄積容量の上層側に当該蓄積容量と重なるように配置され、画素開口部の少なくとも一部を規定することを特徴とする電気光学装置。 The light-shielding conductive film, wherein arranged to overlap with the storage capacitor on the upper layer side of the storage capacitor, an electro-optical device, characterized by defining at least a portion of the pixel apertures.
  2. 請求項に記載の電気光学装置を有することを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 1.
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* Cited by examiner, † Cited by third party
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JP3143996B2 (en) * 1991-10-08 2001-03-07 ソニー株式会社 The liquid crystal display device
JPH05181159A (en) * 1991-12-27 1993-07-23 Toshiba Corp Active matrix type liquid crystal display element
JPH08171101A (en) * 1994-12-19 1996-07-02 Toshiba Corp Production of liquid crystal display device
JPH0926601A (en) * 1995-07-13 1997-01-28 Sony Corp Liquid crystal display device and its production
JP3307181B2 (en) * 1995-07-31 2002-07-24 ソニー株式会社 Transmission-type display device
JP3708637B2 (en) * 1996-07-15 2005-10-19 シャープ株式会社 The liquid crystal display device
JP3992797B2 (en) * 1996-09-25 2007-10-17 東芝松下ディスプレイテクノロジー株式会社 The liquid crystal display device
CN1214281C (en) * 1996-10-16 2005-08-10 精工爱普生株式会社 Liquid crystal device substrate, liquid crystal device and projection display

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