JP4019600B2 - Electro-optical device and projector - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置及びその製造方法の技術分野に属し、特に画素電極と画素スイッチング用の薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）との間の電気的な導通を良好にとるための導電層を備える電気光学装置及びその製造方法の技術分野に属する。
【０００２】
【背景技術】
従来、ＴＦＴ駆動によるアクティブマトリクス駆動方式の電気光学装置においては、縦横に夫々配列された多数の走査線及びデータ線並びにこれらの各交点に対応して多数のＴＦＴがＴＦＴアレイ基板上に設けられている。各ＴＦＴは、走査線にゲート電極が接続され、データ線に半導体層のソース領域が接続され、画素電極に半導体層のドレイン領域が接続されている。
【０００３】
このようなＴＦＴのソース領域及びドレイン領域並びにこれらの間にあるチャネル領域は、ＴＦＴアレイ基板上に形成された半導体層から構成される。画素電極は、積層構造をなす走査線、容量線、データ線等の配線及びこれらを相互に電気的に絶縁するための複数の層間絶縁膜を介して、半導体層のドレイン領域と接続される必要がある。ここで、ＴＦＴアレイ基板上に形成された半導体層の上にゲートが設けられるトップゲート構造を有する正スタガ型又はコプラナー型のポリシリコンＴＦＴの場合などには特に、積層構造における半導体層から画素電極までの層間距離が例えば１０００ｎｍ程度又はそれ以上に長いため、両者を電気的に接続するためのコンタクトホールを開孔するのが困難となる。より具体的には、エッチングを深く行うのにつれてエッチング精度が低下して、目標とする半導体層を突き抜けて開孔してしまう可能性が出て来るため、ドライエッチングのみで、このような深いコンタクトホールを開孔することが極めて困難となる。このため、ドライエッチングにウエットエッチングを組み合わせて行ったりするが、すると今度はウエットエッチングによりコンタクトホールの径が大きくなってしまい、限られた基板上領域において配線や電極を必要なだけレイアウトするのが困難となるのである。
【０００４】
そこで最近では、走査線上に形成される層間絶縁膜に対して、ソース領域に至るコンタクトホールを開孔してデータ線とソース領域との電気的な接続をとる際に、ドレイン領域に至るコンタクトホールを開孔してこの層間絶縁膜上にデータ線と同一層からなるバリア層と称される中継用の導電層を形成しておき、その後、データ線及びこのバリア層上に形成された層間絶縁膜に対して、画素電極からこのバリア層に至るコンタクトホールを開孔することにより、画素電極とドレイン領域とを結ぶ技術が開発されている。
【０００５】
他方、上述のように構成された液晶装置等の電気光学装置を３個用意し、夫々をＲ（赤）用、Ｇ（緑）用、Ｂ（青）用のライトバルブとして用いた複板方式のカラープロジェクタが開発されている。この複板方式によれば、例えば図２０に示すように、３枚の電気光学装置５００Ｒ、５００Ｇ及び５００Ｂにより別々に光変調された３色光は、プリズム５０２により一つの投射光に合成された後、スクリーン上に投射される。このように、プリズム５０２で合成すると、プリズム５０２で反射するＲ光及びＢ光と比べて、Ｇ光は、プリズム５０２で反射されない。即ち、光の反転回数が一回だけＧ光について少なくなる。この現象は、もちろんＧ光の代わりに、Ｒ光又はＢ光がプリズムで反射されないように光学系を構成しても同じであり、更に、プリズム５０２に代えてダイクロイックミラー等を用いて３色光を合成した場合にも同様に起こる。従って、このような場合、Ｇ用の電気光学装置５００Ｇは、画像信号が何等かの形で左右に反転され、電気光学装置５００Ｒや５００Ｂと比べて走査方向が逆転した駆動形式で使用され、逆転した画像が表示される。
【０００６】
【発明が解決しようとする課題】
この種の電気光学装置においては、表示画像の高品位化という一般的な要請が強く、このためには、画像表示領域の高精細化或いは画素ピッチの微細化及び高画素開口率化（即ち、各画素において、表示光が透過しない非画素開口領域に対する、表示光が透過する画素開口領域の比率を高めること）が極めて重要となる。
【０００７】
しかしながら、画素ピッチの微細化が進むと、電極サイズや配線幅、更にコンタクトホール径などには製造技術により本質的な微細化の限界があるため、相対的にこれらの配線や電極等が画像表示領域を占有する比率が高まるため、画素開口率が低くなってしまうという問題点がある。
【０００８】
更に、画素ピッチの微細化が進むと、薄膜トランジスタ、データ線、走査線、容量線などを形成する各種の導電層の膜厚やこれらの間に介在する層間絶縁膜の膜厚などにも、やはり製造技術により本質的な限界があるため、これらの配線や素子が形成された領域とそれ以外の領域との間で、画素電極表面における段差が相対的に大きくなってくる。このように段差が大きくなると、段差のある配向膜上をラビング処理した場合に発生する液晶のディスクリネーション領域は、拡大する。この結果、各画素の開口領域の周りを通常格子状に囲む非開口領域内に、このようなディスクリネーション領域が収まらなくなるという問題点が生じる。或いは、このようなディスクリネーション領域を全て、対向基板上の遮光膜等により敢えて覆い隠すと、今度は各画素における開口領域が非常に小さくなってしまうという問題点が生じる。
【０００９】
ここで特に本願発明者による実験及び研究によれば、画素電極表面における段差がディスクリネーションを引き起こす場所や程度は、ラビング処理の方向に大きく依存している。例えば、ＴＮ（Twisted Nematic)液晶を用いた場合、ラビング処理を走査線及びデータ線に沿って行った場合に、対向基板側から見て右回りに回転するＴＮ液晶の場合では、画素電極表面の段差形状に応じて各画素の開口領域内において右隅でディスクリネーションの発生領域の度合いが大きくなったり、逆に左回りのＴＮ液晶を用いた場合に、画素電極表面の段差形状に応じて各画素の開口領域内において左隅でディスクリネーションの発生領域の度合いが大きくなったりするのである。このように、各画素単位における画素電極表面の段差形状に応じて指向性のあるディスクリネーションが発生してしまうという問題点がある。特にこのような指向性のあるディスクリネーションは、単一の電気光学装置の場合には視認できないような程度であっても、前述のように３個の電気光学装置を用いて複板方式のカラープロジェクタを構成した場合に、視認できてしまう場合がある。より具体的には、各画素におけるディスクリネーションの発生領域の傾向が同じである２枚の電気光学装置（図２０における電気光学装置５００Ｒ及び５００Ｂ）と各画素におけるディスクリネーションの発生領域の傾向が逆転している１枚の電気光学装置（図２０における電気光学装置５００Ｇ）とで夫々変調された３色の光を一つに合成すると、各画素におけるディスクリネーションの発生領域が局所的に相互に増長されて、視覚上非常に目立つという現象が生じる。特に画素ピッチを微細化した３枚の電気光学装置を用いて複板方式のカラープロジェクタを構成する場合には、当該電気光学装置における装置欠陥率が非常に高くなってしまうという問題がある。或いは、特に画素ピッチを微細化した３枚の電気光学装置を用いて複板方式のカラープロジェクタを構成する場合には、画素電極表面の段差に起因したディスクリネーションの発生による画像劣化が激しく、高品位の画像表示を行うのが極めて困難であるという問題がある。
【００１０】
他方、前述したバリア層を用いる技術によれば、各画素においてドレイン領域から画素電極への電気的な接続をとるために、少なくとも２個のコンタクトホールを非開口領域内に開孔せねばならないため、これらの２個のコンタクトホールの存在に起因してその上方に位置する画素電極表面の複数個所に窪みや凹凸が生じるという問題点が生じる。そこで、各種の平坦化技術により、このような凹凸を取り除く対策も考えられるが、このような対策では、製造プロセスの複雑化やコスト上昇を招き、何より画素電極に直接接続される第２コンタクトホールに対しては、他の層間絶縁膜や下地膜を平坦化したところで、その開孔内部及びその上にＩＴＯ(Indium Tin Oxide)膜等から形成される画素電極表面における平坦化は施せるものではない。この結果、複数のコンタクトホールの存在に起因する画素電極表面の窪みや凹凸により、前述のように液晶のディスクリネーションが各画素の特定個所に生じてしまうか或いは各画素の開口領域を狭めねばならないという問題点が生じる。
【００１１】
本発明は上述の問題点に鑑みなされたものであり、画素ピッチを微細化しても半導体層と画素電極とを導電層を介して結ぶ複数のコンタクトホールの存在に起因する画素電極表面における窪みや凹凸による悪影響を効率的に低減しつつ、画素開口領域が高く、高品位の画像表示が可能な電気光学装置及びその製造方法を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明は上記課題を解決するために、基板に複数の走査線と、複数のデータ線と、前記走査線とデータ線の交差に対応して配置された薄膜トランジスタ及び画素電極とを有し、前記薄膜トランジスタを構成する半導体層と前記画素電極とは第１導電層及び第２導電層を介して電気的に接続され、前記画素電極と前記第２導電層とを電気的に接続するための第1コンタクトホールは、平面的に見て相隣接する２本のデータ線に対してほぼ対称となるように開孔され、前記半導体層と前記第１導電層とを電気的に接続するための第２コンタクトホールは、前記第２導電層の形成領域内で開孔されることを特徴とする。
【００１３】
本発明のかかる構成によれば、第１コンタクトホールは、相隣接する２本のデータ線に対してほぼ対称な位置に開孔されている。相隣接する２本のデータ線に対して対称な位置とは、各画素の開口領域のデータ線に沿った方向の中心軸に対して線対称な位置に通常は一致するが各画素の開口領域が正方形又は長方形等のデータ線に沿った方向の中心軸が単純に定まらない場合もあり、両者は必ずしも同意義ではない。ここで、第１コンタクトホールは、画素電極に至るが故に、現在のこの種の画素電極を形成する技術によれば、画素電極表面において第１コンタクトホールに対応する個所には、多かれ少なかれ何らかの窪みや凹凸が生じてしまう。この窪みや凹凸が生じた個所は、例えば画素電極上に形成された配向膜に対してラビング処理等を行った後の電気光学物質のディスクリネーションの発生など、平坦な場合と異なり、電気光学物質に対し様々な不良を引き起こす。しかるに本発明では、第１コンタクトホールは、相隣接する２本のデータ線に対して対称な位置に開孔されているので、第１コンタクトホールに対応する画素電極表面の窪みや凹凸は、各画素毎に相隣接する２本のデータ線に対して対称な位置に発生する。従って、例えば画素電極上に形成された配向膜に対してラビング処理を右回り方向のＴＮ液晶用に行った場合と左回りのＴＮ液晶用に行った場合とを考えると、このような画素電極表面の窪みや凹凸に起因した電気光学物質の不良は、どちらの場合にも各画素に同様の傾向で発生することになる。この結果、明視方向が異なる複数の電気光学装置を組み合わせて複板方式のカラープロジェクタ等用に使用する場合に、前述した従来例のように（図２０参照）、特定個所における不良が、組み合わせたことにより増長される事態を防げる。より一般には、各画素単位で第１コンタクトホールに対応する画素電極表面の窪みや凹凸が走査線に沿ったどちらの方向にも偏っていないため、画像表示領域全体では、走査線に沿って指向性を持つ表示むらが生じないで済むのである。このように、本発明におけるデータ線に対して対称な位置とは、走査線に沿って指向性を持つ表示むらが実質的に生じない程度に対称であれば足りる意味である。
【００１４】
本発明は、前記第２コンタクトホールは、平面的に見て、前記第1コンタクトホールを挟み、相隣接する２本のデータ線に対してほぼ対称となるように開孔されることを特徴とする。
【００１５】
本発明のかかる構成によれば、半導体層のドレイン領域と第１導電層とは第２コンタクトホールを介して電気的に接続されている。このため、画素電極から半導体層のドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、コンタクトホールの径を小さくできる。更に、第１コンタクトホールにおける画素電極の表面に形成される窪みや凹凸も小さくて済むので、この画素電極部分における平坦化が促進される。
【００１６】
また、第２コンタクトホールは、各種の導電層や層間絶縁膜を介して画素電極から比較的離れているため、第１コンタクトホール程には画素電極表面の形状に対して影響を及ぼさないが、装置仕様（要求される画像品位など）や装置設計（第２コンタクトホールの位置や開口領域からの距離など）等との関係から、第２コンタクトホールに起因して画素電極に生じる窪みや凹凸などが電気光学物質におけるディスクリネーションの発生等を引き起こす場合も考えられる。また製造プロセス上、第２コンタクトホールに対応する領域についての平坦化処理を省略したい場合も考えられる。このような場合に、第２コンタクトホールを、非開口領域内において相隣接する２本のデータ線に対してほぼ対称な位置に開孔しておけば、前述した第１コンタクトホールの場合と同様に、各画素単位で第１コンタクトホールに対応する画素電極表面の窪みや凹凸が走査線に沿ったどちらの方向にも偏っていないため、画像表示領域全体では、走査線に沿って指向性を持つ表示むらが生じないで済むのである。
【００１７】
本発明は、前記第１導電層と前記第２導電層とを電気的に接続するための第３コンタクトホールは、前記第1コンタクトホールと重なるように開孔されることを特徴とする。
【００１８】
本発明は、前記第２導電層は、相隣接する２本のデータ線間の前記走査線に沿って形成されることを特徴とする。
【００１９】
本発明は、前記第２導電層の端部は、前記データ線に重なることを特徴とする。
【００２０】
本発明は、前記第２導電層は、遮光性の導電膜であることを特徴とする。
【００２１】
本発明のかかる構成によれば、導電性の遮光膜からなる導電層により、各画素の開口領域を少なくとも部分的に規定することが可能となる。このように例えば、基板に対向して配置される対向基板に形成される遮光膜ではなく、ＴＦＴアレイ基板上に導電性の遮光膜の一部或いは全部を設ける構成は、製造プロセスにおける基板と対向基板との位置ずれによって画素開口率の低下を招かない点で極めて有利である。
【００２２】
この導電層が遮光膜からなる態様では、前記導電層は、画素の開口領域の少なくとも一部を規定するように構成してもよい。
【００２３】
本発明のかかる構成によれば、導電層単独で、或いは対向基板に形成された遮光膜等と共に、画素の開口領域を規定することが可能となる。特に他方の基板に遮光膜を形成しないで開口領域を規定すれば、製造プロセスにおける工程を削減することが可能となると共に一対の基板間のアライメントずれによる画素開口率の低下やばらつきを防ぐことも可能となり有利である。
【００２４】
本発明は、前記第１導電層は、前記データ線と同一層で形成されることを特徴とする。
【００２５】
本発明は、前記第１導電層は、蓄積容量を構成することを特徴とする。
【００２６】
本発明のかかる構成によれば、限られた基板領域に立体的に導電層を利用して蓄積容量を増大させることができる。
【００５５】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにする。
【００５６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００５７】
（電気光学装置の第１実施形態）
本発明による電気光学装置の第１実施形態である液晶装置の構成について、図１から図３を参照して説明する。図１は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図２は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図である。尚、図３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００５８】
図１において、本実施形態における液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極９ａを制御するためのＴＦＴ３０がマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソース領域に電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレイン領域に電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。
【００５９】
図２において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５を介してポリシリコン膜等からなる半導体層１ａのうち後述のソース領域に電気的に接続されており、画素電極９ａは、図中右下がりの斜線で示した領域に夫々形成されておりバッファとしての導電層（以下、バリア層と称す）８０を中継して、コンタクトホール８ａ並びにコンタクトホール８ｂを介して半導体層１ａのうち後述のドレイン領域に電気的に接続されている。また、半導体層１ａのうちチャネル領域１ａ’に対向するように走査線３ａが配置されており、走査線３ａのチャネル領域１ａ'に対向する部分はゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａの一部がゲート電極として対向配置されたＴＦＴ３０が設けられている。
【００６０】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中、上向き）に突出した突出部とを有する。
【００６１】
特に、島状のバリア層８０は夫々、コンタクトホール８ａにより半導体層１ａのドレイン領域に電気的に接続されており、コンタクトホール８ｂにより画素電極９ａに電気的に接続されており、ドレイン領域と画素電極９ａとの間における導電層或いはバッファとして機能している。このバリア層８０、コンタクトホール８ａ並びにコンタクトホール８ｂについては後に詳述する。
【００６２】
また、図中太線で示した領域には夫々、走査線３ａ、容量線３ｂ及びＴＦＴ３０の下側を通るように、第１遮光膜１１ａを設けてもよい。第1遮光膜１１ａは夫々、走査線３ａに沿って縞状に形成されていると共に、データ線６ａと交差する箇所が図中下方に幅広に形成されており、この幅広の部分により各ＴＦＴのチャネル領域１ａ’をＴＦＴアレイ基板側から見て夫々覆う位置に設けることにより、ＴＦＴアレイ基板裏面からの光の照射を防止できる。
【００６３】
次に図３の断面図に示すように、液晶装置は、一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板、ガラス基板、シリコン基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００６４】
他方、対向基板２０には、その全面に渡って対向電極２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００６５】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００６６】
対向基板２０には、更に図３に示すように、各画素の非開口領域に、第２遮光膜２３が設けられている。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに侵入することはない。更に、第２遮光膜２３は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。
【００６７】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が混入されている。
【００６８】
更に図３に示すように、画素スイッチング用ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各画素スイッチング用ＴＦＴ３０との間に、第１遮光膜１１ａを設けると良い。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｂ（鉛）のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の第１遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融しないようにできる。第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの反射光（戻り光）等が画素スイッチング用ＴＦＴ３０を構成する半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに入射する事態を未然に防ぐことができ、これに起因した光電流の発生により画素スイッチング用ＴＦＴ３０の特性が変化したり、劣化することはない。
【００６９】
尚、縞状に形成された第１遮光膜１１ａは、走査線３ａ下に延設されて、定電位源又は大容量部分に電気的に接続されてもよい。このように構成すれば、第１遮光膜１１ａに対向配置される画素スイッチング用ＴＦＴ３０に対し第１遮光膜１１ａの電位変動が悪影響を及ぼすことはない。この場合、定電位源としては、当該液晶装置を駆動するための周辺回路（例えば、走査線駆動回路、データ線駆動回路等）に供給される負電源、正電源等の定電位源、接地電源、対向電極２１に供給される定電位源等が挙げられる。尚、第１遮光膜１１ａはデータ線６ａ及び走査線３ａに沿って格子状で形成しても良いし、少なくとも画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’や低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを覆うように島状に形成しても良い。
【００７０】
更に、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的に絶縁するために設けられるものである。更に、下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化等を防止する機能を有する。下地絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。下地絶縁膜１２により、第１遮光膜１１ａが画素スイッチング用ＴＦＴ３０等を汚染する事態を未然に防ぐこともできる。
【００７１】
本実施形態では、半導体層１ａを高濃度ドレイン領域１ｅから延設して第１蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を第２蓄積容量電極とし、ゲート絶縁膜として機能する絶縁薄膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、第１蓄積容量７０ａが形成されている。更に、この第２蓄積容量電極と対向するバリア層８０の一部を第３蓄積容量電極とし、これらの電極間に第２誘電体膜８１を設けることにより、第２蓄積容量７０ｂが形成されている。そして、これら第１及び第２蓄積容量７０ａ及び７０ｂがコンタクトホール８ａを介して並列接続されて蓄積容量７０が構成されている。特に第1蓄積容量７０ａを形成する第１誘電体膜を含む絶縁薄膜２は、高温酸化によりポリシリコン膜上に形成されるＴＦＴ３０のゲート絶縁膜に他ならないので、薄く且つ高耐圧の絶縁膜とすることができ、第１蓄積容量７０ａは比較的小面積で大容量の蓄積容量として構成できる。また、第２誘電体膜８１も、第１誘電体膜２と同様に或いは第１誘電体膜２よりも薄く形成することができるので、図２に示したように相隣接するデータ線６ａ間の領域を利用して、第２蓄積容量７０ｂは比較的小面積で大容量の蓄積容量として構成できる。従って、これら第１蓄積容量７０ａ及び第２蓄積容量７０ｂから立体的に構成される蓄積容量７０は、データ線６ａ下の領域及び走査線３ａに沿って液晶のディスクリネーションが発生する領域（即ち、容量線３ｂが形成された領域）という画素開口領域を外れたスペースを有効に利用して、小面積で大容量の蓄積容量を形成することができる。
【００７２】
このように第２蓄積容量７０ｂを構成する第２誘電体膜８１は、酸化シリコン膜、窒化シリコン膜等でもよいし、多層膜から構成してもよい。一般に絶縁薄膜を形成するのに用いられる各種の公知技術（減圧ＣＶＤ法、プラズマＣＶＤ法、熱酸化法、常圧ＣＶＤ法、スパッタリング法、ＥＣＲプラズマ法、リモートプラズマ法等）により、第２誘電体膜８１を形成可能である。第２誘電体膜８１を薄く形成することにより、コンタクトホール８ａの径を更に小さく出来るので、前述したコンタクトホール８ａにおけるバリア層８０の窪みや凹凸が更に小さくて済み、その上方に位置する画素電極９ａにおける平坦化が更に促進される。
【００７３】
図３において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Lightly Doped Drain)構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁する絶縁薄膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つがバリア層８０を中継して接続されている。低濃度ソース領域１ｂ及び高濃度ソース領域１ｄ並びに低濃度ドレイン領域１ｃ及び高濃度ドレイン領域１ｅは後述のように、半導体層１ａに対し、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用の不純物をドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。本実施形態では特にデータ線６ａは、Ａｌ(アルミニウム）膜等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性且つ導電性の薄膜から構成されている。また、バリア層８０及び第２誘電体膜８１の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及びバリア層８０へ通じるコンタクトホール８ｂが各々形成された第１層間絶縁膜４が形成されている。この高濃度ソース領域１ｄへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的に接続されている。更に、データ線６ａ及び第１層間絶縁膜４の上には、バリア層８０へのコンタクトホール８ｂが形成された第２層間絶縁膜７が形成されている。このコンタクトホール８ｂを介して、画素電極９ａはバリア層８０に電気的に接続されており、更にバリア層８０を中継してコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的に接続されている。前述の画素電極９ａは、このように構成された第２層間絶縁膜７の上面に設けられている。
【００７４】
画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部であるゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するセルフアライン型のＴＦＴであってもよい。
【００７５】
また本実施形態では、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００７６】
図２及び図３に示すように、本実施形態の液晶装置では、高濃度ドレイン領域１ｅと画素電極９ａとをコンタクトホール８ａ及びコンタクトホール８ｂを介してバリア層８０を経由して電気的に接続するので、画素電極９ａからドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、コンタクトホール８ａ及びコンタクトホール８ｂの径を夫々小さくできる。即ち、一つのコンタクトホールを開孔する場合には、コンタクトホールを深く開孔する程エッチング精度は落ちるため、例えば５０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜けを防止するためには、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層１ａまで開孔するように工程を組まねばならない。或いは、ドライエッチングによる突き抜け防止用のポリシリコン膜を別途設けたりする必要が生じてしまうのである。
【００７７】
これに対して本実施形態では、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの直列なコンタクトホール８ａ及びコンタクトホール８ｂにより電気的に接続すればよいので、これらコンタクトホール８ａ及びコンタクトホール８ｂを夫々、ドライエッチングにより開孔することが可能となるのである。或いは、少なくともウエットエッチングにより開孔する距離を短くすることが可能となるのである。但し、コンタクトホール８ａ及びコンタクトホール８ｂに夫々、若干のテーパを付けるために、ドライエッチング後に敢えて比較的短時間のウエットエッチングを行うようにしてもよい。
【００７８】
以上のように本実施形態によれば、コンタクトホール８ａ及びコンタクトホール８ｂの径を夫々小さくでき、コンタクトホール８ａにおけるバリア層８０の表面に形成される窪みや凹凸も小さくて済むので、その上方に位置する画素電極９ａの部分における平坦化が、ある程度促進される。更に、第２コンタクトホール８ｂにおける画素電極９ａの表面に形成される窪みや凹凸も小さくて済むので、この画素電極９ａの部分における平坦化が、ある程度促進される。
【００７９】
本実施形態では特に、バリア層８０は、導電性の遮光膜からなる。従って、バリア層８０により、各画素開口領域を少なくとも部分的に規定することが可能となる。例えば、バリア層８０は、第１遮光膜１１ａと同じく、不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。これらの高融点金属と画素電極９ａを構成するＩＴＯ膜とのコンタクト抵抗は低いため、コンタクトホール８ｂを介してバリア層８０及び画素電極９ａ間で良好に電気的な接続がとれる。バリア層８０の膜厚は、例えば５０ｎｍ以上５００ｎｍ以下程度とするのが好ましい。５０ｎｍ程度の厚みがあれば、製造プロセスにおける第２コンタクトホール８ｂの開孔時に突き抜ける可能性は低くなり、また５００ｎｍ程度であればバリア層８０の存在に起因した画素電極９ａの表面の凹凸は問題とならないか或いは比較的容易に平坦化可能だからである。ここで、データ線６ａとバリア層８０と第１遮光膜１１ａあるいは、データ線６ａとバリア層８０等の遮光性を有する膜により画素開口部を規定することが可能である。このような場合、対向基板２０に第２遮光膜２３を形成しなくて済むため、工程を削減することが可能である。さらに、対向基板２０とＴＦＴアレイ基板１０とのアライメントずれによる画素開口率の低下やばらつきを防ぐことができる。また、対向基板２０に第２遮光膜２３を設ける場合は、ＴＦＴアレイ基板１０とのアライメントずれを考慮して大きめに形成するが上述のようにデータ線６ａ、バリア層８０等のＴＦＴアレイ基板１０側に形成された遮光性の膜により画素開口部を規定するため、精度よく画素開口部を規定することができ、対向基板２０に設けた第２遮光膜２３により画素開口部を決める場合に比べて開口率を向上させることができる。
【００８０】
尚、本実施形態では、バリア層８０が導電性の遮光膜からなるため様々な利点が得られるが、バリア層８０を、高融点金属膜ではなく、例えば、リン等をドープした低抵抗な導電性のポリシリコン膜から構成してもよい。このように構成すれば、バリア層８０は、遮光膜としての機能は発揮しないが、蓄積容量７０を増加させる機能及びバリア層本来の中継機能は十分に発揮し得る。更に、第１層間絶縁膜４との間で熱等によるストレスが発生し難くなるので、バリア層８０及びその周辺におけるクラック防止に役立つ。また、バリア層８０をポリシリコン膜の上に金属膜を用いて２層以上の積層膜で形成してもよい。さらに、２層のポリシリコン膜の間に金属膜を挟んで３層としてもよい。このように、バリア層８０と高濃度ドレイン領域１eとを電気的に接続する際に、同じポリシリコン膜で形成すると、コンタクト抵抗を大幅に低減することができる。他方、画素開口領域を規定するための遮光については、第１遮光膜１１ａや第２遮光膜２３により別途行えばよい。
【００８１】
本実施の形態では特に、コンタクトホール８ｂは、非開口領域内において、相隣接する２本のデータ線６ａに対してほぼ対称な位置に開孔されている。即ちコンタクトホール８ｂは、平面的に見て２本のデータ線６ａのほぼ中央位置に開孔されている。ここで、コンタクトホール８ｂは、画素電極９ａに至るが故に、画素電極９ａの表面においてコンタクトホール８ｂに対応する個所には、多かれ少なかれ何らかの窪みや凹凸が生じてしまう。この窪みや凹凸が生じた個所は、画素電極９ａ上に形成された配向膜１６に対してラビング処理等を行った後の液晶のディスクリネーションの発生を引き起こす。しかるに本実施形態では、コンタクトホール８ｂは、非開口領域内において相隣接する２本のデータ線６ａに対してほぼ対称な位置に開孔されているので、コンタクトホール８ｂに対応する画素電極９ａの表面の窪みや凹凸は、各画素毎に相隣接する２本のデータ線６ａに対してほぼ対称な位置に発生する。従って、配向膜１６に対してラビング処理を対向基板２０側から見て右回りに回転するＴＮ液晶用に行った場合と逆に左回りに回転するＴＮ液晶用に行った場合とを考えると、このような画素電極９ａの表面の窪みや凹凸に起因した液晶のディスクリネーションの発生は、どちらの場合にも各画素に同様の傾向で発生させることができる。この結果、明視方向の異なる複数の液晶装置と左シフト用の液晶装置とを組み合わせて複板方式のカラープロジェクタ等用に使用する場合に、特定個所における不良が組み合わせたことにより増長される事態を防げる。
【００８２】
更に本実施形態では特に、コンタクトホール８ａも、非開口領域内において相隣接する２本の前記データ線６ａに対してほぼ対称な位置に開孔されている。従って、コンタクトホール８ａは、層間絶縁膜等を介して画素電極９ａから比較的離れているめ、コンタクトホール８ｂ程には画素電極９ａの表面の形状に対して影響を及ぼさないものの、コンタクトホール８ｂの場合と同様に、各画素単位でコンタクトホール８ａに対応する画素電極９ａの表面の窪みや凹凸が走査線に沿ったどちらの方向にも偏っていないようにできる。
【００８３】
尚、本実施形態ではバリア層８０についても、非開口領域内において相隣接する２本のデータ線６ａに対してほぼ対称な平面形状を有しているため、バリア層８０の膜厚に起因した画素電極９ａにおける凹凸も、相隣接する２本のデータ線６ａに対して対称となる。従ってどちらの方向からラビング処理を施しても、その悪影響が各画素毎に非対称となることはない。また、バリア層８０は各画素単位毎に島状に形成されているため、バリア層８０を形成する膜の応力の影響を受けることがない。
【００８４】
また、図２に示すように、走査線３ａと容量線３ｂは、非開口領域のうち走査線３ａに沿った領域内において、平面的に見て一本ずつ対をなしてほぼ横並びに配置されており、コンタクトホール８ａは、非開口領域のうち走査線３ａに沿った領域内において、走査線３ａ及び容量線３ｂの間に開孔されている。従って、走査線３ａや容量線３ｂと高濃度ドレイン領域１ｅとがショートすることなく、しかもコンタクトホール８ａの存在に起因してその上方に第１層間絶縁膜４及び第２層間絶縁膜７等を介して画素電極９ａの表面に生じる窪みや凹凸を、非開口領域のうち走査線３ａと容量線３ｂとの間にある中央寄りの領域に位置させることが可能となる。従って、コンタクトホール８ａの存在に起因して画素電極９ａの表面に生じる窪みや凹凸は、画素開口領域から走査線３ａや容量線３ｂの幅に応じて非開口領域内へ入り込んで位置するので、例えこのような窪みや凹凸に対する平坦化処理を途中に介在する第１層間絶縁膜４及び第２層間絶縁膜７等に施さなくても、このような窪みや凹凸による悪影響が、開口領域に及び難い構成とすることができる。尚、図２に示すように、本実施形態では特に、コンタクトホール８ａの存在により走査線３ａや容量線３ｂの線幅が全体的に細くならないように、或いは非開口領域の幅が不必要に増大しないように、容量線３ｂの平面形状は、コンタクトホール８ａやコンタクトホール８ｂの形成領域に対応してくびれ込むようにすると、画素開口率の低下を防ぐことができる。更に、走査線３ａも容量線３ｂと同様にその平面形状をコンタクトホール８ａやコンタクトホール８ｂの形成領域に対応してくびれ込むようにしても良い。また、コンタクトホール８ｂは、容量線３ｂ上に第２誘電体膜８１を介してバリア層８０を積層してある場合には、容量線３ｂ上に設けても良い。この場合には、コンタクトホール８ｂの開孔領域にも蓄積容量を設けることができ有利である。
【００８５】
更にバリア層８０は、データ線６ａを構成するＡｌ層よりも下側に設けられているので、コンタクトホール８ｂの位置は、データ線６ａが存在しない平面領域であれば任意の位置に設定できる。
【００８６】
更にまた、コンタクトホール８ｂは、平面的に見て非開口領域のうち走査線３ａに沿った領域内のデータ線６ａに平行な幅方向のほぼ中央部に開孔されている。よって、コンタクトホール８ｂの存在に起因して画素電極９ａの表面に生じる窪みや凹凸は、平面的に見て走査線３ａに沿って長手状に伸びる非開口領域のうち幅方向のほぼ中央部に位置させることが可能となる。従って、コンタクトホール８ｂの存在に起因する窪みや凹凸による悪影響が、開口領域に及び難い構成とすることができる。
【００８７】
尚、コンタクトホール８ａ、コンタクトホール８ｂ及びコンタクトホール５の平面形状は、円形や四角形或いはその他の多角形状等でもよいが、円形は特にコンタクトホールの周囲の層間絶縁膜等におけるクラック防止に役立つ。そして、良好に電気的な接続を得るために、ドライエッチング後にウエットエッチングを行って、これらのコンタクトホールに夫々若干のテーパをつけることが好ましい。
【００８８】
以上説明したように第１実施形態の液晶装置によれば、コンタクトホール８ａ並びにコンタクトホール８ｂの形成位置を工夫することにより、各画素単位でコンタクトホール８ｂに対応する画素電極９ａの表面の窪みや凹凸に起因する不良傾向が安定するため、コンタクトホールの存在により画像表示領域内の特定個所における不良が一定限度を超えて顕在化して、表示画像の品位が劣化する事態、或いは当該液晶装置全体が不良品となる事態を効率的に防ぐことが可能となる。更に、コンタクトホール８ａの形成位置を工夫することにより装置欠陥が生じにくい構成が得られる。加えて、コンタクトホール８ｂは、平面的に見てデータ線６ａが存在せず且つバリア層８０が存在する領域であれば、任意の平面位置に開孔可能であるため、コンタクトホール８ｂを開孔する位置の自由度が格段に高まるので、平面レイアウトに関する設計自由度が非常に高まり、実用上大変便利である。
【００８９】
（電気光学装置の第１実施形態における製造プロセス）
次に、以上のような構成を持つ実施形態における液晶装置の製造プロセスについて、図４から図７を参照して説明する。尚、図４から図７は各工程におけるＴＦＴアレイ基板側の各層を、図３と同様に図２のＡ−Ａ’断面に対応させて示す工程図である。
【００９０】
先ず図４の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ2（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温で熱処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。そして、このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタリング等により、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜１１を形成する。尚、遮光膜１１上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。
【００９１】
次に工程（２）に示すように、該形成された遮光膜１１上にフォトリソグラフィ工程により第１遮光膜１１ａのパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して遮光膜１１に対しエッチングを行うことにより、第１遮光膜１１ａを形成する。
【００９２】
次に工程（３）に示すように、第１遮光膜１１ａの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば、約５００〜２０００ｎｍとする。尚、ＴＦＴアレイ基板１０の裏面からの戻り光が問題にならない場合は、第１遮光膜１１ａや下地絶縁膜１２を形成しなくても良い。
【００９３】
次に工程（４）に示すように、下地絶縁膜１２の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間の熱処理を施すことにより、ポリシリコン膜１を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal)を使った熱処理でも良いし、エキシマレーザー等を用いたレーザー熱処理でも良い。
【００９４】
この際、図３に示した画素スイッチング用ＴＦＴ３０として、ｎチャネル型の画素スイッチング用ＴＦＴ３０を作成する場合には、当該チャネル領域にＳｂ（アンチモン）、Ａｓ（砒素）、Ｐ（リン）などのＶ族元素の不純物を僅かにイオン注入等によりドープしても良い。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合には、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）などのIII族元素の不純物を僅かにイオン注入等によりドープしても良い。尚、アモルファスシリコン膜を経ないで、減圧ＣＶＤ法等によりポリシリコン膜１を直接形成しても良い。或いは、減圧ＣＶＤ法等により堆積したポリシリコン膜にシリコンイオンを打ち込んで一旦非晶質化し、その後熱処理等により再結晶化させてポリシリコン膜１を形成しても良い。
【００９５】
次に工程（５）に示すように、フォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンを有する半導体層１ａを形成する。
【００９６】
次に工程（６）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより、約３０ｎｍの比較的薄い厚さの熱酸化シリコン膜２ａを形成し、更に工程（７）に示すように、減圧ＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる絶縁膜２ｂを約５０ｎｍの比較的薄い厚さに堆積し、熱酸化シリコン膜２ａ及び絶縁膜２ｂを含む多層構造を持つ画素スイッチング用ＴＦＴ３０の絶縁薄膜２と共に蓄積容量形成用の第１誘電体膜を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁薄膜（第１誘電体膜）２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。このように高温熱酸化時間を短くすることにより、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。但し、ポリシリコン膜１を熱酸化することのみにより、単一層構造を持つ絶縁薄膜２を形成してもよい。
【００９７】
次に工程（８）に示すように、フォトリソグラフィ工程、エッチング工程等によりレジスト層５００を第１蓄積容量電極１ｆとなる部分を除く半導体層１ａ上に形成した後、例えばＰイオンをドーズ量約３×１０12／ｃｍ2でドープして、第１蓄積容量電極１ｆを低抵抗化する。
【００９８】
次に工程（９）に示すように、レジスト層５００を除去した後、減圧ＣＶＤ法等によりポリシリコン膜３を堆積し、更にＰを熱拡散し、ポリシリコン膜３を導電化する。又は、Ｐイオンをポリシリコン膜３の成膜と同時に導入した低抵抗なポリシリコン膜を用いてもよい。ポリシリコン膜３の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００９９】
次に図５の工程（１０）に示すように、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図２に示した如き所定パターンの走査線３ａと共に容量線３ｂを形成する。走査線３ａ及び容量線３ｂは、高融点金属や金属シリサイド等の金属合金膜で形成しても良いし、ポリシリコン膜等と組み合わせた多層配線としても良い。
【０１００】
次に工程（１１）に示すように、図３に示した画素スイッチング用ＴＦＴ３０をＬＤＤ構造を持つｎチャネル型のＴＦＴとする場合、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａの一部からなるゲート電極をマスクとして、ＰなどのＶ族元素の不純物を低濃度で例えば、Ｐイオンを１〜３×１０13／ｃｍ2のドーズ量にてドープする。これにより走査線３ａ下の半導体層１ａはチャネル領域１ａ’となる。
【０１０１】
次に工程（１２）に示すように、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａよりも幅の広いマスクでレジスト層６００を走査線３ａ上に形成した後、同じくＰなどのＶ族元素の不純物を高濃度で例えば、Ｐイオンを１〜３×１０15／ｃｍ2のドーズ量にてドープする。また、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合、半導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ＢなどのIII族元素の不純物を用いてドープする。尚、例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、走査線３ａをマスクとして、Ｐイオン、Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより容量線３ｂ及び走査線３ａは更に低抵抗化される。
【０１０２】
尚、これらのＴＦＴ３０の素子形成工程と並行して、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。このように、本実施形態において画素スイッチング用ＴＦＴ３０を構成する半導体層１ａをポリシリコン膜で形成すれば、画素スイッチング用ＴＦＴ３０の形成時にほぼ同一工程で、周辺回路を形成することができ、製造上有利である。
【０１０３】
次に工程（１３）に示すように、レジスト層６００を除去した後、容量線３ｂ及び走査線３ａ並びに絶縁薄膜（第１誘電体膜）２上に、減圧ＣＶＤ法、プラズマＣＶＤ法等により高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる第２誘電体膜８１を約２００ｎｍ以下の比較的薄い厚さに堆積する。但し、前述のように、第２誘電体膜８１は、多層膜から構成してもよいし、一般にＴＦＴの絶縁薄膜を形成するのに用いられる各種の公知技術により、第２誘電体膜８１を形成可能である。第２誘電体膜８１の場合には、第１層間絶縁膜４の場合のように余り薄くするとデータ線６ａ及び走査線３a間の寄生容量が大きくなってしまうことはなく、またＴＦＴ３０における絶縁薄膜２のように余り薄く形成するとトンネル効果等の特異現象が発生することもない。また、第２誘電体膜８１は、容量線の一部である第２蓄積容量電極とバリア層８０の一部である第３蓄積容量電極との間の誘電体膜として機能する。そして、第２誘電体膜８１を薄くするほど、第２蓄積容量７０ｂは大きくなるので、結局、膜はがれなどの欠陥が生じないことを条件に、絶縁薄膜２よりも薄い５０ｎｍ以下の厚みを持つ極薄い絶縁膜となるように第２誘電体膜８１を形成すると本実施形態の効果を増大させることができる。
【０１０４】
次に工程（１４）に示すように、バリア層８０と高濃度ドレイン領域１ｅとを電気的に接続するためのコンタクトホール８ａを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール８ａを開孔可能である。或いは、コンタクトホール８ａが半導体層１ａを突き抜けるのを防止するのに有利なウエットエッチングを併用してもよい。このウエットエッチングは、コンタクトホール８ａに対し、より良好に電気的な接続をとるためのテーパを付与する観点からも有効である。
【０１０５】
次に工程（１５）に示すように、第２誘電体膜８１及びコンタクトホール８ａを介して覗く高濃度ドレイン領域１ｅの全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜をスパッタリング等により成膜して、５０〜５００ｎｍ程度の膜厚の導電膜８０’を形成する。５０ｎｍ程度の厚みがあれば、後にコンタクトホール８ｂを開孔する時に突き抜ける可能性は殆どない。尚、この導電膜８０’上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。また、導電膜８０’は応力緩和のためポリシリコン膜等を用いても良い。この際、下層に導電性のポリシリコン膜を用いて上層に金属膜を用いて２層以上の積層された導電膜８０’を形成してもよい。このように、導電膜８０’と高濃度ドレイン領域１ｅとを電気的に接続する際に、同じポリシリコン膜で形成すると、コンタクト抵抗を大幅に低減することができる。
【０１０６】
次に図６の工程（１６）に示すように、該形成された導電膜８０’上にフォトリソグラフィによりバリア層８０のパターン（図２参照）に対応するレジストマスクを形成し、該レジストマスクを介して導電膜８０’に対しエッチングを行うことにより、第３蓄積容量電極を含むバリア層８０を形成する。
【０１０７】
次に工程（１７）に示すように、第２誘電体膜８１及びバリア層８０を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第１層間絶縁膜４を形成する。第１層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。第１層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線３ａ間における寄生容量は余り又は殆ど問題とならない。
【０１０８】
次に工程（１８）の段階で、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを活性化するために約１０００℃の熱処理を２０分程度行った後、データ線６ａに対するコンタクトホール５を開孔する。また、走査線３ａや容量線３ｂをＴＦＴアレイ基板１０の周辺領域において図示しない配線と接続するためのコンタクトホールも、コンタクトホール５と同一の工程により第１層間絶縁膜４に開孔することができる。
【０１０９】
次に、工程（１９）に示すように、第１層間絶縁膜４の上に、スパッタリング等により、遮光性のＡｌ等の低抵抗金属や金属シリサイド等を金属膜６として、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【０１１０】
次に工程（２０）に示すように、フォトリソグラフィ工程、エッチング工程等により、データ線６ａを形成する。
【０１１１】
次に図７の工程（２１）に示すように、データ線６ａ上を覆うように、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜７を形成する。第２層間絶縁膜７の膜厚は、約５００〜１５００ｎｍが好ましい。
【０１１２】
次に工程（２２）に示すように、画素電極９ａとバリア層８０とを電気的に接続するためのコンタクトホール８ｂを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。テーパー状にするためにウェットエッチングを用いても良い。
【０１１３】
次に工程（２３）に示すように、第２層間絶縁膜７の上に、スパッタリング等により、ＩＴＯ膜等の透明導電性薄膜９を、約５０〜２００ｎｍの厚さに堆積し、更に工程（２４）に示すように、フォトリソグラフィ工程、エッチング工程等により、画素電極９ａを形成する。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ膜等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１１４】
続いて、画素電極９ａの上にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜１６（図３参照）が形成される。
【０１１５】
他方、図３に示した対向基板２０については、ガラス基板等が先ず用意され、第２遮光膜２３及び後述する額縁としての第３遮光膜が、例えば金属クロムをスパッタリングした後、フォトリソグラフィ工程、エッチング工程を経て形成される。尚、これらの第２及び第３遮光膜は、Ｃｒ、Ｎｉ、Ａｌなどの金属材料の他、カーボンやＴｉをフォトレジストに分散した樹脂ブラックなどの材料から形成してもよい。尚、ＴＦＴアレイ基板１０上で、データ線６ａ、バリア層８０、第１遮光膜１１ａ等で遮光領域を規定すれば、対向基板２０上の第２遮光膜２３や第３遮光膜を省くことができる。
【０１１６】
その後、対向基板２０の全面にスパッタリング等により、ＩＴＯ等の透明導電性薄膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。更に、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角を持つように且つ所定方向でラビング処理を施すこと等により、配向膜２２（図３参照）が形成される。
【０１１７】
最後に、上述のように各層が形成されたＴＦＴアレイ基板１０と対向基板２０とは、配向膜１６及び２２が対面するように後述するシール材により貼り合わされ、真空吸引等により、両基板間の空間に、例えば複数種類のネマティック液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１１８】
以上説明したように本実施形態における製造プロセスによれば、比較的少ない工程数で且つ比較的簡単な各工程を用いて上述した第１実施形態の電気光学装置を製造できる。
【０１１９】
（電気光学装置の第２実施形態）
本発明による電気光学装置の第２実施形態である液晶装置の構成について、図８を参照して説明する。図８は、第２実施形態におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。尚、図８に示した第２実施形態において図２に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。
【０１２０】
図８において、第２実施形態では第１実施形態とは異なり、コンタクトホール８ａは、非開口領域のうち走査線３ａに沿った領域内において、容量線３ｂの開口領域と接する側に開孔されている。その他の構成については第１実施形態の場合と同様である。
【０１２１】
ここで、コンタクトホール８ａは、コンタクトホール８ｂと異なり、３次元的に見て画素電極９ａ表面から複数の導電層や層間絶縁膜を介して離れているので、コンタクトホール８ａの存在に起因して画素電極９ａの表面に生じる窪みや凹凸は、本来小さくて済む。従って、本実施形態によれば、平面的に各画素の開口領域に近い位置にコンタクトホール８ａを配置しつつ、走査線３ａや容量線３ｂとバリア層８０とをショートしない配置が得られる。尚、図８に示すように、本実施形態では特に、コンタクトホール８ａの存在により走査線３ａや容量線３ｂの線幅が全体的に細くならないように、或いは非開口領域の幅が不必要に増大しないように、容量線３ｂの平面形状は夫々、コンタクトホール８ａの形成領域に対応してくびれ込むようにしても良い。
【０１２２】
（電気光学装置の第３実施形態）
本発明による電気光学装置の第３実施形態である液晶装置の構成について、図９及び図１０を参照して説明する。図９は、第３実施形態におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図１０は、そのＢ−Ｂ’断面図である。また、図１０においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。尚、図９及び図１０に示した第３実施形態において図２及び図３に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。
【０１２３】
図９及び図１０において、第３実施形態では、第１実施形態におけるバリア層８０の代りに、半導体層１ａの高濃度ドレイン領域１ｅにコンタクトホール８８ａを介して接続されておりデータ線６ａと同一層から構成された第１バリア層６ｃと、画素電極９ａにコンタクトホール８８ｂを介して接続された第２バリア層９０とを備えている。そして、第１バリア層６ｃと第２バリア層９０とは、データ線６ａ及び第１バリア層６ｃ上に形成された層間絶縁膜９１を介して対向配置されており、この層間絶縁膜９１に開孔されたコンタクトホール８８ｃを介して相互に電気的に接続されている。その他の構成については第１実施形態の場合と同様である。
【０１２４】
第２バリア層９０の材質としては、第１実施形態におけるバリア層８０と同様のものが好適に用いられる。特に画素電極９ａがＩＴＯ膜からなりデータ線６ａがＡｌ膜からなる場合には、Ｔｉ、Ｃｒ、Ｗ、Ｍｏ、Ｔａ等の高融点金属膜や金属シリサイド膜等から第２バリア層９０を構成すれば、良好に電気的な接続が実現できる。
【０１２５】
従って、第３実施形態によれば、第１バリア層６ｃ及び第２バリア層９０を介して画素電極９ａと高濃度ドレイン領域１ｅとの電気的な接続をとることができる。また、第１層間絶縁膜４を介して容量線３ｂと第１バリア層６ｃとが対向配置される構造により蓄積容量を増大させることも可能となる。更に、コンタクトホール８８ａの位置は、データ線６ａの存在しない平面領域における任意の位置に設定でき、コンタクトホール８８ｂの位置は、層間絶縁膜９１上の任意の位置に設定できるので、設計自由度が増し有利である。
【０１２６】
このようなデータ線６ａと同一膜からなる第１バリア層６ｃは、例えば、第１実施形態の製造プロセスにおける工程（１８）において、高濃度ドレイン領域１ｅに至るコンタクトホール８８ａを開孔し、工程（２０）において、このコンタクトホール８８ａの部分を含めて高濃度ドレイン領域１ｅの上方に第１バリア層６ｃを形成すべきのパターンが残るように、工程（１９）で形成したＡｌ膜に対してフォトエッチングを施せばよい。更に層間絶縁膜９１及び第２バリア層９０については、データ線６ａ及び第１バリア層６ｃ上に、第1実施形態における工程（１３）から工程（１６）と同様のプロセスにより形成すればよい。
【０１２７】
図９に示すように、本実施形態では、コンタクトホール８８ａの存在により走査線３ａや容量線３ｂの線幅が全体的に細くならないように、或いは非開口領域の幅が不必要に増大しないように、容量線３ｂの平面形状は夫々、コンタクトホール８８ａの形成領域に対応してくびれ込むようにすると良い。
【０１２８】
（電気光学装置の第４実施形態）
本発明による電気光学装置の第４実施形態である液晶装置の構成について、図１１を参照して説明する。
【０１２９】
各実施形態において、コンタクトホール８ａとコンタクトホール８ｂとは、ＴＦＴアレイ基板１０上における相異なった平面位置に開孔されてもよいが、相重なってもよい。特に、コンタクトホール８ａに対応する領域が平坦化されていれば、後者のような構成でも問題は生じない。また各実施形態において、コンタクトホール８ａ及びコンタクトホール８ｂのうち少なくとも一方は、各画素毎に複数設けられていてもよい。同一画素に対して複数のコンタクトホール８ａ又はコンタクトホール８ｂを開孔すれば、同一の電気導電率を得るのに必要な各コンタクトホールにおける径を小さくできるので、各コンタクトホールに起因した画素電極９ａの表面における窪みや凹凸を小さくできるので有利である。また、複数のコンタクトホールにより、冗長構造を実現でき装置欠陥率を低下できる。
【０１３０】
本第４実施形態は、第１及び第２実施形態に示す如きコンタクトホール８ａ及びコンタクトホール８ｂの具体的な配置例に係るものであり、その他の構成については、上述した各実施形態のいずれかと同一であるので説明は省略する。尚、図中斜線部は画素の非光透過領域（非開口領域）である。
【０１３１】
即ち、図１１（ａ）に示す配置例では、２個のコンタクトホール８ａと２個のコンタクトホール８ｂとが、相互に縦方向に若干ずれた位置であって相隣接するデータ線６ａに対して対称な位置に夫々設けられている。
【０１３２】
図１１（ｂ）に示す配置例では、１個のコンタクトホール８ａと１個のコンタクトホール８ｂとが、相互に縦方向に若干ずれた位置であって相隣接するデータ線６ａに対して対称な位置に夫々設けられている。
【０１３３】
図１１（ｃ）に示す配置例では、１個の第１コンタクトホール８ａと２個のコンタクトホール８ｂとが、縦方向にずれていない位置であって相隣接するデータ線に対して対称な位置に夫々設けられている。
【０１３４】
本第４実施形態においては、図１１（ａ）から図１１（ｃ）に示した配置例以外にも、コンタクトホール８ａ及びコンタクトホール８ｂの数及び配置について、上述した相隣接する２本のデータ線に対して対称である条件を満たす様々な種類の配置が可能である。尚、第３実施形態におけるコンタクトホール８８ａ、コンタクトホール８８ｂ及びコンタクトホール８８ｃに関しても本実施形態におけるコンタクトホールの配置が適用できることは言うまでもない。
【０１３５】
（電気光学装置の第５実施形態）
本発明による電気光学装置の第５実施形態である液晶装置の構成について、図１２及び図１３を参照して説明する。図１２は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図１３は、図１２のＣ−Ｃ’断面図である。尚、図１２及び図１３に示した第５実施形態において、第１実施形態と同様な構成要素については、同様の参照符号を付し、その説明は省略し、異なる部分のみ説明する。また、図１３においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１３６】
図１２に示されるように、第５実施形態は第１実施形態とは異なり、１個のコンタクトホール８ａを介して高濃度ドレイン領域１ｅとバリア層８０とが接続され、１個のコンタクトホール８ｂを介してバリア層８０と画素電極９ａとが接続されている。さらに、コンタクトホール８ａとコンタクトホール８ｂとは相互に重なるように、しかも相隣接するデータ線６ａの間のほぼ中央に配置されている。このように、本実施形態は第２誘電体膜８１が蓄積容量を形成するのに薄膜を用いているため、コンタクトホール８ａ及びコンタクトホール８ｂを重ねて形成しても電気的な接続不良にはならない。また、コンタクトホール８ａとコンタクトホール８ｂとを平面的に重なるように１個所にまとめることで、画素は対称性を有することができる。しかも、コンタクトホール８ａ上は、容量線３ｂを形成することができないため、そのようなコンタクトホール８ａに重ねてコンタクトホール８ｂを形成すれば、容量線３ｂがコンタクトホール８ｂに影響されることなく、また容量線３ｂの面積を減らすのを防ぐことができる。また、コンタクトホールによる凹凸を１箇所にまとめることができるので、液晶のディスクリネーションの発生を低減することができる。
【０１３７】
（電気光学装置の第６実施形態）
本発明による電気光学装置の第６実施形態である液晶装置の構成について、図１４及び図１５を参照して説明する。図１４は、データ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図１５は、図１４のＤ−Ｄ’断面図である。尚、図１４及び図１５に示した第６実施形態において、図２及び図３に示した第1実施形態と同様な構成要素については、同様の参照符号を付し、その説明を省略する。また、図１５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１３８】
図１４及び図１５において、第６実施形態では第１実施形態とは異なり、第１遮光膜１１ｂがＴＦＴアレイ基板１０側から見て走査線３ａ、容量線３ｂ及びデータ線６ａを覆うように即ち、各画素を囲む格子状の非開口領域の全域に設けられている。更に、下地絶縁膜１２には、容量線３ｂと第１遮光膜１１ｂとを電気的に接続するコンタクトホール１５が設けられている。容量線３ｂ及び第１遮光膜１１ｂは、基板周辺領域において、定電位配線に接続されている。その他の構成については第１実施形態の場合と同様である。
【０１３９】
従って、第６実施形態によれば、第１遮光膜１１ｂは、画素開口領域を規定する機能と共に容量線３ｂの定電位配線又は冗長配線としての機能を有するだけでなく、容量線自体の抵抗を下げることができ、画質品位を向上させる。このように構成すれば、第１遮光膜１１ｂ単独で画素開口領域を規定することが可能となる。更に、容量線３ｂ及び第１遮光膜１１ｂの電位を同一の一定電位にでき、容量線３ｂや第１遮光膜１１ｂにおける電位揺れによる画像信号やＴＦＴ３０への悪影響を低減できる。また、第１遮光膜１１ｂと半導体層１ａの間に介在する下地絶縁膜１２を誘電体膜とし、更に蓄積容量を付加することができる。
【０１４０】
また、第１遮光膜１１ｂを容量線として代用すれば、走査線３ａと同一工程で形成される容量線３ｂは、各画素単位毎に蓄積容量電極として島状に設けてもよい。このように構成することで、画素開口率を向上させることが可能となる。
【０１４１】
尚、このような第１遮光膜１１ｂは、第１実施形態における製造プロセス（図４〜図７）中、工程（２）におけるレジストマスクのパターンを変更すれば形成できる。また、コンタクトホール１５は、第１実施形態における製造プロセス中、工程（８）と工程（９）の間に、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより開孔すればよい。
【０１４２】
（電気光学装置の第７実施形態）
本発明による電気光学装置の第７実施形態である液晶装置の構成について、図１６を参照して説明する。図１６は、第６実施形態における図１５の断面図に対応する第７実施形態の断面図である。尚、図１６に示した第１実施形態において図１５に示した第６実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図１６においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１４３】
図１６において、第７実施形態では第１実施形態とは異なり、第２層間絶縁膜７’は、膜表面が平坦に形成されている。この結果、第２層間絶縁膜７’を下地膜とする画素電極９ａ及び配向膜１６も平坦化されている。その他の構成については第１実施形態の場合と同様である。
【０１４４】
従って、第７実施形態によれば、データ線６に重ねて走査線３ａ、ＴＦＴ３０、容量線３ｂ等が形成される領域の他の領域に対する段差が低減される。このようにして画素電極９ａが平坦化されているので、当該平坦化の度合いに応じて液晶層５０のディスクリネーションの発生を低減できる。この結果、第７実施形態によれば、より高品位の画像表示が可能となり、画素開口領域を広げることも可能となる。
【０１４５】
尚、このような第２層間絶縁膜７’の平坦化は、例えば、第１実施形態の製造プロセスにおける工程（２１）の際、ＣＭＰ処理、スピンコート処理、リフロー法等により行ったり、有機ＳＯＧ膜、無機ＳＯＧ膜、ポリイミド膜等を利用して行えばよい。
【０１４６】
（電気光学装置の第８実施形態）
本発明による電気光学装置の第８実施形態である液晶装置の構成について、図１７を参照して説明する。図１７は、第６実施形態における図１５の断面図に対応する第８実施形態の断面図である。尚、図１７に示した第８実施形態において図１５に示した第６実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図１７においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【０１４７】
図１７において、第８実施形態では第１実施形態とは異なり、ＴＦＴアレイ基板１０’は、その上側表面が、データ線６ａ、走査線３ａ及び容量線３ｂに対向する少なくとも一部分が凹状に窪んで形成されている。この結果、ＴＦＴアレイ基板１０’上にこれらの配線や層間絶縁膜を介して形成される画素電極９ａ及び配向膜１６も平坦化されている。その他の構成については第１実施形態の場合と同様である。
【０１４８】
従って、第８実施形態によれば、データ線６に重ねて走査線３ａ、ＴＦＴ３０、容量線３ｂ等が形成される領域と形成されない領域との段差が低減される。このようにして画素電極９ａが平坦化されているので、当該平坦化の度合いに応じて液晶層５０のディスクリネーションの発生を低減できる。この結果、第７実施形態によれば、より高品位の画像表示が可能となり、画素開口領域を広げることも可能となる。
【０１４９】
尚、このようなＴＦＴアレイ基板１０’は、例えば、第１実施形態の製造プロセスにおける工程（１）の前に、凹状の窪みを形成すべき領域にエッチングを施せばよい。
【０１５０】
上述のように第７実施形態では、第３層間絶縁膜７’上面を平坦化し、第８実施形態では、基板下面を凹状に形成して最終的に画素電極を平坦化しているが、第１層間絶縁膜４又は下地絶縁膜１２を凹状に窪めて形成しても同様の平坦化の効果が得られる。この場合、各層間絶縁膜を凹状に形成する方法としては、各層間絶縁膜を二層構造として、一層のみからなる薄い部分を凹状の窪み部分として二層の厚い部分を凹状の土手部分とするように薄膜形成及びエッチングを行なえばよい。或いは、各層間絶縁膜を単一層構造として、エッチングにより凹状の窪みを開孔するようにしてもよい。これらの場合、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングを用いると、設計寸法通りに凹状部分を形成できる利点がある。一方、少なくもとウエットエッチングを単独で又はドライエッチングと組み合わせて用いた場合には、凹状の窪みの側壁面をテーパー状に形成できるため、後工程で凹状の窪み内に形成されるポリシリコン膜、レジスト等の側壁周囲への残留を低減できるので、歩留まりの低下を招かない利点が得られる。
【０１５１】
（電気光学装置の全体構成）
以上のように構成された各実施形態における電気光学装置の一例である液晶装置の全体構成を図１８及び図１９を参照して説明する。尚、図１８は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図１９は、図１８のＨ−Ｈ’断面図である。
【０１５２】
図１８において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての第３遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図１９に示すように、図１８に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。尚、本実施の形態によれば、対向基板２０上の第２遮光膜２３はＴＦＴアレイ基板１０上の遮光領域よりも小さく形成すれば良く、液晶装置の用途により、容易に取り除くことができる。
【０１５３】
以上図１から図１９を参照して説明した各実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１５４】
以上説明した各実施形態における電気光学装置は、カラー表示のプロジェクタ等に適用されるため、３枚の電気光学装置がＲＧＢ用のライトバルブとして各々用いられ、各ライトバルブには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。このようにすれば、プロジェクタ以外の直視型や反射型のカラー液晶テレビなどに各実施形態における電気光学装置を適用できる。更に、対向基板２０上に１画素１個対応するようにマイクロレンズを形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、入射光の集光効率を向上することで、明るい電気光学装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー電気光学装置が実現できる。
【０１５５】
以上説明した各実施形態における電気光学装置では、従来と同様に入射光を対向基板２０の側から入射することとしたが、第１遮光膜１１ａを設けているので、ＴＦＴアレイ基板１０の側から入射光を入射し、対向基板２０の側から出射するようにしても良い。即ち、このように電気光学装置を液晶プロジェクタに取り付けても、半導体層１ａのチャネル領域１ａ’及び低濃度ソース領域１ｂや低濃度ドレイン領域１ｃに光が入射することを防ぐことが出来、高画質の画像を表示することが可能である。ここで、従来は、ＴＦＴアレイ基板１０の裏面側での反射を防止するために、反射防止用のＡＲ（Anti Reflection)被膜された偏光板を別途配置したり、ＡＲフィルムを貼り付ける必要があったが、各実施形態では、ＴＦＴアレイ基板１０の表面と半導体層１ａの少なくともチャネル領域１ａ’及び低濃度ソース領域１ｂや低濃度ドレイン領域１ｃとの間に第１遮光膜１１ａが形成されているため、このようなＡＲ被膜された偏光板やＡＲフィルムを用いたり、ＴＦＴアレイ基板１０そのものをＡＲ処理した基板を使用する必要が無くなる。従って、各実施形態によれば、材料コストを削減でき、また偏光板貼り付け時に、ごみ、傷等により、歩留まりを落とすことがなく大変有利である。また、耐光性が優れているため、明るい光源を使用したり、偏光ビームスプリッタにより偏光変換して、光利用効率を向上させても、光によるクロストーク等の画質劣化を生じない。
【０１５６】
また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、各実施形態は有効である。
【０１５７】
【発明の効果】
以上説明したように本発明の第１の電気光学装置によれば、第２コンタクトホールの形成位置を工夫することにより各画素単位で第２コンタクトホールに対応する画素電極表面の窪みや凹凸に起因する不良傾向が安定するため、コンタクトホールの存在により画像表示領域内の特定個所における不良が一定限度を超えて顕在化して、表示画像の品位が劣化する事態、或いは当該電気光学装置全体が不良品となる事態を効率的に防ぐことが可能となる。また、第２の電気光学装置によれば、第１コンタクトホールの形成位置を工夫することにより各画素単位で第１コンタクトホールに対応する画素電極表面の窪みや凹凸の影響が各画素の開口領域に及び難いため、コンタクトホールの存在により表示画像の品位が劣化する事態、或いは当該電気光学装置全体が不良品となる事態を効率的に防ぐことが可能となる。更に、第３の電気光学装置によれば、第１コンタクトホールの形成位置を工夫することにより装置欠陥が生じにくい構成が得られ、コンタクトホールの存在により表示画像の品位が劣化する事態、或いは当該電気光学装置全体が不良品となる事態を効率的に防ぐことが可能となる。
【０１５８】
また、本発明の電気光学装置の製造方法によれば、比較的少ない工程数で且つ比較的簡単な各工程を用いて製造できる。
【図面の簡単な説明】
【図１】電気光学装置の第１実施形態である液晶装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路図である。
【図２】第１実施形態の液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その１）である。
【図５】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その２）である。
【図６】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その３）である。
【図７】第１実施形態の液晶装置の製造プロセスを順を追って示す工程図（その４）である。
【図８】電気光学装置の第２実施形態である液晶装置におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図９】電気光学装置の第３実施形態におけるデータ線、走査線、画素電極、遮光膜等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図１０】図９のＢ−Ｂ’断面図である。
【図１１】電気光学装置の第４実施形態におけるコンタクトホールの各種の配置例を示す図式的平面図である。
【図１２】電気光学装置の第５実施形態である液晶装置の平面図である。
【図１３】図１２のＣ−Ｃ’断面図である。
【図１４】電気光学装置の第６実施形態である液晶装置の平面図である。
【図１５】図１４のＤ−Ｄ’断面図である。
【図１６】電気光学装置の第７実施形態である液晶装置の断面図である。
【図１７】電気光学装置に第８実施形態である液晶装置の断面図である。
【図１８】各実施形態の液晶装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図１９】図１８のＨ−Ｈ’断面図である。
【図２０】複板方式のカラープロジェクタにおける光合成の原理を示す概念図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域
１ｃ…低濃度ドレイン領域
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…絶縁薄膜（第１誘電体膜）
３ａ…走査線
３ｂ…容量線
４…第1層間絶縁膜
５…コンタクトホール
６ａ…データ線
６ｃ…第１バリア層
７…第２層間絶縁膜
８ａ…コンタクトホール
８ｂ…コンタクトホール
９ａ…画素電極
１０…ＴＦＴアレイ基板
１１ａ…第１遮光膜
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
３０…ＴＦＴ
５０…液晶層
７０…蓄積容量
７０ａ…第１蓄積容量
７０ｂ…第２蓄積容量
８０…バリア層
８１…第２誘電体膜
８８ａ…コンタクトホール
８８ｂ…コンタクトホール
８８ｃ…コンタクトホール
９０…第２バリア層
９１…層間絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to the technical field of an active matrix drive type electro-optical device and a method for manufacturing the same, and in particular, an electrical connection between a pixel electrode and a thin film transistor for pixel switching (hereinafter referred to as TFT as appropriate). The present invention belongs to the technical field of an electro-optical device including a conductive layer for achieving good conduction and a method for manufacturing the electro-optical device.
[0002]
[Background]
2. Description of the Related Art Conventionally, in an active matrix driving type electro-optical device using TFT driving, a large number of TFTs are provided on a TFT array substrate corresponding to a large number of scanning lines and data lines arranged in the vertical and horizontal directions and their intersections. Yes. In each TFT, the gate electrode is connected to the scanning line, the source region of the semiconductor layer is connected to the data line, and the drain region of the semiconductor layer is connected to the pixel electrode.
[0003]
Such a source region and drain region of the TFT and a channel region between them are composed of a semiconductor layer formed on the TFT array substrate. The pixel electrode needs to be connected to the drain region of the semiconductor layer through wirings such as a scanning line, a capacitor line, and a data line having a laminated structure and a plurality of interlayer insulating films for electrically insulating them from each other. There is. Here, particularly in the case of a positive stagger type or coplanar type polysilicon TFT having a top gate structure in which a gate is provided on a semiconductor layer formed on a TFT array substrate, the pixel electrode is changed from the semiconductor layer in the stacked structure. Since the distance between layers is, for example, about 1000 nm or longer, it is difficult to open a contact hole for electrically connecting the two. More specifically, as the depth of etching increases, the etching accuracy decreases, and there is a possibility of opening through the target semiconductor layer. It becomes extremely difficult to open the hole. For this reason, dry etching is combined with wet etching, but this time the wet etching increases the diameter of the contact hole, and it is necessary to lay out wiring and electrodes as much as necessary in a limited area on the substrate. It becomes difficult.
[0004]
Therefore, recently, a contact hole reaching the drain region is formed when the contact hole reaching the source region is opened and the data line and the source region are electrically connected to the interlayer insulating film formed on the scanning line. A conductive layer for relay called a barrier layer made of the same layer as the data line is formed on the interlayer insulating film, and then the interlayer insulation formed on the data line and the barrier layer is formed. A technique for connecting the pixel electrode and the drain region by opening a contact hole from the pixel electrode to the barrier layer in the film has been developed.
[0005]
On the other hand, three electro-optical devices such as a liquid crystal device configured as described above are prepared and used as light valves for R (red), G (green), and B (blue), respectively. Color projectors have been developed. According to this double plate method, for example, as shown in FIG. 20, the three-color light separately modulated by the three electro-optical devices 500R, 500G, and 500B is combined into one projection light by the prism 502. Projected on the screen. Thus, when combined by the prism 502, the G light is not reflected by the prism 502 as compared with the R light and B light reflected by the prism 502. That is, the number of times of light inversion is reduced for G light only once. Of course, this phenomenon is the same even if the optical system is configured so that the R light or B light is not reflected by the prism instead of the G light, and the dichroic mirror or the like is used instead of the prism 502 and the three-color light is emitted. The same occurs when synthesized. Therefore, in such a case, the electro-optical device 500G for G is used in a drive format in which the image signal is reversed left and right in some form and the scanning direction is reversed as compared with the electro-optical devices 500R and 500B. The displayed image is displayed.
[0006]
[Problems to be solved by the invention]
In this type of electro-optical device, there is a strong general demand for high-quality display images. To this end, high-definition of the image display area or finer pixel pitch and higher pixel aperture ratio (that is, higher pixel aperture ratio) In each pixel, it is extremely important to increase the ratio of the pixel opening area through which the display light is transmitted to the non-pixel opening area through which the display light is not transmitted.
[0007]
However, as the pixel pitch becomes finer, the electrode size, wiring width, and contact hole diameter, etc., have inherent miniaturization limitations due to manufacturing technology. Since the ratio of occupying the region is increased, there is a problem that the pixel aperture ratio is lowered.
[0008]
Furthermore, as the pixel pitch becomes finer, the film thickness of various conductive layers forming thin film transistors, data lines, scanning lines, capacitor lines, etc. Since there is an essential limit depending on the manufacturing technology, a step on the surface of the pixel electrode is relatively large between the region where these wirings and elements are formed and the other region. When the level difference becomes large in this way, the disclination region of the liquid crystal generated when the alignment film having the level difference is rubbed is enlarged. As a result, there arises a problem that such a disclination region cannot be accommodated in a non-opening region that normally surrounds the opening region of each pixel in a grid pattern. Alternatively, if all such disclination areas are obscured by a light shielding film or the like on the counter substrate, there is a problem that the opening area in each pixel becomes very small.
[0009]
In particular, according to experiments and researches by the inventors of the present application, the location and degree of the step difference on the surface of the pixel electrode greatly depend on the rubbing process direction. For example, when a TN (Twisted Nematic) liquid crystal is used, when the rubbing process is performed along the scanning line and the data line, in the case of the TN liquid crystal that rotates clockwise as viewed from the counter substrate side, Depending on the step shape, when the degree of disclination is increased at the right corner in the opening area of each pixel, or when using a counterclockwise TN liquid crystal, the step shape on the surface of the pixel electrode The degree of the disclination generation area increases at the left corner in the opening area of each pixel. Thus, there is a problem that directional disclination occurs depending on the step shape of the surface of the pixel electrode in each pixel unit. In particular, such a directional disclination is of a double plate type using three electro-optic devices as described above, even if it is invisible to a single electro-optic device. When a color projector is configured, it may be visible. More specifically, two electro-optical devices (the electro-optical devices 500R and 500B in FIG. 20) having the same tendency of the disclination occurrence region in each pixel and the tendency of the disclination occurrence region in each pixel. When the three colors of light modulated by a single electro-optical device (electro-optical device 500G in FIG. 20) with reversed colors are combined into one, the occurrence region of disclination in each pixel is locally There is a phenomenon in which they are mutually increased and become very noticeable visually. In particular, when a multi-plate type color projector is configured using three electro-optical devices with a fine pixel pitch, there is a problem that the device defect rate of the electro-optical device becomes very high. Or, in particular, when a multi-plate color projector is configured using three electro-optical devices with a fine pixel pitch, image degradation due to the occurrence of disclination due to the step on the surface of the pixel electrode is severe. There is a problem that it is extremely difficult to display a high-quality image.
[0010]
On the other hand, according to the technique using the barrier layer described above, at least two contact holes must be opened in the non-opening region in order to establish electrical connection from the drain region to the pixel electrode in each pixel. Due to the presence of these two contact holes, there arises a problem that depressions and irregularities are generated at a plurality of positions on the surface of the pixel electrode located above the contact holes. Therefore, measures to remove such irregularities can be considered by using various planarization techniques. However, such measures increase the complexity of the manufacturing process and increase the cost, and above all, the second contact hole directly connected to the pixel electrode. In contrast, when the other interlayer insulating film and the underlying film are flattened, the pixel electrode surface formed from the ITO (Indium Tin Oxide) film or the like inside the opening cannot be flattened. . As a result, due to the depressions and irregularities on the surface of the pixel electrode caused by the presence of a plurality of contact holes, the liquid crystal disclination occurs at a specific location of each pixel as described above, or the opening area of each pixel must be narrowed. The problem of not becoming.
[0011]
The present invention has been made in view of the above-described problems. Even if the pixel pitch is reduced, a depression or a depression on the surface of the pixel electrode due to the presence of a plurality of contact holes that connect the semiconductor layer and the pixel electrode through the conductive layer. It is an object of the present invention to provide an electro-optical device and a method for manufacturing the same that can efficiently reduce an adverse effect due to unevenness and have a high pixel aperture area and display a high-quality image.
[0012]
[Means for Solving the Problems]
In order to solve the above problems, the present invention includes a substrate having a plurality of scanning lines, a plurality of data lines, and a thin film transistor and a pixel electrode arranged corresponding to the intersection of the scanning lines and the data lines, A semiconductor layer constituting the thin film transistor and the pixel electrode are electrically connected via a first conductive layer and a second conductive layer, and a first for electrically connecting the pixel electrode and the second conductive layer. The contact hole is opened so as to be substantially symmetrical with respect to two adjacent data lines in plan view, and a second for electrically connecting the semiconductor layer and the first conductive layer. The contact hole is formed in a region where the second conductive layer is formed.
[0013]
According to this configuration of the present invention, the first contact hole is opened at a position that is substantially symmetrical with respect to two adjacent data lines. The position symmetric with respect to two adjacent data lines usually coincides with the position symmetrical with respect to the central axis in the direction along the data line of the opening area of each pixel, but the opening area of each pixel. In some cases, the central axis in a direction along a data line such as a square or a rectangle is not simply determined, and the two are not necessarily the same. Here, since the first contact hole reaches the pixel electrode, according to the present technology for forming this type of pixel electrode, a portion of the surface corresponding to the first contact hole on the surface of the pixel electrode is more or less any depression. Or unevenness. Unlike the flat case where the depressions or irregularities are generated, for example, the occurrence of disclination of the electro-optic material after the rubbing process is performed on the alignment film formed on the pixel electrode, the electro-optic Causes various defects to the substance. However, in the present invention, since the first contact hole is opened at a symmetrical position with respect to the two adjacent data lines, the depressions and irregularities on the surface of the pixel electrode corresponding to the first contact hole are Each pixel is generated at a symmetrical position with respect to two adjacent data lines. Therefore, for example, when the rubbing process is performed for the clockwise TN liquid crystal and the counterclockwise TN liquid crystal is performed on the alignment film formed on the pixel electrode, such a pixel electrode is considered. In both cases, the defect of the electro-optic material due to the depressions and irregularities on the surface occurs in the same tendency in each pixel. As a result, when a plurality of electro-optical devices having different clear vision directions are combined and used for a multi-plate type color projector or the like (see FIG. 20), a defect at a specific location is combined. Can prevent the situation from growing. More generally, since the depressions and irregularities on the surface of the pixel electrode corresponding to the first contact hole are not biased in either direction along the scanning line in each pixel unit, the entire image display area is directed along the scanning line. This eliminates uneven display. Thus, the symmetrical position with respect to the data line in the present invention means that it is sufficient if it is symmetrical to the extent that display unevenness having directivity along the scanning line does not substantially occur.
[0014]
The present invention is characterized in that the second contact hole is opened so as to be substantially symmetrical with respect to two adjacent data lines with the first contact hole interposed therebetween in plan view. To do.
[0015]
According to this configuration of the present invention, the drain region of the semiconductor layer and the first conductive layer are electrically connected via the second contact hole. For this reason, the diameter of the contact hole can be reduced as compared with the case where one contact hole is opened from the pixel electrode to the drain region of the semiconductor layer. Furthermore, since the depressions and irregularities formed on the surface of the pixel electrode in the first contact hole can be small, flattening in this pixel electrode portion is promoted.
[0016]
Further, since the second contact hole is relatively far from the pixel electrode through various conductive layers and interlayer insulating films, the first contact hole does not affect the shape of the pixel electrode surface as much as the first contact hole. Indentations and irregularities generated in the pixel electrode due to the second contact hole due to the relationship with the device specifications (required image quality, etc.) and device design (position of the second contact hole, distance from the opening region, etc.) May cause disclination in an electro-optic material. Further, there may be a case where it is desired to omit the planarization process for the region corresponding to the second contact hole in the manufacturing process. In such a case, if the second contact hole is opened at a substantially symmetrical position with respect to the two adjacent data lines in the non-opening region, the same as the case of the first contact hole described above. Furthermore, since the depressions and irregularities on the surface of the pixel electrode corresponding to the first contact hole are not biased in either direction along the scanning line in each pixel unit, the entire image display area has directivity along the scanning line. There is no need to have display irregularities.
[0017]
The present invention is characterized in that a third contact hole for electrically connecting the first conductive layer and the second conductive layer is formed so as to overlap the first contact hole.
[0018]
The present invention is characterized in that the second conductive layer is formed along the scanning line between two adjacent data lines.
[0019]
The present invention is characterized in that an end portion of the second conductive layer overlaps the data line.
[0020]
The present invention is characterized in that the second conductive layer is a light-shielding conductive film.
[0021]
According to this configuration of the present invention, it is possible to at least partially define the opening region of each pixel by the conductive layer made of the conductive light shielding film. Thus, for example, the configuration in which part or all of the conductive light-shielding film is provided on the TFT array substrate, not the light-shielding film formed on the counter substrate disposed to face the substrate, is opposed to the substrate in the manufacturing process. This is very advantageous in that the pixel aperture ratio does not decrease due to the positional deviation from the substrate.
[0022]
In an aspect in which the conductive layer is formed of a light shielding film, the conductive layer may be configured to define at least a part of the opening region of the pixel.
[0023]
According to this configuration of the present invention, it is possible to define the opening area of the pixel by using the conductive layer alone or together with the light shielding film formed on the counter substrate. In particular, if the opening region is defined without forming a light-shielding film on the other substrate, it is possible to reduce the number of steps in the manufacturing process and to prevent a decrease or variation in pixel aperture ratio due to misalignment between the pair of substrates. It is possible and advantageous.
[0024]
The present invention is characterized in that the first conductive layer is formed in the same layer as the data line.
[0025]
The present invention is characterized in that the first conductive layer constitutes a storage capacitor.
[0026]
According to this configuration of the present invention, the storage capacity can be increased by using the conductive layer three-dimensionally in a limited substrate region.
[0055]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0056]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0057]
(First embodiment of electro-optical device)
A configuration of a liquid crystal device which is a first embodiment of an electro-optical device according to the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 is an equivalent circuit of various elements and wirings in a plurality of pixels formed in a matrix that constitutes an image display area of the liquid crystal device, and FIG. 2 is a data line, a scanning line, a pixel electrode, a light shielding film, and the like. 3 is a plan view of a plurality of pixel groups adjacent to each other on the TFT array substrate on which is formed, and FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. In FIG. 3, the scale of each layer and each member is different in order to make each layer and each member recognizable on the drawing.
[0058]
In FIG. 1, a plurality of pixels formed in a matrix that forms an image display area of the liquid crystal device according to the present embodiment includes a plurality of TFTs 30 for controlling the pixel electrode 9 a in a matrix, and an image signal is transmitted. The supplied data line 6 a is electrically connected to the source region of the TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain region of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is closed by closing the TFT 30 as a switching element for a certain period. Is written at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Through the liquid crystal device as a whole, light having a contrast according to the image signal is emitted. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized.
[0059]
In FIG. 2, on the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix, and the vertical and horizontal boundaries of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each line. The data line 6a is electrically connected to a source region to be described later in the semiconductor layer 1a made of a polysilicon film or the like through the contact hole 5, and the pixel electrode 9a is a region indicated by a slanting line in the lower right in the drawing. The semiconductor layer 1a is electrically connected to a drain region to be described later via a contact hole 8a and a contact hole 8b through a conductive layer (hereinafter referred to as a barrier layer) 80 as a buffer. ing. In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ in the semiconductor layer 1a, and a portion of the scanning line 3a facing the channel region 1a ′ functions as a gate electrode. As described above, the TFT 30 in which a part of the scanning line 3a is arranged to face the channel region 1a ′ as a gate electrode is provided at each intersection of the scanning line 3a and the data line 6a.
[0060]
Capacitor line 3b has a main line portion extending substantially linearly along scanning line 3a, and a protruding portion protruding upward (in the drawing, upward) along data line 6a from a location intersecting data line 6a. .
[0061]
In particular, the island-shaped barrier layer 80 is electrically connected to the drain region of the semiconductor layer 1a through the contact hole 8a, and is electrically connected to the pixel electrode 9a through the contact hole 8b. It functions as a conductive layer or buffer between the electrode 9a. The barrier layer 80, the contact hole 8a, and the contact hole 8b will be described in detail later.
[0062]
Further, the first light-shielding film 11a may be provided so as to pass through the lower side of the scanning line 3a, the capacitor line 3b, and the TFT 30, respectively, in the region indicated by the thick line in the drawing. Each of the first light shielding films 11a is formed in a stripe shape along the scanning line 3a, and a portion intersecting with the data line 6a is formed wide in the lower part of the figure. By providing the channel region 1a ′ at a position covering the channel region 1a ′ when viewed from the TFT array substrate side, light irradiation from the back surface of the TFT array substrate can be prevented.
[0063]
Next, as shown in the cross-sectional view of FIG. 3, the liquid crystal device includes a TFT array substrate 10 that constitutes an example of one substrate, and a counter substrate 20 that constitutes an example of the other substrate disposed opposite thereto. ing. The TFT array substrate 10 is made of, for example, a quartz substrate, a glass substrate, or a silicon substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO film. The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0064]
On the other hand, a counter electrode 21 is provided over the entire surface of the counter substrate 20, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 21. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0065]
The TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0066]
As shown in FIG. 3, the counter substrate 20 is further provided with a second light-shielding film 23 in the non-opening region of each pixel. Therefore, incident light does not enter the channel region 1a ′, the low concentration source region 1b, and the low concentration drain region 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Furthermore, the second light-shielding film 23 has functions of improving contrast and preventing color mixture of color materials when a color filter is formed.
[0067]
Between the TFT array substrate 10 and the counter substrate 20, which are configured as described above and are arranged so that the pixel electrode 9 a and the counter electrode 21 face each other, an electro-optic substance is placed in a space surrounded by a seal material described later. Liquid crystal, which is an example, is sealed and a liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials such as glass fibers or glass beads are mixed.
[0068]
Further, as shown in FIG. 3, a first light shielding film 11 a may be provided between the TFT array substrate 10 and each pixel switching TFT 30 at a position facing each pixel switching TFT 30. The first light shielding film 11a is preferably at least one of Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead), which are preferably opaque high melting point metals. Including one metal, alloy, metal silicide, and the like. If comprised from such a material, the 1st light shielding film 11a will not be destroyed or melt | dissolved by the high temperature process in the formation process of the pixel switching TFT30 performed after the formation process of the 1st light shielding film 11a on the TFT array substrate 10 You can Since the first light-shielding film 11a is formed, the reflected light (return light) from the TFT array substrate 10 side, the channel region 1a ′ of the semiconductor layer 1a constituting the pixel switching TFT 30, the low-concentration source region 1b, The incident on the low concentration drain region 1c can be prevented in advance, and the characteristics of the pixel switching TFT 30 are not changed or deteriorated due to the generation of the photocurrent caused by this.
[0069]
The first light shielding film 11a formed in a stripe shape may be extended under the scanning line 3a and electrically connected to a constant potential source or a large capacity portion. With this configuration, the potential fluctuation of the first light shielding film 11a does not adversely affect the pixel switching TFT 30 disposed opposite to the first light shielding film 11a. In this case, the constant potential source includes a negative power source supplied to a peripheral circuit for driving the liquid crystal device (for example, a scanning line driving circuit, a data line driving circuit, etc.), a constant potential source such as a positive power source, and a ground power source. And a constant potential source supplied to the counter electrode 21. The first light shielding film 11a may be formed in a lattice shape along the data line 6a and the scanning line 3a, or at least the channel region 1a ′, the low concentration source region 1b, and the low concentration drain region 1c of the pixel switching TFT 30. It may be formed in an island shape so as to cover.
[0070]
Further, a base insulating film 12 is provided between the first light shielding film 11 a and the plurality of pixel switching TFTs 30. The base insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light shielding film 11a. Further, the base insulating film 12 has a function as a base film for the pixel switching TFT 30 by being formed on the entire surface of the TFT array substrate 10. In other words, the TFT array substrate 10 has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 and dirt remaining after cleaning. The base insulating film 12 is, for example, a highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), or BPSG (boron phosphorus silicate glass), a silicon oxide film, or a nitride. It consists of a silicon film or the like. The base insulating film 12 can also prevent the first light shielding film 11a from contaminating the pixel switching TFT 30 and the like.
[0071]
In the present embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to serve as the first storage capacitor electrode 1f, and a part of the capacitor line 3b facing the second storage capacitor electrode serves as the second storage capacitor electrode and functions as a gate insulating film. The first thin film capacitor 70a is formed by extending the insulating thin film 2 from a position facing the scanning line 3a to form a first dielectric film sandwiched between these electrodes. Further, a part of the barrier layer 80 facing the second storage capacitor electrode is used as a third storage capacitor electrode, and the second dielectric film 81 is provided between these electrodes, whereby the second storage capacitor 70b is formed. Yes. The first and second storage capacitors 70a and 70b are connected in parallel through the contact hole 8a to form the storage capacitor 70. In particular, the insulating thin film 2 including the first dielectric film that forms the first storage capacitor 70a is nothing but the gate insulating film of the TFT 30 formed on the polysilicon film by high-temperature oxidation. The first storage capacitor 70a can be configured as a storage capacitor having a relatively small area and a large capacity. Further, since the second dielectric film 81 can be formed in the same manner as the first dielectric film 2 or thinner than the first dielectric film 2, the data lines 6 a adjacent to each other can be formed as shown in FIG. By using this region, the second storage capacitor 70b can be configured as a storage capacitor having a relatively small area and a large capacity. Accordingly, the storage capacitor 70 that is three-dimensionally composed of the first storage capacitor 70a and the second storage capacitor 70b has a region under the data line 6a and a region where liquid crystal disclination occurs along the scanning line 3a (that is, By effectively utilizing a space outside the pixel opening region (region where the capacitor line 3b is formed), a large-capacity storage capacitor can be formed with a small area.
[0072]
As described above, the second dielectric film 81 constituting the second storage capacitor 70b may be a silicon oxide film, a silicon nitride film, or the like, or a multilayer film. The second dielectric is formed by various known techniques (low pressure CVD method, plasma CVD method, thermal oxidation method, atmospheric pressure CVD method, sputtering method, ECR plasma method, remote plasma method, etc.) generally used for forming an insulating thin film. A film 81 can be formed. By forming the second dielectric film 81 thin, the diameter of the contact hole 8a can be further reduced, so that the depressions and irregularities of the barrier layer 80 in the contact hole 8a described above can be further reduced, and the pixel electrode located thereabove. The flattening at 9a is further promoted.
[0073]
In FIG. 3, the pixel switching TFT 30 has an LDD (Lightly Doped Drain) structure, and includes a scanning line 3a, a channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by an electric field from the scanning line 3a, and scanning. The insulating thin film 2 that insulates the line 3a from the semiconductor layer 1a, the data line 6a, the low concentration source region 1b and the low concentration drain region 1c of the semiconductor layer 1a, the high concentration source region 1d and the high concentration drain region 1e of the semiconductor layer 1a. I have. A corresponding one of the plurality of pixel electrodes 9 a is connected to the high concentration drain region 1 e through the barrier layer 80. The low concentration source region 1b and the high concentration source region 1d and the low concentration drain region 1c and the high concentration drain region 1e are predetermined according to whether an n-type or p-type channel is formed in the semiconductor layer 1a, as will be described later. It is formed by doping a concentration of n-type or p-type impurities. An n-type channel TFT has an advantage of high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element. In this embodiment, in particular, the data line 6a is composed of a light-shielding and conductive thin film such as a low-resistance metal film such as an Al (aluminum) film or an alloy film such as metal silicide. Further, on the barrier layer 80 and the second dielectric film 81, the first interlayer insulating film 4 is formed in which the contact hole 5 leading to the high concentration source region 1d and the contact hole 8b leading to the barrier layer 80 are formed. ing. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5 to the high concentration source region 1d. Further, on the data line 6 a and the first interlayer insulating film 4, a second interlayer insulating film 7 in which a contact hole 8 b to the barrier layer 80 is formed is formed. The pixel electrode 9a is electrically connected to the barrier layer 80 through the contact hole 8b, and further connected to the high-concentration drain region 1e through the contact hole 8a via the barrier layer 80. Yes. The aforementioned pixel electrode 9a is provided on the upper surface of the second interlayer insulating film 7 thus configured.
[0074]
The pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low-concentration source region 1b and the low-concentration drain region 1c, or one of the scanning lines 3a. It may be a self-aligned TFT in which impurity ions are implanted at a high concentration using the gate electrode as a mask as a mask to form the high concentration source region 1d and the high concentration drain region 1e in a self-aligning manner.
[0075]
In this embodiment, a single gate structure is used in which only one gate electrode formed of a part of the scanning line 3a of the pixel switching TFT 30 is disposed between the high concentration source region 1d and the high concentration drain region 1e. Two or more gate electrodes may be disposed on the substrate. At this time, the same signal is applied to each gate electrode. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source-drain region can be prevented, and the off-time current can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-current can be further reduced and a stable switching element can be obtained.
[0076]
As shown in FIGS. 2 and 3, in the liquid crystal device of this embodiment, the high-concentration drain region 1e and the pixel electrode 9a are electrically connected via the contact hole 8a and the contact hole 8b via the barrier layer 80. Therefore, the diameters of the contact hole 8a and the contact hole 8b can be reduced as compared with the case where one contact hole is opened from the pixel electrode 9a to the drain region. That is, in the case of opening one contact hole, the etching accuracy decreases as the contact hole is opened deeper. For example, in order to prevent a very thin semiconductor layer 1a of about 50 nm from penetrating, The dry etching that can reduce the diameter must be stopped halfway, and a process must be set up so that the semiconductor layer 1a is finally opened by wet etching. Alternatively, it becomes necessary to separately provide a polysilicon film for preventing penetration by dry etching.
[0077]
On the other hand, in the present embodiment, the pixel electrode 9a and the high concentration drain region 1e may be electrically connected by two serial contact holes 8a and 8b, so that the contact hole 8a and the contact hole 8b are respectively connected. It is possible to open holes by dry etching. Alternatively, it is possible to reduce the distance for opening at least by wet etching. However, in order to give a slight taper to the contact hole 8a and the contact hole 8b, respectively, wet etching may be performed for a relatively short time after dry etching.
[0078]
As described above, according to the present embodiment, the diameters of the contact hole 8a and the contact hole 8b can be reduced, and the depressions and irregularities formed on the surface of the barrier layer 80 in the contact hole 8a can be reduced. Flattening in the portion of the pixel electrode 9a located is promoted to some extent. Furthermore, since the depressions and irregularities formed on the surface of the pixel electrode 9a in the second contact hole 8b can be small, flattening of the pixel electrode 9a is promoted to some extent.
[0079]
Particularly in the present embodiment, the barrier layer 80 is made of a conductive light shielding film. Accordingly, each pixel opening region can be at least partially defined by the barrier layer 80. For example, the barrier layer 80, like the first light-shielding film 11a, includes at least one of Ti, Cr, W, Ta, Mo, and Pb, which are opaque high melting point metals, a simple metal, an alloy, a metal silicide, and the like. Consists of Since the contact resistance between these refractory metals and the ITO film constituting the pixel electrode 9a is low, good electrical connection can be established between the barrier layer 80 and the pixel electrode 9a through the contact hole 8b. The film thickness of the barrier layer 80 is preferably about 50 nm to 500 nm, for example. If the thickness is about 50 nm, the possibility of penetrating the second contact hole 8b in the manufacturing process is low, and if it is about 500 nm, the unevenness of the surface of the pixel electrode 9a due to the presence of the barrier layer 80 is a problem. This is because it is not possible or it can be flattened relatively easily. Here, the pixel opening can be defined by a light-shielding film such as the data line 6a and the barrier layer 80 and the first light-shielding film 11a or the data line 6a and the barrier layer 80. In such a case, it is not necessary to form the second light-shielding film 23 on the counter substrate 20, so that the number of processes can be reduced. Further, it is possible to prevent a decrease or variation in pixel aperture ratio due to misalignment between the counter substrate 20 and the TFT array substrate 10. When the second light-shielding film 23 is provided on the counter substrate 20, the second light-shielding film 23 is formed larger in consideration of misalignment with the TFT array substrate 10, but the TFT array substrate 10 such as the data line 6 a and the barrier layer 80 as described above. Since the pixel opening is defined by the light-shielding film formed on the side, the pixel opening can be precisely defined, compared with the case where the pixel opening is determined by the second light-shielding film 23 provided on the counter substrate 20. The aperture ratio can be improved.
[0080]
In the present embodiment, since the barrier layer 80 is made of a conductive light shielding film, various advantages can be obtained. However, the barrier layer 80 is not a refractory metal film but a low resistance conductive material doped with, for example, phosphorus. It may be composed of a conductive polysilicon film. With this configuration, the barrier layer 80 does not exhibit the function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacity 70 and the original relay function of the barrier layer. Furthermore, since stress due to heat or the like hardly occurs between the first interlayer insulating film 4, it is useful for preventing cracks in the barrier layer 80 and its surroundings. Further, the barrier layer 80 may be formed as a laminated film of two or more layers using a metal film on the polysilicon film. Further, the metal film may be sandwiched between two layers of polysilicon films to form three layers. As described above, when the barrier layer 80 and the high-concentration drain region 1e are electrically connected, if the same polysilicon film is used, the contact resistance can be greatly reduced. On the other hand, light shielding for defining the pixel opening region may be performed separately by the first light shielding film 11a and the second light shielding film 23.
[0081]
Particularly in the present embodiment, the contact hole 8b is opened at a substantially symmetric position with respect to the two adjacent data lines 6a in the non-opening region. That is, the contact hole 8b is opened at a substantially central position between the two data lines 6a when viewed in plan. Here, since the contact hole 8b reaches the pixel electrode 9a, some depression or unevenness is generated at a portion corresponding to the contact hole 8b on the surface of the pixel electrode 9a. The portions where the depressions and irregularities are generated cause the occurrence of liquid crystal disclination after the rubbing process or the like is performed on the alignment film 16 formed on the pixel electrode 9a. However, in the present embodiment, the contact hole 8b is opened at a substantially symmetric position with respect to the two adjacent data lines 6a in the non-opening region, so that the pixel electrode 9a corresponding to the contact hole 8b is formed. The depressions and irregularities on the surface are generated at substantially symmetrical positions with respect to the two adjacent data lines 6a for each pixel. Accordingly, when the rubbing process is performed on the alignment film 16 for the TN liquid crystal that rotates clockwise as viewed from the counter substrate 20 side, on the contrary, the rubbing process is performed for the TN liquid crystal that rotates counterclockwise. The occurrence of the liquid crystal disclination due to the depressions or irregularities on the surface of the pixel electrode 9a can be generated in the same manner in each pixel. As a result, when a plurality of liquid crystal devices with different clear vision directions and a liquid crystal device for left shift are combined and used for a multi-plate type color projector or the like, the situation is increased due to a combination of defects at specific locations. Can be prevented.
[0082]
Further, in the present embodiment, in particular, the contact hole 8a is also opened at a substantially symmetric position with respect to the two adjacent data lines 6a in the non-opening region. Accordingly, since the contact hole 8a is relatively separated from the pixel electrode 9a via an interlayer insulating film or the like, the contact hole 8b does not affect the shape of the surface of the pixel electrode 9a as much as the contact hole 8b. As in the case of, the depressions and irregularities on the surface of the pixel electrode 9a corresponding to the contact hole 8a in each pixel unit can be prevented from being biased in either direction along the scanning line.
[0083]
In the present embodiment, the barrier layer 80 also has a substantially symmetric planar shape with respect to the two adjacent data lines 6a in the non-opening region, and thus is caused by the thickness of the barrier layer 80. The unevenness in the pixel electrode 9a is also symmetrical with respect to the two adjacent data lines 6a. Therefore, no matter which direction the rubbing process is performed, the adverse effect does not become asymmetric for each pixel. Further, since the barrier layer 80 is formed in an island shape for each pixel unit, it is not affected by the stress of the film forming the barrier layer 80.
[0084]
In addition, as shown in FIG. 2, the scanning lines 3a and the capacitor lines 3b are arranged substantially side by side in pairs in a non-opening area along the scanning lines 3a, as viewed in plan. The contact hole 8a is opened between the scanning line 3a and the capacitor line 3b in the non-opening region along the scanning line 3a. Therefore, the first interlayer insulating film 4 and the second interlayer insulating film 7 and the like are not formed short-circuiting the scanning line 3a and the capacitor line 3b and the high-concentration drain region 1e due to the presence of the contact hole 8a. Thus, the depressions and irregularities generated on the surface of the pixel electrode 9a can be positioned in a region closer to the center between the scanning line 3a and the capacitor line 3b in the non-opening region. Therefore, the depressions and irregularities generated on the surface of the pixel electrode 9a due to the presence of the contact hole 8a are located from the pixel opening region into the non-opening region according to the width of the scanning line 3a and the capacitor line 3b. Even if the first interlayer insulating film 4 and the second interlayer insulating film 7 and the like that are interposed in the middle are not subjected to the flattening process for such depressions and irregularities, the adverse effects due to such depressions and irregularities can reach the opening region. A difficult configuration can be obtained. As shown in FIG. 2, in the present embodiment, in particular, the width of the scanning line 3a and the capacitor line 3b is not reduced as a whole due to the presence of the contact hole 8a, or the width of the non-opening region is unnecessary. If the planar shape of the capacitor line 3b is constricted so as to correspond to the formation region of the contact hole 8a or the contact hole 8b so as not to increase, the pixel aperture ratio can be prevented from decreasing. Further, the scanning line 3a may be constricted corresponding to the formation region of the contact hole 8a and the contact hole 8b, similarly to the capacitor line 3b. Further, the contact hole 8b may be provided on the capacitor line 3b when the barrier layer 80 is laminated on the capacitor line 3b via the second dielectric film 81. In this case, it is advantageous that a storage capacity can be provided in the opening region of the contact hole 8b.
[0085]
Furthermore, since the barrier layer 80 is provided below the Al layer constituting the data line 6a, the position of the contact hole 8b can be set to any position as long as it is a planar region where the data line 6a does not exist.
[0086]
Furthermore, the contact hole 8b is formed at a substantially central portion in the width direction parallel to the data line 6a in the region along the scanning line 3a in the non-opening region when seen in a plan view. Therefore, the depressions and irregularities generated on the surface of the pixel electrode 9a due to the presence of the contact hole 8b are substantially in the center in the width direction in the non-opening region extending in the longitudinal direction along the scanning line 3a when seen in a plan view. It becomes possible to position. Therefore, it is possible to make a configuration in which the adverse effect due to the depressions and unevenness due to the presence of the contact hole 8b does not easily reach the opening region.
[0087]
The planar shape of the contact hole 8a, the contact hole 8b, and the contact hole 5 may be circular, square, or other polygonal shape, but the circular shape is particularly useful for preventing cracks in the interlayer insulating film around the contact hole. In order to obtain good electrical connection, it is preferable that wet etching is performed after dry etching to slightly taper these contact holes.
[0088]
As described above, according to the liquid crystal device of the first embodiment, by devising the formation positions of the contact hole 8a and the contact hole 8b, the surface of the pixel electrode 9a corresponding to the contact hole 8b can be Since the defect tendency due to the unevenness is stabilized, a defect at a specific location in the image display area becomes apparent beyond a certain limit due to the presence of the contact hole, and the quality of the display image is deteriorated, or the entire liquid crystal device is It becomes possible to efficiently prevent a situation of being a defective product. Further, by devising the formation position of the contact hole 8a, it is possible to obtain a configuration in which device defects are less likely to occur. In addition, since the contact hole 8b can be opened at an arbitrary plane position as long as the data line 6a does not exist in a plan view and the barrier layer 80 exists, the contact hole 8b is opened. Since the degree of freedom of the position to be greatly increased, the degree of freedom of design regarding the planar layout is greatly increased, which is very convenient in practice.
[0089]
(Manufacturing process in the first embodiment of the electro-optical device)
Next, a manufacturing process of the liquid crystal device in the embodiment having the above-described configuration will be described with reference to FIGS. 4 to 7 are process diagrams showing each layer on the TFT array substrate side in each process corresponding to the AA ′ cross section of FIG.
[0090]
First, as shown in step (1) in FIG. 4, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared. Where preferably N 2 Heat treatment is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so that distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later is reduced. That is, the TFT array substrate 10 is heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process. Then, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pb or a metal silicide is formed on the entire surface of the TFT array substrate 10 processed in this manner, and a film of about 100 to 500 nm is formed by sputtering or the like. A light shielding film 11 having a thickness, preferably about 200 nm, is formed. An antireflection film such as a polysilicon film may be formed on the light shielding film 11 in order to reduce surface reflection.
[0091]
Next, as shown in step (2), a resist mask corresponding to the pattern of the first light shielding film 11a (see FIG. 2) is formed on the formed light shielding film 11 by a photolithography process, and the resist mask is interposed therebetween. Then, the first light shielding film 11a is formed by etching the light shielding film 11.
[0092]
Next, as shown in step (3), TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boat rate) is formed on the first light-shielding film 11a by, for example, normal pressure or low pressure CVD. ) A base insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed using a gas, TMOP (tetramethyloxy phosphite) gas, or the like. . The film thickness of the base insulating film 12 is, for example, about 500 to 2000 nm. If the return light from the back surface of the TFT array substrate 10 is not a problem, the first light shielding film 11a and the base insulating film 12 may not be formed.
[0093]
Next, as shown in step (4), a monosilane gas, a disilane gas, or the like having a flow rate of about 400 to 600 cc / min is formed on the base insulating film 12 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. An amorphous silicon film is formed by low pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa). Thereafter, a heat treatment is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the polysilicon film 1 has a thickness of about 50 to 200 nm, preferably about Solid phase growth is performed until the thickness becomes 100 nm. As a method for solid phase growth, heat treatment using RTA (Rapid Thermal Anneal) may be used, or laser heat treatment using an excimer laser or the like may be used.
[0094]
At this time, when an n-channel type pixel switching TFT 30 is formed as the pixel switching TFT 30 shown in FIG. 3, Vb such as Sb (antimony), As (arsenic), P (phosphorus), etc. is formed in the channel region. Group element impurities may be slightly doped by ion implantation or the like. Further, when the pixel switching TFT 30 is a p-channel type, a group III element impurity such as B (boron), Ga (gallium), or In (indium) may be slightly doped by ion implantation or the like. Note that the polysilicon film 1 may be directly formed by a low pressure CVD method or the like without going through an amorphous silicon film. Alternatively, the polysilicon film 1 may be formed by implanting silicon ions into a polysilicon film deposited by a low pressure CVD method or the like to make it amorphous and then recrystallizing it by heat treatment or the like.
[0095]
Next, as shown in step (5), a semiconductor layer 1a having a predetermined pattern as shown in FIG. 2 is formed by a photolithography process, an etching process, or the like.
[0096]
Next, as shown in step (6), the semiconductor layer 1a constituting the pixel switching TFT 30 is thermally oxidized at a temperature of about 900 to 1300 ° C., preferably about 1000 ° C., so that it is relatively thin at about 30 nm. A thermally oxidized silicon film 2a having a thickness is formed, and as shown in step (7), an insulating film 2b made of a high temperature silicon oxide film (HTO film) or a silicon nitride film is formed by a relatively low pressure of about 50 nm by a low pressure CVD method or the like. A first dielectric film for forming a storage capacitor is formed together with the insulating thin film 2 of the pixel switching TFT 30 having a multilayer structure including a thermally oxidized silicon film 2a and an insulating film 2b. As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating thin film (first dielectric film) 2 has a thickness of about 20 to 150 nm. The thickness is preferably about 30 to 100 nm. By shortening the high-temperature thermal oxidation time in this way, it is possible to prevent warpage due to heat, particularly when a large substrate of about 8 inches is used. However, the insulating thin film 2 having a single layer structure may be formed only by thermally oxidizing the polysilicon film 1.
[0097]
Next, as shown in step (8), after a resist layer 500 is formed on the semiconductor layer 1a excluding a portion that becomes the first storage capacitor electrode 1f by a photolithography process, an etching process, etc., for example, a dose of P ions is reduced to about 3 × 10 12 / Cm 2 To lower the resistance of the first storage capacitor electrode 1f.
[0098]
Next, as shown in step (9), after removing the resist layer 500, a polysilicon film 3 is deposited by a low pressure CVD method or the like, and P is thermally diffused to make the polysilicon film 3 conductive. Alternatively, a low resistance polysilicon film in which P ions are introduced simultaneously with the formation of the polysilicon film 3 may be used. The polysilicon film 3 is deposited to a thickness of about 100 to 500 nm, preferably about 300 nm.
[0099]
Next, as shown in step (10) of FIG. 5, the capacitor line 3b is formed together with the scanning line 3a having a predetermined pattern as shown in FIG. 2 by a photolithography process, an etching process, etc. using a resist mask. The scanning line 3a and the capacitor line 3b may be formed of a metal alloy film such as a refractory metal or metal silicide, or may be a multilayer wiring combined with a polysilicon film or the like.
[0100]
Next, as shown in step (11), when the pixel switching TFT 30 shown in FIG. 3 is an n-channel TFT having an LDD structure, the low concentration source region 1b and the low concentration drain region are first formed in the semiconductor layer 1a. In order to form 1c, a gate electrode formed of a part of the scanning line 3a is used as a mask, and a V group element impurity such as P is doped at a low concentration, for example, 1 to 3 × 10 3 13 / Cm 2 Dope with a dose amount of As a result, the semiconductor layer 1a under the scanning line 3a becomes a channel region 1a ′.
[0101]
Next, as shown in step (12), in order to form the high concentration source region 1d and the high concentration drain region 1e constituting the pixel switching TFT 30, the resist layer 600 is scanned with a mask wider than the scanning line 3a. After forming on the line 3a, the impurities of the group V element such as P are similarly concentrated at a high concentration, for example, P ions are added to 1 to 3 × 10. 15 / Cm 2 Dope with a dose amount of When the pixel switching TFT 30 is a p-channel type, B or the like is used to form the low concentration source region 1b and the low concentration drain region 1c, the high concentration source region 1d and the high concentration drain region 1e in the semiconductor layer 1a. Doping is performed using Group III element impurities. For example, an TFT having an offset structure may be used without doping at a low concentration, or a self-aligned TFT may be formed by an ion implantation technique using P ions, B ions, or the like using the scanning line 3a as a mask. Due to this impurity doping, the capacitance line 3b and the scanning line 3a are further reduced in resistance.
[0102]
In parallel with the element forming process of these TFTs 30, peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of an n-channel TFT and a p-channel TFT are arranged on the TFT array substrate 10. You may form in the upper peripheral part. As described above, if the semiconductor layer 1a constituting the pixel switching TFT 30 is formed of a polysilicon film in this embodiment, a peripheral circuit can be formed in almost the same process when the pixel switching TFT 30 is formed. It is advantageous.
[0103]
Next, as shown in step (13), after removing the resist layer 600, the capacitor line 3b, the scanning line 3a, and the insulating thin film (first dielectric film) 2 are heated to a high temperature by a low pressure CVD method, a plasma CVD method or the like. A second dielectric film 81 made of a silicon oxide film (HTO film) or a silicon nitride film is deposited to a relatively thin thickness of about 200 nm or less. However, as described above, the second dielectric film 81 may be composed of a multilayer film, and the second dielectric film 81 may be formed by various known techniques generally used for forming an insulating thin film of a TFT. It can be formed. In the case of the second dielectric film 81, if it is made too thin as in the case of the first interlayer insulating film 4, the parasitic capacitance between the data line 6a and the scanning line 3a does not increase, and the insulating thin film in the TFT 30 If the film is formed as thin as 2, a unique phenomenon such as a tunnel effect does not occur. The second dielectric film 81 functions as a dielectric film between the second storage capacitor electrode that is part of the capacitor line and the third storage capacitor electrode that is part of the barrier layer 80. The thinner the second dielectric film 81 is, the larger the second storage capacitor 70b is. Therefore, the thickness is 50 nm or less, which is thinner than that of the insulating thin film 2 on the condition that no defect such as film peeling occurs. If the second dielectric film 81 is formed so as to be an extremely thin insulating film, the effect of this embodiment can be increased.
[0104]
Next, as shown in step (14), a contact hole 8a for electrically connecting the barrier layer 80 and the high concentration drain region 1e is formed by dry etching such as reactive ion etching or reactive ion beam etching. To do. Since such dry etching has high directivity, a contact hole 8a having a small diameter can be opened. Alternatively, wet etching advantageous for preventing the contact hole 8a from penetrating the semiconductor layer 1a may be used in combination. This wet etching is also effective from the viewpoint of providing a taper for better electrical connection to the contact hole 8a.
[0105]
Next, as shown in step (15), a metal or metal such as Ti, Cr, W, Ta, Mo and Pb is formed on the entire surface of the high-concentration drain region 1e viewed through the second dielectric film 81 and the contact hole 8a. A metal alloy film such as silicide is formed by sputtering or the like to form a conductive film 80 ′ having a thickness of about 50 to 500 nm. If there is a thickness of about 50 nm, there is almost no possibility of penetration when the contact hole 8b is opened later. An antireflection film such as a polysilicon film may be formed on the conductive film 80 ′ in order to reduce surface reflection. Further, a polysilicon film or the like may be used for the conductive film 80 ′ for stress relaxation. At this time, a conductive film 80 ′ having two or more layers may be formed using a conductive polysilicon film as a lower layer and a metal film as an upper layer. As described above, when the conductive film 80 ′ and the high-concentration drain region 1e are electrically connected, if the same polysilicon film is formed, the contact resistance can be greatly reduced.
[0106]
Next, as shown in step (16) of FIG. 6, a resist mask corresponding to the pattern of the barrier layer 80 (see FIG. 2) is formed on the formed conductive film 80 ′ by photolithography, and the resist mask is formed. Then, the conductive layer 80 ′ is etched to form the barrier layer 80 including the third storage capacitor electrode.
[0107]
Next, as shown in step (17), NSG, PSG, BSG, BPSG, etc. are used to cover the second dielectric film 81 and the barrier layer 80 by using, for example, normal pressure or low pressure CVD, TEOS gas, or the like. A first interlayer insulating film 4 made of a silicate glass film, a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the first interlayer insulating film 4 is preferably about 500 to 1500 nm. If the thickness of the first interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a is not excessive or hardly causes a problem.
[0108]
Next, in step (18), a heat treatment at about 1000 ° C. is performed for about 20 minutes in order to activate the high-concentration source region 1d and the high-concentration drain region 1e, and then a contact hole 5 for the data line 6a is opened. To do. Also, contact holes for connecting the scanning lines 3 a and the capacitor lines 3 b to wirings not shown in the peripheral region of the TFT array substrate 10 can be opened in the first interlayer insulating film 4 by the same process as the contact holes 5. it can.
[0109]
Next, as shown in step (19), a low resistance metal such as light-shielding Al or metal silicide or the like is formed on the first interlayer insulating film 4 by sputtering or the like as a metal film 6 to have a thickness of about 100 to 500 nm. Deposit to a thickness, preferably about 300 nm.
[0110]
Next, as shown in the step (20), the data line 6a is formed by a photolithography process, an etching process, or the like.
[0111]
Next, as shown in step (21) of FIG. 7, a silicate glass such as NSG, PSG, BSG, or BPSG is used to cover the data line 6a using, for example, atmospheric pressure or reduced pressure CVD method or TEOS gas. A second interlayer insulating film 7 made of a film, a silicon nitride film, a silicon oxide film or the like is formed. The film thickness of the second interlayer insulating film 7 is preferably about 500 to 1500 nm.
[0112]
Next, as shown in step (22), a contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80 is formed by dry etching such as reactive ion etching or reactive ion beam etching. Wet etching may be used to form a taper.
[0113]
Next, as shown in step (23), a transparent conductive thin film 9 such as an ITO film is deposited on the second interlayer insulating film 7 by sputtering or the like to a thickness of about 50 to 200 nm. As shown in 24), the pixel electrode 9a is formed by a photolithography process, an etching process, or the like. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as an Al film.
[0114]
Subsequently, after applying a polyimide alignment film coating solution on the pixel electrode 9a, the alignment film 16 (see FIG. 3) is subjected to a rubbing process so as to have a predetermined pretilt angle and in a predetermined direction. Is formed.
[0115]
On the other hand, for the counter substrate 20 shown in FIG. 3, a glass substrate or the like is first prepared, and after the second light shielding film 23 and a third light shielding film as a frame to be described later are sputtered, for example, metal chrome, It is formed through an etching process. The second and third light shielding films may be formed of a material such as resin black in which carbon or Ti is dispersed in a photoresist in addition to a metal material such as Cr, Ni, or Al. If the light shielding region is defined on the TFT array substrate 10 by the data line 6a, the barrier layer 80, the first light shielding film 11a, etc., the second light shielding film 23 and the third light shielding film on the counter substrate 20 can be omitted. it can.
[0116]
Then, the counter electrode 21 is formed by depositing a transparent conductive thin film such as ITO on the entire surface of the counter substrate 20 by sputtering or the like to a thickness of about 50 to 200 nm. Further, after applying a polyimide-based alignment film coating solution over the entire surface of the counter electrode 21, the alignment film 22 (see FIG. 3) is formed by performing a rubbing process in a predetermined direction so as to have a predetermined pretilt angle. It is formed.
[0117]
Finally, the TFT array substrate 10 on which the respective layers are formed as described above and the counter substrate 20 are bonded to each other with a sealant, which will be described later, so that the alignment films 16 and 22 face each other. For example, liquid crystal formed by mixing a plurality of types of nematic liquid crystals is sucked into the space, and the liquid crystal layer 50 having a predetermined thickness is formed.
[0118]
As described above, according to the manufacturing process in this embodiment, the electro-optical device according to the first embodiment described above can be manufactured using a relatively small number of steps and relatively simple steps.
[0119]
(Second embodiment of electro-optical device)
A configuration of a liquid crystal device which is a second embodiment of the electro-optical device according to the invention will be described with reference to FIG. FIG. 8 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are formed in the second embodiment. In the second embodiment shown in FIG. 8, the same components as those in the first embodiment shown in FIG. 2 are denoted by the same reference numerals, and the description thereof is omitted.
[0120]
In FIG. 8, in the second embodiment, unlike the first embodiment, the contact hole 8a is opened to the side in contact with the opening region of the capacitor line 3b in the region along the scanning line 3a in the non-opening region. ing. Other configurations are the same as those in the first embodiment.
[0121]
Here, unlike the contact hole 8b, the contact hole 8a is separated from the surface of the pixel electrode 9a through a plurality of conductive layers and interlayer insulating films as viewed three-dimensionally, and therefore is caused by the presence of the contact hole 8a. The depressions and irregularities generated on the surface of the pixel electrode 9a are essentially small. Therefore, according to the present embodiment, it is possible to obtain an arrangement in which the contact hole 8a is arranged at a position close to the opening area of each pixel in a plan view and the scanning line 3a, the capacitor line 3b, and the barrier layer 80 are not short-circuited. As shown in FIG. 8, in this embodiment, in particular, the width of the scanning line 3a and the capacitor line 3b is not reduced overall due to the presence of the contact hole 8a, or the width of the non-opening region is unnecessary. In order not to increase, the planar shape of the capacitor line 3b may be constricted corresponding to the formation region of the contact hole 8a.
[0122]
(Third embodiment of electro-optical device)
A configuration of a liquid crystal device according to a third embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 9 and 10. FIG. 9 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films and the like are formed in the third embodiment, and FIG. 'Cross section. In FIG. 10, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing. In the third embodiment shown in FIGS. 9 and 10, the same components as those in the first embodiment shown in FIGS. 2 and 3 are denoted by the same reference numerals, and the description thereof is omitted.
[0123]
9 and 10, in the third embodiment, instead of the barrier layer 80 in the first embodiment, the high concentration drain region 1e of the semiconductor layer 1a is connected through the contact hole 88a and is the same as the data line 6a. A first barrier layer 6c composed of one layer and a second barrier layer 90 connected to the pixel electrode 9a via a contact hole 88b are provided. The first barrier layer 6c and the second barrier layer 90 are disposed so as to face each other via the data line 6a and the interlayer insulating film 91 formed on the first barrier layer 6c. They are electrically connected to each other through the perforated contact hole 88c. Other configurations are the same as those in the first embodiment.
[0124]
As the material of the second barrier layer 90, the same material as the barrier layer 80 in the first embodiment is preferably used. In particular, when the pixel electrode 9a is made of an ITO film and the data line 6a is made of an Al film, the second barrier layer 90 is made of a refractory metal film such as Ti, Cr, W, Mo, Ta, a metal silicide film, or the like. As a result, good electrical connection can be realized.
[0125]
Therefore, according to the third embodiment, the pixel electrode 9a and the high concentration drain region 1e can be electrically connected via the first barrier layer 6c and the second barrier layer 90. In addition, the storage capacitance can be increased by the structure in which the capacitor line 3b and the first barrier layer 6c are arranged to face each other via the first interlayer insulating film 4. Furthermore, the position of the contact hole 88a can be set at an arbitrary position in a planar region where the data line 6a does not exist, and the position of the contact hole 88b can be set at an arbitrary position on the interlayer insulating film 91, so that the degree of design freedom is increased. More advantageous.
[0126]
The first barrier layer 6c made of the same film as the data line 6a, for example, opens the contact hole 88a reaching the high-concentration drain region 1e in the step (18) in the manufacturing process of the first embodiment. In (20), with respect to the Al film formed in the step (19), the pattern for forming the first barrier layer 6c remains above the high-concentration drain region 1e including the contact hole 88a. Photoetching may be performed. Further, the interlayer insulating film 91 and the second barrier layer 90 may be formed on the data line 6a and the first barrier layer 6c by a process similar to the process (13) to the process (16) in the first embodiment.
[0127]
As shown in FIG. 9, in this embodiment, the presence of the contact hole 88a does not reduce the overall width of the scanning line 3a and the capacitance line 3b, or does not unnecessarily increase the width of the non-opening region. In addition, the planar shape of the capacitor line 3b is preferably constricted corresponding to the formation region of the contact hole 88a.
[0128]
(Embodiment 4 of electro-optical device)
A configuration of a liquid crystal device according to a fourth embodiment of the electro-optical device according to the invention will be described with reference to FIG.
[0129]
In each embodiment, the contact hole 8a and the contact hole 8b may be opened at different planar positions on the TFT array substrate 10, but may overlap each other. In particular, if the region corresponding to the contact hole 8a is flattened, there is no problem with the latter configuration. In each embodiment, at least one of the contact hole 8a and the contact hole 8b may be provided for each pixel. If a plurality of contact holes 8a or contact holes 8b are opened for the same pixel, the diameter of each contact hole necessary for obtaining the same electric conductivity can be reduced, so that the pixel electrode 9a caused by each contact hole is obtained. This is advantageous because the depressions and irregularities on the surface of the substrate can be reduced. In addition, a redundant structure can be realized by a plurality of contact holes, and the device defect rate can be reduced.
[0130]
The fourth embodiment relates to a specific arrangement example of the contact holes 8a and the contact holes 8b as shown in the first and second embodiments, and other configurations are the same as those of each of the embodiments described above. Since it is the same, description is abbreviate | omitted. In the figure, the shaded area is a non-light transmission region (non-opening region) of the pixel.
[0131]
That is, in the arrangement example shown in FIG. 11A, the two contact holes 8a and the two contact holes 8b are slightly displaced from each other in the vertical direction and are adjacent to the adjacent data lines 6a. They are provided at symmetrical positions.
[0132]
In the arrangement example shown in FIG. 11B, one contact hole 8a and one contact hole 8b are slightly shifted from each other in the vertical direction and symmetrical with respect to adjacent data lines 6a. It is provided at each position.
[0133]
In the arrangement example shown in FIG. 11C, one first contact hole 8a and two contact holes 8b are not shifted in the vertical direction and are symmetrical with respect to adjacent data lines. Respectively.
[0134]
In the fourth embodiment, in addition to the arrangement examples shown in FIGS. 11A to 11C, the two adjacent data described above regarding the number and arrangement of the contact holes 8a and 8b. Various types of arrangements are possible that satisfy the condition of being symmetric with respect to the line. Needless to say, the arrangement of the contact holes in this embodiment can be applied to the contact holes 88a, 88b, and 88c in the third embodiment.
[0135]
(Fifth embodiment of electro-optical device)
A configuration of a liquid crystal device which is a fifth embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 12 and 13. 12 is a plan view of a plurality of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, etc. are formed, and FIG. 13 is a cross-sectional view taken along the line CC ′ of FIG. It is. In the fifth embodiment shown in FIGS. 12 and 13, the same reference numerals are given to the same components as those in the first embodiment, the description thereof is omitted, and only different portions will be described. Further, in FIG. 13, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0136]
As shown in FIG. 12, the fifth embodiment is different from the first embodiment in that the high-concentration drain region 1e and the barrier layer 80 are connected through one contact hole 8a, and one contact hole 8b. The barrier layer 80 and the pixel electrode 9a are connected via each other. Furthermore, the contact hole 8a and the contact hole 8b are disposed so as to overlap each other and at the approximate center between the adjacent data lines 6a. As described above, in the present embodiment, since the second dielectric film 81 uses a thin film to form the storage capacitor, even if the contact hole 8a and the contact hole 8b are formed to overlap, an electrical connection failure is not caused. Don't be. Further, the pixels can have symmetry by bringing the contact hole 8a and the contact hole 8b into one place so as to overlap in a plane. Moreover, since the capacitor line 3b cannot be formed on the contact hole 8a, if the contact hole 8b is formed over the contact hole 8a, the capacitor line 3b is not affected by the contact hole 8b. Further, it is possible to prevent the area of the capacitor line 3b from being reduced. In addition, since unevenness due to the contact hole can be gathered in one place, occurrence of liquid crystal disclination can be reduced.
[0137]
(Sixth embodiment of electro-optical device)
A configuration of a liquid crystal device according to a sixth embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 14 and 15. 14 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed, and FIG. 15 is a cross-sectional view taken along the line DD ′ of FIG. It is. In the sixth embodiment shown in FIGS. 14 and 15, the same reference numerals are given to the same components as those in the first embodiment shown in FIGS. 2 and 3, and the description thereof is omitted. Further, in FIG. 15, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0138]
14 and 15, in the sixth embodiment, unlike the first embodiment, the first light shielding film 11b covers the scanning line 3a, the capacitor line 3b, and the data line 6a when viewed from the TFT array substrate 10 side. These are provided in the whole area of the lattice-shaped non-opening region surrounding each pixel. Further, the base insulating film 12 is provided with a contact hole 15 for electrically connecting the capacitor line 3b and the first light shielding film 11b. The capacitor line 3b and the first light shielding film 11b are connected to the constant potential wiring in the peripheral region of the substrate. Other configurations are the same as those in the first embodiment.
[0139]
Therefore, according to the sixth embodiment, the first light-shielding film 11b has not only a function of defining the pixel opening region but also a function as a constant potential wiring or a redundant wiring of the capacitor line 3b, as well as a resistance of the capacitor line itself. The image quality can be improved. If comprised in this way, it will become possible to prescribe | regulate a pixel opening area only with the 1st light shielding film 11b. Further, the potentials of the capacitor line 3b and the first light shielding film 11b can be set to the same constant potential, and adverse effects on the image signal and the TFT 30 due to potential fluctuations in the capacitor line 3b and the first light shielding film 11b can be reduced. Further, the base insulating film 12 interposed between the first light-shielding film 11b and the semiconductor layer 1a can be a dielectric film, and a storage capacitor can be added.
[0140]
If the first light-shielding film 11b is used as a capacitor line, the capacitor line 3b formed in the same process as the scanning line 3a may be provided in an island shape as a storage capacitor electrode for each pixel unit. With this configuration, the pixel aperture ratio can be improved.
[0141]
The first light shielding film 11b can be formed by changing the resist mask pattern in the step (2) during the manufacturing process (FIGS. 4 to 7) in the first embodiment. Further, the contact hole 15 may be formed by dry etching such as reactive ion etching or reactive ion beam etching between the steps (8) and (9) during the manufacturing process in the first embodiment.
[0142]
(Seventh embodiment of electro-optical device)
A configuration of a liquid crystal device according to a seventh embodiment of the electro-optical device according to the invention will be described with reference to FIG. FIG. 16 is a cross-sectional view of the seventh embodiment corresponding to the cross-sectional view of FIG. 15 in the sixth embodiment. In the first embodiment shown in FIG. 16, the same components as those in the sixth embodiment shown in FIG. 15 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 16, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0143]
In FIG. 16, in the seventh embodiment, unlike the first embodiment, the second interlayer insulating film 7 ′ has a flat film surface. As a result, the pixel electrode 9a and the alignment film 16 using the second interlayer insulating film 7 ′ as a base film are also planarized. Other configurations are the same as those in the first embodiment.
[0144]
Therefore, according to the seventh embodiment, a step with respect to another region where the scanning line 3a, the TFT 30, the capacitor line 3b, etc. are formed so as to overlap the data line 6 is reduced. Since the pixel electrode 9a is flattened in this way, the occurrence of disclination in the liquid crystal layer 50 can be reduced according to the degree of flattening. As a result, according to the seventh embodiment, higher-quality image display can be performed, and the pixel opening area can be widened.
[0145]
The planarization of the second interlayer insulating film 7 ′ is performed by, for example, a CMP process, a spin coat process, a reflow method, or the like during the step (21) in the manufacturing process of the first embodiment, or an organic SOG A film, an inorganic SOG film, a polyimide film, or the like may be used.
[0146]
(Eighth embodiment of electro-optical device)
The configuration of the liquid crystal device according to the eighth embodiment of the electro-optical device according to the invention will be described with reference to FIG. FIG. 17 is a cross-sectional view of the eighth embodiment corresponding to the cross-sectional view of FIG. 15 in the sixth embodiment. In the eighth embodiment shown in FIG. 17, the same components as those in the sixth embodiment shown in FIG. 15 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 17, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0147]
In FIG. 17, in the eighth embodiment, unlike the first embodiment, the TFT array substrate 10 ′ has an upper surface in which at least a portion facing the data line 6a, the scanning line 3a, and the capacitor line 3b is recessed in a concave shape. Is formed. As a result, the pixel electrode 9a and the alignment film 16 formed on the TFT array substrate 10 ′ via these wirings and interlayer insulating films are also planarized. Other configurations are the same as those in the first embodiment.
[0148]
Therefore, according to the eighth embodiment, the level difference between the region where the scanning line 3a, the TFT 30, the capacitor line 3b and the like are formed and the region where the data line 6 is not formed is reduced. Since the pixel electrode 9a is flattened in this way, the occurrence of disclination in the liquid crystal layer 50 can be reduced according to the degree of flattening. As a result, according to the seventh embodiment, higher-quality image display can be performed, and the pixel opening area can be widened.
[0149]
Note that such a TFT array substrate 10 ′ may be etched in a region where a concave depression is to be formed, for example, before step (1) in the manufacturing process of the first embodiment.
[0150]
As described above, in the seventh embodiment, the upper surface of the third interlayer insulating film 7 ′ is flattened, and in the eighth embodiment, the lower surface of the substrate is formed in a concave shape to finally flatten the pixel electrode. Even if the interlayer insulating film 4 or the base insulating film 12 is formed in a concave shape, the same flattening effect can be obtained. In this case, as a method of forming each interlayer insulating film in a concave shape, each interlayer insulating film has a two-layer structure, a thin portion consisting of only one layer is used as a concave recess portion, and a thick portion in two layers is used as a concave bank portion. Thus, thin film formation and etching may be performed. Alternatively, each interlayer insulating film may have a single layer structure, and a concave recess may be opened by etching. In these cases, when dry etching such as reactive ion etching or reactive ion beam etching is used, there is an advantage that a concave portion can be formed as designed. On the other hand, at least when wet etching is used alone or in combination with dry etching, the side wall surface of the concave recess can be formed into a taper shape, so that the polysilicon film formed in the concave recess in a later step Further, since the residue around the sidewall of the resist or the like can be reduced, an advantage that the yield is not lowered can be obtained.
[0151]
(Overall configuration of electro-optical device)
The overall configuration of the liquid crystal device, which is an example of the electro-optical device in each embodiment configured as described above, will be described with reference to FIGS. 18 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side together with the components formed thereon, and FIG. 19 is a cross-sectional view taken along line HH ′ of FIG.
[0152]
In FIG. 18, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and an image display region made of the same or different material as the second light-shielding film 23, for example, in parallel with the inner side. A third light-shielding film 53 is provided as a frame that defines the periphery of. In a region outside the sealing material 52, a data line driving circuit 101 and an external circuit connection terminal 102 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing along one side of the TFT array substrate 10. A scanning line driving circuit 104 that drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines extend along the opposite side of the image display area. Alternatively, an image signal may be supplied from a data line driving circuit arranged in this manner. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. Further, at least one corner portion of the counter substrate 20 is provided with a conductive material 106 for electrical conduction between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 19, the counter substrate 20 having substantially the same contour as the sealing material 52 shown in FIG. 18 is fixed to the TFT array substrate 10 by the sealing material 52. On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104 and the like, a sampling circuit for applying an image signal to the plurality of data lines 6a at a predetermined timing, and a plurality of data lines A precharge circuit for supplying a precharge signal of a predetermined voltage level in advance to the image signal to 6a, an inspection circuit for inspecting the quality, defects, etc. of the liquid crystal device during manufacture or at the time of shipment may be formed. Good. According to the present embodiment, the second light shielding film 23 on the counter substrate 20 may be formed smaller than the light shielding region on the TFT array substrate 10 and can be easily removed depending on the use of the liquid crystal device.
[0153]
In each embodiment described above with reference to FIGS. 1 to 19, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate. The mounted LSI for driving may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) are respectively provided on the side of the counter substrate 20 where the projection light is incident and the side of the TFT array substrate 10 where the emission light is emitted. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate and the like are arranged in a predetermined direction.
[0154]
Since the electro-optical device in each of the embodiments described above is applied to a color display projector or the like, three electro-optical devices are used as RGB light valves, and each light valve is used for RGB color separation. Each color light separated through the dichroic mirror is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. In this way, the electro-optical device according to each embodiment can be applied to a direct-view type or reflective type color liquid crystal television other than the projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, a bright electro-optical device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that produces RGB colors by using interference of light may be formed by depositing several layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color electro-optical device can be realized.
[0155]
In the electro-optical device according to each of the embodiments described above, incident light is incident from the side of the counter substrate 20 as in the conventional case. However, since the first light shielding film 11a is provided, the light is incident from the side of the TFT array substrate 10. Incident light may be incident and emitted from the counter substrate 20 side. That is, even when the electro-optical device is attached to the liquid crystal projector as described above, it is possible to prevent light from entering the channel region 1a ′, the low concentration source region 1b, and the low concentration drain region 1c of the semiconductor layer 1a. Images can be displayed. Here, conventionally, in order to prevent reflection on the back surface side of the TFT array substrate 10, it is necessary to separately arrange an AR (Anti Reflection) -coated polarizing plate for antireflection or to attach an AR film. However, in each embodiment, the first light-shielding film 11a is formed between the surface of the TFT array substrate 10 and at least the channel region 1a ′ of the semiconductor layer 1a and the low-concentration source region 1b and low-concentration drain region 1c. Therefore, there is no need to use such an AR-coated polarizing plate or AR film, or to use a substrate in which the TFT array substrate 10 itself is AR-treated. Therefore, according to each embodiment, the material cost can be reduced, and it is very advantageous that the yield is not lowered due to dust, scratches, etc. when the polarizing plate is attached. In addition, since the light resistance is excellent, even when a bright light source is used or polarization conversion is performed by a polarization beam splitter to improve light use efficiency, image quality degradation such as crosstalk due to light does not occur.
[0156]
In addition, the switching element provided in each pixel has been described as a normal staggered type or coplanar type polysilicon TFT, but other types of TFTs such as an inverted staggered type TFT and an amorphous silicon TFT are also used. Each embodiment is effective.
[0157]
【The invention's effect】
As described above, according to the first electro-optical device of the present invention, the position where the second contact hole is formed is devised to cause the depression or unevenness on the surface of the pixel electrode corresponding to the second contact hole in each pixel unit. Since the failure tendency to be stable is stabilized, the presence of a contact hole causes a defect at a specific location in the image display area to become apparent beyond a certain limit, resulting in deterioration of the quality of the display image, or the electro-optical device as a whole is defective. It becomes possible to efficiently prevent the situation. Further, according to the second electro-optical device, by devising the formation position of the first contact hole, the influence of the depression or the unevenness on the surface of the pixel electrode corresponding to the first contact hole in each pixel unit is affected by the opening region of each pixel. Therefore, it is possible to efficiently prevent a situation in which the quality of a display image is deteriorated due to the presence of a contact hole, or a situation in which the entire electro-optical device becomes a defective product. Furthermore, according to the third electro-optical device, a configuration in which device defects are less likely to occur by devising the formation position of the first contact hole, and the quality of the display image is degraded due to the presence of the contact hole, or It is possible to efficiently prevent a situation where the entire electro-optical device is a defective product.
[0158]
In addition, according to the method for manufacturing an electro-optical device of the present invention, it can be manufactured with a relatively small number of steps and relatively simple steps.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit diagram of various elements, wirings, and the like provided in a plurality of matrix pixels constituting an image display region in a liquid crystal device that is a first embodiment of an electro-optical device.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, and the like are formed in the liquid crystal device of the first embodiment.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
FIG. 4 is a process diagram (part 1) illustrating a manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 5 is a process diagram (part 2) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 6 is a process diagram (part 3) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 7 is a process diagram (part 4) illustrating the manufacturing process of the liquid crystal device according to the first embodiment in order.
FIG. 8 is a plan view of a plurality of adjacent pixel groups on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light-shielding films, and the like are formed in a liquid crystal device that is a second embodiment of the electro-optical device.
FIG. 9 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes, light shielding films, and the like are formed in a third embodiment of the electro-optical device.
10 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 11 is a schematic plan view showing various arrangement examples of contact holes in the fourth embodiment of the electro-optical device.
FIG. 12 is a plan view of a liquid crystal device which is a fifth embodiment of the electro-optical device.
13 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 14 is a plan view of a liquid crystal device which is a sixth embodiment of the electro-optical device.
15 is a cross-sectional view taken along the line DD ′ of FIG.
FIG. 16 is a cross-sectional view of a liquid crystal device which is a seventh embodiment of the electro-optical device.
FIG. 17 is a cross-sectional view of a liquid crystal device according to an eighth embodiment of the electro-optical device.
FIG. 18 is a plan view of the TFT array substrate in the liquid crystal device according to each embodiment, as viewed from the counter substrate side, together with the components formed thereon.
FIG. 19 is a cross-sectional view taken along the line HH ′ of FIG.
FIG. 20 is a conceptual diagram illustrating the principle of photosynthesis in a multi-plate color projector.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b ... low concentration source region
1c: low concentration drain region
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2. Insulating thin film (first dielectric film)
3a ... scan line
3b ... Capacity line
4. First interlayer insulating film
5 ... Contact hole
6a ... Data line
6c ... 1st barrier layer
7. Second interlayer insulating film
8a ... Contact hole
8b ... Contact hole
9a: Pixel electrode
10 ... TFT array substrate
11a ... 1st light shielding film
12 ... Underlying insulating film
16 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
23. Second light shielding film
30 ... TFT
50 ... Liquid crystal layer
70 ... Storage capacity
70a ... first storage capacity
70b ... second storage capacity
80 ... Barrier layer
81. Second dielectric film
88a ... Contact hole
88b ... Contact hole
88c ... Contact hole
90 ... Second barrier layer
91 ... Interlayer insulating film

Claims (7)

基板に複数の走査線と、複数のデータ線と、前記走査線とデータ線の交差に対応して配置された薄膜トランジスタ及び画素電極とを有し、
前記薄膜トランジスタを構成する半導体層と前記画素電極とは第１導電層及び第２導電層を介して電気的に接続され、
前記画素電極と前記第２導電層とを電気的に接続するための第1コンタクトホールは、平面的に見て相隣接する２本のデータ線に対してほぼ対称となるように開孔され、
前記半導体層と前記第１導電層とを電気的に接続するための第２コンタクトホールは、各画素毎に２個づつ設けられており、平面的に見て、前記第 1 コンタクトホールを挟み、相隣接する２本のデータ線に対してほぼ対称となるように開孔されるとともに、前記第２導電層の形成領域内で開孔されており、
前記第２導電層は、遮光性の導電膜であることを特徴とする電気光学装置。The substrate has a plurality of scanning lines, a plurality of data lines, and thin film transistors and pixel electrodes arranged corresponding to the intersections of the scanning lines and the data lines,
The semiconductor layer constituting the thin film transistor and the pixel electrode are electrically connected via a first conductive layer and a second conductive layer,
A first contact hole for electrically connecting the pixel electrode and the second conductive layer is opened so as to be substantially symmetrical with respect to two adjacent data lines in plan view,
Two second contact holes for electrically connecting the semiconductor layer and the first conductive layer are provided for each pixel, and the first contact hole is sandwiched in plan view . The hole is formed so as to be substantially symmetrical with respect to the two adjacent data lines, and is formed in the formation region of the second conductive layer,
The electro-optical device, wherein the second conductive layer is a light-shielding conductive film. 前記第１導電層と前記第２導電層とを電気的に接続するための第３コンタクトホールは、前記第1コンタクトホールと重なるように開孔されることを特徴とする請求項１に記載の電気光学装置。The third contact hole for the first conductive layer and said second conductive layer is electrically connected, according to claim 1, characterized in that the opening so as to overlap with the first contact hole Electro-optic device. 前記第２導電層は、相隣接する２本のデータ線間の前記走査線に沿って形成されることを特徴とする請求項１または２に記載の電気光学装置。The electro-optical device according to claim 1, wherein the second conductive layer is formed along the scanning line between two adjacent data lines. 前記第２導電層の端部は、前記データ線に重なることを特徴とする請求項３に記載の電気光学装置。The electro-optical device according to claim 3 , wherein an end portion of the second conductive layer overlaps the data line. 前記第１導電層は、前記データ線と同一層で形成されることを特徴とする請求項１乃至４のいずれか一項に記載の電気光学装置。5. The electro-optical device according to claim 1, wherein the first conductive layer is formed of the same layer as the data line. 前記第１導電層は、蓄積容量を構成することを特徴とする請求項１乃至５にいずれか一項に記載の電気光学装置。The electro-optical device according to claim 1, wherein the first conductive layer forms a storage capacitor. 請求項１乃至６のいずれか一項の電気光学装置をライトバルブとして用いたことを特徴とするプロジェクタ。 7. A projector using the electro-optical device according to claim 1 as a light valve.
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