JP3767221B2

JP3767221B2 - Electro-optical device and manufacturing method thereof

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Publication number: JP3767221B2
Application number: JP468199A
Authority: JP
Inventors: 正夫村出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-01-11
Filing date: 1999-01-11
Publication date: 2006-04-19
Anticipated expiration: 2019-01-11
Also published as: JP2000206568A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス駆動方式の電気光学装置及びその製造方法の技術分野に属し、特に画素電極と画素スイッチング用の薄膜トランジスタ（Thin Film Transistor:以下適宜、ＴＦＴと称す）と入力用、出力用あるいは入出力用端子の製造方法の技術分野に属する。
【０００２】
【背景技術】
従来この種の電気光学装置は、一対の基板間に液晶等の電気光学物質が挟持されてなり、一方の基板には、マトリクス状に複数の画素電極が設けられ、各画素電極と、例えば各画素に設けられたＴＦＴ等のスイッチング素子とは、相互に接続される必要がある。しかるに、両者間には、走査線、容量線、データ線等の配線及びこれらを相互に電気的絶縁するための複数の層間絶縁膜を含む、例えば１０００ｎｍ（ナノメーター）程度又はそれ以上に厚い積層構造が存在するため、両者間を電気的接続するためのコンタクトホールを開孔するのが困難となる。
【０００３】
他方、この種の電気光学装置においては、画像表示領域にはデータ線、走査線及び容量線等が配線されるが、基板上における画像表示領域の周辺に位置する周辺領域には、例えば走査線及びデータ線の少なくとも一方と導通する配線や、走査線及びデータ線の少なくとも一方を駆動するためや動作検査を行うために内蔵周辺回路にクロック信号、制御信号、電源信号、画像信号等の様々な信号を供給するための信号配線などが配線される。そして、周辺領域の一部である端子領域には、これらの信号配線を外部回路と接続するための入出力端子が設けられるのが一般的である。より具体的には、各信号配線は主に、画像表示領域内の配線中最も低抵抗であるＡｌ（アルミニウム）膜等のデータ線と同一膜から形成され、これと交差する必要がある他の信号配線の少なくとも交差部分については、不純物イオンのドープにより低抵抗化されたポリシリコン膜等の走査線と同一膜から形成される。これに対して、画像表示領域に形成される画素電極は主に、透明電極であるＩＴＯ（Indium Tin Oxide）膜から形成される。
【０００４】
【発明が解決しようとする課題】
この種の電気光学装置における低コスト化という一般的な要請の下では、表示画像の品位を犠牲にすることなく、製造プロセスにおける工程数の削減と製造プロセスの単純化は非常に重要である。
【０００５】
しかしながら、上述の如く端子領域に入出力端子を形成する製造プロセスにおいては、特に信号配線を構成するＡｌ膜と画素電極のＩＴＯ膜とは、直接に接触させるとＡｌ膜が電気腐食を起こすため、同一基板上の製造プロセスにおいて、画像表示領域に画素電極を形成する前には、端子領域における入出力端子とすべき信号配線上の層間絶縁膜に端子用開孔部（窓）を開孔しないでおき、画素電極形成後に、窓となる部分上の不要なＩＴＯ膜及び層間絶縁膜を除去することにより、窓を開孔する必要がある。即ち、上述した従来の技術によれば、端子領域に入出力端子を形成するためには、画像表示領域に画素電極等を形成する工程とは別個に、入出力端子形成のための専用のフォトリソグラフィ工程及びエッチング工程等の専用工程が必要とされており、製造プロセスの工程数が増大し、製造プロセスが複雑化するという問題点がある。
【０００６】
これに対して、仮に、画素電極のＩＴＯ膜と電気的相性の良い走査線を構成するポリシリコン膜から信号配線の少なくとも入出力端子付近を形成すれば、上述の如き入出力端子の窓の開孔工程と、画素電極用のコンタクトホールの開孔工程とを同時に行えるであろうが、これでは、このポリシリコン膜からなる部分により、入出力端子から信号配線に至る配線抵抗が高くなってしまい、信号劣化の一原因になるという問題点が生じる。
【０００７】
更に、入出力端子の接続用表面は、その上層として位置する層間絶縁膜に開孔された窓内に位置しているため、窓の縁部分表面の高さと接続用表面の高さとの差や、更にこの差と窓の大きさとの関係によっては、接続用表面とＦＰＣ（flexible print circuit: フレキシブルプリント回路）等の外部回路とを異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）等により圧着接続する場合には、窓の縁部分が邪魔をして、圧着不良を引き起こすという問題点もある。
【０００８】
本発明は上述の問題点に鑑みなされたものであり、外部回路等との間で良好に電気的接続が可能な入出力端子を備えており、製造プロセスにおける工程数削減が可能であると共に高品位の画像表示が可能な電気光学装置及びその製造方法を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本発明の電気光学装置は上記課題を解決するために、基板上の画像表示領域に、複数の画素電極と、複数の走査線及び複数のデータ線と、前記各走査線及び前記各データ線に接続された薄膜トランジスタと、前記薄膜トランジスタの半導体層と前記画素電極との間に介在し、一方で前記半導体層と電気的接続され且つ他方で前記画素電極と電気的接続された第１導電層とを備えており、前記基板上における前記画像表示領域の周辺に位置する端子の一部は、前記第１導電層と同一膜からなる第２導電層により構成されている。
【００１０】
本発明の電気光学装置によれば、画像表示領域内においては、第１導電層は、半導体層と画素電極との間に介在しており、一方で半導体層と電気的接続されており、他方で画素電極と電気的接続されている。従って、第１導電層は、画素電極と半導体層のドレイン領域とを電気的接続するための中継用の導電層として機能し、例えば両者間を一つのコンタクトホールを介して直接接続する場合の困難性を回避することが可能となる。
【００１１】
他方、第２導電層は、端子において第１導電層と同一膜からなり端子を少なくとも部分的に構成する。従って、当該電気光学装置の製造プロセスでは、画像表示領域内における第１導電層の形成工程と同時に端子領域における第２導電層の形成工程を行える。即ち、端子を形成するための専用工程の少なくとも一部を削減できるので、製造プロセスの単純化が図られ、当該電気光学装置は比較的容易に製造可能である。
【００１２】
本発明の電気光学装置の一の態様では、前記端子は、外部回路と接続される外部回路接続端子、前記基板に対向配置される対向基板へ共通電位を供給するための上下導通端子及び当該電気光学装置の検査を行うための検査用端子のうち少なくとも一つを含む。
【００１３】
この態様によれば、端子領域に、外部回路接続端子、上下導通端子及び検査用端子のうち少なくとも一つを形成するための専用工程の少なくとも一部を削減できる。
【００１４】
本発明の電気光学装置の他の態様では、前記第２導電層は、前記データ線と同一膜から構成された信号配線の一端に接続されて前記端子を構成する。
【００１５】
この態様によれば、データ線と同一膜とは、例えばＡｌ（アルミニウム）膜であり、所定種類の信号配線とは、例えば走査線及びデータ線の少なくとも一方と導通する配線や、走査線及びデータ線の少なくとも一方を駆動するため或いは動作検査を行うための駆動回路、検査回路等の周辺回路にクロック信号、制御信号、電源信号、画像信号等の様々な信号を供給するための配線や、対向基板に接続される上下導通端子に至る定電位配線などである。このようにデータ線と同一膜から構成された信号配線の端子を第２導電層から構成することにより、この端子を形成するための専用工程の少なくとも一部を削減できる。更に、第２導電層を低抵抗材料から形成することにより、端子から信号配線までの抵抗を小さくすることができる。
【００１６】
本発明の電気光学装置の他の態様では、前記第１導電層及び前記第２導電層は、前記走査線と前記データ線との層間に介在する。
【００１７】
この態様によれば、画像表示領域では、走査線とデータ線との層間に介在する第1導電層により画素電極と半導体層とを電気的接続できる。他方、端子に関しては、走査線とデータ線との層間に介在する第２導電層から端子を構成することにより、この端子を形成するための専用工程の少なくとも一部を削減できる。
【００１８】
本発明の電気光学装置の他の態様では、前記第１導電層及び前記第２導電層は、前記データ線と前記画素電極との層間に介在する。
【００１９】
この態様によれば、画像表示領域では、データ線と画素電極との層間に介在する第1導電層により画素電極と半導体層とを電気的接続できる。他方、端子に関しては、データ線と画素電極との層間に介在する第２導電層から端子を構成することにより、この端子を形成するための専用工程の少なくとも一部を削減できる。尚、この態様では、データ線と同一層からなり第１導電層と半導体層とを中継する中継導電層を更に備えて、第1導電層及び中継導電層という二つの導電層を中継して画素電極と半導体層とを電気的接続してもよい。
【００２０】
本発明の電気光学装置の他の態様では、前記第２導電層と前記画素電極との層間に介在する層間絶縁膜を更に備えており、第２導電層は、前記層間絶縁膜に開孔された端子用開孔部を有している。
【００２１】
この態様によれば、第２導電層は、層間絶縁膜に開孔された端子用開孔部を介して端子の接続用表面として露出されるので、端子用開孔部を介して第２導電層とＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。
【００２２】
本発明の電気光学装置の他の態様では、前記第２導電層と前記画素電極との層間に介在する層間絶縁膜と、前記層間絶縁膜に開孔された窓を介して前記第２導電層上に前記画素電極と同一膜から形成されると共に前記端子の接続用表面として露出している導電性薄膜とを更に備える。
【００２３】
この態様によれば、第２導電層は、層間絶縁膜に開孔された端子用開孔部から覗く第２導電層上には、画素電極と同一膜から導電性薄膜が形成されており、端子の接続用表面として露出されるので、端子用開孔部を介して導電性薄膜とＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。特に、画素電極をＩＴＯ膜から構成する場合には、同じくＩＴＯ膜からなる導電性薄膜と異方性導電膜とを極めて密着性良く接続できる。そして、このような端子の接続用表面を構成する導電性薄膜は、画素電極を形成する工程と同時に形成できるので、製造プロセスの単純化を図れる。
【００２４】
これらの端子用開孔部が開孔された態様では、平面的に見て前記端子用開孔部内に位置する前記第２導電層部分の前記基板側には、前記第２導電層と前記基板との層間に介在する少なくともいずれか一層が島状に形成されており、前記端子用開孔部内に位置する前記第２導電層が該島状に対応して盛り上げられている。
【００２５】
この態様によれば、端子用開孔部内には、例えば半導体層と同一膜、走査線と同一膜、データ線と同一膜からなる一層又は複数の導電層が島状に形成されており、同じく端子用開孔部内においてこの上に形成される第２導電層は、島状に対応して盛り上げられている。このため、端子用開孔部の内部にある第２導電層又は導電性薄膜からなる端子の接続用表面に異方性導電膜を圧着して接続する際に、当該接続用表面の高さが端子用開孔部の縁部表面の高さより低すぎることに起因する圧着不良を防ぐことができる。
【００２６】
本発明の電気光学装置の他の態様では、前記第１導電層及び前記第２導電層は、高融点金属を含む。
【００２７】
この態様によれば、第１導電層及び第２導電層は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）及びＰｂ（鉛）のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等からなる。このため、製造プロセスにおいて第１導電層及び第２導電層形成後に行われる各種工程における高温処理で当該第１導電層及び第２導電層が変形したり破壊したりすることはない。また、高融点金属で第２導電層を形成することにより端子から信号配線までの抵抗を小さくできる。但し、第１導電層及び第２導電層は、不純物イオンのドープにより低抵抗化されたポリシリコン膜から形成してもよい。
【００２８】
本発明の第１の電気光学装置の製造方法は上記課題を解決するために、基板上における画像表示領域に、薄膜トランジスタの半導体層を形成する工程と、前記半導体層上に絶縁薄膜を形成する工程と、前記絶縁薄膜上にゲート電極を含む走査線を形成する工程と、前記走査線上に第１層間絶縁膜を形成する工程と、前記絶縁薄膜及び第１層間絶縁膜に前記半導体層に通じる第１コンタクトホールを開孔する工程と、前記第１層間絶縁膜上に、前記第１コンタクトホールを介して前記半導体層に電気的接続されるように第１導電層を形成すると同時に、前記基板上における前記画像表示領域の周辺に端子を少なくとも部分的に構成する第２導電層を前記第１導電層と同一膜により形成する工程と、前記第１導電層及び前記第２導電層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上にデータ線を形成する工程と、前記データ線上に第３層間絶縁膜を形成する工程と、前記第１層間絶縁膜及び前記第２層間絶縁膜に前記第1導電層に通じる第２コンタクトホールを開孔すると同時に前記第２導電層に通じる端子用開孔部を形成する工程と、前記第２コンタクトホールを介して前記第１導電層に電気的接続されるように画素電極を形成する工程とを含む。
【００２９】
本発明の第１の電気光学装置の製造方法によれば、画像表示領域において、半導体層、絶縁薄膜、走査線及び第１層間絶縁膜がこの順で形成される。次に、絶縁薄膜及び第１層間絶縁膜に、半導体層に通じる第１コンタクトホールが開孔され、半導体層に電気的接続されるように第１導電層が形成される。これと同時に、端子を少なくとも部分的に構成する第２導電層が第１導電層と同一膜から形成される。更に、これら第１導電層及び第２導電層上には、第２層間絶縁膜、データ線及び第３層間絶縁膜がこの順で形成される。次に、画像表示領域においては、第１層間絶縁膜及び第２層間絶縁膜に、第１導電層に通じる第２コンタクトホールが開孔され、これと同時に、端子に関しては、第２導電層に通じる端子用開孔部が形成される。そして、画像表示領域では、第２コンタクトホールを介して第１導電層に電気的接続されるように、画素電極が形成される。このように、第１導電層及び第２導電層を同一膜から同時に形成し、第２コンタクトホールと端子用開気孔部とが同時に形成されるため、端子を形成するための専用工程の少なくとも一部を削減できるので、当該製造プロセスの単純化を図れる。
【００３０】
本発明の第２の電気光学装置の製造方法は上記課題を解決するために、基板上における画像表示領域に、薄膜トランジスタの半導体層を形成する工程と、前記半導体層上に絶縁薄膜を形成する工程と、前記絶縁薄膜上にゲート電極を含む走査線を形成する工程と、前記走査線上に第１層間絶縁膜を形成する工程と、前記絶縁薄膜及び前記第１層間絶縁膜に前記半導体層に通じる第1コンタクトホールを開孔する工程と、前記第１層間絶縁膜上にデータ線を形成すると同時に前記データ線と同一膜から前記第１コンタクトホールを介して前記半導体層に電気的接続されるように中継導電層を形成する工程と、前記データ線及び前記中継導電層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜に前記中継導電層に通じる第２コンタクトホールを開孔する工程と、前記第２層間絶縁膜上に、前記第２コンタクトホールを介して前記中継導電層に電気的接続されるように第１導電層を形成すると同時に、前記基板上における前記画像表示領域の周辺に端子を少なくとも部分的に構成する第２導電層を形成する工程と、前記第１導電層及び前記第２導電層上に第３層間絶縁膜を形成する工程と、前記第３層間絶縁膜に、前記第１導電層に通じる第３コンタクトホールを開孔すると同時に前記第２導電層に通じる端子用開孔部を開孔する工程と、前記第３コンタクトホールを介して前記第１導電層に電気的接続されるように画素電極を形成する工程とを含む。
【００３１】
本発明の第２の電気光学装置の製造方法によれば、画像表示領域において、半導体層、絶縁薄膜、走査線及び第１層間絶縁膜がこの順で形成される。次に、絶縁薄膜及び第１層間絶縁膜に、半導体層に通じる第１コンタクトホールが開孔され、この上に、データ線が形成され、これと同時に、第１コンタクトホールを介して半導体層に電気的接続されるようにデータ線と同一膜から中継導電層が形成される。更に、これらデータ線及び中継導電層上には、第２層間絶縁膜が形成される。次に、画像表示領域においては、第２層間絶縁膜に、中継導電層に通じる第２コンタクトホールが開孔され、中継導電層に電気的接続されるように第１導電層が形成される。これと同時に、第１導電層と同一膜から端子を少なくとも部分的に構成する第２導電層が形成される。次に、これら第１導電層及び第２導電層上に、第３層間絶縁膜が形成される。次に、画像表示領域においては、第３層間絶縁膜に、第１導電層に通じる第３コンタクトホールが開孔される。これと同時に、端子に関しては、第３層間絶縁膜に第２導電層に通じる端子用開孔部が形成される。このように、第１導電層及び第２導電層を同一膜から同時に形成し、第３コンタクトホールと端子用開孔部とが同時に開孔されるため、端子を形成するための専用工程の少なくとも一部を削減できるので、当該製造プロセスの単純化を図れる。
【００３２】
本発明の第１又は第２の電気光学装置の製造方法の一の態様では、前記データ線を形成する工程において、前記データ線と同一膜から前記端子に一端が接続された信号配線を形成する。
【００３３】
この態様によれば、データ線と同一膜とは、例えばＡｌ膜であり、信号配線とは、例えば走査線及びデータ線の少なくとも一方と導通する配線や、走査線及びデータ線の少なくとも一方を駆動するために基板上に周辺回路が薄膜トランジスタと一緒に作り込まれた所謂内蔵周辺回路に各種信号を供給するための配線などである。このようにデータ線と同一膜から構成された信号配線の端子を第２導電層から構成することにより、この端子を形成するための専用工程の少なくとも一部を削減できる。更に、第２導電層を低抵抗材料から形成することにより、端子から信号配線までの抵抗を小さくすることができる。
【００３４】
本発明の第１の電気光学装置の製造方法の他の態様では、前記データ線を形成する工程において、前記データ線と同一膜から前記端子に一端が接続された信号配線を形成し、前記データ線を形成する工程前に、前記データ線を前記半導体層に接続するためのコンタクトホールを開孔すると同時に前記信号配線の一端を前記端子に接続するためのコンタクトホールを開孔する工程を更に含む。
【００３５】
この態様によれば、データ線と同一膜から構成された信号配線の端子を第２導電層から構成することにより、この端子を形成するための専用工程の少なくとも一部を削減できる。更に、データ線を半導体層に接続するためのコンタクトホールと信号配線の一端を端子に接続するためのコンタクトホールとを同時に開孔できる。加えて、第２導電層を低抵抗材料から形成することにより、端子から信号配線までの抵抗を小さくすることができる。
【００３６】
本発明の第１又は第２の電気光学装置の製造方法の他の態様では、前記画素電極を形成する工程において、前記端子用開孔部内に前記画素電極と同一膜からなる導電性薄膜を形成する。
【００３７】
この態様によれば、端子用開孔部内に画素電極と同一膜からなる導電性薄膜を形成するが、第２導電層は、層間絶縁膜に開孔された端子用開孔部から覗く第２導電層上には、画素電極と同一膜から導電性薄膜が形成されており、端子の接続用表面として露出されるので、端子用開孔部を介して導電性薄膜とＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。特に、画素電極をＩＴＯ膜から構成する場合には、同じくＩＴＯ膜からなる導電性薄膜と異方性導電膜とを極めて密着性良く接続できる。そして、このような端子の接続用表面を構成する導電性薄膜は、画素電極を形成する工程と同時に形成できるので、製造プロセスの単純化を図れる。
【００３８】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにする。
【００３９】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００４０】
（電気光学装置の第１実施形態）
本発明による電気光学装置の第１実施形態である液晶装置の構成について、図１から図５を参照して説明する。図１は、液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路であり、図２は、画像表示領域におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図３は、図２のＡ−Ａ’断面図である。また、図４は、端子領域における入出力端子の平面図であり、図５は、図４のＢ−Ｂ’断面図である。尚、図３及び図５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４１】
図１において、本実施形態における液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素は、画素電極９aと画素電極９ａを制御するためのＴＦＴ３０とがマトリクス状に複数形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。また、ＴＦＴ３０のゲートに走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９ａを介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過不可能とされ、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶装置からは画像信号に応じたコントラストを持つ光が出射する。ここで、保持された画像信号がリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０を付加する。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量７０により保持される。これにより、保持特性は更に改善され、コントラスト比の高い液晶装置が実現できる。
【００４２】
図２において、液晶装置のＴＦＴアレイ基板上には、マトリクス状に複数の透明な画素電極９ａ（点線部９ａ’により輪郭が示されている）が設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。データ線６ａは、コンタクトホール５ａを介してポリシリコン膜等からなる半導体層１ａのうち後述のソース領域に電気的接続されており、画素電極９ａは、図中右上がりの斜線で示した領域に夫々形成されておりバッファとして機能する導電層（以下、バリア層と称す）８０ａを中継して、第１コンタクトホール８ａ及び第２コンタクトホール８ｂを介して半導体層１ａのうち後述のドレイン領域に電気的接続されている。また、半導体層１ａのうちチャネル領域１ａ’（図中右下りの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはゲート電極として機能する。このように、走査線３ａとデータ線６ａとの交差する個所には夫々、チャネル領域１ａ’に走査線３ａがゲート電極として対向配置されたＴＦＴ３０が設けられている。
【００４３】
容量線３ｂは、走査線３ａに沿ってほぼ直線状に伸びる本線部と、データ線６ａと交差する箇所からデータ線６ａに沿ってに突出した突出部とを有する。
【００４４】
また、図中太線で示した領域には夫々、走査線３ａ、容量線３ｂ及びＴＦＴ３０の下側を通るように、第１遮光膜１１ａを設けても良い。より具体的には図２において、第1遮光膜１１ａは夫々、走査線３ａに沿って縞状に形成されていると共に、データ線６ａと交差する箇所が図中下方に幅広に形成されており、この幅広の部分により各ＴＦＴの少なくともチャネル領域１ａ’をＴＦＴアレイ基板側から見て夫々覆う位置に設けるようにする。
【００４５】
次に図３の断面図に示すように、液晶装置は、透明な一方の基板の一例を構成するＴＦＴアレイ基板１０と、これに対向配置される透明な他方の基板の一例を構成する対向基板２０とを備えている。ＴＦＴアレイ基板１０は、例えば石英基板からなり、対向基板２０は、例えばガラス基板や石英基板からなる。ＴＦＴアレイ基板１０には、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜１６は例えば、ポリイミド薄膜などの有機薄膜からなる。
【００４６】
他方、対向基板２０には、その全面に渡って対向電極（共通電極）２１が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また配向膜２２は、ポリイミド薄膜などの有機薄膜からなる。
【００４７】
ＴＦＴアレイ基板１０には、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００４８】
対向基板２０には、更に図３に示すように、各画素の非開口領域に、第２遮光膜２３が設けられている。このため、対向基板２０の側から入射光が画素スイッチング用ＴＦＴ３０の半導体層１ａのチャネル領域１ａ’やソース側ＬＤＤ（Lightly Doped Drain）領域１ｂ及びドレイン側ＬＤＤ領域１ｃに侵入することはない。更に、第２遮光膜２３は、コントラストの向上、カラーフィルタを形成した場合における色材の混色防止などの機能を有する。
【００４９】
このように構成され、画素電極９ａと対向電極２１とが対面するように配置されたＴＦＴアレイ基板１０と対向基板２０との間には、後述のシール材により囲まれた空間に電気光学物質の一例である液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材（スペーサ）が混入されている。
【００５０】
更に図３に示すように、画素スイッチング用ＴＦＴ３０に各々対向する位置においてＴＦＴアレイ基板１０と各画素スイッチング用ＴＦＴ３０との間には、第１遮光膜１１ａが設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。このような材料から構成すれば、ＴＦＴアレイ基板１０上の第１遮光膜１１ａの形成工程の後に行われる画素スイッチング用ＴＦＴ３０の形成工程における高温処理により、第１遮光膜１１ａが破壊されたり溶融しないようにできる。第１遮光膜１１ａが形成されているので、ＴＦＴアレイ基板１０の側からの反射光（戻り光）等が光に対して励起しやすい画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’やソース側ＬＤＤ領域１ｂ、ドレイン側ＬＤＤ領域１ｃに入射する事態を未然に防ぐことができ、これに起因した光電流の発生により画素スイッチング用ＴＦＴ３０の特性が劣化することはない。
【００５１】
更に、第１遮光膜１１ａと複数の画素スイッチング用ＴＦＴ３０との間には、下地絶縁膜１２が設けられている。下地絶縁膜１２は、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを第１遮光膜１１ａから電気的絶縁するために設けられるものである。更に、下地絶縁膜１２は、ＴＦＴアレイ基板１０の全面に形成されることにより、画素スイッチング用ＴＦＴ３０のための下地膜としての機能をも有する。即ち、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用ＴＦＴ３０の特性の劣化を防止する機能を有する。下地絶縁膜１２は、例えば、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）などの高絶縁性ガラス又は、酸化シリコン膜、窒化シリコン膜等からなる。下地絶縁膜１２により、第１遮光膜１１ａが画素スイッチング用ＴＦＴ３０等を汚染する事態を未然に防ぐこともできる。
【００５２】
本実施形態では、半導体層１ａを高濃度ドレイン領域１ｅから延設して第１蓄積容量電極１ｆとし、これに対向する容量線３ｂの一部を第２蓄積容量電極とし、ゲート絶縁膜を含む絶縁薄膜２を走査線３ａに対向する位置から延設してこれらの電極間に挟持された第１誘電体膜とすることにより、第１蓄積容量７０ａが構成されている。更に、この第２蓄積容量電極と対向するバリア層８０ａの一部を第３蓄積容量電極とし、これらの電極間に第１層間絶縁膜８１を設けることにより、第１層間絶縁膜８１が第２誘電体膜として機能し、第２蓄積容量７０ｂが形成されている。そして、これら第１蓄積容量７０ａ及び第２蓄積容量７０ｂが第１コンタクトホール８ａを介して並列接続されて蓄積容量７０が構成されている。ここで、半導体層１ａの高濃度ドレイン領域１ｅは、データ線６ａ及び走査線３ａの下に延設されて画素スイッチング用ＴＦＴ３０を形成し、同じくデータ線６ａ及び走査線３ａに沿って伸びる容量線３ｂ部分に絶縁薄膜２を介して対向配置されて、第１蓄積容量電極１ｆとされ、絶縁薄膜２は第１誘電体膜として機能する。
【００５３】
画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁薄膜２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えている。高濃度ドレイン領域１ｅには、複数の画素電極９ａのうちの対応する一つがバリア層８０ａを中継して接続されている。半導体層１ａのソース領域及びドレイン領域は後述のように、ｎ型又はｐ型のチャネルを形成するかに応じて所定濃度のｎ型用又はｐ型用の不純物イオンをドープすることにより形成されている。ｎ型チャネルのＴＦＴは、動作速度が速いという利点があり、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として用いられることが多い。本実施形態では特にデータ線６ａは、Ａｌ等の低抵抗な金属膜や金属シリサイド等の合金膜などの遮光性且つ導電性の薄膜から構成されている。また、バリア層８０ａ及び第１層間絶縁膜８１の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５ａ及びバリア層８０ａへ通じるコンタクトホール８ｂが各々形成された第２層間絶縁膜４が形成されている。この高濃度ソース領域１ｄへのコンタクトホール５ａを介して、データ線６ａは高濃度ソース領域１ｄに電気的接続されている。更に、データ線６ａ及び第２層間絶縁膜４の上には、バリア層８０ａへのコンタクトホール８ｂが形成された第３層間絶縁膜７が形成されている。このコンタクトホール８ｂを介して、画素電極９ａはバリア層８０ａに電気的接続されており、更にバリア層８０ａを中継してコンタクトホール８ａを介して高濃度ドレイン領域１ｅに電気的接続されている。前述の画素電極９ａは、このように構成された第３層間絶縁膜７の上面に設けられている。このように、画素スイッチング用ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造を持つが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物イオンの打ち込みを行わないオフセット構造を持ってよいし、走査線３ａの一部からなるゲート電極をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度ソース及びドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。
【００５４】
尚、本実施形態では、画素スイッチング用ＴＦＴ３０の走査線３ａの一部からなるゲート電極を高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート或いはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース−ドレイン領域接合部のリーク電流を防止でき、オフ時の電流を低減することができる。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、更にオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００５５】
本実施形態の液晶装置では特に、ＴＦＴアレイ基板１０上には、データ線６ａ及び走査線３ｂが第２層間絶縁膜４を介して立体的に相交差するように設けられている。そして、バリア層８０ａは、半導体層１ａと画素電極９ａとの間に介在しており、高濃度ドレイン領域１ｅと画素電極９ａとをコンタクトホール８ａ及びコンタクトホール８ｂを経由して電気的接続する。このため、画素電極９ａからドレイン領域まで一つのコンタクトホールを開孔する場合と比較して、コンタクトホール８ａ及びコンタクトホール８ｂの径を夫々小さくできる。即ち、一つのコンタクトホールを開孔する場合には、エッチング時の選択比が低いとコンタクトホールを深く開孔する程エッチング精度は落ちるため、例えば５０ｎｍ程度の非常に薄い半導体層１ａにおける突き抜けを防止するためには、コンタクトホールの径を小さくできるドライエッチングを途中で停止して、最終的にウエットエッチングで半導体層１ａまで開孔するように工程を組まねばならない。或いは、ドライエッチングによる突き抜け防止用のポリシリコン膜を別途設けたりする必要が生じてしまうのである。これに対して本実施形態では、画素電極９ａ及び高濃度ドレイン領域１ｅを２つの直列なコンタクトホール８ａ及びコンタクトホール８ｂにより接続すればよいので、これらコンタクトホール８ａ及びコンタクトホール８ｂを夫々、ドライエッチングにより開孔することが可能となるのである。或いは、少なくともウエットエッチングにより開孔する距離を短くすることが可能となるのである。但し、コンタクトホール８ａ及びコンタクトホール８ｂに夫々、若干のテーパを付けるために、ドライエッチング後に敢えて比較的短時間のウエットエッチングを行うようにしてもよい。
【００５６】
以上のように本実施形態によれば、コンタクトホール８ａ及びコンタクトホール８ｂの径を夫々小さくでき、コンタクトホール８ａにおけるバリア層８０ａの表面に形成される窪みや凹凸も小さくて済むので、その上方に位置する画素電極９ａの部分における平坦化が促進される。更に、コンタクトホール８ｂにおける画素電極９ａの表面に形成される窪みや凹凸も小さくて済むので、この画素電極９ａの部分における平坦化が促進される。
【００５７】
図４及び図５に示すように、画像表示領域の周辺に位置する周辺領域の一部である端子領域には、画素部におけるバリア層８０ａと同一膜からなる端子用導電層８０ｓから入出力端子が構成されている。より具体的には、図２及び図３で示した画素部における下地絶縁膜１２、絶縁薄膜２及び第１層間絶縁膜８１が、この端子領域にも、そのまま形成されており、第１層間絶縁膜８１上には、バリア層８０ａと同一膜から形成され、平面形状が島状である端子用導電層８０ｓが形成されている。端子用導電層８０ｓ上には、第２層間絶縁膜４が形成され、第２層間絶縁膜４上には、複数のコンタクトホール５ｓを介して端子用導電層８０ｓと電気的接続がとれるように、データ線６ａと同一膜（即ち、Ａｌ膜）からなる信号配線６ｓが形成されている。更に、信号配線６ｓ上には、第３層間絶縁膜７が形成されている。そして、第２層間絶縁膜４及び第３層間絶縁膜７には、平面形状が端子用導電層８０ｓよりも一回り小さい端子用開孔部（以下、適宜窓と称す。）８ｓが開孔されており、端子用導電層８０ｓは、この窓８ｓ内において、当該入出力端子の接続用表面として露出している。尚、入出力端子とは、例えば外部回路と接続される外部回路接続用端子、前記基板に対向配置される対向基板へ共通電位を供給するための上下導通端子、当該電気光学装置の検査を行うための検査用端子など各種の端子を含む意である。また、入出力端子とは、入力用、出力用、もしくは入力及び出力用の両方の端子を含む意である。他方、信号配線６ｓとは、例えば走査線３ａやデータ線６ａと導通する配線や、走査線３ａやデータ線６ａを駆動するため或いは動作検査を行うための走査線駆動回路、データ線駆動回路、検査回路等の内蔵周辺回路にクロック信号、制御信号、電源信号、画像信号等の様々な信号を供給するための配線や、対向基板に接続される上下導通端子に至る定電位配線などを含む意であり、外部回路等と当該入出力端子を介して電気的接続されるものである。
【００５８】
従って、本実施形態の液晶装置を製造するプロセスでは、画像表示領域内におけるバリア層８０ａの形成工程と同時に端子領域における端子用導電層８０ｓの形成工程を行える。更に端子領域におけるコンタクトホール５ｓは、画素部におけるデータ線６ａを半導体層１ａに接続するためのコンタクトホール５ａと同時に開孔されるので、専用の開孔工程を必要としない。更にまた、窓８ｓについても、画素部における画素電極９ａをバリア層８０ａに接続するための第２コンタクトホール８ｂと同時に開孔されるので、専用の開孔工程を必要としない。これにより、従来行っていたデータ線６ａと同一膜のＡｌ膜を露出させて入出力端子を設ける場合に、以降の工程で画素電極９ａを形成する際にＩＴＯ膜との接触による電気腐食を防止するため、画素電極９ａを形成後に行っていた第３層間絶縁膜７の開孔工程を削減することができるので、製造プロセスの単純化が図られ、当該液晶装置は比較的容易に製造可能であり、比較低コストの液晶装置として構築される。
【００５９】
本実施形態では特に、端子用導電層８０ｓは、例えば、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等からなる。このため、製造プロセスにおいて端子用導電層８０ｓの形成後に行われる各種工程における高温処理で端子用導電層８０ｓが変形したり破壊したりすることはない。また、高融点金属で端子用導電層８０ｓを形成することにより入出力端子の接続用表面から信号配線までの抵抗を小さくできる。
【００６０】
また、本実施形態では、バリア層８０ａ及び端子用導電層８０ｓは、走査線３ａとデータ線６ａとの層間に介在しており、端子用導電層８０ｓは、第２層間絶縁膜４及び第３層間絶縁膜７に開孔された窓８ｓを介して、入出力端子の接続用表面として露出しているので、窓８ｓを介して端子用導電層８０ｓとＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。
【００６１】
（電子光学装置の第２実施形態）
本発明による電気光学装置の第２実施形態である液晶装置の構成について、図６及び図７を参照して説明する。図６は、端子領域における入出力端子の平面図であり、図７は、図６のＣ−Ｃ’断面図である。尚、図６及び図７に示した第２実施形態において図４及び図５に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。図７においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００６２】
図６及び図７において、第２実施形態では第１実施形態とは異なり、窓８ｓ内における端子用導電層８０ｓの表面には、画素電極９ａと同一膜（即ち、ＩＴＯ膜）からなる導電性薄膜９ｓが形成されており、入出力端子の接続用表面として露出している。その他の構成については第１実施形態の場合と同様である。
【００６３】
従って、第２実施形態によれば、窓８ｓを介して導電性薄膜９ｓとＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。特に、ＩＴＯ膜からなる導電性薄膜９ｓと異方性導電膜とは、極めて密着性良く接続可能である。そして、このような入出力端子の接続用表面を構成する導電性薄膜９ｓは、画素部における画素電極９ａを形成する工程と同時に形成できるので、専用工程が不要であり、工程数の増加を招かない。
【００６４】
（電子光学装置の第３実施形態）
本発明による電気光学装置の第３実施形態である液晶装置の構成について、図８及び図９を参照して説明する。図８は、端子領域における入出力端子の平面図であり、図９は、図８のＤ−Ｄ’断面図である。尚、図８及び図９に示した第３実施形態において図４及び図５に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図９においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００６５】
図８及び図９において、第３実施形態では第１実施形態とは異なり、平面的に見て窓８ｓ内に位置する端子用導電層８０ｓの下側には、第１遮光膜１１ａと同一膜からなる島状の遮光膜１１ｓ、半導体層１ａと同一膜からなる島状の半導体層１ｓ及び走査線３ａと同一膜からなる島状のポリシリコン膜３ｓが形成されており、窓８ｓ内に位置する端子用導電層８０ｓが該島状に対応して盛り上げられている。その他の構成については第１実施形態と同様である。
【００６６】
従って、第３実施形態によれば、窓８ｓ内において入出力端子の接続用表面をなす端子用導電層８０ｓとＦＰＣ等の外部回路とを異方性導電膜等により圧着接続する際に、当該接続用表面の高さが窓８ｓの縁部表面の高さより低すぎることに起因する圧着不良を防ぐことができる。そして、このような端子用導電層８０ｓを島状に盛り上げるための島状の遮光膜１１ｓ、半導体層１ｓ及びポリシリコン膜３ｓは、画素部における第１遮光膜１１ａ、半導体層１ａ及び走査線３ａを形成する工程と同時に形成できるので、専用工程が不要であり、工程数の増加を招かない。
【００６７】
（電子光学装置の第４実施形態）
本発明による電気光学装置の第４実施形態である液晶装置の構成について、図１０及び図１１を参照して説明する。図１０は、端子領域における入出力端子の平面図であり、図１１は、図１０のＥ−Ｅ’断面図である。尚、図１０及び図１１に示した第４実施形態において図８及び図９に示した第３実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図１１においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００６８】
図１０及び図１１において、第４実施形態では第３実施形態とは異なり、窓８ｓ内における端子用導電層８０ｓの表面には、画素電極９ａと同一膜（即ち、ＩＴＯ膜）からなる導電性薄膜９ｓが形成されており、入出力端子の接続用表面として露出している。その他の構成については第３実施形態の場合と同様である。
【００６９】
従って、第４実施形態によれば、窓８ｓを介して導電性薄膜９ｓとＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。特に、ＩＴＯ膜からなる導電性薄膜９ｓと異方性導電膜とは、極めて密着性良く接続可能である。そして、このような入出力端子の接続用表面を構成する導電性薄膜９ｓは、画素部における画素電極９ａを形成する工程と同時に形成できるので、専用工程が不要であり、工程数の増加を招かない。
【００７０】
以上説明した第１から第４実施形態では、バリア層８０ａは高融点金属膜から構成されているので、金属膜と層間絶縁膜とのエッチングにおける選択比が大きく異なるため、製造プロセス中にドライエッチングによるバリア層８０ａの突き抜けの可能性は殆ど無い。また、バリア層８０ａ形成工程の後に行われる高温処理により、バリア層８０ａが破壊されたり溶融しないようにできる。同様に、端子領域においては、端子用導電層８０ｓの突き抜けの可能性は殆ど無く、端子用導電層８０ｓが破壊されたり溶融しないようにできる。加えて、このような高融点金属と画素電極９ａを構成するＩＴＯ膜との相性はよいため、コンタクトホール８ｂを介してバリア層８０ａ及び画素電極９ａ間で良好なコンタクトがとれる。同様に、端子領域においては、端子用導電層８０ｓ及び導電性薄膜９ｓ間で良好なコンタクトがとれる。また、バリア層８０ａ及び端子用導電層８０ｓの膜厚は、例えば５０ｎｍ以上５００ｎｍ以下程度とするのが好ましい。５０ｎｍ程度の厚みがあれば、製造プロセスにおけるコンタクトホール８ｂや窓８ｓの開孔時に突き抜ける可能性は低くなり、また５００ｎｍ程度であれば画素電極９ａの表面の凹凸は問題とならないか或いは比較的容易に平坦化可能だからである。同様に、窓８ｓの開孔時に突き抜ける可能性は低くなり、窓８ｓの深さが圧着不良の原因とならないか或いは島状に盛り上げれば問題とならないからである。
【００７１】
但し、このようなバリア層８０ａ及び端子用導電層８０ｓは、高融点金属膜ではなく、例えば、リン等をドープした導電性の低抵抗なポリシリコン膜から構成してもよい。このように構成すれば、バリア層８０ａは、遮光膜としての機能は発揮しないが、蓄積容量７０を増加させる機能及びバリア層本来の中継機能は十分に発揮し得る。更に、第２層間絶縁膜４との間で熱等によるストレスが発生しにくくなるので、バリア層８０ａ及びその周辺におけるクラック防止に役立つ。同時に端子領域では、端子用導電層８０ｓは、入出力端子として十分に機能し得、端子用導電層８０ｓ及びその周辺におけるクラック防止に役立つ。
【００７２】
（電子光学装置の第５実施形態）
本発明による電気光学装置の第５実施形態である液晶装置の構成について、図１２から図１５を参照して説明する。図１２は、画像表示領域におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図であり、図１３は、図１２のＦ−Ｆ’断面図である。また、図１４は、端子領域における入出力端子の平面図であり、図１５は、図１４のＧ−Ｇ’断面図である。尚、図１２から図１５に示した第５実施形態において図２から図５に示した第1実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。図１３及び図１５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７３】
先ず、画素部については、図１２及び図１３において、第５実施形態では第１実施形態におけるバリア層８０ａの代りに、半導体層１ａの高濃度ドレイン領域１ｅにコンタクトホール８８ａを介して接続されておりデータ線６ａと同一層から構成された中継導電層６ｂと、画素電極９ａにコンタクトホール８８ｂを介して接続されたバリア層９０ａとを備えている。そして、中継導電層６ｂとバリア層９０ａとは、データ線６ａ及び中継導電層６ｂ上に形成された第２層間絶縁膜４を介して対向配置されており、この第２層間絶縁膜４に開孔されたコンタクトホール８８ｃを介して相互に電気的接続されている。その他の画素部に係る構成については第１実施形態の場合と同様である。
【００７４】
次に、端子部については、図１４及び図１５において、第５実施形態では第１実施形態における端子用導電層８０ｓの代りに、バリア層９０ａと同一膜から構成された端子用導電層９０ｓを備えている。そして、信号配線６ｓと端子用導電層９０ｓとは、第２層間絶縁膜４を介して対向配置されており、この第２層間絶縁膜４に開孔されたコンタクトホール８８ｔを介して相互に電気的接続されている。そして、端子用導電層９０ｓは、第３層間絶縁膜７に開孔された窓８８ｓから接続用表面として露出している。その他の端子部に係る構成については第１実施形態の場合と同様である。
【００７５】
第５実施形態では、バリア層９０ａ及び端子用導電層９０ｓの材質としては、第１実施形態におけるバリア層８０ａと同様のものが好適に用いられる。特に画素電極９ａがＩＴＯ膜からなりデータ線６ａがＡｌ膜からなる場合には、両者との相性が良いＴｉ、Ｃｒ等の高融点金属等からバリア層９０ａを構成するのが好ましい。
【００７６】
従って、第５実施形態によれば、画素部については、中継導電層６ｂ及びバリア層９０ａを介して画素電極９ａと高濃度ドレイン領域１ｅとが電気的接続されることができる。また、第１層間絶縁膜８１を介して容量線３ｂと中継導電層６ｂとが対向配置される構造により蓄積容量を増大させることも可能となる。更に、コンタクトホール８８ａの位置は、データ線６ａの存在しない平面領域における任意の位置に設定でき、コンタクトホール８８ｂの位置は、第２層間絶縁膜４上の任意の位置に設定できるので、設計自由度が増し有利である。
【００７７】
更に、第５実施形態によれば、画像表示領域内におけるバリア層９０ａの形成工程と同時に端子領域における端子用導電層９０ｓの形成工程を行える。更に端子領域におけるコンタクトホール８８ｔは、画素部における中継導電層６ｂ及びバリア層９０ａを相互接続するためのコンタクトホール８８ｃと同時に開孔されるので、専用の開孔工程を必要としない。更にまた、窓８８ｓについても、画素部における画素電極９ａをバリア層９０ａに接続するためのコンタクトホール８８ｂと同時に開孔されるので、専用の開孔工程を必要としない。このように本実施形態によれば、図１４及び図１５に示した入出力端子を形成するための専用工程の一部を削減できるので、製造プロセスの単純化が図られ、当該液晶装置は比較的容易に製造可能であり、比較低コストの液晶装置として構築される。
【００７８】
（電子光学装置の第６実施形態）
本発明による電気光学装置の第６実施形態である液晶装置の構成について、図１６及び図１７を参照して説明する。図１６は、端子領域における入出力端子の平面図であり、図１７は、図１６のＨ−Ｈ’断面図である。尚、図１６及び図１７に示した第６実施形態において図１４及び図１５に示した第５実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。図１７においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７９】
図１６及び図１７において、第６実施形態では第５実施形態とは異なり、窓８８ｓ内における端子用導電層９０ｓの表面には、画素電極９ａと同一膜（即ち、ＩＴＯ膜）からなる導電性薄膜９ｓが形成されており、入出力端子の接続用表面として露出している。その他の構成については第５実施形態の場合と同様である。
【００８０】
従って、第６実施形態によれば、窓８８ｓを介して導電性薄膜９ｓとＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。特に、ＩＴＯ膜からなる導電性薄膜９ｓと異方性導電膜とは、極めて密着性良く接続可能である。そして、このような入出力端子の接続用表面を構成する導電性薄膜９ｓは、画素部における画素電極９ａを形成する工程と同時に形成できるので、専用工程が不要であり、工程数の増加を招かない。
【００８１】
（電子光学装置の第７実施形態）
本発明による電気光学装置の第７実施形態である液晶装置の構成について、図１８及び図１９を参照して説明する。図１８は、端子領域における入出力端子の平面図であり、図１９は、図１８のＩ−Ｉ’断面図である。尚、図１８及び図１９に示した第７実施形態において図１４及び図１５に示した第５実施形態と同様の構成要素については、同様の参照符号を付し、その説明は省略する。また、図１５においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００８２】
図１８及び図１９において、第７実施形態では第５実施形態とは異なり、平面的に見て窓８８ｓ内に位置する端子用導電層９０ｓの下側には、第１遮光膜１１ａと同一膜からなる島状の遮光膜１１ｓ、半導体層１ａと同一膜からなる島状の半導体層１ｓ及び走査線３ａと同一膜からなる島状のポリシリコン膜３ｓが形成されており、窓８８ｓ内に位置する端子用導電層９０ｓが該島状に対応して盛り上げられている。その他の構成については第５実施形態と同様である。
【００８３】
従って、第７実施形態によれば、窓８８ｓ内において入出力端子の接続用表面をなす端子用導電層９０ｓとＦＰＣ等の外部回路とを異方性導電膜等により圧着接続する際に、当該接続用表面の高さが窓８８ｓの縁部表面の高さより低すぎることに起因する圧着不良を防ぐことができる。そして、このような端子用導電層９０ｓを島状に盛り上げるための島状の遮光膜１１ｓ、半導体層１ｓ及びポリシリコン膜３ｓは、画素部における第１遮光膜１１ａ、半導体層１ａ及び走査線３ａを形成する工程と同時に形成できるので、専用工程が不要であり、工程数の増加を招かない。また、信号配線６ｓと同一膜で、同一工程で形成できる導電膜６ｓ’を島状に形成しても良い。
【００８４】
（電子光学装置の第８実施形態）
本発明による電気光学装置の第８実施形態である液晶装置の構成について、図２０及び図２１を参照して説明する。図２０は、端子領域における入出力端子の平面図であり、図２１は、図２０のＪ−Ｊ’断面図である。
【００８５】
図２０及び図２１において、第８実施形態では第７実施形態とは異なり、窓８８ｓ内における端子用導電層９０ｓの表面には、画素電極９ａと同一膜（即ち、ＩＴＯ膜）からなる導電性薄膜９ｓが形成されており、入出力端子の接続用表面として露出している。その他の構成については第７実施形態の場合と同様である。
【００８６】
従って、第８実施形態によれば、窓８８ｓを介して導電性薄膜９ｓとＦＰＣ等の外部回路とを異方性導電膜等により接続可能となる。特に、ＩＴＯ膜からなる導電性薄膜９ｓと異方性導電膜とは、極めて密着性良く接続可能である。そして、このような入出力端子の接続用表面を構成する導電性薄膜９ｓは、画素部における画素電極９ａを形成する工程と同時に形成できるので、専用工程が不要であり、工程数の増加を招かない。
【００８７】
以上説明した第５から第８実施形態では、バリア層９０ａ及び端子用導電層９０ｓは高融点金属膜から構成されているが、例えば、リン等をドープした導電性の低抵抗なポリシリコン膜から構成してもよい。このように構成すれば、バリア層９０ａ及び端子用導電層９０ｓは、第３層間絶縁膜７及び第２層間絶縁膜４との間で熱等によるストレスが発生しにくくなるので、バリア層９０ａ及びその周辺におけるクラック防止に役立つ。同時に端子領域では、端子用導電層９０ｓは、入出力端子として十分に機能し得、端子用導電層９０ｓ及びその周辺におけるクラック防止に役立つ。
【００８８】
（電気光学装置の製造プロセス）
次に、以上のような構成を持つ液晶装置の製造プロセスについて、上述した電気光学装置の第１実施形態の場合を例にとり、図２２から図２５を参照して説明する。特に端子領域については、図１０及び図１１に示した第４実施形態の比較的複雑な層構造をもつ端子部を形成するものを一例として示す。即ち、第２から第８実施形態の入出力端子については、以下に説明する入出力端子部分の製造プロセスにおいていずれかの工程を省いたり若干の変更を加えることにより製造可能であるため、その説明は省略する。ここに、図２２及び図２３は各工程におけるＴＦＴアレイ基板側の各層を図３のＡ−Ａ’断面に対応させて示す工程図であり、画素スイッチング用ＴＦＴを示している。また、図２４及び図２５は各工程におけるＴＦＴアレイ基板側の各層を図１０に示したＥ−Ｅ’断面に対応させて示す工程図であり、入出力端子部分を示している。特に図２２及び図２３に示した工程（１）から工程（１６）と図２４及び図２５に示した工程（１）から工程（１６）とは夫々、同一基板上の異なる領域において同時に行われる工程である。
【００８９】
先ず図２２及び図２４の工程（１）に示すように、石英基板、ハードガラス、シリコン基板等のＴＦＴアレイ基板１０を用意する。ここで、好ましくはＮ_２（窒素）等の不活性ガス雰囲気且つ約９００〜１３００℃の高温でアニール処理し、後に実施される高温プロセスにおけるＴＦＴアレイ基板１０に生じる歪みが少なくなるように前処理しておく。即ち、製造プロセスにおける最高温で高温処理される温度に合わせて、事前にＴＦＴアレイ基板１０を同じ温度かそれ以上の温度で熱処理しておく。そして、このように処理されたＴＦＴアレイ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは約２００ｎｍの膜厚の遮光膜１１を形成する。尚、遮光膜１１上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成し、該形成された遮光膜１１をフォトリソグラフィ及びエッチングを行うことにより、第１遮光膜１１ａを形成する。
【００９０】
同時に図２４の工程（１）に示すように、端子部における窓８ｓが開孔される予定の領域内に、島状の遮光膜１１ｓを形成する。
【００９１】
また、第１遮光膜１１ａ及び島状の遮光膜１１ｓの上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する。この下地絶縁膜１２の膜厚は、例えば、約５００ｍ〜２０００ｎｍとする。
【００９２】
次に図２２の工程（２）に示すように、下地絶縁膜１２の上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは、４〜６時間のアニール処理を施することにより、アモルファスシリコン膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させてポリシリコン膜を形成する。固相成長させる方法としては、ＲＴＡ（Rapid Thermal Anneal)を使ったアニール処理でも良いし、エキシマレーザー等を用いたレーザーアニールでも良い。固相成長させたポリシリコン膜を、フォトリソグラフィ工程、エッチング工程等により半導体層１ａを形成する。
【００９３】
同時に図２４の工程（２）に示すように、端子部における下地絶縁膜１２上にも島状の半導体層１sを形成する。
【００９４】
次に図２2及び図２４のそれぞれの工程（３）に示すように、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａと端子部の半導体層１ｓを約９００〜１３００℃の温度、好ましくは約１０００℃の温度により熱酸化することにより絶縁薄膜２を形成する。この結果、半導体層１ａの厚さは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁薄膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。尚、絶縁薄膜２は、熱酸化シリコン膜上にＣＶＤ装置等で酸化シリコン膜や窒化シリコン膜を形成して、多層構造としてもよい。このように多層構造にすれば、高温熱酸化時間を短くすることが可能になり、特に８インチ程度の大型基板を使用する場合に熱によるそりを防止することができる。
【００９５】
次に図２２及び図２４の工程（４）に示すように、レジスト層５００を第１蓄積容量電極１ｆとなる部分を除く半導体層１ａ及び島状の半導体層１ｓ上に形成した後、例えばＰイオンをドーズ量約３×１０^１２／ｃｍ^２でドープして、第1蓄積容量電極１ｆを低抵抗化する。
【００９６】
次に図２２の工程（５）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にＰ（リン）を熱拡散して低抵抗化したポリシリコン膜をフォトリソグラフィ工程、エッチング工程当を施すことにより、走査線３ａ及び容量線３ｂを形成する。走査線３ａ及び容量線３ｂの膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３００ｎｍに堆積する。
【００９７】
同時に図２４の工程（５）に示すように、端子部における窓８ｓが開孔される予定の領域内に、島状のポリシリコン膜３ｓを形成する。
【００９８】
次に図２２及び図２４の工程（６）に示すように、半導体層１ａに、先ず低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、走査線３ａの一部であるゲート電極をマスクとして、ＰイオンなどのＶ族元素を１〜１０×１０^１３／ｃｍ^２の低濃度にてドープする。これにより、ゲート電極下の半導体層１ａはチャネル領域１ａ’となる。
【００９９】
次に図２２及び図２４の工程（７）に示すように、画素スイッチング用ＴＦＴ３０を構成する高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、走査線３ａの一部であるゲート電極よりも幅の広いマスクでレジスト層６００を形成した後、同じくＰなどのＶ族元素を１〜１０×１０^１５／ｃｍ^２の高濃度にてドープする。
【０１００】
尚、画素スイッチング用ＴＦＴ３０をｐチャネル型とする場合、半導体層１ａに、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ＢなどのIII族元素のドーパントを用いてドープする。
【０１０１】
次に図２２及び図２４の工程（８）に示すように、常圧ＣＶＤ法、プラズマＣＶＤ法等によりＴＦＴアレイ基板１０の全面に、酸化シリコン膜あるいは窒化シリコン膜からなる第１層間絶縁膜８１を成膜する。第１層間絶縁膜８１の膜厚を１０ｎｍ〜２００ｎｍ程度に薄膜形成することにより、画素スイッチング用ＴＦＴ３０の第２蓄積容量７０ｂを増加させることができる。
【０１０２】
次に図２２の工程（９）に示すように、バリア層８０ａと高濃度ドレイン領域１ｅとを電気的接続するためのコンタクトホール８ａを、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより絶縁薄膜２及び第１層間絶縁膜８１に開孔する。このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール８ａを開孔可能である。或いは、コンタクトホール８ａが半導体層１ａを突き抜けるのを防止するのに有利なウエットエッチングを併用してもよい。このウエットエッチングにより、コンタクトホール８ａをテーパ形状にできるため、バリア層８０ａの断線による接続不良を抑制することができる。
【０１０３】
次に図２３の工程（１０）に示すように、絶縁薄膜２、第１層間絶縁膜８１及びコンタクトホール８ａを介して覗く高濃度ドレイン領域１ｅの全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂ等の金属や金属シリサイド等の金属合金膜をスパッタ処理により堆積した後、フォトリソグラフィ及びエッチング処理により、第３蓄積容量電極を含むバリア層８０ａを形成する。尚、このバリア層８０ａ上には、表面反射を緩和するためにポリシリコン膜等の反射防止膜を形成しても良い。
【０１０４】
同時に図２５の工程（１０）に示すように、端子部における窓８ｓが開孔される予定の領域から信号配線が形成される領域にかけて、島状の端子用導電層８０ｓを形成する。
【０１０５】
次に図２３及び図２５のそれぞれの工程（１１）に示すように、ＴＦＴアレイ基板１０の全面に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４を形成する。第２層間絶縁膜４の膜厚は、約５００〜１５００ｎｍが好ましい。第２層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び走査線３ａ間における寄生容量は余り又は殆ど問題とならない。
【０１０６】
次に図２３の工程（１２）に示すように、データ線６ａと半導体層の高濃度ソース領域１ｄを電気的接続するためのコンタクトホール５ａを反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより絶縁薄膜２、第１層間絶縁膜８１及び第２層間絶縁膜４に開孔する。このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール５ａを開孔可能である。また、ウェットエッチングを短い時間施すことにより、コンタクトホール５ａをテーパ状にしても良い。これにより、データ線６ａの断線を防止することができる。
【０１０７】
同時に図２５の工程（１２）に示すように、端子部において、端子用導電層８０ｓと信号配線６ｓを電気的接続するためのコンタクトホール５ｓを第２層間絶縁膜４に開孔する。
【０１０８】
次に図２３の工程（１３）に示すように、データ線６ａをスパッタリング法等によりＡｌ等の導電性の金属膜から形成する。
【０１０９】
同時に図２５の工程（１３）に示すように、信号配線６ｓを形成する。
【０１１０】
次に図２３及び図２５のそれぞれの工程（１４）に示すように、ＴＦＴアレイ基板１０の全面に、例えば、常圧又は減圧ＣＶＤ法やＴＥＯＳガス等を用いて、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧなどのシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜７を形成する。第３層間絶縁膜７の膜厚は、約５００〜２０００ｎｍが好ましい。第２層間絶縁膜４の膜厚が５００ｎｍ以上あれば、データ線６ａ及び画素電極９ａ間における寄生容量は余り又は殆ど問題とならない。
【０１１１】
次に図２３の工程（１５）に示すように、画素電極９ａとバリア層８０ａを電気的接続するためのコンタクトホール８ｂを反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより第３層間絶縁膜７に開孔する。このようなドライエッチングは、指向性が高いため、小さな径のコンタクトホール８ｂを開孔可能である。また、ウェットエッチングを短い時間施すことにより、コンタクトホール８ｂをテーパ状にしても良い。これにより、画素電極９ａの接続不良を防止することができる。
【０１１２】
同時に図２５の工程（１５）に示すように、端子部において、端子用導電層８０ｓの表面を露出させるために窓８ｓを開孔する。
【０１１３】
次に図２３の工程（１６）に示すように、ＩＴＯ等の透明導電膜により画素電極９ａを形成する。画素電極９ａは、ニュートンリングの関係から約１０〜２００ｎｍ程度の厚さに堆積するとよい。尚、当該液晶装置を反射型の液晶装置に用いる場合には、Ａｌ等の反射率の高い不透明な材料から画素電極９ａを形成してもよい。
【０１１４】
同時に図２５の工程（１６）に示すように、端子部において、露出した端子用導電層８０ｓを覆うように導電性薄膜９ｓを形成する。これにより、ＡＣＦとの密着性がよいＩＴＯ膜を端子用の材料として用いることができる。
【０１１５】
以上説明したように本実施形態の製造プロセスによれば、画素部における各工程（１）〜（１６）と端子部における各工程（１）〜（１６）とを同時に行える。即ち、従来行われていた、画素電極９ａ形成後の入出力端子上の層間絶縁膜を除去するための専用工程を削減できる。更に、上述した製造プロセスにおけるＴＦＴ３０の素子形成工程と並行して、ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴから構成される相補型構造を持つデータ線駆動回路、走査線駆動回路等の周辺回路をＴＦＴアレイ基板１０上の周辺部に形成してもよい。このように、本実施形態において画素スイッチング用ＴＦＴ３０を構成する半導体層１ａをポリシリコン膜で形成すれば、画素スイッチング用ＴＦＴ３０の形成時にほぼ同一工程で、周辺回路を形成することができ、製造上有利である。
【０１１６】
また、第５から第８実施形態のように、半導体層１ａと画素電極９ａを中継導電層６ｂ及びバリア層９０ａで接続する場合は、データ線６ａと同一膜からなる中継導電層６ｂについては、例えば、上述の製造プロセスにおける工程（１２）において、高濃度ドレイン領域１ｅに至るコンタクトホール８８ａを開孔し、工程（１３）において、中継導電層６ｂすればよい。更に第２層間絶縁膜４及びバリア層９０ａについては、データ線６ａ及び中継導電層６ｂ上に、第1実施形態における工程（８）から工程（１０）と同様のプロセスにより形成すればよい。即ち、第５から第８実施形態を製造する場合にも、従来行われていた、画素電極９ａ形成後の入出力端子上の層間絶縁膜を除去するための専用工程を削減できる。
【０１１７】
尚、以上説明した製造プロセスでは、画素電極が形成される第３層間絶縁膜７の表面を平坦化するための処理は行われていないが、第３層間絶縁膜７の上面に対して平坦化処理を施すなどして、最終的に画素電極９ａ及び配向膜１６の下地を平坦化してもよい。このような平坦化処理は、例えば、第３層間絶縁膜７を形成する工程において、ＣＭＰ（Chemical Mechanical Polishing）処理、スピンコート処理、リフロー法等により行ったり、有機ＳＯＧ（Spin On Glass)、無機ＳＯＧ、ポリイミド膜等を利用して行えばよい。或いは、配線や素子が形成される領域のＴＦＴアレイ基板１０や各層間絶縁膜に凹状の溝を形成してもよい。
【０１１８】
（電気光学装置の全体構成）
以上のように構成された各実施形態における液晶装置の全体構成を図２６及び図２７を参照して説明する。尚、図２６は、ＴＦＴアレイ基板１０をその上に形成された各構成要素と共に対向基板２０の側から見た平面図であり、図２７は、図２６のＫ−Ｋ’断面図である。
【０１１９】
図２６において、ＴＦＴアレイ基板１０の上には、シール材５２がその縁に沿って設けられており、その内側に並行して、例えば第２遮光膜２３と同じ或いは異なる材料から成る画像表示領域の周辺を規定する額縁としての第３遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路１０１及び外部回路接続用端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路１０１を画像表示領域の辺に沿って両側に配列してもよい。例えば奇数列のデータ線６ａは画像表示領域の一方の辺に沿って配設されたデータ線駆動回路から画像信号を供給し、偶数列のデータ線は前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材を備えた上下導通端子１０６が設けられている。そして、図２７に示すように、図２６に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。尚、ＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路１０３、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該液晶装置の品質、欠陥等を検査するための検査回路等を形成してもよい。尚、本実施の形態によれば、対向基板２０上の第２遮光膜２３はＴＦＴアレイ基板１０の遮光領域よりも小さく形成すれば良い。また、液晶装置の用途により、第２遮光膜２３は容易に取り除くことができる。
【０１２０】
尚、図２６及び図２７において、上述した各実施形態における入出力端子は、外部回路接続用端子１０２及び上下導通端子１０６に好適に用いられている。
【０１２１】
以上図１から図２７を参照して説明した各実施形態では、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴアレイ基板１０の上に設ける代わりに、例えばＴＡＢ（Tape Automated Bonding)基板上に実装された駆動用ＬＳＩに、ＴＦＴアレイ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には各々、例えば、ＴＮ（Twisted Nematic）モード、ＶＡ(Vertically Aligned)モード、ＰＤＬＣ(Polymer Dispersed Liquid Crystal)モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板などが所定の方向で配置される。
【０１２２】
以上説明した各実施形態における液晶装置は、カラー液晶プロジェクタに適用されるため、３枚の液晶装置がＲ（赤）Ｇ（緑）Ｂ（青）用のライトバルブとして各々用いられ、各パネルには各々ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになる。従って、各実施形態では、対向基板２０に、カラーフィルタは設けられていない。しかしながら、第２遮光膜２３の形成されていない画素電極９ａに対向する所定領域にＲＧＢのカラーフィルタをその保護膜と共に、対向基板２０上に形成してもよい。あるいは、ＴＦＴアレイ基板１０上のＲＧＢに対向する画素電極９ａ下にカラーレジスト等でカラーフィルタ層を形成することも可能である。このようにすれば、液晶プロジェクタ以外の直視型や反射型のカラー液晶テレビなどのカラー液晶装置に各実施形態における液晶装置を適用できる。更に、対向基板２０上に１画素1個対応するようにマイクロレンズを形成してもよい。このようにすれば、入射光の集光効率を向上することで、明るい液晶装置が実現できる。更にまた、対向基板２０上に、何層もの屈折率の相違する干渉層を堆積することで、光の干渉を利用して、ＲＧＢ色を作り出すダイクロイックフィルタを形成してもよい。このダイクロイックフィルタ付き対向基板によれば、より明るいカラー液晶装置が実現できる。
【０１２３】
また、各画素に設けられるスイッチング素子としては、正スタガ型又はコプラナー型のポリシリコンＴＦＴであるとして説明したが、逆スタガ型のＴＦＴやアモルファスシリコンＴＦＴ等の他の形式のＴＦＴに対しても、各実施形態は有効である。
【図面の簡単な説明】
【図１】電気光学装置の第１実施形態である液晶装置における画像表示領域を構成するマトリクス状の複数の画素に設けられた各種素子、配線等の等価回路である。
【図２】第１実施形態の液晶装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図３】図２のＡ−Ａ’断面図である。
【図４】第１実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図５】図４のＢ−Ｂ’断面図である。
【図６】第２実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図７】図６のＣ−Ｃ’断面図である。
【図８】第３実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図９】図８のＤ−Ｄ’断面図である。
【図１０】第４実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図１１】図１０のＥ−Ｅ’断面図である。
【図１２】電気光学装置の第５実施形態である液晶装置におけるデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の相隣接する複数の画素群の平面図である。
【図１３】図１２のＦ−Ｆ’断面図である。
【図１４】第５実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図１５】図１４のＧ−Ｇ’断面図である。
【図１６】第６実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図１７】図１６のＨ−Ｈ’断面図である。
【図１８】第７実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図１９】図１８のＩ−Ｉ’断面図である。
【図２０】第８実施形態の液晶装置における端子領域に形成される各端子部の平面図である。
【図２１】図２０のＪ−Ｊ’断面図である。
【図２２】液晶装置の製造プロセスの実施形態における画像表示領域についての各工程を順を追って示す工程図（その１）である。
【図２３】液晶装置の製造プロセスの実施形態における画像表示領域についての各工程を順を追って示す工程図（その２）である。
【図２４】液晶装置の製造プロセスの実施形態における端子領域についての各工程を順を追って示す工程図（その１）である。
【図２５】液晶装置の製造プロセスの実施形態における端子領域についての各工程を順を追って示す工程図（その２）である。
【図２６】各実施形態の液晶装置におけるＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図２７】図２６のＫ−Ｋ’断面図である。
【符号の説明】
１ａ…半導体層
１ａ’…チャネル領域
１ｂ…低濃度ソース領域（ソース側ＬＤＤ領域）
１ｃ…低濃度ドレイン領域（ドレイン側ＬＤＤ領域）
１ｄ…高濃度ソース領域
１ｅ…高濃度ドレイン領域
１ｆ…第１蓄積容量電極
２…絶縁薄膜
３ａ…走査線
３ｂ…容量線（第２蓄積容量電極）
３ｓ…ポリシリコン膜
４…第２層間絶縁膜
５ａ…コンタクトホール
６ａ…データ線
６ｓ…信号配線
７…第３層間絶縁膜
８ａ…コンタクトホール
８ｂ…コンタクトホール
８ｓ…窓
９ａ…画素電極
９ｓ…導電性薄膜
１０…ＴＦＴアレイ基板
１１ａ…第１遮光膜
１２…下地絶縁膜
１６…配向膜
２０…対向基板
２１…対向電極
２２…配向膜
２３…第２遮光膜
３０…画素スイッチング用ＴＦＴ
５０…液晶層
５２…シール材
５３…第３遮光膜
７０…蓄積容量
７０ａ…第１蓄積容量
７０ｂ…第２蓄積容量
８０ａ…バリア層
８０ｓ…端子用導電層
８１…第１層間絶縁膜[0001]
BACKGROUND OF THE INVENTION
The present invention belongs to the technical field of an active matrix driving type electro-optical device and a method for manufacturing the same, and in particular, a pixel electrode and a thin film transistor for pixel switching (hereinafter referred to as TFT as appropriate) and an input, output or It belongs to the technical field of manufacturing methods of input / output terminals.
[0002]
[Background]
Conventionally, in this type of electro-optical device, an electro-optical material such as liquid crystal is sandwiched between a pair of substrates, and one substrate is provided with a plurality of pixel electrodes in a matrix shape. A switching element such as a TFT provided in a pixel needs to be connected to each other. However, between them, a wiring including a scanning line, a capacitor line, a data line, and the like and a plurality of interlayer insulating films for electrically insulating them from each other, for example, a laminate having a thickness of about 1000 nm (nanometer) or more. Since the structure exists, it is difficult to open a contact hole for electrical connection between the two.
[0003]
On the other hand, in this type of electro-optical device, a data line, a scanning line, a capacitor line, and the like are wired in the image display area. In the peripheral area positioned around the image display area on the substrate, for example, a scanning line is provided. In addition, in order to drive at least one of the scanning line and the data line, or to perform an operation test, a variety of clock signals, control signals, power supply signals, image signals, etc. Signal wiring for supplying signals is wired. In a terminal region that is a part of the peripheral region, input / output terminals for connecting these signal wirings to an external circuit are generally provided. More specifically, each signal wiring is mainly formed from the same film as a data line such as an Al (aluminum) film having the lowest resistance among the wirings in the image display region, and the other needs to intersect with this. At least the crossing portion of the signal wiring is formed of the same film as the scanning line such as a polysilicon film whose resistance is reduced by doping of impurity ions. On the other hand, the pixel electrode formed in the image display region is mainly formed from an ITO (Indium Tin Oxide) film which is a transparent electrode.
[0004]
[Problems to be solved by the invention]
Under the general demand for cost reduction in this type of electro-optical device, it is very important to reduce the number of steps in the manufacturing process and simplify the manufacturing process without sacrificing the quality of the display image.
[0005]
However, in the manufacturing process in which the input / output terminals are formed in the terminal region as described above, particularly when the Al film constituting the signal wiring and the ITO film of the pixel electrode are brought into direct contact, the Al film causes electric corrosion. In the manufacturing process on the same substrate, before forming the pixel electrode in the image display area, do not open the terminal opening (window) in the interlayer insulating film on the signal wiring to be the input / output terminal in the terminal area. In addition, after forming the pixel electrode, it is necessary to open the window by removing unnecessary ITO film and interlayer insulating film on the portion to be the window. That is, according to the conventional technique described above, in order to form the input / output terminals in the terminal area, a dedicated photo for forming the input / output terminals is formed separately from the process of forming the pixel electrodes and the like in the image display area. Dedicated processes such as a lithography process and an etching process are required, which increases the number of manufacturing process steps and complicates the manufacturing process.
[0006]
On the other hand, if at least the vicinity of the input / output terminal of the signal wiring is formed from a polysilicon film that constitutes a scanning line having good electrical compatibility with the ITO film of the pixel electrode, the window of the input / output terminal as described above is opened. Although the hole process and the process for opening the contact hole for the pixel electrode may be performed simultaneously, the wiring resistance from the input / output terminal to the signal line is increased due to the polysilicon film. This causes a problem of causing signal degradation.
[0007]
Furthermore, since the connection surface of the input / output terminal is located in the window opened in the interlayer insulating film positioned as an upper layer, the difference between the height of the edge portion surface of the window and the height of the connection surface Furthermore, depending on the relationship between the difference and the size of the window, the connection surface and an external circuit such as an FPC (flexible print circuit) are connected by pressure bonding using an anisotropic conductive film (ACF) or the like. In this case, there is a problem in that the edge portion of the window gets in the way and causes a crimping failure.
[0008]
The present invention has been made in view of the above-described problems, and includes an input / output terminal that can be electrically connected to an external circuit or the like, and can reduce the number of steps in the manufacturing process. It is an object of the present invention to provide an electro-optical device capable of displaying a high-quality image and a manufacturing method thereof.
[0009]
[Means for Solving the Problems]
In order to solve the above problems, the electro-optical device of the present invention includes a plurality of pixel electrodes, a plurality of scanning lines and a plurality of data lines, and each scanning line and each data line in an image display area on a substrate. A connected thin film transistor, and a first conductive layer interposed between the semiconductor layer of the thin film transistor and the pixel electrode, electrically connected to the semiconductor layer on the one hand and electrically connected to the pixel electrode on the other hand And a part of a terminal located on the periphery of the image display area on the substrate is constituted by a second conductive layer made of the same film as the first conductive layer.
[0010]
According to the electro-optical device of the present invention, in the image display region, the first conductive layer is interposed between the semiconductor layer and the pixel electrode, and is electrically connected to the semiconductor layer on the other hand. And is electrically connected to the pixel electrode. Accordingly, the first conductive layer functions as a conductive layer for relay for electrically connecting the pixel electrode and the drain region of the semiconductor layer, and is difficult when, for example, the two are directly connected via a single contact hole. It becomes possible to avoid sex.
[0011]
On the other hand, the second conductive layer is made of the same film as the first conductive layer at the terminal, and at least partially constitutes the terminal. Therefore, in the manufacturing process of the electro-optical device, the formation process of the second conductive layer in the terminal area can be performed simultaneously with the formation process of the first conductive layer in the image display area. That is, since at least a part of the dedicated process for forming the terminals can be reduced, the manufacturing process can be simplified, and the electro-optical device can be manufactured relatively easily.
[0012]
In one aspect of the electro-optical device of the present invention, the terminals include an external circuit connection terminal connected to an external circuit, a vertical conduction terminal for supplying a common potential to a counter substrate disposed to face the substrate, and the electric It includes at least one of inspection terminals for inspecting the optical device.
[0013]
According to this aspect, at least a part of the dedicated process for forming at least one of the external circuit connection terminal, the vertical conduction terminal, and the inspection terminal in the terminal region can be reduced.
[0014]
In another aspect of the electro-optical device of the present invention, the second conductive layer is connected to one end of a signal wiring composed of the same film as the data line to constitute the terminal.
[0015]
According to this aspect, the same film as the data line is, for example, an Al (aluminum) film, and the predetermined type of signal wiring is, for example, a wiring that conducts at least one of the scanning line and the data line, the scanning line, and the data line. Wiring for supplying various signals such as a clock signal, a control signal, a power supply signal, and an image signal to a peripheral circuit such as a driving circuit or an inspection circuit for driving at least one of the lines or performing an operation inspection, For example, a constant potential wiring that reaches a vertical conduction terminal connected to a substrate. Thus, by forming the terminal of the signal wiring made of the same film as the data line from the second conductive layer, at least a part of the dedicated process for forming the terminal can be reduced. Furthermore, the resistance from the terminal to the signal wiring can be reduced by forming the second conductive layer from a low-resistance material.
[0016]
In another aspect of the electro-optical device of the present invention, the first conductive layer and the second conductive layer are interposed between the scanning line and the data line.
[0017]
According to this aspect, in the image display region, the pixel electrode and the semiconductor layer can be electrically connected by the first conductive layer interposed between the scanning line and the data line. On the other hand, regarding the terminal, by forming the terminal from the second conductive layer interposed between the scanning line and the data line, at least a part of the dedicated process for forming the terminal can be reduced.
[0018]
In another aspect of the electro-optical device of the present invention, the first conductive layer and the second conductive layer are interposed between the data line and the pixel electrode.
[0019]
According to this aspect, in the image display region, the pixel electrode and the semiconductor layer can be electrically connected by the first conductive layer interposed between the data line and the pixel electrode. On the other hand, regarding the terminal, by forming the terminal from the second conductive layer interposed between the data line and the pixel electrode, at least a part of the dedicated process for forming the terminal can be reduced. In this aspect, the image forming apparatus further includes a relay conductive layer made of the same layer as the data line and relaying the first conductive layer and the semiconductor layer, and relaying the two conductive layers, the first conductive layer and the relay conductive layer, to the pixel. The electrode and the semiconductor layer may be electrically connected.
[0020]
According to another aspect of the electro-optical device of the invention, the electro-optical device further includes an interlayer insulating film interposed between the second conductive layer and the pixel electrode, and the second conductive layer is opened in the interlayer insulating film. A terminal opening.
[0021]
According to this aspect, since the second conductive layer is exposed as the connection surface of the terminal through the terminal opening formed in the interlayer insulating film, the second conductive layer is exposed through the terminal opening. The layer and an external circuit such as an FPC can be connected by an anisotropic conductive film or the like.
[0022]
In another aspect of the electro-optical device of the present invention, the second conductive layer is interposed through an interlayer insulating film interposed between the second conductive layer and the pixel electrode, and a window opened in the interlayer insulating film. And a conductive thin film formed on the same film as the pixel electrode and exposed as a connection surface of the terminal.
[0023]
According to this aspect, on the second conductive layer, the conductive thin film is formed from the same film as the pixel electrode on the second conductive layer as viewed from the terminal opening formed in the interlayer insulating film. Since it is exposed as a terminal connection surface, the conductive thin film and an external circuit such as an FPC can be connected by an anisotropic conductive film or the like through the terminal opening. In particular, when the pixel electrode is made of an ITO film, the conductive thin film and the anisotropic conductive film, which are also made of the ITO film, can be connected with extremely good adhesion. And since the conductive thin film which comprises the connection surface of such a terminal can be formed simultaneously with the process of forming a pixel electrode, it can attain simplification of a manufacturing process.
[0024]
In the aspect in which these terminal opening portions are opened, the second conductive layer and the substrate are disposed on the substrate side of the second conductive layer portion located in the terminal opening portion in a plan view. At least one layer interposed between the layers is formed in an island shape, and the second conductive layer located in the terminal opening is raised corresponding to the island shape.
[0025]
According to this aspect, one or more conductive layers made of, for example, the same film as the semiconductor layer, the same film as the scanning line, and the same film as the data line are formed in an island shape in the terminal opening portion. The second conductive layer formed on the terminal opening is raised corresponding to the island shape. For this reason, when the anisotropic conductive film is crimped and connected to the connection surface of the terminal made of the second conductive layer or conductive thin film inside the terminal opening, the height of the connection surface is Crimping failure due to being too lower than the height of the edge surface of the terminal opening can be prevented.
[0026]
In another aspect of the electro-optical device of the present invention, the first conductive layer and the second conductive layer include a refractory metal.
[0027]
According to this aspect, the first conductive layer and the second conductive layer are, for example, Ti (titanium), Cr (chromium), W (tungsten), Ta (tantalum), Mo (molybdenum), and Pb (lead). It consists of a metal simple substance, an alloy, metal silicide, etc. containing at least one of these. For this reason, the first conductive layer and the second conductive layer are not deformed or broken by high-temperature treatment in various processes performed after the formation of the first conductive layer and the second conductive layer in the manufacturing process. Further, the resistance from the terminal to the signal wiring can be reduced by forming the second conductive layer with a refractory metal. However, the first conductive layer and the second conductive layer may be formed of a polysilicon film whose resistance is reduced by doping with impurity ions.
[0028]
In order to solve the above problems, a first method of manufacturing an electro-optical device of the present invention includes a step of forming a semiconductor layer of a thin film transistor in an image display region on a substrate, and a step of forming an insulating thin film on the semiconductor layer. Forming a scanning line including a gate electrode on the insulating thin film; forming a first interlayer insulating film on the scanning line; and connecting the semiconductor layer to the insulating thin film and the first interlayer insulating film. Forming a first contact hole, and forming a first conductive layer on the first interlayer insulating film so as to be electrically connected to the semiconductor layer via the first contact hole; Forming a second conductive layer that at least partially configures a terminal around the image display region in the same film as the first conductive layer; and a second layer on the first conductive layer and the second conductive layer. layer Forming an insulating film; forming a data line on the second interlayer insulating film; forming a third interlayer insulating film on the data line; and the first interlayer insulating film and the second interlayer Forming a terminal contact hole communicating with the second conductive layer simultaneously with opening a second contact hole communicating with the first conductive layer in the insulating film; and the first conductive layer via the second contact hole. Forming a pixel electrode so as to be electrically connected to each other.
[0029]
According to the first electro-optical device manufacturing method of the present invention, the semiconductor layer, the insulating thin film, the scanning line, and the first interlayer insulating film are formed in this order in the image display region. Next, a first contact hole leading to the semiconductor layer is opened in the insulating thin film and the first interlayer insulating film, and a first conductive layer is formed so as to be electrically connected to the semiconductor layer. At the same time, the second conductive layer at least partially constituting the terminal is formed from the same film as the first conductive layer. Further, a second interlayer insulating film, a data line, and a third interlayer insulating film are formed in this order on the first conductive layer and the second conductive layer. Next, in the image display region, a second contact hole leading to the first conductive layer is opened in the first interlayer insulating film and the second interlayer insulating film, and at the same time, the terminals are formed in the second conductive layer. A terminal opening for communication is formed. In the image display region, the pixel electrode is formed so as to be electrically connected to the first conductive layer through the second contact hole. As described above, since the first conductive layer and the second conductive layer are simultaneously formed from the same film, and the second contact hole and the terminal open hole portion are simultaneously formed, at least one of the dedicated steps for forming the terminal is performed. Since the number of parts can be reduced, the manufacturing process can be simplified.
[0030]
In order to solve the above problems, a second electro-optical device manufacturing method of the present invention includes a step of forming a semiconductor layer of a thin film transistor in an image display region on a substrate and a step of forming an insulating thin film on the semiconductor layer. A step of forming a scanning line including a gate electrode on the insulating thin film, a step of forming a first interlayer insulating film on the scanning line, and the semiconductor layer through the insulating thin film and the first interlayer insulating film. A step of opening a first contact hole; and forming a data line on the first interlayer insulating film, and simultaneously electrically connecting to the semiconductor layer from the same film as the data line via the first contact hole Forming a relay conductive layer on the data line, forming a second interlayer insulating film on the data line and the relay conductive layer, and forming a second contact layer in the second interlayer insulating film that communicates with the relay conductive layer. A first conductive layer is formed on the second interlayer insulating film so as to be electrically connected to the relay conductive layer through the second contact hole, and at the same time on the substrate. Forming a second conductive layer that at least partially configures a terminal around the image display region in step, forming a third interlayer insulating film on the first conductive layer and the second conductive layer, Opening a third contact hole in the third interlayer insulating film to the first conductive layer, and simultaneously opening a terminal opening to the second conductive layer; and via the third contact hole. Forming a pixel electrode so as to be electrically connected to the first conductive layer.
[0031]
According to the second electro-optical device manufacturing method of the present invention, the semiconductor layer, the insulating thin film, the scanning line, and the first interlayer insulating film are formed in this order in the image display region. Next, a first contact hole leading to the semiconductor layer is opened in the insulating thin film and the first interlayer insulating film, and a data line is formed thereon, and at the same time, the first contact hole is formed in the semiconductor layer via the first contact hole. A relay conductive layer is formed from the same film as the data line so as to be electrically connected. Further, a second interlayer insulating film is formed on the data lines and the relay conductive layer. Next, in the image display region, a second contact hole leading to the relay conductive layer is opened in the second interlayer insulating film, and the first conductive layer is formed so as to be electrically connected to the relay conductive layer. At the same time, a second conductive layer is formed that at least partially configures the terminal from the same film as the first conductive layer. Next, a third interlayer insulating film is formed on the first conductive layer and the second conductive layer. Next, in the image display region, a third contact hole leading to the first conductive layer is opened in the third interlayer insulating film. At the same time, with respect to the terminals, terminal opening portions that lead to the second conductive layer are formed in the third interlayer insulating film. As described above, since the first conductive layer and the second conductive layer are simultaneously formed from the same film, and the third contact hole and the terminal opening portion are simultaneously opened, at least the dedicated process for forming the terminal Since a part can be reduced, the manufacturing process can be simplified.
[0032]
In one aspect of the manufacturing method of the first or second electro-optical device of the present invention, in the step of forming the data line, a signal wiring having one end connected to the terminal from the same film as the data line is formed. .
[0033]
According to this aspect, the same film as the data line is, for example, an Al film, and the signal wiring is, for example, a wiring that conducts at least one of the scanning line and the data line, or at least one of the scanning line and the data line is driven. In order to achieve this, there are wiring for supplying various signals to a so-called built-in peripheral circuit in which a peripheral circuit is formed on a substrate together with a thin film transistor. Thus, by forming the terminal of the signal wiring made of the same film as the data line from the second conductive layer, at least a part of the dedicated process for forming the terminal can be reduced. Furthermore, the resistance from the terminal to the signal wiring can be reduced by forming the second conductive layer from a low-resistance material.
[0034]
In another aspect of the manufacturing method of the first electro-optical device of the present invention, in the step of forming the data line, a signal wiring having one end connected to the terminal from the same film as the data line is formed, and the data Before the step of forming a line, the method further includes a step of opening a contact hole for connecting the data line to the semiconductor layer and simultaneously opening a contact hole for connecting one end of the signal wiring to the terminal. .
[0035]
According to this aspect, by configuring the terminal of the signal wiring composed of the same film as the data line from the second conductive layer, at least a part of the dedicated process for forming the terminal can be reduced. Further, a contact hole for connecting the data line to the semiconductor layer and a contact hole for connecting one end of the signal wiring to the terminal can be opened simultaneously. In addition, by forming the second conductive layer from a low-resistance material, the resistance from the terminal to the signal wiring can be reduced.
[0036]
In another aspect of the manufacturing method of the first or second electro-optical device of the present invention, in the step of forming the pixel electrode, a conductive thin film made of the same film as the pixel electrode is formed in the terminal opening. To do.
[0037]
According to this aspect, the conductive thin film made of the same film as the pixel electrode is formed in the terminal opening, but the second conductive layer is viewed from the terminal opening formed in the interlayer insulating film. On the conductive layer, a conductive thin film is formed from the same film as the pixel electrode and is exposed as a terminal connection surface. Therefore, the conductive thin film and an external circuit such as an FPC are connected via the terminal opening. Can be connected by an anisotropic conductive film or the like. In particular, when the pixel electrode is made of an ITO film, the conductive thin film and the anisotropic conductive film, which are also made of the ITO film, can be connected with extremely good adhesion. And since the conductive thin film which comprises the connection surface of such a terminal can be formed simultaneously with the process of forming a pixel electrode, it can attain simplification of a manufacturing process.
[0038]
Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0040]
(First embodiment of electro-optical device)
A configuration of a liquid crystal device, which is a first embodiment of an electro-optical device according to the present invention, will be described with reference to FIGS. FIG. 1 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms an image display area of the liquid crystal device, and FIG. 2 shows data lines, scanning lines, and pixel electrodes in the image display area. FIG. 3 is a cross-sectional view taken along line AA ′ of FIG. 2. 4 is a plan view of the input / output terminals in the terminal region, and FIG. 5 is a cross-sectional view taken along the line BB ′ of FIG. In FIGS. 3 and 5, the scale of each layer and each member is made different so that each layer and each member has a size that can be recognized on the drawings.
[0041]
In FIG. 1, a plurality of pixels formed in a matrix that forms an image display area of the liquid crystal device according to the present embodiment includes a plurality of pixel electrodes 9 a and a plurality of TFTs 30 for controlling the pixel electrodes 9 a in a matrix. The data line 6 a to which the image signal is supplied is electrically connected to the source of the TFT 30. The image signals S1, S2,..., Sn to be written to the data lines 6a may be supplied line-sequentially in this order, or may be supplied for each group to a plurality of adjacent data lines 6a. good. Further, the scanning line 3a is electrically connected to the gate of the TFT 30, and the scanning signals G1, G2,..., Gm are applied to the scanning line 3a in a pulse-sequential manner in this order at a predetermined timing. It is configured. The pixel electrode 9a is electrically connected to the drain of the TFT 30, and the image signal S1, S2,..., Sn supplied from the data line 6a is obtained by closing the switch of the TFT 30 serving as a switching element for a certain period. Write at a predetermined timing. Image signals S1, S2,..., Sn written to the liquid crystal via the pixel electrode 9a are held for a certain period with a counter electrode (described later) formed on a counter substrate (described later). . The liquid crystal modulates light by changing the orientation and order of the molecular assembly according to the applied voltage level, thereby enabling gradation display. In the normally white mode, incident light cannot pass through the liquid crystal part according to the applied voltage. In the normally black mode, incident light passes through the liquid crystal part according to the applied voltage. Through the liquid crystal device as a whole, light having a contrast according to the image signal is emitted. Here, in order to prevent the held image signal from leaking, a storage capacitor 70 is added in parallel with the liquid crystal capacitor formed between the pixel electrode 9a and the counter electrode. For example, the voltage of the pixel electrode 9a is held by the storage capacitor 70 for a time that is three orders of magnitude longer than the time when the source voltage is applied. Thereby, the holding characteristics are further improved, and a liquid crystal device with a high contrast ratio can be realized.
[0042]
In FIG. 2, on the TFT array substrate of the liquid crystal device, a plurality of transparent pixel electrodes 9a (outlined by dotted line portions 9a ′) are provided in a matrix, and the vertical and horizontal boundaries of the pixel electrodes 9a are provided. A data line 6a, a scanning line 3a, and a capacitor line 3b are provided along each line. The data line 6a is electrically connected to a source region to be described later in the semiconductor layer 1a made of a polysilicon film or the like through the contact hole 5a, and the pixel electrode 9a is in a region indicated by a diagonal line rising to the right in the drawing. Each conductive layer (hereinafter referred to as a barrier layer) 80a formed as a buffer is relayed through the first contact hole 8a and the second contact hole 8b to electrically connect a drain region (described later) of the semiconductor layer 1a. Connected. In addition, the scanning line 3a is disposed so as to face the channel region 1a ′ (the hatched region in the lower right in the drawing) of the semiconductor layer 1a, and the scanning line 3a functions as a gate electrode. As described above, the TFTs 30 in which the scanning lines 3a are arranged to face each other as the gate electrodes are provided in the channel region 1a ′ at the intersections between the scanning lines 3a and the data lines 6a.
[0043]
The capacitor line 3b has a main line portion that extends substantially linearly along the scanning line 3a, and a protruding portion that protrudes along the data line 6a from a location that intersects the data line 6a.
[0044]
Further, the first light-shielding film 11a may be provided so as to pass under the scanning line 3a, the capacitor line 3b, and the TFT 30, respectively, in the region indicated by the thick line in the drawing. More specifically, in FIG. 2, each of the first light shielding films 11a is formed in a stripe shape along the scanning line 3a, and a portion intersecting with the data line 6a is formed wide in the lower part in the figure. The wide portion is provided at a position covering at least the channel region 1a ′ of each TFT when viewed from the TFT array substrate side.
[0045]
Next, as shown in the cross-sectional view of FIG. 3, the liquid crystal device includes a TFT array substrate 10 that constitutes an example of one transparent substrate, and a counter substrate that constitutes an example of the other transparent substrate disposed opposite thereto. 20. The TFT array substrate 10 is made of, for example, a quartz substrate, and the counter substrate 20 is made of, for example, a glass substrate or a quartz substrate. A pixel electrode 9a is provided on the TFT array substrate 10, and an alignment film 16 that has been subjected to a predetermined alignment process such as a rubbing process is provided above the pixel electrode 9a. The pixel electrode 9a is made of a transparent conductive thin film such as an ITO film. The alignment film 16 is made of an organic thin film such as a polyimide thin film.
[0046]
On the other hand, the counter substrate 20 is provided with a counter electrode (common electrode) 21 over the entire surface thereof, and an alignment film 22 subjected to a predetermined alignment process such as a rubbing process is provided below the counter electrode 20. ing. The counter electrode 21 is made of a transparent conductive thin film such as an ITO film. The alignment film 22 is made of an organic thin film such as a polyimide thin film.
[0047]
The TFT array substrate 10 is provided with a pixel switching TFT 30 that controls switching of each pixel electrode 9a at a position adjacent to each pixel electrode 9a.
[0048]
As shown in FIG. 3, the counter substrate 20 is further provided with a second light-shielding film 23 in the non-opening region of each pixel. Therefore, incident light does not enter the channel region 1a ′, the source-side LDD (Lightly Doped Drain) region 1b, and the drain-side LDD region 1c of the semiconductor layer 1a of the pixel switching TFT 30 from the counter substrate 20 side. Furthermore, the second light-shielding film 23 has functions of improving contrast and preventing color mixture of color materials when a color filter is formed.
[0049]
Between the TFT array substrate 10 and the counter substrate 20, which are configured as described above and are arranged so that the pixel electrode 9 a and the counter electrode 21 face each other, an electro-optic substance is placed in a space surrounded by a seal material described later. Liquid crystal, which is an example, is sealed and a liquid crystal layer 50 is formed. The liquid crystal layer 50 takes a predetermined alignment state by the alignment films 16 and 22 in a state where an electric field from the pixel electrode 9a is not applied. The liquid crystal layer 50 is made of, for example, a liquid crystal in which one kind or several kinds of nematic liquid crystals are mixed. The sealing material is an adhesive made of, for example, a photo-curing resin or a thermosetting resin for bonding the TFT array substrate 10 and the counter substrate 20 around them, and the distance between the two substrates is set to a predetermined value. Gap materials (spacers) such as glass fibers or glass beads are mixed.
[0050]
Further, as shown in FIG. 3, a first light shielding film 11 a is provided between the TFT array substrate 10 and each pixel switching TFT 30 at a position facing each pixel switching TFT 30. The first light-shielding film 11a is preferably made of a single metal, an alloy, a metal silicide, or the like containing at least one of Ti, Cr, W, Ta, Mo, and Pb, which are preferably opaque high melting point metals. If comprised from such a material, the 1st light shielding film 11a will not be destroyed or melt | dissolved by the high temperature process in the formation process of the pixel switching TFT30 performed after the formation process of the 1st light shielding film 11a on the TFT array substrate 10 You can Since the first light-shielding film 11a is formed, the channel region 1a ′ of the pixel switching TFT 30 and the source-side LDD region 1b in which reflected light (return light) from the TFT array substrate 10 side easily excites the light. The incident on the drain side LDD region 1c can be prevented in advance, and the characteristics of the pixel switching TFT 30 are not deteriorated by the generation of the photocurrent due to this.
[0051]
Further, a base insulating film 12 is provided between the first light shielding film 11 a and the plurality of pixel switching TFTs 30. The base insulating film 12 is provided to electrically insulate the semiconductor layer 1a constituting the pixel switching TFT 30 from the first light shielding film 11a. Further, the base insulating film 12 has a function as a base film for the pixel switching TFT 30 by being formed on the entire surface of the TFT array substrate 10. That is, the TFT array substrate 10 has a function of preventing deterioration of the characteristics of the pixel switching TFT 30 due to roughness during polishing of the surface of the TFT array substrate 10 and dirt remaining after cleaning. The base insulating film 12 is, for example, a highly insulating glass such as NSG (non-doped silicate glass), PSG (phosphorus silicate glass), BSG (boron silicate glass), or BPSG (boron phosphorus silicate glass), a silicon oxide film, or a nitride. It consists of a silicon film or the like. The base insulating film 12 can also prevent the first light shielding film 11a from contaminating the pixel switching TFT 30 and the like.
[0052]
In the present embodiment, the semiconductor layer 1a extends from the high-concentration drain region 1e to form the first storage capacitor electrode 1f, and a part of the capacitor line 3b facing the second storage capacitor electrode serves as the second storage capacitor electrode, and includes the gate insulating film. The first storage capacitor 70a is configured by extending the insulating thin film 2 from a position facing the scanning line 3a to form a first dielectric film sandwiched between these electrodes. Further, a part of the barrier layer 80a facing the second storage capacitor electrode is used as a third storage capacitor electrode, and the first interlayer insulating film 81 is provided between the electrodes by providing the first interlayer insulating film 81 between the electrodes. It functions as a dielectric film, and a second storage capacitor 70b is formed. The first storage capacitor 70a and the second storage capacitor 70b are connected in parallel through the first contact hole 8a to form the storage capacitor 70. Here, the high-concentration drain region 1e of the semiconductor layer 1a extends below the data line 6a and the scanning line 3a to form a pixel switching TFT 30, and similarly, a capacitance line extending along the data line 6a and the scanning line 3a. The portion 3b is disposed opposite to the insulating thin film 2 to form a first storage capacitor electrode 1f, and the insulating thin film 2 functions as a first dielectric film.
[0053]
The pixel switching TFT 30 has an LDD structure, and insulates the scanning line 3a, the channel region 1a ′ of the semiconductor layer 1a in which a channel is formed by the electric field from the scanning line 3a, and the scanning line 3a from the semiconductor layer 1a. Insulating thin film 2 including gate insulating film, data line 6a, low concentration source region (source side LDD region) 1b and low concentration drain region (drain side LDD region) 1c of semiconductor layer 1a, high concentration source region of semiconductor layer 1a 1d and a high concentration drain region 1e. A corresponding one of the plurality of pixel electrodes 9a is connected to the high concentration drain region 1e through the barrier layer 80a. As described later, the source region and the drain region of the semiconductor layer 1a are formed by doping n-type or p-type impurity ions having a predetermined concentration depending on whether an n-type or p-type channel is formed. Yes. An n-type channel TFT has an advantage of high operating speed, and is often used as a pixel switching TFT 30 which is a pixel switching element. In this embodiment, in particular, the data line 6a is composed of a light-shielding and conductive thin film such as a low-resistance metal film such as Al or an alloy film such as metal silicide. Further, on the barrier layer 80a and the first interlayer insulating film 81, the second interlayer insulating film 4 in which the contact hole 5a leading to the high concentration source region 1d and the contact hole 8b leading to the barrier layer 80a are respectively formed. ing. The data line 6a is electrically connected to the high concentration source region 1d through the contact hole 5a to the high concentration source region 1d. Furthermore, on the data line 6a and the second interlayer insulating film 4, a third interlayer insulating film 7 in which a contact hole 8b to the barrier layer 80a is formed is formed. The pixel electrode 9a is electrically connected to the barrier layer 80a via the contact hole 8b, and is further electrically connected to the high-concentration drain region 1e via the contact hole 8a via the barrier layer 80a. The above-described pixel electrode 9a is provided on the upper surface of the third interlayer insulating film 7 thus configured. As described above, the pixel switching TFT 30 preferably has an LDD structure as described above, but may have an offset structure in which impurity ions are not implanted into the low concentration source region 1b and the low concentration drain region 1c. A self-aligned TFT in which impurity ions are implanted at a high concentration using a gate electrode formed of a part of the line 3a as a mask to form high concentration source and drain regions in a self-aligning manner may be used.
[0054]
In the present embodiment, a single gate structure is used in which only one gate electrode formed of a part of the scanning line 3a of the pixel switching TFT 30 is arranged between the high concentration source region 1d and the high concentration drain region 1e. Two or more gate electrodes may be disposed between them. At this time, the same signal is applied to each gate electrode. If the TFT is configured with dual gates or triple gates or more in this way, leakage current at the junction between the channel and the source-drain region can be prevented, and the off-time current can be reduced. If at least one of these gate electrodes has an LDD structure or an offset structure, the off-current can be further reduced and a stable switching element can be obtained.
[0055]
Particularly in the liquid crystal device of the present embodiment, the data lines 6 a and the scanning lines 3 b are provided on the TFT array substrate 10 so as to cross each other three-dimensionally via the second interlayer insulating film 4. The barrier layer 80a is interposed between the semiconductor layer 1a and the pixel electrode 9a, and electrically connects the high-concentration drain region 1e and the pixel electrode 9a via the contact hole 8a and the contact hole 8b. For this reason, the diameters of the contact hole 8a and the contact hole 8b can be reduced as compared with the case where one contact hole is formed from the pixel electrode 9a to the drain region. That is, in the case of opening one contact hole, the etching accuracy decreases as the contact hole is opened deeper if the selection ratio at the time of etching is low. For example, the penetration in a very thin semiconductor layer 1a of about 50 nm is prevented. In order to achieve this, it is necessary to assemble a process in which dry etching capable of reducing the diameter of the contact hole is stopped halfway and finally the semiconductor layer 1a is opened by wet etching. Alternatively, it becomes necessary to separately provide a polysilicon film for preventing penetration by dry etching. On the other hand, in the present embodiment, the pixel electrode 9a and the high concentration drain region 1e may be connected by two serial contact holes 8a and 8b. Therefore, the contact hole 8a and the contact hole 8b are respectively dry-etched. This makes it possible to open holes. Alternatively, it is possible to reduce the distance for opening at least by wet etching. However, in order to give a slight taper to the contact hole 8a and the contact hole 8b, respectively, wet etching may be performed for a relatively short time after dry etching.
[0056]
As described above, according to the present embodiment, the diameters of the contact hole 8a and the contact hole 8b can be reduced, and the depressions and irregularities formed on the surface of the barrier layer 80a in the contact hole 8a can be reduced. Flattening in the portion of the pixel electrode 9a located is promoted. Further, since the depressions and irregularities formed on the surface of the pixel electrode 9a in the contact hole 8b can be small, flattening of the pixel electrode 9a is promoted.
[0057]
As shown in FIGS. 4 and 5, the terminal region which is a part of the peripheral region located around the image display region includes an input / output terminal from the terminal conductive layer 80s made of the same film as the barrier layer 80a in the pixel portion. Is configured. More specifically, the base insulating film 12, the insulating thin film 2, and the first interlayer insulating film 81 in the pixel portion shown in FIGS. 2 and 3 are also formed in this terminal region as they are, so that the first interlayer insulating film is formed. On the film 81, a terminal conductive layer 80s formed of the same film as the barrier layer 80a and having an island shape in plan view is formed. A second interlayer insulating film 4 is formed on the terminal conductive layer 80s, and the second interlayer insulating film 4 is electrically connected to the terminal conductive layer 80s through a plurality of contact holes 5s. A signal wiring 6s made of the same film as the data line 6a (that is, an Al film) is formed. Further, a third interlayer insulating film 7 is formed on the signal wiring 6s. The second interlayer insulating film 4 and the third interlayer insulating film 7 are provided with terminal opening portions (hereinafter, referred to as windows as appropriate) 8s whose planar shape is slightly smaller than the terminal conductive layer 80s. The terminal conductive layer 80s is exposed as a connection surface of the input / output terminal in the window 8s. The input / output terminals include, for example, an external circuit connection terminal connected to an external circuit, a vertical conduction terminal for supplying a common potential to a counter substrate disposed opposite to the substrate, and an inspection of the electro-optical device. It is intended to include various terminals such as inspection terminals. In addition, the input / output terminal includes an input terminal, an output terminal, or both an input terminal and an output terminal. On the other hand, the signal wiring 6s is, for example, a wiring that is electrically connected to the scanning line 3a or the data line 6a, a scanning line driving circuit for driving the scanning line 3a or the data line 6a or performing an operation inspection, a data line driving circuit, This includes wiring for supplying various signals such as clock signals, control signals, power supply signals, and image signals to built-in peripheral circuits such as inspection circuits, and constant potential wiring that leads to the vertical conduction terminals connected to the counter substrate. It is electrically connected to an external circuit or the like via the input / output terminal.
[0058]
Therefore, in the process for manufacturing the liquid crystal device of this embodiment, the step of forming the terminal conductive layer 80s in the terminal region can be performed simultaneously with the step of forming the barrier layer 80a in the image display region. Furthermore, the contact hole 5s in the terminal region is opened at the same time as the contact hole 5a for connecting the data line 6a in the pixel portion to the semiconductor layer 1a, so that a dedicated opening process is not required. Furthermore, since the window 8s is also opened at the same time as the second contact hole 8b for connecting the pixel electrode 9a in the pixel portion to the barrier layer 80a, a dedicated opening process is not required. As a result, when the input / output terminal is provided by exposing the same Al film as the data line 6a, which has been conventionally performed, the electrical corrosion due to the contact with the ITO film is prevented when the pixel electrode 9a is formed in the subsequent steps. Therefore, since the step of opening the third interlayer insulating film 7 performed after the pixel electrode 9a is formed can be reduced, the manufacturing process can be simplified, and the liquid crystal device can be manufactured relatively easily. Yes, it is constructed as a comparatively low cost liquid crystal device.
[0059]
Particularly in the present embodiment, the terminal conductive layer 80s is made of, for example, a single metal, an alloy, a metal silicide, or the like including at least one of Ti, Cr, W, Ta, Mo, and Pb. For this reason, the terminal conductive layer 80s is not deformed or destroyed by high-temperature treatment in various processes performed after the formation of the terminal conductive layer 80s in the manufacturing process. Further, by forming the terminal conductive layer 80s with a refractory metal, the resistance from the input / output terminal connection surface to the signal wiring can be reduced.
[0060]
In the present embodiment, the barrier layer 80a and the terminal conductive layer 80s are interposed between the scanning line 3a and the data line 6a, and the terminal conductive layer 80s includes the second interlayer insulating film 4 and the third interlayer insulating film 4. Since it is exposed as the connection surface of the input / output terminal through the window 8s opened in the interlayer insulating film 7, the terminal conductive layer 80s and the external circuit such as FPC are anisotropically connected through the window 8s. Connection is possible by a conductive film or the like.
[0061]
(Second Embodiment of Electro-Optical Device)
A configuration of a liquid crystal device which is a second embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 6 and 7. 6 is a plan view of the input / output terminals in the terminal area, and FIG. 7 is a cross-sectional view taken along the line CC ′ of FIG. In the second embodiment shown in FIGS. 6 and 7, the same reference numerals are given to the same components as those in the first embodiment shown in FIGS. 4 and 5, and the description thereof is omitted. In FIG. 7, in order to make each layer and each member recognizable on the drawing, the scale is different for each layer and each member.
[0062]
6 and 7, in the second embodiment, unlike the first embodiment, the surface of the terminal conductive layer 80s in the window 8s is made of a conductive material made of the same film as the pixel electrode 9a (that is, an ITO film). A thin film 9s is formed and exposed as a connection surface of the input / output terminals. Other configurations are the same as those in the first embodiment.
[0063]
Therefore, according to the second embodiment, the conductive thin film 9s and an external circuit such as an FPC can be connected by an anisotropic conductive film or the like through the window 8s. In particular, the conductive thin film 9s made of an ITO film and the anisotropic conductive film can be connected with extremely good adhesion. Since the conductive thin film 9s constituting the connection surface of the input / output terminal can be formed simultaneously with the process of forming the pixel electrode 9a in the pixel portion, a dedicated process is unnecessary and the number of processes is increased. No.
[0064]
(Third Embodiment of Electro-Optical Device)
A configuration of a liquid crystal device which is a third embodiment of the electro-optical device according to the invention will be described with reference to FIGS. FIG. 8 is a plan view of the input / output terminals in the terminal region, and FIG. 9 is a cross-sectional view taken along the line DD ′ of FIG. In the third embodiment shown in FIGS. 8 and 9, the same components as those in the first embodiment shown in FIGS. 4 and 5 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 9, the scales are different for each layer and each member so that each layer and each member can be recognized in the drawing.
[0065]
8 and 9, in the third embodiment, unlike the first embodiment, the same film as the first light-shielding film 11a is formed below the terminal conductive layer 80s located in the window 8s in plan view. An island-shaped light shielding film 11s, an island-shaped semiconductor layer 1s formed of the same film as the semiconductor layer 1a, and an island-shaped polysilicon film 3s formed of the same film as the scanning line 3a are formed. The terminal conductive layer 80s is raised corresponding to the island shape. Other configurations are the same as those in the first embodiment.
[0066]
Therefore, according to the third embodiment, when the terminal conductive layer 80s forming the connection surface of the input / output terminals in the window 8s and the external circuit such as the FPC are crimped and connected by an anisotropic conductive film or the like, Crimping failure due to the height of the connecting surface being too lower than the height of the edge surface of the window 8s can be prevented. The island-shaped light shielding film 11s, the semiconductor layer 1s, and the polysilicon film 3s for raising the terminal conductive layer 80s into an island shape are the first light shielding film 11a, the semiconductor layer 1a, and the scanning line 3a in the pixel portion. Can be formed at the same time as the step of forming the step, so that a dedicated step is unnecessary and the number of steps is not increased.
[0067]
(Fourth Embodiment of Electro-Optical Device)
The configuration of the liquid crystal device according to the fourth embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 10 is a plan view of the input / output terminals in the terminal region, and FIG. 11 is a cross-sectional view taken along the line EE ′ of FIG. In the fourth embodiment shown in FIGS. 10 and 11, the same components as those in the third embodiment shown in FIGS. 8 and 9 are denoted by the same reference numerals, and the description thereof is omitted. Further, in FIG. 11, the scales are different for each layer and each member so that each layer and each member can be recognized on the drawing.
[0068]
10 and 11, the fourth embodiment differs from the third embodiment in that the surface of the terminal conductive layer 80s in the window 8s is made of the same film (that is, ITO film) as the pixel electrode 9a. A thin film 9s is formed and exposed as a connection surface of the input / output terminals. Other configurations are the same as those in the third embodiment.
[0069]
Therefore, according to the fourth embodiment, the conductive thin film 9s and an external circuit such as an FPC can be connected by an anisotropic conductive film or the like through the window 8s. In particular, the conductive thin film 9s made of an ITO film and the anisotropic conductive film can be connected with extremely good adhesion. Since the conductive thin film 9s constituting the connection surface of the input / output terminal can be formed simultaneously with the process of forming the pixel electrode 9a in the pixel portion, a dedicated process is unnecessary and the number of processes is increased. No.
[0070]
In the first to fourth embodiments described above, since the barrier layer 80a is made of a refractory metal film, the etching selectivity between the metal film and the interlayer insulating film is greatly different. Therefore, dry etching is performed during the manufacturing process. There is almost no possibility of penetration of the barrier layer 80a. Further, the barrier layer 80a can be prevented from being destroyed or melted by a high temperature treatment performed after the barrier layer 80a forming step. Similarly, in the terminal region, there is almost no possibility of penetration of the terminal conductive layer 80s, and the terminal conductive layer 80s can be prevented from being destroyed or melted. In addition, since such a refractory metal is compatible with the ITO film constituting the pixel electrode 9a, good contact can be made between the barrier layer 80a and the pixel electrode 9a through the contact hole 8b. Similarly, in the terminal region, good contact can be made between the terminal conductive layer 80s and the conductive thin film 9s. Moreover, it is preferable that the film thickness of the barrier layer 80a and the terminal conductive layer 80s is, for example, about 50 nm to 500 nm. If the thickness is about 50 nm, the possibility of penetrating when the contact hole 8b or the window 8s is opened in the manufacturing process is low. If the thickness is about 500 nm, the unevenness of the surface of the pixel electrode 9a is not a problem or relatively easy. This is because flattening is possible. Similarly, there is a low possibility that the window 8s will penetrate when the window 8s is opened. If the depth of the window 8s does not cause a crimping failure or is raised in an island shape, there is no problem.
[0071]
However, the barrier layer 80a and the terminal conductive layer 80s may be composed of, for example, a conductive low-resistance polysilicon film doped with phosphorus or the like instead of the refractory metal film. With this configuration, the barrier layer 80a does not exhibit the function as a light shielding film, but can sufficiently exhibit the function of increasing the storage capacitor 70 and the original relay function of the barrier layer. Furthermore, since stress due to heat or the like is less likely to occur between the second interlayer insulating film 4, it is useful for preventing cracks in the barrier layer 80 a and its surroundings. At the same time, in the terminal region, the terminal conductive layer 80s can sufficiently function as an input / output terminal, and is useful for preventing cracks in the terminal conductive layer 80s and its periphery.
[0072]
(Fifth Embodiment of Electro-Optical Device)
The configuration of the liquid crystal device according to the fifth embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 12 is a plan view of a plurality of adjacent pixel groups on the TFT array substrate on which data lines, scanning lines, pixel electrodes, etc. are formed in the image display region, and FIG. 13 is a cross-sectional view taken along the line FF ′ of FIG. FIG. 14 is a plan view of the input / output terminals in the terminal region, and FIG. 15 is a cross-sectional view taken along the line GG ′ of FIG. In the fifth embodiment shown in FIGS. 12 to 15, the same components as those in the first embodiment shown in FIGS. 2 to 5 are denoted by the same reference numerals, and the description thereof is omitted. In FIGS. 13 and 15, the scales are different for each layer and each member so that each layer and each member have a size that can be recognized on the drawing.
[0073]
First, regarding the pixel portion, in FIGS. 12 and 13, in the fifth embodiment, instead of the barrier layer 80a in the first embodiment, it is connected to the high-concentration drain region 1e of the semiconductor layer 1a through the contact hole 88a. A relay conductive layer 6b composed of the same layer as the cage data line 6a and a barrier layer 90a connected to the pixel electrode 9a via a contact hole 88b are provided. The relay conductive layer 6b and the barrier layer 90a are disposed opposite to each other via the data line 6a and the second interlayer insulating film 4 formed on the relay conductive layer 6b. They are electrically connected to each other through the perforated contact hole 88c. The configuration relating to the other pixel portions is the same as that of the first embodiment.
[0074]
14 and 15, in the fifth embodiment, instead of the terminal conductive layer 80s in the first embodiment, a terminal conductive layer 90s made of the same film as the barrier layer 90a is used in the fifth embodiment. I have. The signal wiring 6s and the terminal conductive layer 90s are disposed to face each other via the second interlayer insulating film 4, and are electrically connected to each other via a contact hole 88t opened in the second interlayer insulating film 4. Connected. The terminal conductive layer 90 s is exposed as a connection surface from the window 88 s opened in the third interlayer insulating film 7. The configuration relating to the other terminal portions is the same as in the case of the first embodiment.
[0075]
In the fifth embodiment, as the material of the barrier layer 90a and the terminal conductive layer 90s, the same material as the barrier layer 80a in the first embodiment is preferably used. In particular, when the pixel electrode 9a is made of an ITO film and the data line 6a is made of an Al film, the barrier layer 90a is preferably made of a refractory metal such as Ti or Cr having good compatibility with both.
[0076]
Therefore, according to the fifth embodiment, in the pixel portion, the pixel electrode 9a and the high concentration drain region 1e can be electrically connected through the relay conductive layer 6b and the barrier layer 90a. In addition, the storage capacity can be increased by the structure in which the capacitor line 3b and the relay conductive layer 6b are arranged to face each other via the first interlayer insulating film 81. Further, the position of the contact hole 88a can be set at an arbitrary position in a planar region where the data line 6a does not exist, and the position of the contact hole 88b can be set at an arbitrary position on the second interlayer insulating film 4, so that the design freedom is possible. The degree is advantageous.
[0077]
Furthermore, according to the fifth embodiment, the step of forming the terminal conductive layer 90s in the terminal region can be performed simultaneously with the step of forming the barrier layer 90a in the image display region. Furthermore, since the contact hole 88t in the terminal region is opened simultaneously with the contact hole 88c for interconnecting the relay conductive layer 6b and the barrier layer 90a in the pixel portion, a dedicated opening process is not required. Furthermore, since the window 88s is also opened at the same time as the contact hole 88b for connecting the pixel electrode 9a in the pixel portion to the barrier layer 90a, a dedicated opening process is not required. As described above, according to the present embodiment, a part of the dedicated process for forming the input / output terminals shown in FIGS. 14 and 15 can be reduced, so that the manufacturing process can be simplified and the liquid crystal device can be compared. It can be manufactured easily and is constructed as a comparatively low cost liquid crystal device.
[0078]
(Sixth Embodiment of Electro-Optical Device)
The configuration of the liquid crystal device according to the sixth embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 16 and 17. 16 is a plan view of the input / output terminals in the terminal region, and FIG. 17 is a cross-sectional view taken along line HH ′ of FIG. In the sixth embodiment shown in FIGS. 16 and 17, the same components as those in the fifth embodiment shown in FIGS. 14 and 15 are denoted by the same reference numerals, and the description thereof is omitted. In FIG. 17, in order to make each layer and each member recognizable on the drawing, the scale is different for each layer and each member.
[0079]
16 and 17, unlike the fifth embodiment, the sixth embodiment differs from the fifth embodiment in that the surface of the terminal conductive layer 90s in the window 88s is made of the same film (that is, ITO film) as the pixel electrode 9a. A thin film 9s is formed and exposed as a connection surface of the input / output terminals. Other configurations are the same as those in the fifth embodiment.
[0080]
Therefore, according to the sixth embodiment, the conductive thin film 9s and an external circuit such as an FPC can be connected by an anisotropic conductive film or the like through the window 88s. In particular, the conductive thin film 9s made of an ITO film and the anisotropic conductive film can be connected with extremely good adhesion. Since the conductive thin film 9s constituting the connection surface of the input / output terminal can be formed simultaneously with the process of forming the pixel electrode 9a in the pixel portion, a dedicated process is unnecessary and the number of processes is increased. No.
[0081]
(Seventh Embodiment of Electro-Optical Device)
The configuration of the liquid crystal device according to the seventh embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 18 is a plan view of the input / output terminals in the terminal region, and FIG. 19 is a cross-sectional view taken along the line II ′ of FIG. In the seventh embodiment shown in FIGS. 18 and 19, the same reference numerals are given to the same components as those in the fifth embodiment shown in FIGS. 14 and 15, and the description thereof is omitted. Further, in FIG. 15, the scales are different for each layer and each member so that each layer and each member can be recognized in the drawing.
[0082]
18 and 19, the seventh embodiment differs from the fifth embodiment in that the same film as the first light-shielding film 11a is formed below the terminal conductive layer 90s located in the window 88s when viewed in plan. An island-shaped light shielding film 11s made of, an island-shaped semiconductor layer 1s made of the same film as the semiconductor layer 1a, and an island-like polysilicon film 3s made of the same film as the scanning line 3a are formed. The terminal conductive layer 90s is raised corresponding to the island shape. Other configurations are the same as those of the fifth embodiment.
[0083]
Therefore, according to the seventh embodiment, when the terminal conductive layer 90s that forms the connection surface of the input / output terminals in the window 88s and the external circuit such as the FPC are crimped and connected by an anisotropic conductive film or the like, Crimping failure due to the height of the connection surface being too lower than the height of the edge surface of the window 88s can be prevented. The island-shaped light shielding film 11s, the semiconductor layer 1s, and the polysilicon film 3s for raising the terminal conductive layer 90s into an island shape are the first light shielding film 11a, the semiconductor layer 1a, and the scanning line 3a in the pixel portion. Can be formed at the same time as the step of forming the step, so that a dedicated step is unnecessary and the number of steps is not increased. Further, the conductive film 6s ′, which is the same film as the signal wiring 6s and can be formed in the same process, may be formed in an island shape.
[0084]
(Eighth embodiment of electro-optical device)
The configuration of the liquid crystal device according to the eighth embodiment of the electro-optical device according to the invention will be described with reference to FIGS. 20 is a plan view of the input / output terminals in the terminal region, and FIG. 21 is a cross-sectional view taken along the line JJ ′ of FIG.
[0085]
In FIGS. 20 and 21, unlike the seventh embodiment, the eighth embodiment differs from the seventh embodiment in that the surface of the terminal conductive layer 90s in the window 88s is made of the same film as the pixel electrode 9a (that is, an ITO film). A thin film 9s is formed and exposed as a connection surface of the input / output terminals. Other configurations are the same as those in the seventh embodiment.
[0086]
Therefore, according to the eighth embodiment, the conductive thin film 9s and an external circuit such as an FPC can be connected by an anisotropic conductive film or the like through the window 88s. In particular, the conductive thin film 9s made of an ITO film and the anisotropic conductive film can be connected with extremely good adhesion. Since the conductive thin film 9s constituting the connection surface of the input / output terminal can be formed simultaneously with the process of forming the pixel electrode 9a in the pixel portion, a dedicated process is unnecessary and the number of processes is increased. No.
[0087]
In the fifth to eighth embodiments described above, the barrier layer 90a and the terminal conductive layer 90s are made of a refractory metal film, but are made of, for example, a conductive low-resistance polysilicon film doped with phosphorus or the like. It may be configured. With this configuration, the barrier layer 90a and the terminal conductive layer 90s are less likely to generate stress due to heat or the like between the third interlayer insulating film 7 and the second interlayer insulating film 4, and thus the barrier layer 90a and Helps prevent cracks around it. At the same time, in the terminal region, the terminal conductive layer 90s can sufficiently function as an input / output terminal, and is useful for preventing cracks in the terminal conductive layer 90s and its periphery.
[0088]
(Manufacturing process of electro-optical device)
Next, a manufacturing process of the liquid crystal device having the above configuration will be described with reference to FIGS. 22 to 25, taking the case of the above-described first embodiment of the electro-optical device as an example. In particular, as for the terminal region, an example in which a terminal portion having a relatively complicated layer structure of the fourth embodiment shown in FIGS. 10 and 11 is formed is shown. In other words, the input / output terminals of the second to eighth embodiments can be manufactured by omitting any step or adding some changes in the manufacturing process of the input / output terminal portion described below. Is omitted. FIG. 22 and FIG. 23 are process diagrams showing the respective layers on the TFT array substrate side in each process in correspondence with the AA ′ cross section of FIG. 3, and show the pixel switching TFT. 24 and 25 are process diagrams showing each layer on the TFT array substrate side in each process in correspondence with the EE ′ cross section shown in FIG. 10, showing the input / output terminal portion. In particular, steps (1) to (16) shown in FIGS. 22 and 23 and steps (1) to (16) shown in FIGS. 24 and 25 are simultaneously performed in different regions on the same substrate. It is a process.
[0089]
First, as shown in step (1) of FIGS. 22 and 24, a TFT array substrate 10 such as a quartz substrate, hard glass, or silicon substrate is prepared. Where preferably N ₂ Annealing is performed in an inert gas atmosphere such as (nitrogen) and at a high temperature of about 900 to 1300 ° C., and pretreatment is performed so as to reduce distortion generated in the TFT array substrate 10 in a high-temperature process to be performed later. That is, the TFT array substrate 10 is heat-treated in advance at the same temperature or higher in accordance with the temperature at which the high temperature treatment is performed at the maximum temperature in the manufacturing process. Then, a metal alloy film such as a metal such as Ti, Cr, W, Ta, Mo, and Pb, or a metal silicide is sputtered on the entire surface of the TFT array substrate 10 processed in this manner to a thickness of about 100 to 500 nm. Preferably, the light shielding film 11 having a thickness of about 200 nm is formed. An antireflection film such as a polysilicon film is formed on the light shielding film 11 to reduce surface reflection, and the formed light shielding film 11 is subjected to photolithography and etching, whereby the first light shielding film 11a. Form.
[0090]
At the same time, as shown in step (1) of FIG. 24, an island-shaped light shielding film 11s is formed in a region where the window 8s in the terminal portion is to be opened.
[0091]
Further, on the first light shielding film 11a and the island-shaped light shielding film 11s, for example, TEOS (tetra-ethyl ortho-silicate) gas, TEB (tetra-ethyl boat rate) gas by an atmospheric pressure or low pressure CVD method or the like. A base insulating film 12 made of a silicate glass film such as NSG, PSG, BSG, or BPSG, a silicon nitride film, a silicon oxide film, or the like is formed using TMOP (tetra-methyl-oxy-phosphorate) gas or the like. The film thickness of the base insulating film 12 is, for example, about 500 m to 2000 nm.
[0092]
Next, as shown in step (2) of FIG. 22, a monosilane gas having a flow rate of about 400 to 600 cc / min is formed on the base insulating film 12 in a relatively low temperature environment of about 450 to 550 ° C., preferably about 500 ° C. Then, an amorphous silicon film is formed by low pressure CVD (for example, CVD at a pressure of about 20 to 40 Pa) using disilane gas or the like. Thereafter, an annealing process is performed in a nitrogen atmosphere at about 600 to 700 ° C. for about 1 to 10 hours, preferably 4 to 6 hours, so that the amorphous silicon film has a thickness of about 50 to 200 nm, preferably A polysilicon film is formed by solid phase growth to a thickness of about 100 nm. As a method for solid phase growth, annealing using RTA (Rapid Thermal Anneal) may be used, or laser annealing using an excimer laser or the like may be used. The semiconductor layer 1a is formed by a photolithography process, an etching process, or the like on the polysilicon film that has been solid-phase grown.
[0093]
At the same time, as shown in step (2) of FIG. 24, an island-shaped semiconductor layer 1s is also formed on the base insulating film 12 in the terminal portion.
[0094]
Next, as shown in each step (3) of FIGS. 22 and 24, the semiconductor layer 1a constituting the pixel switching TFT 30 and the semiconductor layer 1s of the terminal portion are heated to about 900 to 1300 ° C., preferably about 1000 ° C. The insulating thin film 2 is formed by thermal oxidation at the temperature of As a result, the semiconductor layer 1a has a thickness of about 30 to 150 nm, preferably about 35 to 50 nm, and the insulating thin film 2 has a thickness of about 20 to 150 nm, preferably about 30. The thickness is ˜100 nm. The insulating thin film 2 may have a multilayer structure by forming a silicon oxide film or a silicon nitride film on a thermally oxidized silicon film with a CVD apparatus or the like. With such a multilayer structure, it is possible to shorten the high-temperature thermal oxidation time, and in particular when using a large substrate of about 8 inches, it is possible to prevent warping due to heat.
[0095]
Next, as shown in step (4) of FIGS. 22 and 24, after a resist layer 500 is formed on the semiconductor layer 1a and the island-shaped semiconductor layer 1s excluding the portion that becomes the first storage capacitor electrode 1f, for example, P Ion dose is about 3 × 10 ¹² / Cm ² To reduce the resistance of the first storage capacitor electrode 1f.
[0096]
Next, as shown in step (5) of FIG. 22, a polysilicon film is deposited by a low pressure CVD method or the like, and further, P (phosphorus) is thermally diffused to reduce the resistance, and a photolithography process and an etching process are performed. By applying this, the scanning line 3a and the capacitor line 3b are formed. The scanning lines 3a and the capacitor lines 3b are deposited to a thickness of about 100 to 500 nm, preferably about 300 nm.
[0097]
At the same time, as shown in step (5) of FIG. 24, an island-shaped polysilicon film 3s is formed in a region where the window 8s in the terminal portion is to be opened.
[0098]
Next, as shown in step (6) of FIGS. 22 and 24, in order to first form the low concentration source region 1b and the low concentration drain region 1c in the semiconductor layer 1a, a gate electrode which is a part of the scanning line 3a. As a mask, V group elements such as P ions are 1 to 10 × 10 ¹³ / Cm ² Dope at low concentration. As a result, the semiconductor layer 1a under the gate electrode becomes the channel region 1a ′.
[0099]
Next, as shown in step (7) of FIGS. 22 and 24, in order to form the high-concentration source region 1d and the high-concentration drain region 1e constituting the pixel switching TFT 30, a gate which is a part of the scanning line 3a. After forming the resist layer 600 with a mask wider than the electrodes, the group V elements such as P are similarly added in an amount of 1 to 10 × 10. ¹⁵ / Cm ² Dope at high concentration.
[0100]
When the pixel switching TFT 30 is a p-channel type, B or the like is used to form the low concentration source region 1b and the low concentration drain region 1c, the high concentration source region 1d and the high concentration drain region 1e in the semiconductor layer 1a. Doping is performed using a group III element dopant.
[0101]
Next, as shown in step (8) of FIGS. 22 and 24, a first interlayer insulating film 81 made of a silicon oxide film or a silicon nitride film is formed on the entire surface of the TFT array substrate 10 by atmospheric pressure CVD, plasma CVD, or the like. Is deposited. By forming the first interlayer insulating film 81 as thin as about 10 nm to 200 nm, the second storage capacitor 70b of the pixel switching TFT 30 can be increased.
[0102]
Next, as shown in step (9) of FIG. 22, the contact hole 8a for electrically connecting the barrier layer 80a and the high concentration drain region 1e is formed by dry etching such as reactive ion etching or reactive ion beam etching. As a result, the insulating thin film 2 and the first interlayer insulating film 81 are opened. Since such dry etching has high directivity, a contact hole 8a having a small diameter can be opened. Alternatively, wet etching advantageous for preventing the contact hole 8a from penetrating the semiconductor layer 1a may be used in combination. Since the contact hole 8a can be tapered by this wet etching, connection failure due to disconnection of the barrier layer 80a can be suppressed.
[0103]
Next, as shown in step (10) of FIG. 23, Ti, Cr, W, Ta, Mo are formed on the entire surface of the high-concentration drain region 1e viewed through the insulating thin film 2, the first interlayer insulating film 81, and the contact hole 8a. Then, after depositing a metal alloy film such as a metal such as Pb or metal silicide or a metal silicide, a barrier layer 80a including a third storage capacitor electrode is formed by photolithography and etching. An antireflection film such as a polysilicon film may be formed on the barrier layer 80a in order to reduce surface reflection.
[0104]
At the same time, as shown in step (10) of FIG. 25, an island-shaped terminal conductive layer 80s is formed from the region where the window 8s in the terminal portion is to be opened to the region where the signal wiring is formed.
[0105]
Next, as shown in each step (11) of FIG. 23 and FIG. 25, NSG, PSG, BSG, BPSG is formed on the entire surface of the TFT array substrate 10 by using, for example, atmospheric pressure or reduced pressure CVD method, TEOS gas, or the like. A second interlayer insulating film 4 made of a silicate glass film such as silicon nitride film or silicon oxide film is formed. The film thickness of the second interlayer insulating film 4 is preferably about 500 to 1500 nm. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the scanning line 3a is not excessive or hardly causes a problem.
[0106]
Next, as shown in step (12) of FIG. 23, the contact hole 5a for electrically connecting the data line 6a and the high-concentration source region 1d of the semiconductor layer is formed in a dry state such as reactive ion etching or reactive ion beam etching. The insulating thin film 2, the first interlayer insulating film 81, and the second interlayer insulating film 4 are opened by etching. Since such dry etching has high directivity, a contact hole 5a having a small diameter can be formed. Further, the contact hole 5a may be tapered by performing wet etching for a short time. Thereby, disconnection of the data line 6a can be prevented.
[0107]
At the same time, as shown in step (12) of FIG. 25, a contact hole 5s for electrically connecting the terminal conductive layer 80s and the signal wiring 6s is opened in the second interlayer insulating film 4 in the terminal portion.
[0108]
Next, as shown in step (13) of FIG. 23, the data line 6a is formed from a conductive metal film such as Al by sputtering or the like.
[0109]
At the same time, as shown in step (13) in FIG. 25, the signal wiring 6s is formed.
[0110]
Next, as shown in each step (14) of FIG. 23 and FIG. 25, NSG, PSG, BSG, and BPSG are formed on the entire surface of the TFT array substrate 10 by using, for example, atmospheric pressure or reduced pressure CVD, TEOS gas, or the like. A third interlayer insulating film 7 made of a silicate glass film such as silicon nitride film or silicon oxide film is formed. The film thickness of the third interlayer insulating film 7 is preferably about 500 to 2000 nm. If the thickness of the second interlayer insulating film 4 is 500 nm or more, the parasitic capacitance between the data line 6a and the pixel electrode 9a is not excessive or hardly causes a problem.
[0111]
Next, as shown in step (15) of FIG. 23, the contact hole 8b for electrically connecting the pixel electrode 9a and the barrier layer 80a is formed in the third interlayer by dry etching such as reactive ion etching or reactive ion beam etching. A hole is opened in the insulating film 7. Since such dry etching has high directivity, a contact hole 8b having a small diameter can be formed. Further, the contact hole 8b may be tapered by performing wet etching for a short time. Thereby, connection failure of the pixel electrode 9a can be prevented.
[0112]
At the same time, as shown in step (15) in FIG. 25, a window 8s is opened in the terminal portion to expose the surface of the terminal conductive layer 80s.
[0113]
Next, as shown in step (16) of FIG. 23, the pixel electrode 9a is formed of a transparent conductive film such as ITO. The pixel electrode 9a is preferably deposited to a thickness of about 10 to 200 nm because of the Newton ring relationship. When the liquid crystal device is used for a reflective liquid crystal device, the pixel electrode 9a may be formed from an opaque material having a high reflectance such as Al.
[0114]
At the same time, as shown in step (16) of FIG. 25, the conductive thin film 9s is formed in the terminal portion so as to cover the exposed terminal conductive layer 80s. As a result, an ITO film having good adhesion with the ACF can be used as a material for the terminal.
[0115]
As described above, according to the manufacturing process of this embodiment, the steps (1) to (16) in the pixel portion and the steps (1) to (16) in the terminal portion can be performed simultaneously. That is, a dedicated process for removing the interlayer insulating film on the input / output terminal after the pixel electrode 9a is formed can be reduced. Further, in parallel with the element forming process of the TFT 30 in the manufacturing process described above, peripheral circuits such as a data line driving circuit and a scanning line driving circuit having a complementary structure composed of an n-channel TFT and a p-channel TFT are arranged in the TFT. You may form in the peripheral part on the array board | substrate 10. FIG. As described above, if the semiconductor layer 1a constituting the pixel switching TFT 30 is formed of a polysilicon film in this embodiment, a peripheral circuit can be formed in almost the same process when the pixel switching TFT 30 is formed. It is advantageous.
[0116]
As in the fifth to eighth embodiments, when the semiconductor layer 1a and the pixel electrode 9a are connected by the relay conductive layer 6b and the barrier layer 90a, the relay conductive layer 6b made of the same film as the data line 6a is For example, the contact hole 88a reaching the high-concentration drain region 1e is opened in the step (12) in the above manufacturing process, and the relay conductive layer 6b is formed in the step (13). Further, the second interlayer insulating film 4 and the barrier layer 90a may be formed on the data line 6a and the relay conductive layer 6b by a process similar to the process (8) to the process (10) in the first embodiment. That is, when manufacturing the fifth to eighth embodiments, it is possible to reduce a dedicated process for removing the interlayer insulating film on the input / output terminals after the pixel electrode 9a is formed, which has been conventionally performed.
[0117]
In the manufacturing process described above, the process for planarizing the surface of the third interlayer insulating film 7 on which the pixel electrode is formed is not performed, but the upper surface of the third interlayer insulating film 7 is planarized. The base of the pixel electrode 9a and the alignment film 16 may be finally flattened by performing a process or the like. Such a planarization process is performed, for example, by a CMP (Chemical Mechanical Polishing) process, a spin coating process, a reflow method, or the like in the process of forming the third interlayer insulating film 7, or an organic SOG (Spin On Glass), inorganic What is necessary is just to perform using SOG, a polyimide film, etc. Alternatively, a concave groove may be formed in the TFT array substrate 10 or each interlayer insulating film in a region where wirings and elements are formed.
[0118]
(Overall configuration of electro-optical device)
The overall configuration of the liquid crystal device in each embodiment configured as described above will be described with reference to FIGS. 26 is a plan view of the TFT array substrate 10 as viewed from the counter substrate 20 side along with the components formed thereon, and FIG. 27 is a cross-sectional view taken along the line KK ′ of FIG.
[0119]
In FIG. 26, a sealing material 52 is provided on the TFT array substrate 10 along the edge thereof, and an image display region made of, for example, the same or different material as that of the second light-shielding film 23 in parallel to the inside thereof. A third light-shielding film 53 is provided as a frame that defines the periphery of. In a region outside the sealing material 52, a data line driving circuit 101 for driving the data line 6a by supplying an image signal to the data line 6a at a predetermined timing and an external circuit connection terminal 102 are provided on one side of the TFT array substrate 10. A scanning line driving circuit 104 that drives the scanning line 3a by supplying a scanning signal to the scanning line 3a at a predetermined timing is provided along two sides adjacent to the one side. Needless to say, if the delay of the scanning signal supplied to the scanning line 3a is not a problem, the scanning line driving circuit 104 may be provided on only one side. Further, the data line driving circuit 101 may be arranged on both sides along the side of the image display area. For example, the odd-numbered data lines 6a supply an image signal from a data line driving circuit arranged along one side of the image display area, and the even-numbered data lines extend along the opposite side of the image display area. Alternatively, an image signal may be supplied from a data line driving circuit arranged in this manner. If the data lines 6a are driven in a comb-like shape in this way, the area occupied by the data line driving circuit can be expanded, so that a complicated circuit can be configured. Further, on the remaining side of the TFT array substrate 10, a plurality of wirings 105 are provided for connecting between the scanning line driving circuits 104 provided on both sides of the image display area. In addition, at least one corner of the counter substrate 20 is provided with a vertical conduction terminal 106 provided with a conductive material for electrical conduction between the TFT array substrate 10 and the counter substrate 20. As shown in FIG. 27, the counter substrate 20 having substantially the same outline as the sealing material 52 shown in FIG. 26 is fixed to the TFT array substrate 10 by the sealing material 52. On the TFT array substrate 10, in addition to the data line driving circuit 101, the scanning line driving circuit 104, etc., a sampling circuit 103 for applying image signals to the plurality of data lines 6a at a predetermined timing, and a plurality of data A precharge circuit for supplying a precharge signal of a predetermined voltage level to the line 6a in advance of the image signal, an inspection circuit for inspecting the quality, defects, etc. of the liquid crystal device during manufacture or at the time of shipment are formed. Also good. According to the present embodiment, the second light shielding film 23 on the counter substrate 20 may be formed smaller than the light shielding region of the TFT array substrate 10. Further, the second light shielding film 23 can be easily removed depending on the use of the liquid crystal device.
[0120]
26 and 27, the input / output terminals in the above-described embodiments are preferably used for the external circuit connection terminal 102 and the vertical conduction terminal 106.
[0121]
In the embodiments described above with reference to FIGS. 1 to 27, instead of providing the data line driving circuit 101 and the scanning line driving circuit 104 on the TFT array substrate 10, for example, on a TAB (Tape Automated Bonding) substrate. The mounted LSI for driving may be electrically and mechanically connected via an anisotropic conductive film provided on the periphery of the TFT array substrate 10. Further, for example, a TN (Twisted Nematic) mode, a VA (Vertically Aligned) mode, and a PDLC (Polymer Dispersed Liquid Crystal) are respectively provided on the side of the counter substrate 20 where the projection light is incident and the side of the TFT array substrate 10 where the emission light is emitted. ) Mode or the like, or a normally white mode / normally black mode, a polarizing film, a retardation film, a polarizing plate and the like are arranged in a predetermined direction.
[0122]
Since the liquid crystal device in each embodiment described above is applied to a color liquid crystal projector, three liquid crystal devices are used as light valves for R (red), G (green), and B (blue), respectively. In this case, light of each color separated through the dichroic mirror for RGB color separation is incident as projection light. Therefore, in each embodiment, the counter substrate 20 is not provided with a color filter. However, an RGB color filter may be formed on the counter substrate 20 together with the protective film in a predetermined region facing the pixel electrode 9a where the second light shielding film 23 is not formed. Alternatively, it is also possible to form a color filter layer with a color resist or the like under the pixel electrodes 9 a facing RGB on the TFT array substrate 10. In this way, the liquid crystal device according to each embodiment can be applied to a color liquid crystal device such as a direct-view type or a reflective type color liquid crystal television other than the liquid crystal projector. Furthermore, a microlens may be formed on the counter substrate 20 so as to correspond to one pixel. In this way, a bright liquid crystal device can be realized by improving the collection efficiency of incident light. Furthermore, a dichroic filter that produces RGB colors by using interference of light may be formed by depositing several layers of interference layers having different refractive indexes on the counter substrate 20. According to this counter substrate with a dichroic filter, a brighter color liquid crystal device can be realized.
[0123]
In addition, the switching element provided in each pixel has been described as a normal staggered type or coplanar type polysilicon TFT, but other types of TFTs such as an inverted staggered type TFT and an amorphous silicon TFT are also used. Each embodiment is effective.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of various elements, wirings and the like provided in a plurality of matrix pixels constituting an image display region in a liquid crystal device which is a first embodiment of an electro-optical device.
FIG. 2 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes and the like are formed in the liquid crystal device according to the first embodiment.
FIG. 3 is a cross-sectional view taken along the line AA ′ in FIG.
FIG. 4 is a plan view of each terminal portion formed in a terminal region in the liquid crystal device of the first embodiment.
FIG. 5 is a cross-sectional view taken along the line BB ′ of FIG.
FIG. 6 is a plan view of each terminal portion formed in a terminal region in the liquid crystal device according to the second embodiment.
7 is a cross-sectional view taken along the line CC ′ of FIG.
FIG. 8 is a plan view of each terminal portion formed in a terminal region in the liquid crystal device of the third embodiment.
FIG. 9 is a cross-sectional view taken along the line DD ′ of FIG.
FIG. 10 is a plan view of each terminal portion formed in a terminal region in the liquid crystal device of the fourth embodiment.
11 is a cross-sectional view taken along the line EE ′ of FIG.
FIG. 12 is a plan view of a plurality of pixel groups adjacent to each other on a TFT array substrate on which data lines, scanning lines, pixel electrodes and the like are formed in a liquid crystal device which is a fifth embodiment of the electro-optical device.
13 is a cross-sectional view taken along the line FF ′ of FIG.
FIG. 14 is a plan view of each terminal portion formed in a terminal region in a liquid crystal device according to a fifth embodiment.
15 is a cross-sectional view taken along the line GG ′ of FIG.
FIG. 16 is a plan view of each terminal portion formed in a terminal region in a liquid crystal device according to a sixth embodiment.
17 is a cross-sectional view taken along the line HH ′ of FIG.
FIG. 18 is a plan view of each terminal portion formed in a terminal region in a liquid crystal device according to a seventh embodiment.
19 is a cross-sectional view taken along the line II ′ of FIG.
FIG. 20 is a plan view of each terminal portion formed in a terminal region in a liquid crystal device according to an eighth embodiment.
21 is a cross-sectional view taken along the line JJ ′ of FIG.
FIG. 22 is a process diagram (part 1) illustrating each process for an image display region in the embodiment of the manufacturing process of the liquid crystal device in order.
FIG. 23 is a process diagram (part 2) illustrating step by step for an image display region in the embodiment of the manufacturing process of the liquid crystal device.
FIG. 24 is a process diagram (part 1) illustrating step by step for a terminal region in an embodiment of a manufacturing process of a liquid crystal device.
FIG. 25 is a process diagram (part 2) illustrating step by step for the terminal region in the embodiment of the manufacturing process of the liquid crystal device.
FIG. 26 is a plan view of the TFT array substrate in the liquid crystal device of each embodiment as viewed from the counter substrate side together with the components formed thereon.
27 is a cross-sectional view taken along the line KK ′ of FIG.
[Explanation of symbols]
1a ... Semiconductor layer
1a '... channel region
1b: low concentration source region (source side LDD region)
1c: Low concentration drain region (drain side LDD region)
1d ... High concentration source region
1e ... High concentration drain region
1f: first storage capacitor electrode
2… Insulating thin film
3a ... scan line
3b: Capacitance line (second storage capacitor electrode)
3s ... polysilicon film
4. Second interlayer insulating film
5a ... Contact hole
6a ... Data line
6s ... signal wiring
7 ... Third interlayer insulating film
8a ... Contact hole
8b ... Contact hole
8s ... windows
9a: Pixel electrode
9s ... conductive thin film
10 ... TFT array substrate
11a ... 1st light shielding film
12 ... Underlying insulating film
16 ... Alignment film
20 ... Counter substrate
21 ... Counter electrode
22 ... Alignment film
23. Second light shielding film
30 ... TFT for pixel switching
50 ... Liquid crystal layer
52 ... Sealing material
53. Third light shielding film
70 ... Storage capacity
70a ... first storage capacity
70b ... second storage capacity
80a ... barrier layer
80s ... Conductive layer for terminals
81. First interlayer insulating film

Claims

In the image display area on the substrate, a plurality of pixel electrodes,
A plurality of scanning lines and a plurality of data lines;
Thin film transistors connected to the scanning lines and the data lines, respectively.
The pixel electrode and the pixel electrode are electrically connected to each other through a contact hole provided in an interlayer insulating film which is interposed between the semiconductor layer of the thin film transistor and the pixel electrode, respectively, and is electrically connected to the semiconductor layer and stacked on the other side. A first conductive layer electrically connected,
A part of the terminals located around the image display area on the substrate is constituted by a second conductive layer made of the same film as the first conductive layer,
The first conductive layer and the second conductive layer are interposed between the scan line and the data line,
An electro-optical device comprising: an opening portion that is opened simultaneously with the contact hole in the laminated interlayer insulating film so as to expose the second conductive layer, and opens to the terminal.

The terminals include an external circuit connection terminal connected to an external circuit, a vertical conduction terminal for supplying a common potential to the counter substrate disposed to face the substrate, and an inspection terminal for inspecting the electro-optical device The electro-optical device according to claim 1, comprising at least one of them.

The electro-optical device according to claim 1, wherein the second conductive layer is connected to one end of a signal wiring made of the same film as the data line to constitute the terminal.

Same as the pixel electrode on the second conductive layer through an interlayer insulating film interposed between the second conductive layer and the pixel electrode, and the terminal opening formed in the interlayer insulating film 4. The electro-optical device according to claim 1, further comprising a conductive thin film formed from a film and exposed as a connection surface of the terminal.

At least one layer interposed between the second conductive layer and the substrate is formed in an island shape on the substrate side of the second conductive layer portion located in the terminal opening as viewed in a plan view. 5. The electro-optical device according to claim 4, wherein the second conductive layer positioned in the terminal opening is raised corresponding to the island shape. 6.

The electro-optical device according to claim 1, wherein the first conductive layer and the second conductive layer include a refractory metal.

Forming a semiconductor layer of a thin film transistor in an image display region on the substrate;
Forming an insulating thin film on the semiconductor layer;
Forming a gate electrode on the insulating thin film;
Forming a first interlayer insulating film on the gate electrode;
Opening a first contact hole leading to each of the semiconductor layers in the insulating thin film and the first interlayer insulating film;
A first conductive layer is formed on the first interlayer insulating film so as to be electrically connected to the semiconductor layer through the first contact hole, and at the same time, a terminal is provided around the image display area on the substrate. Forming a second conductive layer comprising at least a part of the same film as the first conductive layer;
Forming a second interlayer insulating film on the first conductive layer and the second conductive layer;
Forming a data line on the second interlayer insulating film;
Forming a third interlayer insulating film on the data line;
Forming a terminal contact hole communicating with the second conductive layer simultaneously with opening a second contact hole communicating with the first conductive layer in the second interlayer insulating film and the third interlayer insulating film;
Forming the pixel electrode so as to be electrically connected to the first conductive layer through the second contact hole.

At least one of an island-like semiconductor layer made of the same film as the semiconductor layer and an island-like polysilicon layer made of the same film as the scanning line is formed under the terminal opening portion, 8. The method of manufacturing an electro-optical device according to claim 7, wherein the terminal opening is raised.

A light shielding film is provided on the lower side of the thin film transistor, a layer made of the same film as the light shielding film is formed on the lower side of the terminal opening, and the terminal opening is raised. The method of manufacturing an electro-optical device according to claim 7.

8. The method of manufacturing an electro-optical device according to claim 7, wherein in the step of forming the data line, a signal wiring having one end connected to the terminal from the same film as the data line is formed.

In the step of forming the data line, a signal wiring having one end connected to the terminal from the same film as the data line is formed,
Before the step of forming the data line, a step of opening a contact hole for connecting the data line to the semiconductor layer, and simultaneously opening a contact hole for connecting one end of the signal wiring to the terminal The method of manufacturing an electro-optical device according to claim 7, further comprising:

8. The method of manufacturing an electro-optical device according to claim 7, wherein, in the step of forming the pixel electrode, a conductive thin film made of the same film as the pixel electrode is formed in the terminal opening.