JP4749994B2 - Thin film transistor and manufacturing method thereof - Google Patents

Thin film transistor and manufacturing method thereof Download PDF

Info

Publication number
JP4749994B2
JP4749994B2 JP2006308350A JP2006308350A JP4749994B2 JP 4749994 B2 JP4749994 B2 JP 4749994B2 JP 2006308350 A JP2006308350 A JP 2006308350A JP 2006308350 A JP2006308350 A JP 2006308350A JP 4749994 B2 JP4749994 B2 JP 4749994B2
Authority
JP
Japan
Prior art keywords
film
metal
metal film
source
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006308350A
Other languages
Japanese (ja)
Other versions
JP2008124340A (en
Inventor
鉉 億 申
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Priority to JP2006308350A priority Critical patent/JP4749994B2/en
Publication of JP2008124340A publication Critical patent/JP2008124340A/en
Application granted granted Critical
Publication of JP4749994B2 publication Critical patent/JP4749994B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、薄膜トランジスタ及びその製造方法に関し、より詳細には、有機電界発光表示装置の薄膜トランジスタを製造する際に生じる、ソース/ドレイン電極用金属膜による基板のストレスを減少させて、素子の製造歩留まりを向上させることができる薄膜トランジスタ及びその製造方法に関する。   The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to reduce the stress of a substrate due to a metal film for a source / drain electrode, which occurs when a thin film transistor of an organic light emitting display is manufactured, and to manufacture a device. The present invention relates to a thin film transistor and a method for manufacturing the same.

一般的な有機電界発光素子は、アノードと、前記アノード上に位置する有機発光層と、前記有機発光層上に位置するカソードとから構成される。前記有機電界発光素子において、前記アノードと前記カソードとの間に電圧を印加する場合、正孔は、前記アノードから前記有機発光層内に注入され、電子は、前記カソードから前記有機発光層内に注入される。前記有機発光層内に注入された正孔と電子は、前記有機発光層で再結合して励起子(exciton)を生成し、このような励起子が励起状態から基底状態に転移しながら光を放出す
るようになる。
A general organic electroluminescent element includes an anode, an organic light emitting layer located on the anode, and a cathode located on the organic light emitting layer. In the organic electroluminescent device, when a voltage is applied between the anode and the cathode, holes are injected from the anode into the organic light emitting layer, and electrons are injected from the cathode into the organic light emitting layer. Injected. The holes and electrons injected into the organic light emitting layer are recombined in the organic light emitting layer to generate excitons, and light is emitted while these excitons transition from the excited state to the ground state. It will be released.

一般的に、有機電界発光表示装置は、マトリクス状に配置されたN×M個の画素を駆動する方式によってパッシブマトリクス(Passive matrix)方式とアクティブマトリクス(Active matrix)方式とに分けられる。   In general, the organic light emitting display is divided into a passive matrix method and an active matrix method according to a method of driving N × M pixels arranged in a matrix.

前記アクティブマトリクス方式において、単位画素領域には、発光領域を定義する画素電極と、前記画素電極に電流または電圧を印加するための単位画素駆動回路とが位置する。前記単位画素駆動回路は、少なくとも一つの薄膜トランジスタを有し、これにより、有機電界発光表示装置の画素数と関係なく、一定の電流を供給することによって、安定した輝度を示すことができ、また、電力消耗が少なくて、高解像度及び大型ディスプレイへの適用に有利であるという長所を有する。   In the active matrix method, a pixel electrode defining a light emitting region and a unit pixel driving circuit for applying a current or voltage to the pixel electrode are located in the unit pixel region. The unit pixel driving circuit includes at least one thin film transistor, and thus can display a stable luminance by supplying a constant current regardless of the number of pixels of the organic light emitting display device. It has the advantages of low power consumption and advantageous for high resolution and large display applications.

図1は、従来技術に係る有機電界発光表示装置の薄膜トランジスタ及びその製造方法を説明するための断面図である。   FIG. 1 is a cross-sectional view illustrating a thin film transistor of an organic light emitting display and a manufacturing method thereof according to the related art.

図1を参照すれば、基板10上にバッファ層11を形成した後、前記バッファ層11上に半導体層12を形成する。   Referring to FIG. 1, after forming a buffer layer 11 on a substrate 10, a semiconductor layer 12 is formed on the buffer layer 11.

前記半導体層12上にゲート絶縁膜13を積層し、前記ゲート絶縁膜13上に、前記半導体層12の所定領域に対応するようにゲート電極15を形成する。   A gate insulating film 13 is stacked on the semiconductor layer 12, and a gate electrode 15 is formed on the gate insulating film 13 so as to correspond to a predetermined region of the semiconductor layer 12.

次に、前記半導体層12に前記ゲート電極15をマスクとして不純物イオンを注入し、ソース/ドレイン領域12a、12bを形成すると同時に、前記ソース/ドレイン領域12a、12b間に介在されたチャネル領域12cを定義する。   Next, impurity ions are implanted into the semiconductor layer 12 using the gate electrode 15 as a mask to form source / drain regions 12a and 12b. At the same time, a channel region 12c interposed between the source / drain regions 12a and 12b is formed. Define.

次に、前記ゲート電極15を含む基板上部全体にわたって層間絶縁膜16を形成し、前記層間絶縁膜16内にエッチングにより前記ソース/ドレイン領域12a、12bを各々露出させるコンタクトホール(Contact hole)17を形成する。   Next, an interlayer insulating film 16 is formed over the entire top of the substrate including the gate electrode 15, and contact holes 17 are formed in the interlayer insulating film 16 to expose the source / drain regions 12a and 12b by etching. Form.

次に、前記層間絶縁膜16上にソース/ドレイン電極用金属膜を積層し、これをパターニングして、前記ソース/ドレイン領域12a、12bとコンタクトするソース/ドレイン電極18a、18bを形成することによって、薄膜トランジスタの製造を完成する。   Next, a source / drain electrode metal film is laminated on the interlayer insulating film 16 and patterned to form source / drain electrodes 18a, 18b that are in contact with the source / drain regions 12a, 12b. Then, the manufacture of the thin film transistor is completed.

図2A及び図2Bは、従来のソース/ドレイン電極用金属膜を図式的に示す断面図である。   2A and 2B are cross-sectional views schematically showing a conventional metal film for source / drain electrodes.

図2Aを参照すれば、前記ソース/ドレイン電極は、モリブデン(Mo)、タングステン(W)、モリブデン・タングステン(MoW)またはチタニウム(Ti)などのような金属で形成されるが、これらの金属は、高温でスパッタリングにより積層され、積層時、柱状の形態で一定の方向性を持って結晶化される特徴を有する。   Referring to FIG. 2A, the source / drain electrodes are formed of a metal such as molybdenum (Mo), tungsten (W), molybdenum / tungsten (MoW), or titanium (Ti). It is characterized by being laminated by sputtering at a high temperature and crystallized in a columnar form with a certain direction during lamination.

したがって、モリブデンなどの金属を使用してソース/ドレイン金属膜を積層した後、図2Bに示されるように、前記基板は、前記金属膜の方向性及び温度下降による熱膨張係数の変化によってストレスを受けて基板が曲がる現象が発生するようになる。   Therefore, after stacking the source / drain metal film using a metal such as molybdenum, as shown in FIG. 2B, the substrate is stressed by the change in the direction of the metal film and the coefficient of thermal expansion due to the temperature drop. In response, the substrate bends.

このような現象は、基板の厚さが次第に減少するにつれて頻繁に発生し、さらに前記金属膜をパターニングするために前記金属膜上にフォトレジストを塗布する場合、基板が破損される現象が発生するという問題がある。
韓国特許第0507343号 韓国特許出願公開公報2002−90215号
Such a phenomenon frequently occurs as the thickness of the substrate gradually decreases, and further, when a photoresist is applied on the metal film in order to pattern the metal film, the substrate may be damaged. There is a problem.
Korean Patent No. 0507343 Korean Patent Application Publication No. 2002-90215

従って、本発明は、前述のような問題を解決するためになされたもので、その目的は、ソース/ドレイン電極用金属膜による基板のストレスを減少させて、素子の製造歩留まりを向上させることができる薄膜トランジスタ及びその製造方法を提供することにある。   Accordingly, the present invention has been made to solve the above-described problems, and an object of the present invention is to reduce the stress on the substrate due to the metal film for the source / drain electrodes and improve the manufacturing yield of the device. An object of the present invention is to provide a thin film transistor and a method for manufacturing the same.

前記目的を達成するために、本発明の一形態に係る薄膜トランジスタは、基板と、前記基板上に位置し、ソース/ドレイン領域及びチャネル領域を有する半導体層と、前記半導体層を含む基板上に位置するゲート絶縁膜と、前記半導体層のチャネル領域に対応するように、前記ゲート絶縁膜上に位置するゲート電極と、前記ゲート電極を含む基板上に位置し、前記半導体層のソース/ドレイン領域に連結されるコンタクトホールを有する層間絶縁膜と、前記コンタクトホールを介してソース/ドレイン領域に連結されるソース/ドレイン電極と、を備え、前記ソース/ドレイン電極は、第1金属膜、第2金属膜及びこれらの間に介在された金属酸化膜を有し、前記金属酸化膜は前記第1金属膜と前記第2金属膜に接触し、前記第1金属膜と前記第2金属膜は同一物質からなり、前記金属酸化膜は、前記第1金属膜の結晶方向と前記第2金属膜の結晶方向とが整合しないようにする、かつ、前記第1金属膜と前記第2金属膜との間の電気伝導において、トンネリング現象により電荷を移動させるようにする膜厚を有することを特徴とする。 In order to achieve the above object, a thin film transistor according to one embodiment of the present invention is provided on a substrate, a semiconductor layer located on the substrate, having a source / drain region and a channel region, and a substrate including the semiconductor layer. A gate insulating film, a gate electrode positioned on the gate insulating film so as to correspond to a channel region of the semiconductor layer, a substrate including the gate electrode, and a source / drain region of the semiconductor layer An interlayer insulating film having a contact hole to be connected; and a source / drain electrode connected to a source / drain region through the contact hole, wherein the source / drain electrode includes a first metal film and a second metal. A metal oxide film interposed between the first metal film and the second metal film, the metal oxide film being in contact with the first metal film and the front metal film; The second metal layer Ri Do the same material, the metal oxide film includes a crystal direction to block the alignment of crystal orientation and the second metal layer of the first metal film and said first metal film in the electrical conduction between the second metal film, and wherein Rukoto to have a thickness to move charges by a tunneling phenomenon.

また、本発明の他の形態に係る薄膜トランジスタの製造方法は、基板を用意する段階と、前記基板上に、ソース/ドレイン領域及びチャネル領域を有する半導体層を形成する段階と、前記半導体層を含む基板上にゲート絶縁膜を形成する段階と、前記半導体層のチャネル領域に対応するように、前記ゲート絶縁膜上にゲート電極を形成する段階と、前記ゲート電極を含む基板上に、前記半導体層のソース/ドレイン領域に連結されるコンタクトホールを有する層間絶縁膜を形成する段階と、前記コンタクトホールを介してソース/ドレイン領域に連結されるように第1金属膜を形成する段階と、前記第1金属膜上に金属酸化膜を形成する段階と、前記金属酸化膜上に第2金属膜を形成する段階と、前記第1金属膜、金属酸化膜及び第2金属膜をエッチングし、ソース/ドレイン電極を形成する段階と、を備え、前記金属酸化膜は前記第1金属膜と前記第2金属膜に接触し、前記第1金属膜と前記第2金属膜は同一物質からなり、前記金属酸化膜は、前記第1金属膜の結晶方向と前記第2金属膜の結晶方向とが整合しないようにする、かつ、前記第1金属膜と前記第2金属膜との間の電気伝導において、トンネリング現象により電荷を移動させるようにする膜厚を有することを特徴とする。 According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, comprising: providing a substrate; forming a semiconductor layer having a source / drain region and a channel region on the substrate; and the semiconductor layer. Forming a gate insulating film on the substrate; forming a gate electrode on the gate insulating film so as to correspond to a channel region of the semiconductor layer; and forming the semiconductor layer on the substrate including the gate electrode. Forming an interlayer insulating film having a contact hole connected to the source / drain region, forming a first metal film to be connected to the source / drain region through the contact hole, and Forming a metal oxide film on one metal film; forming a second metal film on the metal oxide film; and the first metal film, the metal oxide film, and the second metal film. Etching to form source / drain electrodes, wherein the metal oxide film is in contact with the first metal film and the second metal film, and the first metal film and the second metal film are made of the same material. Tona is, the metal oxide film, the crystal orientation of the crystal direction and the second metal layer of the first metal layer is prevented from aligning and between the second metal film and the first metal film in the electrical conduction between, characterized Rukoto to have a thickness to move charges by a tunneling phenomenon.

本発明は、ソース/ドレイン電極用金属膜による基板のストレスを減少させることができる。したがって、本発明は、薄膜トランジスタ自体の信頼性を向上させることができると共に、有機電界発光表示装置の製造歩留まりを向上させることができる。   The present invention can reduce the stress on the substrate due to the metal film for the source / drain electrodes. Therefore, the present invention can improve the reliability of the thin film transistor itself and improve the manufacturing yield of the organic light emitting display device.

(実施例)
以下、添付した図面を参照して本発明に係る薄膜トランジスタの製造方法を説明する。
(Example)
Hereinafter, a method of manufacturing a thin film transistor according to the present invention will be described with reference to the accompanying drawings.

図3は、本発明に係る有機電界発光表示装置の薄膜トランジスタ及びその製造方法を説明するための断面図である。   FIG. 3 is a cross-sectional view illustrating a thin film transistor of an organic light emitting display according to the present invention and a method of manufacturing the same.

図3に示すように、基板100上にバッファ層110を形成する。前記バッファ層110は、前記基板100から流れ出される不純物から後続工程で形成されるべき薄膜トランジスタを保護するために形成するもので、シリコン酸化膜(SiO)、シリコン窒化膜(SiNx)またはこれらが積層された二重層を使用して選択的に形成する。 As shown in FIG. 3, the buffer layer 110 is formed on the substrate 100. The buffer layer 110 is formed to protect a thin film transistor to be formed in a subsequent process from impurities flowing out of the substrate 100. The silicon oxide film (SiO 2 ), the silicon nitride film (SiNx) Formed selectively using laminated bilayers.

次に、前記バッファ層110上に半導体層120を形成する。前記半導体層120は、前記バッファ層110上に非晶質シリコン層を形成した後、ELA(Excimer Laser Annealing)、SLS(Sequential Lateral Solidification)、MIC(Metal Induced Crystallization)またはMILC(Metal Induced Lateral Crystallization)法を用いて結晶化し、これをパターニングした多結晶シリコン層で形成することが好ましい。   Next, a semiconductor layer 120 is formed on the buffer layer 110. The semiconductor layer 120 is formed by forming an amorphous silicon layer on the buffer layer 110, and then performing ELA (Excimer Laser Annealing), SLS (Sequential Lateral Solidification), MIC (Metal Induced Crystallization), or MILC (Metal Induced Lateral Crystallization). It is preferable to form a polycrystalline silicon layer that is crystallized using a method and patterned.

次に、前記半導体層120を含む基板上部全体にわたってゲート絶縁膜130を形成する。前記ゲート絶縁膜130は、シリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができる。前記ゲート絶縁膜130を、半導体層120との界面特性に優れたシリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することによって、前記ゲート絶縁膜130の絶縁耐圧を向上させることができ、流動電荷(Mobile Charge)
による影響を低減して、薄膜トランジスタの電気的特性を向上させることができる。
Next, a gate insulating layer 130 is formed over the entire top of the substrate including the semiconductor layer 120. The gate insulating layer 130 may be formed of a silicon oxide film, a silicon nitride film, or a double layer thereof. By forming the gate insulating film 130 with a silicon oxide film, a silicon nitride film, or a double layer thereof having excellent interface characteristics with the semiconductor layer 120, the withstand voltage of the gate insulating film 130 can be improved. Mobile charge
Thus, the electrical characteristics of the thin film transistor can be improved.

前記ゲート絶縁膜130上に、前記半導体層120の所定領域に対応するゲート電極150を形成する。前記ゲート電極150は、モリブデン・タングステン(MoW)、モリブデン(Mo)、タングステン(W)またはアルミニウム(Al)のうちいずれか一つを使用して形成することができる。   A gate electrode 150 corresponding to a predetermined region of the semiconductor layer 120 is formed on the gate insulating layer 130. The gate electrode 150 may be formed using any one of molybdenum / tungsten (MoW), molybdenum (Mo), tungsten (W), and aluminum (Al).

次に、前記半導体層120に前記ゲート電極150をマスクとして不純物イオンを注入し、ソース/ドレイン領域120a、120bを形成すると同時に、前記ソース/ドレイン領域120a、120b間に介在されたチャネル領域120cを定義する。   Next, impurity ions are implanted into the semiconductor layer 120 using the gate electrode 150 as a mask to form source / drain regions 120a and 120b. At the same time, a channel region 120c interposed between the source / drain regions 120a and 120b is formed. Define.

前記不純物イオンは、n型不純物またはp型不純物であることができる。前記n型不純物は、リン(P)、砒素(As)、アンチモン(Sb)及びビスマス(Bi)よりなる群から選択することができる。また、前記p型不純物は、ホウ素(B)、アルミニウム(Al)、カリウム(Ga)及びインジウム(In)よりなる群から選択することができる。   The impurity ions may be n-type impurities or p-type impurities. The n-type impurity can be selected from the group consisting of phosphorus (P), arsenic (As), antimony (Sb), and bismuth (Bi). The p-type impurity can be selected from the group consisting of boron (B), aluminum (Al), potassium (Ga), and indium (In).

前記ゲート電極150を含む基板上部全体にわたって層間絶縁膜160を形成する。前記層間絶縁膜160は、シリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができる。前記層間絶縁膜160は、PECVDまたはLPCVDのような方式を行って積層する。   An interlayer insulating layer 160 is formed over the entire substrate including the gate electrode 150. The interlayer insulating film 160 may be formed of a silicon oxide film, a silicon nitride film, or a double layer thereof. The interlayer insulating layer 160 is laminated by performing a method such as PECVD or LPCVD.

次に、前記層間絶縁膜160内にエッチングにより前記ソース/ドレイン領域120a、120bを各々露出させるコンタクトホール170を形成する。   Next, contact holes 170 exposing the source / drain regions 120a and 120b are formed in the interlayer insulating film 160 by etching.

次に、前記コンタクトホール170を含む層間絶縁膜160上に、第1金属膜180aを積層する。この第1金属膜180aは、モリブデン(Mo)、タングステン(W)、モリブデン・タングステン(MoW)またはチタニウム(Ti)などの金属物質を使用して
形成することができる。
Next, a first metal film 180 a is stacked on the interlayer insulating film 160 including the contact hole 170. The first metal film 180a can be formed using a metal material such as molybdenum (Mo), tungsten (W), molybdenum-tungsten (MoW), or titanium (Ti).

ここで、前記第1金属膜180aは、スパッタリングを行って形成することが好ましく、ソース/ドレイン電極の全体厚さの半分程度である、約2500Åの厚さで積層する。   Here, the first metal layer 180a is preferably formed by sputtering, and is stacked with a thickness of about 2500 mm, which is about half of the total thickness of the source / drain electrodes.

次に、前記第1金属膜180aを形成した後、前記第1金属膜180a上に金属酸化膜180bを形成する。   Next, after forming the first metal film 180a, a metal oxide film 180b is formed on the first metal film 180a.

図4Aは、本発明によって形成されたソース/ドレイン電極用金属膜180を模式的に示す断面図である。   FIG. 4A is a cross-sectional view schematically showing a source / drain electrode metal film 180 formed according to the present invention.

図4Aに示すように、柱状の形態で結晶化された第1金属膜180a上に金属酸化膜180bを形成する。このように金属酸化膜180bを形成した後に、第2金属膜180cを形成する場合、前記第2金属膜180cの結晶方向と第1金属膜180aの結晶方向とが整合(match)しないので、図4Bに示されるように、前記ソース/ドレイン電極用金
属膜180の結晶性によるストレスが減少し、前記基板が曲がることを減少させることができる。
As shown in FIG. 4A, a metal oxide film 180b is formed on the first metal film 180a crystallized in a columnar form. When the second metal film 180c is formed after the metal oxide film 180b is formed as described above, the crystal direction of the second metal film 180c and the crystal direction of the first metal film 180a do not match. As shown in FIG. 4B, stress due to crystallinity of the source / drain electrode metal film 180 is reduced, and bending of the substrate can be reduced.

ここで、前記金属酸化膜180bの厚さは、第1及び第2金属膜、すなわち、ソース/ドレイン電極用金属膜180の全体厚さの1乃至4%であることが好ましい。   Here, the thickness of the metal oxide layer 180b is preferably 1 to 4% of the total thickness of the first and second metal layers, that is, the source / drain electrode metal layer 180.

したがって、前記ソース/ドレイン電極用金属膜180を約5000Åの厚さで形成する場合、前記金属酸化膜の厚さは、50乃至200Åであることが好ましい。上記のように、第1金属膜180aの結晶方向と第2金属膜180cの結晶方向とが整合しないようにするためには、前記金属酸化膜の厚さを、約1%である50Å以上としなければならない。また、前記第1金属膜180aと前記第2金属膜180cとの間の電気伝導において、前記金属酸化膜180bは、トンネリング現象により電荷を移動させるようになるので、前記金属酸化膜は、4%、すなわち200Å以下の厚さを有することが好ましい。   Accordingly, when the source / drain electrode metal film 180 is formed to a thickness of about 5000 mm, the thickness of the metal oxide film is preferably 50 to 200 mm. As described above, in order to prevent the crystal direction of the first metal film 180a from being aligned with the crystal direction of the second metal film 180c, the thickness of the metal oxide film is about 1%, which is 50 mm or more. There must be. In addition, in the electrical conduction between the first metal film 180a and the second metal film 180c, the metal oxide film 180b moves charges due to a tunneling phenomenon. That is, it preferably has a thickness of 200 mm or less.

前記第1金属膜180aと前記金属酸化膜180bは、スパッタリングを用いてインサイチュで形成することが好ましい。これは、前記金属物質を真空雰囲気でスパッタリングして前記第1金属膜180aを形成した後、前記金属物質を酸素雰囲気でスパッタリングして金属酸化膜180bを形成することによって具現することができる。   The first metal film 180a and the metal oxide film 180b are preferably formed in situ using sputtering. This may be realized by sputtering the metal material in a vacuum atmosphere to form the first metal film 180a, and then sputtering the metal material in an oxygen atmosphere to form the metal oxide film 180b.

これとは異なって、前記金属酸化膜180bは、第1金属膜180aの形成後、純水を使用した洗浄工程によっても形成することができる。   In contrast, the metal oxide film 180b may be formed by a cleaning process using pure water after the first metal film 180a is formed.

次に、前記金属酸化膜180b上に第2金属膜180cを形成する。この際、前記第2金属膜180cは、モリブデン(Mo)、タングステン(W)、モリブデン・タングステン(MoW)またはチタニウム(Ti)などの金属物質を使用して形成することができ、ソース/ドレイン電極180の全体厚さの半分程度である、約2500Åの厚さで形成する。   Next, a second metal film 180c is formed on the metal oxide film 180b. At this time, the second metal layer 180c may be formed using a metal material such as molybdenum (Mo), tungsten (W), molybdenum-tungsten (MoW), or titanium (Ti). It is formed with a thickness of about 2500 mm, which is about half of the total thickness of 180.

ここで、前記第2金属膜180cは、スパッタリングによって形成することが好ましく、前記金属酸化膜180bの形成後、インサイチュで形成することが好ましい。   Here, the second metal film 180c is preferably formed by sputtering, and is preferably formed in situ after the formation of the metal oxide film 180b.

次に、前記ソース/ドレイン電極用金属膜180上にフォトレジストを塗布し、これを露光及び現象した後、これを用いて前記ソース/ドレイン電極用金属膜180をパターニングすることによって、前記コンタクトホール170内に露出された前記ソース/ドレイン領域120a、120bとコンタクトするソース/ドレイン電極(図示せず)を形成す
る。
Next, a photoresist is applied on the source / drain electrode metal film 180, and after exposure and phenomenon, the source / drain electrode metal film 180 is patterned using the photoresist. A source / drain electrode (not shown) is formed in contact with the source / drain regions 120a and 120b exposed in 170.

前述のような工程を行うことによって、前記半導体層120、前記ゲート電極150及び前記ソース/ドレイン電極(図示せず)を備えた薄膜トランジスタの製造を完成する。   By performing the above-described steps, a thin film transistor including the semiconductor layer 120, the gate electrode 150, and the source / drain electrodes (not shown) is completed.

以下、本発明を下記実験例(example)を例にとって例示するが、本発明の保護範囲は
、下記の実験例に限定されるわけではない。
Hereinafter, the present invention will be illustrated by taking the following experimental example as an example, but the protection scope of the present invention is not limited to the following experimental example.

<実験例>
基板上に半導体層、ゲート絶縁膜及びゲート電極を形成した後、層間絶縁膜を積層した。次に、前記層間絶縁膜内に前記半導体層のソース/ドレイン領域に連結されるコンタクトホールを形成した後、前記コンタクトホールを含む基板全面上にモリブデン・タングステン(MoW)を使用して第1金属膜を約2500Åの厚さで形成した。次に、洗浄工程を通じて第1金属膜上に約50Åの厚さで金属酸化膜を形成した後、前記金属酸化膜上にさらにモリブデン・タングステン(MoW)を使用して第2金属膜を約2500Åの厚さで形成した。
<Experimental example>
After forming a semiconductor layer, a gate insulating film and a gate electrode on the substrate, an interlayer insulating film was stacked. Next, contact holes connected to the source / drain regions of the semiconductor layer are formed in the interlayer insulating film, and then the first metal is formed on the entire surface of the substrate including the contact holes using molybdenum tungsten (MoW). A film was formed with a thickness of about 2500 mm. Next, a metal oxide film having a thickness of about 50 mm is formed on the first metal film through a cleaning process, and then molybdenum tungsten (MoW) is further used on the metal oxide film to form a second metal film of about 2500 mm. The thickness was formed.

<比較例>
基板上に半導体層、ゲート絶縁膜及びゲート電極を形成した後、層間絶縁膜を積層した。次に、前記層間絶縁膜内に前記半導体層のソース/ドレイン領域に連結されるコンタクトホールを形成した後、前記コンタクトホールを含む基板全面上にモリブデン・タングステン(MoW)を用いて約5000Åの厚さでソース/ドレイン電極用金属膜を形成した。
<Comparative example>
After forming a semiconductor layer, a gate insulating film and a gate electrode on the substrate, an interlayer insulating film was stacked. Next, a contact hole connected to the source / drain region of the semiconductor layer is formed in the interlayer insulating film, and then a surface of the substrate including the contact hole is formed on the entire surface of the substrate using molybdenum tungsten (MoW) to a thickness of about 5000 mm. A metal film for source / drain electrodes was formed.

図5は、ソース/ドレイン電極用金属膜によるストレスに起因して基板が曲がった程度を数値で説明するための概略図で、基板のストレスの程度は、単位面積当たり圧力(dyne/cm)、半径(R)及び高さ(H)で表示することができる。 FIG. 5 is a schematic diagram for numerically explaining the degree of bending of the substrate due to the stress caused by the metal film for the source / drain electrode. The degree of stress on the substrate is the pressure per unit area (dyne / cm 2 ). , Radius (R) and height (H).

Figure 0004749994
Figure 0004749994

Figure 0004749994
Figure 0004749994

前記表1及び表2は、各々実験例と比較例によって形成された基板のストレスを測定したものである。   Tables 1 and 2 are obtained by measuring the stress of the substrates formed by the experimental example and the comparative example, respectively.

前記表1及び表2から分かるように、第1金属膜の形成後、金属酸化膜を形成し、その後、第2金属膜を形成した実験例の場合、単位面積当たり基板が受ける圧力は、ほぼ1/2に減少したことが分かる。   As can be seen from Tables 1 and 2, in the experimental example in which the metal oxide film was formed after the first metal film was formed, and then the second metal film was formed, It turns out that it reduced to 1/2.

また、基板の曲がる程度が減少するにつれて、実験例の半径(R)は、比較例の半径(R)より10m程度増加し、実験例の高さ(H)は、比較例の高さ(H)より200m以上減少したので、本発明によってソース/ドレイン金属膜を形成した場合、基板のストレスが非常に減少したことが分かる。   Further, as the degree of bending of the substrate decreases, the radius (R) of the experimental example increases by about 10 m from the radius (R) of the comparative example, and the height (H) of the experimental example is the height (H) of the comparative example. ), The stress on the substrate was greatly reduced when the source / drain metal film was formed according to the present invention.

以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能である。したがって、本発明の技術的範囲は、上述した実施例及び添付された図面に限定されるものではない。   The present invention described above can be variously replaced, modified, and changed without departing from the technical idea of the present invention as long as it has ordinary knowledge in the technical field to which the present invention belongs. . Therefore, the technical scope of the present invention is not limited to the above-described embodiments and attached drawings.

有機電界発光表示装置の薄膜トランジスタの製造に利用することができる。   The present invention can be used for manufacturing a thin film transistor of an organic light emitting display device.

従来の有機電界発光表示装置における薄膜トランジスタ製造方法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the thin-film transistor in the conventional organic electroluminescent display apparatus. 従来のソース/ドレイン電極用金属膜を図式的に示す断面図である。It is sectional drawing which shows the conventional metal film for source / drain electrodes typically. 従来のソース/ドレイン電極用金属膜を図式的に示す断面図である。It is sectional drawing which shows the conventional metal film for source / drain electrodes typically. 本発明に係る有機電界発光表示装置における薄膜トランジスタの製造方法を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a method of manufacturing a thin film transistor in an organic light emitting display according to the present invention. 本発明に係るソース/ドレイン電極用金属膜を図式的に示す断面図である。It is sectional drawing which shows typically the metal film for source / drain electrodes which concerns on this invention. 本発明に係るソース/ドレイン電極用金属膜を図式的に示す断面図である。It is sectional drawing which shows typically the metal film for source / drain electrodes which concerns on this invention. 金属膜によるストレスに起因して基板が曲がった程度を数値で説明するための概略図である。It is the schematic for demonstrating numerically the extent to which the board | substrate bent according to the stress by a metal film.

符号の説明Explanation of symbols

100 基板
110 バッファ層
120 半導体層
130 ゲート絶縁膜
150 ゲート電極
160 層間絶縁膜
170 コンタクトホール
180 ソース/ドレイン電極
180a 第1金属膜
180b 金属酸化膜
180c 第2金属膜
100 substrate 110 buffer layer 120 semiconductor layer 130 gate insulating film 150 gate electrode 160 interlayer insulating film 170 contact hole 180 source / drain electrode 180a first metal film 180b metal oxide film 180c second metal film

Claims (9)

基板と、
前記基板上に位置し、ソース/ドレイン領域及びチャネル領域を有する半導体層と、
前記半導体層を含む基板上に位置するゲート絶縁膜と、
前記半導体層のチャネル領域に対応するように、前記ゲート絶縁膜上に位置するゲート電極と、
前記ゲート電極を含む基板上に位置し、前記半導体層のソース/ドレイン領域に連結されるコンタクトホールを有する層間絶縁膜と、
前記コンタクトホールを介してソース/ドレイン領域に連結されるソース/ドレイン電極と、を備え、
前記ソース/ドレイン電極は、第1金属膜、第2金属膜及びこれらの間に介在された金属酸化膜を有し、
前記金属酸化膜は前記第1金属膜と前記第2金属膜に接触し、前記第1金属膜と前記第2金属膜は同一物質からなり、
前記金属酸化膜は、前記第1金属膜の結晶方向と前記第2金属膜の結晶方向とが整合しないようにする、かつ、前記第1金属膜と前記第2金属膜との間の電気伝導において、トンネリング現象により電荷を移動させるようにする膜厚を有することを特徴とする薄膜トランジスタ。
A substrate,
A semiconductor layer located on the substrate and having source / drain regions and a channel region;
A gate insulating film located on the substrate including the semiconductor layer;
A gate electrode positioned on the gate insulating film so as to correspond to the channel region of the semiconductor layer;
An interlayer insulating film located on the substrate including the gate electrode and having a contact hole connected to the source / drain region of the semiconductor layer;
A source / drain electrode connected to the source / drain region through the contact hole,
The source / drain electrode includes a first metal film, a second metal film, and a metal oxide film interposed therebetween.
The metal oxide film is in contact with the second metal film and the first metal film, the first metal film and the second metal film Ri Do the same material,
The metal oxide film prevents the crystal direction of the first metal film and the crystal direction of the second metal film from being aligned, and electrical conduction between the first metal film and the second metal film. in a thin film transistor according to claim Rukoto to have a thickness to move charges by a tunneling phenomenon.
前記第1金属膜または第2金属膜は、モリブデン(Mo)、タングステン(W)、モリブデン・タングステン(MoW)及びチタニウム(Ti)よりなる群から選択されたいずれか一つで形成されることを特徴とする請求項1に記載の薄膜トランジスタ。   The first metal film or the second metal film may be formed of any one selected from the group consisting of molybdenum (Mo), tungsten (W), molybdenum-tungsten (MoW), and titanium (Ti). The thin film transistor according to claim 1. 前記金属酸化膜の厚さは、前記第1及び第2金属膜の厚さの合計の1乃至4%であることを特徴とする請求項1または2に記載の薄膜トランジスタ。   3. The thin film transistor according to claim 1, wherein the thickness of the metal oxide film is 1 to 4% of the total thickness of the first and second metal films. 前記金属酸化膜の厚さは、50乃至200Åであることを特徴とする請求項1から3のいずれかに記載の薄膜トランジスタ。   4. The thin film transistor according to claim 1, wherein the metal oxide film has a thickness of 50 to 200 mm. 基板を用意する段階と、
前記基板上に、ソース/ドレイン領域及びチャネル領域を有する半導体層を形成する段階と、
前記半導体層を含む基板上にゲート絶縁膜を形成する段階と、
前記半導体層のチャネル領域に対応するように、前記ゲート絶縁膜上にゲート電極を形成する段階と、
前記ゲート電極を含む基板上に、前記半導体層のソース/ドレイン領域に連結されるコンタクトホールを有する層間絶縁膜を形成する段階と、
前記コンタクトホールを介してソース/ドレイン領域に連結されるように第1金属膜を形成する段階と、
前記第1金属膜上に金属酸化膜を形成する段階と、
前記金属酸化膜上に第2金属膜を形成する段階と、
前記第1金属膜、金属酸化膜及び第2金属膜をエッチングし、ソース/ドレイン電極を形成する段階と、を備え、
前記金属酸化膜は前記第1金属膜と前記第2金属膜に接触し、前記第1金属膜と前記第2金属膜は同一物質からなり、
前記金属酸化膜は、前記第1金属膜の結晶方向と前記第2金属膜の結晶方向とが整合しないようにする、かつ、前記第1金属膜と前記第2金属膜との間の電気伝導において、トンネリング現象により電荷を移動させるようにする膜厚を有することを特徴とする薄膜トランジスタの製造方法。
Preparing a substrate;
Forming a semiconductor layer having source / drain regions and a channel region on the substrate;
Forming a gate insulating film on the substrate including the semiconductor layer;
Forming a gate electrode on the gate insulating film so as to correspond to the channel region of the semiconductor layer;
Forming an interlayer insulating film having a contact hole connected to a source / drain region of the semiconductor layer on a substrate including the gate electrode;
Forming a first metal layer to be connected to the source / drain region through the contact hole;
Forming a metal oxide film on the first metal film;
Forming a second metal film on the metal oxide film;
Etching the first metal film, the metal oxide film, and the second metal film to form source / drain electrodes,
The metal oxide film is in contact with the second metal film and the first metal film, the first metal film and the second metal film Ri Do the same material,
The metal oxide film prevents the crystal direction of the first metal film and the crystal direction of the second metal film from being aligned, and electrical conduction between the first metal film and the second metal film. in manufacturing method of a thin film transistor according to claim Rukoto to have a thickness to move charges by a tunneling phenomenon.
前記金属酸化膜を形成する段階は、前記第1金属膜が形成された基板を純水で洗浄することによって行うことを特徴とする請求項5に記載の薄膜トランジスタの製造方法。   6. The method of manufacturing a thin film transistor according to claim 5, wherein the step of forming the metal oxide film is performed by cleaning the substrate on which the first metal film is formed with pure water. 前記金属酸化膜を形成する段階は、酸素雰囲気でスパッタリングを用いて行うことを特徴とする請求項5に記載の薄膜トランジスタの製造方法。   6. The method of manufacturing a thin film transistor according to claim 5, wherein the step of forming the metal oxide film is performed using sputtering in an oxygen atmosphere. 前記第1金属膜、金属酸化膜及び第2金属膜を形成する段階は、スパッタリングを用いてインサイチュ(in situ)で行うことを特徴とする請求項5に記載の薄膜トランジスタの製造方法。   The method of claim 5, wherein the forming of the first metal film, the metal oxide film, and the second metal film is performed in situ using sputtering. 前記第1金属膜または第2金属膜を形成する段階は、モリブデン(Mo)、タングステン(W)、モリブデン・タングステン(MoW)及びチタニウム(Ti)よりなる群から選択されたいずれか一つを使用してスパッタリングを用いて行うことを特徴とする請求項5から8のいずれかに記載の薄膜トランジスタの製造方法。   The step of forming the first metal film or the second metal film uses any one selected from the group consisting of molybdenum (Mo), tungsten (W), molybdenum-tungsten (MoW), and titanium (Ti). The method for producing a thin film transistor according to claim 5, wherein the method is performed by sputtering.
JP2006308350A 2006-11-14 2006-11-14 Thin film transistor and manufacturing method thereof Active JP4749994B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006308350A JP4749994B2 (en) 2006-11-14 2006-11-14 Thin film transistor and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006308350A JP4749994B2 (en) 2006-11-14 2006-11-14 Thin film transistor and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2008124340A JP2008124340A (en) 2008-05-29
JP4749994B2 true JP4749994B2 (en) 2011-08-17

Family

ID=39508752

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006308350A Active JP4749994B2 (en) 2006-11-14 2006-11-14 Thin film transistor and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP4749994B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026872B2 (en) 2015-06-05 2018-07-17 Sensor Electronic Technology, Inc. Heterostructure with stress controlling layer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3182833B2 (en) * 1992-01-14 2001-07-03 ソニー株式会社 Thin film transistor and method of manufacturing the same
JP4316896B2 (en) * 2003-01-09 2009-08-19 株式会社 日立ディスプレイズ Display device and manufacturing method thereof

Also Published As

Publication number Publication date
JP2008124340A (en) 2008-05-29

Similar Documents

Publication Publication Date Title
US7696583B2 (en) Thin film transistor and method of fabricating the same
KR101182231B1 (en) Organic light emitting diode display and method for manufacturing the same
JP4690187B2 (en) Organic light emitting display device and method for manufacturing the same
US7701132B2 (en) Organic electroluminescence display device having auxiliary electrode line and method of manufacturing the same
CN102544027B (en) Semiconductor device
KR100579182B1 (en) Methode of fabricating OELDOrganic Electro Luminescence Display
JP5859802B2 (en) Organic light emitting display device and method for manufacturing the same
US7994706B2 (en) Organic light emitting diode display device and method of fabricating the same
KR20130005854A (en) Substrate for organic electro luminescent device and method of fabricating the same
CN102280445A (en) Display device and manufacturing method thereof
US20130302928A1 (en) Organic light emitting diode display device and method of fabricating the same
US20090261712A1 (en) Organic light emitting diode display and method for manufacturing the same
KR102532306B1 (en) Display device and method for manufacturing the same
JP2007310348A (en) Light emitting device and method of manufacturing the same
US20110042678A1 (en) Pad area, organic light emitting diode display device having the same, and method of fabricating the same
US8513070B2 (en) Methods of manufacturing wire, TFT, and flat panel display device
US7821007B2 (en) Thin film transistor and flat panel display device
JP4749994B2 (en) Thin film transistor and manufacturing method thereof
JP2006301629A (en) Organic light-emitting display with single crystalline silicon thin-film transistor, and method of fabricating the same
US20110291101A1 (en) Display and manufacturing method of the same
KR100782459B1 (en) OLED, OLED array substrate and fabricating method of the same
JP5532225B2 (en) SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD, LIGHT EMITTING DEVICE, AND ELECTRONIC DEVICE
KR20080054927A (en) Manufacturing mathod of organic light emitting diode display

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100803

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101104

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110324

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110331

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110510

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110518

R150 Certificate of patent or registration of utility model

Ref document number: 4749994

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140527

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250