JP4731204B2 - 同期分離装置およびスライスレベルの決定方法 - Google Patents
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Description
図1はこの発明の実施の形態1である同期分離装置の構成を示す図である。
第1の減算回路1は、入力映像信号レベルVSから後述する第1の基準レベル調整回路2が生成した第1の基準レベルRaを減算する。第1の基準レベル調整回路2は、第1の減算回路1の減算結果に基づいて第1の基準レベルRaを増減させる。同様に第2の減算回路3は、入力映像信号レベルVSから後述する第2の基準レベル調整回路4が生成した第2の基準レベルを減算する。第2の基準レベル調整回路4は、第2の減算回路3の減算結果に基づいて第2の基準レベルを増減させる。第1の基準レベル調整回路2の出力である第1の基準レベルRaと、第2の基準レベル調整回路4の出力である第2の基準レベルは、スライスレベル生成回路5に入力される。スライスレベル生成回路5は、第1の基準レベルRaと第2の基準レベルの中間値をスライスレベルSLとして生成する。比較回路6は、スライスレベル生成回路5で生成されたスライスレベルSLと入力映像信号レベルVSを比較し、その比較結果に基づいて複合同期信号を生成する。
入力映像信号VSが0から1023までの値を取る10ビットのディジタル信号であるとする。また入力映像信号VSが、シンクチップレベルがピーク白レベルよりも小さい(低い)レベルとなる正極性の信号であるとする。第1の減算回路1は10ビットの入力映像信号から第1の基準レベル調整回路2が生成した第1の基準レベルRaを減算する。第1の基準レベルRaは24ビットの値であり、上位10ビットが整数部、下位14ビットが小数部を表している。第1の基準レベルRaが取り得る値は0以上1024未満である。これに対して10ビットの入力映像信号は0以上1023以下の整数値であり、小数部は存在しない。このとき第1の減算回路1の減算結果は、−1024より大きく1023以下の値を取り得るので、第1の減算回路1の減算結果は上位11ビットを整数部、下位14ビットを小数部とする25ビットの値で表される。減算結果は2の補数で表され、整数部の最上位ビットは符号ビットであるとする。
図4はこの発明の実施の形態2である同期分離装置の構成を示す図である。実施の形態2である同期分離装置を説明するにあたり、実施の形態1と同じ構成を持つ回路については図1と同じ符号を付し、説明を省略する。
図5はこの発明の実施の形態3である同期分離装置の構成を示す図である。実施の形態2である同期分離装置を説明するにあたり、実施の形態1と同じ構成を持つ回路については図1と同じ符号を付し、説明を省略する。
図8はこの発明の実施の形態4である同期分離装置の構成を示す図である。実施の形態4である同期分離装置を説明するにあたり、実施の形態2と同じ構成を持つ回路については図4と同じ符号を付し、説明を省略する。
図10はこの発明の実施の形態5である同期分離装置の構成を示す図である。実施の形態2である同期分離装置を説明するにあたり、実施の形態3と同じ構成を持つ回路については図5と同じ符号を付し、説明を省略する。
Claims (20)
- 入力映像信号から同期信号を分離する同期分離装置において、
第1の基準レベルと前記入力映像信号レベルの差を求める第1の減算手段と、
前記第1の減算手段の減算結果に基づいて前記第1の基準レベルの値を増減させることで前記第1の基準レベルを前記入力映像信号のペデスタルレベルに調整する第1の基準レベル調整手段と、
第2の基準レベルと前記入力映像信号レベルの差を求める第2の減算手段と、
前記第2の減算手段の減算結果に基づいて前記第2の基準レベルの値を増減させることで前記第2の基準レベルを前記入力映像信号のシンクチップレベルに調整する第2の基準レベル調整手段と、
前記第1の基準レベルと前記第2の基準レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成手段と、
前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置。 - 入力映像信号から同期信号を分離する同期分離装置において、
第1の基準レベルと前記入力映像信号レベルの差を求める第1の減算手段と、
前記第1の減算手段の減算結果に基づいて前記第1の基準レベルの値を増減させることで前記第1の基準レベルを前記入力映像信号のペデスタルレベルに調整する第1の基準レベル調整手段と、
前記第1の基準レベルと所定の固定レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成手段と、
前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置。 - 入力映像信号から同期信号を分離する同期分離装置において、
第1の基準レベルと前記入力映像信号レベルの差を求める第1の減算手段と、
前記第1の減算手段の減算結果に基づいて前記第1の基準レベルの値を増減させることで前記第1の基準レベルを前記入力映像信号のペデスタルレベルに調整する第1の基準レベル調整手段と、
前記第1の基準レベルと所定の固定レベルとの和または差をスライスレベルとして出力するスライスレベル生成手段と、
前記スライスレベル生成手段から出力された前記スライスレベルと前記入力映像レベルを比較し、該比較結果に基づいて前記同期信号を生成する比較手段とを備えたことを特徴とする同期分離装置。 - 第1の基準レベル調整手段が、
第1の減算手段の減算結果によって、第1の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第1の基準レベルを増加させ、
前記第1の減算手段の減算結果によって、前記第1の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第1の基準レベルを減少させる
ことを特徴とする請求項1から請求項3までのいずれかに記載の同期分離装置。 - 第2の基準レベル調整手段が、
第2の減算手段の減算結果によって、第2の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第2の基準レベルを増加させ、
前記第2の減算手段の減算結果によって、前記第2の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第2の基準レベルを減少させる
ことを特徴とする請求項1に記載の同期分離装置。 - 第1の基準レベル調整手段または第2の基準レベル調整手段のいずれか一方または両方が、
第1の基準レベルの変動を抑制するための制御手段あるいはフィルタ手段のいずれかを備えている
ことを特徴とする請求項1から5までのいずれかに記載の同期分離装置。 - スライスレベル生成手段が、
スライスレベルの変動を抑制するための制御手段あるいはフィルタ手段のいずれかを備えている
ことを特徴とする請求項1から6までのいずれかに記載の同期分離装置。 - 第1の基準レベルおよび第2の基準レベルのいずれか一方または両方の可変範囲が入力映像信号のダイナミックレンジよりも小さい範囲内に制限されていることを特徴とする請求項1から7までのいずれかに記載の同期分離装置。
- 第1の基準レベルまたは第2の基準レベルのいずれか一方または両方のレベル変化を外部信号により停止できることを特徴とする請求項1から8までのいずれかに記載の同期分離装置。
- 第1の基準レベルおよび第2の基準レベルのいずれか一方または両方を外部信号により所定の値に設定可能であることを特徴とする請求項1から9までのいずれかに記載の同期分離装置。
- 入力映像信号から同期信号を分離するために用いるスライスレベルの決定方法において、
第1の基準レベルと前記入力映像信号レベルの差を求める第1の減算ステップと、
前記第1の減算ステップの減算結果に基づいて前記第1の基準レベルの値を増減させることで前記第1の基準レベルを前記入力映像信号のペデスタルレベルに調整する第1の基準レベル調整ステップと、
第2の基準レベルと前記入力映像信号レベルの差を求める第2の減算ステップと、
前記第2の減算ステップの減算結果に基づいて前記第2の基準レベルの値を増減させることで前記第2の基準レベルを前記入力映像信号のシンクチップレベルに調整する第2の基準レベル調整ステップと、
前記第1の基準レベルと前記第2の基準レベルとの中間レベルをスライスレベルとするスライスレベル生成ステップと
を備えたことを特徴とするスライスレベルの決定方法。 - 入力映像信号から同期信号を分離するために用いるスライスレベルの決定方法において、
第1の基準レベルと前記入力映像信号レベルの差を求める第1の減算ステップと、
前記第1の減算ステップの減算結果に基づいて前記第1の基準レベルの値を増減させることで前記第1の基準レベルを前記入力映像信号のペデスタルレベルに調整する第1の基準レベル調整ステップと、
前記第1の基準レベルと所定の固定レベルとの中間レベルをスライスレベルとして出力するスライスレベル生成ステップと
を備えたことを特徴とするスライスレベルの決定方法。 - 入力映像信号から同期信号を分離するために用いるスライスレベルの決定方法において、
第1の基準レベルと前記入力映像信号レベルの差を求める第1の減算ステップと、
前記第1の減算ステップの減算結果に基づいて前記第1の基準レベルの値を増減させることで前記第1の基準レベルを前記入力映像信号のペデスタルレベルに調整する第1の基準レベル調整ステップと、
前記第1の基準レベルと所定の固定レベルとの和または差をスライスレベルとして出力するスライスレベル生成ステップと
を備えたことを特徴とするスライスレベルの決定方法。 - 第1の基準レベル調整ステップが、
第1の減算ステップの減算結果によって、第1の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第1の基準レベルを増加させ、
前記第1の減算ステップの減算結果によって、前記第1の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第1の基準レベルを減少させる
ことを特徴とする請求項11から13までのいずれかに記載のスライスレベルの決定方法。 - 第2の基準レベル調整ステップが、
第2の減算ステップの減算結果によって、第2の基準レベルよりも入力映像信号レベルの方が大きいことが判明したときには前記第2の基準レベルを増加させ、
前記第2の減算ステップの減算結果によって、前記第2の基準レベルよりも前記入力映像信号レベルの方が小さいことが判明したときには前記第2の基準レベルを減少させる
ことを特徴とする請求項11に記載のスライスレベルの決定方法。 - 第1の基準レベル調整ステップまたは第2の基準レベル調整ステップのいずれか一方または両方が、
第1の基準レベルの変動を抑制するための制御ステップまたはフィルタ演算ステップのいずれかを備えている
ことを特徴とする請求項11から15までのいずれかに記載のスライスレベルの決定方法。 - スライスレベル生成ステップが、
スライスレベルの変動を抑制するための制御ステップまたはフィルタ演算ステップのいずれかを備えている
ことを特徴とする請求項11から16までのいずれかに記載のスライスレベルの決定方法。 - 第1の基準レベルおよび第2の基準レベルのいずれか一方または両方の可変範囲が入力映像信号のダイナミックレンジよりも小さい範囲内に制限されていることを特徴とする請求項11から17までのいずれかに記載のスライスレベルの決定方法。
- 第1の基準レベルまたは第2の基準レベルのいずれか一方または両方のレベル変化を外部信号により停止できることを特徴とする請求項11から18までのいずれかに記載のスライスレベルの決定方法。
- 第1の基準レベルおよび第2の基準レベルのいずれか一方または両方を外部信号により所定の値に設定可能であることを特徴とする請求項11から19までのいずれかに記載のスライスレベルの決定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005147844A JP4731204B2 (ja) | 2005-05-20 | 2005-05-20 | 同期分離装置およびスライスレベルの決定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005147844A JP4731204B2 (ja) | 2005-05-20 | 2005-05-20 | 同期分離装置およびスライスレベルの決定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006325071A JP2006325071A (ja) | 2006-11-30 |
JP4731204B2 true JP4731204B2 (ja) | 2011-07-20 |
Family
ID=37544390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005147844A Expired - Fee Related JP4731204B2 (ja) | 2005-05-20 | 2005-05-20 | 同期分離装置およびスライスレベルの決定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4731204B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4955485B2 (ja) | 2007-08-28 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 水平同期検出装置 |
US8462269B2 (en) * | 2007-11-16 | 2013-06-11 | Mediatek Inc. | Devices and methods for extracting a synchronization signal from a video signal |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0533997B1 (de) * | 1991-09-27 | 1996-03-20 | Siemens Aktiengesellschaft | Gerät zum Verarbeiten von in Zeilen aufgeteilten Videosignalen mit einer digitalen Synchronabtrennstufe |
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2005
- 2005-05-20 JP JP2005147844A patent/JP4731204B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006325071A (ja) | 2006-11-30 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110401 |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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