JP4722341B2

JP4722341B2 - Gate noise suppression circuit

Info

Publication number: JP4722341B2
Application number: JP2001241510A
Authority: JP
Inventors: 大唐澤
Original assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Current assignee: Toshiba Mitsubishi Electric Industrial Systems Corp
Priority date: 2001-08-09
Filing date: 2001-08-09
Publication date: 2011-07-13
Anticipated expiration: 2021-08-09
Also published as: JP2003061335A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＧＢＴ等の絶縁ゲート型半導体素子を駆動する回路において、絶縁ゲート型半導体素子がスイッチングを行ったときに、ゲート配線のインダクタンスやゲート・エミッタ間の入力容量によりゲートに発生するゲートノイズを抑制するためのゲートノイズ抑制回路に関する。
【０００２】
【従来の技術】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子、例えばＭＯＳ−ＦＥＴ，ＩＧＢＴ，ＩＥＧＴ（ＩｎｊｅｃｔｉｏｎＥｎｈａｎｃｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲート容量のキャパシタンスを充電・放電する電流がオンオフ切り替え時に瞬間流れるが、定常時は、ゲート電流は流れない。従って、ゲートパワーは，非常に小さくできること、またＭＯＳ構造特有の高速動作が可能であることから、近年ではこの種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば４．５ｋＶ−１ｋＡ級）の絶縁ゲート型半導体素子が開発されて電力変換装置へ応用され始めている。
【０００３】
絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、ゲート・エミッタ間のそれぞれのキャパシタンスが大きくなってくる。
【０００４】
図７は、従来の絶縁ゲート型半導体素子を駆動する回路のゲート周りを示す図である。絶縁ゲート型半導体素子３のゲート（制御極）Ｇは、ゲート抵抗２を介してゲート駆動回路１に接続される。
【０００５】
図９は、絶縁ゲート型半導体素子を使用してインバータ回路を構成した時の１相分の回路である。図１０は、図７で示すゲート回路により図９に示すＰＷＭインバータを動作させた時の上下アーム（Ｕ，Ｖ）のゲート電圧波形（Ｖｇｅ）と、絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流（Ｉｃ）とを示したものである。
【０００６】
ターンオン・ターンオフ時には、ゲート・エミッタ間のキャパシタンスの容量特性によりミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間のキャパシタンス容量は、コレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ間キャパシタンス容量が増加することにある。
【０００７】
ＰＷＭインバータでは負荷電流をより正弦波にするため、そのスイッチング周波数を高くすることが望まれるが、上記ミラー時間により最小オン時間やデッドタイムの制約がでるため上限周波数が制限されてしまうことになる。ミラー時間短縮のためにはゲート抵抗を小さくすればよいが、絶縁ゲート型半導体素子のスイッチング特性も早くなりターンオン時には急峻な電流の立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電圧の立ち上がり（ｄＶ／ｄｔ）により素子を破損する場合がある。
【０００８】
図１０に示すように、ターンオン・ターンオフ時には，図９の上下アーム（Ｕ，Ｖ）のゲート信号は、デッドタイムＴ０を設け上下短絡を防止している。しかしながら、反対アームの絶縁ゲート型半導体素子をターンオンすると、各端子間のキャパシタンスの分担により、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変（ｄＶ／ｄｔ）によりゲート・エミッタ間の電圧が正方向に持ち上がるという現象（図１０のＡ部）が確認されている。これを防止するために、図８のように、ノイズ抑制コンデンサＣ５をゲート・エミッタ間に設けることが有効であるが、コンデンサＣ５を設けると絶縁ゲート型半導体素子３のスイッチング時間が遅くなるため、スイッチング損失が増加する問題が発生する。
【０００９】
【発明が解決しようとする課題】
高電圧・大電流の絶縁ゲート型半導体素子を使用したインバータ回路において、スイッチング時間を遅くさせずに、対アームの絶縁ゲート型半導体素子のターンオンによるｄＶ／ｄｔによりゲート・エミッタ間の電圧が正方向に持ち上がる現象を解決することが望まれる。
【００１０】
本発明は，上記問題に鑑みてなされたものであり、その目的とするところは、絶縁ゲート型半導体素子の高周波動作を活かすことができ、例えばインバータ等の電力変換装置を安定に駆動する信頼性の高いゲート駆動を行なうための、スイッチングが遅くならず、スイッチング損失を増大させないゲートノイズ抑制回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、絶縁ゲート型半導体素子を駆動する回路におけるゲートノイズ抑制回路であって、ゲートが正電圧時のノイズ抑制の為のコンデンサとＮ型ＭＯＳＦＥＴとを直列接続したものと、ゲートが負電圧時のノイズ抑制の為のコンデンサとＰ型ＭＯＳＦＥＴとを直列接続したものとをＭＯＳＦＥＴのソース側が絶縁ゲート型半導体素子のエミッタに接続されるようにゲート・エミッタ間に接続し、各々のＭＯＳＦＥＴの制御のために絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続したことを特徴とする。
【００１２】
即ち、請求項１記載の発明は、ゲートが正電圧時に発生するノイズを抑制させるためのコンデンサとＮ型ＭＯＳＦＥＴとを直列接続したものをゲート・エミッタ間に接続する。このＮ型ＭＯＳＦＥＴについては、絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点にＮ型ＭＯＳＦＥＴのゲートを接続している。この分圧抵抗の値で、Ｎ型ＭＯＳＦＥＴの動作を絶縁ゲート型半導体素子のミラー電圧より高い電圧で動作するようにする。それにより、絶縁ゲート型半導体素子のゲート電圧が正電圧時には、ミラー時間内にノイズ抑制用のコンデンサが含まれない。
【００１３】
また、ゲートが負電圧時に発生するノイズを抑制させるためのコンデンサとＰ型ＭＯＳＦＥＴを直列接続したものをゲート・エミッタ間に接続する。このＰ型ＭＯＳＦＥＴについては、絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点にＰ型ＭＯＳＦＥＴのゲートを接続している。この分圧抵抗の値で、Ｐ型ＭＯＳＦＥＴの動作を絶縁ゲート型半導体素子のミラー電圧より低い電圧で動作するようにする。それにより、絶縁ゲート型半導体素子のゲート電圧が負電圧時には、ミラー時間内にノイズ抑制用のコンデンサが含まれない。
【００１４】
このように、ゲート電圧がミラー電圧付近でノイズ抑制用のコンデンサが動作しないように構成したものである。従って、絶縁ゲート型半導体素子のスイッチングが遅くならず、スイッチング損失を増大させることがない。
【００１５】
次に、請求項２の発明は、絶縁ゲート型半導体素子を駆動する回路におけるゲートノイズ抑制回路であって、ノイズ抑制の為のコンデンサとそのコンデンサに比べて容量の小さいコンデンサとを直列に接続したものを絶縁ゲート型半導体素子のゲート・エミッタ間に接続し、容量の小さいコンデンサにＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴとをソース端子が絶縁ゲート型半導体素子のエミッタに接続されるように並列に接続し、各々のＭＯＳＦＥＴの制御のために絶縁ゲート型半導体素子のゲート・エミッタ間を抵抗分圧した中点に各々のＭＯＳＦＥＴのゲートを接続したことを特徴とする。
【００１６】
即ち、請求項２記載の発明は、このような接続として、各々のＭＯＳＦＥＴの制御電圧を、ゲート電圧がミラー電圧付近では両ＭＯＳＦＥＴ共に動作しないような電圧とし、絶縁ゲート型半導体素子のゲート・エミッタ間のキャパシタンス容量が小さくなる構成にしたものである。従って、絶縁ゲート型半導体素子のスイッチングが遅くならず、スイッチング損失を増大させることがない。
【００１７】
【発明の実態の形態】
以下、本発明の実施形態を図により詳細に説明する。
【００１８】
（第1の実施形態）
図1に、本発明の第1の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の回路構成を示す。
【００１９】
図１に示すように、本実施形態は、絶縁ゲート型半導体素子３のゲートＧに、ゲート抵抗２を介してゲート駆動回路１が接続されたインバータ装置において、絶縁ゲート型半導体素子３のゲートＧとエミッタＥとの間にゲートノイズ抑制回路４を接続して構成されている。ゲートノイズ抑制回路４は、ゲートＧが正電圧時のノイズ抑制の為のコンデンサＣ１とＮ型ＭＯＳＦＥＴＭ１とを直列接続したものと、ゲートＧが負電圧時のノイズ抑制の為のコンデンサＣ２とＰ型ＭＯＳＦＥＴＭ２を直列接続したものを、ＭＯＳＦＥＴのソース側が絶縁ゲート型半導体素子３のエミッタＥに接続されるようにゲート・エミッタ間に接続し、Ｎ型ＭＯＳＦＥＴＭ１の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ１と抵抗Ｒ２とを直列接続した中点にＮ型ＭＯＳＦＥＴＭ１のゲートを接続し、Ｐ型ＭＯＳＦＥＴＭ２の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ３と抵抗Ｒ４とを直列接続した中点にＰ型ＭＯＳＦＥＴＭ２のゲートを接続した構成になっている。
【００２０】
本実施形態の動作について図２および図３により説明する。図２は、本実施形態の動作を示すタイムチャートであり、図３（ａ），（ｂ），（ｃ）はそれぞれ図２の（ａ）区間，（ｂ）区間，（ｃ）区間のゲートノイズ抑制回路４の動作状態を説明するための図である。
【００２１】
例えば、絶縁ゲート型半導体素子３のゲートＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった時に、Ｎ型ＭＯＳＦＥＴＭ１の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば１０Ｖの時に動作するように抵抗Ｒ１と抵抗Ｒ２を設定すれば、絶縁ゲート型半導体素子３のターンオンスイッチングが終わるまでノイズ抑制の為のコンデンサＣ１が動作しない為スイッチングが遅くならず、絶縁ゲート型半導体素子３のオン時にゲートノイズが抑制され、誤オフが抑制できる。この絶縁ゲート型半導体素子３のオン時、即ち図２の（ｃ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図３（ｃ）に示す。図３（ｃ）に示すように、絶縁ゲート型半導体素子３のオン時、Ｎ型ＭＯＳＦＥＴＭ１がオン状態となりノイズ抑制の為のコンデンサＣ１が動作している。
【００２２】
また、Ｐ型ＭＯＳＦＥＴＭ２の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば−１０Ｖの時に動作するように抵抗Ｒ３と抵抗Ｒ４を設定すれば、絶縁ゲート型半導体素子３のターンオフスイッチングが終わるまでノイズ抑制の為のコンデンサＣ２が動作しない為スイッチングが遅くならず、絶縁ゲート型半導体素子３のオフ時にゲートノイズが抑制され、誤オンを抑制できる。この絶縁ゲート型半導体素子３のオフ時、即ち図２の（ａ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図３（ａ）に示す。図３（ａ）に示すように、絶縁ゲート型半導体素子３のオフ時、Ｐ型ＭＯＳＦＥＴＭ２がオン状態となりノイズ抑制の為のコンデンサＣ２が動作している。
【００２３】
また、ターンオン・ターンオフのスイッチングを行っている図２の（ｂ）区間では、図３（ｂ）に示すように、ノイズ抑制のためのコンデンサＣ１とＣ２は、オフ状態のＭＯＳＦＥＴＭ１，Ｍ２により動作しない為スイッチングが遅くなることが無い。
【００２４】
以上説明したように、本実施形態によれば、スイッチングが遅くならず、スイッチング損失を増大させることがない。
【００２５】
（第２の実施形態）
図４に、本発明の第２の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の回路構成を示す。
【００２６】
図４に示すように、本実施形態は、絶縁ゲート型半導体素子３のゲートＧに、ゲート抵抗２を介してゲート駆動回路１が接続されたインバータ装置において、絶縁ゲート型半導体素子３のゲートＧとエミッタＥとの間にゲートノイズ抑制回路４を接続して構成されている。ゲートノイズ抑制回路４は、ノイズ抑制の為のコンデンサＣ３とコンデンサＣ３に比べて容量が小さいコンデンサＣ４とを直列に接続したものを、絶縁ゲート型半導体素子３のゲート・エミッタ間に並列に接続し、そのコンデンサＣ４にＮ型ＭＯＳＦＥＴＭ３とＰ型ＭＯＳＦＥＴＭ４とをソースが絶縁ゲート型半導体素子３のエミッタＥに接続するように並列に接続する。そして、Ｎ型ＭＯＳＦＥＴＭ３の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ５と抵抗Ｒ６とを直列接続した中点にＮ型ＭＯＳＦＥＴＭ３のゲートを接続し、Ｐ型ＭＯＳＦＥＴＭ４の制御のために絶縁ゲート型半導体素子３のゲート・エミッタ間に抵抗Ｒ７と抵抗Ｒ８とを直列接続した中点にＰ型ＭＯＳＦＥＴＭ４のゲートを接続した構成になっている。
【００２７】
本実施形態の動作について図５および図６により説明する。図５は、本実施形態の動作を示すタイムチャートであり、図６（ａ），（ｂ），（ｃ）はそれぞれ図５の（ａ）区間，（ｂ）区間，（ｃ）区間のゲートノイズ抑制回路４の動作状態を説明するための図である。
【００２８】
例えば、絶縁ゲート型半導体素子３のゲートＧの制御電圧が±１５Ｖ，ミラー電圧が５Ｖであった時に、Ｎ型ＭＯＳＦＥＴＭ３の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば１０Ｖの時に動作するように抵抗Ｒ５と抵抗Ｒ６を設定すれば、絶縁ゲート型半導体素子３のターンオンスイッチングが終わるまでノイズ抑制の為のコンデンサＣ３とコンデンサＣ４が直列に接続されるため、キャパシタンスが小さくなりスイッチングが遅くならず、絶縁ゲート型半導体素子３のオン時にゲートノイズが抑制され、誤オフが抑制できる。この絶縁ゲート型半導体素子３のオン時、即ち図５の（ｃ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図６（ｃ）に示す。図６（ｃ）に示すように、絶縁ゲート型半導体素子３がオン時、Ｎ型ＭＯＳＦＥＴＭ３がオン状態となりノイズ抑制の為のコンデンサＣ３が動作している。
【００２９】
また、Ｐ型ＭＯＳＦＥＴＭ４の動作電圧を絶縁ゲート型半導体素子３のゲート・エミッタ間電圧が例えば−１０Ｖの時に動作するように抵抗Ｒ７と抵抗Ｒ８を設定すれば、絶縁ゲート型半導体素子３のターンオフスイッチングが終わるまでノイズ抑制の為のコンデンサＣ３とコンデンサＣ４が直列に接続されるため、キャパシタンスが小さくなりスイッチングが遅くならず、絶縁ゲート型半導体素子３のオフ時にゲートノイズが抑制されるために、誤オンを抑制できる。この絶縁ゲート型半導体素子３のオフ時、即ち図５の（ａ）区間に相当する場合のゲートノイズ抑制回路４の動作状態を図６（ａ）に示す。図６（ａ）に示すように、絶縁ゲート型半導体素子３のオフ時、Ｐ型ＭＯＳＦＥＴＭ４がオン状態となりノイズ抑制の為のコンデンサＣ３が動作している。
【００３０】
また、ターンオン・ターンオフのスイッチングを行っている（ｂ）区間では、図６（ｂ）に示すように、ノイズ抑制のためのコンデンサＣ３とコンデンサＣ４が直列に接続され、キャパシタンス容量の小さいＣ４に近い値になる為スイッチングが遅くなることが無い。この時のキャパシタンス容量Ｃ４は、絶縁ゲート型半導体素子３のゲート・エミッタ間容量（Ｃｇｅ＝入力容量）と同等程度以下にする必要がある。
【００３１】
以上説明したように、本実施形態によれば、スイッチングが遅くならず、スイッチング損失を増大させることがない。
【００３２】
【発明の効果】
以上述べたように、本発明によれば、絶縁ゲート型半導体素子を駆動する回路、例えばＰＷＭインバータ等の電力変換装置において、対アームが動作した時のｄＶ／ｄｔ等のゲートノイズによるゲートの誤動作などを抑制でき、かつスイッチングが遅くならず、スイッチング損失を増大させないゲートノイズ抑制回路を提供できる。
【図面の簡単な説明】
【図１】本発明の第1の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の構成を示す回路図。
【図２】本発明の第1の実施形態の動作を示すタイムチャート。
【図３】本発明の第1の実施形態におけるゲートノイズ抑制回路の動作状態を説明するための図。
【図４】本発明の第２の実施形態に係るゲートノイズ抑制回路を適用したインバータ装置の構成を示す回路図。
【図５】本発明の第２の実施形態の動作を示すタイムチャート。
【図６】本発明の第２の実施形態におけるゲートノイズ抑制回路の動作状態を説明するための図。
【図７】従来の絶縁ゲート型半導体素子を駆動する回路のゲート周りを示す回路図。
【図８】従来の絶縁ゲート型半導体素子を駆動する回路のノイズ抑制コンデンサを含むゲート周りを示す回路図。
【図９】従来の一般的なインバータ回路の１相分の構成を示す回路図。
【図１０】図７に示した回路で図９に示したインバータ回路を駆動した時の動作を示すタイムチャート。
【符号の説明】
１…ゲート駆動回路
２…ゲート抵抗
３…絶縁ゲート型半導体
４…ダイオード
Ｃ１〜Ｃ４…コンデンサ
Ｃ５…ゲートノイズ抑制コンデンサ
Ｒ１〜Ｒ８…抵抗
Ｍ１，Ｍ３…Ｎ型ＭＯＳＦＥＴ
Ｍ２，Ｍ４…Ｐ型ＭＯＳＦＥＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a circuit for driving an insulated gate semiconductor device such as an IGBT. When the insulated gate semiconductor device performs switching, the gate noise generated in the gate due to the inductance of the gate wiring and the input capacitance between the gate and the emitter. The present invention relates to a gate noise suppression circuit for suppressing noise.
[0002]
[Prior art]
Insulated gate type semiconductor elements having a MOS type gate structure, such as MOS-FET, IGBT, and IEGT (Injection Enhanced Gate Transistor), are voltage driven, and a current for charging / discharging the capacitance of the gate capacitance flows instantaneously when switching on / off. However, the gate current does not flow during steady state. Therefore, since the gate power can be made very small and high-speed operation peculiar to the MOS structure is possible, development of this type of voltage-driven semiconductor element has been advanced in recent years, and a high voltage and large current (for example, 4.5 kV) -1 kA class) insulated gate semiconductor elements have been developed and are beginning to be applied to power converters.
[0003]
Insulated gate type semiconductor elements have increased capacitances between the collector and the emitter, between the collector and the gate, and between the gate and the emitter as the voltage and current increase.
[0004]
FIG. 7 is a diagram showing the periphery of a gate of a circuit for driving a conventional insulated gate semiconductor device. The gate (control pole) G of the insulated gate semiconductor element 3 is connected to the gate drive circuit 1 through the gate resistor 2.
[0005]
FIG. 9 is a circuit for one phase when an inverter circuit is configured using an insulated gate semiconductor element. 10 shows the gate voltage waveform (Vge) of the upper and lower arms (U, V) when the PWM inverter shown in FIG. 9 is operated by the gate circuit shown in FIG. 7, and the voltage (Vce) of the insulated gate semiconductor element. The current (Ic) is shown.
[0006]
At turn-on and turn-off, the mirror voltage time appears due to the capacitance characteristics of the capacitance between the gate and the emitter. In particular, at the time of turn-on, the mirror voltage time tends to be longer as the high breakdown voltage element. This is because, in particular, the capacitance between the gate and the emitter depends on the voltage between the collector and the emitter, and therefore the capacitance between the gate and the emitter increases when the collector-emitter voltage decreases due to turn-on.
[0007]
In a PWM inverter, it is desirable to increase the switching frequency in order to make the load current more sinusoidal. However, the upper limit frequency is limited because the minimum on time and dead time are restricted by the mirror time. . In order to shorten the mirror time, the gate resistance may be reduced. However, the switching characteristics of the insulated gate semiconductor element are also improved, and a steep current rise (di / dt) at turn-on and a steep voltage rise (dV / d) at turn-off. The element may be damaged by dt).
[0008]
As shown in FIG. 10, at the time of turn-on and turn-off, the gate signals of the upper and lower arms (U, V) in FIG. 9 are provided with a dead time T0 to prevent a vertical short circuit. However, when the insulated gate semiconductor device of the opposite arm is turned on, the voltage between the gate and the emitter is positive due to the sharing of capacitance between the terminals, particularly due to a sudden change in current (di / dt) or a sudden change in voltage (dV / dt). A phenomenon of lifting in the direction (A portion in FIG. 10) has been confirmed. In order to prevent this, it is effective to provide a noise suppression capacitor C5 between the gate and the emitter as shown in FIG. 8, but if the capacitor C5 is provided, the switching time of the insulated gate semiconductor element 3 is delayed. The problem of increasing switching loss occurs.
[0009]
[Problems to be solved by the invention]
In an inverter circuit using a high-voltage, high-current insulated gate semiconductor element, the gate-emitter voltage is positive due to dV / dt due to turn-on of the insulated gate semiconductor element of the opposite arm without slowing the switching time. It is hoped that the phenomenon that will be lifted will be solved.
[0010]
The present invention has been made in view of the above problems, and an object of the present invention is to make it possible to make use of the high-frequency operation of an insulated gate semiconductor element, for example, reliability for stably driving a power converter such as an inverter. It is an object of the present invention to provide a gate noise suppression circuit that does not slow down switching and does not increase switching loss for high gate drive.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a first aspect of the present invention is a gate noise suppression circuit in a circuit for driving an insulated gate semiconductor device, wherein a capacitor for suppressing noise when the gate has a positive voltage and an N-type MOSFET are provided. Are connected in series, and the gate is connected in series with a capacitor for suppressing noise when negative voltage and a P-type MOSFET are connected so that the source side of the MOSFET is connected to the emitter of the insulated gate semiconductor element. It is characterized in that the gates of the respective MOSFETs are connected to a middle point obtained by resistance-dividing between the gates and the emitters of the insulated gate semiconductor elements for the control of the respective MOSFETs.
[0012]
That is, according to the first aspect of the present invention, a capacitor and an N-type MOSFET connected in series for suppressing noise generated when the gate has a positive voltage is connected between the gate and the emitter. With respect to this N-type MOSFET, the gate of the N-type MOSFET is connected to the midpoint obtained by dividing the resistance between the gate and the emitter of the insulated gate semiconductor element. With the value of the voltage dividing resistance, the N-type MOSFET is operated at a voltage higher than the mirror voltage of the insulated gate semiconductor element. As a result, when the gate voltage of the insulated gate semiconductor element is positive, the noise suppression capacitor is not included within the mirror time.
[0013]
Also, a capacitor and a P-type MOSFET connected in series for suppressing noise generated when the gate has a negative voltage is connected between the gate and the emitter. With respect to this P-type MOSFET, the gate of the P-type MOSFET is connected to the midpoint obtained by resistance-dividing the gate and emitter of the insulated gate semiconductor element. With the value of the voltage dividing resistor, the operation of the P-type MOSFET is made to operate at a voltage lower than the mirror voltage of the insulated gate semiconductor element. As a result, when the gate voltage of the insulated gate semiconductor element is negative, the noise suppression capacitor is not included within the mirror time.
[0014]
Thus, the noise suppression capacitor is configured not to operate when the gate voltage is in the vicinity of the mirror voltage. Therefore, the switching of the insulated gate semiconductor device is not slowed and the switching loss is not increased.
[0015]
The invention according to claim 2 is a gate noise suppression circuit in a circuit for driving an insulated gate semiconductor element, wherein a capacitor for noise suppression and a capacitor having a smaller capacity than the capacitor are connected in series. The N-type MOSFET and the P-type MOSFET are connected in parallel so that the source terminal is connected to the emitter of the insulated gate semiconductor element. In order to control each MOSFET, the gate of each MOSFET is connected to a middle point obtained by resistance-dividing between the gate and the emitter of the insulated gate semiconductor element.
[0016]
That is, according to the second aspect of the present invention, as such connection, the control voltage of each MOSFET is set to a voltage at which both MOSFETs do not operate when the gate voltage is in the vicinity of the mirror voltage. The capacitance between them is reduced. Therefore, the switching of the insulated gate semiconductor device is not slowed and the switching loss is not increased.
[0017]
[Form of the present invention]
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0018]
(First embodiment)
FIG. 1 shows a circuit configuration of an inverter device to which the gate noise suppression circuit according to the first embodiment of the present invention is applied.
[0019]
As shown in FIG. 1, in this embodiment, in an inverter device in which a gate drive circuit 1 is connected to a gate G of an insulated gate semiconductor element 3 via a gate resistor 2, the gate G of the insulated gate semiconductor element 3 is used. The gate noise suppression circuit 4 is connected between the emitter E and the emitter E. The gate noise suppression circuit 4 includes a capacitor C1 for suppressing noise when the gate G is at a positive voltage and an N-type MOSFET M1 connected in series, and a capacitor C2 and P for suppressing noise when the gate G is at a negative voltage. A type MOSFET M2 connected in series is connected between the gate and the emitter so that the source side of the MOSFET is connected to the emitter E of the insulated gate semiconductor element 3, and an insulated gate semiconductor for controlling the N type MOSFET M1. The gate of the N-type MOSFET M1 is connected to the middle point where the resistor R1 and the resistor R2 are connected in series between the gate and emitter of the element 3, and the gate and emitter of the insulated gate semiconductor element 3 are controlled to control the P-type MOSFET M2. In this configuration, the gate of the P-type MOSFET M2 is connected to the middle point between which the resistor R3 and the resistor R4 are connected in series.
[0020]
The operation of this embodiment will be described with reference to FIGS. FIG. 2 is a time chart showing the operation of the present embodiment. FIGS. 3A, 3B, and 3C are gates in the sections (a), (b), and (c) of FIG. 2, respectively. FIG. 6 is a diagram for explaining an operation state of the noise suppression circuit 4.
[0021]
For example, when the control voltage of the gate G of the insulated gate semiconductor element 3 is ± 15 V and the mirror voltage is 5 V, the operating voltage of the N-type MOSFET M1 is set to, for example, 10 V of the gate-emitter voltage of the insulated gate semiconductor element 3. If the resistor R1 and the resistor R2 are set so as to operate at the time, the capacitor C1 for noise suppression does not operate until the turn-on switching of the insulated gate semiconductor device 3 is completed, so that the switching is not delayed, and the insulated gate semiconductor device Gate noise is suppressed when 3 is on, and erroneous off can be suppressed. FIG. 3C shows the operation state of the gate noise suppression circuit 4 when the insulated gate semiconductor element 3 is turned on, that is, when it corresponds to the section (c) of FIG. As shown in FIG. 3C, when the insulated gate semiconductor element 3 is turned on, the N-type MOSFET M1 is turned on and the capacitor C1 for noise suppression is operating.
[0022]
Further, if the resistor R3 and the resistor R4 are set so that the operating voltage of the P-type MOSFET M2 operates when the gate-emitter voltage of the insulated gate semiconductor element 3 is, for example, −10V, the turn-off of the insulated gate semiconductor element 3 Since the capacitor C2 for noise suppression does not operate until the switching is completed, the switching is not delayed, and the gate noise is suppressed when the insulated gate semiconductor element 3 is turned off, and erroneous ON can be suppressed. FIG. 3A shows the operating state of the gate noise suppression circuit 4 when the insulated gate semiconductor element 3 is off, that is, when it corresponds to the section (a) of FIG. As shown in FIG. 3A, when the insulated gate semiconductor element 3 is turned off, the P-type MOSFET M2 is turned on and the capacitor C2 for noise suppression is operating.
[0023]
Further, in the section (b) of FIG. 2 in which the turn-on / turn-off switching is performed, as shown in FIG. 3 (b), the capacitors C1 and C2 for noise suppression are operated by the MOSFETs M1 and M2 in the off state. Does not slow down switching.
[0024]
As described above, according to this embodiment, switching is not slowed and switching loss is not increased.
[0025]
(Second Embodiment)
FIG. 4 shows a circuit configuration of an inverter device to which the gate noise suppression circuit according to the second embodiment of the present invention is applied.
[0026]
As shown in FIG. 4, in this embodiment, in the inverter device in which the gate drive circuit 1 is connected to the gate G of the insulated gate semiconductor element 3 through the gate resistor 2, the gate G of the insulated gate semiconductor element 3 is used. The gate noise suppression circuit 4 is connected between the emitter E and the emitter E. The gate noise suppression circuit 4 includes a capacitor C3 for noise suppression and a capacitor C4 having a smaller capacity than the capacitor C3 connected in series and connected in parallel between the gate and emitter of the insulated gate semiconductor element 3. The N-type MOSFET M3 and the P-type MOSFET M4 are connected in parallel to the capacitor C4 so that the source is connected to the emitter E of the insulated gate semiconductor element 3. In order to control the N-type MOSFET M3, the gate of the N-type MOSFET M3 is connected to the middle point where the resistor R5 and the resistor R6 are connected in series between the gate and the emitter of the insulated gate semiconductor element 3, and the P-type MOSFET M4 is connected. For this control, the gate of the P-type MOSFET M4 is connected to the middle point where the resistor R7 and the resistor R8 are connected in series between the gate and emitter of the insulated gate semiconductor element 3.
[0027]
The operation of this embodiment will be described with reference to FIGS. FIG. 5 is a time chart showing the operation of the present embodiment. FIGS. 6A, 6B, and 6C are gates in the sections (a), (b), and (c) of FIG. 5, respectively. FIG. 6 is a diagram for explaining an operation state of the noise suppression circuit 4.
[0028]
For example, when the control voltage of the gate G of the insulated gate semiconductor element 3 is ± 15 V and the mirror voltage is 5 V, the operating voltage of the N-type MOSFET M3 is set to, for example, 10 V of the gate-emitter voltage of the insulated gate semiconductor element 3. If the resistor R5 and the resistor R6 are set so as to operate at the same time, the capacitor C3 and the capacitor C4 for noise suppression are connected in series until the turn-on switching of the insulated gate semiconductor element 3 is completed, so that the capacitance is reduced. Switching is not delayed, gate noise is suppressed when the insulated gate semiconductor element 3 is turned on, and erroneous turn-off can be suppressed. FIG. 6C shows the operating state of the gate noise suppression circuit 4 when the insulated gate semiconductor element 3 is on, that is, when it corresponds to the section (c) of FIG. As shown in FIG. 6C, when the insulated gate semiconductor element 3 is turned on, the N-type MOSFET M3 is turned on and the capacitor C3 for noise suppression is operating.
[0029]
Further, if the resistance R7 and the resistance R8 are set so that the operating voltage of the P-type MOSFET M4 operates when the gate-emitter voltage of the insulated gate semiconductor element 3 is, for example, −10V, the turn-off of the insulated gate semiconductor element 3 is achieved. Since the capacitor C3 and the capacitor C4 for noise suppression are connected in series until the switching is completed, the capacitance is reduced, the switching is not slowed down, and the gate noise is suppressed when the insulated gate semiconductor element 3 is turned off. False ON can be suppressed. FIG. 6A shows the operation state of the gate noise suppression circuit 4 when the insulated gate semiconductor element 3 is turned off, that is, when it corresponds to the section (a) of FIG. As shown in FIG. 6A, when the insulated gate semiconductor element 3 is turned off, the P-type MOSFET M4 is turned on and the capacitor C3 for noise suppression is operating.
[0030]
In the section (b) in which turn-on / turn-off switching is performed, as shown in FIG. 6B, a capacitor C3 and a capacitor C4 for noise suppression are connected in series, which is close to C4 having a small capacitance. The value does not slow down switching. The capacitance C4 at this time needs to be equal to or less than the gate-emitter capacitance (Cge = input capacitance) of the insulated gate semiconductor element 3.
[0031]
As described above, according to this embodiment, switching is not slowed and switching loss is not increased.
[0032]
【The invention's effect】
As described above, according to the present invention, in a circuit for driving an insulated gate semiconductor element, for example, a power converter such as a PWM inverter, a gate malfunction caused by gate noise such as dV / dt when the pair arm is operated. It is possible to provide a gate noise suppression circuit that can suppress switching and the like, and does not slow down switching and increase switching loss.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a configuration of an inverter device to which a gate noise suppression circuit according to a first embodiment of the present invention is applied.
FIG. 2 is a time chart showing the operation of the first embodiment of the present invention.
FIG. 3 is a diagram for explaining an operation state of the gate noise suppression circuit according to the first embodiment of the present invention.
FIG. 4 is a circuit diagram showing a configuration of an inverter device to which a gate noise suppression circuit according to a second embodiment of the present invention is applied.
FIG. 5 is a time chart showing the operation of the second exemplary embodiment of the present invention.
FIG. 6 is a diagram for explaining an operation state of a gate noise suppression circuit according to a second embodiment of the present invention.
FIG. 7 is a circuit diagram showing around a gate of a circuit for driving a conventional insulated gate semiconductor device.
FIG. 8 is a circuit diagram showing the periphery of a gate including a noise suppression capacitor of a circuit for driving a conventional insulated gate semiconductor device.
FIG. 9 is a circuit diagram showing a configuration for one phase of a conventional general inverter circuit.
10 is a time chart showing an operation when the inverter circuit shown in FIG. 9 is driven by the circuit shown in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Gate drive circuit 2 ... Gate resistance 3 ... Insulated gate type semiconductor 4 ... Diode C1-C4 ... Capacitor C5 ... Gate noise suppression capacitor R1-R8 ... Resistance M1, M3 ... N-type MOSFET
M2, M4 ... P-type MOSFET

Claims

A gate noise suppression circuit in a circuit for driving an insulated gate semiconductor device, in which a capacitor for suppressing noise when the gate is positive voltage and an N-type MOSFET are connected in series, and noise suppression when the gate is negative voltage A capacitor and a P-type MOSFET connected in series are connected between the gate and the emitter so that the source side of the MOSFET is connected to the emitter of the insulated gate semiconductor element, and for controlling each MOSFET. A gate noise suppression circuit characterized in that the gate of each MOSFET is connected to a middle point obtained by resistance-dividing the gate and emitter of the insulated gate semiconductor element.

A gate noise suppression circuit in a circuit for driving an insulated gate semiconductor element, wherein a capacitor for noise suppression and a capacitor having a smaller capacity than that of the capacitor are connected in series to the gate of the insulated gate semiconductor element Connect between the emitters, connect the N-type MOSFET and the P-type MOSFET in parallel to the small-capacitance capacitor so that the source terminal is connected to the emitter of the insulated gate semiconductor element, and control each MOSFET Therefore, a gate noise suppression circuit characterized in that the gate of each MOSFET is connected to a midpoint obtained by resistance-dividing between the gate and the emitter of the insulated gate semiconductor element.