JP4721815B2 - Timing signal generation circuit and image processing apparatus - Google Patents
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Description
本発明は、DRAM(Dynamic Random Access Memory)などのメモリをリフレッシュするためのタイミング制御を行うタイミング信号生成回路およびそれを備える画像処理装置に関し、より詳細には、画像データ同期信号および画像データにメモリリフレッシュによる電源の電圧変動やノイズの影響が出ないようにメモリのリフレッシュタイミングの制御を行うタイミング信号生成回路およびそれを備える画像処理装置に関する。 The present invention relates to a timing signal generation circuit that performs timing control for refreshing a memory such as a DRAM (Dynamic Random Access Memory) and an image processing apparatus including the timing signal. More specifically, the present invention relates to an image data synchronization signal and an image data memory. The present invention relates to a timing signal generation circuit that controls a refresh timing of a memory so as not to be affected by power supply voltage fluctuation and noise caused by refresh, and an image processing apparatus including the timing signal generation circuit.
一般的にDRAMに記憶された情報を保持するためには、一定期間毎に(例えば4[ms]に256回の)リフレッシュ動作を必要とすることが知られている。また、リフレッシュ動作時にはDRAMを構成するメモリコンデンサへの充電が行われるため、メモリ容量が大容量となるほどにリフレッシュ時の消費電流が大きくなり、これによる電源電圧の変動やノイズが発生し易くなることが知られている。 In general, in order to hold information stored in a DRAM, it is known that a refresh operation is required at regular intervals (for example, 256 times in 4 [ms]). In addition, since the memory capacitor that constitutes the DRAM is charged during the refresh operation, the larger the memory capacity, the larger the current consumption during the refresh, and the more likely the fluctuations in power supply voltage and noise are likely to occur. It has been known.
特開平10−11963号公報(特許文献1)に示される従来のDRAMリフレッシュ制御方法では、メモリを構成する1つ以上のDRAMを複数のメモリ領域に分割し、その各々のメモリ領域に対して時分割でリフレッシュ動作を行う。このことにより、リフレッシュ時の消費電流を抑え、リフレッシュ電源の電圧変動やノイズの発生を抑制することができる。 In the conventional DRAM refresh control method disclosed in Japanese Patent Application Laid-Open No. 10-11963 (Patent Document 1), one or more DRAMs constituting a memory are divided into a plurality of memory areas, and each of the memory areas is sometimes timed. A refresh operation is performed by division. As a result, current consumption during refresh can be suppressed, and voltage fluctuation and noise generation of the refresh power supply can be suppressed.
ここで、画像処理装置においては、画像読み取り処理や解像度向上技術(RET:Resolution Enhancement Technology)処理、およびレーザ走査記録処理などのように、電源電圧変動やノイズの影響を受けやすい画像データ処理があることが知られている。 Here, the image processing apparatus has image data processing that is easily affected by fluctuations in power supply voltage and noise, such as image reading processing, resolution enhancement technology (RET) processing, and laser scanning recording processing. It is known.
例えば、RET処理では、画像解像度の向上を図るため、所定の遅延回路やアナログPLL回路において、例えば基本クロックのパルス幅に対して1/256程度のパルス幅のクロックを使用することがある。そのため、このRET処理は電源の電圧変動やノイズの影響を受け易い処理である。 For example, in the RET process, in order to improve the image resolution, a clock having a pulse width of about 1/256 relative to the pulse width of the basic clock may be used in a predetermined delay circuit or analog PLL circuit, for example. Therefore, this RET process is a process that is easily affected by fluctuations in power supply voltage and noise.
また、画像読み取り処理では、所定のライン同期信号に同期してライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗るとライン単位での画像データに乱れを生じることが知られている。特開2003−46766号公報(特許文献2)に示される画像読み取り処理装置は、ライン単位で画像データを転送する際、ライン同期信号のノイズを除去することにより、信号のずれや欠落を補正することができる。すなわち、ライン同期信号に同期して画像データ転送を行うこの従来の画像読み取り処理装置は、ライン同期信号を無効とするマスク信号幅生成手段からの出力信号とライン同期信号との論理積演算を行うことにより、有効ライン同期信号を生成する。この構成により、ライン同期信号のノイズ、ずれ、または欠落を補正することができる。 In the image reading process, when image data read for each line in synchronization with a predetermined line synchronization signal is transferred line by line, if the line synchronization signal has noise, the image data in line unit is disturbed. It is known. The image reading processing apparatus disclosed in Japanese Patent Application Laid-Open No. 2003-46766 (Patent Document 2) corrects a signal shift or omission by removing noise of a line synchronization signal when transferring image data in line units. be able to. That is, this conventional image reading processing apparatus that transfers image data in synchronization with a line synchronization signal performs an AND operation between an output signal from a mask signal width generation unit that invalidates the line synchronization signal and the line synchronization signal. As a result, an effective line synchronization signal is generated. With this configuration, it is possible to correct noise, shift, or omission of the line synchronization signal.
さらに、特開平10−181094号公報(特許文献3)に示されるレーザ走査記録装置は、レーザ走査のタイミングに合わせて画像データを処理する際、ポリゴンミラーの反射率ばらつきによる描画むら、レーザ光の検出ミスによるレーザダイオード破損を防ぐことができる。すなわち、この従来のレーザ走査記録装置は、レーザダイオードからのレーザ光強度を検出することにより発光出力を制御する第1の発光出力制御手段と、ポリゴンミラーで反射されたレーザ光強度を検出することにより発光出力を制御する第2の発光出力制御手段とを備え、これらを切り替えて自動出力制御(APC:Auto Power Control)を行うことにより、ポリゴンミラーの反射率ばらつきを抑制し、高品質の描画を実現することができるとともに、レーザ光の検出ミスによるレーザダイオード破損を防止することができる。
しかしながら、特開平10−11963号公報(特許文献1)に示される従来のDRAMリフレッシュ制御方法では、DRAMリフレッシュによる電源の電圧変動やノイズの発生が抑制されるが、依然としてDRAMリフレッシュ時には電源の電圧変動やノイズが発生する。 However, in the conventional DRAM refresh control method disclosed in Japanese Patent Application Laid-Open No. 10-11963 (Patent Document 1), power supply voltage fluctuations and noise generation due to DRAM refresh are suppressed. And noise.
また、特開2003−46766号公報(特許文献2)に示される従来の画像読み取り処理装置では、ライン単位で画像データを処理する際には、前述したライン同期信号のノイズによるずれや欠落を補正することが可能となるが、画像データ処理中には、電源の電圧変動やノイズによるライン同期信号および画像データへの影響を防ぐことができない。 Further, in the conventional image reading processing apparatus disclosed in Japanese Patent Application Laid-Open No. 2003-46766 (Patent Document 2), when the image data is processed in units of lines, the above-described shift or omission due to noise in the line synchronization signal is corrected. However, during the image data processing, it is not possible to prevent the influence of the power supply voltage fluctuation and noise on the line synchronization signal and the image data.
さらに、特開平10−181094号公報(特許文献3)では、描画前のレーザ光強度およびポリゴンミラーからの反射光強度を検出することで、ポリゴンミラーの反射率ばらつきによる画像データの乱れを防ぐことはできるが、描画処理中に電源の電圧変動やノイズが発生した場合はレーザ光の位相ずれや強度ばらつきは依然として起こり易く、またこのことにより画像データの乱れを生じる恐れがある。 Further, in Japanese Patent Laid-Open No. 10-181094 (Patent Document 3), by detecting the laser light intensity before drawing and the reflected light intensity from the polygon mirror, disturbance of image data due to variations in the reflectance of the polygon mirror is prevented. However, if a voltage fluctuation or noise of the power source occurs during the drawing process, the phase shift or intensity variation of the laser beam still tends to occur, and this may cause the image data to be disturbed.
以上の問題点について、ここではDRAMリフレッシュによるノイズの影響について一般的な従来の画像処理装置を例として、図14および図15を参照し以下に詳しく説明する。 With respect to the above problems, the influence of noise caused by DRAM refresh will be described in detail below with reference to FIG. 14 and FIG. 15 as an example of a general conventional image processing apparatus.
図14は、DRAMリフレッシュによるノイズの影響に関連する従来の画像処理装置の構成を示すブロック図である。この画像処理装置の一部は、1つ以上のDRAM91と、このDRAM91に所定のリフレッシュ信号RASを与えるメモリコントローラ92と、受け取った画像データを処理して出力する画像処理部93とを備える。
FIG. 14 is a block diagram showing the configuration of a conventional image processing apparatus related to the influence of noise caused by DRAM refresh. A part of the image processing apparatus includes one or
メモリコントローラ92は、受け取った基本クロックCLKを計数し、その計数結果を示すリフレッシュカウント信号COUNTを生成するリフレッシュカウンタ921と、リフレッシュカウント信号COUNTが所定値を示すときにリフレッシュ信号RASを生成しDRAM91に与えるリフレッシュ制御回路922とを含む。
The
画像処理部93は、受け取った基本クロックCLKをカウントすることにより所定のタイミング信号HSYNCを生成するタイミング信号生成回路931と、このタイミング信号HSYNCに同期して画像データを処理する画像データ処理回路932とを含む。
The
ここで、DRAM91のリフレッシュはリフレッシュ信号RASに同期して実行されるため、タイミング信号HSYNCに同期して実行される画像データ処理とは非同期の関係にある。したがって、画像データ処理中であっても、DRAMリフレッシュが実行されれば、タイミング信号および画像データはDRAMリフレッシュによる電源の電圧変動やノイズの影響を受け易い。
Here, since refresh of the
図15は、図14に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なお、ここでは、図15(b)に示されるタイミング信号HSYNCおよび図15(d)に示されるリフレッシュ信号RASは、LOWレベルでアクティブとなる信号であるものとして説明する。また、リフレッシュカウンタ921は、図15(a)に示される基本クロックCLKに基づき、0からk(kは所定の自然数)までを繰り返し計数してその計数結果を図15(c)に示されるリフレッシュカウント信号COUNTとして出力する。リフレッシュ制御回路922は、このリフレッシュカウント信号が0(COUNT=0)となった場合にリフレッシュ信号RASを出力し、DRAM91がリフレッシュされる。
FIG. 15 is a timing chart of various signals showing operations in the image processing apparatus shown in FIG. Here, it is assumed that the timing signal HSYNC shown in FIG. 15B and the refresh signal RAS shown in FIG. 15D are signals that become active at the LOW level. Further, the
図15に示されるように、リフレッシュ信号RASがアクティブ(LOW)となってからαクロックの期間にDRAMリフレッシュが実行されるため、この期間中は図15(e)に示されるリフレッシュによる電源の電圧変動やノイズが発生する。このリフレッシュ信号RASにより、上記αクロックの間、DRAM91ではリフレッシュ実行のためにその入力が受け付けられない。また、タイミング信号HSYNCは、所定期間アクティブ(LOW)となりその後に所定期間非アクティブ(HIGH)となる変化を一定周期で繰り返す。
As shown in FIG. 15, since the DRAM refresh is executed during the α clock period after the refresh signal RAS becomes active (LOW), the voltage of the power supply by the refresh shown in FIG. Variation and noise occur. Due to the refresh signal RAS, the
また、タイミング信号HSYNCがアクティブ(LOW)の状態であるとき、リフレッシュ信号RASのアクティブ期間R2によるリフレッシュ動作が発生するため、タイミング信号HSYNCおよび画像データは、上記リフレッシュ動作による電源の電圧変動やノイズの影響が出易くなる。 Further, when the timing signal HSYNC is active (LOW), a refresh operation occurs during the active period R2 of the refresh signal RAS. Therefore, the timing signal HSYNC and the image data are subject to fluctuations in power supply voltage and noise caused by the refresh operation. The effect is likely to come out.
そこで本発明は、画像データを処理する際、当該画像データ処理を同期させるタイミング信号および画像データが受ける、DRAMなどのメモリに対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断するタイミング信号生成回路およびそれを備えた画像処理装置を提供することを目的とする。 Accordingly, the present invention provides a timing signal that synchronizes the image data processing when processing the image data and a timing signal generation that suppresses or cuts off the influence of power supply voltage fluctuations and noise caused by refresh on the memory such as DRAM. It is an object to provide a circuit and an image processing apparatus including the circuit.
第1の発明は、所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラ、および外部から受け取った画像データの処理を所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間中アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えることを特徴とする。
According to a first aspect of the present invention, one or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal, and received from the outside Provided in an image processing apparatus having an image data processing circuit that performs processing of image data in synchronization with a predetermined timing signal, the timing signal to be given to the image data processing circuit by counting a predetermined clock A timing signal generation circuit for generating,
The control signal that is active during a predetermined period in which the output of the refresh signal is stopped in synchronization with the timing signal is generated, and the control signal is supplied to the memory controller.
第2の発明は、第1の発明において、
前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
According to a second invention, in the first invention,
The control signal that is active during a period in which the timing signal is active is generated.
第3の発明は、第1の発明において、
前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
According to a third invention, in the first invention,
The control signal that is active during a period in which the image data processing is performed by the image data processing circuit is generated based on the timing signal.
第4の発明は、第1の発明において、
外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
According to a fourth invention, in the first invention,
Together in synchronization with the synchronizing signal supplied from outside to generate the timing signal, before Symbol timing signal and generating said control signal as a period in the active to be active.
第5の発明は、第1または第4の発明において、
外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク用イネーブル信号を生成し、前記マスク用イネーブル信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
According to a fifth invention, in the first or fourth invention,
Synchronizing signal supplied from outside to generate a mask enable signal which is a long predetermined period of time the active from the period including the period during which the active enable signal the mask synchronized to the synchronization signal only during the period which becomes active And generating the control signal that is active during a period in which the mask signal is active.
第6の発明は、第1から第5までの発明において、
前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
A sixth invention is the first to fifth inventions,
Generating the control signal that is active during a period that includes a period in which the timing signal is active and a period immediately before the period, and that is longer than a period necessary for refreshing the memory circuit. It is characterized by.
第7の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路と、
、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えるタイミング信号生成回路と
を備えることを特徴とする。
A seventh invention is an image processing apparatus for performing predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be supplied to the image data processing circuit is generated by counting a predetermined clock, and the control signal that is active for a predetermined period of time is stopped in synchronization with the timing signal. And a timing signal generation circuit for generating and supplying the control signal to the memory controller.
第8の発明は、第7の発明において、
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
In an eighth aspect based on the seventh aspect,
The timing signal generation circuit generates the control signal that is active during a period in which the timing signal is active.
第9の発明は、第7の発明において、
前記タイミング信号生成回路は、前記タイミング信号に基づき、前記画像データ処理回路により前記画像データの処理が行われる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
According to a ninth invention, in the seventh invention,
The timing signal generation circuit generates the control signal that is active during a period in which the image data processing circuit performs processing of the image data, based on the timing signal.
第10の発明は、第7の発明において、
前記タイミング信号生成回路は、外部から与えられる同期信号に同期して前記タイミング信号を生成するとともに、前記タイミング信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
In a tenth aspect based on the seventh aspect,
The timing signal generating circuit is adapted to generate the timing signal in synchronization with the synchronizing signal provided from the outside, before Symbol timing signal and generating said control signal as a period in the active to be active.
第11の発明は、第7または第10の発明において、
前記タイミング信号生成回路は、外部から与えられる同期信号がアクティブとなる期間を含む当該期間より長い所定の期間アクティブとなるマスク信号を生成し、前記マスク信号がアクティブとなる期間中にのみ前記同期信号に同期してアクティブとなる前記タイミング信号を生成するとともに、前記マスク信号がアクティブとなる期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
In an eleventh aspect based on the seventh or tenth aspect,
The timing signal generation circuit generates a mask signal that is active for a predetermined period longer than a period in which a synchronization signal applied from the outside is active, and the synchronization signal is generated only during a period in which the mask signal is active. The timing signal that becomes active in synchronization with the control signal is generated, and the control signal that is active during a period in which the mask signal is active is generated.
第12の発明は、第7から第11までの発明において、
前記タイミング信号生成回路は、前記タイミング信号がアクティブとなる期間と当該期間の直前の期間とを含む期間であって、前記記憶回路のリフレッシュがなされるために必要な期間以上の期間中アクティブとなる前記コントロール信号を生成することを特徴とする。
The twelfth invention is the seventh to eleventh invention,
The timing signal generation circuit is a period including a period in which the timing signal is active and a period immediately before the period, and is active during a period longer than a period necessary for the memory circuit to be refreshed. The control signal is generated.
第13の発明は、第7の発明において、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記リフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合
、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする。
In a thirteenth aspect based on the seventh aspect,
The memory controller is
A refresh counter for counting the clock;
A refresh control circuit that generates the refresh signal when the count result of the refresh counter is a predetermined numerical value,
When the refresh counter receives the active control signal, the refresh counter temporarily stops counting after counting until the count result becomes a value immediately before the value.
第14の発明は、第7の発明において、
前記記憶回路は、順にリフレッシュがなされる1からm番目(mは2以上の整数)までの記憶領域を有し、
前記メモリコントローラは、
前記クロックを計数する第1のリフレッシュカウンタと、
前記第1のリフレッシュカウンタの計数結果が所定の数値となる毎に、1からmまでの範囲で順に計数した結果をカウンタ値として出力する第2のリフレッシュカウンタと、
前記第2のリフレッシュカウンタの前記カウンタ値に対応した記憶領域に与えられるべきリフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記第1のリフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする。
In a seventeenth aspect based on the seventh aspect,
The storage circuit has 1 to m-th storage areas (m is an integer equal to or greater than 2) that are sequentially refreshed,
The memory controller is
A first refresh counter for counting the clock;
A second refresh counter that outputs, as a counter value, a result of counting in order from 1 to m each time the counting result of the first refresh counter reaches a predetermined value;
A refresh control circuit for generating a refresh signal to be applied to a storage area corresponding to the counter value of the second refresh counter;
When the first refresh counter receives the active control signal, the first refresh counter temporarily stops counting after counting until the counting result is a numerical value immediately before the numerical value.
第15の発明は、所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路、前記リフレッシュ信号を出力するメモリコントローラ、および外部から連続的に受け取った画像データの処理を前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して行う画像データ処理回路を備える画像処理装置に備えられており、所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するタイミング信号生成回路であって、
前記タイミング信号に同期した所定の信号が前記メモリコントローラに与えられることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させることを特徴とする。
According to a fifteenth aspect of the present invention, one or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal, and processing of image data continuously received from the outside are allowed to have a maximum allowable refresh cycle. The timing signal to be provided to the image data processing circuit is provided in an image processing apparatus including an image data processing circuit that performs in synchronization with a predetermined timing signal having the following cycle. A timing signal generation circuit for generating,
A predetermined signal synchronized with the timing signal is given to the memory controller, so that the memory controller outputs a refresh signal synchronized with the timing signal.
第16の発明は、第15の発明において、
前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする。
In a fifteenth aspect based on the fifteenth aspect,
And a delay unit configured to output a signal obtained by delaying the timing signal by a predetermined number of clocks as the predetermined signal.
第17の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して外部から連続的に受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備えることを特徴とする。
A seventeenth aspect of the invention is an image processing apparatus that performs predetermined processing on image data received from the outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data continuously received from the outside in synchronization with a predetermined timing signal having a cycle equal to or less than the maximum allowable cycle of the refresh ;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. And a timing signal generation circuit for outputting a refresh signal synchronized with the signal.
第18の発明は、第17の発明において、
前記タイミング信号生成回路は、前記所定の信号として前記タイミング信号を所定のクロック数だけ遅延させた信号を出力する遅延部を含むことを特徴とする。
In an eighteenth aspect based on the seventeenth aspect,
The timing signal generation circuit includes a delay unit that outputs a signal obtained by delaying the timing signal by a predetermined number of clocks as the predetermined signal.
第19の発明は、第17または第18の発明において、
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記タイミング信号が非アクティブになった後であってかつ前記画像データ処理回路における前記画像データの処理が開始される前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする。
In a nineteenth aspect based on the seventeenth or eighteenth aspect,
The timing signal generation circuit is synchronized with the timing signal, and after the timing signal has become inactive and within a period before the processing of the image data in the image data processing circuit is started. A refresh signal is output to the memory controller.
第20の発明は、第17または第18の発明において、
前記タイミング信号生成回路は、前記タイミング信号に同期し、前記画像データ処理回路における前記画像データの処理が終了した後であってかつ前記タイミング信号がアクティブになる前までの期間内に前記リフレッシュ信号を前記メモリコントローラに出力させることを特徴とする。
In a twentieth invention according to the seventeenth or eighteenth invention,
The timing signal generation circuit synchronizes with the timing signal and outputs the refresh signal within a period after the processing of the image data in the image data processing circuit and before the timing signal becomes active. The memory controller outputs the data.
第21の発明は、外部から受け取った画像データに対して所定の処理を行う画像処理装置であって、
所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備え、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力するか、または前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するか選択的に切り換えるマルチプレクサと
を含むことを特徴とする。
A twenty-first invention is an image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. A timing signal generation circuit for outputting a refresh signal synchronized with
With
The memory controller is
A refresh counter for counting the clock;
A multiplexer that selectively switches whether to output the refresh signal when the count result of the refresh counter is a predetermined numerical value or to output the refresh signal that is a predetermined signal synchronized with the timing signal. It is characterized by.
第22の発明は、第21の発明において、
前記タイミング信号生成回路は、外部から受け取った所定のイネーブル信号がアクティブである期間内に前記タイミング信号を前記画像データ処理回路に与え、前記イネーブル信号が非アクティブである期間には前記タイミング信号を前記画像データ処理回路に与えることを停止し、
前記マルチプレクサは、前記イネーブル信号が非アクティブである期間、前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力し、前記イネーブル信号がアクティブである期間、前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するよう切り換えることを特徴とする。
According to a twenty-second aspect, in the twenty-first aspect,
The timing signal generation circuit applies the timing signal to the image data processing circuit within a period in which a predetermined enable signal received from the outside is active, and outputs the timing signal in the period in which the enable signal is inactive. Stop giving to the image data processing circuit,
The multiplexer outputs the refresh signal when the count result of the refresh counter is a predetermined numerical value while the enable signal is inactive, and is synchronized with the timing signal while the enable signal is active Switching is performed to output the refresh signal which is a predetermined signal.
第23の発明は、第7または第17の発明において、
前記画像データ処理回路は、画像読み取り処理回路であることを特徴とする。
In a twenty-third invention, in the seventh or seventeenth invention,
The image data processing circuit is an image reading processing circuit.
第24の発明は、第7または第17の発明において、
前記画像データ処理回路は、解像度向上技術(RET:Resolution Enhancement Technology)処理回路であることを特徴とする。
In a twenty-fourth aspect based on the seventh or seventeenth aspect,
The image data processing circuit is a resolution enhancement technology (RET) processing circuit.
第25の発明は、第7または第17の発明において、
前記画像データ処理回路は、レーザ走査記録処理回路であることを特徴とする。
In a twenty-fifth aspect based on the seventh or seventeenth aspect,
The image data processing circuit is a laser scanning recording processing circuit.
第1の発明によれば、タイミング信号に同期して所定の期間リフレッシュ信号の出力を停止させる所定の期間アクティブとなるコントロール信号が生成され、このコントロール信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the first aspect of the present invention, the control signal that is active for a predetermined period of time that stops outputting the refresh signal for a predetermined period in synchronization with the timing signal is generated, and the timing signal and the refresh operation are overlapped by this control signal. Therefore, when image data is processed, it is possible to suppress or block the influence of power supply voltage fluctuation and noise caused by memory refresh, which are received by a timing signal for synchronizing the image data processing.
第2の発明によれば、タイミング信号がアクティブとなる期間中アクティブとなるコントロール信号が生成されるので、タイミング信号に対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the second aspect, since the control signal that is active during the period in which the timing signal is active is generated, it is possible to suppress or block the influence of power supply voltage fluctuations and noise caused by the refresh on the timing signal.
第3の発明によれば、画像データの処理が行われる期間中アクティブとなるコントロール信号が生成され、当該画像データの処理期間中はリフレッシュ動作が実行されないので、画像データに対するリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the third aspect of the present invention, the control signal that is active during the processing of the image data is generated, and the refresh operation is not executed during the processing period of the image data. And the influence of noise can be suppressed or blocked.
第4の発明によれば、外部から与えられる同期信号に同期して生成されるタイミング信号がアクティブとなる期間中アクティブとなるコントロール信号が生成されるので、同期信号が装置外部から与えられる場合であっても、正確なタイミングでコントロール信号を出力することができる。 According to the fourth aspect of the invention, since the control signal that is active during the period in which the timing signal generated in synchronization with the synchronization signal given from the outside is active, the synchronization signal is given from outside the device. Even if it exists, a control signal can be output at an accurate timing .
第5の発明によれば、マスク用イネーブル信号がアクティブとなる期間中にのみ同期信号に同期してタイミング信号が生成されるので、マスク用イネーブル信号が非アクティブとなる期間に発生した同期信号に含まれるノイズを除去したタイミング信号を生成することができる。また、マスク用イネーブル信号がアクティブとなる期間中アクティブとなるコントロール信号が生成され、このコントロール信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができるので、マスク用イネーブル信号が受けることにより、その結果として画像処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the fifth invention, since the enable signal for the mask timing signal in synchronization with only the synchronizing signal during the period in which the active is generated, the synchronizing signal enable signal for the mask is generated in the period in which the inactive A timing signal from which the contained noise is removed can be generated. The control signals enable signal mask is a period during the active to be activated is created, it is possible to avoid the overlap of the timing signal and the refresh operation by the control signal, by the enable signal for the mask is subjected, As a result, it is possible to suppress or block the influence of power supply voltage fluctuation and noise caused by memory refresh, which are received by the timing signal for synchronizing image processing.
第6の発明によれば、タイミング信号がアクティブとなる期間とその直前の期間とを含む期間において、リフレッシュに必要な期間以上の期間中アクティブとなるコントロール信号が生成されるので、タイミング信号とリフレッシュ動作とのオーバーラップを確実に避けることができ、かつタイミング信号が非アクティブとなる時点の直後にリフレッシュ動作を行うことが可能となる。 According to the sixth aspect of the invention, the control signal that is active during the period longer than the period required for the refresh is generated in the period including the period in which the timing signal is active and the period immediately before it. The overlap with the operation can be surely avoided, and the refresh operation can be performed immediately after the timing signal becomes inactive.
第7の発明によれば、第1の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the seventh aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the first aspect.
第8の発明によれば、第2の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the eighth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the second aspect.
第9の発明によれば、第3の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the ninth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the third aspect.
第10の発明によれば、第4の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the tenth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the fourth aspect.
第11の発明によれば、第5の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the eleventh aspect, it is possible to realize an image processing apparatus that exhibits the same effects as the fifth aspect.
第12の発明によれば、第6の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the twelfth aspect, it is possible to realize an image processing apparatus that achieves the same effects as the sixth aspect.
第13の発明によれば、リフレッシュカウンタがコントロール信号を受け取ると、計数結果が所定数値の直前の数値となるまで計数した後に計数を一時的に停止する構成であるので、簡易なメモリコントローラの構成で、タイミング信号とリフレッシュ動作とのオーバーラップを避けることができ、かつリフレッシュカウンタの計数が再開される時点の直後にリフレッシュ動作を行うことが可能となる。 According to the thirteenth invention, when the refresh counter receives the control signal, the count is temporarily stopped after counting until the count result reaches a value immediately before the predetermined value. Thus, the overlap between the timing signal and the refresh operation can be avoided, and the refresh operation can be performed immediately after the point where the refresh counter is restarted.
第14の発明によれば、記憶回路における1からm番目までの記憶領域に対して順になされる各リフレッシュ動作期間中にタイミング信号が同時にアクティブとなるオーバーラップを防ぐことができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、全ての記憶領域に対してなされるリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができ、かつ第1のリフレッシュカウンタの計数が再開される時点の直後にリフレッシュ動作を行うことが可能となる。 According to the fourteenth aspect, it is possible to prevent overlap in which the timing signal becomes active simultaneously during each refresh operation period sequentially performed on the 1st to m-th storage areas in the storage circuit. When processing, the timing signal for synchronizing the image data processing can suppress or block the influence of power supply voltage fluctuation and noise caused by refresh performed on all storage areas, and the first refresh counter It is possible to perform a refresh operation immediately after the time when the counting is resumed.
第15の発明によれば、リフレッシュの許容最大周期以下の周期を有するタイミング信号に同期した所定の信号がメモリコントローラに与えられることにより、タイミング信号に同期したリフレッシュ信号を出力させるので、第1の発明の場合と同様に、この信号によりタイミング信号とリフレッシュ動作とのオーバーラップを避けることができ、画像データを連続的に処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
According to the fifteenth aspect of the invention, the refresh signal synchronized with the timing signal is output by providing the memory controller with a predetermined signal synchronized with the timing signal having a period equal to or less than the maximum allowable refresh period . As in the case of the invention, this signal can avoid the overlap between the timing signal and the refresh operation, and when processing image data continuously, the timing signal for synchronizing the image data processing is received by memory refresh. It is possible to suppress or block the influence of power supply voltage fluctuation and noise.
第16の発明によれば、遅延部によりタイミング信号を所定のクロック数だけ遅延させた信号がメモリコントローラに与えられるので、例えば第1の発明において必要とされるようなコントロール信号を生成する必要がなくなり、簡易な構成で、タイミング信号とリフレッシュ動作とのオーバーラップを避けることができる。 According to the sixteenth aspect of the invention, a signal obtained by delaying the timing signal by a predetermined number of clocks is provided to the memory controller by the delay unit. Therefore, for example, it is necessary to generate a control signal as required in the first aspect of the invention. The overlap between the timing signal and the refresh operation can be avoided with a simple configuration.
第17の発明によれば、第15の発明と同様の効果を奏する画像処理装置を実現することができる。 According to the seventeenth aspect, it is possible to realize an image processing apparatus that exhibits the same effect as the fifteenth aspect.
第18の発明によれば、第16の発明と同様の効果を奏する画像処理装置を実現することができる。また、メモリコントローラの構成も簡単にすることができ、例えば第13の発明において必要とされるようなリフレッシュカウンタをここでは省略することができる。 According to the eighteenth aspect, an image processing apparatus that achieves the same effect as that of the sixteenth aspect can be realized. Also, the configuration of the memory controller can be simplified, and for example, a refresh counter as required in the thirteenth aspect can be omitted here.
第19の発明によれば、タイミング信号が非アクティブになった後であってかつ画像データの処理が開始される前までの期間内にリフレッシュ信号が出力されるので、タイミング信号および画像データとリフレッシュ動作とのオーバーラップを避けることができる。 According to the nineteenth aspect, since the refresh signal is output within a period after the timing signal becomes inactive and before the processing of the image data is started, the timing signal and the image data are refreshed. Overlap with movement can be avoided.
第20の発明によれば、画像データの処理が終了した後であってかつタイミング信号がアクティブになる前までの期間内にリフレッシュ信号が出力されるので、第19の発明と同様に、タイミング信号および画像データとリフレッシュ動作とのオーバーラップを避けることができる。 According to the twentieth aspect, since the refresh signal is output within the period after the processing of the image data and before the timing signal becomes active, the timing signal is the same as in the nineteenth aspect. In addition, the overlap between the image data and the refresh operation can be avoided.
第21の発明によれば、マルチプレクサにより、リフレッシュカウンタの計数結果が所定の数値である場合にリフレッシュ信号を出力するか、またはタイミング信号に同期した所定の信号であるリフレッシュ信号を出力するかが適宜選択されるので、タイミング信号に同期した画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間にのみメモリリフレッシュが行われ、画像データ処理が行われない期間には、一切のメモリリフレッシュが行われないという問題を回避し、タイミング信号が所定の期間生成されない場合など、タイミング信号の周期がリフレッシュ周期よりも長い場合にも、必要とされるリフレッシュ回数を満たすようにリフレッシュ動作を行うことができる。 According to the twenty-first aspect, the multiplexer appropriately outputs a refresh signal when the count result of the refresh counter is a predetermined numerical value, or outputs a refresh signal that is a predetermined signal synchronized with the timing signal. Therefore, when image data processing synchronized with the timing signal is performed only during a specific period limited, memory refresh is performed only during the period during which image data processing is performed, and image data processing is not performed. In order to avoid the problem that no memory refresh is performed during the period, even if the timing signal cycle is longer than the refresh cycle, such as when the timing signal is not generated for a predetermined period, the number of refreshes required A refresh operation can be performed so as to satisfy.
第22の発明によれば、マルチプレクサにより、イネーブル信号が非アクティブである期間、リフレッシュカウンタの計数結果が所定の数値である場合にリフレッシュ信号が出力され、イネーブル信号がアクティブである期間、タイミング信号に同期した所定の信号であるリフレッシュ信号が出力されるよう切り換えられるので、例えばタイミング信号に同期した画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間(すなわちイネーブル信号がアクティブとなる期間)にのみメモリリフレッシュが行われ、画像データ処理が行われない期間(すなわちイネーブル信号が非アクティブとなる期間)には、一切のメモリリフレッシュが行われないという問題を回避し、タイミング信号の周期がリフレッシュ周期よりも長い場合にも、必要とされるリフレッシュ回数を満たすようにリフレッシュ動作を行うことができる。 According to the twenty-second aspect, the multiplexer outputs the refresh signal when the enable signal is inactive during the period when the enable signal is inactive, and the timing signal is output during the period when the enable signal is active. Since switching is performed so that a refresh signal, which is a synchronized predetermined signal, is output, for example, when image data processing synchronized with a timing signal is performed only in a limited specific period, a period during which image data processing is performed ( That is, the memory refresh is performed only during the period when the enable signal is active, and no memory refresh is performed during the period when the image data processing is not performed (that is, the period during which the enable signal is inactive). To avoid timing signal cycle Even longer than Gerhard period, it is possible to perform a refresh operation so as to satisfy the number of refreshes needed.
第23の発明によれば、画像データ処理回路が画像読み取り処理回路であるので、周知の画像読み取り装置のように、ライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗ることによりライン単位での画像データに乱れを生じることがなく、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the twenty-third aspect, since the image data processing circuit is an image reading processing circuit, when the image data read for each line is transferred line by line as in a known image reading device, the line synchronization signal is used. Noise does not disturb the image data in units of lines, and when processing image data, the timing signal that synchronizes the image data processing receives the effects of power supply voltage fluctuations and noise caused by memory refresh. Can be suppressed or blocked.
第24の発明によれば、画像データ処理回路が典型的には極めて狭いパルス幅のクロックを使用するRET処理回路であるので、周知のRET処理回路のようにRET処理が行われる画像処理期間の間にメモリリフレッシュがなされることがないことから、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the twenty-fourth invention, since the image data processing circuit is typically a RET processing circuit that uses a clock having an extremely narrow pulse width, the image processing period during which the RET processing is performed as in the known RET processing circuit. Since no memory refresh is performed in the meantime, it is possible to suppress or block the influence of power supply voltage fluctuation and noise due to the memory refresh.
第25の発明によれば、画像データ処理回路がレーザ走査記録処理回路であるので、周知のレーザ走査記録処理回路のようにレーザ光で走査することにより描画が行われる期間である画像処理期間中にメモリリフレッシュがなされることがないことから、メモリリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 According to the twenty-fifth aspect, since the image data processing circuit is a laser scanning recording processing circuit, during the image processing period during which drawing is performed by scanning with laser light as in a known laser scanning recording processing circuit. Since no memory refresh is performed, it is possible to suppress or block the influence of power supply voltage fluctuation and noise due to the memory refresh.
以下、本発明の各実施形態について添付図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
<1. 第1の実施形態>
まず、第1の実施形態に係る画像処理装置について説明する。図1は、本発明の第1の実施形態に係る画像処理装置の構成例を示すブロック図である。
<1. First Embodiment>
First, the image processing apparatus according to the first embodiment will be described. FIG. 1 is a block diagram illustrating a configuration example of an image processing apparatus according to the first embodiment of the present invention.
図1は、第1の実施形態におけるDRAMリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、1つ以上のDRAM11と、このDRAM11に所定の有効リフレッシュ信号RASを与えるメモリコントローラ21と、受け取った画像データを処理して出力する画像処理部31とを備える。
FIG. 1 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the first embodiment. The image processing apparatus includes one or
メモリコントローラ21は、受け取った基本クロックCLKを計数し、その計数結果を示すリフレッシュカウント信号COUNTを生成するリフレッシュカウンタ211と、リフレッシュカウント信号COUNTが所定値を示すときに有効リフレッシュ信号RASを生成しDRAM11に与えるリフレッシュ制御回路212とを含む。
The
画像処理部31は、受け取った基本クロックCLKをカウントすることにより所定のタイミング信号HSYNCを生成するタイミング信号生成回路311と、このタイミング信号HSYNCに同期して画像データを処理する画像データ処理回路312とを含む。
The
ここで、上記タイミング信号生成回路311は、タイミング信号HSYNCを生成するとともに、このタイミング信号HSYNCに同期して、後述する所定の期間がアクティブ(LOW)となるリフレッシュカウント停止信号RCSTOPを生成し、生成されたリフレッシュカウント停止信号RCSTOPをリフレッシュカウンタ211に与える。
Here, the timing
リフレッシュカウンタ211は、受け取った基本クロックCLKを計数することによりその計数結果を示すリフレッシュカウント信号COUNTを生成するとともに、上記タイミング信号生成回路311から受け取ったリフレッシュカウント停止信号RCSTOPがアクティブ(LOW)となる期間中、基本クロックCLKのカウントを停止する。
The
具体的には、このリフレッシュカウンタ211は、バイナリカウンタを含んで構成されており、このバイナリカウンタにおける所定のキャリー信号をリフレッシュカウント信号COUNTとしてリフレッシュ制御回路212に与える構成であってもよいし、周知の構成を有するデコーダを介してリフレッシュカウント信号COUNTをリフレッシュ制御回路212に与える構成であってもよい。
Specifically, the
図2は、このリフレッシュカウンタ211の詳細な構成例を示すブロック図である。このリフレッシュカウンタ211は、16ビットのカウンタ回路2111で構成されており、基本クロックCLKを計数して、計数結果であるカウント値に対応した各ビットC0〜C15を「1」(HIGH)にする。
FIG. 2 is a block diagram showing a detailed configuration example of the
また、リフレッシュカウント信号COUNTは、本明細書では説明の便宜のため計数結果をそのまま含むものとしているが、実際には上記各ビットC0〜C15を受け取るORゲート2112から出力される論理和演算の結果として得られる信号である。すなわち、リフレッシュカウント信号COUNTは、実際には各ビットC0〜C15がすべて「0」(LOW)となった場合のみ「1」(HIGH)となる信号である。
In addition, the refresh count signal COUNT includes the count result as it is for convenience of explanation in this specification, but in reality, the result of the OR operation output from the
さらに、各ビットC0〜C15はNANDゲート2113に与えられ、NANDゲート2113は、これら各ビットC0〜C15の否定論理積演算の結果得られる全ビット信号ALLBITを出力する。したがって、この全ビット信号ALLBITは、各ビットC0〜C15がすべて「1」(HIGH)となったときに「0」(LOW)となる。
Further, each bit C0 to C15 is applied to the
この全ビット信号ALLBITおよびリフレッシュカウント停止信号RCSTOPは、ORゲート2114に入力され、このORゲート2114による論理和演算の結果として得られる出力信号がANDゲート2115に入力される。また、このANDゲート2115には基本クロックCLKが入力されており、その論理積演算の結果として得られる出力信号がカウンタ回路2111のクロック入力端子CKに与えられている。したがって、全ビット信号ALLBITおよびリフレッシュカウント停止信号RCSTOPが同時にアクティブ(LOW)となっている期間に限り、ANDゲート2115に入力される基本クロックCLKがカウンタ回路2111に入力されないことになる。そのため、その期間中、カウンタ回路2111におけるカウント動作が一時的に停止する。
All bit signal ALLBIT and refresh count stop signal RCSTOP are input to OR
以上のように、本来、タイミング信号HSYNCに同期して実行される画像データ処理とは非同期の関係にあるDRAM11のリフレッシュの動作を、当該動作のコントロール信号として機能するフレッシュカウント停止信号RCSTOPにより同期させることが可能となる。したがって、画像データ処理中にDRAMリフレッシュが実行されないようにすることができ、タイミング信号および画像データがDRAMリフレッシュによる電源の電圧変動やノイズの影響を受けないようにすることができる。
As described above, the refresh operation of the
図3は、図1に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なおここでは、図3(b)に示されるタイミング信号HSYNC、図3(e)に示される有効リフレッシュ信号RAS、および図3(c)に示されるリフレッシュカウント停止信号RCSTOPは、LOWレベルでアクティブとなる信号であるものとして説明する。また、リフレッシュカウンタ211は、図3(a)に示される基本クロックCLKに基づき、0からk(kは所定の自然数)までを繰り返し計数してその計数結果を図3(d)に示されるリフレッシュカウント信号COUNTとして出力する。リフレッシュ制御回路212は、このリフレッシュカウント信号の内容が0(COUNT=0)となった場合に有効リフレッシュ信号RASを出力し、DRAM11がリフレッシュされる。
FIG. 3 is a timing chart of various signals showing operations in the image processing apparatus shown in FIG. Here, the timing signal HSYNC shown in FIG. 3B, the effective refresh signal RAS shown in FIG. 3E, and the refresh count stop signal RCSTOP shown in FIG. 3C are active at the LOW level. It is assumed that the signal is The
図3に示されるように、有効リフレッシュ信号RASがアクティブ(LOW)となってからαクロックの間にDRAMリフレッシュが実行されるため、この間はリフレッシュによる電源の電圧変動やノイズが発生する。この有効リフレッシュ信号RASにより、上記αクロックの間、DRAM11ではリフレッシュ実行のためにその入力が受け付けられない。また、タイミング信号HSYNCは、所定期間アクティブ(LOW)となりその後に所定期間非アクティブ(HIGH)となる変化を一定周期で繰り返す。このタイミング信号HSYNCは、外部から受け取った基本クロックCLKを所定数カウントするカウンタにより上記周期を有するよう生成されるので、アクティブになる時点および非アクティブになる時点は予め定められることになる。
As shown in FIG. 3, since DRAM refresh is executed during the α clock after the valid refresh signal RAS becomes active (LOW), voltage fluctuations and noise due to refresh occur during this period. Due to the effective refresh signal RAS, the
まず、画像処理部31において画像データ処理が行われる場合、タイミング信号生成回路311により生成されたタイミング信号HSYNCは、画像データ処理回路312へ送られ、リフレッシュカウント停止信号RCSTOPは、リフレッシュカウンタ211へ送られる。リフレッシュカウンタ211は、このリフレッシュカウント停止信号RCSTOPがアクティブ(LOW)となると、あらかじめ定められた所定数であるk回までクロックをカウントする動作を行い、このリフレッシュカウント停止信号RCSTOPがアクティブ(LOW)である期間中、カウント動作を停止する。このことにより、リフレッシュカウント停止信号RCSTOPがアクティブ(LOW)である期間中、有効リフレッシュ信号RASは非アクティブ(HIGH)の状態を維持するので、DRAM11がリフレッシュされることがなく、かつカウント動作が再開されると直後にリフレッシュカウント信号の内容が0となるため、直ちに有効リフレッシュ信号RASを出力してDRAM11をリフレッシュすることができる。
First, when image data processing is performed in the
なお、上記リフレッシュカウント停止信号RCSTOPがアクティブ(LOW)である期間は、DRAM11がリフレッシュされる期間であるαクロックよりも、タイミング信号HSYNCのアクティブ期間である1クロック分だけ大きい(α+1)クロック分の期間であり、リフレッシュカウント停止信号RCSTOPの立ち上がり時点とタイミング信号HSYNCの立ち上がり時点とが一致していることが好ましい。そうすれば、リフレッシュ動作期間(有効リフレッシュ信号RASがアクティブ(LOW)となってからαクロックの間)において、タイミング信号HSYNCが同時にアクティブとなる、いわゆるオーバーラップを防ぐことができ、かつタイミング信号HSYNCが非アクティブとなるその立ち上がり時点の直後にリフレッシュ動作を行うことが可能となる。
Note that the period during which the refresh count stop signal RCSTOP is active (LOW) is (α + 1) clocks larger than the α clock, which is the period during which the
その後、リフレッシュカウント信号RCSTOPが非アクティブ(HIGH)となると、リフレッシュカウンタ211は、0からクロックをカウントする動作を再開し、このことにより有効リフレッシュ信号RASがアクティブ(LOW)になり、その結果DRAM11がリフレッシュされる。この再びアクティブとなる期間は、図3(e)に示すR2の区間である。
After that, when the refresh count signal RCSTOP becomes inactive (HIGH), the
ここで、リフレッシュカウント停止信号RCSTOPをリフレッシュ制御回路212に与え、リフレッシュ制御回路212により有効リフレッシュ信号RASを無効とすることで、DRAM11のリフレッシュを停止する構成も考えられる。この構成においても、リフレッシュカウント停止信号RCSTOPをタイミング信号HSYNCよりαクロックだけ先にアクティブ(LOW)となるように設定することにより、上記オーバーラップを防ぐことができる。
Here, a configuration is also conceivable in which the refresh of the
<2. 第2の実施形態>
図4は、第2の実施形態におけるDRAMリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第1の実施形態の場合とほぼ同様に、1つ以上のDRAM12と、このDRAM12に所定の有効リフレッシュ信号RASを与えるメモリコントローラ22と、受け取った画像データを処理して出力する画像処理部32とを備えており、上記メモリコントローラ22は、リフレッシュカウンタ221と、リフレッシュ制御回路222とを含み、上記画像処理部32は、タイミング信号生成回路321と、画像データ処理回路322とを含む。これらの構成要素は、第1の実施形態の構成要素とほぼ同様であるので詳しい説明は省略する。
<2. Second Embodiment>
FIG. 4 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the second embodiment. As in the case of the first embodiment, the present image processing apparatus processes one or
しかし、第1の実施形態の場合とは異なり、タイミング信号生成回路321は、基本クロックCLKおよび装置外部に設けられる同期回路500により生成されたタイミング信号HSYNC1に基づき、このタイミング信号HSYNC1に同期したタイミング信号HSYNC2と、リフレッシュカウント停止信号RCSTOPとを生成する。
However, unlike the case of the first embodiment, the timing
図5は、図4に示す画像処理装置における動作を示す各種信号のタイミングチャートである。なおここでは、図5(b)に示されるタイミング信号HSYNC1、図5(d)に示されるタイミング信号HSYNC2、図5(e)に示されるリフレッシュカウント停止信号RCSTOP、および図5(g)に示される有効リフレッシュ信号RASは、LOWレベルでアクティブとなる信号であるものとして説明する。 FIG. 5 is a timing chart of various signals showing operations in the image processing apparatus shown in FIG. Here, the timing signal HSYNC1 shown in FIG. 5B, the timing signal HSYNC2 shown in FIG. 5D, the refresh count stop signal RCSTOP shown in FIG. 5E, and the timing signal HSYNC shown in FIG. In the following description, it is assumed that the valid refresh signal RAS is a signal that becomes active at the LOW level.
ここで、図5(c)に示されるマスク信号MASKは、タイミング信号生成回路321の内部で生成される信号であり、このマスク信号MASKがアクティブ(HIGH)であるβクロックの期間中、タイミング信号生成回路321は装置外部の同期回路500から受け取ったタイミング信号HSYNC1をマスクする。すなわち、タイミング信号生成回路321は、タイミング信号HSYNC1がアクティブ(LOW)となる期間を含むように、当該期間よりも所定期間だけ長いβクロックの期間アクティブ(HIGH)となるマスク信号MASKを生成する。
Here, the mask signal MASK shown in FIG. 5C is a signal generated inside the timing
このようなマスク信号MASKを生成するためのタイミング信号生成回路321内における具体的な回路は、各種の構成が考えられるが、例えば特開2003−46766号公報(特許文献2)に開示されているように、基本クロックCLKを計数し、タイミング信号HSYNC1の立ち上がり時点でリセットされる同期リセットカウンタと、タイミング信号HSYNC1の周期から上記βが差し引かれた値を記憶するレジスタと、カウンタの計数結果とレジスタの値を比較し計数結果がレジスタの値以上であるときにアクティブとなる信号を出力する比較回路とにより容易に構成することができる。この比較回路から出力される信号がマスク信号MASKであり、このマスク信号MASKと論理反転されたタイミング信号HSYNC1とがタイミング信号生成回路321に含まれるNANDゲート(否定論理積回路)に入力される。このNANDゲートから出力される信号がタイミング信号HSYNC2であり、結果として装置外部の同期回路500から受け取ったタイミング信号HSYNC1は、マスク信号MASKがアクティブ(HIGH)となる期間(βクロックの期間)のみ、タイミング信号HSYNC2としてそのまま出力される。この構成により、マスク信号MASKが非アクティブ(LOW)となる期間に発生したノイズを除去することができる。
Various configurations of a specific circuit in the timing
また、上記特開2003−46766号公報(特許文献2)に開示されているように、タイミング信号HSYNC1のずれ量を計測し、計測されたずれ量を画像処理部32に与えることにより、タイミング信号HSYNC1のノイズによるずれや欠落を補正することも可能となる。
Further, as disclosed in Japanese Patent Laid-Open No. 2003-46766 (Patent Document 2), the amount of deviation of the timing signal HSYNC1 is measured, and the measured amount of deviation is given to the
ここで、本実施形態におけるタイミング信号生成回路321の詳細な構成例について説明する。図6は、タイミング信号生成回路321の詳細な構成例を示すブロック図である。このタイミング信号生成回路321に含まれるカウンタ回路3215は、そのクロック入力端子CKにおいて受け取られる基本クロックCLKのクロック数を計数し、その計数結果であるカウント値をカウンタ出力端子から第1から第3までの比較器3211〜3213に与える。
Here, a detailed configuration example of the timing
タイミングデータ指示部3214は、タイミング信号HSYNC1の周期から上記βが差し引かれた第1のタイミングデータ値と、タイミング信号HSYNC1の周期から上記(α+β)が差し引かれた第2のタイミングデータ値を記憶し、第2のタイミングデータ値を第1の比較器3211に与え、第1のタイミング値を第2の比較器3212に与える。また、タイミングデータ指示部3214は、カウンタ値が正常である場合の上限値を記憶しており、この上限値を第3の比較器3213に与える。
The timing
なお、タイミングデータ指示部3214は、上記タイミング信号HSYNC1の周期は予め定められた値として記憶していてもよいし、上記タイミング信号HSYNC1を受け取り、その周期を適宜検出することにより得られる値から予測される次の周期を上記タイミング信号HSYNC1の周期として記憶してもよい。そうすれば、タイミング信号HSYNC1が装置外部に設けられる同期回路500により生成される本実施形態の場合であっても、正確なタイミングでリフレッシュカウント停止信号RCSTOPを出力することができる。特に、上記周期を適宜検出する構成では、上記タイミング信号HSYNC1の周期が変化しても、その変化に応じた正確なタイミングでリフレッシュカウント停止信号RCSTOPを出力することができる。
Note that the timing
第1の比較器3211は、カウンタ回路3215のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部3214から受け取った第2のタイミングデータ値とを比較し、上記カウント値が第2のタイミングデータ値以上である場合にアクティブ(LOW)となる信号であるリフレッシュカウント停止信号RCSTOPを出力する。
The
第2の比較器3212は、カウンタ回路3215のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部3214から受け取った第1のタイミングデータ値とを比較し、上記カウント値が第1のタイミングデータ値以上である場合にアクティブ(HIGH)となる信号であるマスク信号MASKを出力する。
The
第3の比較器3213は、カウンタ回路3215のカウンタ出力端子から得られるカウント値と、タイミングデータ指示部3214から受け取った上限値とを比較し、上記カウント値が上記上限値を超える場合にアクティブ(LOW)となるリセット信号を出力する。この構成により、例えばカウンタ回路3215のリセット入力端子RESETに正しくリセット信号が入力されないなどの異常状態を、カウント値が上限を超えることにより検出し、カウンタ回路3215へORゲート3217を介してリセット信号を与えることによりその動作をリセットし、カウンタ回路3215の動作を正常な状態に戻すことができる。
The third comparator 3213 compares the count value obtained from the counter output terminal of the
また、マスク部3216は、第2の比較器3212から出力されるマスク信号MASKを受け取り、このマスク信号MASKがアクティブ(HIGH)である場合にのみ、タイミング信号HSYNC1を通過させ、タイミング信号HSYNC2として出力する。この構成により、マスク信号MASKが非アクティブ(LOW)となる期間に発生したタイミング信号HSYNC1に含まれるノイズを除去したタイミング信号HSYNC2を生成することができる。
The
なお、このタイミング信号HSYNC2は、ORゲート3217を介してカウンタ回路3215のリセット入力端子RESETに与えられる。よって、この論理和演算を行うORゲート3217により、第3の比較器3213からのリセット信号またはタイミング信号HSYNC2のいずれかがアクティブになると、カウンタ回路3215のカウント動作がリセットされる。
The timing signal HSYNC2 is applied to the reset input terminal RESET of the
次に、図5(e)に示されるように、リフレッシュカウント停止信号RCSTOPは、マスク信号MASKがアクティブ(HIGH)となる期間中、有効リフレッシュ信号RASが同時にアクティブ(LOW)とならないようにするため、マスク信号MASKがアクティブ(HIGH)となるタイミングよりαクロックだけ先にアクティブ(LOW)となるように設定され、そのアクティブ(LOW)となる期間は(α+β)クロック分の期間となるように設定されている。このことにより、図5(g)に示されるように、有効リフレッシュ信号RASが再びアクティブ(LOW)となる期間R2の立ち下がり時は、リフレッシュカウント信号RCSTOPが非アクティブ(HIGH)となる時点に一致することになり、マスク信号MASKとリフレッシュ動作とのオーバーラップを避けることができる。 Next, as shown in FIG. 5E, the refresh count stop signal RCSTOP is used to prevent the effective refresh signal RAS from becoming active (LOW) at the same time during the period when the mask signal MASK is active (HIGH). The mask signal MASK is set to become active (LOW) earlier than the timing at which the mask signal MASK becomes active (HIGH) by α clocks, and the period of active (LOW) is set to be a period of (α + β) clocks. Has been. As a result, as shown in FIG. 5G, the falling edge of the period R2 in which the valid refresh signal RAS is active (LOW) again coincides with the time when the refresh count signal RCSTOP becomes inactive (HIGH). Thus, the overlap between the mask signal MASK and the refresh operation can be avoided.
なお、本実施形態では上述のようにリフレッシュカウント停止信号RCSTOPの立ち上がり時点をマスク信号MASKの立ち下り時点と一致するタイミングとしているが、リフレッシュカウント停止信号RCSTOPの立ち上がり時点をタイミング信号HSYNC1の立ち上がり時点と一致するタイミングとしてもよい。そうすれば、タイミング信号HSYNC1(およびタイミング信号HSYNC2)とリフレッシュ動作とのオーバーラップを避けることができる。 In the present embodiment, as described above, the rising time of the refresh count stop signal RCSTOP is set to coincide with the falling time of the mask signal MASK. It is good also as a timing which corresponds. By doing so, it is possible to avoid an overlap between the timing signal HSYNC1 (and the timing signal HSYNC2) and the refresh operation.
<3. 第3の実施形態>
第3の実施形態に係る画像処理装置は、図4に示される第2の実施形態の場合と同様の構成であるので、その構成要素には同一の符号を付して詳しい説明を省略する。しかし、本実施形態におけるタイミング信号生成回路321は、第2の実施形態の場合とは異なりその内部においてマスク信号MASKを生成せず、したがって、リフレッシュカウント停止信号RCSTOPがアクティブ(LOW)となる期間にも、上記マスク信号MASKがアクティブとなる期間(βクロック)は反映されていない。
<3. Third Embodiment>
Since the image processing apparatus according to the third embodiment has the same configuration as that of the second embodiment shown in FIG. 4, the same reference numerals are given to the components and detailed description thereof is omitted. However, unlike the case of the second embodiment, the timing
なお、本実施形態においても第2の実施形態の場合と同様にマスク信号MASKを生成し同様に使用してもよい。そうすればタイミング信号HSYNC1(およびタイミング信号HSYNC2)とリフレッシュ動作とのオーバーラップを避けることができる。以下、図7を参照して、本実施形態に係る画像処理装置の動作について説明する。 In this embodiment, the mask signal MASK may be generated and used in the same manner as in the second embodiment. By doing so, it is possible to avoid the overlap between the timing signal HSYNC1 (and the timing signal HSYNC2) and the refresh operation. The operation of the image processing apparatus according to this embodiment will be described below with reference to FIG.
図7は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。画像データ処理回路322は、図7(d)に示される画像データDATAに対応する画像処理期間Wの間、画像処理(例えば描画処理)を行う。この画像処理期間Wは、図7(c)に示されるタイミング信号HSYNC2がアクティブ(LOW)となった時点からn1(n1は所定の自然数)クロック後に開始されるn2(n2は所定の自然数)クロックの期間である。
FIG. 7 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. The image
この画像データ処理回路322において行われる画像処理としては、例えば周知のレーザ走査記録装置において、レーザ走査のタイミングに合わせて行われる画像データ処理が考えられる。この周知のレーザ走査記録装置は、例えば特開平10−181094公報(特許文献3)に開示されているように、レーザ光源から出射されたレーザ光を回転駆動される多面反射鏡の鏡面に投射し、その回転に伴って鏡面からの反射方向が変化することを利用し感光体の感光面に対してレーザ光を走査することにより線状に描画を行う。上記画像データDATAは、レーザ光で走査することにより描画が行われる期間である上記画像処理期間Wにおいて画像データ処理回路322によりサンプリングされる。したがって、この画像処理期間Wの間にDRAM12のリフレッシュ動作が実行されると、画像データDATAにリフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。
As image processing performed in the image
また、上記画像データ処理回路322において行われる画像処理としては、例えば周知の画像読み取り装置において、ライン毎に読み取られた画像データに対して所定のライン同期信号に同期して行われる画像データ処理が考えられる。この周知の画像読み取り装置では、特開2003−46766号公報(特許文献2)に開示されているように、ライン毎に読み取られた画像データをライン単位で転送する際、ライン同期信号にノイズが乗ることによりライン単位での画像データに乱れが生じることが知られている。したがって、このライン単位での転送期間や画像処理期間Wの間にDRAM12のリフレッシュ動作が実行されると、画像データDATAにリフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。
As the image processing performed in the image
さらに、上記画像データ処理回路322において行われる画像処理としては、例えば前述したような解像度向上技術(RET)処理が考えられる。この周知のRET処理では、画像解像度の向上を図るため、所定の遅延回路やアナログPLL回路において、基本クロックのパルス幅に対して例えば1/256程度の極めて狭いパルス幅のクロックを使用することがあるので、RET処理が行われる画像処理期間Wの間にDRAM12のリフレッシュ動作が実行されると、リフレッシュによる電源の電圧変動やノイズの影響が現れやすくなる。
Further, as the image processing performed in the image
タイミング信号生成回路321は、上述のように第2の実施形態の場合とは異なり、装置外部の同期回路500からの図7(b)に示されるタイミング信号HSYNC1をそのまま図7(c)に示されるタイミング信号HSYNC2として画像データ処理回路322に与える。
The timing
また、タイミング信号生成回路321は、図7(e)に示されるように、タイミング信号HSYNC1がアクティブ(LOW)となる時点よりαクロック前の時点から(α+1)クロックの期間のみアクティブ(LOW)となり、かつ画像処理期間Wが開始される時点よりαクロック前の時点から(n2+α)クロックの期間のみアクティブ(LOW)となるリフレッシュカウント停止信号RCSTOPを生成する。このような信号は、周知の複数のカウンタおよび論理回路を適宜組み合わせた構成により容易に生成することができる。
Further, as shown in FIG. 7E, the timing
このリフレッシュカウント停止信号RCSTOPにより、タイミング信号HSYNC2がアクティブ(LOW)となる期間およびn2クロックの期間である画像処理期間Wの間は、DRAM12のリフレッシュ動作が実行されないので、タイミング信号HSYNC2および画像データDATAにリフレッシュによる電源の電圧変動やノイズの影響が現れにくい。
Due to the refresh count stop signal RCSTOP, the refresh operation of the
また、本実施形態でも、第1の実施形態の場合と同様、リフレッシュカウント停止信号RCSTOPは、タイミング信号HSYNC1がアクティブ(LOW)となるタイミングよりαクロックだけ先にアクティブ(LOW)となるように設定され、そのアクティブ(LOW)となる期間は(α+1)クロック分の期間となるように設定されている。このことにより、リフレッシュ動作期間中にタイミング信号HSYNC1が同時にアクティブとなるオーバーラップを防ぐことができる。 Also in this embodiment, as in the case of the first embodiment, the refresh count stop signal RCSTOP is set to become active (LOW) earlier than the timing at which the timing signal HSYNC1 becomes active (LOW) by α clock. The active (LOW) period is set to be a period of (α + 1) clocks. As a result, it is possible to prevent an overlap in which the timing signal HSYNC1 is simultaneously active during the refresh operation period.
<4. 第4の実施形態>
図8は、第4の実施形態におけるDRAMリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第1の実施形態の場合とほぼ同様に、メモリコントローラ23と、受け取った画像データを処理して出力する画像処理部33とを備え、またm個のメモリ領域を有するDRAM13を備えている。
<4. Fourth Embodiment>
FIG. 8 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the fourth embodiment. The image processing apparatus includes a
本画像処理装置は、特開平10−11963公報(特許文献1)に開示されるような大容量のDRAMのリフレッシュを行う際に生じる電源の電圧変動やノイズの発生を抑えるため、DRAM13をm個のメモリ領域に区切り、メモリ領域1からメモリ領域mまでを順次リフレッシュするように構成している。
This image processing apparatus includes
上記メモリコントローラ23は、DRAM13のメモリ領域1からメモリ領域mまでに一意に対応する所定の有効リフレッシュ信号RAS1〜RASmを順次DRAM13に与えるため、第1のリフレッシュカウンタ231と、第2のリフレッシュカウンタ232と、デコーダ233と、リフレッシュ制御回路234とを含む。
The
なお、上記画像処理部32は、タイミング信号生成回路331と、画像データ処理回路332とを含むが、これらの構成要素は、第1の実施形態の構成要素と同一であるので説明は省略する。
The
メモリコントローラ23に含まれる第1のリフレッシュカウンタ231は、リフレッシュ動作に必要な期間をα(クロック)とするとき、基本クロックCLKを0から(α−1)まで繰り返し計数し、その計数結果をリフレッシュカウント信号COUNT1として出力する。
The
また、第1のリフレッシュカウンタ231は、リフレッシュカウント停止信号RCSTOPがアクティブ(LOW)になると、リフレッシュカウント信号COUNT1の内容が(α−1)になるまでカウントを続けた後にカウント動作を停止し、リフレッシュカウント停止信号RCSTOPが非アクティブ(HIGH)になるとカウント動作を再開する。
In addition, when the refresh count stop signal RCSTOP becomes active (LOW), the
第2のリフレッシュカウンタ232は、DRAM13のメモリ領域1〜mに一意に対応した1〜mまでの範囲内で、第1のリフレッシュカウンタ231から受け取ったリフレッシュカウント信号COUNT1の内容が「0」を示す毎に計数し、その計数結果をリフレッシュカウント信号COUNT2として出力する。なお、この第2のリフレッシュカウンタ232は、第1のリフレッシュカウンタ231から受け取ったリフレッシュカウント信号COUNT1の内容が「0」を示したときにのみ基本クロックCLKを計数してもよい。
The
リフレッシュ制御回路234は、上記計数結果であるリフレッシュカウント信号COUNT2の内容をデコーダ233を介して受け取ることにより、リフレッシュカウント信号COUNT2に対応した各メモリ領域1〜mに一意に対応する有効リフレッシュ信号RAS1〜RASmを順次送出する。これにより、DRAM13における或る1つのメモリ領域のみが順次リフレッシュされる。
The
図9は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。上述したように、第2のリフレッシュカウンタ232により生成されるリフレッシュカウント信号COUNT2の内容に対応するメモリ領域のリフレッシュが行われるため、図9(e)に示されるリフレッシュカウント信号COUNT2の内容が「1」のとき、これに対応する図9(f)に示される有効リフレッシュ信号RAS1は期間R1の間アクティブ(LOW)となっている。
FIG. 9 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. As described above, since the memory area corresponding to the content of the refresh count signal COUNT2 generated by the
また、図9(c)に示されるリフレッシュカウント停止信号RCSTOPは、図9(d)に示されるリフレッシュカウント信号COUNT1の内容が(α−1)となるタイミングでアクティブ(LOW)となっている。そのため、リフレッシュカウント停止信号RCSTOPが非アクティブであればリフレッシュカウント信号COUNT2の内容が「2」となるべきタイミングでカウント動作が停止されている。このことにより、DRAM13のメモリ領域2に対するリフレッシュ動作が延期される。その後、リフレッシュカウント信号RCSTOPが非アクティブ(HIGH)となったとき、第1のリフレッシュカウンタ231は内容が「0」のリフレッシュカウント信号COUNT1を出力する。よって、第2のリフレッシュカウンタ231は内容が「2」のリフレッシュカウント信号COUNT2を出力し、これをデコーダ233を介して受け取ったリフレッシュ制御回路234は、図9(g)に示されるように、期間R2の間アクティブ(LOW)となる有効リフレッシュ信号RAS2を出力する。その結果、DRAM13のメモリ領域2に対するリフレッシュ動作が行われる。
Further, the refresh count stop signal RCSTOP shown in FIG. 9C is active (LOW) at the timing when the content of the refresh count signal COUNT1 shown in FIG. 9D becomes (α-1). Therefore, if the refresh count stop signal RCSTOP is inactive, the count operation is stopped at the timing when the content of the refresh count signal COUNT2 should be “2”. As a result, the refresh operation for the
さらにその後同様に、図9(h)に示されるように期間R3の間アクティブ(LOW)となる有効リフレッシュ信号RAS3が出力され、DRAM13のメモリ領域3に対するリフレッシュ動作が行われる。
Further, similarly, as shown in FIG. 9 (h), the effective refresh signal RAS3 that is active (LOW) during the period R3 is output, and the refresh operation for the
以上のように、リフレッシュカウント停止信号RCSTOPは、タイミング信号HSYNCがアクティブ(LOW)となるタイミングよりαクロックだけ先にアクティブ(LOW)となるように設定され、そのアクティブ(LOW)となる期間は(α+1)クロック分の期間となるように設定されている。また、全ての有効リフレッシュ信号RAS1〜RASmは、リフレッシュカウント停止信号RCSTOPがアクティブ(LOW)である間にアクティブ(LOW)となることはない。よって、DRAM13の各メモリ領域1〜mに対する各リフレッシュ動作期間中にタイミング信号HSYNCが同時にアクティブとなるオーバーラップを防ぐことができる。
As described above, the refresh count stop signal RCSTOP is set to become active (LOW) earlier than the timing when the timing signal HSYNC becomes active (LOW) by α clock, and the period during which the refresh count stop signal RCSTOP is active (LOW) is ( It is set to be a period of (α + 1) clocks. Further, all the valid refresh signals RAS1 to RASm do not become active (LOW) while the refresh count stop signal RCSTOP is active (LOW). Therefore, it is possible to prevent an overlap in which the timing signal HSYNC becomes active simultaneously during each refresh operation period for each of the
<5. 第5の実施形態>
図10は、第5の実施形態におけるDRAMリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第1の実施形態の場合とほぼ同様に、1つ以上のDRAM14と、このDRAM14に所定の有効リフレッシュ信号RASを与えるメモリコントローラ24と、受け取った画像データを処理して出力する画像処理部34とを備え、第1の実施形態の場合と異なり、遅延部44をさらに備える。
<5. Fifth Embodiment>
FIG. 10 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the fifth embodiment. As in the case of the first embodiment, the present image processing apparatus processes one or
また、上記メモリコントローラ24は、第1の実施形態の場合と異なってリフレッシュカウンタを含まず、上記遅延部44を介して遅延されたタイミング信号HSYNCを受け取るリフレッシュ制御回路241のみを含む。なお、上記画像処理部34は、タイミング信号HSYNCを生成するタイミング信号生成回路341と、タイミング信号HSYNCに同期して画像処理を行う画像データ処理回路342とを含むが、これらの構成要素は第1の実施形態の構成要素と同一であるので説明は省略する。
Unlike the first embodiment, the
遅延部44は、例えば1つ以上のフリップフロップ回路またはラッチ回路で構成されており、基本クロックCLKに同期して所定のクロック数(ここでは1クロック分)だけタイミング信号HSYNCを遅延させ、遅延されたタイミング信号HSYNCをリフレッシュ制御回路241に与える。
The
リフレッシュ制御回路241は、遅延されたタイミング信号HSYNCをそのまま有効リフレッシュ信号RASとしてDRAM14に与えることにより、DRAM14のリフレッシュが実行される。
The
これらの遅延部44およびリフレッシュ制御回路241の簡易な構成によって、遅延されたタイミング信号HSYNCをリフレッシュ信号RASとすることにより、上記第1から第4までの各実施形態において必要とされるリフレッシュカウンタを本実施形態においては省略することができる。
With the simple configuration of the
なお、ここでの遅延部44は、タイミング信号生成回路341またはリフレッシュ制御回路241とは別個の構成要素として説明しているが、タイミング信号HSYNCを遅延させてリフレッシュ制御回路241に与えることにより、リフレッシュ制御回路241に対してタイミング信号HSYNCに同期した有効リフレッシュ信号RASを生成させている点に鑑みればタイミング信号生成回路341に含まれる構成要素であるとも考えられるし、リフレッシュ制御回路241が遅延部44により遅延されたタイミング信号HSYNCをそのまま有効リフレッシュ信号RASとしてDRAM14に与えている点に鑑みれば、リフレッシュ制御回路241に含まれる構成要素であるとも考えられる。
Note that the
図11は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。図11(d)に示されるように、有効リフレッシュ信号RASのアクティブ(LOW)である期間R1およびR2は、図11(b)に示されるタイミング信号HSYNCのアクティブ期間からここでは1クロック分だけ遅延されている。このように遅延する簡易な構成により、タイミング信号HSYNCの立ち上がり時点よりも後に有効リフレッシュ信号RASがアクティブ(LOW)となるので、タイミング信号HSYNCとリフレッシュ動作とのオーバーラップを避けることができる。 FIG. 11 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. As shown in FIG. 11 (d), the periods R1 and R2 in which the effective refresh signal RAS is active (LOW) are delayed by one clock here from the active period of the timing signal HSYNC shown in FIG. 11 (b). Has been. Since the effective refresh signal RAS becomes active (LOW) after the rising timing of the timing signal HSYNC, the overlap between the timing signal HSYNC and the refresh operation can be avoided by such a simple configuration that delays.
なお、この構成は、タイミング信号HSYNCの周期がリフレッシュ周期よりも短い場合には特に問題は生じないが、タイミング信号HSYNCの周期がリフレッシュ周期よりも長い場合、一定期間内でのリフレッシュ回数が必要とされるリフレッシュ回数に満たなくなるため、タイミング信号HSYNCが1回アクティブ(LOW)となる毎に数回のリフレッシュ動作が行われるよう構成しなければならない。 This configuration does not cause any particular problem when the cycle of the timing signal HSYNC is shorter than the refresh cycle. However, when the cycle of the timing signal HSYNC is longer than the refresh cycle, the number of refreshes within a certain period is required. Therefore, the refresh operation must be performed several times each time the timing signal HSYNC becomes active (LOW).
例えば、上記リフレッシュタイミングに加えて、さらに図11(c)に示される画像データDATAの画像処理期間Wが終了するタイミングに合わせてリフレッシュ制御回路241により有効リフレッシュ信号RASがアクティブ(LOW)とされる構成であってもよい。この構成は、上記タイミング信号HSYNCに基づき、画像処理期間Wが終了するタイミングで所定の制御信号を生成し、この制御信号をリフレッシュ制御回路241に与えることにより容易に実現することができる。また、この構成において、画像処理期間Wが終了するタイミングから次のタイミング信号HSYNCの立ち上がりまでの間の所定のタイミングにおいても有効リフレッシュ信号RASがアクティブ(LOW)とされる構成であってもよい。さらに、タイミング信号HSYNCが1回アクティブ(LOW)となる毎に連続しまたは所定の間隔をあけた2回以上のリフレッシュ動作が画像処理期間Wの開始時点までに終了するように行われる構成であってもよい。
For example, in addition to the refresh timing, the effective refresh signal RAS is activated (LOW) by the
なお、上述のようなタイミング信号HSYNCの立ち下がり時点から1クロック分だけ遅延されたリフレッシュタイミングに代えて、図11(c)に示される画像データDATAの画像処理期間Wが終了するタイミング(を示す上記所定の制御信号)に合わせてリフレッシュ制御回路241により有効リフレッシュ信号RASがアクティブ(LOW)とされる構成であってもよい。また、この構成において、画像処理期間Wが終了するタイミングから次のタイミング信号HSYNCの立ち上がりまでの間の所定のタイミングにおいても有効リフレッシュ信号RASがアクティブ(LOW)とされる構成であってもよい。これらの構成であっても同様に、タイミング信号HSYNCおよび画像処理期間Wそれぞれとリフレッシュ動作とのオーバーラップを避けることができる。
In addition, instead of the refresh timing delayed by one clock from the falling point of the timing signal HSYNC as described above, the timing at which the image processing period W of the image data DATA shown in FIG. The effective refresh signal RAS may be activated (LOW) by the
<6. 第6の実施形態>
図12は、第6の実施形態におけるDRAMリフレッシュによるノイズの影響に関連する画像処理装置の構成を示すブロック図である。本画像処理装置は、第5の実施形態の場合とほぼ同様に、1つ以上のDRAM15と、このDRAM15に所定の有効リフレッシュ信号RASを与えるメモリコントローラ25と、受け取った画像データを処理して出力する画像処理部35と、遅延部45とを備える。この画像処理装置は、第5の実施形態におけるメモリコントローラ24に対してさらにリフレッシュカウンタおよびマルチプレクサを追加した構成である。
<6. Sixth Embodiment>
FIG. 12 is a block diagram showing a configuration of an image processing apparatus related to the influence of noise caused by DRAM refresh in the sixth embodiment. As in the case of the fifth embodiment, the present image processing apparatus processes one or
すなわち、上記メモリコントローラ25は、第5の実施形態におけるリフレッシュ制御回路241と同様のリフレッシュ制御回路253のほかに、リフレッシュカウンタ251と、マルチプレクサ(MPX)252とをさらに含む。また、上記画像処理部35は、タイミング信号HSYNCを生成するタイミング信号生成回路351と、タイミング信号HSYNCに同期して画像処理を行う画像データ処理回路352とを含むが、これらの構成要素は第1の実施形態の構成要素とほぼ同様であるので詳しい説明は省略する。なお、遅延部45がタイミング信号生成回路351またはリフレッシュ制御回路253の構成要素とも考えうる点については前述したとおりである。
That is, the
ここで、タイミング信号生成回路351は、装置外部から与えられる所定のイネーブル信号ENがアクティブとなっている期間中にのみタイミング信号HSYNCを生成するので、その期間中にのみ画像データ処理回路352は画像データ処理を行う。したがって、第6の実施形態における画像処理装置の構成では、常に画像データ処理が行われる場合(すなわち常時イネーブル信号ENがアクティブである場合)には問題ないが、画像データ処理が限定された特定の期間にのみ行われる場合、画像データ処理が行われている期間(すなわちイネーブル信号ENがアクティブとなる期間)にのみDRAMリフレッシュが行われ、画像データ処理が行われない期間(すなわちイネーブル信号ENが非アクティブとなる期間)には、一切のDRAMリフレッシュが行われないという問題が生じる。なお、本画像処理装置におけるタイミング信号生成回路351のように、イネーブル信号ENがアクティブとなっている期間中にのみタイミング信号HSYNCを生成する構成は、画像処理装置においては一般的な構成であるので、第1から第5までの実施形態における画像処理装置におけるタイミング信号生成回路が同様の構成であれば、上記と同様の問題が生じる。
Here, since the timing
そこで、本画像処理装置は、第5の実施形態の場合には省略されていた、(図2に示す構成と同一の)基本クロックCLKを計数しリフレッシュカウント信号COUNTを生成するリフレッシュカウンタ251を備え、さらにリフレッシュカウント信号COUNTおよび遅延部45により遅延されたタイミング信号HSYNCのいずれか一方を適宜選択するマルチプレクサ(MPX)252を備えることにより、上記問題が生じないように構成されている。
Therefore, the image processing apparatus includes a
すなわち、マルチプレクサ(MPX)252は、イネーブル信号ENがアクティブである場合には遅延されたタイミング信号HSYNCを選択するとともに、イネーブル信号ENが非アクティブである場合はリフレッシュカウント信号COUNTを選択し、選択された信号をリフレッシュ制御回路253に与える。このことにより、画像データ処理が行われない期間(すなわちイネーブル信号ENが非アクティブとなる期間)にも、上記リフレッシュカウント信号COUNTによりDRAMリフレッシュを行うことができる。なお、リフレッシュカウント信号COUNTは、前述したように本明細書では説明の便宜のため計数結果をそのまま含むものとしているが、実際のここでのリフレッシュカウント信号COUNTは、図2に示される各ビットC0〜C15がすべて「0」(LOW)となった場合、すなわちリフレッシュカウント信号COUNTの内容が「0」となった場合にのみアクティブ(LOW)となる信号である。
That is, the multiplexer (MPX) 252 selects the delayed timing signal HSYNC when the enable signal EN is active and selects the refresh count signal COUNT when the enable signal EN is inactive. The signal is supplied to the
図13は、本実施形態に係る画像処理装置における動作を示す各種信号のタイミングチャートである。図13(b)に示されるイネーブル信号ENが非アクティブ(LOW)の場合、マルチプレクサ(MPX)252によりリフレッシュカウント信号COUNTが選択されるため、リフレッシュカウント信号COUNTの内容が「0」となるタイミングで有効リフレッシュ信号RASがアクティブ(LOW)となっている。この期間は、図13(e)に示される期間R1および期間R2である。また、イネーブル信号ENがアクティブ(HIGH)の場合、図13(c)に示されるタイミング信号HSYNCが遅延部45により(1クロック分だけ)遅延されたタイミング信号HSYNC(不図示)が選択されるため、これにより有効リフレッシュ信号RASがアクティブ(LOW)となっている。この期間は、図13(e)に示される期間R3である。 FIG. 13 is a timing chart of various signals showing operations in the image processing apparatus according to the present embodiment. When the enable signal EN shown in FIG. 13B is inactive (LOW), since the refresh count signal COUNT is selected by the multiplexer (MPX) 252, the content of the refresh count signal COUNT becomes “0”. The effective refresh signal RAS is active (LOW). This period is the period R1 and the period R2 shown in FIG. When the enable signal EN is active (HIGH), the timing signal HSYNC (not shown) obtained by delaying the timing signal HSYNC shown in FIG. 13C by the delay unit 45 (by one clock) is selected. As a result, the effective refresh signal RAS is active (LOW). This period is a period R3 shown in FIG.
ここで、本実施形態では、イネーブル信号ENが非アクティブ(LOW)からアクティブ(HIGH)に変化する時点より前の画像データ処理が開始されるまでの期間において、図13(c)に示されるように、タイミング信号HSYNCは、イネーブル信号ENの上記変化時点からリフレッシュ動作が実行される期間αだけ前の時点までの期間中、アクティブ(LOW)にならないように設定されている。これはリフレッシュ動作が実行される期間αとタイミング信号HSYNCとのオーバーラップを防ぐためである。なお、上記構成に代えて、リフレッシュ動作が実行される期間中にはイネーブル信号ENの状態が変化しないよう固定する構成など、上記オーバーラップを防ぐことができる他の構成が使用されてもよい。 Here, in the present embodiment, as shown in FIG. 13C, in a period until image data processing before the time when the enable signal EN changes from inactive (LOW) to active (HIGH) is started. In addition, the timing signal HSYNC is set so as not to become active (LOW) during the period from the change point of the enable signal EN to the time point before the period α in which the refresh operation is executed. This is to prevent overlap between the period α during which the refresh operation is executed and the timing signal HSYNC. Instead of the above configuration, another configuration capable of preventing the overlap, such as a configuration in which the state of the enable signal EN is fixed so as not to change during the period during which the refresh operation is executed, may be used.
<7. 各実施形態の効果>
以上のように、上記第1の実施形態では、タイミング信号HSYNCとリフレッシュ動作とのオーバーラップを避けることができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、DRAMリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
<7. Effect of each embodiment>
As described above, in the first embodiment, since the overlap between the timing signal HSYNC and the refresh operation can be avoided, the DRAM receives the timing signal for synchronizing the image data processing when processing the image data. It is possible to suppress or block the influence of power supply voltage fluctuation and noise due to refresh.
また、上記第2の実施形態では、マスク信号MASKとリフレッシュ動作とのオーバーラップを避けることができるので、マスク信号に与えられ、その結果として画像処理を同期させるタイミング信号が受ける、DRAMリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 Further, in the second embodiment, since the overlap between the mask signal MASK and the refresh operation can be avoided, the power supplied by DRAM refresh that is given to the mask signal and as a result receives the timing signal for synchronizing the image processing. It is possible to suppress or block the influence of voltage fluctuation and noise.
さらに、上記第3の実施形態では、リフレッシュカウント停止信号RCSTOPにより、タイミング信号HSYNC2がアクティブ(LOW)となる期間および画像処理期間Wの間は、DRAM12のリフレッシュ動作が実行されないので、タイミング信号HSYNC2および画像データDATAが受ける、リフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
Further, in the third embodiment, the refresh operation of the
さらにまた、上記第4の実施形態では、DRAM13の各メモリ領域1〜mに対する各リフレッシュ動作期間中にタイミング信号HSYNCが同時にアクティブとなるオーバーラップを防ぐことができるので、画像データを処理する際、当該画像データ処理を同期させるタイミング信号が受ける、DRAMリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。
Furthermore, in the fourth embodiment, it is possible to prevent overlap in which the timing signal HSYNC becomes active at the same time during each refresh operation period for each of the
また、上記第5の実施形態でも同様に、タイミング信号HSYNCとリフレッシュ動作とのオーバーラップを避けることができるので、画像処理を同期させるタイミング信号が受ける、DRAMリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができる。 Similarly, in the fifth embodiment, the overlap between the timing signal HSYNC and the refresh operation can be avoided, so that the timing signal for synchronizing the image processing receives the influence of the power supply voltage fluctuation and noise caused by the DRAM refresh. Can be suppressed or blocked.
さらにまた、上記第6の実施形態でも同様に、タイミング信号HSYNCとリフレッシュ動作とのオーバーラップを避けることができるので、画像処理を同期させるタイミング信号が受ける、DRAMリフレッシュによる電源の電圧変動やノイズの影響を抑制または遮断することができ、またタイミング信号HSYNCが生成されない場合であっても必要なリフレッシュ動作を行うことができる。 Furthermore, in the sixth embodiment as well, since the overlap between the timing signal HSYNC and the refresh operation can be avoided, the power supply voltage fluctuation or noise caused by the DRAM refresh received by the timing signal for synchronizing the image processing is also received. The influence can be suppressed or blocked, and a necessary refresh operation can be performed even when the timing signal HSYNC is not generated.
11〜15 …DRAM
21〜25 …メモリコントローラ
31〜35 …画像処理部
44,45 …遅延部
211,221,251 …リフレッシュカウンタ
231 …第1のリフレッシュカウンタ
232 …第2のリフレッシュカウンタ
233 …デコーダ
212,222,234,241,253 …リフレッシュ制御回路
311,321,331,341,351 …タイミング信号生成回路
312,322,332,342,352 …画像データ処理回路
500 …同期回路
CLK …基本クロック
HSYNC,HSYNC1,HSYNC2 …タイミング信号
RCSTOP …リフレッシュカウント停止信号(コントロール信号)
COUNT …リフレッシュカウント信号
RAS …有効リフレッシュ信号
DATA …画像データ
MASK …マスク信号
EN …イネーブル信号
11-15 ... DRAM
21-25 ... Memory controllers 31-35 ...
COUNT ... Refresh count signal RAS ... Effective refresh signal DATA ... Image data MASK ... Mask signal EN ... Enable signal
Claims (25)
前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間中アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えることを特徴とする、タイミング信号生成回路。 One or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal, and processing of image data received from outside A timing signal generation circuit that is provided in an image processing apparatus that includes an image data processing circuit that performs in synchronization with the timing signal of, and generates the timing signal to be given to the image data processing circuit by counting a predetermined clock Because
A timing signal generation circuit, characterized by generating the control signal which is active during a predetermined period of stopping the output of the refresh signal in synchronization with the timing signal, and supplying the control signal to the memory controller.
所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路と、
、前記リフレッシュ信号を出力し所定のコントロール信号に基づき前記リフレッシュ信号の出力を停止するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期して前記リフレッシュ信号の出力を停止させる所定の期間アクティブとなる前記コントロール信号を生成し、当該コントロール信号を前記メモリコントローラに与えるタイミング信号生成回路と
を備えることを特徴とする、画像処理装置。 An image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal and stops outputting the refresh signal based on a predetermined control signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be supplied to the image data processing circuit is generated by counting a predetermined clock, and the control signal that is active for a predetermined period of time is stopped in synchronization with the timing signal. An image processing apparatus comprising: a timing signal generation circuit that generates and supplies the control signal to the memory controller.
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記リフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合
、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする、請求項7に記載の画像処理装置。 The memory controller is
A refresh counter for counting the clock;
A refresh control circuit that generates the refresh signal when the count result of the refresh counter is a predetermined numerical value,
8. The refresh counter according to claim 7, wherein when the control signal is active, the refresh counter temporarily stops counting after counting until the counting result is a value immediately before the value. Image processing device.
前記メモリコントローラは、
前記クロックを計数する第1のリフレッシュカウンタと、
前記第1のリフレッシュカウンタの計数結果が所定の数値となる毎に、1からmまでの範囲で順に計数した結果をカウンタ値として出力する第2のリフレッシュカウンタと、
前記第2のリフレッシュカウンタの前記カウンタ値に対応した記憶領域に与えられるべきリフレッシュ信号を生成するリフレッシュ制御回路と
を含み、
前記第1のリフレッシュカウンタは、アクティブである前記コントロール信号を受け取る場合、前記計数結果が前記数値の直前の数値となるまで計数した後に計数を一時的に停止することを特徴とする、請求項7に記載の画像処理装置。 The storage circuit has 1 to m-th storage areas (m is an integer equal to or greater than 2) that are sequentially refreshed,
The memory controller is
A first refresh counter for counting the clock;
A second refresh counter that outputs, as a counter value, a result of counting in order from 1 to m each time the counting result of the first refresh counter reaches a predetermined value;
A refresh control circuit for generating a refresh signal to be applied to a storage area corresponding to the counter value of the second refresh counter;
8. The first refresh counter, when receiving the active control signal, temporarily stops counting after counting until the counting result is a numerical value immediately before the numerical value. An image processing apparatus according to 1.
前記タイミング信号に同期した所定の信号が前記メモリコントローラに与えられることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させることを特徴とする、タイミング信号生成回路。 One or more storage circuits that are refreshed by a predetermined refresh signal, a memory controller that outputs the refresh signal, and a process that processes image data continuously received from the outside having a cycle that is less than or equal to the maximum allowable cycle of the refresh A timing signal generation circuit that is provided in an image processing apparatus that includes an image data processing circuit that performs in synchronization with the timing signal of, and generates the timing signal to be given to the image data processing circuit by counting a predetermined clock Because
A timing signal generation circuit, wherein a predetermined signal synchronized with the timing signal is supplied to the memory controller, so that the memory controller outputs a refresh signal synchronized with the timing signal.
所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
前記リフレッシュの許容最大周期以下の周期を有する所定のタイミング信号に同期して外部から連続的に受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備えることを特徴とする、画像処理装置。 An image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data continuously received from the outside in synchronization with a predetermined timing signal having a cycle equal to or less than the maximum allowable cycle of the refresh ;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. And a timing signal generation circuit for outputting a refresh signal synchronized with the image processing apparatus.
所定のリフレッシュ信号によりリフレッシュがなされる1つ以上の記憶回路と、
前記リフレッシュ信号を出力するメモリコントローラと、
所定のタイミング信号に同期して外部から受け取った画像データの処理を行う画像データ処理回路と、
所定のクロックを計数することにより前記画像データ処理回路に与えられるべき前記タイミング信号を生成するとともに、前記タイミング信号に同期した所定の信号を前記メモリコントローラに与えることにより、前記メモリコントローラに前記タイミング信号に同期したリフレッシュ信号を出力させるタイミング信号生成回路と
を備え、
前記メモリコントローラは、
前記クロックを計数するリフレッシュカウンタと、
前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力するか、または前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するか選択的に切り換えるマルチプレクサと
を含むことを特徴とする、画像処理回路。 An image processing apparatus that performs predetermined processing on image data received from outside,
One or more memory circuits that are refreshed by a predetermined refresh signal;
A memory controller that outputs the refresh signal;
An image data processing circuit for processing image data received from the outside in synchronization with a predetermined timing signal;
The timing signal to be provided to the image data processing circuit is generated by counting a predetermined clock, and the timing signal is supplied to the memory controller by providing the memory controller with a predetermined signal synchronized with the timing signal. A timing signal generation circuit for outputting a refresh signal synchronized with
With
The memory controller is
A refresh counter for counting the clock;
A multiplexer that selectively switches whether to output the refresh signal when the count result of the refresh counter is a predetermined numerical value or to output the refresh signal that is a predetermined signal synchronized with the timing signal. and wherein, images processing circuit.
前記マルチプレクサは、前記イネーブル信号が非アクティブである期間、前記リフレッシュカウンタの計数結果が所定の数値である場合に前記リフレッシュ信号を出力し、前記イネーブル信号がアクティブである期間、前記タイミング信号に同期した所定の信号である前記リフレッシュ信号を出力するよう切り換えることを特徴とする、請求項21に記載の画像処理装置。 The timing signal generation circuit applies the timing signal to the image data processing circuit within a period in which a predetermined enable signal received from the outside is active, and outputs the timing signal in the period in which the enable signal is inactive. Stop giving to the image data processing circuit,
The multiplexer outputs the refresh signal when the count result of the refresh counter is a predetermined numerical value while the enable signal is inactive, and is synchronized with the timing signal while the enable signal is active The image processing apparatus according to claim 21, wherein switching is performed to output the refresh signal which is a predetermined signal.
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