JP4721552B2 - Semiconductor integrated circuit and driving method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は半導体集積回路及びその駆動方法に関し、特に誤動作検出器を備えた半導体集積回路及びその駆動方法に関するものである。
【0002】
【従来の技術】
近年、電池によって電源を供給される携帯機器が多く普及しており、これらの機器に用いられている半導体集積回路では、電池の駆動時間を長くするために一層の低消費電力化が強く求められている。また、携帯機器の機能向上につながる半導体集積回路の高性能化への要求が年々強まっている。
【0003】
半導体集積回路の処理性能は、クロック信号に同期させてラッチ回路へのデータの格納を行なう同期設計を行なった回路においてはクロック信号の動作周波数に依存する。つまり、半導体集積回路の処理性能を向上させるためには、クロック信号の動作周波数を上げればよい。
【0004】
一方、回路が正しく動作するためには、ラッチ回路間にデータが伝わる際の遅延時間の最も大きいものが、動作周波数の逆数であるクロック周期よりも小さくなる必要がある。但し、ここではラッチ回路のセットアップタイム、ホールドタイムは考えないものとする。
【0005】
ところが、半導体集積回路でのデータの伝達速度はさまざまな要因により変化する。その要因の主なものは、半導体チップの温度や電源電圧の変化、製造時のばらつきなどである。通常の設計においては、これら特性のばらつきが最悪の場合を想定して回路設計を行なう。
【0006】
また、近年チップ上に温度検出機能を搭載してそれらの変化に応じてクロック周期や電源電圧を変化させる手法や、ラッチ回路とラッチ回路との間で最大の遅延時間を生じさせる回路と同等の回路を別に作り、その回路の動作速度を検出して、クロック周期に適した電源電圧に変化させる構成などが提案されている。
【0007】
図9は、特開平11−234113号公報にて公開されている半導体集積回路のブロック回路図である。同図において、組み合わせ回路106aに信号109c及び109dが入力されると、信号108aが出力され、この信号108aはフリップフロップ105aに入力される。フリップフロップ105aには内部クロック107も入力されており、このフリップフロップ105aからは信号110aが出力される。次いで、信号110aと信号109aが組み合わせ回路106bに入力されると、信号108bが出力される。そして、フリップフロップ105bに信号108bと内部クロック107とが入力されると、信号110bが出力される。この信号110bと信号109bが組み合わせ回路106cに入力されると、信号108cが出力され、この信号108cと内部クロック107がフリップフロップ105cに入力されると、信号110cが出力される。次いで、この信号110cと出力クロック112とが出力装置111に入力されると、信号113が出力される。
【0008】
また、クロック102が遅延測定装置101に入力されると、クロック補正信号104が出力され、このクロック補正信号104とクロック102とがクロック補正装置103に入力されると、内部クロック107と出力クロック112とが出力される。
【0009】
この発明によれば、予め設計された組み合わせ回路106a,106b及び106cの回路遅延を遅延測定装置101により自ら判定し、これに基づく回路の動作速度に適した内部クロック107でこの回路を動作させることができる。これにより、回路の誤動作を防止すると共に動作速度の高速化と回路数の削減が図られ、その結果、半導体装置の製造コストを下げることを可能としている。これら従来の手法は実際の動作回路の環境が、外部に備えた回路から推測可能なときに用いることができる。
【0010】
【発明が解決しようとする課題】
しかしながら、回路の動作速度がその回路の履歴によって変化し、外部からは推測不可能な場合がある。一例として、近年開発が行なわれているSOI(Silicon on Insulator)基板を用いたMOSFETを用いて回路設計を行った場合が挙げられる。SOI MOSFETはMOSFETが厚い絶縁膜上に形成され、ソース、ドレインの底面が絶縁膜に接しているため接合容量が通常のバルクMOSFETに比べ小さくなるという特徴がある。また、MOSFETどうしが完全に絶縁分離されるためラッチアップが起きず、より高集積化できるという利点があり、次代のデバイスとして注目されている。SOI MOSFETにはチャネル下の領域が完全に空乏化されるFD(Fully-Depleted)型と空乏化されないボディと呼ばれる領域の存在するPD(Partially-Depleted)型があり、PD型MOSFETでは、電気的に浮いているチャネル下のボディ領域の電位が回路動作中に変化して閾値電圧が変化する。そのため、それまでの回路の動作履歴によって動作特性が変化する。
【0011】
従来の同期設計においては、この動作履歴による特性変動の変化幅をタイミングマージンとして与える必要があり、動作速度が遅くなるという不具合があった。
【0012】
これに対応可能な従来技術として、組み合わせ論理回路部の動作の静止を検出して次のクロックを発生させるという技術(特開平08-288822号公報)がある。しかし、静止状態を完全に検出するためには、組み合わせ論理回路部の全ての内部ノードに静止検出回路をつける必要があり、回路規模が極端に増大するため実現は困難であった。
【0013】
本発明の目的は、外部の回路から予測不可能な遅延時間の変動がある場合においても動作速度が向上され、且つ消費電力の小さい半導体集積回路及びその駆動方法を提供することにある。
【0014】
【課題を解決するための手段】
本発明の半導体集積回路は、クロック信号を生成するクロック生成回路と、組み合わせ論理回路と、上記組み合わせ論理回路の出力を上記クロック信号に応じてラッチして出力するラッチ回路と、上記ラッチ回路にクロック信号が加わってから一定期間であるチェック期間が経過したときに上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを検出し、両信号の論理値が一致していなければ誤動作信号を出力する誤動作検出回路とを有する半導体集積回路であって、上記ラッチ回路は、上記誤動作信号が出力されるとき、入力信号を再びラッチして出力信号を出力し、上記クロック信号生成回路は、上記誤動作信号が出力されないときは一定のクロック周期でクロック信号を生成し、上記誤動作信号が出力されたときには上記クロック信号を上記チェック期間以上遅らせて生成する。
【0015】
これにより、回路の遅延時間がクロック周期より長くなった場合でも回路の誤動作を防ぐことができる。また、信号が組み合わせ論理回路を伝わる時間のうち、最も遅い時間(最大パス遅延時間)よりもクロック周期を短く設定できるので、回路を高速に動作させることができる。
【0016】
また、上記クロック信号生成回路は、クロック周期ごとにクロック信号よりもチェック期間だけ遅れてチェック信号を出力することにより、各フリップフロップで確実に同じタイミングで入力と出力の比較を行なうことができ、確実に回路の誤動作を防ぐことができる。
【0017】
また、上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に上記組み合わせ論理回路からの出力信号がラッチされ、上記ラッチ回路がラッチ動作を行なうときと逆方向に上記クロック信号が遷移するときに、誤動作検出回路が上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを比較し、両信号の論理値が一致していなければ誤動作信号を出力することにより、チェック信号を生成する必要がなくなるため、回路構成構成の簡素化を図ることができ、ひいては製造コストの削減につながる。
【0018】
また、本発明の半導体集積回路は、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げる機能を持つ電源電圧制御回路をさらに備えている。
【0019】
これにより、最適な電源電圧を設定することができるため、消費電力を効果的に削減することができる。回路の消費電力は電源電圧の2乗に比例するため、半導体集積回路を利用する機器の省電力化に有効である。
【0020】
また、本発明の半導体集積回路は、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くする機能を持つクロック周期制御回路をさらに備えている。
【0021】
これにより、回路を最適なクロック周期で動作させることができるようになるとともに、回路の誤作動を防ぐことができるようになる。また、最適なクロック周期で回路を動作できるため、回路の動作速度を向上させることができる。
【0022】
本発明の半導体集積回路の駆動方法は、第1の組み合わせ回路と第2の組み合わせ回路の間でラッチ回路を介して信号を送るよう構成された半導体集積回路の駆動方法であって、クロック信号生成回路から一定のクロック周期を有するクロック信号を出力するステップ(a)と、上記ラッチ回路へ入力される信号と上記ラッチ回路から出力される信号とを比較して、両信号が異なる場合には誤動作信号を出力するステップ(b)と、上記誤動作信号を受けて、上記ラッチ回路に上記第1の組み合わせ回路からの信号を再びラッチさせて上記第2の組み合わせ回路に出力するステップ(c)と、上記誤動作信号が出力された場合には上記クロック信号をチェック期間以上遅らせてから出力するステップ(d)とを含んでいる。
【0023】
この方法により、回路の遅延時間がクロック周期より長くなった場合でも回路の誤動作を防ぐことができる。また、信号が組み合わせ論理回路を伝わる時間のうち、最も遅い時間(最大パス遅延時間)よりもクロック周期を短く設定できるので、回路を高速に動作させることができる。
【0024】
上記ステップ(a)の後、上記ステップ(b)の前に上記クロック信号からチェック期間だけ遅れて上記クロック信号生成回路からチェック信号が出力されるステップ(e)をさらに含むことにより、各フリップフロップで確実に同じタイミングで入力と出力の比較を行なうことができ、確実に回路の誤動作を防ぐことができる。
【0025】
また、上記ステップ(b)の前であって、上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に組み合わせ論理回路からの出力信号がラッチされ、上記ラッチ回路がラッチ動作を行なうときと逆の方向に上記クロック信号が遷移するステップ(e)をさらに含むことにより、チェック信号を生成する必要がなくなるため、回路構成を簡素化することができ、ひいては製造コストの削減につながる。
【0026】
また、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げるステップ(f)をさらに含んでいる。
【0027】
この方法により、最適な電源電圧を設定することができるため、回路の消費電力を効果的に削減することができる。回路の消費電力は電源電圧の2乗に比例するため、半導体集積回路を利用する機器の省電力化に大変有効である。
【0028】
また、本発明の半導体集積回路の駆動方法は、上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くするステップ(g)をさらに含むんでいる。
【0029】
この方法により、回路を最適なクロック周期で動作させることができるようになるため、動作の高速化が図られるとともに、回路の誤作動を防ぐことができる。
【0030】
【発明の実施の形態】
(第1の実施形態)
以下、本発明の第1の実施形態について、図面を参照しながら説明する。
【0031】
図1は、本実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図を参照すると、14a,14bはラッチ回路であるフリップフロップ、15a,15bは誤動作検出回路、16a,16bは組み合わせ論理回路、Ser1,Ser2は誤動作信号、18はチェック信号線、19はクロック信号線、チェック信号はSch、クロック信号はSck、20はクロック信号生成回路、S1は入力信号、S2は組み合わせ回路16bからの出力信号、Sin1はフリップフロップ14aへの入力信号、Sin2はフリップフロップ14bへの入力信号、Sou1はフリップフロップ14aからの出力信号、Sou2はフリップフロップ14bからの出力信号である。
【0032】
本実施形態の半導体集積回路は、組み合わせ論理回路16aと組み合わせ論理回路16bとの間にフリップフロップ14a,フリップフロップ14bが配置され、フリップフロップ14aには誤動作検出回路15aが、フリップフロップ14bには誤動作検出回路15bがそれぞれ接続されている。また、フリップフロップ14aと誤動作検出回路15aとから構成される第1の回路Aと、フリップフロップ14bと誤動作検出回路15bとから構成される第2の回路Bとは同様の構成であり、本実施形態の半導体集積回路においては、これと同様の回路が複数個並列に配置され、それぞれが組み合わせ論理回路16a,16b及びクロック生成回路20と互いに接続されている。
【0033】
本実施形態の半導体集積回路は、通常の同期回路の構成(フリップフロップ14a、組み合わせ論理回路16a,組み合わせ論理回路16b、クロック信号生成回路20など)の他に誤動作検出回路15aを備えており、クロック信号生成回路20はチェック信号Schを生成する機構を併せ持っている。誤動作検出回路15aは、フリップフロップ14aへの入力信号Sin1と出力信号Sou1とをチェック信号Schの遷移時(ここでは立ち上がり遷移時とする)に比較し、両者が互いに異なるときは誤動作信号Ser1を生成する。
【0034】
次に、図を参照して本実施形態の半導体集積回路の動作(駆動方法)を説明する。以下ではフリップフロップ14aと誤動作検出回路15aとからなる第1の回路Aを例に取って説明する。
【0035】
図2(a),(b)は、本実施形態の半導体集積回路の動作を示すタイミング図である。同図に示されるように、チェック信号Schはクロック信号Sckよりチェック期間tcだけ遅れて生成される。
【0036】
ここで、フリップフロップ14aは誤動作信号Ser1が生成されたときにフリップフロップ14aへの入力信号Sin1のデータを再び記憶しなおして、フリップフロップ14aからの出力信号Sou1を出力する機能を有する。
【0037】
また、クロック信号Sckとチェック信号Schとを生成する機構は、誤動作信号Ser1が生成されたとき、次に生成されるクロック信号Sckとチェック信号Schの両方のパルスを通常よりチェック期間tc以上遅らせて生成する。ここでは1クロック周期分遅らせる。
【0038】
また、組み合わせ論理回路16aの最小遅延パスの遅延時間は、前述のtc(クロックスキューとホールド時間を考慮した場合は“tc+クロックスキュー+フリップフロップ14aのホールド時間”に対して)より長くなるように設計されるものとする。
【0039】
図2(a)に示すように、最大パス遅延時間がクロック周期より短かい場合は、通常の同期回路と同様に定められたクロック周期ごとにクロック信号が生成される。
【0040】
これに対し、図2(b)に示すように、最大パス遅延時間がクロック周期より長くなった場合、まず誤動作信号Ser1がロー(低電圧)からハイ(高電圧)に変化し、続いてフリップフロップ14aにフリップフロップ14aへの入力信号Sin1が記憶された後、フリップフロップ14aからの出力信号Sou1が出力される。これに続いて次回のクロック信号18とチェック信号19のパルスが1クロック周期分遅れて生成される。
【0041】
このように、本実施形態の半導体集積回路では、通常時のクロック周期を絶対的な最大パス遅延時間よりも短く設定することができるので、クロック周期が絶対的な最大パス遅延時間より長く設定されていた従来の半導体集積回路に比べて高速に動作することができる。また、本実施形態の半導体集積回路では、クロック周期より長いパス遅延が起きてタイミングのズレが起こった場合でも、回路全体の誤動作を回避することができる。但し、最大パス遅延時間がクロック周期+チェック期間tcより長くなると、誤動作を回避することが困難である。
【0042】
このように、本実施形態の半導体集積回路によれば、従来の半導体集積回路に比べて動作速度を向上させることができるとともに、半導体集積回路の誤作動を抑制することができる。特に、SOIなどを基板として用いた半導体装置から構成される、動作履歴によって動作速度が変動するような回路においては、上述の効果が顕著である。
【0043】
なお、本実施形態ではフリップフロップ14aと誤動作検出回路15aからなる第1の回路Aを例に取って説明したが、これらの回路と並列に接続されている第2の回路Bなどの他のフリップフロップ及び誤動作検出回路についてもフリップフロップ14a及び誤動作検出回路15aと同様に動作する。
【0044】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【0045】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第1の実施形態の半導体集積回路においてラッチ回路と誤動作検出回路とを一体化して構成されるものである。
【0046】
同図を参照して、14はラッチ回路であるフリップフロップ、15は誤動作検出回路、Serは誤動作信号、18はチェック信号線、19はクロック信号線、チェック信号はSch、クロック信号はSck、20はクロック信号生成回路、Sinはフリップフロップへの入力信号、Souはフリップフロップからの出力信号、25はCKマスターラッチ、26はCHマスターラッチ、27はスレーブラッチ、Clkは外部クロック信号、Cheは外部チェック信号、ONはクロック生成信号、30はマルチプレクサである。
【0047】
本実施形態における誤動作検出回路を一体化したフリップフロップ14は、2個のマスターラッチ(CKマスターラッチ25とCHマスターラッチ26)と、1個のスレーブラッチ27と、誤動作検出回路15と、マルチプレクサ30とから構成される。この誤動作検出回路15は、CKマスターラッチ25からの出力信号とCHマスターラッチ26からの出力信号とを比較し、これらが互いに異なれば誤動作信号Serをハイにする機能を持ち、マルチプレクサ30は、CKマスターラッチ25からの出力信号とCHマスターラッチ26からの出力信号のうちいずれか1つを選択する機能を有する。
【0048】
CKマスターラッチ25及びCHマスターラッチ26は、イネーブル信号がローのときデータ入力端子に加わる信号を出力端子に伝え、イネーブル信号がハイのとき出力データを保持する。スレーブラッチ27は、イネーブル信号がハイのときにはデータ入力端子に加わる信号を出力端子に伝え、イネーブル信号がローのときには出力データを保持する。クロック信号Sckがローからハイに変化するときには、CKマスターラッチ25からの出力信号が保持され、この出力信号がスレーブラッチ27の入力端子に伝わり、フリップフロップからの出力信号Souが出力される。また、チェック信号Schがローからハイに変化するときには、CHマスターラッチ26からの出力信号が保持される。
【0049】
ここで、CKマスターラッチ25からの出力信号とCHマスターラッチ26からの出力信号とが同じときは誤動作検出回路15により誤動作信号Serはローとなり、CKマスターラッチ25の出力信号がスレーブラッチ27の入力端子に伝わる。CKマスターラッチ25からの出力信号とCHマスターラッチ26からの出力信号とが互いに異なるときは誤動作検出回路15により誤動作信号Serがハイに変化し、CHマスターラッチ26からの出力信号がスレーブラッチ27の入力端子に入力されると、フリップフロップ14からの出力信号が出力される。
【0050】
また、クロック信号生成回路20内では誤動作信号Serがハイのとき、外部チェック信号Cheが立ち下がるとクロック生成信号ONがローになり、外部クロック信号Clkが変化しても、クロック生成回路20からの出力信号であるクロック信号Sckとチェック信号Schとは共にローのままとなる。チェック信号Sch がローになると誤動作信号Serはローに変化する。よって次に外部チェック信号Cheがハイからローに変化するとクロック信号生成回路20内のクロック生成信号ONはハイとなり、次のクロック信号とチェック信号のパルスは出力されることとなる。以上により、図2に示すようなタイミング動作を行なうことができる。
【0051】
以上の構成を取ることにより、本実施形態の半導体集積回路では、半導体集積回路を構成する素子数及び配線数を第1の実施形態に比べて減らすことができる。すなわち、半導体集積回路を低コストで製造することができる。
【0052】
また、誤動作検出機能を備えるラッチ回路をスタンダードセルライブラリに含めることにより、従来の論理合成及び配置配線の設計手法を用いて誤動作検出機能を備えた半導体集積回路を容易に設計することができるようになる。
【0053】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【0054】
(第3の実施形態)
図4は、本発明の第3の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【0055】
同図を参照して、14a,14bはラッチ回路であるフリップフロップ、15a,15bは誤動作検出回路、16a,16bは組み合わせ論理回路、Ser1,Ser2は誤動作信号、19はクロック信号線、20はクロック信号生成回路、S1は入力信号、S2は出力信号、Sin1はフリップフロップ14aへ入力される入力信号、Sin2はフリップフロップ14bへ入力される入力信号、Sou1はフリップフロップ14aからの出力信号、Sou2はフリップフロップ14bからの出力信号である。
【0056】
本実施形態の半導体集積回路は、通常の同期回路を構成するフリップフロップ14a,フリップフロップ14b、組み合わせ論理回路16a,組み合わせ論理回路16b、クロック信号生成回路20に加え、誤動作検出回路15をさらに備えたものである。また、フリップフロップ14aと誤動作検出回路15aとから構成される第1の回路Aと、フリップフロップ14bと誤動作検出回路15bとから構成される第2の回路Bとは同様の構成であり、本実施形態の半導体集積回路においては、これと同様の回路が複数個並列に配置され、それぞれが組み合わせ論理回路16a,16b及びクロック生成回路20と互いに接続されている。
【0057】
以下、フリップフロップ14aと誤動作検出回路15aとからなる第1の回路Aを例に取って説明すると、フリップフロップ14aにはクロック信号Sckが立ち上がり遷移するときにデータが記憶される。誤動作検出回路15aは、フリップフロップ14aへの入力信号Sin1とフリップフロップ14aからの出力信号Sou1とをクロック信号Sckが立ち下がり遷移するときに比較し、両者が互いに異なるときは誤動作信号Ser1を生成する。また、クロック信号生成回路20ではクロック信号Sckを生成する機構を備えている。第1の実施形態と異なる点は、クロック信号生成回路20がチェック信号を生成せず、クロック信号Sckの立ち下がりでチェック信号を代用していることである。
【0058】
図5(a),(b)は、本実施形態に係る半導体集積回路の動作を説明するタイミング図である。
【0059】
同図に示すように、クロック信号Sckは、立ち上がり遷移を行なってからチェック期間tc後に立ち下がり遷移を行なうように生成される。フリップフロップ14aは、誤動作信号Ser1が生成されたときにフリップフロップ14aへの入力信号Sin1のデータを再び記憶しなおして出力信号Sou1を出力する機能を有する。また、クロック信号Sckを生成する機構は、誤動作信号Ser1が生成されたとき、次に生成されるクロック信号Sckのパルスを通常よりチェック期間tc以上遅らせて生成する。本実施形態では1クロック周期分遅らせている。
【0060】
また、組み合わせ論理回路16aの最小遅延パスの遅延時間は、前述のtc(クロックスキューとホールド時間を考慮した場合は“tc+クロックスキュー+フリップフロップ14aのホールド時間”に対して)より長くなるように設計されるものとする。
【0061】
本実施形態の半導体集積回路において、最大パス遅延時間がクロック周期より短い場合は通常の同期回路と同様に定められたクロック周期ごとにクロック信号Sckが生成される。
【0062】
最大パス遅延時間がクロック周期より長くなった場合、まず、誤動作信号Ser1がローからハイに変化し、フリップフロップ14aへの入力信号Sin1がフリップフロップ14aに再度記憶され、出力信号Sou1が出力される。そして、次回のクロック信号Sckのパルスは1クロック周期分遅れて生成される。
【0063】
このように、通常時のクロック周期は絶対的な最大パス遅延時間よりも短く設定することで、回路をより高速に動作させることができ、タイミングのズレが起こった場合でも回路の誤動作を回避することができる。但し、最大パス遅延時間がクロック周期+チェック期間tcより長くなると、誤動作を回避することは困難である。
【0064】
また、本実施形態の半導体集積回路の構成によれば、チェック信号を生成する必要がないため、第1の実施形態の半導体集積回路に比べ、配線数を減らすことができる。すなわち、第1の実施形態の半導体集積回路に比べて製造コストを下げることができる。
【0065】
なお、本実施形態ではフリップフロップ14aと誤動作検出回路15aとからなる第1の回路Aを例に取って説明したが、これらの回路と並列に接続されている第2の回路Bなどの他のフリップフロップ及び誤動作検出回路についてもフリップフロップ14a及び誤動作検出回路15aと同様に動作している。
【0066】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【0067】
(第4の実施形態)
図6は、本発明の第4の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第3の実施形態の半導体集積回路のラッチ回路と誤動作検出回路とを一体化して構成したものである。
【0068】
同図を参照して、14はラッチ回路であるフリップフロップ、15は誤動作検出回路、Serは誤動作信号、19はクロック信号線、20はクロック信号生成回路、Sinはフリップフロップへの入力、Souはフリップフロップの出力、Clkは外部クロック信号、30はマルチプレクサで、31はマスターラッチ、32はCKスレーブラッチ、33はCHスレーブラッチ、34はトグルフリップフロップ、ONはクロック生成信号である。
【0069】
本実施形態の半導体集積回路において、誤動作検出回路15を備えたフリップフロップ14は、1個のマスターラッチ31と、2個のスレーブラッチ(CKスレーブラッチ32,CHスレーブラッチ33)と、マルチプレクサ30と、誤動作検出回路15とから構成される。この誤動作検出回路15は、CKスレーブラッチ32からの出力信号とCHスレーブラッチ33からの出力信号とを比較し、これらが互いに異なれば誤動作信号Serをハイにする機能を持ち、マルチプレクサ30は、CKスレーブラッチ32からの出力信号とCHスレーブラッチ33からの出力信号のうちいずれか1つを選択する機能を有する。
【0070】
また、マスターラッチ31は、イネーブル信号がローのときにはデータ入力端子に入力された信号を出力端子に伝え、イネーブル信号がハイのときには出力データを保持する。CKスレーブラッチ32及びCHスレーブラッチ33は、イネーブル信号がハイのときデータ入力端子に加わる信号を出力端子に伝え、イネーブル信号がローのとき出力信号を保持するものとする。また、クロック信号Sckがローからハイに変化するときにはマスターラッチ31からの出力信号が保持され、これがCKスレーブラッチ32の入力端子に伝わり、フリップフロップの出力端子から出力信号Souが出力される。
【0071】
また、クロック信号Sckがハイからローに変化するときにはCHスレーブラッチ33からの出力信号が保持される。このとき、CKスレーブラッチ32からの出力信号とCHスレーブラッチ33からの出力信号とが同じであれば誤動作検出回路15により誤動作信号Serはローとなり、CKスレーブラッチ32からの出力信号がフリップフロップ14からの出力信号Souとして出力される。
【0072】
一方、CKスレーブラッチ32からの出力信号とCHスレーブラッチ33からの出力信号とが異なる場合は、誤動作検出回路15により誤動作信号Serがハイに変化し、CHスレーブラッチ33からの出力信号がフリップフロップ14からの出力信号Souとして出力される。
【0073】
また、クロック信号生成回路20内のトグルフリップフロップ34から出力されるクロック生成信号ONはハイに初期化されている。そして、トグルフリップフロップ34は誤動作信号Serがローのときには出力信号を保持し、誤動作信号Serがハイのときには外部クロック信号Clkの立ち上がり時に出力信号を反転する。つまり、誤動作信号Serがハイに変化し、次に外部クロック信号Clkが立ち上がるとき、クロック生成信号ONはハイからローに変化する。これにより、外部クロック信号Clkが変化してもクロック生成回路20の出力であるクロック信号Sckはローのままとなる。
【0074】
その次に外部クロック信号Clkが立ち上がるときには誤動作信号Serはハイのままなので、トグルフリップフロップ34からの出力信号(クロック生成信号ON)が再びローからハイに変化する。そして、ローからハイに立ち上がるクロック信号Sckがフリップフロップ14に入力される。このとき誤動作信号Serはローに変化する。以上により、図5に示すようなタイミング動作を行なうことができる。
【0075】
本実施形態の半導体集積回路では、半導体集積回路を構成する素子数及び配線数を第3の実施形態の半導体集積回路に比べて減らすことができる。すなわち、第3の実施形態の半導体集積回路に比べて製造コストを低く抑えることができる。
【0076】
また、誤動作検出機能を備えるラッチ回路をスタンダードセルライブラリに含めることにより、従来の論理合成及び配置配線の設計手法を用いて誤動作検出機能を備えた半導体集積回路を容易に設計することができるようになる。
【0077】
(第5の実施形態)
図7は、本発明の第4の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第1の実施形態の半導体集積回路に電源電圧制御回路と電源回路とをさらに加えたものである。
【0078】
同図を参照して、14a,14bはラッチ回路であるフリップフロップ、15a,15bは誤動作検出回路、16a,16bは組み合わせ論理回路、Ser1,Ser2は誤動作信号、18はチェック信号線、19はクロック信号線、20はクロック信号生成回路、S1は入力信号、S2は出力信号、Sin1はフリップフロップ14aへの入力信号、Sin2はフリップフロップ14bへの入力信号、Sou1はフリップフロップ14aからの出力信号、Sou2はフリップフロップ14bからの出力信号、35は電源回路、36は電源線、37は電源電圧制御回路である。また、フリップフロップ14aと誤動作検出回路15aとから構成される第1の回路Aと、フリップフロップ14bと誤動作検出回路15bとから構成される第2の回路Bとは同様の構成であり、本実施形態の半導体集積回路においては、これと同様の回路が複数個並列に配置され、それぞれが組み合わせ論理回路16a,16b及びクロック信号生成回路20と互いに接続されている。以下では、フリップフロップ14aと誤動作検出回路15aとからなる第1の回路Aを例に取って説明する。
【0079】
本実施形態の半導体集積回路において、電源電圧制御回路37にはクロック信号Sckと誤動作信号Ser1の両方が入力され、クロック信号Sckと誤動作信号Ser1のパルスの数がそれぞれ計測される。そして、電源電圧制御回路37は、クロック信号Sckの時間あたりのパルス数がある回数に達したときに、誤動作信号Ser1の時間あたりのパルスの数がある一定の回数(誤動作上限)を超えていれば電源電圧を上げる制御信号を電源回路35に伝え、ある一定の回数(誤動作下限)よりも少なければ電源電圧を上げる信号を電源回路35に伝える。なお、ここで用いられる電源電圧は、実際に回路に流れる動作電圧を意味している。
【0080】
これにより、回路を最適な電源電圧で動作させることができるようになる。従来の半導体集積回路では、最大パス遅延時間の変動を考慮して電源電圧を高めに設定する必要があったが、本実施形態の半導体集積回路においては、最適な電源電圧を設定することができるため、消費電力を効果的に削減することができる。
回路の消費電力は電源電圧の2乗に比例するため、本発明の半導体集積回路は、これを利用する機器の省電力化に大変有効である。
【0081】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【0082】
また、本実施形態の半導体集積回路においては、クロック信号生成回路がチェック信号を生成する機能を備えているが、クロック信号生成回路がチェック信号を生成することなく、クロック信号の立ち下がりの際にフリップフロップへの入力信号とフリップフロップからの出力信号とを比較する構造であってもよい。
【0083】
(第6の実施形態)
図8は、本発明の第5の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。同図に示すように、本実施形態の半導体集積回路は、第1の実施形態の半導体集積回路にクロック周期制御回路をさらに加えたものである。
【0084】
同図を参照して、14a,14bはラッチ回路であるフリップフロップ、15a,15bは誤動作検出回路、16a,16bは組み合わせ論理回路、Ser1,Ser2は誤動作信号、18はチェック信号線、19はクロック信号線、20はクロック信号生成回路、S1は入力信号、S2は出力信号、Sin1はフリップフロップ14aへの入力信号、Sin2はフリップフロップ14bへの入力信号、Sou1はフリップフロップ14aからの出力信号、Sou2はフリップフロップ14bからの出力信号、38はクロック周期制御回路である。ここで、本実施形態の半導体集積回路においては、フリップフロップと誤動作検出回路とからなる同一の回路が並列に配置されているので、以下ではフリップフロップ14aと誤動作検出回路15aを例に取って説明する。
【0085】
本実施形態の半導体集積回路において、クロック周期制御回路38にはクロック信号Sckと誤動作信号Ser1の両方が入力され、クロック信号Sckと誤動作信号Ser1のパルスの数がそれぞれ計測される。クロック周期制御回路38は、クロック信号Sckの時間あたりのパルス数がある回数に達したときに、誤動作信号Ser1の時間あたりのパルスの数がある一定の回数(誤動作上限)を超えていればクロック周期を長くする制御信号をクロック信号生成回路20に伝え、ある一定の回数(誤動作下限)よりも小さければクロック周期を短くする信号をクロック信号生成回路20に伝えるものとする。
【0086】
これにより、回路を最適なクロック周期で動作させることができるようになる。すなわち、本実施形態の半導体集積回路は、動作環境に適応して動作速度を向上させることができる。
【0087】
また、本実施形態において示される誤動作検出回路は、クロック周期より遅く入力信号が到着する可能性があるフリップフロップ回路にのみ接続されることが好ましい。すなわち、入力に接続された組み合わせ回路中を伝わる信号が動作変動により最大限遅く到着しても、クロック周期内に到着するフリップフロップにははじめから誤動作検出装置を接続しない。これにより、全てのフリップフロップ回路に誤動作検出回路を接続する場合に比べて回路数を減らすことができ、製造コストを下げることができる。
【0088】
また、本実施形態の半導体集積回路においては、クロック信号生成回路がチェック信号を生成する機能を備えているが、クロック信号生成回路がチェック信号を生成することなく、クロック信号の立ち下がりの際にフリップフロップへの入力信号とフリップフロップからの出力信号とを比較する構造であってもよい。
【0089】
また、本実施形態の半導体集積回路において、上述の電源回路及び電源電圧制御回路をさらに備えた構造であってもよい。
【0090】
本実施形態において用いられるクロック周期制御回路の構造としては、リングオシレータを用いたものが考えられる。このとき、クロック周期制御回路からの信号により、例えばリングオシレータに加える電圧を制御することにより、クロック周期を可変することができる。
【0091】
【発明の効果】
本発明の半導体集積回路及びその動作方法によれば、誤動作検出回路を備えたことにより、外部の回路から予測不可能な遅延時間の変動がある場合においても回路の動作速度が向上させ、且つ半導体集積回路の消費電力を小さくすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図2】(a),(b)は、本発明の第1の実施形態に係る半導体集積回路の動作を示すタイミング図である。
【図3】本発明の第2の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図4】本発明の第3の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図5】(a),(b)は本発明の第3の実施形態に係る半導体集積回路の動作を説明するタイミング図である。
【図6】本発明の第4の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図7】本発明の第4の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図8】本発明の第5の実施形態に係る半導体集積回路を概略的に示すブロック回路図である。
【図9】従来の半導体集積回路を概略的に示すブロック回路図である。
【符号の説明】
14,14a,14b フリップフロップ
15,15a,15b 誤動作検出回路
16a,b 組み合わせ論理回路
18 チェック信号線
19 クロック信号線
20 クロック信号生成回路
25 CKマスターラッチ
26 CHマスターラッチ
27 スレーブラッチ
30 マルチプレクサ
31 マスターラッチ
32 CKスレーブラッチ
33 CHスレーブラッチ
34 トグルフリップフロップ
35 電源回路
36 電源線
37 電源電圧制御回路
38 クロック周期制御回路
ON クロック生成信号
S1 入力信号
S2 出力信号
Ser,Ser1,Ser2 誤動作信号
Sin,Sin1,Sin2 フリップフロップへの入力信号
Sou,Sou1,Sou2 フリップフロップからの出力信号
Clk 外部クロック信号
Che 外部チェック信号
Sch チェック信号
Sck クロック信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit and a driving method thereof, and more particularly to a semiconductor integrated circuit including a malfunction detector and a driving method thereof.
[0002]
[Prior art]
In recent years, many portable devices powered by batteries have become widespread, and semiconductor integrated circuits used in these devices are strongly required to further reduce power consumption in order to extend the battery driving time. ing. In addition, demands for higher performance of semiconductor integrated circuits that lead to improvements in functions of portable devices are increasing year by year.
[0003]
The processing performance of the semiconductor integrated circuit depends on the operating frequency of the clock signal in a circuit that is designed to store data in the latch circuit in synchronization with the clock signal. That is, in order to improve the processing performance of the semiconductor integrated circuit, the operating frequency of the clock signal may be increased.
[0004]
On the other hand, in order for the circuit to operate correctly, the one with the longest delay time when data is transmitted between the latch circuits needs to be smaller than the clock cycle which is the reciprocal of the operating frequency. However, the setup time and hold time of the latch circuit are not considered here.
[0005]
However, the data transmission speed in the semiconductor integrated circuit varies depending on various factors. The main factors are changes in the temperature and power supply voltage of the semiconductor chip, and variations in manufacturing. In normal design, circuit design is performed assuming the worst case of variations in these characteristics.
[0006]
In recent years, a temperature detection function has been mounted on the chip, and the clock cycle and power supply voltage are changed according to these changes, and the equivalent of a circuit that generates the maximum delay time between the latch circuit and the latch circuit. A configuration has been proposed in which a circuit is made separately, the operation speed of the circuit is detected, and the power supply voltage is changed to a clock cycle suitable for the clock cycle.
[0007]
FIG. 9 is a block circuit diagram of a semiconductor integrated circuit disclosed in Japanese Patent Application Laid-Open No. 11-234113. In the figure, when
[0008]
When the
[0009]
According to the present invention, the delay measuring
[0010]
[Problems to be solved by the invention]
However, there are cases where the operation speed of a circuit changes depending on the history of the circuit and cannot be estimated from the outside. As an example, there is a case where a circuit is designed using a MOSFET using an SOI (Silicon on Insulator) substrate that has been developed in recent years. The SOI MOSFET is characterized in that the MOSFET is formed on a thick insulating film, and the bottom surface of the source and drain is in contact with the insulating film, so that the junction capacitance is smaller than that of a normal bulk MOSFET. In addition, since MOSFETs are completely isolated from each other, there is an advantage that latch-up does not occur and higher integration can be achieved. SOI MOSFETs include an FD (Fully-Depleted) type in which a region under a channel is completely depleted and a PD (Partially-Depleted) type in which a region called a body that is not depleted exists. The potential of the body region under the channel floating in the channel changes during circuit operation, and the threshold voltage changes. Therefore, the operation characteristics change depending on the operation history of the circuit so far.
[0011]
In the conventional synchronous design, it is necessary to give the change width of the characteristic fluctuation due to the operation history as a timing margin, and there is a problem that the operation speed becomes slow.
[0012]
As a conventional technique that can cope with this, there is a technique (Japanese Patent Laid-Open No. 08-288822) that detects the stationary operation of the combinational logic circuit unit and generates the next clock. However, in order to completely detect a stationary state, it is necessary to attach a stationary detection circuit to all internal nodes of the combinational logic circuit unit, which is difficult to realize because the circuit scale increases extremely.
[0013]
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit that can improve the operation speed even when there is a variation in delay time that cannot be predicted from an external circuit, and that consumes less power, and a driving method thereof.
[0014]
[Means for Solving the Problems]
The semiconductor integrated circuit according to the present invention includes a clock generation circuit that generates a clock signal, a combinational logic circuit, a latch circuit that latches and outputs the output of the combinational logic circuit in accordance with the clock signal, and a clock to the latch circuit. An input signal to the latch circuit and an output signal from the latch circuit are detected when a check period, which is a fixed period, has elapsed after the signal is added. If the logical values of both signals do not match, a malfunction signal is output. A semiconductor integrated circuit having a malfunction detection circuit for outputting, wherein when the malfunction signal is output, the latch circuit latches the input signal again and outputs an output signal, and the clock signal generation circuit When no malfunction signal is output, a clock signal is generated at a constant clock cycle. When the malfunction signal is output, the clock signal is generated. A click signal is generated by delaying more than the check period.
[0015]
Thereby, even when the delay time of the circuit becomes longer than the clock cycle, it is possible to prevent malfunction of the circuit. In addition, since the clock period can be set shorter than the latest time (maximum path delay time) among the time that the signal travels through the combinational logic circuit, the circuit can be operated at high speed.
[0016]
Further, the clock signal generation circuit outputs a check signal delayed by a check period from the clock signal every clock cycle, so that each flip-flop can surely compare the input and output at the same timing, It is possible to reliably prevent malfunction of the circuit.
[0017]
In addition, when the clock signal rises or falls, the output signal from the combinational logic circuit is latched in the latch circuit, and a malfunction occurs when the clock signal transitions in a direction opposite to the latch operation of the latch circuit. The detection circuit compares the input signal to the latch circuit and the output signal from the latch circuit, and if the logical values of the two signals do not match, outputting a malfunction signal eliminates the need to generate a check signal. As a result, the circuit configuration can be simplified, and the manufacturing cost can be reduced.
[0018]
In addition, the semiconductor integrated circuit of the present invention operates to supply the combinational logic circuit, the latch circuit, and the malfunction detection circuit if the frequency per time that the malfunction signal is detected is higher than a certain malfunction upper limit frequency. A power supply voltage control circuit having a function of raising the voltage and lowering the operating voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detecting circuit if the frequency per malfunction signal is lower than a certain malfunction lower limit frequency Is further provided.
[0019]
Thereby, since an optimal power supply voltage can be set, power consumption can be reduced effectively. Since the power consumption of the circuit is proportional to the square of the power supply voltage, it is effective for reducing the power consumption of equipment using a semiconductor integrated circuit.
[0020]
Further, the semiconductor integrated circuit of the present invention increases the clock cycle if the frequency per time at which the malfunction signal is detected is higher than a certain malfunction upper limit frequency, and the frequency per time at which the malfunction signal is detected. Is further provided with a clock cycle control circuit having a function of shortening the clock cycle if the frequency is smaller than a certain malfunction lower limit frequency.
[0021]
As a result, the circuit can be operated at an optimum clock cycle, and malfunction of the circuit can be prevented. In addition, since the circuit can be operated with an optimal clock cycle, the operation speed of the circuit can be improved.
[0022]
A method for driving a semiconductor integrated circuit according to the present invention is a method for driving a semiconductor integrated circuit configured to send a signal between a first combinational circuit and a second combinational circuit via a latch circuit, and generates a clock signal. Step (a) of outputting a clock signal having a fixed clock cycle from the circuit and comparing the signal input to the latch circuit with the signal output from the latch circuit, and if both signals are different, malfunction occurs. A step (b) of outputting a signal, a step (c) of receiving the malfunction signal, causing the latch circuit to latch the signal from the first combination circuit again, and outputting the signal to the second combination circuit; A step (d) of outputting the clock signal after delaying it for a check period or more when the malfunction signal is output.
[0023]
This method can prevent malfunction of the circuit even when the delay time of the circuit becomes longer than the clock period. In addition, since the clock period can be set shorter than the latest time (maximum path delay time) among the time that the signal travels through the combinational logic circuit, the circuit can be operated at high speed.
[0024]
After the step (a), before the step (b), the method further includes a step (e) in which a check signal is output from the clock signal generation circuit with a check period delayed from the clock signal. Therefore, it is possible to reliably compare the input and output at the same timing, and to reliably prevent malfunction of the circuit.
[0025]
Further, before the step (b), the output signal from the combinational logic circuit is latched in the latch circuit when the clock signal rises or falls, and the direction opposite to that when the latch circuit performs a latch operation. Further including the step (e) in which the clock signal transitions to this eliminates the need to generate a check signal, so that the circuit configuration can be simplified and the manufacturing cost can be reduced.
[0026]
Further, if the frequency per time the malfunction signal is detected is higher than a certain malfunction upper limit frequency, the operation voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detection circuit is increased, and the certain malfunction lower limit frequency is increased. The method further includes a step (f) of lowering the operating voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detection circuit if the frequency of the malfunction signal per time is lower.
[0027]
By this method, an optimum power supply voltage can be set, so that the power consumption of the circuit can be effectively reduced. Since the power consumption of the circuit is proportional to the square of the power supply voltage, it is very effective for power saving of equipment using a semiconductor integrated circuit.
[0028]
In the semiconductor integrated circuit driving method of the present invention, if the frequency per time when the malfunction signal is detected is higher than a certain malfunction upper limit frequency, the clock cycle is lengthened and the time when the malfunction signal is detected. If the hit frequency is less than a certain malfunction lower limit frequency, the method further includes a step (g) of shortening the clock cycle.
[0029]
According to this method, the circuit can be operated at an optimal clock cycle, so that the operation speed can be increased and malfunction of the circuit can be prevented.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
[0031]
FIG. 1 is a block circuit diagram schematically showing a semiconductor integrated circuit according to the present embodiment. Referring to the figure, 14a and 14b are flip-flops which are latch circuits, 15a and 15b are malfunction detection circuits, 16a and 16b are combinational logic circuits, Ser1 and Ser2 are malfunction signals, 18 is a check signal line, and 19 is a clock signal. Line, check signal is Sch, clock signal is Sck, 20 is a clock signal generation circuit, S1 is an input signal, S2 is an output signal from the
[0032]
In the semiconductor integrated circuit according to the present embodiment, the flip-
[0033]
The semiconductor integrated circuit according to the present embodiment includes a
[0034]
Next, the operation (driving method) of the semiconductor integrated circuit of this embodiment will be described with reference to the drawings. Hereinafter, the first circuit A including the flip-
[0035]
2A and 2B are timing charts showing the operation of the semiconductor integrated circuit of the present embodiment. As shown in the figure, the check signal Sch is generated with a delay of the check period tc from the clock signal Sck.
[0036]
Here, the flip-
[0037]
Further, the mechanism for generating the clock signal Sck and the check signal Sch delays both pulses of the clock signal Sck and the check signal Sch to be generated next by the check period tc or more than usual when the malfunction signal Ser1 is generated. Generate. Here, it is delayed by one clock cycle.
[0038]
Further, the delay time of the minimum delay path of the
[0039]
As shown in FIG. 2A, when the maximum path delay time is shorter than the clock period, a clock signal is generated for each predetermined clock period as in the case of a normal synchronization circuit.
[0040]
On the other hand, as shown in FIG. 2B, when the maximum path delay time becomes longer than the clock cycle, the malfunction signal Ser1 first changes from low (low voltage) to high (high voltage), and then the flip-flop. After the input signal Sin1 to the flip-
[0041]
As described above, in the semiconductor integrated circuit according to the present embodiment, the normal clock cycle can be set shorter than the absolute maximum path delay time, so the clock cycle is set longer than the absolute maximum path delay time. It can operate at higher speed than the conventional semiconductor integrated circuit. Further, in the semiconductor integrated circuit of this embodiment, even when a path delay longer than the clock cycle occurs and a timing shift occurs, a malfunction of the entire circuit can be avoided. However, if the maximum path delay time is longer than the clock cycle + the check period tc, it is difficult to avoid malfunction.
[0042]
As described above, according to the semiconductor integrated circuit of the present embodiment, the operation speed can be improved as compared with the conventional semiconductor integrated circuit, and malfunction of the semiconductor integrated circuit can be suppressed. In particular, the above-described effect is remarkable in a circuit in which an operation speed varies depending on an operation history, which is configured by a semiconductor device using SOI or the like as a substrate.
[0043]
In the present embodiment, the first circuit A including the flip-
[0044]
The malfunction detection circuit shown in this embodiment is preferably connected only to a flip-flop circuit in which an input signal may arrive later than the clock cycle. That is, even if a signal transmitted through the combinational circuit connected to the input arrives at the latest due to operational fluctuations, the malfunction detection device is not connected to the flip-flop that arrives within the clock cycle from the beginning. As a result, the number of circuits can be reduced as compared with the case where malfunction detection circuits are connected to all flip-flop circuits, and the manufacturing cost can be reduced.
[0045]
(Second Embodiment)
FIG. 3 is a block circuit diagram schematically showing a semiconductor integrated circuit according to the second embodiment of the present invention. As shown in the figure, the semiconductor integrated circuit of this embodiment is configured by integrating a latch circuit and a malfunction detection circuit in the semiconductor integrated circuit of the first embodiment.
[0046]
Referring to the figure, 14 is a flip-flop which is a latch circuit, 15 is a malfunction detection circuit, Ser is a malfunction signal, 18 is a check signal line, 19 is a clock signal line, check signal is Sch, clock signal is Sck, 20 Is a clock signal generation circuit, Sin is an input signal to the flip-flop, Sou is an output signal from the flip-flop, 25 is a CK master latch, 26 is a CH master latch, 27 is a slave latch, Clk is an external clock signal, and Che is an external signal A check signal, ON is a clock generation signal, and 30 is a multiplexer.
[0047]
The flip-
[0048]
The
[0049]
Here, when the output signal from the
[0050]
In the clock
[0051]
By adopting the above configuration, in the semiconductor integrated circuit of this embodiment, the number of elements and the number of wirings constituting the semiconductor integrated circuit can be reduced as compared with the first embodiment. That is, a semiconductor integrated circuit can be manufactured at low cost.
[0052]
In addition, by including a latch circuit having a malfunction detection function in the standard cell library, a semiconductor integrated circuit having a malfunction detection function can be easily designed using a conventional logic synthesis and placement and routing design method. Become.
[0053]
The malfunction detection circuit shown in this embodiment is preferably connected only to a flip-flop circuit in which an input signal may arrive later than the clock cycle. That is, even if a signal transmitted through the combinational circuit connected to the input arrives at the latest due to operational fluctuations, the malfunction detection device is not connected to the flip-flop that arrives within the clock cycle from the beginning. As a result, the number of circuits can be reduced as compared with the case where malfunction detection circuits are connected to all flip-flop circuits, and the manufacturing cost can be reduced.
[0054]
(Third embodiment)
FIG. 4 is a block circuit diagram schematically showing a semiconductor integrated circuit according to the third embodiment of the present invention.
[0055]
Referring to the figure, 14a and 14b are flip-flops which are latch circuits, 15a and 15b are malfunction detection circuits, 16a and 16b are combinational logic circuits, Ser1 and Ser2 are malfunction signals, 19 is a clock signal line, and 20 is a clock. S1 is an input signal, S2 is an output signal, Sin1 is an input signal input to the flip-
[0056]
The semiconductor integrated circuit of this embodiment further includes a
[0057]
Hereinafter, the first circuit A including the flip-
[0058]
5A and 5B are timing charts for explaining the operation of the semiconductor integrated circuit according to the present embodiment.
[0059]
As shown in the figure, the clock signal Sck is generated so as to perform a falling transition after a check period tc after performing a rising transition. The flip-
[0060]
Further, the delay time of the minimum delay path of the
[0061]
In the semiconductor integrated circuit according to the present embodiment, when the maximum path delay time is shorter than the clock cycle, the clock signal Sck is generated every clock cycle determined in the same manner as in a normal synchronization circuit.
[0062]
When the maximum path delay time becomes longer than the clock cycle, first, the malfunction signal Ser1 changes from low to high, the input signal Sin1 to the flip-
[0063]
In this way, by setting the normal clock cycle to be shorter than the absolute maximum path delay time, the circuit can be operated at a higher speed, and even when a timing shift occurs, a malfunction of the circuit is avoided. be able to. However, if the maximum path delay time is longer than the clock cycle + the check period tc, it is difficult to avoid malfunction.
[0064]
Further, according to the configuration of the semiconductor integrated circuit of the present embodiment, since it is not necessary to generate a check signal, the number of wirings can be reduced as compared with the semiconductor integrated circuit of the first embodiment. That is, the manufacturing cost can be reduced as compared with the semiconductor integrated circuit of the first embodiment.
[0065]
In the present embodiment, the first circuit A including the flip-
[0066]
The malfunction detection circuit shown in this embodiment is preferably connected only to a flip-flop circuit in which an input signal may arrive later than the clock cycle. That is, even if a signal transmitted through the combinational circuit connected to the input arrives at the latest due to operational fluctuations, the malfunction detection device is not connected to the flip-flop that arrives within the clock cycle from the beginning. As a result, the number of circuits can be reduced as compared with the case where malfunction detection circuits are connected to all flip-flop circuits, and the manufacturing cost can be reduced.
[0067]
(Fourth embodiment)
FIG. 6 is a block circuit diagram schematically showing a semiconductor integrated circuit according to the fourth embodiment of the present invention. As shown in the figure, the semiconductor integrated circuit of this embodiment is configured by integrating the latch circuit and the malfunction detection circuit of the semiconductor integrated circuit of the third embodiment.
[0068]
Referring to the figure, 14 is a flip-flop which is a latch circuit, 15 is a malfunction detection circuit, Ser is a malfunction signal, 19 is a clock signal line, 20 is a clock signal generation circuit, Sin is an input to the flip-flop, and Sou is Flip-flop output, Clk is an external clock signal, 30 is a multiplexer, 31 is a master latch, 32 is a CK slave latch, 33 is a CH slave latch, 34 is a toggle flip-flop, and ON is a clock generation signal.
[0069]
In the semiconductor integrated circuit of the present embodiment, the flip-
[0070]
The
[0071]
When the clock signal Sck changes from high to low, the output signal from the
[0072]
On the other hand, when the output signal from the
[0073]
The clock generation signal ON output from the toggle flip-
[0074]
Then, when the external clock signal Clk rises, the malfunction signal Ser remains high, so that the output signal (clock generation signal ON) from the toggle flip-
[0075]
In the semiconductor integrated circuit of the present embodiment, the number of elements and the number of wirings constituting the semiconductor integrated circuit can be reduced as compared with the semiconductor integrated circuit of the third embodiment. That is, the manufacturing cost can be reduced compared to the semiconductor integrated circuit of the third embodiment.
[0076]
In addition, by including a latch circuit having a malfunction detection function in the standard cell library, a semiconductor integrated circuit having a malfunction detection function can be easily designed using a conventional logic synthesis and placement and routing design method. Become.
[0077]
(Fifth embodiment)
FIG. 7 is a block circuit diagram schematically showing a semiconductor integrated circuit according to the fourth embodiment of the present invention. As shown in the figure, the semiconductor integrated circuit of this embodiment is obtained by further adding a power supply voltage control circuit and a power supply circuit to the semiconductor integrated circuit of the first embodiment.
[0078]
Referring to the figure, 14a and 14b are flip-flops which are latch circuits, 15a and 15b are malfunction detection circuits, 16a and 16b are combinational logic circuits, Ser1 and Ser2 are malfunction signals, 18 is a check signal line, and 19 is a clock. The signal line, 20 is a clock signal generation circuit, S1 is an input signal, S2 is an output signal, Sin1 is an input signal to the flip-
[0079]
In the semiconductor integrated circuit of this embodiment, both the clock signal Sck and the malfunction signal Ser1 are input to the power supply
[0080]
As a result, the circuit can be operated with an optimum power supply voltage. In the conventional semiconductor integrated circuit, it is necessary to set the power supply voltage higher in consideration of the fluctuation of the maximum path delay time. However, in the semiconductor integrated circuit of this embodiment, the optimum power supply voltage can be set. Therefore, power consumption can be effectively reduced.
Since the power consumption of the circuit is proportional to the square of the power supply voltage, the semiconductor integrated circuit of the present invention is very effective for power saving of equipment using the circuit.
[0081]
The malfunction detection circuit shown in this embodiment is preferably connected only to a flip-flop circuit in which an input signal may arrive later than the clock cycle. That is, even if a signal transmitted through the combinational circuit connected to the input arrives at the latest due to operational fluctuations, the malfunction detection device is not connected to the flip-flop that arrives within the clock cycle from the beginning. As a result, the number of circuits can be reduced as compared with the case where malfunction detection circuits are connected to all flip-flop circuits, and the manufacturing cost can be reduced.
[0082]
In the semiconductor integrated circuit of this embodiment, the clock signal generation circuit has a function of generating a check signal. However, the clock signal generation circuit does not generate a check signal and the clock signal falls when the clock signal falls. A structure in which an input signal to the flip-flop and an output signal from the flip-flop are compared may be employed.
[0083]
(Sixth embodiment)
FIG. 8 is a block circuit diagram schematically showing a semiconductor integrated circuit according to the fifth embodiment of the present invention. As shown in the figure, the semiconductor integrated circuit of this embodiment is obtained by adding a clock cycle control circuit to the semiconductor integrated circuit of the first embodiment.
[0084]
Referring to the figure, 14a and 14b are flip-flops which are latch circuits, 15a and 15b are malfunction detection circuits, 16a and 16b are combinational logic circuits, Ser1 and Ser2 are malfunction signals, 18 is a check signal line, and 19 is a clock. The signal line, 20 is a clock signal generation circuit, S1 is an input signal, S2 is an output signal, Sin1 is an input signal to the flip-
[0085]
In the semiconductor integrated circuit of the present embodiment, both the clock signal Sck and the malfunction signal Ser1 are input to the clock
[0086]
As a result, the circuit can be operated with an optimum clock cycle. That is, the semiconductor integrated circuit of this embodiment can improve the operation speed in accordance with the operating environment.
[0087]
The malfunction detection circuit shown in this embodiment is preferably connected only to a flip-flop circuit in which an input signal may arrive later than the clock cycle. That is, even if a signal transmitted through the combinational circuit connected to the input arrives at the latest due to operational fluctuations, the malfunction detection device is not connected to the flip-flop that arrives within the clock cycle from the beginning. As a result, the number of circuits can be reduced as compared with the case where malfunction detection circuits are connected to all flip-flop circuits, and the manufacturing cost can be reduced.
[0088]
In the semiconductor integrated circuit of this embodiment, the clock signal generation circuit has a function of generating a check signal. However, the clock signal generation circuit does not generate a check signal and the clock signal falls when the clock signal falls. A structure in which an input signal to the flip-flop and an output signal from the flip-flop are compared may be employed.
[0089]
Further, the semiconductor integrated circuit of the present embodiment may have a structure further including the above-described power supply circuit and power supply voltage control circuit.
[0090]
As a structure of the clock cycle control circuit used in this embodiment, a structure using a ring oscillator can be considered. At this time, the clock cycle can be varied by controlling the voltage applied to the ring oscillator, for example, by a signal from the clock cycle control circuit.
[0091]
【The invention's effect】
According to the semiconductor integrated circuit and the operation method thereof of the present invention, by including the malfunction detection circuit, the operation speed of the circuit can be improved even when there is a variation in delay time that cannot be predicted from an external circuit, and the semiconductor The power consumption of the integrated circuit can be reduced.
[Brief description of the drawings]
FIG. 1 is a block circuit diagram schematically showing a semiconductor integrated circuit according to a first embodiment of the present invention.
FIGS. 2A and 2B are timing charts showing the operation of the semiconductor integrated circuit according to the first embodiment of the present invention. FIGS.
FIG. 3 is a block circuit diagram schematically showing a semiconductor integrated circuit according to a second embodiment of the present invention.
FIG. 4 is a block circuit diagram schematically showing a semiconductor integrated circuit according to a third embodiment of the present invention.
FIGS. 5A and 5B are timing diagrams illustrating the operation of a semiconductor integrated circuit according to a third embodiment of the present invention.
FIG. 6 is a block circuit diagram schematically showing a semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 7 is a block circuit diagram schematically showing a semiconductor integrated circuit according to a fourth embodiment of the present invention.
FIG. 8 is a block circuit diagram schematically showing a semiconductor integrated circuit according to a fifth embodiment of the present invention.
FIG. 9 is a block circuit diagram schematically showing a conventional semiconductor integrated circuit.
[Explanation of symbols]
14, 14a, 14b flip-flop
15, 15a, 15b Malfunction detection circuit
16a, b combinational logic circuit
18 Check signal line
19 Clock signal line
20 Clock signal generation circuit
25 CK master latch
26 CH master latch
27 Slave latch
30 multiplexer
31 Master latch
32 CK slave latch
33 CH slave latch
34 Toggle flip-flop
35 Power supply circuit
36 Power line
37 Power supply voltage control circuit
38 Clock cycle control circuit
ON clock generation signal
S1 input signal
S2 output signal
Ser, Ser1, Ser2 Malfunction signal
Sin, Sin1, Sin2 Input signal to flip-flop
Sou, Sou1, Sou2 Output signal from flip-flop
Clk external clock signal
Che external check signal
Sch check signal
Sck clock signal
Claims (14)
組み合わせ論理回路と、
上記組み合わせ論理回路の出力を上記クロック信号に応じてラッチして出力するラッチ回路と、
上記ラッチ回路に上記クロック信号が加わってから一定期間であるチェック期間が経過したときに上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを検出し、両信号の論理値が一致していなければ誤動作信号を出力する誤動作検出回路とを有する半導体集積回路であって、
上記ラッチ回路は、上記誤動作信号が出力されるとき、入力信号を再びラッチして出力信号を出力し、
上記クロック信号生成回路は、上記誤動作信号が出力されないときは一定のクロック周期で上記クロック信号を生成し、上記誤動作信号が出力されたときには上記クロック信号を上記チェック期間以上遅らせて生成する半導体集積回路。A clock generation circuit for generating a clock signal;
Combinational logic,
A latch circuit that latches and outputs the output of the combinational logic circuit according to the clock signal;
Detecting an output signal from the input signal and the latch circuit to said latch circuit when the check period is constant period after the clock signal is applied to the latch circuit has elapsed, the logic value of the two signals coincide A semiconductor integrated circuit having a malfunction detection circuit that outputs a malfunction signal if not,
When the malfunction signal is output, the latch circuit latches the input signal again and outputs an output signal,
The clock signal generating circuit, the semiconductor integrated circuit when the malfunction signal is not outputted to generate the clock signal at a predetermined clock cycle, when said malfunction signal is output to generate delaying the clock signal or the check period .
上記クロック信号生成回路は、クロック周期ごとに上記クロック信号よりもチェック期間だけ遅らせてチェック信号をさらに出力することを特徴とする半導体集積回路。The semiconductor integrated circuit according to claim 1,
The clock signal generating circuit, a semiconductor integrated circuit characterized by further outputs a check signal delayed by checking period than the clock signal for each clock cycle.
上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に上記組み合わせ論理回路からの出力信号がラッチされ、
上記ラッチ回路がラッチ動作を行なうときと逆方向に上記クロック信号が遷移するときに、誤動作検出回路が上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを比較し、両信号の論理値が一致していなければ誤動作信号を出力することを特徴とする半導体集積回路。The semiconductor integrated circuit according to claim 1 or 2,
The output signal from the combinational logic circuit is latched in the latch circuit when the clock signal rises or falls,
When the clock signal transitions in the opposite direction to when the latch circuit performs the latch operation, the malfunction detection circuit compares the input signal to the latch circuit with the output signal from the latch circuit, and the logic of both signals A semiconductor integrated circuit characterized by outputting a malfunction signal if the values do not match.
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げる機能を持つ電源電圧制御回路をさらに備えたことを特徴とする半導体集積回路。The semiconductor integrated circuit according to any one of claims 1 to 3,
If the frequency per time that the malfunction signal is detected is higher than a certain malfunction upper limit frequency, the operating voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detection circuit is increased, and the malfunction lower limit frequency is exceeded. And a power supply voltage control circuit having a function of reducing an operating voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detecting circuit if the frequency of the malfunctioning signal per time is low. Integrated circuit.
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くする機能を持つクロック周期制御回路をさらに備えたことを特徴とする半導体集積回路。In the semiconductor integrated circuit according to any one of claims 1 to 4,
If the frequency per time that the malfunction signal is detected is higher than a certain malfunction upper limit frequency, the clock cycle is lengthened, and if the frequency per time that the malfunction signal is detected is smaller than a certain malfunction lower limit frequency. A semiconductor integrated circuit, further comprising a clock cycle control circuit having a function of shortening the clock cycle.
上記誤動作信号が出力されたときには上記クロック信号を1クロック周期分遅らせて生成することを特徴とする半導体集積回路。A semiconductor integrated circuit, wherein the clock signal is generated with a delay of one clock period when the malfunction signal is output.
組み合わせ論理回路と、Combinational logic,
上記組み合わせ論理回路の出力を上記クロック信号に応じてラッチして出力するラッチ回路と、A latch circuit that latches and outputs the output of the combinational logic circuit according to the clock signal;
上記ラッチ回路に上記クロック信号が加わってから一定期間であるチェック期間が経過したときに上記ラッチ回路への入力信号と上記ラッチ回路からの出力信号とを検出し、両信号の論理値が一致していなければ誤動作信号を出力する誤動作検出回路とを有する半導体集積回路であって、The input signal to the latch circuit and the output signal from the latch circuit are detected when a check period, which is a certain period, has elapsed since the clock signal is applied to the latch circuit, and the logical values of both signals match. A semiconductor integrated circuit having a malfunction detection circuit that outputs a malfunction signal if not,
上記ラッチ回路は、上記誤動作信号が出力されるとき、入力信号を再びラッチして出力信号を出力することを特徴とする半導体集積回路。The latch circuit, when the malfunction signal is output, latches the input signal again and outputs an output signal.
上記ラッチ回路は、上記組み合わせ論理回路の出力を上記クロック信号に対して上記チェック期間遅らせたチェック信号によってラッチして出力するCHラッチ回路をさらに備え、The latch circuit further includes a CH latch circuit that latches and outputs the output of the combinational logic circuit with a check signal delayed by the check period with respect to the clock signal,
上記ラッチ回路は、上記誤動作信号が出力されるとき、上記CHラッチ回路の出力信号をラッチして出力信号を出力することを特徴とする半導体集積回路。The semiconductor integrated circuit according to claim 1, wherein when the malfunction signal is output, the latch circuit latches the output signal of the CH latch circuit and outputs an output signal.
上記誤動作検出回路を備えたラッチ回路をスタンダードセルライブラリに含めたことを特徴とする半導体集積回路。A semiconductor integrated circuit comprising a standard cell library including a latch circuit including the malfunction detection circuit.
クロック信号生成回路から一定のクロック周期を有するクロック信号を出力するステップ(a)と、
上記ラッチ回路へ入力される信号と上記ラッチ回路から出力される信号とを比較して、両信号が異なる場合には誤動作信号を出力するステップ(b)と、
上記誤動作信号を受けて、上記ラッチ回路に上記第1の組み合わせ回路からの信号を再びラッチさせて上記第2の組み合わせ回路に出力するステップ(c)と、
上記誤動作信号が出力された場合には上記クロック信号をチェック期間以上遅らせてから出力するステップ(d)と
を含む半導体集積回路の駆動方法。A method of driving a semiconductor integrated circuit configured to send a signal between a first combinational circuit and a second combinational circuit via a latch circuit,
Outputting a clock signal having a constant clock period from the clock signal generation circuit (a);
Comparing the signal input to the latch circuit with the signal output from the latch circuit, and outputting a malfunction signal if both signals are different;
Receiving the malfunction signal, causing the latch circuit to latch the signal from the first combination circuit again and outputting the signal to the second combination circuit;
And (d) a step of outputting the clock signal after delaying it for a check period or more when the malfunction signal is output.
上記ステップ(a)の後、上記ステップ(b)の前に上記クロック信号からチェック期間だけ遅れて上記クロック信号生成回路からチェック信号を出力するステップ(e)をさらに含むことを特徴とする半導体集積回路の駆動方法。The method for driving a semiconductor integrated circuit according to claim 10 ,
The semiconductor integrated circuit further comprising a step (e) of outputting a check signal from the clock signal generation circuit after the step (a) and before the step (b) with a delay of a check period from the clock signal. Circuit driving method.
上記ステップ(b)の前であって、上記クロック信号の立ち上がりまたは立ち下がり時に上記ラッチ回路に組み合わせ論理回路からの出力信号がラッチされ、上記ラッチ回路がラッチ動作を行なうときと逆の方向に上記クロック信号が遷移するステップ(e)をさらに含むことを特徴とする半導体集積回路の駆動方法。The method for driving a semiconductor integrated circuit according to claim 10 or 11 ,
Before step (b), when the clock signal rises or falls, an output signal from the combinational logic circuit is latched in the latch circuit, and the latch circuit performs the latch operation in the opposite direction. A method for driving a semiconductor integrated circuit, further comprising the step (e) of transition of a clock signal.
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を上げ、一定の誤動作下限頻度よりも上記誤動作信号の時間あたりの頻度が低ければ上記組み合わせ論理回路と上記ラッチ回路と上記誤動作検出回路とに供給する動作電圧を下げるステップ(f)をさらに含むことを特徴とする半導体集積回路の駆動方法。The method of driving a semiconductor integrated circuit according to any one of claims 10 to 12 ,
If the frequency per time that the malfunction signal is detected is higher than a certain malfunction upper limit frequency, the operating voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detection circuit is increased, and the malfunction signal is lower than the certain malfunction lower limit frequency. A method of driving a semiconductor integrated circuit, further comprising a step (f) of lowering an operating voltage supplied to the combinational logic circuit, the latch circuit, and the malfunction detection circuit if the frequency of the malfunction signal per time is low. .
上記誤動作信号が検出される時間あたりの頻度が、一定の誤動作上限頻度よりも高ければ上記クロック周期を長くし、上記誤動作信号が検出される時間あたりの頻度が一定の誤動作下限頻度よりも小さければ上記クロック周期を短くするステップ(g)をさらに含む半導体集積回路の駆動方法。The method of driving a semiconductor integrated circuit according to any one of claims 10 to 13 ,
If the frequency per time that the malfunction signal is detected is higher than a certain malfunction upper limit frequency, the clock cycle is lengthened, and if the frequency per time that the malfunction signal is detected is smaller than a certain malfunction lower limit frequency. A method for driving a semiconductor integrated circuit, further comprising the step (g) of shortening the clock cycle.
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