JP4716860B2 - Display panel drive device - Google Patents
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Description
本発明は、容量性発光素子がマトリクス状に配列されている表示パネルの駆動装置に関する。 The present invention relates to a display panel driving apparatus in which capacitive light emitting elements are arranged in a matrix.
現在、上記の如き表示パネルとしてプラズマディスプレイパネル(以下、PDPと称する)を搭載したプラズマディスプレイ装置が製品化されている(例えば、特許文献1参照)。 Currently, a plasma display device in which a plasma display panel (hereinafter referred to as PDP) is mounted as a display panel as described above has been commercialized (for example, see Patent Document 1).
図1は、かかるプラズマディスプレイ装置の概略構成を示す図である。 FIG. 1 is a diagram showing a schematic configuration of such a plasma display device.
図1において、プラズマディスプレイパネルとしてのPDP10には、X及びYの1対にて1画面の各行(第1行〜第n行)に対応した行電極対を為す行電極Y1〜Yn及び行電極X1〜Xnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、1画面の各列(第1列〜第m列)に対応した列電極を為す列電極Z1〜Zmが形成されている。この際、1組の行電極対と1つの列電極との交叉部に、容量性発光素子としての画素セルが形成されている。
In FIG. 1, a
駆動装置100は、先ず、図2に示す如き負電圧のリセットパルスRPxを全ての行電極X1〜Xnに印加すると同時に、正電圧のリセットパルスRPyを行電極Y1〜Ynの各々に印加する。かかるリセットパルスの印加によりPDP10の全ての画素セル内においてリセット放電が生起される。かかるリセット放電により、全画素セル内において荷電粒子が発生し、その放電終息後に壁電荷が蓄積形成される(一斉リセット期間)。
First, the driving
次に、駆動装置100は、各行毎の画素データに対応した画素データパルスDP1〜DPnを順次、列電極Z1〜Zmに印加する。駆動装置100は、上記画素データパルスDP1〜DPn夫々の印加タイミングに同期して走査パルスSPを行電極Y1〜Ynへ順次印加して行く。この際、かかる画素データパルスDP及び走査パルスSPが夫々列電極及び行電極に同時に印加された画素セルにのみ放電が生じて、上記一斉リセットにて形成された壁電荷の大半が消滅する。一方、走査パルスSPが印加されたものの画素データパルスDPが印加されない画素セルにおいては、上述の如き放電が生じないので、上記一斉リセットにて形成された所望量の壁電荷はそのまま残留する。つまり、上記一斉リセットにて形成された所望量の壁電荷は、画素データの内容に応じて選択的に消去されるのである(画素データ書込期間)。
Next, the driving
次に、駆動装置100は、正極性の維持パルスIPxを連続して行電極X1〜Xnの夫々に印加すると共に、かかる維持パルスIPxの印加タイミングとは、ずれたタイミングにて正極性の維持パルスIPyを連続して行電極Y1〜Ynの夫々に印加する。かかる維持パルスが連続して印加されている期間にわたり上記壁電荷が残留したままになっている画素セルのみが放電発光を維持する(維持放電期間)。
Next, the driving
次に、駆動装置100は、消去パルスEPを行電極X1〜Xn夫々に印加することにより、行電極X1〜Xn及びY1〜Yn上に形成された壁電荷を消滅させ、点灯及び消灯画素セルでの壁電荷の状態を略均一にする(壁電荷消去期間)。
Next, the driving
駆動装置100は、上述した如き一連の駆動動作を繰り返し実行することにより、壁電荷の残留する画素セルのみを上記維持パルスが印加される度に維持放電させる。この際、かかる維持放電に伴う発光の回数に対応した中間輝度が表現される。
The driving
ところが、上記の如き駆動によると、全画素セル内において一斉に、表示画像には関与しない発光を伴うリセット放電が周期的に生起されるので、表示画像のコントラストが低下するという問題があった。
本発明は、かかる問題を解決すべく為されたものであり、表示画像のコントラストを向上させることが可能な表示パネルの駆動装置を提供することを目的とするものである。
The present invention has been made to solve such a problem, and an object of the present invention is to provide a display panel driving device capable of improving the contrast of a display image.
請求項1記載による表示パネルの駆動装置は、複数の行電極と、前記行電極に交叉して配列された複数の列電極と、前記行電極及び前記列電極の各交叉部に配置された画素セルと、を有する表示パネルを駆動する表示パネルの駆動装置であって、入力映像信号に基づき1表示ライン上が全て輝度レベル0となる黒表示ラインを検出する黒表示ライン検出部と、第1電圧を発生する第1電源を備え、前記第1電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、第2電圧を発生する第2電源を備え、前記第2電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、第3電圧を発生する第3電源を備え、前記第3電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン印加する一方、前記第1電圧と前記第3電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有する。
The display panel driving apparatus according to
又、請求項4記載による表示パネルの駆動装置は、複数の行電極と、前記行電極に交叉して配列された複数の列電極と、前記行電極及び前記列電極の各交叉部に配置された画素セルと、を有する表示パネルを駆動する表示パネルの駆動装置であって、入力映像信号に基づき1表示ライン上が全て輝度レベル0となる黒表示ラインを検出する黒表示ライン検出部と、第1電圧を発生する第1電源を備え、前記第1電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、第2電圧を発生する第2電源を備え、前記第2電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、前記第2電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン印加する一方、前記第1電圧と前記第2電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有する。 According to a fourth aspect of the present invention, there is provided a display panel driving apparatus, comprising: a plurality of row electrodes; a plurality of column electrodes arranged to cross the row electrodes; and the intersections of the row electrodes and the column electrodes. A display panel driving device for driving a display panel having a pixel cell, and a black display line detection unit for detecting black display lines in which one display line has a luminance level of 0 based on an input video signal, A scan that includes a first power source that generates a first voltage, generates a scan pulse to set each of the pixel cells to either one of a light-on state and a light-off state based on the first voltage, and applies the scan pulse to the row electrode And a sustain source configured to generate a sustain pulse for causing the pixel cell set in the lighting state to emit light based on the second voltage and to apply the sustain pulse to the row electrode. The driver generates a reset pulse to initialize the state of the pixel cell based on the second voltage and applies the reset pulse to the black display line, while based on an added voltage of the first voltage and the second voltage. A reset driver that generates a reset pulse for initializing the state of the pixel cell and applies the reset pulse to a display line other than the black display line.
本発明においては、入力映像信号に基づき1表示ライン上が全て黒表示となる表示ラインを検出し、この黒表示ラインに属する行電極には、それ以外の表示ラインに属する行電極に印加すべきリセットパルスに比してそのピーク電圧値が低いリセットパルスを印加する。この際、黒表示ラインに対しては、リセットパルス用の電源にて生成された電圧をピーク電圧値とするリセットパルスを印加する一方、黒表示ライン以外の表示ラインに対しては、走査パルス用の電源にて生成された電圧に、上記リセットパルス用の電源にて生成された電圧を加算した電圧をピーク電圧値とするリセットパルスを印加する。又、本発明においては、黒表示ラインに対しては、維持パルス用の電源にて生成された電圧をピーク電圧値とするリセットパルスを印加する一方、黒表示ライン以外の表示ラインに対しては、維持パルス用の電源にて生成された電圧に、走査パルス用の電源にて生成された電圧を加算した電圧をピーク電圧値とするリセットパルスを印加する。 In the present invention, a display line that displays all black on one display line is detected based on the input video signal, and the row electrode belonging to this black display line should be applied to the row electrodes belonging to the other display lines. A reset pulse having a peak voltage value lower than that of the reset pulse is applied. At this time, a reset pulse having a peak voltage value generated by a reset pulse power supply is applied to the black display line, while a scan pulse is applied to display lines other than the black display line. A reset pulse having a peak voltage value obtained by adding the voltage generated by the reset pulse power source to the voltage generated by the power source is applied. In the present invention, a reset pulse having a peak voltage value generated by the sustain pulse power supply is applied to the black display line, while a display line other than the black display line is applied. A reset pulse having a peak voltage value obtained by adding a voltage generated by the power source for the scan pulse to a voltage generated by the power source for the sustain pulse is applied.
これにより、リセット放電に伴う発光量を抑制してコントラストの向上を図る。 Thereby, the amount of light emission accompanying the reset discharge is suppressed, and the contrast is improved.
以下、本発明の実施例を図面を参照しつつ詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図3は、表示パネルとしてPDPを搭載したプラズマディスプレイ装置の概略構成を示す図である。 FIG. 3 is a diagram showing a schematic configuration of a plasma display device equipped with a PDP as a display panel.
図3において、プラズマディスプレイパネルとしてのPDP10は、X及びYの1対にて1画面の各表示ライン(第1表示ライン〜第n表示ライン)に対応した行電極対を為す行電極Y1〜Yn及びX1〜Xnを備えている。行電極X1〜Xn各々の一端は、共通端子TXに共通接続されている。更に、PDP10には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電ガスが封入された放電空間を挟んで、1画面の各列(第1列〜第m列)に対応した列電極D1〜Dmが形成されている。尚、1対の行電極対(X、Y)と1つの列電極Dとの交叉部に、容量性発光素子としての画素セルが形成される。
In FIG. 3, a
黒表示ライン検出回路15は、入力された映像信号に基づき、PDP10の第1〜第n表示ラインの内から、1表示ライン上が全て輝度レベル0となるいわゆる黒表示ラインを検出し、この黒表示ラインを示す黒表示ライン情報信号BLDを駆動制御回路50に供給する。
Based on the input video signal, the black display
駆動制御回路50は、入力された映像信号を各画素毎の画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットを得る。そして、駆動制御回路50は、同一ビット桁同士にて各表示ライン分(m個)ずつ画素データビットをアドレスドライバ20に供給する。更に、駆動制御回路50は、サブフィールド法に基づきPDP10を階調駆動させるべく、図4に示す如きサブフィールドSF1〜SF(N)各々毎に各種スイッチング信号SW(後述する)を生成してX行電極ドライバ30及びY行電極ドライバ40に供給する。
The
図5は、X行電極ドライバ30及びY行電極ドライバ40各々の内部構成を示す図である。
FIG. 5 is a diagram showing an internal configuration of each of the X
図5に示す如く、X行電極ドライバ30におけるコンデンサC1は、その一端がPDP10の接地電位としてのPDP接地電位に接地されている。スイッチング素子S1は、駆動制御回路50から供給されたスイッチング信号SW1が論理レベル0である間はオフ状態となる。一方、スイッチング信号SW1が論理レベル1である場合には、スイッチング素子S1はオン状態となり、上記コンデンサC1の他端の電圧を、コイルL1、ダイオードD1、及びPDP10の共通端子TXを介して行電極X1〜Xn各々に同時印加する。スイッチング素子S2は、上記駆動制御回路50から供給されたスイッチング信号SW2が論理レベル0である間はオフ状態となる。一方、スイッチング信号SW2が論理レベルが1である場合には、スイッチング素子S2はオン状態となり、上記共通端子TXの電圧をコイルL2及びダイオードD2を介して上記コンデンサC1の他端に印加する。この際、コンデンサC1は、この共通端子TXの電圧に基づいて充電される。スイッチング素子S3は、上記駆動制御回路50から論理レベル0のスイッチング信号SW3が供給されている間はオフ状態にある。一方、かかるスイッチング信号SW3が論理レベル1である場合には、スイッチング素子S3はオン状態となり、電源B1が発生した電圧Vsを共通端子TXを介して行電極X1〜Xn各々に同時印加する。尚、電源B1は、後述する維持放電パルスIPxのピーク電圧値としての電圧Vsを発生する電源である。スイッチング素子S4は、上記駆動制御回路50から供給されたスイッチング信号SW4が論理レベル0である場合にはオフ状態となる。一方、かかるスイッチング信号SW4が論理レベル1である場合には、スイッチング素子S4はオン状態となり、共通端子TXを接地電位に設定する。
As shown in FIG. 5, one end of the capacitor C <b> 1 in the
Y行電極ドライバ40は、図5に示すように、サスティンドライバ部SUD、及びリセット・スキャンドライバ部RSDからなる。
As shown in FIG. 5, the Y-
サスティンドライバ部SUDにおけるコンデンサC2は、その一端がPDP10の接地電位としてのPDP接地電位に接地されている。スイッチング素子S11は、上記駆動制御回路50から論理レベル0のスイッチング信号SW11が供給されている間はオフ状態にある。一方、スイッチング信号SW11の論理レベルが1である場合にはオン状態となって、上記コンデンサC2の他端に生じた電圧をコイルL3及びダイオードD3を介して接続ライン12上に印加する。スイッチング素子S12は、上記駆動制御回路50から論理レベル0のスイッチング信号SW12が供給されている間はオフ状態にある。一方、スイッチング信号SW12の論理レベルが1である場合には、スイッチング素子S12はオン状態となって接続ライン12上の電圧をコイルL4及びダイオードD4を介して上記コンデンサC2の他端に印加する。この際、コンデンサC2は、この接続ライン12上の電圧に基づいて充電される。スイッチング素子S13は、上記駆動制御回路50から論理レベル0のスイッチング信号SW13が供給されている間はオフ状態にある。一方、スイッチング信号SW13が論理レベル1である場合には、スイッチング素子S13はオン状態となり、電源B3が発生した電圧Vsを接続ライン12上に印加する。尚、電源B3は、後述する維持放電パルスIPyのピーク電圧値としての電圧Vsを発生する電源である。スイッチング素子S14は、上記駆動制御回路50から論理レベル0のスイッチング信号SW14が供給されている間はオフ状態にある。一方、スイッチング信号SW14が論理レベル1である場合には、スイッチング素子S14はオン状態となり、接続ライン12をPDP接地電位に設定する。スイッチング素子S15は、駆動制御回路50から供給されたスイッチング信号SW15が論理レベル1である期間中に限りオン状態となって、上記接続ライン12と後述する接続ライン13とを接続する。
One end of the capacitor C2 in the sustain driver unit SUD is grounded to the PDP ground potential as the ground potential of the
リセット・スキャンドライバ部RSDにおけるスイッチング素子S17は、上記駆動制御回路50から論理レベル0のスイッチング信号SW17が供給されている間はオフ状態にある。一方、スイッチング信号SW17が論理レベル1である場合には、スイッチング素子S17はオン状態となり、電源B4が発生した電圧Vrを抵抗R1を介して上記接続ライン13に印加する。尚、電源B4は、後述するリセットパルス用の電圧を供給する為の電源である。スイッチング素子S18は、上記駆動制御回路50から論理レベル0のスイッチング信号SW18が供給されている間はオフ状態にある。一方、スイッチング信号SW18が論理レベル1である場合には、スイッチング素子S18はオン状態となり、接続ライン13を抵抗R2及びダイオードD7を介して接地する。
The switching element S17 in the reset / scan driver unit RSD is in the OFF state while the switching signal SW17 having the logic level 0 is supplied from the
リセット・スキャンドライバ部RSDにおけるスイッチング素子S19及びS20は、上記駆動制御回路50から論理レベル0のスイッチング信号SW19及びSW20が供給されている間はオフ状態にある。一方、スイッチング信号SW19及びSW20が共に論理レベル1である場合には共にオン状態となり、電源B5が発生した負の電圧(−Voff)を抵抗R3を介して接続ライン13上に印加する。
The switching elements S19 and S20 in the reset / scan driver unit RSD are in an OFF state while the logic level 0 switching signals SW19 and SW20 are supplied from the
セレクタSL1〜SLnは、夫々、PDP10の行電極Y1〜Ynに対応して設けられている。セレクタSL1〜SLnの各々は、駆動制御回路50から供給されたスイッチング信号SW21及SW22に応じて、電源B6の正端子に発生した電圧Vh及び接続ライン13上の電圧の内の一方を選択し、これを行電極Yに印加する。尚、電源B6の負端子は上記接続ライン13に接続されている。電源B6は、後述するアドレス期間内において全ての行電極Y1〜Yn上の電圧を正極性の電圧に固定すると共に、走査パルスSPのパルス電圧の一部を担うべき電圧Vhを発生する電源である。
The selector SL1~SLn, respectively, are provided corresponding to the PDP10 in the row electrodes Y 1 to Y n. Each of the selectors SL1 to SLn selects one of the voltage Vh generated at the positive terminal of the power supply B6 and the voltage on the
ここで、各セレクタSLは、スイッチング素子S21及びS22からなる。スイッチング素子S21は、スイッチング信号SW21が論理レベル1である場合にオフ状態となる一方、スイッチング信号SW21が論理レベル0である場合にオン状態となり、上記電圧Vhを行電極Yに印加する。一方、スイッチング素子S22は、スイッチング信号SW22が論理レベル0である場合にオフ状態となる一方、スイッチング信号SW22が論理レベル1である場合にオン状態となり、接続ライン13上の電圧を行電極Yに印加する。
Here, each selector SL includes switching elements S21 and S22. The switching element S21 is turned off when the switching signal SW21 is at the
よって、例えば、論理レベル0のスイッチング信号SW211及びSW221がセレクタSL1に供給された場合には、セレクタSL1は、電源B6の正端子に発生した電圧Vh及び接続ライン13上の電圧の内から電圧Vhを選択し、これを行電極Y1に印加する。一方、論理レベル1のスイッチング信号SW211及びSW221がセレクタSL1に供給された場合には、セレクタSL1は、接続ライン13上の電圧を選択し、これを行電極Y1に印加する。又、この間、論理レベル0のスイッチング信号SW212及びSW222がセレクタSL2に供給された場合には、セレクタSL2は、電圧Vh及び接続ライン13上の電圧の内から電圧Vhを選択し、これを行電極Y2に印加する。一方、論理レベル1のスイッチング信号SW212及びSW222がセレクタSL2に供給された場合には、セレクタSL2は、接続ライン13上の電圧を選択し、これを行電極Y2に印加する。
Thus, for example, when the switching signal SW21 1 and SW22 1 logic level 0 is supplied to the selector SL1, the selector SL1 from among the voltage Vh and the voltage on the
次に、かかる構成による動作について、図6のタイミングチャートを参照しつつ説明する。 Next, the operation of this configuration will be described with reference to the timing chart of FIG.
図6においては、図4に示す先頭のサブフィールドSF1を抜粋して、各サブフィールド内での上記スイッチング素子S各々の状態推移、並びに列電極D、行電極X及びY各々に印加される各種駆動パルスを示している。又、図6においては、図7に示す如き1画面内の上側及び下側に夫々帯状の黒表示領域が存在する映像を表す入力映像信号が供給された場合における動作を示している。 In FIG. 6, the top subfield SF1 shown in FIG. 4 is extracted, the state transition of each switching element S in each subfield, and the various applied to the column electrode D, the row electrodes X and Y, respectively. Drive pulses are shown. FIG. 6 shows an operation in the case where an input video signal representing an image having a band-like black display area on the upper side and the lower side in one screen as shown in FIG. 7 is supplied.
図6において、アドレス期間では、駆動制御回路50は、先ず、リセット・スキャンドライバ部RSDのスイッチング素子S19〜S21をオン状態に設定する。これにより、全ての行電極Y1〜Ynは、電源B6が発生した正極性の電圧Vhに電源B5が発生した負極性の電圧(−Voff)を加算した電圧(Vh−Voff)に設定される。そして、駆動制御回路50は、セレクタSL1〜SLn各々におけるスイッチング素子S21の各々を順次択一的に所定期間に亘りオフ状態に設定すると共に、スイッチング素子S22の各々を順次択一的に所定期間に亘りオン状態に設定する。すると、スイッチング素子S21がオフ状態、S22がオン状態にある期間だけ行電極Yの電圧が負の電圧−Voffに推移して走査パルスSPが生成される。この間、アドレスドライバ2は映像信号に基づく各画素毎の画素データに対応した画素データパルスDPを1表示ライン分(m個)ずつ列電極D1〜Dmに印加する。これにより、上記走査パルスSPと同時に、高電圧の画素データパルスDPが印加された画素セル内において選択的に書込放電が生じ、その放電終息後に壁電荷が形成される。一方、走査パルスSPが印加されたものの高電圧の画素データパルスが印加されなかった画素セル内では上記の如き書込放電は生起されないので、壁電荷の形成はなされない。かかるアドレス期間において、壁電荷が形成された画素セルは点灯セル状態、壁電荷が消滅してしまった画素セルは消灯セル状態に設定される。
In FIG. 6, in the address period, the
次に、サスティン期間では、駆動制御回路50は、X行電極ドライバ30のスイッチング素子S1〜S4各々に対して、図6に示す如きスイッチングシーケンスSSXを断続的に繰り返し実行する。
Next, in the sustain period, the
スイッチングシーケンスSSXの実行により、先ず、スイッチング素子S1〜S4の内のS1のみがオン状態となり、コンデンサC1に蓄えられていた電荷に伴う電流がコイルL1、ダイオードD1、共通端子TX及び行電極X1〜Xnを介して全画素セルに流れ込む。これにより、行電極X1〜Xn各々上の電圧は図6に示す如く徐々に上昇して行く。次に、上記スイッチング素子S1と共にS3がオン状態となり、電源B1による電圧VSがそのまま行電極X1〜Xnに印加される。これにより、行電極X1〜Xn上の電圧は電圧Vsにて固定される。そして、スイッチング素子S1〜S4の内のS2のみがオン状態となり、行電極X及びY間の負荷容量C0に蓄えられていた電荷に伴う電流が行電極X1〜Xn、共通端子TX、コイルL2、ダイオードD2を介してコンデンサC1に流れ込む。これにより、行電極X1〜Xn上の電圧は図6に示す如く徐々に下降して行く。以上の如きスイッチングシーケンスSSXが断続的に繰り返し実行されることにより、図6に示す如き電圧Vsをピーク電圧値とする維持放電パルスIPXが生成され、これが繰り返し行電極X1〜Xn上に印加される。
By executing the switching sequence SSX, first, only S1 of the switching elements S1 to S4 is turned on, and the current associated with the charge stored in the capacitor C1 is supplied to the coil L1, the diode D1, the common terminal TX, and the row electrode X 1. Flow into all the pixel cells via ~ Xn . Thus, the voltage on the row electrodes X 1 to X n each gradually rises as shown in FIG. Next, S3 is turned on together with the switching element S1, and the voltage V S by the power source B1 is applied to the row electrodes X 1 to X n as they are. Thus, the voltage on the
更に、かかるサスティン期間において、駆動制御回路50は、サスティンドライバ部SUDのスイッチング素子S11〜S14各々に対して、図6に示す如きスイッチングシーケンスSSYを断続的に繰り返し実行する。
Further, in the sustain period, the
スイッチングシーケンスSSYの実行により、先ず、スイッチング素子S11〜S14及びS17〜S22の内のS11のみがオン状態となり、コンデンサC2に蓄積されていた電荷に伴う電流がコイルL3、ダイオードD3、スイッチング素子S15、スイッチング素子S22及び行電極Y1〜Ynを介して全画素セルに流れ込む。これにより、行電極Y1〜Yn上の電圧は図6に示す如く徐々に上昇して行く。次に、上記スイッチング素子S11と共にS13がオン状態となり、電源B3が発生した電圧Vsがスイッチング素子S15、及びスイッチング素子S22各々を介して行電極Y1〜Ynに印加される。これにより、行電極Y1〜Yn上の電圧は図6に示す如く電圧VSに固定される。そして、スイッチング素子S11〜S14の内のS12のみがオン状態となり、行電極X及びY間の負荷容量C0に蓄えられていた電荷に伴う電流が行電極Y、スイッチング素子S22、S15、コイルL4、ダイオードD4を介してコンデンサC1に流れ込む。これにより、行電極Y1〜Yn上の電圧は図6に示す如く徐々に下降して行く。以上の如きスイッチングシーケンスSSYが断続的に繰り返し実行されることにより、図6に示す如き電圧Vsをピーク電圧値とする維持放電パルスIPyが生成され、これが繰り返し行電極Yに印加される。
By executing the switching sequence SSY, first, only S11 of the switching elements S11 to S14 and S17 to S22 is turned on, and the current accompanying the charge accumulated in the capacitor C2 is changed to the coil L3, the diode D3, the switching element S15, via the switching device S22 and the
かかるサスティン期間内では、壁電荷が存在する画素セル、つまり点灯セル状態に設定されている画素セルのみが、上記の如き維持放電パルスIPX及びIPYが印加される度に放電(サスティン放電)し、その放電に伴う発光を繰り返す。 Within this sustain period, the pixel cells in which the wall charges exist, that only has pixel cells set to the lit cell state, the discharge every time such sustain discharge pulses IP X and IP Y described above is applied (sustain discharge) The light emission accompanying the discharge is repeated.
そして、図6に示されるリセット期間では、駆動制御回路50が、リセット・スキャンドライバ部RSDのスイッチング素子S17をオン状態に設定する。更に、かかるリセット期間において、駆動制御回路50は、黒表示ライン情報信号BLDに基づいて、セレクタSL1〜SLn各々を以下の如く制御する。
In the reset period shown in FIG. 6, the
すなわち、駆動制御回路50は、黒表示ライン情報信号BLDにて示される黒表示ラインに該当する行電極Yに接続されているセレクタSLに対しては、リセット期間に亘りそのスイッチング素子S21をオフ状態、スイッチング素子S22をオン状態に設定する。例えば、黒表示ライン情報信号BLDにて示される黒表示ラインが図7に示す如き第1〜第t及び第k〜第n表示ラインである場合には、駆動制御回路50は、図6に示す如くセレクタSL1〜SLt及びSLk〜SLn各々のスイッチング素子S21をオフ状態、スイッチング素子S22をオン状態に設定する。これにより、リセットパルス生成用の電源B4で発生した電圧Vrが抵抗R1を介して、上記の如き黒表示ラインに属する行電極Y1〜Yt及びYk〜Yn各々に印加される。すると、これら行電極Y1〜Yt及びYk〜Yn上の電圧は図6に示す如く徐々に上昇する。ここで、黒表示ラインに属する行電極Y1〜Yt及びYk〜Yn上の電圧が上記電圧Vrに到達したら、駆動制御回路50は、スイッチング素子S17をオフ状態に切り換えると共に、スイッチング素子S18をオフ状態からオン状態に切り換える。これにより、セレクタSL1〜SLt及びSLk〜SLn各々のスイッチング素子S22、スイッチング素子S18、抵抗R2及びダイオードD7なる電流路が形成され、行電極Y1〜Yt及びYk〜Yn上の電圧は図6に示す如く徐々に下降する。そして、駆動制御回路50は、スイッチング素子S18をオフ状態に切り替えると共に、スイッチング素子S14及びS15をオン状態に設定する。これにより、行電極Y1〜Yt及びYk〜Yn各々は接地されて電圧0に設定される。上記の如き一連の動作により、図6に示す如きピーク電圧値(Vr)を有する、立ち上がり及び立ち下がり推移の緩やかなリセットパルスRPLyが生成され、これがPDP10の黒表示ラインに属する行電極Y1〜Yt及びYk〜Ynに印加される。この際、リセットパルスRPLyの立ち上がり時において、黒表示ラインに属する行電極Y1〜Yt及びYk〜Yn各々に属する画素セル内において第1リセット放電(書込放電)が生起され、この放電終息後、各画素セル内に一様に所定量の壁電荷が形成される。そして、リセットパルスRPLyの立ち下がり時において、これら行電極Y1〜Yt及びYk〜Yn各々に属する画素セル内において第2リセット放電(消去放電)が生起され、画素セル内から上記壁電荷が消滅する。すなわち、リセットパルスRPLyの印加に応じて生起される第1リセット放電及び第2リセット放電により、黒表示ラインに属する各画素セル内の壁電荷形成状態が初期化されるのである。
That is, for the selector SL connected to the row electrode Y corresponding to the black display line indicated by the black display line information signal BLD, the
一方、黒表示ライン情報信号BLDにて示される黒表示ライン以外の表示ラインに該当する行電極Yに接続されているセレクタSLに対しては、駆動制御回路50は、かかるリセット期間中において、以下の如き制御を実行する。すなわち、駆動制御回路50は、上記スイッチング素子S17がオン状態となっている期間に亘りスイッチング素子S21をオン状態、S22をオフ状態に設定し、その後、S21をオフ状態、S22をオン状態に切り替えるのである。例えば、黒表示ライン情報信号BLDにて示される黒表示ライン以外の表示ラインが図7に示す如き第(t+1)〜第(k−1)表示ラインである場合には、駆動制御回路50は、先ず、図6に示す如くセレクタSL(t+1)〜SL(k-1)各々のスイッチング素子S21をオン状態、スイッチング素子S22をオフ状態に設定する。これにより、電源B4と電源B6との直列接続によって生じる電圧(Vr+Vh)が、セレクタSL(t+1)〜SL(k-1)各々のスイッチング素子S21を介して行電極Y(t+1)〜Y(k-1)に印加される。すると、これら行電極Y(t+1)〜Y(k-1)上の電圧は図6に示す如く徐々に上昇する。ここで、行電極Y(t+1)〜Y(k-1)上の電圧が上記電圧(Vr+Vh)に到達したら、駆動制御回路50は、セレクタSL(t+1)〜SL(k-1)各々のスイッチング素子S21をオフ状態に切り換えると共に、スイッチング素子S22をオフ状態からオン状態に切り換える。これにより、セレクタSL(t+1)〜SL(k-1)各々のスイッチング素子S22、スイッチング素子S18、抵抗R2及びダイオードD7なる電流路が形成され、行電極Y(t+1)〜Y(k-1)上の電圧は図6に示す如く徐々に下降する。そして、駆動制御回路50によって前述した如く、スイッチング素子S18がオフ状態、スイッチング素子S14及びS15がオン状態に夫々設定されることにより、行電極Y(t+1)〜Y(k-1)各々は接地されて電圧0に設定される。上記の如き一連の動作により、図6に示す如き、急峻に0ボルトから電圧Vrに立ち上がった後は、緩やかに電圧(Vr+Vh)まで上昇し、その後、緩やかに下降して0ボルトに到る波形を有するリセットパルスRPyが生成され、これが黒表示ライン以外の表示ラインに属する行電極Y(t+1)〜Y(k-1)に印加される。この際、リセットパルスRPyの立ち上がり時において、これら行電極Y(t+1)〜Y(k-1)各々に属する画素セル内において第1リセット放電(書込放電)が生起され、この放電終息後、各画素セル内に一様に所定量の壁電荷が形成される。そして、リセットパルスRPyの立ち下がり時において、これら行電極Y(t+1)〜Y(k-1)各々に属する画素セル内において第2リセット放電(消去放電)が生起され、画素セル内から上記壁電荷が消滅する。すなわち、リセットパルスRPyの印加に応じて生起される第1リセット放電及び第2リセット放電により、黒表示ライン以外の表示ラインに属する各画素セル内の壁電荷形成状態が初期化されるのである。
On the other hand, for the selector SL connected to the row electrode Y corresponding to the display line other than the black display line indicated by the black display line information signal BLD, the
以上の如く、図3に示されるプラズマディスプレイ装置においては、入力映像信号に基づき1表示ライン上が全て黒表示となる表示ラインを検出し、この黒表示となる表示ラインに属する行電極Yにはピーク電圧値Vrを有するリセットパルスRPLY、それ以外の表示ラインに属する行電極Yにはピーク電圧値(Vr+Vh)を有するリセットパルスRPYを印加することにより、全画素セルの初期化を行うようにしている。すなわち、1表示ライン上が全て輝度レベル0となる黒表示ラインに属する画素セルは、そもそも発光(サスティン放電)させる必要が無いので、サスティン放電を生起させる際に必要となる荷電粒子の量(つまり、リセット放電に伴って生成される荷電粒子量)が不十分であっても表示に影響を与えることはない。そこで、図3に示されるプラズマディスプレイ装置では、黒表示となる表示ラインに属する行電極に対しては、それ以外の表示ラインに属する行電極に印加するリセットパルスに比してピーク電圧値が低いリセットパルスを印加することにより、リセット放電に伴う発光量を抑制してコントラストを向上させているのである。 As described above, in the plasma display device shown in FIG. 3, a display line that displays all black on one display line is detected based on the input video signal, and the row electrodes Y belonging to the display line that displays black are detected. All pixel cells are initialized by applying a reset pulse RPL Y having a peak voltage value Vr and a reset pulse RP Y having a peak voltage value (Vr + Vh) to the row electrodes Y belonging to the other display lines. I have to. That is, the pixel cells belonging to the black display line in which one display line is all at the luminance level 0 do not need to emit light (sustain discharge) in the first place, and therefore, the amount of charged particles necessary for causing the sustain discharge (that is, Even if the amount of charged particles generated along with the reset discharge is insufficient, the display is not affected. Therefore, in the plasma display device shown in FIG. 3, the peak voltage value is lower for the row electrode belonging to the display line that displays black than the reset pulse applied to the row electrode belonging to the other display line. By applying the reset pulse, the light emission accompanying the reset discharge is suppressed and the contrast is improved.
尚、上記実施例においては、電源B4が発生した電圧Vrに基づきリセットパルスを生成するようにしているが、かかる電源B4を用いる代わりに、サスティンドライバ部SUDの電源B3が発生した電圧Vsに基づいてリセットパルスを生成するようにしても良い。 In the above embodiment, the reset pulse is generated based on the voltage Vr generated by the power supply B4. Instead of using the power supply B4, the reset pulse is generated based on the voltage Vs generated by the power supply B3 of the sustain driver unit SUD. Then, a reset pulse may be generated.
図8は、かかる点に鑑みて為されたY行電極ドライバ40の内部構成の変形例を示す図である。
FIG. 8 is a diagram showing a modification of the internal configuration of the Y
図8に示されるY行電極ドライバ40では、図3に示される電源B4を省くと共に、スイッチング素子S17が、そのオン状態時において、電源B3にて生成された電圧Vsを抵抗R1を介して接続ライン13に供給するように変形したものである。かかる変更点を除く他の構成及び制御方法は、図3に示されるものと同一である。尚、図8に示される構成を採用した場合、図6に示す如きリセットパルスRPY及びRPLYの電圧値Vrは電圧Vsとなる。
In the Y-
10 PDP
15 黒表示ライン検出回路
30 X行電極ドライバ
40 Y行電極ドライバ
50 駆動制御回路
10 PDP
15 Black display line detection circuit 30 X row electrode driver 40 Y
Claims (4)
入力映像信号に基づき1表示ライン上が全て輝度レベル0となる黒表示ラインを検出する黒表示ライン検出部と、
第1電圧を発生する第1電源を備え、前記第1電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、
第2電圧を発生する第2電源を備え、前記第2電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、
第3電圧を発生する第3電源を備え、前記第3電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン印加する一方、前記第1電圧と前記第3電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有することを特徴とする表示パネルの駆動装置。 A display panel for driving a display panel having a plurality of row electrodes, a plurality of column electrodes arranged crossing the row electrodes, and a pixel cell arranged at each crossing portion of the row electrodes and the column electrodes Drive device
A black display line detection unit that detects black display lines in which all display lines have a luminance level of 0 based on an input video signal;
A scan that includes a first power source that generates a first voltage, generates a scan pulse to set each of the pixel cells to either one of a light-on state and a light-off state based on the first voltage, and applies the scan pulse to the row electrode A driver,
A sustain driver that includes a second power source for generating a second voltage, generates a sustain pulse for causing the pixel cell set in the lighting state to emit light based on the second voltage, and applies the sustain pulse to the row electrode;
A third power source for generating a third voltage, and generating a reset pulse for initializing a state of the pixel cell based on the third voltage and applying the reset pulse to the black display line; A reset driver for generating a reset pulse for initializing the state of the pixel cell based on a voltage added to the three voltages and applying the reset pulse to a display line other than the black display line. Drive device.
前記スキャンドライバは、前記第1電源の正端子と前記行電極とを接続する第3スイッチング手段と、前記第1電源の負端子と前記行電極とを接続する第4スイッチング手段とを含むことを特徴とする請求項1記載の表示パネルの駆動装置。 The reset driver includes first switching means for connecting a positive terminal of the third power source and a negative terminal of the first power source via a first resistor, and a negative terminal of the first power source via a second resistor. Second switching means for grounding, and
The scan driver includes third switching means for connecting the positive terminal of the first power supply and the row electrode, and fourth switching means for connecting the negative terminal of the first power supply and the row electrode. The display panel driving apparatus according to claim 1, wherein:
入力映像信号に基づき1表示ライン上が全て輝度レベル0となる黒表示ラインを検出する黒表示ライン検出部と、
第1電圧を発生する第1電源を備え、前記第1電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、
第2電圧を発生する第2電源を備え、前記第2電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、
前記第2電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン印加する一方、前記第1電圧と前記第2電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有することを特徴とする表示パネルの駆動装置。 A display panel for driving a display panel having a plurality of row electrodes, a plurality of column electrodes arranged crossing the row electrodes, and a pixel cell arranged at each crossing portion of the row electrodes and the column electrodes Drive device
A black display line detection unit that detects black display lines in which all display lines have a luminance level of 0 based on an input video signal;
A scan that includes a first power source that generates a first voltage, generates a scan pulse to set each of the pixel cells to either one of a light-on state and a light-off state based on the first voltage, and applies the scan pulse to the row electrode A driver,
A sustain driver that includes a second power source for generating a second voltage, generates a sustain pulse for causing the pixel cell set in the lighting state to emit light based on the second voltage, and applies the sustain pulse to the row electrode;
Based on the second voltage, a reset pulse for initializing the state of the pixel cell is generated and applied to the black display line. On the other hand, the pixel is based on an added voltage of the first voltage and the second voltage. A display panel driving apparatus comprising: a reset driver that generates a reset pulse for initializing a cell state and applies the reset pulse to a display line other than the black display line.
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