JP4716001B2 - Communication system between CPUs - Google Patents
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Description
本発明は、CPU(Central Processing Unit)間で通信を行うCPU間通信システムに関する。 The present invention relates to an inter-CPU communication system that performs communication between CPUs (Central Processing Units).
CPU間で高速通信を行なう場合、高速での通信を要求されればされるほど、それぞれのCPUの処理性能やデータ転送用のバッファ、FIFO(First In First Out)のサイズの違いからアンダーラン、オーバーランといったエラーは発生する可能性がある。これについて説明する。 When high-speed communication is performed between CPUs, underruns due to differences in processing performance of each CPU, the buffer for data transfer, and the size of FIFO (First In First Out), Errors such as overruns can occur. This will be described.
図1は、従来のCPU間通信システムの構成を示すブロック図である。従来のCPU間通信システムは、CPU101、102と、FIFO103、104、105、106とを具備している。
CPU101には、送信側のFIFOであるFIFO103と、受信側のFIFOであるFIFO105とが接続されている。CPU102には、送信側のFIFOであるFIFO106と、受信側のFIFOであるFIFO104とが接続されている。これにより、CPU間通信を行なう。
FIG. 1 is a block diagram showing a configuration of a conventional inter-CPU communication system. A conventional inter-CPU communication system includes
The CPU 101 is connected to a
CPU101は、第1クロックを発生し、第1クロックに同期してデータを送信する。また、CPU101は、FIFO103、105に第1クロックを供給する。
CPU102は、第2クロックを発生し、第2クロックに同期してデータを順次に送信する。また、CPU102は、FIFO104、106に第2クロックを供給する。
FIFO103は、CPU101からのデータを順次に保持し、第1クロックに同期して、自己が保持しているデータを順次にFIFO104に出力する。
FIFO104は、FIFO103からのデータを順次に保持し、第2クロックに同期して、自己が保持しているデータを順次にCPU102に出力する。
FIFO106は、CPU102からのデータを順次に保持し、第2クロックに同期して、自己が保持しているデータを順次にFIFO105に出力する。
FIFO105は、FIFO106からのデータを順次に保持し、第1クロックに同期して、自己が保持しているデータを順次にCPU101に出力する。
The CPU 101 generates a first clock and transmits data in synchronization with the first clock. Further, the CPU 101 supplies a first clock to the FIFOs 103 and 105.
The
The FIFO 103 sequentially holds the data from the CPU 101, and sequentially outputs the data held by itself to the
The FIFO 104 sequentially holds the data from the FIFO 103 and sequentially outputs the data held by itself to the
The FIFO 106 sequentially holds the data from the
The FIFO 105 sequentially holds the data from the FIFO 106 and sequentially outputs the data held by itself to the CPU 101 in synchronization with the first clock.
通常、CPU101とCPU102で高速通信する場合に上記のFIFO103、104、105、106が必要な容量を満たしているとは限らない。従来のCPU間通信システムでは、CPU101からFIFO103へのデータ転送、及び、FIFO105からCPU101へのデータ転送は、CPU101側から供給される第1クロックにより行われる。また、FIFO104からCPU102へのデータ転送、及び、CPU102からFIFO106へのデータ転送は、CPU102側から供給される第2クロックにより行われる。このため、FIFOの容量によっては、アンダーラン(データ欠落)、オーバーラン(FIFOデータあふれ)等が発生する可能性がある。
Normally, when high-speed communication is performed between the CPU 101 and the
ここで、データ送信(データ転送)に関する技術を紹介する。 Here, technologies related to data transmission (data transfer) will be introduced.
特開平8−149179号公報(特許文献1)には、データ通信制御装置が記載されている。データ通信制御装置は、相手局から送信された第1の伝送データを受信復調し対応の受信データを出力する受信回路と、受信データを一時蓄積する受信バッファメモリと、受信バッファメモリの蓄積データ量を監視し予め定めた第1のしきい値を超過したとき警告信号を発生するバッファメモリ監視回路と、データ同期用のクロックを発生するクロック発生回路と、送信データを一時蓄積する送信バッファメモリと、送信バッファメモリの出力データを第2の伝送データに変調しクロックに同期して相手局に送信する送信回路とを備え、クロックに同期してそれぞれ自局および相手局との相互間のデータの授受を行う。バッファメモリ監視回路は、蓄積データ量が零になるメモリ空状態を検出しこのメモリ空状態の一定時間内の回数である頻度が予め定めた第2のしきい値を超えると空頻度信号を出力する空頻度検出回路を備えている。クロック発生回路は、通常時の第1のデータ伝送速度およびこの第1のデータ伝送速度より遅い第2のデータ伝送速度にそれぞれ対応する第1および第2の周波数のクロックを選択的に発生し警告信号および空頻度信号を第2および第1の周波数のいずれか一方に選択的に切替えるクロック周波数切替手段を備えている。これにより、受信バッファのオーバランエラーを防止しデータ伝送効率を向上する。 Japanese Patent Laid-Open No. 8-149179 (Patent Document 1) describes a data communication control device. A data communication control device receives and demodulates first transmission data transmitted from a partner station and outputs corresponding reception data, a reception buffer memory for temporarily storing reception data, and a storage data amount in the reception buffer memory A buffer memory monitoring circuit for generating a warning signal when a predetermined first threshold value is exceeded, a clock generation circuit for generating a data synchronization clock, and a transmission buffer memory for temporarily storing transmission data A transmission circuit that modulates the output data of the transmission buffer memory into second transmission data and transmits it to the other station in synchronization with the clock, and each of the data between the own station and the other station in synchronization with the clock. Give and receive. The buffer memory monitoring circuit detects a memory empty state in which the amount of stored data becomes zero, and outputs a frequency signal when the frequency, which is the number of times this memory empty state is within a predetermined time, exceeds a predetermined second threshold value. An empty frequency detection circuit is provided. The clock generation circuit selectively generates a clock having first and second frequencies corresponding to a first data transmission speed at a normal time and a second data transmission speed lower than the first data transmission speed, respectively, and gives a warning. Clock frequency switching means for selectively switching the signal and the frequency signal to one of the second and first frequencies is provided. This prevents an overrun error in the reception buffer and improves data transmission efficiency.
特開2001−211228号公報(特許文献2)には、電話端末装置が記載されている。電話端末装置は、パーソナルコンピュータ(PC)および電話交換網間に接続され、PCと電話交換網との間でデジタル音声信号として送受信する装置である。この電話端末装置は、PCと接続するUSB(ユニバーサルシリアルバス)バスとのUSBインタフェースおよび電話交換網との回線インタフェース回路とを含み、PCとの接続はUSBバスのアイソクロナスモードで行う。これにより、PCと電話交換網のクロックのずれによりデジタル音声データがとぎれたり、送りきれないデータを切り捨てたりすることにより発生していたノイズを除去する。 Japanese Patent Application Laid-Open No. 2001-212228 (Patent Document 2) describes a telephone terminal device. A telephone terminal device is a device that is connected between a personal computer (PC) and a telephone exchange network, and transmits and receives digital audio signals between the PC and the telephone exchange network. This telephone terminal device includes a USB interface with a USB (Universal Serial Bus) bus connected to a PC and a line interface circuit with a telephone exchange network, and connection with the PC is performed in an isochronous mode of the USB bus. As a result, the noise generated by the digital audio data being interrupted due to the clock difference between the PC and the telephone exchange network, or by discarding data that cannot be sent, is removed.
特開平11−205408号公報(特許文献3)には、ディジタル信号伝送装置が記載されている。ディジタル信号伝送装置は、ディジタル信号の送受信を行うための送受信部と、その送受信部におけるデータ転送速度を可変制御する制御部とを有する第1の装置と、第1の装置の送受信部と双方向通信用部材で接続された送受信部と、その送受信部が受信したデータを一時的に記憶するための記憶部と、記憶部からデータを読み出して信号変換を行うための変換部と、これらの各部の制御を司る制御部とを有する第2の装置との間で信号伝送を行う。ディジタル信号伝送装置において、変換部に対して基準クロック信号を発生する基準クロック信号発生部を第2の装置内に設ける。また、ディジタル信号伝送装置において、第2の装置の制御部が記憶部の使用状況を監視して、制御部から双方向通信部材を介して第1の装置の制御部に信号を送出して第1の装置の送受信部から第2の装置の送受信部へのデータ転送速度を可変制御する。これにより、信号伝送経路の複雑化や信号劣化を伴うことなくディジタル信号を伝送する。 Japanese Patent Laid-Open No. 11-205408 (Patent Document 3) describes a digital signal transmission device. A digital signal transmission device includes a first device having a transmission / reception unit for transmitting / receiving a digital signal, a control unit for variably controlling a data transfer rate in the transmission / reception unit, and a bidirectional transmission / reception unit of the first device. A transmitting / receiving unit connected by a communication member, a storage unit for temporarily storing data received by the transmitting / receiving unit, a conversion unit for reading data from the storage unit and performing signal conversion, and each of these units Signal transmission is performed with a second device having a control unit that controls the above. In the digital signal transmission device, a reference clock signal generation unit that generates a reference clock signal for the conversion unit is provided in the second device. In the digital signal transmission device, the control unit of the second device monitors the usage status of the storage unit and sends a signal from the control unit to the control unit of the first device via the bidirectional communication member. The data transfer rate from the transmission / reception unit of the first device to the transmission / reception unit of the second device is variably controlled. As a result, a digital signal is transmitted without complicating the signal transmission path or causing signal deterioration.
特開平7−6130号公報(特許文献4)には、2台の相互に非同期の装置間でデータを転送し尚且つそれぞれの最大データ転送速度を整合させるための方法ならびにその装置が記載されている。 Japanese Patent Application Laid-Open No. 7-6130 (Patent Document 4) describes a method and apparatus for transferring data between two asynchronous apparatuses and matching the maximum data transfer rates of the apparatuses. Yes.
本発明の課題は、高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができるCPU間通信システムを提供することにある。 An object of the present invention is to provide an inter-CPU communication system that can reduce errors such as underrun and overrun when performing high-speed communication.
以下に、[発明を実施するための最良の形態]で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]の記載との対応関係を明らかにするために付加されたものであるが、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers and symbols used in [Best Mode for Carrying Out the Invention]. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and the description of [Best Mode for Carrying Out the Invention]. It should not be used to interpret the technical scope of the invention described in “
本発明のCPU間通信システムは、第1CPU(1)と、第2CPU(2)と、第1FIFO(3)と、第2FIFO(4)と、クロック制御回路(10)とを具備している。
前記第1CPU(1)は、第1クロック(7)を発生し、前記第1クロック(7)に同期して第1データを順次に送信する。
前記第2CPU(2)は、第2クロック(8)を発生する。
前記第1FIFO(3)は、前記第1CPU(1)からの前記第1データを順次に保持し、転送クロック(9)に同期して、自己が保持している前記第1データを第2データとして順次に出力する。
前記第2FIFO(4)は、前記第2データを順次に保持し、前記第2クロック(8)に同期して、自己が保持している前記第2データを第3データとして順次に前記第2CPU(2)に出力する。
前記クロック制御回路(10)は、前記第1CPU(1)からの前記第1クロック(7)と前記第2CPU(2)からの前記第2クロック(8)との一方を前記転送クロック(9)として前記第1FIFO(3)に出力する。
The inter-CPU communication system of the present invention includes a first CPU (1), a second CPU (2), a first FIFO (3), a second FIFO (4), and a clock control circuit (10).
The first CPU (1) generates a first clock (7) and sequentially transmits first data in synchronization with the first clock (7).
The second CPU (2) generates a second clock (8).
The first FIFO (3) sequentially holds the first data from the first CPU (1), and in synchronization with the transfer clock (9), the first FIFO (3) stores the first data held by itself. Are output sequentially.
The second FIFO (4) sequentially holds the second data, and in synchronization with the second clock (8), the second CPU held by the second FIFO (4) as the third data sequentially. Output to (2).
The clock control circuit (10) is configured to transfer one of the first clock (7) from the first CPU (1) and the second clock (8) from the second CPU (2) to the transfer clock (9). To the first FIFO (3).
本発明のCPU間通信システムにおいて、前記第1FIFO(3)は、自己が順次に保持している前記第1データの量を表す第1データ量(11)を前記クロック制御回路(10)に出力する。
前記第2FIFO(4)は、自己が順次に保持している前記第2データの量を表す第2データ量(12)を前記クロック制御回路(10)に出力する。
前記クロック制御回路(10)は、前記第1データ量(11)と前記第2データ量(12)との比較結果に基づいて、前記第1クロック(7)と前記第2クロック(8)との一方を前記転送クロック(9)として前記第1FIFO(3)に出力する。
In the inter-CPU communication system of the present invention, the first FIFO (3) outputs to the clock control circuit (10) a first data amount (11) representing the amount of the first data that it sequentially holds. To do.
The second FIFO (4) outputs, to the clock control circuit (10), a second data amount (12) representing the amount of the second data that it sequentially holds.
The clock control circuit (10) determines the first clock (7) and the second clock (8) based on the comparison result between the first data amount (11) and the second data amount (12). Is output to the first FIFO (3) as the transfer clock (9).
本発明のCPU間通信システムにおいて、前記クロック制御回路(10)は、前記第1クロック(7)の周波数(13)と前記第2クロック(8)の周波数(14)との比較結果と、前記第1データ量(11)と前記第2データ量(12)との比較結果とに基づいて、前記第1クロック(7)と前記第2クロック(8)との一方を前記転送クロック(9)として前記第1FIFO(3)に出力する。 In the inter-CPU communication system of the present invention, the clock control circuit (10) includes a comparison result between the frequency (13) of the first clock (7) and the frequency (14) of the second clock (8); Based on the comparison result between the first data amount (11) and the second data amount (12), one of the first clock (7) and the second clock (8) is used as the transfer clock (9). To the first FIFO (3).
本発明のCPU間通信システムにおいて、前記クロック制御回路(10)は、前記第1クロック(7)の周波数(13)が前記第2クロック(8)の周波数(14)より高く、前記第1データ量(11)が前記第2データ量(12)より多い場合、前記第1クロック(7)を前記転送クロック(9)として前記第1FIFO(3)に出力する(S7−YES、S8、S10−YES、S11)。 In the inter-CPU communication system according to the present invention, the clock control circuit (10) is configured such that the frequency (13) of the first clock (7) is higher than the frequency (14) of the second clock (8), and the first data When the amount (11) is larger than the second data amount (12), the first clock (7) is output to the first FIFO (3) as the transfer clock (9) (S7-YES, S8, S10-). YES, S11).
本発明のCPU間通信システムにおいて、前記クロック制御回路(10)は、前記第1クロック(7)の周波数(13)が前記第2クロック(8)の周波数(14)以下であり、前記第1データ量(11)が前記第2データ量(12)より多い場合、前記第2クロック(8)を前記転送クロック(9)として前記第1FIFO(3)に出力する(S7−NO、S9、S10−YES、S11)。 In the inter-CPU communication system according to the present invention, the clock control circuit (10) is configured such that the frequency (13) of the first clock (7) is equal to or lower than the frequency (14) of the second clock (8). When the data amount (11) is larger than the second data amount (12), the second clock (8) is output to the first FIFO (3) as the transfer clock (9) (S7-NO, S9, S10). -YES, S11).
本発明のCPU間通信システムにおいて、前記クロック制御回路(10)は、前記第1クロック(7)の周波数(13)が前記第2クロック(8)の周波数(14)より高く、前記第1データ量(11)が前記第2データ量(12)以下である場合、前記第2クロック(8)を前記転送クロック(9)として前記第1FIFO(3)に出力する(S7−YES、S8、S10−NO、S12)。 In the inter-CPU communication system according to the present invention, the clock control circuit (10) is configured such that the frequency (13) of the first clock (7) is higher than the frequency (14) of the second clock (8), and the first data When the amount (11) is less than or equal to the second data amount (12), the second clock (8) is output to the first FIFO (3) as the transfer clock (9) (S7-YES, S8, S10). -NO, S12).
本発明のCPU間通信システムにおいて、前記クロック制御回路(10)は、前記第1クロック(7)の周波数(13)が前記第2クロック(8)の周波数(14)以下であり、前記第1データ量(11)が前記第2データ量(12)以下である場合、前記第1クロック(7)を前記転送クロック(9)として前記第1FIFO(3)に出力する(S7−NO、S9、S10−NO、S12)。 In the inter-CPU communication system according to the present invention, the clock control circuit (10) is configured such that the frequency (13) of the first clock (7) is equal to or lower than the frequency (14) of the second clock (8). When the data amount (11) is less than or equal to the second data amount (12), the first clock (7) is output as the transfer clock (9) to the first FIFO (3) (S7-NO, S9, S10-NO, S12).
本発明のCPU間通信システムは、携帯電話機に適用される。 The inter-CPU communication system of the present invention is applied to a mobile phone.
本発明のCPU間通信システムは、PDA(Personal Digital Assistant)に適用される。 The inter-CPU communication system of the present invention is applied to a PDA (Personal Digital Assistant).
本発明のCPU間通信システムは、PC(Personal Computer)に適用される。 The inter-CPU communication system of the present invention is applied to a PC (Personal Computer).
以上により、本発明のCPU間通信システムは、クロック制御回路は、送信側のFIFOから受信側のFIFOへデータ転送するときのクロックをそれぞれのFIFO内のデータ量に応じて決定している。これにより、高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができる。 As described above, in the inter-CPU communication system of the present invention, the clock control circuit determines the clock for data transfer from the transmission-side FIFO to the reception-side FIFO according to the data amount in each FIFO. Thereby, errors such as underrun and overrun when performing high-speed communication can be reduced.
以下に添付図面を参照して、本発明のCPU間通信システムについて詳細に説明する。 Hereinafter, an inter-CPU communication system according to the present invention will be described in detail with reference to the accompanying drawings.
図2は、本発明のCPU間通信システムの構成を示すブロック図である。本発明のCPU間通信システムは、CPU(Central Processing Unit)1、2と、FIFO(First In First Out)3、4と、クロック制御回路10とを具備し、装置内のCPU間での通信を行なう。
CPU1には、送信側のFIFOであるFIFO3が接続されている。CPU2には、受信側のFIFOであるFIFO4が接続されている。これにより、CPU間の通信を行なう。
クロック制御回路10には、CPU1、2、FIFO3、4が接続されている。
FIG. 2 is a block diagram showing the configuration of the inter-CPU communication system of the present invention. The inter-CPU communication system of the present invention includes CPUs (Central Processing Units) 1, 2, FIFOs (First In First Out) 3, 4, and a
The
The
CPU1は、第1クロック7を発生し、第1クロック7に同期して第1データを順次にFIFO3に送信する。ここで、CPU1からFIFO3へのデータ量は一定ではない。また、CPU1は、第1クロック7をクロック制御回路10に供給するとともに、その第1クロック7の周波数を表す第1クロック周波数情報13をクロック制御回路10に供給する。
CPU2は、第2クロック8を発生する。また、CPU2は、第2クロック8をFIFO4とクロック制御回路10とに供給するとともに、その第2クロック8の周波数を表す第2クロック周波数情報14をクロック制御回路10に供給する。
FIFO3は、CPU1からの第1データを順次に保持し、クロック制御回路10からの転送クロック9に同期して、自己が保持している第1データを第2データとして順次にFIFO4に出力する。また、FIFO3は、自己が保持している第1データの量を表す第1データ量11をクロック制御回路10に出力する。
FIFO4は、FIFO3からの第2データを順次に保持し、CPU2からの第2クロック8に同期して、自己が保持している第2データを第3データとして順次にCPU2に出力する。ここで、CPU2がFIFO4から受け取るデータ量は一定ではない。また、FIFO4は、自己が保持している第2データの量を表す第2データ量12をクロック制御回路10に出力する。
The
The
The
The
クロック制御回路10は、第1クロック周波数情報13と第2クロック周波数情報14との比較結果と、第1データ量11と第2データ量12との比較結果とに基づいて、第1クロック7又は第2クロック8を上記の転送クロック9としてFIFO3に出力する。このクロック制御回路10について詳細に説明する。
Based on the comparison result between the first clock frequency information 13 and the second clock frequency information 14 and the comparison result between the
図3は、本発明のCPU間通信システムのクロック制御回路10の動作を示すフローチャートである。ここで、FIFO3、4のサイズは同じであるものとする。
FIG. 3 is a flowchart showing the operation of the
クロック制御回路10は、FIFO3からの第1データ量11を取得し(ステップS1)、FIFO4からの第2データ量12を取得する(ステップS2)。
同時に、クロック制御回路10は、CPU1から第1クロック7を受け取り(ステップS3)、CPU2から第2クロック8を受け取る(ステップS4)。
同時に、クロック制御回路10は、CPU1から第1クロック周波数情報13を受け取り(ステップS5)、CPU2から第2クロック周波数情報14を受け取る(ステップS6)。
The
At the same time, the
At the same time, the
クロック制御回路10は、第1クロック周波数情報13と第2クロック周波数情報14とを比較する。即ち、第1クロック7の周波数と、第2クロック8の周波数とを比較する(ステップS7)。
第1クロック7の周波数が第2クロック8の周波数よりも高い場合(ステップS7−YES)、クロック制御回路10は、第1クロック7を高周波数H_Clockとして認識し、第2クロック8を低周波数L_Clockとして認識する(ステップS8)。
第1クロック7の周波数が第2クロック8の周波数以下である場合(ステップS7−NO)、クロック制御回路10は、第2クロック8を高周波数H_Clockとして認識し、第1クロック7を低周波数L_Clockとして認識する(ステップS9)。
The
When the frequency of the
When the frequency of the
同時に、クロック制御回路10は、第1データ量11と第2データ量12とを比較する。即ち、FIFO3が保持している第1データの量と、FIFO4が保持している第2データの量とを比較する(ステップS10)。
第1データ量11が第2データ量12より多い場合(ステップS10−YES)、クロック制御回路10は、FIFO3からFIFO4へのデータ転送を早めるために、高周波数H_Clockを上記の転送クロック9としてFIFO3に出力し(ステップS11)、ステップS1に戻る。
第1データ量11が第2データ量12以下である場合(ステップS10−NO)、クロック制御回路10は、低周波数L_Clockを上記の転送クロック9としてFIFO3に出力し(ステップS12)、ステップS1に戻る。
At the same time, the
When the
When the
これにより、クロック制御回路10は、第1クロック7の周波数が第2クロック8の周波数より高く、第1データ量11が第2データ量12より多い場合、第1クロック7を上記の転送クロック9としてFIFO3に出力する(ステップS7−YES、S8、S10−YES、S11)。
クロック制御回路10は、第1クロック7の周波数が第2クロック8の周波数以下であり、第1データ量11が第2データ量12より多い場合、第2クロック8を上記の転送クロック9としてFIFO3に出力する(ステップS7−NO、S9、S10−YES、S11)。
クロック制御回路10は、第1クロック7の周波数が第2クロック8の周波数より高く、第1データ量11が第2データ量12以下である場合、第2クロック8を上記の転送クロック9としてFIFO3に出力する(ステップS7−YES、S8、S10−NO、S12)。
クロック制御回路10は、第1クロック7の周波数が第2クロック8の周波数以下であり、第1データ量11が第2データ量12以下である場合、第1クロック7を上記の転送クロック9としてFIFO3に出力する(ステップS7−NO、S9、S10−NO、S12)。
Thereby, when the frequency of the
When the frequency of the
When the frequency of the
When the frequency of the
このように、本発明のCPU間通信システムは、クロック制御回路10は、送信側のFIFO3から受信側のFIFO4へデータ転送するときのクロックをそれぞれのFIFO3、4内のデータ量に応じて決定している。これにより、高速通信を行なう際のアンダーラン、オーバラン等のエラーを軽減することができる。
As described above, in the inter-CPU communication system according to the present invention, the
送信側(CPU1、FIFO3)が受信側のFIFO4におけるデータ量12を参照してデータ転送を停止した場合、CPU1がその内部(バッファ又はメモリ)にデータを溜め込むことになり、最悪にはデータを破棄することになる。
一方、本発明のCPU間通信システムでは、送信側(CPU1、FIFO3)が受信側のFIFO4におけるデータ量12を参照しているのではなく、クロック制御回路10が、FIFO3、4内のデータ量に応じて、CPU1からの第1クロック7とCPU2からの第2クロック8との一方を転送クロックとしてFIFO3に出力するクロック制御を行なっている。このため、送信側のCPU1からFIFO3へのデータ転送は、第1クロック7により常に一定の間隔で行なわれ、CPU1の内部(バッファ又はメモリ)を圧迫しない。
When the sending side (CPU1, FIFO3) stops data transfer with reference to the data amount 12 in the receiving side FIFO4, the CPU1 accumulates data in the inside (buffer or memory), and in the worst case, the data is discarded. Will do.
On the other hand, in the inter-CPU communication system according to the present invention, the transmission side (
また、本発明のCPU間通信システムでは、クロック制御回路10が上述のクロック制御を行なうため、CPU1、2がデータを処理するときの処理負荷を軽減することができる。
In the inter-CPU communication system of the present invention, since the
なお、本発明のCPU間通信システムでは、FIFO3とFIFO4とのサイズが異なる場合、FIFO3のサイズとFIFO4のサイズとの差分に対応するデータ量をオフセット(オフセットデータ量)とする。例えば、FIFO4のサイズがFIFO3のサイズよりも小さい場合、図4に示されるように、ステップS10において、クロック制御回路10は、オフセットデータ量を第2データ量12に加算した上で、第1データ量11と第2データ量12とを比較する。これにより、本発明のCPU間通信システムでは、FIFO3とFIFO4とのサイズが異なる場合でも、上記の効果を奏する。
In the inter-CPU communication system of the present invention, when the sizes of the
本発明のCPU間通信システムでは、装置内のCPU間での通信を実現するものとして、例えば、通信装置と表示装置とを備えた携帯電話機、PDA(Personal Digital Assistant)、PC(Personal Computer)が例示される。PCは、ノート型PCを含んでいる。
例えば、通信装置に接続された通信用のCPUを第1CPUとし、表示装置に接続された表示用のCPUを第2CPUとする。この場合、第1CPUは、通信装置からのデータを、第1FIFO、第2FIFOを介して第2CPUに転送する。第2CPUは、そのデータを表示装置に表示する。
The inter-CPU communication system of the present invention, in order to realize the communication between the CPU in the device, e.g., mobile phone having a communication device display, PDA (Personal Digital Assistant), PC (Personal Computer ) Is exemplified. The PC includes a notebook PC.
For example, a communication CPU connected to the communication device is a first CPU, and a display CPU connected to the display device is a second CPU. In this case, the first CPU transfers data from the communication device to the second CPU via the first FIFO and the second FIFO. The second CPU displays the data on the display device.
1、2 CPU
3、4 FIFO
7、8 クロック
9 転送クロック
10 クロック制御回路
11、12 データ量
13、14 クロック周波数情報
101、102 CPU
103、104、105、106 FIFO
1, 2 CPU
3, 4 FIFO
7, 8
103, 104, 105, 106 FIFO
Claims (9)
第1クロックを発生し、前記第1クロックに同期して第1データを送信する第1CPUと、
第2クロックを発生する第2CPUと、
前記第1CPUからの前記第1データを順次に保持し、転送クロックに同期して、自己が保持している前記第1データを第2データとして順次に出力すると共に、自己が保持している前記第1データの量を表す第1データ量を出力する第1FIFOと、ここで、前記第1CPUから前記第1FIFOへのデータ量は一定ではなく、
前記第2データを順次に保持し、前記第2クロックに同期して、自己が保持している前記第2データを第3データとして順次に前記第2CPUに出力すると共に、自己が保持している前記第2データの量を表す第2データ量を出力する第2FIFOと、ここで、前記第2CPUが第2FIFOから受け取るデータ量は一定ではなく、
前記第1データ量と前記第2データ量との比較結果に基づいて、前記第1CPUからの前記第1クロックと前記第2CPUからの前記第2クロックとの一方を前記転送クロックとして前記第1FIFOに出力するクロック制御回路と
を具備するCPU間通信システム。 A system for communicating between CPUs in a device,
A first CPU for generating a first clock and transmitting first data in synchronization with the first clock;
A second CPU for generating a second clock;
The first data from the first CPU is sequentially held, the first data held by itself is sequentially output as second data in synchronization with a transfer clock, and the first data held by the first CPU is held. A first FIFO for outputting a first data amount representing the amount of the first data , wherein the data amount from the first CPU to the first FIFO is not constant;
The second data is sequentially held, and in synchronization with the second clock, the second data held by itself is sequentially output to the second CPU as third data and held by the self. A second FIFO for outputting a second data amount representing the amount of the second data, and the amount of data received by the second CPU from the second FIFO is not constant;
Based on the comparison result between the first data amount and the second data amount, one of the first clock from the first CPU and the second clock from the second CPU is used as the transfer clock in the first FIFO. An inter-CPU communication system comprising a clock control circuit for outputting.
前記クロック制御回路は、前記第1クロックの周波数と前記第2クロックの周波数との比較結果と、前記第1データ量と前記第2データ量との比較結果とに基づいて、前記第1クロックと前記第2クロックとの一方を前記転送クロックとして前記第1FIFOに出力する
CPU間通信システム。 In the inter-CPU communication system according to claim 1 ,
The clock control circuit, based on a comparison result between the frequency of the first clock and the frequency of the second clock, and a comparison result between the first data amount and the second data amount, An inter-CPU communication system that outputs one of the second clocks as the transfer clock to the first FIFO.
前記クロック制御回路は、
前記第1クロックの周波数が前記第2クロックの周波数より高く、前記第1データ量が前記第2データ量より多い場合、前記第1クロックを前記転送クロックとして前記第1FIFOに出力する
CPU間通信システム。 The inter-CPU communication system according to claim 2 ,
The clock control circuit includes:
An inter-CPU communication system that outputs the first clock as the transfer clock to the first FIFO when the frequency of the first clock is higher than the frequency of the second clock and the first data amount is larger than the second data amount. .
前記クロック制御回路は、
前記第1クロックの周波数が前記第2クロックの周波数以下であり、前記第1データ量が前記第2データ量より多い場合、前記第2クロックを前記転送クロックとして前記第1FIFOに出力する
CPU間通信システム。 In the inter-CPU communication system according to claim 2 or 3 ,
The clock control circuit includes:
Inter-CPU communication that outputs the second clock to the first FIFO as the transfer clock when the frequency of the first clock is less than or equal to the frequency of the second clock and the first data amount is greater than the second data amount system.
前記クロック制御回路は、
前記第1クロックの周波数が前記第2クロックの周波数より高く、前記第1データ量が前記第2データ量以下である場合、前記第2クロックを前記転送クロックとして前記第1FIFOに出力する
CPU間通信システム。 In inter-CPU communication system according to any one of claims 2-4,
The clock control circuit includes:
When the frequency of the first clock is higher than the frequency of the second clock and the first data amount is less than or equal to the second data amount, the inter-CPU communication that outputs the second clock to the first FIFO as the transfer clock system.
前記クロック制御回路は、
前記第1クロックの周波数が前記第2クロックの周波数以下であり、前記第1データ量が前記第2データ量以下である場合、前記第1クロックを前記転送クロックとして前記第1FIFOに出力する
CPU間通信システム。 In inter-CPU communication system according to any one of claims 2-5,
The clock control circuit includes:
When the frequency of the first clock is less than or equal to the frequency of the second clock and the first data amount is less than or equal to the second data amount, the CPU outputs the first clock to the first FIFO as the transfer clock Communications system.
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