JP4714959B2

JP4714959B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4714959B2
Application number: JP2000108414A
Authority: JP
Inventors: 隆之遠山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-05-06
Filing date: 2000-04-10
Publication date: 2011-07-06
Anticipated expiration: 2020-04-10
Also published as: JP2001024000A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば単体半導体装置、半導体集積回路等の半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信システムにおいて端末の小型化および低消費電力化が強く求められている。そのため、これを構成するトランジスタ等の半導体装置においても同様な要求がなされている。例えば現在の移動体通信の柱ともいえるデジタルセルラー用パワーアンプについては、単一正電源の動作が可能で、かつ低電圧高効率駆動のものが求められている。
【０００３】
現在、パワーアンプ用として実用化されているデバイスの１つにヘテロ接合型電界効果トランジスタ（以下ＨＦＥＴという) がある。このＨＦＥＴは、ヘテロ接合を利用して電流変調を行うものであり、図６は、従来のＨＦＥＴの概略構成図を示すものである。
このＨＦＥＴは、半絶縁性単結晶ＧａＡｓよりなる基体１１上に、ＧａＡｓによるバッファ層１２、ＡｌＧａＡｓによる第２の障壁層１３と、ＩｎＧａＡｓよりなるチャネル層１４と、ＡｌＧａＡｓよりなる第１の障壁層１５とが順次積層されて成る。
各障壁層１３および１５は、それぞれｎ型不純物を含むキャリア供給層１３ａおよび１５ａが、それぞれ高抵抗層１３ｂと１３ｃとの間、１５ｂと１５ｃとの間に有して成る。
【０００４】
第１の障壁層１５上には、ゲート電極２０が配置され、このゲート電極２０を挟んでその両側に、それぞれキャップ層１６を介して、ソース電極１８とドレイン電極１９とがオーミックに被着されて成る。
この構成によって、ゲート電極２０への印加電圧によってソース電極１８およびドレイン電極１９間の電流を変調するようになされる。
【０００５】
また、ＨＦＥＴでは、一般に図６で示したように、第１の障壁層１５の厚さをゲート電極２０下とその近傍において薄くするリセス構造とすることが多く、その直下のチャネル層の領域にはキャリアが空乏化、あるいは他のチャネル領域に比べてキャリアが少ない領域が形成される。
【０００６】
このような構造を有するＨＦＥＴでは、ゲート電極に正電圧を印加することでチャネル層にキャリアが蓄積されてチャネルが形成される。
この構造によるＨＦＥＴは、原理的に他の例えば接合型電界効果トランジスタ（以下ＪＦＥＴという）や、ショットキー接合型電界効果トランジスタ（以下ＭＥＳＦＥＴという）に比して、ゲート・ソース間容量Ｃｇｓおよび相互コンダクタンスＧｍのゲート電圧Ｖｇに対する線型性に優れているという特徴を有している。これは、パワーアンプの高効率化を目指す上で、大きな利点となっている。
【０００７】
【発明が解決しようとする課題】
上述の構造によるＨＦＥＴは、ドレイン電極１９に注入された電流は、ドレイン電流直下のキャップ層１６および第１の障壁層１５を横切り、チャネル層１４に達し、そのままソース電極１８下に流れ、第１の障壁層１５およびソース電極１８下のキャップ層１６を横切ってソース電極１８に達する。
ここで、一般的にドレイン電極１９およびソース電極１８直下の高濃度ドーピングされたキャップ層１６は、電極金属と第１の障壁層１５の高抵抗層１５ｃとの接触抵抗を下げるための役割を果たしている。
【０００８】
本発明は、上述したキャップ層の形成を回避することができるようにして、これに伴って、ゲート電極形成のためのキャップ層に対するエッチング工程の省略、すなわち製造工程数の低減を図る。
【０００９】
【課題を解決するための手段】
本発明による半導体装置は、基体上にチャネル層と、このチャネル層よりバンドギャップが大きくかつこのチャネル層にキャリアを供給するための第１のキャリア供給層と、この第１のキャリア供給層上に形成された半導体層であって、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、この半導体層にソース電極および／あるいはドレイン電極とゲート電極とが形成されて成る。そして、そのソース電極および／あるいはドレイン電極は、半導体層上部に電極金属層を形成し、熱処理による合金化処理により半導体層と直接オーミック接触された構成とされ、この半導体層のゲート電極の形成部には、キャリア供給層のキャリアと逆導電型の不純物が導入されている不純物導入領域が形成された構成とする。
【００１０】
また、本発明による半導体装置は、上述の構成において、ソース電極およびドレイン電極のオーミック接触を、合金化処理によるオーミック接触とし、その合金化層が、チャネル層の近傍にまで達する構成とする。
【００１１】
また、本発明による半導体装置は、半絶縁性の基体と、この基体上にこれと同材料から成るバッファ層と、このバッファ層上に形成されたチャネル層と、このチャネル層上に形成され、このチャネル層よりバンドギャップが大きくかつこのチャネル層にキャリアを供給するための第１のキャリア供給層と、この第１のキャリア供給層上に形成された半導体層であって、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、この半導体層にソース電極および／あるいはドレイン電極とゲート電極とが形成されて成る。そして、そのソース電極および／あるいはドレイン電極は、半導体層上部に電極金属層を形成し、熱処理による合金化処理により半導体層と直接オーミック接触された構成とされ、この半導体層の上記ゲート電極の形成部には、キャリア供給層のキャリアと逆導電型の不純物が導入されている不純物導入領域が形成された構成とする。
【００１２】
また、本発明による半導体装置の製造方法は、基体上にチャネル層を形成する工程と、このチャネル層上に、このチャネル層よりバンドギャップが大きく、かつこのチャネル層にキャリアを供給するための第１のキャリア供給層を形成する工程と、このキャリア供給層上に、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層を形成する工程と、この半導体層上に絶縁膜を形成する工程と、この絶縁膜に開口を設け、上記半導体層に上記キャリアと逆導電型の不純物を導入する工程と、この不純物が導入された領域上にゲート電極を形成する工程と、上記絶縁膜に第２の開口を設け、この開口に電極金属層を形成し熱処理による合金化処理を行うことにより、上記半導体層とオーミック接触されたソース電極およびドレイン電極を形成する工程とを有する。
【００１３】
本発明において、前述した従来におけるキャップ層を設けることなく電極形成を行うことから、構造の簡潔化および製造の簡略化を図ることができる。
また、上述したように、ソース電極およびドレイン電極をチャネル近傍にまで合金化反応させ、不純物ドーピングを促すことにより、キャップ層を設けることなく電極の低接触抵抗化を実現する。
【００１４】
【発明の実施の形態】
本発明による半導体装置は、図１にその一実施形態の一例の概略構成を示すように、基体３１上に、少なくとも、チャネル層３４と、このチャネル層３４よりバンドギャップが大きくかつこのチャネル層３４にキャリアを供給するための第１のキャリア供給層３５ａと、この第１のキャリア供給層３５ａ上に形成された、表面側の、通常のいわゆるキャップ層に比して高抵抗の半導体層３５ｃとを有する半導体基板６１が構成される。
そして、この第１のキャリア供給層３５ａ上に形成された表面側の半導体層３５ｃに、ソース電極３８および／あるいはドレイン電極３９、図１においてはソース電極３８およびドレイン電極３９の双方の電極と、更に、ゲート電極４０とが設けられる。
この場合、ソース電極３８およびドレイン電極３９は、半導体層３５ｃに直接的にオーミックコンタクトさせ、ゲート電極４０に関しては、半導体層３５ｃに形成したキャリア供給層３５ａのキャリアとは異なる導電型の不純物が高濃度に導入された不純物導入領域４１上にオーミックにコンタクトする。
【００１５】
ソース電極３８およびドレイン電極３９のコンタクトは、合金化処理によって行うことによって、その合金化層が図示しないが、チャネル層３４の近傍にまで達する深さとする。
【００１６】
ソース電極３８およびドレイン電極３９を構成する電極金属層は、少なくともＡｕ、Ｇｅ、Ｎｉを含む、例えばＡｕＧｅ層とＮｉ層とを積層して形成し、ＡｕＧｅ層の厚さが、最表面からチャネル深さ以上で３０００Å以下に構成する。
【００１７】
また、この半導体装置において、図１に示すように、チャネル層３４と基体３１との間にチャネル層３４よりバンドギャップが大きくかつこのチャネル層３４にキャリアを供給するための第１のキャリア供給層３３ａを設けることができる。
【００１８】
本発明による半導体装置の一実施形態の一例を、図１を参照して詳細に説明する。
この例ではIII-Ｖ族化合物半導体、例えばＡｌ_xＧａ_1-xＡｓ（０≦ｘ＜１）系高抵抗半導体層を有する単一のＨＦＥＴが半導体基板６１に形成された場合であるが、本発明装置は、この例に限定されるものではない。
この例では、例えば半絶縁性ＧａＡｓ単結晶による基体３１上に、例えばこの基体３１と同材料で、不純物が添加されていない、すなわちアンドープのＧａＡｓより成るバッファ層３２がエピタキシャル成長され、更にこの上に、順次、それぞれIII-Ｖ族化合物半導体より成る第２の障壁層３３、チャネル層３４、第１の障壁層３５がエピタキシャル成長された半導体基板６１が構成される。
【００１９】
第２の障壁層３３は、下層の高抵抗層３３ｂ、第２のキャリア供給層３３ａ、上層の高抵抗層３３ｃのエピタキシャル成長層より成り、第１の障壁層３５は、高抵抗層３５ｂ、第１のキャリア供給層３５ａ、高抵抗層の表面側の半導体層３５ｃがエピタキシャル成長されて成る。
【００２０】
そして、この第１の障壁層３５の表面側の半導体層３５ｃ上に、例えばＳｉＮによる絶縁膜３６が、例えば厚さ３００ｎｍ程度に堆積される。
この絶縁膜３６のゲート電極４０の形成部、ソース電極およびドレイン電極の形成部にそれぞれ開口３６Ｗｇ、３６Ｗｓおよび３６Ｗｄが形成される。
開口３６Ｗｇ下には、ゲート部を構成する前述の不純物が高濃度に導入された不純物導入領域４１を形成し、これにゲート電極４０をオーミックに被着する。
また、開口３７Ｗｓおよび３７Ｗｄには、高抵抗の半導体層３５ｃに直接ソース電極３８およびドレイン電極３９を合金化処理によってオーミックに被着する。
【００２１】
第２の障壁層３３は、チャネル層３４を構成する半導体のバンドギャップより大きいバンドギャップを有する半導体、例えばＡｌ_XＧａ_1-XＡｓ混晶によって構成されることが好ましく、そのＡｌの組成比ｘは、０．２≦ｘ≦０．３とされる。
そして、この第２の障壁層３３は、バッファ層３２上に、順次厚さ例えば２００ｎｍ程度のアンドープの高抵抗層３３ｂ、厚さ例えば４ｎｍの第１導電型のｎ型の不純物例えばＳｉが高濃度例えば１．０×１０¹⁸／ｃｍ³〜５．０×１０¹⁸／ｃｍ³程度添加されたキャリア供給層３３ａ、高抵抗層３３ｂと同様の組成による高抵抗層３３ｃとが積層された構造を有する。
【００２２】
チャネル層３４は、ソース電極３８とドレイン電極３９との間の電流経路を構成するものであり、第１および第２の障壁層３５および３３を構成する半導体よりバンドギャップが小さいアンドープ半導体によって構成される。
このチャネル層３４としては、例えばＩｎ_yＧａ_1-yＡｓ混晶によって構成されることが好ましく、そのＩｎの組成比ｙは、０．１≦ｙ≦０．２とされる。
【００２３】
また、第１の障壁層３５は、チャネル層３４を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばＡｌ_XＧａ_1-XＡｓによって構成されることが好ましく、この場合のＡｌ組成比ｘは、０．２≦ｘ≦０．３とされる。
また、この第１の障壁層３５は、チャネル層３４側から、厚さ例えば２ｎｍ程度のアンドープの高抵抗層３５ｂ、厚さ例えば４ｎｍのｎ型の不純物例えばＳｉを高濃度例えば１．０×１０¹⁸／ｃｍ³〜５．０×１０¹⁸／ｃｍ³程度添加したキャリア供給層３５ａ、厚さが例えば１００ｎｍのアンドープの同様の高抵抗層３５ｃとが順次積層された構造を有する。
【００２４】
そして、この上層の高抵抗層による半導体層３５ｃ上に、絶縁膜３６が形成され、ゲート形成部に開口３６Ｗｇが形成され、この開口３６Ｗｇを通じて、第２導電型のｐ型の不純物例えばＺｎを拡散して高濃度の不純物導入領域４１を形成する。また、図示しないが、この上層の高抵抗層３５ｃのゲート形成部に所要の深さのリセスを形成することもできる。
【００２５】
また、この開口３６Ｗｇを通じて、表面側の半導体層３５ｃの不純物導入領域４１に、順次、例えばＴｉ、ＰｔおよびＡｕを積層して成るゲート電極４０がオーミックに被着形成される。
また、このゲート電極４０を挟んでその両側において、絶縁膜３６に、それぞれソース電極およびドレイン電極のコンタクト窓となる開口３６Ｗｓおよび３６Ｗｄが形成され、これら開口３６Ｗｓおよび３６Ｗｄを通じてソース電極３８およびドレイン電極３９が、半導体層３５ｃに直接的に、それぞれ順次下層から例えばＡｕＧｅ、ＮｉおよびＡｕが被着され、熱処理により合金化することによって形成される。
【００２６】
この構成によってチャネル層３４には、第２の障壁層３３のキャリア供給層３３ａおよび第１の障壁層３５のキャリア供給層３５ａから供給されたキャリアが蓄積されるようになされる。
【００２７】
次に、上述の図１に示した本発明による半導体装置の製造方法の一例を説明する。
【００２８】
先ず、図２にその概略断面図を示す基板６１を構成する。この基板６１の作製は、先ず、例えば半絶縁性ＧａＡｓ単結晶より成る基体３１を用意する。
この基体３１上に、バッファ層３２を成膜し、続いて第２の障壁層３３、チャネル層３４、第１の障壁層３５を順次例えばＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition: 有機金属気相成長）法、ＭＢＥ（Molecular Beam Epitaxy: 分子線エピタキシー）法によってエピタキシャル成長する。
【００２９】
すなわち、基体３１上に、この基板３１と同一材料のＧａＡｓよりなり、アンドープのバッファ層３２をエピタキシャル成長する。続いて、この上に、第２の障壁層３３を構成する、例えば不純物がドープされない、すなわちアンドープの例えばＡｌＧａＡｓによる高抵抗層３３ｂと、第１導電型例えばｎ型の不純物のＳｉを添加したｎ型のキャリア供給層３３ａと、更にアンドープの例えばＡｌＧａＡｓによる高抵抗層３３ｃとを順次連続エピタキシャル成長する。
続いて、アンドープのＩｎＧａＡｓ層によるチャンネル層３４をエピタキシャル成長し、この上に、第１の障壁層３５を構成する、アンドープの例えばＡｌＧａＡｓによる高抵抗層３５ｂと、第１導電型例えばｎ型の不純物のＳｉを添加したｎ型のキャリア供給層３５ａと、更に同様の高抵抗層すなわち表面側の半導体層３５ｃとを順次連続エピタキシャル成長して基板６１を構成する。
【００３０】
その後、図３に示すように、基板６１の表面側の半導体層３５ｃ上に、全面的に例えば窒化珪素ＳｉＮによる絶縁層３６をＣＶＤ(Chemical Vapor Deposition) 法等によって被着形成する。
そして、図４に示すように、この絶縁膜３６に対し、フォトリソグラフィによるパターンエッチング、すなわちフォトレジスト層の塗布、パターン露光、現像を行って、パターン化し、これをエッチングマスクとして絶縁膜３６に対するパターンエッチングを行って、ゲート形成部に開口３６Ｗｇを開口する。
この開口３６Ｗｇを通じてＺｎを拡散して、高濃度の不純物導入領域４１を形成する。また、図示しないが、このゲート形成部に所要の深さのリセスを形成することもできる。
【００３１】
そして、図１に示すように、この開口３６Ｗｇを通じて、ゲート電極４０を形成する。このゲート電極４０の形成は、例えばＴｉ、ＰｔおよびＡｕを順次一旦全面的に蒸着し、この積層金属層に対してフォトリソグラフィによるパターンエッチングによって形成することができる。
その後、フォトリソグラフィによるパターンエッチングによって絶縁膜３６のソース電極およびドレイン電極の形成部にそれぞれ開口３６Ｗｓおよび３６Ｗｄを形成する。
【００３２】
各開口３６Ｗｓおよび３６Ｗｄを通じて、それぞれソース電極３８およびドレイン電極３９を形成する。これら電極３８および３９は、例えば先ず全面的に一旦、ＡｕＧｅ合金とＮｉとを順次蒸着し、フォトリソグラフィよるパターンエッチングを行って、それぞれ所要のパターンを有するソース電極３８およびドレイン電極３９を形成する。その後例えば４００℃程度の熱処理による合金化処理を行って、第１の障壁層３５のキャリア供給層３５ａに対してオーミックコンタクトされたソース電極３８およびドレイン電極３９を形成する。
このようにして、半導体基板６１に少なくともＨＦＥＴによる半導体素子が形成された半導体装置を構成する。
【００３３】
本発明においては、ＡｌＧａＡｓ系半導体に対してＡｕ、Ｇｅ、Ｎｉを含む電極、特にこの電極として、ＡｕＧｅ層が３０００Å以下、Ｎｉ層が６００Å以下の電極構成とすることによって、オーミック性にすぐれた電極を構成することができた。
図５は、その接触抵抗の、ＡｕＧｅの膜厚依存性の測定結果を示したもので、この場合、Ｎｉ層の厚さを４００Åとし、その障壁層３５の組成と厚さを変更した。図５において、□印および○印は、それぞれＡｌ_0.23ＧａＡｓで厚さ７２ｎｍおよび８２とした場合、△印はＡｌ_0.22ＧａＡｓで１０２ｎｍとした場合、●印は、厚さ５ｎｍのＡｌ_0.5ＧａＡｓと厚さ８０ｎｍのＡｌ_0.23ＧａＡｓとによった場合である。
図５によれば、コンタクト抵抗Ｒｃを、０．４Ωｍｍ以下にするためには、チャネル近傍まで合金化させ、不純物ドーピングさせる必要がある。そのために、ＡｕＧｅ層の膜厚は、ＡｌＧａＡｓ最表面からチャネル層深さ以上が必要となる。また、ＡｕとＩｎの過剰な反応生成物によるコンタクト抵抗の増加を抑制するためにも、ＡｕＧｅ層の膜厚は３０００Å以下が望ましいものである。
【００３４】
また、上述したように、本発明装置は、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗の表面側の半導体層に対して直接的に、電極、すなわち上述した例では、ソース電極およびドレイン電極を、オーミックコンタクトする構成とするので、図６で示したようなキャップ層を設ける構成に比し、構造の簡潔化、製造の簡潔化がはかられる。
そして、この場合ソース電極およびドレイン電極は、合金化処理によるコンタクト構成としてその合金化層がチャネル層近傍にまで位置させることにより、キャップ層を省略したことによる抵抗の増加は回避できるものである。
【００３５】
また、本発明製造方法によれば、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗半導体層に対するオーミック電極の形成、例えばＨＦＥＴにおけるソースおよびドレイン電極の形成において、従来におけるような何らキャップ層を設けることなく、電極を直接的に形成する方法を採ることから、製造工程数の減少を図ることができるのみならず、これに伴う不良品の発生率の低減化、量産性の向上を図ることができる。
【００３６】
尚、上述した例では、ＧａＡｓ基体３１を用いた場合であるが、例えばＩｎＰ系基体を用いることができ、この場合においては、ＩｎＡｓ系の各半導体層を成長させて本発明装置を構成することができる。
【００３７】
また、図示の例では、第１導電型がｎ型で、第２導電型がｐ型とした場合であるが、これらが相互に逆の導電型とされた構成とすることもできる。
【００３８】
また、図示の例では、基板６１上にＨＦＥＴが単一に形成された場合であるが、このＨＦＥＴを１つの回路構成とする半導体装置を適用することもできるなど上述した例に限られるものではなく、種々の構成による半導体装置に適用するこっとができる。
【００３９】
【発明の効果】
上述したように、本発明装置は、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗の表面側の半導体層に対するソース電極および／あるいはドレイン電極を、キャップ層を設けることなく、直接的にコンタクトした構成としたことにより、構造の簡潔化がはかられる。
【００４０】
また、本発明製造方法によれば、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗半導体層に対するオーミック電極の形成、例えばＨＦＥＴにおけるソースおよびドレイン電極の形成において、従来におけるような何らキャップ層を設けることなく、電極を直接的に形成する方法を採ることから、製造工程数の減少を図ることができ、これに伴う不良品の発生率の低減化、量産性の向上を図ることができる。
更に、オーミック性を補償するためのイオン注入、もしくはキャップ層のエッチングの工程を回避できることから、より製造の簡略化が図られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の概略構成図である。
【図２】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図３】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図４】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図５】接触抵抗の電極膜厚依存性を示す曲線図である。
【図６】従来のＨＦＥＴの概略構成図である。
【符号の説明】
１１，３１・・・基体、１２，３２・・・バッファ層、１３，３３・・・第２の障壁層、１５，３５・・・第１の障壁層、１３ａ，３３ａ，１５ａ，３５ａ・・・キャリア供給層、１３ｂ，１３ｃ，１５ｂ，１５ｃ・・・高抵抗層、１６・・・キャップ層、１８，３８・・・ソース電極、１９，３９・・・ドレイン電極、２０，４０・・・ゲート電極、３３ｂ・・・下層の高抵抗層、３３ｃ・・・上層の高抵抗層、３５ｂ・・・高抵抗層、３５ｃ・・・（表面側の）半導体層（高抵抗層）、３６・・・絶縁膜、３６Ｗｓ，３６Ｗｄ，３６Ｗｇ・・・開口、４１・・・高不純物濃度導入領域、６１・・・基板[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device such as a single semiconductor device or a semiconductor integrated circuit and a method for manufacturing the same.
[0002]
[Prior art]
In recent years, there has been a strong demand for miniaturization of terminals and low power consumption in mobile communication systems such as mobile phones. For this reason, similar demands have been made for semiconductor devices such as transistors constituting the same. For example, a digital cellular power amplifier that can be said to be a pillar of the present mobile communication is required to operate with a single positive power source and to be driven at a low voltage and high efficiency.
[0003]
Currently, one of devices that are put into practical use for power amplifiers is a heterojunction field effect transistor (hereinafter referred to as HFET). This HFET performs current modulation using a heterojunction, and FIG. 6 shows a schematic configuration diagram of a conventional HFET.
This HFET has a buffer layer 12 made of GaAs, a second barrier layer 13 made of AlGaAs, a channel layer 14 made of InGaAs, and a first barrier layer 15 made of AlGaAs on a substrate 11 made of semi-insulating single crystal GaAs. Are sequentially stacked.
Each barrier layer 13 and 15 includes carrier supply layers 13a and 15a containing n-type impurities, respectively, between high resistance layers 13b and 13c, and between 15b and 15c, respectively.
[0004]
A gate electrode 20 is disposed on the first barrier layer 15, and a source electrode 18 and a drain electrode 19 are ohmic deposited on both sides of the gate electrode 20 via a cap layer 16. It consists of
With this configuration, the current between the source electrode 18 and the drain electrode 19 is modulated by the voltage applied to the gate electrode 20.
[0005]
In general, as shown in FIG. 6, the HFET often has a recess structure in which the thickness of the first barrier layer 15 is made thin under the gate electrode 20 and in the vicinity thereof, and in the channel layer region directly therebelow. In this case, a carrier is depleted or a region having fewer carriers than other channel regions is formed.
[0006]
In an HFET having such a structure, by applying a positive voltage to the gate electrode, carriers are accumulated in the channel layer to form a channel.
In principle, an HFET having this structure has a gate-source capacitance Cgs and a mutual conductance as compared with other field effect transistors (hereinafter referred to as JFETs) or Schottky field effect transistors (hereinafter referred to as MESFETs). It is characterized by excellent linearity with respect to the gate voltage Vg of Gm. This is a great advantage in aiming at high efficiency of the power amplifier.
[0007]
[Problems to be solved by the invention]
In the HFET having the above-described structure, the current injected into the drain electrode 19 crosses the cap layer 16 and the first barrier layer 15 immediately below the drain current, reaches the channel layer 14, and flows directly under the source electrode 18. The source electrode 18 is reached across the barrier layer 15 and the cap layer 16 under the source electrode 18.
Here, the heavily doped cap layer 16 directly below the drain electrode 19 and the source electrode 18 generally serves to lower the contact resistance between the electrode metal and the high resistance layer 15 c of the first barrier layer 15. Yes.
[0008]
According to the present invention, the formation of the cap layer described above can be avoided, and accordingly, the etching process for the cap layer for forming the gate electrode is omitted, that is, the number of manufacturing processes is reduced.
[0009]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a channel layer on a substrate, a first carrier supply layer having a band gap larger than that of the channel layer and supplying carriers to the channel layer, and on the first carrier supply layer. A semiconductor layer that is formed and has at least an undoped semiconductor layer made of the same material as the first carrier supply layer, and a source electrode and / or a drain electrode and a gate electrode are formed on the semiconductor layer Made up. Then, the source electrode and / or drain electrode has a structure in which an electrode metal layer is formed on the upper part of the semiconductor layer, and is in direct ohmic contact with the semiconductor layer by an alloying process by heat treatment. In this structure, an impurity introduction region into which an impurity having a conductivity opposite to that of the carrier in the carrier supply layer is introduced is formed.
[0010]
In the semiconductor device according to the present invention, in the above configuration, the ohmic contact between the source electrode and the drain electrode is an ohmic contact by alloying treatment, and the alloyed layer reaches the vicinity of the channel layer.
[0011]
A semiconductor device according to the present invention is formed on a semi-insulating base, a buffer layer made of the same material on the base, a channel layer formed on the buffer layer, and the channel layer. A first carrier supply layer having a band gap larger than that of the channel layer and supplying carriers to the channel layer; and a semiconductor layer formed on the first carrier supply layer, wherein the first carrier It has at least an undoped semiconductor layer made of the same material as the supply layer, and a source electrode and / or a drain electrode and a gate electrode are formed on this semiconductor layer. Then, the source electrode and / or drain electrode has a structure in which an electrode metal layer is formed on the upper part of the semiconductor layer and is in direct ohmic contact with the semiconductor layer by an alloying process by heat treatment. The formation of the gate electrode of the semiconductor layer The part is formed with an impurity introduction region into which an impurity having a conductivity opposite to that of the carrier in the carrier supply layer is introduced.
[0012]
In addition, a method of manufacturing a semiconductor device according to the present invention includes a step of forming a channel layer on a substrate, and a second band gap on the channel layer, the band gap being larger than that of the channel layer, and for supplying carriers to the channel layer. Forming a first carrier supply layer, forming an undoped semiconductor layer made of the same material as the first carrier supply layer on the carrier supply layer, and forming an insulating film on the semiconductor layer A step of forming an opening in the insulating film and introducing an impurity having a conductivity type opposite to that of the carrier into the semiconductor layer, a step of forming a gate electrode over the region into which the impurity is introduced, and the insulating layer. a second opening provided in the film, by performing alloying treatment by forming and heat treatment of the electrode metal layer in the opening, the semiconductor layer and the ohmic contact is a source electrode and a drain And a step of forming the electrode.
[0013]
In the present invention, since the electrodes are formed without providing the above-described conventional cap layer, the structure can be simplified and the manufacturing can be simplified.
Further, as described above, the source electrode and the drain electrode are alloyed to the vicinity of the channel, and the impurity doping is promoted, thereby realizing a low contact resistance of the electrode without providing a cap layer.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
As shown in FIG. 1, the semiconductor device according to the present invention has at least a channel layer 34 and a band gap larger than the channel layer 34 on the base 31, and the channel layer 34. A first carrier supply layer 35a for supplying carriers to the semiconductor layer 35c, and a semiconductor layer 35c formed on the first carrier supply layer 35a and having a higher resistance than a normal so-called cap layer on the surface side. A semiconductor substrate 61 having the structure is configured.
Then, on the semiconductor layer 35c on the surface side formed on the first carrier supply layer 35a, the source electrode 38 and / or the drain electrode 39, both the source electrode 38 and the drain electrode 39 in FIG. Furthermore, a gate electrode 40 is provided.
In this case, the source electrode 38 and the drain electrode 39 are directly in ohmic contact with the semiconductor layer 35c, and the gate electrode 40 has a higher conductivity type impurity than the carrier of the carrier supply layer 35a formed in the semiconductor layer 35c. An ohmic contact is made on the impurity introduction region 41 introduced to the concentration.
[0015]
The contact between the source electrode 38 and the drain electrode 39 is performed by an alloying process so that the alloyed layer reaches a depth reaching the vicinity of the channel layer 34 although not shown.
[0016]
The electrode metal layer that constitutes the source electrode 38 and the drain electrode 39 includes at least Au, Ge, and Ni, for example, an AuGe layer and a Ni layer are stacked, and the thickness of the AuGe layer is the channel depth from the outermost surface. It is configured to be not less than 3000 mm.
[0017]
Further, in this semiconductor device, as shown in FIG. 1, a first carrier supply layer having a band gap larger than that of the channel layer 34 and supplying carriers to the channel layer 34 between the channel layer 34 and the substrate 31. 33a can be provided.
[0018]
An example of an embodiment of a semiconductor device according to the present invention will be described in detail with reference to FIG.
In this example, a group III-V compound semiconductor, for example, a single HFET having an Al _x Ga _1-x As (0 ≦ x <1) high resistance semiconductor layer is formed on the semiconductor substrate 61. The inventive device is not limited to this example.
In this example, a buffer layer 32 made of, for example, undoped GaAs is epitaxially grown on a base 31 made of, for example, a semi-insulating GaAs single crystal, and made of the same material as that of the base 31 and not doped with impurities. The semiconductor substrate 61 is formed by sequentially growing the second barrier layer 33, the channel layer 34, and the first barrier layer 35, each of which is made of a III-V group compound semiconductor.
[0019]
The second barrier layer 33 includes an epitaxially grown layer of a lower high resistance layer 33b, a second carrier supply layer 33a, and an upper high resistance layer 33c. The first barrier layer 35 includes a high resistance layer 35b, a first resistance layer 35b, and a first high resistance layer 35b. The carrier supply layer 35a and the semiconductor layer 35c on the surface side of the high resistance layer are epitaxially grown.
[0020]
Then, on the semiconductor layer 35c on the surface side of the first barrier layer 35, for example, an insulating film 36 made of SiN is deposited to a thickness of about 300 nm, for example.
Openings 36Wg, 36Ws, and 36Wd are formed in the gate electrode 40 forming portion and the source and drain electrode forming portions of the insulating film 36, respectively.
Under the opening 36Wg, an impurity introduction region 41 into which the above-described impurities constituting the gate portion are introduced at a high concentration is formed, and the gate electrode 40 is deposited ohmic thereon.
In addition, in the openings 37Ws and 37Wd, the source electrode 38 and the drain electrode 39 are directly ohmic deposited on the high-resistance semiconductor layer 35c by an alloying process.
[0021]
The second barrier layer 33 is preferably made of a semiconductor having a larger band gap than that of the semiconductor constituting the channel layer 34, for example, an Al _x Ga _1-x As mixed crystal, and the Al composition ratio x Is 0.2 ≦ x ≦ 0.3.
The second barrier layer 33 has an undoped high resistance layer 33b having a thickness of about 200 nm, for example, and a first conductivity type n-type impurity having a thickness of 4 nm, for example, 4 nm. For example, the carrier supply layer 33a to which about 1.0 × 10 ¹⁸ / cm ^{3 to} 5.0 × 10 ¹⁸ / cm ^{3 is} added and the high resistance layer 33c having the same composition as the high resistance layer 33b are stacked. .
[0022]
The channel layer 34 constitutes a current path between the source electrode 38 and the drain electrode 39, and is constituted by an undoped semiconductor having a smaller band gap than the semiconductor constituting the first and second barrier layers 35 and 33. The
The channel layer 34 is preferably made of, for example, In _y Ga _1-y As mixed crystal, and the In composition ratio y is 0.1 ≦ y ≦ 0.2.
[0023]
The first barrier layer 35 is made of a semiconductor having a wider band gap than the semiconductor constituting the channel layer 34. For example, it is preferably composed of Al _x Ga ₁ -x As, and the Al composition ratio x in this case is 0.2 ≦ x ≦ 0.3.
The first barrier layer 35 has an undoped high-resistance layer 35b with a thickness of, for example, about 2 nm from the channel layer 34 side, and an n-type impurity with a thickness of, for example, 4 nm, for example, Si. It has a structure in which a carrier supply layer 35a added with about ¹⁸ / cm ^{3 to} 5.0 × 10 ¹⁸ / cm ³ and a similar undoped high-resistance layer 35c with a thickness of, for example, 100 nm are sequentially stacked.
[0024]
An insulating film 36 is formed on the semiconductor layer 35c, which is an upper high-resistance layer, and an opening 36Wg is formed in the gate forming portion. Through this opening 36Wg, a p-type impurity of the second conductivity type, for example, Zn is diffused. Thus, a high concentration impurity introduction region 41 is formed. Although not shown, a recess having a required depth can be formed in the gate forming portion of the upper high resistance layer 35c.
[0025]
Further, through this opening 36Wg, for example, a gate electrode 40 formed by sequentially stacking Ti, Pt and Au is deposited in an ohmic manner on the impurity introduction region 41 of the semiconductor layer 35c on the surface side.
On both sides of the gate electrode 40, openings 36Ws and 36Wd serving as contact windows for the source electrode and the drain electrode are formed in the insulating film 36. The source electrode 38 and the drain electrode 39 are formed through the openings 36Ws and 36Wd. However, for example, AuGe, Ni, and Au are deposited on the semiconductor layer 35c sequentially from the lower layers, respectively, and alloyed by heat treatment.
[0026]
With this configuration, carriers supplied from the carrier supply layer 33 a of the second barrier layer 33 and the carrier supply layer 35 a of the first barrier layer 35 are accumulated in the channel layer 34.
[0027]
Next, an example of a manufacturing method of the semiconductor device according to the present invention shown in FIG. 1 will be described.
[0028]
First, a substrate 61 whose schematic sectional view is shown in FIG. 2 is constructed. For producing the substrate 61, first, a base 31 made of, for example, a semi-insulating GaAs single crystal is prepared.
A buffer layer 32 is formed on the substrate 31. Subsequently, the second barrier layer 33, the channel layer 34, and the first barrier layer 35 are sequentially formed, for example, by MOCVD (Metalorganic Chemical Vapor Deposition) method. , Epitaxially grown by MBE (Molecular Beam Epitaxy) method.
[0029]
That is, an undoped buffer layer 32 made of GaAs of the same material as the substrate 31 is epitaxially grown on the base 31. Subsequently, an n-doped high-resistance layer 33b made of, for example, AlGaAs, which constitutes the second barrier layer 33, for example, undoped, for example, AlGaAs, and an n-type impurity doped Si, for example, is added thereto. A type carrier supply layer 33a and a high resistance layer 33c of undoped AlGaAs, for example, are successively epitaxially grown.
Subsequently, a channel layer 34 made of an undoped InGaAs layer is epitaxially grown, and an undoped high-resistance layer 35b made of, for example, AlGaAs and a first conductivity type, for example, an n-type impurity are formed thereon. An n-type carrier supply layer 35a to which Si is added and a similar high-resistance layer, that is, a semiconductor layer 35c on the surface side, are successively and epitaxially grown to constitute the substrate 61.
[0030]
Thereafter, as shown in FIG. 3, an insulating layer 36 made of, for example, silicon nitride SiN is deposited over the entire surface of the semiconductor layer 35 c on the surface of the substrate 61 by a CVD (Chemical Vapor Deposition) method or the like.
Then, as shown in FIG. 4, the insulating film 36 is patterned by photolithography, that is, by applying a photoresist layer, pattern exposure, and development to form a pattern. Using this as an etching mask, a pattern for the insulating film 36 is obtained. Etching is performed to open an opening 36Wg in the gate formation portion.
Zn is diffused through the opening 36Wg to form a high concentration impurity introduction region 41. Although not shown, a recess having a required depth can be formed in the gate forming portion.
[0031]
Then, as shown in FIG. 1, the gate electrode 40 is formed through the opening 36Wg. The gate electrode 40 can be formed, for example, by sequentially depositing Ti, Pt, and Au on the entire surface once and then patterning the laminated metal layer by photolithography.
Thereafter, openings 36Ws and 36Wd are formed in the source electrode and drain electrode formation portions of the insulating film 36 by pattern etching by photolithography, respectively.
[0032]
A source electrode 38 and a drain electrode 39 are formed through the openings 36Ws and 36Wd, respectively. For these electrodes 38 and 39, for example, an AuGe alloy and Ni are first vapor-deposited on the entire surface, and pattern etching is performed by photolithography to form a source electrode 38 and a drain electrode 39 having a required pattern, respectively. Thereafter, an alloying process is performed by a heat treatment at about 400 ° C., for example, to form the source electrode 38 and the drain electrode 39 that are in ohmic contact with the carrier supply layer 35 a of the first barrier layer 35.
In this manner, a semiconductor device in which at least a semiconductor element made of HFET is formed on the semiconductor substrate 61 is configured.
[0033]
In the present invention, an electrode containing Au, Ge, Ni with respect to an AlGaAs-based semiconductor, in particular, an electrode having an excellent ohmic property by adopting an electrode configuration in which the AuGe layer is 3000 mm or less and the Ni layer is 600 mm or less. Could be configured.
FIG. 5 shows the measurement result of the dependence of the contact resistance on the film thickness of AuGe. In this case, the thickness of the Ni layer was 400 mm, and the composition and thickness of the barrier layer 35 were changed. In FIG. 5, □ and ○ marks are Al _0.23 GaAs with a thickness of 72 nm and 82, respectively, Δ marks are Al _0.22 GaAs with a thickness of 102 nm, and ● marks are 5 nm thick Al _0.5 GaAs and thickness. This is the case with 80 nm Al _0.23 GaAs.
According to FIG. 5, in order to reduce the contact resistance Rc to 0.4 Ωmm or less, it is necessary to alloy it to the vicinity of the channel and dope impurities. Therefore, the film thickness of the AuGe layer needs to be greater than the channel layer depth from the AlGaAs outermost surface. Further, in order to suppress an increase in contact resistance due to an excessive reaction product of Au and In, the thickness of the AuGe layer is desirably 3000 mm or less.
[0034]
Further, as described above, the device of the present invention is directly connected to the AlGaAs-based semiconductor layer, that is, the semiconductor layer on the high resistance surface side of AlGaAs or GaAs, in the above-described example, the source electrode and the drain electrode. Since the structure is in ohmic contact, the structure can be simplified and the manufacturing process can be simplified as compared with the structure in which the cap layer is provided as shown in FIG.
In this case, the source electrode and the drain electrode can be prevented from increasing in resistance due to the omission of the cap layer by positioning the alloyed layer as close as possible to the channel layer as a contact structure by alloying treatment.
[0035]
Further, according to the manufacturing method of the present invention, in the formation of ohmic electrodes for AlGaAs-based, that is, AlGaAs or GaAs high-resistance semiconductor layers, for example, the formation of source and drain electrodes in HFETs, no cap layer as in the prior art is provided. Since the method of directly forming the electrodes is adopted, not only the number of manufacturing steps can be reduced, but also the generation rate of defective products and the mass productivity can be reduced.
[0036]
In the above example, the GaAs substrate 31 is used. However, for example, an InP-based substrate can be used. In this case, each InAs-based semiconductor layer is grown to constitute the device of the present invention. Can do.
[0037]
In the illustrated example, the first conductivity type is n-type and the second conductivity type is p-type. However, these may be configured to have opposite conductivity types.
[0038]
In the illustrated example, a single HFET is formed on the substrate 61. However, the present invention is not limited to the above-described example, such as a semiconductor device in which this HFET has one circuit configuration can be applied. The present invention can be applied to semiconductor devices having various configurations.
[0039]
【The invention's effect】
As described above, the device according to the present invention has a configuration in which a source electrode and / or a drain electrode are directly contacted with an AlGaAs-based semiconductor layer, that is, an AlGaAs or GaAs high-resistance semiconductor layer without providing a cap layer. As a result, the structure can be simplified.
[0040]
Further, according to the manufacturing method of the present invention, in the formation of ohmic electrodes for AlGaAs-based, that is, AlGaAs or GaAs high-resistance semiconductor layers, for example, the formation of source and drain electrodes in HFETs, no cap layer as in the prior art is provided. Since the method of directly forming the electrodes is adopted, the number of manufacturing steps can be reduced, and the rate of occurrence of defective products accompanying this can be reduced and the mass productivity can be improved.
Furthermore, since the ion implantation for compensating ohmic properties or the step of etching the cap layer can be avoided, the manufacturing can be further simplified.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of an example of a semiconductor device according to the present invention.
FIG. 2 is a cross-sectional view in one step of an example of a method of manufacturing a semiconductor device according to the present invention.
FIG. 3 is a cross-sectional view in one step of an example of a method of manufacturing a semiconductor device according to the present invention.
FIG. 4 is a cross-sectional view in one step of an example of a method of manufacturing a semiconductor device according to the present invention.
FIG. 5 is a curve diagram showing electrode thickness dependence of contact resistance.
FIG. 6 is a schematic configuration diagram of a conventional HFET.
[Explanation of symbols]
11, 31... Substrate, 12, 32... Buffer layer, 13, 33... Second barrier layer, 15, 35... First barrier layer, 13a, 33a, 15a, 35a. Carrier supply layer, 13b, 13c, 15b, 15c ... high resistance layer, 16 ... cap layer, 18, 38 ... source electrode, 19, 39 ... drain electrode, 20, 40 ... Gate electrode, 33b ... lower high resistance layer, 33c ... upper high resistance layer, 35b ... high resistance layer, 35c ... (surface side) semiconductor layer (high resistance layer), 36. ..Insulating films, 36 Ws, 36 Wd, 36 Wg... Opening, 41... High impurity concentration introduction region, 61.

Claims

A substrate;
A channel layer on the substrate;
A first carrier supply layer having a larger band gap than the channel layer and supplying carriers to the channel layer;
A semiconductor layer formed on the first carrier supply layer and having at least an undoped semiconductor layer made of the same material as the first carrier supply layer ;
A source electrode and / or a drain electrode and a gate electrode are formed on the semiconductor layer;
The source electrode and / or drain electrode has a structure in which an electrode metal layer is formed on the semiconductor layer, and is in direct ohmic contact with the semiconductor layer by an alloying process by heat treatment, so that the gate electrode of the semiconductor layer is formed. The semiconductor device is characterized in that an impurity introduction region into which an impurity having a conductivity type opposite to that of the carrier is introduced is formed in the portion.

2. The semiconductor device according to claim 1, further comprising a second carrier supply layer between the base and the channel layer, the band gap being larger than that of the channel layer and supplying carriers to the channel layer. A semiconductor device.

The semiconductor device according to claim 1, the semiconductor device characterized by by the alloying treatment of the source and drain electrodes, alloy layer of the source electrode and the drain electrode to the vicinity of the channel layer has reached.

2. The semiconductor device according to claim 1, wherein the channel layer is InGaAs and the first carrier supply layer is AlGaAs.

2. The semiconductor device according to claim 1, further comprising a semiconductor layer made of the same material as the semiconductor layer on which the source electrode and / or the drain electrode are formed, between the first carrier supply layer and the channel layer. A featured semiconductor device.

3. The semiconductor device according to claim 2, wherein the channel layer is InGaAs, and the second carrier supply layer is AlGaAs.

3. The semiconductor device according to claim 2, further comprising a semiconductor layer made of the same material as the semiconductor layer on which the source electrode and / or the drain electrode are formed, between the second carrier supply layer and the channel layer. A semiconductor device.

3. The semiconductor device according to claim 2, further comprising a semiconductor layer made of the same material as the semiconductor layer on which the source electrode and / or the drain electrode are formed between the first carrier supply layer and the channel layer, A semiconductor device comprising a semiconductor layer made of the same material as the semiconductor layer on which the source electrode and / or the drain electrode are formed between a second carrier supply layer and the channel layer.

A semi-insulating substrate;
On the substrate, a buffer layer made of the same material as the substrate;
A channel layer;
A first carrier supply layer formed on the channel layer, having a band gap larger than the channel layer and supplying carriers to the channel layer;
A semiconductor layer formed on the first carrier supply layer and having at least an undoped semiconductor layer made of the same material as the first carrier supply layer ;
A source electrode and / or a drain electrode and a gate electrode are formed on the semiconductor layer;
The source electrode and / or drain electrode has a structure in which an electrode metal layer is formed on the semiconductor layer, and is in direct ohmic contact with the semiconductor layer by an alloying process by heat treatment, so that the gate electrode of the semiconductor layer is formed. An impurity introduction region into which an impurity having a conductivity type opposite to that of the carrier is introduced is formed in the part.

10. The semiconductor device according to claim 9 , further comprising a second carrier supply layer between the base and the channel layer, which has a band gap larger than that of the channel layer and supplies carriers to the channel layer. A semiconductor device.

The semiconductor device according to claim 9, the semiconductor device characterized by by the alloying treatment of the source and drain electrodes, alloy layer of the source electrode and the drain electrode to the vicinity of the channel layer has reached.

10. The semiconductor device according to claim 9 , wherein the channel layer is InGaAs, and the first carrier supply layer is AlGaAs.

10. The semiconductor device according to claim 9 , further comprising a semiconductor layer made of the same material as the semiconductor layer in which the source electrode and / or the drain electrode are formed between the first carrier supply layer and the channel layer. A featured semiconductor device.

11. The semiconductor device according to claim 10 , wherein the channel layer is InGaAs, and the second carrier supply layer is AlGaAs.

11. The semiconductor device according to claim 10 , further comprising a semiconductor layer made of the same material as the semiconductor layer in which the source electrode and / or the drain electrode are formed between the second carrier supply layer and the channel layer. A featured semiconductor device.

The semiconductor device according to claim 10 , further comprising a semiconductor layer made of the same material as the semiconductor layer in which the source electrode and / or the drain electrode are formed between the first carrier supply layer and the channel layer, A semiconductor device comprising a semiconductor layer made of the same material as the semiconductor layer on which the source electrode and / or the drain electrode are formed between the second carrier supply layer and the channel layer.

Forming a channel layer on a substrate;
Forming a first carrier supply layer on the channel layer having a band gap larger than that of the channel layer and supplying carriers to the channel layer;
Forming an undoped semiconductor layer made of the same material as the first carrier supply layer on the first carrier supply layer;
Forming an insulating film on the semiconductor layer;
Providing an opening in the insulating film and introducing an impurity having a conductivity type opposite to that of the carrier into the semiconductor layer;
Forming a gate electrode on the region into which the impurity is introduced;
Forming a source electrode and a drain electrode in ohmic contact with the semiconductor layer by forming a second opening in the insulating film, forming an electrode metal layer in the opening, and performing an alloying process by heat treatment A method for manufacturing a semiconductor device.

18. The method of manufacturing a semiconductor device according to claim 17 , wherein the alloying process includes a step of forming an alloying layer of the source electrode and the drain electrode up to the vicinity of the channel layer.