JP4710198B2

JP4710198B2 - Switching amplifier

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Publication number: JP4710198B2
Application number: JP2001250492A
Authority: JP
Inventors: 崇島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-08-21
Filing date: 2001-08-21
Publication date: 2011-06-29
Anticipated expiration: 2021-08-21
Also published as: JP2003060450A

Description

【０００１】
【発明の属する技術分野】
本発明は、音声帯域信号の電力増幅等に適用して好適なスイッチング増幅装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来、音声帯域信号の電力増幅装置としては、Ａクラス増幅器或いはＢクラス増幅器といった所謂アナログ信号の電力増幅器が使用されてきた。しかしながらこの音声帯域信号を再生するにあたり、この音声信号が収録されたところの臨場感を再現する目的で、左右２チャンネル再生、左右及び背後の３チャンネル再生〜５．１チャンネル再生とマルチチャンネル再生方式が実用化され、このチャンネル数に対応した数の電力増幅器が必要とされ、これらＡクラス増幅器或いはＢクラス増幅器よりも電力損失の少ないＤクラス電力増幅器の使用が考えられるようになってきている。
【０００３】
このマルチチャンネル再生方式の一例として、左チャンネル及び右チャンネルの２チャンネル分を音響信号として再生するスイッチング増幅装置としてＤクラス電力増幅器を使用した例を図３に示して説明する。なお右チャンネル電力増幅器Ｒは左チャンネル電力増幅器１Ｌと同様に構成されているので、左チャンネル電力増幅器１Ｌと同一の部分には同一の符号を付与して示し説明を省略する。
【０００４】
図３は左チャンネル及び右チャンネルの２チャンネル分を音響信号として再生するスイッチング増幅装置増幅器に適用されたＤクラス電力増幅器の要部を示した回路ブロック図である。このＤクラス電力増幅器は左チャンネル電力増幅器１Ｌ及び右チャンネル電力増幅器１Ｒで構成されている。そしてこの左チャンネル電力増幅器１Ｌはパルス幅変調増幅器３、プリドライバ部４、電力増幅部５、ローパスフィルタ６、直流カット用のコンデンサ７及びスピーカ部８で構成されている。
【０００５】
また９はクロック信号発生器そして１０は電源部で、これらクロック信号発生器９及び電源部１０の夫々は、これら電力増幅器１Ｌ及び１Ｒにおいて共用されている。さらにまたこの電源部１０においてＶｃｃは＋電源の出力端であり、−電源側が接地されている。
【０００６】
このパルス幅変調増幅器３はパルス幅変調部３Ａ、ラインバッファ３Ｂ及びインバータ３Ｃで構成され、左チャンネルの信号入力端子２Ｌがパルス幅変調部３の入力側に接続され、パルス幅変調部３Ａの出力側がこれらバッファ３Ｂ及びインバータ３Ｃの夫々の入力側に接続されている。このプリドライバ部４は第１のプリドライバ回路４Ａ及び第２のプリドライバ回路４Ｂで構成され、第１のプリドライバ回路４Ａの入力側がラインバッファ３Ｂの出力側に接続され、第２のプリドライバ回路４Ｂの入力側がインバータ３Ｃの出力側に接続されている。
【０００７】
この電力増幅部５は第１のＮチャンネルパワーＭＯＳＦＥＴ（以下の説明においては第１のパワーＭＯＳＦＥＴと称する）５Ａ及び第２のパワーＭＯＳＦＥＴ５Ｂを有し、このＦＥＴ５Ａのドレインが電源１０の出力Ｖｃｃに接続され、このＦＥＴ５Ｂのソースが接地され、このＦＥＴ５ＡのソースとこのＦＥ５Ｂのドレインが接続され、そして第１のパワーＭＯＳＦＥＴ５Ａのゲートが第１のプリドライバ回路４Ａの出力側に接続され、第２のパワーＭＯＳＦＥＴ５Ｂのゲートが第２のプリドライバ回路４Ｂの出力側に接続されて構成されている。
【０００８】
このローパスフィルタ６はコイル６Ａ及びコンデンサ６ＢよりなるＬＣ型のローパスフィルタでなり、コイル６Ａの一端がこのＦＥＴ５ＡのソースとこのＦＥ５Ｂのドレインの接続点に接続され、コイル６Ａの他端がコンデンサ６Ｂの一端に接続され、コンデンサ６Ｂの他端が接地され、コイル６Ａの他端とコンデンサ６Ｂの一端のこの接続点が、直流カット用のコンデンサ７を通じてスピーカ部８の信号入力の一端に接続され、スピーカ部８の信号入力の他端がコンデンサ６Ｂの他端の接地点に接続されて構成されている。
【０００９】
次に左チャンネル電力増幅器１Ｌの動作を図４に示した信号波形図を参照して説明する。
【００１０】
左チャンネルの信号入力端子２Ｌにクロック信号発生器９において生成された、図４Ａに示した如き繰返し周期ｔのクロック信号ＳＣに同期したＰＣＭ（ＰｕｌｓｅＣｏｄｅＭｏｄｕｌａｔｉｏｎ）信号形態の左チャンネルの音声帯域のデジタル信号Ｓ１Ｌがパルス幅変調部３Ａの入力に供給され、パルス幅変調部３Ａに供給される。
【００１１】
このデジタル信号Ｓ１Ｌが左チャンネル電力増幅器１Ｌ側のパルス幅変調部３Ａを介してこのクロック信号ＳＣの繰り返し周期に同期した固定エッジＫを有しかつデジタル信号Ｓ１Ｌの信号レベルの変化に応じて位置が変調された可動エッジＦを有したＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）信号Ｓ２Ｌに変換される。
【００１２】
図４Ａ及びＢに示した如く、クロック信号ＳＣの繰り返し周期が周期Ｔ２であるときにデジタル信号Ｓ１Ｌの信号レベルがゼロレベルＰ０であり、クロック信号ＳＣの繰り返し周期が周期Ｔ１であるときにデジタル信号Ｓ１Ｌの信号レベルがプラス方向の最大値であり、そしてクロック信号ＳＣの繰り返し周期が周期Ｔ３であるときにデジタル信号Ｓ１Ｌの信号レベルがマイナス方向の最大値である場合を一例として説明する。
【００１３】
すなわち図４Ｂ及びＣに示したごとく、デジタル信号Ｓ１Ｌの信号レベルがゼロレベルＰ０であるときにはパルス幅変調部３Ａを介してデューティが５０％のＰＷＭ信号Ｓ２Ｌが生成され、デジタル信号Ｓ１Ｌの信号レベルがプラス方向の最大値であるときには、このパルス幅変調部３Ａを介してこのデューティが最大のＰＷＭ信号Ｓ２Ｌが生成され、そしてデジタル信号Ｓ１Ｌの信号レベルがマイナス方向の最大値であるときには、このパルス幅変調部３Ａを介してこのデューティが最小のＰＷＭ信号Ｓ２Ｌが生成される。
【００１４】
すなわちデジタル信号Ｓ１Ｌの信号レベルが＋Ｐｍ〜Ｐ０の間を変化した場合には、ＰＷＭ信号Ｓ２Ｌのデューティが最大の状態〜５０％の状態の間を変化し、デジタル信号Ｓ１Ｌの信号レベルが−Ｐｍ〜Ｐ０の間を変化した場合には、ＰＷＭ信号Ｓ２Ｌのデューティが最小の状態〜５０％の状態の間を変化する。
【００１５】
このＰＷＭ信号Ｓ２Ｌがラインバッファ３Ｂを介して所定レベルまで増幅されたＰＷＭ信号Ｓ３Ｌがパルス幅変調増幅器３から出力され、インバータ３Ｃを介して所定レベルまで増幅され、かつ位相反転されたＰＷＭ信号Ｓ４Ｌがパルス幅変調増幅器３から出力される。
【００１６】
このＰＷＭ信号Ｓ３Ｌが第１のプリドライバ回路４Ａに供給され、第１のプリドライバ回路４Ａを介して第１のパワーＭＯＳＦＥＴ５Ａのゲートを駆動し得るＰＷＭ信号Ｓ５Ｌに変換されてプリドライバ部４から出力され、このＰＷＭ信号Ｓ４Ｌが第２のプリドライバ回路４Ｂを介して第２のパワーＭＯＳＦＥＴ５Ｂのゲートを駆動し得るＰＷＭ信号Ｓ６Ｌに変換されてプリドライバ部４から出力される。
【００１７】
このＰＷＭ信号Ｓ５Ｌが第１のパワーＭＯＳＦＥＴ５Ａのゲートに供給されこのパワーＭＯＳＦＥＴ５Ａがスイッチング駆動され、このＰＷＭ信号Ｓ６Ｌが第２のパワーＭＯＳＦＥＴ５Ｂのゲートに供給されこのパワーＭＯＳＦＥＴ５Ｂがスイッチング駆動されることによりこのパワーＭＯＳＦＥＴ５ＡのソースとこのパワーＭＯＳＦＥＴ５Ｂのドレインの接続点と接地点との間に、図４ＣにＳ２Ｌ／Ｓ７Ｌとして示した如くＰＷＭ信号Ｓ２Ｌと相似した波形のＰＷＭ電力信号Ｓ７Ｌが生成される。
【００１８】
そしてこのＰＷＭ電力信号Ｓ７Ｌを、ローパスフィルタ６を介してクロック信号ＳＣの周波数及びこのクロック信号ＳＣの周波数の整数倍の周期で現れる変調波成分を除去することにより、デジタル信号Ｓ１Ｌをアナログ電力信号成分に復調し、このアナログ電力信号成分を直流カット用のコンデンサ７を通じて右チャンネル電力増幅器１Ｌ側のスピーカ部８の一方側の信号入力に供給するようになす。
【００１９】
次に右チャンネル電力増幅器１Ｒの動作を図４に示した信号波形図を参照して説明する。
【００２０】
右チャンネルの信号入力端子２Ｒに所定のクロック周期ｔを有するＰＣＭ信号形態の右チャンネルの音声帯域のデジタル信号Ｓ１Ｒがパルス幅変調部３Ａの入力に供給され、クロック信号ＳＣがパルス幅変調部３Ａに供給される。デジタル信号Ｓ１Ｒが右チャンネル電力増幅器１Ｒ側のパルス幅変調部３Ａを介してこのクロック信号ＳＣの繰り返し周期に同期した固定エッジＫを有しかつデジタル信号Ｓ１Ｒの信号レベルの変化に応じて位置が変調された可動エッジＦを有したＰＷＭ信号Ｓ２Ｒに変換される。
【００２１】
図４Ａ及びＤに示した如く、クロック信号ＳＣの繰り返し周期が周期Ｔ２であるときにデジタル信号Ｓ１Ｒの信号レベルがゼロレベルＰ０であり、クロック信号ＳＣの繰り返し周期が周期Ｔ１であるときにデジタル信号Ｓ１Ｒの信号レベルがプラス方向の最大値であり、そしてクロック信号ＳＣの繰り返し周期が周期Ｔ３であるときにデジタル信号Ｓ１Ｒの信号レベルがマイナス方向の最大値である場合を一例として説明する。
【００２２】
図４Ｄ及びＥに示したごとく、デジタル信号Ｓ１Ｒの信号レベルがゼロレベルＰ０であるときにはパルス幅変調部３Ａを介してデューティが５０％のＰＷＭ信号Ｓ２Ｒが生成され、デジタル信号Ｓ１Ｒの信号レベルがプラス方向の最大値であるときには、このパルス幅変調部３Ａを介してこのデューティが最大のＰＷＭ信号Ｓ２Ｒが生成され、そしてデジタル信号Ｓ１Ｒの信号レベルがマイナス方向の最大値であるときには、このパルス幅変調部３Ａを介してこのデューティが最小のＰＷＭ信号Ｓ２Ｒが生成される。
【００２３】
すなわちデジタル信号Ｓ１Ｒの信号レベルが＋Ｐｍ〜Ｐ０の間を変化した場合には、ＰＷＭ信号Ｓ２Ｒのデューティが最大の状態〜５０％の状態の間を変化し、デジタル信号Ｓ１Ｒの信号レベルが−Ｐｍ〜Ｐ０の間を変化した場合には、ＰＷＭ信号Ｓ２Ｒのデューティが最小の状態〜５０％の状態の間を変化する。
【００２４】
このＰＷＭ信号Ｓ２Ｒが、さらにラインバッファ３Ｂを介してＰＷＭ信号Ｓ３Ｒとしてパルス幅変調増幅器３から出力され、さらにインバータ３Ｃを介して位相反転されたＰＷＭ信号Ｓ４Ｒがパルス幅変調増幅器３から出力される。
【００２５】
このＰＷＭ信号Ｓ３Ｒが第１のプリドライバ回路４Ａに供給され、第１のプリドライバ回路４Ａを介して第１のパワーＭＯＳＦＥＴ５Ａのゲートを駆動し得るＰＷＭ信号Ｓ５Ｒに変換されてプリドライバ部４から出力され、このＰＷＭ信号Ｓ４Ｒが第２のプリドライバ回路４Ｂを介して第２のパワーＭＯＳＦＥＴ５Ｂのゲートを駆動し得るＰＷＭ信号Ｓ６Ｒに変換されて第２のパワーＭＯＳＦＥＴ５Ｂから出力される。
【００２６】
このＰＷＭ信号Ｓ５Ｒが第１のパワーＭＯＳＦＥＴ５Ａのゲートに供給されこのパワーＭＯＳＦＥＴ５Ａがスイッチング駆動され、このＰＷＭ信号Ｓ６Ｒが第２のパワーＭＯＳＦＥＴ５Ｂのゲートに供給されこのパワーＭＯＳＦＥＴ５Ｂがスイッチング駆動されることによりこのパワーＭＯＳＦＥＴ５ＡのソースとこのパワーＭＯＳＦＥＴ５Ｂのドレインの接続点と接地点との間に、図４ＥにＳ２Ｒ／Ｓ７Ｒとして示した如くＰＷＭ信号Ｓ２Ｒと相似した波形のＰＷＭ電力信号Ｓ７Ｒが生成される。
【００２７】
そしてローパスフィルタ６を介して、ＰＷＭ電力信号Ｓ７Ｒからクロック信号ＳＣの周波数及びこのクロック信号ＳＣの周波数の整数倍の周期で現れる変調波成分が除去されることにより、デジタル信号Ｓ７Ｒがアナログ電力信号成分に復調されたこのアナログ電力信号成分を、直流カット用のコンデンサ７を通じて右チャンネル電力増幅器１Ｒ側のスピーカ部８の一方側の信号入力に供給されるようになす。
【００２８】
斯かる従来のＤクラス電力増幅器では、図４Ｃ及び図４Ｅから明らかなように、ＰＷＭ電力信号Ｓ７Ｌ及びＳ７Ｒ夫々の固定エッジＫが、クロック信号ＳＣに同期して立ち上がる状態となされている。そのため電源部１０側からみた場合、左チャンネル電力増幅器１Ｌの電力増幅部５に対する電力の供給と右チャンネル電力増幅器１Ｒの電力増幅部５に対する電力の供給の立ち上がりタイミングが重なった状態になる。このことに起因して電源の＋Ｖｃｃ側から接地帰路側に大きな立ち上がりピーク電流が流れる問題がある。その結果として電力供給の立ち上特性の歪の増加に起因したスピーカ部８の夫々に供給されるアナログ電力信号の歪の増加を予防するうえで必要な、電源１０側における供給電力の品質維持のための電源強化対策、このアナログ電力信号成分に対する搬送波等のノイズかぶり発生の原因となる電源の＋Ｖｃｃ側配線及び接地側配線から発生する不要輻射の抑圧のためのこれら配線の取り回し対策等様々な課題を解決しなければならない問題があった。
【００２９】
本発明は斯かる点に鑑み、Ｄクラス電力増幅器においてこのピーク電流値を抑圧することにより、Ｄクラス電力増幅器に対する供給電力の品質維持対策及び不要輻射対策等を容易化できるようにすることを目的とする。
【００３０】
【課題を解決するための手段】
本発明のスイッチング増幅装置は、
クロック信号発生器と、
直流電源部と、
信号極性を互いに反対極性に設定された一対の固定エッジと当該一対の固定エッジの間において入力信号のレベルに応じて位置変調されたパルス幅変調信号によりスイッチングされる少なくとも第１の電力増幅器と第２の電力増幅器とを備え、
前記第１の電力増幅器が、
パルス幅変調信号を、第１の信号及び前記第１の信号と補数の関係にある第２の信号として出力する第１のパルス幅変調増幅器と、
第１のパワーＭＯＳＦＥＴと第２のパワーＭＯＳＦＥＴとを備え、前記第１のパワーＭＯＳＦＥＴのドレインが前記直流電源部と接続され、前記第１のパワーＭＯＳＦＥＴのソースが前記第２のパワーＭＯＳＦＥＴのドレインと接続され、前記第２のパワーＭＯＳＦＥＴのソースが接地され、前記第１のパワーＭＯＳＦＥＴのゲートに前記第１の信号が駆動信号として入力され、前記第２のパワーＭＯＳＦＥＴのゲートに前記第１の信号と位相反転した信号が駆動信号として入力される第１の電力増幅部と、
前記第１のパワーＭＯＳＦＥＴのソースと前記第２のパワーＭＯＳＦＥＴのドレインと接続される第１のローパスフィルタと、
第３のパワーＭＯＳＦＥＴと第４のパワーＭＯＳＦＥＴとを備え、前記第３のパワーＭＯＳＦＥＴのドレインが前記直流電源部と接続され、前記第３のパワーＭＯＳＦＥＴのソースが前記第４のパワーＭＯＳＦＥＴのドレインと接続され、前記第４のパワーＭＯＳＦＥＴのソースが接地され、前記第３のパワーＭＯＳＦＥＴのゲートに前記第２の信号が駆動信号として入力され、前記第４のパワーＭＯＳＦＥＴのゲートに前記第２の信号と位相反転した信号が駆動信号として入力される第２の電力増幅部と、
前記第３のパワーＭＯＳＦＥＴのソースと前記第４のパワーＭＯＳＦＥＴのドレインと接続される第２のローパスフィルタと、
前記第１のローパスフィルタと前記第２のローパスフィルタと接続され、増幅された信号を出力する第１の出力部と、
を有し、
前記第２の電力増幅器が、
パルス幅変調信号を、第３の信号及び前記第３の信号と補数の関係にある第４の信号として出力する第２のパルス幅変調増幅器と、
第５のパワーＭＯＳＦＥＴと第６のパワーＭＯＳＦＥＴとを備え、前記第５のパワーＭＯＳＦＥＴのドレインが前記直流電源部と接続され、前記第５のパワーＭＯＳＦＥＴのソースが前記第６のパワーＭＯＳＦＥＴのドレインと接続され、前記第６のパワーＭＯＳＦＥＴのソースが接地され、前記第５のパワーＭＯＳＦＥＴのゲートに前記第３の信号が駆動信号として入力され、前記第６のパワーＭＯＳＦＥＴのゲートに前記第３の信号と位相反転した信号が駆動信号として入力される第３の電力増幅部と、
前記第５のパワーＭＯＳＦＥＴのソースと前記第６のパワーＭＯＳＦＥＴのドレインと接続される第３のローパスフィルタと、
第７のパワーＭＯＳＦＥＴと第８のパワーＭＯＳＦＥＴとを備え、前記第７のパワーＭＯＳＦＥＴのドレインが前記直流電源部と接続され、前記第７のパワーＭＯＳＦＥＴのソースが前記第８のパワーＭＯＳＦＥＴのドレインと接続され、前記第８のパワーＭＯＳＦＥＴのソースが接地され、前記第７のパワーＭＯＳＦＥＴのゲートに前記第４の信号が駆動信号として入力され、前記第８のパワーＭＯＳＦＥＴのゲートに前記第４の信号と位相反転した信号が入力される第４の電力増幅部と、
前記第７のパワーＭＯＳＦＥＴのソースと前記第８のパワーＭＯＳＦＥＴのドレインと接続される第４のローパスフィルタと、
前記第３のローパスフィルタと前記第４のローパスフィルタと接続され、増幅された信号を出力する第２の出力部と、
を有することを特徴とする。
【００３１】
斯かる本発明によれば、一対の電力増幅段の間において、この固定エッジの信号極性を互いに反対極性に設定したことにより、電源からこれら電力増幅段に供給される電力のピーク値を抑圧することが可能となり、この電源から電力段に供給される電力の質の悪化を抑えることができ、また電力のピーク値を抑圧することにより不要輻射を抑圧とすることが可能となり、この不要輻射対策が容易になる。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明スイッチング増幅装置の実施の形態の例につき説明しよう。図１〜図２は本発明をＤクラス電力増幅器に適用した実施の形態の例を示す。図１は本例のＤクラス電力増幅器の要部の構成を示した回路ブロック図で、この本例のＤクラス電力増幅器２０は左チャンネル電力増幅器２０Ｌ及び右チャンネル電力増幅器２０Ｒで構成されている。
【００３３】
この左チャンネル電力増幅器２０Ｌはパルス幅変調増幅器２１、ラインバッファ２２Ａ、インバータ２２Ｂ、プリドライバ部２３、電力増幅部２４、ローパスフィルタ２５、スピーカ部２７、ラインバッファ４２Ａ、インバータ４２Ｂ、プリドライバ部４３、電力増幅部４４及びローパスフィルタ４５で構成されている。またパルス幅変調増幅器２１の信号入力が左音声帯域信号のＰＣＭ信号Ｓ１０の信号入力２１Ａに接続され、パルス幅変調増幅器２１の一方の信号出力がラインバッファ２２Ａ及びインバータ２２Ｂの夫々の信号入力に接続され、パルス幅変調増幅器２１の他方の信号出力がラインバッファ４２Ａ及びインバータ４２Ｂの夫々の入信号力に接続されている。そしてラインバッファ２２Ａの信号出力がプリドライバ部２３の信号入力２３Ａに接続され、インバータ２２Ｂの信号出力がプリドライバ部２３の信号入力２３Ｂに接続され、ラインバッファ４２Ａの信号出力がプリドライバ部４３の信号入力４３Ａに接続され、インバータ４２Ｂの信号出力がプリドライバ部４３の信号入力４３Ｂに接続されている。
【００３４】
この右チャンネル電力増幅器２０Ｒはパルス幅変調増幅器３１、ラインバッファ３２Ａ、インバータ３２Ｂ、プリドライバ部３３、電力増幅部３４、ローパスフィルタ３５、スピーカ部３７、信号遅延回路３８、ラインバッファ５２Ａ、インバータ５２Ｂ、プリドライバ部５３、電力増幅部５４及びローパスフィルタ５５で構成されている。またパルス幅変調増幅器３１の信号入力が右音声帯域信号のＰＣＭ信号Ｓ３０の信号入力３１Ａに接続され、パルス幅変調増幅器３１の一方の信号出力がラインバッファ３２Ａ及びインバータ３２Ｂの夫々の信号入力に接続され、パルス幅変調増幅器２１の他方の信号出力がラインバッファ５２Ａ及びインバータ５２Ｂの夫々の信号入力に接続されている。そしてラインバッファ３２Ａの信号出力がプリドライバ部３３の信号入力３３Ａに接続され、インバータ３２Ｂの信号出力がプリドライバ部３３の信号入力３３Ｂに接続され、ラインバッファ５２Ａの信号出力がプリドライバ部５３の信号入力５３Ａに接続され、インバータ５２Ｂの信号出力がプリドライバ部５３の信号入力５３Ｂに接続されている。
【００３５】
２８はクロック信号発生器、２９はカウンタ部そして３０は電源部で、これらクロック信号発生器２８、カウンタ部２９及び電源部３０の夫々は、これら電力増幅器２０Ｒ及び２０Ｌにおいて共用されている。この電源部３０においてＶｃｃは＋電源の出力端であり、−電源側が接地されている。またこの電源部３０においてＶｃｃは＋電源の出力端であり、−電源側が接地されている。このクロック信号発生器２８の信号出力側がカウンタ部２９の信号入力側に接続され、カウンタ部２９の信号出力側がパルス幅変調増幅器２１のカウンタ信号入力側及びパルス幅変調増幅器３１のカウンタ信号入力側の夫々に接続されている。
【００３６】
この電力増幅部２４は第１のパワーＭＯＳＦＥＴ２４Ａ及び第２のパワーＭＯＳＦＥＴ２４Ｂを有し、このＭＯＳＦＥＴ２４Ａのドレインが電源部３０のＶｃｃに接続され、このＭＯＳＦＥＴ２４Ｂのソースが接地され、これらＭＯＳＦＥＴ２４ＡのソースとＭＯＳＦＥＴ２４Ｂのドレインが接続されて接続部２４Ｃが設けられ、第１のパワーＭＯＳＦＥＴ２４Ａのゲートがプリドライバ部２３の出力２３Ｃに接続されそして第２のパワーＭＯＳＦＥＴ２４Ｂのゲートがこのドライバ部２３の出力２３Ｄに接続されて構成されている。
【００３７】
このローパスフィルタ２５はコイル２５Ａ及びコンデンサ２５Ｂを有し、このコイル２５Ａの一端がこの接続部２４Ｃに接続されてローパスフィルタ２５の入力とされ、コイル２５Ａの他端がコンデンサ２５Ｂの一端に接続されて接続部２５Ｃが設けられ、そしてコンデンサ２５Ｂの他端が接地されてコイル２５Ａ及びコンデンサ２５ＢよりなるＬＣ型のローパスフィルタが構成され、この接続部２５Ｃからこのローパスフィルタ２５の出力が得られるように構成されている。そしてまたこの接続部２５Ｃがスピーカ部２７の駆動信号入力の一端側に接続されている。
【００３８】
この電力増幅部４４は第１のパワーＭＯＳＦＥＴ４４Ａ及び第２のパワーＭＯＳＦＥＴ４４Ｂを有し、このＭＯＳＦＥＴ４４Ａのドレインが電源部３０のＶｃｃに接続され、このＭＯＳＦＥＴ４４Ｂのソースが接地され、これらＭＯＳＦＥＴ４４ＡのソースとＭＯＳＦＥＴ４４Ｂのドレインが接続されて接続部４４Ｃが設けられそして第１のパワーＭＯＳＦＥＴ４４Ａのゲートがプリドライバ部４３の出力４３Ｃに接続されそして第２のパワーＭＯＳＦＥＴ４４Ｂのゲートがこのドライバ部４３の出力４３Ｄに接続されて構成されている。
【００３９】
このローパスフィルタ４５はコイル４５Ａ及びコンデンサ４５Ｂを有し、このコイル４５Ａの一端がこの接続部４４Ｃに接続されてローパスフィルタ４５の入力とされ、コイル４５Ａの他端がコンデンサ４５Ｂの一端に接続されて接続部４５Ｃが設けられ、そしてコンデンサ４５Ｂの他端が接地されてコイル４５Ａ及びコンデンサ４５ＢよりなるＬＣ型のローパスフィルタが構成され、この接続部４５Ｃからこのローパスフィルタ４５の出力が得られるように構成されている。そしてまたこの接続部４５Ｃがスピーカ部２７の駆動信号入力の他端側に接続されている。
【００４０】
この電力増幅部３４は第１のパワーＭＯＳＦＥＴ３４Ａ及び第２のパワーＭＯＳＦＥＴ３４Ｂを有し、このＭＯＳＦＥＴ３４Ａのドレインが電源部３０のＶｃｃに接続され、このＭＯＳＦＥＴ３４Ｂのソースが接地され、これらＭＯＳＦＥＴ３４ＡのソースとＭＯＳＦＥＴ３４Ｂのドレインが接続されて接続部３４Ｃが設けられ、第１のパワーＭＯＳＦＥＴ３４Ａのゲートがプリドライバ部３３の出力３３Ｃに接続されそして第２のパワーＭＯＳＦＥＴ３４Ｂのゲートがこのドライバ部３３の出力３３Ｄに接続されて構成されている。
【００４１】
このローパスフィルタ３５はコイル３５Ａ及びコンデンサ３５Ｂを有し、このコイル３５Ａの一端がこの接続部３４Ｃに接続されてローパスフィルタ３５の入力とされ、コイル３５Ａの他端がコンデンサ３５Ｂの一端に接続されて接続部３５Ｃが設けられ、そしてコンデンサ３５Ｂの他端が接地されてコイル３５Ａ及びコンデンサ３５ＢよりなるＬＣ型のローパスフィルタが構成され、この接続部３５Ｃからこのローパスフィルタ３５の出力が得られるように構成されている。そしてまたこの接続部３５Ｃがスピーカ部３７の駆動信号入力の一端側に接続されている。
【００４２】
この電力増幅部５４は第１のパワーＭＯＳＦＥＴ５４Ａ及び第２のパワーＭＯＳＦＥＴ５４Ｂを有し、このＭＯＳＦＥＴ５４Ａのドレインが電源部３０のＶｃｃに接続され、このＭＯＳＦＥＴ５４Ｂのソースが接地され、これらＭＯＳＦＥＴ５４ＡのソースとＭＯＳＦＥＴ５４Ｂのドレインが接続されて接続部５４Ｃが設けられ、第１のパワーＭＯＳＦＥＴ５４Ａのゲートがプリドライバ部５３の出力５３Ｃに接続されそして第２のパワーＭＯＳＦＥＴ５４Ｂのゲートがこのドライバ部５３の出力５３Ｄに接続されて構成されている。
【００４３】
このローパスフィルタ５５はコイル５５Ａ及びコンデンサ５５Ｂを有し、このコイル５５Ａの一端がこの接続部５４Ｃに接続されてローパスフィルタ５５の入力とされ、コイル５５Ａの他端がコンデンサ５５Ｂの一端に接続されて接続部５５Ｃが設けられ、そしてコンデンサ５５Ｂの他端が接地されてコイル５５Ａ及びコンデンサ５５ＢよりなるＬＣ型のローパスフィルタが構成され、この接続部５５Ｃからこのローパスフィルタ５５の出力が得られるように構成されている。そしてまたこの接続部５５Ｃがスピーカ部３７の駆動信号入力の他端側に接続されている。
【００４４】
次に図１に示されたＤクラス電力増幅器２０例の動作について、図２に示した信号波形図を参照して説明する。
【００４５】
またこのＤクラス電力増幅器２０例の動作の一例として、図２Ｂに示した如くクロック信号ＳＣの繰り返し周期ｔ毎に、＋１、０及び−１の３値の信号レベル変化を繰り返すＰＣＭ（ＰｕｌｓｅＣｏｄｅＭｏｄｕｌａｔｉｏｎ）符号化されたデジタル信号形態の左チャンネルの信号Ｓ１０が信号入力端２１Ａに入力され、この信号Ｓ１０と同様な変化を繰り返すＰＣＭ符号化されたデジタル信号形態の右チャンネルの信号Ｓ２０が入力端３１Ａに入力された場合について説明する。
【００４６】
信号入力端２１Ａに入力されたＰＣＭ信号Ｓ１０がパルス幅変調増幅器２１に入力される。そしてクロック信号発生器２８を介して生成されたクロック周期ｔの１／４のクロック周期を有し、かつクロック信号ＳＣにより０にリセットされる、図２Ｃに示されたカウント信号ＳＤ（０、１、２、３）が、このパルス幅変調増幅器２１に入力される。
【００４７】
この信号Ｓ１０の値が＋１のときには、図２Ｄに示される如くカウントパルスＳＤがゼロのときに立ち上がり３のときに立ち下がるデューティが７５％のＰＷＭ信号Ｓ１１Ａにこのパルス幅変調増幅器２１を介して変換され、信号Ｓ１０の値が０のときには、カウントパルスＳＤがゼロのときに立ち上がり２のときに立ち下がるデューティが５０％のＰＷＭ信号Ｓ１１Ｂにこのパルス幅変調増幅器２１を介して変換され、信号Ｓ１０の値が−１ときには、カウントパルスＳＤがゼロのときに立ち上がり１のときに立ち下がるデューティが２５％のＰＷＭ信号Ｓ１１Ｃにこのパルス幅変調増幅器２１を介して変換されたＰＷＭ信号Ｓ１１がパルス幅変調増幅器２１一方の出力側から出力され、同時に、図２Ｅに示されているようにこのＰＷＭ信号Ｓ１１に対して２の補数（２‘ＳＣｏｍｐｌｅｍｅｎｔ）の関係にあるＰＷＭ信号Ｓ１２がパルス幅変調増幅器２１の他方の出力側から出力される。なお図２においてはＰＷＭ信号の波形の固定エッジをＫで示し、可動エッジをＦで示している。
【００４８】
このＰＷＭ信号Ｓ１１がバッファアンプ２２Ａを介し、入力２３Ａを通じてプリドライバ部２３に入力され、プリドライバ部２３を介して第１のパワーＭＯＳＦＥＴ２４Ａをスイッチング駆動するに最適な信号とされ、出力２３Ｃを通じてこのパワーＭＯＳＦＥＴ２４Ａのゲートに入力されてこのパワーＭＯＳＦＥＴ２４Ａがスイッチング駆動される。一方このＰＷＭ信号Ｓ１１がインバータ２２Ｂを介して位相反転されて後、入力２３Ｂを通じてプリドライバ部２３に入力され、プリドライバ部２３を介して第２のパワーＭＯＳＦＥＴ２４Ｂをスイッチング駆動するに最適な信号とされ、出力２３Ｄを通じてこのパワーＭＯＳＦＥＴ２４Ｂのゲートに入力されこのパワーＭＯＳＦＥＴ２４Ｂがスイッチング駆動される。
【００４９】
一方このＰＷＭ信号Ｓ１２がラインバッファ４２Ａを介し、入力４３Ａを通じてプリドライバ部４３に入力され、プリドライバ部４３を介して第１のパワーＭＯＳＦＥＴ４４Ａをスイッチング駆動するに最適な信号とされ、出力４３Ｃを通じてこのパワーＭＯＳＦＥＴ４４Ａのゲートに入力されこのパワーＭＯＳＦＥＴ４４Ａがスイッチング駆動される。一方このＰＷＭ信号Ｓ１２がインバータ４２Ｂを介して位相反転されて後、入力４３Ｂを通じてプリドライバ部４３に入力され、プリドライバ部４３を介して第２のパワーＭＯＳＦＥＴ４４Ｂをスイッチング駆動するに最適な信号とされ、出力４３Ｄを通じてこのパワーＭＯＳＦＥＴ４４Ｂのゲートに入力されこのパワーＭＯＳＦＥＴ２４Ｂがスイッチング駆動される。
【００５０】
したがって電力増幅部２４の接続部２４Ｃからは、図２Ｄに示したＰＷＭ信号Ｓ１１の信号波形の変化に同期して同様に変化する信号波形を有したＰＷＭ電力信号Ｓ１３が出力され、電力増幅部４４の接続部４４Ｃからは図２Ｅに示したＰＷＭ信号Ｓ１２の信号波形の変化に同期して同様に変化する信号波形を有したＰＷＭ電力信号Ｓ１４が出力される。よってこれら接続部２４Ｃと接続部４４Ｃの間には、ＰＣＭ信号Ｓ１０の信号レベルが図２Ｂに示した如く変化することに応じて、図２Ｆに示した状態で変化するＰＷＭ電力信号（Ｓ１３−Ｓ１４）が生成される。
【００５１】
したがってローパスフィルタ２５を介してこのＰＷＭ電力信号Ｓ１３からクロック信号ＳＣの周波数及びこのクロック信号ＳＣの周波数の整数倍の周期で現れる変調波成分を除去して、ＰＷＭ電力信号Ｓ１３をアナログ電力信号に復調し、このアナログ電力信号成分をスピーカ部２７の一方側の信号入力に供給する。一方ローパスフィルタ４５を介してこのＰＷＭ電力信号Ｓ１４からクロック信号ＳＣの周波数及びこのクロック信号ＳＣの周波数の整数倍の周期で現れる変調波成分を除去して、ＰＷＭ電力信号Ｓ１４をアナログ電力信号成分に復調し、このアナログ電力信号成分をスピーカ部２７の他方側の信号入力に供給することにより、図２Ｆ示したＰＷＭ電力信号Ｓ１３とＰＷＭ電力信号Ｓ１４の差の成分から、ＰＣＭ信号Ｓ１０の変化が音響信号として再生される。
【００５２】
次に図２Ｂに示した如くクロック信号ＳＣの繰り返し周期ｔ毎に、＋１、０及び−１の３値の信号レベル変化を繰り返す左チャンネルの信号Ｓ１０と同一の右チャンネルの信号Ｓ２０が、信号入力端３１Ａに入力された場合について説明する。
【００５３】
信号入力端２１Ａに入力されたＰＣＭ信号Ｓ１０がパルス幅変調増幅器３１に入力される。そしてクロック信号発生器２８を介して生成されたクロック周期ｔの１／４のクロック周期を有し、かつクロック信号ＳＣにより０にリセットされる、図２Ｃに示されたカウント信号ＳＤ（０、１、２、３）が、このパルス幅変調増幅器３１に入力される。
【００５４】
ＰＣＭ信号Ｓ２０の値が＋１のときには、図２Ｇに示される如く、カウントパルスＳＤがゼロの位置で立ち下がり１の位置で立ち上がり、そしてゼロの位置で立ち下がるデューティが７５％のＰＷＭ信号Ｓ２１Ａにこのパルス幅変調増幅器３１を介して変換され、ＰＣＭ信号Ｓ２０の値が０のときには、カウントパルスＳＤがゼロの位置で立ち下がり２の位置で立ち上がりゼロの位置で立ち下がるデューティが５０％のＰＷＭ信号Ｓ２１Ｂにこのパルス幅変調増幅器３１を介して変換され、ＰＣＭ信号Ｓ１５の値が−１ときには、カウントパルスＳＤがゼロの位置で立ち下がり１の位置で立ち上がりゼロの位置で立ち下がるデューティが２５％のＰＷＭ信号Ｓ２１Ｃにこのパルス幅変調増幅器３１を介して変換されたＰＷＭ信号Ｓ２１がパルス幅変調増幅器３１から出力され、同時にこのＰＷＭ信号Ｓ２１に対して２の補数の関係にある、図２Ｈに示されているＰＷＭ信号Ｓ２２がパルス幅変調増幅器２１から出力される。
【００５５】
このＰＷＭ信号Ｓ２１がラインバッファ３２Ａを介し、プリドライバ部３３を介して第１のパワーＭＯＳＦＥＴ３４Ａをスイッチング駆動するに最適な信号とされ、このパワーＭＯＳＦＥＴ３４Ａのゲートに入力されてこのパワーＭＯＳＦＥＴ３４Ａがスイッチング駆動され、このＰＷＭ信号Ｓ２１がインバータ３２Ｂを介して位相反転されて後、プリドライバ部３３を介して第２のパワーＭＯＳＦＥＴ３４Ｂをスイッチング駆動するに最適な信号とされ、このパワーＭＯＳＦＥＴ３４Ｂのゲートに入力されこのパワーＭＯＳＦＥＴ３４Ｂがスイッチング駆動される。
【００５６】
一方このＰＷＭ信号Ｓ２２がラインバッファ５２Ａを介し、プリドライバ部５３を介して第１のパワーＭＯＳＦＥＴ５４Ａをスイッチング駆動するに最適な信号とされ、このパワーＭＯＳＦＥＴ５４Ａのゲートに入力されこのパワーＭＯＳＦＥＴ５４Ａがスイッチング駆動され、このＰＷＭ信号Ｓ２２がインバータ５２Ｂを介して位相反転されて後、プリドライバ部５３を介して第２のパワーＭＯＳＦＥＴ５４Ｂをスイッチング駆動するに最適な信号とされ、このパワーＭＯＳＦＥＴ５４Ｂのゲートに入力されこのパワーＭＯＳＦＥＴ５４Ｂがスイッチング駆動される。
【００５７】
したがって電力増幅部３４の接続部３４ＣからこのＰＷＭ信号Ｓ２１の信号波形の変化に同期して同様に変化する信号波形を有したＰＷＭ電力信号Ｓ２３が出力され、電力増幅部４４の接続部５４ＣからはこのＰＷＭ信号Ｓ２２の変化に同期して同様に変化する信号波形を有したＰＷＭ電力信号Ｓ２４が出力され、これら接続部３４Ｃと接続部５４Ｃの間には、ＰＣＭ信号Ｓ２０の信号レベルが図２Ｂに示した如く変化することに応じて、図２Ｉに示した状態で変化するＰＷＭ電力信号（Ｓ２３−Ｓ２４）が生成される。
【００５８】
よってこのＰＷＭ電力信号Ｓ２３を、ローパスフィルタ３５を介してクロック信号ＳＣの周波数及びこのクロック信号ＳＣの周波数の整数倍の周期で現れる変調波成分を除去することにより、ＰＷＭ電力信号Ｓ２３をアナログ電力信号成分に復調して、このアナログ電力信号成分をスピーカ部３７の一方側の信号入力に供給し、このＰＷＭ電力信号Ｓ２４を、ローパスフィルタ５５を介してクロック信号ＳＣの周波数及びこのクロック信号ＳＣの周波数の整数倍の周期で現れる変調波成分を除去することにより、ＰＷＭ電力信号Ｓ２４をアナログ電力信号成分に復調して、このアナログ電力信号成分をスピーカ部３７の他方側の信号入力に供給することにより、図２Ｉ示したＰＷＭ電力信号Ｓ２３とＰＷＭ電力信号Ｓ２４の差の成分からＰＣＭ信号Ｓ２０の変化を音響信号として再生することができる。
【００５９】
すなわち図１例によれば、図２Ｄ、Ｅ、Ｇ及びＨから明らかなように、信号Ｓ１３及びＳ１４の固定エッジＫ夫々が、立ち上がりエッジ波形であるのに対し、信号Ｓ２３及びＳ２４の固定エッジの夫々が、立下りエッジ波形とされている点を特徴としている。このことは電力増幅部２４の第１のパワーＭＯＳＦＥＴ２４Ａ及び電力増幅部４４の第１のパワーＭＯＳＦＥＴ４４Ａの夫々がオフ状態からオン状態になり、電源部３０からの電力供給が立ち上がる状態となされる。一方これと同時に電力増幅部３４の第１のパワーＭＯＳＦＥＴ３４Ａ及び電力増幅部５４の第１のパワーＭＯＳＦＥＴ５４Ａの夫々がオン状態からオフ状態になり、電源部３０からの電力供給が立ち下がる状態となされる。
【００６０】
したがってこの状態を電源３０側からみれば、電力供給の急激な立ち上げ状態と立ち下げ状態が相殺されてバランスが取られた状態になり、この図１例によれば電源供給状態が安定になる利点があり、電源部３０からの電力供給状態に急激な変化を生じることがなくなるため、その分電源供給回線及び電源部に対する帰線（グランドアース）からの不要輻射妨害が抑圧される利点がある。
【００６１】
本例においてはＰＣＭ信号Ｓ１０として＋１、０及び−１の３値を有するＰＣＭ信号を１例にあげて説明した。しかしながら本発明はこの例に限定されることなく、このＰＣＭ信号として、一例としてＣＤ（ＣｏｍｐｏｃｔＤｉｓｃ）で規格化されている１６ビットの値で表現されたＰＣＭ信号を、このＰＣＭ信号Ｓ１０としてもよいことは勿論である。ただしこの場合には、カウント信号ＳＤ（０、１、２、３）として、クロック信号ＳＣの繰り返し周期ｔの間に２の１６乗の数のカウント信号０、１、２、３、・・・・・・、Ｎをクロック信号発生器２９で生成し、パルス幅変調増幅器２１及び３１の夫々に供給する必要があることは勿論であり、またその他のビットのＰＣＭ信号の場合には、そのビット数に合わせた数のカウント信号０、１、２、３、・・・・・・、Ｎをクロック信号発生器２９で生成し、パルス幅変調増幅器２１及び３１の夫々に供給する必要があることは勿論である。
【００６２】
本例におけるパルス幅変調増幅器２１及び３１の夫々をＣＰＵ素子、ＲＡＭ及びＲＯＭを少なくとも有したＣＰＵで構成し、このＲＯＭにこのＣＰＵ素子の演算プログラム及びＰＣＭデータをＰＷＭデータに変換する変換テーブルの夫々を記憶させ、このパルス幅変調増幅器に入力されたＰＣＭデータを、ＣＰＵ素子によりこの変換テーブルを用いてＲＡＭ上で演算・変換し、この結果得られたＰＷＭデータに基づきＰＷＭ信号Ｓ１１、１２、２１及び２２を生成して出力できるようにこれらパルス幅変調増幅器２１及び３１を構成するようにしてもよい。
【００６３】
また本発明は上述例に限ることなく本発明の要旨を逸脱することなくその他種々の構成が採り得ることは勿論である。
【００６４】
【発明の効果】
本発明によれば、一対のスイッチング増幅器のうちの一方のスイッチング増幅器がオフ状態からオン状態にスイッチングされるときには他方のスイッチング増幅器がオン状態からオフ状態にスイッチングされる状態することにより、これら増幅器に対する電力供給のこのスイッチング時の急激な立ち上げ状態と立ち下げ状態が相殺されてバランスが取られた状態になり、電源供給状態が安定化される。
【図面の簡単な説明】
【図１】本発明スイッチング増幅装置の実施の形態をＤクラス電力増幅器に適用した例を示す回路ブロック図である。
【図２】この電力増幅器の動作を説明する信号波形図である。
【図３】従来のＤクラス電力増幅器の形態を示す回路ブロック図である。
【図４】この従来のＤクラス電力増幅器の動作を説明する信号波形図である。
【符号の説明】
２４・・・・・・電力増幅部、２４Ａ・・・・・・第１のパワーＭＯＳＦＥＴ、３０・・・・・・電源部、３４・・・・・・電力増幅部、３４Ａ・・・・・・第１のパワーＭＯＳＦＥＴ、４４・・・・・・電力増幅部、４４Ａ・・・・・・第１のパワーＭＯＳＦＥＴ、５４・・・・・・電力増幅部、５４Ａ・・・・・・第１のパワーＭＯＳＦＥＴ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switching amplifier suitable for application to power amplification of a voice band signal.
[0002]
[Background Art and Problems to be Solved by the Invention]
Conventionally, a so-called analog signal power amplifier such as an A class amplifier or a B class amplifier has been used as a power amplifying apparatus for voice band signals. However, when reproducing this audio band signal, in order to reproduce the sense of reality where this audio signal was recorded, reproduction of left and right 2 channels, reproduction of left and right and back 3 channels to 5.1 channel reproduction and multi-channel reproduction system However, the number of power amplifiers corresponding to the number of channels is required, and the use of D-class power amplifiers with less power loss than these A-class amplifiers or B-class amplifiers has been considered.
[0003]
As an example of this multi-channel reproduction method, an example in which a D-class power amplifier is used as a switching amplifier for reproducing two left and right channels as acoustic signals will be described with reference to FIG. Since the right channel power amplifier R is configured in the same manner as the left channel power amplifier 1L, the same parts as those of the left channel power amplifier 1L are denoted by the same reference numerals and description thereof is omitted.
[0004]
FIG. 3 is a circuit block diagram showing the main part of a D-class power amplifier applied to a switching amplifier amplifier that reproduces two left and right channels as acoustic signals. This D class power amplifier is composed of a left channel power amplifier 1L and a right channel power amplifier 1R. The left channel power amplifier 1L includes a pulse width modulation amplifier 3, a pre-driver unit 4, a power amplification unit 5, a low-pass filter 6, a DC cut capacitor 7, and a speaker unit 8.
[0005]
Reference numeral 9 denotes a clock signal generator, and reference numeral 10 denotes a power supply unit. The clock signal generator 9 and the power supply unit 10 are shared by the power amplifiers 1L and 1R. Furthermore, in this power supply unit 10, Vcc is the output terminal of the + power supply, and the -power supply side is grounded.
[0006]
The pulse width modulation amplifier 3 includes a pulse width modulation unit 3A, a line buffer 3B, and an inverter 3C. The left channel signal input terminal 2L is connected to the input side of the pulse width modulation unit 3, and the output of the pulse width modulation unit 3A. The side is connected to the respective input sides of the buffer 3B and the inverter 3C. The pre-driver unit 4 includes a first pre-driver circuit 4A and a second pre-driver circuit 4B. The input side of the first pre-driver circuit 4A is connected to the output side of the line buffer 3B. The input side of the circuit 4B is connected to the output side of the inverter 3C.
[0007]
The power amplifying unit 5 includes a first N-channel power MOSFET (referred to as a first power MOSFET in the following description) 5A and a second power MOSFET 5B, and the drain of the FET 5A is connected to the output Vcc of the power source 10. The source of the FET 5B is grounded, the source of the FET 5A and the drain of the FE 5B are connected, and the gate of the first power MOSFET 5A is connected to the output side of the first pre-driver circuit 4A, and the second power The gate of the MOSFET 5B is connected to the output side of the second pre-driver circuit 4B.
[0008]
The low-pass filter 6 is an LC-type low-pass filter including a coil 6A and a capacitor 6B. One end of the coil 6A is connected to a connection point between the source of the FET 5A and the drain of the FE 5B, and the other end of the coil 6A is connected to the capacitor 6B. Connected to one end, the other end of the capacitor 6B is grounded, and this connection point between the other end of the coil 6A and one end of the capacitor 6B is connected to one end of the signal input of the speaker unit 8 through the DC cut capacitor 7, and the speaker The other end of the signal input of the unit 8 is connected to the ground point of the other end of the capacitor 6B.
[0009]
Next, the operation of the left channel power amplifier 1L will be described with reference to the signal waveform diagram shown in FIG.
[0010]
Digital of the left channel audio band in the form of a PCM (Pulse Code Modulation) signal synchronized with the clock signal SC of the repetition period t as shown in FIG. 4A, generated in the clock signal generator 9 at the signal input terminal 2L of the left channel. The signal S1L is supplied to the input of the pulse width modulation unit 3A and is supplied to the pulse width modulation unit 3A.
[0011]
This digital signal S1L has a fixed edge K synchronized with the repetition period of the clock signal SC via the pulse width modulation unit 3A on the left channel power amplifier 1L side, and the position is changed according to the change in the signal level of the digital signal S1L. It is converted into a PWM (Pulse Width Modulation) signal S2L having a modulated movable edge F.
[0012]
As shown in FIGS. 4A and 4B, the signal level of the digital signal S1L is zero level P0 when the repetition period of the clock signal SC is the period T2, and the digital signal is when the repetition period of the clock signal SC is the period T1. The case where the signal level of S1L is the maximum value in the positive direction and the signal level of the digital signal S1L is the maximum value in the negative direction when the repetition period of the clock signal SC is the period T3 will be described as an example.
[0013]
That is, as shown in FIGS. 4B and 4C, when the signal level of the digital signal S1L is zero level P0, a PWM signal S2L having a duty of 50% is generated via the pulse width modulation unit 3A, and the signal level of the digital signal S1L is When the maximum value is in the positive direction, the PWM signal S2L having the maximum duty is generated via the pulse width modulation unit 3A. When the signal level of the digital signal S1L is the maximum value in the negative direction, the pulse width The PWM signal S2L having the minimum duty is generated via the modulation unit 3A.
[0014]
That is, when the signal level of the digital signal S1L changes between + Pm and P0, the duty of the PWM signal S2L changes between the maximum state and the 50% state, and the signal level of the digital signal S1L changes from -Pm to When changing between P0, the duty of the PWM signal S2L changes between the minimum state and the 50% state.
[0015]
The PWM signal S3L obtained by amplifying the PWM signal S2L to a predetermined level via the line buffer 3B is output from the pulse width modulation amplifier 3, and the PWM signal S4L amplified to the predetermined level via the inverter 3C and phase-inverted is obtained. Output from the pulse width modulation amplifier 3.
[0016]
This PWM signal S3L is supplied to the first pre-driver circuit 4A, converted into a PWM signal S5L that can drive the gate of the first power MOSFET 5A via the first pre-driver circuit 4A, and output from the pre-driver unit 4. The PWM signal S4L is converted to a PWM signal S6L that can drive the gate of the second power MOSFET 5B via the second predriver circuit 4B and is output from the predriver unit 4.
[0017]
The PWM signal S5L is supplied to the gate of the first power MOSFET 5A and the power MOSFET 5A is switched and this PWM signal S6L is supplied to the gate of the second power MOSFET 5B and the power MOSFET 5B is switched and driven. A PWM power signal S7L having a waveform similar to that of the PWM signal S2L is generated between the connection point of the source of the MOSFET 5A and the drain of the power MOSFET 5B and the ground point as shown as S2L / S7L in FIG. 4C.
[0018]
Then, the PWM power signal S7L is removed from the digital signal S1L via the low-pass filter 6 by removing the modulation wave component that appears at a frequency that is an integral multiple of the frequency of the clock signal SC and the frequency of the clock signal SC. The analog power signal component is supplied to the signal input on one side of the speaker unit 8 on the right channel power amplifier 1L side through the DC cut capacitor 7.
[0019]
Next, the operation of the right channel power amplifier 1R will be described with reference to the signal waveform diagram shown in FIG.
[0020]
A right channel audio band digital signal S1R in the form of a PCM signal having a predetermined clock period t is supplied to the input of the pulse width modulation unit 3A to the right channel signal input terminal 2R, and the clock signal SC is supplied to the pulse width modulation unit 3A. Supplied. The digital signal S1R has a fixed edge K synchronized with the repetition period of the clock signal SC via the pulse width modulation unit 3A on the right channel power amplifier 1R side, and the position is modulated according to the change in the signal level of the digital signal S1R. Converted to a PWM signal S2R having the movable edge F.
[0021]
As shown in FIGS. 4A and 4D, the signal level of the digital signal S1R is zero level P0 when the repetition period of the clock signal SC is the period T2, and the digital signal is when the repetition period of the clock signal SC is the period T1. The case where the signal level of S1R is the maximum value in the plus direction and the signal level of the digital signal S1R is the maximum value in the minus direction when the repetition period of the clock signal SC is the period T3 will be described as an example.
[0022]
As shown in FIGS. 4D and E, when the signal level of the digital signal S1R is zero level P0, the PWM signal S2R having a duty of 50% is generated via the pulse width modulation unit 3A, and the signal level of the digital signal S1R is positive. When the maximum value is in the direction, the PWM signal S2R having the maximum duty is generated via the pulse width modulation unit 3A. When the signal level of the digital signal S1R is the maximum value in the negative direction, the pulse width modulation is performed. The PWM signal S2R having the minimum duty is generated via the unit 3A.
[0023]
That is, when the signal level of the digital signal S1R changes between + Pm and P0, the duty of the PWM signal S2R changes between the maximum state and the 50% state, and the signal level of the digital signal S1R changes from -Pm to When changing between P0, the duty of the PWM signal S2R changes between the minimum state and the 50% state.
[0024]
The PWM signal S2R is further output from the pulse width modulation amplifier 3 as the PWM signal S3R via the line buffer 3B, and the PWM signal S4R whose phase has been inverted via the inverter 3C is output from the pulse width modulation amplifier 3.
[0025]
This PWM signal S3R is supplied to the first pre-driver circuit 4A, converted into a PWM signal S5R that can drive the gate of the first power MOSFET 5A via the first pre-driver circuit 4A, and output from the pre-driver unit 4. The PWM signal S4R is converted to a PWM signal S6R that can drive the gate of the second power MOSFET 5B via the second pre-driver circuit 4B and is output from the second power MOSFET 5B.
[0026]
The PWM signal S5R is supplied to the gate of the first power MOSFET 5A and the power MOSFET 5A is switched and driven. The PWM signal S6R is supplied to the gate of the second power MOSFET 5B and the power MOSFET 5B is switched and driven. A PWM power signal S7R having a waveform similar to that of the PWM signal S2R is generated between the connection point of the source of the MOSFET 5A and the drain of the power MOSFET 5B and the ground point as shown as S2R / S7R in FIG. 4E.
[0027]
The digital signal S7R is converted to the analog power signal component by removing the frequency of the clock signal SC and the modulated wave component appearing at an integer multiple of the frequency of the clock signal SC from the PWM power signal S7R through the low pass filter 6. The analog power signal component demodulated in step S3 is supplied to the signal input on one side of the speaker unit 8 on the right channel power amplifier 1R side through the DC cut capacitor 7.
[0028]
In such a conventional D-class power amplifier, as is clear from FIGS. 4C and 4E, the fixed edges K of the PWM power signals S7L and S7R rise in synchronization with the clock signal SC. Therefore, when viewed from the power supply unit 10 side, the rise timing of the power supply to the power amplification unit 5 of the left channel power amplifier 1L and the power supply rise timing to the power amplification unit 5 of the right channel power amplifier 1R overlap. Due to this, there is a problem that a large rising peak current flows from the + Vcc side of the power source to the ground return side. As a result, it is necessary to maintain the quality of the supplied power on the power supply 10 side, which is necessary to prevent an increase in distortion of the analog power signal supplied to each of the speaker units 8 due to an increase in distortion of the power supply startup characteristic. Various issues such as measures to reinforce the power supply for this purpose, and countermeasures for these wirings to suppress unnecessary radiation generated from the + Vcc side wiring and ground side wiring of the power source, which causes the generation of noise fog such as carrier waves for this analog power signal component There was a problem that had to be solved.
[0029]
In view of the above, the present invention aims to facilitate measures for maintaining the quality of power supplied to a D-class power amplifier, measures against unnecessary radiation, and the like by suppressing the peak current value in the D-class power amplifier. And
[0030]
[Means for Solving the Problems]
  The present inventionofSwitching amplifier is
  A clock signal generator;
  A DC power supply,
  Signal polarities are set to opposite polaritiesSwitching between a pair of fixed edges and a pulse width modulation signal that is position-modulated according to the level of the input signal between the pair of fixed edgesComprising at least a first power amplifier and a second power amplifier;
  The first power amplifier comprises:
  A first pulse width modulation amplifier that outputs a pulse width modulation signal as a first signal and a second signal in a complement relationship with the first signal;
  A first power MOSFET and a second power MOSFET, the drain of the first power MOSFET is connected to the DC power supply unit, and the source of the first power MOSFET is connected to the drain of the second power MOSFET Connected, the source of the second power MOSFET is grounded, the first signal is input to the gate of the first power MOSFET as a drive signal, and the first signal is input to the gate of the second power MOSFET. A first power amplifying unit to which a signal whose phase is inverted is input as a drive signal;
  A first low-pass filter connected to a source of the first power MOSFET and a drain of the second power MOSFET;
  A third power MOSFET and a fourth power MOSFET, the drain of the third power MOSFET is connected to the DC power supply unit, and the source of the third power MOSFET is connected to the drain of the fourth power MOSFET. Connected, the source of the fourth power MOSFET is grounded, the second signal is input to the gate of the third power MOSFET as a drive signal, and the second signal is input to the gate of the fourth power MOSFET. A second power amplifying unit to which a signal whose phase is inverted is input as a drive signal;
  A second low-pass filter connected to the source of the third power MOSFET and the drain of the fourth power MOSFET;
  A first output unit that is connected to the first low-pass filter and the second low-pass filter and outputs an amplified signal;
  Have
  The second power amplifier comprises:
  A second pulse width modulation amplifier that outputs a pulse width modulation signal as a third signal and a fourth signal in a complement relationship with the third signal;
  A fifth power MOSFET and a sixth power MOSFET, the drain of the fifth power MOSFET is connected to the DC power supply unit, and the source of the fifth power MOSFET is connected to the drain of the sixth power MOSFET. Connected, the source of the sixth power MOSFET is grounded, the third signal is input to the gate of the fifth power MOSFET as a drive signal, and the third signal is input to the gate of the sixth power MOSFET. A third power amplifying unit to which a signal whose phase is inverted is input as a drive signal;
  A third low-pass filter connected to the source of the fifth power MOSFET and the drain of the sixth power MOSFET;
  A seventh power MOSFET and an eighth power MOSFET, the drain of the seventh power MOSFET is connected to the DC power supply unit, and the source of the seventh power MOSFET is connected to the drain of the eighth power MOSFET. Connected, the source of the eighth power MOSFET is grounded, the fourth signal is input to the gate of the seventh power MOSFET as a drive signal, and the fourth signal is input to the gate of the eighth power MOSFET. A fourth power amplifying unit to which a phase-inverted signal is input,
  A fourth low-pass filter connected to the source of the seventh power MOSFET and the drain of the eighth power MOSFET;
  A second output unit connected to the third low-pass filter and the fourth low-pass filter to output an amplified signal;
  HaveIt is characterized by that.
[0031]
According to the present invention, between the pair of power amplification stages, the signal polarity of the fixed edge is set to be opposite to each other, thereby suppressing the peak value of the power supplied from the power source to the power amplification stages. It is possible to suppress the deterioration of the quality of the power supplied from this power source to the power stage, and it is possible to suppress unnecessary radiation by suppressing the peak value of the power. Becomes easier.
[0032]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an example of an embodiment of a switching amplifier according to the present invention will be described with reference to the drawings. 1 to 2 show examples of embodiments in which the present invention is applied to a D-class power amplifier. FIG. 1 is a circuit block diagram showing the configuration of the main part of the D-class power amplifier of this example. The D-class power amplifier 20 of this example is composed of a left channel power amplifier 20L and a right channel power amplifier 20R.
[0033]
The left channel power amplifier 20L includes a pulse width modulation amplifier 21, a line buffer 22A, an inverter 22B, a pre-driver unit 23, a power amplification unit 24, a low-pass filter 25, a speaker unit 27, a line buffer 42A, an inverter 42B, a pre-driver unit 43, The power amplifier 44 and the low-pass filter 45 are included. The signal input of the pulse width modulation amplifier 21 is connected to the signal input 21A of the PCM signal S10 of the left audio band signal, and one signal output of the pulse width modulation amplifier 21 is connected to the signal inputs of the line buffer 22A and the inverter 22B. The other signal output of the pulse width modulation amplifier 21 is connected to the input signal power of each of the line buffer 42A and the inverter 42B. The signal output of the line buffer 22A is connected to the signal input 23A of the pre-driver unit 23, the signal output of the inverter 22B is connected to the signal input 23B of the pre-driver unit 23, and the signal output of the line buffer 42A is connected to the pre-driver unit 43. It is connected to the signal input 43A, and the signal output of the inverter 42B is connected to the signal input 43B of the pre-driver unit 43.
[0034]
The right channel power amplifier 20R includes a pulse width modulation amplifier 31, a line buffer 32A, an inverter 32B, a pre-driver unit 33, a power amplification unit 34, a low-pass filter 35, a speaker unit 37, a signal delay circuit 38, a line buffer 52A, an inverter 52B, The pre-driver unit 53, the power amplification unit 54, and the low-pass filter 55 are included. Further, the signal input of the pulse width modulation amplifier 31 is connected to the signal input 31A of the PCM signal S30 of the right audio band signal, and one signal output of the pulse width modulation amplifier 31 is connected to the respective signal inputs of the line buffer 32A and the inverter 32B. The other signal output of the pulse width modulation amplifier 21 is connected to the respective signal inputs of the line buffer 52A and the inverter 52B. The signal output of the line buffer 32A is connected to the signal input 33A of the pre-driver unit 33, the signal output of the inverter 32B is connected to the signal input 33B of the pre-driver unit 33, and the signal output of the line buffer 52A is connected to the pre-driver unit 53. Connected to the signal input 53A, the signal output of the inverter 52B is connected to the signal input 53B of the pre-driver section 53.
[0035]
Reference numeral 28 is a clock signal generator, 29 is a counter section, and 30 is a power supply section. These clock signal generator 28, counter section 29 and power supply section 30 are shared by these power amplifiers 20R and 20L. In this power supply unit 30, Vcc is the output terminal of the + power supply, and the -power supply side is grounded. In this power supply unit 30, Vcc is the output terminal of the + power supply, and the -power supply side is grounded. The signal output side of the clock signal generator 28 is connected to the signal input side of the counter unit 29, and the signal output side of the counter unit 29 is on the counter signal input side of the pulse width modulation amplifier 21 and the counter signal input side of the pulse width modulation amplifier 31. Connected to each one.
[0036]
The power amplifying unit 24 includes a first power MOSFET 24A and a second power MOSFET 24B, the drain of the MOSFET 24A is connected to Vcc of the power supply unit 30, the source of the MOSFET 24B is grounded, the source of the MOSFET 24A and the MOSFET 24B The drain is connected to provide a connection 24C, the gate of the first power MOSFET 24A is connected to the output 23C of the pre-driver section 23, and the gate of the second power MOSFET 24B is connected to the output 23D of the driver section 23. It is configured.
[0037]
The low-pass filter 25 includes a coil 25A and a capacitor 25B. One end of the coil 25A is connected to the connection portion 24C to be an input of the low-pass filter 25, and the other end of the coil 25A is connected to one end of the capacitor 25B. A connection unit 25C is provided, and the other end of the capacitor 25B is grounded to form an LC type low-pass filter including a coil 25A and a capacitor 25B, and an output of the low-pass filter 25 is obtained from the connection unit 25C. Has been. The connecting portion 25C is connected to one end side of the driving signal input of the speaker portion 27.
[0038]
The power amplifying unit 44 includes a first power MOSFET 44A and a second power MOSFET 44B, the drain of the MOSFET 44A is connected to Vcc of the power supply unit 30, the source of the MOSFET 44B is grounded, the source of the MOSFET 44A and the MOSFET 44B The drain is connected to provide a connection 44C, and the gate of the first power MOSFET 44A is connected to the output 43C of the pre-driver section 43, and the gate of the second power MOSFET 44B is connected to the output 43D of the driver section 43. It is configured.
[0039]
The low-pass filter 45 includes a coil 45A and a capacitor 45B. One end of the coil 45A is connected to the connection portion 44C to be an input of the low-pass filter 45, and the other end of the coil 45A is connected to one end of the capacitor 45B. The connection part 45C is provided, and the other end of the capacitor 45B is grounded to form an LC type low-pass filter including the coil 45A and the capacitor 45B, and the output of the low-pass filter 45 is obtained from the connection part 45C. Has been. Further, the connecting portion 45C is connected to the other end side of the drive signal input of the speaker portion 27.
[0040]
The power amplifying unit 34 includes a first power MOSFET 34A and a second power MOSFET 34B, the drain of the MOSFET 34A is connected to Vcc of the power supply unit 30, the source of the MOSFET 34B is grounded, the source of the MOSFET 34A and the MOSFET 34B The drain is connected to provide a connection 34C, the gate of the first power MOSFET 34A is connected to the output 33C of the pre-driver section 33, and the gate of the second power MOSFET 34B is connected to the output 33D of the driver section 33. It is configured.
[0041]
The low-pass filter 35 includes a coil 35A and a capacitor 35B. One end of the coil 35A is connected to the connection portion 34C to be an input of the low-pass filter 35, and the other end of the coil 35A is connected to one end of the capacitor 35B. A connection portion 35C is provided, and the other end of the capacitor 35B is grounded to form an LC type low-pass filter including a coil 35A and a capacitor 35B, and an output of the low-pass filter 35 is obtained from the connection portion 35C. Has been. The connecting portion 35C is connected to one end side of the driving signal input of the speaker portion 37.
[0042]
The power amplifying unit 54 includes a first power MOSFET 54A and a second power MOSFET 54B, the drain of the MOSFET 54A is connected to Vcc of the power supply unit 30, the source of the MOSFET 54B is grounded, the source of the MOSFET 54A and the MOSFET 54B The drain is connected to provide a connection portion 54C, the gate of the first power MOSFET 54A is connected to the output 53C of the pre-driver portion 53, and the gate of the second power MOSFET 54B is connected to the output 53D of the driver portion 53. It is configured.
[0043]
The low-pass filter 55 includes a coil 55A and a capacitor 55B. One end of the coil 55A is connected to the connection portion 54C to be an input of the low-pass filter 55, and the other end of the coil 55A is connected to one end of the capacitor 55B. The connection part 55C is provided, and the other end of the capacitor 55B is grounded to form an LC type low-pass filter including the coil 55A and the capacitor 55B, and the output of the low-pass filter 55 is obtained from the connection part 55C. Has been. The connecting portion 55C is connected to the other end side of the drive signal input of the speaker portion 37.
[0044]
Next, the operation of the example of the D class power amplifier 20 shown in FIG. 1 will be described with reference to the signal waveform diagram shown in FIG.
[0045]
Further, as an example of the operation of the 20 examples of the D class power amplifier, as shown in FIG. 2B, PCM (Pulse Code Modulation) that repeats ternary signal level changes of +1, 0, and −1 at every repetition period t of the clock signal SC as shown in FIG. 2B. ) A left channel signal S10 in the form of an encoded digital signal is input to the signal input terminal 21A, and a right channel signal S20 in the form of a PCM encoded digital signal that repeats the same changes as the signal S10 is input terminal 31A. Will be described.
[0046]
The PCM signal S10 input to the signal input terminal 21A is input to the pulse width modulation amplifier 21. The count signal SD (0, 1) shown in FIG. 2C has a clock period ¼ of the clock period t generated through the clock signal generator 28 and is reset to 0 by the clock signal SC. 2, 3) are input to this pulse width modulation amplifier 21.
[0047]
When the value of this signal S10 is +1, as shown in FIG. 2D, it is converted through this pulse width modulation amplifier 21 into a PWM signal S11A having a duty falling at 75% when the count pulse SD is zero and falling at 3%. When the value of the signal S10 is 0, it is converted via the pulse width modulation amplifier 21 into a PWM signal S11B having a duty falling at 50% when the count pulse SD is zero and falling when the count pulse SD is zero. When the value is −1, the PWM signal S11 converted through the pulse width modulation amplifier 21 to the PWM signal S11C having a duty of 25% that rises when the count pulse SD is zero and falls when the count pulse SD is 1 is the pulse width modulation amplifier. 21 is output from one output side and at the same time, this PWM signal as shown in FIG. 2E. S11 PWM signal S12 having a relationship of 2's complement (2'S Complement) is outputted from the other output of the pulse width modulation amplifier 21 with respect to. In FIG. 2, the fixed edge of the waveform of the PWM signal is indicated by K, and the movable edge is indicated by F.
[0048]
This PWM signal S11 is input to the pre-driver unit 23 through the buffer amplifier 22A and through the input 23A, and is an optimum signal for switching the first power MOSFET 24A through the pre-driver unit 23, and this power is output through the output 23C. The power MOSFET 24A is driven to be switched by being input to the gate of the MOSFET 24A. On the other hand, the PWM signal S11 is phase-inverted via the inverter 22B, and then input to the pre-driver unit 23 through the input 23B, and is an optimal signal for switching the second power MOSFET 24B via the pre-driver unit 23. The power MOSFET 24B is input to the gate of the power MOSFET 24B through the output 23D, and the power MOSFET 24B is switched.
[0049]
On the other hand, the PWM signal S12 is input to the pre-driver unit 43 through the input buffer 43A via the line buffer 42A, and is an optimum signal for switching the first power MOSFET 44A through the pre-driver unit 43. The power MOSFET 44A is input to the gate of the power MOSFET 44A and switched. On the other hand, the PWM signal S12 is phase-inverted via the inverter 42B, and then input to the pre-driver unit 43 through the input 43B, and is an optimum signal for switching the second power MOSFET 44B via the pre-driver unit 43. The power MOSFET 44B is input to the gate of the power MOSFET 44B through the output 43D, and the power MOSFET 24B is switched.
[0050]
Therefore, a PWM power signal S13 having a signal waveform that changes in synchronism with the change in signal waveform of the PWM signal S11 shown in FIG. The connecting portion 44C outputs a PWM power signal S14 having a signal waveform that similarly changes in synchronization with the change in the signal waveform of the PWM signal S12 shown in FIG. 2E. Therefore, between these connection portions 24C and 44C, the PWM power signal (S13-S14) that changes in the state shown in FIG. 2F in response to the signal level of the PCM signal S10 changing as shown in FIG. 2B. ) Is generated.
[0051]
Therefore, the PWM power signal S13 is demodulated into an analog power signal by removing the frequency of the clock signal SC and the modulation wave component appearing at an integer multiple of the frequency of the clock signal SC from the PWM power signal S13 through the low-pass filter 25. The analog power signal component is supplied to the signal input on one side of the speaker unit 27. On the other hand, the PWM power signal S14 is removed from the PWM power signal S14 through the low-pass filter 45 to remove the frequency of the clock signal SC and the modulated wave component appearing at an integer multiple of the frequency of the clock signal SC. By demodulating and supplying this analog power signal component to the signal input on the other side of the speaker unit 27, the change in the PCM signal S10 is acoustically generated from the difference component between the PWM power signal S13 and the PWM power signal S14 shown in FIG. 2F. Played as a signal.
[0052]
Next, as shown in FIG. 2B, for each repetition period t of the clock signal SC, the right channel signal S20 which is the same as the left channel signal S10 which repeats the ternary signal level change of +1, 0 and −1 is input to the signal. A case where the signal is input to the end 31A will be described.
[0053]
The PCM signal S10 input to the signal input terminal 21A is input to the pulse width modulation amplifier 31. The count signal SD (0, 1) shown in FIG. 2C has a clock period that is 1/4 of the clock period t generated via the clock signal generator 28 and is reset to 0 by the clock signal SC. 2, 3) are input to the pulse width modulation amplifier 31.
[0054]
When the value of the PCM signal S20 is +1, as shown in FIG. 2G, the count pulse SD rises at the position of the fall 1 at the zero position, and the PWM signal S21A with the duty falling at the zero position is 75%. When the value is converted through the pulse width modulation amplifier 31 and the value of the PCM signal S20 is 0, the PWM signal S21B having a duty ratio of 50% at which the count pulse SD falls at the zero position and falls at the zero position at the zero position. When the value of the PCM signal S15 is −1, the count pulse SD falls at the zero position and rises at the zero position, and the duty at which the duty falls at the zero position is 25%. The PWM signal S21 converted through the pulse width modulation amplifier 31 to the signal S21C Output from the width modulated amplifier 31, this is the 2's complement of relationship to the PWM signal S21, PWM signal S22 shown in Figure 2H is outputted from the pulse width modulation amplifier 21 at the same time.
[0055]
The PWM signal S21 is an optimum signal for switching and driving the first power MOSFET 34A via the line buffer 32A and the pre-driver unit 33, and is input to the gate of the power MOSFET 34A so that the power MOSFET 34A is switched and driven. After the PWM signal S21 is phase-inverted via the inverter 32B, it is set as an optimum signal for switching the second power MOSFET 34B via the pre-driver unit 33, and is input to the gate of the power MOSFET 34B. The MOSFET 34B is driven to be switched.
[0056]
On the other hand, the PWM signal S22 is an optimum signal for switching the first power MOSFET 54A via the line buffer 52A and the pre-driver unit 53, and is input to the gate of the power MOSFET 54A, and the power MOSFET 54A is switched. After the PWM signal S22 is phase-inverted via the inverter 52B, it is set to an optimum signal for switching the second power MOSFET 54B via the pre-driver unit 53, and is input to the gate of the power MOSFET 54B. The MOSFET 54B is driven to be switched.
[0057]
Therefore, a PWM power signal S23 having a signal waveform that changes in synchronism with the change in the signal waveform of the PWM signal S21 is output from the connection 34C of the power amplifier 34, and the connection 54C of the power amplifier 44 A PWM power signal S24 having a signal waveform that similarly changes in synchronization with the change of the PWM signal S22 is output, and the signal level of the PCM signal S20 is shown in FIG. 2B between the connection unit 34C and the connection unit 54C. In response to changes as shown, PWM power signals (S23-S24) that change in the state shown in FIG. 2I are generated.
[0058]
Therefore, the PWM power signal S23 is removed from the PWM power signal S23 through the low-pass filter 35 by removing the frequency component of the clock signal SC and the modulation wave component that appears at an integer multiple of the frequency of the clock signal SC. The analog power signal component is demodulated into components and supplied to the signal input on one side of the speaker unit 37. The PWM power signal S24 is passed through the low-pass filter 55 and the frequency of the clock signal SC and the frequency of the clock signal SC. By demodulating the PWM power signal S24 into an analog power signal component by removing the modulated wave component that appears at an integer multiple cycle, and supplying this analog power signal component to the signal input on the other side of the speaker unit 37 , The difference component between the PWM power signal S23 and the PWM power signal S24 shown in FIG. It can be reproduced changes in signal S20 as an acoustic signal.
[0059]
That is, according to the example of FIG. 1, as is clear from FIGS. 2D, E, G and H, the fixed edges K of the signals S13 and S14 are rising edge waveforms, whereas the fixed edges of the signals S23 and S24 are Each is characterized by a falling edge waveform. This means that the first power MOSFET 24A of the power amplifying unit 24 and the first power MOSFET 44A of the power amplifying unit 44 are turned from the off state to the on state, and the power supply from the power supply unit 30 is brought up. On the other hand, the first power MOSFET 34A of the power amplifying unit 34 and the first power MOSFET 54A of the power amplifying unit 54 are turned off from the on state at the same time, and the power supply from the power supply unit 30 is lowered. .
[0060]
Therefore, when this state is viewed from the power source 30 side, the power supply suddenly rising state and the falling state are offset to achieve a balanced state, and according to the example of FIG. 1, the power supply state becomes stable. Since there is an advantage and no sudden change occurs in the power supply state from the power supply unit 30, unnecessary radiation interference from the return line (ground ground) to the power supply line and the power supply unit is suppressed accordingly. .
[0061]
In this example, a PCM signal having three values of +1, 0, and −1 as the PCM signal S10 has been described as an example. However, the present invention is not limited to this example, and as this PCM signal, for example, a PCM signal expressed by a 16-bit value standardized by CD (Compact Disc) may be used as this PCM signal S10. Of course. However, in this case, as the count signal SD (0, 1, 2, 3), the count signals 0, 1, 2, 3,. .., N must be generated by the clock signal generator 29 and supplied to each of the pulse width modulation amplifiers 21 and 31. The number of count signals 0, 1, 2, 3,..., N corresponding to the number must be generated by the clock signal generator 29 and supplied to the pulse width modulation amplifiers 21 and 31, respectively. Of course.
[0062]
Each of the pulse width modulation amplifiers 21 and 31 in this example is constituted by a CPU having at least a CPU element, a RAM and a ROM, and a conversion table for converting an arithmetic program of the CPU element and PCM data into PWM data is stored in the ROM. PCM data input to the pulse width modulation amplifier is calculated and converted on the RAM using the conversion table by the CPU element, and the PWM signals S11, 12, 21 are based on the PWM data obtained as a result. These pulse width modulation amplifiers 21 and 31 may be configured to generate and output.
[0063]
Further, the present invention is not limited to the above-described examples, and various other configurations can be adopted without departing from the gist of the present invention.
[0064]
【The invention's effect】
According to the present invention, when one switching amplifier of a pair of switching amplifiers is switched from the off state to the on state, the other switching amplifier is switched from the on state to the off state. The sudden rise state and the fall state at the time of switching of the power supply are offset to achieve a balanced state, and the power supply state is stabilized.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram showing an example in which an embodiment of a switching amplifier according to the present invention is applied to a D-class power amplifier.
FIG. 2 is a signal waveform diagram illustrating the operation of this power amplifier.
FIG. 3 is a circuit block diagram showing a configuration of a conventional D-class power amplifier.
FIG. 4 is a signal waveform diagram illustrating the operation of this conventional D-class power amplifier.
[Explanation of symbols]
24... Power amplifying section, 24 A... First power MOSFET, 30... Power supply section, 34... Power amplifying section, 34 A. .. First power MOSFET 44... Power amplification unit 44 A... First power MOSFET 54... Power amplification unit 54 A. First power MOSFET

Claims

A clock signal generator;
A DC power supply,
A pair of fixed edges whose signal polarities are opposite to each other and at least a first power amplifier switched between the pair of fixed edges by a pulse width modulation signal position-modulated according to the level of the input signal Two power amplifiers,
The first power amplifier comprises:
A first pulse width modulation amplifier that outputs a pulse width modulation signal as a first signal and a second signal in a complement relationship with the first signal;
A first power MOSFET and a second power MOSFET, the drain of the first power MOSFET is connected to the DC power supply unit, and the source of the first power MOSFET is connected to the drain of the second power MOSFET Connected, the source of the second power MOSFET is grounded, the first signal is input to the gate of the first power MOSFET as a drive signal, and the first signal is input to the gate of the second power MOSFET. A first power amplifying unit to which a signal whose phase is inverted is input as a drive signal;
A first low-pass filter connected to a source of the first power MOSFET and a drain of the second power MOSFET;
A third power MOSFET and a fourth power MOSFET, the drain of the third power MOSFET is connected to the DC power supply unit, and the source of the third power MOSFET is connected to the drain of the fourth power MOSFET. Connected, the source of the fourth power MOSFET is grounded, the second signal is input to the gate of the third power MOSFET as a drive signal, and the second signal is input to the gate of the fourth power MOSFET. A second power amplifying unit to which a signal whose phase is inverted is input as a drive signal;
A second low-pass filter connected to the source of the third power MOSFET and the drain of the fourth power MOSFET;
A first output unit that is connected to the first low-pass filter and the second low-pass filter and outputs an amplified signal;
Have
The second power amplifier comprises:
A second pulse width modulation amplifier that outputs a pulse width modulation signal as a third signal and a fourth signal in a complement relationship with the third signal;
A fifth power MOSFET and a sixth power MOSFET, the drain of the fifth power MOSFET is connected to the DC power supply unit, and the source of the fifth power MOSFET is connected to the drain of the sixth power MOSFET. Connected, the source of the sixth power MOSFET is grounded, the third signal is input to the gate of the fifth power MOSFET as a drive signal, and the third signal is input to the gate of the sixth power MOSFET. A third power amplifying unit to which a signal whose phase is inverted is input as a drive signal;
A third low-pass filter connected to the source of the fifth power MOSFET and the drain of the sixth power MOSFET;
A seventh power MOSFET and an eighth power MOSFET, the drain of the seventh power MOSFET is connected to the DC power supply unit, and the source of the seventh power MOSFET is connected to the drain of the eighth power MOSFET. Connected, the source of the eighth power MOSFET is grounded, the fourth signal is input to the gate of the seventh power MOSFET as a drive signal, and the fourth signal is input to the gate of the eighth power MOSFET. A fourth power amplifying unit to which a phase-inverted signal is input,
A fourth low-pass filter connected to the source of the seventh power MOSFET and the drain of the eighth power MOSFET;
A second output unit connected to the third low-pass filter and the fourth low-pass filter to output an amplified signal;
A switching amplification device.

The switching amplification device according to claim 1,
A pair of the first power amplifier and second power amplifier is connected to have Angeles switching amplifier so that it can supply power to the load in a state of being respectively bridged connection.