JP3894293B2

JP3894293B2 - Power amplifier device

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Publication number: JP3894293B2
Application number: JP2001352650A
Authority: JP
Inventors: 稔彦増田; 一敦大栗; 友二佐竹; 一平寺口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-11-19
Filing date: 2001-11-19
Publication date: 2007-03-14
Anticipated expiration: 2021-11-19
Also published as: JP2003152467A

Description

【０００１】
【発明の属する技術分野】
この発明は、パワーアンプ装置に関する。
【０００２】
【従来の技術】
オーディオ用のパワーアンプとして、いわゆるＤ級アンプがある。このＤ級アンプは、スイッチングにより電力増幅を行うものであるが、例えば図８に示すように構成される。
【０００３】
すなわち、デジタルオーディオ信号Ｐinが、入力端子Ｔinを通じてＰＷＭ変調回路１１に供給されるとともに、クロック形成回路１２から所定の周波数のクロックがＰＷＭ変調回路１１に供給され、オーディオ信号Ｐinは、１対のＰＷＭ信号ＰA、ＰBに変換される。
【０００４】
この場合、図１０に示すように、ＰＷＭ信号ＰA、ＰBのパルス幅は、デジタルオーディオ信号Ｐinの示すレベル（信号ＰinをＤ／Ａ変換したときの瞬時レベル。以下同様）に対応して変化するものであるが、一方のＰＷＭ信号ＰAのパルス幅は、デジタルオーディオ信号Ｐinの示すレベルの大きさとされ、他方のＰＷＭ信号ＰBのパルス幅は、デジタルオーディオ信号Ｐinの示すレベルの２の補数の大きさとされる。また、ＰＷＭ信号ＰA、ＰBは、その立ち上がり時点が、ＰＷＭ信号ＰA、ＰBの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点がオーディオ信号Ｐinの示すレベルに対応して変化するものとされる。
【０００５】
さらに、ＰＷＭ信号ＰA、ＰBのキャリア周波数ｆc（＝１／Ｔc）は、デジタルオーディオ信号Ｐinのサンプリング周波数ｆsの例えば16倍とされ、ｆs＝48ｋHzとすれば、
ｆc＝16ｆs＝16×48ｋHz＝768ｋHz
とされる。
【０００６】
そして、このＰＷＭ変調回路１１からの一方のＰＷＭ信号ＰAがドライブ回路１３に供給されて図９Ａに示すように、信号ＰAと同レベルおよびレベル反転した１対のドライブ用のパルス電圧＋ＰA、−ＰAが形成され、これらパルス電圧＋ＰA、−ＰAが、１対のスイッチング素子、例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ11、Ｑ12）のゲートにそれぞれ供給される。
【０００７】
この場合、ＦＥＴ（Ｑ11、Ｑ12）はプッシュプル回路１５を構成するものであり、ＦＥＴ（Ｑ11）のドレインが電源端子ＴPWRに接続され、そのソースがＦＥＴ（Ｑ12）のドレインに接続され、このＦＥＴ（Ｑ12）のソースが接地に接続される。また、電源端子ＴPWRには、安定した直流電圧＋ＶDDが電源電圧として供給される。なお、電圧＋ＶDDは、例えば20Ｖ〜50Ｖである。
【０００８】
そして、ＦＥＴ（Ｑ11）のソースおよびＦＥＴ（Ｑ12）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１７を通じてスピーカ１９の一端に接続される。
【０００９】
また、ＰＷＭ変調回路１１からの他方のＰＷＭ信号ＰBに対しても、ＰＷＭ信号ＰAに対してと同様に構成される。すなわち、ＰＷＭ信号ＰBがドライブ回路１４に供給されて図９Ｂに示すように、信号ＰBと同レベルおよびレベル反転した１対のドライブ用のパルス電圧＋ＰB、−ＰBが形成され、これらパルス電圧＋ＰB、−ＰBが、プッシュプル回路１６を構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ13、Ｑ14）のゲートにそれぞれ供給される。
【００１０】
そして、ＦＥＴ（Ｑ13）のソースおよびＦＥＴ（Ｑ14）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８を通じてスピーカ１９の他端に接続される。
【００１１】
したがって、＋ＰA＝“Ｈ”のときには、−ＰA＝“Ｌ”であり、ＦＥＴ（Ｑ11）がオンになるとともに、ＦＥＴ（Ｑ12）がオフになるので、ＦＥＴ（Ｑ11、Ｑ12）の接続点の電圧ＶAは、図９Ｃに示すように、電圧＋ＶDDとなる。また、逆に、＋ＰA＝“Ｌ”のときには、−ＰA＝“Ｈ”であり、ＦＥＴ（Ｑ11）がオフになるとともに、ＦＥＴ（Ｑ12）がオンになるので、ＶA＝０となる。
【００１２】
同様に、＋ＰB＝“Ｈ”のときには、−ＰB＝“Ｌ”であり、ＦＥＴ（Ｑ13）がオンになるとともに、ＦＥＴ（Ｑ14）がオフになるので、ＦＥＴ（Ｑ13、Ｑ14）の接続点の電圧ＶBは、図９Ｄに示すように、電圧＋ＶDDとなる。また、逆に、＋ＰB＝“Ｌ”のときには、−ＰB＝“Ｈ”であり、ＦＥＴ（Ｑ13）がオフになるとともに、ＦＥＴ（Ｑ14）がオンになるので、ＶB＝０となる。
【００１３】
そして、ＶA＝＋ＶDD、かつ、ＶB＝０の期間には、図８および図９Ｅに示すように、ＦＥＴ（Ｑ11、Ｑ12）の接続点から、ローパスフィルタ１７→スピーカ１９→ローパスフィルタ１８のラインを通じて、ＦＥＴ（Ｑ13、Ｑ14）の接続点へと、電流ｉが流れる。
【００１４】
また、ＶA＝０、かつ、ＶB＝＋ＶDDの期間には、ＦＥＴ（Ｑ13、Ｑ14）の接続点から、ローパスフィルタ１８→スピーカ１９→ローパスフィルタ１７のラインを通じて、ＦＥＴ（Ｑ11、Ｑ12）の接続点へと、逆向きに電流ｉが流れる。さらに、ＶA＝ＶB＝＋ＶDDの期間、およびＶA＝ＶB＝０の期間には、電流ｉは流れない。つまり、プッシュプル回路１５、１６がＢＴＬ回路を構成していることになる。
【００１５】
そして、電流ｉの流れる期間は、もとのＰＷＭ信号ＰA、ＰBが立ち上がっている期間に対応して変化するとともに、電流ｉがスピーカ１９を流れるとき、電流ｉはローパスフィルタ１７、１８により積分されるので、結果として、スピーカ１９を流れる電流ｉは、デジタルオーディオ信号Ｐinの示すレベルに対応したアナログ電流であって電力増幅された電流となる。つまり、電力増幅された出力がスピーカ１９に供給されることになる。
【００１６】
こうして、図８の回路はパワーアンプとして動作するが、このとき、ＦＥＴ（Ｑ11〜Ｑ14）は、入力されたデジタルオーディオ信号Ｐinに対応して電源電圧＋ＶDDをスイッチングして電力増幅をするので、効率が高く、また、大出力を得ることができる。
【００１７】
【発明が解決しようとする課題】
ところで、図９Ｃ、Ｄにも示すように、電源電圧＋ＶDDを高速にスイッチングして出力電圧ＶA、ＶBを形成しているので、出力電圧ＶA、ＶBの立ち上がりエッジ（図９Ｃ、Ｄの↑印）により輻射を生じてしまう。しかも、そのスイッチング時、電源電圧＋ＶDDは、例えば20Ｖ〜50Ｖと高い電圧なので、その輻射もかなりの大きさとなってしまう。そして、ＰＷＭ信号ＰA、ＰBのキャリア周波数ｆcは、上記のように例えば768ｋHzであり、これは中波放送の放送帯に含まれる。
【００１８】
このため、上述のようなＤ級パワーアンプが、カーオーディオなどのように、受信機と一体化されていたり、受信機に近接して配置されると、出力電圧ＶA、ＶBの立ち上がりエッジによる輻射が、放送の受信に妨害を与えてしまう。また、出力電圧ＶA、ＶBの立ち上がりエッジは急峻であって高調波成分を多く含み、その高調波成分も輻射されるので、ＦＭ受信機やテレビ受像機などの受信に妨害を与えることもある。
【００１９】
この発明は、そのような輻射を低減させたパワーアンプ装置を提供しようとするものである。
【００２０】
【課題を解決するための手段】
この発明においては、
第１および第２のパワーアンプを有し、
これら第１および第２のパワーアンプのそれぞれは、
入力信号を、その量子化レベルを示す第１のパルス変調信号に変換して出力する第１のパルス変調回路と、
上記入力信号を、その量子化レベルの２の補数を示す第２のパルス変調信号に変換して出力する第２のパルス変調回路と、
１対のスイッチング素子がプッシュプル接続されて構成された第１および第２のプッシュプル回路と、
上記第１のパルス変調回路から出力される上記第１のパルス変調信号を互いに逆レベルの１対のドライブパルスに変換して上記第１のプッシュプル回路の上記１対のスイッチング素子に供給するドライブ回路と、
上記第２のパルス変調回路から出力される上記第２のパルス変調信号を互いに逆レベルの１対のドライブパルスに変換して上記第２のプッシュプル回路の上記１対のスイッチング素子に供給するドライブ回路と
を有し、
上記第１および第２のパワーアンプのそれぞれにおいて、上記第１のプッシュプル回路の出力端と、上記第２のプッシュプル回路の出力端との間に、負荷が接続され、
上記第１のパワーアンプにおける上記第１および第２のプッシュプル回路の出力電圧は、その１サイクル期間の開始時点に立ち上がる極性であり、
上記第２のパワーアンプにおける上記第１および第２のプッシュプル回路の出力電圧は、その１サイクル期間の開始時点に立ち下がる極性である
ようにしたパワーアンプ装置
とするものである。
したがって、第１のパワーアンプにおいて生じる輻射と、第２のパワーアンプにおいて生じる輻射とが打ち消し合い、全体としての輻射が低減する。
【００２１】
【発明の実施の形態】
ところで、一般の２チャンネルステレオにおいては、左チャンネルと右チャンネルとが対になっている。また、サラウンド音場を形成できるようにしたマルチチャンネルステレオにおいても、前方や後方のチャンネルは、左チャンネルと右チャンネルとが対になっている。つまり、多くのオーディオ装置は、チャンネル数が偶数であり、したがって、必要とするパワーアンプの数も偶数である。
【００２２】
この発明は、このような点に着目してＤ級アンプにおける輻射を低減させるようにしたものである。以下、この発明によるパワーアンプ装置の一形態について、図１により説明する。
【００２３】
図１において、符号１０Ｌ、１０Ｒは、左および右チャンネルのＤ級パワーアンプをそれぞれ示し、左および右チャンネルのデジタルオーディオ信号ＰL、ＰRがパワーアンプ１０Ｌ、１０Ｒの入力端子ＴL、ＴRにそれぞれ供給される。
【００２４】
そして、パワーアンプ１０Ｌにおいては、入力端子ＴLに供給されたデジタルオーディオ信号ＰLがＰＷＭ変調回路１１Ｌに供給されるとともに、クロック形成回路１２から所定の周波数のクロック（キャリア信号）がＰＷＭ変調回路１１Ｌに供給され、オーディオ信号ＰLは、１対のＰＷＭ信号ＰAL、ＰBLに変換される。
【００２５】
この場合、図３に示すように、ＰＷＭ信号ＰAL、ＰBLのパルス幅は、オーディオ信号ＰLの示すレベルに対応して変化するものであるが、一方のＰＷＭ信号ＰALのパルス幅は、デジタルオーディオ信号ＰLの示すレベルの大きさとされ、ＰＷＭ信号ＰBのパルス幅は、デジタルオーディオ信号ＰLの示すレベルの２の補数の大きさとされる。また、ＰＷＭ信号ＰAL、ＰBLは、その立ち上がり時点が、ＰＷＭ信号ＰAL、ＰBLの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点はオーディオ信号ＰLの示すレベルに対応して変化するものとされる。
【００２６】
さらに、ＰＷＭ信号ＰAL、ＰBLのキャリア周波数ｆc（＝１／Ｔc）は、デジタルオーディオ信号ＰLのサンプリング周波数ｆsの例えば16倍とされ、ｆs＝48ｋHzとすれば、
ｆc＝16ｆs＝16×48ｋHz＝768ｋHz
とされる。
【００２７】
そして、このＰＷＭ変調回路１１Ｌからの一方のＰＷＭ信号ＰALがドライブ回路１３Ｌに供給されて図２Ａに示すように、信号ＰALと同レベルおよびレベル反転した１対のドライブ用のパルス電圧＋ＰAL、−ＰALが形成される。この場合、パルス電圧＋ＰALは、信号ＰALと同レベルのドライブ電圧であるから、立ち上がり時点がＰＷＭ信号ＰALの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点がオーディオ信号ＰLの示すレベルに対応して変化する。また、パルス電圧−ＰALは、信号ＰALのレベルを反転したドライブ電圧であるから、立ち上がり時点がオーディオ信号ＰLの示すレベルに対応して変化し、立ち下がり時点が１サイクル期間Ｔcの終了時点に固定される。
【００２８】
そして、これらのパルス電圧＋ＰAL、−ＰALが、１対のスイッチング素子、例えばｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ11、Ｑ12）のゲートにそれぞれ供給される。この場合、ＦＥＴ（Ｑ11、Ｑ12）はプッシュプル回路１５Ｌを構成するものであり、ＦＥＴ（Ｑ11）のドレインが電源端子ＴPWRに接続され、そのソースがＦＥＴ（Ｑ12）のドレインに接続され、このＦＥＴ（Ｑ12）のソースが接地に接続される。また、電源端子ＴPWRには、安定した直流電圧＋ＶDDが電源電圧として供給される。なお、電圧＋ＶDDは、例えば20Ｖ〜50Ｖである。
【００２９】
さらに、ＦＥＴ（Ｑ11）のソースおよびＦＥＴ（Ｑ12）のドレインが、例えばコイルおよびコンデンサにより構成されたローパスフィルタ１７Ｌを通じてスピーカ１９Ｌの一端に接続される。
【００３０】
また、ＰＷＭ変調回路１１Ｌからの他方のＰＷＭ信号ＰBLに対しても、ＰＷＭ信号ＰALに対してと同様に構成される。すなわち、ＰＷＭ信号ＰBLがドライブ回路１４Ｌに供給されて図２Ｂに示すように、信号ＰBLと同レベルおよびレベル反転した１対のドライブ用のパルス電圧＋ＰBL、−ＰBLが形成される。
【００３１】
この場合、パルス電圧＋ＰBLは、信号ＰBLと同レベルのドライブ電圧であるから、立ち上がり時点がＰＷＭ信号ＰALの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点がオーディオ信号ＰLの示すレベルに対応して変化する。また、パルス電圧−ＰBLは、信号ＰBLのレベルを反転したドライブ電圧であるから、立ち上がり時点がオーディオ信号ＰLの示すレベルに対応して変化し、立ち下がり時点が１サイクル期間Ｔcの終了時点に固定される。
【００３２】
そして、これらパルス電圧＋ＰBL、−ＰBLが、プッシュプル回路１６Ｌを構成する１対のｎチャンネルのＭＯＳ−ＦＥＴ（Ｑ13、Ｑ14）のゲートにそれぞれ供給される。また、ＦＥＴ（Ｑ13）のソースおよびＦＥＴ（Ｑ14）のドレインが、コイルおよびコンデンサを有するローパスフィルタ１８Ｌを通じてスピーカ１９Ｌの他端に接続される。
【００３３】
さらに、右チャンネルのパワーアンプ１０Ｒも左チャンネルのパワーアンプ１０Ｌと同様に構成されるもので、パワーアンプ１０Ｌの回路および信号に対応する部分には、同一符号のサフィックスＬをサフィックスＲに代えて説明は省略する。
【００３４】
ただし、この場合、右チャンネルのパワーアンプ１０Ｒにおいては、ＰＷＭ変調回路１１Ｒから出力されるＰＷＭ信号ＰAR、ＰBRは、図３Ｂにも示すように、ＰＷＭ信号ＰAL、ＰBLと同様、その立ち上がり時点が、ＰＷＭ信号ＰAR、ＰBRの１サイクル期間Ｔcの開始時点に固定され、その立ち下がり時点はオーディオ信号ＰRの示すレベルに対応して変化するものとされるが、ドライブ回路１３Ｒ、１４Ｒと、プッシュプル回路１５Ｒ、１６Ｒとの結線が、左チャンネルのパワーアンプ１０Ｌにおけるそれとは違えられる。
【００３５】
すなわち、ドライブ回路１３Ｒから出力されるドライブ用のパルス電圧＋ＰAR、−ＰARが、プッシュプル回路１６ＲのＦＥＴ（Ｑ14、Ｑ13）のゲートにそれぞれ供給され、ドライブ回路１４Ｒから出力されるドライブ用のパルス電圧＋ＰBR、−ＰBRが、プッシュプル回路１５ＲのＦＥＴ（Ｑ12、Ｑ11）のゲートにそれぞれ供給される。
【００３６】
このような構成によれば、左チャンネルのパワーアンプ１０Ｌにおいて、以下のような動作が行われる。すなわち、＋ＰAL＝“Ｈ”のときには、−ＰAL＝“Ｌ”であり、ＦＥＴ（Ｑ11）がオンになるとともに、ＦＥＴ（Ｑ12）がオフになるので、ＦＥＴ（Ｑ11、Ｑ12）の接続点の電圧ＶALは、図２Ｃに示すように、電圧＋ＶDDとなる。また、逆に、＋ＰAL＝“Ｌ”のときには、−ＰAL＝“Ｈ”であり、ＦＥＴ（Ｑ11）がオフになるとともに、ＦＥＴ（Ｑ12）がオンになるので、ＶAL＝０となる。
【００３７】
同様に、＋ＰBL＝“Ｈ”のときには、−ＰBL＝“Ｌ”であり、ＦＥＴ（Ｑ13）がオンになるとともに、ＦＥＴ（Ｑ14）がオフになるので、ＦＥＴ（Ｑ13、Ｑ14）の接続点の電圧ＶBLは、図２Ｄに示すように、電圧＋ＶDDとなる。また、逆に、＋ＰBL＝“Ｌ”のときには、−ＰBL＝“Ｈ”であり、ＦＥＴ（Ｑ13）がオフになるとともに、ＦＥＴ（Ｑ14）がオンになるので、ＶBL＝０となる。つまり、出力電圧ＶAL、ＶBLは、１サイクル期間Ｔcの開始時点ごとに立ち上がり、ＰＷＭ信号ＰAL、ＰBLに対応した時点に立ち下がる。
【００３８】
そして、ＶAL＝＋ＶDD、かつ、ＶBL＝０の期間には、図１および図２Ｅに示すように、ＦＥＴ（Ｑ11、Ｑ12）の接続点から、ローパスフィルタ１７Ｌ→スピーカ１９Ｌ→ローパスフィルタ１８Ｌのラインを通じて、ＦＥＴ（Ｑ13、Ｑ14）の接続点へと、電流ｉLが流れる。
【００３９】
また、ＶAL＝０、かつ、ＶBL＝＋ＶDDの期間には、ＦＥＴ（Ｑ13、Ｑ14）の接続点から、ローパスフィルタ１８Ｌ→スピーカ１９Ｌ→ローパスフィルタ１７Ｌのラインを通じて、ＦＥＴ（Ｑ11、Ｑ12）の接続点へと、逆向きに電流ｉLが流れる。さらに、ＶAL＝ＶBL＝＋ＶDDの期間、およびＶAL＝ＶBL＝０の期間には、電流ｉLは流れない。つまり、プッシュプル回路１５Ｌ、１６ＬがＢＴＬ回路を構成していることになる。
【００４０】
そして、電流ｉLの流れる期間は、もとのＰＷＭ信号ＰAL、ＰBLが立ち上がっている期間に対応して変化するとともに、電流ｉLがスピーカ１９Ｌを流れるとき、電流ｉLはローパスフィルタ１７Ｌ、１８Ｌにより積分されるので、結果として、スピーカ１９Ｌを流れる電流ｉLは、デジタルオーディオ信号ＰLの示すレベルに対応したアナログ電流であって電力増幅された電流となる。したがって、回路１０Ｌは、Ｄ級パワーアンプとして動作していることになり、電力増幅された出力がスピーカ１９Ｌに供給されることになる。
【００４１】
さらに、右チャンネルのパワーアンプ１０Ｒにおいても、同様の動作が行われる。しかし、右チャンネルのパワーアンプ１０Ｒにおいては、ドライブ回路１３Ｒ、１４Ｒと、プッシュプル回路１５Ｒ、１６Ｒとの結線が、左チャンネルのパワーアンプ１０Ｌにおけるそれとは違えられているので、プッシュプル回路１５５、１６の出力電圧ＶAR、ＶBRは、例えば図Ｈ、Ｉに示すように変化する。
【００４２】
すなわち、簡単のため、入力オーディオ信号ＰL、ＰRがモノラル信号であるとすれば、ドライブ回路１３Ｒ、１４Ｒから出力されるドライブ用のパルス電圧＋ＰAR、−ＰAR、＋ＰBR、−ＰBRは、図２Ｆ、Ｇに示すように、パルス電圧＋ＰAL、−ＰAL、＋ＰBL、−ＰBLと等しい波形となるる。
【００４３】
しかし、＋ＰAR＝“Ｈ”のときには、−ＰAR＝“Ｌ”であり、ＦＥＴ（Ｑ14）がオンになるとともに、ＦＥＴ（Ｑ13）がオフになるので、ＶBR＝０となる。また、逆に、＋ＰAR＝“Ｌ”のときには、−ＰAR＝“Ｈ”であり、ＦＥＴ（Ｑ14）がオフになるとともに、ＦＥＴ（Ｑ13）がオンになるので、ＶBR＝＋ＶDDとなる。
【００４４】
同様に、＋ＰBR＝“Ｈ”のときには、−ＰBR＝“Ｌ”であり、ＦＥＴ（Ｑ12）がオンになるとともに、ＦＥＴ（Ｑ11）がオフになるので、ＶBR＝０となる。また、逆に、＋ＰBR＝“Ｌ”のときには、−ＰBR＝“Ｈ”であり、ＦＥＴ（Ｑ12）がオフになるとともに、ＦＥＴ（Ｑ11）がオンになるので、ＶBR＝＋ＶDDとなる。つまり、出力電圧ＶAR、ＶBRは、ＰＷＭ信号ＰAL、ＰBLに対応した時点ごとに立ち上がり、１サイクル期間Ｔcの開始時点に立ち下がる。
【００４５】
したがって、スピーカ１９Ｒには、図２Ｊに示すように、電流ｉRが流れるとともに、電流ｉRがスピーカ１９Ｒを流れるとき、電流ｉRはローパスフィルタ１７Ｒ、１８Ｒにより積分されるので、結果として、スピーカ１９Ｒを流れる電流ｉRは、デジタルオーディオ信号ＰRの示すレベルに対応したアナログ電流であって電力増幅された電流となる。したがって、回路１０Ｒも、Ｄ級パワーアンプとして動作していることになり、電力増幅された出力がスピーカ１９Ｒに供給されることになる。
【００４６】
こうして、アンプ１０Ｌ、１０Ｒは、スイッチングにより電力増幅を行うが、図２Ｃ、ＤおよびＨ、Ｉにも示すように、１サイクル期間Ｔcの開始時点においては、出力電圧ＶAL、ＶBLの変化方向（矢印↑）と、出力電圧ＶAR、ＶBRの変化方向（矢印↓）とが逆になるので、これら出力電圧ＶAL、ＶBLの変化により生じる輻射と、出力電圧ＶAR、ＶBRの変化により生じる輻射とが打ち消し合うことになり、パワーアンプ装置全体としての輻射が低減される。
【００４７】
特に、パワーアンプ装置は、所定のケースないしキャビネットに内蔵されるので、輻射の低減の効果が大きく、カーオーディオなどのように、パワーアンプ装置に受信機と一体化されていたり、受信機に近接して配置されていても、輻射が放送の受信に与える妨害を低減することができる。
【００４８】
また、このように輻射が放送の受信に与える妨害を低減することができるので、輻射に対して受信機をシールドするための部材を削減することができ、コストを低減できる。さらに、受信機をパワーアンプ装置により近接させることができるので、省スペースとすることもできる。
【００４９】
図４は、ＰＷＭ変調回路１１Ｌ（および１１Ｒ）の具体例を示す。すなわち、入力端子ＴLのデジタルオーディオ信号ＰLが、ΔΣ変調回路１１１に供給されて可聴帯域内の量子化ノイズを抑えつつビット数を少なくしたデジタルオーディオ信号、例えば、量子化周波数（＝ｆc）が16ｆsで量子化ビット数が６ビットのデジタルオーディオ信号に変換される。
【００５０】
そして、このデジタルオーディオ信号がＲＯＭ１１２に供給されてその量子化レベルを示す並列デジタルデータとに変換されるとともに、ＲＯＭ１１３に供給されてその量子化レベルの２の補数を示す並列デジタルデータに変換され、これらデジタルデータが並列／直列シフトレジスタ１１４、１１５に供給されて直列信号、すなわち、ＰＷＭ信号ＰAL、ＰBLに変換される。
【００５１】
そして、一方のＰＷＭ信号ＰALがフリップフロップ回路１３１、１３２およびインバータ１３５により整形されてＰＷＭ波形のドライブ電圧＋ＰAL、−ＰALが出力されるとともに、他方のＰＷＭ信号ＰBLがフリップフロップ回路１３３、１３４およびインバータ１３６により整形されてＰＷＭ波形のドライブ電圧＋ＰBL、−ＰBLが出力される。
【００５２】
上述においては、パワーアンプ１０Ｌ、１０Ｒの出力段がＢＴＬ回路とされている場合であるが、シングル回路とすることもできる。図５は、そのようなパワーアンプ装置の一形態を示す。
【００５３】
すなわち、図５に示すパワーアンプ装置は、その左チャンネルのパワーアンプ１０Ｌにおいては、ＰＷＭ変調回路１１Ｌからドライブ回路１３ＬにＰＷＭ信号ＰALが供給されてドライブ用のパルス電圧＋ＰAL、−ＰALが形成され、これらパルス電圧＋ＰAL、−ＰALがプッシュプル回路１５Ｌに供給される。そして、このプッシュプル回路１５Ｌの出力端が、コンデンサ２１Ｌを通じ、さらに、ローパスフィルタ１７Ｌを通じてスピーカ１９Ｌの一端に接続されるとともに、その他端は接地される。
【００５４】
また、右チャンネルのパワーアンプ１０Ｒも左チャンネルのパワーアンプ１０Ｌと同様に構成される。ただし、この場合、図１のパワーアンプ装置と同様、パワーアンプ１０Ｒは、ＰＷＭ変調回路１１Ｒ、ドライブ回路１４Ｒおよびプッシュプル回路１６Ｒから構成され、ドライブ用のパルス電圧＋ＰBR、−ＰBRがＦＥＴ（Ｑ12、Ｑ11）に供給される。
【００５５】
したがって、このパワーアンプ装置においても、スピーカ１９Ｌにはデジタルオーディオ信号ＰLに対応した極性および大きさの電流ｉLが流れ、スピーカ１９Ｒにはデジタルオーディオ信号ＰRに対応した極性および大きさの電流ｉRが流れることになり、電力増幅が行われる。
【００５６】
そして、その場合、プッシュプル回路１５Ｌ、１５Ｒの出力電圧ＶAL、ＶARは、図２Ｃ、Ｈに示すように、１サイクル期間Ｔcの開始時点に互いに逆方向に変化するパルス電圧となるので、この開始時点に発生する輻射は打ち消し合うことになり、パワーアンプ装置全体としての輻射が低減される。
【００５７】
図６に示すパワーアンプ装置は、図５に示すパワーアンプ装置と同様、パワーアンプ１０Ｌ、１０Ｒの出力段がシングル回路とされるとともに、さらに、プッシュプル回路１５Ｌ、１５Ｒには、電源端子ＴPWR+、ＴPWR-から１対の正負の直流電圧＋ＶDD、−ＶDDが供給される場合である。したがって、図５におけるコンデンサ２１Ｌ、２１Ｒを省略することができる。
【００５８】
さらに、図１に示すパワーアンプ装置においては、図３にも示すように、ＰＷＭ信号ＰAL、ＰBL、ＰAR、ＰBRは、その立ち下がりエッジだけがデジタル信号ＰL、ＰRに対応して変化する、いわゆる片側変調方式のＰＷＭ信号であるが、ＰＷＭ信号ＰAL、ＰBL、ＰAR、ＰBRの立ち上がりエッジおよび立ち下がりエッジの両方が同時に変化する、いわゆる両側変調方式とすることもできる。
【００５９】
図７は、その両側変調方式とした場合のドライブパルス電圧＋ＰAL〜−ＰBL、＋ＰAR〜−ＰBR、出力電圧ＶAL、ＶBL、ＶAR、ＶBR、出力電流ｉL、ｉRの波形を示す。なお、図７は、入力されたデジタルオーディオ信号ＰL、ＰRがモノラル信号の場合である。そして、この場合には、ドライブ用のパルス電圧＋ＰAL〜−ＰBL、＋ＰAR〜−ＰBRおよび出力電圧ＶAL、ＶBL、ＶAR、ＶBRは、各サイクル期間Ｔcの中央の時点を中心にして立ち上がりエッジおよび立ち下がりエッジの位置が変化する。したがって、この両側変調方式の場合も、電力増幅された出力をスピーカに供給することができる。
【００６０】
なお、上述においては、入力信号ＰL、ＰRがデジタルオーディオ信号の場合であるが、アナログオーディオ信号であってもよい。また、ＰＷＭ信号ＰAL、ＰBL、ＰAR、ＰBRはＰＮＭ信号などとすることもできる。さらに、ＰＷＭ変調回路１１Ｌおよびドライブ回路１３Ｌ、１４Ｌを一体化し、ＰＷＭ変調回路１１Ｒおよびドライブ回路１３Ｒ、１４Ｒを一体化することもできる。
【００６１】
また、上述においては、パワーアンプ１０Ｌ、１０Ｒがオーディオ用のアンプの場合であるが、モータなどの電力機器をドライブするためのアンプとして使用することもできる。また、スピーカ１９Ｌ、１９Ｒに代えて任意の負荷を接続すれば、その負荷に動作電圧を供給することができるとともに、入力信号ＰL、ＰRを変更することにより負荷に供給される電圧の大きさを変更することができ、したがって、可変電源回路として使用することもできる。
【００６２】
〔この明細書で使用している略語の一覧〕
ＢＴＬ：Bridged-Tied Load
Ｄ／Ａ：Digital to Analog
ＭＯＳ−ＦＥＴ：Metal Oxide Semiconductor type ＦＥＴ
ＦＥＴ：Field Effect Transistor
ＰＮＭ：Pulse Number Modulation
ＰＷＭ：Pulse Width Modulation
【００６３】
【発明の効果】
この発明によれば、一方のチャンネルのパワーアンプにおいて生じる輻射と、他方のチャンネルのパワーアンプにおいて生じる輻射とが打ち消し合うので、パワーアンプ装置全体としての輻射を低減することができる。したがって、カーオーディオなどのように、パワーアンプ装置が受信機に一体化されていたり、受信機に近接して配置されていても、輻射が放送の受信に与える妨害を低減することができる。
【００６４】
また、このことから、輻射に対して受信機をシールドするための部材を削減することができ、コストを低減することができる。さらに、受信機をパワーアンプ装置により近接させることができるので、省スペースとすることもできる。
【図面の簡単な説明】
【図１】この発明の一形態を示す系統図である。
【図２】図１の回路を説明するための波形図である。
【図３】図１の回路を説明するための波形図である。
【図４】図１の回路の一部の一形態を示す系統図である。
【図５】この発明の他の形態を示す系統図である。
【図６】この発明の他の形態を示す系統図である。
【図７】この発明を説明するための波形図である。
【図８】この発明を説明するための系統図である。
【図９】図８の回路を説明するための波形図である。
【図１０】図８の回路を説明するための波形図である。
【符号の説明】
１０Ｌおよび１０Ｒ…パワーアンプ、１１Ｌおよび１１Ｒ…ＰＷＭ変調回路、１２…クロック形成回路、１３Ｌ、１３Ｒ、１４Ｌおよび１４Ｒ…ドライブ回路、１５Ｌ、１５Ｒ、１６Ｌおよび１６Ｒ…プッシュプル回路、１７Ｌ、１７Ｒ、１８Ｌおよび１８Ｒ…ローパスフィルタ、１９Ｌおよび１９Ｒ…スピーカ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a power amplifier device.
[0002]
[Prior art]
There is a so-called class D amplifier as a power amplifier for audio. This class D amplifier performs power amplification by switching, and is configured as shown in FIG. 8, for example.
[0003]
That is, the digital audio signal Pin is supplied to the PWM modulation circuit 11 through the input terminal Tin, and a clock having a predetermined frequency is supplied from the clock formation circuit 12 to the PWM modulation circuit 11, and the audio signal Pin is a pair of PWM signals. Converted to signals PA and PB.
[0004]
In this case, as shown in FIG. 10, the pulse widths of the PWM signals PA and PB change corresponding to the level indicated by the digital audio signal Pin (the instantaneous level when the signal Pin is D / A converted; the same applies hereinafter). However, the pulse width of one PWM signal PA is set to the level indicated by the digital audio signal Pin, and the pulse width of the other PWM signal PB is set to a two's complement level corresponding to the level indicated by the digital audio signal Pin. It is assumed. In addition, the rise time of the PWM signals PA and PB is fixed at the start time of one cycle period Tc of the PWM signals PA and PB, and the fall time changes corresponding to the level indicated by the audio signal Pin. Is done.
[0005]
Furthermore, the carrier frequency fc (= 1 / Tc) of the PWM signals PA and PB is, for example, 16 times the sampling frequency fs of the digital audio signal Pin, and fs = 48 kHz.
fc = 16fs = 16 × 48kHz = 768kHz
It is said.
[0006]
Then, one PWM signal PA from the PWM modulation circuit 11 is supplied to the drive circuit 13, and as shown in FIG. 9A, a pair of drive pulse voltages + PA, -PA having the same level and level inversion as the signal PA. These pulse voltages + PA, -PA are supplied to the gates of a pair of switching elements, for example, n-channel MOS-FETs (Q11, Q12).
[0007]
In this case, the FETs (Q11, Q12) constitute the push-pull circuit 15, the drain of the FET (Q11) is connected to the power supply terminal TPWR, and the source is connected to the drain of the FET (Q12). The source of (Q12) is connected to ground. A stable DC voltage + VDD is supplied to the power supply terminal TPWR as a power supply voltage. The voltage + VDD is 20 V to 50 V, for example.
[0008]
The source of the FET (Q11) and the drain of the FET (Q12) are connected to one end of the speaker 19 through a low-pass filter 17 having a coil and a capacitor.
[0009]
Further, the other PWM signal PB from the PWM modulation circuit 11 is configured in the same manner as the PWM signal PA. That is, the PWM signal PB is supplied to the drive circuit 14, and as shown in FIG. 9B, a pair of drive pulse voltages + PB and -PB having the same level and level inversion as the signal PB are formed, and these pulse voltages + PB, -PB is supplied to the gates of a pair of n-channel MOS-FETs (Q13, Q14) constituting the push-pull circuit 16, respectively.
[0010]
The source of the FET (Q13) and the drain of the FET (Q14) are connected to the other end of the speaker 19 through a low-pass filter 18 having a coil and a capacitor.
[0011]
Therefore, when + PA = “H”, −PA = “L”, and the FET (Q11) is turned on and the FET (Q12) is turned off. Therefore, the voltage at the connection point of the FETs (Q11, Q12) As shown in FIG. 9C, VA becomes a voltage + VDD. Conversely, when + PA = “L”, −PA = “H”, FET (Q11) is turned off, and FET (Q12) is turned on, so VA = 0.
[0012]
Similarly, when + PB = “H”, −PB = “L”, the FET (Q13) is turned on, and the FET (Q14) is turned off, so that the connection point of the FET (Q13, Q14) is The voltage VB becomes a voltage + VDD as shown in FIG. 9D. Conversely, when + PB = “L”, −PB = “H”, the FET (Q13) is turned off, and the FET (Q14) is turned on, so that VB = 0.
[0013]
Then, during the period of VA = + VDD and VB = 0, as shown in FIGS. 8 and 9E, from the connection point of the FETs (Q11, Q12), through the line of the low pass filter 17 → the speaker 19 → the low pass filter 18. The current i flows to the connection point of the FETs (Q13, Q14).
[0014]
Further, during the period of VA = 0 and VB = + VDD, the connection point of the FET (Q11, Q12) from the connection point of the FET (Q13, Q14) through the line of the low pass filter 18 → speaker 19 → low pass filter 17 The current i flows in the opposite direction. Further, the current i does not flow during the period of VA = VB = + VDD and the period of VA = VB = 0. That is, the push-pull circuits 15 and 16 constitute a BTL circuit.
[0015]
The period in which the current i flows changes corresponding to the period in which the original PWM signals PA and PB are rising, and when the current i flows through the speaker 19, the current i is integrated by the low-pass filters 17 and 18. Therefore, as a result, the current i flowing through the speaker 19 is an analog current corresponding to the level indicated by the digital audio signal Pin and a power-amplified current. That is, the power-amplified output is supplied to the speaker 19.
[0016]
Thus, the circuit of FIG. 8 operates as a power amplifier. At this time, the FETs (Q11 to Q14) perform power amplification by switching the power supply voltage + VDD in response to the input digital audio signal Pin. And high output can be obtained.
[0017]
[Problems to be solved by the invention]
Incidentally, as shown in FIGS. 9C and 9D, since the power supply voltage + VDD is switched at high speed to form the output voltages VA and VB, the rising edges of the output voltages VA and VB (↑ marks in FIGS. 9C and D) Will cause radiation. In addition, since the power supply voltage + VDD is a high voltage of 20 V to 50 V, for example, at the time of switching, the radiation is considerably large. The carrier frequency fc of the PWM signals PA and PB is, for example, 768 kHz as described above, and this is included in the broadcast band of medium wave broadcasting.
[0018]
For this reason, if a class D power amplifier as described above is integrated with a receiver, such as a car audio, or placed close to the receiver, radiation due to rising edges of the output voltages VA and VB. However, it interferes with the reception of the broadcast. Further, the rising edges of the output voltages VA and VB are steep and contain a lot of harmonic components, and the harmonic components are also radiated, which may interfere with reception by an FM receiver or a television receiver.
[0019]
The present invention intends to provide a power amplifier device in which such radiation is reduced.
[0020]
[Means for Solving the Problems]
In this invention,
Having first and second power amplifiers;
Each of these first and second power amplifiers is
A first pulse modulation circuit that converts an input signal into a first pulse modulation signal indicating the quantization level and outputs the first pulse modulation signal;
A second pulse modulation circuit that converts the input signal into a second pulse modulation signal indicating a two's complement of the quantization level and outputs the second pulse modulation signal;
A first and a second push-pull circuit configured by push-pull connection of a pair of switching elements;
A drive for converting the first pulse modulation signal output from the first pulse modulation circuit into a pair of drive pulses having opposite levels and supplying the drive pulse to the pair of switching elements of the first push-pull circuit. Circuit,
A drive for converting the second pulse modulation signal output from the second pulse modulation circuit into a pair of drive pulses having opposite levels and supplying the drive pulse to the pair of switching elements of the second push-pull circuit Circuit and
Have
In each of the first and second power amplifiers, a load is connected between the output terminal of the first push-pull circuit and the output terminal of the second push-pull circuit,
The first and second in the first power amplifier Output voltage of push-pull circuit Rises to the beginning of its one cycle period polarity And
The first and second in the second power amplifier Output voltage of push-pull circuit Is the one cycle period start Fall to the moment polarity Is
Power amplifier device
It is what.
Therefore, the radiation generated in the first power amplifier and the radiation generated in the second power amplifier cancel each other, and the overall radiation is reduced.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
By the way, in the general two-channel stereo, the left channel and the right channel are paired. In a multi-channel stereo that can form a surround sound field, the left channel and the right channel are paired in the front and rear channels. That is, many audio devices have an even number of channels, and therefore the number of power amplifiers required is an even number.
[0022]
The present invention pays attention to such points to reduce the radiation in the class D amplifier. An embodiment of a power amplifier device according to the present invention will be described below with reference to FIG.
[0023]
In FIG. 1, reference numerals 10L and 10R denote left and right channel class D power amplifiers, respectively, and left and right channel digital audio signals PL and PR are supplied to input terminals TL and TR of the power amplifiers 10L and 10R, respectively. The
[0024]
In the power amplifier 10L, the digital audio signal PL supplied to the input terminal TL is supplied to the PWM modulation circuit 11L, and a clock (carrier signal) having a predetermined frequency is supplied from the clock forming circuit 12 to the PWM modulation circuit 11L. The supplied audio signal PL is converted into a pair of PWM signals PAL and PBL.
[0025]
In this case, as shown in FIG. 3, the pulse widths of the PWM signals PAL and PBL change corresponding to the level indicated by the audio signal PL, but the pulse width of one PWM signal PAL is the digital audio signal. The level of the level indicated by PL is set, and the pulse width of the PWM signal PB is set to a two's complement size of the level indicated by the digital audio signal PL. Further, the rising points of the PWM signals PAL and PBL are fixed at the start point of one cycle period Tc of the PWM signals PAL and PBL, and the falling point changes corresponding to the level indicated by the audio signal PL. Is done.
[0026]
Furthermore, the carrier frequency fc (= 1 / Tc) of the PWM signals PAL and PBL is, for example, 16 times the sampling frequency fs of the digital audio signal PL, and fs = 48 kHz.
fc = 16fs = 16 × 48kHz = 768kHz
It is said.
[0027]
Then, one PWM signal PAL from the PWM modulation circuit 11L is supplied to the drive circuit 13L, and as shown in FIG. 2A, a pair of drive pulse voltages + PAL, −PAL which are the same level and level inverted as the signal PAL. Is formed. In this case, since the pulse voltage + PAL is the drive voltage at the same level as the signal PAL, the rising point is fixed at the start point of one cycle period Tc of the PWM signal PAL, and the falling point is at the level indicated by the audio signal PL. Correspondingly changes. Further, since the pulse voltage -PAL is a drive voltage obtained by inverting the level of the signal PAL, the rising time changes corresponding to the level indicated by the audio signal PL, and the falling time is fixed at the end of the one cycle period Tc. Is done.
[0028]
These pulse voltages + PAL and -PAL are supplied to the gates of a pair of switching elements, for example, n-channel MOS-FETs (Q11 and Q12). In this case, the FETs (Q11, Q12) constitute the push-pull circuit 15L, the drain of the FET (Q11) is connected to the power supply terminal TPWR, and the source is connected to the drain of the FET (Q12). The source of (Q12) is connected to ground. A stable DC voltage + VDD is supplied to the power supply terminal TPWR as a power supply voltage. The voltage + VDD is 20 V to 50 V, for example.
[0029]
Further, the source of the FET (Q11) and the drain of the FET (Q12) are connected to one end of the speaker 19L through a low-pass filter 17L configured by, for example, a coil and a capacitor.
[0030]
The other PWM signal PBL from the PWM modulation circuit 11L is configured in the same manner as the PWM signal PAL. That is, the PWM signal PBL is supplied to the drive circuit 14L, and as shown in FIG. 2B, a pair of drive pulse voltages + PBL and -PBL which are the same level and level inverted as the signal PBL are formed.
[0031]
In this case, since the pulse voltage + PBL is the drive voltage at the same level as the signal PBL, the rising point is fixed at the start point of one cycle period Tc of the PWM signal PAL, and the falling point is at the level indicated by the audio signal PL. Correspondingly changes. Further, since the pulse voltage -PBL is a drive voltage obtained by inverting the level of the signal PBL, the rising time changes corresponding to the level indicated by the audio signal PL, and the falling time is fixed at the end of the one cycle period Tc. Is done.
[0032]
These pulse voltages + PBL, -PBL are supplied to the gates of a pair of n-channel MOS-FETs (Q13, Q14) constituting the push-pull circuit 16L. The source of the FET (Q13) and the drain of the FET (Q14) are connected to the other end of the speaker 19L through a low-pass filter 18L having a coil and a capacitor.
[0033]
Further, the right-channel power amplifier 10R is configured in the same manner as the left-channel power amplifier 10L. In the parts corresponding to the circuits and signals of the power amplifier 10L, the suffix L is replaced with the suffix R. Is omitted.
[0034]
However, in this case, in the right channel power amplifier 10R, the PWM signals PAR and PBR output from the PWM modulation circuit 11R have their rising points as shown in FIG. 3B, as in the PWM signals PAL and PBL. The PWM signals PAR and PBR are fixed at the start point of one cycle period Tc, and the falling point changes according to the level indicated by the audio signal PR. The drive circuits 13R and 14R and the push-pull circuit The connection with 15R and 16R is different from that in the power amplifier 10L of the left channel.
[0035]
That is, the drive pulse voltages + PAR and -PAR output from the drive circuit 13R are respectively supplied to the gates of the FETs (Q14 and Q13) of the push-pull circuit 16R, and the drive pulse voltages output from the drive circuit 14R. + PBR and -PBR are supplied to the gates of the FETs (Q12, Q11) of the push-pull circuit 15R, respectively.
[0036]
According to such a configuration, the following operation is performed in the left channel power amplifier 10L. That is, when + PAL = “H”, −PAL = “L”, and the FET (Q11) is turned on and the FET (Q12) is turned off. Therefore, the voltage at the connection point of the FETs (Q11, Q12) As shown in FIG. 2C, VAL becomes a voltage + VDD. On the other hand, when + PAL = “L”, −PAL = “H”, the FET (Q11) is turned off, and the FET (Q12) is turned on, so that VAL = 0.
[0037]
Similarly, when + PBL = “H”, −PBL = “L”, the FET (Q13) is turned on, and the FET (Q14) is turned off, so that the connection point of the FET (Q13, Q14) is The voltage VBL becomes the voltage + VDD as shown in FIG. 2D. Conversely, when + PBL = “L”, −PBL = “H”, the FET (Q13) is turned off, and the FET (Q14) is turned on, so that VBL = 0. That is, the output voltages VAL and VBL rise at every start time of one cycle period Tc, and fall at the time corresponding to the PWM signals PAL and PBL.
[0038]
Then, during the period of VAL = + VDD and VBL = 0, as shown in FIGS. 1 and 2E, from the connection point of the FETs (Q11, Q12), through the line of the low-pass filter 17L → speaker 19L → low-pass filter 18L. The current iL flows to the connection point of the FETs (Q13, Q14).
[0039]
Further, during the period of VAL = 0 and VBL = + VDD, the connection point of the FET (Q11, Q12) from the connection point of the FET (Q13, Q14) through the line of the low pass filter 18L → the speaker 19L → the low pass filter 17L. The current iL flows in the opposite direction. Further, the current iL does not flow during the period of VAL = VBL = + VDD and the period of VAL = VBL = 0. That is, the push-pull circuits 15L and 16L constitute a BTL circuit.
[0040]
The period during which the current iL flows changes corresponding to the period during which the original PWM signals PAL and PBL are rising, and when the current iL flows through the speaker 19L, the current iL is integrated by the low-pass filters 17L and 18L. Therefore, as a result, the current iL flowing through the speaker 19L is an analog current corresponding to the level indicated by the digital audio signal PL and is a power-amplified current. Therefore, the circuit 10L operates as a class D power amplifier, and the power-amplified output is supplied to the speaker 19L.
[0041]
Further, the same operation is performed also in the right channel power amplifier 10R. However, in the right-channel power amplifier 10R, the connection between the drive circuits 13R and 14R and the push-pull circuits 15R and 16R is different from that in the left-channel power amplifier 10L. Output voltages VAR and VBR change as shown in FIGS.
[0042]
That is, for the sake of simplicity, if the input audio signals PL and PR are monaural signals, the drive pulse voltages + PAR, -PAR, + PBR, and -PBR output from the drive circuits 13R and 14R are shown in FIGS. As shown in FIG. 4, the waveform is equal to the pulse voltage + PAL, -PAL, + PBL, -PBL.
[0043]
However, when + PAR = “H”, −PAR = “L”, the FET (Q14) is turned on, and the FET (Q13) is turned off, so that VBR = 0. Conversely, when + PAR = “L”, −PAR = “H”, FET (Q14) is turned off, and FET (Q13) is turned on, so that VBR = + VDD.
[0044]
Similarly, when + PBR = “H”, −PBR = “L”, the FET (Q12) is turned on, and the FET (Q11) is turned off, so that VBR = 0. Conversely, when + PBR = “L”, −PBR = “H”, the FET (Q12) is turned off, and the FET (Q11) is turned on, so that VBR = + VDD. That is, the output voltages VAR and VBR rise at every time corresponding to the PWM signals PAL and PBL, and fall at the start time of one cycle period Tc.
[0045]
Therefore, as shown in FIG. 2J, the current iR flows through the speaker 19R, and when the current iR flows through the speaker 19R, the current iR is integrated by the low-pass filters 17R and 18R, and as a result, flows through the speaker 19R. The current iR is an analog current corresponding to the level indicated by the digital audio signal PR and is a power-amplified current. Therefore, the circuit 10R is also operating as a class D power amplifier, and the power-amplified output is supplied to the speaker 19R.
[0046]
Thus, the amplifiers 10L and 10R amplify the power by switching. As shown in FIGS. 2C, 2D, 2H, and 1I, the change directions (arrows) of the output voltages VAL and VBL at the start of the one cycle period Tc are also shown. ↑) and the change direction (arrow ↓) of the output voltages VAR and VBR are reversed, so that the radiation caused by the changes in the output voltages VAL and VBL cancels the radiation caused by the changes in the output voltages VAR and VBR. As a result, the radiation of the entire power amplifier device is reduced.
[0047]
In particular, since the power amplifier device is built in a predetermined case or cabinet, the effect of reducing radiation is great, and the power amplifier device is integrated with the receiver or close to the receiver, such as car audio. Even if they are arranged in the same manner, it is possible to reduce the interference of radiation on broadcast reception.
[0048]
In addition, since the interference of radiation on the reception of the broadcast can be reduced in this way, members for shielding the receiver against the radiation can be reduced, and the cost can be reduced. Furthermore, since the receiver can be brought closer to the power amplifier device, space can be saved.
[0049]
FIG. 4 shows a specific example of the PWM modulation circuit 11L (and 11R). That is, the digital audio signal PL at the input terminal TL is supplied to the ΔΣ modulation circuit 111 to suppress the quantization noise in the audible band and reduce the number of bits, for example, the quantization frequency (= fc) is 16 fs. Is converted into a digital audio signal having a quantization bit number of 6 bits.
[0050]
The digital audio signal is supplied to the ROM 112 and converted into parallel digital data indicating the quantization level. The digital audio signal is supplied to the ROM 113 and converted into parallel digital data indicating the two's complement of the quantization level. These digital data are supplied to parallel / serial shift registers 114 and 115 and converted into serial signals, that is, PWM signals PAL and PBL.
[0051]
Then, one PWM signal PAL is shaped by flip-flop circuits 131 and 132 and inverter 135 to output PWM waveform drive voltages + PAL and −PAL, and the other PWM signal PBL is flip-flop circuits 133 and 134 and inverter. The PWM waveform drive voltages + PBL and -PBL are output after being shaped by 136.
[0052]
In the above description, the output stage of the power amplifiers 10L and 10R is a BTL circuit, but it may be a single circuit. FIG. 5 shows an embodiment of such a power amplifier device.
[0053]
That is, in the power amplifier device 10L shown in FIG. 5, in the left channel power amplifier 10L, the PWM signal PAL is supplied from the PWM modulation circuit 11L to the drive circuit 13L to form the drive pulse voltages + PAL and -PAL. These pulse voltages + PAL and -PAL are supplied to the push-pull circuit 15L. The output end of the push-pull circuit 15L is connected to one end of the speaker 19L through the capacitor 21L and further through the low-pass filter 17L, and the other end is grounded.
[0054]
The right-channel power amplifier 10R is configured in the same manner as the left-channel power amplifier 10L. However, in this case, similarly to the power amplifier device of FIG. 1, the power amplifier 10R is composed of a PWM modulation circuit 11R, a drive circuit 14R, and a push-pull circuit 16R, and the drive pulse voltages + PBR, -PBR are FETs (Q12, Q11).
[0055]
Accordingly, also in this power amplifier device, a current iL having a polarity and a magnitude corresponding to the digital audio signal PL flows through the speaker 19L, and a current iR having a polarity and a magnitude corresponding to the digital audio signal PR flows through the speaker 19R. As a result, power amplification is performed.
[0056]
In this case, the output voltages VAL and VAR of the push-pull circuits 15L and 15R become pulse voltages that change in opposite directions at the start of one cycle period Tc, as shown in FIGS. The radiation generated at the time point cancels out, and the radiation of the entire power amplifier device is reduced.
[0057]
In the power amplifier device shown in FIG. 6, the output stage of the power amplifiers 10L and 10R is a single circuit as in the power amplifier device shown in FIG. When Further, the push-pull circuits 15L and 15R are supplied with a pair of positive and negative DC voltages + VDD and -VDD from the power supply terminals TPWR + and TPWR-. Therefore, the capacitors 21L and 21R in FIG. 5 can be omitted.
[0058]
Further, in the power amplifier device shown in FIG. 1, as shown in FIG. 3, the PWM signals PAL, PBL, PAR, and PBR are so-called so that only their falling edges change corresponding to the digital signals PL and PR. Although the PWM signal is a one-side modulation method, a so-called double-side modulation method in which both rising edges and falling edges of the PWM signals PAL, PBL, PAR, and PBR change simultaneously can be used.
[0059]
FIG. 7 shows waveforms of drive pulse voltages + PAL to -PBL, + PAR to -PBR, output voltages VAL, VBL, VAR, VBR, and output currents iL and iR when the both-side modulation method is used. FIG. 7 shows a case where the input digital audio signals PL and PR are monaural signals. In this case, the drive pulse voltages + PAL to -PBL, + PAR to -PBR and the output voltages VAL, VBL, VAR, and VBR have rising edges and falling edges centering on the central point of each cycle period Tc. The position of the edge changes. Therefore, also in the case of this double-side modulation method, the power-amplified output can be supplied to the speaker.
[0060]
In the above description, the input signals PL and PR are digital audio signals, but may be analog audio signals. Further, the PWM signals PAL, PBL, PAR, and PBR can be PNM signals. Furthermore, the PWM modulation circuit 11L and the drive circuits 13L and 14L can be integrated, and the PWM modulation circuit 11R and the drive circuits 13R and 14R can be integrated.
[0061]
In the above description, the power amplifiers 10L and 10R are audio amplifiers, but they can also be used as amplifiers for driving power devices such as motors. Further, if an arbitrary load is connected instead of the speakers 19L and 19R, an operating voltage can be supplied to the load, and the magnitude of the voltage supplied to the load can be increased by changing the input signals PL and PR. Therefore, it can be used as a variable power supply circuit.
[0062]
[List of abbreviations used in this specification]
BTL: Bridged-Tied Load
D / A: Digital to Analog
MOS-FET: Metal Oxide Semiconductor type FET
FET: Field Effect Transistor
PNM: Pulse Number Modulation
PWM: Pulse Width Modulation
[0063]
【The invention's effect】
According to the present invention, the radiation generated in the power amplifier of one channel cancels out the radiation generated in the power amplifier of the other channel, so that the radiation of the entire power amplifier device can be reduced. Therefore, even if the power amplifier device is integrated with the receiver or arranged close to the receiver, such as car audio, it is possible to reduce the interference of radiation on the reception of the broadcast.
[0064]
Moreover, from this, the member for shielding a receiver with respect to radiation can be reduced, and cost can be reduced. Furthermore, since the receiver can be brought closer to the power amplifier device, space can be saved.
[Brief description of the drawings]
FIG. 1 is a system diagram showing an embodiment of the present invention.
FIG. 2 is a waveform diagram for explaining the circuit of FIG. 1;
FIG. 3 is a waveform diagram for explaining the circuit of FIG. 1;
4 is a system diagram showing one form of a part of the circuit of FIG. 1. FIG.
FIG. 5 is a system diagram showing another embodiment of the present invention.
FIG. 6 is a system diagram showing another embodiment of the present invention.
FIG. 7 is a waveform diagram for explaining the present invention.
FIG. 8 is a system diagram for explaining the present invention.
FIG. 9 is a waveform diagram for explaining the circuit of FIG. 8;
10 is a waveform diagram for explaining the circuit of FIG. 8;
[Explanation of symbols]
10L and 10R ... power amplifier, 11L and 11R ... PWM modulation circuit, 12 ... clock forming circuit, 13L, 13R, 14L and 14R ... drive circuit, 15L, 15R, 16L and 16R ... push-pull circuit, 17L, 17R, 18L and 18R: Low-pass filter, 19L and 19R: Speaker

Claims

Having first and second power amplifiers;
Each of these first and second power amplifiers is
A first pulse modulation circuit that converts an input signal into a first pulse modulation signal indicating the quantization level and outputs the first pulse modulation signal;
A second pulse modulation circuit that converts the input signal into a second pulse modulation signal indicating a two's complement of the quantization level and outputs the second pulse modulation signal;
A first and a second push-pull circuit configured by push-pull connection of a pair of switching elements;
A drive for converting the first pulse modulation signal output from the first pulse modulation circuit into a pair of drive pulses having opposite levels and supplying the drive pulse to the pair of switching elements of the first push-pull circuit. Circuit,
A drive for converting the second pulse modulation signal output from the second pulse modulation circuit into a pair of drive pulses having opposite levels and supplying the drive pulse to the pair of switching elements of the second push-pull circuit Circuit and
In each of the first and second power amplifiers, a load is connected between the output terminal of the first push-pull circuit and the output terminal of the second push-pull circuit,
The output voltages of the first and second push-pull circuits in the first power amplifier have a polarity that rises at the start of the one cycle period,
The power amplifier device in which the output voltages of the first and second push-pull circuits in the second power amplifier have a polarity that falls at the start time of the one cycle period.

Having first and second power amplifiers;
Each of these first and second power amplifiers is
A pulse modulation circuit that converts an input signal into a pulse modulation signal and outputs the pulse signal;
A push-pull circuit in which a pair of switching elements are push-pull connected;
A drive circuit that converts the pulse modulation signal output from the pulse modulation circuit into a pair of drive pulses at opposite levels and supplies the pair of drive pulses to the pair of switching elements of the push-pull circuit;
The output voltage of the push-pull circuit in the first power amplifier has a polarity that rises at the start of its one cycle period,
The power amplifier device in which the output voltage of the push-pull circuit in the second power amplifier has a polarity that falls at the start of the one cycle period.

In the power amplifier device according to claim 1 or 2,
A power amplifier device in which the pulse modulation signal is a PWM signal.

Having first and second power amplifiers;
Each of these first and second power amplifiers is
A first PWM modulation circuit that converts an input signal into a first PWM signal indicating the quantization level and outputs the first PWM signal;
A second PWM modulation circuit that converts the input signal into a second PWM signal that indicates a two's complement of the quantization level and outputs the second PWM signal;
A first and a second push-pull circuit configured by push-pull connection of a pair of switching elements;
A drive circuit for converting the first PWM signal output from the first PWM modulation circuit into a pair of drive pulses having mutually opposite levels and supplying the pair of switching pulses to the pair of switching elements of the first push-pull circuit When,
A drive circuit that converts the second PWM signal output from the second PWM modulation circuit into a pair of drive pulses having opposite levels and supplies the drive pulses to the pair of switching elements of the second push-pull circuit. And
In each of the first and second power amplifiers, a load is connected between the output terminal of the first push-pull circuit and the output terminal of the second push-pull circuit,
The rise and fall of the output voltage of the first and second push-pull circuits in the first power amplifier, and the rise and fall of the output voltage of the first and second push-pull circuits in the second power amplifier A power amplifier device in which the positional relationship with the falling edge is reversed.