JP4707801B2 - 静電破壊保護回路のシミュレーション方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は静電破壊保護回路のシミュレーション方法に関するものであり、特に、半導体メモリ素子や半導体論理回路素子を静電破壊(ESD:Electrostatic Discharge)から保護するための保護回路のESD耐性を回路シミュレータを用いてシミュレーションする際の、等価回路構成に特徴のある静電破壊保護回路のシミュレーション方法に関するものである。
【0002】
【従来の技術】
近年の半導体集積回路装置を構成する半導体デバイスの微細化に伴って、外部の摩擦等で発生する静電気を無視することができなくなるとともに、静電破壊保護素子(ESD保護素子)の面積も縮小し、ESD耐性の確保が困難になりつつあるので、ESD保護回路の高性能化が求められている。
【0003】
しかし、ESD保護回路を設計しても、プロセス条件の変更があった場合、再度ESD耐性の測定及びESD保護回路の設計をやり直すという手順は半導体集積回路装置開発の所要時間(TAT:Turn Around Time)の大きなロスになるので、このESD耐性をシミュレーションによって予め評価することは重要となる。また、この様なESD耐性は、配線抵抗やレイアウトに依存することが分かっているので、ESD耐性を向上する場合には、プロセスの変更よりも設計段階でのレイアウト変更が現実的である。
【0004】
なお、静電放電による破壊現象はいくつかのモデルに分類され、人体帯電モデル(HBM)、機械モデル(MM)、デバイス帯電モデル(CDM)、パッケージ帯電モデル(CPM)等のモデルがあり、ESD保護素子を構成するMOSFET(金属−絶縁体−半導体電界効果トランジスタ)、即ち、IGFET(絶縁ゲート型電界効果トランジスタ)の応答特性はスナップバック特性と呼ばれる特性によって決定されることになる。
【0005】
この場合、ESD耐性の良非は、概ねスナップバック特性に依存し、スナップバック特性における傾斜角度が大きく、且つ、スナップバック電圧Vsbが低いほどESD耐性が高いことになる。これは、ESD素子にサージ印加によって同じ電流が流れても電力としては小さくなり、電力による発熱量が少なくなるので熱的な破壊耐性が大きくなるためである(必要ならば、電子情報通信学会,信学技報,VLD98−95,ED98−120,SDM98−156,ICD98−226,pp.67−72,1998−10参照)。
【0006】
従来、この様なESD耐性をシミュレーションする場合、例えば、ゲート幅が数100μmのMOSFET等で構成されているESD保護回路の一部をFLAPS等のデバイスシミュレータを用いてデバイスシミュレーションを行うか、ESD保護回路のレイアウト図と断面構造図の構造データから等価回路を作成して回路シミュレーションすることによって、蓄積されるエネルギーを求めてESD耐性を評価していた。
【0007】
この内、前者のデバイスシミュレーションを用いた手法の場合には、解析できるトランジスタの個数に制限があるとともに、計算に多くの時間を要するという欠点がある。
【0008】
一方、後者の回路シミュレーションを用いた手法の場合には、レイアウトデータを取り入れることが可能で、計算時間が数分と短いというメリットがある。
また、MOSFETが規則正しく並んでいるレイアウトで且つバルクの場合に対しては本計算手法がそのまま適応できる。
なお、不規則なレイアウトやSOI(Silicon on Insulator)素子の場合に対しては等価回路モデルの検討を要する。
【0009】
ここで、図20を用いて、従来の回路シミュレータSPICEを用いたESD保護素子のシミュレーション方法の一例を説明する(必要ならば、Charvaka Duvvury et.al.,IRPS,pp.318−326,1996参照)。
図20(a)参照
図20(a)は、従来のESD保護回路を構成する一個のMOSFETの等価回路を示す図であり、ESD保護素子全体をMOSFET、ラテラルバイポーラトランジスタ、基板抵抗Rsub 、電流電源Igen で置き換えている。
この場合のESD保護素子の動作は、MOSFETのソースSに電圧0V、ゲートGに電圧がかけられていて、ドレインDに電圧をかけるとドレインDから基板にインパクトイオン化電流Igen が流れ、このインパクトイオン化電流Igen を電流電源として表している。
なお、図におけるIdsはゲート下を流れる電流、Id はドレイン電流、IS はソース電流、Isub は基板電流、Ic はコレクタ電流、Ib はベース電流、Ie はエミッタ電流、Vb はベース電圧を表し、また、図示を省略するものの、ドレインDはPad(パッド)に接続し、このPadは人や機械等の静電気源を表す。
【0010】
ここで、静電電圧、したがって、ドレイン電圧を印加した場合、ソースSからドレインDに向かって流れる電子がドレインDと基板との界面に拡がる空乏層における強電界によってイオンインパクト化されてアバランシェを起こし、等価的にコレクタとして作用するドレインDから等価的にベースとして作用する基板に向かってインパクトイオン化電流Igen が流れる。
なお、バイポーラトランジスタがターン・オンしない状態においては、Igen =Isub となる。
【0011】
このドレイン電圧を上げていくと、Igen (=Isub )が基板抵抗Rsub に流れることによって電圧降下Vb を生じ、この電圧降下Vb によって等価的にベースとなる基板と、等価的にエミッタとなるソースSとの間の接合が順バイアスされることによってバイポーラトランジスタがターン・オンし、エミッタから電子がベースに注入され、一部がコレクタに流れ込んでコレクタ電流Ic となる。
この場合の寄生バイポーラトランジスタの効率は、エミッタ注入効率γと、MOSFETの実効チャネル長Leff に依存する到達率αT に依存する。
【0012】
図20(b)参照
図20(b)は、この様なESD保護素子のID −VD 特性を示したもので、さらにドレインDに印加される静電電圧が上昇すると、ゲート電圧Vg に依存するものの、ドレイン電圧VD は減少して、ID −VD 特性においてスナップバック特性が現れることが示される。
【0013】
【発明が解決しようとする課題】
しかし、Charvaka等による従来の回路シミュレーションの手法においては、電流電源をイオンインパクト化によるインパクトイオン化電流Igen しか考慮していないので、ESD耐圧を多く見積もってしまい、ESD素子の動作を正しく表すことができないという問題がある。
【0014】
即ち、ドレインDに電圧を印加した場合、ドレインDから基板に流れる電流は、ドレインDの近傍の空乏層中の強電界によるインパクトイオン化電流Igen 以外に、ドレインDの近傍の空乏層中において熱的に発生する電子・正孔対によって流れる電流が存在し、Charvaka等による従来の回路シミュレーションの手法においては、この空乏層中において熱的に発生する電子・正孔対によって流れる電流が考慮されていないという問題がある。
【0015】
また、上記の従来の回路シミュレーションの手法においては、ESD保護素子自体の動作特性をシミュレーションしているだけであるので、ESD保護回路全体としてのESD耐性の正確な解析ができないという問題もある。
【0016】
したがって、本発明は、ESD保護素子をより正確な等価回路に置き換えるとともに、ESD保護回路全体のESD耐性を迅速に且つ正確に解析することを目的とする。
【0017】
【課題を解決するための手段】
図1は本発明の原理的構成の説明図であり、この図1を参照して本発明における課題を解決するための手段を説明する。
図1参照
(1)本発明は、静電破壊保護回路のシミュレーション方法において、絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の2つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする。
【0018】
静電破壊を保護するためにはスナップバック特性を利用することになるので、絶縁ゲート型電界効果トランジスタ(IGFET)によって構成される静電破壊保護素子(ESD保護素子)を、バイポーラトランジスタ、即ち、寄生ラテラルバイポーラトランジスタを用いた等価回路に置き換えることによって、スナップバック特性を再現することができる。
特に、電流電源として、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を2つの電流電源、即ち、インパクトイオン化電流による電流電源Imcと、空乏層において熱的に発生する電子・正孔対に基づく電流による電流電源Ipnc によって表すことによって、ESD耐性を過大に評価することなく正確に評価することができる。
【0019】
(2)また、本発明は、静電破壊保護回路のシミュレーション方法において、絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換え、ドレインから基板に流れる電流とソースから基板に流れる電流の内の少なくともドレインから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の2つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする。
【0020】
この様に、絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換えることによって、より精度良く等価回路に置き換えることが可能になり、より正確なESD耐性を見積もることが可能になる。
【0021】
(3)また、本発明は、上記(1)または(2)において、静電破壊保護回路全体のレイアウトデータをコンピュータ支援設計レイアウトデータから取り込んで回路シミュレータの入力データを発生させることを特徴とする。
【0022】
この様に、HSPICE等の回路シミュレータを用いてシミュレーションする場合、静電破壊保護回路全体のレイアウトデータをコンピュータ支援設計(CAD)レイアウトデータから直接取り込むことが可能であるので、この様なCADレイアウトデータを入力データとして取り込むことによって、静電破壊保護回路全体のESD耐性を精度良く、且つ、迅速に解析することが可能になる。
【0023】
(4)また、本発明は、上記(1)乃至(3)のいずれかにおいて、等価回路のコレクタ或いはドレインから基板に流れる電流を表す2つの電流電源の内のインパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、基板からエミッタ或いはソースに流れる電流の基板電圧依存性を取り入れたことを特徴とする。
【0024】
この様に、インパクトイオン化電流による電流電源Imcを表すための増倍係数mを抽出する際に、基板からエミッタ或いはソースに流れる電流Ihの基板電圧Vsub依存性を取り入れることによって、低ドレイン電圧Vd領域においてソース電圧Vs、即ち、エミッタ電圧Veに依存しない物理的に矛盾のない増倍係数mを取得することができる。
【0025】
(5)また、本発明は、上記(4)において、インパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、インパクトイオン化現象を取り入れない場合のコレクタ電流或いはドレイン電流を、エミッタ電流或いはソース電流と基板からエミッタ或いはソースに流れる電流との差で表したことを特徴とする。
【0026】
この様に、インパクトイオン化現象を取り入れない場合のコレクタ電流Ic 、即ち、Id を、エミッタ電流Ie 、即ち、Isii と、基板からエミッタ或いはドレインに流れる電流Ih との差、即ち、
Id =Isii −Ih
で表すことにより、インパクトイオン化現象を取り入れない場合のコレクタ電流Ic 、即ち、Id を実測データであるIsii を用いて置き換えることができるので、迅速で且つ正確なシミュレーションが可能になる。
【0027】
なお、インパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、ソース電圧依存性を反映させることが望ましい。
即ち、ドレイン電圧Vd がある程度大きい領域においては、増倍係数mはソース電圧Vs 依存性を有しているので、このようなソース電圧Vs 依存性を反映させることによって、より精度の高いシミュレーションが可能になる。
【0028】
また、ソース電圧依存性を反映させた増倍係数mを用いて回路シミュレータの入力データを発生させる際に、入力データに重み関数を取り入れることが望まし。
デバイスシミュレータによって取得した増倍係数mをテーブル化するとともに、入力データに重み関数を取り入れることによって、回路シミュレータの入力データをより正確に発生させることができる。
【0029】
また、等価回路のベース抵抗に、ソース或いはドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗の変動を反映させることが望ましい。
ベース抵抗は、ソース或いはドレインから注入する少数キャリアがある数より多くなった場合、電荷中性を保つために多数キャリアが発生して変動するので、このような変動を組み込むことによってより精度の高いシミュレーションが可能になる。
【0030】
また、等価回路のベース抵抗を、導電型決定不純物によって発生する多数キャリアによる抵抗成分、ソースから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分、及び、ドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分の三つの抵抗成分の並列回路で表すことが望ましい。
基板にある程度以上の数の少数キャリアが注入された場合、電荷中性を保つために多数キャリアが発生するので、この様な三つの抵抗成分の並列回路で表すことによって、ベース抵抗の変動を正確に反映させることができる。
【0031】
【発明の実施の形態】
ここで、図2乃至図4を参照して、本発明の第1の実施の形態のシミュレーション方法を説明する。
図2参照
図2は、MOSFETからなるESD保護素子をラテラルバイポーラトランジスタに置き換えた保護素子側の等価回路、及び、静電気源となる人体や機械等の外部側の等価回路を示した図であり、保護素子側の等価回路と外部側の等価回路とはパッド(Pad)を介して接続される。
なお、図においては、対称性を考慮してエミッタ側にも電流電源Ime,Ipne 、及び、接合容量Cpne を設けている。
【0032】
この場合のIpn,Im ,Cpn等のパラメータはデバイスシミュレータ(FLAPS)を用いて抽出したので、この様子を図3を参照して説明する。
図3参照
図3は、デバイスシミュレータ(FLAPS)を用いて作成したモデル構造図であり、ESD保護素子を構成するnチャネル型MOSFETをn型ソース領域13をエミッタとし、p型基板11とベースとし、n型ドレイン領域12をコレクタとしたnpn型ラテラルバイポーラトランジスタとしたものであり、ゲート電極を無いものとしている。
なお、この場合には、p型基板11は、図2の等価回路におけるp型ウエル領域に相当する。
【0033】
n型ドレイン領域12の近傍の空乏層において熱的に発生する電子・正孔対に基づくコレクタ電流Ipnc は、エミッタ電圧Ve 及びベース電圧Vb を0Vとし、コレクタ電圧Vc として、0〜8Vの電圧を印加することによって求めたコレクタ電流で表し、このコレクタ電流Ipnc が第1の電流電源として回路シミュレータ(HSPICE)の入力データとする。
【0034】
一方、インパクトイオン化電流に基づくコレクタ電流Imcは、エミッタ電圧Ve を−0.7Vにし、ベース電圧Vb を0Vにし、コレクタ電圧Vc として、0〜8Vの電圧を印加することによって求めたインパクトイオン化のない場合のコレクタ電流Ic に、インパクトイオン化に伴う増倍係数mを掛けた積、即ち、
Imc=Ic ×m
で表し、このコレクタ電流Imcを第2の電流電源として回路シミュレータ(HSPICE)の入力データとする。
なお、この場合の増倍係数mは、インパクトイオン化がある場合のコレクタ電流をIicとした場合、
m=Iic/Ic −1
で表す。
【0035】
また、ソース・ドレイン領域に伴う接合容量Cpnは、Ipn(Ipnc )を求めた時の電圧条件を用いて求めるが、Vc が負の値で、且つ、値が急激に変化する付近では容量値をデバイスシミュレータ(FLAPS)では求められないので、Vc<0.98V以下の接合容量Cpnは外挿値を用いる。
【0036】
次に、回路シミュレータ(HSPICE)で用いるバイポーラパラメータを求めるために、デバイスシミュレータ(FLAPS)を用いて、Vc =2V,Ve =0Vの条件で、Vb として0〜−1.5Vの電圧を印加して、Vb −Ic の特性曲線及びVb −Ib の特性曲線を求める。
【0037】
次に、回路シミュレータ(HSPICE)の中で使用されているDCモデル式を利用してバイポーラパラメータIbe(eff) 及びIb /Ic =BF(増幅率)を抽出する。
因に、Vbe=0.7Vの時に対して、Ibe(eff) =2.3e-1A、BF=0.9となる。
【0038】
また、n型ソース領域13とn型ドレイン領域12とは通常対称であるので、等価的なエミッタとコレクタも左右対称となり、したがって、
Ibe(eff) =Ibe(eff)
BF=BR=Ib /Ie
となるが、デバイスシミュレータ(FLAPS)と回路シミュレータ(HSPICE)においてはベース電圧Vb が大きな値になるにつれて計算値に大きな違いが生ずるので、図2の等価回路における様にベース抵抗Rb を考慮する。
因に、Vbe=1.0V、Ib =2.1211×10-4Aとした場合には、Rb =98Ωとなる。
【0039】
再び、図2参照
以上のバイポーラパラメータを用いて回路シミュレータ(HSPICE)によって、ESD耐性を計算するが、この場合の外部回路の静電破壊モデルをHBMモデルと同様のTIモデルとし、電源電圧Vcc=4000V、容量C1 =100pF、抵抗R1 =1500Ω、インダクタンスL1 =7.5μH、容量C2 及びC3 を0pFとする。
この時、保護回路側の抵抗値Rcm1 及びRem2 は、夫々0.3Ωに設定し、基板抵抗に相当するウエル抵抗Rwellは10000Ωに設定し、ベース抵抗Rb としては0.49Ωとする。
なお、ウエル抵抗Rwellは、プロセスやレイアウトに大きく依存するが、ここでは、バイポーラトランジスタの奥行きWを200μmとしている。
【0040】
図4参照
図4は、上記の様にして抽出したバイポーラパラメータを回路シミュレータ(HSPICE)に入力して計算した結果得られたIc −Vc 特性図であり、図から明らかなようにスナップバック特性が出ていることが理解される。
【0041】
以上、説明したように、本発明の第1の実施の形態においては、回路シミュレータを用いるとともに、少なくともコレクタ側の電流電源を2つのインパクトイオン化電流による電流電源Imcと、熱的に励起された電子・正孔対に基づく電流Ipnc (=Igen )による電流電源の2つの電流電源を仮定して計算しているので、ESD耐性を過大に評価することなく精度良く解析することができる。
【0042】
また、解析に際しては、回路シミュレータを用いているので、短時間での解析が可能になり、新たなESD保護回路の設計・評価に要する所要時間(TAT)を大幅に短縮することができる。
なお、事前のバイポーラパラメータの抽出等に当たっては、デバイスシミュレータを用いている。
【0043】
次に、図5及び図6を参照して、等価回路にMOSFETを組み込んだ本発明の第2の実施の形態のシミュレーション方法を簡単に説明する。
図5参照
図5は、MOSFETからなるESD保護素子をラテラルバイポーラトランジスタとMOSFETとに置き換えた保護素子側の等価回路、及び、静電気源となる人体や機械等の外部側の等価回路を示した図であり、図2に示した第1の実施の形態におけるラテラルバイポーラトランジスタのコレクタとエミッタとの間に、MOSFETのドレインとソースとを接続させたものである。
この場合も対称性を考慮してエミッタ側にも電流電源Ime,Ipne 、及び、接合容量Cpne を設けている。
【0044】
この場合のシミュレーション手法は、バイポーラトランジスタの動作特性と、通常のMOSFETの動作特性とを別個に計算して、その計算結果を重ね合わせてESD耐性を解析するものである。
この場合の各動作特性は、パッドから印加される静電電圧に起因して流れる電流を、バイポーラトランジスタを流れるコレクタ電流と、MOSFETを流れるドレイン電流に配分して求めるものであり、バイポーラトランジスタの動作特性については、分配されたコレクタ電流に基づいて上記の第1の実施の形態において説明したバイポーラトランジスタの動作特性と同様にして解析するものであり、一方、MOSFETの動作特性については、分配されたドレイン電流に基づいて動作特性を解析するものである。
【0045】
図6参照
図6は、上記の様に等価回路にMOSFETを組み込んで回路シミュレータ(HSPICE)に入力して計算した結果得られたId −Vd 特性図であり、図から明らかなように図4と同様なスナップバック特性が出ていることが理解される。
なお、この場合のドレイン電流Id は、等価回路上のMOSFETのドレイン電流ではなく、等価回路上のMOSFETのドレイン電流と、等価回路上のバイポーラトランジスタのコレクタ電流を合わせた電流を表す。
【0046】
この様に、本発明の第2の実施の形態においては、ESD保護素子を構成するMOSFETを、等価回路の中に組み込んで解析しているので、実体をより正確に反映した等価回路となり、その結果、より精度の高いESD耐性の解析が可能になる。
【0047】
次に、図7乃至図10を参照して、本発明の第3の実施の形態のシミュレーション方法を説明する。
図7参照
図7は、ESD保護回路を4行×6列に24個配置したnチャネル型のMOSFET21によって構成した場合の等価回路図であり、ESD保護回路を構成する個々のESD保護素子であるMOSFET21は、上記第2の実施の形態と同様にMOSFET21と寄生素子22であるラテラルバイポーラトランジスタとに置き換えることができる。
なお、このESD保護回路のレイアウトデータは、CADレイアウトデータから取り込むものであり、また、外部回路側の構成要素の入力データとしては、上記の第1の実施の形態と同様に、電源電圧Vcc=4000V、容量C1 =100pF、抵抗R1 =1500Ω、インダクタンスL1 =7.5μH、容量C2 及びC3 を0pFとする。
【0048】
図8参照
図8は、この様なESD保護回路のレイアウトの一例を模式的に示したものであり、1行6個のMOSFETが4行配置されて24個のMOSFETから構成されており、この左端の列のMOSFETをパッドに近い順に、Tr3 、Tr4 、Tr5 、Tr6 とし、次の列のMOSFETをTr7 、Tr8 、Tr9 、Tr10とし、Tr26まである。
【0049】
この場合、例えば、隣接するゲート長Lg =0.24μmのゲート電極31間に配置されるソース領域33とドレイン領域34とは、長さL=4.96μmの拡散領域を共用するものであり、個々のソース・ドレイン領域33,34としては、長さLd =L/2=2.48μm、幅Wg =19.66μmの矩形領域(面積=48.7568μm2 )とする。
なお、左右両側の共用しない拡散領域からなるソース・ドレイン領域32の長さは、4.21μmとする。
【0050】
一方、ゲート電極31のシート抵抗値及び配線層のシート抵抗値としては、夫々5Ω/□と0.05Ω/□と仮定し、ゲート抵抗Rg は、ゲート長をLg (=0.24μm)とし場合、
Rg =(5Ω/□)×(Lg /Wg )
とすることによって、Rg =410Ω/20μmとなる。
また、配線抵抗Rは、配線層幅をLw とした場合、
R=(0.05Ω/□)×(Wg /Lw )
で表されるが、ここでは、動作特性の配線抵抗依存性を調べるために、0.1Ωと1.0Ωの2種類の抵抗値を入力データとした。
【0051】
図9参照
図9(a)は、配線抵抗Rを0.1Ωとした場合のId −Vd 特性図であり、また、図9(b)は、配線抵抗Rを1.0Ωとした場合のId −Vd 特性図である。図から明らかなように、スナップバック特性に違いが見られ、配線抵抗Rが大きいほど、スナップバックのピーク電圧が大きくなることが理解される。
【0052】
図10参照
図10(a)は、配線抵抗Rを0.1Ωとした場合の時間tと消費電力Pとの相関を示す図であり、図10(b)は、配線抵抗Rを1.0Ωとした場合の時間tと消費電力Pとの相関を示す図である。図から明らかなように、配線抵抗Rが大きいほど消費電力Pが大きくなることが理解されるとともに、パッドから距離が近いほど消費電力Pが大きくなること、即ち、図8のレイアウトにおける左側の列のTrの場合、P(Tr3 )>P(Tr4 )>P(Tr5 )>P(Tr6 )となることが理解され、この傾向は配線抵抗Rの増大とともに顕著になる。
【0053】
したがって、この様な解析を行うことによって、配線抵抗Rが大きいほど、また、入力パッドに近いほど保護用MOSFETの消費電力が大きくなるので、熱的に破壊されやすいことが理解され、この結果を用いることによって、レイアウトの最適化が可能になる。
【0054】
以上、説明したように、本発明の第3の実施の形態においては、ESD保護回路全体の構成をCADレイアウトデータをネットリストに取り入れて回路シミュレータによってシミュレーションしているので、ESD保護回路全体のESD耐圧特性を迅速に且つ正確にシミュレーションすることができる。
【0055】
また、ESD保護回路を構成する個々のESD保護素子のレイアウト位置による特性の違い、配線層の抵抗値による違いも評価することができるので、個々のESD保護素子の素子構造だけではなく、ESD保護回路全体のレイアウトの最適化が可能になる。
【0056】
次に、上記の第1の実施の形態或いは第2の実施の形態の改良に関する第4の実施の形態を説明する。
上記の第1の実施の形態においては、インパクトイオン化現象でコレクタ近傍から基板に流れる電流源Imcは、インパクトイオン化に伴う増倍係数mとコレクタ電圧Vc との関係として数値テーブルで与えている。
【0057】
この場合における増倍係数mは、インパクトイオン化がある場合のコレクタ電流をIic、インパクトイオン化がない場合のコレクタ電流をIc とした場合、
m=(Iic−IC )/IC =Iic/IC −1
で表している。
【0058】
ここで、電流及び電圧の表記をIic→Idii ,Ic →Id ,Vc →Vd 等に置き換えて説明するが、実質的には同等である。
したがって、上記の増倍係数mに関する式は、
m=(Idii −Id )/Id
で表され、この関係を回路シミュレータ(HSPICE)で計算した結果が、図11である。
【0059】
図11参照
図から明らかなように、ゲート幅Wが1.0μmのnチャネル型MOSFETの場合、ソース電圧Vを、−0.4V〜−0.7Vとした場合に、増倍係数mにソース電圧Vs 依存性は見られず、ドレイン電圧Vd に対してほぼ線型の関係式が得られた。
【0060】
この様なシミュレーション結果を評価するためには、実験データと対比させる必要があるが、上記の増倍係数mに関する式におけるインパクトイオン化現象を取り入れない場合のドレイン電流Id を実験データとして求めることは不可能であり、したがって、増倍係数mに関する式を直ちに実験データに対応させることはできない。
即ち、実際には、程度の差はあれ必ずインパクトイオン化現象が生じているので、インパクトイオン化現象の生じていない場合のドレイン電流Id を実測することができないためである。
【0061】
そこで、この様な寄生素子のパラメータを求める場合、とりあえず、実験データとして取得したインパクトイオン化現象が生じている場合のソース電流Isii をインパクトイオン化現象の生じていない場合のドレイン電流Id の代わりに用いて、
m=(Idii −Isii )/Isii
として増倍係数mとドレイン電圧Vd との関係式を求めた結果を示したのが、図12である。
【0062】
図12参照
図に示されているように、この場合の増倍係数mに、ドレイン電圧Vd が低い領域においてもソース電圧Vs 依存性が現れ、増倍係数mは物理的に不合理なパラメータとなる問題がある。
即ち、インパクトイオン化による増倍係数mは、ドレイン近傍の電界に依存するのでドレイン電圧Vd に依存することになるが、ドレイン近傍に達する電流(≒Isii )の値には依存せず一定であるはずであり、ソース電圧Vs はドレイン近傍に達する電流の値に反映されるだけであるにも拘わらず、増倍係数mがソース電圧Vs 依存性を有することは不合理となる。
【0063】
そこで、nチャネル型MOSFETの場合、実際のソース電流、即ち、インパクトイオン化現象が生じている場合のソース電流Isii が、ソース領域からドレイン領域に向かって流れる電子電流Isii ′と基板からソース領域に流れる正孔電流Ih とからなること、即ち、
Isii =Isii ′+Ih
であることに着目し、鋭意検討の結果、上記の増倍係数mに関する式
m=(Idii −Id )/Id
におけるId は、Isii ではなく、Isii ′に相当するとの結論に至った。
【0064】
したがって、増倍係数mに関する式は、
m=(Idii −Isii ′)/Isii ′
=(Idii −Isii +Ih )/(Isii −Ih )
で表されることになる。
この式における基板からソース領域に流れる正孔電流Ih は、回路シミュレータ(HSPICE)におけるバイポーラモデルを使用しパラメータをフィッティングすることによって求めることができる。
【0065】
図13参照
図13は、基板の電圧Vsub 、即ち、Vb をVb =0Vとし、ドレイン電圧Vd 、即ち、コレクタ電圧Vc を1V以下の定電圧、例えば、Vc =0.05Vとし、ソース電圧Vs 、即ち、エミッタ電圧Ve を変動させて基板からソース領域に流れる正孔電流Ih 、即ち、ベース電流Ib を評価したものである。
【0066】
この様に求めたIh と実験データIsii を用いて増倍係数mとドレイン電圧Vd との関係を二次元デバイスシミュレータ(Medici)を用いて求めた結果が図14である。
図14参照
図から明らかなように、ドレイン電圧VD が低い領域においては増倍係数mにはソース電圧Vs 依存性が現れておらず、物理的に不合理性のない結果が得られており、且つ、図11に示したシミュレーション結果とも矛盾のない結果が得られた。
【0067】
したがって、インパクトイオン化に伴う増倍係数mの計算に、Isii =Isii ′+Ih の関係、即ち、基板からソース領域に流れる正孔電流Ih を考慮することによって、Id を計算によって求めるのではなく、実測データIsii を用いることができるので、より正確に且つ迅速にESD耐性をシミュレーションすることが可能になる。
【0068】
この様にして、ソース電圧依存性を有さない増倍係数m、即ち、Vs =0Vとした増倍係数mによってスナップバック特性を回路シミュレータ(HSPICE)を用いて求めたので、図15を参照して説明する。
図15参照
図15において、破線で示す曲線が増倍係数m(Vs =0V)を用いたスナップバック特性である。
しかし、図において黒丸のみによって示すデバイスシミュレータ(Medici)を用いて求めたスナップバック特性曲線との間に差が見られる。
【0069】
これは、図14に示すように、実際には、ドレイン電圧Vd がある程度大きい領域において、増倍係数mにソース電圧Vs 依存性が現れることを無視した結果と考えられる。
即ち、スナップバック特性を測る場合には、ソースは接地されているが、電流駆動することになり、特に、スナップバックが発生する状況においては、ソース電位Vs は固定されず電流によって変動するので、より正確なスナップバック特性を回路シミュレータ上で再現するためには、ドレイン電圧Vd がある程度大きい領域における増倍係数mのソース電圧Vs 依存性を反映させる必要がある。
【0070】
そこで、上記の第4の実施の形態の改良に関する第5の実施の形態を説明する。
この第5の実施の形態においては、回路シミュレータ(HSPICE)を用いてスナップバック特性をシミュレーションする際に、二次元デバイスシミュレータ(Medici)で得た所定のソース電圧Vs毎の増倍係数mの数値データをテーブル化し、シミュレーションしなかったソース電圧Vsにおける増倍係数mについては、テーブル化した数値データを重み付けして用いるようにする。
なお、この重み付けに関しては、使用する回路シミュレータ内のシステムに依存するものであり、且つ、実態を正確に反映するように重み付けの仕方を適宜変更するものである。
【0071】
再び、図15参照
図における実線の曲線は、この様にドレイン電圧Vd のみならずソース電圧Vs 依存性を有する増倍係数mを用いて回路シミュレータ(HSPICE)によってスナップバック特性をシミュレーションした結果を示すものであり、各パラメータを適当にフィッテイングにすることによって、黒丸のみによって示すデバイスシミュレータ(Medici)を用いて求めたスナップバック特性曲線との間に良好な一致性が見られた。
【0072】
この様に、本発明の第5の実施の形態においては、高ドレイン電圧Vd 領域における増倍係数mのソース電圧Vs 依存性を反映させて回路シミュレーションしているので、より正確なスナップバック特性を得ることができる。
【0073】
さて、上記の第1及び第2の実施の形態においては、図2或いは図5に示すように、ベース抵抗Rb は、ベース端子とベース領域との間に挿入するように等価回路を構成し、例えば、エミッタ側の接合容量Cpne をエミッタ領域とベース端子との間の容量で表している。
【0074】
しかし、接合容量Cpne は、エミッタ領域とベース領域との間の接合電圧にのみ依存し、ベース抵抗Rb には本質的に依存しないものであるにも拘わらず、
図2或いは図5の場合には、接合容量Cpne はベース抵抗Rb 依存性を有することになる。
したがって、フィッティングの際に、接合容量Cpne 等のパラメータを独立に設定することができないという問題がある。
【0075】
図16参照
そこで、図16に示すように、ベース抵抗Rb の接続位置を変更して、より正確なシミュレーションを可能にした。
したがって、接合容量Cpnc ,Cpne 、第1の電流源Ipnc ,Ipne 、及び、第2の電流源Imc,Ime、のベース抵抗Rb 依存性をなくすことができ、それによって、上記の第1乃至第5の実施の形態においても、より精度の高いシミュレーションが可能になる。
【0076】
しかし、一般に、ベース抵抗Rb は、ベース領域、即ち、基板表面のチャネル領域に注入される電子に応じた正孔数の増加によって変動するので、ベース抵抗Rb を固定値として与えてシミュレーションした場合には、結果が不正確になるという問題がある。
【0077】
そこで、この様なベース抵抗Rb の変動を考慮した本発明の第6の実施の形態を図17乃至図19を参照して説明する。
図17参照
図17は、ベース抵抗Rb の変動を考慮した場合の等価回路であり、従来のRb とRwellとの直列回路を、三つの抵抗Rbs,Rbd,Rb0の並列回路とRwellとの直列回路で置き換えたものである。
なお、この場合のベース抵抗Rb はチャネル領域の抵抗であり、Rwellはチャネル領域から基板端子までの間の抵抗成分である。
【0078】
即ち、上述のように、ドレインに電圧をかけていくと、ソースから流れてきた電子がドレイン近傍でインパクトイオン化現象を起こして電子・正孔対を発生させて基板に正孔電流が流れる。
次に、基板に正孔が溜まるとソースと基板間が順バイアスになって正孔がソースに流れ、一方、電子は基板に注入されるが、その一部がドレインに流れ込んでインパクトイオン化現象を起こしてさらにドレイン電流を増加することになる。
【0079】
この場合、ソースから基板に注入される電子数が多くなって一定数を越えると、電荷中性を保つために基板における正孔数が増加してベース抵抗Rb が変動することになる。
【0080】
即ち、eを素電荷、μを正孔の移動度、pを全正孔濃度とした場合、
Rb ∝1/(eμp)
となり、pは、NA をアクセプタ数、nを電荷中性を保つために発生した正孔数とすると、
p=NA +n
で表され、このnは、ソースとドレインの対称性を考慮して、回路動作上、ソースとドレインとが反対になって駆動される場合を考慮すると、ソースから注入した電子に起因して発生した正孔数をns 、ドレインから注入した電子に起因して発生した正孔数をnd とした場合、
n=ns +nd
で表すことができる。
【0081】
以上を纏めると、
で表すことが可能になる。
【0082】
即ち、ベース抵抗Rb は、図17に示したように、Rb0、Rbs、及び、Rbdの三つの抵抗の並列回路で表されることになる。
この場合、Rb0は、チャネル領域のアクセプタ数NA による抵抗成分であるので、定数で表されるものであり、ソース或いはドレインからの電子の注入に起因して発生する正孔を考慮しない場合の抵抗であるので、インパクトイオン化現象の起きない時のチャネル領域の抵抗、即ち、ソース(ドレイン)−基板間の順バイアスが低い場合の抵抗となる。
【0083】
一方、Rbsは、ソースから注入した電子に起因して発生した正孔数ns に起因して発生する抵抗成分であり、また、Rbdは、ドレインから注入した電子に起因して発生した正孔数nd に起因して発生する抵抗成分であり、これらの抵抗成分が、ベース抵抗Rb の変調成分となる。
【0084】
図18参照
図18は、ベース抵抗Rb のソース電圧Vs 依存性を視覚的に示したもので、チャネル領域のアクセプタ数NA による抵抗成分Rb0は実線の一定値で示され、ソースから注入した電子に起因して発生した正孔数ns に起因して発生する抵抗成分Rbsは、ソース電圧Vs とともに低下する実線の曲線として示される。
なお、ドレイン側から注入される電子が寄与する場合には、RbsをRbdに置き換え、ドレイン電圧Vd 依存性として見れば良い。
【0085】
したがって、ベース抵抗Rb は、Rb0の逆数とRbSの逆数との和の逆数で表されるので、ソース電圧VS が小さい領域では相対的に抵抗の小さなRb0で表され、一方、ソース電圧Vs が大きい領域ではこの領域において相対的に抵抗の小さなRbsで表され、中間領域においては破線で示す曲線で表されることになる。
【0086】
また、Rwellは電子の注入の影響を受けない領域における抵抗値であるので、スナップバック特性をシミュレーションする場合に、Rbs、Rbd、Rb0、及び、Rwellの4つの抵抗値をテーブル化し、その内、Rb0及びRwellの二つを一定値とする。
【0087】
図19参照
図19は、ベース抵抗Rb をRb0、Rbs、及び、Rbdの三つの抵抗の並列回路からなる等価回路に置き換えて回路シミュレータ(HSPICE)によってシミュレーションした結果を実線で示したもので、黒丸で示すデバイスシミュレータ(Medici)によるシミュレーション結果と良好な一致性を示している。
【0088】
この様に、本発明の第6の実施の形態においては、ベース抵抗Rb をRb0、Rbs、及び、Rbdの三つの抵抗の並列回路からなる等価回路に置き換えてチャネル領域に注入された電子に起因して発生する正孔数の増加によるベース抵抗Rb の変動を反映しているので、より正確なシミュレーションが可能になる。
なお、図15と図19は実質的に同じであり、図15においても、既に、上述のベース抵抗Rb の変動を反映させてシミュレーションしている。
【0089】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、ESD保護素子として、nチャネル型MOSFETを用いて説明しているが、pチャネル型MOSFETを用いても良いものである。
【0090】
また、上記各実施の形態の説明においては、Si集積回路装置を前提に説明しているが、本発明の基本的概念はGaAs集積回路装置等の化合物半導体装置にも適用されるものであり、その場合には、ESD保護回路は、通常はMESFET等で構成することになるので、MESFETをバイポーラトランジスタ、或いは、バイポーラトランジスタとMESFETの等価回路に置き換えて回路シミュレーションをすれば良い。
【0091】
また、上記の第3の実施の形態においては、4行×6列に配置したMOSFETによってESD保護回路を構成しているが、この様な構成は単なる一例であり、第3の実施の形態の主要な特徴点は、ESD保護回路全体の構成をCADレイアウトデータをネットリストに取り入れて回路シミュレーションする点にあるので、上記の様なレイアウト及び回路構成に限られるものではない。
【0092】
また、上記の第4の実施の形態においては、基板からソース領域に流れる電流Ih を評価する場合、基板の電圧Vb をVb =0Vとし、コレクタ電圧Vc を1V以下の定電圧、例えば、Vc =0.05Vとし、エミッタ電圧Ve を変動させて基板からソース領域に流れる電流Ih 、即ち、ベース電流Ib を評価しているが、この様な評価方法に限られるものではない。
【0093】
例えば、エミッタ電圧Ve を、Ve =0V、コレクタ電圧Vc を1V以下の定電圧とし、基板電圧Vsub 、即ち、ベース電圧Vb を変動させて基板からソース領域に流れる電流Ih 、即ち、ベース電流Ib を評価しても良いものである。
但し、この場合には、基板とドレインとの間に印加される電圧、即ち、Vbcが変動して環境が変化するので多少不正確性が残ることになる。
【0094】
(付記1) 絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の2つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。
(付記2) 絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換え、ドレインから基板に流れる電流とソースから基板に流れる電流の内の少なくともドレインから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の2つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。
(付記3) 上記静電破壊保護回路全体のレイアウトデータを、コンピュータ支援設計レイアウトデータから取り込んで回路シミュレータの入力データを発生させることを特徴とする付記1または2に記載の静電破壊保護回路のシミュレーション方法。
(付記4) 上記等価回路のコレクタ或いはドレインから基板に流れる電流を表す2つの電流電源の内のインパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、基板からエミッタ或いはソースに流れる電流の基板電圧依存性を取り入れたことを特徴とする付記1乃至付記3のいずれか1に記載の静電破壊保護回路のシミュレーション方法。
(付記5) 上記インパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、インパクトイオン化現象を取り入れない場合のコレクタ電流或いはドレイン電流を、エミッタ電流或いはソース電流と基板からエミッタ或いはソースに流れる電流との差で表したことを特徴とする付記4記載の静電破壊保護回路のシミュレーション方法。
(付記6) 上記インパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、ソース電圧依存性を反映させることを特徴とする付記5記載の静電破壊保護回路のシミュレーション方法。
(付記7) 上記ソース電圧依存性を反映させた増倍係数mを用いて回路シミュレータの入力データを発生させる際に、前記入力データに重み関数を取り入れることを特徴とする付記6記載の静電破壊保護回路のシミュレーション方法。
(付記8) 上記等価回路のベース抵抗に、ソース或いはドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗の変動を反映させることを特徴とする付記1乃至7のいずれか1に記載の静電破壊保護回路のシミュレーション方法。
(付記9) 上記等価回路のベース抵抗を、不純物数によって発生する多数キャリアによる抵抗成分、ソースから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分、及び、ドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分の三つの抵抗成分の並列回路で表すことを特徴とする付記8記載の静電破壊保護回路のシミュレーション方法。
【0095】
【発明の効果】
本発明によれば、回路シミュレータを用いて回路シミュレーションを行う際に、ESD保護回路を構成するESD保護素子を少なくともバイポーラトランジスタを含む等価回路に置き換えるとともに、少なくともバイポーラトランジスタのコレクタ側に2つの電流電源Ipnc ,Imcを設定してシミュレーションを行っているので、ESD耐性を過大に評価することなく、精度の高いシミュレーションが可能になる。
【0096】
また、ESD保護回路全体のESD耐性を評価する場合、ESD保護回路全体の構成をCADレイアウトデータをネットリストに取り入れて回路シミュレーションしているので、シミュレーションを迅速に行うことができるとともに、個々のESD素子の消費電力のレイアウト位置依存性を解析することができるので、レイアウトの最適化が可能になる。
【0097】
また、コレクタ側の2つの電流電源Ipnc ,Imcの内、インパクトイオン化現象を取り入れた場合の電流源Imcを表すためのインパクトイオン化率を表す増倍係数mを評価する際に、イオンインパクト化現象を取り入れない場合のコレクタ電流Ic をソース電流Isii と、基板からソース領域に流れる電流Ih との差で表しているので、低ドレイン電圧Vd 領域においてソース電圧依存性のない増倍係数mを得ることができ、それによって、実測データからパラメータ抽出を行うことができるので、シミュレーションが簡素化され、且つ、より正確なシミュレーション結果を得ることができる。
【0098】
また、コレクタ側の2つの電流電源Ipnc ,Imcの内、インパクトイオン化現象を取り入れた場合の電流源Imcを表すためのインパクトイオン化率を表す増倍係数mを抽出する際に、ソース電圧Vs 依存性を反映させることによって、より精度の高いシミュレーション結果を得ることができる。
【0099】
また、等価回路を構成するベース抵抗Rb が、基板に注入された電子に起因して発生する正孔の増加による抵抗の変動が反映されるようにすることによって、より精度の高いシミュレーション結果を得ることができる。
【図面の簡単な説明】
【図1】本発明の原理的構成の説明図である。
【図2】本発明の第1の実施の形態のESD保護回路の等価回路図である。
【図3】本発明の第1の実施の形態の等価回路を構成するバイポーラトランジスタのモデル構造図である。
【図4】本発明の第1の実施の形態によるIc −Vc 特性図である。
【図5】本発明の第2の実施の形態のESD保護回路の等価回路図である。
【図6】本発明の第2の実施の形態によるId −Vd 特性図である。
【図7】本発明の第3の実施の形態のESD保護回路の等価回路図である。
【図8】本発明の第3の実施の形態のESD保護回路のレイアウト図である。
【図9】本発明の第3の実施の形態によるId −Vd 特性の配線抵抗R依存性の説明図である。
【図10】本発明の第3の実施の形態による消費電力Pの配線抵抗R依存性及びレイアウト位置依存性の説明図である。
【図11】本発明の第1の実施の形態による増倍係数mとドレイン電圧Vd との相関のシミュレーション結果を示す図である。
【図12】ドレイン電流Id をソース電流Isii に置き換えた場合の増倍係数mとドレイン電圧Vd との相関のシミュレーション結果を示す図である。
【図13】基板からソースに流れる電流Ih のシミュレーション結果を示す図である。
【図14】基板からソースに流れる電流Ih を考慮した場合の増倍係数mとドレイン電圧Vd との相関のシミュレーション結果を示す図である。
【図15】本発明の第5の実施の形態によるId −Vd 特性図である。
【図16】ベース抵抗の寄与を正確に反映した等価回路図である。
【図17】ベース抵抗の変動を考慮した本発明の第6の実施の形態の等価回路図である。
【図18】ベース抵抗Rb のソース電圧VS 依存性を示す図である。
【図19】本発明の第6の実施の形態によるId −Vd 特性図である。
【図20】従来のESD保護回路の説明図である。
【符号の説明】
11 p型基板
12 n型ドレイン領域
13 n型ソース領域
21 MOSFET
22 寄生素子
23 配線抵抗
31 ゲート電極
32 ドレイン領域
33 ソース領域
34 ドレイン領域
Claims (5)
- 絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を、
イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の2つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。 - 絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換え、ドレインから基板に流れる電流とソースから基板に流れる電流の内の少なくともドレインから基板に流れる電流を、
イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の2つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。 - 前記静電破壊保護回路全体のレイアウトデータを、コンピュータ支援設計レイアウトデータから取り込んで回路シミュレータの入力データを発生させることを特徴とする請求項1または2に記載の静電破壊保護回路のシミュレーション方法。
- 前記等価回路のコレクタ或いはドレインから基板に流れる電流を表す2つの電流電源の内のインパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、基板からエミッタ或いはソースに流れる電流の基板電圧依存性を取り入れたことを特徴とする請求項1乃至請求項3のいずれか1項に記載の静電破壊保護回路のシミュレーション方法。
- 前記インパクトイオン化電流による電流電源を表すための増倍係数mを抽出する際に、インパクトイオン化現象を取り入れない場合のコレクタ電流或いはドレイン電流を、エミッタ電流或いはソース電流と基板からエミッタ或いはソースに流れる電流との差で表したことを特徴とする請求項4項に記載の静電破壊保護回路のシミュレーション方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000201723A JP4707801B2 (ja) | 1999-07-06 | 2000-07-04 | 静電破壊保護回路のシミュレーション方法 |
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1999191234 | 1999-07-06 | ||
JP19123499 | 1999-07-06 | ||
JP2000081312 | 2000-03-23 | ||
JP2000081312 | 2000-03-23 | ||
JP2000-81312 | 2000-03-23 | ||
JP11-191234 | 2000-03-23 | ||
JP2000201723A JP4707801B2 (ja) | 1999-07-06 | 2000-07-04 | 静電破壊保護回路のシミュレーション方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001339052A JP2001339052A (ja) | 2001-12-07 |
JP4707801B2 true JP4707801B2 (ja) | 2011-06-22 |
Family
ID=27326453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000201723A Expired - Fee Related JP4707801B2 (ja) | 1999-07-06 | 2000-07-04 | 静電破壊保護回路のシミュレーション方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4707801B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005093802A (ja) | 2003-09-18 | 2005-04-07 | Oki Electric Ind Co Ltd | Esd保護素子のモデル化方法,esdシミュレーション方法 |
JP4390594B2 (ja) | 2004-03-02 | 2009-12-24 | Okiセミコンダクタ株式会社 | 半導体装置の評価方法 |
JP4617832B2 (ja) * | 2004-11-02 | 2011-01-26 | 株式会社デンソー | 半導体集積回路の設計方法 |
JP4707374B2 (ja) * | 2004-11-26 | 2011-06-22 | Okiセミコンダクタ株式会社 | Esd保護回路の構成を決定する方法及びシミュレーション方法 |
KR100795328B1 (ko) | 2006-11-30 | 2008-01-21 | 삼성전자주식회사 | 정전기 방전 특성을 고려한 전계효과 트랜지스터의 모델링회로 |
JP2010040670A (ja) * | 2008-08-01 | 2010-02-18 | Nec Electronics Corp | Esd耐性シミュレーション装置及びそれに用いられるesdデバイスモデル |
US8489378B2 (en) | 2010-01-05 | 2013-07-16 | International Business Machines Corporation | Silicon controlled rectifier modeling |
US8954306B2 (en) | 2010-06-30 | 2015-02-10 | International Business Machines Corporation | Component behavior modeling using separate behavior model |
JP5572139B2 (ja) | 2011-09-22 | 2014-08-13 | 株式会社東芝 | シミュレーション装置およびシミュレーション方法 |
-
2000
- 2000-07-04 JP JP2000201723A patent/JP4707801B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001339052A (ja) | 2001-12-07 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070626 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100531 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100722 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
LAPS | Cancellation because of no payment of annual fees |