JP4707374B2 - Esd保護回路の構成を決定する方法及びシミュレーション方法 - Google Patents
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Description
MOSFETが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第1のノードに第1の主電極が接続され、第2のノードに第2の主電極が接続された第1のMOSFETと、その入力側に接続された回路素子とを含む回路部分を、第2のMOSFETと、その第1の端部が上記第2のMOSFETの第1の主電極に接続され、第2の端部が上記第2のMOSFETの制御電極に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法を提供する。
また、シミュレーションに要する時間を短縮することができる。
実施の形態1.
図1は、ESD保護回路を備えた半導体集積回路の一例を示す。
図示のように、この半導体集積回路は、外部との接続用の複数個の信号用パッドPD1〜PDmと、電源線パッドVssと、グランド線パッドVddと、それぞれ電源線パッドVdd及びグランドパッドにVssに接続された電源線LS及びグランド線LGと、信号用パッドPD1〜PDm、電源線LS及びグランド線LGに接続された複数の被保護回路(内部回路)NC1〜NCmと、パッド保護回路PH1〜PHmと、パワークランプ回路PC1及びPC2とを有する。
パッド保護回路PH1〜PHmとパワークランプ回路PC1及びPC2とで保護回路が構成されている。また、配線抵抗RS1〜RSn、RG1〜RGnも保護回路の一部とみなす場合もある。
他の構成要素、即ち、パッド保護回路HC1〜HCm、内部回路NC1〜NCm、パワークランプ回路PC1、PC2、配線抵抗RS1〜RSn、RG1〜RGnについても同様である。
図4の回路と同様、高電圧によってNMOSFETQtが導通すると、SCRがターンオンされる。
図4及び図5に示される回路については、上記した非特許文献1に記載されている。
フォトエミッション解析から、ブレークダウン後の熱により、破壊された個所がドレイン領域内の一点に集中していることが分る。
評価の結果、満足できると判断されるときは、上記の仮決定された回路構成及び最適化されたパラメータの回路素子を採用する。即ち、仮決定された回路構成をESD保護回路の回路構成として最終決定する。
実施の形態2は実施の形態1の最適化ステップS5で用いることができるシミュレーションの具体的な方法に関する。このシミュレーションにおいては、内部回路NCの全部又は一部を簡略した等価回路に置き換えて計算を行う。
そのうち、図28〜図32は、抵抗302の値R1への依存性を示し、図33〜図37はコンデンサ303の値C1への依存性を示す。図28及び図33は図22に示す電源線LSからPMOSFET301及び抵抗302に流れる総電流Itbを示す。図29及び図34はPMOSFET301に流れる電流I1bを示す。図30及び図35は抵抗302に流れる電流I2bを示す。図31及び図36はPMOSFET301のゲート電圧Vgbを示す。図32及び図37は抵抗302の第1の端部の電位Vsbを示す。
NMOSFET202とその入力側に接続された回路素子とを含む回路部分NCbの一例を図38に示す。この回路部分NCbは、ノードENにドレインが接続され、グランド線LGにソースが接続されたNMOSFET202のほか、PMOSFET403とNMOSFET404とを有し、PMOSFET403及びNMOSFET404のゲートが互い接続されて入力端子402を構成し、PMOSFET403及びNMOSFET404のドレインが互いに接続されて出力端子405を構成し、該出力端子405がPMOSFET202のゲートに接続されたインバータ406と、インバータ406の入力端子402にカソードが接続され、グランド線LGにアノードが接続されたダイオード407とを有する。インバータ406の入力端子402はノードTN2に接続されている。
上記被シミュレート回路の上記回路部分(NCa又はNCb)が、PMOSFETとNMOSFETとを有し、上記PMOSFET及びNMOSFETのゲートが互いに接続されて入力端子を構成し、上記PMPSFET及びNMOSFETのドレインが互いに接続されて出力端子を構成するインバータを含むものである場合、上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第1のMOSFETに流れる電流、上記インバータに流れる電流、上記第1のMOSFETの制御電極に印加される電圧、上記インバータの上記PMOSFETのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定める。
線、グランド線、外部接続用ノード以外のノードに接続されている場合にも同様の等価回路を用いてシミュレーションを行うことができる。
Claims (2)
- MOSFETが多段に接続された被シミュレート回路のシミュレーション方法において、
上記被シミュレート回路のうち、第1のノードに第1の主電極が接続され、第2のノードに第2の主電極が接続された第1のMOSFETと、その入力側に接続された回路素子とを含む回路部分を、第2のMOSFETと、その第1の端部が上記第2のMOSFETの第1の主電極に接続され、第2の端部が上記第2のMOSFETの制御電極に接続された抵抗と、第1の電極が上記第2のMOSFETの制御電極に接続され、第2の電極が上記第2のMOSFETの第2の主電極に接続されたコンデンサとからなる等価回路に置き換え、
上記第2のMOSFETの上記第1の電極にサージ電圧が印加されたときの上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記回路部分内の対応する部分の電流及び電圧の値及び変化の仕方と略同じになるように前記抵抗及びコンデンサの値を定め、
このように値が定められた抵抗及びコンデンサを有する上記等価回路を用いて上記被シミュレート回路のシミュレーションを行うことを特徴とするシミュレーション方法。 - 上記被シミュレート回路の上記部分が、PMOSFETとNMOSFETとを有し、上記PMOSFET及びNMOSFETのゲートが互いに接続されて入力端子を構成し、上記PMOSFET及びNMOSFETのドレインが互いに接続されて出力端子を構成するインバータを含むものであり、
上記第2のMOSFETに流れる電流、上記抵抗に流れる電流、上記第2のMOSFETの制御電極に印加される電圧、上記抵抗の上記第1の端部の電圧の値及び変化の仕方が、上記被シミュレート回路の上記第1のMOSFETに流れる電流、上記インバータに流れる電流、上記第1のMOSFETの制御電極に印加される電圧、上記インバータの上記PMOSFETのソースに印加される電圧の値及び変化の仕方と略同じになるように、上記抵抗及びコンデンサの値を定めることを特徴とする請求項1に記載のシミュレーション方法。
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