JP4700147B2 - 窒化物半導体堆積基板 - Google Patents

窒化物半導体堆積基板 Download PDF

Info

Publication number
JP4700147B2
JP4700147B2 JP35385098A JP35385098A JP4700147B2 JP 4700147 B2 JP4700147 B2 JP 4700147B2 JP 35385098 A JP35385098 A JP 35385098A JP 35385098 A JP35385098 A JP 35385098A JP 4700147 B2 JP4700147 B2 JP 4700147B2
Authority
JP
Japan
Prior art keywords
single crystal
deposition
buffer layer
substrate
crystal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP35385098A
Other languages
English (en)
Other versions
JP2000164511A (ja
Inventor
伸亮 林
哲也 竹内
浩 天野
勇 赤▲崎▼
Original Assignee
フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー filed Critical フィリップス ルミレッズ ライティング カンパニー リミテッド ライアビリティ カンパニー
Priority to JP35385098A priority Critical patent/JP4700147B2/ja
Priority to EP99962866A priority patent/EP1138062B1/en
Priority to KR1020017006606A priority patent/KR100639763B1/ko
Priority to US09/856,724 priority patent/US6534791B1/en
Priority to DE69938609T priority patent/DE69938609T2/de
Priority to PCT/US1999/027974 priority patent/WO2000033364A1/en
Publication of JP2000164511A publication Critical patent/JP2000164511A/ja
Application granted granted Critical
Publication of JP4700147B2 publication Critical patent/JP4700147B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/0242Crystalline insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Led Devices (AREA)

Description

【0001】
【産業上の利用分野】
本発明は半導体素子の製造方法に関し、特にIII族窒化物半導体素子の形成に好適な低結晶欠陥密度を有する族窒化物半導体の堆積基板あるいは多層膜とそれらの形成方法とに関する。
【0002】
【従来の技術】
従来、III族窒化物半導体(一般構造式はアルミニウムAl,ガリウムGa,インジュウムIn,,窒素N、組成比x、yを用いてAlxGa1-x-yInyNである。)を用いた直接遷移による高効率短波長レーザの発振が報告されている。このようなレーザを形成するための基板は低結晶欠陥密度でなければならないが、III族窒化物半導体のウェーハは・サイズは実用に耐えないほど小さく、サファイア、SiC、スピネル、MgO、GaAs、Si等の異種基板にIII族窒化物半導体を堆積した堆積基板が用いられている。
【0003】
ところが、これら異種基板とIII族窒化物半導体間にはかなりの格子不整合や熱膨張係数差がある。たとえば、サファイア基板とIII族窒化物半導体間とには11〜23%の格子不整合と約2×10-6K-1の熱膨張係数差がある。このため、該異種基板に堆積したIII族窒化物半導体の薄膜あるいは層の結晶性が悪くなり、該薄膜の電気的あるいは光学的特性が悪かった。
【0004】
そこで、堆積基板の結晶性を改善するための試みがおこなわれている。そのなかでも、異種基板上にIII族窒化物半導体の低温堆積緩衝層と単結晶層とを交互に数層エピタキシャル成長させて多層堆積基板を得る方法は有功である。文献により緩衝層はバッファ層とも呼称される。緩衝層には高温成長(単結晶成長温度での成長)された緩衝層も存在するので、単結晶が成長しない温度で堆積した緩衝層を低温堆積緩衝層として区別する。
なお、低温堆積緩衝層においても堆積後に次の単結晶成長の前に単結晶化を所望の程度におこなうものなどいくつか型がある。
【0005】
また、単結晶層がAlxGa1-xN(但しxは1以下で0超過の数)である場合に種々の下地III族窒化物半導体層上に成長させることがしばしば求められるので、種々の工夫がなされている。
特開平4−297023号公報において、中村は基板上に単結晶が成長しない温度で形成したGaxAl1-xN(但しxは1以下で0超過の数)バッファ層上に窒化ガリウム系半導体の単結晶層をするほうが、AlNバッファ層上に窒化ガリウム系半導体の単結晶層を成長するほうが高品質な窒化ガリウム系半導体の単結晶層を得られる旨主張している。
さらに、基板上にGaN薄膜を成長形成する場合、AlNバッファ層を用いるよりGaNバッファ層を用いるほうが、
「▲1▼ 融点が低いので温度上昇しているとき容易に単結晶化しやすい。このため、バッファ層の厚さを、厚くしてもバッファ層としての効果が期待できる。
▲2▼ バッファ層がGaNなので、その上にGaNのエピタキシャル成長層を成長する場合、同一材料の上に同一材料を成長するため結晶性の向上ができる。等の利点があると考えられる。」と考察している。
【0006】
特開平9−199759号公報において、赤▲崎▼等は異種物質の基板すなわち異種基板上に単結晶が成長しない温度で形成した低温堆積緩衝層、単結晶が成長する温度で形成した単結晶層とを交互に3層以上積層させ、その上に単結晶が成長する温度で目的とするIII族窒化物半導体層を形成する技術を開示している。AlN低温堆積緩衝層(堆積温度400℃、膜厚50nm)とGaN単結晶層(成長温度1150℃、膜厚300nm、但し最上層の膜厚のみ1.5μm)とを交互に3層ずつ積層した実施例を開示している。最上層GaN単結晶層をKOHでエッチングして電子走査顕微鏡で撮影測定したエッチピット密度が、サファイア基板に1層対堆積後は4×107cm-2、3層対堆積した場合で8×105cm-2であった。
【0007】
特開平7−235692号公報において佐藤は低温堆積緩衝層を複数にして成長する単結晶層の結晶性を改善する技術を開示している。サファイア基板上にAlN低温堆積緩衝層とAlGaN低温堆積緩衝層とを引き続き堆積してその上に厚さ4μmのGaN単結晶層を成長させる実施例を開示している。低温堆積緩衝層はAlGaN低温堆積緩衝層に限らずその格子定数がサファイアとGaNの中間のものであればよいとしている。
【0008】
特開平10256666号公報において内田は低温堆積緩衝層を複数にして成長する単結晶層の結晶性を改善する技術において始めに堆積する低温堆積緩衝層の堆積温度をあとで堆積する低温堆積緩衝層の堆積温度より高くする提案をおこなっている。
【発明が解決しようとする課題】
しかしながら、依然としてAlxGa1-xN(但しxは1以下で0以上の数)堆積基板や多層膜(以下堆積基板と総称する。)の結晶性を改善することが望まれているが明確な設計指針が得られていない。
そこで、堆積基板や多層膜の品質の制御性の向上、多層堆積基板のコスト低減により、用途拡大が望まれている。
【0009】
【課題を解決するための手段】
上記の課題を解決するためサファイア基板や窒化物半導体基板の上にアルミニウムとガリウムとチッソの化合物で組成がAlxGa1-xN(但しxは1以下で0以上の数)である低温堆積緩衝層と、該低温堆積緩衝層の直上に堆積された組成がAlyGa1-yN(但しyは1以下で0より大きい数)である単結晶層をエピタキシャル成長させて多層堆積基板を形成した。この多層堆積基板は、y−0.3と0のうち大きいほうよりxが大きいことを特徴とし、クラックの生じない窒化物半導体堆積基板となる。
【0010】
またクラック発生を確実に防ぐためy−0.2と0のうち大きいほうよりxを大きく選ぶこともできる。
一実施例ではyがxに等しい場合に堆積された単結晶の結晶品質が良好であることが認められた。
【0011】
AlNのモル分率を小さく選んで多層堆積基板の抵抗を比較的低くするにはxがy−0.1とy−0.3の間の大きさであるのがよい。そして、クラックの発生を確実に防ぐためにはxがy−0.1とy−0.2の間の大きさであるのがよい。
xがy−0.2に等しい大きさにすればクラックもなく抵抗が低い窒化物半導体堆積基板がえられる。
【0012】
yが1より小さい三元化合物において多くの応用が在り本発明の効果を顕著に得ることができる。また、多層堆積基板のクラックを確実に回避するためxを0.05以上にえらぶのがよい。
【0013】
【発明の実施の形態】
異種基板あるいは同種基板上に単結晶が成長しない温度で形成した低温堆積緩衝層、単結晶が成長する温度で形成した単結晶層とを交互に多層を成長積層させるばあい、発明者等は、次のような知見を得ている。
すなわち、平成9(1997)年11月7日出願の特願平9−306215号明細書では上記成長積層について基本的な技術を開示した。また平成10(1998)年10月16日特許出願した竹内等の発明では、AlNを含む低温堆積緩衝層と、比較的厚いクラッド層として該低温堆積緩衝層直上に成長したAlNを含む窒化物半導体単結晶層とを含む窒化物半導体レーザ素子が単峰性の遠視野像を得るのに好適であることをしめした。
平成10(1998)年10月30日特許出願した岩谷等の発明では、GaN単結晶層を成長させるばあい、GaN低温堆積緩衝層を用いると9層対までにはクラックが生じるが、AlN低温堆積緩衝層を用いると12層対でもクラックは生じないことが開示されている。AlN低温堆積緩衝層を用いると、GaN単結晶層の面内歪は圧縮歪であり、層対数に対しほぼ一定しているので、クラックなしでさらに積層が可能と考えられた。
【0014】
そこで、AlGaN単結晶をクラックなしで結晶性よく成長するための実験をおこなった。
実験で形成される窒化物半導体堆積基板10の構造は図1に示す通りである。(0001)面サファイア基板1上に順次GaN低温堆積緩衝層2(膜厚30nm)、GaN単結晶層3(膜厚1μm)、組成がAlxGa1-xN(但しxは1以下で0以上の数)である低温堆積緩衝層4(膜厚30nm)、組成がAlyGa1-yN(但しyは1以下で0以上の数)である単結晶層5(膜厚1μm)を堆積成長させて堆積基板10を形成した。
次に、堆積基板10の単結晶層5の成長面を微分干渉顕微鏡により写真撮影して観察し、クラックの有無を検証した。あわせて、X線回折半値幅が測定された。
【0015】
「実験」:
図1の堆積基板10の製造工程は次のとおりである。本発明の下記のステップでは低温堆積緩衝層は堆積後結晶化工程付随するものである。
ステップ1:
(基板の洗浄): (0001)C面を備えたサファイア基板(2インチ基板)1をフッ酸および王水にそれぞれ5分間ずつ浸してエッチングを行い、純水にて5分間リンスする。その後、メタノール、アセトンにて5分間ずつ有機洗浄した後、再度純水にて5分間リンスする。
【0016】
ステップ2:
(基板のクリーニング): 上記工程を室温で経たサファイア基板1をMOVPE(有機金属気相成長法)装置の反応炉内に搬送する。反応炉内を窒素にて充分置換して酸素および水分を取り除いた後に、水素を導入して1100℃で10分間サファイア基板の加熱クリーニングを行う。
【0017】
ステップ3:
(GaN低温堆積緩衝層2の形成):その後、サファイア基板1の温度を500℃に設定し、TMGa(トリメチルガリウム)とアンモニアを炉内に約3分間供給してサファイア基板1上に30nmのGaN低温堆積緩衝層2を成長させTMGaの供給を停止する。
【0018】
ステップ4:
(GaN単結晶層3の形成): GaN低温堆積緩衝層2の成長終了後、サファイア基板12の温度を約3分で1050℃まで上昇させ約5分経過後、TMGaとアンモニアを供給してGaN単結晶層3の成長を開始する。毎時2.5μmの成長速度で1μm成長したところで、TMGaの供給を止める。またサファイア基板1の温度も再度500℃にまで下げる。この間アンモニアの供給は続けたままである。
【0019】
ステップ5:
(AlxGa1-xN低温堆積緩衝層4の形成):その後、サファイア基板1の温度を500℃に設定しTMAl(トリメチルアルミニウム)とTMGaとアンモニアを炉内に約3分間供給してサファイア基板32上に30nmのAlN低温堆積緩衝層4を成長させる。
【0020】
ステップ6:
(AlyGa1-yN単結晶層5の形成): AlxGa1-xN低温堆積緩衝層4の成長終了後、サファイア基板1の温度を約3分で1050℃まで上昇させさらに約5分経過後、TMAlとTMGaとアンモニアを供給してAlyGa1-yN単結晶層5の成長を開始する。毎時2.5μmの成長速度で1μm成長したところで、TMGaとTMAlの供給を止める。
【0021】
ステップ7:
(最上層GaN単結晶層5の成長表面の観察):堆積基板10の温度を室温にさげて、炉から取り出し必要な測定をおこなう。測定は微分干渉顕微鏡による表面の写真撮影による観察とX線回折装置によるX線回折曲線の測定である。
【0022】
「参考実験」:
前記「実験」の工程においてステップ5を省略し、ステップ4から引き続きステップ6に移行することによりAlxGa1-xN低温堆積緩衝層4を欠く「参考素子」を形成した。ただしステップ6でx=1である。参考素子についても微分干渉顕微鏡による表面の写真撮影による観察とX線回折装置によるX線回折曲線の測定をおこなった。
【0026】
「実験結果」:
図2と図3とはy=1すなわちAlN単結晶層5の場合の該AlN単結晶層5の成長表面の微分干渉顕微鏡による写真である。図2の(A)は参考素子、すなわち「xなし(non x)」と呼称され、y=1の場合、(B)はx=0、y=1の場合、(C)はx=1、y=1の場合の単結晶層5の成長面の写真である。図2では(C)にのみクラックが認められない。一方図3の(A)はx=0.1、y=1の場合、(B)はx=0.2、y=1の場合、(C)はx=0.5、y=1の場合、(D)はx=0.8、y=1の場合の写真である。図3では(D)においてのみクラックが認められない。
【0027】
図4はy=0.4の場合の堆積基板10の単結晶層5の成長表面の微分干渉顕微鏡による写真である。
図4の(A)はx=0.0、y=0.4の場合、(B)はx=0.1、y=0.4の場合、(C)はx=0.2、y=0.4の場合、(D)はx=0.4、y=0.4の場合、(D)はx=1、y=0.4の場合の写真である。図4では(A)、(B)の場合にのみにクラックの発生が認められる。なお、x=1、y=0.4の場合についても実験をおこなったが、クラックの発生は認められなかった。
【0028】
図5はy=0.2の場合の堆積基板10の単結晶層5の成長表面の微分干渉顕微鏡による写真である。
図5の(A)はx=0.0、y=0.2の場合、(B)はx=0.1、y=0.2の場合、(C)はx=0.2、y=0.2の場合、(D)はx=0.4、y=0.2の場合の写真である。図5では(A)のみにクラックの発生が認められる。
【0029】
図6はy=0.1の場合の堆積基板10の単結晶層5の成長表面の微分干渉顕微鏡による写真である。
図6の(A)はx=0.0、y=0.1の場合、(B)はx=0.1、y=0.1の場合、(C)はx=0.2、y=0.1の場合、(D)はx=0.4、y=0.1の場合の写真である。図6では(A)のみにクラックの発生が認められる。
【0030】
図7は、図2の写真に対応する構造の単結晶層5の成長表面についての周知の方法によるX線回折強度曲線を示すグラフである。横軸は成長表面の回転角で縦軸は回転角に応じる回折X線の正規化強度である。カーブ71,72,73は縦軸方向にオフセットされて同一尺度上にプロットされている。図2の(A)の場合に対するカーブ71、(B)の場合に対するカーブ72、(C)の場合に対するカーブ73がしめされている。カーブ71,72,73の示す半値幅はそれぞれ722秒、784秒および402秒である。
上記例のように、x=yであるxを有する低温堆積緩衝層の採用により成長表面の高い結晶品質が得られる。これはたとえば特開平7−235692号公報において開示される技術とは相容れない実験結果である。
【0031】
「考察」:
したがって、上記「実験」から、GaN低温堆積緩衝層を用いたときにはクラックが導入されるものの、AlNを適切に含むAlGaN半導体低温堆積緩衝層を用いた場合にはクラックの発生をほとんど抑え得ることがわかった。表1には上記実験結果がまとめてある。
【0032】
【表1】
Figure 0004700147
【0033】
表1の各列は単結晶層5のAlNモル分率yが同じ標本堆積基板10を表し、各行は低温堆積緩衝層4のAlNモル分率yが同じ標本堆積基板10を表す。ただし、上から2行目は低温堆積緩衝層4を欠き上記参考素子に対応する。
すなわち、x、yの組み合わせが任意に選べるわけではない。
各x、yの組み合わせに応じて実験結果が○(単結晶層5にクラックなし)、および×(単結晶層5にクラック発生)で示されている。また×印が付された組み合わせに対して、クラック密度が150μm毎の概略本数で記載してある。
【0034】
実験から、x>0が好ましく、またすくなくともy−0.3よりも大きいことが好ましい。単結晶層5にクラックをほとんど発生させないためにはx>y−0.2であるのが好ましい。本発明の発明者等による前記竹内等の窒化物半導体レーザ素子に関する特許出願では、x>0.05が好ましい技術を開示している。したがってこのようにxを選択することは利益が在る。さらに、これらの窒化物半導体レーザ素子やその他の窒化物半導体そしではy<1であるAlGaNを良く用いるためy<1の場合にもクラック発生なく高品質な多層堆積基板を提供できることは有益である。
【0035】
また、AlGaN低温堆積緩衝層とその上に成長するAlGaN単結晶のAlNモル分率がほぼ等しい場合に最も狭い半値幅、すなわち最も良好な結晶性を示すことが明らかとなった。
図7にy=1でのX線回折曲線の例を示す。X線回折曲線は、低温堆積緩衝層を設けずGaN単結晶層3上にAlN単結晶層5を直接成長させた場合(71)、GaN単結晶層3上にGaN低温堆積緩衝層4を介してAlN単結晶層5を成長させた場合(72)およびGaN単結晶層3上にAlN低温堆積緩衝層4を介してAlN単結晶層5を成長させた場合(73)について互いにオフセットさせてプロットされている。
【0036】
低温堆積緩衝層の膜厚は、緩衝効果が安定して得られる所定値以上で、かつ、それ自身および窒化物半導体単結晶層の結晶品質が良好に保たれるように別の所定値以下であるのがこのましい。したがって、該膜厚は2nm以上100nm以下が好ましく、さらにいえば10nm〜50nmのとするのがよい。堆積温度は300℃から700℃の範囲で選択する。
【0037】
(ドーピング)
各層対の抵抗率を低減するためドーピングを施すことが有利である。 さらに前記低温堆積緩衝層と前記窒化物半導体単結晶層とに同種のドーパントをドープすれば低温堆積緩衝層に関する抵抗率を低減することができる。
前記低温堆積緩衝層により多くのドーピングをおこない低温堆積緩衝層の抵抗率の低下を促進するのがよい場合が多い。
n型ドーパントとしてはSi、Ge,などが、p型ドーパントとしてMg、Zn, Beがもちいられ、特にSiやMgは低抵抗化の効果と技術的に成熟した技法が適用できるのでこのましい。Siの濃度を高く選べばn型GaN層の比抵抗は低くなるが結晶性が劣化する。また、Siの場合と同様にMgの濃度も高すぎれば結晶性を劣化させうるので注意が必要である。
【0038】
開始基板もサファイア基板のみでなくSiC、Si, MgAl2O4基板、AlGaN薄膜又は基板等の上に成長できるので素子特性とコストの案配が可能である。
また単結晶層の膜厚は0.1μm〜3μmの範囲が好ましい。薄ければ製造時間が短く有利であるが、薄すぎれば結晶性が劣化する。成長温度は1000℃〜1200℃の範囲で選択する。
【0039】
(成長方法)
上記実験例では専らMOVPE(有機金属気相成長法)装置によった。他の装置により本発明をなすに困難性はないと思料するが、技術の成熟度、操作性、コストを考えるとMOVPE(有機金属気相成長法)装置を使用するのがこのましい。
【0040】
【発明の効果】
本発明の実施により格子欠陥の少ない堆積基板が形成できるので、レーザダイオード等の光素子のみならず、多くのIII族窒化物半導体を用いた素子構造、特性の向上がはかられる。
これらの素子を非限定的に例示すれば、AlGaN/GaN変調ドープ電界効果トランジスタ、リッジ導波レーザダイオード、pn接合型PD(光検出ダイオード)、AlN/GaN半導体多薄膜反射膜、AlN/GaNサブバンド間遷移デバイスなどである。
従来クラックが発生しやすかったAlGaN単結晶においてクラックの無い、かつ結晶性の良い高品質なAlGaN単結晶の作製が可能となり、
1)AlGaNを用いている発光・受光デバイス(LED、LD、フォトダイオードなど)および電子デバイス(HEMT、FET、HBT)の性能の向上とともに、素子化の際の歩留まりが大きく向上した。
2)高いAlNモル分率のAlGaNを用いてより短波長(250〜400nm)の発光素子および受光素子の作製が可能となった。
3)クラックが無く極めて反射率の高いAlGaN/GaN多層膜反射鏡(DBR)の作製が可能となった。
【図面の簡単な説明】
【図1】実験で形成される堆積基板10の構造を表す図である。
【図2】y=1すなわちAlN単結晶層5の場合の堆積基板10のAlN単結晶層5の微分干渉顕微鏡による写真である。
【図3】y=1すなわちAlN単結晶層5の場合の堆積基板10のAlN単結晶層5の微分干渉顕微鏡による写真である。
【図4】y=0.4の場合の堆積基板10の単結晶層5の微分干渉顕微鏡による写真である。
【図5】y=0.2の場合の堆積基板10の単結晶層5の微分干渉顕微鏡による写真である。
【図6】y=0.1の場合の堆積基板10の単結晶層5の微分干渉顕微鏡による写真である。
【図7】サファイア基板にGaN低温堆積緩衝層とGaN単結晶層の層対を3対成長させた後、AlN低温堆積緩衝層とGaN単結晶層の層対を1対成長させて形成した多層堆積基板50の構造図である。
【符号の説明】
1 (0001)面サファイア基板
2 GaN低温堆積緩衝層
3 GaN単結晶層3
4 AlxGa1-xN低温堆積緩衝層
5 AlyGa1-yN単結晶層
10 窒化物半導体堆積基板

Claims (5)

  1. 組成がAlxGa1-xNである低温堆積緩衝層と、
    該低温堆積緩衝層の直上に堆積された組成がAlyGa1-yNである単結晶層と、
    を備えた堆積基板において、
    y=0.4であり、
    x=0.2である、
    ことを特徴とする窒化物半導体堆積基板。
  2. 組成がAlxGa1-xNである低温堆積緩衝層と、
    該低温堆積緩衝層の直上に堆積された組成がAlyGa1-yNである単結晶層と、
    を備えた堆積基板において、
    y=0.2であり、
    x=0.1又は0.4である、
    ことを特徴とする窒化物半導体堆積基板。
  3. 組成がAlxGa1-xNである低温堆積緩衝層と、
    該低温堆積緩衝層の直上に堆積された組成がAlyGa1-yNである単結晶層と、
    を備えた堆積基板において、
    y=0.1であり、
    x=0.2又は0.4である、
    ことを特徴とする窒化物半導体堆積基板。
  4. 前記低温堆積緩衝層が2nm以上100nm以下の膜厚を有する、請求項1から請求項3のいずれかに記載の窒化物半導体堆積基板。
  5. 前記低温堆積緩衝層が10nm以上50nm以下の膜厚を有する、請求項4に記載の窒化物半導体堆積基板。
JP35385098A 1998-11-27 1998-11-27 窒化物半導体堆積基板 Expired - Lifetime JP4700147B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP35385098A JP4700147B2 (ja) 1998-11-27 1998-11-27 窒化物半導体堆積基板
EP99962866A EP1138062B1 (en) 1998-11-27 1999-11-24 Epitaxial aluminum-gallium-nitride semiconductor substrate and method of manufacture therefor
KR1020017006606A KR100639763B1 (ko) 1998-11-27 1999-11-24 에피택셜 알루미늄-갈륨 니트라이드 반도체 기판
US09/856,724 US6534791B1 (en) 1998-11-27 1999-11-24 Epitaxial aluminium-gallium nitride semiconductor substrate
DE69938609T DE69938609T2 (de) 1998-11-27 1999-11-24 Epitaktisches substrat aus aluminium-galliumnitrid-halbleitern und herstellungsverfahren dafür
PCT/US1999/027974 WO2000033364A1 (en) 1998-11-27 1999-11-24 Epitaxial aluminium-gallium nitride semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP35385098A JP4700147B2 (ja) 1998-11-27 1998-11-27 窒化物半導体堆積基板

Publications (2)

Publication Number Publication Date
JP2000164511A JP2000164511A (ja) 2000-06-16
JP4700147B2 true JP4700147B2 (ja) 2011-06-15

Family

ID=18433652

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35385098A Expired - Lifetime JP4700147B2 (ja) 1998-11-27 1998-11-27 窒化物半導体堆積基板

Country Status (5)

Country Link
EP (1) EP1138062B1 (ja)
JP (1) JP4700147B2 (ja)
KR (1) KR100639763B1 (ja)
DE (1) DE69938609T2 (ja)
WO (1) WO2000033364A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3809464B2 (ja) * 1999-12-14 2006-08-16 独立行政法人理化学研究所 半導体層の形成方法
JP2002222771A (ja) * 2000-11-21 2002-08-09 Ngk Insulators Ltd Iii族窒化物膜の製造方法、iii族窒化物膜の製造用下地膜、及びその下地膜の製造方法
JP2002343717A (ja) * 2001-05-18 2002-11-29 Matsushita Electric Ind Co Ltd 半導体結晶の製造方法
EP1459362A2 (de) 2001-12-21 2004-09-22 Aixtron AG Verfahren zum abscheiden von iii-v-halbleiterschichten auf einem nicht-iii-v-substrat

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088217B2 (ja) * 1991-01-31 1996-01-29 日亜化学工業株式会社 窒化ガリウム系化合物半導体の結晶成長方法
JP3771952B2 (ja) * 1995-06-28 2006-05-10 ソニー株式会社 単結晶iii−v族化合物半導体層の成長方法、発光素子の製造方法およびトランジスタの製造方法

Also Published As

Publication number Publication date
JP2000164511A (ja) 2000-06-16
KR20010105305A (ko) 2001-11-28
EP1138062B1 (en) 2008-04-23
DE69938609D1 (de) 2008-06-05
EP1138062A1 (en) 2001-10-04
DE69938609T2 (de) 2009-07-09
WO2000033364A1 (en) 2000-06-08
KR100639763B1 (ko) 2006-10-30

Similar Documents

Publication Publication Date Title
KR100773997B1 (ko) 질화 갈륨계 디바이스 및 그 제조 방법
US5239188A (en) Gallium nitride base semiconductor device
US6841808B2 (en) Group III nitride compound semiconductor device and method for producing the same
JP3963068B2 (ja) Iii族窒化物系化合物半導体素子の製造方法
KR101321654B1 (ko) Ⅲ족 질화물 반도체 성장용 기판, ⅲ족 질화물 반도체 에피택셜 기판, ⅲ족 질화물 반도체 소자 및 ⅲ족 질화물 반도체 자립 기판, 및 이들의 제조 방법
JP4005701B2 (ja) 窒素化合物半導体膜の形成方法および窒素化合物半導体素子
US6534791B1 (en) Epitaxial aluminium-gallium nitride semiconductor substrate
KR20100018050A (ko) Ⅲ족 질화물 반도체 에피택셜 기판
JP4298023B2 (ja) 窒化物半導体多層堆積基板および窒化物半導体多層堆積基板の形成方法
US6679947B2 (en) Semiconductor substrate
JP2000091234A (ja) 窒化物系iii−v族化合物半導体の製造方法
JP2007335484A (ja) 窒化物半導体ウェハ
JP4749583B2 (ja) 半導体基板の製造方法
KR20090115826A (ko) 그룹 3족 질화물계 반도체 소자용 버퍼층 및 그 제조 방법
JP2002299253A5 (ja)
JP2001093834A (ja) 半導体素子および半導体ウエハならびにその製造方法
JP2010040692A (ja) 窒化物系半導体素子及びその製造方法
JP4698053B2 (ja) Iii族窒化物系化合物半導体の製造方法
JP2000114599A (ja) 半導体発光素子
JP4700147B2 (ja) 窒化物半導体堆積基板
JP3758537B2 (ja) Iii族窒化物系化合物半導体の製造方法
KR100935974B1 (ko) 질화물 반도체 발광소자의 제조 방법
JP2000150388A (ja) Iii族窒化物半導体薄膜およびその製造方法
EP1460154A1 (en) Group iii nitride semiconductor substrate and its manufacturing method
JP2010232549A (ja) 窒化物系半導体素子及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081104

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090204

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090507

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090601

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090930

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091112

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20091202

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100305

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110304

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term