JP4699403B2 - Pseudo-random number generation circuit and electronic device - Google Patents
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Description
本発明は、擬似乱数データを発生させる擬似乱数発生回路に関し、特に高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる擬似乱数発生回路及び電子装置に関するものである。 The present invention relates to a pseudo-random number generation circuit that generates pseudo-random number data, and more particularly to a pseudo-random number generation circuit and an electronic apparatus that can generate parallel pseudo-random number data without using a high-frequency clock signal.
暗号アルゴリズム等に乱数が用いられている。そして、扱いやすさや処理の簡単さから真性乱数よりも、ソフトウェアでも容易に生成可能な擬似乱数が用いられることが多い。擬似乱数を発生させる擬似乱数発生回路として様々なものが提案されている(例えば、特許文献1,2参照)。
Random numbers are used for encryption algorithms and the like. In view of ease of handling and ease of processing, pseudo-random numbers that can be easily generated by software are often used rather than true random numbers. Various pseudo random number generating circuits for generating pseudo random numbers have been proposed (see, for example,
図15は、従来の擬似乱数発生回路を示すブロック図である。この擬似乱数発生回路は、国際的に標準化された規格であるPN15段回路である。PNとはpseudo random noise(擬似ランダム雑音)であり、デジタルデータ伝送の分野では擬似乱数として使用される。 FIG. 15 is a block diagram showing a conventional pseudo-random number generation circuit. This pseudo-random number generation circuit is a PN15 stage circuit that is an internationally standardized standard. PN is pseudo random noise and is used as a pseudo random number in the field of digital data transmission.
擬似乱数発生回路は、シフトレジスタFF01〜FF15と、各シフトレジスタを接続する接続回路301とを有する。シフトレジスタFF01〜FF15は、D型フリップフロップ回路であり、入力した信号を同一のクロック信号CL1の1クロックごとにそれぞれ1bitシフトする。
The pseudo-random number generation circuit includes shift registers FF01 to FF15 and a
接続回路301は、i(1〜14の自然数)番目のシフトレジスタの出力をi+1番目のシフトレジスタに入力する。また、接続回路301は、14番目のシフトレジスタの出力と15番目のシフトレジスタの出力の排他的論理和を計算して1番目のシフトレジスタに出力する。そして、15番目のシフトレジスタの出力が、1クロックごとに1bitの擬似乱数データとして出力される。
The
図16は、図15の擬似乱数発生回路の出力データを示す図である。このように15段のシフトレジスタを使用した場合、(2の15乗−1)個毎に系列のランダムなデータが繰り返される。 FIG. 16 is a diagram showing output data of the pseudo random number generation circuit of FIG. When the 15-stage shift register is used in this way, random data of the series is repeated every (2 to the 15th power-1).
従来の擬似乱数発生回路では擬似乱数データが1bitずつシリアルに出力される。しかし、通信回路ではデータバスのようにパラレルにデータを転送する場合が多い。そこで、図17に示すような回路が用いられる。擬似乱数発生回路302からの1bitシリアル出力は、シフトレジスタ303によりパラレル化される。このパラレル化された信号がパラレル処理回路304により処理される。図18は、図17のシフトレジスタの出力データを示す図である。シフトレジスタ303は、1bitシリアル出力のデータをLSB(下位bit)詰めで、8bitの単位(1byte)でパラレル化する。
In a conventional pseudo random number generation circuit, pseudo random number data is serially output bit by bit. However, communication circuits often transfer data in parallel like a data bus. Therefore, a circuit as shown in FIG. 17 is used. The 1-bit serial output from the pseudo random
パラレル処理回路304で用いられるクロック信号CL2の周波数F2は、擬似乱数発生回路302で用いられるクロック信号CL1の周波数F1の8分の1となる。図17の回路の後段に接続される通信回路等では一般的にbyteデータ単位で処理を行うため、その後の処理にもクロック信号CL2が用いられる。逆に言えば、パラレル化した擬似乱数データを発生させるために、通信回路等で用いられるクロック信号の周波数の数倍(ここでは8倍)の高い周波数のクロック信号が必要であった。このため、回路の高速化、発振器の追加、及び消費電力の増加が発生するという問題点があった。
The frequency F2 of the clock signal CL2 used in the
本発明は、上述のような課題を解決するためになされたもので、その目的は、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる擬似乱数発生回路及び電子装置を得るものである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a pseudo-random number generation circuit and an electronic device capable of generating parallel pseudo-random data without using a high-frequency clock signal. Get the device.
本発明に係る擬似乱数発生回路は、1から順に番号を付けたM(15以上の自然数)個のシフトレジスタと、各シフトレジスタを接続する接続回路とを備え、各シフトレジスタには、初期値として予め計算した擬似ランダム雑音の値が与えられ、各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、降番順のM個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、接続回路は、m(M以下の自然数)番目のシフトレジスタに対して、関数F(m−M)の値を計算して入力し、関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表される。本発明のその他の特徴は以下に明らかにする。 The pseudo-random number generation circuit according to the present invention includes M (natural numbers greater than or equal to 15) shift registers numbered in order from 1, and a connection circuit that connects the shift registers. As the pseudo-random noise value calculated in advance is given, each shift register shifts the input signal according to the same clock signal, and the outputs of the M shift registers in descending order are parallelized pseudo-random data The connection circuit calculates and inputs the value of the function F (m− M ) to the m (natural number less than M) -th shift register, and the function F (x) satisfies 0 <x. Is the output of the x-th shift register, and when x ≦ 0, it is expressed by exclusive OR of F (x + 14) and F (x + 15). Other features of the present invention will become apparent below.
本発明により、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。 According to the present invention, it is possible to generate parallel pseudorandom data without using a high-frequency clock signal.
実施の形態1.
図1は、擬似乱数発生回路を用いた無線LAN装置を示すブロック図である。無線LAN装置101(電子装置)は、無線LANベースバンド102と、RF送信回路103とを有する。無線LANベースバンド102は、擬似乱数発生回路104と、セレクタ105と、変調回路106とを有する。
FIG. 1 is a block diagram showing a wireless LAN device using a pseudo random number generation circuit. The wireless LAN device 101 (electronic device) has a
無線LANベースバンド102には、クロック信号CLと、クロック信号CLの1クロックごとに8bitの入力信号が入力される。擬似乱数発生回路104はクロック信号CLの1クロックごとに8bitの擬似乱数データを出力する。セレクタ105は、選択信号に応じて、入力データと擬似乱数データの何れかを選択して変調回路106に入力させる。変調回路106は入力した信号を変調し、その変調した信号をRF送信回路103が2.4GHz又は5GHzで外部に送信する。
The
図2は、本発明の実施の形態1に係る擬似乱数発生回路を示すブロック図である。 擬似乱数発生回路は、15個のシフトレジスタFF01〜FF15と、各シフトレジスタを接続する接続回路201とを有する。シフトレジスタFF01〜FF15は、D型フリップフロップ回路であり、入力した信号を同一のクロック信号CLの1クロックごとにそれぞれデータ信号をシフトする。ここで、各シフトレジスタFF01〜FF15には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の8個のシフトレジスタFF08〜FF15の出力が、クロック信号CLの1クロックごとに8bitのパラレル化した擬似乱数データとして出力される。
FIG. 2 is a block diagram showing a pseudo-random number generation circuit according to
接続回路201は、m(M以下の自然数)番目のシフトレジスタに対して、関数F(m−n)の値を計算して入力する。ただし、関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表される。Mは、シフトレジスタの個数であり、本実施の形態では15である。nは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では8である。
The
図3は、本発明の実施の形態1における関数F(m−n)の値を示す図である。図中の記号”^”は、前後の関数の排他的論理和を表す。例えばm=10の場合、m−n=10−8=2>0であるため、関数F(m−n)の値は2番目のシフトレジスタFF02の出力となる。従って、接続回路201は、10番目のシフトレジスタFF10に対してシフトレジスタFF02の出力を入力する。
FIG. 3 is a diagram showing the value of the function F (mn) in the first embodiment of the present invention. The symbol “^” in the figure represents the exclusive OR of the preceding and succeeding functions. For example, when m = 10, since mn = 10−8 = 2> 0, the value of the function F (mn) is the output of the second shift register FF02. Therefore, the
また、例えばm=5の場合、m−n=5−8=−3≦0であるため、関数F(m−n)はF(m−n+14)とF(m−n+15)の排他的論理和、即ちF(11)とF(12)の排他的論理和で表される。従って、接続回路201は、5番目のシフトレジスタFF05に対して、11番目のシフトレジスタFF11の出力と12番目のシフトレジスタFF12の出力の排他的論理和を計算して入力する。
For example, when m = 5, since mn = 5-8 = −3 ≦ 0, the function F (mn) is an exclusive logic of F (mn−14) and F (mn−15). It is represented by the sum, that is, the exclusive OR of F (11) and F (12). Accordingly, the
図4は、図2の擬似乱数発生回路の出力データを示す図である。この出力データは、図16に示した従来の擬似乱数発生回路の出力データと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、8個のシフトレジスタFF08〜FF15の出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号CL1の周波数の8分の1の周波数のクロック信号CLを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。 FIG. 4 is a diagram showing output data of the pseudorandom number generation circuit of FIG. This output data coincides with the output data of the conventional pseudo random number generation circuit shown in FIG. However, since the pseudo random number generation circuit according to the present embodiment outputs the outputs of the eight shift registers FF08 to FF15 as parallelized pseudo random number data, the frequency of the clock signal CL1 used in the conventional pseudo random number generation circuit A clock signal CL having a frequency that is 1/8 of the frequency can be used. Therefore, parallel pseudorandom data can be generated without using a high frequency clock signal.
実施の形態2.
図5は、本発明の実施の形態2に係る擬似乱数発生回路を示すブロック図である。
擬似乱数発生回路は、15個のシフトレジスタFF01〜FF15と、各シフトレジスタを接続する接続回路202とを有する。シフトレジスタFF01〜FF15は、D型フリップフロップ回路であり、入力した信号を同一のクロック信号CLの1クロックごとにそれぞれデータ信号をシフトする。ここで、各シフトレジスタFF01〜FF15には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の2個のシフトレジスタFF14,FF15の出力が、クロック信号CLの1クロックごとに2bitのパラレル化した擬似乱数データとして出力される。
FIG. 5 is a block diagram showing a pseudo-random number generation circuit according to
The pseudo-random number generation circuit includes 15 shift registers FF01 to FF15 and a
接続回路202は、m(M以下の自然数)番目のシフトレジスタに対して、関数F(m−n)の値を計算して入力する。ただし、関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表される。Mは、シフトレジスタの個数であり、本実施の形態では15である。nは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では2である。
The
図6は、本発明の実施の形態2における関数F(m−n)の値を示す図である。図中の記号” ^ ”は、前後の関数の排他的論理和を表す。図7は、図5の擬似乱数発生回路の出力データを示す図である。この出力データは、図16に示した従来の擬似乱数発生回路の出力データをLSB詰め(下位ビット詰め)で2bitずつパラレル化したものと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、2個のシフトレジスタの出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号CL1の周波数の2分の1の周波数のクロック信号CLを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。 FIG. 6 is a diagram illustrating the value of the function F (mn) in the second embodiment of the present invention. The symbol “^” in the figure represents the exclusive OR of the preceding and succeeding functions. FIG. 7 is a diagram showing output data of the pseudorandom number generation circuit of FIG. This output data coincides with the output data of the conventional pseudo-random number generation circuit shown in FIG. 16 that is parallelized by 2 bits by LSB filling (lower bit filling). However, since the pseudo random number generation circuit according to the present embodiment outputs the outputs of the two shift registers as parallelized pseudo random number data, the frequency of the clock signal CL1 used in the conventional pseudo random number generation circuit is halved. A clock signal CL having a frequency of 1 can be used. Therefore, parallel pseudorandom data can be generated without using a high frequency clock signal.
実施の形態3.
図8は、本発明の実施の形態3に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、15個のシフトレジスタFF01〜FF15と、各シフトレジスタを接続する接続回路203とを有する。シフトレジスタFF01〜FF15は、D型フリップフロップ回路であり、入力した信号を同一のクロック信号CLの1クロックごとにそれぞれ1bitシフトする。ここで、各シフトレジスタFF01〜FF15には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の15個のシフトレジスタFF01〜FF15の出力が、クロック信号CLの1クロックごとに15bitのパラレル化した擬似乱数データとして出力される。
FIG. 8 is a block diagram showing a pseudo-random number generation circuit according to
接続回路203は、m(M以下の自然数)番目のシフトレジスタに対して、関数F(m−n)の値を計算して入力する。ただし、関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表される。Mは、シフトレジスタの個数であり、本実施の形態では15である。nは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では15である。
The
図9は、本発明の実施の形態3における関数F(m−n)の値を示す図である。図中の記号” ^ ”は、前後の関数の排他的論理和を表す。図10は、図8の擬似乱数発生回路の出力データを示す図である。この出力データは、図16に示した従来の擬似乱数発生回路の出力データをLSB詰め(下位ビット詰め)で15bitずつパラレル化したものと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、15個のシフトレジスタの出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号CL1の周波数の15分の1の周波数のクロック信号CLを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。 FIG. 9 is a diagram illustrating the value of the function F (mn) in the third embodiment of the present invention. The symbol “^” in the figure represents the exclusive OR of the preceding and succeeding functions. FIG. 10 is a diagram showing output data of the pseudorandom number generation circuit of FIG. This output data coincides with the output data of the conventional pseudo random number generation circuit shown in FIG. 16 which is parallelized by 15 bits by LSB filling (lower bit filling). However, since the pseudo random number generation circuit according to the present embodiment outputs the outputs of the 15 shift registers as parallelized pseudo random number data, the frequency of the clock signal CL1 used in the conventional pseudo random number generation circuit is 15 minutes. A clock signal CL having a frequency of 1 can be used. Therefore, parallel pseudorandom data can be generated without using a high frequency clock signal.
実施の形態4.
図11は、本発明の実施の形態4に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、ブロックA1,A2を備えている。ブロックA1は、15個のシフトレジスタFF01〜FF15と、同じブロックA1の各シフトレジスタFF01〜FF15を接続する接続回路204aとを有する。ブロックA2は、15個のシフトレジスタFF16〜FF30と、同じブロックA2の各シフトレジスタFF16〜FF30を接続する接続回路204bとを有する。即ち、所属するブロックの番号A1,A2順に全シフトレジスタに通し番号FF01〜FF30が付けられている。
FIG. 11 is a block diagram showing a pseudo random number generation circuit according to
シフトレジスタFF01〜FF30は、D型フリップフロップ回路であり、入力した信号を同一のクロック信号CLの1クロックごとにそれぞれ1bitシフトする。ここで、各シフトレジスタFF01〜FF30には、初期値として予め計算した擬似ランダム雑音の値を与えておく。そして、降番順の30個のシフトレジスタFF01〜FF30の出力が、クロック信号CLの1クロックごとに30bitのパラレル化した擬似乱数データとして出力される。 The shift registers FF01 to FF30 are D-type flip-flop circuits, and shift the input signal by 1 bit for each clock of the same clock signal CL. Here, each of the shift registers FF01 to FF30 is given a pseudo random noise value calculated in advance as an initial value. The outputs of the 30 shift registers FF01 to FF30 in descending order are output as 30-bit parallel pseudo-random data for each clock of the clock signal CL.
接続回路204aは、同じブロック204aのm(15以下の自然数)番目のシフトレジスタに対して、関数F(m−n)の値を計算して入力する。一方、接続回路204bは、同じブロック204bのm(15以下の自然数)番目のシフトレジスタに対して、関数F(m−n)の値を計算して入力する。ただし、関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表される。nは、擬似乱数データを出力するシフトレジスタの個数であり、本実施の形態では30である。
The
図12は、本発明の実施の形態4における関数F(m−n)の値を示す図である。図中の記号” ^ ”は、前後の関数の排他的論理和を表す。図13は、図11の擬似乱数発生回路の出力データを示す図である。この出力データは、図16に示した従来の擬似乱数発生回路の出力データをLSB詰め(下位ビット詰め)で30bitずつパラレル化したものと一致する。ただし、本実施の形態に係る擬似乱数発生回路は、30個のシフトレジスタの出力をパラレル化した擬似乱数データとして出力するため、従来の擬似乱数発生回路で用いたクロック信号CL1の周波数の30分の1の周波数のクロック信号CLを用いることができる。従って、高い周波数のクロック信号を用いることなくパラレル化した擬似乱数データを発生させることができる。 FIG. 12 is a diagram showing the value of the function F (mn) in the fourth embodiment of the present invention. The symbol “^” in the figure represents the exclusive OR of the preceding and succeeding functions. FIG. 13 is a diagram showing output data of the pseudorandom number generation circuit of FIG. This output data coincides with the output data of the conventional pseudo-random number generation circuit shown in FIG. 16 which is parallelized by 30 bits by LSB filling (lower bit filling). However, since the pseudo random number generation circuit according to the present embodiment outputs the output of the 30 shift registers as parallelized pseudo random number data, the frequency of the clock signal CL1 used in the conventional pseudo random number generation circuit is 30 minutes. A clock signal CL having a frequency of 1 can be used. Therefore, parallel pseudorandom data can be generated without using a high frequency clock signal.
なお、擬似乱数発生回路が2個のブロックを備えた場合について説明したが、これに限らず、擬似乱数発生回路が1から順に番号を付けたL(2以上の自然数)個のブロックを備えた場合にも、本実施の形態を同様に適用することができる。 Although the case where the pseudo random number generation circuit includes two blocks has been described, the present invention is not limited to this, and the pseudo random number generation circuit includes L (two or more natural numbers) blocks numbered sequentially from 1. Also in this case, the present embodiment can be similarly applied.
実施の形態5.
図14は、本発明の実施の形態5に係る擬似乱数発生回路を示すブロック図である。擬似乱数発生回路は、ブロックB1,B2を備えている。ブロックB1は、15個のシフトレジスタFF01〜FF15と、同じブロックB1の各シフトレジスタFF01〜FF15を接続する接続回路205aとを有する。ブロックB2は、15個のシフトレジスタFF16〜FF30と、同じブロックB2の各シフトレジスタFF16〜FF30を接続する接続回路205bとを有する。シフトレジスタFF01〜FF30の構成は実施の形態4と同じであり、接続回路205a,205bの構成が実施の形態4の接続回路204a,204bとは異なる。そして、降番順の30個のシフトレジスタFF01〜FF30の出力が、クロック信号CLの1クロックごとに30bitのパラレル化した擬似乱数データとして出力される。
FIG. 14 is a block diagram showing a pseudo random number generation circuit according to
ここで、任意のシフトレジスタの出力と当該シフトレジスタの出力の排他的論理和は“0”、任意のシフトレジスタの出力と “1”の排他的論理和は当該シフトレジスタの出力の相補出力、任意のシフトレジスタの出力と “0”の排他的論理和は当該シフトレジスタの出力の出力にそれぞれ変換される。この変換を図11の回路の接続回路204a,204bによる計算に導入すると図14の回路が得られる。即ち、図14の回路は、図11の回路の接続回路204a,204bによる計算を簡略化したものであり、図11の回路と同様の効果を奏する。
Here, the exclusive OR of the output of any shift register and the output of the shift register is “0”, and the exclusive OR of the output of any shift register and “1” is the complementary output of the output of the shift register, The exclusive OR of the output of any shift register and “0” is converted into the output of the shift register. When this conversion is introduced into the calculation by the
FF01〜FF30 シフトレジスタ
201,202,203,204,205a,205b,206a,206b 接続回路
FF01 to
Claims (3)
各シフトレジスタを接続する接続回路とを備え、
各シフトレジスタには、初期値として予め計算した擬似ランダム雑音の値が与えられ、
各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、
降番順のM個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、
前記接続回路は、m(M以下の自然数)番目のシフトレジスタに対して、関数F(m−M)の値を計算して入力し、
関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表されることを特徴とする擬似乱数発生回路。 M (natural numbers of 15 or more) numbered sequentially from 1;
A connection circuit for connecting each shift register,
Each shift register is given a value of pseudo-random noise calculated in advance as an initial value,
Each shift register shifts the input signal according to the same clock signal,
Outputs of M shift registers in descending order are output as parallelized pseudorandom data,
The connection circuit calculates and inputs the value of the function F (m− M ) to the m (natural number less than M) -th shift register,
The function F (x) is an output of the x-th shift register when 0 <x, and is expressed by an exclusive OR of F (x + 14) and F (x + 15) when x ≦ 0. A pseudo-random number generator.
各ブロックは、15個のシフトレジスタと、同じブロックの各シフトレジスタを接続する接続回路とを有し、
各シフトレジスタには、初期値として予め計算した擬似ランダム雑音の値が与えられ、
各シフトレジスタは入力した信号を同一のクロック信号に合わせてシフトし、
所属するブロックの番号順に全シフトレジスタに通し番号が付けられ、
前記通し番号の降番順のn(15×L以下の自然数)個のシフトレジスタの出力が、パラレル化した擬似乱数データとして出力され、
各ブロックの接続回路は、同じブロックのm(15以下の自然数)番目のシフトレジスタに対して、関数F(m−n)の値を計算して入力し、
関数F(x)は、0<xの場合はx番目のシフトレジスタの出力であり、x≦0の場合はF(x+14)とF(x+15)の排他的論理和で表されることを特徴とする擬似乱数発生回路。 L (natural number greater than or equal to 2) numbered sequentially from 1
Each block has 15 shift registers and a connection circuit for connecting the shift registers of the same block.
Each shift register is given a value of pseudo-random noise calculated in advance as an initial value,
Each shift register shifts the input signal according to the same clock signal,
Serial numbers are assigned to all shift registers in the order of the numbers of the blocks to which they belong,
The output of n (a natural number of 15 × L or less) shift registers in descending order of the serial numbers is output as parallelized pseudorandom data,
The connection circuit of each block calculates and inputs the value of the function F (mn) to the m (natural number of 15 or less) th shift register of the same block,
The function F (x) is an output of the x-th shift register when 0 <x, and is expressed by an exclusive OR of F (x + 14) and F (x + 15) when x ≦ 0. A pseudo-random number generator.
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