JP4693216B2 - エレベータ制御装置の補助装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、エレベータ制御装置の補助装置に関する。
【０００２】
【従来の技術】
図１４に、現代の遠隔保守機能を備えたエレベータ制御装置１７の構成を示している。また図１５に、旧式のエレベータ制御装置１７′の構成を示している。
【０００３】
図１４に示した現代のエレベータ制御装置１７は、マイクロコンピュータ１によって運行制御される。エレベータは、利用者を乗せるかご１０とつりあい重り１１とをロープ１３で結合し、モータ７で巻き上げるものが一般的である。このモータ７は、乗り心地を良くするためにインバータ制御を行うエレベータ制御装置１７内の速度制御部６で駆動される。
【０００４】
また、利用者がエレベータを操作する呼び登録装置９は建物内の各階とかご１０内に取り付けられており、これらによるエレベータ乗り場からの呼び登録やかご内からの行先階登録がエレベータ制御装置１７内の呼び制御部１４にて行われる。
【０００５】
エレベータ制御装置１７は、運行制御を実施するために、１６ビットもしくは３２ビットのマイクロコンピュータＣＰＵ１、このＣＰＵ１が制御するローカルバス５に接続されるプログラム記憶部２（不揮発性の読みだし専用の記憶装置ＥＰ−ＲＯＭ、フラッシュＲＯＭなど）、データ記憶部３（揮発性の読み書き記憶装置ＲＡＭなど）、仕様データ記憶部４（電気的消去可能なＲＯＭであるＥ２−ＲＯＭなど）を備えている。なお、この仕様データ記憶部４には建物別の調整データやエレベータが運行するためのデータ又はプログラムが格納されている。
【０００６】
これらの装置は、ＣＰＵ１が出力するアドレスやデータ及び記憶素子の書き込み／読み込み制御信号など３０本程度の信号によりローカルバス５（これを「バスライン」と称する）上で制御される。
【０００７】
また、エレベータ制御の特徴である各階及びかご１０に設けられた呼び登録装置９からの信号を制御する呼び制御部１４、エレベータの位置を検出するためにモータ７の回転に同期してパルスを出力するパルスジェネレータ（ＰＧ）８が発生するパルス数をカウントしてかご位置を検出するかご位置制御部１５も同様にローカルバス５上の装置の１つであり、ＣＰＵ１にて制御されている。さらに、エレベータ制御装置１７内の回路制御を行う入出力部１２は、ディジタル入力回路とディジタル出力回路で構成されており、電磁リレーの制御や安全スイッチの入力などを制御する。
【０００８】
入出力部１２内のディジタル入力部は、外部からの入力信号を、外部の接点とはフォトカプラで絶縁した後にＤＣ５Ｖ程度の電圧信号に変換する。逆に、入出力部１２内のディジタル出力部はＤＣ５Ｖ程度の電圧信号をフォトカプラで絶縁した後にトランジスタ出力にして、大きな電流を必要とする回路を動作させる。
【０００９】
また、エレベータの遠隔保守のためにエレベータ制御装置１７に遠隔保守装置１８が取り付けられ、エレベータ保守会社２０に通信回線１９を経由して接続され、予防保全に必要なデータや故障状況のデータを収集し、エレベータ保守会社２０に送信するようにしてある。
【００１０】
この遠隔保守装置１８は、エレベータ制御装置１７と一般に直列伝送によってデータ交信を行っており、ローカルバス５上のデータ伝送部１６によって結合している。
【００１１】
また、遠隔保守装置１８は、エレベータ全体の状態をセンサ等で構成されたエレベータ動作検出部２１を用いて予防保全を実施している。このエレベータ動作検出部２１は、かご１０の照明ランプ状態やロープ１３の伸びやかご１０の振動状態などを検出して保守性能を向上させるものである。
【００１２】
このような現代のエレベータ制御装置１７に対して、図１５に示した旧式のエレベータ制御装置１７′は、遠隔保守機能がないためデータ伝送部１６がなく、ＣＰＵ１も８ビット等の旧型マイクロコンピュータを使用しており、この場合、各制御部は複数の基板構成になっていることが多く、ＣＰＵ１とプログラム記憶部２とデータ記憶部３と仕様データ記憶部４が一体の基板に格納されてＣＰＵ制御部２２を構成していることが多い。
【００１３】
これらの装置は図１３（この図は従来例のものではないが、ハード構成を示すために参照した。したがって、補助制御装置２４、コネクタ２３については後述する。）のように、マザーボード２８に２０枚程度の基板をスロット状に並べたものが多く、マザーボード２８にはローカルバス５が情報伝送ラインとして接続されている。
【００１４】
この図１５に示した過去機種１７′の場合、図１４に示した新式のエレベータ制御装置１７と比べると呼び制御部１４などが直列伝送化されていないので、多くの信号がエレベータ制御装置に直接入出力される。このために基板の枚数が多い。また、半導体素子の集積度が低いために、基板内に格納されている回路の量は図１４に示す現代のエレベータ制御装置に比べると１／１０程度になっている。また、プログラム記憶部２にはＥＰ−ＲＯＭを使用し、基板上にＩＣソケットを介して設置されている。
【００１５】
【発明が解決しようとする課題】
近年、エレベータは建物内の縦の交通機関として中高層ビルだけでなく小規模ビルや個人住宅にも設置されるようになってきている。このような状況において、エレベータは、使用状況にもよるが、２５年間程度の長寿命が要求されている。
【００１６】
ところが、マイクロコンピュータは時代と共に性能が向上しているため、現在までに１５年以上経過している図１５に示すようなエレベータ制御装置１７′では、８ビットのマイクロコンピュータが主流の時代であり、制御能力が充分でなく、図１４に示した現在のエレベータ制御装置１７とは制御構造が異なるために、遠隔保守機能の接続ができない。このために、旧態依然として人間系による保守作業が必要である。しかも、１５年以上経過しているエレベータの台数は、国内でも１０万台以上あり、建物の状況から考えてリニューアルするには早すぎ、他方、機構品が摩耗期に達している時期であるために、今後、保守の要望は急激に増え、その対応に追われるようになることが予想される。
【００１７】
従って、これらの図１５に示した制御装置１７′を備えたエレベータを図１４に示した制御装置１７を備えた最新機種のエレベータと同様に管理し、利用者に安心感を抱いてもらうようにすることが急務となってきている。
【００１８】
またリニューアルするといっても、リニューアルの作業のために数日間エレベータを停止させる必要があるが、この作業自体が高層マンション、高齢者などエレベータの動作が必要不可欠な建物では許されないようになってきている。
【００１９】
一方、図１４に示したような制御装置１７を備えた現在のエレベータでも、将来、保守技術の更なる向上があった場合には同様の問題が発生する恐れがあり、マイクロコンピュータ回路の構成に依存しない拡張方法が期待されている。
【００２０】
本発明はこのような従来の技術的課題を解決するためになされたもので、エレベータの性能を向上させる作業を効率的に行えるエレベータ制御装置の補助装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
請求項１の発明のエレベータ制御装置の補助装置は、既存のエレベータ制御用のマイクロコンピュータとバスラインによって結合可能なバスライン結合手段と、前記バスラインを通じて前記エレベータ制御用のマイクロコンピュータに対して入出力されるバスラインデータであるアドレス及びデータを記憶するデータ記憶部と、前記既存のエレベータの機種に対応したマイクロコンピュータのアドレスと各アドレスに対応するデータの意味をアドレスマップとして記憶するアドレスマップ記憶手段と、前記データ記憶部のアドレス及びデータの内容を前記アドレスマップ記憶手段のアドレスマップに照らして解釈し、エレベータの動作をシミュレーションして当該エレベータの制御状態を推定するエレベータ制御動作推定部と、当該エレベータ制御動作推定部の推定結果に基づき、エレベータの保守に必要な情報を作成する保守データ作成部とを備えたものである。
【００２２】
請求項１の発明のエレベータ制御装置の補助装置では、既存の旧式のエレベータ制御用のマイクロコンピュータに対して、バスライン結合手段を用いて当該補助装置を結合して使用する。これにより、データ記憶部によりエレベータ制御用のマイクロコンピュータに対して入出力される諸データを記憶し、エレベータ制御動作推定部がエレベータの制御状態を推定し、保守データ作成部がエレベータの保守に必要な情報を作成する。
【００２３】
したがって、必要に応じてこの保守データ作成部の作成した保守用のデータを参照することによって保守作業が行えるようになる。こうして、旧来のエレベータ制御装置の構成はそのままにして補助装置を追加的に結合するだけで保守機能の向上が図れる。また、この補助装置にデータ伝送機能を持たせることにより、既存のエレベータ制御装置に対して最新の遠隔保守技術が適用できるようになる。
【００２５】
請求項２の発明は、請求項１のエレベータ制御装置の補助装置において、前記エレベータ制御用のマイクロコンピュータよりも高速のマイクロコンピュータを備え、前記バスラインの動作を前記エレベータ制御用のマイクロコンピュータの動作周波数に同期して解析するようにしたものであり、既存のエレベータ制御装置側のバスラインの動作を当該補助装置内の高速なマイクロコンピュータが解析し、動作状況を判定することにより、より詳細なデータを作成することができる。また、既存のエレベータ制御装置の構成に依存することなく保守関連データを補助装置側で作成することができ、複数のエレベータ機種に対して同一の補助制御装置を採用することができる。
【００２６】
請求項３の発明は、請求項１又は２のエレベータ制御装置の補助装置において、前記バスライン結合手段が、前記エレベータ制御用のマイクロコンピュータ側のデータ記憶部に用意されている１つ又は複数のＩＣソケットに対するドーターボード構造にして当該ＩＣソケットから前記バスライン情報を取り出すようにしたものであり、既存のエレベータ制御用のマイクロコンピュータがバスラインに出力しない構成の場合でも補助装置が設置でき、保守機能の向上が図れる。
【００３２】
請求項４の発明は、請求項１のエレベータ制御装置の補助装置において、エレベータ制御用の補助制御装置を備え、前記エレベータ制御動作推定部が前記エレベータ制御用のマイクロコンピュータの動作異常を検出したときに、それ以降のエレベータの制御を当該補助制御装置にて行うようにしたものであり、特に過去に作成された旧式の制御装置に使われているマイクロコンピュータに対して近年のマイクロコンピュータの性能は大幅に向上しているので、エレベータの制御動作と保守機能を同時に補助制御装置によって行わせることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて詳説する。図１は本発明の第１の実施の形態の全体構成を示している。この図１に示すエレベータ制御装置は、図１５に示した旧式のエレベータ制御装置１７′に対して、ローカルバス５に接続できるコネクタ２３を介して補助制御装置２４を結合した構成である。
【００３６】
この補助制御装置２４は、旧式のエレベータ制御装置１７′のＣＰＵ制御部２２と独立して動作可能な装置であり、内部にバスライン記憶部２５と、主制御部動作シミュレーション部２６と、保守データ作成部２７と、遠隔保守装置１８に接続可能なデータ伝送部１６とで構成されている。
【００３７】
なお、本実施の形態は、旧式のエレベータの改造を目的としているため、図１５に示した旧式のエレベータ制御装置１７′はそのままに、補助制御装置２４を接続することを特徴としている。従って、エレベータ制御装置１７′の内部構成は、図１５に示したものと共通であり、同一の要素には同一の符号を付して示してある。
【００３８】
また本実施の形態では、旧式のエレベータの改造を目的としているため、補助制御装置２４には信頼性の高いバスライン結合が要求される。
【００３９】
次に、上記構成のエレベータ制御装置の動作について説明する。補助制御装置２４内のバスライン記憶部２５のデータ構造を図２に示してある。この図２は、ＣＰＵ制御部２２から外の装置の状況を示すものであり、図１５に示した呼び制御部１４、かご位置制御部１５、入出力部１２や速度制御部６とのデータ交信状態を示している。
【００４０】
例えば、入出力部１２のデータであるＣＰＵ１のアドレスＦ０００Ｈは、３ＬＳが下降制限信号、４ＬＳが上昇制限信号、５ＬＳが最下階信号、６ＬＳが最上階信号、ＤＺが戸開可能位置信号、ＤＣが戸閉信号、ＤＳが戸全開信号、ＰＤＣが戸閉信号というようにマッピングされている。
【００４１】
同様に、アドレスＦ００１Ｈの１Ｋ〜８Ｋは、１階から８階までのかご呼び入力信号である。また、Ｆ００２Ｈの１Ｕ〜８Ｕは、１階から８階乗り場の上昇方向呼び入力信号である。
【００４２】
Ｆ００３Ｈの１ＣＰ〜８ＣＰは、かご１０の階床位置を表わす出力信号であり、例えばかご１０が１階に停止しているときには、１ＣＰがオン、他の信号がオフしている。
【００４３】
Ｆ００４Ｈの１１Ｋ〜１８Ｋは、１階から８階までのかご呼び登録表示信号である。Ｆ００５Ｈの１１Ｕ〜１８Ｕは、１階から８階までの乗り場の上昇方向呼び登録表示信号である。
【００４４】
Ｆ００６Ｈ，Ｆ００７Ｈはそれぞれ２バイトで意味を持つ信号であり、このかご位置は通常１６ビットの信号で表わすため、上位８ビットのＰＰ（Ｈ）と下位８ビットのＰＰ（Ｌ）で構成している。この情報は１階停止時には０１００Ｈ、２階は０４５６Ｈ、３階は０８７６Ｈというように階間の距離を表わすデータである。
【００４５】
これら信号状態の変化は、補助制御装置２４における主制御部動作シミュレーション部２６が解析している。図３は、その補助制御装置２４の処理動作を示すフローチャートである。
【００４６】
ステップＳ０５では、ローカルバス５のバスラインデータをバスライン記憶部２５に保存する。前述の図２ではＣＰＵ１から見たアドレスで説明したが、ここでは補助制御装置２４のアドレスとデータの形で格納される。
【００４７】
ステップＳ１０では、ステップＳ０５で得られたデータを図２で示したように対応するアドレスとデータの内容とを比較する。この結果、ＣＰＵ１がどのようにデータを処理しているのかを補助制御装置２４で知ることができる。バスラインデータは単純にＣＰＵ１のアドレスとそれに対応するデータしか分からないために、それぞれのデータに意味をもたすのである。図２に示したマップを「アドレスマップ」と呼ぶことにすると、エレベータの機種毎に内容が異なるため、補助制御装置２４は各機種に応じたアドレスマップを備え、対応する機種を自装置内の主制御部動作シミュレーション部２６にＥ２−ＲＯＭなどの形で保存している。また、バスラインデータから機種に関する情報を読み出し、機種を推定することも可能である。これはＣＰＵ１も機種毎に動作内容を変えることができるように仕様データ記憶部４内に機種に関するデータを有しているためである。
【００４８】
ステップＳ１５では、主制御部動作シミュレーション部２６が保守に必要なデータの動きを推定している。ここでエレベータの性能を把握することができる。
【００４９】
例えば、かご１０に取り付けられたドアの動作状況を知るためには、ＤＣがオフしてからＤＳがオンするまでの時間を測定すれば、ドアの開時間を知ることができる。また、各々の階の呼びボタンの状況を知るには、１Ｋのオン時間を測定することで１階かご呼びがどのような状態にあるのか知ることができる。例示すれば、１階かご呼びボタンがオンしたまま一定時間を経過した時はボタンの故障として保存するなどである。
【００５０】
ステップＳ２０では、ステップＳ１５の結果をトレースして異常データ、予防保全データ、トレースデータを作成している。
【００５１】
異常データとしては、同時に入力することがない３ＬＳと４ＬＳとが共にオンしたような場合に異常発生コード（例えば、「１２Ｈ」などとコードで示す）として保存する。また予防保全データとしては、前述の毎回のドア開時間の経時推移でドアモータの状態を推測することができる。トレースデータとしては、これらのバッファデータを常にリングバッファ状態で保存しておき、故障発生前後のバスライン情報を記録し、トラブル原因解明のデータとするのである。この結果は保守データ作成部２７に記録される。
【００５２】
ステップＳ２５では、エレベータ保守会社２０に通信する必要性、一般には異常データが発生したかどうか判断し、通信する必要がない場合には再びステップＳ０５に戻り、通信する必要がある場合にはステップＳ３０を実行する。
【００５３】
ステップＳ３０では、データ伝送部１６より遠隔保守装置１８にデータを通信する。これは、図１４に示した現代のエレベータ制御装置１７におけるデータ伝送部１６と遠隔保守装置１８と間のデータ通信と同一であるため、詳しい説明は省略する。
【００５４】
図１において、８ビット、８ＭＨｚの周波数で駆動するＣＰＵ１と、プログラム記憶部２として２８ピン程度のＤＩＰ（デュアルインパッケージ）構成の３２ＫバイトのＥＰ−ＲＯＭが４個と、記憶部３として８ＫバイトのＲＡＭと、このＣＰＵ制御部２２を結合する図１３に示したようなマザーボード２８と、入出力部１２として基板１枚あたり３２点程度の入出力レジスタが搭載された１０枚程度の基板とによって旧式のエレベータ制御装置１７′が構成されている。
【００５５】
このマザーボード２８には、６４ピン程度のコネクタ２３で基板が接続できるようになっている（１６階建ての建物程度に納入されたエレベータはこの程度の規模である）。
【００５６】
この既設のエレベータ制御装置１７′に対して、マザーボード２８に接続される補助制御装置２４は、バスライン記憶部２５として１２８ＫバイトのＲＡＭ、主制御部動作シミュレーション部２６として２０ＭＨｚで駆動する１６ビットのマイクロコンピュータと１２８Ｋバイトのプログラムを格納するフラッシュＲＯＭ、１６ＫバイトのＲＡＭによる保守データ作成部２７、そしてシリアル伝送を行うデータ伝送部１６にて構成されている。
【００５７】
ここで主制御部動作シミュレーション部２６は、エレベータ保守会社２０からの通信により自装置のフラッシュＲＯＭにプログラムを格納できるようにしてある。この遠隔ダウンロード方法は最近のエレベータでは一般的に用いられており、機種毎の管理をエレベータ保守会社２０にて行える。
【００５８】
ＣＰＵ１は周辺の呼び制御部１４やかご位置制御部１５などとデータを交信する時に、同時に補助制御装置２４のバスラインデータ記憶部２５にデータを書き込む。このタイミングを図４に示す。
【００５９】
ＣＰＵアドレスバスやＣＰＵデータバスは必ず書き込み信号や読み込み信号に同期して正確なデータを入出力している。従って、これを利用して書き込み信号や読み込み信号が駆動状態の時にデータをバスライン記憶部２５に転送すればよい。一般に書き込み信号、読み込み信号は負論理であるので、信号が「１」のときにＣＰＵアドレスバスとＣＰＵデータバスの状態を転送することで実現できる。この結果、バスラインデータ記憶部２５のＲＡＭにはアドレスとデータが時分割に保存されることになり、主制御部動作シミュレーション部２６では、このランダムに格納されたデータを図２のデータ構造に並び変えてＣＰＵ１の動作を確認する。これ以降の保守データの作成は前述と同等であるので省略する。
【００６０】
この第１の実施の形態では、ＣＰＵ１のＩ／Ｏ（入出力データ）の監視が可能であり、先に説明したようにドアの開閉時間の測定や呼びボタンのオン時間のみならず、かご１０の照明点灯時間、エレベータ走行距離などの保全データも収集できる。このような構成とすることで、第１の実施の形態によれば、図１５に示した構成の旧式のエレベータ制御装置１７′の改造要素を最小限として、保守関連機能の向上が図れる。
【００６１】
なお、上記の実施の形態では、マザーボード２８を使用したスロット構造の場合を説明したが、バスラインと接続できるものとしてＣＰＵ制御部２２上にドーターボード構成の装置に対して補助制御装置２４を接続する構造にしてもよい。ここで、ドーターボード構成とは、マザーボードに新たに基板を重畳若しくは抱かせた場合のその新たな基板の構成をいう。このような構造を持つエレベータ制御装置１７′は、１０年程度前のものに広く見られるものである。そしてその場合には、制御基板などを接続するためにドーターボードそのものが複数台設置されているため、補助制御装置２４にはコネクタ２３を２個以上設置する必要がある。
【００６２】
次に、本発明の第２の実施の形態について、図５に基づいて説明する。第２の実施の形態の特徴は、図１に示した第１の実施の形態に対して、補助制御装置２４内のバスライン記憶部２５に、図５の構成のＤＰ−ＲＡＭ（デュアルポートＲＡＭ）２５Ａを使用した点にある。
【００６３】
このＤＰ−ＲＡＭ２５Ａは、ローカルバス５内のＣＰＵ１が制御するＣＰＵアドレスバス（８ビットマイクロコンピュータの場合、１６ビットであることが多い）と、ＣＰＵデータバス（８ビットマイクロコンピュータの場合、８ビット）と、ＣＰＵ１が記憶装置にアクセスする時に使用する書き込み信号（通常「ＷＲ」と称し、信号がＬ→Ｈとなる時にＣＰＵ１が周辺装置にデータを書き込む）と読み込み信号（通常「ＲＤ」と称し、ＷＲと同様なタイミングでＣＰＵ１がデータを読み込む）を使用する。
【００６４】
そしてＤＰ−ＲＡＭ２５Ａは２つのバスラインに接続できるＲＡＭであるため、ＣＰＵ１からのデータ書き込みと、主制御部動作シミュレーション部２６に相当するマイクロコンピュータ２６Ａからの読み込みを独立に実施できる。また、ＣＰＵ１からの書き込み信号と読み込み信号とを論理和しているために、図６に示すように、ＣＰＵ１が制御するバスラインデータをすべてＤＰ−ＲＡＭ２５Ａ内に格納できる。
【００６５】
この結果、ＣＰＵ１の周辺装置のデータをそのまま保存でき、第１の実施の形態では必要であったデータ構造の並び変え処理を不要とすることができる。
【００６６】
次に、本発明の第３の実施の形態を図７に基づいて説明する。第３の実施の形態は、図１に示した第１の実施の形態に対して、バスライン記憶部２５を図７に示す構成としたことを特徴とする。すなわち、ローカルバス５のバスラインデータを補助制御装置２４内のバスラインバッファ２５Ｂで直接に監視し、高速のマイクロコンピュータを内蔵したバスライン解析部２６Ｂにて、ＣＰＵ１の動作を解析する。そしてこの結果は、補助制御装置２４内の記憶部２７Ａに保存する。
【００６７】
この実施の形態の場合、図８に示すように、ＣＰＵ１は旧式のエレベータ制御装置１７′のＣＰＵ１のクロックを基準として動作する。すなわち、８ＭＨｚのマイクロコンピュータの場合、８ＭＨｚを単位としてバスラインが動作する。例えば、書き込み信号、読み込み信号が１クロック（この場合、１／８ＭＨｚ＝１２５ｎｓ）であることが多く、１データの処理に３クロック程度で動作している場合が多い。従来の８ビットのマイクロコンピュータでは、ほとんどがこのような処理であった。
【００６８】
従って本実施の形態では、図６に示した第２の実施の形態と異なり、各ＣＰＵクロック単位でバスラインの状態を読み取るのである。この利点として、第２の実施の形態の場合にはＣＰＵ１が周辺装置への書き込み又は読み込み処理を実施しないとＤＰ−ＲＡＭ２５Ａに書き込めないが、第３の実施の形態の場合には、書き込み、読み込み信号がバスライン上に発生しないＣＰＵ制御部２２の内部の動作も監視できる点がある。このためエレベータの保護運転の状況や仕様データを直接読み取ることができる。
【００６９】
次に、本発明の第４の実施の形態を、図９に基づいて説明する。第４の実施の形態は、ＣＰＵ制御部２２内のプログラム記憶部２又は仕様データ記憶部４のＩＣソケットを利用して補助制御装置２４とバスライン結合する点にある。
【００７０】
図１５に示した旧式のエレベータ制御装置１７′では、プログラム記憶部２にはＣＰＵアドレス、ＣＰＵデータ、読み込み信号が接続されているため、この信号を利用することによって補助制御装置２４が動作する環境ができている。
【００７１】
図９は従来のＣＰＵ制御部２２の基板の外観図である。旧式のエレベータ制御装置１７′では、ＣＰＵ制御部２２で１枚の基板構成であり、ＣＰＵ１として４０ピン程度のＤＩＰ−ＩＣを用い、プログラム記憶部２として２８ピンのＤＩＰ−ＩＣの複数個を用い、データ記憶部３として２８ピンのＤＩＰ−ＩＣを用い、仕様データ記憶部４として２４ピンのＤＩＰ−ＩＣを用いていることが多い。また図１３に示したようなマザーボード２８との接続には６４ピンの金メッキ接触部を有したものが多い。
【００７２】
そこで第４の実施の形態では、従来のＣＰＵ制御部２２におけるプログラム記憶部２のＩＣを取り外し、その代わりに空き状態となったＩＣソケット上にドーターボード構成の補助制御装置２４（機能的には図１に示したものと同じ）を乗せ、これをエレベータ制御装置１７′のマザーボード２８の所定のスロットに差し込むことによって保守機能を備えたエレベータ制御装置に改造することを特徴としている。
【００７３】
この利点として、第３の実施の形態のようにＣＰＵ制御部２２の内部のデータを読み取ることができる点、またマザーボード２８のスロットを新たに使用せずに補助制御装置２４が追加できる点がある。
【００７４】
次に、本発明の第５の実施の形態を、図１０に基づいて説明する。第５の実施の形態は、図１に示した第１の実施の形態に対して、補助制御装置２４とＣＰＵ１との間にＣＰＵ１の基準動作信号であるＣＬＫとＣＰＵ１を一時停止させることができるＨＯＬＤ信号を用い、補助制御装置２４からＣＰＵ１に対してＨＯＬＤ信号を出力して保守データを作成できるようにしたことを特徴とする。
【００７５】
本実施の形態における補助制御装置２４は、第３の実施の形態のようにバスラインの状態を監視して動作を解析する機能を有する。すなわち、バスラインの状態により一時的にＣＰＵ１を停止させて、周辺装置のデータを補助制御装置２４が読み取る動作を繰り返し実施することで、補助制御装置２４において保守に関するデータを読み取る。
【００７６】
補助制御装置２４は旧来のマイクロコンピュータであるＣＰＵ１に比べて充分に高速であるために、ＣＰＵ１のプログラムサイクル実行時の記憶部を待つ時間内でバスラインを監視できる。すなわち、図１１に示したタイミングチャートにおいて、書き込み信号、読み込み信号が共に“Ｈ”状態であり、かつＣＰＵクロックが変化していない状態で補助制御装置２４がバスラインをτだけ占有するようにすればよい。また、補助制御装置２４に取り込んだ後は、ＣＰＵ１のバスと補助制御装置２４の動作は無関係であるので、ＣＰＵ１に影響を与えない。
【００７７】
このようにすることにより、ＣＰＵ１の動作を遅れさせず、遠隔保守機能を導入することができる。
【００７８】
次に、本発明の第６の実施の形態を図１２に基づいて説明する。第６の実施の形態は、補助制御装置２４内に遠隔保守装置１８を内蔵することを特徴とする。
【００７９】
遠隔保守装置１８は制御部１８Ａとデータ通信部１８Ｂと停電用のバッテリ１８Ｃで構成される装置であるため、補助制御装置２４に遠隔保守装置１８内の制御部１８Ａとデータ通信部１８Ｂとを吸収することができる。
【００８０】
補助制御装置２４内のマイクロコンピュータは保守データの作成のみでは余裕が充分にあるために遠隔保守での通信機能をあわせて持つことが容易である。また、素子の構成としても、両機能をあわせてもメモリカード程度の大きさに格納することができ、外観としてエレベータ制御装置１７′から通信回線１９のみが出ている形にして、遠隔保守機能の実現ができる。
【００８１】
この遠隔保守装置１８のマイクロコンピュータも通信機能のみであるため８ビット程度のものが使用されており、このように補助制御装置２４に組み込んでも遠隔保守性能は充分確保できる。
【００８２】
次に、本発明の第７の実施の形態を図１３に基づいて説明する。第７の実施の形態は、ＣＰＵ制御部２２の故障時にエレベータの運転を補助制御装置２４がバックアップするようにしたことを特徴とする。図１３のように、マザーボード２８を使用したエレベータ制御装置１７′では、ＣＰＵ制御部２２が信号を出力しない場合に補助制御装置２４が代わりになる信号を発生すれば、完全にエレベータの運行が可能である。
【００８３】
制御部の構造は、図１０に示した第５の実施の形態のように、補助制御装置２４が動作するときにはＣＰＵ１に対してＨＯＬＤ信号を出力してＣＰＵ制御部２２からの信号を３ステート（“Ｈ”，“Ｌ”，どちらでもない状態）とし、信号としてマザーボード２８にＣＰＵ制御部２２が接続していないのと同様な状態にできる。
【００８４】
なお、この実施の形態の場合、補助制御装置２４のマイクロコンピュータによりバックアップ運転するようになれば、そのバックアップ運転状態をデータ伝送部１６（図１参照）を介してエレベータ保守会社２０に通信する機能を持たせることができる。これは補助制御装置２４が保守データの作成のみ実施しているか、エレベータの制御も実施しているかを示すをデータ伝送部１６に転送するだけで可能となる。
【００８５】
なお、以上では、過去の機種のエレベータ制御装置１７′の性能向上を前提としたため、ＩＣソケットやマザーボード２８にてバスライン結合する方法を示したが、最近の機種で採用されているメモリカードに本機能を実現することも容易である。本来、メモリカードはプログラムの転送やトラブルデータの記憶や調整データの転送用に採用されるものであるが、メモリカード自体がｃａｒｄ−ｂｕｓ等のバスラインに準拠した構成になっているため、補助制御装置２４としても動作可能であるためである。
【００８６】
【発明の効果】
以上にように、請求項１の発明によれば、以前のエレベータ制御装置を変更することなく、補助装置の追加によって容易に保守機能の向上が図れる。このため過去のエレベータ制御装置を使用したエレベータでも最新の保守技術の適用が可能となる。
【００８７】
また、従来のエレベータ制御装置を保存した状態になるために、遠隔保守装置の取り付け時に不具合が発生すれば復旧が容易である。改造作業はエレベータを運用しながら実施するため、不具合があった時には即座に従来の構成に戻してエレベータ運転を復帰する必要があるので、容易に従来の機能に戻せることは、大きな利点である。
【００８９】
請求項２の発明によれば、旧式のエレベータ制御装置のバスラインの動作を補助装置内のマイクロコンピュータが解析し、動作状況を判定するために、より詳細なデータを作成することができる。また、この旧式のエレベータ制御装置の構成に無関係にデータを作成することができるため、複数のエレベータ機種に対して同一の補助制御装置を適用でき、エレベータ保守技術者の作業が単純化される。
【００９０】
請求項３の発明によれば、旧式のエレベータ制御装置内の記憶部を取り外し、そのＩＣソケットよりバスラインデータを読み取るので、旧式のエレベータ制御装置がバスラインを出力しない回路構成である場合に補助装置を追加するのに有効であり、また、旧式のエレベータ制御装置のマイクロコンピュータの動作検知が必ず実施できる利点もある。
【００９３】
請求項４の発明によれば、旧式のエレベータ制御装置が故障した場合に補助制御装置でエレベータを動作させることができ、遠隔保守機能の追加と共にエレベータ運行制御の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の機能構成を示すブロック図。
【図２】上記の実施の形態におけるバスラインデータの構造図。
【図３】上記の実施の形態における補助制御装置の動作のフローチャート。
【図４】上記の実施の形態におけるバスラインのタイミングチャート。
【図５】本発明の第２の実施の形態における補助制御装置のブロック図。
【図６】上記の実施の形態におけるバスラインのタイミングチャート。
【図７】本発明の第３の実施の形態における補助制御装置のブロック図。
【図８】上記の実施の形態におけるバスラインのタイミングチャート。
【図９】本発明の第４の実施の形態の基板構造を示す平面図。
【図１０】本発明の第５の実施の形態の機能構成を示すブロック図。
【図１１】上記の実施の形態におけるバスラインのタイミングチャート。
【図１２】本発明の第６の実施の形態の機能構成を示すブロック図。
【図１３】本発明の第７の実施の形態の基板マウント構成を示す説明図。
【図１４】現代のエレベータ制御装置のブロック図。
【図１５】旧式のエレベータ制御装置のブロック図。
【符号の説明】
１ ＣＰＵ
２ プログラム記憶部
３ データ記憶部
４ 仕様データ記憶部
５ ローカルバス
６ 速度制御部
７ モータ
８ ＰＧ
９ 呼び登録装置
１０ かご
１１ つりあい重り
１２ 入出力部
１３ ロープ
１４ 呼び制御部
１５ かご位置制御部
１６ データ伝送部
１７ エレベータ制御装置（現代式）
１７′ エレベータ制御装置（旧式）
１８ 遠隔保守装置
１９ 通信回線
２０ エレベータ保守会社
２１ エレベータ動作検出部
２２ ＣＰＵ制御部
２３ コネクタ
２４ 補助制御装置
２５ バスラインデータ記憶部
２６ 主制御部動作シミュレーション部
２７ 保守データ作成部
２８ マザーボード
【発明の属する技術分野】
本発明は、エレベータ制御装置の補助装置に関する。
【０００２】
【従来の技術】
図１４に、現代の遠隔保守機能を備えたエレベータ制御装置１７の構成を示している。また図１５に、旧式のエレベータ制御装置１７′の構成を示している。
【０００３】
図１４に示した現代のエレベータ制御装置１７は、マイクロコンピュータ１によって運行制御される。エレベータは、利用者を乗せるかご１０とつりあい重り１１とをロープ１３で結合し、モータ７で巻き上げるものが一般的である。このモータ７は、乗り心地を良くするためにインバータ制御を行うエレベータ制御装置１７内の速度制御部６で駆動される。
【０００４】
また、利用者がエレベータを操作する呼び登録装置９は建物内の各階とかご１０内に取り付けられており、これらによるエレベータ乗り場からの呼び登録やかご内からの行先階登録がエレベータ制御装置１７内の呼び制御部１４にて行われる。
【０００５】
エレベータ制御装置１７は、運行制御を実施するために、１６ビットもしくは３２ビットのマイクロコンピュータＣＰＵ１、このＣＰＵ１が制御するローカルバス５に接続されるプログラム記憶部２（不揮発性の読みだし専用の記憶装置ＥＰ−ＲＯＭ、フラッシュＲＯＭなど）、データ記憶部３（揮発性の読み書き記憶装置ＲＡＭなど）、仕様データ記憶部４（電気的消去可能なＲＯＭであるＥ２−ＲＯＭなど）を備えている。なお、この仕様データ記憶部４には建物別の調整データやエレベータが運行するためのデータ又はプログラムが格納されている。
【０００６】
これらの装置は、ＣＰＵ１が出力するアドレスやデータ及び記憶素子の書き込み／読み込み制御信号など３０本程度の信号によりローカルバス５（これを「バスライン」と称する）上で制御される。
【０００７】
また、エレベータ制御の特徴である各階及びかご１０に設けられた呼び登録装置９からの信号を制御する呼び制御部１４、エレベータの位置を検出するためにモータ７の回転に同期してパルスを出力するパルスジェネレータ（ＰＧ）８が発生するパルス数をカウントしてかご位置を検出するかご位置制御部１５も同様にローカルバス５上の装置の１つであり、ＣＰＵ１にて制御されている。さらに、エレベータ制御装置１７内の回路制御を行う入出力部１２は、ディジタル入力回路とディジタル出力回路で構成されており、電磁リレーの制御や安全スイッチの入力などを制御する。
【０００８】
入出力部１２内のディジタル入力部は、外部からの入力信号を、外部の接点とはフォトカプラで絶縁した後にＤＣ５Ｖ程度の電圧信号に変換する。逆に、入出力部１２内のディジタル出力部はＤＣ５Ｖ程度の電圧信号をフォトカプラで絶縁した後にトランジスタ出力にして、大きな電流を必要とする回路を動作させる。
【０００９】
また、エレベータの遠隔保守のためにエレベータ制御装置１７に遠隔保守装置１８が取り付けられ、エレベータ保守会社２０に通信回線１９を経由して接続され、予防保全に必要なデータや故障状況のデータを収集し、エレベータ保守会社２０に送信するようにしてある。
【００１０】
この遠隔保守装置１８は、エレベータ制御装置１７と一般に直列伝送によってデータ交信を行っており、ローカルバス５上のデータ伝送部１６によって結合している。
【００１１】
また、遠隔保守装置１８は、エレベータ全体の状態をセンサ等で構成されたエレベータ動作検出部２１を用いて予防保全を実施している。このエレベータ動作検出部２１は、かご１０の照明ランプ状態やロープ１３の伸びやかご１０の振動状態などを検出して保守性能を向上させるものである。
【００１２】
このような現代のエレベータ制御装置１７に対して、図１５に示した旧式のエレベータ制御装置１７′は、遠隔保守機能がないためデータ伝送部１６がなく、ＣＰＵ１も８ビット等の旧型マイクロコンピュータを使用しており、この場合、各制御部は複数の基板構成になっていることが多く、ＣＰＵ１とプログラム記憶部２とデータ記憶部３と仕様データ記憶部４が一体の基板に格納されてＣＰＵ制御部２２を構成していることが多い。
【００１３】
これらの装置は図１３（この図は従来例のものではないが、ハード構成を示すために参照した。したがって、補助制御装置２４、コネクタ２３については後述する。）のように、マザーボード２８に２０枚程度の基板をスロット状に並べたものが多く、マザーボード２８にはローカルバス５が情報伝送ラインとして接続されている。
【００１４】
この図１５に示した過去機種１７′の場合、図１４に示した新式のエレベータ制御装置１７と比べると呼び制御部１４などが直列伝送化されていないので、多くの信号がエレベータ制御装置に直接入出力される。このために基板の枚数が多い。また、半導体素子の集積度が低いために、基板内に格納されている回路の量は図１４に示す現代のエレベータ制御装置に比べると１／１０程度になっている。また、プログラム記憶部２にはＥＰ−ＲＯＭを使用し、基板上にＩＣソケットを介して設置されている。
【００１５】
【発明が解決しようとする課題】
近年、エレベータは建物内の縦の交通機関として中高層ビルだけでなく小規模ビルや個人住宅にも設置されるようになってきている。このような状況において、エレベータは、使用状況にもよるが、２５年間程度の長寿命が要求されている。
【００１６】
ところが、マイクロコンピュータは時代と共に性能が向上しているため、現在までに１５年以上経過している図１５に示すようなエレベータ制御装置１７′では、８ビットのマイクロコンピュータが主流の時代であり、制御能力が充分でなく、図１４に示した現在のエレベータ制御装置１７とは制御構造が異なるために、遠隔保守機能の接続ができない。このために、旧態依然として人間系による保守作業が必要である。しかも、１５年以上経過しているエレベータの台数は、国内でも１０万台以上あり、建物の状況から考えてリニューアルするには早すぎ、他方、機構品が摩耗期に達している時期であるために、今後、保守の要望は急激に増え、その対応に追われるようになることが予想される。
【００１７】
従って、これらの図１５に示した制御装置１７′を備えたエレベータを図１４に示した制御装置１７を備えた最新機種のエレベータと同様に管理し、利用者に安心感を抱いてもらうようにすることが急務となってきている。
【００１８】
またリニューアルするといっても、リニューアルの作業のために数日間エレベータを停止させる必要があるが、この作業自体が高層マンション、高齢者などエレベータの動作が必要不可欠な建物では許されないようになってきている。
【００１９】
一方、図１４に示したような制御装置１７を備えた現在のエレベータでも、将来、保守技術の更なる向上があった場合には同様の問題が発生する恐れがあり、マイクロコンピュータ回路の構成に依存しない拡張方法が期待されている。
【００２０】
本発明はこのような従来の技術的課題を解決するためになされたもので、エレベータの性能を向上させる作業を効率的に行えるエレベータ制御装置の補助装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
請求項１の発明のエレベータ制御装置の補助装置は、既存のエレベータ制御用のマイクロコンピュータとバスラインによって結合可能なバスライン結合手段と、前記バスラインを通じて前記エレベータ制御用のマイクロコンピュータに対して入出力されるバスラインデータであるアドレス及びデータを記憶するデータ記憶部と、前記既存のエレベータの機種に対応したマイクロコンピュータのアドレスと各アドレスに対応するデータの意味をアドレスマップとして記憶するアドレスマップ記憶手段と、前記データ記憶部のアドレス及びデータの内容を前記アドレスマップ記憶手段のアドレスマップに照らして解釈し、エレベータの動作をシミュレーションして当該エレベータの制御状態を推定するエレベータ制御動作推定部と、当該エレベータ制御動作推定部の推定結果に基づき、エレベータの保守に必要な情報を作成する保守データ作成部とを備えたものである。
【００２２】
請求項１の発明のエレベータ制御装置の補助装置では、既存の旧式のエレベータ制御用のマイクロコンピュータに対して、バスライン結合手段を用いて当該補助装置を結合して使用する。これにより、データ記憶部によりエレベータ制御用のマイクロコンピュータに対して入出力される諸データを記憶し、エレベータ制御動作推定部がエレベータの制御状態を推定し、保守データ作成部がエレベータの保守に必要な情報を作成する。
【００２３】
したがって、必要に応じてこの保守データ作成部の作成した保守用のデータを参照することによって保守作業が行えるようになる。こうして、旧来のエレベータ制御装置の構成はそのままにして補助装置を追加的に結合するだけで保守機能の向上が図れる。また、この補助装置にデータ伝送機能を持たせることにより、既存のエレベータ制御装置に対して最新の遠隔保守技術が適用できるようになる。
【００２５】
請求項２の発明は、請求項１のエレベータ制御装置の補助装置において、前記エレベータ制御用のマイクロコンピュータよりも高速のマイクロコンピュータを備え、前記バスラインの動作を前記エレベータ制御用のマイクロコンピュータの動作周波数に同期して解析するようにしたものであり、既存のエレベータ制御装置側のバスラインの動作を当該補助装置内の高速なマイクロコンピュータが解析し、動作状況を判定することにより、より詳細なデータを作成することができる。また、既存のエレベータ制御装置の構成に依存することなく保守関連データを補助装置側で作成することができ、複数のエレベータ機種に対して同一の補助制御装置を採用することができる。
【００２６】
請求項３の発明は、請求項１又は２のエレベータ制御装置の補助装置において、前記バスライン結合手段が、前記エレベータ制御用のマイクロコンピュータ側のデータ記憶部に用意されている１つ又は複数のＩＣソケットに対するドーターボード構造にして当該ＩＣソケットから前記バスライン情報を取り出すようにしたものであり、既存のエレベータ制御用のマイクロコンピュータがバスラインに出力しない構成の場合でも補助装置が設置でき、保守機能の向上が図れる。
【００３２】
請求項４の発明は、請求項１のエレベータ制御装置の補助装置において、エレベータ制御用の補助制御装置を備え、前記エレベータ制御動作推定部が前記エレベータ制御用のマイクロコンピュータの動作異常を検出したときに、それ以降のエレベータの制御を当該補助制御装置にて行うようにしたものであり、特に過去に作成された旧式の制御装置に使われているマイクロコンピュータに対して近年のマイクロコンピュータの性能は大幅に向上しているので、エレベータの制御動作と保守機能を同時に補助制御装置によって行わせることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態を図に基づいて詳説する。図１は本発明の第１の実施の形態の全体構成を示している。この図１に示すエレベータ制御装置は、図１５に示した旧式のエレベータ制御装置１７′に対して、ローカルバス５に接続できるコネクタ２３を介して補助制御装置２４を結合した構成である。
【００３６】
この補助制御装置２４は、旧式のエレベータ制御装置１７′のＣＰＵ制御部２２と独立して動作可能な装置であり、内部にバスライン記憶部２５と、主制御部動作シミュレーション部２６と、保守データ作成部２７と、遠隔保守装置１８に接続可能なデータ伝送部１６とで構成されている。
【００３７】
なお、本実施の形態は、旧式のエレベータの改造を目的としているため、図１５に示した旧式のエレベータ制御装置１７′はそのままに、補助制御装置２４を接続することを特徴としている。従って、エレベータ制御装置１７′の内部構成は、図１５に示したものと共通であり、同一の要素には同一の符号を付して示してある。
【００３８】
また本実施の形態では、旧式のエレベータの改造を目的としているため、補助制御装置２４には信頼性の高いバスライン結合が要求される。
【００３９】
次に、上記構成のエレベータ制御装置の動作について説明する。補助制御装置２４内のバスライン記憶部２５のデータ構造を図２に示してある。この図２は、ＣＰＵ制御部２２から外の装置の状況を示すものであり、図１５に示した呼び制御部１４、かご位置制御部１５、入出力部１２や速度制御部６とのデータ交信状態を示している。
【００４０】
例えば、入出力部１２のデータであるＣＰＵ１のアドレスＦ０００Ｈは、３ＬＳが下降制限信号、４ＬＳが上昇制限信号、５ＬＳが最下階信号、６ＬＳが最上階信号、ＤＺが戸開可能位置信号、ＤＣが戸閉信号、ＤＳが戸全開信号、ＰＤＣが戸閉信号というようにマッピングされている。
【００４１】
同様に、アドレスＦ００１Ｈの１Ｋ〜８Ｋは、１階から８階までのかご呼び入力信号である。また、Ｆ００２Ｈの１Ｕ〜８Ｕは、１階から８階乗り場の上昇方向呼び入力信号である。
【００４２】
Ｆ００３Ｈの１ＣＰ〜８ＣＰは、かご１０の階床位置を表わす出力信号であり、例えばかご１０が１階に停止しているときには、１ＣＰがオン、他の信号がオフしている。
【００４３】
Ｆ００４Ｈの１１Ｋ〜１８Ｋは、１階から８階までのかご呼び登録表示信号である。Ｆ００５Ｈの１１Ｕ〜１８Ｕは、１階から８階までの乗り場の上昇方向呼び登録表示信号である。
【００４４】
Ｆ００６Ｈ，Ｆ００７Ｈはそれぞれ２バイトで意味を持つ信号であり、このかご位置は通常１６ビットの信号で表わすため、上位８ビットのＰＰ（Ｈ）と下位８ビットのＰＰ（Ｌ）で構成している。この情報は１階停止時には０１００Ｈ、２階は０４５６Ｈ、３階は０８７６Ｈというように階間の距離を表わすデータである。
【００４５】
これら信号状態の変化は、補助制御装置２４における主制御部動作シミュレーション部２６が解析している。図３は、その補助制御装置２４の処理動作を示すフローチャートである。
【００４６】
ステップＳ０５では、ローカルバス５のバスラインデータをバスライン記憶部２５に保存する。前述の図２ではＣＰＵ１から見たアドレスで説明したが、ここでは補助制御装置２４のアドレスとデータの形で格納される。
【００４７】
ステップＳ１０では、ステップＳ０５で得られたデータを図２で示したように対応するアドレスとデータの内容とを比較する。この結果、ＣＰＵ１がどのようにデータを処理しているのかを補助制御装置２４で知ることができる。バスラインデータは単純にＣＰＵ１のアドレスとそれに対応するデータしか分からないために、それぞれのデータに意味をもたすのである。図２に示したマップを「アドレスマップ」と呼ぶことにすると、エレベータの機種毎に内容が異なるため、補助制御装置２４は各機種に応じたアドレスマップを備え、対応する機種を自装置内の主制御部動作シミュレーション部２６にＥ２−ＲＯＭなどの形で保存している。また、バスラインデータから機種に関する情報を読み出し、機種を推定することも可能である。これはＣＰＵ１も機種毎に動作内容を変えることができるように仕様データ記憶部４内に機種に関するデータを有しているためである。
【００４８】
ステップＳ１５では、主制御部動作シミュレーション部２６が保守に必要なデータの動きを推定している。ここでエレベータの性能を把握することができる。
【００４９】
例えば、かご１０に取り付けられたドアの動作状況を知るためには、ＤＣがオフしてからＤＳがオンするまでの時間を測定すれば、ドアの開時間を知ることができる。また、各々の階の呼びボタンの状況を知るには、１Ｋのオン時間を測定することで１階かご呼びがどのような状態にあるのか知ることができる。例示すれば、１階かご呼びボタンがオンしたまま一定時間を経過した時はボタンの故障として保存するなどである。
【００５０】
ステップＳ２０では、ステップＳ１５の結果をトレースして異常データ、予防保全データ、トレースデータを作成している。
【００５１】
異常データとしては、同時に入力することがない３ＬＳと４ＬＳとが共にオンしたような場合に異常発生コード（例えば、「１２Ｈ」などとコードで示す）として保存する。また予防保全データとしては、前述の毎回のドア開時間の経時推移でドアモータの状態を推測することができる。トレースデータとしては、これらのバッファデータを常にリングバッファ状態で保存しておき、故障発生前後のバスライン情報を記録し、トラブル原因解明のデータとするのである。この結果は保守データ作成部２７に記録される。
【００５２】
ステップＳ２５では、エレベータ保守会社２０に通信する必要性、一般には異常データが発生したかどうか判断し、通信する必要がない場合には再びステップＳ０５に戻り、通信する必要がある場合にはステップＳ３０を実行する。
【００５３】
ステップＳ３０では、データ伝送部１６より遠隔保守装置１８にデータを通信する。これは、図１４に示した現代のエレベータ制御装置１７におけるデータ伝送部１６と遠隔保守装置１８と間のデータ通信と同一であるため、詳しい説明は省略する。
【００５４】
図１において、８ビット、８ＭＨｚの周波数で駆動するＣＰＵ１と、プログラム記憶部２として２８ピン程度のＤＩＰ（デュアルインパッケージ）構成の３２ＫバイトのＥＰ−ＲＯＭが４個と、記憶部３として８ＫバイトのＲＡＭと、このＣＰＵ制御部２２を結合する図１３に示したようなマザーボード２８と、入出力部１２として基板１枚あたり３２点程度の入出力レジスタが搭載された１０枚程度の基板とによって旧式のエレベータ制御装置１７′が構成されている。
【００５５】
このマザーボード２８には、６４ピン程度のコネクタ２３で基板が接続できるようになっている（１６階建ての建物程度に納入されたエレベータはこの程度の規模である）。
【００５６】
この既設のエレベータ制御装置１７′に対して、マザーボード２８に接続される補助制御装置２４は、バスライン記憶部２５として１２８ＫバイトのＲＡＭ、主制御部動作シミュレーション部２６として２０ＭＨｚで駆動する１６ビットのマイクロコンピュータと１２８Ｋバイトのプログラムを格納するフラッシュＲＯＭ、１６ＫバイトのＲＡＭによる保守データ作成部２７、そしてシリアル伝送を行うデータ伝送部１６にて構成されている。
【００５７】
ここで主制御部動作シミュレーション部２６は、エレベータ保守会社２０からの通信により自装置のフラッシュＲＯＭにプログラムを格納できるようにしてある。この遠隔ダウンロード方法は最近のエレベータでは一般的に用いられており、機種毎の管理をエレベータ保守会社２０にて行える。
【００５８】
ＣＰＵ１は周辺の呼び制御部１４やかご位置制御部１５などとデータを交信する時に、同時に補助制御装置２４のバスラインデータ記憶部２５にデータを書き込む。このタイミングを図４に示す。
【００５９】
ＣＰＵアドレスバスやＣＰＵデータバスは必ず書き込み信号や読み込み信号に同期して正確なデータを入出力している。従って、これを利用して書き込み信号や読み込み信号が駆動状態の時にデータをバスライン記憶部２５に転送すればよい。一般に書き込み信号、読み込み信号は負論理であるので、信号が「１」のときにＣＰＵアドレスバスとＣＰＵデータバスの状態を転送することで実現できる。この結果、バスラインデータ記憶部２５のＲＡＭにはアドレスとデータが時分割に保存されることになり、主制御部動作シミュレーション部２６では、このランダムに格納されたデータを図２のデータ構造に並び変えてＣＰＵ１の動作を確認する。これ以降の保守データの作成は前述と同等であるので省略する。
【００６０】
この第１の実施の形態では、ＣＰＵ１のＩ／Ｏ（入出力データ）の監視が可能であり、先に説明したようにドアの開閉時間の測定や呼びボタンのオン時間のみならず、かご１０の照明点灯時間、エレベータ走行距離などの保全データも収集できる。このような構成とすることで、第１の実施の形態によれば、図１５に示した構成の旧式のエレベータ制御装置１７′の改造要素を最小限として、保守関連機能の向上が図れる。
【００６１】
なお、上記の実施の形態では、マザーボード２８を使用したスロット構造の場合を説明したが、バスラインと接続できるものとしてＣＰＵ制御部２２上にドーターボード構成の装置に対して補助制御装置２４を接続する構造にしてもよい。ここで、ドーターボード構成とは、マザーボードに新たに基板を重畳若しくは抱かせた場合のその新たな基板の構成をいう。このような構造を持つエレベータ制御装置１７′は、１０年程度前のものに広く見られるものである。そしてその場合には、制御基板などを接続するためにドーターボードそのものが複数台設置されているため、補助制御装置２４にはコネクタ２３を２個以上設置する必要がある。
【００６２】
次に、本発明の第２の実施の形態について、図５に基づいて説明する。第２の実施の形態の特徴は、図１に示した第１の実施の形態に対して、補助制御装置２４内のバスライン記憶部２５に、図５の構成のＤＰ−ＲＡＭ（デュアルポートＲＡＭ）２５Ａを使用した点にある。
【００６３】
このＤＰ−ＲＡＭ２５Ａは、ローカルバス５内のＣＰＵ１が制御するＣＰＵアドレスバス（８ビットマイクロコンピュータの場合、１６ビットであることが多い）と、ＣＰＵデータバス（８ビットマイクロコンピュータの場合、８ビット）と、ＣＰＵ１が記憶装置にアクセスする時に使用する書き込み信号（通常「ＷＲ」と称し、信号がＬ→Ｈとなる時にＣＰＵ１が周辺装置にデータを書き込む）と読み込み信号（通常「ＲＤ」と称し、ＷＲと同様なタイミングでＣＰＵ１がデータを読み込む）を使用する。
【００６４】
そしてＤＰ−ＲＡＭ２５Ａは２つのバスラインに接続できるＲＡＭであるため、ＣＰＵ１からのデータ書き込みと、主制御部動作シミュレーション部２６に相当するマイクロコンピュータ２６Ａからの読み込みを独立に実施できる。また、ＣＰＵ１からの書き込み信号と読み込み信号とを論理和しているために、図６に示すように、ＣＰＵ１が制御するバスラインデータをすべてＤＰ−ＲＡＭ２５Ａ内に格納できる。
【００６５】
この結果、ＣＰＵ１の周辺装置のデータをそのまま保存でき、第１の実施の形態では必要であったデータ構造の並び変え処理を不要とすることができる。
【００６６】
次に、本発明の第３の実施の形態を図７に基づいて説明する。第３の実施の形態は、図１に示した第１の実施の形態に対して、バスライン記憶部２５を図７に示す構成としたことを特徴とする。すなわち、ローカルバス５のバスラインデータを補助制御装置２４内のバスラインバッファ２５Ｂで直接に監視し、高速のマイクロコンピュータを内蔵したバスライン解析部２６Ｂにて、ＣＰＵ１の動作を解析する。そしてこの結果は、補助制御装置２４内の記憶部２７Ａに保存する。
【００６７】
この実施の形態の場合、図８に示すように、ＣＰＵ１は旧式のエレベータ制御装置１７′のＣＰＵ１のクロックを基準として動作する。すなわち、８ＭＨｚのマイクロコンピュータの場合、８ＭＨｚを単位としてバスラインが動作する。例えば、書き込み信号、読み込み信号が１クロック（この場合、１／８ＭＨｚ＝１２５ｎｓ）であることが多く、１データの処理に３クロック程度で動作している場合が多い。従来の８ビットのマイクロコンピュータでは、ほとんどがこのような処理であった。
【００６８】
従って本実施の形態では、図６に示した第２の実施の形態と異なり、各ＣＰＵクロック単位でバスラインの状態を読み取るのである。この利点として、第２の実施の形態の場合にはＣＰＵ１が周辺装置への書き込み又は読み込み処理を実施しないとＤＰ−ＲＡＭ２５Ａに書き込めないが、第３の実施の形態の場合には、書き込み、読み込み信号がバスライン上に発生しないＣＰＵ制御部２２の内部の動作も監視できる点がある。このためエレベータの保護運転の状況や仕様データを直接読み取ることができる。
【００６９】
次に、本発明の第４の実施の形態を、図９に基づいて説明する。第４の実施の形態は、ＣＰＵ制御部２２内のプログラム記憶部２又は仕様データ記憶部４のＩＣソケットを利用して補助制御装置２４とバスライン結合する点にある。
【００７０】
図１５に示した旧式のエレベータ制御装置１７′では、プログラム記憶部２にはＣＰＵアドレス、ＣＰＵデータ、読み込み信号が接続されているため、この信号を利用することによって補助制御装置２４が動作する環境ができている。
【００７１】
図９は従来のＣＰＵ制御部２２の基板の外観図である。旧式のエレベータ制御装置１７′では、ＣＰＵ制御部２２で１枚の基板構成であり、ＣＰＵ１として４０ピン程度のＤＩＰ−ＩＣを用い、プログラム記憶部２として２８ピンのＤＩＰ−ＩＣの複数個を用い、データ記憶部３として２８ピンのＤＩＰ−ＩＣを用い、仕様データ記憶部４として２４ピンのＤＩＰ−ＩＣを用いていることが多い。また図１３に示したようなマザーボード２８との接続には６４ピンの金メッキ接触部を有したものが多い。
【００７２】
そこで第４の実施の形態では、従来のＣＰＵ制御部２２におけるプログラム記憶部２のＩＣを取り外し、その代わりに空き状態となったＩＣソケット上にドーターボード構成の補助制御装置２４（機能的には図１に示したものと同じ）を乗せ、これをエレベータ制御装置１７′のマザーボード２８の所定のスロットに差し込むことによって保守機能を備えたエレベータ制御装置に改造することを特徴としている。
【００７３】
この利点として、第３の実施の形態のようにＣＰＵ制御部２２の内部のデータを読み取ることができる点、またマザーボード２８のスロットを新たに使用せずに補助制御装置２４が追加できる点がある。
【００７４】
次に、本発明の第５の実施の形態を、図１０に基づいて説明する。第５の実施の形態は、図１に示した第１の実施の形態に対して、補助制御装置２４とＣＰＵ１との間にＣＰＵ１の基準動作信号であるＣＬＫとＣＰＵ１を一時停止させることができるＨＯＬＤ信号を用い、補助制御装置２４からＣＰＵ１に対してＨＯＬＤ信号を出力して保守データを作成できるようにしたことを特徴とする。
【００７５】
本実施の形態における補助制御装置２４は、第３の実施の形態のようにバスラインの状態を監視して動作を解析する機能を有する。すなわち、バスラインの状態により一時的にＣＰＵ１を停止させて、周辺装置のデータを補助制御装置２４が読み取る動作を繰り返し実施することで、補助制御装置２４において保守に関するデータを読み取る。
【００７６】
補助制御装置２４は旧来のマイクロコンピュータであるＣＰＵ１に比べて充分に高速であるために、ＣＰＵ１のプログラムサイクル実行時の記憶部を待つ時間内でバスラインを監視できる。すなわち、図１１に示したタイミングチャートにおいて、書き込み信号、読み込み信号が共に“Ｈ”状態であり、かつＣＰＵクロックが変化していない状態で補助制御装置２４がバスラインをτだけ占有するようにすればよい。また、補助制御装置２４に取り込んだ後は、ＣＰＵ１のバスと補助制御装置２４の動作は無関係であるので、ＣＰＵ１に影響を与えない。
【００７７】
このようにすることにより、ＣＰＵ１の動作を遅れさせず、遠隔保守機能を導入することができる。
【００７８】
次に、本発明の第６の実施の形態を図１２に基づいて説明する。第６の実施の形態は、補助制御装置２４内に遠隔保守装置１８を内蔵することを特徴とする。
【００７９】
遠隔保守装置１８は制御部１８Ａとデータ通信部１８Ｂと停電用のバッテリ１８Ｃで構成される装置であるため、補助制御装置２４に遠隔保守装置１８内の制御部１８Ａとデータ通信部１８Ｂとを吸収することができる。
【００８０】
補助制御装置２４内のマイクロコンピュータは保守データの作成のみでは余裕が充分にあるために遠隔保守での通信機能をあわせて持つことが容易である。また、素子の構成としても、両機能をあわせてもメモリカード程度の大きさに格納することができ、外観としてエレベータ制御装置１７′から通信回線１９のみが出ている形にして、遠隔保守機能の実現ができる。
【００８１】
この遠隔保守装置１８のマイクロコンピュータも通信機能のみであるため８ビット程度のものが使用されており、このように補助制御装置２４に組み込んでも遠隔保守性能は充分確保できる。
【００８２】
次に、本発明の第７の実施の形態を図１３に基づいて説明する。第７の実施の形態は、ＣＰＵ制御部２２の故障時にエレベータの運転を補助制御装置２４がバックアップするようにしたことを特徴とする。図１３のように、マザーボード２８を使用したエレベータ制御装置１７′では、ＣＰＵ制御部２２が信号を出力しない場合に補助制御装置２４が代わりになる信号を発生すれば、完全にエレベータの運行が可能である。
【００８３】
制御部の構造は、図１０に示した第５の実施の形態のように、補助制御装置２４が動作するときにはＣＰＵ１に対してＨＯＬＤ信号を出力してＣＰＵ制御部２２からの信号を３ステート（“Ｈ”，“Ｌ”，どちらでもない状態）とし、信号としてマザーボード２８にＣＰＵ制御部２２が接続していないのと同様な状態にできる。
【００８４】
なお、この実施の形態の場合、補助制御装置２４のマイクロコンピュータによりバックアップ運転するようになれば、そのバックアップ運転状態をデータ伝送部１６（図１参照）を介してエレベータ保守会社２０に通信する機能を持たせることができる。これは補助制御装置２４が保守データの作成のみ実施しているか、エレベータの制御も実施しているかを示すをデータ伝送部１６に転送するだけで可能となる。
【００８５】
なお、以上では、過去の機種のエレベータ制御装置１７′の性能向上を前提としたため、ＩＣソケットやマザーボード２８にてバスライン結合する方法を示したが、最近の機種で採用されているメモリカードに本機能を実現することも容易である。本来、メモリカードはプログラムの転送やトラブルデータの記憶や調整データの転送用に採用されるものであるが、メモリカード自体がｃａｒｄ−ｂｕｓ等のバスラインに準拠した構成になっているため、補助制御装置２４としても動作可能であるためである。
【００８６】
【発明の効果】
以上にように、請求項１の発明によれば、以前のエレベータ制御装置を変更することなく、補助装置の追加によって容易に保守機能の向上が図れる。このため過去のエレベータ制御装置を使用したエレベータでも最新の保守技術の適用が可能となる。
【００８７】
また、従来のエレベータ制御装置を保存した状態になるために、遠隔保守装置の取り付け時に不具合が発生すれば復旧が容易である。改造作業はエレベータを運用しながら実施するため、不具合があった時には即座に従来の構成に戻してエレベータ運転を復帰する必要があるので、容易に従来の機能に戻せることは、大きな利点である。
【００８９】
請求項２の発明によれば、旧式のエレベータ制御装置のバスラインの動作を補助装置内のマイクロコンピュータが解析し、動作状況を判定するために、より詳細なデータを作成することができる。また、この旧式のエレベータ制御装置の構成に無関係にデータを作成することができるため、複数のエレベータ機種に対して同一の補助制御装置を適用でき、エレベータ保守技術者の作業が単純化される。
【００９０】
請求項３の発明によれば、旧式のエレベータ制御装置内の記憶部を取り外し、そのＩＣソケットよりバスラインデータを読み取るので、旧式のエレベータ制御装置がバスラインを出力しない回路構成である場合に補助装置を追加するのに有効であり、また、旧式のエレベータ制御装置のマイクロコンピュータの動作検知が必ず実施できる利点もある。
【００９３】
請求項４の発明によれば、旧式のエレベータ制御装置が故障した場合に補助制御装置でエレベータを動作させることができ、遠隔保守機能の追加と共にエレベータ運行制御の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の機能構成を示すブロック図。
【図２】上記の実施の形態におけるバスラインデータの構造図。
【図３】上記の実施の形態における補助制御装置の動作のフローチャート。
【図４】上記の実施の形態におけるバスラインのタイミングチャート。
【図５】本発明の第２の実施の形態における補助制御装置のブロック図。
【図６】上記の実施の形態におけるバスラインのタイミングチャート。
【図７】本発明の第３の実施の形態における補助制御装置のブロック図。
【図８】上記の実施の形態におけるバスラインのタイミングチャート。
【図９】本発明の第４の実施の形態の基板構造を示す平面図。
【図１０】本発明の第５の実施の形態の機能構成を示すブロック図。
【図１１】上記の実施の形態におけるバスラインのタイミングチャート。
【図１２】本発明の第６の実施の形態の機能構成を示すブロック図。
【図１３】本発明の第７の実施の形態の基板マウント構成を示す説明図。
【図１４】現代のエレベータ制御装置のブロック図。
【図１５】旧式のエレベータ制御装置のブロック図。
【符号の説明】
１ ＣＰＵ
２ プログラム記憶部
３ データ記憶部
４ 仕様データ記憶部
５ ローカルバス
６ 速度制御部
７ モータ
８ ＰＧ
９ 呼び登録装置
１０ かご
１１ つりあい重り
１２ 入出力部
１３ ロープ
１４ 呼び制御部
１５ かご位置制御部
１６ データ伝送部
１７ エレベータ制御装置（現代式）
１７′ エレベータ制御装置（旧式）
１８ 遠隔保守装置
１９ 通信回線
２０ エレベータ保守会社
２１ エレベータ動作検出部
２２ ＣＰＵ制御部
２３ コネクタ
２４ 補助制御装置
２５ バスラインデータ記憶部
２６ 主制御部動作シミュレーション部
２７ 保守データ作成部
２８ マザーボード
Claims (4)
- 既存のエレベータ制御用のマイクロコンピュータとバスラインによって結合可能なバスライン結合手段と、
前記バスラインを通じて前記エレベータ制御用のマイクロコンピュータに対して入出力されるバスラインデータであるアドレス及びデータを記憶するデータ記憶部と、
前記既存のエレベータの機種に対応したマイクロコンピュータのアドレスと各アドレスに対応するデータの意味をアドレスマップとして記憶するアドレスマップ記憶手段と、
前記データ記憶部のアドレス及びデータの内容を前記アドレスマップ記憶手段のアドレスマップに照らして解釈し、エレベータの動作をシミュレーションして当該エレベータの制御状態を推定するエレベータ制御動作推定部と、
当該エレベータ制御動作推定部の推定結果に基づき、エレベータの保守に必要な情報を作成する保守データ作成部とを備えて成るエレベータ制御装置の補助装置。 - 前記エレベータ制御用のマイクロコンピュータよりも高速のマイクロコンピュータを備え、前記バスラインの動作を前記エレベータ制御用のマイクロコンピュータの動作周波数に同期して解析するようにしたことを特徴とする請求項１に記載のエレベータ制御装置の補助装置。
- 前記バスライン結合手段は、前記エレベータ制御用のマイクロコンピュータ側のデータ記憶部に用意されている１つ又は複数のＩＣソケットに対するドーターボード構造にして当該ＩＣソケットから前記バスライン上のバスラインデータであるアドレス及びデータを取り出すようにしたこと特徴とする請求項１又は２に記載のエレベータ制御装置の補助装置。
- エレベータ制御用の補助制御装置を備え、前記エレベータ制御動作推定部が前記エレベータ制御用のマイクロコンピュータの動作異常を検出したときに、それ以降のエレベータの制御を当該補助制御装置にて行うようにしたことを特徴とする請求項１に記載のエレベータ制御装置の補助装置。
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