JP4688225B2 - Power amplifier - Google Patents

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Description

本発明は、非線形歪み補正を行う電力増幅装置の技術分野に属する。   The present invention belongs to the technical field of power amplifying devices that perform nonlinear distortion correction.

近年、ミニコンポと呼ばれるスピーカ、アンプ、ＣＤプレーヤなどが一体化されたステレオシステムにおいて、２チャンネル再生だけでなく、５．１チャンネルの再生できる仕様が求められている。その一方で、当該ミニコンポにおいては、デザイン的な問題から小型化が要求され、各回路の小型化が必要とされてきており、特に、増幅装置、特に筐体が大型でかつ重量が大きくなりがちな電力増幅装置の小型化が要求されている。   In recent years, in a stereo system in which a speaker, an amplifier, a CD player, etc., called a mini component, are integrated, a specification capable of reproducing 5.1 channels as well as 2-channels is required. On the other hand, mini-components are required to be miniaturized due to design problems, and miniaturization of each circuit has been required. In particular, the amplifying device, particularly the casing, is large and heavy. There is a demand for downsizing of power amplifiers.

最近では、このような電力増幅装置の小型化の要求から、例えば、ＰＣＭ（Pulse Code Modulation）信号などの電力増幅装置に入力した信号について、パルス幅変調（ＰＷＭ：Pulse Width Modulation）やパルス密度変調（ＰＤＭ：Pulse Density Modulation）などの変調処理を施してデジタル変調信号に変換した後に信号の増幅を行い、増幅された信号を、ローパスフィルタを介してアナログ信号として出力するＤ級電力増幅方式を用いた電力増幅装置が普及している。   Recently, due to the demand for miniaturization of such power amplifying devices, for example, signals input to power amplifying devices such as PCM (Pulse Code Modulation) signals, pulse width modulation (PWM) and pulse density modulation are used. (PDM: Pulse Density Modulation) is used to perform a class D power amplification system that converts the signal into a digitally modulated signal and then amplifies the signal, and outputs the amplified signal as an analog signal through a low-pass filter. The power amplifying apparatus that has been used is widespread.

このＤ級電力増幅方式を用いた電力増幅装置（以下、「Ｄ級電力増幅装置」という。）では、入力信号をもとに生成されたデジタル変調信号に基づいて、ローパスフィルタの前段に位置する増幅部分の出力段におけるスイッチング素子をＯＮ／ＯＦＦすることにより、信号の増幅を行うので理論的には１００％の電力効率が得られるようになっており、このような高効率によって電力増幅装置の小型化が図れるようになっている。   In a power amplifying apparatus using this class D power amplifying method (hereinafter referred to as “class D power amplifying apparatus”), it is positioned upstream of a low-pass filter based on a digital modulation signal generated based on an input signal. Since the signal is amplified by turning on / off the switching element in the output stage of the amplification section, theoretically 100% power efficiency can be obtained. The size can be reduced.

従来、このようなＤ級電力増幅方式を用いた電力増幅装置としては、基準信号に基づいて入力されるパルス信号のエッジの幅調整を行い、非線形歪みを補正するものが知られている。   Conventionally, as a power amplifying apparatus using such a class D power amplifying method, one that adjusts the width of the edge of a pulse signal input based on a reference signal and corrects nonlinear distortion is known.

具体的には、この電力増幅装置は、スイッチング素子における非線形歪みを補正するために、基準信号として所定の台形波信号を生成し、スライスレベルを変化させることによって入力されるパルス信号のエッジの幅調整を行い、負帰還制御を行うようになっている（例えば、特許文献１）。
特表２００１−５１７３９３号公報（国際公開ＷＯ９８／４４６２６号パンフレット） Specifically, this power amplifying device generates a predetermined trapezoidal wave signal as a reference signal to correct nonlinear distortion in a switching element, and changes the edge level of a pulse signal input by changing a slice level. Adjustment is made to perform negative feedback control (for example, Patent Document 1).
JP-T-2001-517393 (International Publication WO98 / 44626 Pamphlet)

しかしながら、従来のＤ級電力増幅装置であっては、パルス信号のエッジの幅調整を的確に補正するためには、基準信号としての高精度の台形波信号を生成する必要があり、当該高精度の台形波信号を生成するためには、当該生成回路の規模が大きくなり、電力増幅装置の小型化に影響を与える場合がある。   However, in the conventional class D power amplifying device, in order to accurately correct the edge width adjustment of the pulse signal, it is necessary to generate a highly accurate trapezoidal wave signal as a reference signal. In order to generate the trapezoidal wave signal, the scale of the generation circuit becomes large, which may affect the miniaturization of the power amplifying device.

また、このＤ級電力増幅装置であっては、スライスレベルに基づいて、エッジ幅の調整を行うので、生成された台形波におけるエッジの傾きに依存する。従って、このＤ級電力増幅装置は、クロック周波数が高周波数になると、エッジの傾きが急峻となり、生成される台形波が矩形波に近くなるため、エッジ幅の補正に関して十分な補正量を確保することができない。   Further, in this class D power amplifying apparatus, the edge width is adjusted based on the slice level, and therefore depends on the slope of the edge in the generated trapezoidal wave. Therefore, this class D power amplifying device ensures a sufficient amount of correction for correcting the edge width because the slope of the edge becomes steep when the clock frequency becomes high, and the generated trapezoidal wave becomes close to a rectangular wave. I can't.

本発明は、上記の課題の一例を解決するものとして、スイッチング処理が施される際に生じる非線形歪みを的確に防止するとともに、高周波数に適用可能であり、かつ、小型化が可能なＤ級電力増幅装置を提供することにある。 In order to solve an example of the above-described problem, the present invention accurately prevents nonlinear distortion that occurs when switching processing is performed, and can be applied to high frequencies and can be downsized. An object of the present invention is to provide a power amplification device.

上記の課題を解決するために、請求項１に記載の発明は、音信号をパルス変調し、当該パルス変調された音信号を増幅してスピーカに出力するＤ級電力増幅装置であって、デジタル信号である音信号を受信する受信手段と、受信された音信号をパルス変調し、パルス幅変調信号を生成する第１生成手段と、前記生成されたパルス幅変調信号に従って電源電圧をスイッチングし、当該パルス幅変調信号の信号レベルを増幅して拡声信号を生成する第２生成手段と、前記生成されたパルス幅変調信号と前記拡声信号との誤差を検出する検出手段と、前記検出された誤差信号に応じて変化するクロック周波数にて形成されるクロック信号を発生させる発生手段と、を備え、前記第１生成手段が、前記受信された音信号が一時的に記憶される記憶手段と、前記発生手段にて発生されたクロック信号に基づいて、前記記憶された音信号を出力する出力制御を行う制御手段と、前記出力制御された音信号をパルス幅変調し、前記発生手段にて発生されたクロック信号に基づいて、前記パルス幅変調信号を生成するパルス幅変調信号生成手段と、を有する。 In order to solve the above-mentioned problem, the invention described in claim 1 is a class D power amplifying device for pulse-modulating a sound signal, amplifying the pulse-modulated sound signal, and outputting the amplified signal to a speaker. Receiving means for receiving a sound signal as a signal; first generating means for pulse-modulating the received sound signal to generate a pulse width modulation signal; and switching a power supply voltage according to the generated pulse width modulation signal; Second generation means for amplifying the signal level of the pulse width modulation signal to generate a loud sound signal; detection means for detecting an error between the generated pulse width modulation signal and the loud sound signal; and the detected error. comprising a generating means for generating a clock signal formed by a clock frequency that varies in response to the signal, a storage means for said first generating means, the received sound signals are temporarily stored A control means for performing output control for outputting the stored sound signal based on a clock signal generated by the generation means; and a pulse width modulation for the output-controlled sound signal; Pulse width modulation signal generation means for generating the pulse width modulation signal based on the generated clock signal .

本願に係るＤ級電力増幅装置の第１実施形態における構成を示すブロック図である。It is a block diagram which shows the structure in 1st Embodiment of the class D power amplifier which concerns on this application. 第１実施形態における検出された誤差信号の電圧値に対応する第２クロック信号生成部にて生成されるクロック信号のクロック周波数範囲を示すグラフである。It is a graph which shows the clock frequency range of the clock signal produced | generated in the 2nd clock signal generation part corresponding to the voltage value of the detected error signal in 1st Embodiment. 第１実施形態の第２クロック信号の生成過程において誤差信号が「０」より大きいときの各部における信号波形を示す図である。It is a figure which shows the signal waveform in each part when an error signal is larger than "0" in the production | generation process of the 2nd clock signal of 1st Embodiment. 第１実施形態の第２クロック信号の生成過程において誤差信号が「０」より小さいときの各部における信号波形を示す図である。It is a figure which shows the signal waveform in each part when an error signal is smaller than "0" in the production | generation process of the 2nd clock signal of 1st Embodiment. 第１実施形態のパルス幅変調の動作において、誤差信号が「０」より大きいときの各部におけるタイミングチャートである。6 is a timing chart in each part when an error signal is larger than “0” in the pulse width modulation operation of the first embodiment. 第１実施形態のパルス幅変調の動作において、誤差信号が「０」より小さいときの各部におけるタイミングチャートである。6 is a timing chart in each part when an error signal is smaller than “0” in the pulse width modulation operation of the first embodiment. 本願に係るＤ級電力増幅装置の第１実施形態における構成を示すブロック図のその他の例である。It is the other example of the block diagram which shows the structure in 1st Embodiment of the class D power amplifier which concerns on this application. 第１実施形態における検出された誤差信号の電圧値に対応する第２クロック信号生成部にて生成されるクロック信号のクロック周波数範囲を示すグラフのその他の例である。It is the other example of the graph which shows the clock frequency range of the clock signal produced | generated in the 2nd clock signal production | generation part corresponding to the voltage value of the detected error signal in 1st Embodiment. 本願に係るＤ級電力増幅装置の第２実施形態における構成を示すブロック図である。It is a block diagram which shows the structure in 2nd Embodiment of the class D power amplifier which concerns on this application. 第２実施形態の第２クロック信号の生成過程において誤差信号が「０」より大きいときの各部における信号波形を示す図である。It is a figure which shows the signal waveform in each part when an error signal is larger than "0" in the production | generation process of the 2nd clock signal of 2nd Embodiment. 第２実施形態の第２クロック信号の生成過程において誤差信号が「０」より小さいときの各部における信号波形を示す図である。It is a figure which shows the signal waveform in each part when an error signal is smaller than "0" in the production | generation process of the 2nd clock signal of 2nd Embodiment. 第２実施形態のパルス幅変調の動作において、誤差信号が「０」より大きいときの各部におけるタイミングチャートである。12 is a timing chart in each part when an error signal is larger than “0” in the pulse width modulation operation of the second embodiment. 第２実施形態のパルス幅変調の動作において、誤差信号が「０」より小さいときの各部におけるタイミングチャートである。9 is a timing chart in each part when an error signal is smaller than “0” in the pulse width modulation operation of the second embodiment. 本願に係るＤ級電力増幅装置の第２実施形態における構成を示すブロック図のその他の例である。It is the other example of the block diagram which shows the structure in 2nd Embodiment of the class D power amplifier which concerns on this application. 本願に係るＤ級電力増幅装置の第３実施形態における構成を示すブロック図である。It is a block diagram which shows the structure in 3rd Embodiment of the class D power amplifier which concerns on this application. 第３実施形態における非同期回路における信号波形の例を示す図である。It is a figure which shows the example of the signal waveform in the asynchronous circuit in 3rd Embodiment. 本願に係るＤ級電力増幅装置の第３実施形態における構成を示すブロック図のその他の例である。It is the other example of the block diagram which shows the structure in 3rd Embodiment of the class D power amplifier which concerns on this application.

符号の説明Explanation of symbols

１００、２００、３００ … Ｄ級電力増幅装置
１０１ … オーバーサンプリング処理部
１０２ … ノイズシェーピング回路
１０３ … 第１クロック信号発生部
１０４、２１１ … バッファ
１０５、３１１、３１２ … 出力制御部
１０６、２１０ … ＰＣＭ／ＰＷＭ変換部
１０７ … スイッチング増幅回路
１０８ … 第１ＬＰＦ
１０９ … 増幅器
１１０ … 第２ＬＰＦ
１１１ … 誤差信号算出部
１１２ … 積分器
１１３ … 電圧検出部
１１４ … リミッタ回路
１１５ … 第２クロック信号発生部
１１６ … 波形成形回路
３１０ … 非同期回路
ＳＰ … スピーカDESCRIPTION OF SYMBOLS 100, 200, 300 ... Class D power amplifier 101 ... Oversampling process part 102 ... Noise shaping circuit 103 ... 1st clock signal generation part 104, 211 ... Buffer 105, 311, 312 ... Output control part 106, 210 ... PCM / PWM converter 107 ... switching amplifier circuit 108 ... first LPF
109 ... Amplifier 110 ... Second LPF
DESCRIPTION OF SYMBOLS 111 ... Error signal calculation part 112 ... Integrator 113 ... Voltage detection part 114 ... Limiter circuit 115 ... Second clock signal generation part 116 ... Waveform shaping circuit 310 ... Asynchronous circuit SP ... Speaker

次に、本願に好適な実施の形態について、図面に基づいて説明する。   Next, an embodiment suitable for the present application will be described with reference to the drawings.

なお、以下に説明する実施形態は、ＣＤ（Compact Disc）等のデジタル信号にて記録された記録媒体から読み出されたＰＣＭ信号が入力され、当該入力されたＰＣＭ信号の信号レベルを増幅してスピーカに出力するＤ級増幅装置において、本願のＤ級電力増幅装置を適用した場合の実施形態である。また、以下の説明では、１ｃｈのＤ級電力増幅装置を用いているが、ステレオ、５．１ｃｈまたは７．１ｃｈのマルチチャンネルのスピーカを拡声するＤ級電力増幅装置においても適用可能である。   In the embodiment described below, a PCM signal read from a recording medium recorded as a digital signal such as a CD (Compact Disc) is input, and the signal level of the input PCM signal is amplified. This is an embodiment in which the class D power amplifier of the present application is applied to a class D amplifier that outputs to a speaker. In the following description, a 1ch class D power amplifying device is used. However, the present invention can also be applied to a class D power amplifying device that amplifies stereo, 5.1ch, or 7.1ch multichannel speakers.

〔第１実施形態〕
初めに、図１〜図８を用いて Ｄ級電力増幅装置の第１実施形態について説明する。[First Embodiment]
First, a first embodiment of a class D power amplifying device will be described with reference to FIGS.

まず、図１および図２を用いて本実施形態におけるＤ級電力増幅装置の構成について説明する。なお、図１は、本実施形態のＤ級電力増幅装置の構成を示すブロック図であり、図２は、本実施形態における検出された誤差信号の電圧値に対応する第２クロック信号生成部にて生成されるクロック信号のクロック周波数範囲を示すグラフである。また、以下の説明では、Single Sided PWM方式における適用例について説明する。   First, the configuration of the class D power amplifying apparatus in the present embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a block diagram showing the configuration of the class D power amplifying apparatus of this embodiment, and FIG. 2 shows a second clock signal generator corresponding to the detected error signal voltage value in this embodiment. 6 is a graph showing a clock frequency range of a clock signal generated in response to In the following description, an application example in the single sided PWM method will be described.

本実施形態のＤ級電力増幅装置１００は、所定のクロック信号に基づいて入力されたＰＣＭ信号に対してパルス幅変調を施し、ＰＷＭ信号を生成するようになっており、当該生成されたＰＷＭ信号に従って電源電圧のスイッチングを行う処理（以下、「スイッチング処理」という。）を実行して信号レベルが増幅されたＰＷＭ信号をスピーカに出力するようになっている。   The class D power amplifying apparatus 100 according to the present embodiment performs pulse width modulation on a PCM signal input based on a predetermined clock signal to generate a PWM signal, and the generated PWM signal Accordingly, a process for switching the power supply voltage (hereinafter referred to as “switching process”) is executed to output a PWM signal whose signal level is amplified to the speaker.

特に、本実施形態のＤ級電力増幅装置１００は、後述するようにスイッチング処理が為される前のＰＷＭ信号と当該スイッチング処理が為された後のＰＷＭ信号との誤差信号を算出し、算出された誤差信号の変化に応じてクロック周波数が変化するクロック信号を発生させるようになっている。そして、このＤ級電力増幅装置１００は、スイッチング処理が施される際に生じる非線形歪みを補正するために、発生させたクロック信号に基づいて、ＰＣＭ信号に対してパルス幅変調を施すようになっている。   In particular, the class D power amplifying apparatus 100 of the present embodiment calculates and calculates an error signal between the PWM signal before the switching process is performed and the PWM signal after the switching process is performed as described later. A clock signal whose clock frequency changes according to a change in the error signal is generated. The class D power amplifying apparatus 100 applies pulse width modulation to the PCM signal based on the generated clock signal in order to correct nonlinear distortion that occurs when the switching process is performed. ing.

このＤ級電力増幅装置１００は、入力されたＰＣＭ信号に対して前処理としてオーバーサンプリング処理およびノイズシェーピンク処理を行うオーバーサンプリング処理部１０１およびノイズシェーピング回路１０２と、オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２を動作させるためのクロック信号（以下、「第１クロック信号」という。）を発生させる第１クロック信号発生部１０３と、前処理されたＰＣＭ信号を一時的に記憶するバッファ１０４と、バッファ１０４に記憶されたＰＣＭ信号の出力制御を行う出力制御部１０５と、出力制御されたＰＣＭ信号に対してパルス幅変調を行い、ＰＷＭ信号を生成するＰＣＭ／ＰＷＭ変換部１０６と、を有している。   The class D power amplifying apparatus 100 includes an oversampling processing unit 101 and a noise shaping circuit 102 that perform oversampling processing and noise shaping processing as preprocessing on an input PCM signal, and an oversampling processing unit 101 and noise shaping. A first clock signal generator 103 for generating a clock signal for operating the circuit 102 (hereinafter referred to as “first clock signal”), a buffer 104 for temporarily storing a preprocessed PCM signal, and a buffer An output control unit 105 that performs output control of the PCM signal stored in 104, and a PCM / PWM conversion unit 106 that performs pulse width modulation on the output-controlled PCM signal and generates a PWM signal. Yes.

また、このＤ級電力増幅装置１００は、生成されたＰＷＭ信号に基づいてスイッチング処理を行い、当該ＰＷＭ信号の信号レベルをｋ倍に増幅するスイッチング増幅回路１０７と、信号レベルが増幅されたＰＷＭ信号に対してフィルタ処理を行い、拡声信号を生成する第１ローパスフィルタ（以下、「第１ＬＰＦ」という。）１０８と、拡声信号の信号レベルを１／ｋ倍する増幅器１０９と、ＰＣＭ／ＰＷＭ変換部１０６から出力されたＰＷＭ信号に対して上述の第１ローパスフィルタと同様のフィルタ処理を行う第２ローパスフィルタ（以下、「第２ＬＰＦ」という。）１１０と、１／ｋ倍された拡声信号と第２ローパスフィルタから出力されたＰＷＭ信号との誤差信号を算出する誤差信号算出部１１１と、を有している。   The class D power amplifying apparatus 100 performs a switching process based on the generated PWM signal, amplifies the signal level of the PWM signal by k times, and a PWM signal whose signal level is amplified. A first low-pass filter (hereinafter referred to as “first LPF”) 108 for performing a filtering process on the sound signal, an amplifier 109 for multiplying the signal level of the sound signal by 1 / k, and a PCM / PWM converter. A second low-pass filter (hereinafter referred to as “second LPF”) 110 that performs the same filter processing as the above-described first low-pass filter on the PWM signal output from 106, the 1 / k-folded loudspeaker signal, and the first And an error signal calculation unit 111 that calculates an error signal from the PWM signal output from the two low-pass filter.

さらに、このＤ級電力増幅装置１００は、算出された誤差信号の直流電圧化（ＤＣ化）、すなわち、平均化を行う積分器１１２と、直流電圧化された誤差信号の電圧値を検出する電圧検出部１１３と、検出された電圧値にリミッタ処理を施すリミッタ回路１１４と、リミッタ処理された電圧値の変化に応じてクロック周波数が変化するクロック信号（以下、「第２クロック信号」という。）を発生させる第２クロック信号発生部１１５と、生成された第２クロック信号の波形を整形する波形整形回路１１６と、を有している。   Further, the class D power amplifying apparatus 100 converts the calculated error signal into a DC voltage (DC), that is, an integrator 112 that performs averaging, and a voltage that detects a voltage value of the DC error signal. A detection unit 113, a limiter circuit 114 that performs a limiter process on the detected voltage value, and a clock signal whose clock frequency changes in accordance with a change in the voltage value subjected to the limiter process (hereinafter referred to as a “second clock signal”). And a waveform shaping circuit 116 for shaping the waveform of the generated second clock signal.

なお、例えば、本実施形態のバッファ１０４は、本発明の受信手段、第１生成手段および記憶手段を構成し、出力制御部１０５は、本発明の第１生成手段および制御手段を構成する。また、本実施形態のＰＣＭ／ＰＷＭ変換部１０６は、本発明の第１生成手段およびパルス幅変調信号生成手段を構成し、スイッチング増幅回路１０７は、本発明の第２生成手段を構成する。さらに、例えば、本実施形態の誤差信号算出部１１１は、本発明の検出手段を構成し、第２クロック信号発生部１１５は、本発明の発生手段を構成する。   For example, the buffer 104 of the present embodiment constitutes the receiving means, the first generating means, and the storing means of the present invention, and the output control unit 105 constitutes the first generating means and the controlling means of the present invention. Further, the PCM / PWM conversion unit 106 of the present embodiment constitutes the first generation means and the pulse width modulation signal generation means of the present invention, and the switching amplifier circuit 107 constitutes the second generation means of the present invention. Further, for example, the error signal calculation unit 111 of the present embodiment constitutes a detection unit of the present invention, and the second clock signal generation unit 115 constitutes a generation unit of the present invention.

オーバーサンプリング処理部１０１には、入力端子Ｔを介してＰＣＭ信号が入力されるようになっており、このオーバーサンプリング処理部１０１は、第１クロック信号発生部１０３にて生成された第１クロック信号に基づいて、入力されたＰＣＭ信号に対してオーバーサンプリング処理を行い、当該オーバーサンプリング処理が為されたＰＣＭ信号をノイズシェーピング回路１０２に出力するようになっている。   A PCM signal is input to the oversampling processing unit 101 via the input terminal T, and the oversampling processing unit 101 generates a first clock signal generated by the first clock signal generation unit 103. Based on the above, oversampling processing is performed on the input PCM signal, and the PCM signal subjected to the oversampling processing is output to the noise shaping circuit 102.

例えば、本実施形態のオーバーサンプリング処理部１０１は、４倍または８倍など、入力されたＰＣＭ信号に対して当該ＰＣＭ信号のサンプリング周波数より所定倍数のサンプリング周波数によりサンプリングする処理を実行するようになっている。   For example, the oversampling processing unit 101 according to the present embodiment performs processing for sampling an input PCM signal at a sampling frequency that is a predetermined multiple of the sampling frequency of the PCM signal, such as 4 times or 8 times. ing.

ノイズシェーピング回路１０２には、オーバーサンプリングされたＰＣＭ信号が入力されるようになっており、このノイズシェーピング回路１０２は、第１クロック信号発生部１０３にて生成された第１クロック信号に基づいて、入力されたＰＣＭ信号から量子化ビット数を所定のビット数（Ｎビット）に減らし、量子化雑音を高周波数帯域にシフトさせるノイズシェーピンク処理を施すようになっている。また、このノイズシェーピング回路１０２は、ノイズシェーピンク処理が施されたＰＣＭ信号をバッファ１０４に書き込むようになっている。   An oversampled PCM signal is input to the noise shaping circuit 102, and the noise shaping circuit 102 is based on the first clock signal generated by the first clock signal generation unit 103. From the input PCM signal, the number of quantization bits is reduced to a predetermined number of bits (N bits), and noise shape pink processing is performed to shift quantization noise to a high frequency band. In addition, the noise shaping circuit 102 writes a PCM signal that has been subjected to noise shaping pink processing into the buffer 104.

第１クロック信号発生部１０３は、予め定められた一定のクロック周波数に基づいて第１クロック信号を生成し、当該生成された第１クロック信号をオーバーサンプリング処理部１０１およびノイズシェーピング回路１０２に出力するとともに、バッファ１０４に出力するようになっている。   The first clock signal generator 103 generates a first clock signal based on a predetermined constant clock frequency, and outputs the generated first clock signal to the oversampling processor 101 and the noise shaping circuit 102. At the same time, it is output to the buffer 104.

バッファ１０４は、予め定められた記憶容量を有し、オーバーサンプリング処理およびノイズシェーピンク処理が施されたＰＣＭ信号が一時的に記憶されるようになっている。また、このバッファ１０４においては、入出力のタイミング制御が独立的に行われてＰＣＭ信号の書き込みおよび読み出しが行われるようになっており、このバッファ１０４は、入出力のそれぞれの書き込みタイミングおよび読み出しタイミングの相違による時間差を吸収するようになっている。   The buffer 104 has a predetermined storage capacity, and temporarily stores PCM signals that have been subjected to oversampling processing and noise shaping processing. Further, in this buffer 104, input / output timing control is performed independently, and writing and reading of PCM signals are performed. In this buffer 104, input / output writing timing and reading timing respectively. The time difference due to the difference is absorbed.

具体的には、このバッファ１０４には、第１クロック信号に基づいてノイズシェーピング回路１０２から出力されたＰＣＭ信号が順次書き込まれるようになっており、このバッファ１０４は、出力制御部１０５の制御の下、後述するように、所定のタイミング、すなわち、第２クロック信号に基づいて生成されるクロック信号に基づいて、記憶されたＰＣＭ信号をＰＣＭ／ＰＷＭ変換部１０６に出力するようになっている。   Specifically, the PCM signals output from the noise shaping circuit 102 are sequentially written in the buffer 104 based on the first clock signal. The buffer 104 is controlled by the output control unit 105. Below, as will be described later, the stored PCM signal is output to the PCM / PWM converter 106 based on a predetermined timing, that is, a clock signal generated based on the second clock signal.

なお、このバッファ１０４における書き込みレートは、一定になっている。また、本実施形態のバッファ１０４における記憶容量は、後述するスイッチング増幅回路１０７におけるスイッチング周波数の変動幅以上の時間的長さを吸収することができる容量であることが好適である。   Note that the write rate in the buffer 104 is constant. In addition, the storage capacity of the buffer 104 of the present embodiment is preferably a capacity that can absorb a time length equal to or greater than a switching frequency fluctuation width in the switching amplifier circuit 107 described later.

出力制御部１０５は、波形整形回路１１６から出力された第２クロック信号を（Ｎ／２Ｎ）倍にする分周回路を有し、入力された第２クロック信号の周期を（Ｎ／２Ｎ）倍し、当該周期が（Ｎ／２Ｎ）倍された第２クロック信号に基づいて、バッファ１０４からＰＣＭ／ＰＷＭ変換部１０６に記憶されたＰＣＭ信号を出力させるようになっている。The output control unit 105 includes a frequency dividing circuit that multiplies the second clock signal output from the waveform shaping circuit 116 by (N / 2 N ), and sets the cycle of the input second clock signal to (N / 2 N ) And the PCM signal stored in the PCM / PWM converter 106 is output from the buffer 104 based on the second clock signal multiplied by (N / 2 N ).

なお、「Ｎ」は、ノイズシェーピング回路１０２から出力されるＰＣＭ信号のビット数を示す。また、本実施形態では、ＰＣＭ／ＰＷＭ変換部１０６の時間分解能は、ＰＣＭ信号に比べて（２Ｎ）倍になるため、後述するＰＣＭ／ＰＷＭ変換部１０６において用いる第２クロック信号の（Ｎ／２Ｎ）倍のタイミングにて読み出すようになっている。“N” indicates the number of bits of the PCM signal output from the noise shaping circuit 102. Further, in this embodiment, the time resolution of the PCM / PWM converter 106 is (2 N ) times that of the PCM signal, so that the second clock signal (N / Reading is performed at a timing of 2 N ).

ＰＣＭ／ＰＷＭ変換部１０６には、所定のタイミングにて読み出され、かつ、所定の前処理が施されたＰＣＭ信号が入力されるようになっており、このＰＣＭ／ＰＷＭ変換部１０６は、第２クロック信号に基づいて、入力されたＰＣＭ信号に対してパルス幅変調を行い、ＰＷＭ信号を生成してスイッチング増幅回路１０７および第２ＬＰＦ１１０に出力するようになっている。   The PCM / PWM converter 106 is inputted with a PCM signal that is read at a predetermined timing and subjected to a predetermined preprocessing. Based on the two clock signals, the input PCM signal is subjected to pulse width modulation to generate a PWM signal and output it to the switching amplifier circuit 107 and the second LPF 110.

具体的には、本実施形態では、第２クロック信号が誤差信号に基づいて変化するようになっており、ＰＣＭ／ＰＷＭ変換部１０６は、変化された第２クロック信号に基づいて、入力されたＰＣＭ信号に対してパルス幅変調を行うようになっている。   Specifically, in this embodiment, the second clock signal is changed based on the error signal, and the PCM / PWM converter 106 is input based on the changed second clock signal. Pulse width modulation is performed on the PCM signal.

スイッチング増幅回路１０７には、パルス幅変調されたＰＷＭ信号が入力されるようになっている。このスイッチング増幅回路１０７は、例えば、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタであって、電界効果型トランジスタ（以下、「ＦＥＴ：Field Effect Transistor」という。）ＦＥＴと、スピーカを駆動するための駆動電圧を印加するための直流電源と、を有し、入力されたＰＷＭ信号のスイッチング制御などの所定の制御を行い、ＰＷＭ信号の信号レベルをｋ倍に、すなわち、所定の信号レベルに増幅するようになっている。そして、このスイッチング増幅回路１０７は、当該増幅されたＰＷＭ信号を第１ＬＰＦ１０８に出力するようになっている。   The switching amplifier circuit 107 is inputted with a pulse width modulated PWM signal. The switching amplifier circuit 107 is, for example, a MOS (Metal Oxide Semiconductor) type transistor, and includes a field effect transistor (hereinafter referred to as “FET: Field Effect Transistor”) FET and a driving voltage for driving a speaker. A DC power supply for applying, and performing predetermined control such as switching control of the input PWM signal, and amplifies the signal level of the PWM signal to k times, that is, to a predetermined signal level. ing. The switching amplifier circuit 107 outputs the amplified PWM signal to the first LPF 108.

なお、本実施形態では、スイッチング増幅回路１０７において、ＦＥＴに代えてバイポーラトランジスタを用いてでもよい。   In the present embodiment, the switching amplifier circuit 107 may use a bipolar transistor instead of the FET.

第１ＬＰＦ１０８には、所定のレベルに増幅されたＰＷＭ信号が入力されるようになっており、この第１ＬＰＦ１０８は、高域雑音を除去するために入力されたＰＷＭ信号に対して高域遮断処理を施して拡声信号を生成し、当該生成された拡声信号をスピーカおよび増幅器１０９に出力するようになっている。   The first LPF 108 is supplied with a PWM signal amplified to a predetermined level. The first LPF 108 performs high-frequency cutoff processing on the input PWM signal in order to remove high-frequency noise. To generate a loud sound signal, and the generated loud sound signal is output to the speaker and the amplifier 109.

増幅器１０９には、第１ＬＰＦ１０８にて生成された拡声信号が入力されるようになっており、この増幅器１０９は、誤差信号を算出する際に一方の信号、すなわち、ＰＣＭ／ＰＷＭ変換部１０６から出力されたＰＷＭ信号との整合性を図るために入力された拡声信号の信号レベルを（１／ｋ）倍に増幅し、当該信号レベルが（１／ｋ）倍に増幅された拡声信号を誤差信号算出部１１１に出力するようになっている。   The amplifier 109 is configured to receive the loudspeaker signal generated by the first LPF 108, and this amplifier 109 outputs one signal, that is, the PCM / PWM converter 106, when calculating the error signal. In order to achieve consistency with the received PWM signal, the signal level of the input loudspeak signal is amplified by (1 / k) times, and the loudspeak signal whose signal level is amplified by (1 / k) times is an error signal. The data is output to the calculation unit 111.

第２ＬＰＦ１１０には、ＰＣＭ／ＰＷＭ変換部１０６から出力されたＰＷＭ信号が入力されるようになっており、この第２ＬＰＦ１１０は、誤差信号を算出する際に他方の信号、すなわち、拡声信号との整合性を図るために入力されたＰＷＭ信号に対して第１ＬＰＦ１０８と同様の高域遮断処理を施し、当該高域遮断処理が施された信号を誤差信号算出部１１１に出力するようになっている。   The second LPF 110 is configured to receive the PWM signal output from the PCM / PWM conversion unit 106, and this second LPF 110 matches the other signal, that is, the loudspeaker signal when calculating the error signal. The high frequency cutoff processing similar to that of the first LPF 108 is performed on the input PWM signal for the purpose of performance, and the signal subjected to the high frequency cutoff processing is output to the error signal calculation unit 111.

誤差信号算出部１１１には、信号レベルが（１／ｋ）倍された拡声信号と第２ＬＰＦ１１０から出力された信号とが入力されるようになっており、この誤差信号算出部１１１は、入力された各信号に基づいて誤差信号を算出し、当該算出された誤差信号を積分器１１２に出力するようになっている。   The error signal calculation unit 111 is supplied with a loudspeaker signal whose signal level has been multiplied by (1 / k) and a signal output from the second LPF 110. The error signal calculation unit 111 is input to the error signal calculation unit 111. An error signal is calculated based on each signal, and the calculated error signal is output to the integrator 112.

具体的には、本実施形態の誤差信号算出部１１１は、減算器から構成され、信号レベルが（１／ｋ）倍された拡声信号から第２ＬＰＦ１１０から出力された信号を減算し、誤差信号を生成するようになっている。   Specifically, the error signal calculation unit 111 according to the present embodiment includes a subtracter, and subtracts the signal output from the second LPF 110 from the loudspeaker signal whose signal level has been multiplied by (1 / k) to obtain the error signal. It is designed to generate.

積分器１１２には、誤差信号生成部にて生成された誤差信号が入力されるようになっており、この積分器１１２は、入力された誤差信号に対して積分演算して直流電圧値化（ＤＣ値化）、すなわち、当該入力された誤差信号を平均化して電圧検出部１１３およびリミッタ回路１１４に出力するようになっている。   The error signal generated by the error signal generator is input to the integrator 112. The integrator 112 performs an integration operation on the input error signal to obtain a DC voltage value ( DC value conversion), that is, the input error signal is averaged and output to the voltage detection unit 113 and the limiter circuit 114.

例えば、この積分器１１２は、（式１）に示すオーバーサンプリングされたＰＣＭ信号のサンプリング周期（ＦＰＷＭ）以下であって、（式２）を満たす時定数τの低いローパスフィルタから構成されるようになっている。ただし、以下の式において、Ｆｓは、ＰＣＭ信号のサンプリング周波数を示す。 For example, the integrator 112 is configured to include a low-pass filter having a low time constant τ that satisfies the expression (2) and is equal to or less than the sampling period (F PWM ) of the oversampled PCM signal shown in (expression 1). It has become. However, in the following equation, Fs represents the sampling frequency of the PCM signal.

（数１）
ＦＰＷＭ ＝ Ｆｓ×オーバーサンプリング数 ・・・・（式１）(Equation 1)
F PWM = Fs x number of oversampling (Equation 1)

（数２）
τ ≧ １／（Ｆｓ×オーバーサンプリング数×（２Ｎ−１））・・・・（式２）
電圧検出部１１３には、積分器１１２にてＤＣ値化された誤差信号が入力されるようになっており、この電圧検出部１１３は、入力された誤差信号の電圧値を検出し、検出された電圧値に基づいてリミッタ回路１１４における出力を制御するようになっている。(Equation 2)
τ ≧ 1 / (Fs × oversampling number × (2 N −1)) (Equation 2)
The error signal converted into a DC value by the integrator 112 is input to the voltage detection unit 113. The voltage detection unit 113 detects and detects the voltage value of the input error signal. The output of the limiter circuit 114 is controlled based on the voltage value.

リミッタ回路１１４には、積分器１１２から出力された平均化された誤差信号と、電圧検出部１１３から出力された電圧値と、が入力されるようになっており、このリミッタ回路１１４は、電圧検出部１１３にて検出された電圧値に基づいて定められた上限の電圧値（以下、「上限電圧値」という。）以上、および、予め定められた下限の電圧値（以下、「下限電圧値」という。）以下の電圧値が誤差信号として積分器１１２から入力された際には、上限電圧値または下限電圧値を出力するようになっている。   The limiter circuit 114 is supplied with the averaged error signal output from the integrator 112 and the voltage value output from the voltage detection unit 113. The upper limit voltage value (hereinafter referred to as “upper limit voltage value”) determined based on the voltage value detected by the detection unit 113 and the predetermined lower limit voltage value (hereinafter referred to as “lower limit voltage value”). When the following voltage value is input from the integrator 112 as an error signal, an upper limit voltage value or a lower limit voltage value is output.

なお、本実施形態では、後述するように、第２クロック信号発生部１１５にて生成されるクロック信号におけるクロック周波数の変動範囲を予め定めるようになっており、この変動範囲に属するクロック周波数にて形成されるクロック信号を発生させるように、電圧検出部１１３にて検出された電圧値に基づいて、リミッタ回路１１４における上限値と下限値の閾値を適宜定めるようになっている。   In this embodiment, as will be described later, the variation range of the clock frequency in the clock signal generated by the second clock signal generation unit 115 is determined in advance, and the clock frequency belonging to this variation range is determined. Based on the voltage value detected by the voltage detector 113, threshold values for the upper limit value and the lower limit value in the limiter circuit 114 are appropriately determined so as to generate the clock signal to be formed.

また、リミッタ回路１１４は、予め定められた上限電圧値および下限電圧値に基づいて、入力された誤差信号に対して制限を行い、所定の電圧値を出力するようにしてもよい。この場合には、上述の電圧検出部１１３は不要となる。   Further, the limiter circuit 114 may limit the input error signal based on a predetermined upper limit voltage value and lower limit voltage value and output a predetermined voltage value. In this case, the voltage detection unit 113 described above is not necessary.

第２クロック信号発生部１１５には、リミッタ回路１１４から出力された電圧値が入力されるようになっており、この第２クロック信号発生部１１５は、ＰＣＭ／ＰＷＭ変換部１０６にて生成されるＰＷＭ信号のパルス幅を伸縮させるために、入力された電圧値に応じて所定のクロック周波数を発生させ、当該発生させたクロック周波数にて形成される第２クロック信号を波形成形回路１１６に出力するようになっている。   The voltage value output from the limiter circuit 114 is input to the second clock signal generation unit 115, and the second clock signal generation unit 115 is generated by the PCM / PWM conversion unit 106. In order to expand and contract the pulse width of the PWM signal, a predetermined clock frequency is generated according to the input voltage value, and a second clock signal formed at the generated clock frequency is output to the waveform shaping circuit 116. It is like that.

具体的には、この第２クロック信号発生部１１５は、リミッタ回路１１４にて上限電圧値および下限電圧値にて予め所定の周波数範囲に属するクロック周波数にて形成されるクロック信号を発生させるようになっている。   Specifically, the second clock signal generator 115 generates a clock signal formed at a clock frequency belonging to a predetermined frequency range in advance by the limiter circuit 114 at the upper limit voltage value and the lower limit voltage value. It has become.

例えば、図２に示すように、第２クロック信号発生部１１５は、下限周波数Ｆｌ１から上限周波数Ｆｌ２までの周波数範囲内にてクロック周波数を発生させるようになっており、誤差信号における電圧値が「０」以上の場合には、発生させるクロック周波数を高くし、当該誤差信号における電圧値が「０」以下の場合には、発生させるクロック周波数を低くするようになっている。   For example, as shown in FIG. 2, the second clock signal generator 115 generates a clock frequency within a frequency range from the lower limit frequency Fl1 to the upper limit frequency Fl2, and the voltage value in the error signal is “ When the value is “0” or more, the generated clock frequency is increased, and when the voltage value in the error signal is “0” or less, the generated clock frequency is decreased.

また、例えば、本実施形態において、第２クロック信号発生部１１５は、（式１）に基づいて（式３）のように算出された中心周波数Ｆｃを有する変動範囲にてクロック周波数を発生させるようになっている。ただし、（式３）におけるＮは、ノイズシェーピング回路１０２における出力ビット数を示す。   Further, for example, in the present embodiment, the second clock signal generation unit 115 generates the clock frequency within the fluctuation range having the center frequency Fc calculated as in (Expression 3) based on (Expression 1). It has become. However, N in (Expression 3) indicates the number of output bits in the noise shaping circuit 102.

（数３）
Ｆｃ＝ＦＰＷＭ × （２N） ・・・・（式３）
なお、この上限周波数Ｆｌ２は、スイッチング増幅回路１０７における動作不良を防止するために、クロック周波数Ｆｌ２にて形成される第２クロック信号に基づいて変調されたＰＷＭ信号のパルス幅が、当該スイッチング増幅回路１０７で使用しているデバイスが追従可能な最小のパルス幅より大きくなるように、当該クロック周波数Ｆｌ２を予め定めるようになっている。また、下限周波数Ｆｌ１は、動作する際の中心となる中心周波数ｆｃと上限周波数ｆｌ２の偏差、すなわち、｜ｆｌ２−ｆｃ｜以上を満たすように、当該中心周波数ｆｃに対して周波数軸対象となるように予め定めるようになっている。このように第２クロック信号を構成することにより、安定性の高い構成が可能となっている。(Equation 3)
Fc = F PWM × (2 N ) (Equation 3)
The upper limit frequency Fl2 is such that the pulse width of the PWM signal modulated based on the second clock signal formed at the clock frequency Fl2 is equal to the switching amplifier circuit 107 in order to prevent malfunction in the switching amplifier circuit 107. The clock frequency Fl2 is determined in advance so that the device used in 107 becomes larger than the minimum pulse width that can be followed. Further, the lower limit frequency Fl1 is subject to the frequency axis with respect to the center frequency fc so as to satisfy the deviation between the center frequency fc as the center in operation and the upper limit frequency fl2, ie, | fl2-fc | Are determined in advance. By configuring the second clock signal in this way, a highly stable configuration is possible.

波形整形回路１１６には、第２クロック信号発生部１１５にて生成された第２クロック信号が入力されるようになっており、この波形整形回路１１６は、入力された第２クロック信号の波形を正弦波から矩形波に変換し、当該矩形波に変換された第２クロック信号をＰＣＭ／ＰＷＭ変換部１０６および出力制御部１０５に出力するようになっている。   The waveform shaping circuit 116 is supplied with the second clock signal generated by the second clock signal generator 115, and the waveform shaping circuit 116 converts the waveform of the input second clock signal. A sine wave is converted into a rectangular wave, and the second clock signal converted into the rectangular wave is output to the PCM / PWM converter 106 and the output controller 105.

次に、図３〜図６を用いて本実施形態における第２クロック信号の生成過程およびパルス幅変調の動作について説明する。   Next, the generation process of the second clock signal and the operation of the pulse width modulation in this embodiment will be described with reference to FIGS.

なお、図３は、本実施形態の第２クロック信号の生成過程において誤差信号が「０」より大きいときの各部における信号波形を示す図であり、図４は、本実施形態の第２クロック信号の生成過程において誤差信号が「０」より小さいときの各部における信号波形を示す図である。   FIG. 3 is a diagram showing signal waveforms at various parts when the error signal is larger than “0” in the generation process of the second clock signal of the present embodiment, and FIG. 4 shows the second clock signal of the present embodiment. It is a figure which shows the signal waveform in each part when an error signal is smaller than "0" in the production | generation process.

また、図５は、本実施形態のパルス幅変調の動作において、誤差信号が「０」より大きいときの各部におけるタイミングチャートであり、図６は、本実施形態のパルス幅変調の動作において、誤差信号が「０」より小さいときの各部におけるタイミングチャートである。   FIG. 5 is a timing chart in each part when the error signal is larger than “0” in the pulse width modulation operation of the present embodiment. FIG. 6 shows the error in the pulse width modulation operation of the present embodiment. It is a timing chart in each part when a signal is smaller than "0".

以下の説明において、Ｄ級電力増幅器１００において増幅される再生信号が４ｂｉｔで「０１０１」のＰＣＭ値を有するＰＣＭ信号として入力されるものとし、誤差信号が「０」より大きい場合と「０」より小さい場合に分けて説明する。   In the following description, it is assumed that the reproduction signal amplified by the class D power amplifier 100 is input as a 4-bit PCM signal having a PCM value of “0101”, and the error signal is greater than “0” and from “0”. The explanation will be divided into small cases.

また、ノイズシェーピング回路１０２における出力ビット数を４ｂｉｔとし、第１クロック信号のクロック周波数を４Ｈｚとする。なお、上述したように、当該各条件からＰＷＭステップ数は、「１６」となり、第２クロック信号のクロック周波数の中心周波数は、１６Ｈｚとなる。   The number of output bits in the noise shaping circuit 102 is 4 bits, and the clock frequency of the first clock signal is 4 Hz. As described above, the number of PWM steps is “16” from each of the conditions, and the center frequency of the clock frequency of the second clock signal is 16 Hz.

本実施形態において、図３（ａ）に示す再生信号を拡声する場合に、スイッチング増幅回路１０７における増幅率を「１」とすると、当該スイッチング増幅部などの各部における所定の処理に基づいて、スピーカには、図３（ｂ）に示す雑音成分を含む拡声信号が出力される。   In the present embodiment, when the reproduction signal shown in FIG. 3A is amplified, if the amplification factor in the switching amplifier circuit 107 is “1”, the speaker is based on predetermined processing in each unit such as the switching amplifier unit. Output a loudspeaker signal including a noise component shown in FIG.

この場合において、誤差信号算出部１１１は、図３（ｃ）に示す誤差信号（＞「０」）を検出すると、積分器１１２は、当該誤差信号に基づいて図３（ｄ）に示す信号を出力し、リミッタ回路１１４は、上述のように決定された上限電圧値および下限電圧値に基づいて、図３（ｅ）に示す信号を出力する。そして、第２クロック信号発生部１１５は、図３（ｅ）の信号に基づいて、図３（ｆ）に示すように、クロック周波数が可変される正弦波のクロック信号を生成し、波形整形回路１１６に出力する。なお、波形整形回路１１６では、上述のように、この正弦波のクロック信号を矩形波に整形する。   In this case, when the error signal calculation unit 111 detects the error signal (> “0”) shown in FIG. 3C, the integrator 112 outputs the signal shown in FIG. 3D based on the error signal. The limiter circuit 114 outputs the signal shown in FIG. 3E based on the upper limit voltage value and the lower limit voltage value determined as described above. Then, the second clock signal generator 115 generates a sine wave clock signal with a variable clock frequency, as shown in FIG. 3F, based on the signal in FIG. To 116. The waveform shaping circuit 116 shapes the sine wave clock signal into a rectangular wave as described above.

また、誤差信号算出部１１１は、図４（ａ）に示す誤差信号（＜「０」）を検出すると、積分器１１２は、当該誤差信号に基づいて図４（ｂ）に示す信号を出力し、リミッタ回路１１４は、上述のように決定された上限電圧値および下限電圧値に基づいて、図４（ｃ）に示す信号を出力する。そして、第２クロック信号発生部１１５は、図４（ｃ）の信号に基づいて、図４（ｄ）に示すように、クロック周波数が可変される正弦波のクロック信号を生成し、波形整形回路１１６に出力する。なお、波形整形回路１１６では、上述のように、この正弦波のクロック信号を矩形波に整形する。   Further, when the error signal calculation unit 111 detects the error signal (<“0”) shown in FIG. 4A, the integrator 112 outputs the signal shown in FIG. 4B based on the error signal. The limiter circuit 114 outputs a signal shown in FIG. 4C based on the upper limit voltage value and the lower limit voltage value determined as described above. Then, the second clock signal generation unit 115 generates a sine wave clock signal with a variable clock frequency, as shown in FIG. 4D, based on the signal in FIG. To 116. The waveform shaping circuit 116 shapes the sine wave clock signal into a rectangular wave as described above.

一方、上述のように、４ｂｉｔで「０１０１」のＰＣＭ値を有するＰＣＭ信号が入力端子に入力され、図５（ａ）に示す第１クロック信号に基づいて、オーバーサンプリング処理およびノイズシェーピング処理が施されると、図５（ｂ）に示すＰＣＭ信号がバッファ１０４に書き込まれる。   On the other hand, as described above, a 4-bit PCM signal having a PCM value of “0101” is input to the input terminal, and oversampling processing and noise shaping processing are performed based on the first clock signal shown in FIG. Then, the PCM signal shown in FIG.

そして、バッファ１０４に書き込まれたＰＣＭ信号は、上述のように、算出された誤差信号（＞「０」）に基づいて生成され、図５（ｃ）に示すクロック周波数が可変する（Ｎ／２Ｎ）倍された第２クロック信号を用いて、バッファ１０４から図５（ｄ）に示すＰＣＭ信号として読み出されると、当該読み出されたＰＣＭ信号は、図５（ｅ）に示すクロック周波数が可変する第２クロック信号に基づいて、図５（ｆ）に示すＰＷＭ信号に変換される。The PCM signal written in the buffer 104 is generated based on the calculated error signal (> “0”) as described above, and the clock frequency shown in FIG. 5C is variable (N / 2). When the second clock signal multiplied by N ) is read from the buffer 104 as the PCM signal shown in FIG. 5D, the read PCM signal has a variable clock frequency shown in FIG. Based on the second clock signal, the PWM signal is converted into the PWM signal shown in FIG.

また、バッファ１０４に書き込まれたＰＣＭ信号は、上述のように、算出された誤差信号（＜「０」）に基づいて生成され、図６（ａ）に示すクロック周波数が可変する（Ｎ／２Ｎ）倍された第２クロック信号を用いて、バッファ１０４から図６（ｂ）に示すＰＣＭ信号として読み出されると、当該読み出されたＰＣＭ信号は、図６（ｃ）に示すクロック周波数が可変する第２クロック信号に基づいて、図６（ｄ）に示すＰＷＭ信号に変換される。Further, as described above, the PCM signal written in the buffer 104 is generated based on the calculated error signal (<“0”), and the clock frequency shown in FIG. 6A varies (N / 2). When the second clock signal multiplied by N ) is read from the buffer 104 as the PCM signal shown in FIG. 6B, the read PCM signal has a variable clock frequency shown in FIG. 6C. Based on the second clock signal, the PWM signal shown in FIG. 6D is converted.

このように、本実施形態では、誤差信号に基づいて第２クロック信号のクロック周波数を可変させることができるので、当該クロック周波数が可変にされた第２クロック信号に基づいて、バッファ１０４からの出力制御およびＰＣＭ／ＰＷＭ変換を行い、スイッチング増幅回路１０７にて増幅されるＰＷＭ信号のパルス幅を可変させることができるようになっている。このため、本実施形態では、スイッチング増幅回路１０７にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができるようになっている。また、本実施形態では、第２クロック信号のクロック周波数が変動するため、当該クロック周波数に基づく高周波雑音の発生も低減させることができるようになっている。   Thus, in this embodiment, since the clock frequency of the second clock signal can be varied based on the error signal, the output from the buffer 104 can be performed based on the second clock signal in which the clock frequency is varied. By performing control and PCM / PWM conversion, the pulse width of the PWM signal amplified by the switching amplifier circuit 107 can be varied. For this reason, in the present embodiment, non-linear distortion that occurs when switching processing is performed in the switching amplifier circuit 107, that is, non-linear distortion that occurs due to switching of the DC power supply in the switching amplifier circuit 107. In addition to being able to prevent it accurately, a dedicated circuit with high accuracy for making the pulse width of the PWM signal variable is not necessary, and the circuit scale can be reduced. In the present embodiment, since the clock frequency of the second clock signal varies, generation of high frequency noise based on the clock frequency can be reduced.

以上により、本実施形態のＤ級電力増幅装置１００は、ＰＣＭ信号をパルス変調し、当該パルス変調されたＰＷＭ信号を増幅してスピーカに出力するＤ級電力増幅装置１００であって、デジタル信号であるＰＣＭ信号を受信するバッファ１０４と、受信されたＰＣＭ信号をパルス変調し、ＰＷＭ信号を生成するＰＣＭ／ＰＷＭ変換部１０６と、生成されたＰＷＭ信号に従って電源電圧をスイッチングし、当該ＰＷＭ信号の信号レベルを増幅して拡声信号を生成するスイッチング増幅回路１０７と、生成されたＰＷＭ信号と拡声信号との誤差を検出する誤差信号算出部１１１と、検出された誤差信号に応じて変化するクロック周波数にて形成される第２クロック信号を発生させる第２クロック信号発生部１１５と、を備え、ＰＣＭ／ＰＷＭ変換部１０６が、第２クロック信号発生部１１５にて発生された第２クロック信号に基づいて、受信されたＰＣＭ信号からＰＷＭ信号を生成する構成を有している。   As described above, the class D power amplifying apparatus 100 of the present embodiment is a class D power amplifying apparatus 100 that performs pulse modulation on a PCM signal, amplifies the pulse modulated PWM signal, and outputs the amplified PWM signal to a speaker. A buffer 104 that receives a PCM signal, a PCM / PWM converter 106 that generates a PWM signal by pulse-modulating the received PCM signal, a power supply voltage that is switched according to the generated PWM signal, and a signal of the PWM signal A switching amplifier circuit 107 that amplifies the level to generate a loud sound signal, an error signal calculation unit 111 that detects an error between the generated PWM signal and the loud sound signal, and a clock frequency that changes according to the detected error signal. And a second clock signal generator 115 for generating a second clock signal formed in this manner, and PCM / PWM conversion 106 has based on the second clock signal generated by the second clock signal generator 115, a configuration for generating a PWM signal from the received PCM signal.

この構成により、本実施形態のＤ級電力増幅装置１００は、検出された誤差信号に応じて変化するクロック周波数にて形成される第２クロック信号を発生させ、当該発生された第２クロック信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成する。   With this configuration, the class D power amplifying apparatus 100 according to the present embodiment generates a second clock signal formed at a clock frequency that changes according to the detected error signal, and the generated second clock signal is generated. And generate a PWM signal from the received PCM signal.

したがって、本実施形態のＤ級電力増幅装置１００は、発生された第２クロック信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成することができ、スイッチング増幅回路１０７にて増幅されるＰＷＭ信号のパルス幅を可変させることができるので、スイッチング増幅回路１０７にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができる。   Therefore, the class D power amplifying apparatus 100 of the present embodiment can generate a PWM signal from the received PCM signal using the generated second clock signal, and the PWM amplified by the switching amplifier circuit 107 Since the pulse width of the signal can be varied, non-linear distortion generated when switching processing is performed in the switching amplifier circuit 107, that is, generated by switching the DC power supply on and off in the switching amplifier circuit 107. Nonlinear distortion can be accurately prevented, and a dedicated circuit with high accuracy for changing the pulse width of the PWM signal is not required, and the circuit scale can be reduced.

そして、本実施形態のＤ級電力増幅装置１００は、第２クロック信号のクロック周波数が変動するため、当該クロック周波数に基づく不要輻射などの高周波雑音の発生も低減させることができるので、当該高周波雑音に近接するラジオ放送、例えば、５００ｋＨｚ〜１６００ｋＨｚなどの放送波を受信する際などのＥＭＩ対策（Electro Magnetic Interference）も有効になる。   Since the class D power amplifying apparatus 100 of the present embodiment changes the clock frequency of the second clock signal, it can also reduce the occurrence of high frequency noise such as unnecessary radiation based on the clock frequency. EMI countermeasures (Electro Magnetic Interference) such as when receiving radio broadcasts close to the radio broadcast, for example, broadcast waves of 500 kHz to 1600 kHz, etc. are also effective.

また、本実施形態のＤ級電力増幅装置１００は、信号レベルが増幅されたＰＷＭ信号に対して平滑化して拡声信号を生成する場合に、誤差信号算出部１１１が、生成されたＰＷＭ信号に対して平滑化しつつ、拡声信号との誤差を検出するので、的確に第２クロック信号を発生させることができるので、的確にＰＣＭ信号に対してパルス幅変調を行うことができ、スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができる。   In addition, when the class D power amplifying apparatus 100 according to the present embodiment generates a loudspeaker signal by smoothing a PWM signal whose signal level has been amplified, the error signal calculation unit 111 performs an operation on the generated PWM signal. Since the second clock signal can be accurately generated since the error with the loudspeaker signal is detected while smoothing, the pulse width modulation can be accurately performed on the PCM signal. Thus, it is possible to accurately prevent non-linear distortion caused by switching on / off of the DC power supply.

また、本実施形態のＤ級電力増幅装置１００は、検出された誤差信号の平均値を算出する積分器１１２を有し、算出された平均値に応じて異なるクロック周波数にて形成される第２クロック信号を発生させる構成を有している。   Further, the class D power amplifying apparatus 100 of the present embodiment includes an integrator 112 that calculates an average value of detected error signals, and is formed at a second clock frequency that is different depending on the calculated average value. The clock signal is generated.

この構成により、本実施形態のＤ級電力増幅装置１００は、的確に第２クロック信号を発生させることができ、波形が規定レベルを一時的に上回るオーバーシュートおよび波形が規定レベルを一時的に下回るアンダーシュートなどの波形歪み成分までの追従を防ぐことができるので、的確にＰＣＭ信号に対してパルス幅変調を行うことができ、スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができる。   With this configuration, the class D power amplifying apparatus 100 of the present embodiment can accurately generate the second clock signal, the overshoot that the waveform temporarily exceeds the specified level, and the waveform that is temporarily below the specified level. Since follow-up to waveform distortion components such as undershoot can be prevented, the pulse width modulation can be accurately performed on the PCM signal, and the switching amplifier circuit 107 is generated by switching the DC power supply on and off. Non-linear distortion can be accurately prevented.

また、本実施形態のＤ級電力増幅装置１００は、リミッタ回路１１４によって予め定められた周波数範囲に属する第２クロック信号を発生させるので、安定して第２クロック信号を発生させることができ、的確にＰＣＭ信号に対してパルス幅変調を行うことができる。   In addition, since the class D power amplifying apparatus 100 according to the present embodiment generates the second clock signal belonging to the predetermined frequency range by the limiter circuit 114, the second clock signal can be generated stably and accurately. In addition, pulse width modulation can be performed on the PCM signal.

なお、本実施形態では、誤差信号算出部は、（１／ｋ）倍された拡声信号とＰＣＭ／ＰＷＭ変換部１０６から出力されたＰＷＭ信号において第２ＬＰＦ１１０にて平滑化処理を施した信号とに基づいて誤差信号を算出するようになっているが、図７に示すように、（１／ｋ）倍されたスイッチング増幅回路１０７にて増幅されたＰＷＭ信号とＰＣＭ／ＰＷＭ変換部１０６から出力されたＰＷＭ信号とに基づいて誤差信号を算出してもよい。この場合には、上述と同様に、誤差信号に入力される各信号の整合性を図ることができるので、上述と同様の効果を得ることができる。   In the present embodiment, the error signal calculation unit converts the sound signal that has been multiplied by (1 / k) and the signal that has been smoothed by the second LPF 110 in the PWM signal output from the PCM / PWM conversion unit 106. The error signal is calculated on the basis of the PWM signal amplified by the switching amplifier circuit 107 multiplied by (1 / k) and output from the PCM / PWM converter 106 as shown in FIG. The error signal may be calculated based on the PWM signal. In this case, similar to the above, since the consistency of each signal input to the error signal can be achieved, the same effect as described above can be obtained.

また、本実施形態では、オーバーサンプリング処理部１０１およびノイズシューピング回路には、同一のクロック周波数を有する第１クロック信号を用いているが、各部における同期が取れていれば、異なるクロック信号を用いていてもよい。   In the present embodiment, the first clock signal having the same clock frequency is used for the oversampling processing unit 101 and the noise shooting circuit. However, different clock signals are used as long as each unit is synchronized. It may be.

また、本実施形態では、リミッタ回路１１４を設け、電圧検出部１１３において検出された電圧値に対して上限電圧値および下限電圧値に基づいて第２クロック信号発生部１１５に入力される電圧値の制御を行うようになっているが、当該リミッタ回路１１４を設けず、図８に示すように、検出された電圧値の値を保持させつつ、第２クロック信号発生部１１５に入力するようにしてもよい。   Further, in the present embodiment, a limiter circuit 114 is provided, and the voltage value input to the second clock signal generator 115 based on the upper limit voltage value and the lower limit voltage value with respect to the voltage value detected by the voltage detector 113 is determined. Although the control is performed, the limiter circuit 114 is not provided, and the detected voltage value is held and input to the second clock signal generator 115 as shown in FIG. Also good.

また、本実施形態ではPWM変調方式としてSingle Sided PWM方式を例にして説明しているが、（式１）から（式３）におけるＮを（Ｎ＋１）に置き換え、本実施形態の出力制御部１０５における分周比をＮ／（２（Ｎ＋１））にすることによってDouble Sided PWM方式に適用することも可能である。In this embodiment, the single sided PWM method is described as an example of the PWM modulation method. However, N in (Expression 1) to (Expression 3) is replaced with (N + 1), and the output control unit 105 of this embodiment is used. It is also possible to apply to the Double Sided PWM system by setting the frequency division ratio at N / (2 (N + 1) ).

また、本実施形態では、シングルエンド構成、すなわち、２値ＰＷＭ変調に適用するようになっているが、勿論、３値ＰＷＭ変調に適用するようにしてもよい。この場合に、本実施形態の構成を各ＰＷＭ信号毎に適用すればよい。   In the present embodiment, the present invention is applied to a single-ended configuration, that is, binary PWM modulation, but may be applied to ternary PWM modulation. In this case, the configuration of this embodiment may be applied for each PWM signal.

また、本実施形態のオーバーサンプリング処理部１０１およびノイズシェーピング回路１０２は、第１クロック信号発生部１０３にて発生された第１クロック信号に基づいて動作するようになっているが、各オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２において、分周回路を設け、分周された第１クロック信号に基づいて動作するようにしてもよい。   The oversampling processing unit 101 and the noise shaping circuit 102 according to the present embodiment operate based on the first clock signal generated by the first clock signal generation unit 103. In the unit 101 and the noise shaping circuit 102, a frequency dividing circuit may be provided to operate based on the divided first clock signal.

〔第２実施形態〕
次に、図９〜図１４を用いて Ｄ級電力増幅装置の第２実施形態について説明する。[Second Embodiment]
Next, a second embodiment of the class D power amplifying device will be described with reference to FIGS.

本実施形態では、第１実施形態においてバッファに記憶されたＰＣＭ信号を、クロック周波数が所定倍された第２クロック信号に基づいてＰＷＭ信号を生成している点に代えて、所定のクロック周波数を有するクロック信号にてＰＷＭ信号を生成してバッファに書き込み、第２クロック信号に基づいて当該書き込まれたＰＷＭ信号を読み出している点に特徴がある。その他の点は、第１実施形態と同様であり、同一の部材には同一の符号を付してその説明を省略する。なお、以下の説明では、Single Sided PWM方式における適用例について説明する。   In this embodiment, the PCM signal stored in the buffer in the first embodiment is replaced with the point that the PWM signal is generated based on the second clock signal whose clock frequency is multiplied by a predetermined value, and the predetermined clock frequency is changed. A feature is that a PWM signal is generated by a clock signal having the generated PWM signal and written to the buffer, and the written PWM signal is read based on the second clock signal. Other points are the same as those in the first embodiment, and the same members are denoted by the same reference numerals and the description thereof is omitted. In the following description, an application example in the single sided PWM method will be described.

まず、図９を用いて本実施形態におけるＤ級電力増幅装置の構成について説明する。   First, the configuration of the class D power amplifying device in this embodiment will be described with reference to FIG.

なお、図９は、本実施形態のＤ級電力増幅装置の構成を示すブロック図である。   FIG. 9 is a block diagram showing the configuration of the class D power amplifier according to this embodiment.

このＤ級電力増幅装置２００は、図９に示すように、オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２と、ノイズシェーピング処理されたＰＣＭ信号に対してパルス幅変調を行い、ＰＷＭ信号を生成するＰＣＭ／ＰＷＭ変換部２１０と、オーバーサンプリング処理部１０１、ノイズシェーピング回路１０２およびＰＣＭ／ＰＷＭ変換部２１０を動作させるための第１クロック信号を発生させる第１クロック信号発生部１０３と、生成されたＰＷＭ信号を一時的に記憶するバッファ２１１と、を有している。   As shown in FIG. 9, the class D power amplifying apparatus 200 performs pulse width modulation on an oversampling processing unit 101, a noise shaping circuit 102, and a noise shaped PCM signal to generate a PWM signal. / PWM converter 210, first sampling signal generator 103 for generating a first clock signal for operating oversampling processor 101, noise shaping circuit 102 and PCM / PWM converter 210, and generated PWM signal Is temporarily stored.

また、このＤ級電力増幅装置２００は、第１実施形態と同様に、スイッチング増幅回路１０７と、第１ＬＰＦ１０８と、増幅器１０９と、第２ＬＰＦ１１０と、誤差信号算出部１１１と、積分器１１２と、電圧検出部１１３と、リミッタ回路１１４と、第２クロック信号発生部１１５と、波形整形回路１１６と、を有している。   Further, the class D power amplifying apparatus 200 includes a switching amplifier circuit 107, a first LPF 108, an amplifier 109, a second LPF 110, an error signal calculation unit 111, an integrator 112, a voltage, as in the first embodiment. A detection unit 113, a limiter circuit 114, a second clock signal generation unit 115, and a waveform shaping circuit 116 are provided.

なお、例えば、本実施形態のバッファ２１１は、本発明の受信手段、第１生成手段、記憶手段および制御手段を構成する。また、本実施形態のＰＣＭ／ＰＷＭ変換部２１０は、本発明の受信手段、第１生成手段およびパルス幅変調信号生成手段を構成し、増幅回路は、本発明の第２生成手段を構成する。さらに、例えば、本実施形態の誤差信号算出部１１１は、本発明の検出手段を構成し、第２クロック信号発生部１１５は、本発明の発生手段を構成する。   For example, the buffer 211 of the present embodiment constitutes a receiving unit, a first generating unit, a storage unit, and a control unit of the present invention. Further, the PCM / PWM converter 210 of this embodiment constitutes the receiving means, the first generating means and the pulse width modulation signal generating means of the present invention, and the amplifier circuit constitutes the second generating means of the present invention. Further, for example, the error signal calculation unit 111 of the present embodiment constitutes a detection unit of the present invention, and the second clock signal generation unit 115 constitutes a generation unit of the present invention.

ＰＣＭ／ＰＷＭ変換部２１０には、ノイズシェーピング回路１０２から出力された所定の前処理が施されたＰＣＭ信号が入力されるようになっており、このＰＣＭ／ＰＷＭ変換部２１０は、第１クロック信号に基づいて、入力されたＰＣＭ信号に対してパルス幅変調を行い、ＰＷＭ信号を生成してバッファ２１１に出力するようになっている。   The PCM / PWM converter 210 is supplied with a PCM signal that has been subjected to predetermined preprocessing and is output from the noise shaping circuit 102. The PCM / PWM converter 210 receives the first clock signal. Based on the above, pulse width modulation is performed on the input PCM signal, and a PWM signal is generated and output to the buffer 211.

バッファ２１１は、予め定められた記憶容量を有し、オーバーサンプリング処理およびノイズシェーピンク処理が施されたＰＣＭ信号が一時的に記憶されるようになっている。   The buffer 211 has a predetermined storage capacity, and temporarily stores a PCM signal that has been subjected to oversampling processing and noise shaping processing.

また、このバッファ２１１においては、入出力のタイミング制御が独立的に行われてＰＷＭ信号の書き込みおよび読み出しが行われるようになっており、このバッファ２１１は、入出力のそれぞれの書き込みタイミングおよび読み出しタイミングの相違により、記憶されているＰＷＭ信号のパルス幅を可変させるようになっている。   Further, in this buffer 211, input / output timing control is performed independently, and writing and reading of PWM signals are performed. Because of this difference, the pulse width of the stored PWM signal is made variable.

具体的には、このバッファ２１１には、第１クロック信号に基づいてＰＣＭ／ＰＷＭ変換部２１０から出力されたＰＷＭ信号が順次書き込まれるようになっており、このバッファ２１１は、所定のタイミング、すなわち、出力制御回路１１６から出力された第２クロック信号に基づいて記憶されたＰＷＭ信号を第２クロック信号に基づいてスイッチング増幅回路１０７および第２ＬＰＦ１１０に出力するようになっている。   Specifically, the PWM signal output from the PCM / PWM conversion unit 210 is sequentially written in the buffer 211 based on the first clock signal, and the buffer 211 has a predetermined timing, that is, The PWM signal stored based on the second clock signal output from the output control circuit 116 is output to the switching amplifier circuit 107 and the second LPF 110 based on the second clock signal.

なお、このバッファ２１１における書き込みレートは、一定になっている。また、第１クロック信号発生部１０３は、ＰＣＭ／ＰＷＭ変換部２１０に第１クロック信号を出力する他は、第１実施形態と同様の構成を有している。   Note that the write rate in the buffer 211 is constant. The first clock signal generator 103 has the same configuration as that of the first embodiment, except that the first clock signal is output to the PCM / PWM converter 210.

次に、図１０〜図１３を用いて本実施形態における第２クロック信号の生成過程およびパルス幅変調の動作について説明する。   Next, the generation process of the second clock signal and the operation of the pulse width modulation in this embodiment will be described with reference to FIGS.

なお、図１０は、本実施形態の第２クロック信号の生成過程において誤差信号が「０」より大きいときの各部における信号波形を示す図であり、図１１は、本実施形態の第２クロック信号の生成過程において誤差信号が「０」より小さいときの各部における信号波形を示す図である。   FIG. 10 is a diagram showing signal waveforms at various parts when the error signal is larger than “0” in the generation process of the second clock signal of this embodiment, and FIG. 11 shows the second clock signal of this embodiment. It is a figure which shows the signal waveform in each part when an error signal is smaller than "0" in the production | generation process.

また、図１２は、本実施形態のパルス幅変調の動作において、誤差信号が「０」より大きいときの各部におけるタイミングチャートであり、図１３は、本実施形態のパルス幅変調の動作において、誤差信号が「０」より小さいときの各部におけるタイミングチャートである。   FIG. 12 is a timing chart in each part when the error signal is larger than “0” in the pulse width modulation operation of the present embodiment. FIG. 13 shows the error in the pulse width modulation operation of the present embodiment. It is a timing chart in each part when a signal is smaller than "0".

以下の説明において、第１実施形態と同様に、Ｄ級電力増幅器１０９において増幅される再生信号が４ｂｉｔで「０１０１」のＰＣＭ値を有するＰＣＭ信号として入力されるものとし、誤差信号が「０」より大きい場合と「０」より小さい場合に分けて説明する。   In the following description, as in the first embodiment, it is assumed that the reproduction signal amplified by the class D power amplifier 109 is input as a 4-bit PCM signal having a PCM value of “0101”, and the error signal is “0”. A description will be given separately for the case of larger and the case of smaller than “0”.

また、ノイズシェーピング回路１０２における出力ビット数を４ｂｉｔとし、第１クロック信号のクロック周波数を２．５Ｈｚとする。なお、上述したように、当該各条件からＰＷＭステップ数は、「１６」となり、第２クロック信号のクロック周波数の中心周波数は、１０Ｈｚとなる。   The number of output bits in the noise shaping circuit 102 is 4 bits, and the clock frequency of the first clock signal is 2.5 Hz. As described above, the number of PWM steps is “16” from each of the conditions, and the center frequency of the clock frequency of the second clock signal is 10 Hz.

本実施形態において、第１実施形態と同様の再生信号を拡声する場合に、スイッチング増幅回路１０７における増幅率を「１」とすると、当該スイッチング増幅部などの各部における所定の処理に基づいて、スピーカには、第１実施形態と同様に雑音成分を含む拡声信号が出力される。   In the present embodiment, when a reproduction signal similar to that in the first embodiment is amplified, if the amplification factor in the switching amplifier circuit 107 is “1”, the speaker is based on predetermined processing in each unit such as the switching amplifier unit. , A loudspeaker signal including a noise component is output as in the first embodiment.

この場合において、誤差信号算出部１１１は、図１０（ａ）に示す誤差信号（＞「０」）を検出すると、積分器１１２は、当該誤差信号に基づいて図１０（ｂ）に示す信号を出力し、リミッタ回路１１４は、第１実施形態と同様に、決定された上限電圧値および下限電圧値に基づいて、図１０（ｃ）に示す信号を出力する。そして、第２クロック信号発生部１１５は、図１０（ｃ）の信号に基づいて、図１０（ｄ）に示すように、クロック周波数が可変される正弦波のクロック信号を生成し、波形整形回路１１６に出力する。なお、波形整形回路１１６では、上述のように、この正弦波のクロック信号を矩形波に整形する。   In this case, when the error signal calculation unit 111 detects the error signal (> “0”) shown in FIG. 10A, the integrator 112 outputs the signal shown in FIG. 10B based on the error signal. The limiter circuit 114 outputs the signal shown in FIG. 10C based on the determined upper limit voltage value and lower limit voltage value, as in the first embodiment. Then, the second clock signal generator 115 generates a sine wave clock signal with a variable clock frequency, as shown in FIG. 10D, based on the signal in FIG. To 116. The waveform shaping circuit 116 shapes the sine wave clock signal into a rectangular wave as described above.

また、誤差信号算出部１１１は、図１１（ａ）に示す誤差信号（＜「０」）を検出すると、積分器１１２は、当該誤差信号に基づいて図１１（ｂ）に示す信号を出力し、リミッタ回路１１４は、上述のように決定された上限電圧値および下限電圧値に基づいて、図１１（ｃ）に示す信号を出力する。そして、第２クロック信号発生部１１５は、図１１（ｃ）の信号に基づいて、図１１（ｄ）に示すように、クロック周波数が可変される正弦波のクロック信号を生成し、波形整形回路１１６に出力する。なお、波形整形回路１１６では、上述のように、この正弦波のクロック信号を矩形波に整形する。   When the error signal calculation unit 111 detects the error signal (<“0”) shown in FIG. 11A, the integrator 112 outputs the signal shown in FIG. 11B based on the error signal. The limiter circuit 114 outputs a signal shown in FIG. 11C based on the upper limit voltage value and the lower limit voltage value determined as described above. Then, the second clock signal generator 115 generates a sine wave clock signal whose clock frequency is variable, as shown in FIG. 11D, based on the signal in FIG. To 116. The waveform shaping circuit 116 shapes the sine wave clock signal into a rectangular wave as described above.

一方、第１実施形態と同様に、４ｂｉｔで「０１０１」のＰＣＭ値を有するＰＣＭ信号が入力端子に入力され、図１２（ａ）に示す第１クロック信号に基づいて、ＰＷＭ信号が生成されると、図１２（ｂ）に示すＰＷＭ信号がバッファ２１１に書き込まれる。   On the other hand, as in the first embodiment, a 4-bit PCM signal having a PCM value of “0101” is input to the input terminal, and a PWM signal is generated based on the first clock signal shown in FIG. Then, the PWM signal shown in FIG.

そして、バッファ２１１に書き込まれたＰＷＭ信号は、第１実施形態と同様に、算出された誤差信号（＞「０」）に基づいて生成され、図１２（ｃ）に示すクロック周波数を有する第２クロック信号を用いてバッファ２１１から読み出されると、図１２（ｄ）に示すＰＷＭ信号がスイッチング増幅回路１０７に出力される。   Then, the PWM signal written in the buffer 211 is generated based on the calculated error signal (> “0”) as in the first embodiment, and has the second clock frequency shown in FIG. When read from the buffer 211 using the clock signal, the PWM signal shown in FIG. 12D is output to the switching amplifier circuit 107.

また、バッファ２１１に書き込まれたＰＷＭ信号は、第１実施形態と同様に、算出された誤差信号（＜「０」）に基づいて生成され、図１３（ｃ）に示すクロック周波数を有する第２クロック信号を用いてバッファ２１１から読み出されると、図１２（ｄ）に示すＰＷＭ信号がスイッチング増幅回路１０７に出力される。   Similarly to the first embodiment, the PWM signal written in the buffer 211 is generated based on the calculated error signal (<“0”), and has the clock frequency shown in FIG. 13C. When read from the buffer 211 using the clock signal, the PWM signal shown in FIG. 12D is output to the switching amplifier circuit 107.

このように、本実施形態では、誤差信号に基づいて第２クロック信号のクロック周波数を可変させることができるので、バッファ２１１からの出力されるＰＷＭ信号のパルス幅を可変させることができるようになっている。このため、本実施形態では、第１実施形態と同様に、スイッチング増幅回路１０７にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができる。また、本実施形態では、第２クロック信号のクロック周波数が変動するため、当該クロック周波数に基づく高周波雑音の発生も低減させることができるようになっている。   Thus, in this embodiment, since the clock frequency of the second clock signal can be varied based on the error signal, the pulse width of the PWM signal output from the buffer 211 can be varied. ing. For this reason, in this embodiment, as in the first embodiment, nonlinear distortion that occurs when switching processing is performed in the switching amplifier circuit 107, that is, the switching amplifier circuit 107 turns on / off the DC power supply. Non-linear distortion caused by switching can be accurately prevented, a dedicated circuit with high accuracy for changing the pulse width of the PWM signal is not required, and the circuit scale can be reduced. In the present embodiment, since the clock frequency of the second clock signal varies, generation of high frequency noise based on the clock frequency can be reduced.

以上により、本実施形態のＤ級電力増幅装置２００は、ＰＣＭ信号をパルス変調し、当該パルス変調されたＰＷＭ信号を増幅してスピーカに出力するＤ級電力増幅装置２００であって、デジタル信号であるＰＣＭ信号を受信するとともに、受信されたＰＣＭ信号をパルス変調し、ＰＷＭ信号を生成するＰＣＭ／ＰＷＭ変換部２１０およびバッファ２１１と、生成されたＰＷＭ信号に従って電源電圧をスイッチングし、当該ＰＷＭ信号の信号レベルを増幅して拡声信号を生成するスイッチング増幅回路１０７と、生成されたＰＷＭ信号と拡声信号との誤差を検出する誤差信号算出部１１１と、検出された誤差信号に応じて変化するクロック周波数にて形成される第２クロック信号を発生させる第２クロック信号発生部１１５と、を備え、ＰＣＭ／ＰＷＭ変換部２１０およびバッファ２１１は、第２クロック信号発生部１１５にて発生された第２クロック信号に基づいて、受信されたＰＣＭ信号からＰＷＭ信号を生成する構成を有している。   As described above, the class D power amplifying apparatus 200 according to the present embodiment is a class D power amplifying apparatus 200 that performs pulse modulation on a PCM signal, amplifies the pulse modulated PWM signal, and outputs the amplified PWM signal to a speaker. A PCM signal is received, the received PCM signal is pulse-modulated, a PWM signal is generated by a PCM / PWM converter 210 and a buffer 211, and a power supply voltage is switched in accordance with the generated PWM signal. A switching amplifier circuit 107 that amplifies the signal level to generate a loud sound signal, an error signal calculation unit 111 that detects an error between the generated PWM signal and the loud sound signal, and a clock frequency that changes according to the detected error signal A second clock signal generator 115 for generating a second clock signal formed by PWM converter 210 and the buffer 211 has based on the second clock signal generated by the second clock signal generator 115, a configuration for generating a PWM signal from the received PCM signal.

この構成により、本実施形態のＤ級電力増幅装置２００は、第１実施形態と同様に、検出された誤差信号に応じて変化するクロック周波数にて形成される第２クロック信号を発生させ、当該発生された第２クロック信号を用いて、ＰＣＭ信号からＰＷＭ信号を生成する。   With this configuration, the class D power amplifying apparatus 200 according to the present embodiment generates a second clock signal formed at a clock frequency that changes in accordance with the detected error signal, as in the first embodiment. A PWM signal is generated from the PCM signal using the generated second clock signal.

したがって、本実施形態のＤ級電力増幅装置２００は、発生された第２クロック信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成することができ、スイッチング増幅回路１０７にて増幅されるＰＷＭ信号のパルス幅を可変させることができるので、スイッチング増幅回路１０７にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができる。   Therefore, the class D power amplifying apparatus 200 of the present embodiment can generate a PWM signal from the received PCM signal using the generated second clock signal, and the PWM amplified by the switching amplifier circuit 107 Since the pulse width of the signal can be varied, non-linear distortion generated when switching processing is performed in the switching amplifier circuit 107, that is, generated by switching the DC power supply on and off in the switching amplifier circuit 107. Nonlinear distortion can be accurately prevented, and a dedicated circuit with high accuracy for changing the pulse width of the PWM signal is not required, and the circuit scale can be reduced.

そして、本実施形態のＤ級電力増幅装置２００は、第２クロック信号のクロック周波数が変動するため、当該クロック周波数に基づく不要輻射などの高周波雑音の発生も低減させることができるので、当該高周波雑音に近接するラジオ放送、例えば、５００ｋＨｚ〜１６００ｋＨｚなどの放送波を受信する際などのＥＭＩ対策も有効になる。   Since the class D power amplifying apparatus 200 of the present embodiment varies the clock frequency of the second clock signal, generation of high frequency noise such as unnecessary radiation based on the clock frequency can be reduced. EMI countermeasures such as when receiving a radio broadcast in the vicinity of, for example, a broadcast wave of 500 kHz to 1600 kHz are also effective.

なお、本実施形態では、誤差信号算出部は、（１／ｋ）倍された拡声信号とバッファ２１１から出力されたＰＷＭ信号において第２ＬＰＦ１１０にて平滑化処理を施した信号とに基づいて誤差信号を算出するようになっているが、図１４に示すように、（１／ｋ）倍されたスイッチング増幅回路１０７にて増幅されたＰＷＭ信号バッファ２１１から出力されたＰＷＭ信号とに基づいて誤差信号を算出してもよい。この場合には、上述と同様に、誤差信号に入力される各信号の整合性を図ることができるので、上述と同様の効果を得ることができる。   In the present embodiment, the error signal calculation unit calculates the error signal based on the (1 / k) -folded loudspeaker signal and the signal that has been smoothed by the second LPF 110 in the PWM signal output from the buffer 211. As shown in FIG. 14, the error signal is calculated based on the PWM signal output from the PWM signal buffer 211 amplified by the switching amplifier circuit 107 multiplied by (1 / k). May be calculated. In this case, similar to the above, since the consistency of each signal input to the error signal can be achieved, the same effect as described above can be obtained.

また、本実施形態では、オーバーサンプリング処理部１０１およびノイズシューピング回路には、同一のクロック周波数を有する第１クロック信号を用いているが、各部における同期が取れていれば、異なるクロック信号を用いていてもよい。   In the present embodiment, the first clock signal having the same clock frequency is used for the oversampling processing unit 101 and the noise shooting circuit. However, different clock signals are used as long as each unit is synchronized. It may be.

また、本実施形態では、リミッタ回路１１４を設け、電圧検出部１１３において検出された電圧値に対して上限電圧値および下限電圧値に基づいて第２クロック信号発生部１１５に入力される電圧値の制御を行うようになっているが、当該リミッタ回路１１４を設けず、検出された電圧値の値を保持させつつ、第２クロック信号発生部１１５に入力するようにしてもよい。   Further, in the present embodiment, a limiter circuit 114 is provided, and the voltage value input to the second clock signal generator 115 based on the upper limit voltage value and the lower limit voltage value with respect to the voltage value detected by the voltage detector 113 is determined. Although the control is performed, the limiter circuit 114 may not be provided, and the detected voltage value may be held and input to the second clock signal generation unit 115.

また、本実施形態では、シングルエンド構成、すなわち、２値ＰＷＭ変調に適用するようになっているが、勿論、３値ＰＷＭ変調に適用するようにしてもよい。この場合に、本実施形態の構成を各ＰＷＭ信号毎に適用すればよい。   In the present embodiment, the present invention is applied to a single-ended configuration, that is, binary PWM modulation, but may be applied to ternary PWM modulation. In this case, the configuration of this embodiment may be applied for each PWM signal.

また、本実施形態のオーバーサンプリング処理部１０１およびノイズシェーピング回路１０２は、第１クロック信号発生部１０３にて発生された第１クロック信号に基づいて動作するようになっているが、各オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２において、分周回路を設け、分周された第１クロック信号に基づいて動作するようにしてもよい。特に、本実施形態では、ＰＣＭ信号およびＰＷＭ信号の信号処理を行う際に第１クロック信号を用いているため、分周回路が必要となる。ただし、この場合において、PWM変調方式としてSingle Sided PWM方式を用いる場合には、第１実施形態の（式１）から（式３）における分周比を用い、PWM変調方式としてDouble Sided PWM方式を用いる場合には、（式１）から（式３）におけるＮを（Ｎ＋１）に置き換えた分周比、すなわち、Ｎ／（２（Ｎ＋１））を用いるようになっている。The oversampling processing unit 101 and the noise shaping circuit 102 according to the present embodiment operate based on the first clock signal generated by the first clock signal generation unit 103. In the unit 101 and the noise shaping circuit 102, a frequency dividing circuit may be provided to operate based on the divided first clock signal. In particular, in the present embodiment, since the first clock signal is used when performing signal processing of the PCM signal and the PWM signal, a frequency dividing circuit is required. However, in this case, when the single sided PWM method is used as the PWM modulation method, the division ratio in (Equation 1) to (Equation 3) of the first embodiment is used, and the Double Sided PWM method is used as the PWM modulation method. When used, a frequency dividing ratio obtained by replacing N in (Expression 1) to (Expression 3) with (N + 1), that is, N / (2 (N + 1) ) is used.

〔第３実施形態〕
次に、図１５〜図１７を用いて Ｄ級電力増幅装置の第３実施形態について説明する。[Third Embodiment]
Next, a third embodiment of the class D power amplifying device will be described with reference to FIGS.

本実施形態では、第１実施形態においてバッファに代えて非同期回路を用いる点に特徴があり、その他の点は、第１実施形態と同様であり、同一の部材には同一の符号を付してその説明を省略する。   This embodiment is characterized in that an asynchronous circuit is used in place of the buffer in the first embodiment, and the other points are the same as in the first embodiment, and the same members are denoted by the same reference numerals. The description is omitted.

まず、図１５および図１６を用いて本実施形態におけるＤ級電力増幅装置の構成について説明する。なお、図１５は、本実施形態のＤ級電力増幅装置の構成を示すブロック図であり、図１６は、本実施形態における非同期回路における信号波形の例を示す図である。なお、以下の説明では、Single Sided PWM方式における適用例について説明する。   First, the configuration of the class D power amplifying apparatus in the present embodiment will be described with reference to FIGS. FIG. 15 is a block diagram illustrating a configuration of the class D power amplifying apparatus according to the present embodiment, and FIG. 16 is a diagram illustrating an example of signal waveforms in the asynchronous circuit according to the present embodiment. In the following description, an application example in the single sided PWM method will be described.

このＤ級電力増幅装置３００は、図１５に示すように、オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２と、第１クロック信号発生部１０３と、前処理されたＰＣＭ信号のタイミングおよびパルス幅を変更する非同期回路３１０と、非同期回路３１０のタイミングを制御する出力制御部３１１と、ＰＣＭ／ＰＷＭ変換部３１２と、を有している。   As shown in FIG. 15, the class D power amplifying apparatus 300 changes the timing and pulse width of an oversampling processing unit 101, a noise shaping circuit 102, a first clock signal generation unit 103, and a preprocessed PCM signal. An asynchronous circuit 310, an output control unit 311 for controlling the timing of the asynchronous circuit 310, and a PCM / PWM conversion unit 312.

また、このＤ級電力増幅装置３００は、第１実施形態と同様に、スイッチング増幅回路１０７と、第１ＬＰＦ１０８と、増幅器１０９と、第２ＬＰＦ１１０と、誤差信号算出部１１１と、積分器１１２と、電圧検出部１１３と、リミッタ回路１１４と、第２クロック信号発生部１１５と、波形整形回路１１６と、を有している。   As in the first embodiment, the class D power amplifier 300 includes a switching amplifier circuit 107, a first LPF 108, an amplifier 109, a second LPF 110, an error signal calculator 111, an integrator 112, a voltage, A detection unit 113, a limiter circuit 114, a second clock signal generation unit 115, and a waveform shaping circuit 116 are provided.

出力制御部３１１は、第１実施形態と同様に、波形整形回路１１６から出力された第２クロック信号を（Ｎ／２Ｎ）倍にする分周回路を有し、第１クロック信号と、入力された第２クロック信号を（Ｎ／２Ｎ）倍し、当該（Ｎ／２Ｎ）倍された第２クロック信号と、に基づいて、非同期回路３１０を制御するようになっている。Similarly to the first embodiment, the output control unit 311 includes a frequency dividing circuit that multiplies the second clock signal output from the waveform shaping circuit 116 by (N / 2 N ), and includes the first clock signal, It has been multiplied by a second clock signal (N / 2 N), and the (N / 2 N) multiplied by a second clock signal, based on, and controls the asynchronous circuit 310.

非同期回路３１０は、例えば、Ｄ（Delay）フリップフロップまたはラッチにて構成さ
れ、図１６に示すように、出力制御部３１１の制御の下、ノイズシェーピング回路１０２から出力されたＰＣＭ信号の同期を再度取り直してＰＣＭ／ＰＷＭ変換部３１２に出力するようになっている。The asynchronous circuit 310 is configured by, for example, a D (Delay) flip-flop or a latch, and again synchronizes the PCM signal output from the noise shaping circuit 102 under the control of the output control unit 311 as shown in FIG. These are taken again and output to the PCM / PWM converter 312.

なお、図１６は、非同期回路３１０におけるスイッチング周期において、入力されたＰＣＭ信号、第１クロック信号、出力側ＰＣＭ信号および（Ｎ／２Ｎ）倍された第２クロック信号の幅が異なることを示している。ただし、ＭＳＢ（Most Significan Digit）は、
最上位ビットを示し、ＬＳＢ（Least Significant Bit）は、最下位ビットを示す。また
、非同期回路３１０における書き込みレートは一定となっている。FIG. 16 shows that the widths of the input PCM signal, the first clock signal, the output-side PCM signal, and the second clock signal multiplied by (N / 2 N ) are different in the switching cycle in the asynchronous circuit 310. ing. However, MSB (Most Significan Digit)
The most significant bit is indicated, and LSB (Least Significant Bit) indicates the least significant bit. Further, the writing rate in the asynchronous circuit 310 is constant.

以上により、本実施形態のＤ級電力増幅装置３００は、ＰＣＭ信号をパルス変調し、当該パルス変調されたＰＷＭ信号を増幅してスピーカに出力するＤ級電力増幅装置３００であって、デジタル信号であるＰＣＭ信号を受信する非同期回路３１０と、受信されたＰＣＭ信号をパルス変調し、ＰＷＭ信号を生成するＰＣＭ／ＰＷＭ変換部３１２と、生成されたＰＷＭ信号に従って電源電圧をスイッチングし、当該ＰＷＭ信号の信号レベルを増幅して拡声信号を生成するスイッチング増幅回路１０７と、生成されたＰＷＭ信号と拡声信号との誤差を検出する誤差信号算出部１１１と、検出された誤差信号に応じて変化するクロック周波数にて形成される第２クロック信号を発生させる第２クロック信号発生部１１５と、を備え、ＰＣＭ／ＰＷＭ変換部３１２が、第２クロック信号発生部１１５にて発生された第２クロック信号に基づいて、受信されたＰＣＭ信号からＰＷＭ信号を生成する構成を有している。   As described above, the class D power amplifying apparatus 300 of the present embodiment is a class D power amplifying apparatus 300 that performs pulse modulation on a PCM signal, amplifies the pulse modulated PWM signal, and outputs the amplified PWM signal to a speaker. An asynchronous circuit 310 that receives a certain PCM signal, a pulse modulation of the received PCM signal, a PCM / PWM converter 312 that generates a PWM signal, and a power supply voltage that is switched according to the generated PWM signal, A switching amplifier circuit 107 that amplifies the signal level to generate a loud sound signal, an error signal calculation unit 111 that detects an error between the generated PWM signal and the loud sound signal, and a clock frequency that changes according to the detected error signal And a second clock signal generator 115 for generating a second clock signal formed by the PCM / PWM converter. Part 312 has on the basis of the second clock signal generated by the second clock signal generator 115, a configuration for generating a PWM signal from the received PCM signal.

この構成により、本実施形態のＤ級電力増幅装置３００は、第１実施形態と同様に、検出された誤差信号に応じて変化するクロック周波数にて形成される第２クロック信号を発生させ、当該発生された第２クロック信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成する。   With this configuration, the class D power amplifying apparatus 300 of the present embodiment generates a second clock signal formed at a clock frequency that changes according to the detected error signal, as in the first embodiment, and A PWM signal is generated from the received PCM signal using the generated second clock signal.

したがって、本実施形態のＤ級電力増幅装置３００は、発生された第２クロック信号を用いて、受信されたＰＣＭ信号からＰＷＭ信号を生成することができ、スイッチング増幅回路１０７にて増幅されるＰＷＭ信号のパルス幅を可変させることができるので、スイッチング増幅回路１０７にてスイッチング処理が施される際に生じる非線形歪み、すなわち、当該スイッチング増幅回路１０７にて直流電源のオン・オフの切り換えにより発生する非線形な歪みを的確に防止することができるとともに、ＰＷＭ信号のパルス幅を可変にするための精度の高い専用の回路も必要なく、回路規模も小さくすることができる。   Therefore, the class D power amplifying apparatus 300 of the present embodiment can generate a PWM signal from the received PCM signal using the generated second clock signal, and the PWM amplified by the switching amplifier circuit 107 Since the pulse width of the signal can be varied, non-linear distortion generated when switching processing is performed in the switching amplifier circuit 107, that is, generated by switching the DC power supply on and off in the switching amplifier circuit 107. Nonlinear distortion can be accurately prevented, and a dedicated circuit with high accuracy for changing the pulse width of the PWM signal is not required, and the circuit scale can be reduced.

そして、本実施形態のＤ級電力増幅装置３００は、第２クロック信号のクロック周波数が変動するため、当該クロック周波数に基づく不要輻射などの高周波雑音の発生も低減させることができるので、当該高周波雑音に近接するラジオ放送、例えば、５００ｋＨｚ〜１６００ｋＨｚなどの放送波を受信する際などのＥＭＩ対策も有効になる。   Since the class D power amplifying apparatus 300 of the present embodiment varies the clock frequency of the second clock signal, generation of high frequency noise such as unnecessary radiation based on the clock frequency can be reduced. EMI countermeasures such as when receiving a radio broadcast in the vicinity of, for example, a broadcast wave of 500 kHz to 1600 kHz are also effective.

なお、本実施形態では、誤差信号算出部は、（１／ｋ）倍された拡声信号とＰＣＭ／ＰＷＭ変換部３１２から出力されたＰＷＭ信号において第２ＬＰＦ１１０にて平滑化処理を施した信号とに基づいて誤差信号を算出するようになっているが、図１７に示すように、（１／ｋ）倍されたスイッチング増幅回路１０７にて増幅されたＰＷＭ信号とＰＣＭ／ＰＷＭ変換部３１２から出力されたＰＷＭ信号とに基づいて誤差信号を算出してもよい。この場合には、上述と同様に、誤差信号に入力される各信号の整合性を図ることができるので、上述と同様の効果を得ることができる。   In the present embodiment, the error signal calculation unit converts the sound signal that has been multiplied by (1 / k) and the signal that has been smoothed by the second LPF 110 in the PWM signal output from the PCM / PWM conversion unit 312. The error signal is calculated based on the PWM signal amplified by the switching amplifier circuit 107 multiplied by (1 / k) and output from the PCM / PWM converter 312 as shown in FIG. The error signal may be calculated based on the PWM signal. In this case, similar to the above, since the consistency of each signal input to the error signal can be achieved, the same effect as described above can be obtained.

また、本実施形態では、オーバーサンプリング処理部１０１およびノイズシューピング回路には、同一のクロック周波数を有する第１クロック信号を用いているが、各部における同期が取れていれば、異なるクロック信号を用いていてもよい。   In the present embodiment, the first clock signal having the same clock frequency is used for the oversampling processing unit 101 and the noise shooting circuit. However, different clock signals are used as long as each unit is synchronized. It may be.

また、本実施形態では、リミッタ回路１１４を設け、電圧検出部１１３において検出された電圧値に対して上限電圧値および下限電圧値に基づいて第２クロック信号発生部１１５に入力される電圧値の制御を行うようになっているが、当該リミッタ回路１１４を設けず、第１実施形態と同様に、検出された電圧値の値を保持させつつ、第２クロック信号発生部１１５に入力するようにしてもよい。   Further, in the present embodiment, a limiter circuit 114 is provided, and the voltage value input to the second clock signal generator 115 based on the upper limit voltage value and the lower limit voltage value with respect to the voltage value detected by the voltage detector 113 is determined. Although the control is performed, the limiter circuit 114 is not provided, and the detected voltage value is held and input to the second clock signal generator 115 as in the first embodiment. May be.

また、本実施形態ではPWM変調方式としてSingle Sided PWM方式を例にして説明しているが、第１実施形態と同様に、（式１）から（式３）におけるＮを（Ｎ＋１）に置き換え、本実施形態の出力制御部３１１における分周比をＮ／（２（Ｎ＋１））にすることによってDouble Sided PWM方式に適用することも可能である。In this embodiment, the single sided PWM method is described as an example of the PWM modulation method. However, as in the first embodiment, N in (Expression 1) to (Expression 3) is replaced with (N + 1), It is also possible to apply to the double sided PWM method by setting the frequency division ratio in the output control unit 311 of this embodiment to N / (2 (N + 1) ).

また、本実施形態では、シングルエンド構成、すなわち、２値ＰＷＭ変調に適用するようになっているが、勿論、３値ＰＷＭ変調に適用するようにしてもよい。この場合に、本実施形態の構成を各ＰＷＭ信号毎に適用すればよい。   In the present embodiment, the present invention is applied to a single-ended configuration, that is, binary PWM modulation, but may be applied to ternary PWM modulation. In this case, the configuration of this embodiment may be applied for each PWM signal.

また、本実施形態のオーバーサンプリング処理部１０１およびノイズシェーピング回路１０２は、第１クロック信号発生部１０３にて発生された第１クロック信号に基づいて動作するようになっているが、各オーバーサンプリング処理部１０１およびノイズシェーピング回路１０２において、分周回路を設け、分周された第１クロック信号に基づいて動作するようにしてもよい。























































































































































































































































































































































































































































































































































































































































































































































































The oversampling processing unit 101 and the noise shaping circuit 102 according to the present embodiment operate based on the first clock signal generated by the first clock signal generation unit 103. In the unit 101 and the noise shaping circuit 102, a frequency dividing circuit may be provided to operate based on the divided first clock signal.























































































































































































































































































































































































































































































































































































































































































































































































Claims (4)

音信号をパルス変調し、当該パルス変調された音信号を増幅してスピーカに出力するＤ級電力増幅装置であって、
デジタル信号である音信号を受信する受信手段と、
受信された音信号をパルス変調し、パルス幅変調信号を生成する第１生成手段と、
前記生成されたパルス幅変調信号に従って電源電圧をスイッチングし、当該パルス幅変調信号の信号レベルを増幅して拡声信号を生成する第２生成手段と、
前記生成されたパルス幅変調信号と前記拡声信号との誤差を検出する検出手段と、
前記検出された誤差信号に応じて変化するクロック周波数にて形成されるクロック信号を発生させる発生手段と、
を備え、
前記第１生成手段が、
前記受信された音信号が一時的に記憶される記憶手段と、
前記発生手段にて発生されたクロック信号に基づいて、前記記憶された音信号を出力する出力制御を行う制御手段と、
前記出力制御された音信号をパルス幅変調し、前記発生手段にて発生されたクロック信号に基づいて、前記パルス幅変調信号を生成するパルス幅変調信号生成手段と、
を有することを特徴とするＤ級電力増幅装置。A class-D power amplifying device for pulse-modulating a sound signal, amplifying the pulse-modulated sound signal and outputting the amplified signal to a speaker,
Receiving means for receiving a sound signal which is a digital signal;
First generation means for pulse-modulating the received sound signal to generate a pulse width modulation signal;
Switching a power supply voltage according to the generated pulse width modulation signal, amplifying the signal level of the pulse width modulation signal and generating a loudspeaker signal;
Detecting means for detecting an error between the generated pulse width modulation signal and the loud sound signal;
Generating means for generating a clock signal formed at a clock frequency that varies according to the detected error signal;
With
The first generating means;
Storage means for temporarily storing the received sound signal;
Control means for performing output control for outputting the stored sound signal based on the clock signal generated by the generating means;
Pulse width modulation signal generating means for pulse width modulating the output-controlled sound signal and generating the pulse width modulation signal based on the clock signal generated by the generating means;
A class-D power amplifying apparatus comprising: 請求項１に記載のＤ級電力増幅装置おいて、In the class D power amplifying device according to claim 1,
前記第２生成手段が、前記信号レベルが増幅されたパルス幅変調信号に対して平滑化して前記拡声信号を生成する場合に、When the second generation means generates the loudspeaker signal by smoothing the pulse width modulated signal with the signal level amplified,
前記検出手段が、前記生成されたパルス幅変調信号に対して平滑化しつつ、前記拡声信号との誤差を検出することを特徴とするＤ級電力増幅器。The class D power amplifier characterized in that the detection means detects an error from the loudspeaker signal while smoothing the generated pulse width modulation signal. 請求項１または請求項２に記載のＤ級電力増幅装置において、In the class D power amplifying device according to claim 1 or 2,
前記発生手段が、前記検出された誤差信号の平均値を算出し、算出された平均値に応じて変化するクロック周波数にて形成されるクロック信号を発生させることを特徴とするＤ級電力増幅器。The class D power amplifier characterized in that the generating means calculates an average value of the detected error signal and generates a clock signal formed at a clock frequency that changes in accordance with the calculated average value. 請求項１乃至３の何れか一項に記載のＤ級電力増幅装置において、In the class D power amplifying device according to any one of claims 1 to 3,
前記発生手段が、予め定められた周波数範囲に属するクロック信号を発生させることを特徴とするＤ級電力増幅器。The class-D power amplifier, wherein the generating means generates a clock signal belonging to a predetermined frequency range.
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