JP4667719B2 - Non-volatile multi-level semiconductor memory - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、一つのメモリセルに複数ビットのデータを記憶する不揮発性多値半導体メモリおよび不揮発性多値半導体メモリの動作方法に関する。 The present invention relates to a nonvolatile multilevel semiconductor memory and method of operating a nonvolatile multilevel semiconductor memory for storing data of a plurality of bits in one memory cell.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
フラッシュメモリ等の不揮発性半導体メモリは、メモリセルの電荷蓄積層中に電子を注入し、メモリセルの閾値電圧を変えることで、データを記憶している。 The nonvolatile semiconductor memory such as a flash memory is to inject electrons into the charge accumulation layer of the memory cell, by changing the threshold voltage of the memory cell stores data. メモリセルの閾値電圧は、電子が電荷蓄積層に存在すると高くなり、電子が電荷蓄積層中に存在しないと低くなる。 The threshold voltage of the memory cell becomes higher when electrons exist in the charge storage layer is lower when electrons are not present in the charge storage layer. フラッシュメモリのメモリセルが2値データを記憶する場合、一般に、閾値電圧が高く、読み出し動作時にメモリセルに電流が流れない状態が、"データ0"が書き込まれた状態("0状態")であり、閾値電圧が低く、読み出し動作時にメモリセルに電流が流れる状態が、"データ1"が書き込まれた状態("1状態"=消去状態)である。 When the memory cell of the flash memory stores binary data, in general, high threshold voltage, in a state where no current flows through the memory cell during a read operation is a state where "data 0" is written ( "0 state") There, low threshold voltage, a state in which current flows through the memory cell during a read operation, a state that "data 1" is written ( "1 state" = erased state).
【0003】 [0003]
"0状態"および"1状態"は、読み出し動作時にメモリセルに流れる電流(メモリセル電流)を基準電流と比較することで検出される。 "0 state", and "1 state" is detected by comparing a reference current the current flowing through the memory cell during a read operation (memory cell current).
この種の不揮発性半導体メモリは、記憶容量(記憶密度)が年々高くなってきている。 This type of nonvolatile semiconductor memories, the storage capacity (memory density) has been increased year by year. 記憶密度を高める手法として、メモリセルの閾値電圧を3通り以上に制御することで多値データを記憶させる不揮発性多値半導体メモリが開発されている(例えば、特許文献1参照)。 As a method to increase the storage density, non-volatile multilevel semiconductor memory for storing multi-value data by controlling the threshold voltage of the memory cell more than three types have been developed (e.g., see Patent Document 1). また、メモリセルの絶縁膜中に局所的に電子を注入することで、多値データを記憶する不揮発性メモリセルが開発されている(例えば、特許文献2参照)。 Moreover, locally injecting electrons into the insulator film of the memory cell, the nonvolatile memory cells for storing multi-value data has been developed (e.g., see Patent Document 2).
【0004】 [0004]
【特許文献1】 [Patent Document 1]
特開平10−92186号公報(7〜8ページ、図2、3) JP-10-92186 discloses (pages 7 and 8, FIGS. 2 and 3)
【特許文献2】 [Patent Document 2]
特開2001−57093号公報(3〜4ページ、図3) JP 2001-57093 JP (3-4 pages, Fig. 3)
【0005】 [0005]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
従来の不揮発性多値半導体メモリでは、メモリセルの閾値電圧は、書き込みデータの論理値毎に順次変えられて、多値データが複数のメモリセルに書き込まれる。 In a conventional nonvolatile multilevel semiconductor memory, the threshold voltage of the memory cell is sequentially changed for each logical value of the write data, the multi-level data is written into a plurality of memory cells. 1回の書き込み動作では、複数のメモリセルに同じ電荷量しか注入できない。 Once the write operation can only inject the same amount of charge in a plurality of memory cells. このため、一つのメモリセルに記憶するデータのビット数が増えるほど、書き込み回数は増加し、書き込み時間は長くなる。 Therefore, as the number of bits of data stored in one memory cell increases, the number of writing times is increased, the write time becomes longer.
また、一般に不揮発性半導体メモリでは、メモリセルにデータが正しく書き込まれたことをチェックするベリファイ動作が、書き込み動作の後に必要である。 Further, in the general non-volatile semiconductor memory, a verify operation to check that the data has been correctly written into the memory cell is required after the write operation. 従来、ベリファイ動作は、論理値毎に実施されている。 Conventionally, the verification operation is performed for each logical value. このため、書き込み動作と同様に、一つのメモリセルに記憶するデータのビット数が増えるほど、ベリファイ回数は増加し、ベリファイ時間は長くなる。 Therefore, similarly to the write operation, as the number of bits of data stored in one memory cell increases, the number of times of verify increases, verify time becomes longer.
【0006】 [0006]
本発明の目的は、不揮発性多値半導体メモリにおいて、メモリセルへの多値データの書き込み時間を短縮することにある。 An object of the present invention is a nonvolatile multilevel semiconductor memory is to shorten the time for writing multi-value data into the memory cell.
本発明の別の目的は、不揮発性多値半導体メモリにおいて、メモリセルに書き込まれた多値データのベリファイ時間を短縮することにある。 Another object of the present invention is a nonvolatile multilevel semiconductor memory is to shorten the verification time of multi-value data written in the memory cell.
【0007】 [0007]
【課題を解決するための手段】 In order to solve the problems]
請求項1および請求項2の不揮発性多値半導体メモリでは、同一メモリセル内で電荷を2つの領域に蓄積する電荷蓄積層を有する複数のNOR型不揮発性メモリセルは、仮想接地型メモリセルアレイ構成に配置され、入出力ノードを介して直列に接続されている。 The nonvolatile multilevel semiconductor memory according to claim 1 and claim 2, plurality of NOR type nonvolatile memory cell, the virtual ground type memory cell array structure having a charge storage layer for storing charge into two areas in the same memory cell arranged and connected in series via the input and output nodes. 電圧生成回路は、複数のソース線およびドレイン線にそれぞれ供給されるNOR型不揮発性メモリセルに書き込まれる論理値ごとに電圧値が異なる複数のソース電圧およびドレイン電圧を生成する。 Voltage generating circuit generates a plurality of source and drain voltages to the voltage value for each logical value is different from that written to the NOR type nonvolatile memory cell are respectively supplied to the plurality of source lines and drain lines. 複数のスイッチは、メモリセルアレイの外に設けられており、ビット線と各ソース線との間、およびビット線とドレイン線との間に、ビット線ごとに配置されている。 A plurality of switches is provided outside the memory cell array, between the bit lines and the source lines, and between the bit lines and the drain lines, are arranged for each bit line. スイッチ制御回路は、メモリセルにデータを書き込む書き込み動作およびメモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、スイッチをオンするスイッチ制御信号を生成する。 Switch control circuit, during a verification operation to check the logic level of the data written in the write operation and the memory cell to write data into the memory cell, and generates a switch control signal for turning on the switch. ビット線は、スイッチ制御信号により、複数のソース線およびドレイン線のいずれかにそれぞれ接続される。 Bit lines, the switch control signals, are respectively connected to one of a plurality of source lines and drain lines.
【0008】 [0008]
書き込み動作または検証動作において、複数のソース線を任意のビット線に接続できるため、互いに異なる複数のソース電圧を、ビット線を介して複数のメモリセルの入出力ノードに供給できる。 In the write operation or verify operation, it is possible to connect a plurality of source lines to any bit lines, a plurality of different source voltages to each other, can be supplied to the output nodes of the plurality of memory cells via the bit lines. このため、1回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。 Therefore, it is possible to write a plurality of logic values ​​to a plurality of memory cells in one write operation. また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、1回の検証動作で検証できる。 Further, a plurality of memory cells having different logic values ​​are written respectively, can be verified by one verification operation. この結果、1つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。 As a result, in the nonvolatile multilevel semiconductor memory for storing a plurality of bits in one memory cell can be shortened execution time of the write operation and verify operation. すなわち、メモリセルにデータを書き込む書き込み時間(ビジー時間)を短縮できる。 That can shorten the write write data to the memory cell time (busy time).
【0009】 [0009]
【0010】 [0010]
請求項3の不揮発性多値半導体メモリでは、スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、スイッチ制御信号を出力する。 The nonvolatile multilevel semiconductor memory according to claim 3, the switch control circuit in accordance with the address indicating the memory cell for writing a plurality of bits of the write data and write data supplied via the external terminal, and outputs a switch control signal . このため、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。 Therefore, the memory cells selected according to the address can be written reliably logical value indicated by the write data. また、メモリセルに書き込まれたデータを確実に検証できる。 Further, it is possible to reliably verify the data written into the memory cell.
【0011】 [0011]
【0012】 [0012]
【0013】 [0013]
【0014】 [0014]
【0015】 [0015]
【0016】 [0016]
請求項4の不揮発性多値半導体メモリでは、ワード電圧生成回路は、メモリセルへのデータの書き込み中に、ワード線に書き込みワード電圧を供給するとともに、メモリセルに書き込まれたデータの検証中に、ワード線に検証ワード電圧を供給する。 The nonvolatile multilevel semiconductor memory according to claim 4, word voltage generation circuit, while writing data into the memory cell, supplies a write word voltage to the word line, during the verification of the data written in the memory cell and it supplies the verification word voltage to the word line. 複数のソース線を形成することで、ワード線に接続された複数のメモリセルに、1回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。 By forming a plurality of source lines, a plurality of memory cells connected to the word line, one write operation a plurality of logical values ​​can be written, respectively. また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、1回の検証動作で検証できる。 Further, a plurality of memory cells different logic values ​​are connected to the word line are written respectively, it can be verified by one verification operation.
【0017】 [0017]
請求項5の不揮発性多値半導体メモリでは、各メモリセルの電荷蓄積層は、データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されている。 The nonvolatile multilevel semiconductor memory according to claim 5, the charge storage layer of each memory cell is formed as a trapping dielectric for trapping locally carrier in accordance with the logical value of the data. 例えば、トラップ絶縁膜の複数箇所にそれぞれキャリアをトラップさせることで、1つのメモリセルにより多くのビット数のデータを記憶できる。 For example, by trapping each carrier at a plurality of positions of the trap insulating film, capable of storing more bits of data by one memory cell. 多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。 Even when storing the number of the number of bits of data can be shortened compared with write operation time and verification operation time in the prior art.
【0018】 [0018]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、本発明の実施形態を図面を用いて説明する。 Hereinafter, an embodiment of the present invention with reference to the drawings. 図中、太線で示した信号線は、複数本で構成されている。 In the drawings, each signal line shown by a bold line is composed of a plurality of lines. 図中の二重丸は、外部端子を示している。 Double circles in the drawings represent external terminals.
図1は、本発明の不揮発性多値半導体メモリの第1の実施形態を示している。 Figure 1 shows a first embodiment of the nonvolatile multilevel semiconductor memory of the present invention. この実施形態は、請求項1〜3、請求項4および請求項5に対応している。 This embodiment corresponds to claims 1 to 3, claim 4 and claim 5.
この不揮発性多値半導体メモリは、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。 The nonvolatile multilevel semiconductor memory is formed as a flash memory using a CMOS process on a silicon substrate.
【0019】 [0019]
フラッシュメモリは、内部電圧生成回路10、高電圧生成回路12、状態制御回路14、コマンドレジスタ16、アドレスレジスタ18、ステータスレジスタ20、ロウアドレスデコーダ24、コラムアドレスデコーダ26、ページバッファ28、メモリセルアレイ30、およびI/Oバッファ32を有している。 Flash memory, an internal voltage generation circuit 10, a high voltage generating circuit 12, the state control circuit 14, command register 16, address register 18, status register 20, a row address decoder 24, a column address decoder 26, a page buffer 28, the memory cell array 30 , and has an I / O buffer 32.
内部電圧生成回路10は、状態制御回路14からの制御信号に応じて、複数種の内部電圧を生成し、生成した電圧をロウアドレスデコーダ24およびコラムアドレスデコーダ26に供給する。 The internal voltage generation circuit 10, in response to a control signal from the state control circuit 14 generates an internal voltage of the plurality of types, and supplies the generated voltage to the row address decoder 24 and column address decoder 26. 高電圧発生回路12は、状態制御回路14からの制御信号に応じて、ワード線電圧等の高電圧を生成し、生成した電圧をロウデコーダ24およびメモリセルアレイ30に供給する。 High voltage generating circuit 12, in response to a control signal from the state control circuit 14 generates a high voltage of the word line voltage or the like, and supplies the generated voltage to the row decoder 24 and the memory cell array 30.
【0020】 [0020]
状態制御回路14は、外部端子を介して供給されるコマンド信号CMD1(アドレスラッチイネーブル信号、コマンドラッチイネーブル信号、スペアエリアイネーブル信号、ライトプロテクト信号等)、コマンド信号CMD2(チップイネーブル信号、リードイネーブル信号、ライトイネーブル信号等)、およびコマンドレジスタ16からの制御信号を受け、読み出し動作、書き込み動作(プログラム動作)、および消去動作を実行するための複数の制御信号を生成する。 The state control circuit 14, a command signal CMD1 supplied via an external terminal (address latch enable signal, a command latch enable signal, the spare area enable signal, a write protect signal, etc.), the command signal CMD2 (chip enable signal, read enable signal , a write enable signal, etc.), and receives a control signal from the command register 16, a read operation, a write operation (program operation), and generates a plurality of control signals for performing an erase operation. また、状態制御回路14は、チップの状態に応じて、レディー/ビジー信号R/Bを出力する。 The state control circuit 14, depending on the state of the chip, and outputs a ready / busy signal R / B.
【0021】 [0021]
コマンドレジスタ16は、入出力端子I/Oに供給されるコマンド信号を、I/Oバッファ32を介して受け、受けた信号を状態制御回路14に出力する。 Command register 16, a command signal supplied to the input-output terminal I / O, received via the I / O buffer 32, and outputs the received signal to the state control circuit 14. アドレスレジスタ18は、入出力端子I/Oに供給されるアドレス信号を、I/Oバッファ32を介して受け、受けた信号をロウアドレスデコーダ24およびコラムアドレスデコーダ26に出力する。 Address register 18, an address signal supplied to the input-output terminal I / O, received via the I / O buffer 32, and outputs the received signal to the row address decoder 24 and column address decoder 26. I/Oバッファ32は、入出力端子I/Oを介してコマンド信号、アドレス信号、およびデータ信号を受ける。 I / O buffer 32 receives a command signal, an address signal, and data signals via the input-output terminal I / O. データ信号は、センスアンプ/バッファ28に入出力される。 Data signal is input to the sense amplifier / buffer 28.
【0022】 [0022]
ロウアドレスデコーダ24は、アドレスレジスタ18からのアドレス信号(上位ビット)に応じてワード線WLのいずれかを選択する。 The row address decoder 24 selects one of the word lines WL in response to an address signal from the address register 18 (upper bit). ロウアドレスデコーダ24は、選択したワード線WLにプログラム電圧、検証電圧、読み出し電圧、または消去電圧を供給する。 The row address decoder 24, a program voltage to the selected word line WL, and supplies a verify voltage, a read voltage or erase voltage. コラムアドレスデコーダ26は、アドレスレジスタ18からのアドレス信号(下位ビット)に応じて所定のビット線BLを選択する。 The column address decoder 26 selects a predetermined bit line BL in response to the address signal from the address register 18 (lower bits). 具体的には、アクセスされるメモリセルMCの両側のビット線BLがアドレス信号に応じて選択される。 Specifically, both sides of the bit line BL of the memory cell MC to be accessed is selected in accordance with the address signal. 選択されたビット線BLは、後述するコラムアドレスデコーダ26により、所定の電圧に設定される。 Selected bit line BL, the column address decoder 26 which will be described later, is set to a predetermined voltage.
【0023】 [0023]
センスアンプ/バッファ28は、複数のセンスアンプおよびデータを一時保持するバッファを有している。 The sense amplifier / buffer 28 has a buffer for temporarily holding a plurality of sense amplifiers and data. センスアンプ/バッファ28は、書き込み動作時に、I/Oバッファ32を介して入出力端子I/Oから順次供給される書き込みデータをバッファに保持し、保持したデータに応じてビット線BLを所定の電圧に設定する。 The sense amplifier / buffer 28, the write operation, the write data sequentially supplied from the input-output terminal I / O through the I / O buffer 32 and stored in the buffer, the retained bit line BL predetermined in accordance with the data set to a voltage. また、センスアンプ/バッファ28は、読み出し動作時に、ビット線BLを介して伝達されるメモリセルMCからのメモリセル電流を基準電流と比較し、メモリセルMCに保持されているデータの論理レベルを検出する。 The sense amplifier / buffer 28, the read operation is compared with a reference current memory cell current from the memory cell MC is transmitted through the bit line BL, and the logic level of data retained in the memory cells MC To detect. すなわち、メモリセルアレイ30からの読み出しデータは、センスアンプで増幅される。 That is, read data from the memory cell array 30 is amplified by the sense amplifier. 増幅されたデータは、バッファに蓄えられ、I/Oバッファ32を介して入出力端子I/Oに出力される。 The amplified data is stored in the buffer is output to the output terminal I / O through the I / O buffer 32.
【0024】 [0024]
メモリセルアレイ30は、マトリックス状に配置された複数のメモリセルMC、図の横方向に配線された複数のワード線WL、および図の縦方向に沿って配線された複数のビット線を有している。 Memory cell array 30 includes a matrix shape arranged plural memory cell MC, and a plurality of word lines WL lateral wired to the figures, and a plurality of bit lines arranged along the longitudinal direction of FIG. there. 図の横方向に並ぶメモリセルMCは、入出力ノードNDを介して直列に接続されている。 Memory cells MC arranged in the horizontal direction in the drawing are connected in series through the output node ND. 図の横方向に並ぶメモリセルMCの制御ゲートは、同じワード線WLに接続されている。 The control gates of the memory cells MC arranged in the horizontal direction in the drawing are connected to the same word line WL. 図の縦方向に並ぶメモリセルMCの入出力ノードNDは、ビット線BLを介して互いに接続されている。 Output node ND of the memory cells MC arranged in the vertical direction in the drawing are connected to each other via the bit line BL. 各ビット線BLは、図の左右両側に隣接するメモリセルMCに共有されている。 Each bit line BL is shared by memory cells MC adjacent on the left and right sides of FIG. この種のメモリセルアレイは、一般に仮想接地型と称されている。 This type of memory cell array is generally referred to as virtual ground type.
【0025】 [0025]
各メモリセルMCは、キャリア(電子)を蓄積するトラップゲートTGを有するトランジスタ(セルトランジスタ)で構成されている。 Each memory cell MC is composed of a transistor (cell transistor) having a trap gate TG for accumulating carriers (electrons). トラップゲートTGにトラップされたキャリアは、トラップゲートTG内を移動しない。 Carriers trapped in the trap gate TG do not move within the trap gate TG. これを利用して、セルトランジスタの閾値電圧は、局所的に変化可能である。 Using this, the threshold voltage of the cell transistor is locally changeable.
本実施形態では、メモリセルMCは、トラップゲートTGにおける両入出力ノードND側(セルトランジスタのチャネル領域のソース側、ドレイン側)に形成されたトラップ領域(図の白い四角形)に、それぞれ書き込みデータを保持できる。 In the present embodiment, the memory cell MC, (the source side of the channel region of the cell transistor, the drain side) both input and output node ND side of the trap gate TG in the trap is formed in a region (white rectangle of FIG.), Write each data It can be held. すなわち、このメモリセルMCは、ダブルビット構造である。 That is, the memory cell MC is a double bit structure. 各トラップ領域は、トラップされる電子の量に応じて2ビットの書き込みデータを保持できる。 Each trap region may hold two bits of the write data depending on the amount of trapped electronically. このため、一つのメモリセルMCは、4ビットのデータ(16値)を記憶できる。 Therefore, one memory cell MC can store 4-bit data (16 values).
【0026】 [0026]
図2は、図1に示したメモリセルアレイ30およびコラムアドレスデコーダ26の要部を示している。 Figure 2 shows the essential parts of the memory cell array 30 and column address decoder 26 shown in FIG.
メモリセルアレイ30は、アドレス信号の上位ビットで識別される複数のメモリブロックで構成されており、各メモリブロックは、8ビットのデータ端子I/O0-I/O7に対応する8個のメモリ領域MA0-7を有している。 Memory cell array 30 is composed of a plurality of memory blocks that are identified by the upper bits of the address signals, each memory block, eight corresponding to 8-bit data terminal I / O0-I / O7 memory area MA0 It has a -7. 各メモリブロック内において、ワード線WLは、8個のメモリ領域MA0-7に共通に配線されている。 In each memory block, the word lines WL are wired in common to eight memory areas MA0-7.
【0027】 [0027]
コラムアドレスデコーダ26は、メモリ領域MA0-7に対応する複数のソース線領域SLA0-SLA7(データ端子I/O0-I/O7に対応)を有している。 The column address decoder 26 includes a plurality of source line region corresponding to the memory area MA0-7 SLA0-SLA7 (corresponding to the data terminal I / O0-I / O7). 各ソース線領域SLA0-SLA7は、第1および第2スイッチ制御回路34、36、電圧制御回路38、複数の第1スイッチSW1、複数の第2スイッチSW2、第1スイッチ制御線SC1(SC11、SC12、SC13、SC14、...)、第2スイッチ制御線SC2(SC21、SC22、SC23、SC24、...)、ソース線SL1-SL3、およびドレイン線DLを有している。 Each source line regions SLA0-SLA7, the first and second switch control circuits 34 and 36, the voltage control circuit 38, a plurality of first switches SW1, the plurality of second switch SW2, a first switch control line SC1 (SC11, SC12 , SC13, SC14, ...), the second switch control line SC2 (SC21, SC22, SC23, SC24, ...), and a source line SL1-SL3, and the drain line DL.
【0028】 [0028]
第1スイッチ制御回路34は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号(下位ビット)および書き込みデータの論理値に応じて、所定の第1スイッチ制御線SC1に高レベルの第1スイッチ制御信号を出力する。 First switch control circuit 34, when the verification operation during and after the write operation a write operation, in accordance with the logical value of the address signal (lower bit) and writing data, a high level to a predetermined first switch control line SC1 first and it outputs a switch control signal. 第1スイッチ制御信号の出力により、1つおきのビット線BL毎にスイッチSW1のいずれかがオンする。 The output of the first switch control signal, one of the switches SW1 is turned on every other bit line BL.
【0029】 [0029]
第2スイッチ制御回路36は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号(下位ビット)および書き込みデータの論理値に応じて、所定の第2スイッチ制御線SC2に高レベルの第2スイッチ制御信号を出力する。 The second switch control circuit 36, when the verify operation after the write operation and the write operation, in accordance with the logical value of the address signal (lower bit) and writing data, a high level to a second switch control line SC2 predetermined second and it outputs a switch control signal. 第2スイッチ制御信号の出力により、1つおきのビット線BL毎にスイッチSW2のいずれかがオンする。 The output of the second switch control signal, one of the switches SW2 is turned on every other bit line BL.
【0030】 [0030]
電圧制御回路38は、メモリセルMCにデータを書き込む書き込みサイクルにおいて、書き込みデータの3種類の論理値に対応する3つの書き込み電圧をソース線SL1-SL3にそれぞれ出力し、第1ドレイン電圧をドレイン線DLに出力する(書き込み動作)。 Voltage control circuit 38, the write cycle for writing data into the memory cell MC, and outputs each of the three write voltages corresponding to three logical value of the write data to the source lines SL1-SL3, a drain line of the first drain voltage and outputs it to the DL (write operation). 次に、電圧制御回路38は、書き込みデータの3種類の論理値に対応する3つの検証電圧を、ソース線SL1-SL3にそれぞれ出力し、第2ドレイン電圧をドレイン線DLに出力する(検証動作)。 Next, the voltage control circuit 38, the three verify voltages corresponding to three logical value of the write data, and outputs to the source lines SL1-SL3, outputs a second drain voltage to the drain line DL (verify operation ).
【0031】 [0031]
書き込み電圧、検証電圧、第1および第2ドレイン電圧は、図1に示した内部電圧生成回路10により生成される。 Write voltage verification voltage, first and second drain voltage is generated by the internal voltage generation circuit 10 shown in FIG.
図3は、図1に示した内部電圧生成回路10および高電圧生成回路12が生成する電圧を示している。 Figure 3 shows the voltage internal voltage generating circuit 10 and the high voltage generating circuit 12 shown in FIG. 1 is produced.
書き込み動作(プログラム動作)において、内部電圧生成回路10は、書き込みデータの論理L1、L2、L3にそれぞれ対応する書き込み電圧VS1、VS2、VS3(例えば、それぞれ0.15V、0.10V、0.05V)と、第1ドレイン電圧VDP(例えば、6.0V)とを出力する。 In the write operation (program operation), the internal voltage generation circuit 10, the write voltage VS1 corresponding respectively to the logical L1, L2, L3 of the write data, VS2, VS3 (e.g., each 0.15V, 0.10 V, 0.05 V) and, the first drain voltage VDP (e.g., 6.0V) and outputs the. 論理L1、L2、L3は、2進数の"10"、"01"、"00"にそれぞれ対応する。 Logic L1, L2, L3 is "10" binary, "01", "00" correspond to. 高電圧生成回路12は、ゲート電圧VGP(例えば、9.8V)を出力する。 High voltage generating circuit 12, the gate voltage VGP (e.g., 9.8V) and outputs a. ゲート電圧VGPは、アドレス信号(上位ビット)に応じてロウアドレスデコーダ24により選択されるワード線WLに供給される。 The gate voltage VGP is supplied to the word line WL selected by the row address decoder 24 in accordance with the address signal (high order bits). 非選択のワード線WLには、接地電圧が供給される。 The unselected word line WL and the ground voltage is supplied.
【0032】 [0032]
書き込み動作後の検証動作において、内部電圧生成回路10は、書き込みデータの論理L1、L2、L3にそれぞれ対応する検証電圧VV1、VV2、VV3(例えば、それぞれ0.15V、0.10V、0.05V)と、第1ドレイン電圧VDR(例えば、4.0V)を出力する。 In the verification operation after the write operation, the internal voltage generation circuit 10, the logical L1, L2, respectively L3 corresponding verification voltage of the write data VV1, VV2, VV3 (e.g., each 0.15V, 0.10 V, 0.05 V) and, the first drain voltage VDR (e.g., 4.0V) and outputs a. 高電圧生成回路12は、ゲート電圧VRD(例えば、4.0V)を出力する。 High voltage generating circuit 12, the gate voltage VRD (e.g., 4.0V) and outputs a. ゲート電圧VRDは、書き込み動作中に選択されたワード線WLに供給される。 Gate voltage VRD is supplied to the word line WL selected during a write operation. 非選択のワード線WLには、接地電圧が供給される。 The unselected word line WL and the ground voltage is supplied.
【0033】 [0033]
図4は、第1の実施形態における書き込みデータの論理値とメモリセルMCの閾値電圧との関係を示している。 Figure 4 shows the relationship between the logical value and the threshold voltage of the memory cell MC of the write data in the first embodiment. なお、図4は、メモリセルMCの1つのトラップ領域(図1の白い四角形)について示している。 Incidentally, FIG. 4 shows the single trap region of the memory cell MC (white rectangle of Figure 1). 上述したように、1つのメモリセルMCは、2つのトラップ領域により16値を記憶できる。 As described above, one memory cell MC can store 16 values ​​by two trapping regions. 以降の説明では、書き込みデータの論理L0-L3に対応する閾値電圧の分布領域を、それぞれ領域L0-L3と称する。 In the following description, the distribution region of the threshold voltage corresponding to the logical L0-L3 of the write data, respectively referred to as regions L0-L3.
【0034】 [0034]
メモリセルMCの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域L0-L3のいずれかに分布する。 Threshold voltage of each trap region of the memory cell MC in response to the logic value of the data to be written, distributed in any area L0-L3. 領域L0-L3は、2ビットデータの"11"、"10"、"01"、"00"にそれぞれ対応している。 Area L0-L3 are the 2-bit data "11", "10", "01", respectively correspond to "00". 領域L0は、閾値電圧が負であり、消去状態のメモリセルMC(トラップ領域)の分布である。 Region L0 is the threshold voltage is negative, a distribution of the memory cell MC (trap areas) in the erased state. この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。 In this region, the cell transistor is operated as a depletion transistor. 領域L1-L3のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。 The memory cell region L1-L3, the threshold voltage is positive and the cell transistor operates as an enhancement transistor.
【0035】 [0035]
メモリセルMCは、消去状態で論理L0("11")を記憶している。 Memory cell MC stores a logical L0 ( "11") in erased state. このため、メモリセルMCに残りの3通りの論理L1-L3を書き込むために、3種類の書き込み電圧VS1-VS3および3種類の検証電圧VV1-VV3が必要になる。 Therefore, in order to write a logical L1-L3 of the remaining three kinds in the memory cell MC, and require three types of write voltages VS1-VS3 and three verification voltage VV1-VV3. この実施形態では、3種類の書き込み電圧VS1-VS3をそれぞれ供給するソース線SL1-SL3を独立に形成しているため、1回の書き込み動作で、メモリセルMCに全ての論理を書き込むことができる。 In this embodiment, since the formed three write voltages VS1-VS3 an independent source lines SL1-SL3 respectively supply, can be written in a single write operation, all the logic to the memory cells MC . また、3種類の検証電圧VV1-VV3をそれぞれ供給するソース線SL1-SL3を独立に形成しているため、1回の検証動作で、メモリセルMCに書き込まれている全ての論理を検証できる。 Further, since the formed three verification voltage VV1-VV3 independently source lines SL1-SL3 supplied respectively by one verification operation can verify all the logic written in the memory cell MC.
【0036】 [0036]
データの書き込み(プログラム)は、各トラップ領域について、閾値電圧がVT(VT1、VT2、VT3)を超えるまで行われる。 Writing data (program) for each trap region, the threshold voltage is performed until more than VT (VT1, VT2, VT3). 例えば、トラップ領域に論理"10"を書き込む場合、そのセルトランジスタの閾値電圧がVT1を超えるまで、書き込み動作と検証動作とが繰り返される。 For example, when writing a logic "10" in the trap region, the threshold voltage of the cell transistor until exceeding VT1, repeated the write operation and verify operation. そして、各トラップ領域の閾値電圧は、領域L0-L3のいずれかに設定される。 Then, the threshold voltage of each trap region is set to one of the areas L0-L3.
【0037】 [0037]
データの読み出しは、セルトランジスタの閾値電圧を参照電圧VR(VR1、VR2、VR3)と比較することで行われる。 Data reading is performed by comparing with the reference voltage VR to the threshold voltage of the cell transistor (VR1, VR2, VR3). セルトランジスタの閾値電圧が参照電圧VR1より低いとき、トラップ領域に保持されているデータは、"11"と判定される。 When the threshold voltage of the cell transistor is lower than the reference voltage VR1, data held in the trap region is determined to be "11". セルトランジスタの閾値電圧が参照電圧VR1、VR2の間にあるとき、トラップ領域に保持されているデータは、"10"と判定される。 When the threshold voltage of the cell transistor is between the reference voltages VR1, VR2, data held in the trap region is determined to be "10". セルトランジスタの閾値電圧が参照電圧VR2、VR3の間にあるとき、トラップ領域に保持されているデータは、"01"と判定される。 When the threshold voltage of the cell transistor is between the reference voltages VR2, VR3, data held in the trap region is determined to be "01". セルトランジスタの閾値電圧が参照電圧VR3より高いとき、トラップ領域に保持されているデータは、"00"と判定される。 When the threshold voltage of the cell transistor is higher than the reference voltage VR3, data held in the trap region is determined to be "00".
【0038】 [0038]
図5は、第1の実施形態における書き込み動作を示している。 Figure 5 illustrates a write operation in the first embodiment.
書き込み動作では、各メモリ領域MA0-7毎に、ワード線WLおよびビット線BLにより選択される1つのメモリセルMCにデータが書き込まれる。 In the write operation, each memory area MA0-7, data in one memory cell MC selected by the word line WL and bit line BL is written. この例では、データ端子I/O0に対応するメモリ領域MAのメモリセルMC(ワード線WL2に接続されるメモリセルMCの1つ)に論理L1("10")が書き込まれ、データ端子I/O1に対応するメモリ領域MAのメモリセルMCに論理L2("01")が書き込まれ、データ端子I/O7に対応するメモリ領域MAのメモリセルMCに論理L3("00")が書き込まれる。 In this example, the logic in the memory cell MC in the memory area MA corresponding to the data terminal I / O0 (one of memory cells MC connected to the word line WL2) L1 ( "10") is written, the data terminal I / O1 logical L2 ( "01") is written into the memory cells MC in the corresponding memory area MA, the logic L3 the memory cell MC in the memory area MA corresponding to the data terminal I / O7 ( "00") is written. ゲート電圧VGP(9.8V)がワード線WL2に供給され、接地電圧がその他のワード線WLに供給される。 Gate voltage VGP (9.8V) is supplied to the word line WL2, a ground voltage is supplied to the other word lines WL.
【0039】 [0039]
データ端子I/O0に対応するソース線領域SLA0の電圧生成回路38は、書き込み電圧VS1、VS2、VS3(それぞれ、0.15V、0.10V、0.05V)をソース線SL1-SL3にそれぞれ出力し、第1ドレイン電圧VDP(6.0V)をドレイン線DLに出力する。 Voltage generating circuit 38 of the source line region SLA0 corresponding to the data terminal I / O0, the write voltage VS1, VS2, VS3 (respectively, 0.15V, 0.10 V, 0.05 V) is output respectively to the source lines SL1-SL3, a outputs first drain voltage VDP to (6.0V) to the drain line DL.
第1および第2スイッチ制御回路34、36は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチSW1、SW2をオンさせるために、第1および第2スイッチ制御線SC1、SC2にスイッチ制御信号(高レベル)を出力する。 First and second switch control circuits 34 and 36, in accordance with the address signal and the write data, in order to turn on the switches SW1, SW2 shown by circles in the figure, the first and second switch control line SC1, SC2 and it outputs a switch control signal (high level).
【0040】 [0040]
論理L1が書き込まれるメモリセルMCに接続されたビット線BL2、BL3は、プリチャージ電圧(フローティング)から書き込み電圧VS1および第1ドレイン電圧VDPにそれぞれ変化する。 Logical L1 bit lines BL2, BL3 coupled to the memory cell MC to be written, respectively, changes from the precharge voltage (floating) in the write voltage VS1 and the first drain voltage VDP. 他のビット線BLは、書き込み電圧VS1または第1ドレイン電圧VDPにそれぞれ変化する。 Other bit line BL is changed respectively to the write voltage VS1 or the first drain voltage VDP. このため、データが書き込まれないメモリセルMCは、ソース・ドレイン間電圧が0Vになり、誤書き込みが防止される。 Therefore, the memory cell MC which data is not written, the source-drain voltage becomes to 0V, and erroneous write is prevented.
【0041】 [0041]
データ端子I/O1、I/O7に対応するソース線領域SLA1、SLA7の電圧生成回路38は、書き込み電圧VS1、VS2、VS3(それぞれ、0.15V、0.10V、0.05V)を、ソース線SL1-SL3にそれぞれ出力し、第1ドレイン電圧VDP(6.0V)をドレイン線DLに出力する。 Voltage generating circuit 38 of the source line region SLA1, SLA7 corresponding to the data terminal I / O1, I / O7 writes voltages VS1, VS2, VS3 (respectively, 0.15V, 0.10 V, 0.05 V), and source line SL1- respectively output to SL3, outputs a first drain voltage VDP to (6.0V) to the drain line DL. ソース線領域SLA1の第1および第2スイッチ制御回路34、36の動作により、論理L2が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧(フローティング)から書き込み電圧VS2および第1ドレイン電圧VDPにそれぞれ変化する。 The operation of the first and second switch control circuits 34 and 36 of the source line region SLA1, a pair of bit lines BL connected to the memory cells MC logical L2 is written, and the write voltage VS2 from the pre-charge voltage (floating) changes to the first drain voltage VDP. 他のビット線BLは、書き込み電圧VS2または第1ドレイン電圧VDPにそれぞれ変化する。 Other bit line BL is changed respectively to the write voltage VS2 or the first drain voltage VDP. 同様に、ソース線領域SLA7の第1および第2スイッチ制御回路34、36の動作により、論理L3が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧(フローティング)からソース電圧VS3およびドレイン電圧VDPにそれぞれ変化する。 Similarly, the first and by the operation of the second switch control circuit 34 and 36, a pair of bit lines BL connected to the memory cells MC logical L3 is written in the source line region SLA7 the source from the precharge voltage (floating) respectively change the voltages VS3 and drain voltage VDP. 他のビット線BLは、書き込み電圧VS3または第1ドレイン電圧VDPにそれぞれ変化する。 Other bit line BL is changed respectively to the write voltage VS3 or the first drain voltage VDP.
【0042】 [0042]
そして、メモリセルMCのトラップ領域の一方(黒い四角で示した図の左側のトラップ領域)に書き込みデータの論理値に応じた電子がそれぞれトラップされる。 Electrons according to one of the trapping region of the memory cell MC (left trapping region of a diagram illustrating a black square) on the logic value of the write data is trapped respectively. すなわち、書き込み動作が実行される。 That is, the write operation is performed. なお、論理L1をトラップ領域の他方に書き込む場合、ビット線BL3に第1ドレイン電圧VDPが供給され、ビット線BL2にソース電圧VS1が供給される。 In the case of writing the logical L1 to the other of the trap region, a first drain voltage VDP is supplied to the bit line BL3, the source voltage VS1 is applied to the bit line BL2.
【0043】 [0043]
このように、本実施形態では、第1および第2スイッチ制御回路34、36が、ビット線BLをソース線SL1-3、ドレイン線DLに選択的に接続することで、論理値が互いに異なる書き込みデータを、1回の書き込み動作で複数のメモリセルMCに同時に書き込むことができる。 Thus, in the present embodiment, since the first and second switch control circuit 34 and 36, selectively connects the bit line BL source line SL1-3, the drain line DL, the write logic values ​​are different from each other data may be written simultaneously in one plurality of memory cells MC in a write operation.
図6は、第1の実施形態における書き込み動作後の検証動作を示している。 Figure 6 illustrates the verification operation after the write operation in the first embodiment. 検証動作は、メモリセルMC(図の左側のトラップ領域)にデータが正しく書き込まれたことを確認するための動作である。 Verifying operation is an operation for confirming that the data has been correctly written into the memory cell MC (left trap region in the figure).
【0044】 [0044]
まず、ゲート電圧VGP(9.8V)が、ワード線WL2に供給され、接地電圧が、その他のワード線WLに供給される。 First, the gate voltage VGP (9.8V) is supplied to the word line WL2, a ground voltage is supplied to the other word lines WL.
データ端子I/O0に対応するソース線領域SLA0の電圧生成回路38は、検証電圧VV1、VV2、VV3(それぞれ、0.15V、0.10V、0.05V)を、ソース線SL1-SL3にそれぞれ出力し、第2ドレイン電圧VDR(4.0V)をドレイン線DLに出力する。 Voltage generating circuit 38 of the source line region SLA0 corresponding to the data terminal I / O0, the verification voltage VV1, VV2, VV3 (respectively, 0.15V, 0.10 V, 0.05 V), and outputs to the source lines SL1-SL3, the second drain voltage VDR to (4.0V) and outputs to the drain lines DL.
【0045】 [0045]
第1および第2スイッチ制御回路34、36は、アドレス信号および書き込みデータに応じて、図に丸印で示したスイッチSW1、SW2をオンさせるために、第1および第2スイッチ制御線SC1、SC2にスイッチ制御信号(高レベル)を出力する。 First and second switch control circuits 34 and 36, in accordance with the address signal and the write data, in order to turn on the switches SW1, SW2 shown by circles in the figure, the first and second switch control line SC1, SC2 and it outputs a switch control signal (high level).
書き込み動作により論理L1が書き込まれたメモリセルMCに接続されたビット線BL2、BL3は、プリチャージ電圧(フローティング)から検証電圧VV1および第2ドレイン電圧VDRにそれぞれ変化する。 Logical L1 bit lines BL2, BL3 coupled to the memory cell MC which is written by the write operation, respectively, changes from the precharge voltage (floating) the verification voltage VV1 and second drain voltage VDR. 他のビット線BLは、ソース電圧VV1または第2ドレイン電圧VDRにそれぞれ変化する。 Other bit line BL is changed to the source voltage VV1 or the second drain voltage VDR. このため、データが書き込まれないメモリセルMCは、ソース・ドレイン間電圧が0Vになり、誤書き込みが防止される。 Therefore, the memory cell MC which data is not written, the source-drain voltage becomes to 0V, and erroneous write is prevented.
【0046】 [0046]
データ端子I/O1、I/O7に対応するソース線領域SLA1、SLA7の電圧生成回路38は、検証電圧VV1、VV2、VV3(それぞれ、0.15V、0.10V、0.05V)を、ソース線SL1-SL3にそれぞれ出力し、第2ドレイン電圧VDR(4.0V)をドレイン線DLに出力する。 Voltage generating circuit 38 of the source line region SLA1, SLA7 corresponding to the data terminal I / O1, I / O7, the verification voltage VV1, VV2, VV3 (respectively, 0.15V, 0.10 V, 0.05 V), and source line SL1- respectively output to SL3, outputs the second drain voltage VDR to (4.0V) to the drain line DL. ソース線領域SLA1の第1および第2スイッチ制御回路34、36の動作により、論理L2が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧(フローティング)から検証電圧VV2および第2ドレイン電圧VDRにそれぞれ変化する。 The operation of the first and second switch control circuits 34 and 36 of the source line region SLA1, a pair of bit lines BL connected to the memory cells MC logical L2 is written, verification voltage VV2 and from the pre-charge voltage (floating) respectively change to the second drain voltage VDR. 他のビット線BLは、検証電圧VV2または第2ドレイン電圧VDRにそれぞれ変化する。 Other bit line BL is changed respectively to the verify voltage VV2 or the second drain voltage VDR. 同様に、ソース線領域SLA7の第1および第2スイッチ制御回路34、36の動作により、論理L3が書き込まれるメモリセルMCに接続された一対のビット線BLは、プリチャージ電圧(フローティング)からソース電圧VV3および第2ドレイン電圧VDRにそれぞれ変化する。 Similarly, the first and by the operation of the second switch control circuit 34 and 36, a pair of bit lines BL connected to the memory cells MC logical L3 is written in the source line region SLA7 the source from the precharge voltage (floating) respectively change to the voltage VV3 and second drain voltage VDR. 他のビット線BLは、ソース電圧VV3または第2ドレイン電圧VDRにそれぞれ変化する。 Other bit line BL is changed to the source voltage VV3 or the second drain voltage VDR.
【0047】 [0047]
そして、メモリセルMCのソース・ドレイン間を流れるメモリセル電流をセンスアンプで検出することにより、メモリセルMCに書き込まれているデータの論理値が判定される。 Then, by detecting the memory cell current flowing between the source and drain of the memory cell MC by the sense amplifier, the logic value of the data written in the memory cell MC is determined. なお、トラップ領域の他方に書き込まれた論理L1を検証する場合、ビット線BL2に第2ドレイン電圧VDRが供給され、ビット線BL3に検証電圧VV1が供給される。 Incidentally, when verifying logical L1 written in the other trapping region, the second drain voltage VDR is supplied to the bit line BL2, the verification voltage VV1 is supplied to the bit line BL3.
【0048】 [0048]
このように、本実施形態では、第1および第2スイッチ制御回路34、36が、ビット線BLをソース線SL1-3、ドレイン線DLに選択的に接続することで、メモリセルMCに書き込まれた論理値が互いに異なる書き込みデータを、1回の検証動作で検証できる。 Thus, in the present embodiment, the first and second switch control circuit 34 and 36, the source line SL1-3 the bit line BL, and by selectively connecting to the drain line DL, written in the memory cells MC and the different writing data has the logical value can be verified by one verification operation.
図7は、第1の実施形態の検証動作におけるメモリセル電流を示している。 Figure 7 shows the memory cell current in the verification operation of the first embodiment.
【0049】 [0049]
本実施形態では、検証動作において、メモリセルMCに書き込まれているデータの論理値に応じてソース電圧が変えられ、選択されるワード線電圧VGは一定(VRD)である。 In the present embodiment, in the verify operation, the source voltage is changed in accordance with the logical value of the data written in the memory cell MC, and the word line voltage VG to be selected is constant (VRD). このため、図7に示すように、データが書き込まれたメモリセルMC(セルトランジスタ)の電流特性は、書き込まれているデータの論理値に依存せず同じになる。 Therefore, as shown in FIG. 7, the current characteristics of the data is written memory cell MC (cell transistor) is the same without depending on the logical value of the written data. この結果、1つのワード線WLに接続されている複数のメモリセルMCの検証動作を同時に実施できる。 As a result, it can be carried out one of the plurality connected to the word line WL of the memory cell MC verify operations simultaneously.
【0050】 [0050]
図8は、本発明前の検証動作におけるメモリセル電流を示している。 Figure 8 shows the memory cell current in the verification operation before the present invention.
本発明前では、メモリセルMCに書き込まれているデータの論理値に応じて、ソース電圧を一定にしてゲート電圧VGが変えられて、検証動作が実行される。 In the previous invention, in accordance with the logical value of the data written in the memory cell MC, and it changed the gate voltage VG and the source voltage constant, verify operations are carried out. このため、図8に示すように、1つのワード線WLに接続された複数のメモリセルMCの電流特性は、書き込まれたデータの論理値により異なる。 Therefore, as shown in FIG. 8, the current characteristics of the connected plurality of memory cells MC to one word line WL is different by the logical value of the written data. したがって、検証動作は、論理値毎に実施するしかない。 Accordingly, the verification operation is only carried out for each logical value.
【0051】 [0051]
図9は、第1の実施形態における書き込み動作および検証動作を示している。 Figure 9 illustrates the write operation and verify operation in the first embodiment. このフローは、フラッシュメモリ内部で自動的に実施される。 This flow is performed automatically by the internal Flash memory.
まず、ステップS10において、フラッシュメモリは、図5で説明したように、アドレス信号により選択されたメモリセルMCに論理L1、L2、L3のいずれかを同時にプログラムする。 First, in step S10, a flash memory, as described in FIG. 5, at the same time the program one of the logical L1, L2, L3 to the memory cell MC selected by the address signal. 次に、ステップS11において、フラッシュメモリは、図6で説明したように、論理L1、L2、L3がプログラムされたメモリセルMCの検証動作を同時に実施する。 Next, in step S11, a flash memory, as described in FIG. 6, implemented logic L1, L2, L3 is the verification operation of the programmed memory cells MC simultaneously. フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルMCについて、再度書き込み動作および検証動作を実施する。 Flash memory, the memory cell MC write is determined insufficient in the verification operation, performing the write operation and the verify operation again.
【0052】 [0052]
本発明では、複数の論理L1-L3の複数のメモリセルMCへの書き込み動作を、1回で実行できる。 In the present invention, a write operation to the plurality of memory cells MC of the plurality of logical L1-L3, can be executed at once. また、複数の論理L1-L3が書き込まれたメモリセルの検証動作を、1回で実行できる。 Further, the verification operation of the memory cell in which a plurality of logical L1-L3 is written, can be performed at one time. このため、書き込み動作および検証動作に必要な時間を短縮できる。 For this reason, it is possible to shorten the time required for the write operation and verify operation. この結果、多値メモリセルにおいても、フラッシュメモリの書き込み時間(プログラム時間)が増加することを防止できる。 As a result, even in the multilevel memory cell, it is possible to prevent the flash memory programming time (program time) increases.
【0053】 [0053]
図10は、本発明前の書き込み動作および検証動作を示している。 Figure 10 illustrates the write operation and verify operation before the present invention.
本発明前では、1つのワード線に接続されたメモリセルMCに論理L1-L3が順次プログラムされる(ステップS20、S22、S24)。 In the previous invention, the logical L1-L3 are sequentially programmed in the memory cells MC connected to one word line (step S20, S22, S24). 検証動作は、論理L1-L3毎にそれぞれ実施される(ステップS21、S23、S25)。 Verify operation is performed respectively for each logical L1-L3 (step S21, S23, S25). このため、フラッシュメモリの書き込み時間(プログラム時間)は、大幅に増加する。 Therefore, write time (program time) of the flash memory is greatly increased.
【0054】 [0054]
以上、第1の実施形態では、書き込み動作または検証動作において、複数のソース線SL1-LS3をアドレスおよびデータに応じて所定のビット線BLに接続できるため、複数のソース電圧VS1-VS3、VV1-VV3を、ビット線BLを介して複数のメモリセルMCの入出力ノードに同時に供給できる。 As described above, in the first embodiment, in the write operation or verify operation, it is possible to connect to a predetermined bit line BL in response to a plurality of source lines SL1-LS3 to the address and data, a plurality of source voltages VS1-VS3, VV1- the VV3, can be supplied simultaneously to the input and output nodes of the plurality of memory cells MC through the bit line BL. 換言すれば、書き込みデータの全ての論理L1-L3に対応する複数の書き込み電圧VS1-VS3をソース線VS1-VS3にそれぞれ出力できるため、1回の書き込み動作で全ての論理L1-L3を複数のメモリセルMCにそれぞれ書き込むことができる。 In other words, since a plurality of write voltage VS1-VS3 corresponding to all the logical L1-L3 of the write data can be output to the source lines VS1-VS3, all in one write operation logic L1-L3 multiple it can be written respectively in the memory cell MC. なお、論理L0は、消去状態(初期状態)の論理であるため、書き込み電圧は不要である。 Incidentally, the logical L0 are the logical erased state (initial state), the write voltage is not required. また、複数の検証電圧VV1-VV3を同時に出力できるため、全ての論理値L0-L3がそれぞれ書き込まれた複数のメモリセルMCを1回の検証動作で検証できる。 Further, since it outputs a plurality of verification voltage VV1-VV3 simultaneously it can verify all the logic value L0-L3 plurality of memory cells MC respectively written in a single verify operation. この結果、書き込み動作および検証動作の実行時間を短縮できる。 As a result, it is possible to shorten the execution time of the write operation and verify operation. すなわち、メモリセルMCにデータを書き込む書き込み時間(レディー/ビジー信号R/Bのビジー期間)を短縮できる。 That can shorten the write write data to the memory cell MC time (ready / busy signal busy period R / B).
【0055】 [0055]
第1および第2スイッチ制御回路34、36が、外部端子I/Oを介して供給される書き込みデータおよびアドレスに応じてスイッチ制御信号を出力することで、アドレスに応じて選択されるメモリセルMCに、書き込みデータが示す論理値を確実に書き込むことができる。 First and second switch control circuit 34 and 36, by outputting a switch control signal in accordance with the write data and addresses supplied via the external terminal I / O, memory cell MC is selected according to the address the can be written reliably logical value indicated by the write data. また、メモリセルMCに書き込まれたデータを確実に検証できる。 Further, it is possible to reliably verify the data written to the memory cell MC.
【0056】 [0056]
書き込み動作において、複数の書き込み電圧VS1-VS3および検証電圧VV1-VV3が同時にビット線に供給されるため、1つのワード線WLに接続された複数のメモリセルMCに、1回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。 In a write operation, a plurality of write voltage VS1-VS3 and verification voltage VV1-VV3 is supplied to the bit lines at the same time, a plurality of memory cells MC connected to one word line WL, and a plurality in a single write operation it can be written in the logical value respectively. また、検証動作において、複数の検証電圧VV1-VV3が同時にビット線に供給されるため、1つのワード線WLに接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルMCを、1回の検証動作で検証できる。 Further, in the verification operation, a plurality of verification voltage VV1-VV3 is supplied to the bit lines at the same time, one of a plurality of connected different logic values ​​to the word line WL is written each memory cell MC, and verification of one It can be verified in operation.
【0057】 [0057]
トラップ絶縁膜を有するメモリセルMCでメモリセルアレイ30を構成することで、1つのメモリセルMC内の複数箇所にデータを記憶できる。 Trapping dielectric by constituting the memory cell array 30 in the memory cell MC having, you can store data in a plurality of locations within one memory cell MC. 多くのビット数のデータをメモリセルMC記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。 Even if for a number of data memory cell bit number MC storage, it can be shortened compared with write operation time and verification operation time in the prior art.
図11は、本発明の不揮発性多値半導体メモリの第2の実施形態を示している。 Figure 11 shows a second embodiment of the nonvolatile multilevel semiconductor memory of the present invention. この実施形態は、請求項1〜3、請求項4および請求項5に対応している。 This embodiment corresponds to claims 1 to 3, claim 4 and claim 5. 第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。 The circuits and signals same circuits and signals described in the first embodiment are denoted by the same reference symbols as the latter and will not be described in detail.
【0058】 [0058]
フラッシュメモリは、第1の実施形態のコラムアドレスデコーダ26およびメモリセルアレイ30の代わりに、コラムアドレスデコーダ40およびメモリセルアレイ42を有している。 Flash memory, instead of the column address decoder 26 and the memory cell array 30 of the first embodiment, has a column address decoder 40 and the memory cell array 42. メモリセルアレイ42は、各メモリセルMCのトラップ領域の一方のみに(図の左側のみ)データを記憶する。 The memory cell array 42 stores data (only left in the figure) on only one of the trapping region of each memory cell MC. すなわち、このメモリセルMCは、シングルビット構造である。 That is, the memory cell MC is a single bit structure. 1つのメモリセルには、2ビットのデータが記憶できる。 A single memory cell, two bits of data can be stored. コラムアドレスデコーダ40は、シングルビット構造のメモリセルMCにデータを書き込み、検証するために、第1の実施形態と同様の第1および第2スイッチ回路、電圧制御回路を有している。 The column address decoder 40, write data to the memory cell MC of the single-bit structure, in order to verify, first and second switch circuits similar to the first embodiment, and a voltage control circuit. その他の構成は、第1の実施形態とほぼ同じである。 Other configuration is almost the same as the first embodiment.
【0059】 [0059]
以上、第2の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。 As described above, also in the second embodiment, it is possible to obtain the same effect as the first embodiment described above.
図12は、本発明の不揮発性多値半導体メモリの第3の実施形態を示している。 Figure 12 shows a third embodiment of the nonvolatile multilevel semiconductor memory of the present invention. この実施形態は、請求項1〜5に対応している。 This embodiment corresponds to claims 1-5. 第1の実施形態と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。 The same elements as the first embodiment are denoted by the same reference symbols as the latter and will not be described in detail.
【0060】 [0060]
フラッシュメモリは、第1の実施形態の内部電圧生成回路10、コラムアドレスデコーダ26およびメモリセルアレイ30の代わりに、内部電圧生成回路44、コラムアドレスデコーダ46およびメモリセルアレイ48を有している。 Flash memory, an internal voltage generation circuit 10 of the first embodiment, instead of the column address decoder 26 and the memory cell array 30 has an internal voltage generation circuit 44, a column address decoder 46 and the memory cell array 48. 内部電圧生成回路44は、メモリセルMCに7通りの論理値を書き込むために、7種類の書き込み電圧、7種類の検証電圧、第1および第2ドレイン電圧を生成する。 Internal voltage generating circuit 44 to write a logic value of 7 kinds in the memory cell MC, seven write voltage, seven verify voltage, to generate first and second drain voltage. なお、メモリセルMCに記憶できる論理値の種類は、消去状態を含め8通りある。 The type of logical values ​​which can be stored in the memory cell MC is eight including erased state. コラムアドレスデコーダ46は、内部電圧生成回路44から供給される書き込み電圧、検証電圧、第1および第2ドレイン電圧を、アドレス信号に応じた所定のビット線に選択的に供給する。 The column address decoder 46, a write voltage supplied from the internal voltage generation circuit 44, the verify voltage to selectively supply the first and second drain voltage, a predetermined bit line corresponding to the address signal. メモリセルアレイ48は、各メモリセルMCのトラップ領域の両方に、それぞれ3ビットのデータを記憶する。 The memory cell array 48, both the trapping region of each memory cell MC, and respectively stores three bits of data. すなわち、このメモリセルMCは、ダブルビット構造である。 That is, the memory cell MC is a double bit structure. 1つのメモリセルは、6ビット(64値)のデータが記憶できる。 One memory cell can store data of 6 bits (64 values). その他の構成は、第1の実施形態とほぼ同じである。 Other configuration is almost the same as the first embodiment.
【0061】 [0061]
図13は、図12に示したメモリセルアレイ48およびコラムアドレスデコーダ46の要部を示している。 Figure 13 shows the main part of the memory cell array 48 and column address decoder 46 shown in FIG. 12.
メモリセルアレイ30は、複数のメモリブロックで構成されており、各メモリブロックは、8ビットのデータ端子I/O0-I/O7に対応する8個のメモリ領域MA0- MA 7を有している。 Memory cell array 30 is composed of a plurality of memory blocks, each memory block has eight memory areas MA0- MA 7 corresponding to 8 bits of data terminals I / O0-I / O7. ワード線WLは、8個のメモリ領域MA0- MA 7に共通に配線されている。 Word lines WL are wired in common to eight memory areas MA0- MA 7.
【0062】 [0062]
コラムアドレスデコーダ46は、メモリ領域MA0-MA7に対応する複数のソース線領域SLA0-SLA7を有している。 The column address decoder 46 includes a plurality of source lines regions SLA0-SLA7 corresponding to the memory area MA0-MA7. 各ソース線領域SLA0-SLA7は、第1および第2スイッチ制御回路50、52、電圧制御回路54、複数の第1スイッチSW1、複数の第2スイッチSW2、第1スイッチ制御線SC1(SC11、SC12、SC13、SC14、...)、第2スイッチ制御線SC2(SC21、SC22、SC23、SC24、...)、ソース線SL1-SL3、およびドレイン線DLを有している。 Each source line regions SLA0-SLA7, the first and second switch control circuits 50 and 52, the voltage control circuit 54, a plurality of first switches SW1, the plurality of second switch SW2, a first switch control line SC1 (SC11, SC12 , SC13, SC14, ...), the second switch control line SC2 (SC21, SC22, SC23, SC24, ...), and a source line SL1-SL3, and the drain line DL.
【0063】 [0063]
第1スイッチ制御回路50は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号(下位ビット)および書き込みデータの論理値に応じて、所定の第1スイッチ制御線SC1に高レベルの第1スイッチ制御信号を出力する。 First switch control circuit 50, when the verify operation during and after the write operation a write operation, in accordance with the logical value of the address signal (lower bit) and writing data, a high level to a predetermined first switch control line SC1 first and it outputs a switch control signal. 第1スイッチ制御信号の出力により、1つおきのビット線BL毎にスイッチSW1のいずれかがオンする。 The output of the first switch control signal, one of the switches SW1 is turned on every other bit line BL.
【0064】 [0064]
第2スイッチ制御回路52は、書き込み動作時および書き込み動作後の検証動作時に、アドレス信号(下位ビット)および書き込みデータの論理値に応じて、所定の第2スイッチ制御線SC2に高レベルの第2スイッチ制御信号を出力する。 The second switch control circuit 52, when the verify operation during and after the write operation a write operation, in accordance with the logical value of the address signal (lower bit) and writing data, a high level to a predetermined second switch control line SC2 second and it outputs a switch control signal. 第2スイッチ制御信号の出力により、1つおきのビット線BL毎にスイッチSW2のいずれかがオンする。 The output of the second switch control signal, one of the switches SW2 is turned on every other bit line BL.
【0065】 [0065]
電圧制御回路54は、メモリセルMCにデータを書き込む書き込みサイクルにおいて、まず、書き込みデータの7種類の論理L1-L7のうち、論理L1-L4にそれぞれ対応する4つの書き込み電圧VS1-VS4をソース線SL1-SL4にそれぞれ出力し、第1ドレイン電圧VDPをドレイン線DLに出力する(第1書き込み動作)。 The voltage control circuit 54, the write cycle for writing data into the memory cell MC, and first, among the logical L1-L7 7 kinds of write data, the source line four write voltage VS1-VS4 corresponding respectively to logical L1-L4 and output to the SL1-SL4, and outputs a first drain voltage VDP to the drain line DL (the first write operation). 次に、電圧制御回路38は、論理L1-L4にそれぞれ対応する4つの検証電圧VV1-VV4を、ソース線SL1-SL4にそれぞれ出力し、第2ドレイン電圧VDRをドレイン線DLに出力する(第1検証動作)。 Next, the voltage control circuit 38, four verification voltage VV1-VV4 respectively corresponding to the logical L1-L4, and outputs to the source lines SL1-SL4, and outputs a second drain voltage VDR to the drain line DL (the 1 verification operation). 次に、電圧制御回路38は、論理L5-L7にそれぞれ対応する3つの書き込み電圧VS5-VS7をソース線SL1-SL3にそれぞれ出力し、第1ドレイン電圧VDPをドレイン線DLに出力する(第2書き込み動作)。 Next, the voltage control circuit 38 outputs each of the three write voltages VS5-VS7 respectively corresponding to logical L5-L7 to the source lines SL1-SL3, outputs a first drain voltage VDP to the drain line DL (the second write operation). 次に、電圧制御回路38は、論理L5-L7にそれぞれ対応する4つの検証電圧VV5-VV7を、ソース線SL1-SL3にそれぞれ出力し、第2ドレイン電圧VDRをドレイン線DLに出力する(第2検証動作)。 Next, the voltage control circuit 38, four verify voltage VV5-VV7 respectively corresponding to logical L5-L7, and outputs to the source lines SL1-SL3, outputs a second drain voltage VDR to the drain line DL (the 2 verify operation).
【0066】 [0066]
書き込み電圧VS1-VS7、検証電圧VV1-VV7、第1および第2ドレイン電圧VDP、VDRは、図12に示した内部電圧生成回路44により生成される。 Write voltage VS1-VS7, verification voltage VV1-VV7, first and second drain voltage VDP, VDR is generated by the internal voltage generation circuit 44 shown in FIG. 12.
図14は、図12に示した内部電圧生成回路44および高電圧生成回路12が生成する電圧を示している。 Figure 14 shows the voltage internal voltage generating circuit 44 and the high voltage generating circuit 12 shown in FIG. 12 is generated.
第1書き込み動作(第1プログラム動作)において、内部電圧生成回路44は、書き込みデータの論理L1-L4("110"、"101"、"100"、"011")にそれぞれ対応する書き込み電圧VS1、VS2、VS3、VS4(例えば、それぞれ0.23V、0.20V、0.17V、0.14V)および第1ドレイン電圧VDP(例えば、6.0V)を出力する。 In the first write operation (first program operation), the internal voltage generating circuit 44, the write data logic L1-L4 write voltage VS1 corresponding respectively to the ( "110", "101", "100", "011") , VS2, VS3, VS4 (e.g., respectively 0.23 V, 0.20 V, 0.17 V, 0.14 V) and the first drain voltage VDP (e.g., 6.0V) and outputs a. 高電圧生成回路12は、ゲート電圧VGP(例えば、9.8V)を出力する。 High voltage generating circuit 12, the gate voltage VGP (e.g., 9.8V) and outputs a. ゲート電圧VGPは、アドレス信号(上位ビット)に応じてロウアドレスデコーダ24により選択されるワード線WLに供給される。 The gate voltage VGP is supplied to the word line WL selected by the row address decoder 24 in accordance with the address signal (high order bits).
【0067】 [0067]
第1書き込み動作後の第1検証動作において、内部電圧生成回路44は、書き込みデータの論理L1-L4("110"、"101"、"100"、"011")にそれぞれ対応する検証電圧VV1、VV2、VV3、VV4(例えば、それぞれ0.23V、0.20V、0.17V、0.14V)および第1ドレイン電圧VDR(例えば、4.0V)を出力する。 In a first verification operation after the first write operation, the internal voltage generating circuit 44, the write data logic L1-L4 ( "110", "101", "100", "011") corresponding respectively to the verify voltage VV1 , VV2, VV3, VV4 (e.g., respectively 0.23 V, 0.20 V, 0.17 V, 0.14 V) and the first drain voltage VDR (e.g., 4.0V) and outputs a. 高電圧生成回路12は、ゲート電圧VRD(例えば、4.0V)を出力する。 High voltage generating circuit 12, the gate voltage VRD (e.g., 4.0V) and outputs a. ゲート電圧VRDは、書き込み動作中に選択されたワード線WLに供給される。 Gate voltage VRD is supplied to the word line WL selected during a write operation.
【0068】 [0068]
次に、第2書き込み動作(第2プログラム動作)において、内部電圧生成回路44は、書き込みデータの論理L5-L7("010"、"001"、"000")にそれぞれ対応する書き込み電圧VS5、VS6、VS7(例えば、それぞれ0.11V、0.08V、0.05V)および第1ドレイン電圧VDP(例えば、6.0V)を出力する。 Next, in the second programming operation (second program operation), the internal voltage generating circuit 44, a logic L5-L7 of the write data ( "010", "001", "000") to the corresponding write voltage VS5, VS6, VS7 (e.g., respectively 0.11 V, 0.08 V, 0.05 V) and the first drain voltage VDP (e.g., 6.0V) and outputs a. 高電圧生成回路12は、ゲート電圧VGP(例えば、9.8V)を出力する。 High voltage generating circuit 12, the gate voltage VGP (e.g., 9.8V) and outputs a. ゲート電圧VGPは、アドレス信号(上位ビット)に応じてロウアドレスデコーダ24により選択されるワード線WLに供給される。 The gate voltage VGP is supplied to the word line WL selected by the row address decoder 24 in accordance with the address signal (high order bits).
【0069】 [0069]
第2書き込み動作後の第2検証動作において、内部電圧生成回路44は、書き込みデータの論理L5-L7("010"、"001"、"000")にそれぞれ対応する検証電圧VV5、VV6、VV7(例えば、それぞれ0.11V、0.08V、0.05V)および第1ドレイン電圧VDR(例えば、4.0V)を出力する。 In a second verification operation after the second write operation, the internal voltage generating circuit 44, the write data logic L5-L7 ( "010", "001", "000") to the corresponding verify voltage VV5, VV6, VV7 (e.g., respectively 0.11 V, 0.08 V, 0.05 V) and the first drain voltage VDR (e.g., 4.0V) and outputs a. 高電圧生成回路12は、ゲート電圧VRD(例えば、4.0V)を出力する。 High voltage generating circuit 12, the gate voltage VRD (e.g., 4.0V) and outputs a. ゲート電圧VRDは、書き込み動作中に選択されたワード線WLに供給される。 Gate voltage VRD is supplied to the word line WL selected during a write operation.
【0070】 [0070]
本実施形態では、書き込みサイクルにおいて、書き込み動作および検証動作を2回に分けて実行するため、書き込み動作において、ソース線SL1-SL4を複数の書き込み電圧VSで共有でき、検証動作において、ソース線SL1-SL4を複数の検証電圧VVで共有できる。 In the present embodiment, in the write cycle, to perform separately write operation and verify operation twice, in a write operation, can share the source line SL1-SL4 a plurality of write voltage VS, in the verification operation, the source line SL1 the -SL4 can be shared by multiple verification voltage VV. この結果、ソース線SL1-SL4の本数を書き込みデータの論理数より少なくでき、多値メモリセルコラムアドレス/バッファの面積を小さくできる。 As a result, it is possible to reduce than the logical number of data writes the number of the source lines SL1-SL4, can reduce the area of ​​the multilevel memory cell column address / buffer.
【0071】 [0071]
図15は、第3の実施形態における書き込みデータの論理値とメモリセルMCの閾値電圧との関係を示している。 Figure 15 shows the relationship between the logical value and the threshold voltage of the memory cell MC of the write data in the third embodiment. なお、図15は、メモリセルMCの2つのトラップ領域(図12の白い四角形)のそれぞれについて示している。 Note that FIG. 15 shows for each of the two trapping region of the memory cell MC (white rectangle of FIG. 12). 1つのメモリセルMCは、上述したように、2つのトラップ領域により64値を記憶できる。 One memory cell MC, as described above, by two trapping regions capable of storing 64 values.
メモリセルの各トラップ領域の閾値電圧は、書き込まれるデータの論理値に応じて、領域L0、L1、L2、L3、L4、L5、L6、L7のいずれかに分布する。 Threshold voltage of each trap region of the memory cell, in accordance with the logical value of the data to be written, distributed in any area L0, L1, L2, L3, L4, L5, L6, L7. 領域L0、L1、L2、L3、L4、L5、L6、L7は、2ビットデータの"111"、"110"、"101"、"100"、"011"、"010"、"001"、"000"にそれぞれ対応している。 Area L0, L1, L2, L3, L4, L5, L6, L7 is "111" of the 2-bit data, "110", "101", "100", "011", "010", "001", corresponding respectively to "000". 領域L0は、閾値電圧が負である。 Region L0 is the threshold voltage is a negative. この領域では、セルトランジスタは、ディプレッショントランジスタとして動作する。 In this region, the cell transistor is operated as a depletion transistor. 領域L1-L7のメモリセルは、閾値電圧が正であり、セルトランジスタは、エンハンスメントトランジスタとして動作する。 The memory cell region L1-L7, the threshold voltage is positive and the cell transistor operates as an enhancement transistor. メモリセルMCは、消去状態で論理L0("111")を記憶している。 Memory cell MC stores a logical L0 ( "111") in erased state. このため、メモリセルMCに残りの7通りの論理L1-L7を書き込むために、7種類の書き込み電圧が必要になる。 Therefore, in order to write a logical L1-L7 of the remaining seven kinds in the memory cell MC, and it is necessary to seven write voltage. この実施形態では、7種類の書き込み電圧VS1-VS7に対応して共通のソース線SL1-SL3を形成しているため、メモリセルMCに全ての論理を書き込むために2回の書き込み動作が必要になる。 In this embodiment, 7 since the type of which corresponds to the write voltage VS1-VS7 form a common source line SL1-SL3, in order to write all of the logic memory cell MC to need two write operations Become. また、7種類の検証電圧VV1-VV7に対応して共通のソース線SL1-SL3を形成しているため、メモリセルMCに全ての論理を検証するために2回の検証動作が必要になる。 Moreover, 7 since the type of the verify voltage to form a common source line SL1-SL3 corresponding to the VV1-VV7, it is necessary to verify operation of the two to verify all the logic in the memory cell MC. しかし、ソース線SL1-SL3の数を削減できるため、チップサイズを削減できる。 However, since it is possible to reduce the number of source lines SL1-SL3, thereby reducing the chip size.
【0072】 [0072]
データの書き込み(プログラム)は、各トラップ領域について、閾値電圧がVT(VT1、VT2、VT3、VT4、VT5、VT6、VT7)を超えるまで行われる。 Writing data (program) for each trap region, the threshold voltage is performed until more than VT (VT1, VT2, VT3, VT4, VT5, VT6, VT7). 例えば、トラップ領域に論理"010"を書き込む場合、そのセルトランジスタの閾値電圧がVT5を超えるまで、プログラム動作が繰り返される。 For example, when writing a logic "010" in the trap region, the threshold voltage of the cell transistor until exceeding VT5, program operation is repeated. そして、各トラップ領域の閾値電圧は、領域L0-L7のいずれかに設定される。 Then, the threshold voltage of each trap region is set to one of the areas L0-L7.
【0073】 [0073]
データの読み出しは、セルトランジスタの閾値電圧を参照電圧VR(VR1、VR2、VR3、VR4、VR5、VR6、VR7)と比較することで行われる。 Data is read, the reference voltage VR to the threshold voltage of the cell transistor is performed by (VR1, VR2, VR3, VR4, VR5, VR6, VR7) compared to that with. 例えば、セルトランジスタの閾値電圧が参照電圧VR1より低いとき、トラップ領域に保持されているデータは、"111"と判定される。 For example, when the threshold voltage of the cell transistor is lower than the reference voltage VR1, data held in the trap region is determined to be "111". セルトランジスタの閾値電圧が参照電圧VR1、VR2の間にあるとき、トラップ領域に保持されているデータは、"110"と判定される。 When the threshold voltage of the cell transistor is between the reference voltages VR1, VR2, data held in the trap region is determined to be "110".
【0074】 [0074]
図16は、第3の実施形態における書き込み動作および検証動作を示している。 Figure 16 illustrates the write operation and verify operation in the third embodiment. このフローは、フラッシュメモリ内部で自動的に実施される。 This flow is performed automatically by the internal Flash memory.
まず、ステップS30において、フラッシュメモリは、アドレス信号により選択されたメモリセルMCに論理L1、L2、L3、L4のいずれかを同時にプログラムする(第1書き込み動作)。 First, in step S30, a flash memory, a logical L1 to the memory cell MC selected by the address signal, L2, L3, L4 or simultaneously to program (first write operation). 次に、ステップS31において、フラッシュメモリは、論理L1、L2、L3、L4がプログラムされたメモリセルMCの検証動作を同時に実施する(第1検証動作)。 Next, in step S31, a flash memory, a logic L1, L2, L3, L4 is performed to verify operation of the programmed memory cells MC simultaneously (first verification operation). フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルMCについて、再度第1書き込み動作および第1検証動作を実施する。 Flash memory, the memory cell MC write is determined insufficient in the verification operation, carrying out the first writing operation and the first verify operation again.
【0075】 [0075]
次に、ステップS32において、フラッシュメモリは、アドレス信号により選択されたメモリセルMCに論理L5、L6、L7のいずれかを同時にプログラムする(第2書き込み動作)。 Next, in step S32, a flash memory, a logic L5 to the memory cell MC selected by the address signal, L6, L7 or simultaneously to program (second write operation). 次に、ステップS33において、フラッシュメモリは、論理L5、L6、L7がプログラムされたメモリセルMCの検証動作を同時に実施する(第2検証動作)。 Next, in step S33, a flash memory, a logic L5, L6, L7 are performed to verify operation of the programmed memory cells MC simultaneously (second verification operation). フラッシュメモリは、検証動作において書き込みが不十分と判定したメモリセルMCについて、再度第2書き込み動作および第2検証動作を実施する。 Flash memory, the memory cell MC write is determined insufficient in the verification operation, executing the second write operation and a second verify operation again.
【0076】 [0076]
以上、第3の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。 As described above, also in the third embodiment, it is possible to obtain the same effect as the first embodiment described above. さらに、この実施形態では、ソース線SL1-SL3の数を、書き込みデータの論理数より少なくし、書き込み電圧VS1-VS7および検証電圧VV1-VV7を、ソース線SL1-SL3に複数回に分けて出力することで、ソース線SL1-SL3の本数を削減できる。 Further, in this embodiment, the number of source lines SL1-SL3, less than the logical number of write data, the write voltage VS1-VS7 and verification voltage VV1-VV7, a plurality of times to a source line SL1-SL3 outputs by, it is possible to reduce the number of source lines SL1-SL3. すなわち配線領域を最小限にして、全ての論理値をメモリセルMCに書き込むことができ、全ての論理値が書き込まれたメモリセルを検証できる。 That is, to minimize the wiring area can be written all logical values ​​to the memory cell MC, and can verify all of the memory cells whose logic value is written. 配線領域が最小限になるため、チップサイズを削減できる。 Since the wiring area is minimized, thereby reducing the chip size.
【0077】 [0077]
図17は、本発明の不揮発性多値半導体メモリの第4の実施形態を示している。 Figure 17 shows a fourth embodiment of the nonvolatile multilevel semiconductor memory of the present invention. この実施形態は、請求項1〜3および請求項4に対応している。 This embodiment corresponds to claims 1 to 3 and claim 4. 第1の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。 The circuits and signals same circuits and signals described in the first embodiment are denoted by the same reference symbols as the latter and will not be described in detail.
フラッシュメモリは、第1の実施形態のコラムアドレスデコーダ26およびメモリセルアレイ30の代わりに、コラムアドレスデコーダ56およびメモリセルアレイ58を有している。 Flash memory, instead of the column address decoder 26 and the memory cell array 30 of the first embodiment, has a column address decoder 56 and the memory cell array 58. メモリセルアレイ58のメモリセルMCは、書き込みデータの論理値に応じた電子を蓄積するフローティングゲート層を有している。 Memory cells MC in the memory cell array 58 includes a floating gate layer for accumulating electrons in response to a logical value of the write data. メモリセルMCは、シングルビット構造であり、1つのメモリセルには、電子の蓄積量に応じて2ビットのデータが記憶できる。 Memory cell MC is a single bit structure, one memory cell, two bits of data can be stored in accordance with the electron accumulation amount. コラムアドレスデコーダ56は、メモリセルMCにデータを書き込み、検証するために、第1の実施形態と同様の第1および第2スイッチ回路、電圧制御回路を有している。 The column address decoder 56, write data to the memory cell MC, and to verify the first and second switch circuits similar to the first embodiment, and a voltage control circuit. その他の構成は、第1の実施形態とほぼ同じである。 Other configuration is almost the same as the first embodiment.
【0078】 [0078]
以上、第4の実施形態においても、上述した第1の実施形態と同様の効果を得ることができる。 As described above, also in the fourth embodiment, it is possible to obtain the same effect as the first embodiment described above.
なお、上述した第1実施形態では、電圧制御回路38をソース領域SLA0-SLA7毎に形成し、ソース線SL1、SL2、SL3およびドレイン線DLをソース領域SLA0-SLA7毎に独立に配線する例について述べた。 In the first embodiment described above, to form a voltage control circuit 38 for each source region SLA0-SLA7, for example of wiring independent source lines SL1, SL2, SL3 and the drain line DL in each source region SLA0-SLA7 Stated. しかしながら、本発明はかかる実施形態に限定されるものではない。 However, the present invention is not limited to such embodiments. 例えば、電圧制御回路38をソース領域SLA0-SLA7に共通に形成し、ソース線SL1、SL2、SL3およびドレイン線DLをソース領域SLA0-SLA7に共通に配線してもよい。 For example, to form a common voltage control circuit 38 to the source region SLA0-SLA7, it may be wired to the common source line SL1, SL2, SL3 and drain line DL to the source region SLA0-SLA7. この場合、電圧制御回路38の数が減るため、フラッシュメモリのチップサイズを削減できる。 In this case, since the number of the voltage control circuit 38 decreases, thereby reducing the chip size of the flash memory.
【0079】 [0079]
上述した実施形態では、本発明を、フラッシュメモリに適用した例について述べた。 In the above embodiment, the present invention has dealt with the case of applying to a flash memory. しかしながら、本発明はかかる実施形態に限定されるものではない。 However, the present invention is not limited to such embodiments. 本発明は、EEPROM等の電気的書き換え可能な不揮発性多値半導体メモリに適用できる。 The present invention is applicable to electrically rewritable nonvolatile multilevel semiconductor memory such as an EEPROM.
以上の実施形態において説明した発明を整理して、付記として開示する。 Organize the invention described in the above embodiments, disclosed as appended.
【0080】 [0080]
(付記1) 電荷を蓄積する電荷蓄積層を有し、入出力ノードを介して直列に接続されている複数の不揮発性メモリセルと、 (Supplementary Note 1) has a charge accumulation layer for accumulating electric charges, and a plurality of nonvolatile memory cells connected in series through the input and output nodes,
前記メモリセルの制御ゲートに接続されたワード線と、 A word line connected to the control gates of the memory cells,
前記入出力ノードにそれぞれ接続された複数のビット線と、 A plurality of bit lines respectively connected to said input node,
複数のソース電圧がそれぞれ供給される複数のソース線と、 A plurality of source lines a plurality of source voltage is supplied,
ドレイン電圧が供給されるドレイン線と、 A drain line to which the drain voltage is supplied,
前記ソース電圧および前記ドレイン電圧を生成する電圧生成回路と 前記メモリセルにデータを書き込む書き込み動作および前記メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線を前記ソース線および前記ドレイン線のいずれかにそれぞれ接続するために、前記各ビット線と前記ソース線との間、および前記各ビット線と前記ドレイン線との間にそれぞれ配置された複数のスイッチと、 During validation operation to check the source voltage and the drain voltage logic level of data written to the write operation and the memory cell to write data into the memory cell and the voltage generating circuit for generating the said bit line and the source line and to connect each to one of the drain lines, a plurality of switches respectively disposed between said between said source line and each bit line, and the drain line and said bit lines,
前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。 Nonvolatile multilevel semiconductor memory, characterized in that a switch control circuit for generating a switch control signal for turning on the switch.
【0081】 [0081]
(付記2) 付記1記載の不揮発性多値半導体メモリにおいて、 In (Supplementary Note 2) non-volatile multi-level semiconductor memory according to Note 1, wherein,
前記電圧生成回路は、前記書き込み動作において、前記ソース線に書き込みデータの論理値に対応する複数の書き込み電圧をそれぞれ出力し、前記ドレイン線に第1ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。 Said voltage generating circuit in the write operation, the non-volatile, characterized in that a plurality of write voltage corresponding to the logical value of the write data to the source line output, and outputs a first drain voltage to the drain line multi-level semiconductor memory.
(付記3) 付記2記載の不揮発性多値半導体メモリにおいて、 (Supplementary Note 3) In the non-volatile multilevel semiconductor memory according to Note 2, wherein,
前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。 Said switch control circuit in accordance with the address indicating the memory cell for writing a plurality of bits of the write data and write data supplied via the external terminals, characterized in that and outputs the switch control signal non-volatile multi-level semiconductor memory.
【0082】 [0082]
(付記4) 付記2記載の不揮発性多値半導体メモリにおいて、 In (Supplementary Note 4) non-volatile multi-level semiconductor memory according to Note 2, wherein,
前記ソース線の数は、書き込みデータの論理数に対応しており、 The number of the source lines corresponds to the logical number of the write data,
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に1回で出力することを特徴とする不揮発性多値半導体メモリ。 Said voltage generating circuit in the write operation, the non-volatile multilevel semiconductor memory, wherein a plurality of write voltage corresponding respectively to the logical value of the write data, and outputs at once to the source line.
【0083】 [0083]
(付記5) 付記2記載の不揮発性多値半導体メモリにおいて、 (Supplementary Note 5) In the non-volatile multilevel semiconductor memory according to Note 2, wherein,
前記ソース線の数は、書き込みデータの論理数より少なく、 The number of the source line is less than the logical number of write data,
前記電圧生成回路は、前記書き込み動作において、前記書き込みデータの論理値にそれぞれ対応する複数の書き込み電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。 It said voltage generating circuit in the write operation, the non-volatile multilevel semiconductor memory, wherein a plurality of write voltage corresponding respectively to the logical value of the write data, and outputs a plurality of times to the source line.
【0084】 [0084]
(付記6) 付記2記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 6) note 2, wherein,
前記電圧生成回路は、前記検証動作において、前記ソース線に書き込みデータの論理値に対応する複数の検証電圧をそれぞれ出力し、前記ドレイン線に第2ドレイン電圧を出力することを特徴とする不揮発性多値半導体メモリ。 It said voltage generating circuit in the verification operation, nonvolatile, characterized in that a plurality of verification voltages corresponding to the logical value of the write data to the source line output, and outputs a second drain voltage to the drain line multi-level semiconductor memory.
(付記7) 付記6記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 7) Supplementary Note 6, wherein,
前記ソース線の数は、書き込みデータの論理数に対応しており、 The number of the source lines corresponds to the logical number of the write data,
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に1回で出力することを特徴とする不揮発性多値半導体メモリ。 Said voltage generating circuit, said in the verification operation, the non-volatile multilevel semiconductor memory, characterized in that a plurality of verification voltages respectively corresponding to the logical value of the write data, and outputs at once to the source line.
【0085】 [0085]
(付記8) 付記6記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 8) Supplementary Note 6, wherein,
前記ソース線の数は、書き込みデータの論理数より少なく、 The number of the source line is less than the logical number of write data,
前記電圧生成回路は、前記検証動作において、前記書き込みデータの論理値にそれぞれ対応する複数の検証電圧を、前記ソース線に複数回に分けて出力することを特徴とする不揮発性多値半導体メモリ。 It said voltage generating circuit in the verification operation, the non-volatile multilevel semiconductor memory, characterized in that a plurality of verification voltages corresponding to the logical value of the write data, and outputs a plurality of times to the source line.
【0086】 [0086]
(付記9) 付記1記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 9) Supplementary Note 1, wherein,
前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。 While writing data to the memory cell, it supplies a write word voltage to said word line, during the verification of the data written to the memory cell, a word voltage generating circuit for supplying a validation word voltage to the word line nonvolatile multilevel semiconductor memory, characterized in that it comprises.
【0087】 [0087]
(付記10) 付記1記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 10) note 1, wherein,
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。 Wherein the charge storage layer of each memory cell is a nonvolatile multilevel semiconductor memory, characterized in that it is formed as a trap insulating film for trapping locally carrier according to the logical value of the data.
(付記11) 付記10記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 11) note 10, wherein,
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域にキャリアをそれぞれトラップし、 Wherein each trap insulating film, a carrier trap each trap region formed in the both input node side,
前記各トラップ領域は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。 Wherein each trap region, a nonvolatile multilevel semiconductor memory, characterized by storing each in accordance with a plurality of bits of the write data to the trap amount of the carrier.
【0088】 [0088]
(付記12) 付記11記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 12) note 11, wherein,
前記各トラップ絶縁膜は、前記両入出力ノード側に形成されるトラップ領域の一方にキャリアをトラップし、 Wherein each trap insulating film traps the carrier to one of the trap region formed in the both input node side,
前記トラップ領域の一方は、複数ビットの書き込みデータをキャリアのトラップ量に応じてそれぞれ記憶することを特徴とする不揮発性多値半導体メモリ。 The trap region one of non-volatile multilevel semiconductor memory, characterized by storing each in accordance with a plurality of bits of the write data to the trap amount of the carrier.
【0089】 [0089]
(付記13) 付記1記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory (Note 13) note 1, wherein,
前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じたキャリアを蓄積するフローティングゲートとして形成されていることを特徴とする不揮発性多値半導体メモリ。 Wherein the charge storage layer of each memory cell is a nonvolatile multilevel semiconductor memory, characterized in that it is formed as a floating gate for storing carriers according to the logical value of the data.
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。 Having thus described the invention in detail, embodiments and their modifications described above only one example of the invention, the present invention is not limited thereto. 本発明を逸脱しない範囲で変形可能であることは明らかである。 It is possible modifications without departing from the present invention are evident.
【0090】 [0090]
【発明の効果】 【Effect of the invention】
請求項1および請求項2の不揮発性多値半導体メモリでは、1回の書き込み動作で複数の論理値を複数のメモリセルにそれぞれ書き込むことができる。 The nonvolatile multilevel semiconductor memory according to claim 1 and claim 2, can be written a plurality of logic values ​​to a plurality of memory cells in one write operation. また、異なる論理値がそれぞれ書き込まれた複数のメモリセルを、1回の検証動作で検証できる。 Further, a plurality of memory cells having different logic values ​​are written respectively, can be verified by one verification operation. この結果、1つのメモリセルに複数ビットを記憶する不揮発性多値半導体メモリにおいて、書き込み動作および検証動作の実行時間を短縮できる。 As a result, in the nonvolatile multilevel semiconductor memory for storing a plurality of bits in one memory cell can be shortened execution time of the write operation and verify operation. すなわち、メモリセルにデータを書き込む書き込み時間(ビジー時間)を短縮できる。 That can shorten the write write data to the memory cell time (busy time).
【0091】 [0091]
請求項3の不揮発性多値半導体メモリでは、アドレスに応じて選択されるメモリセルに、書き込みデータが示す論理値を確実に書き込むことができる。 The nonvolatile multilevel semiconductor memory according to claim 3, in the memory cells selected according to the address can be written reliably logical value indicated by the write data. また、メモリセルに書き込まれたデータを確実に検証できる。 Further, it is possible to reliably verify the data written into the memory cell.
【0092】 [0092]
【0093】 [0093]
請求項4の不揮発性多値半導体メモリでは、ワード線に接続された複数のメモリセルに、1回の書き込み動作で複数の論理値をそれぞれ書き込むことができる。 The nonvolatile multilevel semiconductor memory according to claim 4, a plurality of memory cells connected to the word line can be written a plurality of logical values, respectively in a single write operation. また、ワード線に接続され異なる論理値がそれぞれ書き込まれた複数のメモリセルを、1回の検証動作で検証できる。 Further, a plurality of memory cells different logic values ​​are connected to the word line are written respectively, it can be verified by one verification operation.
【0094】 [0094]
請求項5の不揮発性多値半導体メモリでは、電荷蓄積層の複数箇所にそれぞれキャリアをトラップさせることで、1つのメモリセルにより多くのビット数のデータを記憶できる。 The nonvolatile multilevel semiconductor memory according to claim 5, by trapping each carrier at a plurality of positions of the charge storage layer may store more bits of data by one memory cell. 多くのビット数のデータを記憶させる場合にも、書き込み動作時間および検証動作時間を従来に比べ短縮できる。 Even when storing the number of the number of bits of data can be shortened compared with write operation time and verification operation time in the prior art.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本発明の不揮発性多値半導体メモリの第1の実施形態を示すブロック図である。 1 is a block diagram showing a first embodiment of the nonvolatile multilevel semiconductor memory of the present invention.
【図2】 図1に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。 It is a block diagram showing a main part of a memory cell array and a column address decoder shown in FIG. 1. FIG.
【図3】 図1に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。 [3] The internal voltage generation circuit and the high voltage generating circuit shown in FIG. 1 is an explanatory view showing a voltage generated by the.
【図4】 第1の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。 4 is an explanatory diagram showing the relationship between the threshold voltage of logical value and the memory cell in which the write data in the first embodiment.
【図5】 第1の実施形態における書き込み動作を示す説明図である。 5 is an explanatory diagram showing a write operation in the first embodiment.
【図6】 第1の実施形態における書き込み動作後の検証動作を示す説明図である。 6 is an explanatory view showing a verifying operation after the write operation in the first embodiment.
【図7】 第1の実施形態の検証動作におけるメモリセル電流を示す特性図である。 7 is a characteristic diagram showing the memory cell current in the verification operation of the first embodiment.
【図8】 本発明前の検証動作におけるメモリセル電流を示す特性図である。 8 is a characteristic diagram showing the memory cell current in the present invention before the verification operation.
【図9】 第1の実施形態における書き込み動作および検証動作を示すフローチャートである。 9 is a flowchart showing a write operation and verify operation in the first embodiment.
【図10】 本発明前の書き込み動作および検証動作を示すフローチャートである。 10 is a flowchart illustrating the present invention prior to the write operation and verify operation.
【図11】 本発明の不揮発性多値半導体メモリの第2の実施形態を示すブロック図である。 11 is a block diagram showing a second embodiment of the nonvolatile multilevel semiconductor memory of the present invention.
【図12】 本発明の不揮発性多値半導体メモリの第3の実施形態を示すブロック図である。 12 is a block diagram showing a third embodiment of the nonvolatile multilevel semiconductor memory of the present invention.
【図13】 図12に示したメモリセルアレイおよびコラムアドレスデコーダの要部を示すブロック図である。 13 is a block diagram showing a main part of a memory cell array and a column address decoder shown in FIG. 12.
【図14】 図12に示した内部電圧生成回路および高電圧生成回路が生成する電圧を示す説明図である。 [14] The internal voltage generation circuit and the high voltage generating circuit shown in FIG. 12 is an explanatory view showing a voltage generated by the.
【図15】 第2の実施形態における書き込みデータの論理値とメモリセルの閾値電圧との関係を示す説明図である。 15 is an explanatory diagram showing the relationship between the threshold voltage of logical value and the memory cell in which the write data in the second embodiment.
【図16】 第3の実施形態における書き込み動作および検証動作を示すフローチャートである。 16 is a flowchart showing a write operation and verify operation in the third embodiment.
【図17】 本発明の不揮発性多値半導体メモリの第4の実施形態を示すブロック図である。 17 is a block diagram showing a fourth embodiment of the nonvolatile multilevel semiconductor memory of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
10、44 内部電圧生成回路 12 高電圧生成回路 14 状態制御回路 16 コマンドレジスタ 18 アドレスレジスタ 20 ステータスレジスタ 24 ロウアドレスデコーダ 26、40、46、56 コラムアドレスデコーダ 28 ページバッファ 30、42、48、58 メモリセルアレイ 32 I/Oバッファ 34、50 第1スイッチ制御回路 36、52 第2スイッチ制御回路 38、54 電圧制御回路 10,44 internal voltage generation circuit 12 high-voltage generation circuit 14 conditions the control circuit 16 a command register 18 address register 20 status register 24 a row address decoder 26,40,46,56 column address decoder 28 the page buffer 30,42,48,58 memory cell array 32 I / O buffers 34, 50 first switch control circuit 36, 52 the second switch control circuit 38, 54 voltage control circuit
BL ビット線 BL bit line
CMD1、CMD2 コマンド信号 CMD1, CMD2 command signal
DL ドレイン線 DL drain line
I/O 入出力端子 I / O input and output terminals
MA0-7 メモリ領域 MA0-7 memory area
MC メモリセル MC memory cell
R/B レディー/ビジー信号 R / B ready / busy signal
SC1 第1スイッチ制御線 SC1 first switch control line
SC2 第2スイッチ制御線 SC2 the second switch control line
SL1-SL3 ソース線 SL1-SL3 source line
SLA0-SLA7 ソース線領域 SLA0-SLA7 source line area
SW1 第1スイッチ SW1 first switch
SW2 第2スイッチ SW2 second switch
TG トラップゲート TG trap gate
VS1-VS7 書き込み電圧 VS1-VS7 write voltage
VDP 第1ドレイン電圧 VDP first drain voltage
VDR 第2ドレイン電圧 VDR second drain voltage
VGP ゲート電圧 VGP gate voltage
VRD ゲート電圧 VRD gate voltage
VV1-VV7 検証電圧 VV1-VV7 verification voltage
WL ワード線 WL word line

Claims (5)

  1. 同一メモリセル内で電荷を2つの領域に蓄積する電荷蓄積層を有し、仮想接地型メモリセルアレイ構成に配置されて入出力ノードを介して直列に接続されている複数のNOR型不揮発性メモリセルと、 A charge storage layer for storing charge into two areas in the same memory cell, a plurality of which are connected in series through the input and output nodes are arranged in a virtual ground type memory cell array structure NOR type nonvolatile memory cell When,
    前記NOR型不揮発性メモリセルのソース端に接続され、前記NOR型不揮発性メモリセルに書き込まれる論理値ごとに電圧値が異なる複数のソース電圧がそれぞれ供給される複数のソース線と、 Is connected to the source terminal of the NOR type nonvolatile memory cell, a plurality of source lines voltage value for each logical value different source voltages are supplied to be written to the NOR type nonvolatile memory cell,
    前記NOR型不揮発性メモリセルのドレイン端に接続され、ドレイン電圧が供給されるドレイン線と、 Is connected to the drain terminal of the NOR type nonvolatile memory cell, a drain line to which the drain voltage is supplied,
    前記複数のソース電圧および前記ドレイン電圧を生成する電圧生成回路と、 A voltage generating circuit for generating the plurality of source voltage and the drain voltage,
    ビット線ごとに備えられ、前記不揮発性メモリセルにデータを書き込む書き込み動作および前記NOR型不揮発性メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線の各々を前記複数のソース線および前記ドレイン線のいずれかに接続するために、該ビット線と前記複数のソース線の各々との間、および該ビット線と前記ドレイン線との間にそれぞれ配置され、前記メモリセルアレイの外に設けられた複数のスイッチと、 Provided for each bit line, the time verification operation to check the logic level of data written to the write operation and the NOR type nonvolatile memory cell write data to nonvolatile memory cells, each of said bit lines of said plurality to connect to one of the source line and the drain line, between each of the said bit lines of the plurality of source lines, and are respectively disposed between the drain line and the bit line, the memory cell array a plurality of switches provided on the outer,
    前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。 Nonvolatile multilevel semiconductor memory, characterized in that a switch control circuit for generating a switch control signal for turning on the switch.
  2. 同一メモリセル内で電荷を2つの領域に蓄積する電荷蓄積層を有し、仮想接地型メモリセルアレイ構成に配置されて入出力ノードを介して直列に接続されている複数のNOR型不揮発性メモリセルと、 A charge storage layer for storing charge into two areas in the same memory cell, a plurality of which are connected in series through the input and output nodes are arranged in a virtual ground type memory cell array structure NOR type nonvolatile memory cell When,
    前記NOR型不揮発性メモリセルのソース端に接続され、前記NOR型不揮発性メモリセルに書き込まれる論理値ごとに電圧値が異なる複数のソース電圧が同時にそれぞれ供給される複数のソース線と、 Is connected to the source terminal of the NOR type nonvolatile memory cell, a plurality of source lines to which a voltage value different source voltages are supplied simultaneously to each logical value to be written to the NOR type nonvolatile memory cell,
    前記NOR型不揮発性メモリセルのドレイン端に接続され、ドレイン電圧が供給されるドレイン線と、 Is connected to the drain terminal of the NOR type nonvolatile memory cell, a drain line to which the drain voltage is supplied,
    前記複数のソース電圧および前記ドレイン電圧を生成する電圧生成回路と、 A voltage generating circuit for generating the plurality of source voltage and the drain voltage,
    ビット線ごとに備えられ、前記不揮発性メモリセルにデータを書き込む書き込み動作および前記NOR型不揮発性メモリセルに書き込まれたデータの論理レベルを確認する検証動作時に、前記ビット線の各々を前記複数のソース線および前記ドレイン線のいずれかに接続するために、該ビット線と前記複数のソース線の各々との間、および該ビット線と前記ドレイン線との間にそれぞれ配置され、前記メモリセルアレイの外に設けられた複数のスイッチと、 Provided for each bit line, the time verification operation to check the logic level of data written to the write operation and the NOR type nonvolatile memory cell write data to nonvolatile memory cells, each of said bit lines of said plurality to connect to one of the source line and the drain line, between each of the said bit lines of the plurality of source lines, and are respectively disposed between the drain line and the bit line, the memory cell array a plurality of switches provided on the outer,
    前記スイッチをオンするスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする不揮発性多値半導体メモリ。 Nonvolatile multilevel semiconductor memory, characterized in that a switch control circuit for generating a switch control signal for turning on the switch.
  3. 請求項1および請求項2記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory according to claim 1 and claim 2, wherein,
    前記スイッチ制御回路は、外部端子を介して供給される複数ビットの書き込みデータおよび書き込みデータを書き込むメモリセルを示すアドレスに応じて、前記スイッチ制御信号を出力することを特徴とすることを特徴とする不揮発性多値半導体メモリ。 Said switch control circuit in accordance with the address indicating the memory cell for writing a plurality of bits of the write data and write data supplied via the external terminals, characterized in that and outputs the switch control signal non-volatile multi-level semiconductor memory.
  4. 請求項1および請求項2記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory according to claim 1 and claim 2, wherein,
    前記メモリセルへのデータの書き込み中に、前記ワード線に書き込みワード電圧を供給するとともに、前記メモリセルに書き込まれたデータの検証中に、前記ワード線に検証ワード電圧を供給するワード電圧生成回路を備えていることを特徴とする不揮発性多値半導体メモリ。 While writing data to the memory cell, it supplies a write word voltage to said word line, during the verification of the data written to the memory cell, a word voltage generating circuit for supplying a validation word voltage to the word line nonvolatile multilevel semiconductor memory, characterized in that it comprises.
  5. 請求項1および請求項2記載の不揮発性多値半導体メモリにおいて、 In the nonvolatile multilevel semiconductor memory according to claim 1 and claim 2, wherein,
    前記各メモリセルの前記電荷蓄積層は、前記データの論理値に応じて局所的にキャリアをトラップするトラップ絶縁膜として形成されていることを特徴とする不揮発性多値半導体メモリ。 Wherein the charge storage layer of each memory cell is a nonvolatile multilevel semiconductor memory, characterized in that it is formed as a trap insulating film for trapping locally carrier according to the logical value of the data.
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