JP4660567B2 - Semiconductor memory device - Google Patents

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Description

本発明は、半導体記憶装置に係り、特に積層型メモリセル構造を有する半導体記憶装置に関する。   The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a stacked memory cell structure.

従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のＡｒＦ液浸露光技術では４０ｎｍ付近のルールが解像限界となっており、更なる微細化のためにはＥＵＶ露光機の導入が必要である。しかし、ＥＵＶ露光機はコスト高であり、コストを考えた場合には現実的ではない。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。   Conventionally, LSIs have been formed by integrating elements in a two-dimensional plane on a silicon substrate. In order to increase the storage capacity of the memory, the size of one element can only be reduced (miniaturized). However, in recent years, the miniaturization has become difficult in terms of cost and technology. For miniaturization, photolithography technology needs to be improved. For example, in the current ArF immersion exposure technology, the rule near 40 nm is the resolution limit, and for further miniaturization, EUV exposure is required. It is necessary to introduce a machine. However, the EUV exposure apparatus is expensive, and it is not realistic when considering the cost. Even if miniaturization is achieved, it is expected that physical limits such as breakdown voltage between elements will be reached unless the drive voltage is scaled. That is, there is a high possibility that operation as a device is difficult.

そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１）。メモリセルを３次元的に積層させた構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。   In recent years, therefore, many semiconductor memory devices in which memory cells are arranged three-dimensionally have been proposed in order to increase the degree of memory integration (Patent Document 1). In a semiconductor memory device using a transistor having a structure in which memory cells are three-dimensionally stacked, a stacked conductive layer and a pillar-shaped columnar semiconductor stacked in multiple layers to be gate electrodes are provided. The columnar semiconductor functions as a channel (body) portion of the transistor. A memory gate insulating layer capable of storing electric charge is provided around the columnar semiconductor. A configuration including these stacked conductive layers, columnar semiconductors, and memory gate insulating layers is called a memory string.

上記メモリストリングスを有する半導体記憶装置においても、従来と同様に、電圧の分圧用や素子の保護用等に抵抗素子を必要とする。従来では、この抵抗素子はプレーナ型トランジスタの低抵抗なフローティングゲートを用いて形成されていた。よって、高抵抗の抵抗素子が必要な場合は、フローティングゲートを基板表面上に引き延ばして使用していた為、半導体記憶装置の小型化の阻害要因となっていた。   Also in the semiconductor memory device having the memory string, a resistance element is required for voltage division, element protection, and the like, as in the past. Conventionally, this resistance element has been formed using a low-resistance floating gate of a planar transistor. Therefore, when a high-resistance resistance element is required, the floating gate is extended on the surface of the substrate, which is an obstacle to downsizing the semiconductor memory device.

以上より、従来の技術では、積層型メモリセル構造を有した小型の半導体記憶装置を提供する事が困難であった。
特開２００７−３１７８７４号公報 As described above, it has been difficult to provide a small-sized semiconductor memory device having a stacked memory cell structure with the conventional technology.
JP 2007-317874 A

本発明は、積層型メモリセル構造を有した小型の半導体記憶装置を提供する。   The present invention provides a small-sized semiconductor memory device having a stacked memory cell structure.

この発明の一態様による半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、前記メモリストリングスは、基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第１導電層と、複数の前記第１導電層の上下間に形成された複数の第１層間絶縁層と、複数の前記第１導電層及び複数の前記第１層間絶縁層を貫通するように形成された半導体層と、前記第１導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜とを備え、前記抵抗素子領域は、前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層と、前記第２導電層の上下間に形成され、且つ複数の前記第１層間絶縁層と同層に形成された複数の第２層間絶縁層とを備え、複数の前記第２導電層は直列に接続され前記抵抗素子を構成することを特徴とする。 A semiconductor memory device according to an aspect of the present invention includes a plurality of memory strings in which a plurality of electrically rewritable memory cells are connected in series, and a resistance element region constituting a resistance element, the memory string including a substrate A plurality of first conductive layers stacked on top and functioning as control gates of the memory cells ; a plurality of first interlayer insulating layers formed between the top and bottom of the plurality of first conductive layers; and a plurality of the first conductive layers. A semiconductor layer formed so as to penetrate the conductive layer and the plurality of first interlayer insulating layers; a charge storage layer formed between the first conductive layer and the semiconductor layer; and an insulating film. The resistive element region is formed between a plurality of second conductive layers stacked on the substrate and formed in the same layer as the first conductive layer, and a plurality of the first conductive layers . It is formed in the same layer as the interlayer insulation layer And a plurality of second interlayer insulating layer, a plurality of the second conductive layer is characterized in that connected in series constituting said resistive element.

本発明によれば、積層型メモリセル構造を有した小型の半導体記憶装置を提供することができる。   According to the present invention, a small-sized semiconductor memory device having a stacked memory cell structure can be provided.

次に、本発明の実施の形態に係る半導体記憶装置を図面に基づいて説明する。   Next, a semiconductor memory device according to an embodiment of the present invention will be described with reference to the drawings.

［本実施の形態の構成］
図１は、本発明の実施の形態に係る半導体記憶装置１００の概略図である。図１に示すように、本実施の形態に係る半導体記憶装置１００は、主として、メモリトランジスタ領域１２、ワード線駆動回路１３、ソース側選択ゲート線（ＳＧＳ）駆動回路１４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５、センスアンプ（図示略）、及び抵抗素子領域１１０を有する。 [Configuration of the embodiment]
FIG. 1 is a schematic diagram of a semiconductor memory device 100 according to an embodiment of the present invention. As shown in FIG. 1, the semiconductor memory device 100 according to the present embodiment mainly includes a memory transistor region 12, a word line driving circuit 13, a source side selection gate line (SGS) driving circuit 14, a drain side selection gate line ( SGD) driving circuit 15, sense amplifier (not shown), and resistance element region 110.

メモリトランジスタ領域１２は、データを記憶するメモリトランジスタを有する。   The memory transistor region 12 includes a memory transistor that stores data.

ワード線駆動回路１３は、ワード線（第１導電層）ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路１４は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路１５は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。センスアンプは、メモリトランジスタから読み出した電圧を増幅する。抵抗素子領域１１０は、半導体記憶装置１００の駆動に用いられる電圧の分圧用に、或いは保護素子として用いられる抵抗素子Ｒにて構成される。なお、上記の他、本実施の形態に係る半導体記憶装置１００は、ビット線ＢＬにかける電圧を制御するビット線駆動回路（図示略）、ソース線ＳＬにかける電圧を制御するソース線駆動回路（図示略）を有する。   The word line drive circuit 13 controls the voltage applied to the word line (first conductive layer) WL. The source side select gate line (SGS) drive circuit 14 controls the voltage applied to the source side select gate line SGS. The drain side select gate line (SGD) drive circuit 15 controls the voltage applied to the drain side select gate line (SGD). The sense amplifier amplifies the voltage read from the memory transistor. The resistance element region 110 is configured by a resistance element R used for voltage division used for driving the semiconductor memory device 100 or as a protection element. In addition to the above, the semiconductor memory device 100 according to the present embodiment includes a bit line driving circuit (not shown) for controlling the voltage applied to the bit line BL, and a source line driving circuit (for controlling the voltage applied to the source line SL). (Not shown).

また、図１に示すように、本実施の形態に係る半導体記憶装置１００において、メモリトランジスタ領域１２を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。   Further, as shown in FIG. 1, in the semiconductor memory device 100 according to the present embodiment, the memory transistor constituting the memory transistor region 12 is formed by stacking a plurality of semiconductor layers.

図２は、本実施の形態に係る半導体記憶装置１００のメモリトランジスタ領域１２の一部の斜視図である。本実施の形態においては、メモリトランジスタ領域１２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）、ソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎからなるメモリストリングスＭＳをｍ×ｎ個（ｍ、ｎは自然数）を有している。図２においては、ｍ＝３、ｎ＝４の一例を示している。   FIG. 2 is a perspective view of a part of the memory transistor region 12 of the semiconductor memory device 100 according to the present embodiment. In the present embodiment, the memory transistor region 12 includes m × n memory strings MS (m and n are natural numbers) including memory transistors (MTr1mn to MTr4mn), a source side selection transistor SSTrmn, and a drain side selection transistor SDTrmn. Have. FIG. 2 shows an example of m = 3 and n = 4.

各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎのゲートに接続されているワード線ＷＬ１〜ＷＬ４は、層間絶縁層（図２においては図示略）を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。即ち、各メモリストリングスＭＳのメモリトランジスタＭＴｒ１ｍｎのゲートの全てがワード線ＷＬ１に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ２ｍｎのゲートの全てがワード線ＷＬ２に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ３ｍｎのゲートの全てがワード線ＷＬ３に接続されている。また、各メモリストリングスＭＳのメモリトランジスタＭＴｒ４ｍｎのゲートの全てがワード線ＷＬ４に接続されている。本実施の形態に係る半導体記憶装置１００においては、図１及び図２に示すように、ワード線ＷＬ１〜ＷＬ４は、それぞれ、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されている。また、ワード線ＷＬ１〜ＷＬ４は、それぞれ、メモリストリングスＭＳに対し垂直方向に形成されている。また、ワード線ＷＬ１〜ＷＬ４のロウ方向の端部は、階段状に形成されている。ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。   The word lines WL1 to WL4 connected to the gates of the memory transistors MTr1mn to MTr4mn of each memory string MS are each formed of the same conductive layer via an interlayer insulating layer (not shown in FIG. 2). Each is common. That is, all the gates of the memory transistors MTr1mn of each memory string MS are connected to the word line WL1. Further, all the gates of the memory transistors MTr2mn of each memory string MS are connected to the word line WL2. Further, all the gates of the memory transistors MTr3mn of each memory string MS are connected to the word line WL3. Further, all the gates of the memory transistors MTr4mn of each memory string MS are connected to the word line WL4. In the semiconductor memory device 100 according to the present embodiment, as shown in FIGS. 1 and 2, the word lines WL <b> 1 to WL <b> 4 are two-dimensionally expanded in the horizontal direction parallel to the semiconductor substrate Ba. Is formed. The word lines WL1 to WL4 are each formed in a direction perpendicular to the memory strings MS. Further, the end portions in the row direction of the word lines WL1 to WL4 are formed in a step shape. Here, the row direction is a direction orthogonal to the vertical direction, and the column direction is a direction orthogonal to the vertical direction and the row direction.

各メモリストリングスＭＳは、半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域（後述するＢａ２）の上に柱状の柱状半導体ＣＬｍｎ（図２に示す場合、ｍ＝１〜３、ｎ＝１〜４）を有している。各柱状半導体ＣＬｍｎは、半導体基板Ｂａから垂直方向に形成されており、半導体基板Ｂａ及びワード線（ＷＬ１〜ＷＬ４）の面上においてマトリクス状になるように配置されている。つまり、メモリストリングスＭＳも、柱状半導体ＣＬｍｎに垂直な面内にマトリクス状に配置されている。なお、この柱状半導体ＣＬｍｎは、円柱状であっても、角柱状であってもよい。また、柱状半導体ＣＬｍｎとは、段々形状を有する柱状の半導体を含む。   Each memory string MS has a columnar columnar semiconductor CLmn (in the case of FIG. 2, m = 1 to 3, n = 1) on an n + region (Ba2 described later) formed in the P-well region Ba1 of the semiconductor substrate Ba. To 4). Each columnar semiconductor CLmn is formed in the vertical direction from the semiconductor substrate Ba, and is arranged in a matrix on the surface of the semiconductor substrate Ba and the word lines (WL1 to WL4). That is, the memory strings MS are also arranged in a matrix in a plane perpendicular to the columnar semiconductor CLmn. The columnar semiconductor CLmn may be cylindrical or prismatic. The columnar semiconductor CLmn includes a columnar semiconductor having a stepped shape.

また、図２に示すように、メモリストリングスＭＳの上方には、柱状半導体ＣＬｍｎと絶縁層（図２においては図示略）を介し接してドレイン側選択トランジスタＳＤＴｒｍｎを構成する矩形板状のドレイン側選択ゲート線ＳＧＤ（図２に示す場合、ＳＧＤ１〜ＳＧＤ４）が設けられている。各ドレイン側選択ゲート線ＳＧＤは、互いに絶縁分離され、ワード線ＷＬ１〜ＷＬ４とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択ゲート線ＳＧＤのカラム方向の中心を貫通して、柱状半導体ＣＬｍｎが設けられている。   Further, as shown in FIG. 2, a rectangular plate-like drain side selection that forms a drain side selection transistor SDTrmn in contact with a columnar semiconductor CLmn via an insulating layer (not shown in FIG. 2) is located above the memory string MS. Gate lines SGD (in the case shown in FIG. 2, SGD1 to SGD4) are provided. Each drain-side selection gate line SGD is insulated and separated from each other, and is formed in a line extending in the row direction and repeatedly provided in the column direction, unlike the word lines WL1 to WL4. A columnar semiconductor CLmn is provided so as to penetrate the center in the column direction of the drain-side selection gate line SGD.

また、図２に示すように、メモリストリングスＭＳの下方には、柱状半導体ＣＬｍｎと絶縁層（図２においては図示略）を介し接してソース側選択トランジスタＳＳＴｒｍｎを構成するソース側選択ゲート線ＳＧＳが設けられている。ソース側選択ゲート線ＳＧＳは、ワード線ＷＬ１〜ＷＬ４と同様に水平方向において２次元的に広がりを有するように形成されている。なお、ソース側選択ゲート線ＳＧＳは、図２に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。   As shown in FIG. 2, below the memory string MS, a source-side selection gate line SGS that constitutes a source-side selection transistor SSTrmn is in contact with the columnar semiconductor CLmn via an insulating layer (not shown in FIG. 2). Is provided. The source side select gate line SGS is formed so as to expand two-dimensionally in the horizontal direction, like the word lines WL1 to WL4. In addition to the structure shown in FIG. 2, the source side select gate line SGS may have a strip shape extending in the row direction and repeatedly provided in the column direction.

次に、図２及び図３を参照して、本実施の形態におけるメモリストリングスＭＳにより構成される回路構成及びその動作を説明する。図３は、本実施の形態における一つのメモリストリングスＭＳの回路図である。   Next, with reference to FIG. 2 and FIG. 3, the circuit configuration constituted by the memory strings MS in the present embodiment and the operation thereof will be described. FIG. 3 is a circuit diagram of one memory string MS in the present embodiment.

図２及び図３に示すように、本実施の形態において、メモリストリングスＭＳは、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎを有している。これら４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びにソース側選択トランジスタＳＳＴｒｍｎ及びドレイン側選択トランジスタＳＤＴｒｍｎは、それぞれ直列に接続されている（図３参照）。本実施の形態のメモリストリングスＭＳにおいては、半導体基板Ｂａ上のＰ−型領域（Ｐ−ｗｅｌｌ領域）Ｂａ１に形成されたｎ＋領域に柱状半導体ＣＬｍｎが形成されている。   As shown in FIGS. 2 and 3, in the present embodiment, the memory string MS includes four memory transistors MTr1mn to MTr4mn, a source side selection transistor SSTrmn, and a drain side selection transistor SDTrmn. The four memory transistors MTr1mn to MTr4mn, the source side select transistor SSTrmn, and the drain side select transistor SDTrmn are connected in series (see FIG. 3). In the memory string MS of the present embodiment, the columnar semiconductor CLmn is formed in the n + region formed in the P− type region (P-well region) Ba1 on the semiconductor substrate Ba.

また、ソース側選択トランジスタＳＳＴｒｍｎのソースにはソース線ＳＬ（半導体基板ＢａのＰ−ｗｅｌｌ領域Ｂａ１に形成されたｎ＋領域）が接続されている。また、ドレイン側選択トランジスタＳＤＴｒｍｎのドレインにはビット線ＢＬが接続されている。   A source line SL (n + region formed in the P-well region Ba1 of the semiconductor substrate Ba) is connected to the source of the source side select transistor SSTrmn. A bit line BL is connected to the drain of the drain side select transistor SDTrmn.

各メモリトランジスタＭＴｒｍｎは、柱状半導体ＣＬｍｎ、その柱状半導体ＣＬｍｎを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線ＷＬを有する。ワード線ＷＬは、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。   Each memory transistor MTrmn has a columnar semiconductor CLmn, a charge storage layer formed so as to surround the columnar semiconductor CLmn, and a word line WL formed so as to surround the charge storage layer. The word line WL functions as a control gate of the memory transistor MTrmn.

上記構成を有する半導体記憶装置１００においては、ビット線ＢＬ１〜ＢＬ３、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ１〜ＷＬ４、ソース側選択ゲート線ＳＧＳ、ソース線ＳＬの電圧は、ビット線駆動回路（図２においては図示略）、ドレイン側選択ゲート線駆動回路（図２においては図示略）、ワード線駆動回路（図２においては図示略）、ソース側選択ゲート線駆動回路（図２においては図示略）、ソース線駆動回路（図２においては図示略）によって制御される。すなわち、所定のメモリトランジスタＭＴｒｍｎの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。   In the semiconductor memory device 100 having the above configuration, the voltages of the bit lines BL1 to BL3, the drain side selection gate line SGD, the word lines WL1 to WL4, the source side selection gate line SGS, and the source line SL are the bit line driving circuit (FIG. 2 is not shown), a drain side selection gate line driving circuit (not shown in FIG. 2), a word line driving circuit (not shown in FIG. 2), and a source side selection gate line driving circuit (not shown in FIG. 2). ), And controlled by a source line driving circuit (not shown in FIG. 2). That is, data is read, written, and erased by controlling the charge in the charge storage layer of a predetermined memory transistor MTrmn.

次に、図４及び図５を参照して、抵抗素子領域１１０の構成について説明する。   Next, the configuration of the resistance element region 110 will be described with reference to FIGS. 4 and 5.

図４は、抵抗素子領域１１０の一部断面図であり、図５は、その上面図である。抵抗素子領域１１０は、ロウ及びカラム方向に広がる抵抗線（第２導電層）ＲｅＬ１〜ＲｅＬ５、抵抗線ＲｅＬ１〜ＲｅＬ５に接続され且つ上方に延びる複数のコンタクト線（コンタクト層）ＣＬ１〜ＣＬ１０、及びコンタクト層ＣＬ１〜ＣＬ１０の上端に接続された配線（上部配線層）Ｌ１〜Ｌ６を有する。   4 is a partial cross-sectional view of the resistance element region 110, and FIG. 5 is a top view thereof. The resistance element region 110 includes resistance lines (second conductive layers) ReL1 to ReL5 extending in the row and column directions, a plurality of contact lines (contact layers) CL1 to CL10 connected to the resistance lines ReL1 to ReL5 and extending upward, and contacts Wiring (upper wiring layers) L1 to L6 connected to the upper ends of the layers CL1 to CL10 are provided.

抵抗線ＲｅＬ１〜ＲｅＬ５は半導体基板Ｂａ上に積層され、抵抗線ＲｅＬ１〜ＲｅＬ５の端部は階段状に形成されている。また、複数積層される抵抗線ＲｅＬ及びワード線ＷＬは同層に形成されている。   The resistance lines ReL1 to ReL5 are stacked on the semiconductor substrate Ba, and the ends of the resistance lines ReL1 to ReL5 are formed in a stepped shape. A plurality of stacked resistance lines ReL and word lines WL are formed in the same layer.

第１コンタクト線ＣＬ１は、最下層の抵抗線ＲｅＬ１のロウ方向の端部Ａに接続されている。また、第２コンタクト線ＣＬ２は、第１コンタクト線ＣＬ１が接続される端部Ａとは異なる抵抗線ＲｅＬ１のロウ方向の端部Ｂに接続されている。   The first contact line CL1 is connected to the end A in the row direction of the lowermost resistance line ReL1. Further, the second contact line CL2 is connected to the end B in the row direction of the resistance line ReL1 different from the end A to which the first contact line CL1 is connected.

第３コンタクト線ＣＬ３は、下層から２番目の抵抗線ＲｅＬ２のロウ方向の端部Ｃに接続されている。また、第４コンタクト線ＣＬ４は、第３コンタクト線ＣＬ３が接続される端部Ｃとは異なる抵抗線ＲｅＬ２のロウ方向の端部Ｄに接続されている。   The third contact line CL3 is connected to the end portion C in the row direction of the second resistance line ReL2 from the lower layer. The fourth contact line CL4 is connected to the end D in the row direction of the resistance line ReL2, which is different from the end C to which the third contact line CL3 is connected.

第５コンタクト線ＣＬ５は、下層から３番目の抵抗線ＲｅＬ３のロウ方向の端部Ｅに接続されている。また、第６コンタクト線ＣＬ６は、第５コンタクト線ＣＬ５が接続される端部Ｅとは異なる抵抗線ＲｅＬ３のロウ方向の端部Ｆに接続されている。   The fifth contact line CL5 is connected to the end E in the row direction of the third resistance line ReL3 from the lower layer. The sixth contact line CL6 is connected to the end F in the row direction of the resistance line ReL3, which is different from the end E to which the fifth contact line CL5 is connected.

第７コンタクト線ＣＬ７は、下層から４番目の抵抗線ＲｅＬ４のロウ方向の端部Ｇに接続されている。また、第８コンタクト線ＣＬ８は、第７コンタクト線ＣＬ７が接続される端部Ｇとは異なる抵抗線ＲｅＬ４のロウ方向の端部Ｈに接続されている。   The seventh contact line CL7 is connected to the row direction end G of the fourth resistance line ReL4 from the lower layer. The eighth contact line CL8 is connected to the row-direction end H of the resistance line ReL4 different from the end G to which the seventh contact line CL7 is connected.

第９コンタクト線ＣＬ９は、下層から５番目の抵抗線ＲｅＬ５のロウ方向の端部Ｉに接続されている。また、第１０コンタクト線ＣＬ１０は、第９コンタクト線ＣＬ９が接続される端部Ｉとは異なる抵抗線ＲｅＬ５のロウ方向の端部Ｊに接続されている。   The ninth contact line CL9 is connected to the end I in the row direction of the fifth resistance line ReL5 from the lower layer. The tenth contact line CL10 is connected to the end portion J in the row direction of the resistance line ReL5 different from the end portion I to which the ninth contact line CL9 is connected.

なお、図４において抵抗線ＲｅＬは５つの層で形成されているが、本実施の形態は図４に示す数に限定されるものではない。   In FIG. 4, the resistance line ReL is formed of five layers, but the present embodiment is not limited to the number shown in FIG.

第１配線Ｌ１は、第１コンタクト線ＣＬ１の上端と接続され、且つ外部機器もしくは半導体記憶装置１００内に形成される周辺回路と接続されている。   The first wiring L1 is connected to the upper end of the first contact line CL1, and is connected to an external device or a peripheral circuit formed in the semiconductor memory device 100.

第２配線Ｌ２は、第２コンタクト線ＣＬ２及び第３コンタクト線ＣＬ３の上端と接続されている。よって、第２配線Ｌ２は、第２コンタクト線ＣＬ２及び第３コンタクト線ＣＬ３を通じて抵抗線ＲｅＬ１と抵抗線ＲｅＬ２とを接続させている。   The second wiring L2 is connected to the upper ends of the second contact line CL2 and the third contact line CL3. Therefore, the second wiring L2 connects the resistance line ReL1 and the resistance line ReL2 through the second contact line CL2 and the third contact line CL3.

第３配線Ｌ３は、第４コンタクト線ＣＬ４及び第５コンタクト線ＣＬ５の上端と接続されている。よって、第３配線Ｌ３は、第４コンタクト線ＣＬ４及び第５コンタクト線ＣＬ５を通じて抵抗線ＲｅＬ２と抵抗線ＲｅＬ３とを接続させている。   The third wiring L3 is connected to the upper ends of the fourth contact line CL4 and the fifth contact line CL5. Therefore, the third wiring L3 connects the resistance line ReL2 and the resistance line ReL3 through the fourth contact line CL4 and the fifth contact line CL5.

第４配線Ｌ４は、第６コンタクト線ＣＬ６及び第７コンタクト線ＣＬ７の上端と接続されている。よって、第４配線Ｌ４は、第６コンタクト線ＣＬ６及び第７コンタクト線ＣＬ７を通じて抵抗線ＲｅＬ３と抵抗線ＲｅＬ４とを接続させている。   The fourth wiring L4 is connected to the upper ends of the sixth contact line CL6 and the seventh contact line CL7. Therefore, the fourth wiring L4 connects the resistance line ReL3 and the resistance line ReL4 through the sixth contact line CL6 and the seventh contact line CL7.

第５配線Ｌ５は、第８コンタクト線ＣＬ８及び第９コンタクト線ＣＬ９の上端と接続されている。よって、第５配線Ｌ５は、第８コンタクト線ＣＬ８及び第９コンタクト線ＣＬ９を通じて抵抗線ＲｅＬ４と抵抗線ＲｅＬ５とを接続させている。   The fifth wiring L5 is connected to the upper ends of the eighth contact line CL8 and the ninth contact line CL9. Therefore, the fifth wiring L5 connects the resistance line ReL4 and the resistance line ReL5 through the eighth contact line CL8 and the ninth contact line CL9.

第６配線Ｌ６は、第１０コンタクト線ＣＬ１０の上端と接続されている。   The sixth wiring L6 is connected to the upper end of the tenth contact line CL10.

上記構成により、第１配線Ｌ１から第６配線Ｌ６までが直列に接続され、一つの抵抗素子Ｒが形成される。   With the above configuration, the first wiring L1 to the sixth wiring L6 are connected in series, and one resistance element R is formed.

［本実施の形態に係る半導体記憶装置１００の具体的構成］
次に、図６〜図８を参照して、半導体記憶装置１００の更に具体的構成を説明する。図６は、本実施の形態に係る半導体記憶装置１００のメモリトランジスタ領域１２の具体的な断面図であり、図７は、図６の一部拡大図である。図８は、本実施の形態に係る半導体記憶装置１００の抵抗素子領域１１０の具体的な断面図である。 [Specific Configuration of Semiconductor Memory Device 100 According to the Present Embodiment]
Next, a more specific configuration of the semiconductor memory device 100 will be described with reference to FIGS. FIG. 6 is a specific cross-sectional view of the memory transistor region 12 of the semiconductor memory device 100 according to the present embodiment, and FIG. 7 is a partially enlarged view of FIG. FIG. 8 is a specific cross-sectional view of the resistance element region 110 of the semiconductor memory device 100 according to the present embodiment.

先ず、メモリトランジスタ領域１２について説明する。図６に示すように、半導体記憶装置１００（メモリストリングスＭＳ）は、メモリトランジスタ領域１２において、半導体基板Ｂａ上に下層から上層へと、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０、配線層５０を有する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒｍｎとして機能する。メモリトランジスタ層３０は、メモリトランジスタＭＴｒｍｎとして機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒｍｎとして機能する。   First, the memory transistor region 12 will be described. As shown in FIG. 6, the semiconductor memory device 100 (memory strings MS) includes a source-side selection transistor layer 20, a memory transistor layer 30, and a drain side in the memory transistor region 12 from the lower layer to the upper layer on the semiconductor substrate Ba. A selection transistor layer 40 and a wiring layer 50 are provided. The source side select transistor layer 20 functions as the source side select transistor SSTrmn. The memory transistor layer 30 functions as the memory transistor MTrmn. The drain side select transistor layer 40 functions as the drain side select transistor SDTrmn.

半導体基板Ｂａ上には、Ｐ−型領域（Ｐ−ｗｅｌｌ領域）Ｂａ１が形成されている。また、Ｐ−型領域Ｂａ１上には、ｎ＋領域（ソース線領域）Ｂａ２が形成されている。   A P-type region (P-well region) Ba1 is formed on the semiconductor substrate Ba. An n + region (source line region) Ba2 is formed on the P− type region Ba1.

ソース側選択トランジスタ層２０は、半導体基板Ｂａ上に順次積層された、ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４を有する。   The source side select transistor layer 20 includes a source side first insulating layer 21, a source side conductive layer 22, a source side second insulating layer 23, and a source side isolation insulating layer 24, which are sequentially stacked on the semiconductor substrate Ba.

ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するようにメモリトランジスタ領域１２に形成されている。ソース側第１絶縁層２１、ソース側導電層２２、ソース側第２絶縁層２３、及びソース側分離絶縁層２４は、メモリトランジスタ領域１２内の所定領域（消去単位）毎に分断され、それらのロウ方向及びカラム方向の端部には、側壁絶縁層２５が形成されている。また、半導体基板Ｂａからソース側分離絶縁層２４の上面まで、絶縁層２６が形成されている。   The source-side first insulating layer 21, the source-side conductive layer 22, the source-side second insulating layer 23, and the source-side isolation / insulation layer 24 have a memory so as to expand two-dimensionally in a horizontal direction parallel to the semiconductor substrate Ba. It is formed in the transistor region 12. The source-side first insulating layer 21, the source-side conductive layer 22, the source-side second insulating layer 23, and the source-side isolation / insulating layer 24 are divided into predetermined regions (erase units) in the memory transistor region 12, Sidewall insulating layers 25 are formed at the ends in the row direction and the column direction. An insulating layer 26 is formed from the semiconductor substrate Ba to the upper surface of the source-side isolation / insulation layer 24.

ソース側第１絶縁層２１、及びソース側第２絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側導電層２２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。ソース側分離絶縁層２４は、窒化シリコン（ＳｉＮ）にて構成されている。 The source side first insulating layer 21 and the source side second insulating layer 23 are made of silicon oxide (SiO 2 ). The source side conductive layer 22 is composed of P + type polysilicon (p-Si). The source-side isolation / insulation layer 24 is composed of silicon nitride (SiN).

また、ソース側分離絶縁層２４、ソース側第２絶縁層２３、ソース側導電層２２、及びソース側第１絶縁層２１を貫通するようにソース側ホール２７が形成されている。ソース側ホール２７に面する側壁には、順次、ソース側ゲート絶縁層２８、ソース側柱状半導体層（半導体層）２９が設けられている。   A source-side hole 27 is formed so as to penetrate the source-side isolation / insulation layer 24, the source-side second insulation layer 23, the source-side conductive layer 22, and the source-side first insulation layer 21. A source-side gate insulating layer 28 and a source-side columnar semiconductor layer (semiconductor layer) 29 are sequentially provided on the side wall facing the source-side hole 27.

ソース側ゲート絶縁層２８は、酸化シリコン（ＳｉＯ２）にて形成されている。ソース側柱状半導体層２９は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ソース側柱状半導体層２９は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。 The source side gate insulating layer 28 is formed of silicon oxide (SiO 2 ). The source side columnar semiconductor layer 29 is formed of polysilicon (p-Si). Further, the source side columnar semiconductor layer 29 may be composed of N + type polysilicon at the upper part thereof.

なお、上記ソース側選択トランジスタ層２０の構成において、ソース側導電層２２の構成を換言すると、ソース側導電層２２は、ソース側柱状半導体層２９と共にソース側ゲート絶縁層２８を挟むように形成されている。   In the configuration of the source side select transistor layer 20, in other words, the configuration of the source side conductive layer 22 is formed so as to sandwich the source side gate insulating layer 28 together with the source side columnar semiconductor layer 29. ing.

また、ソース側選択トランジスタ層２０において、ソース側導電層２２が、ソース側選択ゲート線ＳＧＳとして機能する。また、ソース側導電層２２が、ソース側選択トランジスタＳＳＴｒｍｎの制御ゲートとして機能する。   In the source side select transistor layer 20, the source side conductive layer 22 functions as the source side select gate line SGS. Further, the source side conductive layer 22 functions as a control gate of the source side select transistor SSTrmn.

メモリトランジスタ層３０は、ソース側分離絶縁層２４の上方及び絶縁層２６の上方に設けられた第１〜第６ワード線間絶縁層（層間絶縁層）３１ａ〜３１ｆと、第１〜第６ワード線間絶縁層３１ａ〜３１ｆの上下間に設けられた第１〜第５ワード線導電層３２ａ〜３２ｅ（第１導電層）と、第６ワード線間絶縁層３１ｆ上に順次積層されたメモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３ｂを有する。   The memory transistor layer 30 includes first to sixth inter-word line insulating layers (interlayer insulating layers) 31a to 31f provided above the source-side isolation / insulating layer 24 and above the insulating layer 26, and first to sixth words. Memory isolation sequentially stacked on the first to fifth word line conductive layers 32a to 32e (first conductive layer) provided between the upper and lower sides of the inter-line insulating layers 31a to 31f and the sixth inter-word line insulating layer 31f. It has an insulating layer 33a and a memory protection insulating layer 33b.

第１〜第６ワード線間絶縁層３１ａ〜３１ｆ、第１〜第５ワード線導電層３２ａ〜３２ｅ、及びメモリ分離絶縁層３３ａは、ロウ方向及びカラム方向において２次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。メモリ保護絶縁層３３ｂは、第１〜第６ワード線間絶縁層３１ａ〜３１ｆ、第１〜第５ワード線導電層３２ａ〜３２ｅ、及びメモリ分離絶縁層３３ａのロウ方向の端部及びカラム方向の端部を覆うように形成されている。また、メモリトランジスタ層３０において、第１ワード線間絶縁層３１ａの上面に形成されたメモリ保護絶縁層３３ｂの上部から、メモリ分離絶縁層３３ａの上面に形成されたメモリ保護絶縁層３３ｂの上部まで、絶縁層３４が形成されている。   The first to sixth inter-wordline insulating layers 31a to 31f, the first to fifth wordline conductive layers 32a to 32e, and the memory isolation insulating layer 33a are two-dimensionally expanded in the row direction and the column direction. It is formed and is stepped at the end in the row direction. The memory protection insulating layer 33b includes first to sixth inter-word line insulating layers 31a to 31f, first to fifth word line conductive layers 32a to 32e, and end portions in the row direction and column direction of the memory isolation insulating layer 33a. It is formed so as to cover the end. Further, in the memory transistor layer 30, from the upper part of the memory protective insulating layer 33b formed on the upper surface of the first inter-wordline insulating layer 31a to the upper part of the memory protective insulating layer 33b formed on the upper surface of the memory isolation insulating layer 33a. An insulating layer 34 is formed.

第１〜第６ワード線間絶縁層３１ａ〜３１ｆは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第５ワード線導電層３２ａ〜３２ｅは、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて構成されている。メモリ分離絶縁層３３ａ、及びメモリ保護絶縁層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。 The first to sixth inter-wordline insulating layers 31a to 31f are composed of silicon oxide (SiO 2 ). The first to fifth word line conductive layers 32a to 32e are composed of P + type polysilicon (p-Si). The memory isolation / insulation layer 33a and the memory protection insulation layer 33b are made of silicon nitride (SiN).

また、メモリトランジスタ層３０において、メモリ分離絶縁層３３ａ、第１〜第６ワード線間絶縁層３１ａ〜３１ｆ、及び第１〜第５ワード線導電層３２ａ〜３２ｅを貫通するようにメモリホール３５が形成されている。メモリホール３５は、ソース側ホール２７と整合する位置に設けられている。メモリ側ホール３５内の側壁には、順次、メモリゲート絶縁層３６、及びメモリ柱状半導体層（半導体層）３７が設けられている。   In the memory transistor layer 30, the memory hole 35 penetrates the memory isolation insulating layer 33a, the first to sixth inter-wordline insulating layers 31a to 31f, and the first to fifth wordline conductive layers 32a to 32e. Is formed. The memory hole 35 is provided at a position aligned with the source side hole 27. A memory gate insulating layer 36 and a memory columnar semiconductor layer (semiconductor layer) 37 are sequentially provided on the side wall in the memory side hole 35.

メモリゲート絶縁層３６は、図７に示すように、柱状半導体層３７の側壁から、順次、トンネル絶縁層３６ａ、電荷を蓄積する電荷蓄積層３６ｂ、及びブロック絶縁層３６ｃを有する。   As shown in FIG. 7, the memory gate insulating layer 36 includes, from the side wall of the columnar semiconductor layer 37, a tunnel insulating layer 36a, a charge storage layer 36b for storing charges, and a block insulating layer 36c.

トンネル絶縁層３６ａ、及びブロック絶縁層３６ｃは、酸化シリコン（ＳｉＯ２）にて形成されている。電荷蓄積層３６ｂは、窒化シリコン（ＳｉＮ）にて形成されている。メモリ柱状半導体３７は、ポリシリコン（ｐ−Ｓｉ）にて構成されている。また、メモリ柱状半導体層３７は、その上部をＮ＋型のポリシリコンにて構成されたものであってもよい。 The tunnel insulating layer 36a and the block insulating layer 36c are formed of silicon oxide (SiO 2 ). The charge storage layer 36b is formed of silicon nitride (SiN). The memory columnar semiconductor 37 is made of polysilicon (p-Si). Further, the memory columnar semiconductor layer 37 may be composed of N + type polysilicon at the upper part thereof.

なお、上記メモリトランジスタ層３０において、第１〜第５ワード線導電層３２ａ〜３２ｅの構成を換言すると、第１〜第５ワード線導電層３２ａ〜３２ｅは、メモリ柱状半導体層３７と共にトンネル絶縁層３６ａ、電荷蓄積層３６ｂ及びブロック絶縁層３６ｃを挟むように形成されている。   In other words, in the memory transistor layer 30, in other words, the configurations of the first to fifth word line conductive layers 32 a to 32 e are configured such that the first to fifth word line conductive layers 32 a to 32 e together with the memory columnar semiconductor layer 37 are tunnel insulating layers. 36a, the charge storage layer 36b, and the block insulating layer 36c.

また、メモリトランジスタ層３０において、第１〜第５ワード線導電層３２ａ〜３２ｅが、ワード線ＷＬ１〜ＷＬ５として機能する。また、第１〜第５ワード線導電層３２ａ〜３２ｅが、メモリトランジスタＭＴｒｍｎの制御ゲートとして機能する。   In the memory transistor layer 30, the first to fifth word line conductive layers 32a to 32e function as the word lines WL1 to WL5. The first to fifth word line conductive layers 32a to 32e function as control gates of the memory transistor MTrmn.

ドレイン側選択トランジスタ層４０は、メモリ保護絶縁層３３ｂ上に順次積層されたドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４を有する。   The drain side select transistor layer 40 includes a drain side first insulating layer 41, a drain side conductive layer 42, a drain side second insulating layer 43, and a drain side isolation insulating layer 44 that are sequentially stacked on the memory protection insulating layer 33b. .

ドレイン側第１絶縁層４１、ドレイン側導電層４２、ドレイン側第２絶縁層４３、及びドレイン側分離絶縁層４４は、メモリ柱状半導体層３７の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。また、ドレイン側選択トランジスタ層４０において、絶縁層３４の上面から、ドレイン側分離絶縁層４４の所定高さ上方まで絶縁層４５が形成されている。   The drain-side first insulating layer 41, the drain-side conductive layer 42, the drain-side second insulating layer 43, and the drain-side isolation insulating layer 44 are provided at positions aligned with the upper portion of the memory columnar semiconductor layer 37 and extend in the row direction. It is formed in a line shape repeatedly provided in the column direction. In the drain side select transistor layer 40, an insulating layer 45 is formed from the upper surface of the insulating layer 34 to a predetermined height above the drain side isolation insulating layer 44.

ドレイン側第１絶縁層４１及びドレイン側第２絶縁層４３は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側導電層４２は、Ｐ＋型のポリシリコン（ｐ−Ｓｉ）にて形成されている。ドレイン側分離絶縁層４４は、窒化シリコン（ＳｉＮ）にて形成されている。 The drain side first insulating layer 41 and the drain side second insulating layer 43 are formed of silicon oxide (SiO 2 ). The drain side conductive layer 42 is formed of P + type polysilicon (p-Si). The drain-side isolation / insulation layer 44 is formed of silicon nitride (SiN).

また、ドレイン側選択トランジスタ層４０において、ドレイン側分離絶縁層４４、ドレイン側第２絶縁層４３、ドレイン側導電層４２、ドレイン側第１絶縁層４１、及びメモリ保護絶縁層３３を貫通するようにドレイン側ホール４６が形成されている。ドレイン側ホール４６は、メモリホール３５と整合する位置に設けられている。ドレイン側ホール４６に面する側壁には、順次、ドレイン側ゲート絶縁層４７、及びドレイン側柱状半導体層（半導体層）４８が設けられている。   Further, in the drain side select transistor layer 40, the drain side isolation insulating layer 44, the drain side second insulating layer 43, the drain side conductive layer 42, the drain side first insulating layer 41, and the memory protection insulating layer 33 are penetrated. A drain side hole 46 is formed. The drain side hole 46 is provided at a position aligned with the memory hole 35. A drain-side gate insulating layer 47 and a drain-side columnar semiconductor layer (semiconductor layer) 48 are sequentially provided on the side wall facing the drain-side hole 46.

ドレイン側ゲート絶縁層４７は、酸化シリコン（ＳｉＯ２）にて形成されている。ドレイン側柱状半導体層４８は、ポリシリコン（ｐ−Ｓｉ）にて形成されている。また、ドレイン側柱状半導体層４８の上部は、ｎ＋型ポリシリコンにて構成されている。 The drain side gate insulating layer 47 is formed of silicon oxide (SiO 2 ). The drain side columnar semiconductor layer 48 is formed of polysilicon (p-Si). The upper part of the drain side columnar semiconductor layer 48 is made of n + type polysilicon.

なお、上記ドレイン側選択トランジスタ層４０の構成において、ドレイン側導電層４２の構成を換言すると、ドレイン側導電層４２は、ドレイン側柱状半導体層４８と共にドレイン側ゲート絶縁層４７を挟むように形成されている。   In the configuration of the drain side select transistor layer 40, in other words, the configuration of the drain side conductive layer 42 is formed so as to sandwich the drain side gate insulating layer 47 together with the drain side columnar semiconductor layer 48. ing.

また、ドレイン側選択トランジスタ４０において、ドレイン側導電層４２が、ドレイン側選択ゲート線ＳＧＤとして機能する。また、ドレイン側導電層４２が、ドレイン側選択トランジスタＳＤＴｒｍｎの制御ゲートとして機能する。   In the drain side select transistor 40, the drain side conductive layer 42 functions as the drain side select gate line SGD. Further, the drain side conductive layer 42 functions as a control gate of the drain side select transistor SDTrmn.

上記ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０には、プラグホール６１ａ〜６１ｉが形成されている。   Plug holes 61 a to 61 i are formed in the source side select transistor layer 20, the memory transistor layer 30, and the drain side select transistor layer 40.

プラグホール６１ａは、ｎ＋領域（ソース線領域）Ｂａ２に達するように形成されている。プラグホール６１ｂは、ソース側導電層２２の上面に達するように形成されている。プラグホール６１ｃ〜６１ｇは、第１〜第５ワード線導電層３２ａ〜３２ｅの上面に達するように形成されている。プラグホール６１ｈは、ドレイン側導電層４２の上面に達するように形成されている。プラグホール６１ｉは、ドレイン側柱状半導体層４８に達するように形成されている。   Plug hole 61a is formed to reach n + region (source line region) Ba2. The plug hole 61 b is formed so as to reach the upper surface of the source side conductive layer 22. The plug holes 61c to 61g are formed so as to reach the upper surfaces of the first to fifth word line conductive layers 32a to 32e. The plug hole 61 h is formed so as to reach the upper surface of the drain side conductive layer 42. The plug hole 61 i is formed so as to reach the drain side columnar semiconductor layer 48.

プラグホール６１ａ〜６１ｉに面する側壁には、順次、バリアメタル層６２、及びプラグ導電層６３が形成されている。バリアメタル層６２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。プラグ導電層６３は、タングステン（Ｗ）にて構成されている。   A barrier metal layer 62 and a plug conductive layer 63 are sequentially formed on the side walls facing the plug holes 61a to 61i. The barrier metal layer 62 is composed of titanium-titanium nitride (Ti-TiN). The plug conductive layer 63 is made of tungsten (W).

配線層５０は、絶縁層４５の上面に順次積層された、配線第１〜第４絶縁層５１〜５４を有する。配線第１絶縁層５１、及び配線第４絶縁層５４は、窒化シリコン（ＳｉＮ）にて構成されている。配線第２絶縁層５２、及び配線第３絶縁層５３は、酸化シリコン（ＳｉＯ２）にて構成されている。 The wiring layer 50 includes wiring first to fourth insulating layers 51 to 54 sequentially stacked on the upper surface of the insulating layer 45. The wiring first insulating layer 51 and the wiring fourth insulating layer 54 are made of silicon nitride (SiN). The wiring second insulating layer 52 and the wiring third insulating layer 53 are made of silicon oxide (SiO 2 ).

また、配線層５０は、配線溝５６ａを有する。配線溝５６ａは、配線第１絶縁層５１、及び配線第２絶縁層５２を貫通するように形成されている。配線溝５６ａは、プラグホール６１ａ〜６１ｉと整合する位置に設けられている。   Further, the wiring layer 50 has a wiring groove 56a. The wiring groove 56 a is formed so as to penetrate the wiring first insulating layer 51 and the wiring second insulating layer 52. The wiring groove 56a is provided at a position aligned with the plug holes 61a to 61i.

配線溝５６ａに面する側壁には、順次、バリアメタル層５６ｂ、配線導電層５６ｃが形成されている。バリアメタル層５６ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）にて構成されている。配線導電層５６ｃは、タングステン（Ｗ）にて構成されている。   A barrier metal layer 56b and a wiring conductive layer 56c are sequentially formed on the side wall facing the wiring groove 56a. The barrier metal layer 56b is composed of titanium-titanium nitride (Ti-TiN). The wiring conductive layer 56c is made of tungsten (W).

次に、抵抗素子領域１１０について説明する。図８に示すように、半導体記憶装置１００は、抵抗素子領域１１０において、半導体基板Ｂａ上に下層から上層へと、第１絶縁層８１、抵抗素子層７０、及び第２〜第６絶縁層８２〜８６を有する。抵抗素子層７０は、抵抗素子Ｒを構成する。   Next, the resistance element region 110 will be described. As shown in FIG. 8, the semiconductor memory device 100 includes a first insulating layer 81, a resistive element layer 70, and second to sixth insulating layers 82 in the resistive element region 110 from the lower layer to the upper layer on the semiconductor substrate Ba. ~ 86. The resistance element layer 70 constitutes the resistance element R.

第１絶縁層８１は、酸化シリコン（ＳｉＯ２）にて構成されている。第１絶縁層８１は、メモリトランジスタ領域１２のソース側分離絶縁層２４の上面まで形成されている。 The first insulating layer 81 is composed of silicon oxide (SiO 2 ). The first insulating layer 81 is formed up to the upper surface of the source-side isolation / insulation layer 24 in the memory transistor region 12.

抵抗素子層７０は、交互に積層された第１〜第６抵抗素子絶縁層７１ａ〜７１ｆ、及び第１〜第５抵抗素子導電層（第２導電層）７２ａ〜７２ｅを有する。   The resistive element layer 70 includes first to sixth resistive element insulating layers 71a to 71f and first to fifth resistive element conductive layers (second conductive layers) 72a to 72e that are alternately stacked.

第２抵抗素子絶縁層７１ｂ、及び第１抵抗素子導電層７２ａは、ロウ方向の端部を揃えて形成されている。第３抵抗素子絶縁層７１ｃ、及び第２抵抗素子導電層７２ｂは、ロウ方向の端部を揃えて形成されている。第４抵抗素子絶縁層７１ｄ、及び第３抵抗素子導電層７２ｃは、ロウ方向の端部を揃えて形成されている。第５抵抗素子絶縁層７１ｅ、及び第４抵抗素子導電層７２ｄは、ロウ方向の端部を揃えて形成されている。第６抵抗素子絶縁層７１ｆ、及び第５抵抗素子導電層７２ｅは、ロウ方向の端部を揃えて形成されている。また、第２〜第６抵抗素子絶縁層７１ｂ〜７１ｆのロウ方向の端部、及び第１〜第５抵抗素子導電層７２ａ〜７２ｅのロウ方向の端部は、階段状に形成されている。   The second resistance element insulating layer 71b and the first resistance element conductive layer 72a are formed with their end portions in the row direction aligned. The third resistance element insulating layer 71c and the second resistance element conductive layer 72b are formed with their end portions in the row direction aligned. The fourth resistance element insulating layer 71d and the third resistance element conductive layer 72c are formed with their end portions in the row direction aligned. The fifth resistance element insulating layer 71e and the fourth resistance element conductive layer 72d are formed with the end portions in the row direction aligned. The sixth resistance element insulating layer 71f and the fifth resistance element conductive layer 72e are formed with their end portions in the row direction aligned. The end portions in the row direction of the second to sixth resistance element insulating layers 71b to 71f and the end portions in the row direction of the first to fifth resistance element conductive layers 72a to 72e are formed in a step shape.

第１〜第６抵抗素子絶縁層７１ａ〜７１ｆは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第５抵抗素子導電層７２ａ〜７２ｅは、ポリシリコン（ｐ−Ｓｉ）にて構成されている。 The first to sixth resistance element insulating layers 71a to 71f are made of silicon oxide (SiO 2 ). The first to fifth resistance element conductive layers 72a to 72e are made of polysilicon (p-Si).

なお、第１〜第６抵抗素子絶縁層７１ａ〜７１ｆ及び第１〜第６ワード線間絶縁層３１ａ〜３１ｆは、同一工程で同層に形成されるため同一の材料となる。同じように、第１〜第５抵抗素子導電層７２ａ〜７２ｅ及び第１〜第５ワード線導電層３２ａ〜３２ｅも、同一工程で同層に形成されるため同一の材料となる。   The first to sixth resistance element insulating layers 71a to 71f and the first to sixth inter-wordline insulating layers 31a to 31f are made of the same material because they are formed in the same layer in the same process. Similarly, since the first to fifth resistance element conductive layers 72a to 72e and the first to fifth word line conductive layers 32a to 32e are formed in the same layer in the same process, they are made of the same material.

第２絶縁層８２は、抵抗素子層７０を覆い且つ絶縁層４５の上面まで形成されている。第３絶縁層８３は、第２絶縁層８２上から配線第１絶縁層５１の上面まで形成されている。第４絶縁層８４は、第３絶縁層８３上から配線第２絶縁層５２の上面まで形成されている。第５絶縁層８５は、第４絶縁層８４上から配線第３絶縁層５３の上面まで形成されている。第６絶縁層８６は、第５絶縁層８５上から配線第４絶縁層５４の上面まで形成されている。   The second insulating layer 82 covers the resistance element layer 70 and is formed up to the upper surface of the insulating layer 45. The third insulating layer 83 is formed from the second insulating layer 82 to the upper surface of the wiring first insulating layer 51. The fourth insulating layer 84 is formed from the third insulating layer 83 to the upper surface of the wiring second insulating layer 52. The fifth insulating layer 85 is formed from the fourth insulating layer 84 to the upper surface of the wiring third insulating layer 53. The sixth insulating layer 86 is formed from the fifth insulating layer 85 to the upper surface of the wiring fourth insulating layer 54.

上記抵抗素子層７０、及び第２絶縁層８２には、コンタクトホール９１ａ〜９１ｊが形成されている。コンタクトホール９１ａは、第１抵抗素子導電層７２ａの端部Ａに達するように形成されている。コンタクトホール９１ｂは、第１抵抗素子導電層７２ａの端部Ｂに達するように形成されている。コンタクトホール９１ｃは、第２抵抗素子導電層７２ｂの端部Ｃに達するように形成されている。コンタクトホール９１ｄは、第２抵抗素子導電層７２ｂの端部Ｄに達するように形成されている。コンタクトホール９１ｅは、第３抵抗素子導電層７２ｃの端部Ｅに達するように形成されている。コンタクトホール９１ｆは、第３抵抗素子導電層７２ｃの端部Ｆに達するように形成されている。コンタクトホール９１ｇは、第４抵抗素子導電層７２ｄの端部Ｇに達するように形成されている。コンタクトホール９１ｈは、第４抵抗素子導電層７２ｄの端部Ｈに達するように形成されている。コンタクトホール９１ｉは、第５抵抗素子導電層７２ｅの端部Ｉに達するように形成されている。コンタクトホール９１ｊは、第５抵抗素子導電層７２ｅの端部Ｅに達するように形成されている。   Contact holes 91 a to 91 j are formed in the resistance element layer 70 and the second insulating layer 82. The contact hole 91a is formed so as to reach the end A of the first resistance element conductive layer 72a. The contact hole 91b is formed so as to reach the end B of the first resistance element conductive layer 72a. The contact hole 91c is formed so as to reach the end C of the second resistance element conductive layer 72b. The contact hole 91d is formed so as to reach the end D of the second resistance element conductive layer 72b. The contact hole 91e is formed so as to reach the end E of the third resistance element conductive layer 72c. The contact hole 91f is formed so as to reach the end F of the third resistance element conductive layer 72c. The contact hole 91g is formed so as to reach the end portion G of the fourth resistance element conductive layer 72d. The contact hole 91h is formed so as to reach the end portion H of the fourth resistance element conductive layer 72d. The contact hole 91i is formed so as to reach the end I of the fifth resistance element conductive layer 72e. The contact hole 91j is formed so as to reach the end E of the fifth resistance element conductive layer 72e.

コンタクトホール９１ａ〜９１ｊには、コンタクト導電層（コンタクト層）９２が形成されている。コンタクト導電層９２は、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。   Contact conductive layers (contact layers) 92 are formed in the contact holes 91a to 91j. The contact conductive layer 92 is composed of titanium-titanium nitride (Ti-TiN) and tungsten (W).

第２、第３絶縁層８２、８３には、第１〜第６配線溝９４ａ〜９４ｆが形成されている。第１配線溝９４ａは、コンタクトホール９１ａの上方に形成されている。第２配線溝９４ｂは、コンタクトホール９１ｂ、９１ｃの上方に形成されている。第３配線溝９４ｃは、コンタクトホール９１ｄ、９１ｅの上方に形成されている。第４配線溝９４ｄは、コンタクトホール９１ｆ、９１ｇの上方に形成されている。第５配線溝９４ｅは、コンタクトホール９１ｈ、９１ｉの上方に形成されている。第６配線溝９４ｆは、コンタクトホール９１ｊの上方に形成されている。   First to sixth wiring grooves 94 a to 94 f are formed in the second and third insulating layers 82 and 83. The first wiring groove 94a is formed above the contact hole 91a. The second wiring groove 94b is formed above the contact holes 91b and 91c. The third wiring groove 94c is formed above the contact holes 91d and 91e. The fourth wiring groove 94d is formed above the contact holes 91f and 91g. The fifth wiring groove 94e is formed above the contact holes 91h and 91i. The sixth wiring groove 94f is formed above the contact hole 91j.

第１〜第６配線溝９４ａ〜９４ｆには、第１〜第６配線導電層（上部配線層）９５ａ〜９５ｆが形成されている。第１配線導電層９５ａ〜第６配線導電層９５ｆは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。   First to sixth wiring conductive layers (upper wiring layers) 95a to 95f are formed in the first to sixth wiring grooves 94a to 94f. The first wiring conductive layer 95a to the sixth wiring conductive layer 95f are composed of titanium-titanium nitride (Ti-TiN) and tungsten (W).

第５絶縁層８５には、コンタクトホール９６ａ及び９６ｂが形成されている。コンタクトホール９６ａは、第１配線導電層９５ａの上方に形成されている。コンタクトホール９６ｂは、第６配線導電層９５ｆの上方に形成されている。   Contact holes 96 a and 96 b are formed in the fifth insulating layer 85. The contact hole 96a is formed above the first wiring conductive layer 95a. The contact hole 96b is formed above the sixth wiring conductive layer 95f.

コンタクトホール９６ａ及び９６ｂには、コンタクト導電層９７ａ及び９７ｂが形成されている。コンタクト導電層９７ａ及び９７ｂは、チタン−窒化チタン（Ｔｉ−ＴｉＮ）及び、タングステン（Ｗ）にて構成されている。   Contact conductive layers 97a and 97b are formed in the contact holes 96a and 96b. The contact conductive layers 97a and 97b are made of titanium-titanium nitride (Ti-TiN) and tungsten (W).

第１配線導電層９５ａ及び第６配線導電層９５ｆは、コンタクト導電層９７ａ及び９７ｂによって、外部機器（図示略）もしくは半導体記憶装置１００内に形成される周辺回路（図８において図示略）と接続されている。   The first wiring conductive layer 95a and the sixth wiring conductive layer 95f are connected to an external device (not shown) or a peripheral circuit (not shown in FIG. 8) formed in the semiconductor memory device 100 by the contact conductive layers 97a and 97b. Has been.

上記構成により、第１抵抗素子導電層７２ａから第５抵抗素子導電層７２ｅまでが直列に接続され、１つの抵抗素子Ｒが形成される。   With the above configuration, the first resistor element conductive layer 72a to the fifth resistor element conductive layer 72e are connected in series to form one resistor element R.

つまり、第１抵抗素子導電層７２ａ〜第５抵抗素子導電層７２ｅは、第１又は第６配線導電層９５ａに接続される外部機器（図示略）と第６又は第１配線導電層９５ｆに接続される周辺回路（図８において図示略）との間で抵抗素子Ｒとして機能する。   That is, the first resistance element conductive layer 72a to the fifth resistance element conductive layer 72e are connected to an external device (not shown) connected to the first or sixth wiring conductive layer 95a and the sixth or first wiring conductive layer 95f. It functions as a resistance element R with a peripheral circuit (not shown in FIG. 8).

［本実施の形態に係る半導体記憶装置１００の効果］
次に、本実施の形態に係る半導体記憶装置１００の効果について説明する。本実施の形態に係る半導体記憶装置１００は、積層構造を有するため高集積化可能である。また、半導体記憶装置１００は、メモリトランジスタＭＴｒｍｎとなる各層、ソース側選択トランジスタＳＳＴｒｍｎ、及びドレイン側選択トランジスタ層ＳＤＴｒｍｎとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に半導体記憶装置１００を製造することが可能である。 [Effect of Semiconductor Storage Device 100 According to this Embodiment]
Next, effects of the semiconductor memory device 100 according to the present embodiment will be described. Since the semiconductor memory device 100 according to the present embodiment has a stacked structure, it can be highly integrated. Further, the semiconductor memory device 100 can manufacture each layer to be the memory transistor MTrmn, each source-side selection transistor SSTrmn, and each layer to be the drain-side selection transistor layer SDTrmn with a predetermined number of lithography processes regardless of the number of stacked layers. That is, the semiconductor memory device 100 can be manufactured at a low cost.

また、本発明の実施の形態に係る半導体記憶装置１００は、抵抗素子領域１１０を有する。抵抗素子領域１１０は、メモリトランジスタ層３０と同一層、且つ同一工程で形成される抵抗素子層７０によって構成される。   In addition, the semiconductor memory device 100 according to the embodiment of the present invention has a resistance element region 110. The resistive element region 110 is configured by the resistive element layer 70 formed in the same layer and in the same process as the memory transistor layer 30.

例えば、半導体基板Ｂａと平行な水平方向において２次元的に広がりを有するように形成されるワード線ＷＬを抵抗素子Ｒとして用いる構成では、ワード線ＷＬが低抵抗のため抵抗値を高くするには２次元的に長く引き伸ばさなければならなかった。それに対し、第１の実施の形態に係る半導体記憶装置１００は、抵抗素子Ｒをメモリトランジスタ層３０と同様に積層させるため、占有面積を縮小し、且つ工程数を少なく形成することができる。   For example, in a configuration in which the word line WL formed so as to expand two-dimensionally in the horizontal direction parallel to the semiconductor substrate Ba is used as the resistance element R, the resistance value is increased because the word line WL has a low resistance. It had to be stretched in two dimensions. On the other hand, in the semiconductor memory device 100 according to the first embodiment, since the resistance element R is stacked in the same manner as the memory transistor layer 30, the occupation area can be reduced and the number of processes can be reduced.

以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。たとえば、上記の実施の形態では、メモリストリングスＭＳは図６に示すように直線型で形成されたが、図９Ａに示すようなＵ字型で形成されてもよい。メモリトランジスタ領域１２が積層されるものは本発明の範囲に含まれる。   Although the embodiment of the present invention has been described above, the present invention is not limited to this, and various changes, substitutions, and the like are possible without departing from the spirit of the invention. For example, in the above embodiment, the memory strings MS are formed in a linear shape as shown in FIG. 6, but may be formed in a U shape as shown in FIG. 9A. A structure in which the memory transistor region 12 is stacked is included in the scope of the present invention.

また、抵抗素子導電層７２は図５に示すように短冊状（ストライプ状）に形成されたが、図９Ｂに示すような渦巻き状に形成されてもよい。積層される抵抗素子導電層７２の内部の形状に関係なく、端部が階段状に積層され且つそれらが直列に接続されるものは本発明の範囲に含まれる。   Further, although the resistance element conductive layer 72 is formed in a strip shape (striped shape) as shown in FIG. 5, it may be formed in a spiral shape as shown in FIG. 9B. Regardless of the internal shape of the resistive element conductive layer 72 to be stacked, those in which the end portions are stacked stepwise and connected in series are included in the scope of the present invention.

この発明の一実施の形態による半導体記憶装置１００の構成図である。1 is a configuration diagram of a semiconductor memory device 100 according to an embodiment of the present invention. 同半導体記憶装置１００の一部斜視図である。2 is a partial perspective view of the semiconductor memory device 100. FIG. 同半導体記憶装置１００の一部回路図である。2 is a partial circuit diagram of the semiconductor memory device 100. FIG. 同半導体記憶装置１００の抵抗素子領域１１０の一部断面図である。3 is a partial cross-sectional view of a resistance element region 110 of the same semiconductor memory device 100. FIG. 同半導体記憶装置１００の抵抗素子領域１１０の一部上面図である。4 is a partial top view of a resistance element region 110 of the same semiconductor memory device 100. FIG. 同半導体記憶装置１００のメモリトランジスタ領域１２の具体的な断面図である。4 is a specific cross-sectional view of a memory transistor region 12 of the semiconductor memory device 100. FIG. 図６の一部拡大図である。FIG. 7 is a partially enlarged view of FIG. 6. 同半導体記憶装置１００の抵抗素子領域１１０の具体的な断面図である。4 is a specific cross-sectional view of a resistance element region 110 of the semiconductor memory device 100. FIG. メモリトランジスタ領域１２の他のパターンを示す図である。6 is a diagram showing another pattern of the memory transistor region 12. FIG. 抵抗素子領域１１０の他のパターンを示す図である。It is a figure which shows the other pattern of the resistive element area | region 110. FIG.

符号の説明Explanation of symbols

１２…メモリトランジスタ領域、１３…ワード線駆動回路、１４…ソース側選択ゲート線駆動回路、１５…ドレイン側選択ゲート線駆動回路、２０…ソース側選択トランジスタ層、２１…ソース側第１絶縁層、２２…ソース側導電層、２３…ソース側第２絶縁層、２４…ソース側分離絶縁層、２５…側壁絶縁層、２６、３４、４５…絶縁層、２７…ソース側ホール、２８…ソース側ゲート絶縁層、２９…ソース側柱状半導体層、３０…メモリトランジスタ層、３１ａ〜３１ｆ…第１〜第６ワード線間絶縁層、３２ａ〜３２ｅ…第１〜第５ワード線導電層、３３ａ…メモリ分離絶縁層、３３ｂ…メモリ保護絶縁層、３５…メモリホール、３６…メモリゲート絶縁層、３６ａ…トンネル絶縁層、３６ｂ…電荷蓄積層、３６ｃ…ブロック絶縁層、３７…メモリ柱状半導体層、４０…ドレイン側選択トランジスタ層、４１…ドレイン側第１絶縁層、４２…ドレイン側導電層、４３…ドレイン側第２絶縁層、４４…ドレイン側分離絶縁層、４６…ドレイン側ホール、４７…ドレイン側ゲート絶縁層、４８…ドレイン側柱状半導体層、５０…配線層、５１〜５４…配線第１〜第４絶縁層、５６ａ…配線溝、５６ｂ…バリアメタル層、５６ｃ…配線導電層、６１ａ〜６１ｉ…プラグホール、６２…バリアメタル層、６３…プラグ導電層、７０…抵抗素子層、７１ａ〜７１ｆ…第１〜第６抵抗素子絶縁層、７２ａ〜７２ｅ…第１〜第５抵抗素子導電層、８１〜８６…第１〜第６絶縁層、９１ａ〜９１ｊ、９６ａ、９６ｂ…コンタクトホール、９２、９７ａ、９７ｂ…コンタクト導電層、９４ａ〜９４ｆ…第１〜第６配線溝、９５ａ〜９５ｆ…第１〜第６配線導電層、１００…不揮発性半導体記憶装置、１１０…半導体素子領域。   DESCRIPTION OF SYMBOLS 12 ... Memory transistor area | region, 13 ... Word line drive circuit, 14 ... Source side selection gate line drive circuit, 15 ... Drain side selection gate line drive circuit, 20 ... Source side selection transistor layer, 21 ... Source side 1st insulating layer, 22 ... Source side conductive layer, 23 ... Source side second insulating layer, 24 ... Source side isolation insulating layer, 25 ... Side wall insulating layer, 26, 34, 45 ... Insulating layer, 27 ... Source side hole, 28 ... Source side gate Insulating layer, 29... Source side columnar semiconductor layer, 30... Memory transistor layer, 31 a to 31 f... First to sixth word line insulating layers, 32 a to 32 e. Insulating layer, 33b ... Memory protective insulating layer, 35 ... Memory hole, 36 ... Memory gate insulating layer, 36a ... Tunnel insulating layer, 36b ... Charge storage layer, 36c ... Block insulating layer, 3 ... Memory columnar semiconductor layer, 40 ... Drain side selection transistor layer, 41 ... Drain side first insulating layer, 42 ... Drain side conductive layer, 43 ... Drain side second insulating layer, 44 ... Drain side isolation insulating layer, 46 ... Drain Side hole 47... Drain side gate insulating layer 48... Drain side columnar semiconductor layer 50. Wiring layer 51 to 54 wiring first to fourth insulating layer 56 a. Wiring groove 56 b barrier metal layer 56 c. Wiring conductive layers, 61a to 61i ... plug holes, 62 ... barrier metal layers, 63 ... plug conductive layers, 70 ... resistive element layers, 71a-71f ... first to sixth resistive element insulating layers, 72a to 72e ... Fifth resistance element conductive layer, 81-86 ... first to sixth insulating layers, 91a to 91j, 96a, 96b ... contact holes, 92, 97a, 97b ... contact conductive layers, 94a to 94 ... first to sixth interconnect trench, 95A～95f ... first to sixth wiring conductive layer, 100 ... non-volatile semiconductor memory device, 110 ... semiconductor element region.

Claims (6)

電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、
前記メモリストリングスは、
基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第１導電層と、
複数の前記第１導電層の上下間に形成された複数の第１層間絶縁層と、
複数の前記第１導電層及び複数の前記第１層間絶縁層を貫通するように形成された半導体層と、
前記第１導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜と
を備え、
前記抵抗素子領域は、
前記基板上に積層され且つ前記第１導電層と同層に形成された複数の第２導電層と、
前記第２導電層の上下間に形成され、且つ複数の前記第１層間絶縁層と同層に形成された複数の第２層間絶縁層と
を備え、
複数の前記第２導電層は直列に接続され前記抵抗素子を構成する
ことを特徴とする半導体記憶装置。 A plurality of memory strings in which a plurality of electrically rewritable memory cells are connected in series, and a resistance element region constituting a resistance element,
The memory strings are
A plurality of first conductive layers stacked on a substrate and functioning as control gates of the memory cells ;
A plurality of first interlayer insulating layers formed between the top and bottom of the plurality of first conductive layers;
A semiconductor layer formed so as to penetrate through the plurality of first conductive layers and the plurality of first interlayer insulating layers;
A charge storage layer and an insulating film formed between the first conductive layer and the semiconductor layer;
The resistive element region is
A plurality of second conductive layers stacked on the substrate and formed in the same layer as the first conductive layer ;
A plurality of second interlayer insulating layers formed between the top and bottom of the second conductive layer and formed in the same layer as the plurality of first interlayer insulating layers ;
A plurality of the second conductive layers are connected in series to constitute the resistance element. A semiconductor memory device, wherein: 前記第２導電層の端部に接続し且つ積層方向に延びるように形成された複数のコンタクト層を備え、
前記複数の第１導電層の端部及び前記複数の第２導電層の端部は、階段状に形成され、
複数の前記コンタクト層は、前記第２導電層の上部に形成された複数の上部配線層と接続されている
ことを特徴とする請求項１記載の半導体記憶装置。 A plurality of contact layers connected to the end of the second conductive layer and extending in the stacking direction;
The end portions of the plurality of first conductive layers and the end portions of the plurality of second conductive layers are formed stepwise.
The semiconductor memory device according to claim 1, wherein the plurality of contact layers are connected to a plurality of upper wiring layers formed on the second conductive layer. 下層からｎ＋１番目（ｎは０以上の自然数）の前記第２導電層は前記上部配線層の中の第１上部配線層及び第２上部配線層と接続され、
下層からｎ＋２番目の前記第２導電層は前記上部配線層の中の前記第２上部配線層及び第３上部配線層と接続されている
ことを特徴とする請求項２記載の半導体記憶装置。 The n + 1th (n is a natural number of 0 or more) second conductive layer from the lower layer is connected to the first upper wiring layer and the second upper wiring layer in the upper wiring layer,
The semiconductor memory device according to claim 2, wherein the second conductive layer n + 2 from the lower layer is connected to the second upper wiring layer and the third upper wiring layer in the upper wiring layer. 前記第２導電層は、
前記第１導電層と同じ材料で形成された
ことを特徴とする請求項１記載の半導体記憶装置。 The second conductive layer is
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is made of the same material as the first conductive layer. 前記第２導電層は、
短冊状に形成された
ことを特徴とする請求項１記載の半導体記憶装置。 The second conductive layer is
The semiconductor memory device according to claim 1, wherein the semiconductor memory device is formed in a strip shape. 前記第２導電層は、The second conductive layer is
渦巻状に形成されたFormed in a spiral
ことを特徴とする請求項１記載の半導体記憶装置。The semiconductor memory device according to claim 1.
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