JP4660567B2 - A semiconductor memory device - Google Patents

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Description

本発明は、半導体記憶装置に係り、特に積層型メモリセル構造を有する半導体記憶装置に関する。 The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a stacked memory cell structure.

従来、シリコン基板上の2次元平面内に素子を集積して、LSIが形成されてきた。 Conventionally, devices in a two-dimensional plane on a silicon substrate by integrating, LSI has been formed. メモリの記憶容量を増加させるには、一素子の寸法を小さくする(微細化する)しかないが、近年その微細化もコスト的、技術的に困難なものになってきた。 To increase the storage capacity of the memory, to reduce the size of one element (refining), but only its miniaturization cost, have become what technically difficult in recent years. 微細化のためにはフォトリソグラフィの技術向上が必要であるが、例えば、現在のArF液浸露光技術では40nm付近のルールが解像限界となっており、更なる微細化のためにはEUV露光機の導入が必要である。 Although for miniaturization is necessary to improve photolithographic technique, for example, rules 40nm around the current ArF immersion exposure technique has become a resolution limit, for further miniaturization EUV exposure the introduction of the machine is required. しかし、EUV露光機はコスト高であり、コストを考えた場合には現実的ではない。 However, EUV exposure machine is a high cost, not realistic when considering the cost. また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。 Further, even if miniaturization is achieved, as long as the driving voltage can be scaled, it is expected that welcome physical limit point such as breakdown voltage between elements. つまり、デバイスとしての動作が困難になる可能性が高い。 In other words, there is a high possibility that the operation of the device becomes difficult.

そこで、近年、メモリの集積度を高めるために、メモリセルを3次元的に配置した半導体記憶装置が多数提案されている(特許文献1)。 In recent years, in order to increase the integration density of the memory, the semiconductor memory device in which memory cells are disposed three-dimensionally have been proposed (Patent Document 1). メモリセルを3次元的に積層させた構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層に積層された積層導電層、及びピラー状の柱状半導体が設けられる。 In the semiconductor memory device using a transistor having a structure of the lamination of the memory cell three-dimensionally, the stacked conductive layer laminated in multiple layers as a gate electrode, and pillar-like columnar semiconductors are provided. 柱状半導体は、トランジスタのチャネル(ボディ)部として機能する。 Columnar semiconductor serves as a channel (body) part of the transistor. 柱状半導体の周りには、電荷を蓄積可能なメモリゲート絶縁層が設けられる。 Around the columnar semiconductor, memory gate insulation layers capable of storing is a charge. これら積層導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングスと呼ばれる。 These stacked conductive layers, columnar semiconductors, configuration including memory gate insulation layer is called a memory string.

上記メモリストリングスを有する半導体記憶装置においても、従来と同様に、電圧の分圧用や素子の保護用等に抵抗素子を必要とする。 In the semiconductor memory device having the above memory strings, as in the prior art, it requires a resistive element in protective like voltage dividing or device voltage. 従来では、この抵抗素子はプレーナ型トランジスタの低抵抗なフローティングゲートを用いて形成されていた。 Conventionally, the resistive element has been formed by using a low-resistance floating gates of the planar transistor. よって、高抵抗の抵抗素子が必要な場合は、フローティングゲートを基板表面上に引き延ばして使用していた為、半導体記憶装置の小型化の阻害要因となっていた。 Therefore, when the high resistance of the resistive element is required, stretching the floating gate on the substrate surface because that was used had been an impediment to miniaturization of the semiconductor memory device.

以上より、従来の技術では、積層型メモリセル構造を有した小型の半導体記憶装置を提供する事が困難であった。 As described above, in the conventional art, it is difficult to provide a small-sized semiconductor memory device having a stacked memory cell structure.
特開2007−317874号公報 JP 2007-317874 JP

本発明は、積層型メモリセル構造を有した小型の半導体記憶装置を提供する。 The present invention provides a small semiconductor memory device having a stacked memory cell structure.

この発明の一態様による半導体記憶装置は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、前記メモリストリングスは、基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第1導電層と、複数の前記第1導電層の上下間に形成された複数の第1層間絶縁層と、複数の前記第1導電層及び複数の前記第1層間絶縁層を貫通するように形成された半導体層と、前記第1導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜とを備え、前記抵抗素子領域は、前記基板上に積層され且つ前記第1導電層と同層に形成された複数の第2導電層と、前記第2導電層の上下間に形成され、且つ複数の前記第1層間絶縁層と同層に形成され The semiconductor memory device according to an aspect of the present invention includes a plurality of memory cells can be electrically rewritten a plurality of memory strings connected in series, and a resistor region for forming the resistor element, wherein the memory string is a substrate is stacked thereover, a plurality of first conductive layer serving as a control gate of the memory cell, a plurality of first interlayer insulating layer formed between the upper and lower plurality of the first conductive layer, a plurality of the first comprising conductive and conductive layers and a plurality of the first interlayer insulating layer semiconductor layer formed so as to penetrate, and the insulating film and the charge storage layer formed between the first conductive layer and the semiconductor layer, wherein resistor region includes a plurality of second conductive layers stacked on the substrate were and formed on the first conductive layer and the same layer, is formed between the upper and lower second conductive layer, and a plurality of said first formed in the interlayer insulating layer and the same layer 複数の第2層間絶縁層とを備え、複数の前記第2導電層は直列に接続され前記抵抗素子を構成することを特徴とする。 And a plurality of second interlayer insulating layer, a plurality of the second conductive layer is characterized in that connected in series constituting said resistive element.

本発明によれば、積層型メモリセル構造を有した小型の半導体記憶装置を提供することができる。 According to the present invention, it is possible to provide a small semiconductor memory device having a stacked memory cell structure.

次に、本発明の実施の形態に係る半導体記憶装置を図面に基づいて説明する。 Next, a description will be given of a semiconductor memory device according to the embodiment of the present invention with reference to the drawings.

[本実施の形態の構成] Configuration of the Embodiment]
図1は、本発明の実施の形態に係る半導体記憶装置100の概略図である。 Figure 1 is a schematic diagram of a semiconductor memory device 100 according to an embodiment of the present invention. 図1に示すように、本実施の形態に係る半導体記憶装置100は、主として、メモリトランジスタ領域12、ワード線駆動回路13、ソース側選択ゲート線(SGS)駆動回路14、ドレイン側選択ゲート線(SGD)駆動回路15、センスアンプ(図示略)、及び抵抗素子領域110を有する。 1, the semiconductor memory device 100 according to this embodiment, primarily, the memory transistor region 12, a word line driving circuit 13, the source side selection gate line (SGS) driving circuit 14, the drain side selection gate line ( SGD) having a driving circuit 15, a sense amplifier (not shown), and the resistor region 110.

メモリトランジスタ領域12は、データを記憶するメモリトランジスタを有する。 Memory transistor region 12 has a memory transistor for storing data.

ワード線駆動回路13は、ワード線(第1導電層)WLに印加する電圧を制御する。 Word line drive circuit 13 controls the voltage applied to the word line (first conductive layer) WL. ソース側選択ゲート線(SGS)駆動回路14は、ソース側選択ゲート線SGSに印加する電圧を制御する。 Source side selection gate line (SGS) driving circuit 14 controls the voltage applied to the source side selection gate line SGS. ドレイン側選択ゲート線(SGD)駆動回路15は、ドレイン側選択ゲート線(SGD)に印加する電圧を制御する。 The drain side selection gate line (SGD) driving circuit 15 controls the voltage applied to the drain side selection gate line (SGD). センスアンプは、メモリトランジスタから読み出した電圧を増幅する。 The sense amplifier amplifies the voltage read out from the memory transistor. 抵抗素子領域110は、半導体記憶装置100の駆動に用いられる電圧の分圧用に、或いは保護素子として用いられる抵抗素子Rにて構成される。 Resistor region 110, the voltage division of the voltage used to drive the semiconductor memory device 100, or configured by the resistance element R used as a protective element. なお、上記の他、本実施の形態に係る半導体記憶装置100は、ビット線BLにかける電圧を制御するビット線駆動回路(図示略)、ソース線SLにかける電圧を制御するソース線駆動回路(図示略)を有する。 Incidentally, in addition to the above, the semiconductor memory device 100 according to the present embodiment, the bit line driving circuit (not shown) for controlling the voltage applied to the bit line BL, and the source line driver circuit for controlling a voltage applied to the source line SL ( having not shown).

また、図1に示すように、本実施の形態に係る半導体記憶装置100において、メモリトランジスタ領域12を構成するメモリトランジスタは、半導体層を複数積層することによって形成されている。 Further, as shown in FIG. 1, the semiconductor memory device 100 according to this embodiment, the memory transistors forming the memory transistor region 12 is formed by stacking a plurality of semiconductor layers.

図2は、本実施の形態に係る半導体記憶装置100のメモリトランジスタ領域12の一部の斜視図である。 Figure 2 is a fragmentary perspective view of the memory transistor region 12 of the semiconductor memory device 100 according to this embodiment. 本実施の形態においては、メモリトランジスタ領域12は、メモリトランジスタ(MTr1mn〜MTr4mn)、ソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnからなるメモリストリングスMSをm×n個(m、nは自然数)を有している。 In this embodiment, the memory transistor region 12, the memory transistor (MTr1mn to MTr4mn), the source-side select transistors SSTrmn and memory strings MS of the m × n consisting of the drain side select transistor SDTrmn the (m, n is a natural number) It has. 図2においては、m=3、n=4の一例を示している。 2 shows an example of m = 3, n = 4.

各メモリストリングスMSのメモリトランジスタMTr1mn〜MTr4mnのゲートに接続されているワード線WL1〜WL4は、層間絶縁層(図2においては図示略)を介して、それぞれ同一の導電層によって形成されており、それぞれ共通である。 Word lines WL1~WL4 connected to the gate of the memory transistor MTr1mn~MTr4mn of each of the memory strings MS via an interlayer insulating layer (not shown in FIG. 2) are formed by the respective same conductive layer, it is common, respectively. 即ち、各メモリストリングスMSのメモリトランジスタMTr1mnのゲートの全てがワード線WL1に接続されている。 That is, all gates of the memory transistors MTr1mn in each of the memory strings MS are connected to the word line WL1. また、各メモリストリングスMSのメモリトランジスタMTr2mnのゲートの全てがワード線WL2に接続されている。 Further, all gates of the memory transistors MTr2mn in each of the memory strings MS are connected to the word line WL2. また、各メモリストリングスMSのメモリトランジスタMTr3mnのゲートの全てがワード線WL3に接続されている。 Further, all gates of the memory transistors MTr3mn in each of the memory strings MS are connected to the word line WL3. また、各メモリストリングスMSのメモリトランジスタMTr4mnのゲートの全てがワード線WL4に接続されている。 Further, all gates of the memory transistors MTr4mn in each of the memory strings MS are connected to the word line WL4. 本実施の形態に係る半導体記憶装置100においては、図1及び図2に示すように、ワード線WL1〜WL4は、それぞれ、半導体基板Baと平行な水平方向において2次元的に広がりを有するように形成されている。 In the semiconductor memory device 100 according to this embodiment, as shown in FIGS. 1 and 2, the word line WL1~WL4, respectively, so as to extend two-dimensionally in horizontal direction parallel to the semiconductor substrate Ba It is formed. また、ワード線WL1〜WL4は、それぞれ、メモリストリングスMSに対し垂直方向に形成されている。 The word line WL1~WL4 are respectively formed in a direction perpendicular to the memory string MS. また、ワード線WL1〜WL4のロウ方向の端部は、階段状に形成されている。 Further, the row-direction ends of the word lines WL1~WL4 is formed stepwise. ここで、ロウ方向は、垂直方向に直交する方向であり、カラム方向は、垂直方向及びロウ方向に直交する方向である。 Here, the row direction is a direction orthogonal to the vertical direction, the column direction is a direction orthogonal to the vertical direction and the row direction.

各メモリストリングスMSは、半導体基板BaのP−well領域Ba1に形成されたn+領域(後述するBa2)の上に柱状の柱状半導体CLmn(図2に示す場合、m=1〜3、n=1〜4)を有している。 Each of the memory strings MS has, in the case shown in columnar semiconductor CLmn (2 columnar over the P-well region Ba1 the formed n + region of the semiconductor substrate Ba (described below Ba2), m = 1~3, n = 1 It has to 4). 各柱状半導体CLmnは、半導体基板Baから垂直方向に形成されており、半導体基板Ba及びワード線(WL1〜WL4)の面上においてマトリクス状になるように配置されている。 Each columnar semiconductor CLmn are formed in a vertical direction from the semiconductor substrate Ba, they are arranged in a matrix form on the surface of the semiconductor substrate Ba and the word lines (WL1 to WL4). つまり、メモリストリングスMSも、柱状半導体CLmnに垂直な面内にマトリクス状に配置されている。 That is, the memory strings MS are also arranged in a matrix in a plane perpendicular to the columnar semiconductor CLmn. なお、この柱状半導体CLmnは、円柱状であっても、角柱状であってもよい。 Note that the columnar semiconductors CLmn, be cylindrical, but may be prismatic. また、柱状半導体CLmnとは、段々形状を有する柱状の半導体を含む。 Further, the columnar semiconductor CLmn, including columnar semiconductor having a step structure.

また、図2に示すように、メモリストリングスMSの上方には、柱状半導体CLmnと絶縁層(図2においては図示略)を介し接してドレイン側選択トランジスタSDTrmnを構成する矩形板状のドレイン側選択ゲート線SGD(図2に示す場合、SGD1〜SGD4)が設けられている。 Further, as shown in FIG. 2, above the memory strings MS, the drain side select the rectangular plate constituting a drain-side select transistor SDTrmn contact via a (not shown in FIG. 2) columnar semiconductor CLmn an ​​insulating layer gate line SGD (the case shown in FIG. 2, SGD1~SGD4) is provided. 各ドレイン側選択ゲート線SGDは、互いに絶縁分離され、ワード線WL1〜WL4とは異なり、ロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。 The drain side selection gate lines SGD are insulated and isolated from each other, unlike the word lines WL1 to WL4, are formed in the row direction extending repeatedly provided a line shape in the column direction. また、ドレイン側選択ゲート線SGDのカラム方向の中心を貫通して、柱状半導体CLmnが設けられている。 Further, through the center in the column direction of the drain select gate line SGD, columnar semiconductor CLmn are provided.

また、図2に示すように、メモリストリングスMSの下方には、柱状半導体CLmnと絶縁層(図2においては図示略)を介し接してソース側選択トランジスタSSTrmnを構成するソース側選択ゲート線SGSが設けられている。 Further, as shown in FIG. 2, on the lower portions of the memory strings MS, columnar semiconductor CLmn and the insulating layer on the source side selection gate line SGS constituting the source side select transistor SSTrmn contact via a (not shown in FIG. 2) It is provided. ソース側選択ゲート線SGSは、ワード線WL1〜WL4と同様に水平方向において2次元的に広がりを有するように形成されている。 Source-side select gate line SGS is formed so as to extend two-dimensionally in the same manner as the horizontal direction and the word lines WL1 to WL4. なお、ソース側選択ゲート線SGSは、図2に示すような構造の他、ロウ方向に延び且つカラム方向に繰り返し設けられた短冊状であってもよい。 The source side selection gate line SGS, other structures as shown in FIG. 2, may be repeatedly provided the strip-like in and the column direction extending in the row direction.

次に、図2及び図3を参照して、本実施の形態におけるメモリストリングスMSにより構成される回路構成及びその動作を説明する。 Next, with reference to FIGS. 2 and 3, illustrating the circuit configuration and operation of the memory strings MS in the present embodiment. 図3は、本実施の形態における一つのメモリストリングスMSの回路図である。 Figure 3 is a circuit diagram of one memory string MS according to the present embodiment.

図2及び図3に示すように、本実施の形態において、メモリストリングスMSは、4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnを有している。 As shown in FIGS. 2 and 3, in this embodiment, the memory strings MS has four memory transistors MTr1mn~MTr4mn well as the source-side selection transistor SSTrmn and the drain-side selection transistor SDTrmn. これら4つのメモリトランジスタMTr1mn〜MTr4mn並びにソース側選択トランジスタSSTrmn及びドレイン側選択トランジスタSDTrmnは、それぞれ直列に接続されている(図3参照)。 These four memory transistors MTr1mn~MTr4mn well as the source-side selection transistor SSTrmn and the drain side selection transistor SDTrmn are respectively connected in series (see FIG. 3). 本実施の形態のメモリストリングスMSにおいては、半導体基板Ba上のP−型領域(P−well領域)Ba1に形成されたn+領域に柱状半導体CLmnが形成されている。 In the memory strings MS of the present embodiment, the columnar semiconductor CLmn is formed on n + region formed in the P- type region (P-well region) Ba1 on the semiconductor substrate Ba.

また、ソース側選択トランジスタSSTrmnのソースにはソース線SL(半導体基板BaのP−well領域Ba1に形成されたn+領域)が接続されている。 The source line SL to the source of the source side select transistor SSTrmn (n + region formed in the P-well area Ba1 on the semiconductor substrate Ba) is connected. また、ドレイン側選択トランジスタSDTrmnのドレインにはビット線BLが接続されている。 The bit line BL is connected to the drain of the drain-side selection transistor SDTrmn.

各メモリトランジスタMTrmnは、柱状半導体CLmn、その柱状半導体CLmnを取り囲むように形成された電荷蓄積層、その電荷蓄積層を取り囲むように形成されたワード線WLを有する。 Each memory transistor MTrmn has a columnar semiconductor CLmn, the columnar semiconductor CLmn formed charge accumulation layer so as to surround the word line WL is formed to surround the charge storage layer. ワード線WLは、メモリトランジスタMTrmnの制御ゲートとして機能する。 Word line WL serves as a control gate of the memory transistor MTrmn.

上記構成を有する半導体記憶装置100においては、ビット線BL1〜BL3、ドレイン側選択ゲート線SGD、ワード線WL1〜WL4、ソース側選択ゲート線SGS、ソース線SLの電圧は、ビット線駆動回路(図2においては図示略)、ドレイン側選択ゲート線駆動回路(図2においては図示略)、ワード線駆動回路(図2においては図示略)、ソース側選択ゲート線駆動回路(図2においては図示略)、ソース線駆動回路(図2においては図示略)によって制御される。 In the semiconductor memory device 100 having the above structure, the bit lines BL1 to BL3, the drain side selection gate lines SGD, the word lines WL1 to WL4, the source-side select gate line SGS, and the source line SL, the bit line driving circuit (Fig. not shown in 2), not shown in the drain side selection gate line drive circuit (2), not shown in the word line driving circuit (Fig. 2), the source side selection gate line drive circuit (not shown in FIG. 2 ), it is controlled by the source line driver circuit (not shown in FIG. 2). すなわち、所定のメモリトランジスタMTrmnの電荷蓄積層の電荷を制御することによって、データの読み出し、書き込み、消去を実行する。 That is, by controlling the charge in the charge storage layer of a given memory transistor MTrmn, executes data read, write, and erase.

次に、図4及び図5を参照して、抵抗素子領域110の構成について説明する。 Next, with reference to FIGS. 4 and 5, description will be given of a configuration of the resistive element region 110.

図4は、抵抗素子領域110の一部断面図であり、図5は、その上面図である。 Figure 4 is a part of the resistive element region 110 is a sectional view, FIG. 5 is a top plan view thereof. 抵抗素子領域110は、ロウ及びカラム方向に広がる抵抗線(第2導電層)ReL1〜ReL5、抵抗線ReL1〜ReL5に接続され且つ上方に延びる複数のコンタクト線(コンタクト層)CL1〜CL10、及びコンタクト層CL1〜CL10の上端に接続された配線(上部配線層)L1〜L6を有する。 Resistor region 110, row and resistance wire extending in a column direction (second conductive layer) ReL1~ReL5, is connected to the resistance wire ReL1~ReL5 and a plurality of contact lines extending upward (contact layer) CL1~CL10, and Contacts wiring connected to the upper end of the layer CL1~CL10 having (upper wiring layer) L1 to L6.

抵抗線ReL1〜ReL5は半導体基板Ba上に積層され、抵抗線ReL1〜ReL5の端部は階段状に形成されている。 Resistance wire ReL1~ReL5 is laminated on the semiconductor substrate Ba, the ends of the resistance wire ReL1~ReL5 is formed stepwise. また、複数積層される抵抗線ReL及びワード線WLは同層に形成されている。 The resistance wire ReL and the word lines WL are stacked is formed in the same layer.

第1コンタクト線CL1は、最下層の抵抗線ReL1のロウ方向の端部Aに接続されている。 The first contact line CL1 is connected to the row direction of the end portion A of the lowermost resistance wire REL1. また、第2コンタクト線CL2は、第1コンタクト線CL1が接続される端部Aとは異なる抵抗線ReL1のロウ方向の端部Bに接続されている。 Further, the second contact line CL2 is connected to the end B of the row direction of the different resistance wire ReL1 the end A of the first contact line CL1 is connected.

第3コンタクト線CL3は、下層から2番目の抵抗線ReL2のロウ方向の端部Cに接続されている。 The third contact line CL3 is connected from the lower layer to the end C of the second row direction of the resistance wire ReL2. また、第4コンタクト線CL4は、第3コンタクト線CL3が接続される端部Cとは異なる抵抗線ReL2のロウ方向の端部Dに接続されている。 The fourth contact line CL4 is connected to an end D of the row direction of the different resistance wire ReL2 the end C of the third contact line CL3 is connected.

第5コンタクト線CL5は、下層から3番目の抵抗線ReL3のロウ方向の端部Eに接続されている。 Fifth contact line CL5 is connected from the lower layer to the third row direction of the end portion E of the resistance wire REL 3. また、第6コンタクト線CL6は、第5コンタクト線CL5が接続される端部Eとは異なる抵抗線ReL3のロウ方向の端部Fに接続されている。 The sixth contact line CL6 is connected to an end F of the row direction of the different resistance wire ReL3 the end E of the fifth contact line CL5 is connected.

第7コンタクト線CL7は、下層から4番目の抵抗線ReL4のロウ方向の端部Gに接続されている。 Seventh contact line CL7 is connected from the lower to the fourth row-direction ends G of the resistance wire Rel @ 4. また、第8コンタクト線CL8は、第7コンタクト線CL7が接続される端部Gとは異なる抵抗線ReL4のロウ方向の端部Hに接続されている。 Further, the eighth contact line CL8 is connected to the row direction of the end portion H of the different resistance wire ReL4 the end G of the seventh contact line CL7 is connected.

第9コンタクト線CL9は、下層から5番目の抵抗線ReL5のロウ方向の端部Iに接続されている。 Ninth contact line CL9 is connected from the lower layer to the fifth row direction of the resistance wire ReL5 end I. また、第10コンタクト線CL10は、第9コンタクト線CL9が接続される端部Iとは異なる抵抗線ReL5のロウ方向の端部Jに接続されている。 Also, the 10 contact line CL10 is connected to the row direction of the end portion J of different resistance wire ReL5 the end I of the ninth contact line CL9 is connected.

なお、図4において抵抗線ReLは5つの層で形成されているが、本実施の形態は図4に示す数に限定されるものではない。 The resistance wire ReL in Figure 4 are formed in five layers, the present embodiment is not limited to the number shown in FIG.

第1配線L1は、第1コンタクト線CL1の上端と接続され、且つ外部機器もしくは半導体記憶装置100内に形成される周辺回路と接続されている。 The first line L1 is connected to the upper end of the first contact line CL1, which is and connected to a peripheral circuit formed in the external device or the semiconductor memory device 100.

第2配線L2は、第2コンタクト線CL2及び第3コンタクト線CL3の上端と接続されている。 The second line L2 is connected to the upper end of the second contact line CL2, and a third contact line CL3. よって、第2配線L2は、第2コンタクト線CL2及び第3コンタクト線CL3を通じて抵抗線ReL1と抵抗線ReL2とを接続させている。 Therefore, the second line L2 is then connected to the resistance wire ReL1 a resistance wire ReL2 through the second contact line CL2, and a third contact line CL3.

第3配線L3は、第4コンタクト線CL4及び第5コンタクト線CL5の上端と接続されている。 The third line L3 is connected to the upper end of the fourth contact line CL4 and the fifth contact line CL5. よって、第3配線L3は、第4コンタクト線CL4及び第5コンタクト線CL5を通じて抵抗線ReL2と抵抗線ReL3とを接続させている。 Therefore, the third wiring L3 is then connected to the resistance wire ReL2 a resistance wire ReL3 through the fourth contact line CL4 and the fifth contact line CL5.

第4配線L4は、第6コンタクト線CL6及び第7コンタクト線CL7の上端と接続されている。 Fourth wiring L4 is connected to the upper end of the sixth contact line CL6 and the seventh contact line CL7. よって、第4配線L4は、第6コンタクト線CL6及び第7コンタクト線CL7を通じて抵抗線ReL3と抵抗線ReL4とを接続させている。 Therefore, the fourth wiring L4 is then connected to the resistance wire ReL3 a resistance wire ReL4 through sixth contact line CL6 and the seventh contact line CL7.

第5配線L5は、第8コンタクト線CL8及び第9コンタクト線CL9の上端と接続されている。 The fifth line L5 is connected to the upper end of the eighth contact line CL8 and the ninth contact line CL9. よって、第5配線L5は、第8コンタクト線CL8及び第9コンタクト線CL9を通じて抵抗線ReL4と抵抗線ReL5とを接続させている。 Thus, the fifth line L5 is to connect the resistance wire ReL4 a resistance wire ReL5 through eighth contact line CL8 and the ninth contact line CL9.

第6配線L6は、第10コンタクト線CL10の上端と接続されている。 The sixth wiring L6 is connected to the upper end of the 10 contact line CL10.

上記構成により、第1配線L1から第6配線L6までが直列に接続され、一つの抵抗素子Rが形成される。 With the above configuration, the first line L1 to the sixth wiring L6 are connected in series, one resistor element R is formed.

[本実施の形態に係る半導体記憶装置100の具体的構成] Specific Configuration of the semiconductor memory device 100 according to the present embodiment]
次に、図6〜図8を参照して、半導体記憶装置100の更に具体的構成を説明する。 Next, with reference to FIGS. 6 to 8, further illustrating the specific configuration of the semiconductor memory device 100. 図6は、本実施の形態に係る半導体記憶装置100のメモリトランジスタ領域12の具体的な断面図であり、図7は、図6の一部拡大図である。 Figure 6 is a detailed cross-sectional view of the memory transistor region 12 of the semiconductor memory device 100 according to this embodiment, FIG. 7 is a partially enlarged view of FIG. 図8は、本実施の形態に係る半導体記憶装置100の抵抗素子領域110の具体的な断面図である。 Figure 8 is a detailed sectional view of the resistive element region 110 of the semiconductor memory device 100 according to this embodiment.

先ず、メモリトランジスタ領域12について説明する。 First, a description will be given memory transistor region 12. 図6に示すように、半導体記憶装置100(メモリストリングスMS)は、メモリトランジスタ領域12において、半導体基板Ba上に下層から上層へと、ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40、配線層50を有する。 As shown in FIG. 6, the semiconductor memory device 100 (memory string MS), in the memory transistor region 12 from the lower layer to the upper layer on the semiconductor substrate Ba, the source-side selection transistor layer 20, the memory transistor layer 30, and the drain-side selection transistor layer 40 has a wiring layer 50. ソース側選択トランジスタ層20は、ソース側選択トランジスタSSTrmnとして機能する。 Source-side selection transistor layer 20 functions as a source-side selection transistor SSTrmn. メモリトランジスタ層30は、メモリトランジスタMTrmnとして機能する。 The memory transistor layer 30 functions as a memory transistor MTrmn. ドレイン側選択トランジスタ層40は、ドレイン側選択トランジスタSDTrmnとして機能する。 The drain side selection transistor layer 40 functions as a drain-side selection transistor SDTrmn.

半導体基板Ba上には、P−型領域(P−well領域)Ba1が形成されている。 On the semiconductor substrate Ba, P- type region (P-well area) Ba1 is formed. また、P−型領域Ba1上には、n+領域(ソース線領域)Ba2が形成されている。 Further, on the P- type region Ba1 is, n + region (source line region) Ba2 is formed.

ソース側選択トランジスタ層20は、半導体基板Ba上に順次積層された、ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24を有する。 Source-side selection transistor layer 20 has been sequentially stacked on the semiconductor substrate Ba, the source-side first insulating layer 21, the source side conductive layers 22, the source-side second insulation layer 23, and the source-side isolation insulating layer 24.

ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24は、半導体基板Baと平行な水平方向において2次元的に広がりを有するようにメモリトランジスタ領域12に形成されている。 Memory so that the source-side first insulating layer 21, the source side conductive layers 22, the source-side second insulating layer 23 and the source-side isolation insulating layer 24, has a two-dimensionally spread in horizontal direction parallel to the semiconductor substrate Ba It formed in the transistor region 12. ソース側第1絶縁層21、ソース側導電層22、ソース側第2絶縁層23、及びソース側分離絶縁層24は、メモリトランジスタ領域12内の所定領域(消去単位)毎に分断され、それらのロウ方向及びカラム方向の端部には、側壁絶縁層25が形成されている。 Source-side first insulating layer 21, the source side conductive layers 22, the source-side second insulating layer 23 and the source-side isolation insulating layer 24, is divided for each predetermined region of the memory transistor region 12 (erase unit), their At the end of the row and column directions, sidewall insulating layer 25 is formed. また、半導体基板Baからソース側分離絶縁層24の上面まで、絶縁層26が形成されている。 Also, the semiconductor substrate Ba to the top surface of the source-side isolation insulating layer 24, insulating layer 26 is formed.

ソース側第1絶縁層21、及びソース側第2絶縁層23は、酸化シリコン(SiO )にて構成されている。 Source-side first insulating layer 21 and the source-side second insulating layer 23, it is composed of silicon oxide (SiO 2). ソース側導電層22は、P+型のポリシリコン(p−Si)にて構成されている。 Source-side conductive layer 22 is composed of P + -type polysilicon (p-Si). ソース側分離絶縁層24は、窒化シリコン(SiN)にて構成されている。 Source-side isolation insulating layer 24 is composed of silicon nitride (SiN).

また、ソース側分離絶縁層24、ソース側第2絶縁層23、ソース側導電層22、及びソース側第1絶縁層21を貫通するようにソース側ホール27が形成されている。 The source-side isolation insulating layer 24, the source-side second insulation layer 23, the source side holes 27 are formed to penetrate the source side conductive layers 22 and the source-side first insulating layer 21. ソース側ホール27に面する側壁には、順次、ソース側ゲート絶縁層28、ソース側柱状半導体層(半導体層)29が設けられている。 The sidewalls of the source-side holes 27, sequentially, the source side gate insulation layer 28, the source-side columnar semiconductor layer (semiconductor layer) 29 is provided.

ソース側ゲート絶縁層28は、酸化シリコン(SiO )にて形成されている。 Source-side gate insulating layer 28 is formed of silicon oxide (SiO 2). ソース側柱状半導体層29は、ポリシリコン(p−Si)にて形成されている。 The source-side columnar semiconductor layer 29 are formed by polysilicon (p-Si). また、ソース側柱状半導体層29は、その上部をN+型のポリシリコンにて構成されたものであってもよい。 The source-side columnar semiconductor layer 29 may be those constituting the upper at N + -type polysilicon.

なお、上記ソース側選択トランジスタ層20の構成において、ソース側導電層22の構成を換言すると、ソース側導電層22は、ソース側柱状半導体層29と共にソース側ゲート絶縁層28を挟むように形成されている。 In the configuration of the source-side selection transistor layer 20, in other words the configuration of the source side conductive layers 22, the source side conductive layer 22 is formed so as to sandwich the source side gate insulation layer 28 with the source-side columnar semiconductor layer 29 ing.

また、ソース側選択トランジスタ層20において、ソース側導電層22が、ソース側選択ゲート線SGSとして機能する。 Further, the source-side selection transistor layer 20, the source side conductive layer 22 functions as the source-side select gate line SGS. また、ソース側導電層22が、ソース側選択トランジスタSSTrmnの制御ゲートとして機能する。 The source-side conductive layer 22 functions as the control gate of the source-side selection transistor SSTrmn.

メモリトランジスタ層30は、ソース側分離絶縁層24の上方及び絶縁層26の上方に設けられた第1〜第6ワード線間絶縁層(層間絶縁層)31a〜31fと、第1〜第6ワード線間絶縁層31a〜31fの上下間に設けられた第1〜第5ワード線導電層32a〜32e(第1導電層)と、第6ワード線間絶縁層31f上に順次積層されたメモリ分離絶縁層33a、及びメモリ保護絶縁層33bを有する。 The memory transistor layer 30 has first to sixth word line insulating layer provided over the upper and the insulating layer 26 of the source-side isolation insulating layer 24 (the interlayer insulating layer) 31a to 31f and the first to sixth words the first to fifth word line conductive layers 32a~32e provided between the upper and lower lines between the insulating layer 31a to 31f (first conductive layer), the memory isolation that are sequentially stacked on the sixth word line insulating layer 31f insulating layer 33a, and a memory protection insulating layer 33b.

第1〜第6ワード線間絶縁層31a〜31f、第1〜第5ワード線導電層32a〜32e、及びメモリ分離絶縁層33aは、ロウ方向及びカラム方向において2次元的に広がりを有するように形成され、ロウ方向の端部で階段状に形成されている。 First to sixth word line insulating layer 31a to 31f, the first to fifth word line conductive layers 32 a to 32 e, and a memory isolation insulating layer 33a is, as to extend two-dimensionally in a row direction and the column direction is formed, it is formed stepwise in the row direction of the end portion. メモリ保護絶縁層33bは、第1〜第6ワード線間絶縁層31a〜31f、第1〜第5ワード線導電層32a〜32e、及びメモリ分離絶縁層33aのロウ方向の端部及びカラム方向の端部を覆うように形成されている。 Memory protection insulation layer 33b is first to sixth word line insulating layer 31a to 31f, the first to fifth word line conductive layers 32 a to 32 e, and the row direction of the memory isolation insulating layer 33a end and in the column direction It is formed so as to cover the end portion. また、メモリトランジスタ層30において、第1ワード線間絶縁層31aの上面に形成されたメモリ保護絶縁層33bの上部から、メモリ分離絶縁層33aの上面に形成されたメモリ保護絶縁層33bの上部まで、絶縁層34が形成されている。 In the memory transistor layer 30, from the top of the memory protection insulating layer 33b formed on the upper surface of the first word line insulating layer 31a, to the top of the memory protection insulating layer 33b formed on the upper surface of the memory isolation insulating layer 33a An insulating layer 34 is formed.

第1〜第6ワード線間絶縁層31a〜31fは、酸化シリコン(SiO )にて構成されている。 First to sixth word line insulating layer 31a~31f is composed of silicon oxide (SiO 2). 第1〜第5ワード線導電層32a〜32eは、P+型のポリシリコン(p−Si)にて構成されている。 First to fifth word line conductive layers 32a~32e is composed of P + -type polysilicon (p-Si). メモリ分離絶縁層33a、及びメモリ保護絶縁層33bは、窒化シリコン(SiN)にて構成されている。 Memory isolation insulating layer 33a, and the memory protection insulation layer 33b is composed of silicon nitride (SiN).

また、メモリトランジスタ層30において、メモリ分離絶縁層33a、第1〜第6ワード線間絶縁層31a〜31f、及び第1〜第5ワード線導電層32a〜32eを貫通するようにメモリホール35が形成されている。 In the memory transistor layer 30, a memory isolation insulating layer 33a, the memory hole 35 so as to penetrate the first to sixth word line insulating layer 31a to 31f, and the first to fifth word line conductive layers 32a~32e It is formed. メモリホール35は、ソース側ホール27と整合する位置に設けられている。 Memory holes 35 are provided at positions matching the source-side holes 27. メモリ側ホール35内の側壁には、順次、メモリゲート絶縁層36、及びメモリ柱状半導体層(半導体層)37が設けられている。 The side wall of the memory side hole 35, sequentially, the memory gate insulating layer 36, and a memory columnar semiconductor layer (semiconductor layer) 37 is provided.

メモリゲート絶縁層36は、図7に示すように、柱状半導体層37の側壁から、順次、トンネル絶縁層36a、電荷を蓄積する電荷蓄積層36b、及びブロック絶縁層36cを有する。 Memory gate insulating layer 36, as shown in FIG. 7, with the sidewalls of the columnar semiconductor layer 37, sequentially, the tunnel insulating layer 36a, the charge accumulation layer 36b for storing charge, and the blocking insulating layer 36c.

トンネル絶縁層36a、及びブロック絶縁層36cは、酸化シリコン(SiO )にて形成されている。 Tunnel insulating layer 36a, and the block insulating layer 36c is formed of silicon oxide (SiO 2). 電荷蓄積層36bは、窒化シリコン(SiN)にて形成されている。 Charge storage layer 36b is formed of silicon nitride (SiN). メモリ柱状半導体37は、ポリシリコン(p−Si)にて構成されている。 Memory columnar semiconductor 37 are composed of polysilicon (p-Si). また、メモリ柱状半導体層37は、その上部をN+型のポリシリコンにて構成されたものであってもよい。 The memory columnar semiconductor layer 37 may be one constituted the top by N + -type polysilicon.

なお、上記メモリトランジスタ層30において、第1〜第5ワード線導電層32a〜32eの構成を換言すると、第1〜第5ワード線導電層32a〜32eは、メモリ柱状半導体層37と共にトンネル絶縁層36a、電荷蓄積層36b及びブロック絶縁層36cを挟むように形成されている。 Note that in the memory transistor layer 30, in other words the configuration of the first to fifth word line conductive layers 32 a to 32 e, the first to fifth word line conductive layers 32 a to 32 e, a tunnel insulating layer along with the memory columnar semiconductor layer 37 36a, are formed so as to sandwich the charge storage layer 36b and the block insulating layer 36c.

また、メモリトランジスタ層30において、第1〜第5ワード線導電層32a〜32eが、ワード線WL1〜WL5として機能する。 In the memory transistor layer 30, the first to fifth word line conductive layers 32 a to 32 e, serving as a word line WL1 to WL5. また、第1〜第5ワード線導電層32a〜32eが、メモリトランジスタMTrmnの制御ゲートとして機能する。 Further, the first to fifth word line conductive layers 32a~32e functions as control gate of the memory transistor MTrmn.

ドレイン側選択トランジスタ層40は、メモリ保護絶縁層33b上に順次積層されたドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側分離絶縁層44を有する。 The drain side selection transistor layer 40 has first insulating layer 41 are sequentially stacked drain side on the memory protection insulating layer 33b, the drain side conductive layers 42, the drain-side second insulating layer 43, and the drain-side isolation insulating layer 44 .

ドレイン側第1絶縁層41、ドレイン側導電層42、ドレイン側第2絶縁層43、及びドレイン側分離絶縁層44は、メモリ柱状半導体層37の上部に整合する位置に設けられ且つロウ方向に延びカラム方向に繰り返し設けられたライン状に形成されている。 The first insulating layer 41 the drain side, the drain side conductive layers 42, the drain-side second insulating layer 43 and the drain-side isolation insulating layer 44, extends and the row direction is provided at positions matching the upper portion of the memory columnar semiconductor layer 37 It is formed on repeatedly provided a line shape in the column direction. また、ドレイン側選択トランジスタ層40において、絶縁層34の上面から、ドレイン側分離絶縁層44の所定高さ上方まで絶縁層45が形成されている。 Also, in the drain-side select transistor layer 40, the upper surface of the insulating layer 34, insulating layer 45 is formed to a predetermined height above the drain-side isolation insulating layer 44.

ドレイン側第1絶縁層41及びドレイン側第2絶縁層43は、酸化シリコン(SiO )にて形成されている。 The first insulating layer 41 and the drain-side second insulating layer 43 drain side are formed by silicon oxide (SiO 2). ドレイン側導電層42は、P+型のポリシリコン(p−Si)にて形成されている。 The drain side conductive layers 42 are formed by P + -type polysilicon (p-Si). ドレイン側分離絶縁層44は、窒化シリコン(SiN)にて形成されている。 The drain-side isolation insulating layer 44 is formed of silicon nitride (SiN).

また、ドレイン側選択トランジスタ層40において、ドレイン側分離絶縁層44、ドレイン側第2絶縁層43、ドレイン側導電層42、ドレイン側第1絶縁層41、及びメモリ保護絶縁層33を貫通するようにドレイン側ホール46が形成されている。 Also, in the drain-side select transistor layer 40, the drain-side isolation insulating layer 44, the drain-side second insulating layer 43, the drain side conductive layer 42, the first insulating layer 41 the drain side, and so as to penetrate the memory protection insulating layer 33 the drain side holes 46 are formed. ドレイン側ホール46は、メモリホール35と整合する位置に設けられている。 The drain-side holes 46 are provided at positions matching the memory hole 35. ドレイン側ホール46に面する側壁には、順次、ドレイン側ゲート絶縁層47、及びドレイン側柱状半導体層(半導体層)48が設けられている。 The side wall facing the drain side holes 46, sequentially, the drain side gate insulation layer 47, and the drain-side columnar semiconductor layer (semiconductor layer) 48 is provided.

ドレイン側ゲート絶縁層47は、酸化シリコン(SiO )にて形成されている。 The drain side gate insulation layer 47 is formed of silicon oxide (SiO 2). ドレイン側柱状半導体層48は、ポリシリコン(p−Si)にて形成されている。 The drain-side columnar semiconductor layer 48 are formed by polysilicon (p-Si). また、ドレイン側柱状半導体層48の上部は、n+型ポリシリコンにて構成されている。 Further, the upper portion of the drain-side columnar semiconductor layer 48 is composed of n + -type polysilicon.

なお、上記ドレイン側選択トランジスタ層40の構成において、ドレイン側導電層42の構成を換言すると、ドレイン側導電層42は、ドレイン側柱状半導体層48と共にドレイン側ゲート絶縁層47を挟むように形成されている。 In the configuration of the drain side selection transistor layer 40, in other words the configuration of the drain side conductive layers 42, the drain side conductive layer 42 is formed so as to sandwich the drain side gate insulation layer 47 with the drain-side columnar semiconductor layer 48 ing.

また、ドレイン側選択トランジスタ40において、ドレイン側導電層42が、ドレイン側選択ゲート線SGDとして機能する。 Also, in the drain-side select transistor 40, the drain side conductive layer 42 functions as a drain side selection gate line SGD. また、ドレイン側導電層42が、ドレイン側選択トランジスタSDTrmnの制御ゲートとして機能する。 The drain side conductive layer 42 functions as the control gate of the drain-side selection transistor SDTrmn.

上記ソース側選択トランジスタ層20、メモリトランジスタ層30、及びドレイン側選択トランジスタ層40には、プラグホール61a〜61iが形成されている。 The source-side selection transistor layer 20, the memory transistor layer 30, and the drain side select transistor layer 40, plug holes 61a~61i is formed.

プラグホール61aは、n+領域(ソース線領域)Ba2に達するように形成されている。 Plug hole 61a is, n + region is formed to reach the (source line region) Ba2. プラグホール61bは、ソース側導電層22の上面に達するように形成されている。 Plug hole 61b is formed to reach the upper surface of the source side conductive layers 22. プラグホール61c〜61gは、第1〜第5ワード線導電層32a〜32eの上面に達するように形成されている。 Plug hole 61c~61g is formed to reach the upper surface of the first to fifth word line conductive layers 32 a to 32 e. プラグホール61hは、ドレイン側導電層42の上面に達するように形成されている。 Plug hole 61h is formed to reach the top surface of the drain side conductive layers 42. プラグホール61iは、ドレイン側柱状半導体層48に達するように形成されている。 Plug hole 61i is formed so as to reach the drain-side columnar semiconductor layer 48.

プラグホール61a〜61iに面する側壁には、順次、バリアメタル層62、及びプラグ導電層63が形成されている。 On the side wall facing the plug hole 61A~61i, sequentially, the barrier metal layer 62 and the plug conductive layer 63, are formed. バリアメタル層62は、チタン−窒化チタン(Ti−TiN)にて構成されている。 The barrier metal layer 62 is titanium - are composed of titanium nitride (Ti-TiN). プラグ導電層63は、タングステン(W)にて構成されている。 Plug conductive layer 63 is composed of tungsten (W).

配線層50は、絶縁層45の上面に順次積層された、配線第1〜第4絶縁層51〜54を有する。 The wiring layer 50 has been successively laminated on the upper surface of the insulating layer 45, the wiring first to fourth insulating layer 51 to 54. 配線第1絶縁層51、及び配線第4絶縁層54は、窒化シリコン(SiN)にて構成されている。 Wiring the first insulating layer 51, and the wiring fourth insulating layer 54 is composed of silicon nitride (SiN). 配線第2絶縁層52、及び配線第3絶縁層53は、酸化シリコン(SiO )にて構成されている。 Wiring second insulating layer 52, and the wiring third insulating layer 53 is made of silicon oxide (SiO 2).

また、配線層50は、配線溝56aを有する。 The wiring layer 50 has a wiring trench 56a. 配線溝56aは、配線第1絶縁層51、及び配線第2絶縁層52を貫通するように形成されている。 Wiring trench 56a is formed to penetrate the wiring first insulating layer 51, and the wiring second insulating layer 52. 配線溝56aは、プラグホール61a〜61iと整合する位置に設けられている。 Wiring grooves 56a are provided at positions matching the plug hole 61A~61i.

配線溝56aに面する側壁には、順次、バリアメタル層56b、配線導電層56cが形成されている。 The sidewalls of the wiring groove 56a sequentially, the barrier metal layer 56b, the wiring conductive layers 56c are formed. バリアメタル層56bは、チタン−窒化チタン(Ti−TiN)にて構成されている。 The barrier metal layer 56b is titanium - are composed of titanium nitride (Ti-TiN). 配線導電層56cは、タングステン(W)にて構成されている。 Interconnection conductive layer 56c is composed of tungsten (W).

次に、抵抗素子領域110について説明する。 Next, a description will be given resistor region 110. 図8に示すように、半導体記憶装置100は、抵抗素子領域110において、半導体基板Ba上に下層から上層へと、第1絶縁層81、抵抗素子層70、及び第2〜第6絶縁層82〜86を有する。 As shown in FIG. 8, the semiconductor memory device 100, in the resistance element region 110, from the lower layer to the upper layer on the semiconductor substrate Ba, first insulating layer 81, resistive element layer 70, and the second to sixth insulating layer 82 having to 86. 抵抗素子層70は、抵抗素子Rを構成する。 Resistive element layer 70 constitutes the resistive element R.

第1絶縁層81は、酸化シリコン(SiO )にて構成されている。 The first insulating layer 81 is made of silicon oxide (SiO 2). 第1絶縁層81は、メモリトランジスタ領域12のソース側分離絶縁層24の上面まで形成されている。 The first insulating layer 81 is formed to the upper surface of the source-side isolation insulating layer 24 of the memory transistor region 12.

抵抗素子層70は、交互に積層された第1〜第6抵抗素子絶縁層71a〜71f、及び第1〜第5抵抗素子導電層(第2導電層)72a〜72eを有する。 Resistive element layer 70 has first to sixth resistance element insulating layers 71 a to 71 f, and the first to fifth resistive element conductive layer (second conductive layer) 72a to 72e that are alternately stacked.

第2抵抗素子絶縁層71b、及び第1抵抗素子導電層72aは、ロウ方向の端部を揃えて形成されている。 The second resistive element insulating layer 71b, and the first resistive element conductive layer 72a is formed by aligning the ends of the row direction. 第3抵抗素子絶縁層71c、及び第2抵抗素子導電層72bは、ロウ方向の端部を揃えて形成されている。 The third resistive element insulating layer 71c, and a second resistive element conductive layer 72b is formed by aligning the ends of the row direction. 第4抵抗素子絶縁層71d、及び第3抵抗素子導電層72cは、ロウ方向の端部を揃えて形成されている。 Fourth resistor element insulating layer 71d, and the third resistive element conductive layer 72c is formed by aligning the ends of the row direction. 第5抵抗素子絶縁層71e、及び第4抵抗素子導電層72dは、ロウ方向の端部を揃えて形成されている。 Fifth resistor element insulating layer 71e, and a fourth resistive element conductive layer 72d is formed by aligning the ends of the row direction. 第6抵抗素子絶縁層71f、及び第5抵抗素子導電層72eは、ロウ方向の端部を揃えて形成されている。 Sixth resistance element insulating layer 71f, and the fifth resistive element conductive layer 72e is formed by aligning the ends of the row direction. また、第2〜第6抵抗素子絶縁層71b〜71fのロウ方向の端部、及び第1〜第5抵抗素子導電層72a〜72eのロウ方向の端部は、階段状に形成されている。 The end portion of the second to end of the row direction of the sixth resistive element insulating layer 71B~71f, and the row direction of the first to fifth resistive element conductive layer 72a~72e is formed stepwise.

第1〜第6抵抗素子絶縁層71a〜71fは、酸化シリコン(SiO )にて構成されている。 First to sixth resistance element insulating layer 71a~71f it is composed of silicon oxide (SiO 2). 第1〜第5抵抗素子導電層72a〜72eは、ポリシリコン(p−Si)にて構成されている。 First to fifth resistive element conductive layer 72a~72e it is composed of polysilicon (p-Si).

なお、第1〜第6抵抗素子絶縁層71a〜71f及び第1〜第6ワード線間絶縁層31a〜31fは、同一工程で同層に形成されるため同一の材料となる。 Incidentally, the first to sixth resistance element insulating layer 71a~71f and the first through sixth word line insulating layer 31a~31f is the same material to be formed in the same layer in the same step. 同じように、第1〜第5抵抗素子導電層72a〜72e及び第1〜第5ワード線導電層32a〜32eも、同一工程で同層に形成されるため同一の材料となる。 Similarly, first to fifth resistive element conductive layer 72a~72e and the first to fifth word line conductive layers 32a~32e also the same material to be formed in the same layer in the same step.

第2絶縁層82は、抵抗素子層70を覆い且つ絶縁層45の上面まで形成されている。 The second insulating layer 82 is formed to cover the resistor layer 70 and to the upper surface of the insulating layer 45. 第3絶縁層83は、第2絶縁層82上から配線第1絶縁層51の上面まで形成されている。 The third insulating layer 83 is formed over the second insulating layer 82 to the upper surface of the wiring first insulating layer 51. 第4絶縁層84は、第3絶縁層83上から配線第2絶縁層52の上面まで形成されている。 The fourth insulating layer 84 is formed over the third insulating layer 83 to the upper surface of the wiring second insulating layer 52. 第5絶縁層85は、第4絶縁層84上から配線第3絶縁層53の上面まで形成されている。 The fifth insulating layer 85 is formed over the fourth insulating layer 84 to the upper surface of the wiring third insulating layer 53. 第6絶縁層86は、第5絶縁層85上から配線第4絶縁層54の上面まで形成されている。 Sixth insulating layer 86 is formed over the fifth insulating layer 85 to the upper surface of the wiring fourth insulating layer 54.

上記抵抗素子層70、及び第2絶縁層82には、コンタクトホール91a〜91jが形成されている。 The resistive element layer 70, and the second insulating layer 82, a contact hole 91a~91j is formed. コンタクトホール91aは、第1抵抗素子導電層72aの端部Aに達するように形成されている。 Contact hole 91a is formed to reach the end A of the first resistive element conductive layer 72a. コンタクトホール91bは、第1抵抗素子導電層72aの端部Bに達するように形成されている。 Contact hole 91b is formed to reach the end B of the first resistive element conductive layer 72a. コンタクトホール91cは、第2抵抗素子導電層72bの端部Cに達するように形成されている。 Contact hole 91c is formed to reach the end C of the second resistive element conductive layer 72b. コンタクトホール91dは、第2抵抗素子導電層72bの端部Dに達するように形成されている。 Contact holes 91d are formed to reach the end D of the second resistive element conductive layer 72b. コンタクトホール91eは、第3抵抗素子導電層72cの端部Eに達するように形成されている。 Contact hole 91e is formed so as to reach the end E of the third resistor element conductive layer 72c. コンタクトホール91fは、第3抵抗素子導電層72cの端部Fに達するように形成されている。 Contact hole 91f is formed so as to reach the end F of the third resistor element conductive layer 72c. コンタクトホール91gは、第4抵抗素子導電層72dの端部Gに達するように形成されている。 Contact hole 91g is formed so as to reach the end portion G of the fourth resistor element conductive layer 72d. コンタクトホール91hは、第4抵抗素子導電層72dの端部Hに達するように形成されている。 Contact holes 91h are formed so as to reach the end H of the fourth resistor element conductive layer 72d. コンタクトホール91iは、第5抵抗素子導電層72eの端部Iに達するように形成されている。 Contact hole 91i is formed so as to reach the end I of the fifth resistance element conductive layer 72e. コンタクトホール91jは、第5抵抗素子導電層72eの端部Eに達するように形成されている。 Contact hole 91j is formed so as to reach the end E of the fifth resistance element conductive layer 72e.

コンタクトホール91a〜91jには、コンタクト導電層(コンタクト層)92が形成されている。 In the contact holes 91A~91j, contact conductive layer (contact layer) 92 is formed. コンタクト導電層92は、チタン−窒化チタン(Ti−TiN)及び、タングステン(W)にて構成されている。 Contact conductive layer 92 is a titanium - titanium nitride (Ti-TiN) and are composed of tungsten (W).

第2、第3絶縁層82、83には、第1〜第6配線溝94a〜94fが形成されている。 Second, the third insulating layer 82 and 83, first to sixth interconnect trench 94a~94f is formed. 第1配線溝94aは、コンタクトホール91aの上方に形成されている。 The first wiring trench 94a is formed above the contact hole 91a. 第2配線溝94bは、コンタクトホール91b、91cの上方に形成されている。 Second wiring grooves 94b, a contact hole 91b, is formed above the 91c. 第3配線溝94cは、コンタクトホール91d、91eの上方に形成されている。 The third wiring groove 94c, a contact hole 91d, is formed above the 91e. 第4配線溝94dは、コンタクトホール91f、91gの上方に形成されている。 Fourth wiring groove 94d, a contact hole 91f, is formed above the 91g. 第5配線溝94eは、コンタクトホール91h、91iの上方に形成されている。 Fifth wiring groove 94e, a contact hole 91h, is formed above the 91i. 第6配線溝94fは、コンタクトホール91jの上方に形成されている。 Sixth wiring groove 94f is formed above the contact hole 91j.

第1〜第6配線溝94a〜94fには、第1〜第6配線導電層(上部配線層)95a〜95fが形成されている。 The first to sixth interconnect trench 94A~94f, first to sixth wiring conductive layers (upper wiring layer) 95A~95f is formed. 第1配線導電層95a〜第6配線導電層95fは、チタン−窒化チタン(Ti−TiN)及び、タングステン(W)にて構成されている。 First wiring conductive layer 95a~ sixth wiring conductive layer 95f is titanium - titanium nitride (Ti-TiN) and are composed of tungsten (W).

第5絶縁層85には、コンタクトホール96a及び96bが形成されている。 The fifth insulating layer 85, contact holes 96a and 96b are formed. コンタクトホール96aは、第1配線導電層95aの上方に形成されている。 Contact hole 96a is formed above the first wiring conductive layer 95a. コンタクトホール96bは、第6配線導電層95fの上方に形成されている。 Contact hole 96b is formed above the sixth wiring conductive layer 95f.

コンタクトホール96a及び96bには、コンタクト導電層97a及び97bが形成されている。 In the contact holes 96a and 96b, the contact conductive layer 97a and 97b are formed. コンタクト導電層97a及び97bは、チタン−窒化チタン(Ti−TiN)及び、タングステン(W)にて構成されている。 Contact conductive layer 97a and 97b are titanium - titanium nitride (Ti-TiN) and are composed of tungsten (W).

第1配線導電層95a及び第6配線導電層95fは、コンタクト導電層97a及び97bによって、外部機器(図示略)もしくは半導体記憶装置100内に形成される周辺回路(図8において図示略)と接続されている。 First wiring conductive layer 95a and the sixth wiring conductive layer 95f is the contact conductive layer 97a and 97b, connected to an external device peripheral circuit formed on (not shown) or a semiconductor memory device 100 (not shown in FIG. 8) It is.

上記構成により、第1抵抗素子導電層72aから第5抵抗素子導電層72eまでが直列に接続され、1つの抵抗素子Rが形成される。 With the above configuration, a first resistive element conductive layer 72a to the fifth resistive element conductive layer 72e are connected in series, one resistor element R is formed.

つまり、第1抵抗素子導電層72a〜第5抵抗素子導電層72eは、第1又は第6配線導電層95aに接続される外部機器(図示略)と第6又は第1配線導電層95fに接続される周辺回路(図8において図示略)との間で抵抗素子Rとして機能する。 That is, the first resistive element conductive layer 72a~ fifth resistance element conductive layer 72e is connected to an external device connected to the first or sixth wiring conductive layer 95a (not shown) the sixth or first wiring conductive layer 95f is serving as the resistance element R with peripheral circuits (not shown in FIG. 8) it is.

[本実施の形態に係る半導体記憶装置100の効果] [Effect of the semiconductor memory device 100 according to the present embodiment]
次に、本実施の形態に係る半導体記憶装置100の効果について説明する。 Next, a description will be given of an effect of the semiconductor memory device 100 according to this embodiment. 本実施の形態に係る半導体記憶装置100は、積層構造を有するため高集積化可能である。 The semiconductor memory device 100 according to this embodiment can be highly integrated to have a layered structure. また、半導体記憶装置100は、メモリトランジスタMTrmnとなる各層、ソース側選択トランジスタSSTrmn、及びドレイン側選択トランジスタ層SDTrmnとなる各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。 Further, the semiconductor memory device 100, each serving as a memory transistor MTrmn, the source side select transistors SSTrmn, and each layer to be a drain-side select transistor layer SDTrmn, may be manufactured in a predetermined number of lithography steps, irrespective of the number of laminated layers. すなわち、安価に半導体記憶装置100を製造することが可能である。 That is, it is possible to inexpensively manufacture a semiconductor memory device 100.

また、本発明の実施の形態に係る半導体記憶装置100は、抵抗素子領域110を有する。 Further, the semiconductor memory device 100 according to the embodiment of the present invention has a resistance element region 110. 抵抗素子領域110は、メモリトランジスタ層30と同一層、且つ同一工程で形成される抵抗素子層70によって構成される。 Resistor region 110, the memory transistor layer 30 and the same layer, and constituted by a resistor layer 70 formed in the same step.

例えば、半導体基板Baと平行な水平方向において2次元的に広がりを有するように形成されるワード線WLを抵抗素子Rとして用いる構成では、ワード線WLが低抵抗のため抵抗値を高くするには2次元的に長く引き伸ばさなければならなかった。 For example, in the configuration using the word line WL is formed to have a two-dimensionally spread in horizontal direction parallel to the semiconductor substrate Ba as a resistance element R, to the word line WL is high resistance value for the low resistance in two dimensions it had to be stretched long. それに対し、第1の実施の形態に係る半導体記憶装置100は、抵抗素子Rをメモリトランジスタ層30と同様に積層させるため、占有面積を縮小し、且つ工程数を少なく形成することができる。 In contrast, the semiconductor memory device 100 according to the first embodiment, the resistive element R in order to laminate in the same manner as the memory transistor layer 30, it is possible to reduce the occupied area, and the number of steps reduced form.

以上、本発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換等が可能である。 Having described the embodiments of the present invention, the present invention is not limited thereto, without departing from the scope and spirit of the invention, various modifications, replacements and so forth. たとえば、上記の実施の形態では、メモリストリングスMSは図6に示すように直線型で形成されたが、図9Aに示すようなU字型で形成されてもよい。 For example, in the above embodiment, the memory strings MS has been formed by the linear as shown in FIG. 6, it may be formed in U-shape as shown in Figure 9A. メモリトランジスタ領域12が積層されるものは本発明の範囲に含まれる。 That the memory transistor region 12 are laminated is included in the scope of the present invention.

また、抵抗素子導電層72は図5に示すように短冊状(ストライプ状)に形成されたが、図9Bに示すような渦巻き状に形成されてもよい。 The resistance element conductive layer 72 is formed in a strip shape (stripe shape) as shown in FIG. 5, it may be formed in a spiral shape as shown in FIG. 9B. 積層される抵抗素子導電層72の内部の形状に関係なく、端部が階段状に積層され且つそれらが直列に接続されるものは本発明の範囲に含まれる。 Regardless internal shape of the resistive element conductive layer 72 to be laminated, which end and is stepwise stacked they are connected in series are included in the scope of the invention.

この発明の一実施の形態による半導体記憶装置100の構成図である。 It is a configuration diagram of a semiconductor memory device 100 according to an embodiment of the present invention. 同半導体記憶装置100の一部斜視図である。 It is a partial perspective view of the semiconductor memory device 100. 同半導体記憶装置100の一部回路図である。 It is a partial schematic diagram of the semiconductor memory device 100. 同半導体記憶装置100の抵抗素子領域110の一部断面図である。 It is a partial cross-sectional view of the resistive element region 110 of the semiconductor memory device 100. 同半導体記憶装置100の抵抗素子領域110の一部上面図である。 It is a partial top view of the resistive element region 110 of the semiconductor memory device 100. 同半導体記憶装置100のメモリトランジスタ領域12の具体的な断面図である。 It is a specific sectional view of the memory transistor region 12 of the semiconductor memory device 100. 図6の一部拡大図である。 It is a partially enlarged view of FIG. 同半導体記憶装置100の抵抗素子領域110の具体的な断面図である。 It is a specific sectional view of the resistive element region 110 of the semiconductor memory device 100. メモリトランジスタ領域12の他のパターンを示す図である。 It is a diagram showing another pattern of the memory transistor region 12. 抵抗素子領域110の他のパターンを示す図である。 It is a diagram showing another pattern of the resistive element region 110.

符号の説明 DESCRIPTION OF SYMBOLS

12…メモリトランジスタ領域、13…ワード線駆動回路、14…ソース側選択ゲート線駆動回路、15…ドレイン側選択ゲート線駆動回路、20…ソース側選択トランジスタ層、21…ソース側第1絶縁層、22…ソース側導電層、23…ソース側第2絶縁層、24…ソース側分離絶縁層、25…側壁絶縁層、26、34、45…絶縁層、27…ソース側ホール、28…ソース側ゲート絶縁層、29…ソース側柱状半導体層、30…メモリトランジスタ層、31a〜31f…第1〜第6ワード線間絶縁層、32a〜32e…第1〜第5ワード線導電層、33a…メモリ分離絶縁層、33b…メモリ保護絶縁層、35…メモリホール、36…メモリゲート絶縁層、36a…トンネル絶縁層、36b…電荷蓄積層、36c…ブロック絶縁層、3 12 ... memory transistor region 13 ... word line driving circuit, 14 ... source side selection gate line drive circuit, 15 ... drain side selection gate line drive circuit, 20 ... source-side selection transistor layer, 21 ... source-side first insulating layer, 22 ... source-side conductive layer, 23 ... source-side second insulating layer, 24 ... source-side isolation insulating layer, 25 ... side wall insulating layer, 26,34,45 ... insulating layer, 27 ... source-side holes, 28 ... source side gate insulating layer, 29 ... source side columnar semiconductor layer, 30 ... memory transistor layer, 31a to 31f ... first to sixth word line insulating layer, 32 a to 32 e ... first to fifth word line conductive layer, 33a ... memory separation insulating layer, 33b ... memory protection insulating layer, 35 ... memory hole, 36 ... memory gate insulating layer, 36a ... tunnel insulating layer, 36b ... charge storage layer, 36c ... block insulating layer, 3 …メモリ柱状半導体層、40…ドレイン側選択トランジスタ層、41…ドレイン側第1絶縁層、42…ドレイン側導電層、43…ドレイン側第2絶縁層、44…ドレイン側分離絶縁層、46…ドレイン側ホール、47…ドレイン側ゲート絶縁層、48…ドレイン側柱状半導体層、50…配線層、51〜54…配線第1〜第4絶縁層、56a…配線溝、56b…バリアメタル層、56c…配線導電層、61a〜61i…プラグホール、62…バリアメタル層、63…プラグ導電層、70…抵抗素子層、71a〜71f…第1〜第6抵抗素子絶縁層、72a〜72e…第1〜第5抵抗素子導電層、81〜86…第1〜第6絶縁層、91a〜91j、96a、96b…コンタクトホール、92、97a、97b…コンタクト導電層、94a〜94 ... memory columnar semiconductor layer, 40 ... drain side selection transistor layer, 41 ... drain side first insulating layer, 42 ... drain side conductive layer, 43 ... drain side second insulating layer, 44 ... drain-side isolation insulating layer, 46 ... drain side hole, 47 ... drain side gate insulation layer, 48 ... drain side columnar semiconductor layer, 50 ... wiring layer, 51 to 54 ... wire first to fourth insulating layer, 56a ... wiring groove, 56b ... barrier metal layer, 56c ... interconnection conductive layer, 61A~61i ... plug hole, 62 ... barrier metal layer, 63 ... plug conductive layer, 70 ... resistance element layer, 71 a to 71 f ... first to sixth resistive element insulating layer, 72a to 72e ... first to fifth resistor element conductive layer, 81 to 86 ... first to sixth insulating layer, 91a~91j, 96a, 96b ... contact hole, 92,97A, 97b ... contact conductive layer, 94A~94 …第1〜第6配線溝、95a〜95f…第1〜第6配線導電層、100…不揮発性半導体記憶装置、110…半導体素子領域。 ... first to sixth interconnect trench, 95A~95f ... first to sixth wiring conductive layer, 100 ... non-volatile semiconductor memory device, 110 ... semiconductor element region.

Claims (6)

  1. 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングス、及び抵抗素子を構成する抵抗素子領域を備え、 A plurality of memory cells can be electrically rewritten a plurality of memory strings connected in series, and a resistor region for forming the resistor element,
    前記メモリストリングスは、 The memory strings are,
    基板上に積層され、前記メモリセルの制御ゲートとして機能する複数の第1導電層と、 Laminated on a substrate, a plurality of first conductive layer serving as a control gate of said memory cell,
    複数の前記第1導電層の上下間に形成された複数の第1層間絶縁層と、 A plurality of first interlayer insulating layer formed between the upper and lower plurality of the first conductive layer,
    複数の前記第1導電層及び複数の前記第1層間絶縁層を貫通するように形成された半導体層と、 A semiconductor layer formed so as to penetrate the plurality of said first conductive layer and the plurality of the first interlayer insulating layer,
    前記第1導電層と前記半導体層との間に形成された電荷蓄積層と絶縁膜と A charge storage layer formed between the semiconductor layer and the first conductive layer and the insulating film
    を備え、 Equipped with a,
    前記抵抗素子領域は、 The resistive element region,
    前記基板上に積層され且つ前記第1導電層と同層に形成された複数の第2導電層と、 A plurality of second conductive layer formed in the same layer and is laminated and the first conductive layer on the substrate,
    前記第2導電層の上下間に形成され、且つ複数の前記第1層間絶縁層と同層に形成された複数の第2層間絶縁層と It is formed between the upper and lower second conductive layer, and a plurality of the first interlayer insulating layer and a plurality of second interlayer insulating layer formed in the same layer
    を備え、 Equipped with a,
    複数の前記第2導電層は直列に接続され前記抵抗素子を構成する ことを特徴とする半導体記憶装置。 A plurality of said second conductive layer is a semiconductor memory device, characterized in that connected in series constituting said resistive element.
  2. 前記第2導電層の端部に接続し且つ積層方向に延びるように形成された複数のコンタクト層を備え、 Comprising a plurality of contact layer formed so as to extend in connection with and the stacking direction to the end portion of the second conductive layer,
    前記複数の第1導電層の端部及び前記複数の第2導電層の端部は、階段状に形成され、 End of the end portion of the plurality of first conductive layers and the plurality of second conductive layer is formed in a stepwise manner,
    複数の前記コンタクト層は、前記第2導電層の上部に形成された複数の上部配線層と接続されている ことを特徴とする請求項1記載の半導体記憶装置。 A plurality of said contact layer, a semiconductor memory device according to claim 1, characterized in that it is connected to a plurality of upper wiring layer formed on the second conductive layer.
  3. 下層からn+1番目(nは0以上の自然数)の前記第2導電層は前記上部配線層の中の第1上部配線層及び第2上部配線層と接続され、 (n + 1) th from the lower layer (n is 0 or a natural number) the second conductive layer is connected to the first upper interconnection layer and the second upper interconnection layer in the upper wiring layer,
    下層からn+2番目の前記第2導電層は前記上部配線層の中の前記第2上部配線層及び第3上部配線層と接続されている ことを特徴とする請求項2記載の半導体記憶装置。 (n + 2) -th of the second conductive layer from the underlying semiconductor memory device according to claim 2, characterized in that it is connected to the second upper interconnection layer and the third upper wiring layer in the upper wiring layer.
  4. 前記第2導電層は、 Said second conductive layer,
    前記第1導電層と同じ材料で形成された ことを特徴とする請求項1記載の半導体記憶装置。 The semiconductor memory device according to claim 1, characterized in that it is formed of the same material as the first conductive layer.
  5. 前記第2導電層は、 Said second conductive layer,
    短冊状に形成された ことを特徴とする請求項1記載の半導体記憶装置。 The semiconductor memory device according to claim 1, characterized in that it is formed in a strip shape.
  6. 前記第2導電層は、 Said second conductive layer,
    渦巻状に形成された It formed in a spiral shape
    ことを特徴とする請求項1記載の半導体記憶装置。 The semiconductor memory device according to claim 1, wherein a.
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