JP4636227B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、シリサイド構造を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a silicide structure and a method for manufacturing the same.

ソース／ドレイン領域のシート抵抗を低減することを目的として、ソース／ドレイン領域を構成する不純物層の表面にシリサイド層を設けることが知られている（例えば特開平５−３６６３２号公報参照）。   For the purpose of reducing the sheet resistance of the source / drain regions, it is known to provide a silicide layer on the surface of an impurity layer constituting the source / drain regions (see, for example, Japanese Patent Laid-Open No. 5-36632).

また、ＬＳＩの動作速度ならびに信頼性をより高めることが望まれており、ＭＩＳＦＥＴのチャネル領域およびソース／ドレイン領域を構成する半導体としてシリコンの代わりにゲルマニウムを用いることが提案されている（非特許文献１参照）。しかしながら、ゲルマニウムを用いた半導体装置では、ソース／ドレイン領域上に、シリコン半導体層で用いられたようなシリサイド層を形成することができず、高速動作が困難である。
特開平５−３６６３２号公報 「２００３ Symposium on VLSI Technology Digest of Technical Papers」、２００３年６月１０−１２日、ｐ．１１９−１２０） Further, it is desired to further increase the operation speed and reliability of the LSI, and it has been proposed to use germanium instead of silicon as a semiconductor constituting the channel region and the source / drain region of the MISFET (non-patent document). 1). However, in a semiconductor device using germanium, a silicide layer as used in a silicon semiconductor layer cannot be formed on the source / drain regions, and high-speed operation is difficult.
JP-A-5-36632 “2003 Symposium on VLSI Technology Digest of Technical Papers”, June 10-12, 2003, p. 119-120)

本発明の目的は、ゲルマニウム半導体層を用いた半導体装置において高速動作ができる半導体装置およびその製造方法を提供することにある。   An object of the present invention is to provide a semiconductor device capable of high-speed operation in a semiconductor device using a germanium semiconductor layer and a method for manufacturing the same.

本発明にかかる半導体装置は、
ゲルマニウム半導体層と、
前記ゲルマニウム半導体層上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、
前記ゲルマニウム半導体層に形成された、ソース／ドレイン領域を構成する不純物層と、
前記不純物層上に形成されたシリサイド層と、
を含む。 The semiconductor device according to the present invention is
A germanium semiconductor layer;
A gate insulating layer formed on the germanium semiconductor layer;
A gate electrode formed on the gate insulating layer;
An impurity layer forming a source / drain region formed in the germanium semiconductor layer;
A silicide layer formed on the impurity layer;
including.

この半導体装置によれば、ゲルマニウム半導体層を用いることにより、キャリア、特にホールの移動度が大きく、高速動作ができる。そして、ソース／ドレイン領域上にシリサイド層を有するので、ソース／ドレイン領域と配線とのコンタクト抵抗を小さくできるのでこの点でも高速動作が達成できる。   According to this semiconductor device, by using the germanium semiconductor layer, the mobility of carriers, particularly holes, is large, and high-speed operation can be performed. Since the silicide layer is provided on the source / drain region, the contact resistance between the source / drain region and the wiring can be reduced, so that high speed operation can be achieved in this respect.

本明にかかる半導体装置において、前記ゲルマニウム半導体層は、絶縁層上に形成することができる。すなわち、前記ゲルマニウム半導体層は、例えば、シリコン、ゲルマニウムなどの半導体基板上に絶縁層を介して形成されたものでもよい。   In the semiconductor device according to the present invention, the germanium semiconductor layer can be formed on an insulating layer. That is, the germanium semiconductor layer may be formed on a semiconductor substrate such as silicon or germanium via an insulating layer.

本発明にかかる半導体装置において、前記ソース／ドレイン領域は、エレベーテッド構造を有することができる。   In the semiconductor device according to the present invention, the source / drain regions may have an elevated structure.

本発明にかかる製造方法は、
ゲルマニウム半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記ゲルマニウム半導体層にソース／ドレイン領域のための不純物層を形成する工程と、
前記ゲルマニウム半導体層上に、少なくともシリコンを含む半導体層を形成する工程と、
前記少なくともシリコンを含む半導体層のシリコンと金属とを反応させることにより、前記不純物層上にシリサイド層を形成する工程と、を含む。 The manufacturing method according to the present invention includes:
Forming a gate insulating layer on the germanium semiconductor layer;
Forming a gate electrode on the gate insulating layer;
Forming an impurity layer for a source / drain region in the germanium semiconductor layer;
Forming a semiconductor layer containing at least silicon on the germanium semiconductor layer;
Forming a silicide layer on the impurity layer by reacting silicon and metal in the semiconductor layer containing at least silicon.

この製造方法によれば、ゲルマニウム半導体層上に、少なくともシリコンを含む半導体層を形成し、この半導体層をシリサイド化することで、本発明にかかる半導体装置を簡易な方法で得ることができる。   According to this manufacturing method, the semiconductor device according to the present invention can be obtained by a simple method by forming a semiconductor layer containing at least silicon on the germanium semiconductor layer and siliciding the semiconductor layer.

本発明にかかる製造方法において、前記少なくともシリコンを含む半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含むことができる。   In the manufacturing method according to the present invention, the semiconductor layer containing at least silicon may include at least one of a Si layer, a SiGe layer, and a SiGeC layer.

本発明にかかる製造方法において、前記少なくともシリコンを含む半導体層は、前記ゲルマニウム半導体層側から順に、ＳｉＧｅ層とＳｉ層とを積層して形成することができる。   In the manufacturing method according to the present invention, the semiconductor layer containing at least silicon can be formed by laminating a SiGe layer and a Si layer sequentially from the germanium semiconductor layer side.

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。 1. Semiconductor Device FIG. 1 is a cross-sectional view schematically showing a semiconductor device 100 according to the present embodiment.

半導体装置１００は、シリコン、ゲルマニウムなどの半導体基板１０と、半導体基板１０上に形成された絶縁層１２と、絶縁層１２上に形成されたゲルマニウム半導体層１４とを有する。以下、この積層体を便宜上「ＧＯＩ（Germanium on Insulator）基板」という。ゲルマニウム半導体層１４は、単結晶である。   The semiconductor device 100 includes a semiconductor substrate 10 such as silicon or germanium, an insulating layer 12 formed on the semiconductor substrate 10, and a germanium semiconductor layer 14 formed on the insulating layer 12. Hereinafter, this laminate is referred to as a “GOI (Germanium on Insulator) substrate” for convenience. The germanium semiconductor layer 14 is a single crystal.

ゲルマニウム半導体層１４には、チャネル領域２０と、チャネル領域２０の両側に位置するソース／ドレイン領域のための第１不純物層２２および第２不純物層２４とが形成されている。チャネル領域２０上には、ゲート絶縁層２６が形成されている。ゲート絶縁層２６上には、ゲート電極２８が形成されている。そして、ゲート電極２８の側面には、サイドウォール絶縁層２９が形成されている。第１不純物層２２および第２不純物層２４の露出面には、それぞれ第１シリサイド層３２および第２シリサイド層３４が形成されている。また、ゲート電極２８上には第３シリサイド層３８が形成されている。   In the germanium semiconductor layer 14, a channel region 20 and a first impurity layer 22 and a second impurity layer 24 for source / drain regions located on both sides of the channel region 20 are formed. A gate insulating layer 26 is formed on the channel region 20. A gate electrode 28 is formed on the gate insulating layer 26. A sidewall insulating layer 29 is formed on the side surface of the gate electrode 28. A first silicide layer 32 and a second silicide layer 34 are formed on the exposed surfaces of the first impurity layer 22 and the second impurity layer 24, respectively. A third silicide layer 38 is formed on the gate electrode 28.

この半導体装置１００によれば、ゲルマニウム半導体層を用いることにより、キャリア、特にホールの移動度が大きく、トランジスタの高速動作が可能である。そして、ソース／ドレイン領域のための第１不純物層２２および第２不純物層２４上に、それぞれ第１シリサイド層３２および第２シリサイド層３４を有するので、ソース／ドレイン領域と配線とのコンタクト抵抗を小さくでき、高速動作が可能となる。また、本実施の形態では、ソース／ドレイン領域のみならず、ゲート電極２８上にも第３シリサイド層３８が形成されているので、ゲート電極の抵抗を小さくできる。   According to the semiconductor device 100, by using the germanium semiconductor layer, the mobility of carriers, particularly holes, is high, and the transistor can operate at high speed. Since the first silicide layer 32 and the second silicide layer 34 are respectively provided on the first impurity layer 22 and the second impurity layer 24 for the source / drain region, the contact resistance between the source / drain region and the wiring is reduced. It can be made small and high speed operation is possible. In this embodiment, since the third silicide layer 38 is formed not only on the source / drain regions but also on the gate electrode 28, the resistance of the gate electrode can be reduced.

２．半導体装置の製造方法
本実施の形態にかかる半導体装置１００の製造例について、図１ないし図６を参照しながら説明する。 2. Manufacturing Method of Semiconductor Device An example of manufacturing the semiconductor device 100 according to the present embodiment will be described with reference to FIGS.

（１）図２に示すように、ＧＯＩ基板を準備する。ＧＯＩ基板は、半導体基板１０上に絶縁層１２および単結晶のゲルマニウム半導体層１４が積層されている。   (1) As shown in FIG. 2, a GOI substrate is prepared. In the GOI substrate, an insulating layer 12 and a single crystal germanium semiconductor layer 14 are stacked on a semiconductor substrate 10.

ＧＯＩ基板は、例えば張り合わせ法で形成することができる。一例を挙げると、ゲルマニウム基板およびシリコン基板の一方の面にそれぞれ酸化シリコン層を７５ｎｍの膜厚で形成する。その後、それぞれの基板の酸化シリコン層を接触させて、５０℃で１０時間熱処理することに両者を張り合わせる。その後、ＣＭＰ（Chemical Mechanical Polishing）による研磨あるいはエッチングによって、ゲルマニウム基板を所定の膜厚のゲルマニウム半導体層とする。   The GOI substrate can be formed by, for example, a bonding method. For example, a silicon oxide layer having a thickness of 75 nm is formed on one surface of a germanium substrate and a silicon substrate. Thereafter, the silicon oxide layers of the respective substrates are brought into contact with each other and heat-treated at 50 ° C. for 10 hours to bond them together. Thereafter, the germanium substrate is formed into a germanium semiconductor layer having a predetermined thickness by polishing or etching using CMP (Chemical Mechanical Polishing).

（２）図３に示すように、公知の方法によってゲート絶縁層２６およびゲート電極２８を形成する。ゲート絶縁層２６のための絶縁層としては、例えば、酸化窒化シリコン、窒化シリコンなどの絶縁物、酸化ハフニウム、酸化タンタル、酸化チタン、酸化アルミニウム、チタン酸ストロンチウム、チタン酸バリウムストロンチウムなどの高誘電率材料を用いることができる。ゲート電極２８としては、ポリシリコン、タングステン，タンタルなどの金属、あるいはサリサイド構造の多層導電層などを用いることができる。ゲート絶縁層２６およびゲート電極２８のパターニングは、公知のリソグラフィーおよびエッチングによって行うことができる。図示の例では、ゲート電極２６としてポリシリコンを用いている。   (2) As shown in FIG. 3, the gate insulating layer 26 and the gate electrode 28 are formed by a known method. Examples of the insulating layer for the gate insulating layer 26 include insulators such as silicon oxynitride and silicon nitride, high dielectric constants such as hafnium oxide, tantalum oxide, titanium oxide, aluminum oxide, strontium titanate, and barium strontium titanate. Materials can be used. As the gate electrode 28, a metal such as polysilicon, tungsten, or tantalum, or a multi-layered conductive layer having a salicide structure can be used. Patterning of the gate insulating layer 26 and the gate electrode 28 can be performed by known lithography and etching. In the illustrated example, polysilicon is used as the gate electrode 26.

ついで、サイドウォール絶縁層２９を形成する。サイドウォール絶縁層２９は、公知の方法で形成できる。例えば、サイドウォール絶縁層２９は、絶縁層をＣＶＤ法によって基板上に全面的に堆積した後、反応性イオンエッチングなどの異方性エッチングを行う方法、あるいはゲート電極２８がポリシリコンの場合は熱酸化によってゲート電極２８の表面に酸化シリコン層を形成する方法などを用いることができる。   Next, a sidewall insulating layer 29 is formed. The sidewall insulating layer 29 can be formed by a known method. For example, the sidewall insulating layer 29 is formed by depositing the insulating layer on the entire surface by the CVD method and then performing anisotropic etching such as reactive ion etching, or when the gate electrode 28 is polysilicon. A method of forming a silicon oxide layer on the surface of the gate electrode 28 by oxidation can be used.

（３）図４に示すように、ゲルマニウム半導体層１４の露出面上に、エピタキシャル成長によってＳｉＧｅ層１６を形成する。ＳｉＧｅ層１６は、シリサイド層を形成するためのシリコン層をエピタキシャル成長させるためのベース層としての機能を有する。したがって、ＳｉＧｅ層１６は、シリコン層が該ＳｉＧｅ層１６上にエピタキシャル成長によって成膜できるのに充分な膜厚を有すればよく、たとえば１〜３０ｎｍの膜厚を有することができる。また、ＳｉＧｅ層１６は、上記ベース層としての機能を達成できる組成比を有することができる。ＳｉＧｅ層１６の組成比は、ＳｉｘＧｅ１−ｘとすると、ｘは０〜１であることができる。また、かかるベース層としては、少なくともゲルマニウムとシリコンを含み、さらにそれ以外の４族元素を含んでいてもよい。例えば、ＳｉＧｅ層の代わりにＳｉＧｅＣ層であってもよい。 (3) As shown in FIG. 4, the SiGe layer 16 is formed on the exposed surface of the germanium semiconductor layer 14 by epitaxial growth. The SiGe layer 16 has a function as a base layer for epitaxially growing a silicon layer for forming a silicide layer. Therefore, the SiGe layer 16 only needs to have a film thickness sufficient to allow the silicon layer to be formed on the SiGe layer 16 by epitaxial growth. For example, the SiGe layer 16 can have a film thickness of 1 to 30 nm. Further, the SiGe layer 16 can have a composition ratio that can achieve the function as the base layer. When the composition ratio of the SiGe layer 16 is Si x Ge 1-x , x can be 0 to 1 . Such a base layer may contain at least germanium and silicon, and may further contain other group 4 elements. For example, a SiGeC layer may be used instead of the SiGe layer.

ＳｉＧｅ層１６のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４およびＧｅＨ４を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を５００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。 For the epitaxial growth of the SiGe layer 16, a known chemical vapor deposition method can be used. For example, SiH 4 and GeH 4 are used as the reaction gas, argon or nitrogen is used as the carrier gas, the substrate temperature is set to 500 ° C. or more, and the reaction gas is thermally decomposed to form a film. The epitaxial growth method is not limited to this, and a hydrogen reduction method, a molecular beam epitaxial growth method, or the like can be used.

この工程では、ポリシリコン層からなるゲート電極２８上にも多結晶状のＳｉＧｅ層１７が形成される。   In this step, the polycrystalline SiGe layer 17 is also formed on the gate electrode 28 made of a polysilicon layer.

（４）図４に示すように、ＳｉＧｅ層１６上に、エピタキシャル成長によってシリコン層１８を形成する。シリコン層１８の膜厚は、このシリコン層１８がシリサイド層を形成する際のシリコン供給源となることを考慮して設定すると、通常１０〜５０ｎｍであることができる。シリコン層１８のエピタキシャル成長は、公知の化学的気相成長法を用いることができる。一例を挙げると、反応ガスとしてＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉＨｘＣｌ４−ｘ（ｘ＝１〜４）を用い、キャリアガスとしてアルゴンまたは窒素を用い、基板温度を８００℃以上にして、反応ガスを熱分解させて成膜できる。エピタキシャル成長の方法としては、これに限定されず、水素還元法、分子線エピタキシャル成長法などを用いることができる。 (4) As shown in FIG. 4, a silicon layer 18 is formed on the SiGe layer 16 by epitaxial growth. The film thickness of the silicon layer 18 can be normally 10 to 50 nm, considering that the silicon layer 18 becomes a silicon supply source when forming the silicide layer. A known chemical vapor deposition method can be used for epitaxial growth of the silicon layer 18. As an example, SiH 4 , Si 2 H 6 , Si 3 H 8 , SiH x Cl 4-x (x = 1 to 4) are used as the reaction gas, argon or nitrogen is used as the carrier gas, and the substrate temperature is set to 800. A film can be formed by thermally decomposing the reaction gas at a temperature higher than or equal to ° C. The epitaxial growth method is not limited to this, and a hydrogen reduction method, a molecular beam epitaxial growth method, or the like can be used.

この工程では、多結晶状のシリコン層１７上にも多結晶状のシリコン層１９が形成される。   In this step, a polycrystalline silicon layer 19 is also formed on the polycrystalline silicon layer 17.

（５）図５に示すように、ゲート電極２８およびサイドウォール絶縁層２９をマスクとして、イオン注入によって特定の導電型の不純物（図示の場合、ｎ型不純物）をシリコン層１８およびＳｉＧｅ層１６を介してゲルマニウム半導体層１４に打ち込み、ソース／ドレイン領域のための不純物層２２，２４を形成する。その後、熱処理を行うことによって不純物を活性化させる。このときの温度は特に限定されないが、例えば６００〜１０００℃で行うことができる。この熱処理は、後のシリサイド層を形成する際の熱処理によっても行うことができる。その場合には、この工程での不純物を活性化させるための熱処理を省略できる。   (5) As shown in FIG. 5, by using the gate electrode 28 and the sidewall insulating layer 29 as a mask, impurities of a specific conductivity type (n-type impurity in the case of illustration) are transferred to the silicon layer 18 and SiGe layer 16 by ion implantation. Then, the germanium semiconductor layer 14 is implanted to form impurity layers 22 and 24 for the source / drain regions. Thereafter, heat treatment is performed to activate the impurities. Although the temperature at this time is not specifically limited, For example, it can carry out at 600-1000 degreeC. This heat treatment can also be performed by a heat treatment when forming a silicide layer later. In that case, the heat treatment for activating the impurities in this step can be omitted.

（６）ついで、シリサイド層を形成する。まず、図６に示すように、基板全面にシリサイド層を構成するための金属層３０を形成する。金属層３０の材質は、特に限定されず、公知のシリサイド材料を用いることができ、チタン、コバルト、ニッケルなどを例示できる。金属層３０は、スパッタ法、ＣＶＤ法、蒸着などの成膜方法によって形成できる。また、金属層３０の膜厚は、特に限定されず、所定のシリサイド層を形成するのに充分な金属を供給できる程度であればよい。   (6) Next, a silicide layer is formed. First, as shown in FIG. 6, a metal layer 30 for forming a silicide layer is formed on the entire surface of the substrate. The material of the metal layer 30 is not specifically limited, A well-known silicide material can be used and titanium, cobalt, nickel etc. can be illustrated. The metal layer 30 can be formed by a film forming method such as sputtering, CVD, or vapor deposition. The film thickness of the metal layer 30 is not particularly limited as long as it can supply a sufficient metal to form a predetermined silicide layer.

（７）図１に示すように、不活性ガス雰囲気中で加熱することによって図７に示すシリコン層１８およびＳｉＧｅ層１６のシリコンと金属層３０の金属とを反応させて、不純物層２２，２４上にシリサイド層３２，３４を形成する。同様に、ゲート電極２８上のシリコン層１７，１９のシリコンと金属層３０の金属とを反応させて、ゲート電極２８上にシリサイド層３８を形成する。   (7) As shown in FIG. 1, by heating in an inert gas atmosphere, the silicon of the silicon layer 18 and the SiGe layer 16 shown in FIG. Silicide layers 32 and 34 are formed thereon. Similarly, the silicon of the silicon layers 17 and 19 on the gate electrode 28 and the metal of the metal layer 30 are reacted to form a silicide layer 38 on the gate electrode 28.

シリサイド層３２，３４，３８は、公知の方法で形成できる。例えば、ラピッドサーマルアニールなどを用いて、基板温度を金属と絶縁層とが反応せずにシリコンと金属のみが反応する温度にて加熱することによりシリサイド層３２，３４，３８を形成できる。その後、絶縁層上の未反応の金属層をウエットエッチングによって除去する。さらに、不活性ガス中で金属の凝集が生じない程度の高い温度にて熱処理を行うことにより、低抵抗で安定なシリサイド層３２，３４，３８を形成できる。これらの２ステップ熱処理の温度は、金属の種類や微細パターンサイズに依存する。例えばチタンでは、５５０〜８００℃、コバルトでは５００〜８００℃、ニッケルでは４００〜６００℃で行うことができる。   The silicide layers 32, 34, and 38 can be formed by a known method. For example, by using rapid thermal annealing or the like, the silicide layers 32, 34, and 38 can be formed by heating the substrate at a temperature at which only the silicon and the metal react without reacting the metal and the insulating layer. Thereafter, the unreacted metal layer on the insulating layer is removed by wet etching. Furthermore, by performing heat treatment at a high temperature that does not cause metal aggregation in the inert gas, the silicide layers 32, 34, and 38 that are stable with low resistance can be formed. The temperature of these two-step heat treatments depends on the type of metal and the fine pattern size. For example, it can be performed at 550 to 800 ° C. for titanium, 500 to 800 ° C. for cobalt, and 400 to 600 ° C. for nickel.

上述した製造方法の例では、シリコンを含む層としてＳｉＧｅ層１６とシリコン層１８との積層構造を用いることにより、すなわち、ゲルマニウム半導体層１４とシリコン層１８との間にＳｉＧｅ層１６を介在させることにより、ゲルマニウム半導体層１４上にエピタキシャル成長によってシリコン層１８を容易に形成することができる。特性のよいシリサイド層を形成するためには、上述したように、最上層にシリコン層を形成することが好ましいが、これに限定されず、ＳｉＧｅ層またはＳｉＧｅＣ層の単層を用いることができる。   In the example of the manufacturing method described above, a stacked structure of the SiGe layer 16 and the silicon layer 18 is used as the layer containing silicon, that is, the SiGe layer 16 is interposed between the germanium semiconductor layer 14 and the silicon layer 18. Thus, the silicon layer 18 can be easily formed on the germanium semiconductor layer 14 by epitaxial growth. In order to form a silicide layer with good characteristics, as described above, it is preferable to form a silicon layer as the uppermost layer. However, the present invention is not limited to this, and a single layer of a SiGe layer or a SiGeC layer can be used.

本発明は、図７に示すようなエレベーテッド構造のソース／ドレイン領域を有する半導体装置２００であってもよい。図７に示す半導体装置２００において、図１に示す半導体装置１００と実質的に同じ部分には同一符合を付して、その詳細な説明を省略する。   The present invention may be a semiconductor device 200 having a source / drain region having an elevated structure as shown in FIG. In the semiconductor device 200 shown in FIG. 7, the same reference numerals are given to substantially the same parts as those of the semiconductor device 100 shown in FIG. 1, and detailed description thereof is omitted.

図７に示す半導体装置２００では、ソース／ドレイン領域は、エレベーテッド構造を有する点で第１の実施の形態と異なる。すなわち、ソース／ドレイン領域は、ゲルマニウム半導体層１４に形成された不純物層２２，２４と、ゲルマニウム半導体層１４上に形成された半導体層１５とから構成されている。半導体層１５は、公知のエピタキシャル成長によって形成でき、その組成も特に限定されない。半導体層１５は、例えば、ゲルマニウム層、ＳｉＧｅ層、ＳｉＧｅＣ層などによって形成できる。   The semiconductor device 200 shown in FIG. 7 differs from the first embodiment in that the source / drain regions have an elevated structure. That is, the source / drain region is composed of impurity layers 22 and 24 formed in the germanium semiconductor layer 14 and a semiconductor layer 15 formed on the germanium semiconductor layer 14. The semiconductor layer 15 can be formed by known epitaxial growth, and the composition thereof is not particularly limited. The semiconductor layer 15 can be formed by, for example, a germanium layer, a SiGe layer, a SiGeC layer, or the like.

この半導体装置２００は、前述した製造方法に半導体層１５を形成する工程を付加することで製造できる。すなわち、前述した製造方法の工程（２）の後に、半導体層１５を形成する工程を付加する。なお、半導体層１５として、ＳｉＧｅ層、ＳｉＧｅＣ層を用いる場合には、前述した製造方法における工程（３）は、この半導体層１５を形成する工程を兼ねることができる。このようなエレベーテッド構造のソース／ドレイン領域を有することにより、ゲルマニウム半導体層１４におけるソース／ドレイン領域がデバイスの微細化に伴って浅くなったとしても、ソース／ドレイン領域の抵抗を充分に低くできる。   The semiconductor device 200 can be manufactured by adding a step of forming the semiconductor layer 15 to the manufacturing method described above. That is, a step of forming the semiconductor layer 15 is added after the step (2) of the manufacturing method described above. When a SiGe layer or a SiGeC layer is used as the semiconductor layer 15, the step (3) in the manufacturing method described above can also serve as the step of forming the semiconductor layer 15. By having such an elevated source / drain region, even if the source / drain region in the germanium semiconductor layer 14 becomes shallow as the device becomes finer, the resistance of the source / drain region can be sufficiently reduced. .

以上、本発明の一実施の形態について述べたが、本発明はこれに限定されない。例えば、上述した例では、ＧＯＩ基板を用いたがバルクのゲルマニウム基板を用いた半導体装置にも適用できる。   Although one embodiment of the present invention has been described above, the present invention is not limited to this. For example, although the GOI substrate is used in the above-described example, the present invention can also be applied to a semiconductor device using a bulk germanium substrate.

本発明の実施の形態にかかる半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device concerning embodiment of this invention. 実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning embodiment typically. 実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning embodiment typically. 実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning embodiment typically. 実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning embodiment typically. 実施の形態にかかる半導体装置の製造方法を模式的に示す断面図。Sectional drawing which shows the manufacturing method of the semiconductor device concerning embodiment typically. 実施の形態にかかる半導体装置を模式的に示す断面図。1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment.

符号の説明Explanation of symbols

１０ 半導体基板、１２ 絶縁層、１４ ゲルマニウム半導体層、１６ ＳｉＧｅ層、１５ 半導体層、１８ シリコン層、２０ チャネル領域、２２，２４ 不純物層、２６ ゲート絶縁層、２８ ゲート電極、２９ サイドウォール絶縁層、３２，３４，３８ シリサイド層、１００，２００ 半導体装置 10 semiconductor substrate, 12 insulating layer, 14 germanium semiconductor layer, 16 SiGe layer, 15 semiconductor layer, 18 silicon layer, 20 channel region, 22, 24 impurity layer, 26 gate insulating layer, 28 gate electrode, 29 sidewall insulating layer, 32, 34, 38 Silicide layer, 100, 200 Semiconductor device

Claims (4)

ゲルマニウム半導体層上にゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、
前記ゲルマニウム半導体層に、ソース／ドレイン領域のための不純物層を形成する工程と、
前記不純物層上に、第１の半導体層を形成する工程と、
前記第１の半導体層上および前記ゲート電極上に、第２の半導体層を形成する工程と、
前記第２の半導体層上に、少なくともシリコンを含む第３の半導体層を形成する工程と、
前記第３の半導体層のシリコンと金属とを反応させることにより、前記不純物層および前記ゲート電極上にシリサイド層を形成する工程と、
を含む、半導体装置の製造方法。 Forming a gate insulating layer on the germanium semiconductor layer;
Forming a gate electrode on the gate insulating layer;
Forming an impurity layer for a source / drain region in the germanium semiconductor layer;
Forming a first semiconductor layer on the impurity layer;
Forming a second semiconductor layer on the first semiconductor layer and on the gate electrode;
Forming a third semiconductor layer containing at least silicon on the second semiconductor layer;
Forming a silicide layer on the impurity layer and the gate electrode by reacting silicon and metal of the third semiconductor layer;
A method for manufacturing a semiconductor device, comprising: 請求項１において、
前記第１の半導体層、前記第２の半導体層および前記第３の半導体層は、エピタキシャル成長によって形成される、半導体装置の製造方法。 In claim 1 ,
The method for manufacturing a semiconductor device, wherein the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are formed by epitaxial growth. 請求項１または２において、
前記第３の半導体層は、Ｓｉ層、ＳｉＧｅ層およびＳｉＧｅＣ層の少なくとも一層を含む、半導体装置の製造方法。 In claim 1 or 2 ,
The method for manufacturing a semiconductor device, wherein the third semiconductor layer includes at least one of a Si layer, a SiGe layer, and a SiGeC layer. 請求項１または２において、
前記第２の半導体層は、ＳｉＧｅ層であり、
前記第３の半導体層は、Ｓｉ層である、半導体装置の製造方法。 In claim 1 or 2 ,
The second semiconductor layer is a SiGe layer;
The method for manufacturing a semiconductor device, wherein the third semiconductor layer is a Si layer .
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