JP4611957B2 - Voltage controlled oscillation circuit and PLL circuit - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

この発明は、制御電圧に応じてクロックの周波数を可変できる電圧制御発振回路およびＰＬＬ(位相同期ループ)回路に関する。一例として、この発明は、基準クロックを元に別の周波数のクロックを生成するＰＬＬ回路に関し、ゲインが低く、ジッタも少なく、安定したクロック信号を得ることができる電圧制御発振回路およびＰＬＬ回路に関する。また、この発明は、例えば、高速データ通信の受信回路や、光ディクスの信号処理などで必要となるクロックを生成する場合に利用できる電圧制御発振回路およびＰＬＬ回路に関する。   The present invention relates to a voltage controlled oscillation circuit and a PLL (phase locked loop) circuit that can vary a clock frequency according to a control voltage. As an example, the present invention relates to a PLL circuit that generates a clock of another frequency based on a reference clock, and relates to a voltage-controlled oscillation circuit and a PLL circuit that can obtain a stable clock signal with low gain and little jitter. The present invention also relates to, for example, a high-speed data communication receiving circuit, a voltage-controlled oscillation circuit and a PLL circuit that can be used when generating a clock necessary for optical disk signal processing and the like.

従来の電圧制御発振回路を図７に示す。この第１の従来例の電圧制御発振回路は、奇数個の反転回路１１３‐１〜１１３‐ｎをリング状に接続して構成したリングオシレータＲＯ１１３を有し、このリングオシレータＲＯ１１３からクロック２００を生成している。これらの反転回路１１３‐１〜１１３‐ｎの電源電圧２０１‐１〜２０１‐ｎと電源電圧２０２‐１〜２０２‐ｎの値を変更すると、各反転回路１１３‐１〜１１３‐ｎの遅延時間が変わり、クロックの発振周波数が変わる。   A conventional voltage controlled oscillation circuit is shown in FIG. The voltage controlled oscillation circuit of the first conventional example has a ring oscillator RO113 configured by connecting an odd number of inverting circuits 113-1 to 113-n in a ring shape, and generates a clock 200 from the ring oscillator RO113. is doing. When the values of the power supply voltages 201-1 to 201-n and the power supply voltages 202-1 to 202-n of the inverter circuits 113-1 to 113-n are changed, the delay times of the inverter circuits 113-1 to 113-n are changed. Changes and the clock oscillation frequency changes.

例えば、図８に示すように、電源電圧２０１‐１〜２０１‐ｎを上げ、電源電圧２０２‐１〜２０２‐ｎを下げると、遅延時間が短くなりクロック２００の発振周波数は上がる。逆に、電源電圧２０１‐１〜２０１‐ｎを下げ、電源電圧２０２‐１〜２０２‐ｎを上げると、遅延時間は長くなりクロック２００の発振周波数は下がる。ここで、反転回路１個当たりの遅延時間をｔ、反転回路の数をｎとすると、発振周波数ｆは、次式(１)のようになる。
ｆ＝１／（２×ｔ×ｎ） … (１)
ここで、電源生成回路１００２で電源電圧２０１‐１〜２０１‐ｎと電源電圧２０２‐１〜２０２‐ｎを変更することで、図９に示す特性曲線Ｋ１００のように、電源電圧に応じた周波数のクロックを得ることができる。 For example, as shown in FIG. 8, when the power supply voltages 201-1 to 201-n are increased and the power supply voltages 202-1 to 202-n are decreased, the delay time is shortened and the oscillation frequency of the clock 200 is increased. Conversely, when the power supply voltages 201-1 to 201-n are lowered and the power supply voltages 202-1 to 202-n are raised, the delay time becomes longer and the oscillation frequency of the clock 200 is lowered. Here, when the delay time per inverter circuit is t and the number of inverter circuits is n, the oscillation frequency f is expressed by the following equation (1).
f = 1 / (2 × t × n) (1)
Here, by changing the power supply voltage 201-1 to 201-n and the power supply voltage 202-1 to 202-n in the power supply generation circuit 1002, the frequency corresponding to the power supply voltage as shown in the characteristic curve K100 shown in FIG. Can get the clock.

ところで、上記従来の電圧制御発振回路は、図７に示す電源生成回路１００２を、外部から入力する制御電圧に応じて出力する電圧２０１,２０２を変更できるような電源生成回路にしたものである。   By the way, in the conventional voltage controlled oscillation circuit, the power generation circuit 1002 shown in FIG. 7 is changed to a power generation circuit that can change the voltages 201 and 202 to be output according to the control voltage input from the outside.

電圧制御発振回路で重要な要素は、発振周波数の揺らぎであるジッタを少なくすることである。電源電圧や温度などの揺らぎで制御電圧が変わると、リングオシレータＲＯ１１３の発振周波数が変動し、出力クロック２００にジッタが発生する。したがって、図９に示す特性曲線Ｋ１００の傾きが緩やかになれば、制御電圧の変動による発振周波数の変動は少なくなる。   An important factor in the voltage controlled oscillation circuit is to reduce jitter, which is fluctuation of the oscillation frequency. When the control voltage changes due to fluctuations in power supply voltage, temperature, etc., the oscillation frequency of the ring oscillator RO113 fluctuates and jitter occurs in the output clock 200. Therefore, if the slope of the characteristic curve K100 shown in FIG. 9 becomes gentle, fluctuations in the oscillation frequency due to fluctuations in the control voltage are reduced.

そこで、発振周波数の変動を抑制する電圧制御発振回路が、特許文献１(特開平１１−６８５２３号公報)で開示されている(第２の従来例)。   Therefore, a voltage controlled oscillation circuit that suppresses fluctuations in oscillation frequency is disclosed in Patent Document 1 (Japanese Patent Laid-Open No. 11-68523) (second conventional example).

この第２の従来例の構成を図１０に示す。この第２従来例では、反転回路１１６‐１〜１１６‐ｎを有する第１のリングオシレータＲＯ１１６を備え、この第１のリングオシレータＲＯ１１６の出力クロック４１０が位相比較回路１０９に入力される。この位相比較回路１０９は、出力クロック４１０と参照クロックの位相差に応じた信号を第１の電源生成回路１０４−１に出力し、この第１の電源生成回路１０４−１は位相比較回路１０９から入力される信号に応じて信号４０１,４０２を出力する。この信号４０１,４０２は、ｐＭＯＳトランジスタ１１７−１〜１１７−ｎ,１１８−１〜１１８−ｎのゲートに入力されると共に第２の電源生成回路１０４−２に入力される。この第２の電源生成回路１０４−２には上記信号４０１,４０２と制御電圧９０１が入力され、この信号４０１,４０２と制御電圧９０１に基づいて、第２の電源生成回路１０４−２は、信号４０３,４０４をｐＭＯＳトランジスタ１１４-１〜１１４-ｎ,ｎＭＯＳトランジスタ１１５-１〜１１５-ｎのゲートに入力する。これにより、第２の電源生成回路１０４−２は、第２のリングオシレータＲＯ１３が有する反転回路１１３−１〜１１３−ｎへ入力する電源電圧４０３−１,４０４−１〜４０３−ｎ,４０４−ｎを制御している。   The configuration of the second conventional example is shown in FIG. In the second conventional example, a first ring oscillator RO116 having inverting circuits 116-1 to 116 -n is provided, and an output clock 410 of the first ring oscillator RO116 is input to the phase comparison circuit 109. The phase comparison circuit 109 outputs a signal corresponding to the phase difference between the output clock 410 and the reference clock to the first power supply generation circuit 104-1, and the first power supply generation circuit 104-1 is output from the phase comparison circuit 109. Signals 401 and 402 are output according to the input signal. The signals 401 and 402 are input to the gates of the pMOS transistors 117-1 to 117-n and 118-1 to 118-n and to the second power supply generation circuit 104-2. The second power generation circuit 104-2 receives the signals 401 and 402 and the control voltage 901. Based on the signals 401 and 402 and the control voltage 901, the second power generation circuit 104-2 403 and 404 are input to the gates of the pMOS transistors 114-1 to 114-n and the nMOS transistors 115-1 to 115-n. As a result, the second power supply generation circuit 104-2 has the power supply voltages 403-1, 404-1 to 403-n, 404- input to the inverting circuits 113-1 to 113-n included in the second ring oscillator RO13. n is controlled.

このように、この第２従来例では、第１の電源生成回路１０４は第１のリングオシレータＲＯ１６から得られる出力クロック４１０を使って、所望の発振周波数に近い電源電圧を生成するような信号４０１,４０２を生成している。そして、第２の電源生成回路１０４−２は上記信号４０１,４０２と制御電圧９０１とを使って生成した信号４０３,４０４によって、第２のリングオシレータＲＯ１３を動作させ、所望の発振周波数の出力クロック４００を得るように構成している。この第２従来例では、第２の電源生成回路１０４‐２の構成を工夫し、制御電圧９０１から電源電圧生成用の信号４０３,４０４を生成する部分のゲインを抑えることで、ジッタの軽減を行っている。   Thus, in the second conventional example, the first power supply generation circuit 104 uses the output clock 410 obtained from the first ring oscillator RO16 to generate a signal 401 that generates a power supply voltage close to a desired oscillation frequency. , 402 are generated. The second power supply generation circuit 104-2 operates the second ring oscillator RO13 based on the signals 403 and 404 generated by using the signals 401 and 402 and the control voltage 901, and outputs an output clock having a desired oscillation frequency. 400 is obtained. In this second conventional example, the configuration of the second power supply generation circuit 104-2 is devised, and the gain of the part that generates the power supply voltage generation signals 403 and 404 from the control voltage 901 is suppressed, thereby reducing jitter. Is going.

ところが、この第２従来例でも、電源電圧４０３−１〜４０３−ｎと出力クロック４００の周波数との関係は、図９に示す第１従来例の特性Ｋ１００と同等となるので、これらの電源電圧４０３−１〜４０３−ｎにノイズが乗ると、出力クロック４００の周波数が大きく変動する。   However, even in the second conventional example, the relationship between the power supply voltages 403-1 to 403-n and the frequency of the output clock 400 is equivalent to the characteristic K100 of the first conventional example shown in FIG. When noise is applied to 403-1 to 403-n, the frequency of the output clock 400 varies greatly.

また、図１１に、第３従来例としてのＰＬＬ回路を示す。この第３従来例は、参照クロック９００とリングオシレータの出力クロック６００の位相を位相比較回路９で比較する。この比較の結果、参照クロック９００よりも出力クロック６００の方が周波数が高い場合は、位相比較回路１００９は、電源生成回路１００６のゲート制御信号６０１,６０２を制御して、電源電圧６０１‐１〜６０１‐ｎを下げると共に電源電圧６０２‐１〜６０２‐ｎを上げて反転回路１１３−１〜１１３−ｎの遅延を大きくし、リングオシレータの出力クロック６００の周波数を下げる。一方、参照クロック９００よりも出力クロック６００の方が周波数が低い場合は、位相比較回路１００９は、電源生成回路１００６のゲート制御信号６０１,６０２を制御して、電源電圧６０１‐１〜６０１‐ｎを上げると共に電源電圧６０２‐１〜６０２‐ｎを下げて反転回路１１３−１〜１１３−ｎの遅延を小さくし、リングオシレータの出力クロック６００の周波数を上げる。このように、第３従来例において、電源電圧６０１‐１〜６０１‐ｎ,６０２‐１〜６０２‐ｎを変更して、出力クロック６００の周波数を変更させる様子の一例を図１２に示す。   FIG. 11 shows a PLL circuit as a third conventional example. In the third conventional example, the phase comparison circuit 9 compares the phases of the reference clock 900 and the output clock 600 of the ring oscillator. As a result of this comparison, when the frequency of the output clock 600 is higher than that of the reference clock 900, the phase comparison circuit 1009 controls the gate control signals 601 and 602 of the power generation circuit 1006 to control the power supply voltage 601-1. In addition to decreasing 601-n, the power supply voltages 602-1 to 602-n are increased to increase the delay of the inverting circuits 113-1 to 113-n, and the frequency of the output clock 600 of the ring oscillator is decreased. On the other hand, when the frequency of the output clock 600 is lower than that of the reference clock 900, the phase comparison circuit 1009 controls the gate control signals 601 and 602 of the power supply generation circuit 1006 to supply power supply voltages 601-1 to 601-n. And the power supply voltages 602-1 to 602-n are decreased to reduce the delay of the inverting circuits 113-1 to 113-n, and the frequency of the output clock 600 of the ring oscillator is increased. FIG. 12 shows an example of how the frequency of the output clock 600 is changed by changing the power supply voltages 601-1 to 601-n and 602-1 to 602-n in the third conventional example.

しかし、この第３の従来例では、電源オン時に規定の周波数に到達する時間を短くするために電源生成回路１００６の応答速度を上げると、ノイズによる周波数の変動が大きくなるという問題がある。逆に、ノイズの影響を少なくするため電源生成回路６の応答速度を下げると、電源オン時に規定の周波数に到達する時間が長くなってしまう。
特開平１１−０６８５２３号公報 However, in the third conventional example, there is a problem that if the response speed of the power generation circuit 1006 is increased in order to shorten the time for reaching the specified frequency when the power is turned on, the frequency fluctuation due to noise increases. Conversely, if the response speed of the power supply generation circuit 6 is lowered in order to reduce the influence of noise, it takes a long time to reach a specified frequency when the power is turned on.
Japanese Patent Laid-Open No. 11-068523

そこで、この発明の課題は、出力クロックの変動を抑えることができる電圧制御発振回路およびＰＬＬ回路を提供することにある。   Accordingly, an object of the present invention is to provide a voltage controlled oscillation circuit and a PLL circuit that can suppress fluctuations in the output clock.

上記課題を解決するため、この参考例の電圧制御発振回路は、ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備えることを特徴としている。 In order to solve the above problem, the voltage controlled oscillation circuit of this reference example includes a ring oscillator having n (n is a natural number of 2 or more) inverting circuits,
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
The first power supply circuit of the n inverter circuits included in the ring oscillator includes a second power supply circuit that applies a power supply voltage to k inverter circuits that do not apply a power supply voltage.

この参考例の電圧制御発振回路によれば、リングオシレータが有する複数の反転回路に供給する電源電圧を第１の電源回路と第２の電源回路とで分担しているので、一方の電源回路による電源電圧が変動した場合にも他方の電源回路による電源電圧が変動しないようにすることで、第１,第２の電源回路が供給する電源電圧が両方共変動することを回避して、出力クロックの変動を抑制できる。 According to the voltage controlled oscillation circuit of this reference example , the power supply voltage supplied to the plurality of inverting circuits included in the ring oscillator is shared by the first power supply circuit and the second power supply circuit. By preventing the power supply voltage from the other power supply circuit from fluctuating even when the power supply voltage fluctuates, it is possible to avoid both power supply voltages supplied from the first and second power supply circuits from fluctuating, and to output clocks. Can be suppressed.

例えば、第１の電源回路による電源電圧を極力変動しないように制御すると共に、第２の電源回路は制御電圧によって電源電圧が変化する従来通りの電源回路とする。   For example, the power supply voltage by the first power supply circuit is controlled so as not to fluctuate as much as possible, and the second power supply circuit is a conventional power supply circuit in which the power supply voltage changes according to the control voltage.

ここで、第１の電源回路で動作する反転回路の１個当たりの遅延時間をｔ１とし、上記第１の電源回路で動作する反転回路の数をｎ１個とし、第２の電源回路で動作する反転回路の１個当たりの遅延時間をｔ２とし、第２の電源回路で動作する反転回路の数をｎ２個とする。この場合、上記反転回路の遅延時間ｔ２の変動による上記リングオシレータの発振周波数ｆ１の変動は、従来に比べて少なくなる。   Here, the delay time per inverter circuit operating in the first power supply circuit is t1, the number of inverter circuits operating in the first power supply circuit is n1, and the inverter operates in the second power supply circuit. The delay time per inverter circuit is t2, and the number of inverter circuits operating in the second power supply circuit is n2. In this case, the fluctuation of the oscillation frequency f1 of the ring oscillator due to the fluctuation of the delay time t2 of the inverting circuit is reduced as compared with the prior art.

例えば、前述した従来例では、リングオシレータを構成する反転回路の１個当たりの遅延時間ｔ＝４ｎｓとし、反転回路の個数ｎ＝５個とすると、リングオシレータの発振周波数ｆ１０は、
ｆ１０＝１／（２×４×５）＝２５Ｍ(Ｈｚ)
となる。 For example, in the conventional example described above, when the delay time t = 4 ns per one inverting circuit constituting the ring oscillator and the number n of inverting circuits is 5, the oscillation frequency f10 of the ring oscillator is
f10 = 1 / (2 × 4 × 5) = 25M (Hz)
It becomes.

ここで、遅延時間ｔ＝５ｎｓになったとすると、
ｆ１０＝１／（２×５×５）＝２０ＭＨｚ
となり、発振周波数ｆ１０が５ＭＨｚ低下する。 Here, assuming that the delay time t = 5 ns,
f10 = 1 / (2 × 5 × 5) = 20 MHz
Thus, the oscillation frequency f10 decreases by 5 MHz.

これに対し、本参考例では、上記リングオシレータの発振周波数ｆ１は、次式(２)のようになる。
ｆ１＝１／（２×（ｔ１×ｎ１＋ｔ２×ｎ２）） … (２)
ここで、第１の電源回路による電源電圧を極力変動しないように制御することから、第１の電源回路で動作する反転回路の１個当たりの遅延時間ｔ１がほとんど変動しないことなる。 On the other hand, in this reference example , the oscillation frequency f1 of the ring oscillator is expressed by the following equation (2).
f1 = 1 / (2 × (t1 × n1 + t2 × n2)) (2)
Here, since the power supply voltage by the first power supply circuit is controlled so as not to fluctuate as much as possible, the delay time t1 per one inverting circuit operating in the first power supply circuit hardly fluctuates.

よって、この参考例で、ｔ１＝ｔ２＝４ｎｓ、ｎ１=４個、ｎ２=１個とすると、
ｆ１＝１／（２×（４×４＋４×１））＝２５ＭＨｚ
となり、上記従来例と同じになるが、ここで、遅延時間ｔ２＝５ｎｓとすると、
ｆ１＝１／（２×（４×４＋５×１））＝２３.８ＭＨｚ
となる。よって、この参考例によれば、発振周波数ｆ１の変動が、上記従来例に比べて、(５−１.２)ＭＨｚだけ減少することになる。すなわち、この一例では、従来例では発振周波数が５ＭＨｚだけ変動したのに対して、この参考例では発振周波数は１.２ＭＨｚの変動で済んでおり、電源電圧の変動によるジッタへの影響が少なくなることが分かる。 Therefore, in this reference example , when t1 = t2 = 4 ns, n1 = 4, and n2 = 1,
f1 = 1 / (2 × (4 × 4 + 4 × 1)) = 25 MHz
It becomes the same as the above conventional example, but here, assuming that the delay time t2 = 5 ns,
f1 = 1 / (2 × (4 × 4 + 5 × 1)) = 23.8 MHz
It becomes. Therefore, according to this reference example , the fluctuation of the oscillation frequency f1 is reduced by (5-1.2) MHz as compared with the conventional example. That is, in this example, the oscillation frequency fluctuated by 5 MHz in the conventional example, whereas in this reference example , the oscillation frequency only needs to fluctuate by 1.2 MHz, and the influence on jitter due to fluctuations in the power supply voltage is reduced. I understand that.

また、この発明の電圧制御発振回路は、ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備え、
上記第１の電源回路は一定の電源電圧を出力し、上記第２の電源回路は入力される制御電圧に応じた電源電圧を出力する。 The voltage controlled oscillation circuit according to the present invention includes a ring oscillator having n (n is a natural number of 2 or more) inverting circuits,
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
A second power supply circuit that applies a power supply voltage to k number of inverter circuits in which the first power supply circuit of the n inverter circuits included in the ring oscillator does not apply a power supply voltage;
The first power supply circuit outputs a constant power supply voltage, and the second power supply circuit outputs a power supply voltage corresponding to the input control voltage.

この発明の電圧制御発振回路によれば、第１の電源回路は一定の電源電圧を出力するから、第１の電源回路から電源電圧が供給される反転回路は遅延時間が安定している。よって、上述の例で説明した如く、第２の電源回路が出力する電源電圧の変動によって第２の電源回路から電源電圧が供給される反転回路の遅延時間が変動した場合でも、従来例に比べて、リングオシレータの発振周波数の変動幅を縮小できる。 According to the voltage controlled oscillation circuit of the present invention , since the first power supply circuit outputs a constant power supply voltage, the inverting circuit to which the power supply voltage is supplied from the first power supply circuit has a stable delay time. Therefore, as described in the above example, even when the delay time of the inverting circuit to which the power supply voltage is supplied from the second power supply circuit is fluctuated due to the fluctuation of the power supply voltage output from the second power supply circuit, compared to the conventional example. Thus, the fluctuation range of the oscillation frequency of the ring oscillator can be reduced.

また、もう１つの発明の電圧制御発振回路は、ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備え、
ｍ個(ｍは２以上の自然数)の反転回路を有する第１のリングオシレータを備え、
上記ｎ個の反転回路を有するリングオシレータを第２のリングオシレータとしてを備え、
上記第１の電源回路は、参照クロックと上記第１のリングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較して、この比較結果に応じた電源電圧を、上記第２のリングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に印加し、
上記第２の電源回路は、入力される制御電圧に応じた電源電圧を出力する。 According to another aspect of the invention, a voltage controlled oscillation circuit includes a ring oscillator having n number of inverting circuits (n is a natural number of 2 or more),
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
A second power supply circuit that applies a power supply voltage to k number of inverter circuits in which the first power supply circuit of the n inverter circuits included in the ring oscillator does not apply a power supply voltage;
a first ring oscillator having m inverting circuits (m is a natural number of 2 or more);
A ring oscillator having the n number of inversion circuits as a second ring oscillator;
The first power supply circuit receives a reference clock and an output clock of the first ring oscillator, compares the phase of the reference clock with the phase of the output clock, and supplies a power supply voltage corresponding to the comparison result. Is applied to (n−k) inverting circuits (n is a natural number satisfying 1 ≦ k <n) among n inverting circuits included in the second ring oscillator,
The second power supply circuit outputs a power supply voltage corresponding to the input control voltage.

この発明の電圧制御発振回路によれば、第１の電源回路では、参照クロックと第１のリングオシレータの出力クロックを利用して、第２のリングオシレータの(ｎ−ｋ)個の反転回路に出力する電源電圧の安定化を図れる。 According to the voltage controlled oscillation circuit of the present invention , the first power supply circuit uses the reference clock and the output clock of the first ring oscillator to (nk) inverting circuits of the second ring oscillator. The output power supply voltage can be stabilized.

また、もう１つの発明のＰＬＬ回路では、ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備え、
上記第１の電源回路は一定の電源電圧を出力し、
上記第２の電源回路は、
参照クロックと上記リングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較してこの比較結果に応じた電源電圧を出力する。 In another PLL circuit of the invention , a ring oscillator having n number of inverting circuits (n is a natural number of 2 or more),
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
A second power supply circuit that applies a power supply voltage to k number of inverter circuits in which the first power supply circuit of the n inverter circuits included in the ring oscillator does not apply a power supply voltage;
The first power supply circuit outputs a constant power supply voltage,
The second power supply circuit includes:
The reference clock and the output clock of the ring oscillator are input, and the phase of the reference clock is compared with the phase of the output clock to output a power supply voltage corresponding to the comparison result.

この発明のＰＬＬ回路によれば、電源オン時に規定の周波数に到達する時間が短く、かつノイズによる周波数の変動の少ないＰＬＬ回路を実現できる。 According to the PLL circuit of the present invention , it is possible to realize a PLL circuit that takes a short time to reach a specified frequency when the power is turned on and has little frequency fluctuation due to noise.

この発明の電圧制御発振回路によれば、リングオシレータが有する複数の反転回路に供給する電源電圧を第１の電源回路と第２の電源回路とで分担しているので、一方の電源回路による電源電圧が変動した場合にも他方の電源回路による電源電圧が変動しないようにすることで、第１,第２の電源回路が供給する電源電圧が両方共変動することを回避して、出力クロックの変動を抑制できる。   According to the voltage controlled oscillation circuit of the present invention, the power supply voltage supplied to the plurality of inverting circuits included in the ring oscillator is shared by the first power supply circuit and the second power supply circuit. By preventing the power supply voltage of the other power supply circuit from fluctuating even when the voltage fluctuates, both the power supply voltages supplied by the first and second power supply circuits can be avoided and the output clock Variation can be suppressed.

以下、この発明を図示の実施の形態により詳細に説明する。   Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

(第１の実施の形態)
図１に、この発明の電圧制御発振回路の第１実施形態の構成を示す。この第１実施形態は、ｎ個(ｎは２以上の自然数)の反転回路１０−１,１０−２,…,１０−ｎを有するリングオシレータＲＯ１０と、第１の電源生成回路１−１および第２の電源生成回路１−２を備える。 (First embodiment)
FIG. 1 shows the configuration of a first embodiment of the voltage controlled oscillation circuit of the present invention. The first embodiment includes a ring oscillator RO10 having n number of inverting circuits 10-1, 10-2,..., 10-n (n is a natural number of 2 or more), a first power generation circuit 1-1, A second power generation circuit 1-2 is provided.

また、この第１実施形態は、ｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎとｎ個のｎＭＯＳトランジスタ１３−１,１３−２,…,１３−ｎを備える。このｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎは電源と反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに正の電源電圧１０１−１,１０１−２,…,１０３−ｎを供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタ１３−１,１３−２,…,１３−ｎは、グランドと反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに負の電源電圧１０２−１,１０２−２,…,１０４−ｎを供給するためのトランジスタである。   In addition, the first embodiment includes n pMOS transistors 11-1, 11-2,..., 11-n and n nMOS transistors 13-1, 13-2,. The n pMOS transistors 11-1, 11-2,..., 11-n are connected between the power source and the inverting circuits 10-1, 10-2,. , 10-n are transistors for supplying positive power supply voltages 101-1, 101-2,..., 103-n. In addition, n nMOS transistors 13-1, 13-2,..., 13-n are connected between the ground and the inverting circuits 10-1, 10-2,. , 10-n are transistors for supplying negative power supply voltages 102-1, 102-2,..., 104-n.

上記第１の電源生成回路１−１と(ｎ−１)個のｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)および(ｎ−１)個のｎＭＯＳトランジスタ１３−１,１３−２,…１３−(ｎ−１)が第１の電源回路を構成している。また、第２の電源生成回路１−２と１個のｐＭＯＳトランジスタ１１−ｎおよび１個のｎＭＯＳトランジスタ１３−ｎが第２の電源回路を構成している。   The first power generation circuit 1-1 and (n-1) pMOS transistors 11-1, 11-2, ... 11- (n-1) and (n-1) nMOS transistors 13-1, 13-2,... 13- (n−1) constitutes a first power supply circuit. The second power supply generation circuit 1-2, one pMOS transistor 11-n, and one nMOS transistor 13-n constitute a second power supply circuit.

第１の電源生成回路１−１は、ｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)のゲートにゲート制御信号１０１を入力すると共に、ｎＭＯＳトランジスタ１３−１,１３−２,…,１３−(ｎ−１)のゲートにゲート制御信号１０２を入力する。また、第２の電源生成回路１−２は、ｐＭＯＳトランジスタ１１−ｎのゲートにゲート制御信号１０３を入力すると共に、ｎＭＯＳトランジスタ１３−ｎにゲート制御信号１０４を入力する。   The first power supply generation circuit 1-1 inputs the gate control signal 101 to the gates of the pMOS transistors 11-1, 11-2,... 11- (n-1), and the nMOS transistors 13-1, 13-2. ,..., 13- (n-1) gate control signal 102 is input. In addition, the second power generation circuit 1-2 inputs the gate control signal 103 to the gate of the pMOS transistor 11-n and inputs the gate control signal 104 to the nMOS transistor 13-n.

この実施形態では、第１の電源生成回路１−１は、一定のゲート制御信号１０１をｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧１０１−１,１０１−２,…,１０１−(ｎ−１)が入力されるように制御する。また、第１の電源生成回路１−１は、一定のゲート制御信号１０２をｎＭＯＳトランジスタ１３−１,１３−２,…１３−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧１０２−１,１０２−２,…,１０２−(ｎ−１)が入力されるように制御する。この第１の電源生成回路１−１が出力するゲート制御信号１０１,１０２によって、反転回路１０−１,１０−２,…,１０−(ｎ−１)の遅延時間は一定になる。   In this embodiment, the first power supply generation circuit 1-1 inputs a constant gate control signal 101 to the pMOS transistors 11-1, 11-2,... 11- (n-1), and the inverting circuit 10- Control is performed so that constant power supply voltages 101-1, 101-2,..., 101- (n−1) are input to 1, 10-2,. Further, the first power supply generation circuit 1-1 inputs a constant gate control signal 102 to the nMOS transistors 13-1, 13-2,... 13- (n-1), and the inverting circuits 10-1, 10 ,..., 10- (n−1) are controlled so that constant power supply voltages 102-1, 102-2,. The delay times of the inverting circuits 10-1, 10-2,..., 10- (n-1) are made constant by the gate control signals 101, 102 output from the first power supply generation circuit 1-1.

一方、第２の電源生成回路１−２は、ゲート制御信号１０３および１０４を変更して、反転回路１０−ｎに入力される電源電圧１０３−ｎおよび１０４−ｎを変更する制御を行う。この第２の電源生成回路１−２の制御によって、反転回路１０−ｎの遅延時間が変更される。   On the other hand, the second power supply generation circuit 1-2 performs control to change the power supply voltages 103-n and 104-n input to the inverting circuit 10-n by changing the gate control signals 103 and 104. The delay time of the inverting circuit 10-n is changed by the control of the second power supply generation circuit 1-2.

したがって、この実施形態によれば、従来のように全ての反転回路の遅延時間を変更制御するのではなく、一部の反転回路１０−ｎの遅延時間を変更制御するが残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間を一定制御する。したがって、この実施形態によれば、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来に比べて小さい。図２に、この実施形態において、第２の電源生成回路１−２が制御する電源電圧１０３−ｎと出力クロック１００の周波数との関係特性Ｋ１を示す。この図２の関係特性Ｋ１によれば、図９に示した関係特性Ｋ１００に比べて、電源電圧の変動に対する出力クロックの周波数変動が抑えられていることが分る。   Therefore, according to this embodiment, the delay times of all the inverter circuits 10-n are not changed and controlled as in the prior art, but the delay times of some inverter circuits 10-n are changed, but the remaining inverter circuits 10- The delay time of 1 to 10- (n-1) is controlled to be constant. Therefore, according to this embodiment, even if the power supply voltages 103-n and 104-n controlled by the second power supply generation circuit 1-2 change (change), the change (change) of the frequency of the output clock 100 is conventional. Smaller than FIG. 2 shows a relational characteristic K1 between the power supply voltage 103-n controlled by the second power supply generation circuit 1-2 and the frequency of the output clock 100 in this embodiment. According to the relational characteristic K1 of FIG. 2, it can be seen that the frequency fluctuation of the output clock with respect to the fluctuation of the power supply voltage is suppressed as compared with the relational characteristic K100 shown in FIG.

尚、上記第１実施形態では、第１の電源生成回路１−１が(ｎ−１)個の反転回路１０−１〜１０−(ｎ−１)に供給する電源電圧を制御し、第２の電源生成回路１−２が残り１個の反転回路１０−ｎに供給する電源電圧を制御したが、第１,第２の電源生成回路１−１,１−２による反転回路の制御個数の分担は(ｎ−１)個と１個に限定されないのは勿論である。すなわち、第１の電源生成回路１−１が(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路１０−１〜１０−(ｎ−ｋ)に供給する電源電圧を制御し、第２の電源生成回路１−２が残りｋ個の反転回路１０−(ｎ−ｋ＋１)〜１０−ｎに供給する電源電圧を制御してもよい。   In the first embodiment, the first power supply generation circuit 1-1 controls the power supply voltage supplied to the (n-1) inverter circuits 10-1 to 10- (n-1), and the second The power supply generation circuit 1-2 controlled the power supply voltage supplied to the remaining one inverting circuit 10-n. However, the number of inverting circuits controlled by the first and second power generation circuits 1-1 and 1-2 is controlled. Of course, the sharing is not limited to (n-1) and one. That is, the power supply voltage supplied to the (n−k) number of inverting circuits 10-1 to 10-(n−k) by the first power generation circuit 1-1 (k is a natural number satisfying 1 ≦ k <n). The second power supply generation circuit 1-2 may control the power supply voltage supplied to the remaining k inverter circuits 10- (n−k + 1) to 10-n.

(第２の実施の形態)
次に、図３に、この発明の電圧制御発振回路の第３実施形態の構成を示す。この第３実施形態は、ｎ個(ｎは２以上の自然数)の反転回路１６−１,１６−２,…,１６−ｎを有する第１のリングオシレータＲＯ１６と、ｎ個(ｎは２以上の自然数)の反転回路１０−１,１０−２,…,１０−ｎを有する第２のリングオシレータＲＯ１０と、第１の電源生成回路３−１、第２の電源生成回路３−２、および位相比較回路９を備える。 (Second embodiment)
Next, FIG. 3 shows a configuration of a third embodiment of the voltage controlled oscillation circuit of the present invention. The third embodiment includes a first ring oscillator RO16 having n (n is a natural number of 2 or more) inverting circuits 16-1, 16-2,..., 16-n, and n (n is 2 or more). , And 10-n, a first power supply generation circuit 3-1, a second power supply generation circuit 3-2, and A phase comparison circuit 9 is provided.

また、この第３実施形態は、ｎ個のｐＭＯＳトランジスタ１７−１,１７−２,…,１７−ｎとｎ個のｎＭＯＳトランジスタ１８−１,１８−２,…,１８−ｎを備える。このｎ個のｐＭＯＳトランジスタ１７−１,１７−２,…,１７−ｎは電源と反転回路１６−１,１６−２,…,１６−ｎとの間に接続され、反転回路１６−１,１６−２,…,１６−ｎに正の電源電圧を供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタｎＭＯＳトランジスタ１８−１,１８−２,…,１８−ｎは、グランドと反転回路１８−１,１８−２,…,１８−ｎとの間に接続され、反転回路１８−１,１８−２,…,１８−ｎに負の電源電圧を供給するためのトランジスタである。   In addition, the third embodiment includes n pMOS transistors 17-1, 17-2,..., 17-n and n nMOS transistors 18-1, 18-2,. The n pMOS transistors 17-1, 17-2,..., 17-n are connected between the power source and the inverting circuits 16-1, 16-2,. 16-n are transistors for supplying a positive power supply voltage to 16-n. In addition, the n nMOS transistors nMOS transistors 18-1, 18-2,..., 18-n are connected between the ground and the inverting circuits 18-1, 18-2,. .., 18-n are transistors for supplying a negative power supply voltage.

また、この第３実施形態は、ｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎとｎ個のｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎを備える。このｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎは電源と反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに正の電源電圧を供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎは、グランドと反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに負の電源電圧を供給するためのトランジスタである。   The third embodiment includes n pMOS transistors 11-1, 11-2,..., 11-n and n nMOS transistors 12-1, 12-2,. The n pMOS transistors 11-1, 11-2,..., 11-n are connected between the power source and the inverting circuits 10-1, 10-2,. .., 10-n are transistors for supplying a positive power supply voltage. In addition, n nMOS transistors nMOS transistors 12-1, 12-2,..., 12-n are connected between the ground and the inverting circuits 10-1, 10-2,. .., 10-n are transistors for supplying a negative power supply voltage.

そして、第１の電源生成回路３−１は、ｐＭＯＳトランジスタ１７−１,１７−２,…１７−ｎのゲートにゲート制御信号３０１を入力すると共に、ｎＭＯＳトランジスタ１８−１,１８−２,…,１８−ｎのゲートにゲート制御信号３０２を入力する。また、第１の電源生成回路１−１は、ｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)のゲートにゲート制御信号３０１を入力すると共に、ｎＭＯＳトランジスタ１２−１,１２−２,…,１２−(ｎ−１)のゲートにゲート制御信号３０２を入力する。   The first power supply generation circuit 3-1 inputs the gate control signal 301 to the gates of the pMOS transistors 17-1, 17-2,... 17-n and the nMOS transistors 18-1, 18-2,. , 18 -n, the gate control signal 302 is input. In addition, the first power supply generation circuit 1-1 inputs the gate control signal 301 to the gates of the pMOS transistors 11-1, 11-2,... 11- (n-1), and the nMOS transistors 12-1, 12 The gate control signal 302 is input to the gates of -2, ..., 12- (n-1).

また、第２の電源生成回路３−２は、ｐＭＯＳトランジスタ１１−ｎのゲートにゲート制御信号３０３を入力すると共に、ｎＭＯＳトランジスタ１２−ｎのゲートにゲート制御信号３０４を入力する。   The second power generation circuit 3-2 inputs a gate control signal 303 to the gate of the pMOS transistor 11-n and inputs a gate control signal 304 to the gate of the nMOS transistor 12-n.

また、この第２実施形態では、第１のリングオシレータＲＯ１６の出力クロック３１０が位相比較回路９に入力される。この位相比較回路９は、参照クロック９００と出力クロック３１０との位相を比較して、両信号の位相差を検出し、この位相差に応じた信号を第１の電源生成回路３−１に出力する。すると、この第１の電源生成回路３−１は、位相比較回路９から入力される信号に応じてゲート制御信号３０１,３０２を出力する。   In the second embodiment, the output clock 310 of the first ring oscillator RO16 is input to the phase comparison circuit 9. The phase comparison circuit 9 compares the phases of the reference clock 900 and the output clock 310, detects the phase difference between the two signals, and outputs a signal corresponding to the phase difference to the first power generation circuit 3-1. To do. Then, the first power generation circuit 3-1 outputs gate control signals 301 and 302 according to the signal input from the phase comparison circuit 9.

一方、第２の電源生成回路３−２は、入力される制御電圧９０１に応じてゲート制御信号３０３,３０４を出力する。   On the other hand, the second power generation circuit 3-2 outputs gate control signals 303 and 304 in accordance with the input control voltage 901.

このように、この第２実施形態では、第１の電源生成回路３−１は第１のリングオシレータＲＯ１６から得られる出力クロック３１０を使って、所望の発振周波数に近い電源電圧を生成するような信号３０１,３０２を生成している。これにより、第１の電源生成回路３−１は、一定のゲート制御信号３０１,３０２をｐＭＯＳトランジスタ１１−１〜１１−(ｎ−１),ｎＭＯＳトランジスタ１２−１〜１２−(ｎ−１)に入力して、反転回路１０−１〜１０−(ｎ−１)に一定の電源電圧が入力されるように制御する。これにより、反転回路１０−１〜１０−(ｎ−１)の遅延時間は一定になる。   As described above, in the second embodiment, the first power supply generation circuit 3-1 uses the output clock 310 obtained from the first ring oscillator RO16 to generate a power supply voltage close to a desired oscillation frequency. Signals 301 and 302 are generated. As a result, the first power supply generation circuit 3-1 sends the constant gate control signals 301 and 302 to the pMOS transistors 11-1 to 11- (n-1) and the nMOS transistors 12-1 to 12- (n-1). And a constant power supply voltage is controlled to be input to the inverting circuits 10-1 to 10- (n-1). As a result, the delay time of the inverting circuits 10-1 to 10- (n-1) is constant.

一方、第２の電源生成回路３−２は、ゲート制御信号３０３および３０４を変更して、反転回路１０−ｎに入力される電源電圧３０３−ｎおよび３０４−ｎを変更する制御を行う。この第２の電源生成回路３−２の制御によって、反転回路１０−ｎの遅延時間が変更される。   On the other hand, the second power generation circuit 3-2 performs control for changing the gate control signals 303 and 304 to change the power supply voltages 303-n and 304-n input to the inverting circuit 10-n. The delay time of the inverting circuit 10-n is changed by the control of the second power generation circuit 3-2.

したがって、この実施形態によれば、従来のように全ての反転回路の遅延時間を変更制御するのではなく、一部の反転回路１０−ｎの遅延時間を変更制御するが残りの反転回路１０−１〜１０−(ｎ−１)の遅延時間を一定制御する。したがって、この実施形態によれば、第２の電源生成回路３−２が制御する電源電圧３０３−ｎ,３０４−ｎが変化(変動)しても出力クロック３００の周波数の変化(変動)は従来に比べて小さい。したがって、この実施形態によれば、電源電圧３０３−ｎ,３０４−ｎの変動に対する出力クロック３００の周波数変動を抑制できる。   Therefore, according to this embodiment, the delay times of all the inverter circuits 10-n are not changed and controlled as in the prior art, but the delay times of some inverter circuits 10-n are changed, but the remaining inverter circuits 10- The delay time of 1 to 10- (n-1) is controlled to be constant. Therefore, according to this embodiment, even if the power supply voltages 303-n and 304-n controlled by the second power supply generation circuit 3-2 change (fluctuate), the change (fluctuation) of the frequency of the output clock 300 is conventional. Smaller than Therefore, according to this embodiment, the frequency fluctuation of the output clock 300 with respect to the fluctuation of the power supply voltages 303-n and 304-n can be suppressed.

すなわち、この第２実施形態によれば、電源電圧３０３−ｎと出力クロック３００の周波数との関係は、第１実施形態の図２に示す特性Ｋ１と同等となり、電源電圧にノイズがのっても出力クロック３００の周波数の変動を抑えることができる。なお、図４に、この第２実施形態での制御電圧９０１と出力クロック３００の周波数との関係特性Ｋ２を示す。   That is, according to the second embodiment, the relationship between the power supply voltage 303-n and the frequency of the output clock 300 is equivalent to the characteristic K1 shown in FIG. 2 of the first embodiment, and noise is added to the power supply voltage. Also, fluctuations in the frequency of the output clock 300 can be suppressed. FIG. 4 shows a relational characteristic K2 between the control voltage 901 and the frequency of the output clock 300 in the second embodiment.

尚、上記第２実施形態では、第１の電源生成回路３−１が(ｎ−１)個の反転回路１０−１〜１０−(ｎ−１)に供給する電源電圧を制御し、第２の電源生成回路３−２が残り１個の反転回路１０−ｎに供給する電源電圧を制御したが、第１,第２の電源生成回路３−１,３−２による反転回路の制御個数の分担は(ｎ−１)個と１個に限定されないのは勿論である。すなわち、第１の電源生成回路３−１が(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路１０−１〜１０−(ｎ−ｋ)に供給する電源電圧を制御し、第２の電源生成回路３−２が残りｋ個の反転回路１０−(ｎ−ｋ＋１)〜１０−ｎに供給する電源電圧を制御してもよい。   In the second embodiment, the first power supply generation circuit 3-1 controls the power supply voltage supplied to the (n−1) number of inverting circuits 10-1 to 10- (n−1), and the second The power supply generation circuit 3-2 controls the power supply voltage supplied to the remaining one inverting circuit 10-n. However, the number of inverting circuits controlled by the first and second power generation circuits 3-1 and 3-2 is controlled. Of course, the sharing is not limited to (n-1) and one. That is, the power supply voltage supplied to the (n−k) number of inverting circuits 10-1 to 10-(n−k) by the first power generation circuit 3-1 (k is a natural number where 1 ≦ k <n). The second power supply generation circuit 3-2 may control the power supply voltage supplied to the remaining k inverter circuits 10- (n−k + 1) to 10-n.

(第３の実施の形態)
次に、図５に、この発明の第３実施形態としてのＰＬＬ回路を示す。この第３実施形態のＰＬＬ回路は、一定電圧生成回路５−１と電源生成回路５−２と位相比較回路９とリングオシレータＲＯ１０を備える。このリングオシレータＲＯ１０は、ｎ個(ｎは２以上の自然数)の反転回路１０−１,１０−２,…,１０−ｎを有する。 (Third embodiment)
Next, FIG. 5 shows a PLL circuit as a third embodiment of the present invention. The PLL circuit of the third embodiment includes a constant voltage generation circuit 5-1, a power generation circuit 5-2, a phase comparison circuit 9, and a ring oscillator RO10. This ring oscillator RO10 includes n number of inverting circuits 10-1, 10-2,..., 10-n (n is a natural number of 2 or more).

また、この第３実施形態は、ｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎとｎ個のｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎを備える。このｎ個のｐＭＯＳトランジスタ１１−１,１１−２,…,１１−ｎは電源と反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに正の電源電圧５０１−１,５０１−２,…,５０３−ｎを供給するためのトランジスタである。また、ｎ個のｎＭＯＳトランジスタ１２−１,１２−２,…,１２−ｎは、グランドと反転回路１０−１,１０−２,…,１０−ｎとの間に接続され、反転回路１０−１,１０−２,…,１０−ｎに負の電源電圧５０２−１,５０２−２,…,５０４−ｎを供給するためのトランジスタである。   The third embodiment includes n pMOS transistors 11-1, 11-2,..., 11-n and n nMOS transistors 12-1, 12-2,. The n pMOS transistors 11-1, 11-2,..., 11-n are connected between the power source and the inverting circuits 10-1, 10-2,. .., 10-n are transistors for supplying positive power supply voltages 501-1, 501-2,. In addition, n nMOS transistors 12-1, 12-2,..., 12-n are connected between the ground and the inverting circuits 10-1, 10-2,. .., 10-n are transistors for supplying negative power supply voltages 502-1, 502-2,.

上記一定電圧生成回路５−１と(ｎ−１)個のｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)および(ｎ−１)個のｎＭＯＳトランジスタ１２−１,１２−２,…１２−(ｎ−１)が第１の電源回路を構成している。また、電源生成回路５−２と１個のｐＭＯＳトランジスタ１１−ｎおよび１個のｎＭＯＳトランジスタ１３−ｎが第２の電源回路を構成している。   The constant voltage generation circuit 5-1 and (n-1) pMOS transistors 11-1, 11-2, ... 11- (n-1) and (n-1) nMOS transistors 12-1, 12- 2, ... 12- (n-1) constitutes a first power supply circuit. The power supply generation circuit 5-2, one pMOS transistor 11-n, and one nMOS transistor 13-n constitute a second power supply circuit.

一定電圧生成回路５−１は、ｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)のゲートにゲート制御信号５０１を入力すると共に、ｎＭＯＳトランジスタ１２−１,１２−２,…,１２−(ｎ−１)のゲートにゲート制御信号５０２を入力する。また、電源生成回路５−２は、ｐＭＯＳトランジスタ１１−ｎのゲートにゲート制御信号５０３を入力すると共に、ｎＭＯＳトランジスタ１２−ｎにゲート制御信号５０４を入力する。   The constant voltage generation circuit 5-1 inputs the gate control signal 501 to the gates of the pMOS transistors 11-1, 11-2,... 11- (n-1), and the nMOS transistors 12-1, 12-2,. , 12- (n-1) gate control signal 502 is input. In addition, the power generation circuit 5-2 inputs the gate control signal 503 to the gate of the pMOS transistor 11-n and inputs the gate control signal 504 to the nMOS transistor 12-n.

この第３実施形態では、一定電圧生成回路５−１は、一定のゲート制御信号５０１をｐＭＯＳトランジスタ１１−１,１１−２,…１１−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧５０１−１,５０１−２,…,５０１−(ｎ−１)が入力されるように制御する。また、一定電圧生成回路５−１は、一定のゲート制御信号５０２をｎＭＯＳトランジスタ１２−１,１２−２,…１２−(ｎ−１)に入力して、反転回路１０−１,１０−２,…,１０−(ｎ−１)に一定の電源電圧５０２−１,５０２−２,…,５０２−(ｎ−１)が入力されるように制御する。この一定電圧生成回路５−１が出力するゲート制御信号５０１,５０２によって、反転回路１０−１,１０−２,…,１０−(ｎ−１)の遅延時間は一定になる。   In the third embodiment, the constant voltage generation circuit 5-1 inputs a constant gate control signal 501 to the pMOS transistors 11-1, 11-2,... 11- (n-1), and the inverting circuit 10- Control is performed such that constant power supply voltages 501-1, 501-2,..., 501- (n-1) are input to 1,10-2,. Further, the constant voltage generation circuit 5-1 inputs the constant gate control signal 502 to the nMOS transistors 12-1, 12-2,... 12- (n-1), and the inverting circuits 10-1, 10-2. ,..., 10- (n−1) are controlled so that constant power supply voltages 502-1, 502-2,. The delay times of the inverting circuits 10-1, 10-2,..., 10- (n−1) are made constant by the gate control signals 501 and 502 output from the constant voltage generation circuit 5-1.

一方、このリングオシレータＲＯ１０の出力クロック５００と参照クロック９００が位相比較回路９に入力され、この位相比較回路９は出力クロック５００の周波数と参照クロックの周波数とを比較する。この比較の結果、参照クロック９００の周波数に比べて出力クロック５００の周波数が高い場合は、位相比較回路９は、電源生成回路５−２に制御信号を出力して電源生成回路５−２が、電源電圧５０３−ｎを下げると共に電源電圧５０４−ｎを上げるようなゲート制御信号５０３,５０４を出力するようにして、出力クロック５００の周波数を下げる。また、上記比較の結果、参照クロック９００の周波数に比べて出力クロック５００の周波数が低い場合は、位相比較回路９は、電源生成回路５−２に制御信号を出力して電源生成回路５−２が、電源電圧５０３−ｎを上げると共に電源電圧５０４−ｎを下げるようなゲート制御信号５０３,５０４を出力するようにして、出力クロック５００の周波数を上げる。   On the other hand, the output clock 500 and the reference clock 900 of the ring oscillator RO10 are input to the phase comparison circuit 9, and the phase comparison circuit 9 compares the frequency of the output clock 500 with the frequency of the reference clock. As a result of the comparison, when the frequency of the output clock 500 is higher than the frequency of the reference clock 900, the phase comparison circuit 9 outputs a control signal to the power generation circuit 5-2, and the power generation circuit 5-2 The frequency of the output clock 500 is lowered by outputting the gate control signals 503 and 504 that lower the power supply voltage 503-n and raise the power supply voltage 504-n. As a result of the comparison, when the frequency of the output clock 500 is lower than the frequency of the reference clock 900, the phase comparison circuit 9 outputs a control signal to the power supply generation circuit 5-2 to output the power supply generation circuit 5-2. However, the frequency of the output clock 500 is increased by outputting the gate control signals 503 and 504 that increase the power supply voltage 503-n and lower the power supply voltage 504-n.

この第３実施形態によれば、図６に一例を示すように、電源生成回路５−２が出力するゲート制御信号５０３,５０４が変動して電源電圧５０３−ｎ,５０４−ｎが変動した場合でも、一定電圧生成回路５−１は電源電圧５０１−１〜５０１−(ｎ−１),５０２−１〜５０２−(ｎ−１)を一定にするので、出力クロック５００の周波数の変動を小さくできる。   According to the third embodiment, as shown in an example in FIG. 6, when the gate control signals 503 and 504 output from the power generation circuit 5-2 vary and the power supply voltages 503-n and 504-n vary. However, since the constant voltage generation circuit 5-1 makes the power supply voltages 501-1 to 501- (n-1) and 502-1 to 502- (n-1) constant, fluctuations in the frequency of the output clock 500 are reduced. it can.

したがって、この第３実施形態のＰＬＬ回路によれば、電源オン時に規定の周波数に到達する時間が短く、かつノイズによる周波数の変動の少ないＰＬＬ回路を実現できる。   Therefore, according to the PLL circuit of the third embodiment, it is possible to realize a PLL circuit that takes a short time to reach the specified frequency when the power is turned on and has a small frequency fluctuation due to noise.

尚、上記第３実施形態では、一定電圧生成回路５−１が(ｎ−１)個の反転回路１０−１〜１０−(ｎ−１)に供給する電源電圧を制御し、電源生成回路５−２が残り１個の反転回路１０−ｎに供給する電源電圧を制御したが、電源生成回路５−１,５−２による反転回路の制御個数の分担は(ｎ−１)個と１個に限定されないのは勿論である。すなわち、一定電圧生成回路５−１が(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路１０−１〜１０−(ｎ−ｋ)に供給する電源電圧を制御し、電源生成回路５−２が残りｋ個の反転回路１０−(ｎ−ｋ＋１)〜１０−ｎに供給する電源電圧を制御してもよい。   In the third embodiment, the constant voltage generation circuit 5-1 controls the power supply voltage supplied to the (n−1) inversion circuits 10-1 to 10- (n−1), and the power generation circuit 5 -2 controls the power supply voltage supplied to the remaining one inverting circuit 10-n. However, the number of inverting circuits controlled by the power generating circuits 5-1 and 5-2 is (n-1) and one. Of course, it is not limited to. That is, the constant voltage generation circuit 5-1 controls the power supply voltage supplied to (n−k) inversion circuits 10-1 to 10− (n−k) (k is a natural number where 1 ≦ k <n). The power supply generation circuit 5-2 may control the power supply voltage supplied to the remaining k inverter circuits 10- (n−k + 1) to 10−n.

この発明の電圧制御発振回路の第１実施形態を示す回路図である。1 is a circuit diagram showing a first embodiment of a voltage controlled oscillation circuit according to the present invention; FIG. 上記第１実施形態の電源電圧と出力クロックの周波数の関係を示す図である。It is a figure which shows the relationship between the power supply voltage of the said 1st Embodiment, and the frequency of an output clock. この発明の電圧制御発振回路の第２実施形態を示す回路図である。It is a circuit diagram which shows 2nd Embodiment of the voltage controlled oscillation circuit of this invention. 上記第２実施形態の制御電圧と出力クロックの周波数との関係を示す図である。It is a figure which shows the relationship between the control voltage of the said 2nd Embodiment, and the frequency of an output clock. この発明の第３実施形態であるＰＬＬ回路の回路図である。It is a circuit diagram of the PLL circuit which is 3rd Embodiment of this invention. 上記第３実施形態の電源電圧の変動とクロック周波数の変動との関係を示す図である。It is a figure which shows the relationship between the fluctuation | variation of the power supply voltage of the said 3rd Embodiment, and the fluctuation | variation of a clock frequency. 第１の従来例の電圧制御発振回路の回路図である。It is a circuit diagram of the voltage controlled oscillation circuit of the 1st prior art example. 上記第１の従来例の電源電圧の変動とクロック周波数の変動との関係を示す図である。It is a figure which shows the relationship between the fluctuation | variation of the power supply voltage of the said 1st prior art example, and the fluctuation | variation of a clock frequency. 上記第１の従来例の電源電圧とクロック周波数との関係を示す図である。It is a figure which shows the relationship between the power supply voltage of 1st conventional example, and a clock frequency. 第２の従来例の電圧制御発振回路の回路図である。It is a circuit diagram of the voltage controlled oscillation circuit of the 2nd prior art example. 第３の従来例であるＰＬＬ回路の回路図である。It is a circuit diagram of a PLL circuit which is a third conventional example. 上記第３の従来例の電源電圧の変動とクロック周波数の変動との関係を示す図である。It is a figure which shows the relationship between the fluctuation | variation of the power supply voltage of the said 3rd prior art example, and the fluctuation | variation of a clock frequency.

１−１,３−１ 第１の電源生成回路
１−２,３−２ 第２の電源生成回路
５−１ 一定電圧生成回路
５−２ 電源生成回路
９ 位相比較回路
ＲＯ１０,ＲＯ１６ リングオシレータ
１００,３００,５００ 出力クロック
３１０ 基準の電源電圧を生成するためのクロック
１０−１〜１０−ｎ,１６−１〜１６−ｎ 反転回路
１１−１〜１１−ｎ,１７−１〜１７−ｎ ｐＭＯＳトランジスタ
１２−１〜１２−ｎ,１３−１〜１３−ｎ,１８−１〜１８−ｎ ｎＭＯＳトランジスタ
１０１,１０２,１０３,１０４,３０１,３０２,３０３,３０４,５０１,５０２,５０３,５０４ ゲート制御信号
１０１−１,１０１−２,１０３−ｎ,３０３−ｎ 正の電源電圧
１０２−１,１０２−２,１０４−ｎ,３０４−ｎ 負の電源電圧
９００ 参照クロック
９０１ 制御電圧 1-1, 3-1 First power generation circuit 1-2, 3-2 Second power generation circuit 5-1 Constant voltage generation circuit 5-2 Power generation circuit 9 Phase comparison circuit RO10, RO16 Ring oscillator 100, 300,500 Output clock 310 Clock for generating a reference power supply voltage 10-1 to 10-n, 16-1 to 16-n Inversion circuit 11-1 to 11-n, 17-1 to 17-n pMOS transistor 12-1 to 12-n, 13-1 to 13-n, 18-1 to 18-n nMOS transistors 101, 102, 103, 104, 301, 302, 303, 304, 501, 502, 503, 504 Gate control Signals 101-1, 101-2, 103-n, 303-n Positive power supply voltage 102-1, 102-2, 104-n, 304-n Negative power supply voltage 900 Reference clock 901 Control voltage

Claims (3)

ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備え、
上記第１の電源回路は一定の電源電圧を出力し、
上記第２の電源回路は入力される制御電圧に応じた電源電圧を出力することを特徴とする電圧制御発振回路。 a ring oscillator having n number of inverting circuits (n is a natural number of 2 or more);
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
A second power supply circuit that applies a power supply voltage to k number of inverter circuits in which the first power supply circuit of the n inverter circuits included in the ring oscillator does not apply a power supply voltage;
The first power supply circuit outputs a constant power supply voltage,
The voltage-controlled oscillation circuit, wherein the second power supply circuit outputs a power supply voltage corresponding to an input control voltage. ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備え、
さらに、ｍ個(ｍは２以上の自然数)の反転回路を有する第１のリングオシレータを備え、
上記ｎ個の反転回路を有するリングオシレータを第２のリングオシレータとして備え、
上記第１の電源回路は、
参照クロックと上記第１のリングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較して、この比較結果に応じた電源電圧を、上記第２のリングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に印加し、
上記第２の電源回路は、
入力される制御電圧に応じた電源電圧を出力することを特徴とする電圧制御発振回路。 a ring oscillator having n number of inverting circuits (n is a natural number of 2 or more);
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
A second power supply circuit that applies a power supply voltage to k number of inverter circuits in which the first power supply circuit of the n inverter circuits included in the ring oscillator does not apply a power supply voltage;
And a first ring oscillator having m number of inverting circuits (m is a natural number of 2 or more),
A ring oscillator having the n number of inverting circuits is provided as a second ring oscillator,
The first power supply circuit includes:
The reference clock and the output clock of the first ring oscillator are input, and the phase of the reference clock and the phase of the output clock are compared, and the power supply voltage corresponding to the comparison result is determined as the second ring oscillator. Is applied to (n−k) inverter circuits (n is a natural number where 1 ≦ k <n).
The second power supply circuit includes:
A voltage-controlled oscillation circuit that outputs a power supply voltage corresponding to an input control voltage. ｎ個(ｎは２以上の自然数)の反転回路を有するリングオシレータと、
上記リングオシレータが有するｎ個の反転回路のうちの(ｎ−ｋ)個(ｋは１≦ｋ＜ｎである自然数)の反転回路に電源電圧を印加する第１の電源回路と、
上記リングオシレータが有するｎ個の反転回路のうちの上記第１の電源回路が電源電圧を印加しないｋ個の反転回路に電源電圧を印加する第２の電源回路とを備え、
上記第１の電源回路は一定の電源電圧を出力し、
上記第２の電源回路は、
参照クロックと上記リングオシレータの出力クロックとが入力されると共に上記参照クロックの位相と上記出力クロックの位相を比較してこの比較結果に応じた電源電圧を出力することを特徴とするＰＬＬ回路。 a ring oscillator having n number of inverting circuits (n is a natural number of 2 or more);
A first power supply circuit that applies a power supply voltage to (n−k) (n is a natural number satisfying 1 ≦ k <n) of n inversion circuits included in the ring oscillator;
A second power supply circuit that applies a power supply voltage to k number of inverter circuits in which the first power supply circuit of the n inverter circuits included in the ring oscillator does not apply a power supply voltage;
The first power supply circuit outputs a constant power supply voltage,
The second power supply circuit includes:
A PLL circuit, wherein a reference clock and an output clock of the ring oscillator are input, and a phase of the reference clock is compared with a phase of the output clock, and a power supply voltage corresponding to the comparison result is output.
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