JP4601770B2

JP4601770B2 - Liquid crystal display

Info

Publication number: JP4601770B2
Application number: JP2000157013A
Authority: JP
Inventors: 康行花澤; 大輔宮崎
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2000-05-26
Filing date: 2000-05-26
Publication date: 2010-12-22
Anticipated expiration: 2020-05-26
Also published as: JP2001337345A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶表示装置に関する。
【０００２】
【従来の技術】
液晶表示装置は一般に複数の画素電極がマトリクス状に配置されるアレイ基板と、対向電極がこれら複数の画素電極に対向して配置される対向基板と、これらアレイ基板および対向基板間に保持される液晶層で構成される。
【０００３】
近年では、液晶表示装置の高機能化および高精細化が多数の画素電極を高密度でアレイ基板上に配置することにより図られている。液晶表示装置がアクティブマトリクス型である場合には、複数のスイッチング素子が各々対応画素電極の電位を設定するために複数の走査線および複数の信号線の交差位置近傍にそれぞれ配置される。スイッチング素子として薄膜トランジスタを利用した場合、高コントラストの画像が隣接画素間のクロストークを十分低減して得ることができる。
【０００４】
ところで、カラー表示用の液晶表示装置はさらに３原色の着色層で構成されるカラーフィルタを持つ。これら着色層は複数の画素電極をそれぞれ透過する透過光を赤色、緑色、青色成分に限定するように画素電極に対向して配置される。カラーフィルタは従来対向基板側に形成されていたが、最近ではこのカラーフィルタをアレイ基板側に形成する試みもなされている。この場合、各着色層は対応薄膜トランジスタを覆って形成される有機絶縁膜で構成され、対応画素電極がこの有機絶縁膜に形成されるコンタクトホールを介して対応薄膜トランジスタのソース電極に接続される。すなわち、各着色層はアレイ基板と対向基板との位置ずれに依存することなく画素電極に対応することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、各着色層は数ミクロンという厚い膜厚を必要する。このような状況で、高精細化が進むと、コンタクトホールの形成において十分な加工精度を得ることが困難となる。すなわち、コンタクトホールのサイズが不均一となるため、コンタクト不良による画素欠陥が発生しやすくなる。
【０００６】
また、アレイ基板と対向基板間のギャップを一定に保つ有機絶縁膜のスペーサをアレイ基板側に形成する場合、開口率の低下を防止するためにコンタクトホールとスペーサとを効率よく配置するが必要になる。具体的には、３原色の着色層が互いに重なった境界領域にスペーサを配置することが好ましい。しかし、この境界領域では、着色層間の位置ずれや加工精度の変動により重なり具合にバラツキが生じる。すなわち、スペーサの台座が平坦でないため、スペーサの高さが不均一となり、ギャップムラによる表示不良が発生しやすくなる。
【０００７】
例えば図７および図８に示す従来の液晶表示装置では、複数のコンタクトホールが赤色着色層、緑色着色層、および青着色層にそれぞれ配置されるため、各コンタクトホールは色毎に独立した着色層の形成プロセスで形成される。コンタクトホールのパターン変換誤差および加工性等は着色層の形成プロセス相互間で異なることが一般的であり、これをプロセス制御で完全になくすことは困難である。従って、コンタクトホールのサイズがばらつき易い。さらに、柱状スペーサを形成する場合、セルギャップムラの発生を防ぐために、着色層と着色層とが重なる重畳領域を避けて柱状スペーサを配置することが望ましいが、薄膜トランジスタが画素ピッチの低減に伴って高精細化される場合は、この重畳領域を台座にして柱状スペーサを形成することが必要になる。従って、この重畳領域は凸凹であるため、表示品質がセルギャップムラによっても低下するという問題がある。
【０００８】
本発明の目的は、上述のような問題を解消し、製造時の歩留まりを低下させることなく良好な表示品質を得ることができる液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば、複数の走査線、これら走査線に交差する複数の信号線、これら走査線および信号線の交差位置近傍にそれぞれ配置される複数の薄膜トランジスタ、少なくとも前記複数の薄膜トランジスタを覆って形成される絶縁性カラーフィルタ、および前記絶縁性カラーフィルタ上に形成される複数の画素電極を含むアレイ基板と、このアレイ基板に対向する対向基板と、これらアレイ基板および対向基板間に保持される液晶層とを備え、前記絶縁性カラーフィルタは、互いに異なる色に着色され隣接画素電極にそれぞれ割当てられる複数の着色層を含み、前記複数の画素電極を前記複数の薄膜トランジスタに接続する複数のコンタクトホールが、前記複数の着色層のうち特定着色層のみに形成され、前記複数の着色層は、前記特定着色層が残り２つを取囲むように配置される３色の着色層で構成される液晶表示装置が提供される。
【００１０】
この液晶表示装置では、コンタクトホールが複数の着色層のうち１つだけに形成される。この場合、単一の着色層のみを加工することにより全てのコンタクトホールを形成するので、複数の着色層間での加工プロセスの違いに依存したコンタクトホールサイズのバラツキがなくなり、コンタクト不良による画素欠陥の発生を防止できる。また、これらコンタクトホールが形成された着色層上に複数のスペーサを形成すれば、複数の着色層が重なる境界領域にこれらを形成するよりもスペーサの高さを均一化することができるため、ギャップムラによる表示不良が発生しにくくなる。従って、製造時の歩留まりを低下させることなく良好な表示品質を得ることができる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
【００１２】
図１はこの液晶表示装置を概略的に示し、図２は図１に示すカラー表示画素の平面構造を示し、図３は図２に示す着色層の関係を詳細に示し、図４は図２に示す位置Ａ，Ｂ，Ｃ，Ｄを結ぶカラー表示画素の断面構造を示す。この液晶表示装置はｍ×ｎ個の画素電極ＥＰがマトリクス状に配置されるアレイ基板ＡＲと、単一の対向電極ＥＴがこれら画素電極ＥＰのマトリクスアレイに対向するように配置された対向基板ＣＴと、これらアレイ基板ＡＲおよび対向基板ＣＴ間に保持される液晶層ＬＱ、およびこの液晶層ＬＱに対して反対側においてアレイ基板ＡＲおよび対向基板ＣＴにそれぞれ貼り付けられる偏光板ＰＬ１およびＰＬ２とを備える。
【００１３】
アレイ基板ＡＲでは、高歪点ガラス板や石英板などの透光性絶縁基板６０がｍ×ｎ個の画素電極ＥＰを形成するために用いられる。アレイ基板ＡＲはｍ×ｎ個の画素電極ＥＰに加えて、これら画素電極ＥＰの行に沿ってそれぞれ形成されるｎ本の走査線Ｙ（Ｙ１からＹｎ）、これら画素電極ＥＰの列に沿って形成されるｍ本の信号線Ｘ（Ｘ１からＸｍ）、各々対応走査線Ｙおよび対応信号線Ｘの交差位置近傍にスイッチング素子として形成されるｍ×ｎ個の画素用薄膜トランジスタＷ、および各々補助容量ＣＳを構成するよう対応行の画素電極ＥＰに容量結合してｎ本の走査線Ｙと略平行に形成される補助容量線ＡＹを有する。各補助容量線ＡＹは対向基板ＣＴの対向電極ＥＴに電気的に接続される。アレイ基板ＡＲはさらにｎ本の走査線Ｙに接続される走査線ドライバＹＤ、ｍ本の信号線Ｘに接続される信号線ドライバＸＤ、およびこれら走査線ドライバＹＤおよび信号線ドライバＸＤを制御するコントローラＣＮＴを有する。走査線ドライバＹＤはこれらｎ本の走査線Ｙに順次走査信号を供給し、信号線ドライバＸＤは各行の薄膜トランジスタＷが走査信号によってオンする毎にｍ本の信号線Ｘに映像信号を供給する。これにより、各行の画素電極ＥＰは対応薄膜トランジスタＷを介して供給される映像信号に応じた画素電位にそれぞれ設定される。走査線ドライバＹＤおよび信号線ドライバＸＤは画素電極ＥＰのマトリクスアレイと一緒に表示領域ＤＳＰに配置される画素用薄膜トランジスタＷと同一プロセスでこの表示領域ＤＳＰの外側となる駆動回路領域ＤＣＴに形成される複数の回路用薄膜トランジスタＷ’で構成される。これら回路用薄膜トランジスタＷ’はＰチャネル薄膜トランジスタＷＰ’およびＮチャネルトランジスタＷＮ’で構成される。このＮチャネルトランジスタＷＮ’は配線先を除いて画素用薄膜トランジスタＷと同様な構造を持つ。
【００１４】
アレイ基板ＡＲにおいて、各画素用薄膜トランジスタＷはＮチャネル薄膜トランジスタであり、１本の走査線Ｙに接続されるゲートＷＧ、１個の画素電極ＥＰに接続されるソース電極ＷＳ、および１本の信号線Ｘに接続されるドレイン電極ＷＤを有する。ゲート電極ＷＧは走査線Ｙから延出するように形成された電極である。薄膜トランジスタＷはさらに透光性絶縁基板６０上に形成されるポリシリコン半導体層ＳＣと、この半導体層ＳＣを覆うゲート絶縁膜６１とを有する。走査線Ｙ、ゲート電極ＷＧ、および補助容量線ＡＹはこのゲート絶縁膜６１上に形成され、層間絶縁膜７５により覆われる。ソース電極ＷＳおよびドレイン電極ＷＤは、ゲート電極ＷＧの両側において半導体層ＳＣに形成されるソースおよびドレイン領域ＳＲおよびＤＲにコンタクトした電極である。ドレイン電極ＷＤは信号線Ｘの一部に接続され、ソース電極ＷＳは上部ソース電極ＷＳＵを介して画素電極ＥＰに接続される。信号線Ｘおよび上部ソース電極ＷＳＵは層間絶縁膜７５上に形成される。上部ソース電極ＷＳＵは補助容量線ＡＹに重なるように層間絶縁膜７５上において薄膜トランジスタＷから延出する。信号線Ｘおよび上部ソース電極ＷＳＵは保護絶縁膜７９で覆われる。画素電極ＥＰは保護絶縁膜７９を覆い画素電極ＥＰの透過光をフィルタする絶縁性カラーフィルタ８１上に形成され、補助容量線ＡＹの上方で上部ソース電極ＷＳＵに接続される。ちなみに、画素用薄膜トランジスタＷはゲート電極ＷＧ下方のチャネル領域ＣＨとドレインおよびソース領域ＤＲ，ＳＲとの間にＬＤＤ（Lightly Doped Drain）７４ａ，７４ｂを持つ。ちなみに、回路用のＮチャネル薄膜トランジスタＷＮ’も画素用薄膜トランジスタＷと同様にゲート電極ＷＧ下方のチャネル領域ＣＨとドレインおよびソース領域ＤＲ，ＳＲとの間にＬＤＤ（Lightly Doped Drain）７４ｃ，７４ｄを持つ。
【００１５】
絶縁性カラーフィルタ８１は緑色、青色、および赤色という３原色にそれぞれ着色された着色層８１ａ，８１ｂ，８１ｃ、およびこれら着色層８１ａ，８１ｂ，８１ｃのうち１つだけに形成される複数のコンタクトホール８２を含む。緑色着色層８１ａ，青色着色層８１ｂ，赤色着色層８１ｃは行方向において隣接する緑色用、青色用および赤色用の画素電極ＥＰを１組として、これら画素電極ＥＰにそれぞれ割当てられる。
【００１６】
緑色着色層および青色着色層はそれぞれ緑色用および青色用画素電極ＥＰにそれぞれ重なるよう島状に配置される。赤色着色層は緑色着色層８１ａおよび青色着色層８１ｂを取囲み赤色用画素電極ＥＰおよび対応補助容量線ＡＹに重なるように配置される。複数のコンタクトホール８２は補助容量線ＡＹに沿って赤色着色層８１ｃに形成される。赤色用、緑色用、および青色用画素電極ＥＰは赤色着色層８１ｃを介してそれぞれの薄膜トランジスタＷの上部ソース電極ＷＳＵにコンタクトする。画素電極ＥＰのマトリクスアレイは配向膜８８で全体的に覆われる。また、アレイ基板ＡＲは複数のコンタクトホール８２の間隙において赤色着色層８１ｃ上に形成される複数の黒色着色層８１ｄを複数の柱状スペーサとしてさらに有する。
【００１７】
対向基板ＣＴでは、透光性絶縁基板８４が対向電極ＥＴを形成するために用いられる。対向電極ＥＴは画素電極ＥＰのマトリクスアレイに対向するように形成され、配向膜８９で全体的に覆われる。
【００１８】
液晶層ＬＱはこれらアレイ基板ＡＲの配向膜８８と対向基板ＣＴの配向膜８９との間隙に封入された液晶組成物で構成される。
【００１９】
ここで、上述の液晶表示装置の製造方法について説明する。
【００２０】
アレイ基板ＡＲの製造では、アモルファスシリコン（ａ−Ｓｉ）半導体膜がＣＶＤ法などにより５０ｎｍ程度の厚さで透光性絶縁性基板６０上に被着される。４５０℃で１時間炉アニールを行った後、ＸｅＣｌエキシマレーザがアモルファスシリコン（ａ−Ｓｉ）半導体膜に照射される。これにより半導体膜のａ−Ｓｉが多結晶化してポリシリコン半導体膜となる。その後、ポリシリコン半導体膜はフォトエッチング法によりパターンニングされ、画素用薄膜トランジスタＷおよび回路用薄膜トランジスタＷ’の半導体層ＳＣを形成する。次に、ＳｉＯｘのゲート絶縁膜６１がＣＶＤ法により絶縁基板６０の全面に１００ｎｍ程度の厚さで被着される。
【００２１】
続いて、Ｔａ，Ｃｒ，Ａl，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜あるいは合金膜が４００ｎｍ程度の厚さでゲート絶縁膜６１上に全体的に被着され、さらに走査線Ｙ、補助容量線ＡＹ、画素用薄膜トランジスタＷおよび回路用薄膜トランジスタＷ’のゲート電極ＷＧおよび駆動回路領域ＤＣＴ内の各種配線を得るためにフォトエッチング法により所定の形状にパターニングされる。
【００２２】
その後、不純物の注入がゲート電極ＷＧをマスクとして用いたイオン注入またはイオンドーピング法により行われる。この不純物注入では、ＰＨ_３／Ｈ_２の雰囲気が用いられ、リンが例えば加速電圧８０ｋｅＶ、ドーズ量５×１０^１５atoms/cm²で高濃度注入される。これに続き、画素用薄膜トランジスタＷのドレイン電極ＷＤおよびソース電極ＷＳ、並びに回路用のＮチャネル薄膜トランジスタＷＮ’のソース電極ＷＳおよびドレイン電極ＷＤが形成される。
【００２３】
次に、画素用薄膜トランジスタＷおよび回路用Ｎチャネル薄膜トランジスタＷＮ’は不必要な不純物注入を避けるためにレジストで被覆される。この後、不純物の注入が回路用Ｐチャネル薄膜トランジスタＷＰ’のゲート電極ＷＧをそれぞれマスクとして用いてイオン注入またはイオンドーピング法により行われる。不純物注入では、Ｂ_２Ｈ_６／Ｈ_２雰囲気が用いられ、ボロンが加速電圧８０ｋｅＶ、ドーズ量５×１０^１５atoms/cm²で高濃度注入される。これに続き、Ｐチャネル薄膜トランジスタＷＰ’のソース電極ＷＳおよびドレイン電極ＷＤが形成される。
【００２４】
その後、不純物の注入がさらにＬＤＤ領域７４ａ，７４ｂ，７４ｃ，７４ｄを形成するために行われ、注入不純物は基板アニールにより活性化される。
【００２５】
さらに、Ｓｉ０_２の層間絶縁膜７５が例えばＰＥＣＶＤ法を用いて基板露出面を全体に覆うように５００ｎｍ程度の厚さで被着される。この層間絶縁膜７５は画素用薄膜トランジスタＷのドレイン電極ＷＤおよびソース電極ＷＳを露出するコンタクトホール７６，７７、並びに回路用薄膜トランジスタＷＰ’，ＷＮ’のソース電極ＷＳおよびドレイン電極ＷＤをそれぞれ露出するコンタクトホールを形成するためにフォトエッチング法により選択的に除去される。
【００２６】
次に、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜あるいは合金膜が５００ｎｍ程度の厚さで被着され、さらに信号線Ｘ、画素用薄膜トランジスタＷのドレイン電極ＷＤと信号線Ｘとの接続、およびソース電極ＷＳと上部ソース電極ＷＳＵとの接続、および駆動回路領域ＤＣＴ内の回路用薄膜トランジスタＷ’の各種配線を行うためにフォトエッチング法により所定の形状にパターニングされる。
【００２７】
さらに、ＳｉＮｘの保護絶縁膜７９がＰＥＣＶＤ法により基板露出面を全体に覆うように形成され、上部ソース電極ＷＳＵを露出するコンタクトホール８２を形成するためにフォトエッチング法により選択的に除去される。
【００２８】
次に、絶縁性カラーフィルタ８１が形成される。ここでは、緑色の有機絶縁膜が基板露出面を全体的に覆うように３μｍ程度の厚さで塗布され、表示領域ＤＳＰに島状の着色層８１ａを残すようにパターニングされる。次に、青色の有機絶縁膜が基板露出面を全体的に覆うように３μｍ程度の厚さで塗布され、表示領域ＤＳＰに島状の着色層８１ｂを残するようにパターニングされる。次に、赤色の有機絶縁膜が基板露出面を全体的に覆うように３μｍ程度の厚さで塗布され、表示領域ＤＳＰに着色層８１ａおよび８１ｂを取囲む着色層８１ｃを残すと共に上部ソース電極ＷＳＵを露出するコンタクトホール８２を形成するようにパターニングされる。
【００２９】
次に、例えばｌＴＯ（Indium Titan Oxide）がスパッタ法により１００ｎｍ程度の厚さで堆積され、上部ソース電極ＷＳＵにコンタクトした画素電極ＥＰを残すようにフォトエッチング法により所定の形状にパターニングされる。
【００３０】
最後に、黒色の有機絶縁膜が基板露出面を全体的に覆うように５μｍ程度の厚さで塗布され、補助容量線ＡＹに沿ってコンタクトホール８２の間隙に配設される柱状スペーサを構成する着色層８１ｄを形成するためにパターニングされる。このとき、同時に表示領域の周辺部を遮光するためのパターンを形成してもよい。続いて、低温キュア型のポリイミドが配向膜８８を形成するために画素電極ＥＰのマトリクスアレイを全体的に覆って塗布されラビング処理される。
【００３１】
対向基板ＣＴの製造では、透光性の対向電極ＥＴが例えばｌＴＯをスパッタ法により堆積させてパターニングすることにより絶縁基板８４上に形成される。続いて、低温キュア型のポリイミドが配向膜８９を形成するために対向電極ＥＴＰを全体的に覆って塗布されラビング処理される。ここで、配向膜８９の配向軸は配向膜８８の配向軸に対して９０度ずれるように設定される。
こうして得られたアレイ基板ＡＲおよび対向基板ＣＴは液晶層ＬＱを挟んで互いに貼合わされる。液晶層ＬＱはアレイ基板ＡＲと対向基板ＣＴとの間隙をシール材で囲んだセルにネマティック液晶を注入し封止することにより得られる。アレイ基板ＡＲおよび対向基板ＣＴの貼合せ後、偏光板ＰＬ１およびＰＬ２がそれぞれ液晶層ＬＱとは反対側においてアレイ基板ＡＲと対向基板ＣＴに貼り付けられる。
【００３２】
本実施形態の液晶表示装置では、全てのコンタクトホール８２が単一の着色層８１ｃを加工することにより得られるため、これらコンタクトホール８２のサイズのバラツキを小さく抑えることができる。さらに、柱状スペーサが着色層８１ｃと同じ有機絶縁膜の着色層８１ｄで構成され、着色層８１ｃを台座として形成されるため、高さのバラツキを抑えて安定に固定することができる。従って、薄膜トランジスタＷが画素ピッチの低減に伴って高精細化される場合でもセルギャップのバラツキによる表示品質の低下を防止できる。加えて、柱状スペーサの着色層８１ｄがこれらコンタクトホール８２の間隙において補助容量線ＡＹに沿って並べられるため、着色層８１ｃの凹凸をより均一化できる。
また、本発明は上述の実施形態に限定されずその要旨を逸脱しない範囲で様々に変形することが可能である。
【００３３】
上述の実施形態では、複数のコンタクトホール８２がすべて着色層８１ｃで囲まれるように形成されたが、これらコンタクトホール８２は例えば図５および図６に示すように着色層８１ａおよび８１ｃに対して開放された複数の湾状部として着色層８１ｃに配置されてもよい。この構成により、開口率をより向上させることができる。
【００３４】
また、上述の実施形態では、薄膜トランジスタＷの半導体層ＳＣがポリシリコンで構成されたが、例えばアモルファスシリコンような他の半導体から構成されても、上述したものと同様の効果を得ることができる。
【００３５】
【発明の効果】
以上のように、本発明によれば製造時の歩留まりを低下させることなく良好な表示品質を得ることができる液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる液晶表示装置を概略的に示す回路図である。
【図２】図１に示すカラー表示画素の平面構造を示す図である。
【図３】図２に示す着色層の関係を詳細に示す図である。
【図４】図２に示す位置Ａ，Ｂ，Ｃ，Ｄを結ぶカラー表示画素の断面構造を示す図である。
【図５】図２に示すコンタクトホールの変形例を示す平面図である。
【図６】図５に示す着色層の関係を詳細に示す図である。
【図７】従来の液晶表示装置のカラー表示画素の平面構造を示す図である。
【図８】図７に示す着色層の関係を詳細に示す図である。
【符号の説明】
ＡＲ…アレイ基板
ＣＴ…対向基板
ＬＱ…液晶層
Ｘ…信号線
Ｙ…走査線
ＥＰ…画素電極
ＥＴ…対向電極
ＡＹ…補助容量線
Ｗ…画素用薄膜トランジスタ
ＷＮ’…回路用Ｎチャネル薄膜トランジスタ
ＷＰ’…回路用Ｐチャネル薄膜トランジスタ
ＷＳＵ…上部ソース電極
６０，８４…透光性絶縁基板
６１…ゲート絶縁膜
７４ａ〜７４ｄ…Ｎ型ＬＤＤ
７５…層間絶縁膜
７９…保護絶縁膜
８１…絶縁性カラーフィルタ
８１ａ…緑色着色層
８１ｂ…青色着色層
８１ｃ…赤色着色層
８１ｄ…黒色着色層
８２…コンタクトホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an active matrix liquid crystal display device.
[0002]
[Prior art]
In general, a liquid crystal display device is held between an array substrate in which a plurality of pixel electrodes are arranged in a matrix, a counter substrate in which a counter electrode is disposed to face the pixel electrodes, and the array substrate and the counter substrate. Consists of a liquid crystal layer.
[0003]
In recent years, higher functionality and higher definition of liquid crystal display devices have been achieved by arranging a large number of pixel electrodes on an array substrate at high density. When the liquid crystal display device is an active matrix type, a plurality of switching elements are respectively arranged in the vicinity of the intersections of the plurality of scanning lines and the plurality of signal lines in order to set the potentials of the corresponding pixel electrodes. When a thin film transistor is used as a switching element, a high contrast image can be obtained with sufficiently reduced crosstalk between adjacent pixels.
[0004]
By the way, the liquid crystal display device for color display further has a color filter composed of three primary color layers. These colored layers are arranged so as to face the pixel electrodes so as to limit the transmitted light that respectively passes through the plurality of pixel electrodes to the red, green, and blue components. Conventionally, the color filter has been formed on the counter substrate side, but recently, an attempt has been made to form this color filter on the array substrate side. In this case, each colored layer is composed of an organic insulating film formed so as to cover the corresponding thin film transistor, and the corresponding pixel electrode is connected to the source electrode of the corresponding thin film transistor through a contact hole formed in the organic insulating film. That is, each colored layer can correspond to a pixel electrode without depending on the positional deviation between the array substrate and the counter substrate.
[0005]
[Problems to be solved by the invention]
However, each colored layer requires a film thickness as thick as several microns. In such a situation, as the definition becomes higher, it becomes difficult to obtain sufficient processing accuracy in forming the contact hole. That is, since the contact hole size is non-uniform, pixel defects due to contact failure are likely to occur.
[0006]
In addition, when forming an organic insulating film spacer on the array substrate side that keeps the gap between the array substrate and the counter substrate constant, it is necessary to efficiently arrange the contact holes and spacers to prevent the aperture ratio from decreasing. Become. Specifically, it is preferable to arrange a spacer in a boundary region where three primary color layers overlap each other. However, in this boundary region, the overlapping state varies due to the positional deviation between the colored layers and the variation in processing accuracy. That is, since the base of the spacer is not flat, the height of the spacer becomes non-uniform, and display defects due to gap unevenness are likely to occur.
[0007]
For example, in the conventional liquid crystal display device shown in FIGS. 7 and 8, a plurality of contact holes are arranged in the red colored layer, the green colored layer, and the blue colored layer, respectively, so that each contact hole is an independent colored layer for each color. It is formed by the forming process. In general, contact hole pattern conversion errors and processability differ between colored layer forming processes, and it is difficult to eliminate them completely by process control. Therefore, the contact hole size is likely to vary. Furthermore, when forming columnar spacers, in order to prevent the occurrence of cell gap unevenness, it is desirable to arrange the columnar spacers avoiding the overlapping region where the colored layer and the colored layer overlap, but as the thin film transistor decreases in pixel pitch, In the case of high definition, it is necessary to form columnar spacers using this overlapping region as a pedestal. Therefore, since this overlapping region is uneven, there is a problem that the display quality is deteriorated also by cell gap unevenness.
[0008]
An object of the present invention is to provide a liquid crystal display device capable of solving the above-described problems and obtaining a good display quality without reducing the yield at the time of manufacture.
[0009]
[Means for Solving the Problems]
According to the present invention, a plurality of scanning lines, a plurality of signal lines intersecting with these scanning lines, a plurality of thin film transistors respectively disposed in the vicinity of the intersection positions of these scanning lines and signal lines, and at least covering the plurality of thin film transistors are formed. An insulating color filter, an array substrate including a plurality of pixel electrodes formed on the insulating color filter, a counter substrate facing the array substrate, and a liquid crystal held between the array substrate and the counter substrate and a layer, the insulating color filter includes a plurality of colored layers that are each assigned to the adjacent pixel electrodes is differently colored from each other, a plurality of contact holes for connecting the plurality of pixel electrodes in the plurality of thin film transistors It is formed only in a specific color layer of the plurality of colored layers, wherein the plurality of colored layers, the specific colored There the liquid crystal display device is provided consisting of the colored layers of the three colors are arranged so as to surround the other two.
[0010]
In this liquid crystal display device, the contact hole is formed in only one of the plurality of colored layers. In this case, since all the contact holes are formed by processing only a single colored layer, there is no variation in the contact hole size depending on the difference in the processing process between the plurality of colored layers, and pixel defects due to contact defects are eliminated. Occurrence can be prevented. In addition, if a plurality of spacers are formed on the colored layer in which the contact holes are formed, the height of the spacer can be made uniform rather than forming them in the boundary region where the plurality of colored layers overlap. Display defects due to unevenness are less likely to occur. Therefore, it is possible to obtain a good display quality without reducing the manufacturing yield.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a liquid crystal display device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
[0012]
1 schematically shows the liquid crystal display device, FIG. 2 shows a planar structure of the color display pixel shown in FIG. 1, FIG. 3 shows in detail the relationship of the colored layers shown in FIG. 2, and FIG. A cross-sectional structure of a color display pixel connecting positions A, B, C, and D shown in FIG. This liquid crystal display device includes an array substrate AR in which m × n pixel electrodes EP are arranged in a matrix, and a counter substrate CT in which a single counter electrode ET is arranged to face the matrix array of these pixel electrodes EP. A liquid crystal layer LQ held between the array substrate AR and the counter substrate CT, and polarizing plates PL1 and PL2 attached to the array substrate AR and the counter substrate CT on the opposite side to the liquid crystal layer LQ, respectively. .
[0013]
In the array substrate AR, a translucent insulating substrate 60 such as a high strain point glass plate or a quartz plate is used to form m × n pixel electrodes EP. In addition to m × n pixel electrodes EP, the array substrate AR includes n scanning lines Y (Y1 to Yn) formed along the rows of the pixel electrodes EP and columns of the pixel electrodes EP. M signal lines X (X1 to Xm) to be formed, m × n pixel thin film transistors W formed as switching elements in the vicinity of the intersection positions of the corresponding scanning lines Y and the corresponding signal lines X, and auxiliary capacitors, respectively. The storage capacitor line AY is formed so as to be substantially parallel to the n scanning lines Y by being capacitively coupled to the pixel electrodes EP in the corresponding row so as to form the CS. Each auxiliary capacitance line AY is electrically connected to the counter electrode ET of the counter substrate CT. The array substrate AR further includes a scanning line driver YD connected to the n scanning lines Y, a signal line driver XD connected to the m signal lines X, and a controller for controlling the scanning line drivers YD and the signal line drivers XD. Has CNTs. The scanning line driver YD sequentially supplies scanning signals to these n scanning lines Y, and the signal line driver XD supplies video signals to the m signal lines X each time the thin film transistors W in each row are turned on by the scanning signals. Thereby, the pixel electrodes EP in each row are set to pixel potentials corresponding to the video signals supplied via the corresponding thin film transistors W, respectively. The scanning line driver YD and the signal line driver XD are formed in the drive circuit region DCT outside the display region DSP in the same process as the pixel thin film transistor W disposed in the display region DSP together with the matrix array of the pixel electrodes EP. It is composed of a plurality of circuit thin film transistors W ′. These circuit thin film transistors W ′ are composed of a P channel thin film transistor WP ′ and an N channel transistor WN ′. The N-channel transistor WN ′ has the same structure as the pixel thin film transistor W except for the wiring destination.
[0014]
In the array substrate AR, each pixel thin film transistor W is an N-channel thin film transistor, and includes a gate WG connected to one scanning line Y, a source electrode WS connected to one pixel electrode EP, and one signal line. A drain electrode WD connected to X; The gate electrode WG is an electrode formed so as to extend from the scanning line Y. The thin film transistor W further includes a polysilicon semiconductor layer SC formed on the translucent insulating substrate 60 and a gate insulating film 61 covering the semiconductor layer SC. The scanning line Y, the gate electrode WG, and the auxiliary capacitance line AY are formed on the gate insulating film 61 and covered with the interlayer insulating film 75. The source electrode WS and the drain electrode WD are electrodes in contact with the source and drain regions SR and DR formed in the semiconductor layer SC on both sides of the gate electrode WG. The drain electrode WD is connected to a part of the signal line X, and the source electrode WS is connected to the pixel electrode EP via the upper source electrode WSU. The signal line X and the upper source electrode WSU are formed on the interlayer insulating film 75. The upper source electrode WSU extends from the thin film transistor W on the interlayer insulating film 75 so as to overlap the auxiliary capacitance line AY. The signal line X and the upper source electrode WSU are covered with a protective insulating film 79. The pixel electrode EP is formed on an insulating color filter 81 that covers the protective insulating film 79 and filters light transmitted through the pixel electrode EP, and is connected to the upper source electrode WSU above the auxiliary capacitance line AY. Incidentally, the pixel thin film transistor W has LDD (Lightly Doped Drain) 74a and 74b between the channel region CH below the gate electrode WG and the drain and source regions DR and SR. Incidentally, the N-channel thin film transistor WN ′ for circuits has LDDs (Lightly Doped Drain) 74c and 74d between the channel region CH below the gate electrode WG and the drain and source regions DR and SR, similarly to the pixel thin film transistor W.
[0015]
The insulating color filter 81 includes colored layers 81a, 81b, 81c colored in three primary colors of green, blue, and red, and a plurality of contact holes formed in only one of these colored layers 81a, 81b, 81c. 82. The green colored layer 81a, the blue colored layer 81b, and the red colored layer 81c are assigned to the pixel electrodes EP as a set of pixel electrodes EP for green, blue, and red adjacent in the row direction.
[0016]
The green colored layer and the blue colored layer are arranged in an island shape so as to overlap the green pixel electrode EP and the blue pixel electrode EP, respectively. The red colored layer surrounds the green colored layer 81a and the blue colored layer 81b and is disposed so as to overlap the red pixel electrode EP and the corresponding auxiliary capacitance line AY. The plurality of contact holes 82 are formed in the red colored layer 81c along the auxiliary capacitance line AY. The red, green, and blue pixel electrodes EP are in contact with the upper source electrode WSU of each thin film transistor W through the red colored layer 81c. The matrix array of pixel electrodes EP is entirely covered with an alignment film 88. The array substrate AR further includes a plurality of black colored layers 81d formed on the red colored layer 81c in the gaps between the plurality of contact holes 82 as a plurality of columnar spacers.
[0017]
In the counter substrate CT, the translucent insulating substrate 84 is used to form the counter electrode ET. The counter electrode ET is formed so as to face the matrix array of the pixel electrodes EP, and is entirely covered with the alignment film 89.
[0018]
The liquid crystal layer LQ is composed of a liquid crystal composition sealed in a gap between the alignment film 88 of the array substrate AR and the alignment film 89 of the counter substrate CT.
[0019]
Here, a manufacturing method of the above-described liquid crystal display device will be described.
[0020]
In the manufacture of the array substrate AR, an amorphous silicon (a-Si) semiconductor film is deposited on the light-transmitting insulating substrate 60 with a thickness of about 50 nm by a CVD method or the like. After furnace annealing at 450 ° C. for 1 hour, the amorphous silicon (a-Si) semiconductor film is irradiated with a XeCl excimer laser. As a result, the a-Si of the semiconductor film is polycrystallized to become a polysilicon semiconductor film. Thereafter, the polysilicon semiconductor film is patterned by a photoetching method to form the semiconductor layer SC of the pixel thin film transistor W and the circuit thin film transistor W ′. Next, a gate insulating film 61 of SiOx is deposited on the entire surface of the insulating substrate 60 with a thickness of about 100 nm by a CVD method.
[0021]
Subsequently, a single body such as Ta, Cr, Al, Mo, W, or Cu or a laminated film or an alloy film thereof is entirely deposited on the gate insulating film 61 with a thickness of about 400 nm. In order to obtain the capacitor line AY, the gate electrode WG of the pixel thin film transistor W and the circuit thin film transistor W ′, and various wirings in the drive circuit region DCT, it is patterned into a predetermined shape by a photoetching method.
[0022]
Thereafter, impurities are implanted by ion implantation or ion doping using the gate electrode WG as a mask. In this impurity implantation, an atmosphere of PH ₃ / H ₂ is used, and phosphorus is implanted at a high concentration, for example, at an acceleration voltage of 80 keV and a dose of 5 × 10 ¹⁵ atoms / cm ² . Subsequently, the drain electrode WD and the source electrode WS of the pixel thin film transistor W and the source electrode WS and the drain electrode WD of the circuit N-channel thin film transistor WN ′ are formed.
[0023]
Next, the pixel thin film transistor W and the circuit N channel thin film transistor WN ′ are coated with a resist to avoid unnecessary impurity implantation. Thereafter, impurities are implanted by ion implantation or ion doping using the gate electrode WG of the circuit P-channel thin film transistor WP ′ as a mask. In the impurity implantation, a B ₂ H ₆ / H ₂ atmosphere is used, and boron is implanted at a high concentration with an acceleration voltage of 80 keV and a dose of 5 × 10 ¹⁵ atoms / cm ² . Subsequently, the source electrode WS and the drain electrode WD of the P-channel thin film transistor WP ′ are formed.
[0024]
Thereafter, impurity implantation is further performed to form LDD regions 74a, 74b, 74c, and 74d, and the implanted impurities are activated by substrate annealing.
[0025]
Furthermore, it is deposited to a thickness of about 500nm so as to cover the whole exposed substrate surface using the Si0 ₂ of the interlayer insulating film 75 is for example a PECVD method. This interlayer insulating film 75 is contact holes 76 and 77 exposing the drain electrode WD and the source electrode WS of the pixel thin film transistor W, and contact holes exposing the source electrode WS and the drain electrode WD of the circuit thin film transistors WP ′ and WN ′. Is selectively removed by a photoetching method.
[0026]
Next, a simple substance such as Ta, Cr, Al, Mo, W, Cu or a laminated film or an alloy film thereof is deposited with a thickness of about 500 nm, and further, the signal line X, the drain electrode WD of the pixel thin film transistor W and the signal In order to perform connection with the line X, connection between the source electrode WS and the upper source electrode WSU, and various wirings of the circuit thin film transistor W ′ in the drive circuit region DCT, patterning is performed into a predetermined shape by a photoetching method.
[0027]
Further, a protective insulating film 79 of SiNx is formed so as to cover the entire exposed surface of the substrate by PECVD, and is selectively removed by photoetching to form a contact hole 82 exposing the upper source electrode WSU.
[0028]
Next, an insulating color filter 81 is formed. Here, the green organic insulating film is applied with a thickness of about 3 μm so as to cover the entire exposed surface of the substrate, and is patterned so as to leave an island-shaped colored layer 81a in the display area DSP. Next, a blue organic insulating film is applied with a thickness of about 3 μm so as to cover the entire exposed surface of the substrate, and is patterned so as to leave an island-shaped colored layer 81b in the display area DSP. Next, a red organic insulating film is applied to a thickness of about 3 μm so as to cover the entire exposed surface of the substrate, leaving the colored layer 81c surrounding the colored layers 81a and 81b in the display area DSP and the upper source electrode WSU. Is patterned to form a contact hole 82 that exposes.
[0029]
Next, for example, lTO (Indium Titan Oxide) is deposited to a thickness of about 100 nm by a sputtering method, and is patterned into a predetermined shape by a photoetching method so as to leave the pixel electrode EP in contact with the upper source electrode WSU.
[0030]
Finally, a black organic insulating film is applied with a thickness of about 5 μm so as to cover the entire exposed surface of the substrate, and constitutes a columnar spacer disposed in the gap of the contact hole 82 along the auxiliary capacitance line AY. Patterning is performed to form the colored layer 81d. At this time, a pattern for shielding the periphery of the display area may be formed at the same time. Subsequently, in order to form the alignment film 88, a low-temperature cure type polyimide is applied so as to entirely cover the matrix array of the pixel electrodes EP and is rubbed.
[0031]
In the manufacture of the counter substrate CT, the translucent counter electrode ET is formed on the insulating substrate 84 by, for example, depositing lTO by sputtering and patterning. Subsequently, a low temperature cure type polyimide is applied and rubbed so as to entirely cover the counter electrode ETP in order to form the alignment film 89. Here, the alignment axis of the alignment film 89 is set so as to be shifted by 90 degrees with respect to the alignment axis of the alignment film 88.
The array substrate AR and the counter substrate CT thus obtained are bonded to each other with the liquid crystal layer LQ interposed therebetween. The liquid crystal layer LQ is obtained by injecting and sealing nematic liquid crystal into a cell in which the gap between the array substrate AR and the counter substrate CT is surrounded by a sealing material. After the array substrate AR and the counter substrate CT are bonded, the polarizing plates PL1 and PL2 are bonded to the array substrate AR and the counter substrate CT on the side opposite to the liquid crystal layer LQ, respectively.
[0032]
In the liquid crystal display device of this embodiment, since all the contact holes 82 are obtained by processing the single colored layer 81c, the size variation of these contact holes 82 can be suppressed small. Furthermore, since the columnar spacer is composed of the colored layer 81d of the same organic insulating film as the colored layer 81c and is formed using the colored layer 81c as a pedestal, it can be stably fixed while suppressing variations in height. Therefore, even when the thin film transistor W is increased in definition as the pixel pitch is reduced, it is possible to prevent display quality from being deteriorated due to variations in cell gap. In addition, since the colored layer 81d of the columnar spacer is arranged along the storage capacitor line AY in the gap between the contact holes 82, the unevenness of the colored layer 81c can be made more uniform.
The present invention is not limited to the above-described embodiment, and can be variously modified without departing from the gist thereof.
[0033]
In the above-described embodiment, the plurality of contact holes 82 are formed so as to be surrounded by the colored layer 81c. These contact holes 82 are open to the colored layers 81a and 81c as shown in FIGS. 5 and 6, for example. The plurality of bay-shaped portions may be arranged on the colored layer 81c. With this configuration, the aperture ratio can be further improved.
[0034]
In the above-described embodiment, the semiconductor layer SC of the thin film transistor W is made of polysilicon. However, the same effect as described above can be obtained even if the semiconductor layer SC is made of another semiconductor such as amorphous silicon.
[0035]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a liquid crystal display device capable of obtaining good display quality without reducing the yield during manufacturing.
[Brief description of the drawings]
FIG. 1 is a circuit diagram schematically showing a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a diagram showing a planar structure of the color display pixel shown in FIG.
3 is a diagram showing in detail the relationship of the colored layers shown in FIG.
4 is a diagram showing a cross-sectional structure of color display pixels connecting positions A, B, C, and D shown in FIG.
5 is a plan view showing a modification of the contact hole shown in FIG. 2. FIG.
6 is a diagram showing in detail the relationship of the colored layers shown in FIG.
FIG. 7 is a diagram showing a planar structure of a color display pixel of a conventional liquid crystal display device.
FIG. 8 is a diagram showing in detail the relationship of the colored layers shown in FIG.
[Explanation of symbols]
AR ... array substrate CT ... counter substrate LQ ... liquid crystal layer X ... signal line Y ... scanning line EP ... pixel electrode ET ... counter electrode AY ... auxiliary capacitance line W ... pixel thin film transistor WN '... circuit N channel thin film transistor WP' ... circuit P channel thin film transistor WSU ... Upper source electrodes 60, 84 ... Translucent insulating substrate 61 ... Gate insulating films 74a-74d ... N-type LDD
75 ... Interlayer insulating film 79 ... Protective insulating film 81 ... Insulating color filter 81a ... Green colored layer 81b ... Blue colored layer 81c ... Red colored layer 81d ... Black colored layer 82 ... Contact hole

Claims

A plurality of scanning lines, a plurality of signal lines intersecting with the scanning lines, a plurality of thin film transistors disposed in the vicinity of the intersection positions of the scanning lines and the signal lines, and an insulating color filter formed to cover at least the plurality of thin film transistors And an array substrate including a plurality of pixel electrodes formed on the insulating color filter, a counter substrate facing the array substrate, and a liquid crystal layer held between the array substrate and the counter substrate,
The insulating color filter includes a plurality of coloring layers that are colored in different colors and assigned to adjacent pixel electrodes, and a plurality of contact holes that connect the plurality of pixel electrodes to the plurality of thin film transistors are the plurality of coloring layers. It is formed only on the specific colored layer among the layers ,
The liquid crystal display device, wherein the plurality of colored layers are constituted by three colored layers arranged so as to surround the remaining two specific colored layers .

2. The liquid crystal display device according to claim 1, wherein the plurality of contact holes are arranged in the specific colored layer as a plurality of bay-shaped portions opened to the remaining two colored layers .

The liquid crystal display device according to claim 1, wherein a plurality of columnar spacers are formed on the colored layer in which the plurality of contact holes are formed .

The liquid crystal display device according to claim 3, wherein each of the columnar spacers and the specific colored layer is formed of an organic insulating film .

The array substrate further includes a plurality of auxiliary capacitance lines arranged in parallel with each scanning line below the coloring layer, and the plurality of columnar spacers are arranged along the auxiliary capacitance lines. 3. A liquid crystal display device according to 3 .