【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置に係り、特に、アレイ基板側にカラーフィルタを備えた構造のデルタ配列の画素を有するアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
近年、高密度かつ大容量でありながら高機能さらには高精細を得るアクティブマトリクス型液晶表示装置の実用化が図られている。アクティブマトリクス型液晶表示装置では、複数のスイッチング素子が各々対応画素電極の電位を設定するために複数の走査線及び複数の信号線の交差位置近傍にそれぞれ配置されている。スイッチング素子として薄膜トランジスタを利用した場合、高コントラストの画像が隣接画素間のクロストークを十分低減して得ることができる。
【０００３】
ところで、カラー表示用の液晶表示装置は、さらに３原色の着色層で構成されるカラーフィルタを持つ。これら着色層は、複数の画素電極をそれぞれ透過する透過光を赤色、緑色、青色成分に限定するように画素電極に対向して配置されている。カラーフィルタは、従来対向基板側に形成されていたが、最近では高開口率化のために、このカラーフィルタをアレイ基板側に形成する試みもなされている。
【０００４】
この場合、各着色層は、対応薄膜トランジスタを覆って形成される有機絶縁膜で構成され、対応画素電極がこの有機絶縁膜に形成されたコンタクトホールを介して対応薄膜トランジスタのソース電極に接続されている。すなわち、各着色層は、アレイ基板と対向基板との位置ずれに依存することなく画素電極に対応することができる（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００１−３３７２１６号公報
【０００６】
【発明が解決しようとする課題】
表示領域を構成する画素が対応する色の着色層とともにデルタ配列された液晶表示装置は、各着色層をストライプ状に形成したものより空間分解能が高く、滑らかな画像表示を実現できる。
【０００７】
しかしながら、カラーフィルタをアレイ基板側に形成するとともに画素をデルタ配列したようなタイプの液晶表示装置においては、各画素の開口率を十分に確保するためのレイアウトでは、図５に示すように各着色層のエッジとコンタクトホールのエッジとの間隔ＸＰが数μｍ程度と極めて狭くなり、この部分で着色層の一部が剥がれるなどのコンタクトホール形成不良が発生するおそれがある。これは、着色層が有機絶縁膜であるのに対して着色層の下地が無機絶縁膜であるために、着色層の下地との密着性が悪いことによるものである。
【０００８】
このようなコンタクトホール形成不良は、不所望な電気的ショートを発生したり、着色層の剥がれに起因した表示不良を発生するおそれがあり、信頼性の低下を招くことになる。
【０００９】
この対策として、着色層のエッジとコンタクトホールのエッジとの間隔を広くする方法がある。つまり、図５に示した例よりコンタクトホールを画素の内側に寄せるレイアウトが考えられる。しかしながら、この場合、コンタクトホール周辺を遮光するために、コンタクトホールの下層に配置される補助容量線の幅を広げる必要があり、画素の開口率を低下するといった問題を生ずる。また、コンタクトホールから対応薄膜トランジスタ間で引き回す電極の配線長が長くなり、同様に開口率の低下を招くといった問題を生ずる。
【００１０】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、開口率を低下することなく、信頼性の高い液晶表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
この発明の様態による液晶表示装置は、
アレイ基板と対向基板との間に液晶層を保持して構成され、
前記アレイ基板は、画像を表示する表示領域において、デルタ配列された複数の画素を含み、さらに、複数の走査線、これら走査線に交差する複数の信号線、これら走査線及び信号線の交差位置近傍において各画素にそれぞれ対応して配置された複数の薄膜トランジスタ、前記複数の薄膜トランジスタを覆って形成されたカラーフィルタ、及び、前記カラーフィルタ上に形成されコンタクトホールを介して各薄膜トランジスタに電気的に接続された複数の画素電極を備え、
前記カラーフィルタは、互いに異なる色に着色され隣接する画素電極にそれぞれ割当てられた複数の着色層を含み、
前記コンタクトホールを構成する側壁は、複数の着色層によって形成されたことを特徴とする。
【００１２】
この液晶表示装置によれば、カラーフィルタをアレイ基板側に備えるとともに画素をデルタ配列して構成され、薄膜トランジスタと画素電極とを電気的に接続するためのコンタクトホールは、複数の着色層によって形成された側壁によって規定されている。
【００１３】
このような構成としたことにより、カラーフィルタの各着色層の隙間をコンタクトホールとして利用することができ、各着色層に個別にコンタクトホールを形成する必要がなくなる。このため、着色層の一部に極めて細い幅の部分が形成されず、着色層の剥がれを防止することができる。これにより、コンタクトホール形成不良を防止することができ、不所望な電気的ショートの発生や表示不良の発生を防止することが可能となる。したがって、信頼性の高い液晶表示装置を提供することができるとともに、製造歩留まりを向上することができる。
【００１４】
また、この液晶表示装置によれば、アレイ基板上におけるレイアウトを制約することなくコンタクトホールの配置を決定することができる。したがって、開口率を優先したレイアウトであってもコンタクトホール形成不良を防止することができる。このため、開口率を低下することなく信頼性の高い液晶表示装置を提供することができるとともに、アレイ基板におけるレイアウトの自由度を向上することができる。
【００１５】
【発明の実施の形態】
以下、この発明の一実施の形態に係る液晶表示装置について図面を参照して説明する。
【００１６】
図１乃至図４に示すように、液晶表示装置は、アレイ基板ＡＲと、対向基板ＣＴと、これらアレイ基板ＡＲおよび対向基板ＣＴ間に保持された液晶層ＬＱと、を備えて構成されている。このような液晶表示装置では、画像を表示する表示領域ＤＳＰにおいて、アレイ基板ＡＲは、デルタ配列された複数の画素（表示画素）ＰＸを備えている。これらの画素ＰＸは、例えばアレイ基板ＡＲの行方向に沿って直線的な画素列を形成するとともに、列方向に沿って１／２ピッチずれたジグザグの画素列を形成する。すなわち、隣接する行の画素列は、１／２ピッチずつずれて配置されている。ここでは、複数の画素ＰＸは、赤色用画素ＰＸＲ、緑色用画素ＰＸＧ、青色用画素ＰＸＢの３種類からなる。
【００１７】
また、表示領域ＤＳＰにおいて、アレイ基板ＡＲは、各画素ＰＸに対応して複数の画素電極ＥＰを備えているとともに、対向基板ＣＴは、これらデルタ配列されたすべての画素電極ＥＰに対向するように配置された単一の対向電極ＥＴを備えている。アレイ基板ＡＲ及び対向基板ＣＴは、それぞれ液晶層ＬＱに対して反対側に貼り付けられた偏光板ＰＬ１及びＰＬ２を備えている。
【００１８】
すなわち、アレイ基板ＡＲは、高歪点ガラス板や石英板などの透光性絶縁基板６０を用いて形成される。このアレイ基板ＡＲは、表示領域ＤＳＰにおいて、ｍ×ｎ個の画素電極ＥＰに加えて、ｎ本の走査線Ｙ（Ｙ１〜Ｙｎ）、ｍ本の信号線Ｘ（Ｘ１〜Ｘｍ）、ｍ×ｎ個の画素用薄膜トランジスタＷ、ｎ本の補助容量線ＡＹなどを有している。
【００１９】
走査線Ｙは、画素電極ＥＰの行に沿ってそれぞれ直線状に形成されている。信号線Ｘは、画素電極ＥＰの列に沿ってジグザグ状に形成されている。画素用薄膜トランジスタＷは、各々対応走査線Ｙ及び対応信号線Ｘの交差位置近傍にスイッチング素子として配置されている。補助容量線ＡＹは、各々補助容量ＣＳを構成するよう対応行の画素電極ＥＰに容量結合して走査線Ｙと略平行に形成されている。これら各補助容量線ＡＹは、対向基板ＣＴの対向電極ＥＴに電気的に接続されている。
【００２０】
アレイ基板ＡＲは、さらに、表示領域ＤＳＰの周辺の周辺領域すなわち駆動回路領域ＤＣＴにおいて、ｎ本の走査線Ｙに接続された走査線ドライバＹＤ、ｍ本の信号線Ｘに接続された信号線ドライバＸＤ、及び、これら走査線ドライバＹＤ及び信号線ドライバＸＤを制御するコントローラＣＮＴを有している。
【００２１】
走査線ドライバＹＤは、これらｎ本の走査線Ｙに順次走査信号（駆動信号）を供給する。また、信号線ドライバＸＤは、各行の薄膜トランジスタＷが走査信号によってオンする毎にｍ本の信号線Ｘに映像信号（駆動信号）を供給する。これにより、各行の画素電極ＥＰは、対応薄膜トランジスタＷを介して供給される映像信号に応じた画素電位にそれぞれ設定される。
【００２２】
走査線ドライバＹＤ及び信号線ドライバＸＤは、画素用薄膜トランジスタＷと同一プロセスで形成される。これら走査線ドライバＹＤ及び信号線ドライバＸＤは、複数の回路用薄膜トランジスタすなわちＰチャネル薄膜トランジスタ及びＮチャネル薄膜トランジスタによって構成されている。このＮチャネル薄膜トランジスタは、配線先を除いて画素用薄膜トランジスタＷと同様な構造を有している。
【００２３】
アレイ基板ＡＲにおいて、各画素用薄膜トランジスタＷは、Ｎチャネル薄膜トランジスタであり、１本の走査線Ｙに接続されたゲート電極ＷＧ、１個の画素電極ＥＰに接続されたソース電極ＷＳ、及び、１本の信号線Ｘに接続されたドレイン電極ＷＤを有している。ゲート電極ＷＧは、走査線Ｙから延出するように一体的に形成された電極である。
【００２４】
薄膜トランジスタＷは、さらに透光性絶縁基板６０上に形成されたポリシリコン半導体層ＳＣと、この半導体層ＳＣを覆うゲート絶縁膜６１とを有している。走査線Ｙ、ゲート電極ＷＧ、及び、補助容量線ＡＹは、このゲート絶縁膜６１上に形成され、層間絶縁膜７５により覆われている。
【００２５】
ソース電極ＷＳ及びドレイン電極ＷＤは、ゲート電極ＷＧの両側において半導体層ＳＣに形成されたソース領域ＳＲ及びドレイン領域ＤＲにコンタクトした電極である。ドレイン電極ＷＤは、信号線Ｘの一部に接続されている。ソース電極ＷＳは、上部ソース電極（補助容量電極）ＷＳＵを介して画素電極ＥＰに接続されている。
【００２６】
信号線Ｘ及び上部ソース電極ＷＳＵは、層間絶縁膜７５上に形成されている。上部ソース電極ＷＳＵは、補助容量線ＡＹに重なるように層間絶縁膜７５上において薄膜トランジスタＷから延出する。つまり、上部ソース電極ＷＳＵは、補助容量線ＡＹとの間に層間絶縁膜７５を介して対向配置されている。このような構造により、補助容量ＣＳが形成される。
【００２７】
これら信号線Ｘ及び上部ソース電極ＷＳＵは、絶縁性カラーフィルタ８１によって覆われている。画素電極ＥＰは、画素電極ＥＰの透過光をフィルタするカラーフィルタ８１上に形成され、補助容量線ＡＹの上方で上部ソース電極ＷＳＵに接続されている。
【００２８】
絶縁性カラーフィルタ８１は、互いに異なる色、例えば赤色、緑色、青色といった３原色にそれぞれ着色された着色層８１ａ，８１ｂ，８１ｃを含んで構成されている。これら赤色着色層８１ａ，緑色着色層８１ｂ，青色着色層８１ｃは、例えば図２及び図３に示すように配列され、それぞれ赤色用画素ＰＸＲ、緑色用画素ＰＸＧ、青色用画素ＰＸＢの各画素電極ＥＰに割当てられている。
【００２９】
すなわち、これら赤色着色層８１ａ、緑色着色層８１ｂ、青色着色層８１ｃは、それぞれ対応する画素ＰＸに島状に配置されている。それぞれの画素ＰＸは、隣接する一組の信号線Ｘと、隣接する一組の補助容量線ＡＹとによって囲まれた略矩形状の領域に規定される。これら略矩形状の画素ＰＸに対応して、各画素電極ＥＰは、その縁部が信号線Ｘ及び補助容量線ＡＹに重なるような略矩形の島状に形成されている。
【００３０】
赤色着色層８１ａ、緑色着色層８１ｂ、青色着色層８１ｃは、図２に示すように、その縁部が信号線Ｘ及び補助容量線ＡＹに重なるとともにコンタクトホール８２を取り囲むように形成されている。このコンタクトホール８２は、補助容量線ＡＹの上に配置されている。また、このコンタクトホール８２は、図４に示すように、カラーフィルタ８１を貫通して薄膜トランジスタＷの上部ソース電極ＷＳＵに至る。赤色用、緑色用、及び、青色用のそれぞれの画素電極ＥＰは、対応するコンタクトホール８２を介して上部ソース電極ＷＳＵにコンタクトする。これにより、画素電極ＥＰは、薄膜トランジスタＷに電気的に接続される。
【００３１】
各コンタクトホール８２を構成する側壁は、複数の着色層８１ａ、８１ｂ、８１ｃによって形成されている。例えば、図３及び図４に示したコンタクトホール８２Ｘは、平面的に見て矩形状（例えば１７μｍ×２０μｍの長方形状）に形成され、立体的に見て略四角柱状に形成されている。このような構造のコンタクトホール８２Ｘは、４面の略平坦な側壁によって規定される。２面の側壁は、青色着色層８１ｃによって形成され、１面の側壁は、赤色着色層８１ａによって形成され、残りの１面の側壁は、赤色着色層８１ａ及び緑色着色層８１ｂによって形成される。
【００３２】
つまり、互いに隣接する複数の着色層の隙間をコンタクトホールとして利用している。このため、各着色層に個別にコンタクトホールを形成する必要がなくなる。したがって、図３に示したようなカラーフィルタ８１のレイアウト例では、最も狭い幅の部分でも、矩形状のコンタクトホール８２を形成する短辺の長さ程度（平面的に見て円形状、立体的に見て円柱状のコンタクトホール８２を形成した場合には直径の長さ程度）となる。
【００３３】
上述した実施の形態では、短辺の長さは１７μｍであり、各着色層の最も狭い部分の幅は約１７μｍ程度となる。これは、図５に示したような従来の数μｍ程度の幅よりも十分に広くなる。また、有機樹脂膜からなるカラーフィルタ８１の下地として層間絶縁膜７５が無機絶縁膜によって形成されたとしても、各着色層と層間絶縁膜７５との密着面積が広くなる。
【００３４】
このため、コンタクトホール８２周辺の着色層の剥がれを防止することができ、コンタクトホール形成不良を抑制することができる。これにより、不所望な電気的ショートの発生や表示不良の発生を防止することが可能となり、信頼性の高い液晶表示装置を提供することができるとともに、製造歩留まりを改善することができる。
【００３５】
全画素電極ＥＰは、配向膜８８によって全体的に覆われている。また、アレイ基板ＡＲは、複数のコンタクトホール８２の間隙において緑色着色層８１ｂなどの上に形成された複数の黒色着色層８１ｄを柱状スペーサとして有している。
【００３６】
一方、対向基板ＣＴは、高歪点ガラス板や石英板などの透光性絶縁基板８４を用いて形成される。この対向基板ＣＴは、表示領域ＤＳＰにおいて、対向電極ＥＴを備えている。この対向電極ＥＴは、画素電極ＥＰのマトリクスアレイに対向するように形成され、配向膜８９で全体的に覆われている。このような対向基板ＣＴと、上述したようなアレイ基板ＡＲとをそれぞれの配向膜８９及び８８を対向して配置したとき、柱状スペーサ８１ｄは、両者の間に所定のギャップを形成する。
【００３７】
液晶層ＬＱは、これらアレイ基板ＡＲの配向膜８８と対向基板ＣＴの配向膜８９との間に形成されたギャップに封入された液晶組成物で構成される。
【００３８】
ここで、上述の液晶表示装置の製造方法について説明する。
まず、アレイ基板ＡＲの製造工程において、アモルファスシリコン（ａ−Ｓｉ）半導体膜がＣＶＤ法などにより５０ｎｍ程度の厚さで透光性絶縁基板６０上に被着される。４５０℃で１時間炉アニールを行った後、ＸｅＣｌエキシマレーザ光がアモルファスシリコン（ａ−Ｓｉ）半導体膜に照射される。これにより、半導体膜のａ−Ｓｉが多結晶化してポリシリコン半導体膜となる。その後、ポリシリコン半導体膜は、フォトエッチング法によりパターンニングされ、画素用薄膜トランジスタＷなどの半導体層ＳＣを形成する。続いて、ＳｉＯｘのゲート絶縁膜６１がＣＶＤ法により絶縁基板６０の全面に１００ｎｍ程度の厚さで被着される。
【００３９】
続いて、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜あるいは合金膜が４００ｎｍ程度の厚さでゲート絶縁膜６１上に全体的に被着され、さらに走査線Ｙ、補助容量線ＡＹ、画素用薄膜トランジスタＷのゲート電極ＷＧ及び駆動回路領域ＤＣＴ内の各種配線を得るためにフォトエッチング法により所定の形状にパターニングされる。
【００４０】
その後、不純物の注入がゲート電極ＷＧをマスクとして用いたイオン注入またはイオンドーピング法により行われる。この不純物注入では、ＰＨ３／Ｈ２の雰囲気が用いられ、リンが例えば加速電圧８０ｋｅＶ、ドーズ量５×１０１５ａｔｏｍｓ／ｃｍ２で高濃度注入される。これにより、画素用薄膜トランジスタＷのドレイン領域ＤＲ及びソース領域ＳＲが形成される。その後、注入不純物は基板のアニールにより活性化される。
【００４１】
さらに、Ｓｉ０２などの無機絶縁膜すなわち層間絶縁膜７５が例えばＰＥＣＶＤ法を用いて基板露出面を全体に覆うように５００ｎｍ程度の厚さで被着される。この層間絶縁膜７５は、画素用薄膜トランジスタＷのドレイン領域ＤＲ及びソース領域ＳＲを露出するコンタクトホール７６，７７を形成するためにフォトエッチング法により選択的に除去される。
【００４２】
続いて、Ｔａ，Ｃｒ，Ａｌ，Ｍｏ，Ｗ，Ｃｕなどの単体又はその積層膜あるいは合金膜が５００ｎｍ程度の厚さで被着され、さらに信号線Ｘ、画素用薄膜トランジスタＷのドレイン領域ＤＲと信号線Ｘとを接続するドレイン電極ＷＤ、及びソース領域ＳＲと上部ソース電極ＷＳＵとを接続するソース電極ＷＳ、及び駆動回路領域ＤＣＴ内の各種配線を行うためにフォトエッチング法により所定の形状にパターニングされる。このとき、上部ソース電極ＷＳＵは、層間絶縁膜７５を介して補助容量線ＡＹの上に形成される。
【００４３】
続いて、絶縁性カラーフィルタ８１が形成される。ここでは、まず、緑色の有機絶縁膜が基板露出面を全体的に覆うように３μｍ程度の厚さで塗布され、その後、表示領域ＤＳＰにおいて島状の着色層８１ｂを残すようにパターニングされる。なお、この緑色着色層８１ｂのパターニングでは、同時に、上部ソース電極ＷＳＵを露出するコンタクトホール８２の側面の一部も形成される。
【００４４】
これに続き、青色の有機絶縁膜が基板露出面を全体的に覆うように３μｍ程度の厚さで塗布され、その後、表示領域ＤＳＰにおいて島状の着色層８１ｃを残すようにパターニングされる。これに続いて、赤色の有機絶縁膜が基板露出面を全体的に覆うように３μｍ程度の厚さで塗布され、その後、表示領域ＤＳＰにおいて島状の着色層８１ａを残すようにパターニングされる。なお、これらの青色着色層８１ｃ及び赤色着色層８１ａのパターニングでも同様に、上部ソース電極ＷＳＵを露出するコンタクトホール８２の側面の一部が形成される。
【００４５】
このようにして、緑色着色層８１ｂ、青色着色層８１ｃ、赤色着色層８１ａが順次形成されるとともに、上部ソース電極ＷＳＵに至るコンタクトホール８２が形成される。つまり、コンタクトホール８２は、遮光性を有する金属材料によって形成された補助容量線ＡＹ上に配置される。このため、各画素の開口率がコンタクトホール８２を形成したことによって低下することはない。
【００４６】
続いて、透光性金属材料として例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｔａｎ Ｏｘｉｄｅ）がスパッタ法により１００ｎｍ程度の厚さで堆積され、上部ソース電極ＷＳＵにコンタクトした略矩形の島状に画素電極ＥＰを残すようにフォトエッチング法により所定の形状にパターニングされる。
【００４７】
続いて、黒色の有機絶縁膜が基板露出面を全体的に覆うように５μｍ程度の厚さで塗布され、補助容量線ＡＹに沿ってコンタクトホール８２の間隙に配設される柱状スペーサを構成する着色層８１ｄを形成するためにパターニングされる。このとき、同時に駆動回路領域ＤＣＴにおいては黒色の有機絶縁膜が表示領域ＤＳＰの外周を遮光する遮光層を形成するためにパターニングされる。
【００４８】
さらに、低温キュア型のポリイミドが配向膜８８を形成するために画素電極ＥＰのマトリクスアレイを全体的に覆って塗布されラビング処理される。
【００４９】
対向基板ＣＴの製造工程において、まず、透光性金属材料の例えばＩＴＯをスパッタ法により絶縁基板８４上に堆積させ、対向電極ＥＴを残すようにフォトエッチング法によりパターニングされる。続いて、低温キュア型のポリイミドが配向膜８９を形成するために対向電極ＥＴを全体的に覆って塗布されラビング処理される。ここで、配向膜８９の配向軸は、配向膜８８の配向軸に対して９０度ずれるように設定される。
こうして得られたアレイ基板ＡＲ及び対向基板ＣＴは、液晶層ＬＱを挟んで互いに貼り合わされる。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間隙をシール材で囲んだセルにネマティック液晶などの液晶組成物を注入し封止することにより得られる。アレイ基板ＡＲ及び対向基板ＣＴの貼合せ後、偏光板ＰＬ１及びＰＬ２がそれぞれ液晶層ＬＱとは反対側においてアレイ基板ＡＲ及び対向基板ＣＴに貼り付けられる。以上の工程により、液晶表示装置が製造される。
【００５０】
このようにして出来上がった液晶表示装置のアレイ基板ＡＲでは、コンタクトホール８２が３色の着色層８１のエッジで形成されている。このため、コンタクトホール８２をレイアウトする際に、着色層の一部で線幅が細くなるようなレイアウトを回避することができ、着色層の剥がれといった問題を抑制することができた。また、コンタクトホール８２を補助容量線ＡＹ上に配置することができるので、開口率の低下を招くこともない。さらに、開口率を優先したレイアウトとしても、コンタクトホールの形成不良を防止することができる。
【００５１】
以上説明したように、この実施の形態に係る液晶表示装置によれば、アレイ基板の表示領域は、複数の画素をデルタ配列して構成されている。各画素は、それぞれ対応する色の着色層を含んで構成されている。このような構造において、互いに異なる色の着色層の境界は、遮光性を有する信号線や補助容量線などの配線上に沿って形成される。そして、着色層の上層に配置される画素電極と着色層の下層に配置される画素用薄膜トランジスタの上部ソース電極とを接続するコンタクトホールは、複数の着色層のエッジによって取り囲まれた空間として形成される。
【００５２】
つまり、このコンタクトホールは、隣接する着色層間の境界を形成するエッジの間に隙間を形成することで形成され、遮光性を有する配線上に配置される。このようなコンタクトホールは、配線上に配置されていれば開口率を犠牲にすることはない。すなわち、コンタクトホールを配線上に配置しさえすれば、開口率を低下することなくアレイ基板上におけるレイアウトの自由度を向上することができる。
【００５３】
また、有機絶縁膜からなる着色層の下地層として無機絶縁膜を適用しても、着色層の一部に線幅の細い部分を形成するようなレイアウトを避けることで、着色層と無機絶縁膜との密着面積を拡大することができ、着色層の剥がれを防止することができる。これにより、不所望な電気的ショートの発生や表示不良の発生を防止することができ、信頼性の高い液晶表示装置を提供することができる。
【００５４】
なお、この発明は上記各実施の形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形・変更が可能である。また、各実施の形態は可能な限り適宜組み合わせて実施されてもよく、その場合組み合わせによる効果が得られる。
【００５５】
例えば、上述した実施の形態では、コンタクトホール８２を構成する側壁は、３色の着色層によって形成されたが、２色の着色層によって形成しても良いし、表示領域ＤＳＰ内に配置された第４の着色層（例えば黒色や白色、または他の色）を含めて４色の着色層によって形成しても良い。また、着色層のレイアウトは図３に示したような例に限定されるものではない。このような構成にしても、上述した実施の形態と同様の効果が得られる。
【００５６】
また、コンタクトホール８２を構成する少なくとも１つの側壁が単一の着色層によって形成されても良い。このような構成とすることで、上述したような効果に加えて、１つの側面を複数の着色層の位置合わせに伴う加工精度にかかわらず、平坦面に形成することができ、コンタクトホール８２の加工精度の低下に起因したコンタクト不良などの発生を防止することができる。
【００５７】
さらに、層間絶縁膜７５を覆う保護絶縁膜を設けても良い。この保護絶縁膜は、ＳｉＮｘなどの無機絶縁膜をＰＥＣＶＤ法により基板露出面を全体に覆うように堆積することによって形成される。この場合、保護絶縁膜７９にも上部ソース電極ＷＳＵを露出するコンタクトホールが形成され、画素電極ＥＰと上部ソース電極ＷＳＵとの接続のために利用される。このようにカラーフィルタ８１の下地として無機絶縁膜からなる保護絶縁膜を設けても、各着色層に極めて幅の狭い部分が形成されないため、着色層の剥がれを防止することができ、上述した実施の形態と同様の効果が得られることは言うまでもない。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、開口率を低下することなく、信頼性の高い液晶表示装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、この発明の一実施の形態に係る液晶表示装置の構成を概略的に示す回路図である。
【図２】図２は、図１に示した液晶表示装置においてデルタ配列されたカラー表示画素の平面構造を概略的に示す図である。
【図３】図３は、図２に示したカラー表示画素における着色層及びコンタクトホールのレイアウト例を示す図である。
【図４】図４は、図２及び図３に示した位置Ａ，Ｂを結ぶカラー表示画素の断面構造を概略的に示す図である。
【図５】図５は、従来の着色層及びコンタクトホールのレイアウト例を示す図である。
【符号の説明】
ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、Ｘ…信号線、Ｙ…走査線、ＥＰ…画素電極、ＥＴ…対向電極、ＡＹ…補助容量線、Ｗ…画素用薄膜トランジスタ、ＷＳＵ…上部ソース電極、６０，８４…透光性絶縁基板、６１…ゲート絶縁膜、７５…層間絶縁膜、８１…絶縁性カラーフィルタ、８１ａ…赤色着色層、８１ｂ…緑色着色層、８１ｃ…青色着色層、８１ｄ…黒色着色層（柱状スペーサ）、８２…コンタクトホール、ＤＳＰ…表示領域、ＤＣＴ…駆動回路領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a liquid crystal display device, and more particularly, to an active matrix type liquid crystal display device having a delta array of pixels having a color filter on an array substrate side.
[0002]
[Prior art]
2. Description of the Related Art In recent years, an active matrix type liquid crystal display device that obtains high performance and high definition while having high density and large capacity has been put to practical use. In an active matrix type liquid crystal display device, a plurality of switching elements are respectively arranged near intersections of a plurality of scanning lines and a plurality of signal lines in order to set the potential of a corresponding pixel electrode. When a thin film transistor is used as a switching element, a high-contrast image can be obtained with sufficiently reduced crosstalk between adjacent pixels.
[0003]
Incidentally, the liquid crystal display device for color display further has a color filter composed of colored layers of three primary colors. These colored layers are arranged opposite to the pixel electrodes so as to limit the transmitted light transmitted through the plurality of pixel electrodes to red, green, and blue components, respectively. Conventionally, the color filter has been formed on the counter substrate side, but recently, attempts have been made to form this color filter on the array substrate side in order to increase the aperture ratio.
[0004]
In this case, each coloring layer is formed of an organic insulating film formed to cover the corresponding thin film transistor, and the corresponding pixel electrode is connected to the source electrode of the corresponding thin film transistor via a contact hole formed in the organic insulating film. . That is, each colored layer can correspond to a pixel electrode without depending on a positional shift between the array substrate and the counter substrate (for example, see Patent Document 1).
[0005]
[Patent Document 1]
JP 2001-337216 A
[0006]
[Problems to be solved by the invention]
A liquid crystal display device in which the pixels constituting the display area are arranged in a delta along with the corresponding colored layers can achieve a higher spatial resolution and a smoother image display than those in which each colored layer is formed in a stripe shape.
[0007]
However, in a liquid crystal display device of a type in which color filters are formed on the array substrate side and pixels are arranged in a delta arrangement, a layout for ensuring a sufficient aperture ratio of each pixel requires a color filter as shown in FIG. The interval XP between the edge of the layer and the edge of the contact hole is extremely small, about several μm, and there is a possibility that contact hole formation defects such as peeling of a part of the coloring layer at this portion may occur. This is because the adhesion of the colored layer to the base is poor because the base of the colored layer is an inorganic insulating film while the base of the colored layer is an organic insulating film.
[0008]
Such a contact hole formation failure may cause an undesired electrical short or a display failure due to the peeling of the colored layer, resulting in a decrease in reliability.
[0009]
As a countermeasure for this, there is a method of increasing the distance between the edge of the colored layer and the edge of the contact hole. That is, a layout in which the contact holes are brought closer to the inside of the pixel than in the example shown in FIG. 5 can be considered. However, in this case, in order to shield the periphery of the contact hole from light, it is necessary to increase the width of the auxiliary capacitance line disposed below the contact hole, which causes a problem that the aperture ratio of the pixel is reduced. In addition, the wiring length of the electrode routed from the contact hole to the corresponding thin film transistor becomes longer, which also causes a problem of lowering the aperture ratio.
[0010]
The present invention has been made in view of the above-described problems, and has as its object to provide a highly reliable liquid crystal display device without lowering the aperture ratio.
[0011]
[Means for Solving the Problems]
A liquid crystal display device according to an embodiment of the present invention includes:
It is configured to hold a liquid crystal layer between the array substrate and the counter substrate,
The array substrate includes a plurality of pixels arranged in a delta in a display area for displaying an image, further includes a plurality of scanning lines, a plurality of signal lines intersecting the scanning lines, and intersection positions of the scanning lines and the signal lines. A plurality of thin film transistors arranged in a vicinity corresponding to each pixel, a color filter formed over the plurality of thin film transistors, and electrically connected to each thin film transistor via a contact hole formed on the color filter; Comprising a plurality of pixel electrodes,
The color filter includes a plurality of coloring layers that are colored in different colors from each other and are assigned to adjacent pixel electrodes, respectively.
The sidewall forming the contact hole is formed by a plurality of colored layers.
[0012]
According to this liquid crystal display device, a color filter is provided on the array substrate side and pixels are arranged in a delta arrangement, and a contact hole for electrically connecting a thin film transistor and a pixel electrode is formed by a plurality of coloring layers. Defined by the side walls.
[0013]
With such a configuration, the gap between each colored layer of the color filter can be used as a contact hole, and it is not necessary to form a contact hole individually in each colored layer. For this reason, an extremely thin portion is not formed in a part of the coloring layer, and peeling of the coloring layer can be prevented. As a result, it is possible to prevent a contact hole from being formed poorly, and it is possible to prevent an undesired electrical short circuit and a display defect from occurring. Therefore, a highly reliable liquid crystal display device can be provided, and the manufacturing yield can be improved.
[0014]
According to the liquid crystal display device, the arrangement of the contact holes can be determined without restricting the layout on the array substrate. Therefore, even in a layout giving priority to the aperture ratio, it is possible to prevent contact hole formation defects. For this reason, a highly reliable liquid crystal display device can be provided without lowering the aperture ratio, and the degree of freedom in layout on the array substrate can be improved.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a liquid crystal display device according to an embodiment of the present invention will be described with reference to the drawings.
[0016]
As shown in FIGS. 1 to 4, the liquid crystal display device includes an array substrate AR, a counter substrate CT, and a liquid crystal layer LQ held between the array substrate AR and the counter substrate CT. . In such a liquid crystal display device, in a display area DSP for displaying an image, the array substrate AR includes a plurality of pixels (display pixels) PX arranged in a delta arrangement. These pixels PX form, for example, a linear pixel column along the row direction of the array substrate AR, and form a zigzag pixel column shifted by に pitch along the column direction. That is, the pixel columns in adjacent rows are arranged with a shift of １ ／ pitch. Here, the plurality of pixels PX are composed of three types of red pixels PXR, green pixels PXG, and blue pixels PXB.
[0017]
In the display region DSP, the array substrate AR includes a plurality of pixel electrodes EP corresponding to the respective pixels PX, and the counter substrate CT faces all of the delta-arranged pixel electrodes EP. A single counter electrode ET is provided. The array substrate AR and the counter substrate CT respectively include polarizing plates PL1 and PL2 attached on the opposite sides to the liquid crystal layer LQ.
[0018]
That is, the array substrate AR is formed using a light-transmitting insulating substrate 60 such as a high-strain-point glass plate or a quartz plate. The array substrate AR includes, in the display area DSP, n scanning lines Y (Y1 to Yn), m signal lines X (X1 to Xm), and m × n in addition to the m × n pixel electrodes EP. Pixel thin film transistors W, n auxiliary capacitance lines AY, and the like.
[0019]
The scanning lines Y are formed linearly along the rows of the pixel electrodes EP. The signal lines X are formed in a zigzag along the columns of the pixel electrodes EP. The pixel thin film transistor W is disposed as a switching element near the intersection of the corresponding scanning line Y and the corresponding signal line X. The storage capacitor lines AY are capacitively coupled to the pixel electrodes EP of the corresponding rows so as to form the storage capacitors CS, and are formed substantially parallel to the scanning lines Y. Each of these auxiliary capacitance lines AY is electrically connected to the counter electrode ET of the counter substrate CT.
[0020]
The array substrate AR further includes a scanning line driver YD connected to n scanning lines Y and a signal line driver connected to m signal lines X in a peripheral region around the display region DSP, that is, the driving circuit region DCT. XD and a controller CNT for controlling the scanning line driver YD and the signal line driver XD.
[0021]
The scanning line driver YD sequentially supplies a scanning signal (drive signal) to these n scanning lines Y. The signal line driver XD supplies a video signal (drive signal) to the m signal lines X each time the thin film transistor W in each row is turned on by a scanning signal. Accordingly, the pixel electrodes EP of each row are set to pixel potentials corresponding to the video signals supplied via the corresponding thin film transistors W.
[0022]
The scanning line driver YD and the signal line driver XD are formed in the same process as the pixel thin film transistor W. Each of the scanning line driver YD and the signal line driver XD includes a plurality of circuit thin film transistors, that is, a P-channel thin film transistor and an N-channel thin film transistor. This N-channel thin film transistor has the same structure as the pixel thin film transistor W except for the wiring destination.
[0023]
In the array substrate AR, each pixel thin film transistor W is an N-channel thin film transistor, and has one gate electrode WG connected to one scanning line Y, one source electrode WS connected to one pixel electrode EP, and one Has a drain electrode WD connected to the signal line X. The gate electrode WG is an electrode integrally formed so as to extend from the scanning line Y.
[0024]
The thin film transistor W further has a polysilicon semiconductor layer SC formed on the light-transmitting insulating substrate 60, and a gate insulating film 61 covering the semiconductor layer SC. The scanning line Y, the gate electrode WG, and the auxiliary capacitance line AY are formed on the gate insulating film 61 and covered with the interlayer insulating film 75.
[0025]
The source electrode WS and the drain electrode WD are electrodes that are in contact with the source region SR and the drain region DR formed in the semiconductor layer SC on both sides of the gate electrode WG. The drain electrode WD is connected to a part of the signal line X. The source electrode WS is connected to the pixel electrode EP via an upper source electrode (auxiliary capacitance electrode) WSU.
[0026]
The signal line X and the upper source electrode WSU are formed on the interlayer insulating film 75. The upper source electrode WSU extends from the thin film transistor W on the interlayer insulating film 75 so as to overlap with the auxiliary capacitance line AY. That is, the upper source electrode WSU is opposed to the auxiliary capacitance line AY with the interlayer insulating film 75 interposed therebetween. With such a structure, the storage capacitor CS is formed.
[0027]
The signal line X and the upper source electrode WSU are covered with an insulating color filter 81. The pixel electrode EP is formed on a color filter 81 that filters light transmitted through the pixel electrode EP, and is connected to the upper source electrode WSU above the auxiliary capacitance line AY.
[0028]
The insulating color filter 81 is configured to include coloring layers 81a, 81b, and 81c that are colored in three different primary colors, for example, red, green, and blue. The red coloring layer 81a, the green coloring layer 81b, and the blue coloring layer 81c are arranged, for example, as shown in FIGS. 2 and 3, and each pixel electrode EP of the red pixel PXR, the green pixel PXG, and the blue pixel PXB. Assigned to
[0029]
That is, the red coloring layer 81a, the green coloring layer 81b, and the blue coloring layer 81c are arranged in an island shape in the corresponding pixel PX. Each pixel PX is defined in a substantially rectangular area surrounded by a pair of adjacent signal lines X and a pair of adjacent storage capacitor lines AY. Corresponding to these substantially rectangular pixels PX, each pixel electrode EP is formed in a substantially rectangular island shape such that its edge overlaps the signal line X and the auxiliary capacitance line AY.
[0030]
As shown in FIG. 2, the red coloring layer 81a, the green coloring layer 81b, and the blue coloring layer 81c are formed so that their edges overlap the signal line X and the auxiliary capacitance line AY, and surround the contact hole. The contact hole 82 is arranged on the auxiliary capacitance line AY. The contact hole 82 penetrates the color filter 81 and reaches the upper source electrode WSU of the thin film transistor W, as shown in FIG. Each of the pixel electrodes EP for red, green, and blue contacts the upper source electrode WSU via the corresponding contact hole 82. Thereby, the pixel electrode EP is electrically connected to the thin film transistor W.
[0031]
The side wall forming each contact hole 82 is formed by a plurality of coloring layers 81a, 81b, 81c. For example, the contact hole 82X shown in FIGS. 3 and 4 is formed in a rectangular shape (for example, a rectangular shape of 17 μm × 20 μm) in plan view, and is formed in a substantially quadrangular prism shape in stereoscopic view. The contact hole 82X having such a structure is defined by four substantially flat side walls. The two side walls are formed by the blue coloring layer 81c, the one side wall is formed by the red coloring layer 81a, and the remaining one side wall is formed by the red coloring layer 81a and the green coloring layer 81b.
[0032]
That is, gaps between a plurality of coloring layers adjacent to each other are used as contact holes. For this reason, it is not necessary to form a contact hole individually in each colored layer. Therefore, in the layout example of the color filter 81 as shown in FIG. 3, even the narrowest portion is about the length of the short side forming the rectangular contact hole 82 (a circular shape in a plan view, a three-dimensional shape). In the case where the columnar contact hole 82 is formed as shown in FIG.
[0033]
In the above-described embodiment, the length of the short side is 17 μm, and the width of the narrowest portion of each colored layer is about 17 μm. This is sufficiently wider than the conventional width of about several μm as shown in FIG. Further, even if the interlayer insulating film 75 is formed of an inorganic insulating film as a base of the color filter 81 made of an organic resin film, the adhesion area between each colored layer and the interlayer insulating film 75 increases.
[0034]
Therefore, peeling of the coloring layer around the contact hole 82 can be prevented, and defective contact hole formation can be suppressed. As a result, it is possible to prevent the occurrence of undesired electrical shorts and the occurrence of display defects, and to provide a highly reliable liquid crystal display device and to improve the production yield.
[0035]
All the pixel electrodes EP are entirely covered by the alignment film 88. The array substrate AR has a plurality of black coloring layers 81d formed on the green coloring layer 81b and the like in the gaps between the plurality of contact holes 82 as columnar spacers.
[0036]
On the other hand, the counter substrate CT is formed using a translucent insulating substrate 84 such as a glass plate or a quartz plate having a high strain point. The counter substrate CT includes a counter electrode ET in the display area DSP. The counter electrode ET is formed so as to face the matrix array of the pixel electrodes EP, and is entirely covered with the alignment film 89. When such a counter substrate CT and the array substrate AR as described above are arranged with their alignment films 89 and 88 facing each other, the columnar spacer 81d forms a predetermined gap between them.
[0037]
The liquid crystal layer LQ is composed of a liquid crystal composition sealed in a gap formed between the alignment film 88 of the array substrate AR and the alignment film 89 of the counter substrate CT.
[0038]
Here, a method for manufacturing the above-described liquid crystal display device will be described.
First, in a manufacturing process of the array substrate AR, an amorphous silicon (a-Si) semiconductor film is deposited on the translucent insulating substrate 60 to a thickness of about 50 nm by a CVD method or the like. After furnace annealing at 450 ° C. for one hour, the amorphous silicon (a-Si) semiconductor film is irradiated with XeCl excimer laser light. Thereby, a-Si of the semiconductor film is polycrystallized to form a polysilicon semiconductor film. Thereafter, the polysilicon semiconductor film is patterned by a photoetching method to form a semiconductor layer SC such as the pixel thin film transistor W. Subsequently, a gate insulating film 61 of SiOx is deposited on the entire surface of the insulating substrate 60 by a CVD method with a thickness of about 100 nm.
[0039]
Subsequently, a simple substance such as Ta, Cr, Al, Mo, W, and Cu, or a laminated film or an alloy film thereof is entirely deposited on the gate insulating film 61 to a thickness of about 400 nm. In order to obtain the capacitance line AY, the gate electrode WG of the pixel thin film transistor W, and various wirings in the drive circuit region DCT, the wiring is patterned into a predetermined shape by a photoetching method.
[0040]
Thereafter, impurity implantation is performed by ion implantation or ion doping using the gate electrode WG as a mask. In this impurity implantation, PH 3 / H 2 Is used, for example, with phosphorus at an acceleration voltage of 80 keV and a dose of 5 × 10 5 Fifteen atoms / cm 2 Is injected at a high concentration. As a result, the drain region DR and the source region SR of the pixel thin film transistor W are formed. Thereafter, the implanted impurities are activated by annealing the substrate.
[0041]
Furthermore, Si0 2 An inorganic insulating film such as an interlayer insulating film 75 is deposited to a thickness of about 500 nm so as to entirely cover the exposed surface of the substrate by using, for example, a PECVD method. The interlayer insulating film 75 is selectively removed by a photoetching method to form contact holes 76 and 77 exposing the drain region DR and the source region SR of the pixel thin film transistor W.
[0042]
Subsequently, a simple substance such as Ta, Cr, Al, Mo, W, or Cu, or a laminated film or an alloy film thereof is deposited to a thickness of about 500 nm, and further, the signal line X, the drain region DR of the pixel thin film transistor W, and the signal. The drain electrode WD connecting the line X, the source electrode WS connecting the source region SR and the upper source electrode WSU, and various wirings in the drive circuit region DCT are patterned into a predetermined shape by a photoetching method. You. At this time, the upper source electrode WSU is formed on the auxiliary capacitance line AY via the interlayer insulating film 75.
[0043]
Subsequently, an insulating color filter 81 is formed. Here, first, a green organic insulating film is applied with a thickness of about 3 μm so as to entirely cover the exposed surface of the substrate, and then patterned so as to leave the island-shaped colored layer 81b in the display region DSP. In the patterning of the green coloring layer 81b, a part of the side surface of the contact hole 82 exposing the upper source electrode WSU is formed at the same time.
[0044]
Subsequently, a blue organic insulating film is applied to a thickness of about 3 μm so as to entirely cover the exposed surface of the substrate, and then patterned so as to leave the island-shaped colored layer 81c in the display region DSP. Subsequently, a red organic insulating film is applied with a thickness of about 3 μm so as to entirely cover the exposed surface of the substrate, and then patterned so as to leave the island-shaped colored layer 81a in the display region DSP. Note that a part of the side surface of the contact hole 82 exposing the upper source electrode WSU is similarly formed by patterning the blue coloring layer 81c and the red coloring layer 81a.
[0045]
Thus, the green coloring layer 81b, the blue coloring layer 81c, and the red coloring layer 81a are sequentially formed, and the contact hole 82 reaching the upper source electrode WSU is formed. That is, the contact hole 82 is arranged on the auxiliary capacitance line AY formed of a metal material having a light shielding property. Therefore, the aperture ratio of each pixel does not decrease due to the formation of the contact hole 82.
[0046]
Subsequently, for example, ITO (Indium Titan Oxide) is deposited as a translucent metal material to a thickness of about 100 nm by a sputtering method, and a photo is formed so as to leave the pixel electrode EP in a substantially rectangular island shape in contact with the upper source electrode WSU. It is patterned into a predetermined shape by an etching method.
[0047]
Subsequently, a black organic insulating film is applied with a thickness of about 5 μm so as to entirely cover the exposed surface of the substrate, and constitutes a columnar spacer provided in the gap between the contact holes 82 along the auxiliary capacitance line AY. It is patterned to form a colored layer 81d. At this time, in the drive circuit area DCT, a black organic insulating film is simultaneously patterned to form a light shielding layer that shields the outer periphery of the display area DSP.
[0048]
Further, a low-temperature curing type polyimide is applied to entirely cover the matrix array of the pixel electrodes EP to form the alignment film 88, and is subjected to a rubbing process.
[0049]
In the manufacturing process of the counter substrate CT, first, a transparent metal material, for example, ITO is deposited on the insulating substrate 84 by a sputtering method, and is patterned by photoetching so as to leave the counter electrode ET. Subsequently, a low-temperature cure type polyimide is applied so as to entirely cover the counter electrode ET to form the alignment film 89, and is subjected to a rubbing process. Here, the alignment axis of the alignment film 89 is set to be shifted by 90 degrees from the alignment axis of the alignment film 88.
The array substrate AR and the counter substrate CT thus obtained are bonded to each other with the liquid crystal layer LQ interposed therebetween. The liquid crystal layer LQ is obtained by injecting and sealing a liquid crystal composition such as a nematic liquid crystal into a cell in which a gap between the array substrate AR and the counter substrate CT is surrounded by a sealing material. After the bonding of the array substrate AR and the counter substrate CT, the polarizers PL1 and PL2 are bonded to the array substrate AR and the counter substrate CT on the side opposite to the liquid crystal layer LQ, respectively. Through the above steps, a liquid crystal display device is manufactured.
[0050]
In the array substrate AR of the liquid crystal display device thus completed, the contact holes 82 are formed at the edges of the colored layers 81 of three colors. For this reason, when laying out the contact hole 82, it was possible to avoid a layout in which the line width was reduced in part of the coloring layer, and it was possible to suppress the problem of peeling of the coloring layer. Further, since the contact holes 82 can be arranged on the auxiliary capacitance lines AY, the aperture ratio does not decrease. Furthermore, even when the layout is given priority to the aperture ratio, it is possible to prevent the formation failure of the contact hole.
[0051]
As described above, according to the liquid crystal display device of this embodiment, the display area of the array substrate is configured by delta-arranging a plurality of pixels. Each pixel is configured to include a corresponding colored layer. In such a structure, boundaries between colored layers of different colors are formed along wirings such as a signal line and an auxiliary capacitance line having a light shielding property. The contact hole connecting the pixel electrode disposed above the coloring layer and the upper source electrode of the pixel thin film transistor disposed below the coloring layer is formed as a space surrounded by the edges of the coloring layers. You.
[0052]
That is, the contact hole is formed by forming a gap between edges forming a boundary between adjacent colored layers, and is arranged on a light-shielding wiring. Such a contact hole does not sacrifice the aperture ratio if it is arranged on the wiring. That is, as long as the contact holes are arranged on the wiring, the degree of freedom in layout on the array substrate can be improved without lowering the aperture ratio.
[0053]
In addition, even if an inorganic insulating film is applied as a base layer of a colored layer made of an organic insulating film, the colored layer and the inorganic insulating film are avoided by avoiding a layout in which a part having a small line width is formed in a part of the colored layer. Can be increased, and peeling of the colored layer can be prevented. As a result, it is possible to prevent the occurrence of undesired electrical shorts and the occurrence of display defects, and to provide a highly reliable liquid crystal display device.
[0054]
The present invention is not limited to the above embodiments, and various modifications and changes can be made at the stage of implementation without departing from the scope of the invention. In addition, the embodiments may be implemented in appropriate combinations as much as possible, and in that case, the effect of the combination is obtained.
[0055]
For example, in the above-described embodiment, the side wall forming the contact hole 82 is formed by a three-colored layer, but may be formed by a two-colored layer, or disposed in the display area DSP. It may be formed of four colored layers including the fourth colored layer (for example, black, white, or another color). Further, the layout of the coloring layers is not limited to the example shown in FIG. Even with such a configuration, effects similar to those of the above-described embodiment can be obtained.
[0056]
Further, at least one side wall of the contact hole 82 may be formed by a single colored layer. With such a configuration, in addition to the effects described above, one side surface can be formed as a flat surface regardless of the processing accuracy associated with the alignment of the plurality of coloring layers. It is possible to prevent the occurrence of a contact failure or the like due to a decrease in processing accuracy.
[0057]
Further, a protective insulating film which covers the interlayer insulating film 75 may be provided. This protective insulating film is formed by depositing an inorganic insulating film such as SiNx by PECVD so as to entirely cover the exposed surface of the substrate. In this case, a contact hole exposing the upper source electrode WSU is also formed in the protective insulating film 79, and is used for connection between the pixel electrode EP and the upper source electrode WSU. Even if a protective insulating film made of an inorganic insulating film is provided as a base of the color filter 81 in this manner, since a very narrow portion is not formed in each colored layer, peeling of the colored layer can be prevented. Needless to say, the same effect as in the embodiment is obtained.
[0058]
【The invention's effect】
As described above, according to the present invention, a highly reliable liquid crystal display device can be provided without reducing the aperture ratio.
[Brief description of the drawings]
FIG. 1 is a circuit diagram schematically showing a configuration of a liquid crystal display device according to an embodiment of the present invention.
FIG. 2 is a diagram schematically showing a planar structure of color display pixels arranged in a delta in the liquid crystal display device shown in FIG.
FIG. 3 is a diagram showing a layout example of a coloring layer and a contact hole in the color display pixel shown in FIG. 2;
FIG. 4 is a diagram schematically showing a cross-sectional structure of a color display pixel connecting positions A and B shown in FIGS. 2 and 3;
FIG. 5 is a diagram showing a layout example of a conventional colored layer and contact holes.
[Explanation of symbols]
AR: array substrate, CT: counter substrate, LQ: liquid crystal layer, X: signal line, Y: scanning line, EP: pixel electrode, ET: counter electrode, AY: auxiliary capacitance line, W: thin film transistor for pixel, WSU: top Source electrodes, 60, 84: translucent insulating substrate, 61: gate insulating film, 75: interlayer insulating film, 81: insulating color filter, 81a: red coloring layer, 81b: green coloring layer, 81c: blue coloring layer, 81d: black colored layer (columnar spacer), 82: contact hole, DSP: display area, DCT: drive circuit area
