JP4600835B2 - Semiconductor integrated circuit - Google Patents
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Description
本発明は、MOSトランジスタのサブスレッショルド特性によるリーク電流を低減する回路構成の改良に関し、素子が微細化され、また、動作電圧が定電圧化された半導体集積回路に関し、例えば記憶容量が256M〜1Gビット以上の大容量DRAM(Dynamic Random Access Memory)等に適用して有効な技術に関するものである。 The present invention relates to an improvement in a circuit configuration for reducing leakage current due to sub-threshold characteristics of a MOS transistor, and relates to a semiconductor integrated circuit in which an element is miniaturized and an operation voltage is made constant. For example, a storage capacity is 256 M to 1 G. The present invention relates to a technology that is effective when applied to a large-capacity DRAM (Dynamic Random Access Memory) of bit or more.
高集積化の著しい半導体集積回路、例えばDRAMは、素子の微細化によりその動作電圧は2〜2.5Vのように低電圧化され、また、高速化のためにはMOSトランジスタのしきい電圧を0.15〜0.2V(従来は0.4V程度)に下げることが行われる。そうすると、MOSトランジスタのサブスレッショルド特性によるリーク電流(サブスレッショルド電流)が問題になる。サブスレッショルド電流とはゲート電圧が閾値電圧以下でしかも表面が弱反転状態のときに流れようとするリーク電流である。 A semiconductor integrated circuit, for example, a DRAM that has been highly integrated, has a low operating voltage of 2 to 2.5 V due to miniaturization of elements, and the threshold voltage of a MOS transistor is required for high speed operation. The voltage is lowered to 0.15 to 0.2 V (conventionally about 0.4 V). Then, a leakage current (subthreshold current) due to the subthreshold characteristic of the MOS transistor becomes a problem. The subthreshold current is a leak current that tends to flow when the gate voltage is equal to or lower than the threshold voltage and the surface is in a weakly inverted state.
本発明者は、このサブスレッショルド電流を低減する回路(Subthreshold Current Reduction Circuit、以下SCRCと略す)をDRAMに適用することについて検討した。 The present inventor examined the application of a circuit for reducing the subthreshold current (Subthreshold Current Reduction Circuit, hereinafter abbreviated as SCRC) to a DRAM.
本発明者が先に検討したSCRCの一例を示す図16において、CMOSインバータによって代表される論理回路L1〜L4がサブスレッショルド電流を低減する対象とされる。サブスレッショルド電流の低減が必要な期間は例えばスタンバイ状態であり、スタンバイ状態において論理回路L1への入力信号INはローレベル(“L”)とされる。これによって、スタンバイ状態でオフ状態に制御されるべきMOSトランジスタQn1,Qp2,Qn3,Qp4にサブスレッショルド電流が発生するのを抑制するため、電源電圧VDDが供給される主電源配線ML1と接地電圧VSSが供給される主電源配線ML2に対して副電源配線SL1,SL2が設けられ、主電源配線ML1と副源配線SL1の間にスイッチSDが設けられ、主電源配線ML2と副電源配線SL2との間にスイッチSSが設けられる。スイッチSD,SSはスタンバイ状態でオフ状態に制御される。スイッチSD,SSがオフ状態になると、副電源配線SL1の電位は主電源配線ML1の電源電圧VDDよりも低下し、副電源配線SL2の電位は主電源配線ML2の接地電圧VSSよりも上昇する。これにより、各論理回路L1〜L4におけるオフ状態のMOSトランジスタQn1,Qp2,Qn3,Qp4のゲート・ソース間にそれぞれ逆バイアス電圧がかかり、サブスレッショルド電流が減少する。 In FIG. 16 showing an example of the SCRC examined previously by the present inventor, logic circuits L1 to L4 typified by a CMOS inverter are targeted for reducing the subthreshold current. The period in which the subthreshold current needs to be reduced is, for example, a standby state, and the input signal IN to the logic circuit L1 is set to a low level (“L”) in the standby state. Accordingly, in order to suppress the generation of subthreshold currents in the MOS transistors Qn1, Qp2, Qn3, Qp4 to be controlled to be turned off in the standby state, the main power supply wiring ML1 supplied with the power supply voltage VDD and the ground voltage VSS are suppressed. Are supplied to the main power supply line ML2 to which the main power supply line ML2 is supplied, a switch SD is provided between the main power supply line ML1 and the sub-source line SL1, and the main power supply line ML2 and the sub power supply line SL2 are connected to each other. A switch SS is provided between them. The switches SD and SS are controlled to be turned off in the standby state. When the switches SD and SS are turned off, the potential of the sub power supply line SL1 falls below the power supply voltage VDD of the main power supply line ML1, and the potential of the sub power supply line SL2 rises above the ground voltage VSS of the main power supply line ML2. Thereby, a reverse bias voltage is applied between the gates and sources of the off-state MOS transistors Qn1, Qp2, Qn3, and Qp4 in each of the logic circuits L1 to L4, and the subthreshold current is reduced.
尚、SCRCについて記載された文献の例として、例えば特開平5−210976号公報及び特開平5−347550号公報がある。
本発明者は上記SCRCについて検討したところ、以下の問題点を見出した。SCRCの第1の問題点は、電源配線、特に副電源配線の配線抵抗による電圧降下である。SCRCでは電源配線の本数が4本と倍増するので、レイアウト的に1本当たりの配線幅を細くせざるを得ず、配線抵抗が増大する。配線抵抗によって電源電圧VDD側の副電源配線SL1の電位が低下し、接地電圧VSS側の副電源配線SL2の電位が上昇すると、動作可能状態において論理回路の動作速度が低下する。 The inventor examined the SCRC and found the following problems. The first problem of SCRC is a voltage drop due to the wiring resistance of the power supply wiring, particularly the sub power supply wiring. In SCRC, since the number of power supply wirings is doubled to 4, the wiring width per wiring must be narrowed in terms of layout, and the wiring resistance increases. When the potential of the sub power supply line SL1 on the power supply voltage VDD side decreases due to the wiring resistance and the potential of the sub power supply line SL2 on the ground voltage VSS side increases, the operation speed of the logic circuit decreases in the operable state.
第2の問題点はスイッチSS,SDの占有面積である。MOS半導体集積回路において、スイッチSS,SDは実際にはMOSトランジスタによって実現される。論理ゲートの動作速度の低下を防ぐには、スイッチMOSトランジスタがオン状態のときの抵抗をできるだけ小さくする必要がある。そのためにはMOSトランジスタのチャネル幅を大きくしなければならず、レイアウト面積が増大する。 The second problem is the area occupied by the switches SS and SD. In the MOS semiconductor integrated circuit, the switches SS and SD are actually realized by MOS transistors. In order to prevent a decrease in the operating speed of the logic gate, it is necessary to make the resistance as small as possible when the switch MOS transistor is in the ON state. For this purpose, the channel width of the MOS transistor must be increased, which increases the layout area.
本発明の目的は、サブスレッショルド電流低減のための副電源配線上での電圧降下を少なくでき、それによって論理回路の動作速度の低下を防止できる半導体集積回路を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit capable of reducing a voltage drop on a sub power supply wiring for reducing a subthreshold current, thereby preventing a decrease in operating speed of a logic circuit.
本発明の別の目的は、待機時の低消費電力と、動作時の高速化が可能な半導体集積回路を提供することにある。 Another object of the present invention is to provide a semiconductor integrated circuit capable of low power consumption during standby and high speed during operation.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。 The following is a brief description of an outline of typical inventions disclosed in the present application.
すなわち、主電源配線と副電源配線を選択的に接続するスイッチMOSトランジスタを1本の主電源配線に対して分散して複数個配置する。主電源配線、副電源配線及びスイッチのレイアウトは以下のような態様とすることができる。 In other words, a plurality of switch MOS transistors for selectively connecting the main power supply wiring and the sub power supply wiring are distributed to one main power supply wiring. The layout of the main power supply wiring, the sub power supply wiring, and the switch can be as follows.
第1に、サブスレッショルド電流の低減対象とされるMOS論理回路を含む矩形領域の一辺に沿って主電源配線を配置し、副電源配線は当該領域上を主電源配線と直交する方向に複数本配置する。副電源配線を選択的に主電源配線に導通させるスイッチMOSトランジスタは主電源配線に対して複数個分散配置する。 First, a main power supply wiring is arranged along one side of a rectangular area including a MOS logic circuit whose subthreshold current is to be reduced, and a plurality of sub power supply wirings are arranged on the area in a direction perpendicular to the main power supply wiring. Deploy. A plurality of switch MOS transistors for selectively connecting the sub power supply lines to the main power supply lines are arranged in a distributed manner with respect to the main power supply lines.
第2に、副電源配線を領域上でX方向及びY方向に交差配置し、交差点で結合して、所謂メッシュ状に構成する。このとき主電源配線は領域の一辺に沿って配置する。或いは、上記領域の隣接する2辺に沿って配置する。 Secondly, the sub power supply wirings are arranged so as to intersect in the X direction and the Y direction on the region, and are joined at the intersections to form a so-called mesh shape. At this time, the main power supply wiring is arranged along one side of the region. Alternatively, they are arranged along two adjacent sides of the region.
第3に、主電源配線と副電源配線とを接続するスイッチMOSトランジスタを、主電源配線の直下の領域に配置する。 Third, a switch MOS transistor for connecting the main power supply wiring and the sub power supply wiring is arranged in a region immediately below the main power supply wiring.
上記手段のように、主電源配線に対してスイッチMOSトランジスタを分散配置すると、スイッチMOSトランジスタを1箇所に配置する場合に比べて、副電源配線の等価配線抵抗を小さくすることができる。サブスレッショルド電流の低減対象とされるMOS論理回路から直近のスイッチMOSトランジスタまでの距離が短くなるからである。サブスレッショルド電流の低減対象とされるMOS論理回路が矩形内に分散している場合、矩形領域の短辺方向に副電源配線を敷設すれば、1本の副電源配線の長さは高々矩形領域の短辺の長さで済み、副電源配線の抵抗成分は更に小さくなる。また、副電源配線をメッシュ状に構成し、矩形領域の隣接2辺に沿った主電源配線の2方向から給電されるようにすれば、副電源配線の等価配線抵抗はさらに小さくなる。 As described above, when the switch MOS transistors are distributedly arranged with respect to the main power supply wiring, the equivalent wiring resistance of the sub power supply wiring can be reduced as compared with the case where the switch MOS transistors are arranged at one place. This is because the distance from the MOS logic circuit targeted for reduction of the subthreshold current to the nearest switch MOS transistor is shortened. When MOS logic circuits targeted for reduction of the subthreshold current are dispersed in a rectangle, if the sub power supply wiring is laid in the short side direction of the rectangular area, the length of one sub power supply wiring is at most a rectangular area. The resistance component of the sub power supply wiring is further reduced. Further, if the sub power supply wiring is configured in a mesh shape so that power is supplied from two directions of the main power supply wiring along two adjacent sides of the rectangular area, the equivalent wiring resistance of the sub power supply wiring is further reduced.
副電源配線の等価抵抗が小さくなれば、MOS論理回路の動作可能状態において副電源配線上での電圧降下が小さくなる。したがって、サブスレッショルド電流の低減を行っても、MOS論理回路の動作速度の低下を抑制することができる。また、待機時における半導体集積回路の低消費電力を促進できる。 If the equivalent resistance of the sub power supply wiring is reduced, the voltage drop on the sub power supply wiring is reduced in the operable state of the MOS logic circuit. Therefore, even if the subthreshold current is reduced, a reduction in the operating speed of the MOS logic circuit can be suppressed. In addition, low power consumption of the semiconductor integrated circuit during standby can be promoted.
上記において、主電源配線が、相対的にレベルの高い第1の電源電圧が供給される第1の主電源配線と相対的にレベルの低い第2の電源電圧が供給される第2の主電源配線とを含むとき、動作停止状態においてMOS論理回路内部でオフ状態に制御されるpチャンネル型MOSトランジスタのソースに結合された副電源配線は、スイッチMOSトランジスタを介して第1の主電源配線に接続される。また、動作停止状態においてMOS論理回路内部でオフ状態に制御されるnチャンネル型MOSトランジスタのソースに結合された副電源配線は、スイッチMOSトランジスタを介して第2の主電源配線に接続される。pチャンネル型MOSトランジスタのキャリアの伝導度はnチャンネル型MOSトランジスタの大凡1/3である。したがって、CMOS回路などにおいてpチャンネル型MOSトランジスタのチャンネル幅はnチャンネル型MOSトランジスタの3倍にされる。これによって、サブスレッショルド電流の発生率はnチャンネル型MOSに比べてpチャンネル型MOSトランジスタの方が多くなる。したがって、サブスレッショルド電流低減のための対策をnチャンネ型及びpチャンネル型双方のMOSトランジスタに対して施すことができない場合には、pチャンネル型MOSトランジスタに対して対策を施すのが得策である。 In the above, the main power supply wiring is supplied with the first main power supply wiring to which the first power supply voltage having a relatively high level is supplied and the second main power supply to which the second power supply voltage having a relatively low level is supplied. And the sub power supply line coupled to the source of the p-channel MOS transistor that is controlled to be turned off in the MOS logic circuit in the operation stop state, is connected to the first main power supply line via the switch MOS transistor. Connected. Further, the sub power supply line coupled to the source of the n-channel MOS transistor that is controlled to be turned off inside the MOS logic circuit in the operation stop state is connected to the second main power supply line via the switch MOS transistor. The carrier conductivity of the p-channel MOS transistor is about 1/3 that of the n-channel MOS transistor. Therefore, in a CMOS circuit or the like, the channel width of the p-channel MOS transistor is three times that of the n-channel MOS transistor. As a result, the occurrence rate of the subthreshold current is higher in the p-channel MOS transistor than in the n-channel MOS transistor. Therefore, when measures for reducing the subthreshold current cannot be applied to both n-channel and p-channel MOS transistors, it is advantageous to take measures against the p-channel MOS transistors.
DRAMなどのメモリでは一般にワード線選択レベルとして、電源電圧を昇圧した電圧を用いることが多い。このような昇圧電圧を動作電源とするMOS論理回路を構成するMOSトランジスタは、その他の回路部分のMOSトランジスタに比べて動作電源電圧が高いが、閾値電圧は他の回路に含まれるMOSトランジスタと同一にされることが多い。製造プロセスを簡素化するためである。そうすると、昇圧電圧を動作電源とするMOSトランジスタの閾値電圧は動作電源に対して相対的に小さくなるのと等価である。これは、サブスレッショルド電流の増加傾向を意味する。この点を考慮した本願発明による半導体集積回路は、選択端子にワード線が結合された多数のメモリセルを含みアレイ状に配置された複数個のメモリマットと、アレイ状に配置されたメモリマットの間に規則的に配置されワード線を選択的に駆動するワードドライバと、アレイ状に配置されたメモリマットの間に規則的に配置されワードドライバにワード線駆動電圧を供給する複数個のMOS論理回路と、複数個のMOS論理回路の電源端子に接続されると共にX,Y方向に配置され交差位置に結合点を有するX方向副電源配線及びY方向副電源配線と、X方向副電源配線又はY方向副電源配線の少なくとも一方の副電源配線の敷設方向に配置された主電源配線と、X方向副電源配線とY方向副電源配線との中から選ばれた全部又は一部の複数の副電源配線を個別的に主電源配線に接続する複数個のスイッチMOSトランジスタとを含み、MOS論理回路のスタンバイ状態においてスイッチMOSトランジスタがオフ状態にされ、MOS論理回路の動作可能状態においてスイッチMOSトランジスタがオン状態にされるものである。主電源配線には昇圧電圧が供給される。動作停止状態は例えばチップ非選択状態に呼応して指示される。 In a memory such as a DRAM, generally, a voltage obtained by boosting a power supply voltage is often used as a word line selection level. The MOS transistors constituting the MOS logic circuit using the boosted voltage as the operation power supply have a higher operation power supply voltage than the MOS transistors of other circuit portions, but the threshold voltage is the same as the MOS transistors included in the other circuits. Often done. This is to simplify the manufacturing process. Then, it is equivalent that the threshold voltage of the MOS transistor using the boosted voltage as the operation power supply becomes relatively small with respect to the operation power supply. This means an increasing tendency of the subthreshold current. In consideration of this point, the semiconductor integrated circuit according to the present invention includes a plurality of memory mats arranged in an array including a plurality of memory cells having word lines coupled to selection terminals, and a memory mat arranged in an array. A plurality of MOS logics regularly arranged between the word drivers for selectively driving the word lines and the word drivers arranged between the memory mats arranged in an array to supply the word line drive voltage An X-direction sub-power supply wiring and a Y-direction sub-power-supply wiring connected to power supply terminals of a circuit and a plurality of MOS logic circuits and arranged in the X and Y directions and having a coupling point at an intersection position; All or some of the main power supply wires arranged in the laying direction of at least one sub power supply wire of the Y direction sub power supply wires and all or a part of the selected power source wires are selected from the X direction sub power supply wires and the Y direction sub power supply wires. A plurality of switch MOS transistors individually connecting the sub power supply wiring to the main power supply wiring, the switch MOS transistor being turned off in the standby state of the MOS logic circuit, and the switch MOS transistor being operable in the MOS logic circuit operable state The transistor is turned on. A boosted voltage is supplied to the main power supply wiring. The operation stop state is instructed in response to, for example, a chip non-selection state.
主電源配線に昇圧電圧が供給されるとき、副電源配線にソースが結合されMOS論理回路内部のpチャンネル型MOSトランジスタのウェル領域に、昇圧電圧を供給することができる。これにより、当該pチャンネル型MOSトランジスタの閾値電圧が高くされる傾向を採り、この点においてもサブスレッショルド電流を低減する。 When the boosted voltage is supplied to the main power supply wiring, the source is coupled to the sub power supply wiring, and the boosted voltage can be supplied to the well region of the p-channel MOS transistor in the MOS logic circuit. This tends to increase the threshold voltage of the p-channel MOS transistor, and also in this respect, the subthreshold current is reduced.
ワードドライバは複数個のワードドライバ単位で共通のメインワード線から選択信号を受け、MOS論理回路は複数個のワードドライバの中から1個を選択するためのデコード信号に従ってワードドライバに副電源配線のワード線駆動レベルを供給する。メインワード線は複数個のワードドライバ毎に配置されるから、メインワード線の間隔は比較的広く、その間に副電源配線を配置する。すなわち、副電源配線をメインワード線と同一の配線層に形成する。これにより、副電源配線の増加によってもチップ面積は大きくならない。 The word driver receives a selection signal from a common main word line in a plurality of word driver units, and the MOS logic circuit sends a sub-power supply line to the word driver according to a decode signal for selecting one of the plurality of word drivers. Supply word line drive level. Since the main word line is arranged for each of the plurality of word drivers, the interval between the main word lines is relatively wide, and the sub power supply wiring is arranged therebetween. That is, the sub power supply wiring is formed in the same wiring layer as the main word line. As a result, the chip area does not increase even if the sub power supply wiring increases.
本発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by typical ones of the present invention will be briefly described as follows.
すなわち、主電源配線と副電源配線を選択的に接続するスイッチMOSトランジスタを1本の主電源配線に対して分散して複数個配置する。このように、主電源配線に対してスイッチMOSトランジスタを分散配置すると、スイッチMOSトランジスタを1箇所に配置する場合に比べて、副電源配線の等価配線抵抗を小さくすることができる。また、副電源配線をメッシュ状に構成し、矩形領域の隣接2辺に沿った主電源配線の2方向から給電されるようにすれば、副電源配線の等価配線抵抗はさらに小さくなる。副電源配線の等価抵抗が小さくなれば、MOS論理回路の動作可能状態において副電源配線上での電圧降下が小さくなる。したがって、サブスレッショルド電流の低減を行っても、MOS論理回路の動作速度の低下を抑制することができる。そして、待機時における半導体集積回路の低消費電力を促進できる。 In other words, a plurality of switch MOS transistors for selectively connecting the main power supply wiring and the sub power supply wiring are distributed to one main power supply wiring. As described above, when the switch MOS transistors are arranged in a distributed manner with respect to the main power supply wiring, the equivalent wiring resistance of the sub power supply wiring can be reduced as compared with the case where the switch MOS transistors are arranged at one place. Further, if the sub power supply wiring is configured in a mesh shape so that power is supplied from two directions of the main power supply wiring along two adjacent sides of the rectangular area, the equivalent wiring resistance of the sub power supply wiring is further reduced. If the equivalent resistance of the sub power supply wiring is reduced, the voltage drop on the sub power supply wiring is reduced in the operable state of the MOS logic circuit. Therefore, even if the subthreshold current is reduced, a reduction in the operating speed of the MOS logic circuit can be suppressed. In addition, low power consumption of the semiconductor integrated circuit during standby can be promoted.
図1には半導体集積回路におけるサブスレッショルド電流低減のためのSCRCの一例が示される。同図に示される回路は、例えば、256M〜1Gビット以上のDRAMなどのように、高集積化のために微細化された素子の耐圧の点や動作の高速化の点から、回路の動作電圧を1.5V〜2V程度に引き下げた半導体集積回路の一部である。図1において1で示される矩形領域は、サブスレッショルド電流の低減対象として着目されたMOS論理回路2が配置された領域である。この矩形領域1には実際はその他の回路素子も配置されているが、それらについては図示を省略してある。
FIG. 1 shows an example of SCRC for reducing a subthreshold current in a semiconductor integrated circuit. The circuit shown in the figure is an operating voltage of a circuit from the point of withstand voltage of an element miniaturized for high integration and high-speed operation, such as a DRAM of 256 M to 1 Gbit or more. Is a part of a semiconductor integrated circuit whose voltage is lowered to about 1.5V to 2V. A rectangular area indicated by 1 in FIG. 1 is an area in which the
ここでは、MOS論理回路2は、特に制限されないが、pチャンネル型MOSトランジスタMp1とnチャンネル型MOSトランジスタMn2とから成るCMOSインバータとされる。以下MOS論理回路2をCMOSインバータ2とも称する。このCMOSインバータ2は、半導体集積回路の待機状態若しくはスタンバイ状態において入力信号INがハイレベルに固定され、これによって当該CMOSインバータ2の出力を受ける回路の状態を固定するようになっている。CMOSインバータ2は矩形領域1にマトリクス状に配置されている。
Here, the
矩形領域1の長辺に沿ってX方向主電源配線3,4が配置されている。X方向主電源配線(第1のX方向主電源配線)3には相対的にレベルの高い2Vのような電源電圧VDDが供給され、X方向主電源配線(第2のX方向主電源配線)4には相対的にレベルの低い0Vのような接地電圧VSSが供給される。矩形領域1の上には、主電源配線3,4と交差する方向に複数本の副電源配線5,6が配置されている。一方の副電源配線(第1のY方向副電源配線)5はpチャンネル型のスイッチMOSトランジスタ7を介して主電源配線3に結合され、他方の副電源配線(第2のY方向副電源配線)6は主電源配線4に直接結合されている。スイッチMOSトランジスタ7は、制御信号φDによってオン・オフされる。
X-direction main
CMOSインバータ2は、副電源配線5,6から動作電源を得る。副電源配線5に供給される電圧を電源電圧VDDと区別するために電圧VDTと称する。半導体集積回路の動作状態においてスイッチMOSトランジスタ7はオン状態にされる。これにより、副電源配線5の電圧VDTは概ね電源電圧VDDに等しくされる。これによってCMOSインバータ2は電源電圧VDDと接地電圧VSSを動作電源として動作される。
The
半導体集積回路のスタンバイ状態においてCMOSインバータ2の入力INは概ね電源配線圧VDDに等しいハイレベルに固定される。このとき、信号φDもハイレベルにされ、スイッチMOSトランジスタ7はオフ状態にされる。そうすると、副電源配線5の電圧VDTは主電源配線3の電源電圧VDDよりも低くされる。これにより、CMOSインバータ2を構成するpチャンネル型MOSトランジスタMp1のソース電圧がゲート電圧よりも低下した逆バイアス電圧状態にされ、サブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。半導体集積回路がスタンバイ状態から動作可能状態にされると、これに同期して制御信号φDがローレベルにされる。
In the standby state of the semiconductor integrated circuit, the input IN of the
上記SCRCの構成は、主電源配線3,4に対してスイッチMOSトランジスタ7が分散配置されている。図16に示されるようにスイッチMOSトランジスタを1個所に集中配置する場合に比べて、副電源配線5,6の等価配線抵抗を小さくすることができる。CMOSインバータ2から直近のスイッチMOSトランジスタ7までの距離が短くなるからである。図1のように、矩形領域1の短辺方向に副電源配線5,6が敷設されているので、1本の副電源配線5,6の長さは高々矩形領域1の短辺の長さで済み、個々の副電源配線5,6の抵抗値は更に小さくなる。同様に、副電源配線5,6の寄生容量成分も小さくできる。
In the SCRC configuration, the
このように、副電源配線5,6の等価抵抗が小さくなれば、CMOSインバータ2の動作可能状態において、副電源配線5の上で電圧VDTが電源電圧VDDから不所望に降下したり、副電源配線6の電圧が接地電圧VSSから不所望に上昇する事態を低減できる。したがって、サブスレッショルド電流の低減を行っても、半導体集積回路の動作状態において、CMOSインバータ2の動作速度が低下するのを抑制することができる。また、副電源配線5,6の寄生容量成分(配線容量成分)が低減されているので、スイッチMOSトランジスタ7がターン・オンされたとき、副電源配線5の電圧VDTが電源電圧VDDに回復する時間を短縮できる。したがって、半導体集積回路の待機状態から動作可能状態への遷移時間の短縮にも寄与する。そして、CMOSインバータ2でサブスレッショルド電流が発生するのを防止又は低減できるから、半導体集積回路の待機時における無駄な電力消費も抑制できる。
As described above, if the equivalent resistance of the sub
図1の構成において、スイッチMOSトランジスタ7のオフ状態において主電源配線3から副電源配線5にはMOSトランジスタ7のリーク電流が供給されるので、副電源配線5のレベルが異常に低下することはない。副電源配線のレベルが低くなり過ぎると、副電源配線5の電圧VDTを電源電圧VDDに回復させる時間が長くなる。半導体集積回路の待機時における副電源配線5のレベル低下を比較的小さくするには、図2に例示されるように、高抵抗素子8をスイッチMOSトランジスタ7に並列配置することが可能である。
In the configuration of FIG. 1, since the leakage current of the
図3には接地電圧VSS側の副電源配線6と主電源配線4との間にnチャンネル型のスイッチMOSトランジスタ9を配置した時の例が示される。この例は、半導体集積回路のスタンバイ状態においてCMOSインバータ2の入力INがローレベルに固定される場合を想定している。これにより、スタンバイ状態においてスイッチMOSトランジスタ9はオフ状態にされ、副電源配線6の電圧VSTは接地電圧VSSよりもレベルが高くされる。その結果、CMOSインバータ2を構成するnチャンネル型MOSトランジスタMn2のソース電圧がゲート電圧よりも高くされた逆バイアス電圧状態にされ、当該MOSトランジスタMn2におけるサブスレッショルド電流の発生を抑止若しくはサブスレッショルド電流の発生を低減することができる。主電源配線3,4と副電源配線5,6とのレイアウトに関して得られる効果は図1の場合と同じである。
FIG. 3 shows an example in which an n-channel
図4にはスタンバイ状態におけるサブスレッショルド電流の低減対象とされるMOS論理回路が2個のCMOSインバータ2a,2bの直列回路である場合の例が示される。図4の構成は、図1と図3を組み合わせた回路構成とされる。すなわち、主電源配線3に対して副電源配線5a,5bが直交配置され、主電源配線4に対して副電源配線6a,6bが直交配置されている。電源電圧VDD側の一方の副電源配線5aはスイッチMOSトランジスタ7を介して主電源配線3に、他方の副電源配線5bは直接主電源配線3に接続される。接地電圧VSS側の一方の副電源配線6aは直接主電源配線4に、他方の副電源配線6bはスイッチMOSトランジスタ9を介して主電源配線4に接続される。前段のCMOSインバータ2aは副電源配線5a,6aの電圧VDT,VSSを動作電源として動作される。後段のCMOSインバータ2bは副電源配線5b,6bの電圧VDD,VSTを動作電源として動作される。したがって、半導体集積回路のスタンバイ状態において、CMOSインバータ2aのpチャンネル型MOSトランジスタMp1及びCMOSインバータ2bのnチャンネル型MOSトランジスタMn2のサブスレッショルド電流の発生が抑制される。
FIG. 4 shows an example in which the MOS logic circuit targeted for reduction of the subthreshold current in the standby state is a series circuit of two
図5には図4における接地電圧VSS側の副電源配線を6a,6bを1本に統合した例が示される。すなわち、図4における副電源配線6bとスイッチMOSトランジスタ9を廃止し、後段のCMOSインバータ2bのnチャンネル型MOSトランジスタMn2を副電源配線6bに結合する。この構成では後段CMOSインバータ2bのnチャンネル型MOSトランジスタMn2に対するサブスレッショルド電流の低減は施されていない。ここで、pチャンネル型MOSトランジスタのキャリアの伝導度はnチャンネル型MOSトランジスタの大凡1/3である。したがって、CMOS回路などにおいてpチャンネル型MOSトランジスタのチャンネル幅はnチャンネル型MOSトランジスタの3倍にされる。これによって、サブスレッショルド電流の発生率はnチャンネル型MOSに比べてpチャンネル型MOSトランジスタの方が多くなる。したがって、図5のように、前段CMOSインバータ2aのpチャンネル型MOSトランジスタMp1に対してだけサブスレッショルド電流低減のための対策を講ずれば、待機時における低消費電力の目的はある程度達成することができる。図5の構成は図4の構成に比べれば待機時の低消費電力化は劣るが、回路構成若しくはチップ占有面積は図4に比べて縮小されている。
FIG. 5 shows an example in which the sub power supply wirings on the ground voltage VSS side in FIG. 4 are integrated into one
図6には主電源配線を矩形領域の短辺に沿って配置した場合の例が示される。この場合には、副電源配線5,6は、矩形領域1の長辺方向に向けて配置される。図1の構成に比べて副電源配線5,6は長くなるが、主電源配線3,4は短くなる。主電源配線3,4が短くなるので、当該配線3,4が配線領域を占有する面積は図1に比べて節約できる。但し、動作可能状態における副電源配線5,6での不所望な電圧降下は図1に比べて図4の方が大きくなる。
FIG. 6 shows an example in which the main power supply wiring is arranged along the short side of the rectangular area. In this case, the sub
図7には副電源配線をメッシュ状に配置した例が示される。図7に示されるCMOSインバータ2は図1と同様に、半導体集積回路の待機状態において入力INがハイレベルに固定される。
FIG. 7 shows an example in which the sub power supply wiring is arranged in a mesh shape. In the
矩形領域1の相互に隣接する2辺に沿ってX方向主電源配線3x,4xとY方向主電源配線3y,4yが配置されている。主電源配線3x及び3yは相互結合され電源電圧VDDが供給される。また、主電源配線4x及び4yは相互結合され接地電圧VSSが供給される。
X direction main
矩形領域1には、複数本のX方向副電源配線5x,6xが一定間隔で交互にX方向に配置され、複数本のY方向副電源配線5y,6yが一定間隔で交互にY方向に配置されている。X方向副電源配線5xとY方向副電源配線5yは交差点位置で結合され、同様に、X方向副電源配線6xとY方向副電源配線6yは交差点位置で結合されている。MOS論理回路としてのCMOSインバータ2のpチャンネル型MOSトランジスタMp1及びnチャンネル型MOSトランジスタMn2はX方向副電源配線5x、6xに直接結合されている。
In the rectangular area 1, a plurality of X-direction sub
X方向副電源配線5xはY方向に配列されたpチャンネル型のスイッチMOSトランジス7yを介してY方向主電源配線3yに結合され、Y方向副電源配線5yはX方向に配列されたpチャンネル型のスイッチMOSトランジス7xを介してX方向主電源配線3xに結合される。接地電圧VSS側の主電源配線4x,4yは副電源配線6y,6xに直結されている。
The X direction sub
スイッチMOSトランジスタ7x,7yは、制御信号φDによってスイッチ制御され、半導体集積回路の待機状態においてオフ状態にされ、半導体集積回路の動作可能状態においてオン状態にされる。
The
上記構成において、副電源配線5x,5y,6x,6yのレイアウト形態は2通りある。第1は、電源電圧側の副電源配線5x及び5yに1つの配線層(例えば第3層目のメタル配線層)を用い、接地電圧側の副電源配線6x,6yに別のの配線層(例えば第2層目のメタル配線層)を用いる手法である。第2は、Y方向(縦方向)の副電源配線5y,6yに1つの配線層(例えば第3層目のメタル配線層)を用い、X方向(横方向)の副電源配線5x,6xに別の配線層(例えば第2層目のメタル配線層)を用いる方法である。後者の場合は、副電源配線5xと5yの交点、及び6xと6yの交点にスルーホールを設けて、配線同士を接続することになる。
In the above configuration, there are two layout forms of the sub
上記の例では、交差位置で相互に結合された副電源配線5x,5yには2方向からスイッチMOSトランジスタ7x,7yを介して給電されるので、図1の構成に比べて、副電源配線5x,5yの等価的な抵抗成分や容量成分を小さくできる。したがって、動作可能状態におけるCMOSインバータ2の高速動作、並びに、待機状態から動作可能状態に至るまでの時間短縮とを更に向上させることができる。その他の作用及び効果は図1の場合と同様であるからその詳細な説明は省略する。
In the above example, the sub
図8にはレイアウト上の制約によって図7の構成を簡略化した構成が示される。図7に示されるように、スイッチMOSトランジスタ7x,7yは副電源配線5x,5y毎に設けるのが理想であるが、レイアウト上の制約などによりそれができないときは、図7の構成の一部を省略することができる。例えば、図8に示されるように、主電源配線3x,4xを一方向だけに設け、スイッチMOSトランジスタ7xを副電源配線5yの1本置きに設ける。このとき、副電源配線は、図7と同様に、5x,6x,5y,6yによってメッシュ状に構成する。副電源配線5x,6x,5y,6yがメッシュ状に構成されているから、スイッチMOSトランジスタ7xの数が少なくても、CMOSインバータ2への電流供給経路が多数確保されることにより、図1の構成と比べても、副電源配線の等価的な抵抗性分や容量成分は左程大きくならない。
FIG. 8 shows a simplified configuration of FIG. 7 due to layout constraints. As shown in FIG. 7, it is ideal to provide the
図9にはスイッチMOSトランジスタ7のレイアウトの一例が示される。スイッチMOSトランジスタ7は主電源配線3の直下の領域に形成されている。スイッチMOSトランジスタ7において、Sはソース、Dはドレイン、Gはゲートである。
FIG. 9 shows an example of the layout of the
このように、スイッチMOSトランジスタ7を主電源配線3の直下に形成することにより、チップ面積を節約することができる。言い換えれば、チップ面積を増加させることなく比較的大きなサイズのスイッチMOSトランジスタ7を配置することができる。尚、主電源配線3xに対するスイッチMOSトランジスタ7xの配置、主電源配線3yに対するスイッチMOSトランジスタ7yの配置についても同様に構成することができる。
Thus, by forming the
図10には本発明を適用したDRAMの全体的なブロック図が示される。同図に示されるDRAMは、単結晶シリコンのような1個の半導体基板10に形成されている。図10に示される回路ブロックの配置は、DRAMのレイアウト例に即している。半導体基板10の中央部に周辺回路14が配置され、その上下には、多数のメモリアレイ部11、カラムデコーダ部13、ロウデコーダ部12、周辺回路部15及び周辺回路部16が配置されている。
FIG. 10 is an overall block diagram of a DRAM to which the present invention is applied. The DRAM shown in the figure is formed on one
メモリアレイ部11にはダイナミック型のメモリセルが多数マトリクス配置されている。ロウデコーダ部はロウアドレス信号をデコードして、メモリセルの選択端子に結合されたワード線を選択するための選択信号を生成する。カラムデコーダ部13は、カラムアドレス信号をデコードし、メモリセルのデータ入出力端子が結合されたビット線を選択する。周辺回路部14、15、16は、アドレス入力バッファ、データ入出力バッファ、及びタイミングコントローラ等を含み、DRAMの全体的な制御を行う。
A large number of dynamic memory cells are arranged in a matrix in the
このDRAMにおいてサブスレッショルド電流低減のためのSCRCが適用された回路はメモリアレイ部11に配置されている。この例において、SCRCを適用する回路の高電位側電源は、ワード線駆動用の昇圧電圧VPPである。昇圧電圧VPPは電源電圧VDDに相当するような外部電源を昇圧回路20で昇圧して形成する。この昇圧回路20は周辺回路部14に配置されている。昇圧電圧VPPが供給される主電源配線とSCRC用のスイッチMOSトランジスタは、図10のロウデコーダ回路部12及び周辺回路部14の中に示されたハッチングを施した領域21,22に形成されている。メモリアレー部11の上層には、副電源配線がメッシュ状に配線されている。これらの構成については後で詳細に説明する。
In this DRAM, a circuit to which SCRC for reducing the subthreshold current is applied is arranged in the
主電源配線とスイッチMOSトランジスタの配置は上記に限定されず、周辺回路15,16の中、カラムデコーダ部13の中、及び半導体基板10の周縁部に配置すれば、メッシュ状の副電源配線に4方向から給電可能に成り、副電源配線の等価配線抵抗及び等価的な容量成分を更に小さくすることができる。
The arrangement of the main power supply wiring and the switch MOS transistor is not limited to the above. If the main power supply wiring and the switch MOS transistor are arranged in the
図11にはメモリアレイ部11の一例が示される。メモリアレイ部11は、メモリマット30、センスアンプ部(SA)32、サブワードドライバ部(SWD)31及びMOS論理回路33が、アレイ状に多数規則的に配置されている。MOS論理回路33は、サブワードドライバ部31に昇圧電圧VPPを駆動電圧として供給する。
FIG. 11 shows an example of the
メモリマット30にはダイナミック型メモリセルが多数マトリクス配置されている。センスアンプ部32は、メモリセルのデータ入出力端子が結合された相補ビット線のペアに折り返しビット線形式で結合されたセンスアンプを多数含む。サブワードドライバ部31はメモリセルの選択端子が結合されたサブワード線を選択的に選択レベルに駆動するサブワードドライバを多数含んでいる。
A large number of dynamic memory cells are arranged in a matrix on the
サブワードドライバ部31及びMOS論理回路33の構成については後で詳細に説明するが、サブワードドライバ部31がサブワード線に出力する選択レベルはMOS論理回路33を介して供給され、その選択レベルは昇圧電圧VPPである。MOS論理回路33を構成するMOSトランジスタの閾値電圧はメモリアレイ部11のその他のMOSトランジスタと同じにされている。したがって、当該MOS論理回路33の高電位側動作電源(昇圧電圧VPP)はメモリアレイ部11のその他のMOSトランジスタに対してレベルが高くされる。換言すれば、MOS論理回路33を構成するMOSトランジスタの電源電圧に対する閾値電圧は、メモリアレイ部11におけるその他のMOSトランジスタに比べて相対的に小さくされる。また、メモリアレイ部11において電源に結合されたMOSトランジスタを含む回路の内、MOS論理回路33の数がその大半を占めている。
Although the configurations of the sub
上記事情を考慮して、この例では、MOS論理回路33に含まれるCMOSインバータをSCRCの対象とする。図11のDRAMのスタンバイ状態、例えばチップ非選択状態において、MOS論理回路33に含まれるCMOSインバータの入力はハイレベルに固定される(当該CMOSインバータのpチャンネル型MOSトランジスタがオフ状態にされる)。すなわち、MOS論理回路33に含まれるCMOSインバータに対するSCRC構成は高電位側電源に対して施される。図11のMOS論理回路33に含まれるCMOSインバータへの動作電源の供給には、図7の構成を適用する。図11には、MOS論理回路33に含まれるCMOSインバータへの高電位側電源の供給経路のみが代表的に示されている。
Considering the above situation, in this example, the CMOS inverter included in the
図11においてメモリアレイ部11が矩形領域とされ、43xはメモリアレイ部11のX方向に配置されたX方向主電源配線、43yはY方向に配置されたY方向主電源配線であり、それらには昇圧回路20から出力される昇圧電圧VPPが供給される。45yはメモリアレイ部11の上でY方向に配置されたY方向副電源配線、45xはメモリアレイ部11の上でX方向に配置されたX方向副電源配線である。X方向副電源配線45xとY方向副電源配線45yは交差位置で相互に結合されている。X方向副電源配線45xはスイッチMOSトランジスタ47yを介して主電源配線43yに結合され、Y方向副電源配線45yはスイッチMOSトランジスタ47xを介して主電源配線43xに結合される。スイッチMOSトランジスタ47x,47yはDRAMのlスタンバイ状態においてオフ状態にされる。VPTは副電源配線45x,45yの電圧を意味する。したがって、DRAMのスタンバイ状態において電圧VPTは昇圧電圧VPPよりも低くされる。DRAMの動作可能状態において電圧VPTは昇圧電圧VPPにされる。このメッシュ状副電源配線網を用いたSCRC構成の基本的な作用効果は図7で説明した内容と同じであるから、その詳細な説明は省略する。
In FIG. 11, the
図12にはDRAMの主副ワード線構造の回路形式が示されている。MWBはメインワード線、SWはサブワード線である。メインワード線MWBは横方向に配列された複数個のメモリマット30に共通化される。サブワード線SWはメモリマット30毎に多数配置されている。サブワード線SWの選択に用いられる信号はメインワード線MWBに伝達される選択信号とプリデコード信号FXB0〜FXB7とされる。一つのメモリマット30においてプリデコード信号はFXB0,FXB2,FXB4,FXB6の組と、FXB1,FXB3,FXB5,FXB7の組に分けて用いられ、メモリマット30の左右で夫々4個を一単位とするサブワードドライバ51に個別的に供給される。メインワード線MWBは、ここのメモリマット30において4個を一単位とするサブワードドライバ51に共通接続される。選択レベルに駆動されたメインワード線MWBは、個々のメモリマットにおいて左右で8本一組のサブワード線SWの一組を選択し、プリデコード信号FXB0〜FXB7は8本一組のサブワード線SWの中から1本のサブワード線SWを選択する信号と見なすことができる。尚、プリデコード信号FXB0〜FXB7は、周辺回路14に含まれる図示を省略するプリデコーダから出力される。プリデコーダはアドレス信号の一部をデコードしてプリデコード信号FXB0〜FXB7を生成する。尚、主副ワード線構造、すなわち、階層化ワード線方式についての詳細は、例えば、ESSCIRC Dig. Tech. Papers, Sep. 1992, pp. 131-134に記載がある。
FIG. 12 shows a circuit format of the main / sub word line structure of the DRAM. MWB is a main word line, and SW is a sub word line. The main word line MWB is shared by a plurality of
図13にはロウデコーダ部12の詳細な一例が示される。ロウデコーダ部12は、左右のメモリアレイ部11に共通利用される。マット選択回路50はアドレス信号の一部を利用して左右一対のメモリマット30を選択する。ロウデコーダ部51はアドレス信号の一部をデコードしてメインワード線MWBの選択信号を生成する。メインワードドライバ部52はメインワード線MWB毎にメインワードドライバ520を有し、個々のメインワードドライバ520にはメインワード線の選択信号が1対1対応で供給される。
FIG. 13 shows a detailed example of the
図11に示される副電源配線45yは第3層目のメタル配線層(カラムデコーダ部13の出力線と同層の配線層)を用い、X方向の副電源配線45xは第2層目のメタル配線層(メインワード線MWBと同層の配線層)を用いている。カラムデコーダ部13の出力線やメインワード線の配線ピッチは配線の最小加工寸法に比べて余裕があるのが普通である。図12に従えば、メインワード線MWBは8本のサブワード線SW毎に配置されており、サブワード線SWは例えばポリシリコン配線層等によって構成されているからである。また、カラムデコーダの出力線は単数又は複数の相補ビット線毎に配置されるからである。したがって、新たな配線層を追加したり、副電源配線専用の領域を特別に設けたりしなくても、副電源配線45x,45yを配線することができる。副電源配線45xと45yとはスルーホールによって接続されている。したがって、製造工程数やチップサイズを増加させることなく、副電源配線45x,45yをメモリアレー部11にメッシュ状に配線することができる。これにより、上述と同じく、副電源配線の電圧降下を低減し、回路動作の高速化を図ることができる。図11には図示が省略されているが、接地電圧VSS側の副電源配線についても同様である。
11 uses a third-layer metal wiring layer (wiring layer in the same layer as the output line of the column decoder section 13), and the X-direction
図14にはサブワードドライバ部31及びMOS論理回路33の周辺の回路構成が示される。MOS論理回路33は、サブワードドライバ51に動作電源を供給するCMOSインバータ50を有する。CMOSインバータ50はサブデコード信号FX0B,FX2B,…を反転して信号FX0,FX2,…を生成する。信号FX0B,FX2B,…、FX0,FX2,…のハイレベルは何れも昇圧電圧VPPであり、ローレベルは接地電圧VSSである。CMOSインバータ50はpチャンネル型MOSトランジスタMp3とnチャンネル型MOSトランジスタMn4によって構成される。
FIG. 14 shows a circuit configuration around the sub
サブワードドライバ51は、pチャンネル型MOSトランジスタMp5とnチャンネル型MOSトランジスタMn6,Mn7によってノア(NOR)ゲートとして構成されている。MOSトランジスタMn7のゲートには対応するプリデコード信号FX0B,FX2B,…が供給され、MOSトランジスタMp5,Mn6のゲートには対応されるメインワード線MWBが結合される。サブワードドライバ51は、それに対応されるメインワード線MWBがローレベルであって、それに対応される信号FX0B,FX2B,…がローレベル(FX0,FX2,…はハイレベル)であるときに限り、サブワード線SWを昇圧電圧VPPに等しい電圧VPTに駆動する。電圧VPTは、CMOSインバータ50におけるハイレベルの出力FX0,FX2,…としてサブワードドライバ51に供給される。
The
DRAMの待機状態では信号FX0B,FX2B,…はハイレベル(=VPP)にされ、FX0,FX2,…はローレベルにされる。そのため、CMOSインバータ50を構成するpチャネル型MOSトランジスタMp3にはサブスレッショルド電流が流れようとする。このとき、当該MOSトランジスタMp3のソースはサブ電源配線45xに接続され、サブ電源配線45xはスイッチMOSトランジスタ47yを介して主電源配線43yに接続されている。スタンバイ状態においても主電源配線43yには昇圧電圧VPPが供給されている。待機時にスイッチMOSトランジスタ47y,47xはオフ状態に制御される。したがって、待機時に電圧VPTは昇圧電圧VPPよりも低下するから、MOSトランジスタMp3のゲート電位がソース電位よりも高くなり、サブスレッショルド電流が抑制される。尚、図14において46x,46yで示されるものは図11では図示を省略した接地電圧VSS側の副電源配線である。
In the standby state of the DRAM, the signals FX0B, FX2B,... Are set to a high level (= VPP), and FX0, FX2,. Therefore, a subthreshold current tends to flow through the p-channel MOS transistor Mp3 constituting the
図14の構成において、pチャンネル型MOSトランジスタMp3のバックゲートすなわちn型ウェル領域には、電圧VPTではなく、昇圧電圧VPPが供給されている。これは、スタンバイ状態において電圧VPTの電位が低下したとき、当該MOSトランジスタMp3にバックゲートバイアスがかかり、MOSトランジスタMp3の閾値電圧が低くなり(絶対値的に閾値電圧が大きくなり)、サブスレッショルド電流を減少させる方向に作用するからである。昇圧電圧VPPをバックゲートバイアス電圧として供給する電源配線48x,48yはそれ専用とされる。したがって、大きな電流を供給する必要はないから、その配線抵抗は多少大きくても支障ない。そこで、電源配線48x,48yは、電圧VPTを供給する副電源配線45x,45yに比べて配線幅を細くでき、それによるチップ占有面積を節約することができる。
In the configuration of FIG. 14, not the voltage VPT but the boosted voltage VPP is supplied to the back gate of the p-channel MOS transistor Mp3, that is, the n-type well region. This is because when the potential of the voltage VPT is lowered in the standby state, the MOS transistor Mp3 is subjected to a back gate bias, the threshold voltage of the MOS transistor Mp3 is lowered (the threshold voltage is increased in absolute value), and the subthreshold current is increased. This is because it acts in the direction of decreasing the. The
図14において52はダイナミック型のメモリセルであり、その選択端子はサブワード線SWに結合され、そのデータ入出力端子は相補ビット線BL,BLBに結合されている。
In FIG. 14,
53で示されるものは、センスアンプ部32に含まれるセンスアンプであり、センスアンプ53は相補ビット線BL,BLB毎に設けられ、相補ビット線BL,BLBの間の微小電位差を増幅する。相補ビット線BL,BLBはカラム選択ゲート54を介してコモンデータ線IO,IOBに接続される。このカラム選択ゲート54は、カラムデコーダ部13のから出力されるカラム選択信号YSによってスイッチ制御される。
What is indicated by 53 is a sense amplifier included in the
図13において、SCRC用のスイッチMOSトランジスタ47yが配置された領域22を中心に、マット選択回路50、ロウデコーダ部51、メインワードドライバ部52が左右に配置されている。副電源配線45xは、メインワード線MWBと同層の配線層で形成され、メインワード線MWBの間の余剰領域に配線されている。スイッチMOSトランジスタ47yは左右のメモリアレー部11で共用されている。左右のメモリアレー部11は同時には選択されないので、スイッチMOSトランジスタ47yのチャンネル幅は片方のメモリアレー部11に電源を供給可能な大きさにすればよい。したがって、スイッチMOSトランジスタ47yを左右のメモリアレイ部11で共有する構成であっても、当該MOSトランジスタ47yのチャンネル幅を2倍にする必要はない。
In FIG. 13, a
図15にはメモリマット30の部分的な断面図が示される。図15において60はp形基板、61は素子分離用酸化膜、62はn形拡散層、63はビット線BL,BLBとして用いられている第1層目のメタル配線層である。尚、サブワード線SWは紙面の手前または奥を通過しており、この図には現われない。
FIG. 15 shows a partial cross-sectional view of the
ここではメモリセルとして積層キャパシタ形を用いている。蓄積電極64、対向電極65、及びその間の絶縁膜(図示を省略)によって、キャパシタが形成されている。66は層間絶縁膜である。67は第2層目のメタル配線層であり、副電源配線45xの配線として用いられている。図示していないが、メインワード線MWBも第2層目のメタル配線層で形成されていて、副電源配線45xと平行に配線されている。70は第3層目のメタル配線層であり、副電源配線45y及びカラムデコーダから出力されるカラム選択信号YSの配線として用いられている。69は層間絶縁膜68に形成されたスルーホールであり、副電源配線同士を接続している。接地電圧VSS側の副電源配線46x,46yについても同様である。71は表面保護膜である。
Here, a multilayer capacitor type is used as the memory cell. A capacitor is formed by the storage electrode 64, the
カラム選択信号YSの信号配線は、2対又は4対の相補ビット線に1本の割合で設けられることが多い。すなわち、第1層目のメタル配線層の4本あるいは8本に1本の割合でカラム選択信号配線が形成される。したがって、第3層目のメタル配線層が第1層目のメタル配線層に比べて最小加工寸法が大きい分を考慮しても、なお配線ピッチに余裕があるのが普通であり、カラム選択信号線YSの配線の間には、副電源配線などの他の配線を通すことが可能である。 The signal wiring for the column selection signal YS is often provided at a ratio of one to two pairs or four pairs of complementary bit lines. That is, the column selection signal wiring is formed at a rate of one in four or eight of the first metal wiring layers. Accordingly, even if the third metal wiring layer has a larger minimum processing dimension than the first metal wiring layer, it is normal that the wiring pitch still has a margin, and the column selection signal It is possible to pass other wiring such as a sub power supply wiring between the wirings of the line YS.
このように、副電源配線45x,45y,46x,46yをメインワードMWB線やカラム選択信号YSの配線と同一の配線層で形成しているため、新たな配線層を追加しなくてもメッシュ状配線が可能である。
As described above, the sub
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えばSCRCの対象とするMOS論理回路はCMOSインバータに限定されず適宜の回路に変更することができる。また、MOS論理回路はCMOS回路に限定されず、nチャンネル型MOSトランジスタを用いたプッシュプル回路などであってもよい。本発明をDRAMに適用した時、SCRCの対象はCMOSインバータ50に限定されず、メインワードドライバの電源供給用回路部分や、カラムデコーダの電源供給用回路部分などにも適用することができる。
Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof. For example, the MOS logic circuit targeted by SCRC is not limited to a CMOS inverter and can be changed to an appropriate circuit. The MOS logic circuit is not limited to a CMOS circuit, and may be a push-pull circuit using an n-channel MOS transistor. When the present invention is applied to a DRAM, the target of SCRC is not limited to the
本発明は、SRAM(Static Random Access Memory)やROM(Read Only Memory)などその他のメモリ、更には論理LSI等の種々の半導体集積回路に適用することができる。本発明は、サブスレッショルド電流の低減と動作の高速化を企図する半導体集積回路に広く適用することができる。 The present invention can be applied to other memories such as SRAM (Static Random Access Memory) and ROM (Read Only Memory), and various semiconductor integrated circuits such as a logic LSI. The present invention can be widely applied to semiconductor integrated circuits intended to reduce the subthreshold current and increase the operation speed.
1 矩形領域
2,2a,2b CMOSインバータ(MOS論理回路)
3,4 主電源配線
5,6 副電源配線
3x,4x X方向主電源配線
3y,4y Y方向主電源配線
5x,6x X方向副電源配線
5y,6y Y方向副電源配線
7 pチャンネル型のスイッチMOSトランジスタ
7x X方向スイッチMOSトランジスタ
7y Y方向スイッチMOSトランジスタ
Mp1 pチャンネル型MOSトランジスタ
Mn2 nチャンネル型MOSトランジスタ
VDD 電源電圧
VSS 接地電圧
VDT 副電源配線5の電圧
8 抵抗素子
9 nチャンネル型のスイッチMOSトランジスタ
10 半導体基板
11 メモリ部
12 ロウデコーダ部
14 周辺回路部
30 メモリマット
31 サブワードドライバ部
32 センスアンプ部
33 MOS論理回路
43x X方向主電源配線
43y Y方向主電源配線
45x X方向副電源配線
45y Y方向副電源配線
47x X方向スイッチMOSトランジスタ
47y Y方向スイッチMOSトランジスタ
VPP 昇圧電圧
VPT 副電源配線45x、45y上の電圧
SW サブワード線
MWB メインワード線
FXB0〜FXB7 プリデコード信号
FX0〜FX7 プリデコード信号FXB0〜FXB7の反転信号
50 CMOSインバータ
51 サブワードドライバ
63 第1層目のメタル配線層
67 第2層目のメタル配線層
70 第3層目のメタル配線層
1
3, 4 Main
Claims (3)
前記矩形領域の周辺の一辺に沿って配置される主電源配線と、
前記矩形領域内に前記主電源配線と直交する方向に配置され、前記負荷回路の電源端子にそれぞれ接続される複数の副電源配線と、
前記主電源配線の延在する方向に沿って配置され、前記複数の負荷回路の動作状態に対応する同一な制御信号が入力され、前記主電源配線と前記複数の副電源配線とをそれぞれ接続する複数のスイッチトランジスタと、を備え、
前記スイッチトランジスタは、前記スイッチトランジスタの非導通時に前記負荷回路に含まれるトランジスタが非動作状態時に前記トランジスタのソースとドレイン間に流しうるリーク電流値よりも小さなリーク電流を前記スイッチトランジスタのソースとドレイン間に流し、
前記複数のスイッチトランジスタは、前記主電源配線の領域に配置される、
ことを特徴とする半導体集積回路。 A plurality of load circuits each formed of a logic circuit formed in a rectangular region on a semiconductor substrate;
A main power supply line disposed along one side of the periphery of the rectangular area;
A plurality of sub power supply wirings arranged in a direction orthogonal to the main power supply wiring in the rectangular region and respectively connected to power supply terminals of the load circuit;
Arranged along the direction in which the main power supply wiring extends, the same control signal corresponding to the operating state of the plurality of load circuits is input, and the main power supply wiring and the plurality of sub power supply wirings are respectively connected. A plurality of switch transistors,
The switch transistor has a leakage current smaller than a leakage current value that can flow between the source and drain of the transistor when the transistor included in the load circuit is not operating when the switch transistor is non-conductive. to flow in between,
The plurality of switch transistors are disposed in a region of the main power supply wiring.
A semiconductor integrated circuit.
前記第1、第2及び第3の端子に接続されるトランジスタを構成するそれぞれのレイアウトパターンの長辺が、前記主電源配線の延在する方向に沿って構成される、ことを特徴とする請求項1記載の半導体集積回路。 The plurality of switch transistors include a first terminal connected to the main power supply wiring, a second terminal connected to the sub power supply wiring, and a first terminal connected to the control signal according to a voltage value of the control signal. A third terminal for passing a current between the first terminal and the second terminal,
The long side of each layout pattern constituting the transistors connected to the first, second, and third terminals is configured along the direction in which the main power supply wiring extends. Item 14. A semiconductor integrated circuit according to Item 1 .
前記第3の端子に接続されるトランジスタを構成する電極の電圧により前記1の端子と前記第2の端子との間に流れる電流の方向が、前記主電源配線と直交する方向である、ことを特徴とする請求項1記載の半導体集積回路。 The plurality of switch transistors include a first terminal connected to the main power supply wiring, a second terminal connected to the sub power supply wiring, and a first terminal connected to the control signal according to a voltage value of the control signal. A third terminal for passing a current between the second terminal and the second terminal,
The direction of the current flowing between the first terminal and the second terminal due to the voltage of the electrode constituting the transistor connected to the third terminal is a direction orthogonal to the main power supply wiring. The semiconductor integrated circuit according to claim 1 .
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