JP4578877B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は結晶性の高い結晶性半導体膜を用いて形成された薄膜トランジスタを有する半導体装置、及びそれらを作製するための結晶化方法に関する。 The present invention relates to a semiconductor device having a thin film transistor formed using a crystalline semiconductor film having high crystallinity, and a crystallization method for manufacturing them.
最近、薄膜トランジスタを用いた高性能な半導体装置に関して研究が進められている。特に、高速性や高機能性が要求される半導体装置においては、高移動度を有する薄膜トランジスタ(以下、TFTとも表記する)を実現する必要がある。 Recently, research on high-performance semiconductor devices using thin film transistors has been advanced. In particular, in a semiconductor device that requires high speed and high functionality, it is necessary to realize a thin film transistor (hereinafter also referred to as TFT) having high mobility.
その半導体膜の結晶性を高める方法として、半導体膜にニッケル元素(Ni)を代表とする結晶性を促進させる金属元素を添加、成膜又は塗布しその後加熱処理を施し、結晶性半導体膜を形成する結晶化方法が行われている(例えば、特許文献1参照)。 As a method for increasing the crystallinity of the semiconductor film, a metal element typified by nickel element (Ni) is added to the semiconductor film, and the film is formed or applied, and then subjected to heat treatment to form a crystalline semiconductor film. A crystallization method is performed (see, for example, Patent Document 1).
このような結晶化の工程において、Niを代表とする結晶化を促進する金属元素を用いることで、大粒径の結晶性半導体膜が得られ、粒界と粒界とが繋がる確率が高く、粒内欠陥が少ない結晶性半導体膜が得られている。 In such a crystallization process, by using a metal element that promotes crystallization represented by Ni, a crystalline semiconductor film having a large grain size is obtained, and the probability that the grain boundary and the grain boundary are connected is high. A crystalline semiconductor film with few intragranular defects is obtained.
また、加熱処理とは異なる結晶化方法として、レーザ照射により結晶化を行う方法が研究されている。従来のレーザ照射による結晶化方法は、非晶質若しくは多結晶のシリコン層に紫外線ビームをパルス状にして照射し、シリコン単結晶粒子群からなるシリコン薄膜を形成しているものがある(例えば、特許文献2参照)。このレーザ結晶化は、矩形状の紫外線ビームの照射完了から次のビーム照射までの間おける紫外線ビーム照射位置の移動量を40μm以下とし、且つ、移動方向に沿って測った紫外線ビームの幅に対する該移動量の割合を0.1乃至5%としている。そして得られたシリコン単結晶粒子は、基体の表面に対する選択方位が略<100>方位であることが開示されている。 Further, as a crystallization method different from the heat treatment, a method of performing crystallization by laser irradiation has been studied. There is a conventional crystallization method by laser irradiation in which an amorphous or polycrystalline silicon layer is irradiated with a pulsed ultraviolet beam to form a silicon thin film composed of silicon single crystal particles (for example, Patent Document 2). In this laser crystallization, the movement amount of the ultraviolet beam irradiation position from the completion of the irradiation of the rectangular ultraviolet beam to the next beam irradiation is set to 40 μm or less and the width of the ultraviolet beam measured along the moving direction is reduced. The rate of movement is set to 0.1 to 5%. The obtained silicon single crystal particles are disclosed to have a substantially <100> orientation with respect to the surface of the substrate.
また、偏光方向を持ったレーザ光により結晶化を行う場合、レーザ照射条件を最適化することにより、偏光方向と垂直な方向にいわゆるリッジが生じることが報告されている(非特許文献1参照)。非特許文献1では、リッジの間隔はレーザ光の波長と照射角度に依存し、p波に偏光されたレーザ光においてλ/(1±sinθ)で表すことができると記載されている。
In addition, when crystallization is performed with a laser beam having a polarization direction, it is reported that a so-called ridge is generated in a direction perpendicular to the polarization direction by optimizing the laser irradiation conditions (see Non-Patent Document 1). .
特に、非特許文献1の図2(a)には、線状のパルスレーザを一回照射すると、リッジは線状に形成されることが開示されている。そして、非特許文献1の図2(b)には、一度目のレーザ照射方向と90度をなすように2度目の線状のパルスレーザを照射すると、リッジは格子状に形成されることが開示されている。
In particular, FIG. 2A of
そして非特許文献1では、ガラス基板上に形成された非晶質珪素膜に対して、基板温度を350°とし、超真空、且つ基板と同温度に保持された成膜室でNd:YAGのパルスレーザを照射した実験が報告されている。
特許文献1による結晶化方法によると、約200μm〜300μmもの大きさを有する柱状の結晶の集合(ドメインとも呼ぶ)が多数形成され、一つのドメインにおける結晶は同じ結晶の配向性を有する。また、隣りあうドメインとは、配向性が異なっており、ドメイン間に境界を有する。この一つのドメイン内に収まるようにチャネル形成領域を配置してTFTを形成すれば、高い電気特性が得られる。
According to the crystallization method according to
しかし、ドメインはランダムに形成され、形成された一つドメインの内にチャネル形成領域が配置されるように作製することは困難であった。そのため、画素部や駆動回路部に配置される全てのチャネル形成領域をそれぞれ一つのドメイン内に形成することは困難となってしまう。 However, it is difficult to fabricate the domains so that the domains are randomly formed and the channel forming region is arranged in one of the formed domains. For this reason, it is difficult to form all the channel formation regions arranged in the pixel portion and the drive circuit portion in one domain.
その結果、このような結晶質半導体膜をTFTの活性層(チャネル形成領域、不純物領域を含む島状半導体膜)に用いた場合、電気特性が高い長所を有する反面、隣りあうドメイン(異なる配向を有するドメイン)との境界の存在の有無、または、形成されるドメインのサイズの違いにより各々のTFT特性に若干の差、即ちバラツキが生じる恐れがある。 As a result, when such a crystalline semiconductor film is used for an active layer (channel formation region, island-shaped semiconductor film including an impurity region) of a TFT, it has an advantage of high electrical characteristics, but adjacent domains (with different orientations). There is a possibility that a slight difference, that is, variation, occurs in each TFT characteristic due to the presence or absence of a boundary with the domain having a domain) or a difference in the size of a domain to be formed.
画素部や駆動回路部に配置されるTFTに電気特性のバラツキがあれば、各画素電極に印加する電圧や電流のバラツキが生じ、これが表示むらとなって観察者の目に映ることになる。 If the TFTs arranged in the pixel portion and the drive circuit portion have variations in electrical characteristics, variations in voltage and current applied to each pixel electrode occur, which becomes uneven display and is seen by the observer.
現在の時点では、このバラツキは許容範囲内であり、問題ない程度であるが、今後、画素サイズの微細化がさらに進み、より高精細な画像が求められた場合、このバラツキが非常に重大な問題になってくると考えられる。将来、さらにゲート配線幅の微小化するとともにチャネル形成領域のサイズ(チャネル幅)が微小化するため、ドメインとドメインとの境界をチャネル形成領域に有するTFTが形成される恐れが生じ、そのTFT特性(移動度、S値、オン電流値、オフ電流値等)は境界のないチャネル形成領域を有するTFTと比べて差が生じ、それが表示むらを招くと考えられる。 At present, this variation is within an acceptable range and is not a problem. However, if the pixel size is further miniaturized and higher definition images are required in the future, this variation will be very serious. It seems to be a problem. In the future, the gate wiring width will be further reduced and the size of the channel formation region (channel width) will be further reduced, so that a TFT having a domain-domain boundary in the channel formation region may be formed. (Mobility, S value, on-current value, off-current value, etc.) are different from those of a TFT having a channel formation region without a boundary, and this is considered to cause display unevenness.
また特許文献2による結晶化方法は、矩形状の紫外線ビームの照射完了から次のビーム照射までの間おける紫外線ビーム照射位置の移動量を40μm以下とし、且つ、移動方向に沿って測った紫外線ビームの幅に対する該移動量の割合を0.1乃至5%としており、実施例1において、ある位置における非晶質のシリコン層は100回、パルス状の紫外線レーザに曝されている。
In addition, the crystallization method according to Patent Document 2 uses an ultraviolet beam measured along the moving direction with the movement amount of the ultraviolet beam irradiation position from the completion of irradiation of the rectangular ultraviolet beam to the next beam irradiation being 40 μm or less. The ratio of the amount of movement to the width of 0.1 to 5% was set to 0.1 to 5%. In Example 1, the amorphous silicon layer at a certain position was exposed to the
このような結晶化方法では、レーザを100回といった多数回、シリコン層へ照射するため、処理時間がかかってしまう。 In such a crystallization method, since the silicon layer is irradiated many times such as 100 times, a processing time is required.
特に、Niとの金属を用いて配向性を制御して形成された結晶性半導体膜にレーザを多数回照射する場合、その配向性を維持することは不可能となる。つまり、特許文献1に示すように、金属元素を用いて配向性が制御された結晶性半導体膜を形成した後、特許文献2に示す条件のように、レーザを多数回照射させると、配向性が制御された結晶性半導体膜を維持することができない。
In particular, when a crystalline semiconductor film formed by controlling orientation using a metal with Ni is irradiated with a laser many times, it is impossible to maintain the orientation. That is, as shown in
また非特許文献1に示すように、真空に保たれた成膜室において、基板温度を350後に保持した状態で、Nd:YAGレーザを照射する条件で、二度目のレーザ照射を一度目のレーザ照射と90度をなすように照射しないとリッジは格子状に形成されないと、レーザ処理に時間がかかってしまう。その結果、薄膜トランジスタ、半導体装置の作製に時間がかかり、量産には不向きである。
Further, as shown in
そこで本発明は、結晶化を促進する金属元素を用いた配向性を制御可能な結晶化方法であって、配向性が制御された結晶性半導体膜に対し、一度のパルスレーザを照射し、結晶粒径の小さく、等間隔で格子状に整列した結晶粒を有し、且つ近傍の結晶粒間において配向性が揃った結晶性半導体膜、及び結晶性半導体膜の作製方法を提供することを課題とする。そして本発明は、このような結晶性半導体膜を有する薄膜トランジスタ、及びその作製方法を提供することを課題とする。そしてさらに本発明は、該薄膜トランジスタを有する半導体装置、及びそれらの作製方法を提供することを課題とする。 Accordingly, the present invention is a crystallization method capable of controlling the orientation using a metal element that promotes crystallization, in which a crystalline semiconductor film with controlled orientation is irradiated with a single pulse laser to produce a crystal. It is an object to provide a crystalline semiconductor film having crystal grains with a small grain size and arranged in a lattice pattern at equal intervals and having a uniform orientation between neighboring crystal grains, and a method for manufacturing the crystalline semiconductor film And It is an object of the present invention to provide a thin film transistor having such a crystalline semiconductor film and a manufacturing method thereof. Still another object of the present invention is to provide a semiconductor device having the thin film transistor and a manufacturing method thereof.
上記課題を鑑み本発明は、非晶質半導体膜にパルス発振型のレーザ(以下、パルスレーザと表記する)を照射することにより、結晶粒が整列し、且つ近傍の隣接間で配向性の揃った結晶粒を有する結晶性半導体膜を形成し、該結晶性半導体膜を有する薄膜トランジスタを形成することを特徴とする。特に本発明において、且つ隣接間で配向性の揃った結晶粒を形成させるため、非晶質半導体膜に結晶化を促進する金属元素(以下、単に金属元素とも表記する)を選択的に添加して結晶性半導体膜を形成し、その後、パルスレーザを照射すると好ましい。 In view of the above problems, the present invention is directed to irradiating an amorphous semiconductor film with a pulsed laser (hereinafter referred to as a pulsed laser) so that crystal grains are aligned and alignment between adjacent neighboring layers is uniform. A crystalline semiconductor film having crystal grains is formed, and a thin film transistor having the crystalline semiconductor film is formed. In particular, in the present invention, in order to form crystal grains having a uniform orientation between adjacent ones, a metal element that promotes crystallization (hereinafter also simply referred to as a metal element) is selectively added to the amorphous semiconductor film. It is preferable to form a crystalline semiconductor film and then irradiate with a pulsed laser.
なお本発明において、金属元素はニッケル(Ni)、鉄(Fe)、コバルト(Co)、パラジウム(Pd)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)インジウム(In)、スズ(Sn)などであり、これらから選ばれた一種又は複数種を用いることができうる。 In the present invention, the metal elements are nickel (Ni), iron (Fe), cobalt (Co), palladium (Pd), platinum (Pt), copper (Cu), gold (Au), silver (Ag) indium (In ), Tin (Sn), etc., and one or more selected from these may be used.
なお結晶粒が整列した結晶性半導体膜とは、パルスレーザを非晶質半導体膜に照射することにより、リッジが格子状に整列し、該リッジ間に結晶粒が形成された結晶性半導体膜を指す。なおリッジとは、結晶粒がぶつかり合う点に形成される膜の不規則な隆起点、凸部である。そしてリッジが格子状に整列するとは、特に薄膜トランジスタを形成する領域でリッジが概ね格子状に整列していればよく、結晶性半導体膜の全体に渡ってリッジが格子状に整列している必要はない。 Note that a crystalline semiconductor film in which crystal grains are aligned refers to a crystalline semiconductor film in which ridges are aligned in a lattice shape by irradiating an amorphous semiconductor film with a pulse laser, and crystal grains are formed between the ridges. Point to. A ridge is an irregular raised point or convex portion of a film formed at a point where crystal grains collide with each other. The ridges should be aligned in a lattice pattern, particularly in the region where the thin film transistor is formed, as long as the ridges are generally aligned in a lattice pattern. The ridges need to be aligned in a lattice pattern over the entire crystalline semiconductor film. Absent.
特に本発明は、結晶粒の大きさ、つまりリッジの間隔は結晶性半導体膜に照射するパルスレーザの発振波長(以下、単に波長とも表記する)と同程度の間隔で形成されることを特徴とする。そして、結晶粒の大きさをパルスレーザの波長で制御することを特徴とする。さらに、結晶粒の大きさは、結晶性半導体膜に照射するパルスレーザの入射角度θにより制御してもよい。なお、入射角度0<θ<90°、好ましくは20°≦θ≦45°とする。 In particular, the present invention is characterized in that the size of the crystal grains, that is, the interval between the ridges, is formed at an interval comparable to the oscillation wavelength of a pulse laser (hereinafter also simply referred to as a wavelength) irradiated to the crystalline semiconductor film. To do. The size of the crystal grains is controlled by the wavelength of the pulse laser. Further, the size of the crystal grains may be controlled by the incident angle θ of the pulse laser that irradiates the crystalline semiconductor film. The incident angle is 0 <θ <90 °, preferably 20 ° ≦ θ ≦ 45 °.
かつ本発明は、一度のパルスレーザ照射により格子状に整列したリッジを形成することができる。なお、一度のパルスレーザ照射とは、被照射物となる非晶質半導体膜、又は結晶性半導体膜に対して、一度走査する場合を指す。但し、結晶性半導体膜のレーザを照射されるある面(ある任意の照射面)では、複数ショットのパルスレーザが照射される。例えば、半導体膜の膜厚が50nm前後の場合、パルス発振型のエキシマレーザを用いて、350〜450mJ/cm2で、20〜40ショットの条件で照射する。 In the present invention, ridges arranged in a lattice shape can be formed by a single pulse laser irradiation. Note that one-time pulse laser irradiation refers to a case where an amorphous semiconductor film or a crystalline semiconductor film which is an object to be irradiated is scanned once. However, a certain surface (an arbitrary irradiated surface) irradiated with the laser of the crystalline semiconductor film is irradiated with a plurality of shot pulse lasers. For example, when the film thickness of the semiconductor film is around 50 nm, irradiation is performed using a pulsed excimer laser at 350 to 450 mJ / cm 2 and 20 to 40 shots.
本発明において、パルスレーザは光学系を用いて線状に加工すると好ましい。なお「線状」とは、厳密な意味で「線」を意味しているのではなく、アスペクト比の大きい長方形(もしくは長楕円形)を意味する。例えば、アスペクト比が2以上(好ましくは10〜10000)のものを線状と呼ぶが、線状が矩形状に含まれることに変わりはない。その結果、大面積を照射することができ、量産性を高めることができる。 In the present invention, the pulse laser is preferably processed into a linear shape using an optical system. “Linear” does not mean “line” in a strict sense, but means a rectangle (or oval) having a large aspect ratio. For example, an aspect ratio of 2 or more (preferably 10 to 10000) is called a linear shape, but the linear shape is still included in a rectangular shape. As a result, a large area can be irradiated and mass productivity can be improved.
本発明ではパルスレーザとして、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。 In the present invention, Ar laser, Kr laser, excimer laser, YAG laser, Y 2 O 3 laser, YVO 4 laser, YLF laser, YAlO 3 laser, glass laser, ruby laser, alexandride laser, Ti: sapphire laser are used as pulse lasers. A copper vapor laser or a gold vapor laser can be used.
本発明のように、結晶化を促進する金属元素を用いた結晶化を行う場合、該金属元素がTFTの電気特性に悪影響を与えるとき、該金属元素を除去、又は低減させる必要がある。これをゲッタリングという。 When crystallization is performed using a metal element that promotes crystallization as in the present invention, when the metal element adversely affects the electrical characteristics of the TFT, it is necessary to remove or reduce the metal element. This is called gettering.
本発明において、レーザを照射すると、Niを代表とする金属元素はリッジへ偏析する。そのため、ゲッタリングを行う場合、効率よくゲッタリングシンクへ金属元素を捕獲することができる。特に、レーザ照射後、リッジが形成された結晶性半導体膜上に、希ガスを添加された半導体膜をゲッタリングシンクとして形成するゲッタリング方法を用いるとよい。つまり、結晶性半導体膜の先端となるリッジへNiを代表とする金属元素がすべて偏析しているため、リッジに最も近い位置へゲッタリングシンクを形成することで、ゲッタリング効率を高めることができる。これらゲッタリングシンクは、エッチング等により除去する必要がある。また、結晶性半導体膜の所定領域をゲッタリングシンクとしてもよい。例えば、ソース・ドレイン領域となる不純物領域をゲッタリングシンクとして、金属元素を低減又は除去してもよい。 In the present invention, when irradiated with a laser, a metal element typified by Ni segregates into the ridge. Therefore, when performing gettering, the metal element can be efficiently captured in the gettering sink. In particular, after the laser irradiation, a gettering method in which a semiconductor film to which a rare gas is added is formed as a gettering sink over the crystalline semiconductor film in which the ridge is formed may be used. In other words, since all metal elements, such as Ni, are segregated in the ridge that becomes the tip of the crystalline semiconductor film, gettering efficiency can be improved by forming a gettering sink at a position closest to the ridge. . These gettering sinks need to be removed by etching or the like. Further, a predetermined region of the crystalline semiconductor film may be used as a gettering sink. For example, the metal element may be reduced or removed using an impurity region serving as a source / drain region as a gettering sink.
また本発明のように、結晶性半導体膜を形成すると、格子状に整列したリッジ、例えばリッジの先端部に金属元素が偏析している。また該リッジをフッ酸等により除去することで、ゲッタリング工程を行うこともできる。この場合、ゲッタリングシンクを形成する必要はない。 In addition, when a crystalline semiconductor film is formed as in the present invention, metal elements are segregated at the ridges arranged in a lattice pattern, for example, at the tip of the ridge. Further, the gettering step can be performed by removing the ridge with hydrofluoric acid or the like. In this case, it is not necessary to form a gettering sink.
更に好ましくは、結晶性半導体膜に平坦化処理を施してもよい。 More preferably, the crystalline semiconductor film may be planarized.
以上のように形成される結晶性半導体膜を用いて薄膜トランジスタのチャネル形成領域を配向性の揃った結晶粒から形成することができる。さらにチャネル形成領域を、一つの前記配向性の揃った結晶粒から形成することができ、つまり結晶粒界(結晶成長により結晶がぶつかりあう点に形成される結晶の粒界)を有さない薄膜トランジスタを形成することができる。このとき、隣接するリッジ間にゲート電極を形成すればよい。その結果、チャネル形成領域における結晶粒界での悪影響が低減、又はなくなることができる。 Using the crystalline semiconductor film formed as described above, a channel formation region of a thin film transistor can be formed from crystal grains with uniform orientation. Further, the channel formation region can be formed from one crystal grain having the same orientation, that is, a thin film transistor that does not have a crystal grain boundary (a crystal grain boundary formed at a point where crystals collide by crystal growth). Can be formed. At this time, a gate electrode may be formed between adjacent ridges. As a result, adverse effects at the crystal grain boundaries in the channel formation region can be reduced or eliminated.
このような薄膜トランジスタを有する半導体装置において、画素部と駆動回路部に対してパルスレーザを打ち分けてもよい。さらに画素部において、薄膜トランジスタ、特に発光素子や液晶素子と接続され、それらを駆動するための駆動用トランジスタと、容量素子とに対してパルスレーザを打ち分けてもよい。またさらに、金属元素の添加する領域を分けてもよい。 In a semiconductor device having such a thin film transistor, pulse lasers may be separately used for the pixel portion and the driver circuit portion. Further, in the pixel portion, a pulse laser may be divided into a thin film transistor, in particular, a light emitting element or a liquid crystal element, and a driving transistor for driving them and a capacitor element. Furthermore, the region to which the metal element is added may be divided.
本発明は、パルスレーザの照射により、結晶粒の大きさ、つまりリッジの間隔を制御して形成され、且つ結晶の配向性を制御して形成される結晶性半導体膜を得ることができる。結晶粒の配向性が揃った結晶粒を有するように形成される薄膜トランジスタ、少なくとも配向性が揃った結晶粒から形成されるチャネル形成領域を有する薄膜トランジスタでは、薄膜トランジスタ間のバラツキを低減することができる。その結果、電気特性が揃い、表示ムラが低減された半導体装置を作製することができる。 According to the present invention, a crystalline semiconductor film formed by controlling the size of crystal grains, that is, the interval between ridges, and controlling the crystal orientation can be obtained by irradiation with a pulse laser. In a thin film transistor formed so as to have crystal grains with uniform orientation of crystal grains, and a thin film transistor including a channel formation region formed from crystal grains with uniform orientation, variation between thin film transistors can be reduced. As a result, a semiconductor device with uniform electrical characteristics and reduced display unevenness can be manufactured.
また特に、一つの結晶粒からチャネル形成領域が形成された薄膜トランジスタを形成することにより、結晶粒界での悪影響が低減、又はなくなることができる。その結果、電気特性が揃い、更に移動度の高い薄膜トランジスタを作製することができる。 In particular, by forming a thin film transistor in which a channel formation region is formed from one crystal grain, an adverse effect at a crystal grain boundary can be reduced or eliminated. As a result, a thin film transistor with uniform electrical characteristics and higher mobility can be manufactured.
また本発明により、半導体装置の画素部や駆動回路部に形成される結晶性半導体膜を作り分けることができる。 In addition, according to the present invention, a crystalline semiconductor film formed in a pixel portion or a driver circuit portion of a semiconductor device can be separately formed.
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention can be implemented in many different modes, and those skilled in the art can easily understand that the modes and details can be variously changed without departing from the spirit and scope of the present invention. Is done. Therefore, the present invention is not construed as being limited to the description of this embodiment mode. Note that in all the drawings for describing the embodiments, the same portions or portions having similar functions are denoted by the same reference numerals, and repetitive description thereof is omitted.
(実施の形態1)
本実施の形態では、具体的な結晶性半導体膜の作製方法について説明する。
(Embodiment 1)
In this embodiment, a specific method for manufacturing a crystalline semiconductor film is described.
まず図1(A)に示すように、絶縁表面を有する基板100上に下地膜101を形成する。基板100には、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、ステンレス(SUS)基板等を用いることができる。また、PET、PES、PENに代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板は、一般的に他の基板と比較して耐熱温度が低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
First, as illustrated in FIG. 1A, a
下地膜101は基板100中に含まれるNaなどのアルカリ金属やアルカリ土類金属が、半導体膜中に拡散し、半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。よってアルカリ金属やアルカリ土類金属の半導体膜への拡散を抑えることができる酸化珪素や、窒化珪素、窒化酸化珪素などの絶縁膜を用いて形成する。本実施の形態では、プラズマCVD法を用いて窒化酸化珪素膜を10〜400nm(好ましくは50〜300nm)の膜厚になるように形成する。なお下地膜101は積層構造を有してもよく、例えば酸化窒化珪素膜を10〜200nm(好ましくは50〜100nm)、酸化窒化珪素膜を50〜200nm(好ましくは100〜150nm)の順に積層してもよい。第1の酸化窒化珪素膜は、酸素の成分と窒素の成分が同程度であり、組成比で示すと例えば、Si=32%、O=27%、N=24%、H=17%である。一方第2の窒化酸化珪素膜は、酸素の成分が窒素の成分より非常に多い膜であり、組成比で示すと例えば、Si=32%、O=59%、N=7%、H=2%である。
The
ガラス基板、SUS基板またはプラスチック基板のように、アルカリ金属やアルカリ土類金属が多少なりとも含まれている基板を用いる場合、不純物の拡散を防ぐという観点から下地膜を設けることは有効であるが、石英基板など不純物の拡散がさして問題とならない場合は、必ずしも設ける必要はない。 When using a substrate that contains alkali metal or alkaline earth metal, such as a glass substrate, a SUS substrate, or a plastic substrate, it is effective to provide a base film from the viewpoint of preventing diffusion of impurities. In the case where diffusion of impurities does not cause any problem, such as a quartz substrate, it is not necessarily provided.
下地膜101上に非晶質半導体膜102を形成する。非晶質半導体膜102の膜厚は25〜100nm(好ましくは30〜60nm)とする。また非晶質半導体は珪素だけではなくシリコンゲルマニウムも用いることができ、シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は0.01〜4.5atomic%程度であることが好ましい。本実施の形態では40nmの珪素を主成分とする半導体膜(非晶質珪素膜とも表記する)を用いる。
An
次に図1(B)に示すように、非晶質半導体膜102に金属元素を添加する。なお添加とは、少なくとも結晶化が促進されるように非晶質半導体膜102の表面上に金属元素を形成することをいう。このように金属元素を添加することにより、非晶質半導体膜低温で結晶化でき、更に結晶粒の配向性を制御し、いわゆるドメインを形成することができる。
Next, as shown in FIG. 1B, a metal element is added to the
このとき、所定箇所に金属元素を添加するため、マスク103を形成する。その後、金属元素を基板上全体に添加するが、非晶質半導体膜102上に金属元素が形成される領域は、マスク103の開口部(金属元素添加用ウィンドウ)のみである。
At this time, a
例えば、非晶質半導体膜102上にスピンコーティング法やディップ法といった塗布方法によりNi溶液(水溶液や酢酸溶液を含む)を選択的に塗布し、Niを含む物質104(但し、極めて薄いため膜として観測できない場合もある)を形成する。
For example, a Ni solution (including an aqueous solution and an acetic acid solution) is selectively applied onto the
このとき非晶質半導体膜102の表面の濡れ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜(図示しない)を10〜50Åに成膜することが望ましい。酸化膜は、マスク103形成前、及び形成後のいずれに形成してもよい。
At this time, in order to improve the wettability of the surface of the
また、イオン注入法によりNiイオンを非晶質半導体膜中に注入したり、Niを含有する水蒸気雰囲気中で加熱したり、ターゲットをNi材料としてArプラズマでスパッタリングしてもよい。本実施の形態では、酸化膜を形成後、マスク103を形成し、Ni酢酸塩10ppmを含有した水溶液をスピンコーティング法により塗布する。
Alternatively, Ni ions may be implanted into the amorphous semiconductor film by an ion implantation method, heated in a water vapor atmosphere containing Ni, or sputtered with Ar plasma using a target as a Ni material. In this embodiment, after forming the oxide film, a
その後、非晶質半導体膜102を500〜550℃で2〜20時間かけて熱処理を行い、非晶質半導体膜を結晶化し結晶性半導体膜を形成する。すると図1(C)に示すように、添加箇所から矢印方向に結晶成長が起こり、結晶粒の大きさは、マスクを形成せずに結晶成長を行った場合と比較して大きなものとなる。更に結晶粒の配向性が制御され、配向性が揃ったいわゆるドメインが形成されている。
Thereafter, the
このとき加熱温度を徐々に変化させると好ましい。最初の低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減することができる。また磁場をかけて、その磁気エネルギーと合わせて結晶化させてもよいし、高出力マイクロ波を使用しても構わない。本実施の形態では、縦型炉を用いて500℃で1時間熱処理後、550℃4時間で熱処理を行う。 At this time, it is preferable to gradually change the heating temperature. In the first low-temperature heating step, hydrogen or the like of the amorphous semiconductor film is generated, so that film roughness during crystallization can be reduced. Alternatively, a magnetic field may be applied to crystallize the magnetic energy and high-power microwaves may be used. In this embodiment, heat treatment is performed at 550 ° C. for 4 hours after heat treatment at 500 ° C. for 1 hour using a vertical furnace.
次に結晶性半導体膜の表面に形成された酸化膜をフッ酸でエッチング除去した後、図1(D)に示すように、結晶化が行われた非晶質半導体膜102にパルスレーザ光105を照射する。なお本実施の形態では、結晶化が行われた非晶質半導体膜へパルスレーザを照射する場合で説明するが、非晶質半導体膜へパルスレーザを照射してもよい。つまり、半導体膜へパルスレーザを照射する。
Next, after the oxide film formed on the surface of the crystalline semiconductor film is removed by etching with hydrofluoric acid, a
このときパルスレーザ光105は、結晶性半導体膜の全面に対して一度のみ走査を行うことにより、格子状に整列したリッジを形成することができる。本実施の形態では、パルス発振型のエキシマレーザ(XeCl、発振波長308nm)をエネルギー密度420mJ/cm2、25ショットの条件で照射する。このとき線状レーザの形状は、400μm×120mmである。
At this time, the
すると図1(E)に示すように、結晶性半導体膜の表面にリッジと呼ばれる凸部106が整列して形成される。このリッジの大きさはレーザ照射条件に依存し、エネルギー密度、ショット数が多いほど増加する傾向がある。なおリッジとは、結晶粒がぶつかり合う点に形成される膜の不規則な隆起点、凸部であり、リッジが整列していることは、結晶粒107が整列していることになる。
なお図1(E)はリッジの形状を模式的に示した断面図である。
Then, as shown in FIG. 1E,
FIG. 1E is a cross-sectional view schematically showing the shape of the ridge.
具体的には図6に示すように、リッジ200が整列して形成されており、同様に結晶粒201が整列して形成されている。そして隣接する結晶粒は、配向性が揃っており、いわゆるドメイン202を形成している。 Specifically, as shown in FIG. 6, the ridges 200 are formed in alignment, and the crystal grains 201 are similarly formed in alignment. Adjacent crystal grains are aligned and form a so-called domain 202.
このリッジの整列間隔は、パルスレーザ光105の波長に依存している。すなわち本実施の形態では、発振波長308nmのエキシマレーザを照射するため、リッジの間隔、つまり結晶粒の大きさが概ね308nmとなり整列している。
The ridge alignment interval depends on the wavelength of the
そのため、発振波長527nmのYLFを用いると、結晶粒の大きさは概ね527nmとなり整列した結晶性半導体膜を得ることができる。 Therefore, when YLF having an oscillation wavelength of 527 nm is used, the size of crystal grains is approximately 527 nm, and an aligned crystalline semiconductor film can be obtained.
また例えばNd:YAGレーザの第2高調波(発振波長:532nm)を用いると、結晶粒の大きさは概ね532nmとなり整列した結晶性半導体膜を得ることができる。 For example, when the second harmonic (oscillation wavelength: 532 nm) of an Nd: YAG laser is used, the crystal grain size is approximately 532 nm, and an aligned crystalline semiconductor film can be obtained.
特に、本実施の形態のように金属元素を所定箇所に添加して加熱処理を行うと、結晶粒を大きく形成することができる。そのため、パルスレーザの波長がより長いものを使用すると、大きな結晶粒を維持することができる。 In particular, when a metal element is added to a predetermined portion and heat treatment is performed as in this embodiment, large crystal grains can be formed. Therefore, when a longer pulse laser wavelength is used, large crystal grains can be maintained.
なおリッジ106には、結晶化を促進する金属元素が偏析している。例えば本実施の形態のように、金属元素にNiを用いて結晶性珪素膜を形成する場合、リッジにニッケルシリサイド(NiSi2、Ni3Si2、Ni2Si等)が偏析する。このように結晶性珪素膜のリッジへニッケルシリサイドが偏析すると、リッジ外にはNiが存在しなくなっており、効果的にNiを代表とする金属元素を除去することができる。
The
図1(F)には、リッジ106に金属元素が偏析した状態で不活性元素、例えばArが添加された非晶質半導体膜108を形成し、加熱処理を行うゲッタリング工程を施す。なお、リッジ106を除去した状態でゲッタリング工程を施してもよい。
In FIG. 1F, an
非晶質半導体膜108は、Siを有するターゲットを用いたスパッタリング法、又はCVD法により形成することができる。例えばスパッタリング装置において、高周波電源を動作させてターゲットに高周波を印加し、さらに永久磁石を用いて磁場をかけるとよい。なおターゲット(12インチサイズ)に印加する電力は0.5〜3Kwとする。またこのとき、基板100を室温(25℃)〜300℃に加熱すると好ましい。そして、ゲッタリングシンクとなる非晶質半導体膜108が形成される。
The
より好ましくは、基板100上方から加熱されたアルゴンガスを供給し、非晶質半導体膜108の成膜面と反対の面(非成膜面)に吹き付けるとよい。この加熱されたアルゴンガスの流量は10〜50sccm程度とすればよい。なお処理時間は成膜条件やスループットを考慮する必要があるが、1〜20分、好ましくは5分程度とする。
More preferably, heated argon gas is supplied from above the
なお非晶質半導体膜108を半導体膜上に形成する場合、濡れ性を向上させ、膜剥がれがないように酸化膜を形成すると好ましい。酸化膜は、オゾン水、又は硫酸、塩酸又は硝酸等と過酸化水素水を混同させた水溶液で処理することにより形成される薄い膜(ケミカルオキサイド)を用いることができる。他の方法としては、酸素雰囲気中でのプラズマ処理や、酸素含有雰囲気中で紫外線照射することによりオゾンを発生させて酸化処理を行ってもよい。
Note that in the case where the
本実施の形態では、図1(E)に示すように、結晶性半導体膜にレーザ光を照射すると、半導体膜表面には酸化膜が形成される。そのため酸化膜を除去せずに、該酸化膜を利用して非晶質半導体膜108を形成することができる。
In this embodiment mode, as illustrated in FIG. 1E, when a crystalline semiconductor film is irradiated with laser light, an oxide film is formed on the surface of the semiconductor film. Therefore, the
さらに、不純物領域の一部へ不純物元素を注入してゲッタリングシンクとし、加熱を行うゲッタリング工程を行っても構わない。 Further, a gettering step in which an impurity element is implanted into part of the impurity region to form a gettering sink and heating may be performed.
なお本実施の形態では、パルスレーザ結晶化後に、ゲッタリング工程を施すため、結晶性半導体膜中の非晶質状態の半導体膜を低減した後に、ゲッタリング工程を行うことができる。そのため、結晶化を促進させる金属元素を効率よくゲッタリングシンクへ捕獲することができる。なお、ゲッタリング工程後にパルスレーザ結晶化を行っても構わない。 Note that in this embodiment mode, a gettering process is performed after pulse laser crystallization; therefore, the gettering process can be performed after the number of amorphous semiconductor films in the crystalline semiconductor film is reduced. Therefore, the metal element that promotes crystallization can be efficiently captured in the gettering sink. Note that pulse laser crystallization may be performed after the gettering step.
その後図1(G)に示すように、ウェットエッチング、ドライエッチング、又はCMP法(Chemical Mechanical Polishing、化学的・機械的ポリッシング)による研磨などを用いて、非晶質半導体膜108を除去する。例えば、ヒドラジンやテトラメチルアンモニウムハイドロオキサイト(TMAH、化学式:(CH3)4NOH))を代表とするアルカリ性溶液を使用したウェットエッチングにより非晶質半導体膜108の除去ができる。
After that, as shown in FIG. 1G, the
その後酸化膜を、フッ酸系のエッチング溶液を用いてウェットエッチングにより除去する。またフッ酸系のエッチング溶液は、界面活性剤が含まれていると好ましい。 Thereafter, the oxide film is removed by wet etching using a hydrofluoric acid-based etching solution. The hydrofluoric acid-based etching solution preferably contains a surfactant.
なおチャネル形成領域、ドレイン領域、又はソース領域にニッケルシリサイド等が存在すると電流のパスとなり、オフ電流増大の原因となる。そのため、本実施の形態のように金属元素を効率的にゲッタリングすることは結晶性半導体膜を形成する工程において重要である。 Note that if nickel silicide or the like is present in the channel formation region, the drain region, or the source region, a current path is formed, which causes an increase in off-current. Therefore, efficient gettering of a metal element as in this embodiment is important in a process of forming a crystalline semiconductor film.
リッジ106の除去を行わずに、非晶質半導体膜108と、酸化膜のみを除去する場合、リッジ106が残ってしまうため、この時点で結晶性半導体膜表面に平坦化処理を施してもよい。平坦化処理の方法は、実施の形態2を参照すればよい。
If only the
このように形成された結晶性半導体膜を、図2(A)に示すように、所定の形状にパターニングし、島状の結晶性半導体膜111、112を形成する。なお本実施の形態では、結晶性半導体膜に対して平坦化処理を行わない構成を説明する。 The crystalline semiconductor film thus formed is patterned into a predetermined shape as shown in FIG. 2A to form island-shaped crystalline semiconductor films 111 and 112. Note that in this embodiment, a structure in which a planarization process is not performed on a crystalline semiconductor film is described.
例えば図7(A)に示すように、結晶性半導体膜をパターニングする。図7(A)では、チャネル形成領域をドメイン202に形成する。そして、ドメイン202内に複数の薄膜トランジスタを形成する。ドメイン202では、配向性が揃うように制御されているため、バラツキを低減することができる。 For example, as shown in FIG. 7A, the crystalline semiconductor film is patterned. In FIG. 7A, a channel formation region is formed in the domain 202. Then, a plurality of thin film transistors are formed in the domain 202. In the domain 202, since the orientation is controlled to be uniform, variation can be reduced.
また図7(B)に示すように、一つの結晶粒からチャネル形成領域を形成してもよい。この場合、チャネル形成領域に粒界が存在しないため、薄膜トランジスタの移動度の向上が期待できる。さらにドメイン202内に形成される複数の薄膜トランジスタ間では、バラツキが低減されている。またこの場合、図1、図2等の断面図において、リッジが含まれないように半導体膜をパターニングすることになる。 Further, as shown in FIG. 7B, a channel formation region may be formed from one crystal grain. In this case, since there is no grain boundary in the channel formation region, improvement in mobility of the thin film transistor can be expected. Further, variation among a plurality of thin film transistors formed in the domain 202 is reduced. In this case, the semiconductor film is patterned so as not to include a ridge in the cross-sectional views of FIGS.
そして、フッ酸を含むエッチャントで島状の結晶性半導体膜111、112の表面を洗浄し、結晶性半導体膜111、112を覆うゲート絶縁膜113を形成する。ゲート絶縁膜113はプラズマCVD法またはスパッタ法を用い、厚さを10〜150nmとしてシリコンを含む絶縁膜で形成する。本実施の形態では、プラズマCVD法により115nmの厚さで酸化窒化珪素膜(例えば組成比Si=32%、O=59%、N=7%、H=2%の膜とする)で形成する。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いてもよい。 Then, the surfaces of the island-shaped crystalline semiconductor films 111 and 112 are washed with an etchant containing hydrofluoric acid, so that a gate insulating film 113 covering the crystalline semiconductor films 111 and 112 is formed. The gate insulating film 113 is formed of an insulating film containing silicon with a thickness of 10 to 150 nm by using a plasma CVD method or a sputtering method. In this embodiment mode, a silicon oxynitride film (eg, a film having a composition ratio of Si = 32%, O = 59%, N = 7%, and H = 2%) is formed with a thickness of 115 nm by a plasma CVD method. . Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
ゲート絶縁膜を形成するとき、リッジ106が残っているとゲート絶縁膜が切断される恐れがある。そのため、平坦化処理を行うと好ましい。平坦化処理の方法は、実施の形態2を参照すればよい。
When the gate insulating film is formed, if the
その後図2(B)に示すように、ゲート電極となる導電膜114を形成する。導電膜は、Ta、W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成すればよく、単層であっても積層であってもよい。本実施の形態では、ゲート絶縁膜113を覆うように、膜厚50nmの窒化タンタル膜、膜厚370nmのタングステン膜を順次積層して形成して導電膜114とする。
After that, as shown in FIG. 2B, a
そして、感光剤を有する樹脂をスピンコーティング法により塗布し、ステッパーを用いて露光しマスクパターンを転写する。すると、幅(本実施の形態において幅とは、チャネル形成領域のチャネル長方向の幅をいう)が〜数十μmであるマスク115、116が形成される。特に、一つの結晶粒からチャネル形成領域を形成する、いわゆるサブミクロンTFTを形成する場合、マスクの幅は0.3〜1μmが好ましい。 Then, a resin having a photosensitive agent is applied by a spin coating method, and exposed using a stepper to transfer a mask pattern. Then, masks 115 and 116 having a width (in this embodiment mode, the width in the channel length direction of the channel formation region) of ˜several tens of μm are formed. In particular, when forming a so-called submicron TFT in which a channel formation region is formed from one crystal grain, the width of the mask is preferably 0.3 to 1 μm.
図2(C)に示すように、マスク115、116を用いて導電膜114をエッチングする。エッチングは、ドライエッチング、又はウェットエッチングを用いることができ、本実施の形態では、CF4とO2の混合ガスを用いてドライエッチングを行う。すると、等方的にエッチングされる場合があり、マスク115、116の幅より細く導電膜がエッチングされてゲート電極117、118が形成される。もちろん導電膜114が、マスク115、116と同一幅にエッチングされることもある。
As shown in FIG. 2C, the
なお、幅0.3〜1μmのマスクを用いてゲート電極117、118を隣接するリッジ間に形成すると、一つの結晶粒からチャネル形成領域を形成する、いわゆるサブミクロンTFTを形成することができる。すなわち、このようにゲート電極を形成すると、チャネル形成領域は、パルスレーザの発振波長と同程度の大きさに形成された結晶粒を一つのみ有することができる。すなわち、チャネル形成領域に結晶粒界が存在しないため、結晶粒界での悪影響が低減、又はなくなることができる。その結果、電気特性が揃い、更に移動度の高い薄膜トランジスタを作製することができる。このときゲート電極の幅は、0.2〜0.8μm、すなわちチャネル形成領域の幅が、0.2〜0.8μmとなり、ゲート絶縁膜の膜厚を20〜50μmの膜厚とすると好ましい。
Note that when the
その後、ゲート電極117、118をマスクとして不純物元素を添加する。不純物元素としては、P(リン)やB(ボロン)を用いることができる。
Thereafter, an impurity element is added using the
その後好ましくは、ゲート電極117、118上に、酸化窒化珪素膜、酸化シリコンなどの絶縁膜からなるパッシベーション膜を形成する。その後、クリーンオーブンを用いて、300〜550℃で1〜12時間加熱し、半導体膜の水素化を行う。
Thereafter, a passivation film made of an insulating film such as a silicon oxynitride film or silicon oxide is preferably formed on the
そして図2(D)に示すように、ゲート電極117、118上に層間絶縁膜119を形成する。層間絶縁膜119は、無機材料又は有機材料を有する絶縁膜により形成することができる。本実施の形態では、酸化珪素を有する絶縁膜を用いて1.05μmに形成する。
Then, as shown in FIG. 2D, an
次いで図2(E)に示すように、ソース領域、及びドレイン領域と接続される配線120〜123(ソース配線、又はドレイン配線ともいう)を形成し、nチャネル型TFT124、pチャネル型TFT125が形成される。 Next, as shown in FIG. 2E, wirings 120 to 123 (also referred to as source wiring or drain wiring) connected to the source region and the drain region are formed, and an n-channel TFT 124 and a p-channel TFT 125 are formed. Is done.
なお、本実施の形態では、ソース・ドレイン領域を有するTFT構造を例示したが、LDD構造を有するTFT、GOLD構造を有するTFTを形成することができる。 Note that although a TFT structure having a source / drain region is illustrated in this embodiment mode, a TFT having an LDD structure and a TFT having a GOLD structure can be formed.
そして、以上のように形成された薄膜トランジスタを有する半導体装置を作製することができる。半導体装置は、集積回路や半導体表示装置であって、特に液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、DMD(Digital Micrormirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)等の半導体表示装置の画素部及び駆動回路部に薄膜トランジスタを用いることができる。 Then, a semiconductor device having the thin film transistor formed as described above can be manufactured. A semiconductor device is an integrated circuit or a semiconductor display device. In particular, a liquid crystal display device, a light-emitting device including a light-emitting element typified by an organic light-emitting element, DMD (Digital Mirror Device Device), PDP (Plasma Display Panel). A thin film transistor can be used for a pixel portion and a driver circuit portion of a semiconductor display device such as FED (Field Emission Display).
特に結晶粒を小さくすることができるため、集積回路を有するCPUの薄膜トランジスタのように、チャネルサイズが小さい薄膜トランジスタに好適である。 In particular, since crystal grains can be reduced, the thin film transistor is suitable for a thin film transistor having a small channel size, such as a thin film transistor of a CPU having an integrated circuit.
また半導体表示装置において、画素部と駆動回路部とにおいて結晶性半導体膜を作り分けてもよい。このような作り分ける工程の詳細は、実施の形態5を参照すればよい。またさらに、画素部において結晶性半導体膜を作り分けてもよい。このような作り分ける工程の詳細は、実施の形態6を参照すればよい。 In the semiconductor display device, a crystalline semiconductor film may be separately formed in the pixel portion and the driver circuit portion. The details of such a process may be referred to the fifth embodiment. Further, a crystalline semiconductor film may be separately formed in the pixel portion. The details of such a process may be referred to the sixth embodiment.
以上により、格子状に整列した結晶粒を有し、特に隣接する結晶粒の配向性が揃った結晶性半導体膜を有する薄膜トランジスタ、及びその作製方法を提供することができる。隣接する結晶粒の配向性が揃った結晶粒を有するように形成される薄膜トランジスタ、少なくとも配向性が揃った結晶粒から形成されるチャネル形成領域を有する薄膜トランジスタでは、薄膜トランジスタ間のバラツキを低減することができる。その結果、電気特性が揃い、表示ムラが低減された半導体装置を作製することができる。更に、一つの該結晶粒からチャネル形成領域を形成してもよい。その結果、結晶粒界での悪影響が低減、又はなくなることができる。 As described above, a thin film transistor including a crystalline semiconductor film which has crystal grains arranged in a lattice shape and in which the orientation of adjacent crystal grains is particularly uniform, and a manufacturing method thereof can be provided. In a thin film transistor formed so that adjacent crystal grains have uniform orientation and at least a channel formation region formed of crystal grains having uniform orientation, variation between thin film transistors can be reduced. it can. As a result, a semiconductor device with uniform electrical characteristics and reduced display unevenness can be manufactured. Further, a channel formation region may be formed from one of the crystal grains. As a result, adverse effects at the grain boundaries can be reduced or eliminated.
(実施の形態2)
本実施の形態では、半導体膜の平坦化処理について説明する。
(Embodiment 2)
In this embodiment, planarization treatment of a semiconductor film is described.
図1(D)のように、パルスレーザを照射すると半導体膜表面にリッジ106が形成される。このリッジがTFT特性等の弊害となる場合、平坦化処理を施すとよい。
As shown in FIG. 1D, when a pulse laser is irradiated, a
例えば、パルスレーザを大気中で行った後、レーザ照射室へ窒素を導入した状態でパルスレーザを照射することでリッジの高さが低減され、平坦性を向上させることができる(図5(A)参照)。このとき、レーザ照射室の窒素濃度が高すぎると、リッジが消失する、具体的には格子状に整列した結晶粒の整列状態が変化する場合があるため、窒素濃度と酸素濃度の比率に注意が必要である。このように、レーザ照射室の雰囲気を制御する平坦化処理は、処理室の移動がなく処理時間が短い。 For example, after performing the pulse laser in the atmosphere, the height of the ridge can be reduced and the flatness can be improved by irradiating the pulse laser with nitrogen introduced into the laser irradiation chamber (FIG. 5A )reference). At this time, if the nitrogen concentration in the laser irradiation chamber is too high, the ridge disappears, specifically, the alignment state of the crystal grains arranged in a lattice shape may change, so pay attention to the ratio between the nitrogen concentration and the oxygen concentration. is required. As described above, the planarization process for controlling the atmosphere of the laser irradiation chamber has a short processing time without the movement of the processing chamber.
また、CMP法(Chemical Mechanical Polishing、化学的・機械的ポリッシング)による研磨を行って平坦性を向上させることができる(図5(B)参照)。また、CF4、又はNF3等のフッ化ガスを用いたドライエッチによるエッチバックを行ってもよい。また、パルスレーザ照射時に形成される酸化膜をHF処理により除去してもよい。酸化膜が除去されることにより、平坦性が向上し、更に加えて一部のリッジを伴って酸化膜が除去されることもある。 Further, polishing by CMP (Chemical Mechanical Polishing) can be performed to improve flatness (see FIG. 5B). Further, etch back by dry etching using a fluoride gas such as CF 4 or NF 3 may be performed. Further, the oxide film formed at the time of pulse laser irradiation may be removed by HF treatment. By removing the oxide film, the flatness is improved, and in addition, the oxide film may be removed with some ridges.
これら場合、結晶性半導体膜表面の除去する厚みにもよるが、平坦性が高い結晶性半導体膜を得ることができる。 In these cases, although depending on the thickness of the surface of the crystalline semiconductor film to be removed, a crystalline semiconductor film with high flatness can be obtained.
また特にリッジを除去するために、フッ酸系のエッチング溶液を用いてウェットエッチングすればよい。またフッ酸系のエッチング溶液は、界面活性剤が含まれていると好ましい。リッジを除去する場合、リッジを除去する際に、くぼんだ穴(凹部)130が形成される(図5(C)参照)。そこで、リッジが除去された結晶性半導体膜表面に平坦化処置を施すとよい。例えば、酸素が存在しないガス雰囲気、つまり不活性ガス雰囲気中でレーザ光を照射するとよい。具体的には、窒素ガス雰囲気で、パルス発振型のエキシマレーザ(XeCl、発振波長308nm)をエネルギー密度480mJ/cm2、12ショットの条件で照射し平坦化処理を行う。 In particular, in order to remove the ridge, wet etching may be performed using a hydrofluoric acid-based etching solution. The hydrofluoric acid-based etching solution preferably contains a surfactant. When the ridge is removed, a recessed hole (recess) 130 is formed when the ridge is removed (see FIG. 5C). Therefore, planarization treatment may be performed on the surface of the crystalline semiconductor film from which the ridge has been removed. For example, laser light may be irradiated in a gas atmosphere in which no oxygen exists, that is, an inert gas atmosphere. Specifically, planarization is performed by irradiating a pulse oscillation type excimer laser (XeCl, oscillation wavelength 308 nm) under an energy density of 480 mJ / cm 2 and 12 shots in a nitrogen gas atmosphere.
特に薄膜トランジスタを形成する場合、ゲート電圧印加時、リッジの先端に電界集中が生じる恐れがあるため、リッジ106を除去し、さらに平坦化すると好ましい。
In particular, when a thin film transistor is formed, it is preferable that the
なお、以上の平坦化処理により多少の影響がでる可能性はあるが、結晶粒の整列状態は保持されている。 Although there is a possibility that the flattening process may have some influence, the alignment state of the crystal grains is maintained.
このように平坦化処理を行った後に、ゲッタリング工程を行うことができる。またゲッタリング工程後に、リッジの平坦化処理を行ってもよい。 After performing the planarization process in this way, a gettering process can be performed. Further, the ridge may be planarized after the gettering step.
このように、半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。 As described above, roughness of the semiconductor surface can be suppressed, and variation in threshold value caused by variation in interface state density can be suppressed.
もちろん半導体膜表面の平坦性が問題とならない場合は、平坦化処理を行う必要はない。 Of course, when the flatness of the surface of the semiconductor film is not a problem, it is not necessary to perform the flattening process.
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 This embodiment mode can be freely combined with the above embodiment modes.
(実施の形態3)
本実施の形態では、実施の形態1と異なる方法による結晶性半導体膜の作製方法について説明する。
(Embodiment 3)
In this embodiment, a method for manufacturing a crystalline semiconductor film by a method different from that in
図3(A)には、実施の形態1と同様に、非晶質半導体膜102上にマスク103を形成し、所定箇所にNi酢酸塩10ppmを含有した水溶液104をスピンコーティング法により選択的に塗布する状態を示す。その後、非晶質半導体膜102を500〜550℃で2〜20時間かけて熱処理を行い、非晶質半導体膜を結晶化し結晶性半導体膜を形成する。
In FIG. 3A, as in the first embodiment, a
そして図3(B)に示すように、パルスレーザ光105を、照射角度θ(0<θ<90°)を有するように斜めに照射する。なおレーザ条件は実施の形態1と同様であり、パルス発振型のエキシマレーザ(XeCl、発振波長308nm)をエネルギー密度420mJ/cm2、25ショットの条件で照射する。
Then, as shown in FIG. 3B, the
すると図3(C)に示すようにリッジ106の間隔は、パルスレーザの発振波長より長くなるように形成される。つまり結晶粒107は、パルスレーザの発振波長より大きくなるように形成される。本実施の形態では、θ=30°で入射したため、結晶粒107の大きさは2倍となり、概ね616nmとなる。このとき、斜め方向と垂直な方向への結晶粒の大きさはパルスレーザの波長と同程度である概ね308nmとなる。すなわち、結晶粒は308nm×616nmとなる。
Then, as shown in FIG. 3C, the interval between the
このように、パルスレーザ光105の入射角度を制御することにより、結晶粒107の大きさを変えることができる。特に本実施の形態のように、非晶質半導体膜102の所定箇所に金属元素を添加することにより、大きな結晶粒を得ることができる場合、このようにパルスレーザ光105の入射角度を制御し、大きな結晶粒を形成するレーザ照射方法は好適である。
As described above, the size of the
その後実施の形態2に示したような平坦化処理を施すと好ましい。そして図3(D)に示すように、実施の形態1と同様な工程によりゲート電極117、118、ゲート電極を覆ってパッシベーション膜126、及び層間絶縁膜119、及び配線120〜123、を有する薄膜トランジスタを形成することができる。
After that, it is preferable to perform a planarization process as shown in the second embodiment. As shown in FIG. 3D, a thin film transistor having
本実施の形態においても、一つの結晶粒からチャネル形成領域を形成するように、ゲート電極117、118を形成することもできる。特に、本実施の形態のようにパルスレーザ光105を斜めから照射することにより、結晶粒107を大きく形成することができ、それに伴ってゲート電極117、118の幅を大きくすることができる。そのため、一つの結晶粒からチャネル形成領域が形成された薄膜トランジスタを形成する場合、ゲート電極の幅が大きくなることにより、マージンが広がり精度よく形成することができる。
Also in this embodiment mode, the
以上により、格子状に整列した結晶粒を有し、特に隣接する結晶粒の配向性が揃った結晶性半導体膜を有する薄膜トランジスタ、及びその作製方法を提供することができる。隣接する結晶粒の配向性が揃った結晶粒を有するように形成される薄膜トランジスタ、少なくとも配向性が揃った結晶粒から形成されるチャネル形成領域を有する薄膜トランジスタでは、薄膜トランジスタ間のバラツキを低減することができる。その結果、電気特性が揃い、表示ムラが低減された半導体装置を作製することができる。更に、一つの該結晶粒からチャネル形成領域を形成してもよい。その結果、結晶粒界での悪影響が低減、又はなくなることができる。 As described above, a thin film transistor including a crystalline semiconductor film which has crystal grains arranged in a lattice shape and in which the orientation of adjacent crystal grains is particularly uniform, and a manufacturing method thereof can be provided. In a thin film transistor formed so that adjacent crystal grains have uniform orientation and at least a channel formation region formed of crystal grains having uniform orientation, variation between thin film transistors can be reduced. it can. As a result, a semiconductor device with uniform electrical characteristics and reduced display unevenness can be manufactured. Further, a channel formation region may be formed from one of the crystal grains. As a result, adverse effects at the grain boundaries can be reduced or eliminated.
本実施の形態は、上記の実施の形態と自由に組み合わせることができ、特に斜めにパルスレーザを照射する工程以外は実施の形態1と同様にして薄膜トランジスタを作製することができる。そして結晶性半導体膜の平坦化処理については実施の形態2を組み合わせることができる。
This embodiment mode can be freely combined with the above embodiment mode, and in particular, a thin film transistor can be manufactured in a manner similar to that in
(実施の形態4)
本実施の形態では、実施の形態1、3と異なる方法による結晶性半導体膜の作製方法について説明する。
(Embodiment 4)
In this embodiment, a method for manufacturing a crystalline semiconductor film by a method different from those in
図4(A)には、実施の形態1と同様に、非晶質半導体膜102を形成する状態を示す。その後図4(B)に示すように、非晶質半導体膜102を希ガス元素、窒素およびアンモニアから選ばれた一種又は複数種を主成分とする気体をプラズマ化した雰囲気中に曝す。これらの元素のプラズマ化は、プラズマ発生装置(プラズマCVD装置、ドライエッチング装置等)を用いて、30秒〜20分(好ましくは3〜15分)かけて行うことができる。さらに、ガスの流量を50〜300sccm、基板の温度を200〜500度、RFを100〜400Wとして処理すると好ましい。
FIG. 4A shows a state in which the
そして図4(C)に示すように、非晶質半導体膜102にNi酢酸塩10ppmを含有した水溶液104をスピンコーティング法により選択的に塗布する。その後、非晶質半導体膜102を500〜550℃で2〜20時間かけて熱処理を行い、非晶質半導体膜を結晶化し結晶性半導体膜を形成する。
Then, as shown in FIG. 4C, an
もちろん、非晶質半導体膜102上に金属元素を選択的に添加した後、プラズマ化した希ガス元素、窒素およびアンモニアから選ばれた一種又は複数種を主成分とする雰囲気に曝す処理(プラズマ処理)を行なってもよい。またマスク103を形成した後に、プラズマ処理を行い、金属元素を選択的に添加してもよい。
Needless to say, after a metal element is selectively added to the
そして図4(D)に示すように、パルスレーザ光105を照射する。なおレーザ条件は実施の形態1と同様であり、パルス発振型のエキシマレーザ(XeCl、発振波長308nm)をエネルギー密度420mJ/cm2、25ショットの条件で照射する。
Then, as shown in FIG. 4D, the
すると図4(E)に示すようにリッジ106の間隔は、パルスレーザの発振波長と同程度に形成される。すなわち本実施の形態では、発振波長308nmのエキシマレーザを照射するため、リッジの間隔、つまり結晶粒の大きさが概ね308nmとなり整列している。
Then, as shown in FIG. 4E, the interval between the
その後図4(F)に示すように、実施の形態1と同様な工程によりゲート電極117、118、ゲート電極を覆ってパッシベーション膜126、及び層間絶縁膜119、及び配線120〜123、を有する薄膜トランジスタを形成することができる。
After that, as shown in FIG. 4F, a thin film transistor having
本実施の形態のようにプラズマ処理を行うことにより、金属元素の使用量を増加することなく、該金属元素を用いて得られる結晶質半導体膜の結晶粒を小さくすることができる。 By performing plasma treatment as in this embodiment mode, crystal grains of a crystalline semiconductor film obtained using a metal element can be reduced without increasing the amount of the metal element used.
以上により、格子状に整列した結晶粒を有し、特に隣接する結晶粒の配向性が揃った結晶性半導体膜を有する薄膜トランジスタ、及びその作製方法を提供することができる。隣接する結晶粒の配向性が揃った結晶粒を有するように形成される薄膜トランジスタ、少なくとも配向性が揃った結晶粒から形成されるチャネル形成領域を有する薄膜トランジスタでは、薄膜トランジスタ間のバラツキを低減することができる。その結果、電気特性が揃い、表示ムラが低減された半導体装置を作製することができる。更に、一つの該結晶粒からチャネル形成領域を形成してもよい。その結果、結晶粒界での悪影響が低減、又はなくなることができる。 As described above, a thin film transistor including a crystalline semiconductor film which has crystal grains arranged in a lattice shape and in which the orientation of adjacent crystal grains is particularly uniform, and a manufacturing method thereof can be provided. In a thin film transistor formed so that adjacent crystal grains have uniform orientation and at least a channel formation region formed of crystal grains having uniform orientation, variation between thin film transistors can be reduced. it can. As a result, a semiconductor device with uniform electrical characteristics and reduced display unevenness can be manufactured. Further, a channel formation region may be formed from one of the crystal grains. As a result, adverse effects at the grain boundaries can be reduced or eliminated.
本実施の形態は、上記の実施の形態と自由に組み合わせることができ、特にプラズマ処理工程以外は実施の形態1と同様にして薄膜トランジスタを作製することができる。さらにパルスレーザを斜めに照射する工程を有する実施の形態3と組み合わせることができる。そして結晶性半導体膜の平坦化処理については実施の形態2を組み合わせることができる。
This embodiment mode can be freely combined with the above embodiment mode. In particular, a thin film transistor can be manufactured in a manner similar to that of
(実施の形態5)
本実施の形態では、結晶性半導体膜を有するアクティブマトリクス基板の作製方法について説明する。なおアクティブマトリクス基板とは、実施の形態1乃至4に記載の薄膜トランジスタが形成された基板を指す。具体的には薄膜トランジスタがマトリクス状に形成された画素部と、複数の薄膜トランジスタが形成された駆動回路部を有する基板である。
(Embodiment 5)
In this embodiment, a method for manufacturing an active matrix substrate having a crystalline semiconductor film is described. Note that an active matrix substrate refers to a substrate over which the thin film transistor described in any of
図8(A)には、アクティブマトリクス基板の上面図を示す。基板401上に画素部402、信号線駆動回路403、第1の走査線駆動回路404、第2の走査線駆動回路405が形成されている。
FIG. 8A shows a top view of an active matrix substrate. A
このようなアクティブマトリクス基板において、全体へパルスレーザを照射して結晶化を行ってもよいが、必要とされるTFTの電気特性に応じてパルスレーザを打ち分けると好ましい。例えば、信号線駆動回路や走査線駆動回路を有する駆動回路部では、高移動度を有するTFTが必要とされる。一方、画素部では、高移動度よりもバラツキの少ないTFTが必要とされる。 In such an active matrix substrate, crystallization may be performed by irradiating the entire surface with a pulse laser, but it is preferable to divide the pulse laser according to the required electrical characteristics of the TFT. For example, a driver circuit portion having a signal line driver circuit or a scanning line driver circuit requires a TFT having high mobility. On the other hand, in the pixel portion, a TFT with less variation than high mobility is required.
そこで、パルスレーザを照射する照射領域と、照射しない非照射領域とに分ける。さらに金属元素を添加する添加領域と、添加しない非添加領域とに分けてもよく、加えてマスクを用いて金属元素を選択的に添加する選択的添加領域と、マスクを用いず金属元素を全面に添加する全面添加領域とに分けてもよい。 Therefore, it is divided into an irradiation region where the pulse laser is irradiated and a non-irradiation region where the irradiation is not performed. Further, it may be divided into an addition region where a metal element is added and a non-addition region where no metal element is added. In addition, a selective addition region where a metal element is selectively added using a mask, and the entire surface of the metal element without using a mask. It may be divided into a whole surface addition region to be added.
例えば、図8(B)に示すように、金属元素添加において、第1の走査線駆動回路404、及び第2の走査線駆動回路405は選択的添加領域とし、画素部402を非添加領域とする。そしてさらに図8(C)に示すように、レーザ照射において、第1の走査線駆動回路404、第2の走査線駆動回路405、及び画素部402を照射領域とする。
For example, as shown in FIG. 8B, in the addition of a metal element, the first scan
その結果、第1の走査線駆動回路404、及び第2の走査線駆動回路405は、画素部402と比較して、結晶粒の大きな結晶性半導体膜を有するTFTから形成することができる。また第1の走査線駆動回路404、及び第2の走査線駆動回路405が有するTFTにおいて、隣接する結晶粒の配向性が揃うように制御され、方向性のある結晶構造を有する。更に第1の走査線駆動回路404、及び第2の走査線駆動回路405が有する薄膜トランジスタのチャネル形成領域を、一つの結晶粒から形成すると好ましい。その結果、結晶粒界での悪影響が低減、又はなくなることができるからである。
As a result, the first scan
また画素部402には、リッジが格子状に整列した、つまり格子状にリッジが整列していた結晶性半導体膜を用いることができるため、電気特性バラツキの低減されたTFTから形成することができる。その結果、表示ムラを低減することができる。また画素部402は非添加領域であるため、方向性のない結晶構造を有する。
In addition, since the
また図9(A)に示すように、金属元素添加において、第1の走査線駆動回路404、及び第2の走査線駆動回路405は選択的添加領域とし、画素部402は全面添加領域とする。そしてさらに図9(B)に示すように、レーザ照射において、第1の走査線駆動回路404、第2の走査線駆動回路405、及び画素部402を照射領域とする。
In addition, as shown in FIG. 9A, in the addition of a metal element, the first scan
その結果、第1の走査線駆動回路404、及び第2の走査線駆動回路405は、画素部402と比較して、結晶粒の大きな結晶性半導体膜を有するTFTから形成することができる。また第1の走査線駆動回路404、及び第2の走査線駆動回路405が有するTFTにおいて、隣接する結晶粒の配向性が揃うように制御され、方向性のある結晶構造を有する。更に第1の走査線駆動回路404、及び第2の走査線駆動回路405が有する薄膜トランジスタのチャネル形成領域を、一つの結晶粒から形成するように形成すると好ましく、結晶粒界での悪影響が低減、又はなくなることができる。
As a result, the first scan
また画素部402には、リッジが格子状に整列した結晶性半導体膜、つまり格子状にリッジが整列していた結晶性半導体膜を用いることができるため、電気特性バラツキの低減されたTFTから形成することができる。その結果、表示ムラを低減することができる。
The
または図9(C)に示すように、レーザ照射において、第1の走査線駆動回路404、及び第2の走査線駆動回路405を非照射領域とし、画素部402を照射領域とすることもできる。
Alternatively, as illustrated in FIG. 9C, in laser irradiation, the first scan
その結果、第1の走査線駆動回路404、及び第2の走査線駆動回路405のTFTはリッジが形成されない。よって、結晶粒の大きな結晶性半導体膜となっている。
As a result, no ridge is formed in the TFTs of the first scan
本実施の形態において、アクティブマトリクス基板は画素部と、信号線駆動回路部、走査線駆動回路部等の駆動回路部が一体形成されている構成を例示したが、画素部と、駆動回路部とを必ずしも一体形成する必要はない。信号線駆動回路部、走査線駆動回路部をICチップにより形成してバンプ等により接続してもよい。特に、信号線駆動回路をICチップにより形成して、異方導電性フィルム(ACF:Anisotropic Conductive Film)やフレキシブルプリント基板(FPC:Flexible printed circuit)を介したり、COF法やTAB法を用いて信号線や走査線を代表とする配線と接続することができる。 In this embodiment mode, the active matrix substrate has a structure in which a pixel portion and a driving circuit portion such as a signal line driving circuit portion and a scanning line driving circuit portion are integrally formed. However, the pixel portion, the driving circuit portion, Are not necessarily formed integrally. The signal line driver circuit portion and the scanning line driver circuit portion may be formed using an IC chip and connected by bumps or the like. In particular, a signal line driver circuit is formed by an IC chip, and the signal is transmitted through an anisotropic conductive film (ACF) or a flexible printed circuit (FPC), or by using a COF method or a TAB method. It can be connected to a wiring represented by a line or a scanning line.
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 This embodiment mode can be freely combined with the above embodiment modes.
(実施の形態6)
本実施の形態では、画素部のTFTと容量素子との結晶化状態を異ならせて形成する結晶性半導体膜を有するアクティブマトリクス基板の作製方法について説明する。
(Embodiment 6)
In this embodiment, a method for manufacturing an active matrix substrate having a crystalline semiconductor film formed by changing the crystallization state of a TFT in a pixel portion and a capacitor is described.
例えば図10(A)に示すような信号線301、及び電流供給線302と、走査線303との交差部に設けられたスイッチング用のTFT304、駆動用のTFT(駆動用TFT)305、駆動用TFTのゲート・ソース間に接続された容量素子306、駆動用TFTに接続された発光素子307を有する画素回路において、画素部が有するTFT、特に駆動用TFT305と、容量素子306との結晶化状態を異ならせるとよい。
これは、駆動用TFT305が有する半導体膜の結晶化状態がばらつくと、それに駆動される発光素子や液晶素子による表示がばらついてしまうためである。すなわち、駆動用TFTのバラツキが、表示ムラの一原因となっている。そのため、リッジが格子状に整列して形成される結晶性半導体膜を用いて形成し、バラツキが低減される駆動用TFTと好ましい。
一方、容量素子にリッジが形成されると、リーク電流が発生する恐れがある。そのため、リッジが形成されない結晶性半導体膜を用いて形成すると好ましい。
For example, as shown in FIG. 10A, a switching
This is because when the crystallization state of the semiconductor film included in the driving
On the other hand, when a ridge is formed in the capacitive element, there is a risk of leakage current. Therefore, it is preferable to use a crystalline semiconductor film in which no ridge is formed.
なお、図10(B)は、図10(A)に対応する画素の上面図例を示す。 Note that FIG. 10B illustrates an example of a top view of a pixel corresponding to FIG.
そこで、画素部のTFT、特に駆動用TFTに対してはレーザ結晶化を行い、容量素子にはレーザ結晶化を行わないようにするとよい。例えば、図10(C)に示すように、少なくとも駆動用TFTと容量素子との配置を、互いに重ならないようにする。そして容量素子が形成される領域(容量素子形成領域)310に、パルスレーザを照射しないように制御する。例えば、所定間隔でパルスレーザを照射するようにレーザ照射装置を制御する。 Therefore, it is preferable that laser crystallization is performed on the TFT in the pixel portion, particularly the driving TFT, and laser crystallization is not performed on the capacitor element. For example, as shown in FIG. 10C, at least the driving TFT and the capacitor are arranged so as not to overlap each other. Control is performed so that the region (capacitor element formation region) 310 where the capacitor element is formed is not irradiated with a pulse laser. For example, the laser irradiation apparatus is controlled so as to irradiate a pulse laser at a predetermined interval.
また全面にパルスレーザを照射し、特にリッジの形成を防止したい容量形成領域へ連続発振型レーザ(CWレーザ)を照射し、リッジを平坦化してもよい。さらにこの場合、金属元素であるNiを用いて結晶化を行い、配向性を制御した領域も溶融するため、配向性がランダムとなる。 Alternatively, the entire surface may be irradiated with a pulsed laser, and in particular, a continuous wave laser (CW laser) may be irradiated onto a capacitance forming region where formation of a ridge is desired to be flattened. Furthermore, in this case, crystallization is performed using Ni which is a metal element, and the region in which the orientation is controlled is melted, so that the orientation is random.
また、容量素子形成領域にマスクを設けて、パルスレーザが照射されないようにしてもよい。具体的には図10(D)に示すように、容量素子形成領域310のうち少なくとも容量素子306上にマスクとして屈折率のより高い膜と、屈折率のより低い膜とを順次積層し積層膜311を形成する。このとき照射レーザの波長をλ、それぞれの屈折率をnとすると、膜厚が(λ/4)・nを満たすように積層するとよい。具体的に、画素部全面にパルス発振型のエキシマレーザ(発振波長308nm)105を照射する場合、厚さ42nmのSiON膜を、厚さ36nmのITO膜を順に形成した積層膜を形成する。このとき、積層膜全体の膜厚は、数百nm〜数μmとなるように形成する。
Further, a mask may be provided in the capacitor element formation region so that the pulse laser is not irradiated. Specifically, as illustrated in FIG. 10D, a film having a higher refractive index and a film having a lower refractive index are sequentially stacked as a mask over at least the
エキシマレーザ光105は積層膜311により屈折するため、容量素子306へレーザは照射されない、又はエネルギーが低減されて照射される。そのため、積層膜311が形成された容量素子306はリッジが形成されない、又はリッジの高さが低減されている。その結果、リーク電流を低減することができる。なお容量素子以外のであってリッジを形成したくない領域に積層膜を形成してもよい。
Since the
以上のように、画素部において、所定箇所にパルスレーザを照射することによりTFTのバラツキを低減させ、且つ他の箇所にパルスレーザを照射しないことにより、リッジが形成されないため、容量素子からのリーク電流を防止することができる。 As described above, in the pixel portion, a variation in TFT is reduced by irradiating a pulse laser to a predetermined location, and a ridge is not formed by not irradiating a pulse laser to another location. Current can be prevented.
また図10(C)(D)において、容量素子が形成される半導体膜へ金属元素を添加せず、配向性の制御されない、つまり方向性のない結晶構造とすることができる。具体的には、少なくとも容量素子が形成される半導体膜上へマスクを形成した状態で金属元素を添加すればよい。例えば金属元素として例えばNiを用いると、リッジにニッケルシリサイドが偏析する。このニッケルシリサイドが万一ゲッタリングにより除去できない場合、容量素子が有する導電膜と半導体膜がショートする可能性が高くなり好ましくない。そのため、容量素子が形成される半導体膜上への金属元素を添加しないように添加領域を制御するとよい。 10C and 10D, a metal element is not added to the semiconductor film in which the capacitor is formed, so that a crystal structure in which orientation is not controlled, that is, there is no direction can be obtained. Specifically, a metal element may be added in a state where a mask is formed over at least a semiconductor film in which a capacitor is formed. For example, when Ni is used as the metal element, nickel silicide is segregated on the ridge. If this nickel silicide cannot be removed by gettering, the conductive film and the semiconductor film included in the capacitor are likely to be short-circuited, which is not preferable. Therefore, it is preferable to control the addition region so that a metal element is not added to the semiconductor film in which the capacitor is formed.
またこのとき、駆動用TFTが形成される半導体膜へ金属元素を添加し、配向性が制御された、つまり方向性のある結晶構造とすることもできる。駆動用TFTへNiを添加して形成された方向性のある結晶構造の粒界の走る方向と、電流の流れる方向とが一致するようにパターニングする。その結果、駆動用TFTの電気特性を向上でき、さらに結晶粒界による駆動用TFT間のバラツキを低減することもできる。 Further, at this time, a metal element can be added to the semiconductor film in which the driving TFT is formed, so that the orientation is controlled, that is, a crystal structure having directionality can be obtained. Patterning is performed so that the direction in which the grain boundary of the directional crystal structure formed by adding Ni to the driving TFT runs coincides with the direction in which the current flows. As a result, the electric characteristics of the driving TFT can be improved, and variations between the driving TFTs due to crystal grain boundaries can be reduced.
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 This embodiment mode can be freely combined with the above embodiment modes.
(実施の形態7)
本実施の形態では、結晶性半導体膜を有する半導体装置の一例である発光装置について説明する。
(Embodiment 7)
In this embodiment, a light-emitting device that is an example of a semiconductor device including a crystalline semiconductor film will be described.
図12(A)には、第1の基板1210上に信号線駆動回路1200、走査線駆動回路1201、及び画素部1202が形成された発光装置を示す。
FIG. 12A illustrates a light-emitting device in which a signal line driver circuit 1200, a scan line driver circuit 1201, and a pixel portion 1202 are formed over a
図12(B)は表示装置のA−A’の断面図を示し、第1の基板1210上に、nチャネル型TFT1223とpチャネル型TFT1224とを有するCMOS回路を備えた信号線駆動回路1200を示す。nチャネル型TFT1223とpチャネル型TFT1224とは、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成される。特に好ましくは、一つの結晶粒からチャネル形成領域を形成する。信号線駆動回路1200や走査線駆動回路1201を形成するTFTは、CMOS回路、PMOS回路又はNMOS回路で形成してもよい。
12B is a cross-sectional view taken along line AA ′ of the display device. A signal line driver circuit 1200 including a CMOS circuit having an n-
画素部1202は、スイッチング用TFT1221及び駆動用TFT1212を有する。スイッチング用TFT1221及び駆動用TFT1212とは、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成される。特に好ましくは、一つの結晶粒からチャネル形成領域を形成する。なお、画素部1202のTFTは信号線駆動回路1200や走査線駆動回路1201と比べると、高い結晶性を有する必要がない。また画素部1202は、駆動用TFT1212の一方の電極と接続された発光素子の第1の電極1213と、スイッチング用TFT1221及び駆動用TFT1212を覆い、発光素子の第1の電極1213に相当する位置に開口部を有する絶縁物1214と、第1の電極1213上に設けられた電界発光層1215と、対向して設けられた発光素子の第2の電極1216を有する発光素子1218とを有する。なお電界発光層は、有機材料、又は無機材料を有し、電子注入層、電子輸送層、発光層、正孔輸送層、正孔注入層等を適宜組み合わせて構成される。
The pixel portion 1202 includes a switching TFT 1221 and a driving TFT 1212. The switching TFT 1221 and the driving TFT 1212 are formed so as to have a crystalline semiconductor film in which crystal grains are aligned in a lattice shape by laser annealing using a pulse laser. Particularly preferably, a channel formation region is formed from one crystal grain. Note that the TFT of the pixel portion 1202 does not need to have high crystallinity as compared with the signal line driver circuit 1200 and the scan line driver circuit 1201. The pixel portion 1202 covers the
絶縁物1214はレジスト、ポリイミド、若しくはアクリル等の有機樹脂膜、又は窒化珪素、若しくは酸化珪素等の珪素を含む無機絶縁膜で形成すればよい。ここでは、絶縁物1214として、ポジ型の感光性アクリル樹脂膜を用いて形成する。なお有機樹脂膜等を用いる場合、水分や酸素の侵入を防止するため窒化珪素または窒化酸化珪素を主成分とする絶縁膜、または水素を含むDLC膜(Diamond Like Carbon)を形成するとよい。 The insulator 1214 may be formed of an organic resin film such as a resist, polyimide, or acrylic, or an inorganic insulating film containing silicon such as silicon nitride or silicon oxide. Here, the insulator 1214 is formed using a positive photosensitive acrylic resin film. In the case of using an organic resin film or the like, an insulating film containing silicon nitride or silicon nitride oxide as a main component or a DLC film (Diamond Like Carbon) containing hydrogen may be formed in order to prevent intrusion of moisture and oxygen.
なお、後に形成する電極や電界発光層の段差被覆性を良好なものとするため、絶縁物1214の上端部又は下端部に曲率を有する曲面が形成されるようにすると好ましい。例えば、絶縁物1214の材料としてポジ型の感光性アクリルを用いた場合、絶縁物1214の上端部のみに曲率半径(0.2μm〜3μm)を有する曲面を持たせるとよい。また、絶縁物1214として、感光性の光によってエッチャントに不溶解性となるネガ型、又は光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。 Note that a curved surface having a curvature is preferably formed on the upper end portion or the lower end portion of the insulator 1214 in order to improve the step coverage of an electrode or an electroluminescent layer to be formed later. For example, in the case where positive photosensitive acrylic is used as a material for the insulator 1214, only the upper end portion of the insulator 1214 may have a curved surface having a curvature radius (0.2 μm to 3 μm). As the insulator 1214, either a negative type that becomes insoluble in an etchant by photosensitive light or a positive type that becomes soluble in an etchant by light can be used.
発光素子の第1の電極1213が駆動用TFT1212の第1の電極と接している構成となっているため、発光素子の第1の電極1213の少なくとも下面は、半導体膜の第1の電極領域とオーミックコンタクトのとれる材料とし、電界発光層と接する表面に仕事関数の大きい材料を用いて形成することが望ましい。例えば発光素子の第1の電極1213は、窒化チタン膜の単層としてもよいし、3層以上の積層を用いてもよい。
Since the
発光素子の第1の電極1213、及び第2の電極1216として透光性を有する導電膜を用いれば両面発光型の発光装置を作製することができる。
When a light-transmitting conductive film is used for the
また第1の電極1213は非透光性、好ましくは反射性の高い導電膜とし、第2の電極1216は透光性を有する導電膜とすることができる。すると、光は封止基板側のみへ出射される上面出射型の発光装置を作製することができる。
The
また第1の電極1213は透光性を有する導電膜とし、第2の電極1216は非透光性、好ましくは反射性の高い導電膜とすることができる。すると、光は基板側のみへ出射される下面出射型の発光装置を作製することができる。
The
なお、光の出射方向とならない側に設けられた発光素子の電極に、反射性の高い導電膜を用いることにより光を有効利用することができる。 Note that light can be effectively used by using a highly reflective conductive film for an electrode of a light-emitting element provided on the side not corresponding to the light emission direction.
なお画素構成により、第1の電極及び第2の電極のいずれも陽極、又は陰極となりうる。例えば、第1の電極を陽極とし、第2の電極を陰極とする場合で具体的な電極材料について説明する。 Note that depending on the pixel structure, both the first electrode and the second electrode can be an anode or a cathode. For example, specific electrode materials will be described in the case where the first electrode is an anode and the second electrode is a cathode.
陽極材料としては、仕事関数の大きい(仕事関数4.0eV以上)金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。陽極材料の具体例としては、ITO(indium tin oxide)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(indium zinc oxide)の他、金(Au)、白金(Pt)、ニッケル(Ni)、タングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co)、銅(Cu)、パラジウム(Pd)、または金属材料の窒化物(TiN)等を用いることができる。 As the anode material, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a high work function (work function of 4.0 eV or more). Specific examples of the anode material include ITO (indium tin oxide), IZO (indium zinc oxide) in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide, gold (Au), platinum (Pt), Nickel (Ni), tungsten (W), chromium (Cr), molybdenum (Mo), iron (Fe), cobalt (Co), copper (Cu), palladium (Pd), or metal nitride (TiN), etc. Can be used.
一方、陰極材料としては、仕事関数の小さい(仕事関数3.8eV以下)金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることが好ましい。陰極材料の具体例としては、元素周期律の1族または2族に属する元素、すなわちLiやCs等のアルカリ金属、およびMg、Ca、Sr等、およびこれらを含む合金(Mg:Ag、Al:Li)や化合物(LiF、CsF、CaF2)の他、希土類金属を含む遷移金属を用いて形成することができる。但し、陰極は透光性を有する必要があるため、これら金属、又はこれら金属を含む合金を非常に薄く形成し、ITO等の金属(合金を含む)との積層により形成する。これら陽極、及び陰極は蒸着法、スパッタリング法等により形成することができる。
On the other hand, it is preferable to use a metal, an alloy, an electrically conductive compound, a mixture thereof, or the like having a low work function (work function of 3.8 eV or less) as the cathode material. Specific examples of the cathode material include elements belonging to
また、電界発光層1215として、フルカラー表示とする場合、赤色(R)、緑色(G)、青色(B)の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法、またはインクジェット法などによって選択的に形成すればよい。具体的には、HILとしてCuPcやPEDOT、HTLとしてα−NPD、ETLとしてBCPやAlq3、EILとしてBCP:LiやCaF2をそれぞれ用いる。また例えばEMLは、R、G、Bのそれぞれの発光色に対応したドーパント(Rの場合DCM等、Gの場合DMQD等)をドープしたAlq3を用いればよい。 Further, in the case of full-color display as the electroluminescent layer 1215, materials that emit red (R), green (G), and blue (B) light are selected by an evaporation method using an evaporation mask or an inkjet method, respectively. It may be formed automatically. Specifically, CuPc or PEDOT is used as HIL, α-NPD is used as HTL, BCP or Alq 3 is used as ETL, and BCP: Li or CaF 2 is used as EIL. Further, for example, EML may be Alq 3 doped with a dopant corresponding to each emission color of R, G, and B (DCM in the case of R, DMQD in the case of G).
より具体的な電界発光層1215の積層構造は、赤色の発光を示す電界発光層を形成する場合、例えば、CuPcを30nm形成し、α-NPDを60nm形成した後、同一のマスクを用いて、赤色の発光層としてDCM2及びルブレンが添加されたAlq3を40nm形成し、電子輸送層としてBCPを40nm形成し、電子注入層としてLiが添加されたBCPを1nm形成する。また、緑色の発光を示す電界発光層を形成する場合、例えば、CuPcを30nm形成し、α―NPDを60nm形成した後、同一の蒸着マスクを用いて、緑色の発光層としてクマリン545Tが添加されたAlq3を40nm形成し、電子輸送層としてBCPを40nm形成し、電子注入層としてLiが添加されたBCPを1nm形成する。また、青色の発光を示す電界発光層を形成する場合、例えば、CuPcを30nm形成し、α-NPDを60nm形成した後、同一のマスクを用いて発光層としてビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛:Zn(PBO)2を10nm形成し、電子輸送層としてBCPを40nm形成し、電子注入層としてLiが添加されたBCPを1nm形成する。なお、上記電界発光層の積層構造に限定されない。 More specifically, in the case of forming an electroluminescent layer that emits red light, for example, after forming 30 nm of CuPc and 60 nm of α-NPD, the same mask is used when forming an electroluminescent layer that emits red light. Alq 3 to which DCM 2 and rubrene are added is formed to 40 nm as a red light emitting layer, BCP is formed to 40 nm as an electron transport layer, and BCP to which Li is added is formed to be 1 nm as an electron injection layer. In the case of forming an electroluminescent layer that emits green light, for example, CuPc is formed to 30 nm and α-NPD is formed to 60 nm, and then coumarin 545T is added as a green light emitting layer using the same vapor deposition mask. Alq 3 is formed to 40 nm, BCP is formed to 40 nm as an electron transport layer, and BCP doped with Li is formed to 1 nm as an electron injection layer. In the case of forming an electroluminescent layer that emits blue light, for example, CuPc is formed to 30 nm, α-NPD is formed to 60 nm, and then bis [2- (2-hydroxyphenyl) is formed as the light emitting layer using the same mask. ) Benzoxazolate] Zinc: Zn (PBO) 2 is formed to 10 nm, BCP is formed to 40 nm as the electron transport layer, and BCP doped with Li is formed to 1 nm as the electron injection layer. Note that the present invention is not limited to the stacked structure of the electroluminescent layer.
以上、各色の電界発光層のうち、共通しているCuPcやα-NPDは、画素部全面に形成することができる。またマスクは、各色で共有することもでき、例えば、赤色の電界発光層を形成後、マスクをずらして、緑色の電界発光層、再度マスクをずらして青色の電界発光層を形成することができる。形成する各色の電界発光層の順序は適宜設定すればよい。 As described above, among the electroluminescent layers of the respective colors, common CuPc and α-NPD can be formed on the entire surface of the pixel portion. The mask can also be shared by each color. For example, after forming a red electroluminescent layer, the mask can be shifted to form a green electroluminescent layer, and the mask can be shifted again to form a blue electroluminescent layer. . What is necessary is just to set suitably the order of the electroluminescent layer of each color to form.
また白色発光の場合、カラーフィルタ、又はカラーフィルタ及び色変換層などを別途設けることによってフルカラー表示を行ってもよい。カラーフィルタや色変換層は、第2の基板に設けた後、張り合わせればよい。 In the case of white light emission, full color display may be performed by separately providing a color filter or a color filter and a color conversion layer. The color filter and the color conversion layer may be attached after being provided over the second substrate.
さらに水分や酸素等による発光素子の劣化を防止するために、発光素子の第2の電極を覆って設けられた保護膜1217を有する。本実施の形態では保護膜1217にスパッタ法(DC方式やRF方式)により得られる窒化珪素または窒化酸化珪素を主成分とする絶縁膜、または水素を含むDLC膜(Diamond Like Carbon)を使用する。 Further, in order to prevent deterioration of the light-emitting element due to moisture, oxygen, or the like, a protective film 1217 is provided to cover the second electrode of the light-emitting element. In this embodiment mode, an insulating film mainly containing silicon nitride or silicon nitride oxide obtained by a sputtering method (DC method or RF method) or a DLC film (Diamond Like Carbon) containing hydrogen is used for the protective film 1217.
そして図12に示すように、発光素子の第2の電極1216は、接続領域の絶縁物1214に設けられた開口部(コンタクト)から引き回し配線を介して、接続配線1208と接続される。接続配線1208は、異方性導電樹脂(ACF)によりフレキシブルプリント基板(FPC)1209に接続されている。そして、FPC1209を介して外部入力信号となるビデオ信号やクロック信号を受け取る。ここではFPCしか図示されていないが、このFPCにはプリント配線基板(PWB)が取り付けられていてもよい。
Then, as shown in FIG. 12, the second electrode 1216 of the light-emitting element is connected to the
本実施の形態では、基板1210上に信号線駆動回路1200及び走査線駆動回路1201を形成したドライバ一体型の発光装置を示すが、信号線駆動回路及び走査線駆動回路はICにより形成し、SOG法やTAB法により信号線、又は走査線等と接続してもよい。
In this embodiment mode, a driver-integrated light emitting device in which a signal line driver circuit 1200 and a scan line driver circuit 1201 are formed over a
また加圧や加熱によりACFを接着するときに、基板のフレキシブル性や加熱による軟化のため、クラックが生じないように注意する。例えば、接着領域に硬性の高い基板を補助として配置したりすればよい。 Also, when the ACF is bonded by pressurization or heating, care should be taken not to cause cracks due to the flexibility of the substrate and softening due to heating. For example, a highly rigid substrate may be disposed as an auxiliary in the adhesion region.
また第1の基板の周縁部にはシール材1205が設けられ、第2の基板1204と張り合わせられ、封止されている。シール材1205はエポキシ系樹脂を用いるのが好ましい。 In addition, a sealant 1205 is provided on a peripheral portion of the first substrate, and is bonded to the second substrate 1204 and sealed. The sealing material 1205 is preferably an epoxy resin.
第2の基板1204で封止すると、保護膜1217との間に空間が形成される。空間には、不活性ガス、例えば窒素ガスを充填したり、吸水性の高い材料を形成して、水分や酸素の侵入を防止する。本実施の形態では、透光性を有し、吸水性の高い樹脂1230を形成する。樹脂1230は透光性を有するため、発光素子からの光が第2の基板側へ出射される場合であっても、透過率を低減することなく形成することができる。 When sealed with the second substrate 1204, a space is formed between the protective film 1217 and the second substrate 1204. The space is filled with an inert gas, for example, nitrogen gas, or a material with high water absorption is formed to prevent moisture and oxygen from entering. In this embodiment, a resin 1230 having a light-transmitting property and high water absorption is formed. Since the resin 1230 has a light-transmitting property, the resin 1230 can be formed without reducing transmittance even when light from the light-emitting element is emitted to the second substrate side.
以上のように、格子状に整列した結晶粒を有する結晶性半導体膜を有する薄膜トランジスタ、特に一つの結晶粒からチャネル形成領域が形成された薄膜トランジスタを有する発光装置を作製することができる。一つの結晶粒からチャネル形成領域が形成された薄膜トランジスタを形成することにより、結晶粒界での悪影響が低減、又はなくなることができる。その結果、電気特性が揃い、更に移動度の高い薄膜トランジスタを作製することができ、高品質な発光装置を提供することができる。 As described above, a light-emitting device including a thin film transistor having a crystalline semiconductor film having crystal grains arranged in a lattice pattern, particularly a thin film transistor in which a channel formation region is formed from one crystal grain can be manufactured. By forming a thin film transistor in which a channel formation region is formed from one crystal grain, adverse effects at the crystal grain boundary can be reduced or eliminated. As a result, a thin film transistor with uniform electrical characteristics and high mobility can be manufactured, and a high-quality light-emitting device can be provided.
(実施の形態8)
本実施の形態では、結晶性半導体膜を有する半導体装置の一例である液晶表示装置について説明する。
(Embodiment 8)
In this embodiment, a liquid crystal display device which is an example of a semiconductor device including a crystalline semiconductor film is described.
図13(A)には、第1の基板1210上に信号線駆動回路1200、走査線駆動回路1201、及び画素部1202が形成された液晶表示装置を示す。
FIG. 13A illustrates a liquid crystal display device in which a signal line driver circuit 1200, a scan line driver circuit 1201, and a pixel portion 1202 are formed over a
図13(B)は表示装置のA−A’の断面図を示し、第1の基板1210上に、nチャネル型TFT1223とpチャネル型TFT1224とを有するCMOS回路を備えた信号線駆動回路1200を示す。nチャネル型TFT1223とpチャネル型TFT1224とは、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成される。特に好ましくは、一つの結晶粒からチャネル形成領域を形成する。信号線駆動回路1200や走査線駆動回路1201を形成するTFTは、CMOS回路、PMOS回路又はNMOS回路で形成してもよい。
FIG. 13B is a cross-sectional view taken along line AA ′ of the display device. A signal line driver circuit 1200 including a CMOS circuit having an n-
画素部1202は、スイッチング用TFT1221及び容量素子1245を有する。スイッチング用TFT1221は、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成される。特に好ましくは、一つの結晶粒からチャネル形成領域を形成する。容量素子1245は、不純物が添加された半導体膜と、ゲート電極とに挟まれたゲート絶縁膜により構成される。なお、画素部1202のTFTは信号線駆動回路1200や走査線駆動回路1201と比べると、高い結晶性を有する必要がない。スイッチング用TFT1211の一方の電極と接続された画素電極1250を有し、nチャネル型TFT1223、pチャネル型TFT1224、画素電極1250、及びスイッチング用TFT1211を覆うように絶縁物1214が設けられている。
The pixel portion 1202 includes a switching TFT 1221 and a capacitor element 1245. The switching TFT 1221 is formed so as to have a crystalline semiconductor film in which crystal grains are arranged in a lattice by laser annealing using a pulse laser. Particularly preferably, a channel formation region is formed from one crystal grain. The capacitor 1245 includes a gate insulating film sandwiched between a semiconductor film to which an impurity is added and a gate electrode. Note that the TFT of the pixel portion 1202 does not need to have high crystallinity as compared with the signal line driver circuit 1200 and the scan line driver circuit 1201. A
対向基板となる第2の基板1204には、信号線駆動回路1200に相当する位置にブラックマトリクス1253が設けられ、少なくとも画素部に相当する位置にカラーフィルタ1252が設けられる。そして対向電極1251が形成された第2の基板1204に、ラビング処理を施し、第1の基板1210とスペーサ1255を介して張り合わせる。
A second substrate 1204 which is a counter substrate is provided with a black matrix 1253 at a position corresponding to the signal line driver circuit 1200 and a color filter 1252 at least at a position corresponding to a pixel portion. Then, the second substrate 1204 over which the counter electrode 1251 is formed is subjected to rubbing treatment, and is bonded to the
第1の基板1210、及び第2の基板1204の間に液晶層を注入する。液晶層を注入する場合は、真空中で行うとよい。また第1の基板1210へ液晶層を滴下し、第2の基板1204で張り合わせてもよい。特に、大型基板になると液晶層を注入するより、滴下する方が好ましい。
A liquid crystal layer is injected between the
第1の基板1210と、第2の基板1204とをシール材1205を用いて接着する。第1の基板1210と、第2の基板1204とには適宜偏光板を設け、コントラストを高めるとよい。
The
以上のように、格子状に整列した結晶粒を有する結晶性半導体膜を有する薄膜トランジスタ、特に一つの結晶粒からチャネル形成領域が形成された薄膜トランジスタを有する液晶表示装置を作製することができる。一つの結晶粒からチャネル形成領域が形成された薄膜トランジスタを形成することにより、結晶粒界での悪影響が低減、又はなくなることができる。その結果、電気特性が揃い、更に移動度の高い薄膜トランジスタを作製することができ、高品質な液晶表示装置を提供することができる。 As described above, a liquid crystal display device including a thin film transistor having a crystalline semiconductor film having crystal grains arranged in a lattice pattern, particularly a thin film transistor in which a channel formation region is formed from one crystal grain, can be manufactured. By forming a thin film transistor in which a channel formation region is formed from one crystal grain, adverse effects at the crystal grain boundary can be reduced or eliminated. As a result, a thin film transistor with uniform electrical characteristics and higher mobility can be manufactured, and a high-quality liquid crystal display device can be provided.
(実施の形態9)
本発明を適用して作製される電子機器の一例として、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などが挙げられる。それら電子機器の具体例を図14に示す。
(Embodiment 9)
As an example of an electronic device manufactured by applying the present invention, a digital camera, a sound reproduction device such as a car audio, a notebook personal computer, a game device, a portable information terminal (a mobile phone, a portable game machine, etc.), a home use An image reproducing device including a recording medium such as a game machine may be used. Specific examples of these electronic devices are shown in FIGS.
図14(A)は表示装置であり、筐体2001、支持台2002、表示部2003、スピーカー部2004、ビデオ入力端子2005等を含む。表示部2003は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2003は、画素部と駆動回路部を有する。
FIG. 14A illustrates a display device, which includes a
図14(B)はデジタルスチルカメラであり、本体2101、表示部2102、受像部2103、操作キー2104、外部接続ポート2105、シャッター2106等を含む。表示部2102は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2102は、画素部と駆動回路部を有する。
FIG. 14B shows a digital still camera, which includes a
図14(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウス2206等を含む。表示部2203は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2203は、画素部と駆動回路部を有する。
FIG. 14C illustrates a laptop personal computer, which includes a
図14(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッチ2303、操作キー2304、赤外線ポート2305等を含む。表示部2302は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2302は、画素部と駆動回路部を有する。
FIG. 14D shows a mobile computer, which includes a
図14(E)は記録媒体を備えた携帯型の画像再生装置であり、本体2401、筐体2402、表示部A2403、表示部B2404、記録媒体読込部2405、操作キー2406、スピーカー部2407等を含む。表示部A2403は主として画像情報を表示し、表示部B2404は主として文字情報を表示する。表示部A2403、表示部B2404は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2403、2404は、画素部と駆動回路部を有する。
FIG. 14E shows a portable image reproducing device provided with a recording medium, which includes a
図14(F)はゴーグル型ディスプレイであり、本体2501、表示部2502、アーム部2503を含む。表示部2502は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2502は、画素部と駆動回路部を有する。
FIG. 14F shows a goggle type display, which includes a
図14(G)はビデオカメラであり、本体2601、表示部2602、筐体2603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリー2607、音声入力部2608、操作キー2609等を含む。表示部2602は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2602は、画素部と駆動回路部を有する。
FIG. 14G shows a video camera, which includes a main body 2601, a display portion 2602, a
図14(H)は携帯端末のうちの携帯電話機であり、本体2701、筐体2702、表示部2703、音声入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、アンテナ2708等を含む。表示部2703は、発光素子、又は液晶素子を有し、パルスレーザを用いてレーザニールすることにより、結晶粒が格子状に整列した結晶性半導体膜を有するように形成され、特に隣接する結晶粒の配向性が揃ったTFTを有する。更に一つの結晶粒からチャネル形成領域を形成してもよい。なお、表示部2703は、画素部と駆動回路部を有する。
FIG. 14H illustrates a mobile phone among mobile terminals, which includes a
上記の電子機器は、格子状に整列した結晶粒を有し、特に隣接する結晶粒の配向性が揃った結晶性半導体膜を有する薄膜トランジスタを有することができる。隣接する結晶粒の配向性が揃った結晶粒を有するように形成される薄膜トランジスタ、少なくとも配向性が揃った結晶粒から形成されるチャネル形成領域を有する薄膜トランジスタでは、薄膜トランジスタ間のバラツキを低減することができる。その結果、電気特性が揃い、表示ムラが低減された電子機器を作製することができる。更に、一つの該結晶粒からチャネル形成領域を形成してもよい。その結果、結晶粒界での悪影響が低減、又はなくなった電子機器を作製することができる。 The above electronic device can include a thin film transistor including a crystalline semiconductor film having crystal grains arranged in a lattice shape, and in particular, having the orientation of adjacent crystal grains aligned. In a thin film transistor formed so that adjacent crystal grains have uniform orientation and at least a channel formation region formed of crystal grains having uniform orientation, variation between thin film transistors can be reduced. it can. As a result, an electronic device with uniform electrical characteristics and reduced display unevenness can be manufactured. Further, a channel formation region may be formed from one of the crystal grains. As a result, an electronic device in which the adverse effect on the crystal grain boundary is reduced or eliminated can be manufactured.
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。 This embodiment mode can be freely combined with the above embodiment modes.
(実施例1)
本実施例では、リッジが整列して形成される原理について図11を用いて説明する。
Example 1
In this embodiment, the principle that ridges are formed in alignment will be described with reference to FIG.
図11(A)にはパルスレーザ光を照射する前の珪素膜を示す。 FIG. 11A shows a silicon film before irradiation with pulsed laser light.
図11(B)に示すように、パルスレーザが1ショット照射された時点でリッジが形成される。このとき、結晶化を促進する金属元素を形成して加熱を行った珪素膜の場合、加熱処理の時点でできた核から成長した結晶粒が最後にぶつかる位置にリッジが形成される。また、金属元素を用いた加熱処理を行わない場合、ランダムな位置にリッジが形成される。 As shown in FIG. 11B, a ridge is formed when one shot of the pulse laser is irradiated. At this time, in the case of a silicon film heated by forming a metal element that promotes crystallization, a ridge is formed at a position where crystal grains grown from nuclei formed at the time of the heat treatment finally hit. In addition, when heat treatment using a metal element is not performed, ridges are formed at random positions.
図11(C)に示すように、パルスレーザの2ショット目では、珪素膜の表面にリッジによる凹凸ができたことによってレーザ照射時の散乱光、又は反射光(合わせて乱反射光)が増加し、入射光と、乱反射光とは干渉する。 As shown in FIG. 11 (C), in the second shot of the pulse laser, the surface of the silicon film has irregularities due to ridges, so that the scattered light or reflected light (also diffusely reflected light) at the time of laser irradiation increases. The incident light and the irregularly reflected light interfere with each other.
そして図11(D)に示すように、パルスレーザの3ショット目以降をみ ると、干渉によってレーザが強めあった場所は温度が高いため最後に結晶化 する。そのため、強めあった場所には新たなリッジが形成される。それ以降 レーザを照射すると、そのリッジが新たな散乱源となり、また別の場所で干 渉が生じる。 Then, as shown in FIG. 11D, when the third and subsequent shots of the pulse laser are viewed, the place where the laser is strengthened by interference is crystallized last because the temperature is high. Therefore, a new ridge is formed in the strengthened place. After that, when the laser is irradiated, the ridge becomes a new scattering source, and interference occurs at another location.
全てのリッジにおいて、このような干渉は起こっていると考えられ、リッジの数は増加していく。しかし、高さの高いリッジの方が散乱強度は大きくなるため、パルスレーザの波長(例えば、エキシマレーザなら約300nm)の距離の中に2つのリッジがある場合は、高いリッジの方がショット数と共に成長して行き、高さの低いリッジの方は、溶融時になくなってしまう。 Such interference is considered to occur in all ridges, and the number of ridges increases. However, since the scattering intensity of the ridge with a higher height is larger, if there are two ridges within the distance of the pulse laser wavelength (for example, about 300 nm for an excimer laser), the number of shots is higher with the ridge. The ridge that grows with the low height is lost when it melts.
そのため、初めはランダムに並んでいるリッジであっても、パルスレーザのショット数が増えるにつれ、高いリッジが規則的に整列して残る。またさらに、ある程度までリッジが整列してくると、温度分布がより顕著になり、リッジの整列が促進される。 Therefore, even if the ridges are randomly arranged at the beginning, the high ridges remain regularly aligned as the number of shots of the pulse laser increases. Furthermore, when the ridges are aligned to a certain extent, the temperature distribution becomes more prominent and the alignment of the ridges is promoted.
以上のように、格子状に整列したリッジが形成されると考えられる。すなわち、格子状に整列した結晶粒が形成される。 As described above, it is considered that ridges arranged in a lattice shape are formed. That is, crystal grains arranged in a lattice form are formed.
Claims (14)
配向性がランダムな結晶粒を有する第2の結晶性半導体膜を用いた容量素子と、を有する
ことを特徴とする半導体装置。 Thin film transistor using a first crystalline semiconductor film having crystal grains which are provided between ridges aligned in a lattice shape and have a uniform orientation between adjacent ones by irradiating a semiconductor film with pulsed laser light When,
And a capacitor using the second crystalline semiconductor film having crystal grains with random orientation.
配向性がランダムな結晶粒を有する第2の結晶性半導体膜を用いた容量素子と、を有する画素部を含む
ことを特徴とする半導体装置。 Thin film transistor using a first crystalline semiconductor film having crystal grains which are provided between ridges aligned in a lattice shape and have a uniform orientation between adjacent ones by irradiating a semiconductor film with pulsed laser light When,
A semiconductor device comprising: a pixel portion having a capacitor using a second crystalline semiconductor film having crystal grains with random orientation.
前記薄膜トランジスタのチャネル形成領域は、前記リッジを有さない
ことを特徴とする半導体装置。 In claim 1 or 2 ,
The channel formation region of the thin film transistor does not have the ridge.
前記第1の結晶性半導体膜が有する結晶粒の大きさは、前記半導体膜へ照射するパルス発振型のレーザ光の発振波長と同程度の間隔である
ことを特徴とする半導体装置。 In any one of Claims 1 thru | or 3 ,
The semiconductor device is characterized in that the size of the crystal grains of the first crystalline semiconductor film is approximately equal to the oscillation wavelength of the pulsed laser light irradiated to the semiconductor film.
前記非晶質半導体膜を加熱することにより、前記金属元素が添加された領域に隣接間で配向性の揃った結晶粒を有する第1の結晶性半導体膜と、前記金属元素が添加されない領域に配向性がランダムな結晶粒を有する第2の結晶性半導体膜とを形成し、
前記第1の結晶性半導体膜にパルス発振型のレーザ光を照射することにより、格子状に整列したリッジを形成し、
前記第1及び第2の結晶性半導体膜をパターニングして、前記第1の結晶性半導体膜を有する薄膜トランジスタと、前記第2の結晶性半導体膜を有する容量素子とを形成する
ことを特徴とする半導体装置の作製方法。 A metal element that promotes crystallization is selectively added to the amorphous semiconductor film,
By heating the amorphous semiconductor film, a first crystalline semiconductor film having crystal grains with a uniform orientation between adjacent regions in the region to which the metal element is added, and a region to which the metal element is not added. Forming a second crystalline semiconductor film having crystal grains with random orientation ;
By irradiating laser light of pulse oscillation type to the first crystalline semiconductor film, form the shape of the ridges aligned in a grid pattern,
Patterning the first and the second crystalline semiconductor film, a thin film transistor capacitor having the first crystalline semiconductor film to form a capacitor element having the second crystalline semiconductor film <br A manufacturing method of a semiconductor device characterized by the above.
前記非晶質半導体膜に結晶化を促進する金属元素を選択的に添加し、
前記非晶質半導体膜を加熱することにより、前記金属元素が添加された領域に隣接間で配向性の揃った結晶粒を有する第1の結晶性半導体膜と、前記金属元素が添加されない領域に配向性がランダムな結晶粒を有する第2の結晶性半導体膜とを形成し、
前記第1の結晶性半導体膜にパルス発振型のレーザ光を照射することにより、格子状に整列したリッジを形成し、
前記第1及び第2の結晶性半導体膜をパターニングして、前記第1の結晶性半導体膜を有する薄膜トランジスタと、前記第2の結晶性半導体膜を有する容量素子とを形成する
ことを特徴とする半導体装置の作製方法。 Applying plasma treatment to the amorphous semiconductor film,
A metal element that promotes crystallization is selectively added to the amorphous semiconductor film;
By heating the amorphous semiconductor film, a first crystalline semiconductor film having crystal grains with a uniform orientation between adjacent regions in the region to which the metal element is added, and a region to which the metal element is not added. Forming a second crystalline semiconductor film having crystal grains with random orientation ;
By irradiating laser light of pulse oscillation type to the first crystalline semiconductor film, form the shape of the ridges aligned in a grid pattern,
Patterning the first and the second crystalline semiconductor film, a thin film transistor capacitor having the first crystalline semiconductor film to form a capacitor element having the second crystalline semiconductor film <br A manufacturing method of a semiconductor device characterized by the above.
希ガス元素、窒素およびアンモニアから選ばれた一種または複数種を主成分とする気体をプラズマ化した雰囲気中に、前記非晶質半導体膜を曝すことにより前記プラズマ処理を施す
ことを特徴とする半導体装置の作製方法。 In claim 6 ,
A semiconductor characterized in that the plasma treatment is performed by exposing the amorphous semiconductor film to an atmosphere in which a gas mainly composed of one or more kinds selected from a rare gas element, nitrogen and ammonia is made into plasma. Device fabrication method.
前記整列したリッジは、前記パルス発振型のレーザ光の発振波長と同程度の間隔で形成されることを特徴とする半導体装置の作製方法。The method for manufacturing a semiconductor device, wherein the aligned ridges are formed at an interval approximately equal to an oscillation wavelength of the pulsed laser beam.
前記第2の結晶性半導体膜上に、SiON膜と、ITO膜とが順次積層した積層膜を形成した後、前記パルス発振型のレーザ光を前記第1及び第2の結晶性半導体膜に照射し、A laminated film in which an SiON film and an ITO film are sequentially laminated is formed on the second crystalline semiconductor film, and then the pulsed laser light is irradiated onto the first and second crystalline semiconductor films. And
前記第1の結晶性半導体膜に前記格子状に整列したリッジを形成することを特徴とする半導体装置の作製方法。A manufacturing method of a semiconductor device, wherein a ridge aligned in the lattice shape is formed in the first crystalline semiconductor film.
前記薄膜トランジスタのチャネル形成領域は前記結晶粒の結晶粒界を有さないように前記第1の結晶性半導体膜をパターニングする
ことを特徴とする半導体装置の作製方法。 Preparation channel formation region of the thin film transistor according to any one of claims 5 to 9 of the semiconductor device, which comprises patterning the first crystalline semiconductor film such that it has no crystal grain boundary of the crystal grains Method.
前記薄膜トランジスタのチャネル形成領域上に導電膜を形成し、
前記導電膜上に有機材料を塗布し、
前記有機材料を露光することによりマスクを形成し、
前記マスクを用いて前記導電膜をエッチングすることによりゲート電極を形成し、
前記ゲート電極は隣接する前記リッジ間に形成する
ことを特徴とする半導体装置の作製方法。 In any one of Claims 5 thru | or 10 ,
Forming a conductive film on a channel formation region of the thin film transistor ;
An organic material is applied on the conductive film,
Forming a mask by exposing the organic material;
A gate electrode is formed by etching the conductive film using the mask,
The method for manufacturing a semiconductor device, wherein the gate electrode is formed between adjacent ridges.
前記導電膜をエッチングすることにより形成されたゲート電極の幅は、前記マスクの幅より細い
ことを特徴とする半導体装置の作製方法。 In claim 11 ,
A method for manufacturing a semiconductor device, wherein a width of a gate electrode formed by etching the conductive film is narrower than a width of the mask.
スピンコーティング法、ディップ法、イオン注入法、又はスパッタリング法により前記非晶質半導体膜に結晶化を促進する金属元素を選択的に添加することを特徴とする半導体装置の作製方法。 In any one of Claims 5 thru | or 12 ,
A method for manufacturing a semiconductor device, wherein a metal element that promotes crystallization is selectively added to the amorphous semiconductor film by a spin coating method, a dip method, an ion implantation method, or a sputtering method.
前記結晶化を促進する金属元素は、Niであることを特徴とする半導体装置の作製方法。 In any one of Claims 5 thru | or 13 ,
The method for manufacturing a semiconductor device, wherein the metal element that promotes crystallization is Ni.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004215709A JP4578877B2 (en) | 2003-07-31 | 2004-07-23 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003284437 | 2003-07-31 | ||
JP2004215709A JP4578877B2 (en) | 2003-07-31 | 2004-07-23 | Semiconductor device and manufacturing method thereof |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005064487A JP2005064487A (en) | 2005-03-10 |
JP2005064487A5 JP2005064487A5 (en) | 2007-07-12 |
JP4578877B2 true JP4578877B2 (en) | 2010-11-10 |
Family
ID=34380267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004215709A Expired - Fee Related JP4578877B2 (en) | 2003-07-31 | 2004-07-23 | Semiconductor device and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4578877B2 (en) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008135609A (en) * | 2006-11-29 | 2008-06-12 | Mitsubishi Electric Corp | Semiconductor film and thin-film transistor |
KR100982311B1 (en) | 2008-05-26 | 2010-09-15 | 삼성모바일디스플레이주식회사 | Thin film transistor, fabricating method for the same, and organic light emitting diode display device comprising the same |
JP2010157583A (en) | 2008-12-26 | 2010-07-15 | Toshiba Corp | Vertical diode and method for manufacturing same and semiconductor memory device |
KR101015849B1 (en) * | 2009-03-03 | 2011-02-23 | 삼성모바일디스플레이주식회사 | Thin film transistor, fabricating method of the thin film transistor, and organic lighting emitting diode display device comprising the same |
KR101041141B1 (en) | 2009-03-03 | 2011-06-13 | 삼성모바일디스플레이주식회사 | organic light emitting display device and the fabricating method of the same |
KR101049801B1 (en) | 2009-03-05 | 2011-07-15 | 삼성모바일디스플레이주식회사 | Method for manufacturing polycrystalline silicon layer and atomic layer deposition apparatus used therein |
KR101056428B1 (en) | 2009-03-27 | 2011-08-11 | 삼성모바일디스플레이주식회사 | Thin film transistor, manufacturing method thereof, and organic light emitting display device comprising the same |
US8247317B2 (en) * | 2009-09-16 | 2012-08-21 | Applied Materials, Inc. | Methods of solid phase recrystallization of thin film using pulse train annealing method |
KR101094295B1 (en) | 2009-11-13 | 2011-12-19 | 삼성모바일디스플레이주식회사 | Fabricating method of polysilicon, Thin film transistor, and Organic light emitting display device |
CN202661759U (en) * | 2012-05-17 | 2013-01-09 | 北京京东方光电科技有限公司 | Pixel structure, double-gate pixel structure and display device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151410A (en) * | 2000-08-22 | 2002-05-24 | Sony Corp | Method of manufacturing crystalline semiconductor material and semiconductor device |
JP2002246606A (en) * | 2001-02-20 | 2002-08-30 | Fujitsu Ltd | Method for fabricating thin film transistor |
-
2004
- 2004-07-23 JP JP2004215709A patent/JP4578877B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002151410A (en) * | 2000-08-22 | 2002-05-24 | Sony Corp | Method of manufacturing crystalline semiconductor material and semiconductor device |
JP2002246606A (en) * | 2001-02-20 | 2002-08-30 | Fujitsu Ltd | Method for fabricating thin film transistor |
Also Published As
Publication number | Publication date |
---|---|
JP2005064487A (en) | 2005-03-10 |
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