JP4578133B2 - Flash memory device capable of preventing program disturb due to partial program - Google Patents
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Description
本発明は半導体メモリ装置に関するものであり、より詳しくはフラッシュメモリ装置に関するものである。 The present invention relates to a semiconductor memory device, and more particularly to a flash memory device.
半導体メモリ装置に貯蔵されたデータのリフレッシュを不要とし、かつ電気的に消去及びプログラム可能な半導体メモリ装置に対する要求が次第に増加している。又、メモリ装置の貯蔵容量及び集積度を高めることが現在の流れである。貯蔵されたデータのリフレッシュを不要として大容量及び高集積度を提供する不揮発性半導体メモリ装置の一例がNAND型フラッシュメモリ装置である。フラッシュメモリ装置はパワーオフ時さえデータをそのまま維持するので、電源が急に遮断されることがある電子装置(例えば、携帯用端末機、携帯用コンピュータ、等等)に幅広く使用されている。 There is an increasing demand for semiconductor memory devices that do not require refresh of data stored in the semiconductor memory devices and that can be electrically erased and programmed. In addition, the current trend is to increase the storage capacity and integration of memory devices. An example of a non-volatile semiconductor memory device that provides a large capacity and a high degree of integration without needing to refresh stored data is a NAND flash memory device. Since the flash memory device maintains the data as it is even when the power is turned off, the flash memory device is widely used in electronic devices (for example, portable terminals, portable computers, etc.) whose power supply may be suddenly cut off.
図1は一般的なNAND型フラッシュメモリ装置を示すブロック図である。図1を参照すると、NAND型フラッシュメモリ装置10はメモリセルアレイ(memory cell array)20、行選択回路(row selection circuit)(図には“X−SEL”と表記される)40、および感知及びラッチ回路(sense and latch circuit)(又はページバッファ回路と呼ばれる)60を含む。メモリセルアレイ20はビットラインBL0〜BLmにそれぞれ連結される複数のセルストリング(又はNANDストリング)21を含む。各列のセルストリング21は第1選択トランジスタとしてのストリング選択トランジスタ(string selection transistor)SST、第2選択トランジスタとしての接地選択トランジスタ(ground selection transistor)GST、および選択トランジスタSST,GSTの間に直列連結された複数のフラッシュEEPROMセルMCn(n=0〜15)から構成される。各列のストリング選択トランジスタSSTは対応するビットラインに連結されたドレインと、ストリング選択ライン(string selection line)SSLに連結されたゲートを有する。接地選択トランジスタGSTは共通ソースライン(common source line)CSLに連結されたソースと、接地選択ライン(ground selection line)GSLに連結されたゲートを有する。ストリング選択トランジスタSSTのソースと接地選択トランジスタGSTのドレインとの間にはフラッシュEEPROMセルMC15〜MC0が直列連結されている。各セルストリングのセルはフローティングゲートトランジスタから構成され、トランジスタの制御ゲートは対応するワードラインWL15〜WL0にそれぞれ連結される。
FIG. 1 is a block diagram showing a general NAND flash memory device. Referring to FIG. 1, a NAND
ストリング選択ラインSSL、ワードラインWL0〜WL15、および接地選択ラインGSLは行選択回路40に電気的に連結されている。行選択回路40は行アドレス情報に応じてワードラインのうち一つのワードラインを選択し、選択されたワードラインと非選択のワードラインに各動作モードによるワードライン電圧を供給する。例えば、行選択回路40はプログラム動作モード時、選択されるワードラインにプログラム電圧(program voltage)(例えば、15V〜20V)を供給し、非選択のワードラインにパス電圧(pass voltage)(例えば、10V)を供給する。行選択回路40は読み出し動作モード時、選択されるワードラインに接地電圧GNDを供給し、非選択のワードラインに読み出し電圧(read voltage)(例えば、4.5V)を供給する。プログラム電圧、パス電圧、および読み出し電圧は電源電圧より高い高電圧である。メモリセルアレイ20を通じて配列されるビットラインBL0〜BLmは感知及びラッチ回路60に電気的に連結されている。感知及びラッチ回路60は読み出し動作モードでビットラインBL0〜BLmを通じて選択されたワードラインのフラッシュEEPROMセルからデータを感知し、プログラム動作モードでプログラムされるデータによりビットラインBL0〜BLmに電源電圧(又はプログラム禁止電圧)(program−inhibited voltage)又は接地電圧(又はプログラム電圧)(program voltage)をそれぞれ供給する。
The string selection line SSL, the word lines WL0 to WL15, and the ground selection line GSL are electrically connected to the
NAND型フラッシュメモリ装置において、よく知られたように、セル構造特性上プログラムされるべきでないセル(以下、プログラム禁止セルと称する)がプログラム電圧によりソフトプログラムされることがあり、これはプログラムディスターブ(program disturbance)と呼ばれる。プログラム禁止セルのプログラムディスターブは、プログラム禁止セルの属したセルストリングのチャンネル電圧を高めることにより防止され、これはセルフブースティングスキームと呼ばれる。セルストリングのチャンネル電圧は非選択のワードラインにそれぞれ供給されるパス電圧に依存する。パス電圧が高いほどプログラム禁止セルがソフトプログラムされる程度を緩和することができる。反面、パス電圧が高まれば、非選択のワードラインそれぞれに連結されたメモリセルがパス電圧によりソフトプログラムされることがあり、これはパスディスターブ(pass disturbance)と呼ばれる。従って、パス電圧は以上の条件を考慮して決定される。 In a NAND flash memory device, as is well known, a cell that should not be programmed due to cell structure characteristics (hereinafter referred to as a program inhibit cell) may be soft-programmed with a program voltage. It is called program distribution. Program disturb of the program-inhibited cell is prevented by increasing the channel voltage of the cell string to which the program-inhibited cell belongs, which is called a self-boosting scheme. The channel voltage of the cell string depends on the pass voltage supplied to each non-selected word line. The higher the pass voltage is, the less the program-prohibited cell is soft programmed. On the other hand, if the pass voltage increases, the memory cells connected to each of the non-selected word lines may be soft-programmed with the pass voltage, which is called a pass disturbance. Therefore, the pass voltage is determined in consideration of the above conditions.
前述したセルフブースティングスキームを用いたプログラム禁止方法は特許文献1のU.S.Patent No.5,677,873に“METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN”という題目で、さらに特許文献2のU.S.Patent No.5,991,202に“METHOD FOR REDUCING PROGRAM DISTURB DURING SELF−BOOSTING IN A NAND FLASH MEMORY”という題目で開示されている。 The program prohibition method using the self-boosting scheme described above is disclosed in U.S. Pat. S. Patent No. No. 5,677,873, “METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENTED PROGRAMMING OF NONDESIGNED NAND MEMORY S. Patent No. No. 5,991,202 is disclosed under the title of “METHOD FOR REDUCING PROGRAM DISTORB DURING SELF-BOOSTING IN A NAND FLASH MEMORY”.
NAND型フラッシュメモリ装置の場合、一つのワードラインのメモリセルは同時にプログラムすることができる。又は一つのワードラインのメモリセルは数回に分けてプログラムすることができ、これは部分プログラムスキーム(partial program scheme)と呼ばれる。前者の場合には同一のワードラインのメモリセルが受けるプログラムディスターブの影響が小さいが、後者の場合には同一のワードラインのメモリセルがプログラムディスターブの影響を多く受ける。例えば、図2のハッチング部分で示されるように、ビットラインBL0〜BLiのメモリ領域にプログラムされるデータのみが感知及びラッチ回路60にローディングされたと仮定しよう。この場合、データがローディングされた領域のメモリセルとデータがローディングされないメモリ領域(ビットラインBLi+1〜BLm部分)のメモリセルとが全て同一のワードラインに連結されているので、データローディング位置に関係なく同一のワードラインのメモリセルにはプログラム電圧が供給される。従って、部分プログラム回数(number of partial program)NOPの増加によりプログラム禁止のメモリセルがソフトプログラムされる可能性が高まる。
In the case of a NAND flash memory device, memory cells in one word line can be programmed simultaneously. Alternatively, the memory cells in one word line can be programmed in several times, which is called a partial program scheme. In the former case, the influence of the program disturb received by the memory cells of the same word line is small, but in the latter case, the memory cells of the same word line are greatly affected by the program disturb. For example, assume that only the data programmed in the memory area of the bit lines BL0 to BLi has been loaded into the sensing and
こうした部分プログラム方式はページサイズが広い状態で使用者がページサイズより小さい単位のデータを管理する場合よく使用される。例えば、528(512+16)バイト単位にプログラムを遂行する使用者は2112(2K+64)バイトのページサイズを有する装置に対して4回の部分プログラムを実施しなければならない。このとき、528バイトのうち16バイトはスペアフィールドメモリ領域(図2参照)に貯蔵され、512バイトはメインフィールドメモリ領域に貯蔵される。 Such a partial program method is often used when a user manages data in units smaller than the page size in a state where the page size is wide. For example, a user who executes a program in units of 528 (512 + 16) bytes must execute four partial programs for a device having a page size of 2112 (2K + 64) bytes. At this time, 16 bytes out of 528 bytes are stored in the spare field memory area (see FIG. 2), and 512 bytes are stored in the main field memory area.
従って、実施しなければならない部分プログラム回数が増加すると、NAND型フラッシュメモリ装置はプログラムディスターブに脆弱となる。
本発明の目的は、部分プログラムによるプログラム電圧ディスターブを緩和することができるNAND型フラッシュメモリ装置を提供することにある。 An object of the present invention is to provide a NAND flash memory device that can alleviate program voltage disturbance caused by a partial program.
本発明の特徴によると、NAND型フラッシュメモリ装置は、行と列に配列されたメモリセルのアレイであって、列は少なくとも二つの列領域に分離され各行は各列領域にそれぞれ配列される二つの電気的に絶縁されたワードラインに分離されたアレイと、アレイにプログラムされるデータをラッチするレジスタと、列アドレス情報に応答してプログラムされるデータをレジスタに伝達するゲート回路と、プログラム動作の間、列アドレス情報により、レジスタにロードされたデータがいずれの列領域に属するかの可否を判別するように構成される手段と、行アドレス情報に応答して行のうち一つを選択し、判別結果により選択された行のワードラインのうち一つ又は全てをプログラム電圧に駆動する選択手段とを含む。 According to a feature of the present invention, a NAND flash memory device is an array of memory cells arranged in rows and columns, wherein the columns are separated into at least two column regions and each row is arranged in each column region. An array separated into two electrically isolated word lines, a register that latches data programmed into the array, a gate circuit that transmits data programmed in response to column address information to the register, and a program operation During which the column address information is configured to determine whether the data loaded in the register belongs to which column area and to select one of the rows in response to the row address information. Selection means for driving one or all of the word lines of the row selected according to the discrimination result to the program voltage.
この形態において、レジスタにロードされたデータが列領域の全てに属する時、選択手段は選択された行のワードラインを全てプログラム電圧に駆動する。他として、レジスタにロードされたデータが列領域のうちいずれか一つに属する時、選択手段は選択された行のワードラインのうち一つをプログラム電圧に駆動し、プログラム電圧に駆動されたワードラインはロードされたデータの列領域に対応する。 In this embodiment, when the data loaded into the register belongs to all of the column regions, the selection means drives all the word lines of the selected row to the program voltage. Alternatively, when the data loaded into the register belongs to any one of the column regions, the selection unit drives one of the word lines of the selected row to the program voltage, and the word driven to the program voltage. The line corresponds to the column area of the loaded data.
望ましい形態として、選択手段は選択された行のワードラインのうち一つをプログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは列領域のうち一つに属する第1選択回路と、選択された行のワードラインのうち一つをプログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは列領域のうち他の一つに属する第2選択回路とを含む。また、判別手段は列領域を選択するための列アドレスに応答して、レジスタにロードされたデータの属する列領域を検出し、検出結果として選択信号を発生する検出回路と、選択信号に応答して第1及び第2選択回路にプログラム電圧を選択的に伝達するスイッチ回路とを含む。 Preferably, the selection unit drives one of the word lines of the selected row to the program voltage, and the word line driven to the program voltage is selected with the first selection circuit belonging to one of the column regions. One of the word lines in the row is driven to a program voltage, and the word line driven to the program voltage includes a second selection circuit belonging to the other one of the column regions. Further, the discriminating means detects a column area to which the data loaded in the register belongs in response to a column address for selecting a column area, and generates a selection signal as a detection result, and responds to the selection signal. And a switch circuit for selectively transmitting a program voltage to the first and second selection circuits.
本発明の他の特徴によると、フラッシュメモリ装置は第1メモリブロックと第2メモリブロックとに分離されたアレイであって、第1及び第2メモリブロックのそれぞれは複数のNANDストリングを有し、各NANDストリングは対応するワードラインにそれぞれ連結されたメモリセルを含むアレイと、第1メモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する第1行デコーダ回路と、第2メモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する第2行デコーダ回路と、アレイにプログラムされるデータをラッチするページバッファ回路と、列アドレスに応答してプログラムされるデータをページバッファ回路に伝達するゲート回路と、第1及び第2メモリブロックを選択するための列アドレスに応答して、ページバッファ回路にロードされたデータがいずれのメモリブロックにプログラムされるかの可否を判別し、判別結果として選択信号を発生する判別回路と、第1及び第2メモリブロックそれぞれの対応するワードラインにそれぞれ供給される駆動信号を発生し、プログラム動作の間、駆動信号中一つはプログラム電圧を有し、残りの駆動信号はパス電圧を有する駆動信号発生回路と、判別回路からの選択信号に応答して第1及び第2行デコーダ回路の全てに又はいずれか一つに駆動信号をスイッチするスイッチ回路とを含む。 According to another aspect of the invention, the flash memory device is an array separated into a first memory block and a second memory block, each of the first and second memory blocks having a plurality of NAND strings, Each NAND string selects one of the array of memory cells connected to the corresponding word line and the word line of the first memory block, sets the selected word line to the program voltage, and the unselected word. The first row decoder circuit for driving the line to the pass voltage and one of the word lines of the second memory block are selected, the selected word line is driven to the program voltage, and the non-selected word line is driven to the pass voltage A second row decoder circuit for latching, a page buffer circuit for latching data programmed into the array, and a column array A gate circuit that transmits data to be programmed in response to the memory to the page buffer circuit, and a data loaded in the page buffer circuit in response to a column address for selecting the first and second memory blocks. A determination circuit that determines whether or not the memory block is programmed and generates a selection signal as a determination result, and a drive signal that is supplied to each corresponding word line of each of the first and second memory blocks, and a program During operation, one of the driving signals has a program voltage, and the remaining driving signals are a driving signal generating circuit having a pass voltage, and the first and second row decoder circuits in response to a selection signal from the discrimination circuit. And a switch circuit that switches the drive signal to all or any one of them.
望ましい形態として、判別回路はリセット信号によりそれぞれリセットされる第1及び第2フリップフロップと、プログラム動作の間第1メモリブロックを指定するためのアドレス信号の入力に応答して第1フリップフロップをセットさせる第1セット回路と、第1フリップフロップの出力信号が入力されて選択信号中第1選択信号を出力し、第1選択信号は活性化時高電圧を有する第1高電圧スイッチと、プログラム動作の間第2メモリブロックを指定するためのアドレス信号の入力に応答して第2フリップフロップをセットさせる第2セット回路と、第2フリップフロップの出力信号が入力されて選択信号中第2選択信号を出力し、第2選択信号は活性化時高電圧を有する第2高電圧スイッチとを含む。 リセット信号はシーケンシャルデータ入力命令の入力時活性化される。スイッチ回路は第1及び第2選択信号に応答して動作し駆動信号にそれぞれ対応するスイッチを含み、スイッチのそれぞれは第1選択信号に応答して第1行デコーダ回路に対応する駆動信号を伝達する第1空乏型MOSトランジスタと、第2選択信号に応答して第2行デコーダ回路に対応する駆動信号を伝達する第2空乏型MOSトランジスタとを含む。 Preferably, the discrimination circuit sets the first and second flip-flops to be reset by a reset signal and the first flip-flop in response to an address signal input for designating the first memory block during a program operation. A first set circuit to be output, a first selection signal among the selection signals is output by receiving the output signal of the first flip-flop, the first selection signal having a high voltage when activated, and a program operation A second set circuit for setting a second flip-flop in response to an input of an address signal for designating a second memory block, and an output signal of the second flip-flop is inputted as a second selection signal among the selection signals And the second selection signal includes a second high voltage switch having a high voltage when activated. The reset signal is activated when a sequential data input command is input. The switch circuit operates in response to the first and second selection signals and includes a switch corresponding to each of the drive signals, and each of the switches transmits the drive signal corresponding to the first row decoder circuit in response to the first selection signal. And a second depletion type MOS transistor for transmitting a driving signal corresponding to the second row decoder circuit in response to the second selection signal.
本発明のさらに他の特徴によると、アレイはスペアフィールドメモリ領域を付加的に含み、スペアフィールドメモリ領域は第1及び第2メモリブロックにそれぞれ対応するスペアメモリブロックに分離され、スペアメモリブロックのそれぞれは対応するメモリブロックと共に配置される。同一の領域に配置されたメモリブロック及びスペアメモリブロックは同一の行デコーダ回路により制御される。 According to still another aspect of the present invention, the array additionally includes a spare field memory area, and the spare field memory area is separated into spare memory blocks corresponding to the first and second memory blocks, respectively. Are arranged with corresponding memory blocks. Memory blocks and spare memory blocks arranged in the same area are controlled by the same row decoder circuit.
本発明によれば、プログラムされるデータがローディングされない感知及びラッチ回路に対応するメモリブロックのワードラインにはプログラム電圧及びパス電圧が印加されないので、部分プログラムスキームによるプログラム電圧ディスターブを防止することができる(又は緩和させることができる)。 According to the present invention, since a program voltage and a pass voltage are not applied to a word line of a memory block corresponding to a sensing and latch circuit in which data to be programmed is not loaded, program voltage disturbance due to a partial program scheme can be prevented. (Or can be relaxed).
本発明の望ましい実施形態が参照図面に基づいて以下詳細に説明される。 Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
図3は本発明の望ましい実施形態によるNAND型フラッシュメモリ装置を示すブロック図である。図3を参照すると、NAND型フラッシュメモリ装置100は行と列で配列されたメモリセルのアレイを含む。本発明によると、アレイの列は二つの列領域に分離され、各行は各列領域にそれぞれ配列される二つの電気的に絶縁されたワードラインに分離される。説明の便宜上、一つの列領域は第1マット(又は第1メモリセルアレイ)を構成する第1メモリブロック110Rと称し、他の一つの列領域は第2マット(又は第2メモリセルアレイ)を構成する第2メモリブロック110Lと称する。第1及び第2メモリブロック110R,110Lはそれぞれ複数のセルストリングを含み、各セルストリングは図1に示されたものと同一に構成される。第1及び第2メモリブロック110R,110Lの間には行選択回路が配置され、その行選択回路は第1及び第2ワードラインスイッチブロック120R,120Lとブロックデコーダ130とから構成される。行選択回路は第1、第2メモリブロック110R,110Lに共有される。
FIG. 3 is a block diagram illustrating a NAND flash memory device according to an embodiment of the present invention. Referring to FIG. 3, the NAND
他の例として図4に示されるように、行選択回路は、第1及び第2メモリブロック110R,110Lにそれぞれ対応する二つの行デコーダ回路120R,130Rと120L,130Lから構成することができる。この場合、各行デコーダ回路は、ブロックデコーダ130Rまたは130Lとワードラインスイッチブロック120Rまたは120Lから構成される。図には示されないが、図2に示されたように、第1および第2メモリブロック110R,110Lにはメインフィールドメモリ領域の外にそれぞれスペアフィールドメモリ領域が付加的に含まれる。
As another example, as shown in FIG. 4, the row selection circuit may be composed of two
再び図3を参照すると、第1メモリブロック110Rの行方向に沿って配列されるストリング選択ラインSSL、ワードラインWL15〜WL0、および接地選択ラインGSLは第1ワードラインスイッチブロック120Rに電気的に連結されている。第1ワードラインスイッチブロック120Rは、ブロックワードラインBLKWL上の信号に応じて、スイッチ回路160からの駆動信号SiR(i=0〜15)及び駆動信号発生回路140からの駆動信号SS,GSを、対応する信号ラインSSL,WL0〜WL15,GSLにそれぞれ伝達する。第2メモリブロック110Lの行方向に沿って配列されるストリング選択ラインSSL、ワードラインWL15〜WL0、および接地選択ラインGSLは第2ワードラインスイッチブロック120Lに電気的に連結されている。第2ワードラインスイッチブロック120Lは、ブロックワードラインBLKWL上の信号に応じて、スイッチ回路160からの駆動信号SiL(i=0〜15)及び駆動信号発生回路140からの駆動信号SS,GSを、対応する信号ラインSSL,WL0〜WL15,GSLにそれぞれ伝達する。ブロックデコーダ130はメモリブロックを指定するための行アドレス情報に応じてブロックワードラインBLKWLを活性化/非活性化させる。
Referring to FIG. 3 again, the string selection line SSL, the word lines WL15 to WL0, and the ground selection line GSL arranged along the row direction of the
駆動信号発生回路140は、各メモリブロックに配列されるワードラインのうち一つを選択するための行アドレス情報に応答して駆動信号SS,S0〜S15,GSを出力する。読み出し動作時、駆動信号SS,GSはそれぞれ電源電圧VCCを有し、駆動信号S0〜S15のうち一つの駆動信号は接地電圧を有し、残り駆動信号は読み出し電圧を有する。プログラム動作時、駆動信号SSは電源電圧を有し、駆動信号GSは接地電圧を有する。この際、駆動信号S0〜S15のうち一つの駆動信号はプログラム電圧を有し、残り駆動信号はパス電圧を有する。駆動信号発生回路140は各駆動信号Si(i=0〜15)ラインに高電圧を伝達するために、動作モードにより高電圧発生回路180からプログラム電圧、パス電圧、および読み出し電圧が供給される。
The drive
続いて図3を参照すると、第1及び第2メモリブロック110R,110Lそれぞれの列方向に沿って配列されるビットラインBL0〜BLmは対応する感知及びラッチ回路170R,170Lに電気的に連結されている。各感知及びラッチ回路170R,170Lは読み出し動作モードでビットラインBL0〜BLmを通じて選択されたワードラインのフラッシュEEPROMセルからデータを感知する。各感知及びラッチ回路170R,170Lはプログラム動作モードでゲート回路190R,190Lを通じて伝達されるプログラムされるデータをラッチし、ラッチされたデータによりビットラインBL0〜BLmに電源電圧又は接地電圧をそれぞれ供給する。スイッチ回路160は駆動信号発生回路140から駆動信号S0〜S15を受け入れ、判別回路150からの選択信号VM1,VM2に応答して第1駆動信号S0R〜S15Rおよび/又は第2駆動信号S0L〜S15Lを出力する。スイッチ回路160の出力信号はそれの入力信号と同一の電圧を有する。判別回路150はメモリブロックを指定するための列アドレス情報に応答して選択信号VM1,VM2を出力する。ここで、選択信号VM1,VM2は排他的に活性化されるか同時に活性化される。例えば、選択信号VM1,VM2は読み出しおよび消去動作時同時に活性化され、プログラム動作時同時に又は排他的に活性化される。これは詳細に後述される。
Referring to FIG. 3, the bit lines BL0 to BLm arranged along the column direction of the first and second memory blocks 110R and 110L are electrically connected to the corresponding sensing and latch
図5は図3に示されたブロックデコーダ130と第1および第2ワードラインスイッチブロック120R,120Lの望ましい実施形態である。第1ワードラインスイッチブロック120Rは駆動信号SS,S15R〜S0R,GSにそれぞれ対応するパストランジスタSW27〜SW20から構成される。パストランジスタSW27〜SW20のゲートはブロックワードラインBLKWLに共通に連結されている。駆動信号SS,S15R〜S0R,GSはパストランジスタSW27〜SW20を通じてストリング選択ラインSSL、ワードラインWL15〜WL0、および接地選択ラインGSLにそれぞれ伝達される。読み出し動作が遂行される時、駆動信号S15R〜S0Rのうち一つは接地電圧を有し、残りの駆動信号は読み出し電圧を有する。プログラム動作が遂行される時、駆動信号S15R〜S0Rのうち一つはプログラム電圧を有し、残りの駆動信号はパス電圧を有する。第1ワードラインスイッチブロック120RのパストランジスタSW20〜SW27は高電圧用NMOSトランジスタから構成される。
FIG. 5 is a preferred embodiment of the
第2ワードラインスイッチブロック120Lは駆動信号SS,S15L〜S0L,GSにそれぞれ対応するパストランジスタSW27〜SW20から構成される。パストランジスタSW27〜SW20のゲートはブロックワードラインBLKWLに共通に連結されている。駆動信号SS,S15L〜S0L,GSはパストランジスタSW27〜SW20を通じてストリング選択ラインSSL、ワードラインWL15〜WL0、および接地選択ラインGSLにそれぞれ伝達される。読み出し動作が遂行される時、駆動信号S15L〜S0Lのうち一つは接地電圧を有し、残りの駆動信号を読み出し電圧を有する。プログラム動作が遂行される時、駆動信号S15L〜S0Lのうち一つはプログラム電圧を有し、残りの駆動信号はパス電圧を有する。第2ワードラインスイッチブロック120LのパストランジスタSW20〜SW27は高電圧用NMOSトランジスタから構成される。
The second word
続いて図5を参照すると、ブロックデコーダ130はNANDゲートG1,G2,G3とNMOSトランジスタM1,M2,M3,M4とを含み、図に示されたように連結されている。NMOSトランジスタM2,M4はNANDゲートG3の出力信号により制御され、NMOSトランジスタM1,M3は制御信号ERSen,VPREによりそれぞれ制御される。制御信号ERSenはプログラムおよび読み出し動作時ローレベルを有し、消去動作時ハイレベルを有する。NMOSトランジスタM2はブロックワードラインBLKWLを放電させるため使用され、制御信号BLKWLdisがローレベルである時ターンオンされる。NMOSトランジスタM4は第1および第2メモリブロック110R,110Lにより共有され、第1および第2メモリブロック110R,110Lのストリング選択ラインSSLとSSLGNDノードとの間に連結される。ここで、SSLGNDノードはプログラムおよび読み出し動作時接地電圧を有し、消去動作時電源電圧を有する。制御信号XDECdis,BLKWLdisはデータがメモリセルにプログラムされる区間中ハイレベルに維持される。
Next, referring to FIG. 5, the
図6は本発明の望ましい実施形態による図3の判別回路150を示す回路図である。
FIG. 6 is a circuit diagram illustrating the
図6を参照すると、本発明による判別回路150はインバータINV1,INV2、ANDゲートG4,G5、NORゲートG6,G7、S−RフリップフロップFF1,FF2、および高電圧スイッチ151,152を含み、図に示されたように連結されている。高電圧スイッチ151,152はスイッチポンプ回路(switch pump circuit)から構成され、スイッチポンプ回路は“CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY”という題目でU.S.Patent No.5,861,772に掲載されている。よく知られたように、高電圧スイッチ151,152のそれぞれは入力信号の電圧レベルを高電圧(例えば、プログラム電圧)に変換する。
Referring to FIG. 6, the
判別回路150にはプログラムプラグ信号nPGM、アドレス信号CAi、リセット信号RST、およびクロック信号CLKが入力される。判別回路150はプログラムされるデータがどの感知及びラッチ回路にロードされるかの可否を判別し判別結果により選択信号VM1,VM2を同時に又は排他的に活性化させる。図5において、プログラムプラグ信号nPGMはプログラム動作時ローレベルに活性化され消去および読み出し動作時ハイレベルに非活性化される。アドレス信号CAiはメモリブロック110R,110Lを選択するためのアドレス信号で、例えばアドレス信号CAiが“0”である時第1メモリブロック110Rが選択され、アドレス信号CAiが“1”である時第2メモリブロック110Lが選択される。クロック信号CLKはプログラムされるデータをロードするために使用される信号であり、リセット信号RSTはシーケンシャルデータ入力命令の入力時に活性化されるパルス信号である。
The
回路動作において、シーケンシャルデータ入力命令が入力されることによりリセット信号RSTが活性化される。この際、プログラムプラグ信号nPGMはローレベルに維持される。リセット信号RSTの活性化によりフリップフロップFF1,FF2の出力はローになる。即ち、選択信号VM1,VM2はローレベルにそれぞれ初期化される。以後、プログラムされるデータが列アドレスの増加により感知及びラッチ回路に順次にロードされる。データローディング区間中列アドレス信号CAiが“0”に維持される場合、NORゲートG6の出力信号Sはクロック信号CLKのローハイ遷移に同期してハイレベルからローレベルに遷移する。即ち、フリップフロップFF1の出力はローレベルからハイレベルに活性化される。この際、フリップフロップFF2の出力は続いてローレベルに維持される。データが全てローディングされる時までアドレス信号CAiが続いて“0”に維持される場合、プログラムされるデータは単に第1メモリブロック110Rの感知及びラッチ回路170Rにのみローディングされる。こうした場合、選択信号VM1のみがハイに活性化される。もしデータがローディングされる途中でアドレス信号CAiが“1”に変化すれば、NORゲートG7の出力信号Sはクロック信号CLKのローハイ遷移に同期してハイレベルからローレベルに遷移する。即ち、フリップフロップFF2の出力はローレベルからハイレベルに活性化される。こうした場合、選択信号VM1,VM2は全てハイに活性化される。活性化された選択信号VM1,VM2は対応する高電圧スイッチ151,152を通じて高電圧を有する。
In the circuit operation, the reset signal RST is activated by inputting a sequential data input command. At this time, the program plug signal nPGM is maintained at a low level. As the reset signal RST is activated, the outputs of the flip-flops FF1 and FF2 become low. That is, the selection signals VM1 and VM2 are initialized to a low level, respectively. Thereafter, the data to be programmed is sequentially loaded into the sensing and latch circuit as the column address increases. When the column address signal CAi is maintained at “0” during the data loading period, the output signal S of the NOR gate G6 transitions from the high level to the low level in synchronization with the low-high transition of the clock signal CLK. That is, the output of the flip-flop FF1 is activated from the low level to the high level. At this time, the output of the flip-flop FF2 is continuously maintained at a low level. If the address signal CAi continues to be “0” until all the data is loaded, the data to be programmed is loaded only into the sensing and
判別回路150はプログラムされるデータが第1メモリブロック110Rの感知及びラッチ回路170Rにのみロードされる時選択信号VM1を活性化させる。判別回路150はプログラムされるデータが第2メモリブロック110Lの感知及びラッチ回路170Lにのみロードされる時選択信号VM2を活性化させる。判別回路150はプログラムされるデータが第1および第2メモリブロック110R,110Lの感知及びラッチ回路170R,170Lに全てロードされる時選択信号VM1,VM2を活性化させる。
The
図7は本発明の望ましい実施形態による図3のスイッチ回路160を示す回路図である。図7を参照すると、スイッチ回路160は駆動信号発生回路140から出力される駆動信号S0〜S15が供給され、判別回路150からの選択信号VM1,VM2に応答して第1駆動信号S0R〜S15R又は第2駆動信号S0L〜S15Lを出力する。スイッチ回路160は駆動信号S0〜S15にそれぞれ対応し選択信号VM1により共通に制御される空乏型MOSトランジスタ161,163,…,165と、駆動信号S0〜S15にそれぞれ対応し選択信号VM2により共通に制御される空乏型MOSトランジスタ162,164,…,166から構成される。
FIG. 7 is a circuit diagram illustrating the
プログラムされるデータが第1メモリブロック110Rの感知及びラッチ回路170Rにのみロードされる場合、判別回路150は選択信号VM1を活性化させる。すると、上記スイッチ回路60は、駆動信号発生回路140からの駆動信号S0〜S15を第1ワードラインスイッチブロック120Rに印加される第1駆動信号S0R〜S15Rとして出力させる。プログラムされるデータが第2メモリブロック110Lの感知及びラッチ回路170Lにのみロードされる場合、判別回路150は選択信号VM2を活性化させる。すると、スイッチ回路160は、駆動信号発生回路140からの駆動信号S0〜S15を第2ワードラインスイッチブロック120Lに印加される第2駆動信号S0L〜S15Lとして出力させる。プログラムされるデータが第1及び第2メモリブロック110R,110Lの感知及びラッチ回路170R,170Lに全てロードされる場合、判別回路150は選択信号VM1,VM2を同時に活性化させる。すると、スイッチ回路160は、駆動信号発生回路140からの駆動信号S0〜S15を第1及び第2ワードラインスイッチブロック120R,120Lに印加される第1及び第2駆動信号S0R〜S15R,S0L〜S15Lとして出力させる。
When the data to be programmed is loaded only into the sensing and
図8は本発明によるNAND型フラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。本発明によるメモリ装置のプログラム動作が参照図面に基づいて以下詳細に説明される。 FIG. 8 is a timing diagram illustrating a program operation of the NAND flash memory device according to the present invention. The program operation of the memory device according to the present invention will be described in detail with reference to the accompanying drawings.
よく知られたように、NAND型フラッシュメモリ装置のプログラム動作によると、先ず、シーケンシャルデータ入力命令(sequential data input command)が印加され、データがロードされる最初の列アドレス及び行(又はページ)アドレスが連続的に入力される。最初の列アドレスは内部アドレスカウンタ(図示せず)にロードされ、内部アドレスカウンタはデータが決められた単位(バイト又はワード単位)に入力される毎に1ビットずつ内部列アドレスを増加させる。プログラムされるデータは列アドレスの増加によりゲート回路を通じてページバッファ回路としての感知及びラッチ回路にロードされる。プログラムされるデータが全てローディングされれば、プログラムを開始させるためのプログラム命令(program command)が入力される。すると、NAND型フラッシュメモリ装置はプログラム命令の入力後内部アルゴリズムによりプログラム動作を遂行し、プログラム動作の間R/nBピンを通じてメモリ装置がビジー状態(busy state)であることを外部に知らせる。 As is well known, according to the program operation of the NAND flash memory device, first, a sequential data input command is applied, and the first column address and row (or page) address at which data is loaded. Are input continuously. The first column address is loaded into an internal address counter (not shown), and the internal address counter increments the internal column address by one bit each time data is input in a determined unit (byte or word unit). Data to be programmed is loaded to a sensing and latch circuit as a page buffer circuit through a gate circuit by increasing a column address. When all data to be programmed is loaded, a program command for starting the program is input. Then, the NAND flash memory device performs a program operation by an internal algorithm after inputting a program command, and informs the outside that the memory device is in a busy state through the R / nB pin during the program operation.
シーケンシャルデータ入力命令が入力される時、リセット信号RSTがパルス形態で活性化される。リセット信号RSTがローレベルからハイレベルに遷移する時、判別回路150のフリップフロップFF1,FF2が初期化される。フリップフロップFF1,FF2が初期化されることにより、図8に示されたように、判別回路150の出力信号すなわち選択信号VM1,VM2はローレベルに設定される。その次に、データがローディングされる最初の列アドレスCAiが入力され、内部アドレスカウンタ(図示せず)は最初の列アドレスに設定される。最初の列アドレスのうちメモリブロックを選択するための列アドレス(例えば、最上位アドレス信号)が“0”と仮定しよう。この仮定によると、プログラムされるデータは第1メモリブロック110Rの感知及びラッチ回路170Rにロードされる。
When a sequential data input command is input, the reset signal RST is activated in a pulse form. When the reset signal RST transitions from the low level to the high level, the flip-flops FF1 and FF2 of the
列アドレスの入力後、プログラムされるデータはクロック信号CLKに同期してゲート回路190Rを通じて感知及びラッチ回路170Rにロードされる。メモリブロックを選択するための列アドレスが“0”であるので、クロック信号CLKのローハイ遷移時に判別回路150のNORゲートG6の出力信号はハイレベルからローレベルに遷移する。これは選択信号VM1をローレベルからハイレベルに遷移させる。この際、活性化された選択信号VM1は高電圧スイッチ151を通じて高電圧を有する。
After inputting the column address, the data to be programmed is loaded into the sensing and
プログラムされるデータが全てローディングされる時までメモリブロックを選択するための列アドレスが続けて“0”に維持される場合、選択信号VM1のみが活性化される。これはスイッチ回路160に入力された駆動信号S0〜S15を単に第1ワードラインスイッチブロック120Rにのみ伝達させる。データローディングが終了しプログラム命令が入力されれば、第1メモリブロック110Rのワードラインにプログラム電圧及びパス電圧が印加される。これに対して、選択信号VM2が非活性化状態であるので、第2メモリブロック110Lのワードラインにはプログラム電圧及びパス電圧が印加されない。即ち、部分プログラムの場合、プログラムされるデータがローディングされた感知及びラッチ回路に対応するメモリブロックのワードラインにのみプログラム電圧及びパス電圧が印加される。従って、プログラムされるデータがローディングされない感知及びラッチ回路に対応するメモリブロックのワードラインにはプログラム電圧及びパス電圧が印加されないので、部分プログラムスキームによるプログラムディスターブを防止することができる(又は緩和させることができる)。
If the column address for selecting the memory block is continuously maintained at “0” until all the data to be programmed is loaded, only the selection signal VM1 is activated. This causes the drive signals S0 to S15 input to the
一方、プログラムされるデータが全てローディングされる以前にメモリブロックを選択するための列アドレスの値が“0”から“1”に変化すれば、プログラムされるデータはゲート回路190Lを通じて第2メモリブロック110Lの感知及びラッチ回路170Lにロードされる。列アドレスが“0”から“1”に変化することにより、判別回路150のNORゲートG7の出力信号はクロック信号CLKに同期してハイレベルからローレベルに遷移する。これは選択信号VM2をハイに活性化させる。これはスイッチ回路160に入力された駆動信号S0〜S15を第2ワードラインスイッチブロック120Lにも伝達させる。したがって、データローディングが終了されプログラム命令が入力されれば、第1および第2メモリブロック110R,110Lのワードラインにプログラム電圧及びパス電圧がスイッチ回路160を通じて印加される。これにより、感知及びラッチ回路170R,170Lにローディングされたデータは対応する第1および第2メモリブロック110R,110Lにプログラムされる。
On the other hand, if the value of the column address for selecting the memory block changes from “0” to “1” before all the programmed data is loaded, the programmed data is transferred to the second memory block through the
図には示されなかったが、本発明のメモリブロックが対応するスペアフィールドメモリ領域を含んでいることはこの分野の通常の知識を習得した者には自明である。一つの行が二本のワードラインに分離される場合、スペアフィールドメモリ領域もやはり二つの領域に分離される。分離されたスペアフィールドメモリ領域は対応するメモリブロックにそれぞれ対応する。従って、本発明によるNANDフラッシュメモリ装置の場合、図2に示されたように、メモリセルアレイは第1メモリブロック110Rが分離されたスペアフィールドメモリ領域のうち一つを含み、第2メモリブロック110Lが残りのスペアフィールドメモリ領域を含むように構成される。前述したような方式で、メモリブロック及び対応するスペアフィールドメモリ領域のワードラインは同一の行選択回路により制御される。
Although not shown in the figure, it is obvious to those skilled in the art that the memory block of the present invention includes a corresponding spare field memory area. When one row is separated into two word lines, the spare field memory region is also separated into two regions. The separated spare field memory areas correspond to the corresponding memory blocks, respectively. Therefore, in the NAND flash memory device according to the present invention, as shown in FIG. 2, the memory cell array includes one of the spare field memory regions from which the
上記実施形態で、一つのアレイが単に二つのメモリブロックに分離された構造を基礎として本発明が説明された。だが、一つのアレイが4個、8個、又はそれ以上のメモリブロックに分離された構造でも本発明の技術的思想が適用されることはこの分野の通常の知識を習得した者には自明である。したがって、上記実施形態は単なる一例に過ぎず、本発明は、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。 In the above embodiment, the present invention has been described based on a structure in which one array is simply separated into two memory blocks. However, it is obvious to those skilled in the art that the technical idea of the present invention can be applied to a structure in which one array is divided into four, eight, or more memory blocks. is there. Therefore, the above embodiment is merely an example, and it is needless to say that the present invention can be variously changed and changed without departing from the technical idea and scope of the present invention.
100 NAND型フラッシュメモリ装置
110R,110L 第1,第2メモリブロック
120R,120L 第1,第2ワードラインスイッチブロック
130 ブロックデコーダ
140 駆動信号発生回路
150 判別回路
160 スイッチ回路
170R,170L 感知及びラッチ回路
180 高電圧発生回路
100 NAND type
Claims (17)
前記アレイにプログラムされるデータをラッチするレジスタと、
列アドレス情報に応答して前記プログラムされるデータを前記レジスタに伝達するゲート回路と、
プログラム動作の間、前記レジスタにロードされたデータがいずれの列領域に属するかの可否を判別し、判別結果として選択信号を出力する手段と、
行アドレス情報に応答して前記行のうち一つを選択し、前記選択信号に応答して前記選択された行のワードラインのうち一つ、複数、或いは全てをプログラム電圧に駆動する選択手段と、を含み、
前記選択信号を出力する手段は、リセット信号によりそれぞれリセットされる複数のフリップフロップと、
前記プログラム動作の間、前記各列領域を指定するためのアドレス信号の入力に応答して前記それぞれ対応するフリップフロップをセットさせる複数のセット回路と、
前記それぞれ対応するフリップフロップの出力信号が入力されて、前記それぞれ対応する選択信号を出力し、前記それぞれ対応する選択信号は、活性化時高電圧を有する複数の高電圧スイッチと、を含むことを特徴とする不揮発性半導体メモリ装置。 An array of memory cells arranged in rows and columns, wherein the columns are separated into at least two column regions, and each row is divided into two electrically isolated word lines arranged in each column region. An isolated array;
A register for latching data programmed into the array;
A gate circuit for transmitting the programmed data to the register in response to column address information;
Means for determining whether the data loaded in the register belongs to which column area during a program operation, and outputting a selection signal as a determination result ;
Selecting means for selecting one of the rows in response to row address information and driving one , a plurality, or all of the word lines of the selected row to a program voltage in response to the selection signal ; , only including,
The means for outputting the selection signal includes a plurality of flip-flops each reset by a reset signal,
A plurality of set circuits for setting the corresponding flip-flops in response to an input of an address signal for designating each column region during the program operation;
The output signals of the corresponding flip-flops are input to output the corresponding selection signals, and the corresponding selection signals include a plurality of high voltage switches having a high voltage when activated. A non-volatile semiconductor memory device.
選択された行のワードラインのうち一つを前記プログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは前記列領域中一つに属する第1選択回路と、
前記選択された行のワードラインのうち一つを前記プログラム電圧に駆動し、プログラム電圧に駆動されたワードラインは前記列領域中他の一つに属する第2選択回路とを含むことを特徴とする請求項1に記載の不揮発性半導体メモリ装置。 The selection means includes
One of the word lines of the selected row is driven to the program voltage, and the word line driven by the program voltage belongs to one of the column regions;
One of the word lines of the selected row is driven to the program voltage, and the word line driven to the program voltage includes a second selection circuit belonging to another one of the column regions. The nonvolatile semiconductor memory device according to claim 1.
前記列領域を選択するための列アドレスに応答して、前記レジスタにロードされたデータの属する列領域を検出し、検出結果として選択信号を発生する検出回路と、
前記選択信号に応答して前記第1及び第2選択回路に前記プログラム電圧を選択的に伝達するスイッチ回路とを含むことを特徴とする請求項7に記載の不揮発性半導体メモリ装置。 The discrimination means includes
In response to a column address for selecting the column region, a detection circuit that detects a column region to which the data loaded in the register belongs, and generates a selection signal as a detection result;
8. The nonvolatile semiconductor memory device according to claim 7, further comprising a switch circuit that selectively transmits the program voltage to the first and second selection circuits in response to the selection signal.
前記第1メモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する第1行デコーダ回路と、
前記第2メモリブロックのワードラインのうち一つを選択し、選択されたワードラインを前記プログラム電圧に、そして非選択のワードラインを前記パス電圧に駆動する第2行デコーダ回路と、
前記アレイにプログラムされるデータをラッチするページバッファ回路と、
列アドレスに応答して前記プログラムされるデータを前記ページバッファ回路に伝達するゲート回路と、
前記第1及び第2メモリブロックを選択するための列アドレスに応答して、前記ページバッファ回路にロードされたデータがいずれのメモリブロックにプログラムされるかの可否を判別し、判別結果として選択信号を発生する判別回路と、
前記第1及び第2メモリブロックそれぞれの対応するワードラインにそれぞれ供給される駆動信号を発生し、プログラム動作の間、前記駆動信号中一つは前記プログラム電圧を有し、残りの駆動信号は前記パス電圧を有する駆動信号発生回路と、
前記判別回路からの選択信号に応答して前記第1及び第2行デコーダ回路の全てに又はいずれか一つに前記駆動信号をスイッチするスイッチ回路とを含み、
前記判別回路は、
リセット信号によりそれぞれリセットされる第1及び第2フリップフロップと、
前記プログラム動作の間前記第1メモリブロックを指定するためのアドレス信号の入力に応答して前記第1フリップフロップをセットさせる第1セット回路と、
前記第1フリップ−フロップの出力信号を入力されて前記選択信号中第1選択信号を出力し、第1選択信号は活性化時高電圧を有する第1高電圧スイッチと、
前記プログラム動作の間前記第2メモリブロックを指定するためのアドレス信号の入力に応答して前記第2フリップフロップをセットさせる第2セット回路と、
前記第2フリップフロップの出力信号が入力されて前記選択信号中第2選択信号を出力し、第2選択信号は活性化時高電圧を有する第2高電圧スイッチとを含むことを特徴とするフラッシュメモリ装置。 An array separated into a first memory block and a second memory block, wherein each of the first and second memory blocks has a plurality of NAND strings, and each NAND string is connected to a corresponding word line. Including an array of memory cells,
A first row decoder circuit for selecting one of the word lines of the first memory block, driving the selected word line to a program voltage, and driving a non-selected word line to a pass voltage;
A second row decoder circuit for selecting one of the word lines of the second memory block, driving the selected word line to the program voltage, and driving a non-selected word line to the pass voltage;
A page buffer circuit for latching data programmed into the array;
A gate circuit for transmitting the programmed data to the page buffer circuit in response to a column address;
In response to a column address for selecting the first and second memory blocks, it is determined in which memory block the data loaded in the page buffer circuit is programmed, and a selection signal is determined as a determination result. A discriminating circuit for generating
A driving signal supplied to a corresponding word line of each of the first and second memory blocks is generated. During a program operation, one of the driving signals has the program voltage, and the remaining driving signals are the A drive signal generating circuit having a pass voltage;
Wherein in response to the selection signal from the determination circuit saw including a switch circuit for switching said drive signal all or any one of the first and second row decoder circuit,
The discrimination circuit includes:
First and second flip-flops that are respectively reset by a reset signal;
A first set circuit for setting the first flip-flop in response to an input of an address signal for designating the first memory block during the program operation;
An output signal of the first flip-flop is input to output a first selection signal among the selection signals, the first selection signal having a high voltage when activated;
A second set circuit for setting the second flip-flop in response to an input of an address signal for designating the second memory block during the program operation;
The flash is characterized in that an output signal of the second flip-flop is inputted to output a second selection signal among the selection signals, and the second selection signal includes a second high voltage switch having a high voltage when activated. Memory device.
前記スイッチのそれぞれは前記第1選択信号に応答して前記第1行デコーダ回路に対応する駆動信号を伝達する第1空乏型MOSトランジスタと、前記第2選択信号に応答して前記第2行デコーダ回路に対応する駆動信号を伝達する第2空乏型MOSトランジスタとを含むことを特徴とする請求項10に記載のフラッシュメモリ装置。 The switch circuit includes switches that operate in response to the first and second selection signals and respectively correspond to the drive signals;
Each of the switches includes a first depletion type MOS transistor that transmits a driving signal corresponding to the first row decoder circuit in response to the first selection signal, and the second row decoder in response to the second selection signal. 11. The flash memory device according to claim 10 , further comprising a second depletion type MOS transistor for transmitting a driving signal corresponding to the circuit.
前記メモリブロックにそれぞれ対応し、それぞれが対応するメモリブロックのワードラインのうち一つを選択し、選択されたワードラインをプログラム電圧に、そして非選択のワードラインをパス電圧に駆動する複数の行デコーダ回路と、
前記アレイにプログラムされるデータをラッチするページバッファ回路と、
列アドレスに応答して前記プログラムされるデータを前記ページバッファ回路に伝達するゲート回路と、
前記メモリブロックを選択するための列アドレスに応答して、前記ページバッファ回路にロードされたデータがいずれのメモリブロックにプログラムされるかの可否を判別し、判別結果として選択信号を発生する判別回路と、
前記メモリブロックそれぞれの対応するワードラインにそれぞれ供給される駆動信号を発生し、プログラム動作の間、前記駆動信号中一つは前記プログラム電圧を有し、残りの駆動信号は前記パス電圧を有する駆動信号発生回路と、
前記判別回路からの選択信号に応答して前記行デコーダ回路に前記駆動信号を選択的にスイッチするスイッチ回路とを含み、
前記駆動信号は前記ページバッファ回路にロードされたデータがプログラムされる一つ又はそれより多い行デコーダ回路に伝達され、
前記判別回路は、リセット信号によりそれぞれリセットされる複数のフリップフロップと、
前記プログラム動作の間、前記メモリブロックを選択するための列アドレスに応答して前記それぞれ対応するフリップフロップの出力信号が入力されて、前記それぞれ対応する選択信号を出力し、前記それぞれ対応する選択信号は、活性化時高電圧を有する複数の高電圧スイッチと、を含むことを特徴とするフラッシュメモリ装置。 An array separated into a plurality of memory blocks, each of the memory blocks having a plurality of NAND strings, each NAND string including a memory cell coupled to a corresponding word line;
A plurality of rows corresponding to each of the memory blocks, each of which selects one of the word lines of the corresponding memory block, drives the selected word line to a program voltage, and drives a non-selected word line to a pass voltage. A decoder circuit;
A page buffer circuit for latching data programmed into the array;
A gate circuit for transmitting the programmed data to the page buffer circuit in response to a column address;
A determination circuit that determines whether or not the data loaded in the page buffer circuit is programmed in response to a column address for selecting the memory block, and generates a selection signal as a determination result When,
A driving signal supplied to a corresponding word line of each of the memory blocks is generated. During a program operation, one of the driving signals has the program voltage, and the remaining driving signals have the pass voltage. A signal generation circuit;
A switch circuit that selectively switches the drive signal to the row decoder circuit in response to a selection signal from the determination circuit;
The driving signal is transmitted to one or more row decoder circuits in which data loaded in the page buffer circuit is programmed ,
The determination circuit includes a plurality of flip-flops each reset by a reset signal,
During the program operation, in response to a column address for selecting the memory block, an output signal of the corresponding flip-flop is input, the corresponding selection signal is output, and the corresponding selection signal is output. Includes a plurality of high voltage switches having a high voltage when activated .
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