KR100543452B1 - Flash memory device capable of preventing program disturbance according to partial programming - Google Patents

Flash memory device capable of preventing program disturbance according to partial programming

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KR100543452B1
KR100543452B1 KR20030024812A KR20030024812A KR100543452B1 KR 100543452 B1 KR100543452 B1 KR 100543452B1 KR 20030024812 A KR20030024812 A KR 20030024812A KR 20030024812 A KR20030024812 A KR 20030024812A KR 100543452 B1 KR100543452 B1 KR 100543452B1
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이준
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삼성전자주식회사
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Abstract

여기에 개시되는 불 휘발성 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. Here the non-volatile semiconductor memory device disclosed includes an array of memory cells arranged in rows and columns. 열들은 적어도 2개의 열 영역들로 분리되고 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리된다. Is separated into the word line insulating-column are separated into at least two rows and each row has two areas which are respectively electrically arranged in the heat zone. 메모리 장치는 프로그램 동작 동안 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하는 회로와; The memory device circuit for the data that have been loaded into the register during a program operation determines whether or not belonging to any open area; 그리고 행 어드레스 정보에 응답하여 행들 중 하나를 선택하고, 판별 결과에 따라 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하는 회로를 더 포함한다. And responsive to row address information to select one of the rows, and further comprising one of the word lines of a selected line or circuit for driving all of the program voltage in accordance with the determination result.

Description

부분 프로그램에 따른 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURBANCE ACCORDING TO PARTIAL PROGRAMMING} Flash memory devices that program disturb of the part program can be prevented {FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURBANCE ACCORDING TO PARTIAL PROGRAMMING}

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도; Figure 1 is a block diagram illustrating a general NAND-type flash memory devices;

도 2는 일반적인 부분 프로그램 방식을 설명하기 위한 도면; Figure 2 is a diagram for explaining the general part program scheme;

도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도; Figure 3 is a block diagram illustrating a NAND-type flash memory device according to an embodiment of the present invention;

도 4는 본 발명의 다른 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도; Figure 4 is a block diagram illustrating a NAND-type flash memory device in accordance with another embodiment of the present invention;

도 5는 본 발명의 바람직한 실시예에 따른 도 3의 블록 디코더 및 워드 라인 스위치 블록을 보여주는 회로도; 5 is a circuit diagram showing the block decoder and the word line switch block of Figure 3 according to an embodiment of the present invention;

도 6은 본 발명의 바람직한 실시예에 따른 도 3의 판별 회로를 보여주는 회로도; Figure 6 is a circuit diagram showing a determination circuit of Figure 3 according to an embodiment of the present invention;

도 7은 본 발명의 바람직한 실시예에 따른 도 3의 스위치 회로를 보여주는 회로도; 7 is a circuit diagram showing the switch circuit of Figure 3 according to an embodiment of the present invention; 그리고 And

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치의 부분 프로그램 동작을 설명하기 위한 타이밍도이다. 8 is a timing diagram illustrating a portion of a program operation of a NAND type flash memory device in accordance with the present invention.

* 도면의 주요 부분에 대한 부호 설명 * * Code Description of the Related Art *

100 : 플래시 메모리 장치 110R, 110L : 메모리 블록 100: a flash memory device 110R, 110L: a memory block

120R, 120L : 워드 라인 스위치 블록 130 : 블록 디코더 120R, 120L: word line switch block 130: the block decoder

140 : 구동 신호 발생 회로 150 : 판별 회로 140: drive signal generating circuit 150: discriminator

160 : 스위치 회로 170R, 170L : 감지 및 래치 블록 160: switching circuit 170R, 170L: sense and latch block

180 : 고전압 발생 회로 180: High-voltage generating circuit

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device, more specifically, to a flash memory device.

반도체 메모리 장치에 저장된 데이터의 리프레시 없이 전기적으로 소거 및 프로그램 가능한 반도체 메모리 장치들에 대한 요구가 점차적으로 증가되고 있다. Is a need for a semiconductor memory device, electrically erasable and programmable semiconductor memory device with no refreshment of the data stored in it is increased gradually. 또한, 메모리 장치의 저장 용량 및 집적도를 높이는 것이 주된 흐름이다. In addition, the main stream to increase the storage capacity and density of the memory device. 저장된 데이터의 리프레시 없이 대용량 및 높은 집적도를 제공하는 불 휘발성 반도체 메모리 장치의 일 예가 낸드형 플래시 메모리 장치이다. An example of a nonvolatile semiconductor memory device for providing a high capacity and high integration without a refresh of the stored data is a NAND-type flash memory device. 파워-오프시 조차 데이터를 그대로 유지하기 때문에, 그러한 플래시 메모리 장치는 전원이 갑자기 차단될 수 있는 전자 장치들 (예들 들면, 휴대용 단말기, 휴대용 컴퓨터, 등등)에 폭넓게 사용되고 있다. Power - because it keeps the data as it even when turned off, such a flash memory device is widely used in electronic devices that power is suddenly cut off (eg., Portable terminal, portable computer, etc.).

도 1은 일반적인 낸드형 플래시 메모리 장치를 보여주는 블록도이다. Figure 1 is a block diagram illustrating a general NAND-type flash memory device. 도 1을 참조하면, 낸드형 플래시 메모리 장치 (10)는 메모리 셀 어레이 (memory cell array) (20), 행 선택 회로 (row selection circuit) (도면에는 "X-SEL"라 표기됨) (40), 그리고 감지 및 래치 회로 (sense and latch circuit) (60) (또는 페이지 버퍼 회로라 불림)를 포함한다. 1, the NAND-type flash memory device 10 includes a memory cell array (memory cell array) (20), a row selection circuit (row selection circuit) (being the drawing notation La "X-SEL") (40) , and it comprises a sensing and latch circuit (sense and latch circuit) (60) (or the page buffer circuit la referred to). 메모리 셀 어레이 (20)는 비트 라인들 (BL0-BLm)에 각각 연결되는 복수 개의 셀 스트링들 (또는 낸드 스트링들) (21)을 포함한다. The memory cell array 20 comprises a plurality of cell strings (or NAND string s) 21 to be connected respectively to the bit lines (BL0-BLm). 각 열의 셀 스트링 (21)은 제 1 선택 트랜지스터로서 스트링 선택 트랜지스터 (string selection transistor, SST), 제 2 선택 트랜지스터로서 접지 선택 트랜지스터 (ground selection transistor, GST), 그리고 선택 트랜지스터들 (SST, GST) 사이에 직렬 연결된 복수의 플래시 EEPROM 셀들 (MCn, n=0-15)로 구성된다. Between each heat cell string (21) has a first string selection transistor (string selection transistor, SST), first the ground selection transistor (ground selection transistor, GST), and the selection transistor as a second selection transistor (SST, GST), a selection transistor It consists of a plurality of flash EEPROM cells (MCn, n = 0-15) connected in series on. 각 열의 스트링 선택 트랜지스터 (SST)는 대응하는 비트 라인에 연결된 드레인과 스트링 선택 라인 (string selection line, SSL)에 연결된 게이트를 갖는다. Each column the string selection transistor (SST) has connected to the selected bit line connected to the corresponding drain and the string line (string selection line, SSL) gate. 접지 선택 트랜지스터 (GST)는 공통 소오스 라인 (common source line, CSL)에 연결된 소오스와 접지 선택 라인 (ground selection line, GSL)에 연결된 게이트를 갖는다. A ground selection transistor (GST) has a gate connected to the common source line (common source line, CSL) source and a ground selection line (ground line selection, GSL) connected to. 스트링 선택 트랜지스터 (SST)의 소오스와 접지 선택 트랜지스터 (GST)의 드레인 사이에는 플래시 EEPROM 셀들 (MC15-MC0)이 직렬 연결되어 있다. Between the string selection transistor (SST) source and drain of the ground selection transistor (GST), there is a flash EEPROM cells (MC0-MC15) connected in series. 각 셀 스트링의 셀들은 플로팅 게이트 트랜지스터들로 구성되며, 트랜지스터들의 제어 게이트들은 대응하는 워드 라인들 (WL15-WL0)에 각각 연결된다. Consists of cells in the floating gate transistor of each cell string, the control gate of the transistors are connected respectively to word lines corresponding to (WL0-WL15).

스트링 선택 라인 (SSL), 워드 라인들 (WL0-WL15), 그리고 접지 선택 라인 (GSL)은 행 선택 회로 (40)에 전기적으로 연결되어 있다. String selection line (SSL), the word lines (WL0-WL15), and the ground selection line (GSL) are electrically connected to the row selection circuit 40. 행 선택 회로 (40)는 행 어드레스 정보에 따라 워드 라인들 중 하나의 워드 라인을 선택하고, 선택된 워드 라인과 비선택된 워드 라인들로 각 동작 모드에 따른 워드 라인 전압들을 공급한다. A row selection circuit 40 selects one word line among the word lines according to the row address information and supplies the word line voltage corresponding to each operation mode to the selected word line and unselected word lines. 예를 들면, 행 선택 회로 (40)는 프로그램 동작 모드시 선택되는 워드 라인으로 프로그램 전압 (program voltage) (예를 들면, 15V-20V)을 공급하고 비선택되는 워드 라인들로 패스 전압 (pass voltage) (예를 들면, 10V)을 공급한다. For example, row selection circuit 40 to the word line is selected during the program mode of operation to the program voltage (program voltage) (e.g., 15V-20V) to the supply and the unselected word lines a pass voltage (pass voltage to be ) (for example, it supplies the 10V). 행 선택 회로 (40)는 읽기 동작 모드시 선택되는 워드 라인으로 접지 전압 (GND)을 공급하고 비선택되는 워드 라인들로 읽기 전압 (read voltage) (예를 들면, 4.5V)을 공급한다. A row selection circuit 40 a read voltage to the word lines to be supplied with the ground voltage (GND) to the word line is selected during read mode of operation and a non-selected (read voltage) supply (e.g., 4.5V). 프로그램 전압, 패스 전압, 그리고 읽기 전압은 전원 전압보다 높은 고전압이다. Program voltage, the pass voltage and read voltage is a high voltage higher than the power supply voltage. 메모리 셀 어레이 (20)를 통해 배열되는 비트 라인들 (BL0-BLm)은 감지 및 래치 회로 (60)에 전기적으로 연결되어 있다. The bit lines are arranged over the memory cell array (20) (BL0-BLm) are electrically connected to a sense and latch circuit (60). 감지 및 래치 회로 (60)는 읽기 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지하고, 프로그램 동작 모드에서 프로그램될 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 (또는 프로그램 금지 전압: program-inhibited voltage) 또는 접지 전압 (또는 프로그램 전압: program voltage)을 각각 공급한다. Sensing and latch circuit 60 to detect the data from the flash EEPROM cells of the selected word line via bit lines (BL0-BLm) in a read mode of operation, and the bit lines according to data to be programmed in the program mode of operation (BL0- BLm) in a power supply voltage (or a program inhibit voltage: program-inhibited voltage) or a ground voltage (or a voltage program: supplies the program voltage), respectively.

낸드형 플래시 메모리 장치에 있어서, 잘 알려진 바와 같이, 셀 구조 특성상 프로그램되지 않아야 될 셀 (이하, 프로그램 금지 셀-program-inhibited cell-이라 칭함)이 프로그램 전압에 의해서 소프트 프로그램될 수 있으며, 이는 프로그램 디스터브 (program disturbance)라 불린다. In the NAND type flash memory device, as well known, may be soft program by the program voltage cell structure, the cell should be unprogrammed nature (hereinafter referred to as a program inhibit cell -program cell--inhibited), which program disturb called (program disturbance). 프로그램 금지 셀의 프로그램 디스터브는 프로그램 금지 셀이 속한 셀 스트링의 채널 전압을 높임으로써 방지되며, 이는 셀 프-부스팅 스킴이라 불린다. Program disturb the program inhibit cells is prevented by raising the channel voltage of the cell strings belonging to a program inhibit cell, this cell program - called boosting scheme. 셀 스트링의 채널 전압은 비선택된 워드 라인들에 각각 공급되는 패스 전압에 의존한다. Channel voltage of the cell string is dependent on the pass voltage is supplied to the unselected word lines. 패스 전압이 높을수록 프로그램 금지 셀이 소프트 프로그램되는 정도를 더욱 완화할 수 있다. A higher pass voltage can further reduce the degree to which the program inhibit cell soft program. 반면에, 패스 전압이 높아지면, 비선택된 워드 라인들 각각에 연결된 메모리 셀들이 패스 전압에 의해서 소프트 프로그램될 수 있으며, 이는 패스 디스터브 (pass disturbance)라 불린다. On the other hand, the higher the pass voltage, the non-memory cell of the selected word line are coupled to each may be software programs by the pass voltage, which is called a pass disturbance (disturbance pass). 따라서, 패스 전압은 이상의 조건들을 고려하여 결정될 것이다. Thus, the pass voltage will be determined in view of the above conditions.

앞서 설명된 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 US Patent No. The above-described self-boosting program inhibit method using the scheme is US Patent No. 5,677,873에 " METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN "라는 제목으로, 그리고 US Patent No. To 5,677,873, entitled "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN", and US Patent No. 5,991,202에 " METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY "라는 제목으로 개시되어 있고, 레퍼런스로 포함된다. Is disclosed in 5,991,202, entitled "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY", and hereby incorporated by reference.

낸드형 플래시 메모리 장치의 경우, 하나의 워드 라인의 메모리 셀들은 동시에 프로그램될 수 있다. In the case of a NAND-type flash memory device, one memory cell of the word line can be programmed at the same time. 또는 하나의 워드 라인의 메모리 셀들은 몇 차례에 걸쳐 프로그램될 수 있으며, 이는 부분 프로그램 스킴 (partial program scheme)이라 불린다. Or one of the memory cells of word lines can be programmed several times, it is called partial program scheme (partial program scheme). 전자의 경우에는 동일한 워드 라인의 메모리 셀들이 프로그램 디스터브에 영향을 덜 받는 반면에, 후자의 경우에는 동일한 워드 라인의 메모리 셀들이 프로그램 디스터브에 더 많은 영향을 받는다. In the former case, it receives a greater effect on the other hand, the memory cells on the same word line are less affected by the program disturb, in the latter case, the memory cells on the same word line to program disturb. 예를 들면, 도 2에 도시된 바와 같이, 비트 라인들 (BL0-BLi)의 메모리 영역에 프로그램될 데이터만이 감지 및 래치 회로 (60)에 로딩되었다고 가정하자 (도면에서 음영 표시된 부분). For example, the Figure, it is assumed only the data to be programmed in the memory area of ​​the bit lines (BL0-BLi) that is loaded in a sense and latch circuit 60 (shaded portion in the figure) as shown in Fig. 데이터가 로딩된 영역의 메모리 셀들과 데이터가 로딩되지 않은 메모리 영역 (여기에 비트 라인들 (BLi+1-BLm)이 배열됨)의 메모리 셀들이 모두 동일한 워드 라인에 연결되어 있기 때문에, 데이터 로딩 위치에 관계없이 동일한 워드 라인의 메모리 셀들에는 프로그램 전압이 공급된다. Since all of the data of memory cells and the memory areas data is not loaded in the loading area, the memory cell of the (bit lines here (BLi + search 1-BLm) are arranged) to be connected to the same word line, data loading position the same memory cells of the word line, regardless of the program is supplied with a voltage. 따라서, 부분 프로그램 횟수 (number of partial program: NOP)의 증가에 따라 프로그램 금지된 메모리 셀(들)이 소프트 프로그램될 가능성이 높아진다. Accordingly, the part program count: the higher the probability (number of partial program NOP) increase the program (s) forbidden memory cell in accordance with a program to be soft.

이러한 부분 프로그램 방식은 페이지 크기가 큰 상태에서 사용자가 페이지 크기보다 작은 단위의 데이터를 관리하는 경우 흔히 사용된다. This part program method is often the case that the user management data of a unit smaller than a page size in the page size is large state. 예를 들면, 528 (512+16) 바이트 단위로 프로그램을 수행하는 사용자에게 2112 (2K+64) 바이트의 페이지 크기를 갖는 장치에 대해서 4회의 부분 프로그램을 보장해 주어야 한다. For example, for the device to the user to 528 (512 + 16) bytes, it performs a program with a page size of 2112 (2K + 64) bytes must ensure a four part program. 528 바이트 중에서 16 바이트는 스페어 필드 메모리 영역 (도 2 참조)에 저장되고, 512 바이트는 메인 필드 메모리 영역에 저장된다. From 528 bytes to 16 bytes may be stored in a spare field memory area (see Fig. 2), of 512 bytes is stored in the main memory area field.

따라서, 지원해야 하는 부분 프로그램 횟수가 증가하면 낸드형 플래시 메모리 장치는 프로그램 디스터브에 취약하게 된다. Therefore, if the number of parts of the program that need to support increasing NAND-type flash memory device is susceptible to program disturb.

본 발명의 목적은 부분 프로그램에 따른 프로그램 전압 디스터브를 완화할 수 있는 낸드형 플래시 메모리 장치를 제공하는 것이다. An object of the present invention is to provide a NAND-type flash memory device which can reduce the program disturb voltages in accordance with the part program.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드형 플래시 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이와; According to a feature of the present invention for achieving the above-mentioned various purposes, the NAND-type flash memory device has an array of memory cells arranged in rows and columns; 상기 열들은 적어도 2개의 열 영역들로 분리되고 상기 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리되며; The columns are separated into at least two columns and the region, each row has two electrically are respectively arranged at the open region is divided into the isolated word line; 상기 어레이에 프로그램될 데이터를 래치하는 레지스터와; And a register for latching the data to be programmed in the array; 열 어드레스 정보에 응답하여 상기 프로그램될 데이터를 상기 레지스터로 전달하는 게이트 회로와; In response to the column address data and a gate circuit to pass data is the program in the register; 프로그램 동작 동안, 열 어드레스 정보에 따라, 상기 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하도록 구성되는 수단과; Depending on the program for operation, the column address information, means that the data loaded into the register configured to determine whether or not belong to any open region; 그리고 행 어드레스 정보에 응답하여 상기 행들 중 하나를 선택하고, 상기 판별 결과에 따라 상기 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하도록 구성된 수단을 포함한다. And comprises a selecting one of the rows in response to the row address information, and means arranged to drive one or both of the word line of the selected row in accordance with the determination result to the program voltage.

이 실시예에 있어서, 상기 레지스터에 로드된 데이터가 상기 열 영역들에 모두 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들을 모두 상기 프로그램 전압으로 구동한다. In this embodiment, when the data loaded in the register belong both to the heat zone, the selection means are all the word lines of a selected line driven by the programming voltages. 또는, 상기 레지스터에 로드된 데이터가 상기 열 영역들 중 어느 하나에 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하며, 상기 프로그램 전압으로 구동된 워드 라인은 상기 로드된 데이터의 열 영역에 대응한다. Or, when the data loaded in the register belongs to any one of the thermal zone, the selecting means drives one of the word lines of a selected line to the programming voltage, the word line driven to the program voltage is the It corresponds to the open area of ​​the loaded data.

바람직한 실시예에 있어서, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 하나에 속하는 제 1 선택 회로와; In the preferred embodiment, and the selecting means, but drives one of the word lines of the selected row with the programming voltage, the word lines driven by the programming voltages are selected that belong to the first one of said column circuit area; 그리고 상기 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 다른 하나에 속하는 제 2 선택 회로를 포함한다. And, but it drives one of the word lines of the selected line to the program voltage, and the word line driven to the program voltage is a second selection circuit that belongs to the other one of said open area. 그리고, 상기 판별 수단은 상기 열 영역들을 선택하기 위한 열 어드레스 에 응답하여, 상기 레지스터에 로드된 데이터가 속하는 열 영역을 검출하고, 검출 결과로서 선택 신호들을 발생하는 검출 회로와; Then, the detection circuit that the discrimination means is generating a selection signal in response to the column address, the column detection areas belonging to the data loaded into the register, and the detection result for selecting the column region; 그리고 상기 선택 신호들에 응답하여 상기 제 1 및 제 2 선택 회로들로 상기 프로그램 전압을 선택적으로 전달하는 스위치 회로를 포함한다. And a switch circuit for selectively passed to the program voltage in response to the selection signal to the first and second selection circuit.

본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 제 1 메모리 블록과 제 2 메모리 블록으로 분리된 어레이와; In accordance with another feature of the invention, the flash memory device array, separated by a first memory block of the second memory block; 상기 제 1 및 제 2 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며; Each of the first and second memory block and has a plurality of NAND strings, the respective NAND string comprise the respective memory cell connected to word lines corresponding to; 상기 제 1 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 제 1 행 디코더 회로와; Selecting one of the word lines of the first memory block and the first row decoder circuit that drives the selected word line to the program voltage and pass voltage to the unselected word lines; 상기 제 2 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 프로그램 전압으로 그리고 비선택된 워드 라인들을 상기 패스 전압으로 구동하는 제 2 행 디코더 회로와; A second row decoder circuit for selecting one of the word lines of said second memory block and drive the selected word line to the programming voltage, and the unselected word lines to the pass voltage; 상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와; And a page buffer circuit for latching the data to be programmed in the array; 열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와; In response to the column address and the gate circuit to pass said data to be programmed in the page buffer circuit; 상기 제 1 및 제 2 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와; Determination circuit for generating the first and second in response to a column address for selecting the memory block, and determines whether the data loaded in the page buffer circuit to be programmed in any memory block selected as the determination result signal, and .; 상기 제 1 및 제 2 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하는 구동 신호 발생 회로와; The first and second memory blocks each corresponding to generate driving signals to be respectively supplied to the word line drive signal generating circuit; 프로그램 동작 동안, 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 가 지며; During a program operation, one of said drive signals having the program voltage becomes the rest of the drive signals to the pass voltage; 그리고 상기 판별 회로로부터의 선택 신호들에 응답하여 상기 제 1 및 제 2 열 디코더 회로들 모두로 또는 어느 하나로 상기 구동 신호들을 스위치하는 스위치 회로를 포함한다. And a switch circuit for switching said drive signal in response to the selection signal from the determination circuit of the first and second column decoder circuits, one to both or either.

바람직한 실시예에 있어서, 상기 판별 회로는 리세트 신호에 의해서 각각 리세트되는 제 1 및 제 2 플립-플롭들과; In a preferred embodiment, the determination circuit includes a first and a second flip are each reset by a reset signal, and the flops; 상기 프로그램 동작 동안 상기 제 1 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 1 플립-플롭을 세트시키는 제 1 세트 회로와; And the first set of circuit that sets a flop-response to an input address signal for specifying said first memory block during the programming operation of the first flip-flops; 상기 제 1 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 1 선택 신호를 출력하되, 상기 제 1 선택 신호는 활성화시 고전압을 갖는 제 1 고전압 스위치와; The first flip-flop receives the output signal of the output, but the first selection signal of the selection signal, and the first high-voltage switch having a high voltage when said first selection signal is activated; 상기 프로그램 동작 동안 상기 제 2 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 2 플립-플롭을 세트시키는 제 2 세트 회로와; And a second set of circuitry for the set-flop in response to an input of an address signal for designating the second memory block during the program operation and the second flip-flops; 상기 제 2 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 2 선택 신호를 출력하되, 상기 제 2 선택 신호는 활성화시 고전압을 갖는 제 2 고전압 스위치를 포함한다. The second flip-flop, but the output signal of the received outputs the second selection signal of the selection signal, the second selection signal and a second high-voltage switch having a high voltage at the time of activation. 상기 리세트 신호는 시퀀셜 데이터 입력 명령의 입력시에 활성화된다. The reset signal is activated at the time of input of a sequential data input command. 상기 스위치 회로는 상기 제 1 및 제 2 선택 신호들에 응답하여 동작하고 상기 구동 신호들에 각각 대응하는 스위치들을 포함하며, 상기 스위치들 각각은 상기 제 1 선택 신호에 응답하여 상기 제 1 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 1 공핍형 MOS 트랜지스터와, 상기 제 2 선택 신호에 응답하여 상기 제 2 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 2 공핍형 MOS 트랜지스터를 포함한다. The switch circuit of the first and the second selection comprises a corresponding switch for the response to the operation on the signal and the drive signal, the switches each of the first row decoder circuit in response to the first selection signal and a first depletion type MOS transistor to pass the drive signal corresponding to, and a second depletion type MOS transistor to pass the drive signal corresponding to the second row decoder circuit in response to the second selection signal.

본 발명의 또 다른 특징에 따르면, 상기 어레이는 스페어 어레이를 더 포함 하며, 상기 스페어 어레이는 상기 제 1 및 제 2 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치된다. In accordance with another feature of the invention, the array further comprising a spare array, said spare array of the first and second doedoe separated into the corresponding spare memory block in the memory block, the spare memory blocks, each It is arranged with a corresponding memory block. 동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코더 회로에 의해서 제어된다. The memory block and spare memory blocks arranged in the same area is controlled by a same row decoder circuit.

본 발명의 바람직한 실시예들이 참조도면들에 의거하여 이하 상세히 설명될 것이다. A preferred embodiment of the present invention will be described in detail below on the basis of the reference diagram.

도 3은 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치를 보여주는 블록도이다. 3 is a block diagram illustrating a NAND-type flash memory device according to an embodiment of the present invention. 도 3을 참조하면, 낸드형 플래시 메모리 장치 (100)는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. 3, the NAND-type flash memory device 100 includes an array of memory cells arranged in rows and columns. 본 발명에 따르면, 어레이의 열들은 2개의 열 영역들로 분리되고 각 행은 열 영역들에 각각 배열되는 전기적으로-분리된 워드 라인들로 분리된다. According to the invention, the column of the array are separated into two columns, each row region are electrically respectively arranged in the column region is separated into a separate word line. 설명의 편의상, 하나의 열 영역은 제 1 매트 (또는 제 1 메모리 셀 어레이)를 구성하는 제 1 메모리 블록 (110R)이라 칭하고 다른 하나의 열 영역은 제 2 매트 (또는 제 2 메모리 셀 어레이)를 구성하는 제 2 메모리 블록 (110L)이라 칭한다. For convenience, one heat zone of the description of the first mat (or a first memory cell array), a first memory block is referred to as (110R) and one open area of ​​the second mat (or second memory cell array) that make up the configuration is referred to as a second memory block (110L) to. 제 1 및 제 2 메모리 블록들 (110R, 110L)은 각각 복수의 셀 스트링들을 포함하며, 각 셀 스트링은 도 1에 도시된 것과 동일하게 구성될 것이다. First and second memory blocks (110R, 110L) comprises a plurality of cell strings, respectively, of each cell string is to be configured identically to that shown in Figure 1; 제 1 및 제 2 메모리 블록들 (110R, 110L) 사이에는 행 선택 회로가 배치되며, 행 선택 회로는 제 1 및 제 2 워드 라인 스위치 블록들 (120R, 120L)과 블록 디코더 (130)로 구성된다. First and second, and is disposed a row selection circuit between the memory block (110R, 110L), a row selection circuit is composed of first and second word line switch block (120R, 120L) and the block decoder 130 . 행 선택 회로는 메모리 블록들 (110R, 110L)에 의해서 공유된다. The row selection circuit is shared by the memory blocks (110R, 110L).

또는, 도 4에 도시된 바와 같이, 행 선택 회로는 제 1 및 제 2 메모리 블록 들 (110R, 110L)에 각각 대응하는 2개의 행 디코더 회로들 (120R, 130R) (120L, 130L)로 구성될 수 있다. Alternatively, as shown in Figure 4, the row selection circuit is composed of first and second memory blocks each corresponding to two row decoder circuit for (120R, 130R) (120L, 130L) to (110R, 110L) can. 이러한 경우, 각 행 디코더 회로는 블록 디코더 (120R/120L)와 워드 라인 스위치 블록 (130R/130L)으로 구성될 것이다. In this case, each of the row decoder circuit is to be of a block decoder (120R / 120L) and the word line switch block (130R / 130L). 비록 도면에는 도시되지 않았지만, 도 2에 도시된 바와 같이, 메인 필드 메모리 영역으로서 메모리 블록들 (110R, 110L)에는 각각 스페어 필드 메모리 영역이 더 포함됨은 자명하다. Even though not shown, as shown in Figure 2, as the main field memory area included more fields, each spare memory area of ​​the memory block (110R, 110L) it is apparent.

다시 도 3을 참조하면, 제 1 메모리 블록 (110R)의 행 방향을 따라 배열되는 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)은 제 1 워드 라인 스위치 블록 (120R)에 전기적으로 연결되어 있다. Referring again to Figure 3, the first memory block string selection line (SSL) which are arranged along the row direction of (110R), the word lines (WL15-WL0), and a ground selection line (GSL) is a first word line switch It is electrically connected to the block (120R). 제 1 워드 라인 스위치 블록 (120R)은 블록 워드 라인 (BLKWL) 상의 신호에 따라 스위치 회로 (160)로부터의 구동 신호들 (SiR) (i=0-15) 및 구동 신호 발생 회로 (140)로부터의 구동 신호들 (SS, GS)을 대응하는 신호 라인들 (SSL, WL0-WL15, GSL)로 각각 전달한다. From the first word line switch block (120R) is the drive signal from the switch circuit 160 in accordance with the signal on the word line block (BLKWL) (SiR) (i = 0-15) and a driving signal generating circuit 140 It passes each with signal lines corresponding to the driving signal (SS, GS) (SSL, WL0-WL15, GSL). 제 2 메모리 블록 (110L)의 행 방향을 따라 배열되는 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)은 제 2 워드 라인 스위치 블록 (120L)에 전기적으로 연결되어 있다. Second memory block string selection line (SSL) which are arranged along the row direction of (110L), the word lines (WL15-WL0), and a ground selection line (GSL) are electrically connected to the second word line switch block (120L) It is connected. 제 2 워드 라인 스위치 블록 (120L)은 블록 워드 라인 (BLKWL) 상의 신호에 따라 스위치 회로 (160)로부터의 구동 신호들 (SiL) (i=0-15) 및 구동 신호 발생 회로 (140)로부터의 구동 신호들 (SS, GS)을 대응하는 신호 라인들 (SSL, WL0-WL15, GSL)로 각각 전달한다. The second word line from the switch block (120L) is the drive signal from the switch circuit 160 in accordance with the signal on the word line block (BLKWL) (SiL) (i = 0-15) and a driving signal generating circuit 140 It passes each with signal lines corresponding to the driving signal (SS, GS) (SSL, WL0-WL15, GSL). 블록 디코더 (130)는 메모리 블록을 지정하기 위한 행 어드레스 정보에 따라 블록 워드 라인 (BLKWL)을 활성화/비활성화시킨다. Block decoder 130 to activate / deactivate the block word lines (BLKWL) according to the row address information for designating a memory block.

구동 신호 발생 회로 (140)는 각 메모리 블록에 배열되는 워드 라인들 중 하나를 선택하기 위한 행 어드레스 정보에 응답하여 구동 신호들 (SS, S0-S15, GS)을 출력한다. Driving signal generating circuit 140 in response to row address information for selecting one of the word lines arranged in each memory block, and outputs to the drive signal (SS, S0-S15, GS). 읽기 동작시, 선택 신호들 (SS, GS)은 각각 전원 전압 (VCC)을 갖고, 구동 신호들 (S0-S15) 중 하나의 구동 신호는 접지 전압을 가지며, 나머지 구동 신호들은 읽기 전압을 갖는다. The selection signal during a read operation (SS, GS) is a driving signal of the each having a power supply voltage (VCC), the drive signals (S0-S15) has a ground voltage, and the other drive signals has a read voltage. 프로그램 동작시, 구동 신호 (SS)는 전원 전압을 갖고, 구동 신호 (GS)는 접지 전압을 갖는다. The program operation, the driving signal (SS) has a power supply voltage, the drive signal (GS) has a ground voltage. 이때, 구동 신호들 (SO-S15) 중 하나의 구동 신호는 프로그램 전압을 갖고, 나머지 구동 신호들은 패스 전압을 갖는다. At this time, the drive signal of one of the drive signals (SO-S15) has a program voltage, and the other drive signals has a pass voltage. 구동 신호 발생 회로 (140)는 각 구동 신호 (Si, i=0-15) 라인으로 고전압을 전달하기 위해서, 동작 모드에 따라 고전압 발생 회로 (180)로부터 프로그램 전압, 패스 전압, 그리고 읽기 전압을 공급받는다. Driving signal generating circuit 140 to deliver high voltage to the respective driving signals (Si, i = 0-15) line, supplying the program voltage, the pass voltage, and a read voltage from the high voltage generating circuit 180 according to the operating mode receive.

계속해서 도 4를 참조하면, 제 1 및 제 2 메모리 블록들 (110R, 110L) 각각의 열 방향을 따라 배열되는 비트 라인들 (BL0-BLm)은 대응하는 감지 및 래치 회로들 (170R, 170L)에 전기적으로 연결되어 있다. Subsequently 4, the first and second memory blocks (110R, 110L) in the bit lines are arranged along each of the column direction (BL0-BLm) are detected, a corresponding and latch circuits (170R, 170L) a it is electrically connected to. 각 감지 및 래치 회로 (170R/170L)는 읽기 동작 모드에서 비트 라인들 (BL0-BLm)을 통해 선택된 워드 라인의 플래시 EEPROM 셀들로부터 데이터를 감지한다. Each of the sensing and latch circuit (170R / 170L) detects the data from the flash EEPROM cells of the selected word line via bit lines (BL0-BLm) in a read mode of operation. 각 감지 및 래치 회로 (170R/170L)는 프로그램 동작 모드에서 게이트 회로 (190R/190L)를 통해 전달되는 프로그램될 데이터를 래치하고, 래치된 데이터에 따라 비트 라인들 (BL0-BLm)로 전원 전압 또는 접지 전압을 각각 공급한다. Each of the sensing and latch circuit (170R / 170L) is the power supply voltage or to the bit lines (BL0-BLm) in accordance with the latched program is data that is passed through the gate circuits (190R / 190L), and latched in the program mode of operation data and it supplies the ground voltage, respectively. 스위치 회로 (160)는 구동 신호 발생 회로 (140)로부터 구동 신호들 (S0-S15)을 받아들이고, 판별 회로 (150)로부터의 선택 신호들 (VM1, VM2)에 응답하여 제 1 구동 신호들 (S0R-S15R) 그리고/또는 제 2 구동 신호들 (S0L-S15L)을 출력한다. The switch circuit 160 is the drive signal generator to accept the circuit of the drive signal from the (140) (S0-S15), determine a first drive signal in response to the selection signal from the circuit (150) (VM1, VM2) (S0R -S15R) and / or 2, and outputs the driving signals (S0L-S15L). 스위치 회로 (160)의 출력 신호들은 그것의 입력 신호들과 동일한 전압들을 갖는다. The output signal of the switch circuit 160 have the same voltage as in its input signal. 판별 회로 (150)는 메모리 블록을 지정하기 위한 열 어드레스 정보에 응답하여 선택 신호들 (VM1, VM2)을 출력한다. The judge circuit 150 in response to column address information for specifying a memory block, and outputs the selection signals (VM1, VM2). 여기서, 선택 신호들 (VM1, VM2)은 배타적으로 활성화되거나 동시에 활성화된다. Here, the selection signals (VM1, VM2) is exclusively activated or activated at the same time. 예를 들면, 선택 신호들 (VM1, VM2)은 읽기/소거 동작시 동시에 활성화되고 프로그램 동작시 동시에 또는 배타적으로 활성화된다. For example, the selection signals (VM1, VM2) is activated at the same time when the read / erase operation and at the same time, the program operation or activated exclusively. 이는 이후 상세히 설명될 것이다. This will be described in detail later.

도 5는 도 3에 도시된 블록 디코더와 워드 라인 스위치 블록의 바람직한 실시예이다. Figure 5 is a preferred embodiment of a block decoder and the word line switch block shown in Fig. 제 1 워드 라인 스위치 블록 (120R)은 구동 신호들 (SS, S15R-S0R, GS)에 각각 대응하는 패스 트랜지스터들 (SW27-SW20)로 구성된다. Is the first word line switch block (120R) is composed of a pass transistor (SW27-SW20) each corresponding to the driving signal (SS, S15R-S0R, GS). 패스 트랜지스터들 (SW27-SW20)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결되어 있다. The gate of the pass transistor (SW27-SW20) may be commonly connected to the word line block (BLKWL). 구동 신호들 (SS, S15R-S0R, GS)은 패스 트랜지스터들 (SW27-SW20)을 통해 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)으로 각각 전달된다. The driving signal (SS, S15R-S0R, GS) is transmitted to each of the pass transistors (SW27-SW20) string selection line (SSL) through, word lines (WL15-WL0), and a ground selection line (GSL) . 읽기 동작이 수행될 때, 구동 신호들 (S15R-S0R) 중 하나는 접지 전압을 갖고 나머지 구동 신호들은 읽기 전압을 갖는다. When performing a read operation, one of the drive signals (S15R-S0R) has a ground voltage remaining drive signals it has a voltage reading. 프로그램 동작이 수행될 때, 구동 신호들 (S15R-S0R) 중 하나는 프로그램 전압을 갖고 나머지 구동 신호들은 패스 전압을 갖는다. When the program operation is performed, one of the drive signals (S15R-S0R) has a program voltage remaining drive signals has a pass voltage. 제 1 워드 라인 스위치 블록 (120R)의 패스 트랜지스터들 (SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다. The first pass transistor of a word line switch block (120R) (SW20-SW27) is composed of NMOS transistors for a high voltage.

제 2 워드 라인 스위치 블록 (120L)은 구동 신호들 (SS, S15L-S0L, GS)에 각각 대응하는 패스 트랜지스터들 (SW27-SW20)로 구성된다. The second word line is the switch block (120L) is composed of a pass transistor (SW27-SW20) each corresponding to the driving signal (SS, S15L-S0L, GS). 패스 트랜지스터들 (SW27-SW20)의 게이트들은 블록 워드 라인 (BLKWL)에 공통으로 연결되어 있다. The gate of the pass transistor (SW27-SW20) may be commonly connected to the word line block (BLKWL). 구 동 신호들 (SS, S15L-S0L, GS)은 패스 트랜지스터들 (SW27-SW20)을 통해 스트링 선택 라인 (SSL), 워드 라인들 (WL15-WL0), 그리고 접지 선택 라인 (GSL)으로 각각 전달된다. Obtain the same signal s (SS, S15L-S0L, GS) are pass transistors (SW27-SW20) string selection line through (SSL), word lines passing respectively (WL15-WL0), and a ground selection line (GSL) do. 읽기 동작이 수행될 때, 구동 신호들 (S15L-S0L) 중 하나는 접지 전압을 갖고 나머지 구동 신호들은 읽기 전압을 갖는다. When performing a read operation, one of the drive signals (S15L-S0L) has a ground voltage remaining drive signals it has a voltage reading. 프로그램 동작이 수행될 때, 구동 신호들 (S15L-S0L) 중 하나는 프로그램 전압을 갖고 나머지 구동 신호들은 패스 전압을 갖는다. When the program operation is performed, one of the drive signals (S15L-S0L) has a program voltage remaining drive signals has a pass voltage. 제 2 워드 라인 스위치 블록 (120L)의 패스 트랜지스터들 (SW20-SW27)은 고전압용 NMOS 트랜지스터로 구성된다. Claim the second pass transistor of a word line switch block (120L) (SW20-SW27) is composed of NMOS transistors for a high voltage.

계속해서 도 5를 참조하면, 블록 디코더 (130)는 NAND 게이트들 (G1, G2, G3)과 NMOS 트랜지스터들 (M1, M2, M3, M4)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. Next referring to Figure 5, a block decoder 130 is connected as described, and include the NAND gates (G1, G2, G3) and the NMOS transistors (M1, M2, M3, M4), shown in the Figure . NMOS 트랜지스터들 (M2, M4)는 NAND 게이트 (G3)의 출력 신호에 의해서 제어되고, NMOS 트랜지스터들 (M1, M3)은 제어 신호들 (ERSen, VPRE)에 의해서 각각 제어된다. The NMOS transistor (M2, M4) are controlled by an output signal of the NAND gate (G3), the NMOS transistors (M1, M3) are respectively controlled by control signals (ERSen, VPRE). 제어 신호 (ERSen)는 프로그램/읽기 동작시 로우 레벨을 갖고, 소거 동작시 하이 레벨을 갖는다. Control signal (ERSen) has a low level when the program / read operation, and has a high level during the erase operation. NMOS 트랜지스터 (MN2)는 블록 워드 라인 (BLKWL)을 방전시키기 위해 사용되며, 제어 신호 (BLKWLdis)가 로우 레벨일 때 턴 온된다. NMOS transistor (MN2) is turned on when the block is used to discharge the word line (BLKWL), control signals (BLKWLdis) is at a low level. NMOS 트랜지스터 (M4)는 메모리 블록들 (110R, 110L)에 의해서 공유되며, 메모리 블록들 (110R, 110L)의 스트링 선택 라인들 (SSL)과 SSLGND 노드 사이에 연결된다. NMOS transistor (M4) is shared by the memory blocks (110R, 110L), are connected between the memory blocks of (SSL) of the string selection line (110R, 110L) and SSLGND node. 여기서, SSLGND 노드는 프로그램/읽기 동작시 접지 전압을 갖고, 소거 동작시 전원 전압을 갖는다. Here, SSLGND node having a ground potential when the program / read operation, and has a power supply voltage during an erase operation. 제어 신호들 (XDECdis, BLKWLdis)은 데이터가 메모리 셀에 프로그램되는 구간 동안 하이 레벨로 유지된다. The control signals (XDECdis, BLKWLdis) is maintained for a period in which data is programmed to the memory cell to a high level.

도 6은 본 발명의 바람직한 실시예에 따른 도 3의 판별 회로 (150)를 보여주 는 회로도이다. Figure 6 is a state is a circuit diagram showing a determination circuit 150 of Figure 3 according to an embodiment of the present invention.

도 6을 참조하면, 본 발명에 따른 판별 회로 (150)는 인버터들 (INV1, INV2), AND 게이트들 (G4, G5), NOR 게이트들 (G6, G7), SR 플립-플롭들 (FF1, FF2), 그리고 고전압 스위치들 (151, 152)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 6, the discriminating circuit 150 according to the present invention includes an inverter (INV1, INV2), AND gates (G4, G5), NOR gates (G6, G7), SR flip-flops (FF1, FF2), and includes a high voltage switch (151, 152), has been connected as shown in the drawing. 고전압 스위치들 (151, 152)은 스위치 펌프 회로 (switch pump circuit)로 구성되며, 스위치 펌프 회로는 "CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로 US Patent No. The high voltage switch 151 and 152 is comprised of a pump switch circuit (switch pump circuit), the switch pump circuit, entitled "CHARGE PUMP CIRCUIT OF NONVOLATILE SEMICONDUCTOR MEMORY" US Patent No. 5,861,772에 게재되어 있다. It has been placed on 5861772. 잘 알려진 바와 같이, 고전압 스위치들 (151, 152) 각각은 입력 신호의 전압 레벨을 고전압 (예를 들면, 프로그램 전압)으로 변환한다. As is well known, the high voltage switch (151, 152) each of which converts the voltage level of the input signal to a high voltage (for example, the program voltage).

판별 회로 (150)는 프로그램 플래그 신호 (nPGM), 어드레스 신호 (CAi), 리세트 신호 (RST), 그리고 클록 신호 (CLK)를 입력받는다. The judge circuit 150 receives the program flag signal (nPGM), address signals (CAi), the reset signal (RST), and a clock signal (CLK). 판별 회로 (150)는 프로그램될 데이터가 어떤 감지 및 래치 블록에 로드되었는 지의 여부를 판별하고 판별 결과에 따라 선택 신호들 (VM1, VM2)을 동시에 또는 배타적으로 활성화시킨다. Determination circuit 150 then determines whether doeeotneun loaded in any sense and latch block data is to be programmed at the same time or exclusively activate the selection signals (VM1, VM2) according to the determination result. 도 5에 있어서, 프로그램 플래그 신호 (nPGM)는 프로그램 동작시 로우 레벨로 활성화되고 소거/읽기 동작시 하이 레벨로 비활성화된다. 5, the program flag signal (nPGM) is activated in a program operation when the low level is disabled by erasing / reading operation when the high level. 어드레스 신호 (CAi)는 메모리 블록들 (110R, 110L)을 선택하기 위한 어드레스 신호로, 예를 들면, 어드레스 신호 (CAi)가 "0"일 때 메모리 블록 (110R)이 선택되고 어드레스 신호 (CAi)가 "1"일 때 메모리 블록 (110L)이 선택된다. Address signals (CAi) is the address signal for selecting the memory blocks (110R, 110L), for example, address signals (CAi) a memory block (110R) when "0" is selected and the address signals (CAi) the memory block (110L) is selected when a "1". 클록 신호 (CLK)는 프로그램될 데이터를 로드하는 데 사용되는 신호이고, 리세트 신호 (RST)는 시퀀셜 데이터 입력 명령의 입력시에 활성화되는 펄스 신호이다. Clock signal (CLK) is a signal that is used to load the data to be programmed, the reset signal (RST) is a pulse signal that is activated at the time of input of a sequential data input command.

회로 동작에 있어서, 시퀀셜 데이터 입력 명령이 입력됨에 따라 리세트 신호 (RST)가 활성화된다. In the circuit operation, the reset signal (RST) is active as a sequential data input command is input. 이때, 프로그램 플래그 신호 (nPGM)는 로우 레벨로 유지된다. In this case, a program flag signal (nPGM) is maintained at a low level. 리세트 신호 (RST)의 활성화에 따라 플립-플롭들 (FF1, FF2)의 출력들은 로우가 된다. According to the activation of the reset signal (RST) the flip-flop outputs of (FF1, FF2) are low. 즉, 선택 신호들 (VM1, VM2)은 로우 레벨로 각각 초기화된다. In other words, the selection signals (VM1, VM2) is initialized to the low level, respectively. 이후, 프로그램될 데이터가 열 어드레스의 증가에 따라 감지 및 래치 블록(들)에 순차적으로 로드된다. Then, the data to be programmed to follow the increase of the column address are successively loaded into the sense and latch block (s). 데이터 로딩 구간 동안 열 어드레스 신호 (CAi)가 "0"로 유지되는 경우, NOR 게이트 (G6)의 출력 신호 (S)는 클록 신호 (CLK)의 로우-하이 천이에 동기되어 하이 레벨에서 로우 레벨로 천이한다. If during the data load period the column address signals (CAi) are maintained at "0", the output signal (S) of the NOR gate (G6) is the row of the clock signal (CLK) - in synchronization with the high-transition from the high level to the low level transitions. 즉, 플립-플롭 (FF1)의 출력은 로우 레벨에서 하이 레벨로 활성화된다. That is, the flip-flop output (FF1) is activated from the low level to the high level. 이때, 플립-플롭 (FF2)의 출력은 계속해서 로우 레벨로 유지된다. At this time, the flip-flop output (FF2) is continuously maintained at a low level. 데이터가 모두 로딩될 때까지 어드레스 신호 (CAi)가 계속해서 "0"로 유지되는 경우, 프로그램될 데이터는 단지 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로딩된다. If the data to the address signals (CAi) until all loaded remain "0", data to be programmed is loaded only just sensing and latch block (170R) of the memory block (110R). 이러한 경우, 선택 신호 (VM1)만이 하이로 활성화된다. In this case, the selection signals (VM1) is only activated high. 만약 데이터가 로딩되는 도중에 어드레스 신호 (CAi)가 "1"로 변화되면, NOR 게이트 (G7)의 출력 신호 (S)는 클록 신호 (CLK)의 로우-하이 천이에 동기되어 하이 레벨에서 로우 레벨로 천이한다. If the data is the address signals (CAi) during the loaded change to "1", the output signal (S) of the NOR gate (G7) is the row of the clock signal (CLK) - in synchronization with the high-transition from the high level to the low level transitions. 즉, 플립-플롭 (FF2)의 출력은 로우 레벨에서 하이 레벨로 활성화된다. That is, the flip-flop output (FF2) is activated from the low level to the high level. 이러한 경우, 선택 신호들 (VM1, VM2)은 모두 하이로 활성화된다. In this case, the selection signals (VM1, VM2) are both active high. 활성화된 선택 신호들 (VM1, VM2)은 대응하는 고전압 스위치들 (151, 152)을 통해 고전압을 갖는다. Of the active selection signals (VM1, VM2) has a high voltage through the high-voltage switch corresponding to 151 and 152.

판별 회로 (150)는 프로그램될 데이터가 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로드될 때 선택 신호 (VM1)를 활성화시킨다. Determination circuit 150 activates when it is loaded only to detect and latch block (170R) of the data memory block (110R), the program select signals (VM1). 판별 회로 (150)는 프로그램될 데이터가 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에만 로드될 때 선택 신호 (VM2)를 활성화시킨다. Determination circuit 150 activates when it is loaded only to detect and latch block (170L) of the data memory block (110L), the program selection signal (VM2). 판별 회로 (150)는 프로그램될 데이터가 메모리 블록들 (110R, 110L)의 감지 및 래치 블록들 (170R, 170L)에 모두 로드될 때 선택 신호들 (VM1, VM2)을 활성화시킨다. Determination circuit 150 activates the selection data when the program is loaded in both the sense and latch block of the memory blocks (110R, 110L) (170R, 170L) signals (VM1, VM2).

도 7은 본 발명의 바람직한 실시예에 따른 도 3의 스위치 회로 (160)를 보여주는 회로도이다. 7 is a circuit diagram showing a switch circuit 160 of Figure 3 according to an embodiment of the present invention. 도 7을 참조하면, 스위치 회로 (160)는 구동 신호 발생 회로 (140)로부터 출력되는 구동 신호들 (S0-S15)을 공급받으며, 판별 회로 (150)로부터의 선택 신호들 (VM1, VM2)에 응답하여 제 1 구동 신호들 (S0R-S15R) 또는 제 2 구동 신호들 (S0L-S15L)을 출력한다. 7, the switching circuit 160 is the selection signal from the drive signal generating circuit receives the supply of the drive signals (S0-S15), output from the unit 140, a discriminating circuit (150) (VM1, VM2) response, and outputs the first driving signals (S0R-S15R) or the second drive signal (S0L-S15L). 스위치 회로 (160)는 구동 신호들 (S0-S15)에 각각 대응하고 선택 신호 (VM1)에 의해서 공통으로 제어되는 공핍형 MOS 트랜지스터들 (161, 163, …, 165)과, 구동 신호들 (S0-S15)에 각각 대응하고 선택 신호 (VM2)에 의해서 공통으로 제어되는 공핍형 MOS 트랜지스터들 (162, 164, …, 166)로 구성된다. Switch circuit 160 to the driving signals (S0-S15) respectively, and the depletion type MOS transistors that are controlled in common by a selection signal (VM1) (161, 163, ..., 165) and a drive signal to the (S0 -S15), respectively, and the depletion type MOS transistors that are controlled in common by a selection signal (VM2) (162, 164, ... in and consists of 166).

프로그램될 데이터가 제 1 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에만 로드되는 경우, 판별 회로 (150)는 선택 신호 (VM1)를 활성화시키며, 이는 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 스위치 블록 (120R)에 인가되는 선택 신호들(S0R-S15R)로서 출력되게 한다. The output of the program data to the first memory block (110R) detected and the latch block when the load only (170R), the judge circuit 150 activates the selection signal (VM1), which drive signal generator 140 of the signal the causes (S0-S15) is output as the selection to be applied to the switch block (120R) signal (S0R-S15R). 프로그램될 데이터가 제 2 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에만 로드되는 경우, 판별 회로 (150)는 선택 신호 (VM2)를 활성화시키며, 이는 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 스위치 블록 (120L)에 인가되는 구동 신호들 (S0L-S15L)로서 출력되게 한다. The output of the program data and a second memory block (110L) sensing and latch block when the load only (170L), the judge circuit 150 activates the selection signal (VM2), which drive signal generator 140 of the signal the causes (S0-S15) is output as the drive signals (S0L-S15L) applied to the switch block (120L). 프로그램될 데이터가 제 1 및 제 2 메모리 블록들 (110R, 110L)의 감지 및 래치 블록들 (170R, 170L)에 모두 로드되는 경우, 판별 회로 (150)는 선택 신호들 (VM1, VM2)을 동시에 활성화시키며, 구동 신호 발생 회로 (140)의 출력 신호들 (S0-S15)이 제 1 및 제 2 스위치 블록들 (120R, 120L)에 인가되는 제 1 및 제 2 구동 신호들 (S0R-S15R, S0L-S15L)로서 출력되게 한다. If the program data is loaded in both the first and second memory blocks the detection of (110R, 110L) and the latch block (170R, 170L), the judge circuit 150 is at the same time, the selection signals (VM1, VM2) the output signal, activates the drive signal generating circuit (140) (S0-S15) the first and second first and second driving signals applied to the switch block (120R, 120L) (S0R-S15R, S0L It should be output as -S15L).

도 8은 본 발명에 따른 낸드형 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 8 is a timing diagram illustrating a program operation of the NAND type flash memory device in accordance with the present invention. 본 발명에 따른 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. The program operation of the memory device according to the present invention will be described in detail below on the basis of the reference diagram.

잘 알려진 바와 같이, 낸드형 플래시 메모리 장치의 프로그램 절차에 따르면, 먼저, 시퀀셜 데이터 입력 명령 (sequential data input command)이 인가되고, 데이터가 로드될 시작 열 어드레스 및 행 (또는 페이지) 어드레스가 연속적으로 입력된다. As is well known, in accordance with the program procedures of the NAND type flash memory device, first, a sequential data input command (sequential data input command) is applied and, starting the data is loaded the column address and the row (or page) addresses are sequentially input do. 시작 열 어드레스는 내부 어드레스 카운터 (미도시됨)에 로드되며, 내부 어드레스 카운터는 데이터가 정해진 단위 (바이트 또는 워드 단위)로 입력될 때마다 1비트씩 내부 열 어드레스를 증가시킨다. Starting column address is loaded into an internal address counter (not shown), an internal address counter increments the internal column address each time the input data is a fixed unit (byte or word) by one bit. 프로그램될 데이터는 열 어드레스의 증가에 따라 게이트 회로를 통해 페이지 버퍼 회로로서 감지 및 래치 블록(들)에 로드된다. Data to be programmed is loaded into the sense and latch block (s) as a page buffer circuit through a gate circuit in accordance with an increase of the column address. 프로그램될 데이터가 모두 로딩되면, 프로그램 시작을 위한 프로그램 명령 (program command)이 입력된다. When the data are all loaded the program, the program instructions for the start of the program (program command) is input. 낸드형 플래시 메모리 장치는 프로그램 명령의 입력후 내부 알고리즘에 따라 프로그램 동작을 수행하며, 프로그램 동작 동안 R/nB 핀을 통해 메모리 장치가 비지 상태 (busy state)임을 외부에 알린다. NAND-type flash memory device performs a program operation according to an internal algorithm of the program and then input the command, via the R / nB pin during a program operation the memory device informs the outside that the busy state (busy state).

시퀀셜 프로그램 데이터 명령이 입력될 때, 리세트 신호 (RST)가 펄스 형태 로 활성화된다. Sequentially when the program data input command, the reset signal (RST) is activated by the pulse form. 리세트 신호 (RST)가 로우 레벨에서 하이 레벨로 천이할 때, 판별 회로 (150)의 플립-플롭들 (FF1, FF2)이 초기화된다. When the reset signal (RST) is to transition from a low level to a high level, the flip of the discrimination circuit 150-flops (FF1, FF2) are initialized. 플립-플롭들 (FF1, FF2)이 초기화됨에 따라, 도 8에 도시된 바와 같이, 판별 회로 (150)의 출력 신호들 (VM1, VM2)은 로우 레벨로 설정된다. Flip-output signals of a, the determining circuit 150, as shown in Fig. 8 as the flops (FF1, FF2) is initialized (VM1, VM2) is set to the low level. 그 다음에, 데이터가 로딩될 시작 (또는 초기) 열 어드레스 (CAi)가 입력되며, 내부 어드레스 카운터 (미도시됨)는 시작 열 어드레스로 설정된다. Then, the start of data is loaded (or early), and the column address (CAi) input, internal (not shown) the address counter is set to the starting column address. 시작 열 어드레스 중 메모리 블록들을 선택하기 위한 열 어드레스 (예를 들면, 최상위 어드레스 신호)가 "0"라고 가정하자. Starting column address for selecting the memory block of the column address (for example, the most significant address signal) is assumed as "0". 이러한 가정에 따르면, 프로그램될 데이터는 메모리 블록 (110R)의 감지 및 래치 블록 (170R)에 로드될 것이다. According to this assumption, the program data will be loaded to the sense and latch block (170R) of the memory block (110R).

열 어드레스의 입력 후, 프로그램될 데이터는 클록 신호 (CLK)에 동기되어 열 게이트 회로 (190R)를 통해 감지 및 래치 블록 (170R)에 로드된다. After the input of the column address, data to be programmed is in synchronization with the clock signal (CLK) and are loaded to the sense and latch block (170R) over the column gate circuit (190R). 메모리 블록들을 선택하기 위한 열 어드레스가 "0"이기 때문에, 클록 신호 (CLK)의 로우-하이 천이시에 판별 회로 (150)의 NOR 게이트 (G6)의 출력 신호는 하이 레벨에서 로우 레벨로 천이한다. Heat because the address is "0", the clock signal (CLK), a row of for selecting the memory block - the output signal of the NOR gate (G6) of the determination circuit 150 at the time of the high transition is a transition from the high level to the low level . 이는 선택 신호 (VM1)가 로우 레벨에서 하이 레벨로 천이되게 한다. This allows selection signals (VM1) is shifted from a low level to a high level. 이때, 활성화된 선택 신호 (VM1)는 고전압 스위치 (151)를 통해 고전압을 갖는다. At this time, the active selection signal (VM1) has a high voltage through a high voltage switch (151).

프로그램될 데이터가 모두 로딩될 때까지 메모리 블록들을 선택하기 위한 열 어드레스가 계속해서 "0"으로 유지되는 경우, 선택 신호 (VM1)만이 활성화될 것이다. If the column address for selecting a memory block until all the data is loaded a program that is continuously maintained at "0", it will only select signals (VM1) activation. 이는 스위치 회로 (160)에 입력된 구동 신호들 (S0-S15)이 단지 워드 라인 스위치 블록 (120R)으로만 전달되게 한다. This allows the drive signals inputted to the switch circuit (160) (S0-S15) only to pass only the word line switch block (120R). 데이터 로딩이 종료되고 프로그램 명령이 입력되면, 메모리 블록 (110R)의 워드 라인들로 프로그램 전압 및 패스 전압이 인가될 것이다. When the data loading is completed, and the program command is entered, the program voltage and pass voltage to the word lines of a memory block (110R) to be applied. 이에 반해서, 선택 신호 (VM2)가 비활성화되어 있기 때문에, 메모리 블록 (110L)의 워드 라인들로는 프로그램 전압 및 패스 전압이 인가되지 않는다. On the other hand, the selection signal (VM2) is because it is disabled, the word line include a program voltage and pass voltage of the memory block (110L) is not applied. 즉, 부분 프로그램의 경우, 프로그램될 데이터가 로딩된 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에만 프로그램 전압 및 패스 전압이 인가된다. That is, the case of a partial program, the word lines of the memory block to the program voltage and pass voltage only corresponding to the data is loaded, detects and latches the block to be programmed is applied. 따라서, 프로그램될 데이터가 로딩되지 않은 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에는 프로그램 전압 및 패스 전압이 인가되지 않기 때문에, 부분 프로그램 스킴에 따라 프로그램 디스터브를 방지할 수 있다 (또는 완화시킬 수 있다) Thus, the word lines of a memory block corresponding to the sense and latch block data has been loaded the program has to be possible to prevent program disturb (or relaxed depending on since it is not applied with a program voltage and pass voltage, the partial program scheme be)

반면에, 프로그램될 데이터가 모두 로딩되기 이전에 메모리 블록들을 선택하기 위한 열 어드레스의 값이 "0"에서 "1"로 변화되면, 프로그램될 데이터는 게이트 회로 (190L)를 통해 메모리 블록 (110L)의 감지 및 래치 블록 (170L)에 로드된다. On the other hand, if before the data are all loaded the program value of the column address for selecting the memory block changes from "0" to "1", data to be programmed is memory block (110L) via a gate circuit (190L) It is loaded to the sense and latch block (170L). 열 어드레스가 "0"에서 "1"로 변화됨에 따라, 판별 회로 (150)의 NOR 게이트 (G7)의 출력 신호는 클록 신호 (CLK)에 동기되어 하이 레벨에서 로우 레벨로 천이한다. According to the column address is byeonhwadoem from "0" to "1", the output signal of the NOR gate (G7) of the determination circuit 150 is synchronized with the clock signal (CLK) transits from the high level to the low level. 이는 선택 신호 (VM2)가 하이로 활성화되게 한다. This allows the selection signal (VM2) is activated high. 이는 스위치 회로 (160)에 입력된 구동 신호들 (S0-S15)이 워드 라인 스위치 블록 (120L)으로도 전달되게 한다. This allows also to deliver the drive signals (S0-S15), the word line switch block (120L) input to the switch circuit 160. 데이터 로딩이 종료되고 프로그램 명령이 입력되면, 메모리 블록들 (110R, 110L)의 워드 라인들로 프로그램 전압 및 패스 전압이 스위치 회로 (160)를 통해 인가될 것이다. When the data loading is completed, and the program command is input, the memory block of the program voltage and pass voltage to the word line of (110R, 110L) it will be applied via the switch circuit 160. 이에 따라, 감지 및 래치 블록들 (170R, 170L)에 로딩된 데이터는 대응하는 메모리 블록들 (110R, 110L)에 프로그램된다. Accordingly, the data loaded to the sense and latch blocks (170R, 170L) is programmed to corresponding memory block (110R, 110L).

비록 도면에는 도시되지 않았지만, 본 발명의 메모리 블록들이 대응하는 스페어 필드 메모리 영역을 포함하고 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. Even though not shown, that includes a memory block of the invention corresponding spare field memory area that will be apparent to those who have acquired a conventional knowledge in the art. 하나의 행이 2개의 워드 라인들로 분리되는 경우, 스페어 필드 메모리 영역 역시 2개의 영역들로 분리될 것이다. When a single line separated into two word lines, a spare field memory area will also be separated into two areas. 분리된 스페어 필드 메모리 영역들은 대응하는 메모리 블록들에 각각 대응한다. Separate spare field memory areas correspond respectively to the corresponding memory block. 따라서, 본 발명에 따른 낸드 플래시 메모리 장치의 경우, 도 2에 도시된 바와 같이, 메모리 셀 어레이는 메모리 블록 (110R)이 분리된 스페어 필드 메모리 영역들 중 하나를 포함하고 메모리 블록 (110L)이 나머지 스페어 필드 메모리 영역을 포함하도록 구성될 것이다. Therefore, in the case of a NAND flash memory device according to the present invention, the memory cell array comprises one of the memory blocks (110R) is separated spare field memory area and a memory block (110L), the remaining steps shown in Figure 2 spare field will be configured to include a memory area. 앞서 설명된 것과 같은 방식으로, 메모리 블록 및 대응하는 스페어 필드 메모리 영역의 워드 라인들은 동일한 행 선택 회로에 의해서 제어된다. In the same way as previously described, the word lines of a memory block and corresponding spare field memory area that are controlled by the same column selection circuit.

이 실시예에서, 하나의 어레이가 단지 2개의 메모리 블록들로 분리된 구조를 기초로 하여 본 발명이 설명되었다. In this embodiment, one array has been described in the present invention on the basis of the just-separated structure of two memory blocks. 하지만, 하나의 어레이가 4개, 8개, 또는 그 이상의 메모리 블록들로 분리된 구조에서도 본 발명의 기술적 사상이 적용됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. However, it is apparent to those who have a single array is four, eight, or more in a separate structure in the memory blocks apply the technical idea of ​​the present invention acquire the conventional knowledge in the art. 이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. In the above, although depicted in accordance with a description and drawings wherein the configuration and operation of the circuit according to the present invention, which is that various changes and modifications are possible in the example only and do not depart from the spirit and scope of the invention ranges to those described as a matter of course.

상술한 바와 같이, 프로그램될 데이터가 로딩되지 않은 감지 및 래치 블록에 대응하는 메모리 블록의 워드 라인들에는 프로그램 전압 및 패스 전압이 인가되지 않기 때문에, 부분 프로그램 스킴에 따라 프로그램 전압 디스터브를 방지할 수 있다 (또는 완화시킬 수 있다). As it described above, the word lines of a memory block corresponding to the sense and latch block data has been loaded to be programmed there can be prevented the program voltage disturbance according to since it is not applied with a program voltage and pass voltage, the partial program scheme (may or mitigation).

Claims (18)

  1. 행들과 열들로 배열된 메모리 셀들의 어레이와; An array of memory cells arranged in rows and columns;
    상기 어레이의 상기 열들은 적어도 2개의 열 영역들로 분리되고 상기 각 행은 상기 열 영역들에 각각 배열되는 2개의 전기적으로-절연된 워드 라인들로 분리되며; The column of the array are separated into at least two rows wherein each row region and is in two electrically respectively arranged at the open region is divided into the isolated word line;
    상기 어레이에 프로그램될 데이터를 래치하는 레지스터와; And a register for latching the data to be programmed in the array;
    열 어드레스 정보에 응답하여 상기 프로그램될 데이터를 상기 레지스터로 전달하는 게이트 회로와; In response to the column address data and a gate circuit to pass data is the program in the register;
    프로그램 동작 동안 상기 레지스터에 로드된 데이터가 상기 적어도 2개의 열 영역들 중 어느 열 영역에 속하는 지를 판별하는 판별 회로와; During the program operation and the determination circuit to determine if the data loaded in the register that belongs to said at least one second open area of ​​the two open areas; 그리고 And
    행 어드레스 정보에 응답하여 상기 행들 중 하나를 선택하고, 상기 판별 결과에 따라 상기 선택된 행의 워드 라인들 중 하나 또는 모두를 프로그램 전압으로 구동하도록 구성된 수단을 포함하는 불 휘발성 반도체 메모리 장치. The nonvolatile semiconductor memory device in response to row address information for selecting one of said rows, and includes means configured to drive one or both of the word line of the selected line to the program voltage in response to the determination result.
  2. 제 1 항에 있어서, According to claim 1,
    상기 판별 회로는 열 어드레스 정보에 따라, 상기 레지스터에 로드된 데이터가 어느 열 영역에 속하는 지의 여부를 판별하는 불 휘발성 반도체 메모리 장치. The nonvolatile semiconductor memory device of the discrimination circuit according to the column address information, determines whether the data loaded into the register belonging to one column region.
  3. 제 1 항에 있어서, According to claim 1,
    상기 레지스터에 로드된 데이터가 상기 열 영역들에 모두 속할 때, 상기 선 택 수단은 선택된 행의 워드 라인들을 모두 상기 프로그램 전압으로 구동하는 불 휘발성 반도체 메모리 장치. When the data loaded in the register belong both to the heat zone, the selection means, all the word lines of a selected line nonvolatile semiconductor memory device that operates with a program voltage.
  4. 제 1 항에 있어서, According to claim 1,
    상기 레지스터에 로드된 데이터가 상기 열 영역들 중 어느 하나에 속할 때, 상기 선택 수단은 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하며, 상기 프로그램 전압으로 구동된 워드 라인은 상기 로드된 데이터의 열 영역에 대응하는 불 휘발성 반도체 메모리 장치. The time the data loaded in the register belongs to any one of the thermal zone, the selecting means drives one of the word lines of a selected line to the programming voltage, the word line driven to the program voltage is loaded the the nonvolatile semiconductor memory device, corresponding to the open areas of the data.
  5. 제 1 항에 있어서, According to claim 1,
    상기 선택 수단은, 읽기 동작 동안, 상기 판별 회로의 판별 결과에 관계없이 선택된 행의 모든 워드 라인들을 접지 전압으로 구동하는 불 휘발성 반도체 메모리 장치. It said selection means, during a read operation, the nonvolatile semiconductor memory device for driving all of the wordline of the selected row regardless of the judgment result of said judgment circuit to a ground voltage.
  6. 제 1 항에 있어서, According to claim 1,
    상기 선택 수단은, 소거 동작 동안, 상기 판별 회로의 판별 결과에 관계없이 선택된 행의 모든 워드 라인들을 접지 전압으로 구동하는 불 휘발성 반도체 메모리 장치. It said selection means, during an erase operation, the non-volatile semiconductor memory device for driving all of the wordline of the selected row regardless of the judgment result of said judgment circuit to a ground voltage.
  7. 제 1 항에 있어서, According to claim 1,
    상기 선택 수단은 Said selection means
    선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 하나에 속하는 제 1 선택 회로와; But drives one of the word lines of the selected row to the program voltage, and a first selection circuit of the word line driven to the programming voltage is within one of said open area; 그리고 And
    상기 선택된 행의 워드 라인들 중 하나를 상기 프로그램 전압으로 구동하되, 상기 프로그램 전압으로 구동된 워드 라인은 상기 열 영역들 중 다른 하나에 속하는 제 2 선택 회로를 포함하는 불 휘발성 반도체 메모리 장치. The nonvolatile semiconductor memory device, but drives one of the word lines of the selected line to the programming voltage, the word line driven to the program voltage is a second selection circuit that belongs to the other one of said open area.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 판별 회로는 The determination circuit includes
    상기 열 영역들을 선택하기 위한 열 어드레스에 응답하여, 상기 레지스터에 로드된 데이터가 속하는 열 영역을 검출하고, 검출 결과로서 선택 신호들을 발생하는 검출 회로와; Detection circuit which in response to a column address for selecting the column region, generating a selection signal as detecting the thermal zone, and the detection results pertaining data is loaded into the register and; 그리고 And
    상기 선택 신호들에 응답하여 상기 제 1 및 제 2 선택 회로들로 상기 프로그램 전압을 선택적으로 전달하는 스위치 회로를 포함하는 불 휘발성 반도체 메모리 장치. The nonvolatile semiconductor memory device in response to the selection signal and a switch circuit for selectively passed to the program voltage to the first and second selection circuit.
  9. 제 1 항에 있어서, According to claim 1,
    상기 프로그램 전압을 공급받는 상기 선택된 행의 워드 라인을 포함하는 열 영역 내의 비선택된 행들의 워드 라인들에는 패스 전압이 인가되는 불 휘발성 반도 체 메모리 장치. The word lines of the unselected rows in the column region containing the word line of the selected row being supplied with the program voltage, the pass voltage is applied to the non-volatile semiconductor memory device.
  10. 제 1 메모리 블록과 제 2 메모리 블록으로 분리된 어레이와; Claim 1 divided into a memory block of the second block of memory array;
    상기 제 1 및 제 2 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며; Each of the first and second memory block and has a plurality of NAND strings, the respective NAND string comprise the respective memory cell connected to word lines corresponding to;
    상기 제 1 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 제 1 행 디코더 회로와; Selecting one of the word lines of the first memory block and the first row decoder circuit that drives the selected word line to the program voltage and pass voltage to the unselected word lines;
    상기 제 2 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 상기 프로그램 전압으로 그리고 비선택된 워드 라인들을 상기 패스 전압으로 구동하는 제 2 행 디코더 회로와; A second row decoder circuit for selecting one of the word lines of said second memory block and drive the selected word line to the programming voltage, and the unselected word lines to the pass voltage;
    상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와; And a page buffer circuit for latching the data to be programmed in the array;
    열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와; In response to the column address and the gate circuit to pass said data to be programmed in the page buffer circuit;
    상기 제 1 및 제 2 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와; Determination circuit for generating the first and second in response to a column address for selecting the memory block, and determines whether the data loaded in the page buffer circuit to be programmed in any memory block selected as the determination result signal, and .;
    상기 제 1 및 제 2 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하는 구동 신호 발생 회로와; The first and second memory blocks each corresponding to generate driving signals to be respectively supplied to the word line drive signal generating circuit;
    프로그램 동작 동안, 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 가지며; During a program operation, one of said drive signals having the program voltage remaining drive signals having the pass voltage; 그리고 And
    상기 판별 회로로부터의 선택 신호들에 응답하여 상기 제 1 및 제 2 열 디코더 회로들 모두로 또는 어느 하나로 상기 구동 신호들을 스위치하는 스위치 회로를 포함하는 플래시 메모리 장치. Flash memory device in response to a selection signal from the determination circuit to both the first and second column decoder circuit by any one or a switch circuit for switching said drive signal.
  11. 제 10 항에 있어서, 11. The method of claim 10,
    상기 판별 회로는 The determination circuit includes
    리세트 신호에 의해서 각각 리세트되는 제 1 및 제 2 플립-플롭들과; With-flop by the reset signal the first and second flip are each reset;
    상기 프로그램 동작 동안 상기 제 1 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 1 플립-플롭을 세트시키는 제 1 세트 회로와; And the first set of circuit that sets a flop-response to an input address signal for specifying said first memory block during the programming operation of the first flip-flops;
    상기 제 1 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 1 선택 신호를 출력하되, 상기 제 1 선택 신호는 활성화시 고전압을 갖는 제 1 고전압 스위치와; The first flip-flop receives the output signal of the output, but the first selection signal of the selection signal, and the first high-voltage switch having a high voltage when said first selection signal is activated;
    상기 프로그램 동작 동안 상기 제 2 메모리 블록을 지정하기 위한 어드레스 신호의 입력에 응답하여 상기 제 2 플립-플롭을 세트시키는 제 2 세트 회로와; And a second set of circuitry for the set-flop in response to an input of an address signal for designating the second memory block during the program operation and the second flip-flops;
    상기 제 2 플립-플롭의 출력 신호를 입력받아 상기 선택 신호들 중 제 2 선택 신호를 출력하되, 상기 제 2 선택 신호는 활성화시 고전압을 갖는 제 2 고전압 스위치를 포함하는 플래시 메모리 장치. Flash memory devices, but the output signal of the receiving-flop outputs a second selection signal of the selection signal, the second selection signal comprises a second high-voltage switch having a high voltage at the time of activation, the second flip.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 리세트 신호는 시퀀셜 데이터 입력 명령의 입력시에 활성화되는 플래시 메모리 장치. The reset signal is a flash memory device which is activated at the time of input of a sequential data input command.
  13. 제 11 항에 있어서, 12. The method of claim 11,
    상기 스위치 회로는 상기 제 1 및 제 2 선택 신호들에 응답하여 동작하고 상기 구동 신호들에 각각 대응하는 스위치들을 포함하며, Said switch circuit comprising the switches respectively corresponding to the operation, and the drive signal in response to the first and second selection signals,
    상기 스위치들 각각은 상기 제 1 선택 신호에 응답하여 상기 제 1 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 1 공핍형 MOS 트랜지스터와, 상기 제 2 선택 신호에 응답하여 상기 제 2 행 디코더 회로로 대응하는 구동 신호를 전달하는 제 2 공핍형 MOS 트랜지스터를 포함하는 플래시 메모리 장치. Each of the switches, a first depletion MOS transistor and said second row decoder circuit in response to the second selection signal for transferring the drive signal corresponding to the first row decoder circuit in response to the first selection signal flash memory device comprising a second depletion type MOS transistor to pass the corresponding driving signal.
  14. 제 11 항에 있어서, 12. The method of claim 11,
    상기 어레이는 스페어 필드 메모리 영역을 더 포함하며, 상기 스페어 필드 메모리 영역은 상기 제 1 및 제 2 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치되는 플래시 메모리 장치. The array further includes a spare field memory area, the spare field memory area of ​​the first and second doedoe separated into the corresponding spare memory block in the memory blocks, each of the spare memory block corresponding to memory block flash memory devices are disposed with.
  15. 제 14 항에 있어서, 15. The method of claim 14,
    동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코 더 회로에 의해서 제어되는 플래시 메모리 장치. The memory block and spare memory blocks arranged in the same area is the flash memory device controlled by a same row decoder circuit.
  16. 복수 개의 메모리 블록들로 분리된 어레이와; Separated into a plurality of blocks of memory array;
    상기 메모리 블록들 각각은 복수 개의 낸드 스트링을 갖되, 상기 각 낸드 스트링은 대응하는 워드 라인들에 각각 연결된 메모리 셀들을 포함하며; Each of the memory blocks and has a plurality of NAND strings, the respective NAND string comprise the respective memory cell connected to word lines corresponding to;
    상기 메모리 블록들에 각각 대응하며, 각각이 대응하는 메모리 블록의 워드 라인들 중 하나를 선택하고 상기 선택된 워드 라인을 프로그램 전압으로 그리고 비선택된 워드 라인들을 패스 전압으로 구동하는 복수 개의 행 디코더 회로들과; Respectively correspond to the memory blocks, and a plurality of row decoder circuit for selecting one of the word lines of memory blocks, each corresponding to drive the selected word line to a program voltage, and the unselected word lines a pass voltage .;
    상기 어레이에 프로그램될 데이터를 래치하는 페이지 버퍼 회로와; And a page buffer circuit for latching the data to be programmed in the array;
    열 어드레스에 응답하여 상기 프로그램될 데이터를 상기 페이지 버퍼 회로로 전달하는 게이트 회로와; In response to the column address and the gate circuit to pass said data to be programmed in the page buffer circuit;
    상기 메모리 블록들을 선택하기 위한 열 어드레스에 응답하여, 상기 페이지 버퍼 회로에 로드된 데이터가 어느 메모리 블록에 프로그램될 지의 여부를 판별하고, 판별 결과로서 선택 신호들을 발생하는 판별 회로와; And the determination circuit in response to a column address for selecting the memory blocks, a page buffer circuit generating said selection signal as a result of determining whether or not, and determines the program to be loaded data in any memory block on;
    상기 메모리 블록들 각각의 대응하는 워드 라인들에 각각 공급될 구동 신호들을 발생하되, 프로그램 동작 동안 상기 구동 신호들 중 하나는 상기 프로그램 전압을 갖고 나머지 구동 신호들은 상기 패스 전압을 갖는 구동 신호 발생 회로와; But generates drive signals to be supplied respectively to said memory blocks, each word line corresponding to the one of said driving signal during a program operation is generated drive signal having the pass voltage to have the program voltage remaining drive signals circuit and .;
    상기 판별 회로로부터의 선택 신호들에 응답하여 상기 행 디코더 회로들로 상기 구동 신호들을 선택적으로 스위치하는 스위치 회로를 포함하며, 상기 구동 신호들은 In response to the selection signal from the determination circuit includes a switch circuit that selectively switches the driving signal to the row decoder circuit, wherein the drive signals are
    상기 페이지 버퍼 회로에 로드된 데이터가 프로그램될 하나 또는 그 보다 많은 행 디코더 회로들로 전달되는 플래시 메모리 장치. Flash memory devices are passed into the page buffer to one or a number of the row decoder circuit than the data that have been loaded into the circuit to be programmed.
  17. 제 16 항에 있어서, 17. The method of claim 16,
    상기 어레이는 스페어 필드 메모리 영역을 더 포함하며, 상기 스페어 필드 메모리 영역은 상기 메모리 블록들에 각각 대응하는 스페어 메모리 블록들로 분리되되, 상기 스페어 메모리 블록들 각각은 대응하는 메모리 블록과 함께 배치되는 플래시 메모리 장치. The array further includes a spare field memory area, the spare field memory area is flash disposed with said memory blocks respectively doedoe separated into the corresponding spare memory blocks, each of the spare memory block corresponding to the memory block to the memory device.
  18. 제 17 항에 있어서, 18. The method of claim 17,
    동일한 영역에 배치된 메모리 블록 및 스페어 메모리 블록은 동일한 행 디코더 회로에 의해서 제어되는 플래시 메모리 장치. The memory block and spare memory blocks arranged in the same area is the flash memory device controlled by the same row decoder circuit.
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