JP4576759B2 - Orthogonal frequency division signal demodulator - Google Patents

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【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割（ＯＦＤＭ：Orthogonal Frequancy Division Multiprexing）方式によるデジタル放送などに適用されるＯＦＤＭ復調装置に関する。
【０００２】
【従来の技術】
地上デジタル放送方式、例えば、地上デジタルラジオ放送、地上デジタルテレビジョン放送などの変調方式として、多数の交流搬送波を用い、各搬送波を位相変調（ＰＳＫ）方式や直交振幅変調（ＱＡＭ）方式で信号を変調する直交周波数分割（ＯＦＤＭ）方式が提案されている。ＯＦＤＭ方式が提案されている理由としては、ＯＦＤＭ信号がマルチパスの影響を受けにくいことが挙げられる。例えば、都市部などの建築物が多い地域で地上デジタル放送を受信する場合や、移動体受信装置が地上デジタル放送を受信する場合などにも、ＯＦＤＭ信号はマルチパスの影響を受けにくい。
【０００３】
このデジタル放送における変調回路や復調回路は、機能の高度化や複雑化、安定性の向上などの面から、最近では盛んにデジタル回路による実装が行われている。このような用途、とりわけ受信器においては、受信した変調信号をアナログ信号からデジタル信号へ変換することが必要となる。
【０００４】
アナログ信号をデジタル信号へ変換するにあたって、アナログデジタル変換回路（以下、Ａ／Ｄ変換回路とする。）が用いられる。Ａ／Ｄ変換回路では供給される信号の最小レベルと最大レベルがあらかじめ定義されており、この最小レベルと最大レベルとの差はダイナミックレンジと呼ばれている。Ａ／Ｄ変換回路は、供給された信号をこのダイナミックレンジの範囲内でデジタル信号とする。
【０００５】
【発明が解決しようとする課題】
ところで、Ａ／Ｄ変換回路へ供給される信号の振幅が過大であるときや過小であるときには、復調装置は受信した信号を正確に復調することが困難となる。
【０００６】
例えば、信号に対してＱＡＭ方式による変調がなされている場合には、送信側では所定の位置に信号点をマッピングしている。このとき、Ａ／Ｄ変換回路へ供給される信号の振幅が過大である場合には、各信号点の間隔が、図７（Ａ）に示すように、図７（Ｂ）に示す送信側で仮定しているコンスタレーションと比較して大きくなってしまい、復調装置は信号を正確に復調することができなくなる。一方、Ａ／Ｄ変換回路へ供給される信号の振幅が過小である場合には、各信号点の間隔が、図７（Ｃ）に示すように、図７（Ｂ）に示す送信側で仮定しているコンスタレーションと比較して小さくなってしまい、復調装置は信号を正確に復調することができなくなる。
【０００７】
さらにまた、Ａ／Ｄ変換回路へ供給される信号の振幅が過大である場合には、Ａ／Ｄ変換回路にて供給された信号がクリップされて歪みが発生する。ＯＦＤＭ信号は、多数の搬送波が直交している信号であるが、上記クリップが発生すると各搬送波のエネルギーが他の搬送波に漏れ、直交性が損なわれる。この結果、ＯＦＤＭ信号は品質が低下し、伝送誤りが発生することとなる。また、Ａ／Ｄ変換回路へ供給される信号の振幅が過小である場合には量子化雑音が大きくなる。このときにもＯＦＤＭ信号は品質が低下し、伝送誤りが発生することとなる。
【０００８】
そこで、図８に示すように、Ａ／Ｄ変換回路１１０の前に、自動レベル制御（Automatic Level Control；ＡＬＣ）回路１１１を備えることで、Ａ／Ｄ変換回路１１０へ供給されるアナログ信号を常に一定の振幅としている。ＡＬＣ回路１１１は、レベル検出回路１１２と電圧制御増幅（ＶＣＡ）回路１１３とを備えている。レベル検出回路１１２は、ＶＣＡ回路１１３から供給された信号の振幅を検出して所定の振幅との差分を検出し、この差分を直流電圧としてＶＣＡ回路１１３に供給する。そして、ＶＣＡ回路１１３は、この直流電圧に基づいて増幅率を制御しながら、Ａ／Ｄ変換回路１１２に供給する信号のレベルを常に一定にしている。
【０００９】
しかしながら、ＡＬＣ回路１１１は、Ａ／Ｄ変換回路１１０に供給される前の信号の振幅を調節することができるものの、Ａ／Ｄ変換回路１１０から供給された信号に歪みが生じたときに、この歪みを解消することはできない。したがって、例えば、Ａ／Ｄ変換回路１１０の変換特性が不安定であるなどの理由で、Ａ／Ｄ変換回路１１０から供給された信号に歪みが生じたときには、復調装置は信号を正確に復調することが困難となる。
【００１０】
本発明はこのような従来の実情を鑑みて考案されたものであり、Ａ／Ｄ変換回路から供給された信号の歪みを解消することが可能である直交周波数分割信号復調装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る直交周波数分割信号復調装置は、直交周波数分割多重（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕａｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｒｅｘｉｎｇ）方式による変調がなされたＯＦＤＭ信号を復調する直交周波数分割信号復調装置であって、上記ＯＦＤＭ信号の周波数を変換した中間周波数信号を、フィードバックされる直流電圧に応じた増幅率で増幅する電圧制御増幅手段と、上記電圧制御増幅手段によって増幅された中間周波数信号を、アナログ信号からデジタル信号へ変換するアナログデジタル変換手段と、上記アナログデジタル変換手段から供給されたデジタル信号に基づいて、上記電圧制御増幅手段によって増幅された中間周波数信号の振幅値を検出する振幅検出手段と、第１の入力ポートから入力された基準振幅値と、上記振幅検出手段に接続された第２の入力ポートから入力された振幅値とを比較し、当該比較の結果、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも大きく、かつ、上記振幅値から上記基準振幅値を差し引いた差が所定の閾値よりも大きい場合には、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも大きいことを示す第１のフラグを出力する第１の出力ポートと、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも大きく、かつ、上記振幅値から上記基準振幅値を差し引いた差が０よりも大きく上記閾値よりも小さい場合には、上記振幅値から上記基準振幅値を差し引いた差が０よりも大きく上記閾値よりも小さいことを示す第２のフラグを出力する第２の出力ポートと、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも小さく、かつ、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも大きく０よりも小さい場合には、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも大きく０よりも小さいことを示す第３のフラグを出力する第３の出力ポートと、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも小さく、かつ、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも小さい場合には、上記振幅値が上記基準振幅値よりも小さく、かつ、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも小さいことを示す第４のフラグを出力する第４の出力ポートとを備えるデジタル比較回路と、第１端に電源が接続され、上記デジタル比較回路の第４の出力ポートに接続された第２端から上記第４のフラグが入力された場合には、上記電源から印加される所定の電圧を第３端から出力し、上記第２端から第４のフラグが入力されない場合には、ハイインピーダンスの状態を維持する第１の充電用バッファと、上記第１の充電用バッファの第３端に一端が接続された第１の抵抗素子と、第１端に電源が接続され、上記デジタル比較回路の第３の出力ポートに接続された第２端から第３のフラグが入力された場合には、上記電源から印加される所定の電圧を第３端から出力し、上記第２端から第３のフラグが入力されない場合には、ハイインピーダンスの状態を維持する第２の充電用バッファと、上記第２の充電用バッファの第３端に一端が接続された第２の抵抗素子と、第１端が接地され、上記デジタル比較回路の第２の出力ポートに接続された第２端から第２のフラグが入力されない場合には、ハイインピーダンスの状態を維持し、上記第２端から第２のフラグが入力された場合には、上記第１端と第３端との間のインピーダンス値を、上記第２端から第２のフラグが入力されない場合における上記第１端と第３端との間のインピーダンス値よりも低い値とする第１の放電用バッファと、上記第１の放電用バッファの第３端に一端が接続された第３の抵抗素子と、第１端が接地され、上記デジタル比較回路の第１の出力ポートに接続された第２端から第１のフラグが入力されない場合には、ハイインピーダンスの状態を維持し、上記第２端から第１のフラグが入力された場合には、上記第１端と第３端との間のインピーダンス値を、第２端から第１のフラグが入力されない場合における上記第１端と第３端との間のインピーダンス値よりも低い値とする第２の放電用バッファと、上記第２の放電用バッファの第３端に一端が接続された第４の抵抗素子と、一端が接地され、更に上記第１の抵抗素子の他端、上記第２の抵抗素子の他端、上記第３の抵抗素子の他端、及び上記第４の抵抗素子の他端に、他端が接続されたコンデンサと、上記第１の抵抗素子の他端、上記第２の抵抗素子の他端、上記第３の抵抗素子の他端、上記第４の抵抗素子の他端、及び上記コンデンサの他端に接続され、上記コンデンサに蓄積された電荷の変化に応じた直流電圧を上記電圧制御増幅手段にフィードバックするための出力端とを備えることを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明を適用した復調装置について、図面を参照しながら詳細に説明する。
【００１４】
第１の実施の形態
まず、本発明の第１の実施の形態について、図１及び図２を用いて説明する。ここでは、ＯＦＤＭ方式によるデジタルテレビジョン放送の復調装置（ＯＦＤＭ復調装置）について説明する。図１は、ＯＦＤＭ復調装置のブロック構成図である。
【００１５】
図１に示すように、ＯＦＤＭ復調装置１は、アンテナ２と、チューナ３と、電圧制御増幅（ＶＣＡ）回路４と、アナログデジタル（Ａ／Ｄ）変換回路５と、デジタル直交復調回路６と、ＦＦＴ（Fast Fourier Transform）演算回路７と、ウィンドウ同期回路８と、イコライザ９と、デマッピング回路１０と、エラー訂正回路１１と、振幅検出回路１２と、振幅制御信号生成回路１３とを備えている。
【００１６】
放送局から放送されたデジタルテレビジョン放送の放送波は、ＯＦＤＭ復調装置１のアンテナ２により受信され、無線周波数（ＲＦ）信号としてチューナ３へ供給される。アンテナ２により受信されたＲＦ信号は、チューナ３により中間周波数（ＩＦ）信号に周波数変換され、ＶＣＡ回路４へ供給される。
【００１７】
ＶＣＡ回路４は、チューナ３から供給されたＩＦ信号を増幅してＡ／Ｄ変換回路５に供給する。ＶＣＡ回路４は、電力供給回路１３から供給される直流電圧に応じて増幅率を制御しながら、ＩＦ信号を増幅する。
【００１８】
Ａ／Ｄ変換回路５は、ＶＣＡ回路４から供給されたＩＦ信号をデジタル信号に変換し、デジタル直交復調回路６に供給する。また、Ａ／Ｄ変換回路５から供給されるデジタル信号は、後述する振幅検出回路１２へも供給される。
【００１９】
デジタル直交復調回路６は、所定の周波数（キャリア周波数）のキャリア信号を用いて、デジタル化されたＩＦ信号を直交復調し、ベースバンドのＯＦＤＭ信号を供給する。このデジタル直交復調回路６から供給されるベースバンドのＯＦＤＭ信号は、ＦＦＴ演算される前のいわゆる時間領域の信号である。このことから、以下デジタル直交復調後でＦＦＴ演算される前のベースバンド信号を、ＯＦＤＭ時間領域信号と呼ぶ。このＯＦＤＭ時間信号領域は、直交復調された結果、実軸成分（Ｉチャンネル信号）と、虚軸成分（Ｑチャンネル信号）とを含んだ復素信号となる。デジタル直交復調回路６により供給されるＯＦＤＭ時間領域信号は、ＦＦＴ演算回路７及びウィンドウ同期回路８に供給される。
【００２０】
ＦＦＴ演算回路７は、ＯＦＤＭ時間領域信号に対してＦＦＴ演算を行い、各サブキャリアに直交変調されているデータを抽出して供給する。このＦＦＴ演算回路７から供給される信号は、ＦＦＴされた後のいわゆる周波数領域の信号である。このことから、以下、ＦＦＴ演算後の信号をＯＦＤＭ周波数領域信号と呼ぶ。
【００２１】
ＦＦＴ演算回路７は、１つのＯＦＤＭシンボルから有効シンボル長の範囲（例えば２０４８サンプル）の信号を抜き出し、すなわち、１つのＯＦＤＭシンボルからガードインターバルの分範囲を除き、抜き出した有効シンボル長の範囲のＯＦＤＭ時間領域信号に対してＦＦＴ演算を行う。具体的にその演算開始位置は、ＯＦＤＭシンボルの境界から、ガードインターバルの終了位置までの間のいずれかの位置となる。この演算範囲のことをＦＦＴウィンドウと呼ぶ。
【００２２】
このようにＦＦＴ演算回路７から供給されたＯＦＤＭ周波数領域信号は、ＯＦＤＭ時間領域信号と同様に、実軸成分（Ｉチャンネル信号）と、虚軸成分（Ｑチャンネル信号）とからなる復素信号となっている。この復素信号は、例えば、１６ＱＡＭ方式や６４ＱＡＭ方式等で直交振幅変調された信号である。ＯＦＤＭ周波数領域信号は、イコライザ９に供給される。
【００２３】
ウィンドウ同期回路８は、供給されたＯＦＤＭ時間領域信号を有効シンボル期間分延長させて、ガードインターバル部分とこのガードインターバルの複写元となる信号との相関性を求め、この相関性が高い部分に基づきＯＦＤＭシンボルの境界位置を算出し、その境界位置を示すウィンドウ同期信号Ｗｓｙｎｃを発生する。ＦＦＴウィンドウ同期回路８は、発生したウィンドウ同期信号ＷｓｙｎｃをＦＦＴ演算回路７に供給する。
【００２４】
イコライザ９は、スキャッタードパイロット信号（ＳＰ信号）を用いて、ＯＦＤＭ周波数領域信号の位相等化及び振幅等化を行う。位相等化及び振幅等化がされたＯＦＤＭ周波数領域信号は、デマッピング回路１０に供給される。
【００２５】
デマッピング回路１０は、イコライザ９により振幅等化及び位相等化されたＯＦＤＭ周波数領域信号を、例えば、１６ＱＡＭ方式に従ってデマッピングを行ってデータの復号をする。デマッピング回路１０により復号されたデータは、エラー訂正回路１１に供給される。
【００２６】
エラー訂正回路１１は、供給されたデータに対して、例えば、ビタビ復号やリード−ソロモン符号を用いたエラー訂正を行う。エラー訂正が行われたデータは、例えば後段のＭＰＥＧ復号回路等に供給される。
【００２７】
振幅検出回路１２は、Ａ／Ｄ変換回路５から供給されたデジタル信号に基づいて、ＶＣＡ回路４によって増幅されたＩＦ信号の振幅を検出して、この検出結果を振幅制御信号生成回路１３に供給する。
【００２８】
振幅制御信号生成回路１３は、振幅検出回路１２によって検出されたＩＦ信号の振幅と所定の振幅との差分を検出し、この差分を直流電圧に変換してＶＣＡ回路４に供給する。なお、この直流電圧が、ＶＣＡ回路の増幅率を制御する振幅制御信号となる。
【００２９】
つぎに、ＶＣＡ回路４、振幅検出回路１２、及び振幅制御信号生成回路１３により、Ａ／Ｄ変換回路５へ供給するＩＦ信号の振幅を調節する方法について説明する。
【００３０】
本実施の形態では、図２に示すように、振幅検出回路１２が、二乗回路２１、及びローパスフィルタ２２を備えており、振幅制御信号生成回路１３が、減算回路２３、累積加算回路２４、及びデジタルアナログ（Ｄ／Ａ）変換回路２５を備えている。
【００３１】
この振幅検出回路１２及び振幅制御信号生成回路１３の動作、並びにＶＣＡ回路４の動作は、以下に説明する通りとなる。
【００３２】
振幅検出回路１２では、先ず、Ａ／Ｄ変換回路５から供給されたデジタル信号が、二乗回路２１へ供給される。二乗回路２１は、Ａ／Ｄ変換回路５から供給された信号を二乗する。二乗回路２１によって二乗された信号は、ローパスフィルタ２２へ供給される。
【００３３】
次に、ローパスフィルタ２２が、二乗回路２１から供給された信号を平均化する。ローパスフィルタ２２によって平均化された信号は、Ａ／Ｄ変換回路５を通過した信号の実効値を表す。このローパスフィルタ２２によって平均化された信号は、振幅制御信号生成回路１３に供給される。
【００３４】
なお、ここでは、振幅を検出するためにＡ／Ｄ変換回路５から供給されたデジタル信号を二乗しているが、振幅を求めるためには、Ａ／Ｄ変換回路５から供給されたデジタル信号を２ｎ（但しｎは自然数）乗した後に、ローパスフィルタによって平均化すれば良い。また、Ａ／Ｄ変換回路５から供給されたデジタル信号の絶対値をとった後に、ローパスフィルタによって平均化することによっても、振幅を求めることが可能となる。
【００３５】
振幅制御信号生成回路１３では、先ず、減算回路２３が、振幅検出回路１２によって検出された振幅Ｘと所定の振幅Ｙとの差分Ｘ−Ｙを求める。減算回路２３は、この差分Ｘ−Ｙに基づいた信号を累積加算回路２４に供給する。
【００３６】
次に、累積加算回路２４が、減算回路２３から供給された信号に基づいて、差分Ｘ−Ｙを累積加算する。累積加算回路２４は、累積加算した結果に基づいた信号を、Ｄ／Ａ変換回路２５に供給する。
【００３７】
次に、Ｄ／Ａ変換回路２５が、累積加算回路２４から供給された信号を直流電圧へ変換する。Ｄ／Ａ変換回路２５は、この直流電圧をＶＣＡ回路４に供給する。
【００３８】
そして、ＶＣＡ回路４は、振幅制御信号生成回路１３から供給された直流電圧に基づいて増幅率を制御しながら、チューナ３から供給されるＩＦ信号を増幅してＡ／Ｄ変換回路５へ供給する。詳述すると、ＶＣＡ回路４は、チューナ３から供給されるＩＦ信号が入力される端子と、振幅制御信号生成回路１３から供給される直流電圧が入力される制御端子とを有している。ＶＣＡ回路４は、この制御端子から供給される直流電圧に応じて、Ａ／Ｄ変換回路５から供給されるデジタル信号の歪みが解消されるように増幅率を制御しながら、ＩＦ信号を増幅している。
【００３９】
以上説明したように、本発明を適用したＯＦＤＭ復調装置１は、Ａ／Ｄ変換回路５から供給されたデジタル信号に基づいて、ＶＣＡ回路４の増幅率を決定している。したがって、Ａ／Ｄ変換回路５による利得のばらつきが原因となってＡ／Ｄ変換回路５から供給される信号に歪みが生じているときにも、この歪みを解消することが可能となり、Ａ／Ｄ変換回路５による変換特性を安定にすることができる。
【００４０】
また、本発明を適用したＯＦＤＭ復調装置１は、振幅の誤差をＡ／Ｄ変換回路５の前段に設けられたＶＣＡ回路４に対して帰還することによって、Ａ／Ｄ変換回路５から供給される信号の歪みを解消しているため、広いダイナミックレンジを有するＯＦＤＭ信号がＡ／Ｄ変換されたときに発生する歪みを、解消することが可能となる。
【００４１】
第２の実施の形態
つぎに、本発明の第２の実施の形態について、図３を参照しながら説明する。
【００４２】
本実施の形態で説明するＯＦＤＭ復調装置は、振幅制御信号生成回路３０以外の部分は、第１の実施の形態で説明したＯＦＤＭ復調装置１と同様であるので、その説明を流用する。ここでは、振幅制御信号生成回路３０について説明する。
【００４３】
図３に示すように、振幅制御信号生成回路３０は、減算回路３１と、累積加算回路３２と、パルス幅変調（ＰＷＭ；pulse width modulation）回路３３と、ローパスフィルタ３４とを備える。
【００４４】
以上説明した振幅制御信号生成回路３０の動作及びＶＣＡ回路４の動作は、以下に説明する通りとなる。
【００４５】
振幅制御信号生成回路３０では、振幅検出回路１２によって検出された信号が、先ず減算回路３１に供給される。
【００４６】
減算回路３１は、振幅検出回路１２によって検出された振幅Ｘと所定の振幅Ｙとの差分Ｘ−Ｙを求める。減算回路３１は、この差分Ｘ−Ｙに基づいた信号を累積加算回路３２に供給する。
【００４７】
次に、累積加算回路３２は、減算回路３１から供給された信号に基づいて、差分Ｘ−Ｙを累積加算する。累積加算回路３２は、この累積加算した結果に基づいた信号をＰＷＭ回路３３に供給する。
【００４８】
ＰＷＭ回路３３は、累積加算回路３２から供給された信号に基づいたパルスデューティの信号を生成する。ＰＷＭ回路３３によって生成される信号は、ローパスフィルタ３４に供給される。
【００４９】
ローパスフィルタ３４は、ＰＷＭ回路３３から供給された信号を平均化する。ローパスフィルタ３４は、この平均化した信号を直流電圧に変換してＶＣＡ回路４に供給する。
【００５０】
そして、ＶＣＡ回路４は、振幅制御信号生成回路３０から供給された直流電圧に基づいて増幅率を制御しながら、チューナ３から供給されるＩＦ信号を増幅してＡ／Ｄ変換回路５へ供給する。ＶＣＡ回路４は、この制御端子から供給される直流電圧に応じて、Ａ／Ｄ変換回路５から供給されるデジタル信号の歪みが解消されるように増幅率を制御しながら、ＩＦ信号を増幅している。
【００５１】
第３の実施の形態
つぎに、本発明の第３の実施の形態について、図４を参照しながら説明する。
【００５２】
本実施の形態で説明するＯＦＤＭ復調装置は、振幅制御信号生成回路４０以外の部分は、第１の実施の形態で説明したＯＦＤＭ復調装置１と同様であるので、その説明を流用する。ここでは振幅制御信号生成回路４０について説明する。
【００５３】
図４に示すように、振幅制御信号生成回路４０は、デジタル比較回路４１と、充放電回路４２とを備えている。
【００５４】
デジタル比較回路４１は、振幅検出回路１２から供給された振幅Ｘと、所定の振幅Ｙとを比較する。デジタル比較回路４１は、第１のポート４３と第２のポート４４とを備えている。第１のポート４３は、Ｘ＞Ｙであるときににフラグを出力する。また、第２のポート４４は、Ｘ＜Ｙであるときにフラグを出力する。なお、Ｘ＝Ｙであるときには、どちらのポートもフラグを出力しない。
【００５５】
充放電回路４２は、充電用バッファ５０と、放電用バッファ５１と、第１及び第２の抵抗５２，５３と、コンデンサ５４と、入力用電源５５とを備えている。なお、充電用バッファ５０及び放電用バッファ５１は、いわゆるスリーステートバッファである。充電用バッファ５０は、入力が入力用電源５５と接続しており、出力が第１の抵抗５２を介してコンデンサ５４と接続しており、制御入力が第２のポート４４と接続している。この充電用バッファ５０に、第２のポート４４からのフラグが入力されたときには、第１の抵抗５２を介してコンデンサ５４と電源５５とが接続する。また、放電用バッファ５１は、入力が接地されており、出力が第２の抵抗５３を介してコンデンサ５４と接続しており、制御入力が第１のポート４３と接続している。この放電用バッファ５１に、第１のポート４３からのフラグが入力されたときには、第２の抵抗５３を介してコンデンサ５４が接地される。
【００５６】
以上説明した振幅制御信号生成回路４０及びＶＣＡ回路４の動作は、以下に述べる通りとなる。
【００５７】
先ず、デジタル比較回路４１が、振幅検出回路１２から供給された振幅Ｘと所定の振幅Ｙとを比較する。
【００５８】
ここで、Ｘ＞Ｙであるときには、第１のポート４３がフラグを出力し、放電用バッファ５１の制御入力にフラグが入力される。このとき、第２のポート４４はフラグを出力せず、充電用バッファ５０はハイインピーダンスとなる。すなわち、コンデンサ５４は第２の抵抗５３を介して接地する。したがって、コンデンサ５４と第２の抵抗５３とで決定される時定数により、コンデンサ５４に蓄積された電圧が減少する。すなわち、コンデンサ５４は放電する。コンデンサ５４に蓄積された電圧が減少すると、充放電回路４２からＶＣＡ回路４へ供給される直流電圧が減少する。
【００５９】
一方、Ｘ＜Ｙであるときには、第２のポート４４がフラグを出力し、充電用バッファ５０の制御入力にフラグが入力される。このとき、第１のポート４３はフラグを出力せず、放電用バッファ５１はハイインピーダンスとなる。すなわち、コンデンサ５４は第１の抵抗５２を介して入力用電源５５と接続する。したがって、第１の抵抗５２を介して入力用電源５５からコンデンサ５４に対して電圧が供給され、コンデンサ５４に蓄積されている電圧が増加する。すなわち、コンデンサ５４は充電される。コンデンサ５４に蓄積された電圧が増加すると、充放電回路４２からＶＣＡ回路４へ供給される直流電圧が増加する。
【００６０】
そして、ＶＣＡ回路４は、振幅制御信号生成回路４０から供給された直流電圧に基づいて増幅率を制御しながら、チューナ３から供給されるＩＦ信号を増幅してＡ／Ｄ変換回路５へ供給する。ＶＣＡ回路４は、制御端子から供給される直流電圧に応じて、Ａ／Ｄ変換回路５から供給されるデジタル信号の歪みが解消されるように増幅率を制御しながら、ＩＦ信号を増幅している。
【００６１】
第４の実施の形態
つぎに、本発明の第４の実施の形態について、図５を参照しながら説明する。本実施の形態で説明するＯＦＤＭ復調装置は、振幅制御信号生成回路６０以外の部分は、第１の実施の形態で説明したＯＦＤＭ復調装置１と同様であるので、その説明を流用する。ここでは振幅制御信号生成回路６０について説明する。
【００６２】
図５に示すように、振幅制御信号生成回路６０は、デジタル比較回路６１と、充放電回路６２とを備えている。
【００６３】
デジタル比較回路６１は、振幅検出手段１２から供給された振幅Ｘと、所定の振幅Ｙとを比較する。デジタル比較回路６１は、第１のポート６３と第２のポート６４とを備えている。第１のポート６３は、Ｘ＝Ｙであるときにフラグを出力する。また、第２のポート６４は、Ｘ＜Ｙであるときにフラグを出力する。なお、Ｘ＞Ｙであるときには、どちらのポートもフラグを出力しない。
【００６４】
充電用回路６２は、バッファ７０と、抵抗７１と、コンデンサ７２とを備えている。バッファ７０はいわゆるスリーステートバッファであり、入力が第２のポート６４と接続しており、出力が抵抗７１を介してコンデンサ７２と接続しており、制御入力が第１のポート６３と接続している。このバッファ７０は、第１のポート６３からフラグが入力されることによって、ハイインピーダンスとなる。
【００６５】
以上説明した振幅制御信号生成回路６０及びＶＣＡ回路４の動作は、以下に述べる通りとなる。
【００６６】
先ず、デジタル比較回路６１が、振幅検出回路１２から供給された振幅Ｘと所定の振幅Ｙとを比較する。
【００６７】
ここで、Ｘ＞Ｙであるときには、第１のポート６３及び第２のポート６４ともにフラグを出力しない。第１のポート６３からフラグが出力されないために、バッファ７０はハイインピーダンスとはならない。また、第２のポート６４からは電圧が供給されない。したがって、コンデンサ７２と抵抗７１とで決定される時定数によりコンデンサ７２に蓄積された電圧が減少する。すなわち、コンデンサ７２は放電する。コンデンサ７２に蓄積された電圧が減少すると、充放電回路６２からＶＣＡ回路４へ供給される直流電圧が減少する。
【００６８】
一方、Ｘ＜Ｙであるときには、第２のポート６４がフラグを出力する。したがって、バッファ７０から供給される電圧の量が増加し、抵抗７１を介してコンデンサ７２に電圧が供給され、コンデンサ７２に蓄積されている電圧が増加する。すなわち、コンデンサ７２は充電される。コンデンサ７２に蓄積された電圧が増加すると、充放電回路６２からＶＣＡ回路４へ供給される直流電圧が増加する。
【００６９】
また、Ｘ＝Ｙであるときには、第１のポート６３がフラグを出力して、バッファ７０をハイインピーダンスとする。バッファ７０がハイインピーダンスとなるために、コンデンサ７２に蓄積されている電圧の量は増減しない。したがって、ＶＣＡ回路４へ供給される直流電圧は維持される。
【００７０】
そして、ＶＣＡ回路４は、振幅制御信号生成回路６０から供給された直流電圧に基づいて増幅率を制御しながら、チューナ３から供給されるＩＦ信号を増幅してＡ／Ｄ変換回路５へ供給する。ＶＣＡ回路４は、制御端子から入力される電圧に応じて、Ａ／Ｄ変換回路５から供給されるデジタル信号の歪みが解消されるように増幅率を制御しながら、ＩＦ信号を増幅している。
【００７１】
第５の実施の形態
つぎに、本発明の第５の実施の形態について、図６を参照しながら説明する。
【００７２】
本実施の形態で説明するＯＦＤＭ復調装置は、振幅制御信号生成回路８０以外の部分は、第１の実施の形態で説明したＯＦＤＭ復調装置１と同様であるので、その説明を流用する。ここでは振幅制御信号生成回路８０について説明する。
【００７３】
図６に示すように、振幅制御信号生成回路８０は、デジタル比較回路８１と、充放電回路８２とを備えている。
【００７４】
デジタル比較回路８１は、振幅検出手段１２から供給された振幅Ｘと、所定の振幅Ｙとを比較する。デジタル比較回路８１は、第１〜第４のポート８３〜８６を備えている。第１のポート８３は、Ｘ−Ｙ＞ｋ（ｋはしきい値。但し、ｋ＞０とする。）であるときにフラグを出力する。第２のポート８４は、ｋ≧Ｘ−Ｙ＞０であるときにフラグを出力する。第３のポート８５は、０＞Ｘ−Ｙ≧−ｋであるときにフラグを出力する。第４のポート８６は、−ｋ＞Ｘ−Ｙであるときにフラグを出力する。なお、Ｘ−Ｙ＝０であるときには、いずれのポートもフラグを出力しない。
【００７５】
充放電回路８２は、第１及び第２の充電用バッファ９０，９１と、第１及び第２の放電用バッファ９２，９３と、第１〜第４の抵抗９４〜９７と、入力用電源９８と、コンデンサ９９とを備えている。第１及び第２の充電用バッファ９０，９１と、第１及び第２の放電用バッファ９２，９３とは、いわゆるスリーステートバッファである。第１の充電用バッファ９０は、入力が入力用電源９８と接続しており、出力が第１の抵抗９４を介してコンデンサ９９と接続しており、制御入力が第４のポート８６と接続している。第２の充電用バッファ９１は、入力が入力用電源９８と接続しており、出力が第２の抵抗９５を介してコンデンサ９９と接続しており、制御入力が第３のポート８５と接続している。第１の放電用バッファ９２は、入力が接地しており、出力が第３の抵抗９６を介してコンデンサ９９と接続しており、制御入力が第２のポート８４と接続している。第２の放電用バッファ９３は、入力が接地しており、出力が第４の抵抗９７を介してコンデンサ９９と接続しており、制御入力が第１のポート８３と接続している。
【００７６】
以上説明した振幅制御信号生成回路８０及びＶＣＡ回路４の動作は、以下に述べる通りとなる。
【００７７】
先ず、デジタル比較回路８１が、振幅検出回路１２から供給された振幅Ｘと所定の振幅Ｙとを比較する。
【００７８】
ここで、Ｘ−Ｙ＞ｋであるときには、第１のポート８３がフラグを出力し、第２の放電用バッファ９３にフラグが入力される。このとき、第２〜第４のポート８４〜８６はいずれもフラグを出力せず、第１及び第２の充電用バッファ９０，９１、第１の放電用バッファ９２はそれぞれハイインピーダンスとなる。すなわち、コンデンサ９９は第４の抵抗９７を介して接地する。したがって、コンデンサ９９と第４の抵抗９７とで決定される時定数により、コンデンサ９９に蓄積された電圧が減少する。すなわち、コンデンサ９９は放電する。コンデンサ９９に蓄積された電圧が減少すると、充放電回路８２からＶＣＡ回路４へ供給される直流電圧が減少する。
【００７９】
また、ｋ≧Ｘ−Ｙ＞０であるときには、第２のポート８４がフラグを出力し、第１の放電用バッファ９２にフラグが入力される。このとき、第１、第３、第４のポート８３，８５，８６はいすれもフラグを出力せず、第１及び第２の充電用バッファ９０，９１、第２の放電用バッファ９３はそれぞれハイインピーダンスとなる。すなわち、コンデンサ９９は第３の抵抗９６を介して接地する。したがって、コンデンサ９９と第３の抵抗９６とで決定される時定数により、コンデンサ９９に蓄積された電圧が減少する。すなわち、コンデンサ９９は放電する。コンデンサ９９に蓄積された電圧が減少すると、充放電回路８２からＶＣＡ回路４へ供給される直流電圧が減少する。
【００８０】
このとき、コンデンサ９９から放電される電圧は、コンデンサ９９が第３の抵抗９６を介して接地したときと比較して、第４の抵抗９７を介して接地したときの方が多くなるように設定されている。
【００８１】
一方、０＞Ｘ−Ｙ≧−ｋであるときには、第３のポート８５がフラグを出力し、第２の充電用バッファ９１にフラグが入力される。このとき、第１、第２、第４のポート８３，８４，８６はいずれもフラグを出力せず、第１の充電用バッファ９０、第１及び第２の放電用バッファ９２，９３はそれぞれハイインピーダンスとなる。すなわち、コンデンサ９９は、第２の抵抗９５を介して入力用電源９８と接続する。したがって、第２の抵抗９５を介して入力用電源９８からコンデンサ９９に対して電圧が供給され、コンデンサ９９に蓄積されている電圧が増加する。すなわち、コンデンサ９９は充電される。コンデンサ９９に蓄積された電圧が増加すると、充放電回路８２からＶＣＡ回路４へ供給される直流電圧が増加する。
【００８２】
また、Ｘ−Ｙ＜−ｋであるときには、第４のポート８６がフラグを出力し、第１の充電用バッファ９０にフラグが入力される。このとき、第１〜第３のポート８３〜８５はいずれもフラグを出力せず、第２の充電用バッファ９１、第１の放電用バッファ９２及び第２の放電用バッファ９３は、それぞれハイインピーダンスとなる。すなわち、コンデンサ９９は、第１の抵抗９４を介して入力用電源９８と接続する。したがって、第１の抵抗９４を介して入力用電源９８からコンデンサ９９に対して電圧が供給され、入力用電源９８からコンデンサ９９に蓄積されている電圧が増加する。すなわち、コンデンサ９９は充電される。コンデンサ９９に蓄積された電圧が増加すると、充放電回路８２からＶＣＡ回路４へ供給される直流電圧が増加する。
【００８３】
このとき、コンデンサ９９に充電される電圧は、コンデンサ９９が抵抗９５を介して入力用電源９８と接続しているときと比較して、抵抗９４を介して入力用電源９８と接続しているときの方が多くなるように設定されている。
【００８４】
そして、ＶＣＡ回路４は、振幅制御信号生成回路８０から供給された直流電圧に基づいて増幅率を制御しながら、チューナ３から供給されるＩＦ信号を増幅してＡ／Ｄ変換回路５へ供給する。ＶＣＡ回路４は、制御端子から供給される直流電圧に応じて、Ａ／Ｄ変換回路５から出力するデジタル信号の歪みが解消されるように増幅率を制御しながら、ＩＦ信号を増幅している。
【００８５】
ところで、この充放電回路８２では、コンデンサ９９から放電される電圧は、コンデンサ９９が第３の抵抗９６を介して接地したときと比較して、第４の抵抗９７を介して接地したときの方が多くなるように設定されている。また、この充放電回路８２では、コンデンサ９９に充電される電圧は、コンデンサ９９が抵抗９５を介して入力用電源９８と接続しているときと比較して、抵抗９４を介して入力用電源９８と接続しているときの方が多くなるように設定されている。
【００８６】
以上説明したように充放電回路８２を設定する方法としては、例えば第１〜第４の抵抗９４〜９７の抵抗値をそれぞれ変える方法が挙げられる。コンデンサ９９から放電される電圧量が、コンデンサ９９が第３の抵抗９６を介して接地したときと比較して第４の抵抗９７を介して接地したときの方が多くなるように設定するためには、第３の抵抗９６の抵抗値を第４の抵抗９７の抵抗値よりも小さくすれば良い。また、コンデンサ９９に充電される電圧量が、コンデンサ９９が入力用電源９８と接続しているときと比較して、入力用電源９８と接続しているときの方が多くなるように設定するためには、第２の抵抗９５の抵抗値よりも第１の抵抗９４の抵抗値を小さくすれば良い。
【００８７】
以上説明した振幅制御信号生成回路８０は、デジタル比較回路８１にしきい値ｋが設定されており、このしきい値ｋを利用してＸとＹとの差分を段階分けして、それぞれの段階に応じてフラグを出力することで、コンデンサ９９に充電する電圧の量又はコンデンサ９９から放電する電圧の量を段階的に変化させている。
振幅制御信号生成回路８０では、Ｘ−Ｙの差分を、ｋより大、０より大且つｋ以下、０、−ｋ以上且つ０未満、−ｋ未満の５段階に分けている。ここで、Ｘ−Ｙ＞ｋのときには第１のポート８３からフラグを出力して、コンデンサ９９からの放電量が所定の量となるように設定している。また、ｋ≧Ｘ−Ｙ＞０のときには第２のポート８４からフラグを出力して、コンデンサ９９からの放電量がＸ−Ｙ＞ｋのときと比較して少なくなるように設定している。さらに、−ｋ＜Ｘ−Ｙ＜０のときには第３のポート８５からフラグを出力して、コンデンサ９９への充電量が所定の量となるように設定している。さらにまた、Ｘ−Ｙ≦−ｋのときには第４のポート８６からフラグを出力して、コンデンサ９９への充電量が−ｋ＜Ｘ−Ｙ＜０のときと比較して多くなるように設定している。なお、Ｘ−Ｙ＝０のときは、どのポートからもフラグは出力されず、コンデンサ９９に対する充電及び放電はなされない。
【００８８】
すなわち、振幅制御信号生成回路８０を備えたＯＦＤＭ復調装置は、Ｘ−Ｙの値に応じてコンデンサ９９への充電量及びコンデンサ９９からの放電量を段階的に変化させ、コンデンサ９９への充電及びコンデンサ９９からの放電を効率良く行っている。したがって、振幅制御信号生成回路８０は、ＶＣＡ回路４へ供給される直流電圧を高速に制御し、Ａ／Ｄ変換回路５から供給されるデジタル信号の歪みを高速に解消することができる。
【００８９】
【発明の効果】
本発明を適用したＯＦＤＭ復調装置は、アナログデジタル変換手段から供給された信号に基づいて、電圧制御増幅手段の増幅率を決定している。したがって、アナログデジタル変換手段による利得のばらつきが原因となってアナログデジタル変換手段から供給される信号に歪みが生じているときにも、この歪みを解消することが可能となり、アナログデジタル変換手段による変換特性が安定なものとなる。
【００９０】
また、本発明を適用したＯＦＤＭ復調装置は、振幅の誤差をアナログデジタル変換手段の前段に設けられた電圧制御増幅手段に対して帰還することによって、アナログデジタル変換手段がら供給される信号の歪みを解消しているため、広いダイナミックレンジを有するＯＦＤＭ信号がデジタル信号へ変換されたときに発生する歪みを、解消することが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したＯＦＤＭ復調装置の全体構成を示すブロック図である。
【図２】同ＯＦＤＭ復調装置の第１の実施の形態を示しており、振幅制御信号生成回路が減算回路、累積加算回路、及びＤ／Ａ変換回路からなるＯＦＤＭ復調装置を示すブロック図である。
【図３】同ＯＦＤＭ復調装置の第２の実施の形態を示しており、振幅制御信号生成回路が減算回路、累積加算回路、ＰＷＭ回路、及びローパスフィルタからなるＯＦＤＭ復調装置を示すブロック図である。
【図４】同ＯＦＤＭ復調装置の第３の実施の形態を示しており、振幅制御信号生成回路がデジタル比較回路、及び充放電回路からなるＯＦＤＭ復調装置を示すブロック図である。
【図５】同ＯＦＤＭ復調装置の第４の実施の形態を示しており、振幅制御信号生成回路がデジタル比較回路、及び充放電回路からなる他のＯＦＤＭ復調装置を示すブロック図である。
【図６】同ＯＦＤＭ復調装置の第５の実施の形態を示しており、振幅制御信号生成回路がデジタル比較回路、及び充放電回路からなるさらに他のＯＦＤＭ復調装置を示すブロック図である。
【図７】Ａ／Ｄ変換回路に供給されるＩＦ信号の振幅が不適切であるときに、受信信号を復調した状態を示す模式図である。
【図８】従来のＯＦＤＭ復調装置における振幅制御方法を示すブロック図である。
【符号の説明】
１ ＯＦＤＭ復調回路、２ アンテナ、３ チューナ、４ ＶＣＡ回路、５ Ａ／Ｄ変換回路、６ デジタル直交復調回路、７ ＦＦＴ演算回路、８ ウィンドウ同期回路、９ イコライザ、１０ デマッピング回路、１１ エラー訂正回路、１２ 振幅検出回路、１３ 振幅制御信号生成回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an OFDM demodulator applied to digital broadcasting or the like by an orthogonal frequency division (OFDM) system.
[0002]
[Prior art]
As a modulation method for terrestrial digital broadcasting, for example, terrestrial digital radio broadcasting, terrestrial digital television broadcasting, etc., a large number of alternating current carriers are used, and each carrier wave is signaled by phase modulation (PSK) method or quadrature amplitude modulation (QAM) method An orthogonal frequency division (OFDM) scheme for modulation has been proposed. The reason why the OFDM system is proposed is that the OFDM signal is not easily affected by multipath. For example, OFDM signals are not easily affected by multipaths when receiving terrestrial digital broadcasts in areas where there are many buildings, such as urban areas, or when mobile receivers receive terrestrial digital broadcasts.
[0003]
Recently, modulation circuits and demodulation circuits in digital broadcasting have been actively implemented by digital circuits in view of sophistication, complexity, and stability. In such applications, particularly in receivers, it is necessary to convert the received modulated signal from an analog signal to a digital signal.
[0004]
In converting an analog signal into a digital signal, an analog-digital conversion circuit (hereinafter referred to as an A / D conversion circuit) is used. In the A / D conversion circuit, a minimum level and a maximum level of a signal to be supplied are defined in advance, and a difference between the minimum level and the maximum level is called a dynamic range. The A / D conversion circuit converts the supplied signal into a digital signal within the dynamic range.
[0005]
[Problems to be solved by the invention]
By the way, when the amplitude of the signal supplied to the A / D conversion circuit is excessive or excessive, it is difficult for the demodulator to accurately demodulate the received signal.
[0006]
For example, when the signal is modulated by the QAM method, a signal point is mapped at a predetermined position on the transmission side. At this time, if the amplitude of the signal supplied to the A / D conversion circuit is excessive, the interval between the signal points is as shown in FIG. 7A on the transmission side shown in FIG. This becomes larger than the assumed constellation, and the demodulator cannot accurately demodulate the signal. On the other hand, when the amplitude of the signal supplied to the A / D conversion circuit is too small, the interval between the signal points is assumed on the transmission side shown in FIG. 7B, as shown in FIG. 7C. Therefore, the demodulator cannot accurately demodulate the signal.
[0007]
Furthermore, when the amplitude of the signal supplied to the A / D conversion circuit is excessive, the signal supplied by the A / D conversion circuit is clipped and distortion occurs. An OFDM signal is a signal in which a large number of carriers are orthogonal to each other. However, when the above-mentioned clip occurs, the energy of each carrier leaks to other carriers and the orthogonality is lost. As a result, the quality of the OFDM signal deteriorates and transmission errors occur. Further, when the amplitude of the signal supplied to the A / D conversion circuit is too small, the quantization noise increases. Also at this time, the quality of the OFDM signal is reduced, and a transmission error occurs.
[0008]
Therefore, as shown in FIG. 8, an automatic level control (ALC) circuit 111 is provided in front of the A / D conversion circuit 110 so that an analog signal supplied to the A / D conversion circuit 110 is always received. The amplitude is constant. The ALC circuit 111 includes a level detection circuit 112 and a voltage control amplification (VCA) circuit 113. The level detection circuit 112 detects the amplitude of the signal supplied from the VCA circuit 113, detects a difference from a predetermined amplitude, and supplies this difference to the VCA circuit 113 as a DC voltage. The VCA circuit 113 always keeps the level of the signal supplied to the A / D conversion circuit 112 while controlling the amplification factor based on the DC voltage.
[0009]
However, although the ALC circuit 111 can adjust the amplitude of the signal before being supplied to the A / D conversion circuit 110, when the signal supplied from the A / D conversion circuit 110 is distorted, Distortion cannot be eliminated. Therefore, for example, when the signal supplied from the A / D conversion circuit 110 is distorted due to unstable conversion characteristics of the A / D conversion circuit 110, the demodulator accurately demodulates the signal. It becomes difficult.
[0010]
The present invention has been devised in view of such a conventional situation, and provides an orthogonal frequency division signal demodulator capable of eliminating distortion of a signal supplied from an A / D conversion circuit. Objective.
[0011]
[Means for Solving the Problems]
  According to the present inventionOrthogonal frequency division signal demodulationThe apparatus demodulates an OFDM signal that has been modulated by an orthogonal frequency division multiplexing (OFDM) scheme.Orthogonal frequency division signalAn intermediate frequency signal obtained by converting the frequency of the OFDM signal, which is a demodulation device,According to the DC voltage to be fed backVoltage-controlled amplifying means for amplifying at an amplification factor, analog-digital converting means for converting an intermediate frequency signal amplified by the voltage-controlled amplifying means from an analog signal to a digital signal, and a digital signal supplied from the analog-digital converting means Based on the amplitude of the intermediate frequency signal amplified by the voltage controlled amplification meansvalueAmplitude detecting means for detectingThe reference amplitude value input from the first input port is compared with the amplitude value input from the second input port connected to the amplitude detection means. As a result of the comparison, the reference amplitude value is output from the second input port. When the input amplitude value is larger than the reference amplitude value and the difference obtained by subtracting the reference amplitude value from the amplitude value is larger than a predetermined threshold value, the reference amplitude value is subtracted from the amplitude value. A first output port that outputs a first flag indicating that the difference is greater than the threshold value, and an amplitude value input from the second input port is greater than the reference amplitude value, and the amplitude value When the difference obtained by subtracting the reference amplitude value from 0 is larger than 0 and smaller than the threshold value, a second value indicating that the difference obtained by subtracting the reference amplitude value from the amplitude value is larger than 0 and smaller than the threshold value. Hula The amplitude value input from the second output port and the second input port is smaller than the reference amplitude value, and the difference obtained by subtracting the reference amplitude value from the amplitude value is smaller than the threshold value. A third output port that outputs a third flag indicating that a difference obtained by subtracting the reference amplitude value from the amplitude value is larger than the threshold value and smaller than 0 when the amplitude value is larger than 0; When the amplitude value input from the two input ports is smaller than the reference amplitude value and the difference obtained by subtracting the reference amplitude value from the amplitude value is smaller than the threshold value, the amplitude value is the reference amplitude. A digital comparison circuit comprising: a fourth output port that outputs a fourth flag that is smaller than a value and that indicates that a difference obtained by subtracting the reference amplitude value from the amplitude value is smaller than the threshold value; When the fourth flag is input from the second end connected to the fourth output port of the digital comparison circuit, a predetermined voltage applied from the power source is set to the third voltage. When the fourth flag is not input from the second end, the first charging buffer that maintains the high impedance state and the third end of the first charging buffer have one end. When a power supply is connected to the first resistance element connected to the first end and a third flag is input from the second end connected to the third output port of the digital comparison circuit, When a predetermined voltage applied from the power source is output from the third end and the third flag is not input from the second end, a second charging buffer that maintains a high impedance state; One end contacts the third end of the charging buffer If the second resistance element connected to the second end is grounded and the second flag is not input from the second end connected to the second output port of the digital comparison circuit, the high impedance state When the second flag is input from the second end, the impedance value between the first end and the third end is set, and the second flag is not input from the second end. A first discharge buffer having a lower value than an impedance value between the first end and the third end, and a third resistor having one end connected to the third end of the first discharge buffer When the first flag is not input from the second end connected to the first output port of the digital comparison circuit when the element and the first end are grounded, the high impedance state is maintained, and the second When the first flag is input from the end The impedance value between the first end and the third end is set to a value lower than the impedance value between the first end and the third end when the first flag is not input from the second end. Two discharge buffers, a fourth resistance element having one end connected to the third end of the second discharge buffer, one end grounded, and the other end of the first resistance element, the second The other end of the first resistive element, the other end of the third resistive element, the other end of the fourth resistive element, the other end of the first resistive element, the second And connected to the other end of the second resistor element, the other end of the third resistor element, the other end of the fourth resistor element, and the other end of the capacitor, and according to a change in charge accumulated in the capacitor. An output terminal for feeding back a DC voltage to the voltage controlled amplification means;It is characterized by providing.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a demodulator to which the present invention is applied will be described in detail with reference to the drawings.
[0014]
First embodiment
First, a first embodiment of the present invention will be described with reference to FIGS. Here, a digital television broadcast demodulator (OFDM demodulator) using the OFDM method will be described. FIG. 1 is a block diagram of an OFDM demodulator.
[0015]
As shown in FIG. 1, an OFDM demodulator 1 includes an antenna 2, a tuner 3, a voltage controlled amplification (VCA) circuit 4, an analog / digital (A / D) conversion circuit 5, a digital orthogonal demodulation circuit 6, An FFT (Fast Fourier Transform) operation circuit 7, a window synchronization circuit 8, an equalizer 9, a demapping circuit 10, an error correction circuit 11, an amplitude detection circuit 12, and an amplitude control signal generation circuit 13 are provided. .
[0016]
A broadcast wave of a digital television broadcast broadcast from a broadcast station is received by the antenna 2 of the OFDM demodulator 1 and supplied to the tuner 3 as a radio frequency (RF) signal. The RF signal received by the antenna 2 is frequency-converted to an intermediate frequency (IF) signal by the tuner 3 and supplied to the VCA circuit 4.
[0017]
The VCA circuit 4 amplifies the IF signal supplied from the tuner 3 and supplies the amplified IF signal to the A / D conversion circuit 5. The VCA circuit 4 amplifies the IF signal while controlling the amplification factor according to the DC voltage supplied from the power supply circuit 13.
[0018]
The A / D conversion circuit 5 converts the IF signal supplied from the VCA circuit 4 into a digital signal and supplies the digital signal to the digital orthogonal demodulation circuit 6. The digital signal supplied from the A / D conversion circuit 5 is also supplied to an amplitude detection circuit 12 described later.
[0019]
The digital orthogonal demodulation circuit 6 orthogonally demodulates the digitized IF signal using a carrier signal having a predetermined frequency (carrier frequency) and supplies a baseband OFDM signal. The baseband OFDM signal supplied from the digital quadrature demodulation circuit 6 is a so-called time-domain signal before the FFT operation. For this reason, a baseband signal after digital quadrature demodulation and before FFT calculation is hereinafter referred to as an OFDM time domain signal. As a result of orthogonal demodulation, the OFDM time signal region becomes a restoration signal including a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The OFDM time domain signal supplied by the digital quadrature demodulation circuit 6 is supplied to the FFT operation circuit 7 and the window synchronization circuit 8.
[0020]
The FFT operation circuit 7 performs an FFT operation on the OFDM time domain signal, and extracts and supplies data that is orthogonally modulated on each subcarrier. The signal supplied from the FFT operation circuit 7 is a so-called frequency domain signal after being subjected to FFT. Therefore, hereinafter, the signal after the FFT calculation is referred to as an OFDM frequency domain signal.
[0021]
The FFT operation circuit 7 extracts a signal in the effective symbol length range (for example, 2048 samples) from one OFDM symbol, that is, removes the guard interval interval from one OFDM symbol, and extracts the OFDM in the effective symbol length range. An FFT operation is performed on the time domain signal. Specifically, the calculation start position is any position between the boundary of the OFDM symbol and the end position of the guard interval. This calculation range is called an FFT window.
[0022]
As described above, the OFDM frequency domain signal supplied from the FFT operation circuit 7 includes a restoration signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal), as in the OFDM time domain signal. It has become. This restoration signal is, for example, a signal subjected to quadrature amplitude modulation by the 16QAM system, the 64QAM system, or the like. The OFDM frequency domain signal is supplied to the equalizer 9.
[0023]
The window synchronization circuit 8 extends the supplied OFDM time domain signal by an effective symbol period, obtains a correlation between the guard interval portion and a signal that is a copy source of the guard interval, and based on the high correlation portion A window synchronization signal W indicating the boundary position of the OFDM symbol is calculated and the boundary position is calculated.syncIs generated. The FFT window synchronization circuit 8 generates the generated window synchronization signal WsyncIs supplied to the FFT operation circuit 7.
[0024]
The equalizer 9 performs phase equalization and amplitude equalization of the OFDM frequency domain signal using the scattered pilot signal (SP signal). The OFDM frequency domain signal subjected to phase equalization and amplitude equalization is supplied to the demapping circuit 10.
[0025]
The demapping circuit 10 decodes data by demapping the OFDM frequency domain signal that has been equalized and phase-equalized by the equalizer 9 according to, for example, a 16QAM system. The data decoded by the demapping circuit 10 is supplied to the error correction circuit 11.
[0026]
The error correction circuit 11 performs error correction using, for example, Viterbi decoding or Reed-Solomon code on the supplied data. The data that has been subjected to error correction is supplied to, for example, a subsequent MPEG decoding circuit.
[0027]
The amplitude detection circuit 12 detects the amplitude of the IF signal amplified by the VCA circuit 4 based on the digital signal supplied from the A / D conversion circuit 5 and supplies the detection result to the amplitude control signal generation circuit 13. To do.
[0028]
The amplitude control signal generation circuit 13 detects a difference between the amplitude of the IF signal detected by the amplitude detection circuit 12 and a predetermined amplitude, converts this difference into a DC voltage, and supplies the DC voltage to the VCA circuit 4. This DC voltage becomes an amplitude control signal for controlling the amplification factor of the VCA circuit.
[0029]
Next, a method of adjusting the amplitude of the IF signal supplied to the A / D conversion circuit 5 by the VCA circuit 4, the amplitude detection circuit 12, and the amplitude control signal generation circuit 13 will be described.
[0030]
In the present embodiment, as shown in FIG. 2, the amplitude detection circuit 12 includes a squaring circuit 21 and a low-pass filter 22, and the amplitude control signal generation circuit 13 includes a subtraction circuit 23, a cumulative addition circuit 24, and A digital analog (D / A) conversion circuit 25 is provided.
[0031]
The operations of the amplitude detection circuit 12 and the amplitude control signal generation circuit 13 and the operation of the VCA circuit 4 are as described below.
[0032]
In the amplitude detection circuit 12, first, the digital signal supplied from the A / D conversion circuit 5 is supplied to the squaring circuit 21. The square circuit 21 squares the signal supplied from the A / D conversion circuit 5. The signal squared by the square circuit 21 is supplied to the low-pass filter 22.
[0033]
Next, the low pass filter 22 averages the signal supplied from the squaring circuit 21. The signal averaged by the low-pass filter 22 represents the effective value of the signal that has passed through the A / D conversion circuit 5. The signal averaged by the low-pass filter 22 is supplied to the amplitude control signal generation circuit 13.
[0034]
Here, the digital signal supplied from the A / D conversion circuit 5 is squared in order to detect the amplitude. However, in order to obtain the amplitude, the digital signal supplied from the A / D conversion circuit 5 is used. After multiplying by 2n (where n is a natural number), it may be averaged by a low-pass filter. The amplitude can also be obtained by taking the absolute value of the digital signal supplied from the A / D conversion circuit 5 and then averaging it with a low-pass filter.
[0035]
In the amplitude control signal generation circuit 13, first, the subtraction circuit 23 obtains a difference XY between the amplitude X detected by the amplitude detection circuit 12 and a predetermined amplitude Y. The subtraction circuit 23 supplies a signal based on the difference XY to the cumulative addition circuit 24.
[0036]
Next, the cumulative addition circuit 24 cumulatively adds the difference XY based on the signal supplied from the subtraction circuit 23. The cumulative addition circuit 24 supplies a signal based on the result of the cumulative addition to the D / A conversion circuit 25.
[0037]
Next, the D / A conversion circuit 25 converts the signal supplied from the cumulative addition circuit 24 into a DC voltage. The D / A conversion circuit 25 supplies this DC voltage to the VCA circuit 4.
[0038]
The VCA circuit 4 amplifies the IF signal supplied from the tuner 3 and supplies it to the A / D conversion circuit 5 while controlling the amplification factor based on the DC voltage supplied from the amplitude control signal generation circuit 13. . More specifically, the VCA circuit 4 has a terminal to which an IF signal supplied from the tuner 3 is input and a control terminal to which a DC voltage supplied from the amplitude control signal generation circuit 13 is input. The VCA circuit 4 amplifies the IF signal while controlling the amplification factor so as to eliminate the distortion of the digital signal supplied from the A / D conversion circuit 5 according to the DC voltage supplied from the control terminal. ing.
[0039]
As described above, the OFDM demodulator 1 to which the present invention is applied determines the amplification factor of the VCA circuit 4 based on the digital signal supplied from the A / D conversion circuit 5. Therefore, even when distortion occurs in the signal supplied from the A / D conversion circuit 5 due to variations in gain due to the A / D conversion circuit 5, this distortion can be eliminated. Conversion characteristics by the D conversion circuit 5 can be stabilized.
[0040]
The OFDM demodulator 1 to which the present invention is applied is supplied from the A / D conversion circuit 5 by feeding back an amplitude error to the VCA circuit 4 provided in the previous stage of the A / D conversion circuit 5. Since the signal distortion is eliminated, it is possible to eliminate the distortion that occurs when an OFDM signal having a wide dynamic range is A / D converted.
[0041]
Second embodiment
Next, a second embodiment of the present invention will be described with reference to FIG.
[0042]
Since the OFDM demodulator described in the present embodiment is the same as the OFDM demodulator 1 described in the first embodiment except for the amplitude control signal generation circuit 30, the description will be used. Here, the amplitude control signal generation circuit 30 will be described.
[0043]
As shown in FIG. 3, the amplitude control signal generation circuit 30 includes a subtraction circuit 31, a cumulative addition circuit 32, a pulse width modulation (PWM) circuit 33, and a low-pass filter 34.
[0044]
The operation of the amplitude control signal generation circuit 30 and the operation of the VCA circuit 4 described above are as described below.
[0045]
In the amplitude control signal generation circuit 30, the signal detected by the amplitude detection circuit 12 is first supplied to the subtraction circuit 31.
[0046]
The subtraction circuit 31 obtains a difference XY between the amplitude X detected by the amplitude detection circuit 12 and a predetermined amplitude Y. The subtraction circuit 31 supplies a signal based on the difference XY to the cumulative addition circuit 32.
[0047]
Next, the cumulative addition circuit 32 cumulatively adds the difference XY based on the signal supplied from the subtraction circuit 31. The cumulative addition circuit 32 supplies a signal based on the result of the cumulative addition to the PWM circuit 33.
[0048]
The PWM circuit 33 generates a pulse duty signal based on the signal supplied from the cumulative addition circuit 32. The signal generated by the PWM circuit 33 is supplied to the low pass filter 34.
[0049]
The low pass filter 34 averages the signal supplied from the PWM circuit 33. The low-pass filter 34 converts the averaged signal into a DC voltage and supplies it to the VCA circuit 4.
[0050]
The VCA circuit 4 amplifies the IF signal supplied from the tuner 3 and supplies the amplified signal to the A / D conversion circuit 5 while controlling the amplification factor based on the DC voltage supplied from the amplitude control signal generation circuit 30. . The VCA circuit 4 amplifies the IF signal while controlling the amplification factor so as to eliminate the distortion of the digital signal supplied from the A / D conversion circuit 5 according to the DC voltage supplied from the control terminal. ing.
[0051]
Third embodiment
Next, a third embodiment of the present invention will be described with reference to FIG.
[0052]
Since the OFDM demodulator described in the present embodiment is the same as the OFDM demodulator 1 described in the first embodiment except for the amplitude control signal generation circuit 40, the description will be used. Here, the amplitude control signal generation circuit 40 will be described.
[0053]
As shown in FIG. 4, the amplitude control signal generation circuit 40 includes a digital comparison circuit 41 and a charge / discharge circuit 42.
[0054]
The digital comparison circuit 41 compares the amplitude X supplied from the amplitude detection circuit 12 with a predetermined amplitude Y. The digital comparison circuit 41 includes a first port 43 and a second port 44. The first port 43 outputs a flag when X> Y. The second port 44 outputs a flag when X <Y. When X = Y, neither port outputs a flag.
[0055]
The charge / discharge circuit 42 includes a charge buffer 50, a discharge buffer 51, first and second resistors 52 and 53, a capacitor 54, and an input power supply 55. The charging buffer 50 and the discharging buffer 51 are so-called three-state buffers. The charging buffer 50 has an input connected to the input power supply 55, an output connected to the capacitor 54 via the first resistor 52, and a control input connected to the second port 44. When the flag from the second port 44 is input to the charging buffer 50, the capacitor 54 and the power source 55 are connected via the first resistor 52. The discharge buffer 51 has an input grounded, an output connected to the capacitor 54 via the second resistor 53, and a control input connected to the first port 43. When a flag from the first port 43 is input to the discharging buffer 51, the capacitor 54 is grounded via the second resistor 53.
[0056]
The operations of the amplitude control signal generation circuit 40 and the VCA circuit 4 described above are as described below.
[0057]
First, the digital comparison circuit 41 compares the amplitude X supplied from the amplitude detection circuit 12 with a predetermined amplitude Y.
[0058]
Here, when X> Y, the first port 43 outputs a flag, and the flag is input to the control input of the discharge buffer 51. At this time, the second port 44 does not output a flag, and the charging buffer 50 becomes high impedance. That is, the capacitor 54 is grounded via the second resistor 53. Therefore, the voltage stored in the capacitor 54 decreases due to the time constant determined by the capacitor 54 and the second resistor 53. That is, the capacitor 54 is discharged. When the voltage stored in the capacitor 54 decreases, the DC voltage supplied from the charge / discharge circuit 42 to the VCA circuit 4 decreases.
[0059]
On the other hand, when X <Y, the second port 44 outputs a flag, and the flag is input to the control input of the charging buffer 50. At this time, the first port 43 does not output a flag, and the discharge buffer 51 becomes high impedance. That is, the capacitor 54 is connected to the input power supply 55 via the first resistor 52. Therefore, a voltage is supplied from the input power supply 55 to the capacitor 54 via the first resistor 52, and the voltage stored in the capacitor 54 increases. That is, the capacitor 54 is charged. When the voltage accumulated in the capacitor 54 increases, the DC voltage supplied from the charge / discharge circuit 42 to the VCA circuit 4 increases.
[0060]
Then, the VCA circuit 4 amplifies the IF signal supplied from the tuner 3 and supplies it to the A / D conversion circuit 5 while controlling the amplification factor based on the DC voltage supplied from the amplitude control signal generation circuit 40. . The VCA circuit 4 amplifies the IF signal while controlling the amplification factor so as to eliminate the distortion of the digital signal supplied from the A / D conversion circuit 5 according to the DC voltage supplied from the control terminal. Yes.
[0061]
Fourth embodiment
Next, a fourth embodiment of the present invention will be described with reference to FIG. Since the OFDM demodulator described in the present embodiment is the same as the OFDM demodulator 1 described in the first embodiment except for the amplitude control signal generation circuit 60, the description will be used. Here, the amplitude control signal generation circuit 60 will be described.
[0062]
As shown in FIG. 5, the amplitude control signal generation circuit 60 includes a digital comparison circuit 61 and a charge / discharge circuit 62.
[0063]
The digital comparison circuit 61 compares the amplitude X supplied from the amplitude detection means 12 with a predetermined amplitude Y. The digital comparison circuit 61 includes a first port 63 and a second port 64. The first port 63 outputs a flag when X = Y. The second port 64 outputs a flag when X <Y. When X> Y, neither port outputs a flag.
[0064]
The charging circuit 62 includes a buffer 70, a resistor 71, and a capacitor 72. The buffer 70 is a so-called three-state buffer, the input is connected to the second port 64, the output is connected to the capacitor 72 via the resistor 71, and the control input is connected to the first port 63. Yes. The buffer 70 becomes high impedance when a flag is input from the first port 63.
[0065]
The operations of the amplitude control signal generation circuit 60 and the VCA circuit 4 described above are as described below.
[0066]
First, the digital comparison circuit 61 compares the amplitude X supplied from the amplitude detection circuit 12 with a predetermined amplitude Y.
[0067]
Here, when X> Y, neither the first port 63 nor the second port 64 outputs a flag. Since no flag is output from the first port 63, the buffer 70 does not become high impedance. Further, no voltage is supplied from the second port 64. Therefore, the voltage stored in the capacitor 72 is reduced by the time constant determined by the capacitor 72 and the resistor 71. That is, the capacitor 72 is discharged. When the voltage stored in the capacitor 72 decreases, the DC voltage supplied from the charge / discharge circuit 62 to the VCA circuit 4 decreases.
[0068]
On the other hand, when X <Y, the second port 64 outputs a flag. Therefore, the amount of voltage supplied from the buffer 70 increases, the voltage is supplied to the capacitor 72 via the resistor 71, and the voltage stored in the capacitor 72 increases. That is, the capacitor 72 is charged. When the voltage stored in the capacitor 72 increases, the DC voltage supplied from the charge / discharge circuit 62 to the VCA circuit 4 increases.
[0069]
Further, when X = Y, the first port 63 outputs a flag to set the buffer 70 to high impedance. Since the buffer 70 has a high impedance, the amount of voltage stored in the capacitor 72 does not increase or decrease. Therefore, the DC voltage supplied to the VCA circuit 4 is maintained.
[0070]
The VCA circuit 4 amplifies the IF signal supplied from the tuner 3 and supplies it to the A / D conversion circuit 5 while controlling the amplification factor based on the DC voltage supplied from the amplitude control signal generation circuit 60. . The VCA circuit 4 amplifies the IF signal while controlling the amplification factor so that the distortion of the digital signal supplied from the A / D conversion circuit 5 is eliminated according to the voltage input from the control terminal. .
[0071]
Fifth embodiment
Next, a fifth embodiment of the present invention will be described with reference to FIG.
[0072]
Since the OFDM demodulator described in the present embodiment is the same as the OFDM demodulator 1 described in the first embodiment except for the amplitude control signal generation circuit 80, the description will be used. Here, the amplitude control signal generation circuit 80 will be described.
[0073]
As shown in FIG. 6, the amplitude control signal generation circuit 80 includes a digital comparison circuit 81 and a charge / discharge circuit 82.
[0074]
The digital comparison circuit 81 compares the amplitude X supplied from the amplitude detection means 12 with a predetermined amplitude Y. The digital comparison circuit 81 includes first to fourth ports 83 to 86. The first port 83 outputs a flag when XY> k (k is a threshold value, where k> 0). The second port 84 outputs a flag when k ≧ X−Y> 0. The third port 85 outputs a flag when 0> X−Y ≧ −k. The fourth port 86 outputs a flag when -k> XY. When XY = 0, no port outputs a flag.
[0075]
The charge / discharge circuit 82 includes first and second charge buffers 90 and 91, first and second discharge buffers 92 and 93, first to fourth resistors 94 to 97, and an input power source 98. And a capacitor 99. The first and second charging buffers 90 and 91 and the first and second discharging buffers 92 and 93 are so-called three-state buffers. The first charging buffer 90 has an input connected to the input power supply 98, an output connected to the capacitor 99 via the first resistor 94, and a control input connected to the fourth port 86. ing. The second charging buffer 91 has an input connected to the input power supply 98, an output connected to the capacitor 99 via the second resistor 95, and a control input connected to the third port 85. ing. The first discharge buffer 92 has an input grounded, an output connected to the capacitor 99 via the third resistor 96, and a control input connected to the second port 84. The second discharge buffer 93 has an input grounded, an output connected to the capacitor 99 via the fourth resistor 97, and a control input connected to the first port 83.
[0076]
The operations of the amplitude control signal generation circuit 80 and the VCA circuit 4 described above are as described below.
[0077]
First, the digital comparison circuit 81 compares the amplitude X supplied from the amplitude detection circuit 12 with a predetermined amplitude Y.
[0078]
Here, when XY> k, the first port 83 outputs a flag, and the flag is input to the second discharge buffer 93. At this time, none of the second to fourth ports 84 to 86 outputs a flag, and the first and second charging buffers 90 and 91 and the first discharging buffer 92 each have a high impedance. That is, the capacitor 99 is grounded via the fourth resistor 97. Therefore, the voltage stored in the capacitor 99 is reduced by the time constant determined by the capacitor 99 and the fourth resistor 97. That is, the capacitor 99 is discharged. When the voltage stored in the capacitor 99 decreases, the DC voltage supplied from the charge / discharge circuit 82 to the VCA circuit 4 decreases.
[0079]
When k ≧ X−Y> 0, the second port 84 outputs a flag, and the flag is input to the first discharge buffer 92. At this time, none of the first, third, and fourth ports 83, 85, and 86 outputs a flag, and the first and second charging buffers 90 and 91 and the second discharging buffer 93 are high. Impedance. That is, the capacitor 99 is grounded via the third resistor 96. Therefore, the voltage stored in the capacitor 99 is reduced by the time constant determined by the capacitor 99 and the third resistor 96. That is, the capacitor 99 is discharged. When the voltage stored in the capacitor 99 decreases, the DC voltage supplied from the charge / discharge circuit 82 to the VCA circuit 4 decreases.
[0080]
At this time, the voltage discharged from the capacitor 99 is set to be larger when the capacitor 99 is grounded via the fourth resistor 97 than when the capacitor 99 is grounded via the third resistor 96. Has been.
[0081]
On the other hand, when 0> X−Y ≧ −k, the third port 85 outputs a flag, and the flag is input to the second charging buffer 91. At this time, none of the first, second, and fourth ports 83, 84, and 86 outputs a flag, and the first charging buffer 90 and the first and second discharging buffers 92 and 93 are high. Impedance. That is, the capacitor 99 is connected to the input power source 98 via the second resistor 95. Therefore, a voltage is supplied from the input power supply 98 to the capacitor 99 via the second resistor 95, and the voltage stored in the capacitor 99 increases. That is, the capacitor 99 is charged. When the voltage stored in the capacitor 99 increases, the DC voltage supplied from the charge / discharge circuit 82 to the VCA circuit 4 increases.
[0082]
Further, when XY <−k, the fourth port 86 outputs a flag, and the flag is input to the first charging buffer 90. At this time, none of the first to third ports 83 to 85 outputs a flag, and the second charging buffer 91, the first discharging buffer 92, and the second discharging buffer 93 have high impedance, respectively. It becomes. That is, the capacitor 99 is connected to the input power source 98 via the first resistor 94. Therefore, a voltage is supplied from the input power supply 98 to the capacitor 99 via the first resistor 94, and the voltage accumulated in the capacitor 99 from the input power supply 98 increases. That is, the capacitor 99 is charged. When the voltage stored in the capacitor 99 increases, the DC voltage supplied from the charge / discharge circuit 82 to the VCA circuit 4 increases.
[0083]
At this time, the voltage charged in the capacitor 99 is higher when the capacitor 99 is connected to the input power source 98 via the resistor 94 than when the capacitor 99 is connected to the input power source 98 via the resistor 95. Is set to be more.
[0084]
The VCA circuit 4 amplifies the IF signal supplied from the tuner 3 and supplies the amplified signal to the A / D conversion circuit 5 while controlling the amplification factor based on the DC voltage supplied from the amplitude control signal generation circuit 80. . The VCA circuit 4 amplifies the IF signal while controlling the amplification factor so that the distortion of the digital signal output from the A / D conversion circuit 5 is eliminated according to the DC voltage supplied from the control terminal. .
[0085]
By the way, in the charge / discharge circuit 82, the voltage discharged from the capacitor 99 is higher when the capacitor 99 is grounded via the fourth resistor 97 than when the capacitor 99 is grounded via the third resistor 96. Is set to increase. In the charge / discharge circuit 82, the voltage charged in the capacitor 99 is higher than that when the capacitor 99 is connected to the input power source 98 via the resistor 95. It is set so that there will be more when connected to.
[0086]
As described above, the method for setting the charge / discharge circuit 82 includes, for example, a method of changing the resistance values of the first to fourth resistors 94 to 97, respectively. In order to set the amount of voltage discharged from the capacitor 99 so that it is greater when the capacitor 99 is grounded via the fourth resistor 97 than when the capacitor 99 is grounded via the third resistor 96. The resistance value of the third resistor 96 may be made smaller than the resistance value of the fourth resistor 97. In addition, the amount of voltage charged in the capacitor 99 is set to be larger when the capacitor 99 is connected to the input power source 98 than when the capacitor 99 is connected to the input power source 98. For this, the resistance value of the first resistor 94 may be made smaller than the resistance value of the second resistor 95.
[0087]
In the amplitude control signal generation circuit 80 described above, the threshold value k is set in the digital comparison circuit 81, and the difference between X and Y is divided into stages using this threshold value k, and each stage is set. In response to the output of the flag, the amount of voltage charged to the capacitor 99 or the amount of voltage discharged from the capacitor 99 is changed stepwise.
In the amplitude control signal generation circuit 80, the difference of XY is divided into five stages of greater than k, greater than 0 and less than k, 0, greater than or equal to -k, less than 0, and less than -k. Here, when XY> k, a flag is output from the first port 83 and the discharge amount from the capacitor 99 is set to a predetermined amount. Further, when k ≧ X−Y> 0, a flag is output from the second port 84, and the discharge amount from the capacitor 99 is set to be smaller than that when XY> k. Further, when -k <XY <0, a flag is output from the third port 85, and the charge amount to the capacitor 99 is set to be a predetermined amount. Furthermore, when X−Y ≦ −k, a flag is output from the fourth port 86 so that the amount of charge to the capacitor 99 is larger than that when −k <X−Y <0. ing. When XY = 0, no flag is output from any port, and the capacitor 99 is not charged or discharged.
[0088]
That is, the OFDM demodulator including the amplitude control signal generation circuit 80 changes the amount of charge to the capacitor 99 and the amount of discharge from the capacitor 99 in a stepwise manner according to the value of XY, The capacitor 99 is discharged efficiently. Therefore, the amplitude control signal generation circuit 80 can control the DC voltage supplied to the VCA circuit 4 at high speed, and can eliminate the distortion of the digital signal supplied from the A / D conversion circuit 5 at high speed.
[0089]
【The invention's effect】
The OFDM demodulator to which the present invention is applied determines the amplification factor of the voltage control amplification means based on the signal supplied from the analog-digital conversion means. Therefore, even when distortion occurs in the signal supplied from the analog-to-digital conversion means due to gain variation due to the analog-to-digital conversion means, it is possible to eliminate this distortion, and conversion by the analog-to-digital conversion means The characteristic becomes stable.
[0090]
In addition, the OFDM demodulator to which the present invention is applied returns the amplitude error to the voltage control amplification means provided in the preceding stage of the analog-digital conversion means, thereby reducing the distortion of the signal supplied from the analog-digital conversion means. Therefore, distortion generated when an OFDM signal having a wide dynamic range is converted into a digital signal can be eliminated.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an OFDM demodulator to which the present invention is applied.
FIG. 2 shows a first embodiment of the OFDM demodulator, and is a block diagram showing an OFDM demodulator in which an amplitude control signal generation circuit is composed of a subtraction circuit, a cumulative addition circuit, and a D / A conversion circuit; .
FIG. 3 shows a second embodiment of the OFDM demodulator, and is a block diagram showing an OFDM demodulator in which an amplitude control signal generation circuit is composed of a subtraction circuit, a cumulative addition circuit, a PWM circuit, and a low-pass filter; .
FIG. 4 shows a third embodiment of the OFDM demodulator, and is a block diagram showing an OFDM demodulator in which an amplitude control signal generation circuit is composed of a digital comparison circuit and a charge / discharge circuit.
FIG. 5 shows a fourth embodiment of the OFDM demodulator, and is a block diagram showing another OFDM demodulator in which an amplitude control signal generation circuit is composed of a digital comparison circuit and a charge / discharge circuit.
FIG. 6 shows a fifth embodiment of the OFDM demodulator, and is a block diagram showing still another OFDM demodulator in which an amplitude control signal generation circuit is composed of a digital comparison circuit and a charge / discharge circuit.
FIG. 7 is a schematic diagram illustrating a state in which a received signal is demodulated when the amplitude of an IF signal supplied to an A / D conversion circuit is inappropriate.
FIG. 8 is a block diagram showing an amplitude control method in a conventional OFDM demodulator.
[Explanation of symbols]
1 OFDM demodulation circuit, 2 antenna, 3 tuner, 4 VCA circuit, 5 A / D conversion circuit, 6 digital quadrature demodulation circuit, 7 FFT operation circuit, 8 window synchronization circuit, 9 equalizer, 10 demapping circuit, 11 error correction circuit , 12 Amplitude detection circuit, 13 Amplitude control signal generation circuit

Claims (1)

直交周波数分割多重（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕａｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｒｅｘｉｎｇ）方式による変調がなされたＯＦＤＭ信号を復調する直交周波数分割信号復調装置であって、
上記ＯＦＤＭ信号の周波数を変換した中間周波数信号を、フィードバックされる直流電圧に応じた増幅率で増幅する電圧制御増幅手段と、
上記電圧制御増幅手段によって増幅された中間周波数信号を、アナログ信号からデジタル信号へ変換するアナログデジタル変換手段と、
上記アナログデジタル変換手段から供給されたデジタル信号に基づいて、上記電圧制御増幅手段によって増幅された中間周波数信号の振幅値を検出する振幅検出手段と、
第１の入力ポートから入力された基準振幅値と、上記振幅検出手段に接続された第２の入力ポートから入力された振幅値とを比較し、当該比較の結果、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも大きく、かつ、上記振幅値から上記基準振幅値を差し引いた差が所定の閾値よりも大きい場合には、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも大きいことを示す第１のフラグを出力する第１の出力ポートと、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも大きく、かつ、上記振幅値から上記基準振幅値を差し引いた差が０よりも大きく上記閾値よりも小さい場合には、上記振幅値から上記基準振幅値を差し引いた差が０よりも大きく上記閾値よりも小さいことを示す第２のフラグを出力する第２の出力ポートと、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも小さく、かつ、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも大きく０よりも小さい場合には、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも大きく０よりも小さいことを示す第３のフラグを出力する第３の出力ポートと、上記第２の入力ポートから入力された振幅値が上記基準振幅値よりも小さく、かつ、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも小さい場合には、上記振幅値が上記基準振幅値よりも小さく、かつ、上記振幅値から上記基準振幅値を差し引いた差が上記閾値よりも小さいことを示す第４のフラグを出力する第４の出力ポートとを備えるデジタル比較回路と、
第１端に電源が接続され、上記デジタル比較回路の第４の出力ポートに接続された第２端から上記第４のフラグが入力された場合には、上記電源から印加される所定の電圧を第３端から出力し、上記第２端から第４のフラグが入力されない場合には、ハイインピーダンスの状態を維持する第１の充電用バッファと、
上記第１の充電用バッファの第３端に一端が接続された第１の抵抗素子と、
第１端に電源が接続され、上記デジタル比較回路の第３の出力ポートに接続された第２端から第３のフラグが入力された場合には、上記電源から印加される所定の電圧を第３端から出力し、上記第２端から第３のフラグが入力されない場合には、ハイインピーダンスの状態を維持する第２の充電用バッファと、
上記第２の充電用バッファの第３端に一端が接続された第２の抵抗素子と、
第１端が接地され、上記デジタル比較回路の第２の出力ポートに接続された第２端から第２のフラグが入力されない場合には、ハイインピーダンスの状態を維持し、上記第２端から第２のフラグが入力された場合には、上記第１端と第３端との間のインピーダンス値を、上記第２端から第２のフラグが入力されない場合における上記第１端と第３端との間のインピーダンス値よりも低い値とする第１の放電用バッファと、
上記第１の放電用バッファの第３端に一端が接続された第３の抵抗素子と、
第１端が接地され、上記デジタル比較回路の第１の出力ポートに接続された第２端から第１のフラグが入力されない場合には、ハイインピーダンスの状態を維持し、上記第２端から第１のフラグが入力された場合には、上記第１端と第３端との間のインピーダンス値を、第２端から第１のフラグが入力されない場合における上記第１端と第３端との間のインピーダンス値よりも低い値とする第２の放電用バッファと、
上記第２の放電用バッファの第３端に一端が接続された第４の抵抗素子と、
一端が接地され、更に上記第１の抵抗素子の他端、上記第２の抵抗素子の他端、上記第３の抵抗素子の他端、及び上記第４の抵抗素子の他端に、他端が接続されたコンデンサと、
上記第１の抵抗素子の他端、上記第２の抵抗素子の他端、上記第３の抵抗素子の他端、上記第４の抵抗素子の他端、及び上記コンデンサの他端に接続され、上記コンデンサに蓄積された電荷の変化に応じた直流電圧を上記電圧制御増幅手段にフィードバックするための出力端と
を備える直交周波数分割信号復調装置。An orthogonal frequency division signal demodulating apparatus that demodulates an OFDM signal that has been modulated by an orthogonal frequency division multiplexing (OFDM) system,
Voltage controlled amplification means for amplifying the intermediate frequency signal obtained by converting the frequency of the OFDM signal at an amplification factor according to the fed-back DC voltage ;
Analog-digital conversion means for converting the intermediate frequency signal amplified by the voltage control amplification means from an analog signal to a digital signal;
An amplitude detection means for detecting an amplitude value of the intermediate frequency signal amplified by the voltage control amplification means based on the digital signal supplied from the analog-digital conversion means;
The reference amplitude value input from the first input port is compared with the amplitude value input from the second input port connected to the amplitude detection means. As a result of the comparison, the reference amplitude value is output from the second input port. When the input amplitude value is larger than the reference amplitude value and the difference obtained by subtracting the reference amplitude value from the amplitude value is larger than a predetermined threshold value, the reference amplitude value is subtracted from the amplitude value. A first output port that outputs a first flag indicating that the difference is greater than the threshold value, and an amplitude value input from the second input port is greater than the reference amplitude value, and the amplitude value When the difference obtained by subtracting the reference amplitude value from 0 is larger than 0 and smaller than the threshold value, a second value indicating that the difference obtained by subtracting the reference amplitude value from the amplitude value is larger than 0 and smaller than the threshold value. Hula The amplitude value input from the second output port and the second input port is smaller than the reference amplitude value, and the difference obtained by subtracting the reference amplitude value from the amplitude value is smaller than the threshold value. A third output port that outputs a third flag indicating that a difference obtained by subtracting the reference amplitude value from the amplitude value is larger than the threshold value and smaller than 0 when the amplitude value is larger than 0; When the amplitude value input from the two input ports is smaller than the reference amplitude value and the difference obtained by subtracting the reference amplitude value from the amplitude value is smaller than the threshold value, the amplitude value is the reference amplitude. A digital comparison circuit comprising a fourth output port that outputs a fourth flag indicating that the difference obtained by subtracting the reference amplitude value from the amplitude value is smaller than the threshold value.
When a power supply is connected to the first terminal and the fourth flag is input from the second terminal connected to the fourth output port of the digital comparison circuit, a predetermined voltage applied from the power supply is applied. When the fourth flag is output from the third end and the fourth flag is not input from the second end, a first charging buffer that maintains a high impedance state;
A first resistance element having one end connected to the third end of the first charging buffer;
When a power supply is connected to the first end and a third flag is input from the second end connected to the third output port of the digital comparison circuit, a predetermined voltage applied from the power supply is When the third flag is output from the third end and the third flag is not input from the second end, a second charging buffer that maintains a high impedance state;
A second resistance element having one end connected to the third end of the second charging buffer;
When the second flag is not input from the second terminal connected to the second output port of the digital comparison circuit, the high impedance state is maintained, and the second terminal is connected to the second terminal. When the second flag is input, the impedance value between the first end and the third end is set to the first end and the third end when the second flag is not input from the second end. A first discharging buffer having a value lower than the impedance value between
A third resistance element having one end connected to the third end of the first discharge buffer;
When the first flag is not input from the second terminal connected to the first output port of the digital comparison circuit when the first terminal is grounded, the high impedance state is maintained and the second terminal is connected to the second terminal. When the first flag is input, the impedance value between the first end and the third end is set to the value between the first end and the third end when the first flag is not input from the second end. A second discharge buffer having a lower value than the impedance value between
A fourth resistance element having one end connected to the third end of the second discharge buffer;
One end is grounded, and the other end of the first resistance element, the other end of the second resistance element, the other end of the third resistance element, and the other end of the fourth resistance element are connected to the other end. A capacitor connected to
Connected to the other end of the first resistance element, the other end of the second resistance element, the other end of the third resistance element, the other end of the fourth resistance element, and the other end of the capacitor; output terminal and the Cartesian frequency division signal demodulating apparatus Ru with a for feeding back a DC voltage corresponding to a change in electric charge accumulated in the capacitor to the voltage control amplifier means.
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