JP4575981B2 - テスト容易化設計装置及びテスト容易化設計方法 - Google Patents

Description

本発明は、テスト容易化設計装置及び方法に関し、特にＲＴＬ回路におけるデータパスに対するテストを容易化することによる集積回路のテスト容易化設計装置及び方法に関する。

近年のＬＳＩ（大規模集積回路）における回路規模の増大により、ＬＳＩのテストの重要性がさらに増しており、ＬＳＩのテスト設計の自動化がさらに望まれている。その自動化においては高い故障検出率の達成が必要であり、そのためにテスト容易化設計(DFT)が行われる。

ＲＴＬ(Register Transfer Level)回路に対するテスト容易化設計(DFT)として、階層テスト生成法というものがある。ここで、対象とされているＲＴＬ回路はコントローラとデータパスとから構成され、これらは完全に分離可能な状態であって制御信号線とステータス信号線のみで接続されている。データパスは演算モジュール、レジスタ、マルチプレクサ、接続信号線の接続構造などの回路要素を含み、コントローラは有限状態機械（FSM）としてデータパスを制御し、ＲＴレベルでは各組合せ回路モジュールにテストパターンを印加／観測するためのデータパスの制御系列（テストプラン）の生成が行われ、ゲートレベルでは各組合せ回路モジュール単体に対して組合せテスト（テストパターン）の生成が行われる。

非特許文献１及び特許文献１には、データパスを構成する回路要素に適宜スルー機能とホールド機能を付加することによって、外部入力から各回路要素の入力へ任意に値を伝搬すること（強可制御性）と各回路要素の任意の出力値を外部出力へ伝搬すること（強可観測性）を保障することが記載されている。

以下、「強可制御性」と「強可観測性」とを合わせた「強可検査性」を定義し、データパス中の各組合せ回路モジュールＭに対して、「任意の値を外部入力ＰＩからモジュールＭへ伝搬可能」及び「任意の値をモジュールＭから外部出力ＰＯへ伝搬可能」という条件を満たすテストプランが存在することを簡単に説明する。

強可検査データパスにおける各組合せ回路モジュールのテストプランは３つのフェーズ（正当化、テスト、伝搬）により構成される。正当化フェーズでは、テストパターンを外部入力ＰＩから組合せ回路モジュールの入力へ正当化する処理が行われ、テストフェーズでは、テストパターンを組合せ回路モジュールに印加して出力応答をレジスタに設定する処理が行われ、伝搬フェーズでは、レジスタから出力応答を外部出力ＰＯへ伝搬する処理が行われる。

次に、スルー機能とホールド機能を簡単に説明する。スルー機能とは単一経路による値の伝搬を保障する機能であり、一般的な演算モジュールに対しては定数値を発生させる回路要素（マスク要素）を付加することにより実現できる。ホールド機能とは再収斂経路をもつ回路に対してレジスタのホールド機能を用いることにより、テストの対象となる回路モジュールの二つの入力に異なる値の印加を可能とする。

一方、本願発明者は、特許文献２における発明者の一人として、上記技術に対して、データ信号線のビット幅が均一であることが前提であることを指摘し、それを改良した技術を発明している。

その特許文献２では、段落番号００１８に記載のようにモジュールのタイプ分けが行われている。タイプ分けは、以下のとおりである。「タイプ１」は、２入力のモジュールで、両方の入力を用いて、出力にスルーするものである。「タイプ２」は、入力のいずれか一つの入力を用いて出力にスルーするものである。「タイプ３」は、入力中の特定の入力を用いて出力にスルーするものである。「タイプ４」は、ステータス信号を出力としており、スルーできないものである。「タイプ５」は、上記タイプ１〜４のいずれにも当てはまらないものである。

和田ほか、"完全故障検出効率を保障するデータパスの非スキャンテスト容易化設計法"、信学論、Ｊ８２−Ｄ−１、pp.843-851、１９９９年７月 特開２００１−１３５７９１号公報 特開２００４−３０２８２８号公報

しかしながら、上記非特許文献１及び特許文献１に記載の手法は、上記したようにデータ信号線のビット幅がすべて等しいことが前提になっていた。これに加えて、各モジュールの入力端子の数は２つを前提にしているにすぎず、それ以上の数は想定していなかった。さらに、演算モジュールは固定化されており、チューニングという調整も不可であることが前提であった。

また、上記特許文献２に記載の改良手法においても、入力端子の数は２つを前提としており（特許文献２の図６を参照）、それ以上の数の入力端子の数のモジュールを想定しておらず、さらに、出力端子の数は複数にまで及ぶことは想定できておらず、あくまでも２入力１出力の「モジュール」に対してタイプ分けを行っているにすぎなかった。そのため、多出力モジュール、特に入力端子数も多い多入力多出力モジュールに対して上記特許文献２に記載のタイプ分けが行われると、全て「タイプ５」とされてしまい、多出力モジュールに対しては実質的なタイプ分けが行われていなかった。その結果、「タイプ５」とされた多出力モジュールに対しては、ユーザがそのスルーの可能性をマニュアル等で設定して個別に対応する必要があり、テスト容易化設計(DFT)という点では自動化されていなかった。しかも、LSIの集積度が急激に増加する中で「強可検査性」という「任意の値を外部入力ＰＩからモジュールＭへ伝搬可能」及び「任意の値をモジュールＭから外部出力ＰＯへ伝搬可能」という点を保障するには、テスト対象の複雑化が急速に進み、多入力多出力における入力端子と出力端子間の制約及び出力端子同士間の制約もあり、人手を介したマニュアル等の設定と個別対応という非自動化では、テスト容易化設計(DFT)という点での不十分さが顕著になってきた。

ゆえに、本発明は、上記問題を解決し、特に多入力多出力モジュールに対してもタイプ分けを行って、テスト容易化設計をさらに進めたテスト容易化設計装置及び方法を提供することを目的とする。

請求項１に係る発明は、ＲＴＬ回路におけるデータパスに対するテストを容易化することによる集積回路のテスト容易化設計装置であって、前記データパスを構成する回路要素のうちの多入力多出力回路要素に対して、各出力端子について予め定められたスルーの種別によって区別される複数のタイプによってタイプ分けの処理を行うタイプ分け手段と、前記タイプ分け手段がタイプ分けした出力端子のタイプに基づいて、外部入力から指定されたテスト対象の回路要素の入力端子までの経路を決定し、又は、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定する経路決定手段とを備える。

請求項２に係る発明は、請求項１において、前記経路決定手段が、外部入力から指定されたテスト対象の回路要素の入力端子までの経路及び指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定するものである。

請求項３に係る発明は、請求項１又は２において、前記経路決定手段が決定した経路を表示する経路表示手段を備えるものである。

請求項４に係る発明は、請求項１から３のいずれかにおいて、前記タイプ分け処理手段が各出力端子のタイプ分けを行った結果を表示するタイプ表示手段を備えるものである。

請求項５に係る発明は、請求項４において、前記タイプ表示手段が、各出力端子のタイプとして複数が得られているときには、所定の基準に応じた優先順位も示す結果を表示可能であることを特徴とするものである。

請求項６に係る発明は、請求項４又は５において、ユーザの入力に応答して前記各出力端子のタイプを前記タイプ表示手段が表示する結果の中から選択されたタイプに設定する設定手段を備えるものである。

請求項７に係る発明は、ＲＴＬ回路におけるデータパスに対するテストを容易化することによる集積回路のテスト容易化設計方法であって、前記データパスを構成する回路要素のうちの多入力多出力回路要素に対して、各出力端子について予め定められたスルーの種別によって区別される複数のタイプによってタイプ分けの処理を行うタイプ分けステップと、経路決定手段が、前記タイプ分けされた出力端子のタイプに基づいて、外部入力から指定されたテスト対象の回路要素の入力端子までの経路を決定し、及び、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定する経路決定ステップとを含む。

なお、本願発明について、上記装置の構成、特に請求項３から６の手段を実現するステップを含むテスト容易化設計方法として捉えてもよく、また、テスト容易化設計方法をコンピュータに実行させることが可能なプログラムとして捉えてもよく、そのプログラムをコンピュータが実行することが可能にて記録した記録媒体として捉えてもよい。

さらに、（ａ）データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の入力からデータの経路をデータの流れ方向とは逆に外部入力まで追跡することによって、回路要素の入力の端子（或いはビット）のうち、経路上の回路要素にスルーを実現しても外部入力からデータを伝搬することができないものを特定し、（ｂ）データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の出力からデータの経路をデータの流れに沿って外部出力まで追跡することによって、回路要素の出力の端子（或いはビット）のうち、経路上の回路要素にスルーを実現しても外部出力へデータを伝搬することができないものを特定し、（ｃ）外部出力から到達できない回路要素の入力の端子（或いはビット）及び外部出力へ伝搬できない回路要素の出力の端子（ビット）が特定されたデータパスに対してテスト容易化の処理を行い、（ｄ）該テスト容易化済みのデータパスに対するテストプランを生成するステップを含むようにしてもよい。

さらに、（ｅ）データパスに含まれる多入力多出力回路要素の出力端子毎にスルーの実現方法に応じて複数のタイプに分類し、（ｆ）ステップ（ａ）の前に、すべての外部入力からデータの経路をデータの流れ方向に沿って追跡し、追跡の間にレジスタ数及び分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、複数の入力のいずれか１つから各出力端子にスルーさせる所定のタイプに分類された各回路要素の各出力端子に対する各入力までのレジスタ数及び面積オーバーヘッドを決定し、（ｇ）ステップ（ｂ）の前に、すべての外部出力からデータの経路をデータの流れる方向とは逆に追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定めるスルー実現のための面積オーバーヘッドを加算して、ファンアウト要素の各出力端子までのレジスタ数及び面積オーバーヘッドを決定するステップをさらに含み、ステップ（ａ）において、前記所定のタイプの回路要素に到達したとき、ステップ（ｆ）で決定された、レジスタ数及び面積オーバーヘッドの値に基づいて選択された入力への追跡が続行され、ステップ（ｂ）において、前記ファンアウト要素に到達したとき、ステップ（ｇ）で決定された、レジスタ数及び面積オーバーヘッドの値に基づいて選択された出力への追跡が続行されるものであってもよい。

さらに、上記ステップ（ｆ）における追跡により、第１の未到達経路が特定され、ステップ（ｇ）における追跡により、第２の未到達経路が特定され、ステップ（ａ）における追跡は第１の未到達経路を除外して行われ、ステップ（ｂ）における追跡は第２の未到達経路が除外して行われてもよい。

本発明によれば、特に、入力端子と出力端子間の制約及び出力端子同士間の制約がある多入力多出力モジュールに対してもタイプ分けを行って、外部入力から指定されたテスト対象の回路要素の入力端子までの経路を決定し、及び/又は、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定して、テスト容易化設計を進めることができる。

また、決定された経路を表示でき、各出力端子のタイプ分けを行った結果を表示でき、各出力端子のタイプとして複数が得られているときには、所定の基準に応じた優先順位も示す結果を表示でき、さらに、ユーザの入力に応答して前記各出力端子のタイプを選択されたタイプに設定するできることにより、固定的なタイプ分けではなく、柔軟なタイプ分けによって、さらにテスト容易化設計を進めることができる。

本発明の実施の形態に係るテスト容易化設計（DFT）方法を説明するためのフロー図である。 本発明の実施の形態に係るテスト容易化設計装置の主な構成を示した図である。 図２のテスト容易化設計装置の動作を説明する全体フロー図である。 図３のテスト生成モデルリスト生成ステップの詳細を示したフロー図である。 図２に示したテスト容易化設計装置が図３及び図４に示す動作を行って表示部９の経路表示部９１が示す状態を説明するための図である。 図６は図２に示したテスト容易化設計装置が図３及び図４に示す動作を行って表示部９のタイプ表示部９２が示す状態を説明するための図である。 回路例を示した図である。 図７に示した回路例の有効グラフの一例を示した図である。 図８に示した有効グラフの出力端子にタイプ分けが行われた状態を示した図である。 多入力多出力回路要素（モジュール）の出力端子についてのタイプ分けを説明するための第１の図である。 多入力多出力回路要素（モジュール）の出力端子についてのタイプ分けを説明するための第２の図である。 多入力多出力回路要素（モジュール）の出力端子についてのタイプ分けを説明するための第３の図である。 多入力多出力回路要素（モジュール）の出力端子についてのタイプ分けを説明するための第４の図である。 図８に示した有効グラフにおいて外部入力からの未到達信号の認識を説明するための図である。

符号の説明

１ テスト容易化設計装置
３ テスト生成モデルリスト生成部
３１ 前処理部
３５ 制御経路生成部
３７ 観測経路生成部
９ 表示部
９１ 経路表示部
９３ タイプ表示部

図１は、本発明の実施の形態に係るテスト容易化設計（DFT）方法を説明するためのフロー図である。

ステップＳＴ１において、制御林の生成が行われる。制御林は順序深度最短の制御林が生成される。ステップＳＴ２において、観測林の生成が行われる。観測林はＳＴ１において生成された制御林を可能な限り利用して生成される。ステップＳＴ３において、機能の追加処理が行われる。具体的には、テストパターンの正当化処理、伝搬のためのスルー機能とバイパスレジスタ機能の追加処理が行われる。なお、ここまでの処理は、従来においてはデータパスのビット幅を揃えたモデルに対して制御経路と観測経路を生成している点で異なる。

次に、ステップＳＴ４においてS-markマーキングが行われ、ステップＳＴ５においてL-markマーキングが行われる。そしてステップＳＴ６において仮想テストピンの挿入処理が行われる。このステップＳＴ４〜ＳＴ６の処理は、仮想テストピン生成部が、各回路要素（モジュール）に対して、その経路（パス）上に有る信号線にS-markとL-markとを付けて、必要な箇所に仮想的なテスト外部入力と仮想的なテスト外部出力を追加することにより行われる。ここで、S-markとL-markとは、テスト対象の回路モジュールに対して、外部入力からテスト対象の回路モジュールの入力まで、及び、テスト対象の回路モジュールの出力から外部出力における、各信号線におけるビット幅の過不足を示すものである。

ステップＳＴ７において仮想テストプランが生成され、ステップＳＴ８において仮想的なテスト外部入力と仮想的なテスト外部出力が通常の外部入力（又は途中の信号線）と通常の外部出力（又は途中の信号線）に割り当てなおされる。そして、ステップＳＴ９においてテストプランが生成される。

なお、全体の処理で見ると、従来においては制御経路と観測経路の生成というステップとテストピンとテストプランの生成というステップとが完全に分離された処理となっており、レジスタ段数、面積オーバーヘッドの最適化が不十分であったが、ここでは、特願２００４−３０２８２８号公報に示す技術と以下に示す技術内容の点から、異なるものとなっている。

図２は本発明の実施の形態に係るテスト容易化設計装置の主な構成を示した図であり、図３は図２のテスト容易化設計装置の動作を説明する全体フロー図であり、図４は図３のテスト生成モデルリスト生成ステップの詳細を示したフロー図である。

図２に示すテスト容易化設計装置１は、図３のステップＳＴ３１の処理を行うテスト生成モデルリスト作成部３と、図３のステップＳＴ３２の処理を行う準強可検査性DFT部５と、図３のステップＳＴ３３の処理を行うテストプラン生成部７と、表示部９とを備える。図２のテスト生成モデルリスト作成部３は、図４のステップＳＴ４１の処理を行う前処理部３１と、図４のステップＳＴ４２の処理を行うモジュール選択部３３と、図４のステップＳＴ４３の処理を行う制御経路生成部３５と、図４のステップＳＴ４４の処理を行う観測経路生成部３７と、図４のステップＳＴ４５の処理を行うテスト生成モデル生成部３９とを備える。表示部９は、経路表示部９１と、タイプ表示部９３とを備える。

ここで、特願２００４−３０２８２８号公報に示す技術とは、ビット幅の異なるデータパスに対して、制御経路及び観測経路を生成する点で共通する。しかし、この前処理部３１は、有効グラフ生成、モジュールの出力端子に対するタイプ分け、外部入力からの未到達信号の認識、有効グラフの各辺の重み付けを行い、データパスを構成する回路要素（モジュール）のうちの多入力多出力回路要素に対して、各出力端子について予め定められたスルーの種別によって区別される複数のタイプによってタイプ分けの処理を行う点で大きく異なる。出力端子のタイプ分けは以下のとおりである。タイプ１は指定した複数の入力のすべてを用いてスルーが行われるタイプである。具体的には、mult(乗算器)が挙げられる。タイプ２は指定した複数の入力のうちの一つの入力によりスルーが行われるタイプである。具体的には、add(加算器)、mux(マルチプレクサ)が挙げられる。タイプ３は指定した複数の入力のうち限定した複数の入力を用いてスルーが行われるタイプである。具体的には、sub(減算器)が挙げられる。タイプ４はステータス（status）信号を出力するタイプである。具体的には、comp(比較器)が挙げられる。タイプ５はスルーできる入力を持たないタイプである。このような出力端子のタイプ分けは特開２００４−３０２８２８号公報に示す技術では行えなかったが、出力端子のタイプ分けが可能になった結果、制御経路生成においては、前処理部３１がタイプ分けした出力端子のタイプに基づいて、外部入力から指定されたテスト対象の回路要素の入力端子までの経路が決定され、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定される。

図５は図２に示したテスト容易化設計装置が図３及び図４に示す動作を行って表示部９の経路表示部９１が示す状態を説明するための図であり、図６は図２に示したテスト容易化設計装置が図３及び図４に示す動作を行って表示部９のタイプ表示部９２が示す状態を説明するための図である。

テスト容易化設計装置の表示部９の経路表示部９１は、前処理部３１がタイプ分けした出力端子のタイプに基づいて決定された「外部入力から指定されたテスト対象の回路要素の入力端子までの経路」及び「指定されたテスト対象の回路要素の出力端子から外部出力までの経路」を表示する。図５では、指定されたテスト対象の回路要素Ｍに対し、外部入力ＰＩから回路要素Ｍの入力端子までの経路５５が表示され、回路要素Ｍの出力端子から外部出力ＰＯまでの経路５７が表示されている。なお、経路表示は、例えば色などを変えて或いは個別に経路を示す別表示することによって複数の経路を同時に表示するものであってもよい。

図６（Ａ）では、前処理部３１によって行われた回路要素Ｍのタイプ分けが行われた対象の出力端子にはタイプ選択表示用ボタン６１が示されており、ユーザがタイプ選択表示用ボタン６１をマウスなどによりクリックすると、図６（Ｂ）に示すように選択可能なタイプが表示される。ここで、図６（Ｂ）では、タイプ１〜タイプ５が示されているが、選択可能なタイプのみが表示されてもよく、また、タイプ１〜タイプ５という表示が行われるが選択できるもののみがユーザによって指定されるようにしてもよい。このようなタイプの選択は、図２では図示を省略したが、ユーザの入力に応答して各出力端子のタイプをタイプ表示部９２が表示する結果の中から選択されたタイプに設定する設定部によって行われる。さらに、図６（Ｂ）では、示されたタイプに対して優先順位などの表示は行われていないが、例えば、ＬＳＩで設計事項の優先順位に応答してタイプの優先順位を表示してもよく、チップ面積、消費電力などのＬＳＩの実装効率或いはテスト効率などとの関係を考慮したタイプ分けから生じるタイプの優先順位を表示してもよい。その結果、上記した複数の経路を表示する場合の経路の優先順位を表示できるようにしてもよい。

以下、図２の前処理部３１が動作する図４のステップＳＴ４１について、特に多入力多出力モジュールの点からさらに説明する。具体的には、前処理部３１は、前述したが、有効グラフ生成、モジュールの出力端子に対するタイプ分け、外部入力からの未到達信号の認識、有効グラフの各辺の重み付けを行うが、以下、図７に示した回路例を用いて、それぞれについて説明する。

図７の回路要素（モジュール）Ｍは、３つの入力端子と２つの出力端子を有する多入力多出力回路要素である。この図７に示す回路に対し、生成される有効グラフは図８に示すものとなる。なお、グラフのノードは、ＲＴＬ回路中のモジュール、レジスタ、セパレータ、ファンアウト、バインダ、外部入力、外部出力、即値、ステータス信号、制御信号に対応している。特に図示されたＲはレジスタ（register）、Ｓはセパレータ（separator）、Ｂはバインダ（binder）、Ｆはファンアウト（fanout）を表し、制御信号線は図示が省略されている。なお、有効グラフの各辺には、信号線のビット幅の情報が付加されている。

図９には、モジュールの出力端子（output）に対するタイプ分けが行われた状況が示されている。多入力多出力回路要素（モジュール）Ｍの出力端子（output）にも、それぞれに対して、「タイプ２」というタイプ分けが行われている。

図１０から図１３は、多入力多出力回路要素（モジュール）の出力端子についてのタイプ分けを説明するための図である。

図１０（Ａ）に示す２入力２出力回路要素（モジュール）の出力端子o1に対してはタイプ１、出力端子o2に対してはタイプ２が付けられおり、図１０（Ｂ）に示す有効グラフ表現では構造上スルー可能な場合に接続されている。このような２入力２出力回路要素（モジュール）に、図１１（Ａ）に示すように出力端子o1にタイプ１が付けられ、出力端子o2にタイプ２が付けられて、図１１（Ｂ）に示すように出力端子o1側が先に経路探索されると、出力端子o2はスルーができないことがある。これに対し、図１２（Ａ）に示すように出力端子o1にタイプ２が付けられ、出力端子o2にタイプ２が付けられて、図１２（Ｂ）に示すように出力端子o1側が先に経路探索されても、出力端子o2はスルーできることになる。すなわち、入力端子と出力端子間の制約、出力端子同士間の制約によって、出力端子に対するタイプ分けはテスト容易化設計上、重要な設計事項である。図１３（Ａ）には３入力２出力回路要素（モジュール）が示さされており、図１３（Ｂ）には出力端子o1には入力端子in1,in2からスルーが可能であり、出力端子o2には入力端子in2,in3からスルーが可能である場合には、出力端子o1,o2に対して共にタイプ２が付けられている（図９に示されるモジュールＭを参照）。

図１４は、図８に示した有効グラフにおいて外部入力からの未到達信号の認識を説明するための図である。図１４において、太線で示した辺が、すべての外部入力ＰＩから有効グラフの辺をトレースし、到達できない辺を認識し、グラフの辺から削除する処理が行われる。

このような処理が行われて、例えば、レジスタ段数及び面積オーバーヘッドが用いられて、Ｆ＝ａ(レジスタ段数)＋（１−ａ）（面積オーバーヘッド）から計算される値が有効グラフの各辺の重み付けとして与えられ、小さい側に経路分岐が行われる形で制御経路が決定される。

なお、観測経路の生成に関しては、制御経路の生成と同様に出力端子のタイプ分けが考慮されればよく、例えば上記重み付けについても制御経路の場合と同様に経路が分岐する際に上記の重みが小さい側を選択し経路が決定されればよい。

また、上記実施の形態では、テスト対象の経路として「外部入力から指定されたテスト対象の回路要素の入力端子までの経路」及び「指定されたテスト対象の回路要素の出力端子から外部出力までの経路」を表示することを示したが、経路漏れ部分を例えば色を区別して表示し、或いは別途表示するようにしてもよい。

Claims (7)

1. ＲＴＬ回路におけるデータパスに対するテストを容易化することによる集積回路のテスト容易化設計装置であって、
   前記データパスを構成する回路要素のうちの多入力多出力回路要素に対して、各出力端子について予め定められたスルーの種別によって区別される複数のタイプによってタイプ分けの処理を行うタイプ分け手段と、
   前記タイプ分け手段がタイプ分けした出力端子のタイプに基づいて、外部入力から指定されたテスト対象の回路要素の入力端子までの経路を決定し、又は、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定する経路決定手段とを備える、テスト容易化設計装置。
2. 前記経路決定手段は、外部入力から指定されたテスト対象の回路要素の入力端子までの経路及び指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定する、請求項１記載のテスト容易化設計装置。
3. 前記経路決定手段が決定した経路を表示する経路表示手段を備えた、請求項１又は２記載のテスト容易化設計装置。
4. 前記タイプ分け処理手段が各出力端子のタイプ分けを行った結果を表示するタイプ表示手段を備えた、請求項１から３のいずれかに記載のテスト容易化設計装置。
5. 前記タイプ表示手段は、各出力端子のタイプとして複数が得られているときには、所定の基準に応じた優先順位も示す結果を表示可能であることを特徴とする、請求項４記載のテスト容易化設計装置。
6. ユーザの入力に応答して前記各出力端子のタイプを前記タイプ表示手段が表示する結果の中から選択されたタイプに設定する設定手段を備えた、請求項４又は５記載のテスト容易化設計装置。
7. ＲＴＬ回路におけるデータパスに対するテストを容易化することによる集積回路のテスト容易化設計方法であって、
   前記データパスを構成する回路要素のうちの多入力多出力回路要素に対して、各出力端子について予め定められたスルーの種別によって区別される複数のタイプによってタイプ分けの処理を行うタイプ分けステップと、
   経路決定手段が、前記タイプ分けされた出力端子のタイプに基づいて、外部入力から指定されたテスト対象の回路要素の入力端子までの経路を決定し、及び、指定されたテスト対象の回路要素の出力端子から外部出力までの経路を決定する経路決定ステップとを含む、テスト容易化設計方法。

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