JP3979958B2

JP3979958B2 - 集積回路のテスト容易化設計方法および装置

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Publication number: JP3979958B2
Application number: JP2003094705A
Authority: JP
Inventors: 博伊達; 利典細川; 政英宮崎
Original assignee: System JD Co Ltd
Current assignee: System JD Co Ltd
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2007-09-19
Anticipated expiration: 2023-03-31
Also published as: JP2004302828A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＲＴＬ回路の段階において、ＲＴＬ回路に含まれるデータパスをテスト容易化することによる大規模集積回路（ＬＳＩ）のテスト容易化設計に関する。
【０００２】
【従来の技術】
近年、ＬＳＩに搭載される回路規模の増大により、ＬＳＩのテストがますます重要になり、ＬＳＩのテスト設計の自動化は必要不可欠である。ＬＳＩのテスト設計の自動化のためには、高い故障検出効率の達成が必要であり、そのためにテスト容易化設計（ＤＦＴ）が必要である。
【０００３】
ＬＳＩの設計段階において、ゲートレベルへ変換される前のＲＴＬ回路は、データを処理するデータパスとデータパスの動作を制御するコントローラという２つの部分回路で構成されている。データパスはレジスタ、マルチプレクサ、演算器などの回路要素で構成されている。このＲＴＬ回路の段階で、データパスを構成する各回路要素を対象として完全故障検出効率を実現するテスト容易化を可能にすることが望まれている。その理由は、論理合成後のゲートレベル回路の段階でテスト容易化を行なう完全スキャン設計とは違って、ゲートレベル回路への変換前のテスト容易化であるからタイミング等の論理合成の制約が損なわれず、また、通常動作時のクロックと同じ速度のクロックを与えるテスト（ａｔ−ｓｐｅｅｄテスト）が可能になるからである。
【０００４】
下記非特許文献１および特許文献１には、データパスを構成する回路要素に適宜スルー機能とホールド機能を付加することによって、外部入力から各回路要素の入力へ任意の値を伝搬すること（強可制御性）と各回路要素の任意の出力値を外部出力へ伝搬すること（強可観測性）を保証することが記載されている。このスルー機能とホールド機能を追加してテスト容易化されたデータパスについて、任意の値を外部入力から各回路要素へ伝搬し（正当化）、テスト結果を外部出力へ伝搬するための制御系列であるテストプランが生成される。テストプランに具体的な制御値を代入することによって、テストのための制御信号の系列（テスト系列）が生成され、データパスに与えられる。
【０００５】
【特許文献１】
特開２００１−１３５７９１号公報
【非特許文献１】
和田ほか、“完全故障検出効率を保証するデータパスの非スキャンテスト容易化設計法”、信学論、Ｊ８２−Ｄ−１、ｐｐ．８４３−８５
１、１９９９年７月
【０００６】
【発明が解決しようとする課題】
非特許文献１および特許文献１に記載された手法では、データ信号線のビット幅がすべて等しいという前提があるのに対して、実際の回路ではこの前提が常に満たされるとは限らない。
【０００７】
したがって本発明の目的は、データ信号線のビット幅が均一でない場合でも適用可能な、データパスのテスト容易化設計を提案することにある。
【０００８】
本発明の付随的な目的は、データ信号線のビット幅が均一でないために追加されるテストピンの追加個所をレジスタ段数およびスルー機能実施のための面積オーバーヘッドを考慮して決定することのできる、データパスのテスト容易化設計を提案することにある。
【０００９】
【課題を解決するための手段】
前述の目的は、ＲＴＬ回路の段階においてデータパスをテスト容易化することによる集積回路のテスト容易化設計方法であって、（ａ）データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の入力からデータの経路をデータの流れ方向とは逆に外部入力まで追跡することによって、回路要素の入力のビットのうち、経路上の回路要素にスルーを実現しても外部入力からデータを伝搬することができないものを特定し、（ｂ）データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の出力からデータの経路をデータの流れに沿って外部出力まで追跡することによって、回路要素の出力のビットのうち、経路上の回路要素にスルーを実現しても外部出力へデータを伝搬することができないものを特定し、（ｃ）外部出力から到達できない回路要素の入力のビット及び外部出力へ伝搬できない回路要素の出力のビットが特定されたデータパスに対してテスト容易化の処理を行ない、（ｄ）該テスト容易化済みのデータパスに対するテストプランを生成するステップを具備する方法によって達成される。
【００１０】
前述の付随的な目的は、（ｅ）データパスに含まれる回路要素をスルーの実現方法に応じて複数のタイプに分類し、（ｆ）ステップ（ａ）の前に、すべての外部入力からデータの経路をデータの流れ方向に沿って追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、複数の入力のいずれか１つから出力にスルーさせる第１のタイプに分類された回路要素の各入力までのレジスタ数および面積オーバーヘッドを決定し、（ｇ）ステップ（ｂ）の前に、すべての外部出力からデータの経路をデータの流れ方向とは逆に追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、ファンアウト要素の各出力までのレジスタ数および面積オーバーヘッドを決定するステップをさらに具備し、ステップ（ａ）において、前記第１のタイプの回路要素に到達したとき、ステップ（ｆ）で決定された、レジスタ数および面積オーバーヘッドの値に基づいて選択された入力への追跡が続行され、ステップ（ｂ）において、前記ファンアウト要素に到達したとき、ステップ（ｇ）で決定された、レジスタ数および面積オーバーヘッドの値に基いて選択された出力への追跡が続行される方法により達成される。
【００１１】
この方法において、ステップ（ｆ）における追跡により、第１の未到達経路が特定され、ステップ（ｇ）における追跡により、第２の未到達経路が特定され、ステップ（ａ）における追跡は第１の未到達経路を除外して行なわれ、ステップ（ｂ）における追跡は第２の未到達経路を除外して行なわれることが好ましい。
【００１２】
【発明の実施の形態】
以下、添付図面を参照して本発明の一実施形態に係るテスト容易化設計方法及び装置について説明する。最初に、図１を用いて、本発明の一実施形態に係るテスト容易化設計法の処理フローを説明する。
【００１３】
最初に、テスト生成モデルリスト作成処理（ステップ１０００）では、データパス回路中のすべての組合せ回路モジュールに対して、各入力を制御するための経路を生成し、その組合せ回路モジュールの入力の内、どのビットが外部入力から制御可能かを調べる。また、組合せ回路モジュールの出力に対しても観測経路を生成し、どのビットが外部出力に伝搬できるのかを調べる。そして、各組合せ回路モジュールの入出力に対して、信号の伝播可能性を示す情報を付加したテスト生成モデルを生成する。次に、データパス中の各回路モジュールに対して、外部入出力まで伝搬可能な信号線に対しては、任意のテストパターンの印加ができ、その出力は、必ず外部出力で観測できるようにテスト容易化設計を施す。これを準強可検査性ＤＦＴと呼ぶ（ステップ１００２）。最後に、テストプラン生成処理（ステップ１００４）では、テスト容易化設計を施した回路に対して、テストプランを生成する。
【００１４】
なお、ステップ１０００の処理が終了した段階で、仮想入力ピンおよび仮想出力ピンとして、どの個所にテストピンを追加すれば良いかがわかっているので、外部入出力端子を必要な数だけ追加しそれらとテストピンを接続することにより、強可検査性ＤＦＴとすることができる。
【００１５】
以下、図１の各部分処理に関して、図２のＲＳＡ暗号化回路の例を用いて説明する。
【００１６】
テスト生成モデルリスト作成処理では、ＲＴレベルの回路記述を入力し、図３に示すように、以下の処理を行う。データパス回路中の組合せ回路モジュールを一つ選択し、その制御経路を生成し（ステップ１１０６）、その組合せ回路モジュールの入力の内、どのビットが外部入力から制御可能かを調べる。また、その出力に関しても、観測経路を生成し（ステップ１１０２）、どのビットが外部出力に伝播できるのかを調べる。そして、各組合せ回路モジュールの入出力に対して、信号の伝播可能性を示す情報を付加したテスト生成モデルを生成する（ステップ１１０４）。以上の処理をすべての組合せ回路モジュールに対して行う。
【００１７】
図４は、制御経路生成（図３ステップ１１００）の処理フローを示す。第１ステップとして、与えられたＲＴＬ回路をグラフ表現する（ステップ１２００）。図５は、図２の回路に対してグラフ表現した例である。グラフのノードは、ＲＴＬ回路中のモジュール、レジスタ、セパレータ、ファンアウト、バインダ、外部入力、外部出力、即値、ステータス信号、制御信号に対応している。図中、Ｍはモジュール、Ｒはレジスタ、Ｓはセパレータ、Ｆはファンアウト、Ｂはバインダ、ＰＩは外部入力、ＰＯは外部出力、Ｃは即値、ＳＳはステータス信号である。図中、制御信号線は省略されている。グラフの各辺には、信号線のビット幅の情報が付加されているが、図を見易くするため、図中にはその一部が示されている。
【００１８】
図４における第２ステップとして、モジュールのタイプ分けを行う（ステップ１２０２）。ここでは、各モジュールに対して、スルーの実現方法のタイプとして、以下のいずれかのタイプに分類する。タイプ１（Ｔ１）は、２入力のモジュールで、両方の入力を用いて、出力にスルーするものである。タイプ２（Ｔ２）は、入力のいずれか一つの入力を用い出力にスルーするものである。タイプ３（Ｔ３）は、入力中の特定の入力を用いて出力にスルーするものである。タイプ４（Ｔ４）は、ステータス信号を出力としており、スルーができないものである。タイプ５（Ｔ５）は、上記、Ｔ１からＴ４までのいずれにも当てはまらないモジュールである。図６にモジュールのタイプ分けを行った結果を示す。スルー実現にあたって、例えばタイプ２の加算器であれば一方の入力にテスト時に定数０を与える回路を付加すれば、テスト時に他方の入力から出力へのスルーが実現される。
【００１９】
図４における未到達信号線の検出処理（ステップ１２０４）では、すべての外部入力ＰＩからグラフの辺をデータの流れ（図中の矢印）の方向に幅優先探索でトレースし、到達できない辺を認識する。図７に上記の処理の結果得られた未到達信号線を示す。ボールドの線が未到達信号線を表わしている。グラフの辺をトレースする際、タイプ２のモジュール（Ｔ２）には、その入力に対して、（１）ＰＩからその入力に至る経路内のレジスタ数、及び、（２）経路内のモジュールにスルー機能を実現する際に必要な面積オーバーヘッドを保持しておく。面積オーバーヘッドは、経路が通るモジュールのタイプで決まる定数を加算することで計算される。さらに、各タイプ２のモジュール（Ｔ２）における入力信号のうち、何ビットが入力信号から制御可能であるかを記録しておく。図８は、タイプ２のモジュールに対して、上記、レジスタ数とスルー機能を付加する際の面積オーバーヘッドを示したものである。
【００２０】
図４における制御経路探索処理（ステップ１２０６）では、図８に示すように、未到達信号を処理の対象からはずし、以下の処理を行う。
【００２１】
Ｓｔｅｐ１：モジュールを選択
Ｓｔｅｐ２：モジュールの入力を一つ選択
Ｓｔｅｐ３：モジュールの入力のビット数を保持し、ＰＩ方向へＰＩに到達するまで経路探索を続ける。
【００２２】
Ｓｔｅｐ４：その途中で、モジュール（Ｍ）またはファンアウト（Ｆ）、セパレータ（Ｓ）、バインダ（Ｂ）に遭遇した場合は、後述の判定処理を行う。
【００２３】
Ｓｔｅｐ５：同一のＦに２回目の印をつけようとしたら後述のループ解消処理を行い継続する。
【００２４】
Ｓｔｅｐ６：ＰＩに到達した場合は、経路情報を保持し、Ｓｔｅｐ７へ。
【００２５】
そうでなければ、Ｓｔｅｐ３へ。
【００２６】
Ｓｔｅｐ７：選択するモジュールの入力がなければ、探索を終了し、Ｓｔｅｐ８へ。
【００２７】
そうでなければ、Ｓｔｅｐ２へ。
【００２８】
Ｓｔｅｐ８：選択モジュールがなければ終了。
【００２９】
そうでなければ、Ｓｔｅｐ１へ。
【００３０】
以下に、Ｓｔｅｐ４における判定処理について説明する。判定処理では、経路探索中に遭遇するノードの種類によって、以下のように処理を行う。ファンアウト（Ｆ）の場合、分岐を通過した印を付加し、入力方向へ継続する。セパレータ（Ｓ）の場合、どのビットが継続するビットであるかを認識して探索を継続する。バインダ（Ｂ）の場合、どのビットが途切れたかを認識し継続する。仮想ピンを生成する場合には、この場所に生成する。タイプ２のモジュール（Ｍ）の場合、経路の選択ができるので経路分岐の決定を行なう。タイプ２以外のモジュールの場合、探索を継続する。ここで、経路分岐の決定では、先に記憶しておいたレジスタ段数及び面積オーバーヘッドを用いて、Ｆ＝ａ（レジスタ段数）＋（１−ａ）（面積オーバーヘッド）から計算される値が小さい方の入力が選択される。
【００３１】
以下に、Ｓｔｅｐ５におけるループ解消処理について説明する。モジュールの入力にパターンを設定する際のループ解消処理の目的は、タイミング衝突を避けるためホールドレジスタを挿入することである。この場合、すでに、ホールド機能を有するレジスタが回路中に使われている場合は、それを有効活用するようにする。
【００３２】
図９に、観測経路生成（図３ステップ１１０２）の処理フローを示す。第１ステップのグラフ生成（ステップ１３００）、第２ステップのモジュールのタイプ分け（ステップ１３０２）は、図４の制御経路生成処理の場合と同じ処理である。
【００３３】
図９における未到達信号の検出処理（ステップ１３０４）では、すべての外部出力ＰＯからグラフの辺を矢印とは逆の方向に幅優先探索でトレースし、到達できない辺を認識する。図１０に上記の処理の結果得られた未到達信号線を示す。ボールドの線が未到達信号線を表わしている。グラフの辺をトレースする際、図１１に示すように、ファンアウト（Ｆ）には、その出力に対して、（１）ＰＯからその出力に至る経路内のレジスタ数、及び、（２）経路内のモジュールにスルー機能を実現する際に必要な面積オーバーヘッドを保持しておく。さらに、各ファンアウト（Ｆ）における入力信号のうち、何ビットが出力信号で観測可能であるかを記録しておく。
【００３４】
図９における観測経路探索処理（ステップ１３０６）では、図１１に示すように未到達信号を処理の対象からはずし、以下の処理を行う。
【００３５】
Ｓｔｅｐ１：モジュールを選択
Ｓｔｅｐ２：モジュールの出力のビット数を保持し、ＰＯ方向へＰＯに到達するまで経路探索。
【００３６】
Ｓｔｅｐ３：その途中で、モジュール（Ｍ）、またはファンアウト（Ｆ）、セパレータ（Ｓ）、バインダ（Ｂ）に遭遇した場合は、後述の判定処理を行う。
【００３７】
Ｓｔｅｐ４：同一のＭに２回目の印をつけようよしたら、前述のループ解消処理を行い継続する。
【００３８】
Ｓｔｅｐ５：ＰＯに到達した場合は、経路情報を保持し、Ｓｔｅｐ６へ。
【００３９】
そうでなければ、Ｓｔｅｐ３へ。
【００４０】
Ｓｔｅｐ６：選択するモジュールがなければ終了。
【００４１】
そうでなければ、Ｓｔｅｐ１へ。
【００４２】
以下に、Ｓｔｅｐ３における判定処理について説明する。判定処理では、経路探索中に遭遇するノードの種類によって、以下のように処理を行う。ファンアウト（Ｆ）の場合、経路分岐の決定を行なう。セパレータ（Ｓ）の場合、ビットの対応関係を認識し継続。バインダ（Ｂ）の場合、ビットの対応関係を認識し継続。タイプ２のモジュール（Ｍ）の場合、通過したことを記録し、探索を継続。タイプ４のモジュールの場合、仮想出口ピンを生成する場合にはこの場所に仮想出力ピンを生成する。タイプ２でもタイプ４でもないモジュールの場合、探索を継続。ここで、経路分岐の決定では、先に記憶しておいたレジスタ段数および面積オーバーヘッドを用いて、Ｆ＝ａ（レジスタ段数）＋（１−ａ）（面積オーバーヘッド）から計算される値が小さい方が選択される。
【００４３】
図３における、テスト生成モデルリスト作成処理（ステップ１１０４）では、上記で求めた各モジュールにおける入力と出力に対して、外部入力から制御可能なビット、及び、外部出力で観測可能なビットを決定し、すべてのモジュールに対するリストを作成する。
【００４４】
図１における、準強可検査性ＤＦＴ（ステップ１００２）、及びテストプラン生成（ステップ１００４）に関しては、前述の非特許文献１に記載された手法に準じて生成することができる。さらに、前述の特許文献１に記載された手法により、このテストプランを生成するテストコントローラをＲＴＬ回路に追加することにより、集積回路のテストが可能となる。
【００４５】
以上説明したテスト容易化設計処理は、コンピュータに上記の処理を実行させるソフトウェアにより実現することができる。
【００４６】
【発明の効果】
本方式を用いると、イレギュラーデータパス回路における組合せモジュールの入力に対して、どのビットが外部入力から制御でき、その出力のどのビットを外部出力で、観測ができるのかをあらかじめ考慮して、制御経路や観測経路を決定するため、レジスタ段数やスルー機能を実現するための面積オーバーヘッドを軽減でき、効果的にＤＦＴが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るテスト容易化設計方法のフローチャートである。
【図２】データパスの幅が不均一なＲＴＬ回路の一例としてのＲＳＡ暗号化回路を示す図である。
【図３】図１のステップ１０００、テスト生成モデルリスト作成処理のフローチャートである。
【図４】図３のステップ１１６０、制御経路生成処理のフローチャートである。
【図５】図２の回路をグラフ表現した図である。
【図６】モジュールのタイプ分けの結果を示す図である。
【図７】未到達信号線の検出結果を示す図である。
【図８】タイプ２のモジュールの入力に対するレジスタ数と面積オーバーヘッドを示す図である。
【図９】図３ステップ１１０２、観測経路生成処理のフローチャートである。
【図１０】観測経路についての未到達信号線の検出結果を示す図である。
【図１１】ファンアウト要素の出力に対するレジスタ数と面積オーバーヘッドを示す図である。

Claims

ＲＴＬ回路の段階においてデータパスをテスト容易化することによる、コンピュータにより実現される集積回路のテスト容易化設計方法であって、
（ａ）コンピュータの記憶装置にそのデータが格納された、データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の入力からデータの経路をデータの流れ方向とは逆に外部入力まで追跡することによって、回路要素の入力のビットのうち、経路上の回路要素にスルーを実現しても外部入力からデータを伝搬することができないものと伝搬可能なものとを特定してその結果のデータを記憶装置に格納し、
（ｂ）前記データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の出力からデータの経路をデータの流れに沿って外部出力まで追跡することによって、回路要素の出力のビットのうち、経路上の回路要素にスルーを実現しても外部出力へデータを伝搬することができないものと伝搬可能なものとを特定してその結果のデータを記憶装置に格納し、
（ｃ）記憶装置にそのデータが格納された、外部入力から伝搬できない回路要素の入力のビット、外部入力から伝搬可能な回路要素の入力のビット、外部出力へ伝搬できない回路要素の出力のビット及び外部出力へ伝搬可能な回路要素の出力のビットが特定されたデータパスに対して、外部入力から伝搬可能な回路要素の入力のビット及び外部出力へ伝搬可能な回路要素の出力のビットについてのみ、テスト容易化設計を施してその結果のデータを記憶装置に格納し、
（ｄ）記憶装置にそのデータが格納された、該テスト容易化済みのデータパスに対するテストプランを生成するステップを具備し、
（ｅ）データパスに含まれる回路要素をスルーの実現方法に応じて複数のタイプに分類し、
（ｆ）ステップ（ａ）の前に、すべての外部入力からデータの経路をデータの流れ方向に沿って追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、複数の入力のいずれか１つから出力にスルーさせる第１のタイプに分類された回路要素の各入力までのレジスタ数および面積オーバーヘッドを決定し、
（ｇ）ステップ（ｂ）の前に、すべての外部出力からデータの経路をデータの流れ方向とは逆に追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、ファンアウト要素の各出力までのレジスタ数および面積オーバーヘッドを決定するステップをさらに具備し、
ステップ（ａ）において、前記第１のタイプの回路要素に到達したとき、ステップ（ｆ）で決定された、レジスタ数および面積オーバーヘッドの値に基づいて選択された入力への追跡が続行され、
ステップ（ｂ）において、前記ファンアウト要素に到達したとき、ステップ（ｇ）で決定された、レジスタ数および面積オーバーヘッドの値に基いて選択された出力への追跡が続行される方法。
ステップ（ｆ）における追跡により、第１の未到達経路が特定され、
ステップ（ｇ）における追跡により、第２の未到達経路が特定され、
ステップ（ａ）における追跡は第１の未到達経路を除外して行なわれ、
ステップ（ｂ）における追跡は第２の未到達経路を除外して行なわれる請求項１記載の
方法。
ＲＴＬ回路の段階においてデータパスをテスト容易化することによる集積回路のテスト容易化設計装置であって、
データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の入力からデータの経路をデータの流れ方向とは逆に外部入力まで追跡することによって、回路要素の入力のビットのうち、経路上の回路要素にスルーを実現しても外部入力からデータを伝搬することができないものと伝搬可能なものとを特定する第１の特定手段と、
データパスに含まれるテスト対象の回路要素のそれぞれについて、回路要素の出力からデータの経路をデータの流れに沿って外部出力まで追跡することによって、回路要素の出力のビットのうち、経路上の回路要素にスルーを実現しても外部出力へデータを伝搬することができないものと伝搬可能なものとを特定する第２の特定手段と、
外部入力から伝搬できない回路要素の入力のビット、外部入力から伝搬可能な回路要素の入力のビット、外部出力へ伝搬できない回路要素の出力のビット及び外部出力へ伝搬可能な回路要素の出力のビットが特定されたデータパスに対して、外部入力から伝搬可能な回路要素の入力のビット及び外部出力へ伝搬可能な回路要素の出力のビットについてのみ、テスト容易化設計を施す手段と、
該テスト容易化済みのデータパスに対するテストプランを生成する手段とを具備し、
データパスに含まれる回路要素をスルーの実現方法に応じて複数のタイプに分類する手段と、
すべての外部入力からデータの経路をデータの流れ方向に沿って追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、複数の入力のいずれか１つから出力にスルーさせる第１のタイプに分類された回路要素の各入力までのレジスタ数および面積オーバーヘッドを決定する第１の決定手段と、
すべての外部出力からデータの経路をデータの流れ方向とは逆に追跡し、追跡の間にレジスタ数および分類されたタイプに応じて定まるスルー実現のための面積オーバーヘッドを加算して、ファンアウト要素の各出力までのレジスタ数および面積オーバーヘッドを決定する第２の決定手段をさらに具備し、
第１の特定手段は、前記第１のタイプの回路要素に到達したとき、第１の決定手段が決定したレジスタ数および面積オーバーヘッドの値に基づいて選択された入力への追跡を続行し、
第２の特定手段は、前記ファンアウト要素に到達したとき、第２の決定手段が決定したレジスタ数および面積オーバーヘッドの値に基いて選択された出力への追跡を続行する装置。
第１の決定手段による追跡により、第１の未到達経路が特定され、
第２の決定手段による追跡により、第２の未到達経路が特定され、
第１の特定手段の追跡は第１の未到達経路を除外して行なわれ、
第２の特定手段の追跡は第２の未到達経路を除外して行なわれる請求項３記載の装置。
請求項１〜２のいずれか１項記載の方法をコンピュータに実現させるプログラム。