JP4570946B2 - Digital / analog converter, ΔΣ modulation type analog / digital converter and mobile communication terminal - Google Patents
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Description
本発明は、デジタルアナログ変換器に関する。 The present invention relates to a digital-to-analog converter.
デジタル入力信号をアナログ出力信号に変換するデジタルアナログ変換器(以下、D/Aコンバータ)は、さまざまなデジタル信号処理回路の基本となる重要な回路ブロックのひとつである。特に携帯電話などの通信機器や、オーディオ機器などの内部に使用されるDSP(Digital Signal Processor)においては、D/Aコンバータの精度や処理速度によってその性能が左右される。 A digital-to-analog converter (hereinafter referred to as a D / A converter) that converts a digital input signal into an analog output signal is one of important circuit blocks that form the basis of various digital signal processing circuits. In particular, the performance of a DSP (Digital Signal Processor) used inside a communication device such as a mobile phone or an audio device depends on the accuracy and processing speed of the D / A converter.
これらのD/Aコンバータは、単独で使用される場合と、アナログデジタル変換器(以下A/Dコンバータという)に内蔵されて使用される場合がある。D/Aコンバータには、R−2R型、セグメントR−2R型、容量アレイ型など、回路形式の異なるいくつかのバリエーションが存在し、変換精度や変換速度など要求される特性によって使い分けられている(特許文献1、特許文献2)。
These D / A converters may be used alone or may be used in an analog-digital converter (hereinafter referred to as an A / D converter). There are several D / A converter variations such as R-2R type, segment R-2R type, and capacitor array type that have different circuit formats, and they are properly used according to required characteristics such as conversion accuracy and conversion speed. (
D/AコンバータがA/Dコンバータに内蔵される例として、デジタルオーディオや通信用のDSPに多用されるΔΣ変調型A/Dコンバータ(以下ΔΣA/Dコンバータという)がある。図7は、一般的なΔΣA/Dコンバータの構成を示す図である。ΔΣA/Dコンバータ500は、ΔΣ変調回路520、およびデシメーションフィルタ530から構成される。ΔΣ変調回路520は、積分器600、D/Aコンバータ610およびA/Dコンバータ620を含んでいる。
As an example in which the D / A converter is built in the A / D converter, there is a ΔΣ modulation type A / D converter (hereinafter referred to as a ΔΣ A / D converter) frequently used in digital audio and communication DSPs. FIG. 7 is a diagram showing a configuration of a general ΔΣ A / D converter. The ΔΣ A /
デジタルオーディオの用途では、ΔΣA/Dコンバータ500としてたとえば12ビット程度の性能が要求される。このようなΔΣA/Dコンバータ500に用いられるD/Aコンバータ610としてはビット数は4ビット程度でよいが、12ビット程度に相当する高い変換精度が要求される。そこで、D/Aコンバータ610には、R−2R型あるいはセグメントR−2R型ではなく、容量アレイ型のD/Aコンバータを用いるのが適している。
For digital audio applications, the ΔΣ A /
ここで、しかしながら、容量アレイ型のD/Aコンバータは、高性能のアンプが必要な上、この高性能なアンプにより回路の消費電流が大きくなるという欠点があった。 However, the capacity array type D / A converter has a drawback that a high-performance amplifier is required, and the circuit consumes a large amount of current due to the high-performance amplifier.
もし、R−2R型、あるいはセグメントR−2R型のD/Aコンバータの精度を向上することができれば、ΔΣA/Dコンバータにおいて、上記の容量アレイ型のD/Aコンバータと置き換えることができるため、アンプが不要となり、回路の消費電流を減らすことができる。 If the accuracy of the R-2R type or segment R-2R type D / A converter can be improved, the ΔΣ A / D converter can be replaced with the above-described capacitance array type D / A converter. An amplifier is unnecessary, and the current consumption of the circuit can be reduced.
本発明は係る課題に鑑みてなされたものであり、その目的は、変換精度を改善したR−2R型、セグメントR−2R型D/Aコンバータの提供にある。 The present invention has been made in view of such problems, and an object thereof is to provide an R-2R type and segment R-2R type D / A converter with improved conversion accuracy.
本発明のある態様はデジタルアナログ変換器に関する。このデジタルアナログ変換器は、R−2R型のデジタルアナログ変換器であって、複数の抵抗が接続されたラダーネットワーク抵抗網と、複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、複数の抵抗の接続ノードと基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備える。複数のスイッチは、デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となり、かつ、複数のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるよう形成される。 One embodiment of the present invention relates to a digital-to-analog converter. This digital-analog converter is an R-2R type digital-analog converter, and includes a ladder network resistor network to which a plurality of resistors are connected, a reference voltage source that supplies a reference voltage to a connection node of the plurality of resistors, A plurality of switches provided between a connection node of the plurality of resistors and a reference voltage source and turned on / off in association with a digital input signal. Each of the plurality of switches has a resistance value that is approximately ½ times each time the bit of the digital input signal is increased by one digit, and a plurality of switches that connect the connection nodes of the plurality of resistors and the reference voltage source through the plurality of switches. The wiring is formed so that the resistance value becomes approximately ½ times each time the bit of the digital input signal increases by one digit.
この態様によると、R−2R型のデジタルアナログ変換器において、スイッチおよび配線の抵抗も含めてラダーネットワーク抵抗網の抵抗値の整合をとることができるため、変換精度を向上することができる。ここで、「略1/2」とは、プロセスばらつきによる抵抗値の変動、配線幅などの設計ルールによる抵抗値の制約などにより完全に1/2とならない場合を許容する趣旨であり、デジタルアナログ変換器に求められる精度が得られる範囲で1/2に近ければよい。 According to this aspect, in the R-2R type digital-analog converter, the resistance value of the ladder network resistor network including the resistance of the switch and the wiring can be matched, so that the conversion accuracy can be improved. Here, “substantially ½” is intended to allow the case where the resistance value is not halved due to a variation in the resistance value due to process variations and the restriction of the resistance value due to a design rule such as a wiring width. It suffices if it is close to ½ within a range in which the accuracy required for the converter can be obtained.
複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、配線長が略同一とされ、かつ、デジタル入力信号のビットが1桁上がるごとに配線幅が略2倍となるよう形成されてもよい。
配線の抵抗値を配線幅により調節することで、スイッチのサイズと配線幅が比例することになるため、半導体集積回路上のレイアウトの効率を上げることができる。「略同一」についても、上述の「略1/2」と同様の趣旨である。
The plurality of wirings connecting the connection nodes of the plurality of resistors and the reference voltage source are formed so that the wiring length is substantially the same, and the wiring width is approximately doubled every time the bit of the digital input signal is increased by one digit. May be.
By adjusting the resistance value of the wiring according to the wiring width, the size of the switch is proportional to the wiring width, so that the layout efficiency on the semiconductor integrated circuit can be increased. “Substantially the same” has the same meaning as “substantially 1/2” described above.
複数の配線は、配線幅が所定の上限値に達したときには、その上限値にて形成されてもよい。
配線幅が太くなるほど配線の抵抗値は小さくなるため、デジタルアナログ変換器の精度に及ぼす影響は小さくなっていく。そこで、デジタルアナログ変換器に要求される精度から決まる配線の上限値を設定することにより、必要以上に配線幅を太くすることを防止することができ、省面積化を図ることができる。特に、デジタルアナログ変換器のデジタル入力信号のビット数が増えると、配線幅は太くなっていくため、デジタルアナログ変換器に要求される精度に応じて上限値を設定することにより、効率的な設計を行うことができる。
The plurality of wirings may be formed with the upper limit value when the wiring width reaches a predetermined upper limit value.
As the wiring width increases, the resistance value of the wiring decreases, so the influence on the accuracy of the digital-analog converter decreases. Therefore, by setting the upper limit value of the wiring determined based on the accuracy required for the digital-analog converter, it is possible to prevent the wiring width from being increased more than necessary and to reduce the area. In particular, as the number of bits of the digital input signal of the digital-to-analog converter increases, the wiring width increases, so an efficient design can be achieved by setting an upper limit value according to the accuracy required for the digital-to-analog converter. It can be performed.
本発明の別の態様もまた、デジタルアナログ変換器である。このデジタルアナログ変換器は、セグメントR−2R型のデジタルアナログ変換器であって、複数の抵抗が接続されたラダーネットワーク抵抗網と、複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、複数の抵抗の接続ノードと基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備える。デジタル入力信号の下位mビットのデータによりオンオフが制御されるm個のスイッチは、デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるように形成され、かつ、m個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるように形成される一方、上位nビットのデータによりオンオフが制御される2n−1個のスイッチは、その抵抗値が略同一となるように形成され、かつ、2n−1個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、その抵抗値が略同一となるように形成される。 Another aspect of the present invention is also a digital-to-analog converter. This digital-analog converter is a segment R-2R type digital-analog converter, and includes a ladder network resistor network to which a plurality of resistors are connected, a reference voltage source that supplies a reference voltage to a connection node of the plurality of resistors, and And a plurality of switches provided between connection nodes of the plurality of resistors and the reference voltage source and turned on / off in association with the digital input signal. The m switches whose on / off is controlled by the lower m bits of the digital input signal are formed such that the resistance value is approximately ½ times each time the bit of the digital input signal is increased by one digit, and A plurality of wirings connecting a connection node of a plurality of resistors and a reference voltage source through m switches are formed so that the resistance value is approximately ½ times each time the bit of the digital input signal is increased by one digit. On the other hand, the 2 n-1 switches whose ON / OFF is controlled by the upper n bits of data are formed so that their resistance values are substantially the same, and a plurality of switches are provided via the 2 n-1 switches. The plurality of wirings connecting the connection node of the resistor and the reference voltage source are formed so that their resistance values are substantially the same.
この態様によると、セグメント型の上位ビットに対応するスイッチおよび配線の抵抗値は等しく設定しておき、R−2R型の下位ビットに対応するスイッチおよび配線の抵抗値をビット毎に略1/2倍に設定していくことにより、スイッチおよび配線も含めてラダーネットワーク抵抗網の抵抗値の整合をとることができるため、変換精度を向上することができる。 According to this aspect, the resistance values of the switches and wirings corresponding to the segment type upper bits are set equal, and the resistance values of the switches and wirings corresponding to the lower bits of the R-2R type are approximately ½ for each bit. By setting the value twice, the resistance value of the ladder network resistor network including the switch and the wiring can be matched, so that the conversion accuracy can be improved.
m個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、配線幅が略同一に設定され、デジタル入力信号のビットが1桁上がるごとにその配線幅が略2倍となるように形成される一方、2n−1個のスイッチを介して複数の抵抗の接続ノードと基準電圧源を接続する複数の配線は、配線幅および配線長が略同一となるように形成されてもよい。 A plurality of wirings connecting a connection node of a plurality of resistors and a reference voltage source via m switches are set to have substantially the same wiring width, and the wiring width is reduced every time the bit of the digital input signal is increased by one digit. On the other hand, a plurality of wirings that connect a connection node of a plurality of resistors and a reference voltage source via 2 n-1 switches are formed so as to be twice as long as the wiring width and the wiring length are substantially the same. May be formed.
本発明のさらに別の態様は、ΔΣ変調型アナログデジタル変換器である。このΔΣ変調型アナログデジタル変換器は、入力アナログ信号を積分する積分器と、積分器の出力をデジタル値に変換するアナログデジタル変換器と、アナログデジタル変換器の出力をアナログ値に変換し、積分器へと出力する上述のR−2R型、あるいはセグメントR−2R型のデジタルアナログ変換器と、を含む。
ΔΣ変調型アナログデジタル変換器に用いられるデジタルアナログ変換器は、大きなビット数は必要とされないが、高い変換精度が要求されるため、高精度が得られる上述のR−2R型、あるいはセグメントR−2R型のデジタルアナログ変換器を用いることができる。その結果、容量アレイ型のデジタルアナログ変換器を用いた場合に比べて、消費電流を低減し、回路規模を小さくすることができる。
Yet another embodiment of the present invention is a ΔΣ modulation type analog-digital converter. This ΔΣ modulation analog-digital converter integrates an input analog signal, an analog-digital converter that converts the output of the integrator into a digital value, and converts the output of the analog-digital converter into an analog value for integration. And the above-described R-2R type or segment R-2R type digital-to-analog converter for outputting to the device.
The digital-to-analog converter used in the ΔΣ modulation type analog-to-digital converter does not require a large number of bits, but high conversion accuracy is required. Therefore, the above-described R-2R type or segment R-
本発明のさらに別の態様は、移動体通信端末である。この移動体通信端末は、上記のΔΣ変調型アナログデジタル変換器を含む。
ΔΣ変調型アナログデジタル変換器に消費電流の少ないR−2R型、セグメントR−2R型のデジタルアナログ変換器を用いることにより、移動体通信端末の消費電流を低減することができる。
Yet another embodiment of the present invention is a mobile communication terminal. This mobile communication terminal includes the above-described ΔΣ modulation type analog-digital converter.
By using the R-2R type and segment R-2R type digital / analog converters with low current consumption in the ΔΣ modulation type analog-digital converter, the current consumption of the mobile communication terminal can be reduced.
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, etc. are also effective as an aspect of the present invention.
本発明に係るD/Aコンバータによれば、変換精度を改善することができる。 The D / A converter according to the present invention can improve conversion accuracy.
(第1の実施形態)
図1は、本発明の第1の実施形態に係るD/Aコンバータ100の構成を示す回路図である。以降の図において、同一の構成要素には同一の符号を付し、適宜重複した説明を省略するものとする。
このD/Aコンバータ100は、R−2R型のD/Aコンバータであって、4ビットのデジタル入力信号をアナログ出力信号に変換し、出力端子104から出力する。
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration of a D /
The D /
D/Aコンバータ100は、ネットワーク抵抗網10、スイッチSW、基準電圧源20を含む。
The D /
ネットワーク抵抗網10は、複数の抵抗をはしご状に接続することにより構成される。接地端子GNDと出力端子104の間には、抵抗値がRに設定された3つの抵抗、抵抗値が2Rに設定された1つの抵抗、およびスイッチSW0が直列に接続されている。抵抗値がRに設定された3つの抵抗の接続ノードND1〜ND4は、抵抗値が2Rに設定された抵抗およびスイッチSW1〜SW4を介して基準電圧源20と接続される。
スイッチSW0は、抵抗値の整合用に設けられたスイッチである。このスイッチSW0は、デジタルアナログ変換動作を行うときには、常時オンしている。
The
The switch SW0 is a switch provided for resistance value matching. This switch SW0 is always on when performing the digital-analog conversion operation.
基準電圧源20は、基準電圧Vrefを出力し、スイッチSW1〜SW4を介して各接続ノードND1〜ND4に基準電圧Vrefを印加する。 The reference voltage source 20 outputs a reference voltage Vref, and applies the reference voltage Vref to the connection nodes ND1 to ND4 via the switches SW1 to SW4.
各スイッチSW1〜SW4は、各接続ノードND1〜ND4に基準電圧源20または接地端子GNDのいずれかを接続するためのスイッチであり、4ビットのデジタル入力信号の各ビットに応じてオンオフが制御される。スイッチSW1が最下位ビットLSB(Least Significant Bit)に対応しており、スイッチSW4が最上位ビットMSB(Most Significant Bit)に対応する。これらのスイッチSW1〜SW4は、対応するデジタル入力信号のビット値が1のとき基準電圧源20側にオンし、ビット値が0のとき、接地端子GND側にオンする。 Each of the switches SW1 to SW4 is a switch for connecting either the reference voltage source 20 or the ground terminal GND to each of the connection nodes ND1 to ND4, and ON / OFF is controlled according to each bit of the 4-bit digital input signal. The The switch SW1 corresponds to the least significant bit LSB (Least Significant Bit), and the switch SW4 corresponds to the most significant bit MSB (Most Significant Bit). These switches SW1 to SW4 are turned on to the reference voltage source 20 side when the bit value of the corresponding digital input signal is 1, and are turned on to the ground terminal GND side when the bit value is 0.
たとえば、4ビットのデジタル入力信号が1111であれば、スイッチSW1〜SW4はすべて基準電圧源20側に接続され、1101であれば、スイッチSW1、SW2、SW4が基準電圧源20側にオンし、スイッチSW3のみが接地端子GND側にオンする。 For example, if the 4-bit digital input signal is 1111, all the switches SW1 to SW4 are connected to the reference voltage source 20 side. If 1101, the switches SW1, SW2, and SW4 are turned on to the reference voltage source 20 side. Only the switch SW3 is turned on to the ground terminal GND side.
ネットワーク抵抗網10において、接続ノードND1には、下側(左側を含まない)および左側にそれぞれ2Rの抵抗が接続されている。したがって、接続ノードND1より下側(左側を含む)を見たインピーダンスはこれらの抵抗を合成した合成抵抗Rとなる。
In the
接続ノードND2から下側を見たインピーダンスは、この合成抵抗Rと、接続ノードN1およびND2間の抵抗Rを直列に合成したものとなるため、R+R=2Rとなる。つまり、この接続ノードND2にも、下側(左側を含まない)および左側いずれも2Rの抵抗が接続されていることになる。したがって、接続ノードND2より下側(左側を含む)を見たインピーダンスもRとなる。
同様に接続ノードND3またはND4から下側(左側を含まない)を見たインピーダンスも2Rとなっている。
The impedance viewed from the lower side of the connection node ND2 is R + R = 2R because the combined resistance R and the resistance R between the connection nodes N1 and ND2 are combined in series. That is, the 2R resistor is connected to the connection node ND2 both on the lower side (not including the left side) and the left side. Accordingly, the impedance of the lower side (including the left side) of the connection node ND2 is also R.
Similarly, the impedance of the lower side (not including the left side) viewed from the connection node ND3 or ND4 is 2R.
このように、R−2R型のネットワーク抵抗網10は、抵抗値2Rと抵抗値2Rが並列に合成されて抵抗値Rとなり、この抵抗値Rに直列に抵抗値Rが合成されて再度2Rとなるように構成されている。
In this way, the R-2R type
接続ノードND4から左側を見たインピーダンスは2Rであり、下側を見たインピーダンスも2Rである。したがって、スイッチSW4が基準電圧源20側にオンしたとき、出力端子104からはVref×1/2が出力される。
The impedance when the left side is viewed from the connection node ND4 is 2R, and the impedance when the lower side is viewed is also 2R. Therefore, when the switch SW4 is turned on to the reference voltage source 20, the
つぎに接続ノードND3について検討する。接続ノードND3から上側を見たインピーダンスは、2R+R=3Rである。また、接続ノードND3から下側(左側を含まない)を見たインピーダンスは、2Rである。したがって、スイッチSW3が基準電圧源20側にオンしたとき、接続ノードND3には、Vref×3/8が現れ、出力端子104からはVref×3/8×(2R/3R)=Vref×1/4が出力される。
Next, the connection node ND3 will be examined. The impedance when the upper side is viewed from the connection node ND3 is 2R + R = 3R. The impedance when the lower side (not including the left side) is viewed from the connection node ND3 is 2R. Therefore, when the switch SW3 is turned on to the reference voltage source 20 side, Vref × 3/8 appears at the connection node ND3, and Vref × 3/8 × (2R / 3R) = Vref × 1 / from the
同様の計算から、スイッチSW2が基準電圧源20側にオンしたとき、出力端子104からはVref×1/8が出力され、スイッチSW1が基準電圧源20側にオンしたとき、出力端子104からはVref×1/16が出力される。
From the same calculation, Vref × 1/8 is output from the
したがって、デジタル入力信号の各ビットをb1〜b4で表すとき、出力端子104から出力されるアナログ出力電圧Voutは、Vout=Vref×(b4×1/2+b3×1/4+b2×1/8+b1×1/16)となり、デジタルアナログ変換器として動作する。
Therefore, when each bit of the digital input signal is represented by b1 to b4, the analog output voltage Vout output from the
図2は、図1のD/Aコンバータ100の等価回路図であり、抵抗成分を図示している。
図1のスイッチSW0〜SW4を、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成した場合、各スイッチSW0〜SW4は、抵抗成分としてオン抵抗ron0〜ron4を有することになる。
また、各抵抗R、2Rと基準電圧源20の間をスイッチSWを介して接続する配線も抵抗成分rwを有している。
図2には、ラダーネットワーク抵抗網を構成する抵抗R、2Rとあわせて、これらのスイッチSW0〜SW4のオン抵抗ron0〜ron4および配線抵抗rw0〜rw4が示されている。
FIG. 2 is an equivalent circuit diagram of the D /
When the switches SW0 to SW4 in FIG. 1 are configured with MOSFETs (Metal Oxide Field Effect Effect Transistors), the switches SW0 to SW4 have on-resistances ron0 to ron4 as resistance components.
Further, the wiring connecting the resistors R, 2R and the reference voltage source 20 via the switch SW also has a resistance component rw.
FIG. 2 shows the on-resistances ron0-ron4 and the wiring resistances rw0-rw4 of these switches SW0-SW4 together with the resistors R, 2R constituting the ladder network resistance network.
本実施の形態に係るD/Aコンバータ100では、スイッチSW0〜SW4のオン抵抗ron1〜ron4は、関係式ron0=ron1=rx、ron2=rx/2、ron3=rx/4、ron4=rx/8を満たすように設計される。すなわち、スイッチSW1〜SW4は、デジタル入力信号のビットが1桁上がるごとにその抵抗値ronが略1/2倍となるように設計されている。
スイッチSW0〜SW4をMOSFETにより構成した場合、そのオン抵抗ron1〜ron4は、トランジスタサイズ、すなわちゲート長とゲート幅により調節することができる。
In the D /
When the switches SW0 to SW4 are configured by MOSFETs, the on-resistances ron1 to ron4 can be adjusted by the transistor size, that is, the gate length and the gate width.
さらに、本実施の形態に係るD/Aコンバータ100では、各抵抗R、2Rおよび基準電圧源20を接続する配線の配線抵抗rw0〜rw4も、関係式rw0=rw1=ry、rw2=ry/2、rw3=ry/4、rw4=ry/8を満たすように設計される。すなわち、スイッチSW0〜SW4を介して複数の抵抗の接続ノードND1〜ND4と接地端子あるいは基準電圧源20間を接続する複数の配線も、デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるよう形成されることになる。
Further, in the D /
図3は、半導体集積回路上における図2のD/Aコンバータ100のレイアウトの一例を示す図である。
図3に示すように、スイッチSW0〜SW4のトランジスタサイズ比は、1:1:2:4:8に設定されており、オン抵抗ron0〜ron4の比が8:4:2:1:1となるように設定されている。
FIG. 3 is a diagram showing an example of the layout of the D /
As shown in FIG. 3, the transistor size ratio of the switches SW0 to SW4 is set to 1: 1: 2: 4: 8, and the ratio of the on resistances ron0 to ron4 is 8: 4: 2: 1: 1. It is set to be.
図3において、W0〜W4は、それぞれスイッチSW0〜SW4を介して抵抗の接続ノードND1〜ND4と接地端子間あるいは基準電圧源20を接続する配線を示す。
図3に示すように、配線W0〜W4は配線長が略同一に設定され、かつ配線幅が1:1:2:4:8となるように設定される。したがって、配線W0〜W4の抵抗値rw0〜rw4は、8:4:2:1:1となっている。
In FIG. 3, W0 to W4 indicate wirings connecting the connection nodes ND1 to ND4 of the resistors and the ground terminal or the reference voltage source 20 through the switches SW0 to SW4, respectively.
As shown in FIG. 3, the wirings W0 to W4 are set so that the wiring lengths are substantially the same and the wiring width is 1: 1: 2: 4: 8. Therefore, the resistance values rw0 to rw4 of the wirings W0 to W4 are 8: 4: 2: 1: 1.
図2に戻り、以上のように構成されたD/Aコンバータ100の精度について検討する。スイッチSW0〜SW4のオン抵抗および配線W0〜W4の抵抗値を上述のように設定した場合、接続ノードND1から下側を見たインピーダンスと、左側を見たインピーダンスはいずれも、Rz1=2R+rx+ryであり等しい。
Returning to FIG. 2, the accuracy of the D /
つぎに、接続ノードND2から下側を見たインピーダンスは、Rz2=R+Rz1/2=2×R+(rx+ry)/2となっており、接続ノードND2から左側を見たインピーダンスと等しくなっている。したがって、接続ノードND2についてもインピーダンスの整合がとれている。
さらに、接続ノードND3についても、下側を見たインピーダンスは、Rz3=R+Rz2/2=2×R+(rx+ry)/4であり、左側を見たインピーダンスと等しくなっている。
さらに接続ノードND4についても、下側を見たインピーダンスは、R+Rz3/2=2×R+(rx+ry)/8であり、左側を見たインピーダンスと等しくなっている。
Next, the impedance of the lower side viewed from the connection node ND2 is Rz2 = R + Rz1 / 2 = 2 × R + (rx + ry) / 2, which is equal to the impedance viewed from the left side of the connection node ND2. Therefore, impedance matching is also achieved for the connection node ND2.
Furthermore, the impedance of the connection node ND3 viewed from the lower side is Rz3 = R + Rz2 / 2 = 2 × R + (rx + ry) / 4, which is equal to the impedance viewed from the left side.
Further, the impedance of the connection node ND4 viewed from the lower side is R + Rz3 / 2 = 2 × R + (rx + ry) / 8, which is equal to the impedance viewed from the left side.
このように、本実施の形態に係るD/Aコンバータ100では、ネットワーク抵抗網10のインピーダンスを、スイッチSW0〜SW4および配線W0〜W4の抵抗値を含めて調節することにより、高精度なラダーネットワーク抵抗網を有するR−2R型のデジタルアナログ変換器を構成することができ、高精度なデジタルアナログ変換が可能となる。
As described above, in the D /
たとえば、ネットワーク抵抗網10を構成する抵抗の抵抗値がR=10kΩ、2R=20kΩであり、スイッチSW0のオン抵抗ron0=rx=500Ωである場合を考える。もし、配線W0〜W4の抵抗値rw0〜rw4がすべて等しく、10Ω程度だと仮定すると、本実施の形態に係るD/Aコンバータ100のように理想的に配線を形成した場合に比べて、R、2Rの抵抗の整合には、数Ωの誤差が発生することになる。10kΩに対して数Ωの不整合が発生するということは、電圧誤差ΔVとして、ΔV=Vfsr/1000程度の変換誤差が発生することを意味する。ここでVfsrは、フルスケールレンジに相当する電圧を表す。Vfsr/1000の誤差は、10ビット(1024)のデジタルアナログ変換器において1LSB程度の誤差に相当するため、より高精度なデジタルアナログ変換が要求される場合には問題となる。
For example, let us consider a case in which the resistance values of the resistors constituting the
本実施の形態に係るD/Aコンバータ100によれば、配線抵抗まで含めてR、2Rの抵抗の整合を行っているため、誤差を小さく抑えることが可能となる。すなわち、配線W0〜W4の抵抗値rw0〜rw4が、8:4:2:1:1に設定されるとき、R、2Rの抵抗の不整合を1Ω以下とすることが可能となる。その結果、12ビット程度の精度を有するD/Aコンバータ100を実現することができる。
According to the D /
(第2の実施形態)
図4は、第2の実施形態に係るD/Aコンバータ200の構成を示す回路図である。このD/Aコンバータ200は、セグメントR−2R型の4ビットデジタルアナログ変換器であって、上位2ビットをセグメント型により構成し、下位2ビットをR−2R型により構成している。
(Second Embodiment)
FIG. 4 is a circuit diagram showing a configuration of a D /
D/Aコンバータ200は、ネットワーク抵抗網10、スイッチSW、基準電圧源20を含む。
The D /
接地端子GNDと出力端子104の間には、抵抗値がRに設定された抵抗と、抵抗値が2Rに設定された抵抗と、スイッチSW0が直列に接続されている。
接続ノードND1〜ND5は、抵抗値がRまたは2Rに設定された抵抗およびスイッチSW1〜SW5を介して基準電圧源20と接続される。
Between the ground terminal GND and the
The connection nodes ND1 to ND5 are connected to the reference voltage source 20 via the resistors whose resistance values are set to R or 2R and the switches SW1 to SW5.
基準電圧源20は、基準電圧Vrefを出力し、スイッチSW1〜SW5を介して各接続ノードND1〜ND5に基準電圧Vrefを印加する。 The reference voltage source 20 outputs a reference voltage Vref, and applies the reference voltage Vref to the connection nodes ND1 to ND5 via the switches SW1 to SW5.
スイッチSW1およびスイッチSW2は、第1の実施形態同様、R−2R型デジタルアナログ変換器を構成しており、下位2ビットに対応してオンオフされる。 Similarly to the first embodiment, the switch SW1 and the switch SW2 constitute an R-2R type digital-analog converter, and are turned on / off corresponding to the lower 2 bits.
第2の実施形態に係るD/Aコンバータ200において、スイッチSW3〜SW5の3つのスイッチは、デジタル入力信号の上位2ビットにもとづいて制御される。
第1の実施形態で説明したように、接続ノードND2から下側(左側を含む)を見たインピーダンスは、Rに設定されている。接続ノードND5に着目した場合、下側を見たときのインピーダンスは、R/3となる。
したがって、スイッチSW5をオンした場合、出力端子104からは、出力電圧VoutとしてVout=Vref×1/4が出力されることになる。スイッチSW4およびスイッチSW3についても同様であり、オンした状態では、Vref/4が出力電圧Voutとして出力される。
In the D /
As described in the first embodiment, the impedance of the lower side (including the left side) viewed from the connection node ND2 is set to R. When attention is paid to the connection node ND5, the impedance when the lower side is viewed is R / 3.
Therefore, when the switch SW5 is turned on, Vout = Vref × 1/4 is output from the
その結果、出力端子104から出力される出力電圧Voutは、Vout=Vref×(b5×1/4+b4×1/4+b3×1/4+b2×1/8+b1×1/16)となり、デジタルアナログ変換器として動作する。ここで、b3〜b5は、上位2ビットを分解したデータであり、b2、b1は下位2ビットを表す。
As a result, the output voltage Vout output from the
図5は、図4のD/Aコンバータ200の等価回路図であり、抵抗成分を図示している。
図5には、ラダーネットワーク抵抗網を構成する抵抗R、2Rとあわせて、スイッチSW0〜SW5のオン抵抗ron0〜ron5および配線抵抗rw0〜rw5が示されている。
FIG. 5 is an equivalent circuit diagram of the D /
FIG. 5 shows the on resistances ron0 to ron5 and the wiring resistances rw0 to rw5 of the switches SW0 to SW5 together with the resistors R and 2R constituting the ladder network resistor network.
本実施の形態に係るD/Aコンバータ200では、スイッチSW0〜SW5のオン抵抗ron0〜ron5は、関係式ron0=ron1=rx、ron2=rx/2、ron3=ron4=ron5=rx/4を満たすように設計される。すなわち、R−2R型で構成される領域スイッチSW1〜SW2は、デジタル入力信号のビットが1桁上がるごとにその抵抗値ronが略1/2倍となるように設計されている。またセグメント型で構成されるスイッチSW3〜SW5については、すべてのオン抵抗が等しく設定される。
In the D /
さらに、本実施の形態に係るD/Aコンバータ200では、各抵抗R、2Rおよび基準電圧源20の間を接続する配線の配線抵抗rw0〜rw5も、関係式rw0=rw1=ry、rw2=ry/2、rw3=rw4=rw5=ry/4を満たすように設計される。すなわち、スイッチSW0〜SW5を介して複数の抵抗の接続ノードND0〜ND5と接地端子間あるいは基準電圧源20間を接続する複数の配線も、抵抗値の整合をとるように設計される。
Furthermore, in the D /
図6は、半導体集積回路上における図5のD/Aコンバータ200のレイアウトの一例を示す図である。
図6に示すように、スイッチSW0〜SW5のトランジスタサイズ比は、1:1:2:4:4:4に設定されており、オン抵抗ron0〜ron5の比が4:4:4:2:1:1となるように設計されている。
FIG. 6 is a diagram showing an example of the layout of the D /
As shown in FIG. 6, the transistor size ratio of the switches SW0 to SW5 is set to 1: 1: 2: 4: 4: 4, and the ratio of the on-resistances ron0 to ron5 is 4: 4: 4: 2: It is designed to be 1: 1.
図6において、W0〜W5は、それぞれスイッチSW0〜SW5を介して抵抗の接続ノードND1〜ND5と接地端子あるいは基準電圧源20を接続する配線を示す。
図3に示すように、配線W0〜W5は配線長が略同一に設定され、かつ配線幅が1:1:2:4:4:4となるように設定されており、配線W0〜W5の抵抗値rw0〜rw5も、4:4:4:2:1:1となっている。
In FIG. 6, W0 to W5 indicate wirings connecting the connection nodes ND1 to ND5 of the resistor and the ground terminal or the reference voltage source 20 through the switches SW0 to SW5, respectively.
As shown in FIG. 3, the wirings W0 to W5 are set to have the same wiring length and the wiring width is set to 1: 1: 2: 4: 4: 4. The resistance values rw0 to rw5 are also 4: 4: 4: 2: 1: 1.
図5に戻り、以上のように構成されたD/Aコンバータ200の精度について検討する。スイッチSW0〜SW5のオン抵抗および配線W0〜W5の抵抗値を上述のように設定した場合、接続ノードND1から下側を見たインピーダンスと、左側を見たインピーダンスはいずれも、Rz1=2R+rx+ryであり等しい。また、接続ノードND2から下側を見たインピーダンスと左側を見たインピーダンスも、いずれもRz2=2R+(rx+ry)/2となり等しい。
Returning to FIG. 5, the accuracy of the D /
つぎに、セグメント型で構成される部分に着目する。接続ノードND3から下側を見たインピーダンスは、Rz2/2=R+(rx+ry)/2となる。また、接続ノードND3から左側を見たインピーダンスも、R+rx/4+ry/4となるため、下側を見たインピーダンスと等しくなっている。
接続ノードND4、ND5についても同様である。
Next, attention is focused on the portion formed by the segment type. The impedance when the lower side is viewed from the connection node ND3 is Rz2 / 2 = R + (rx + ry) / 2. Further, since the impedance viewed from the left side from the connection node ND3 is also R + rx / 4 + ry / 4, it is equal to the impedance viewed from the lower side.
The same applies to the connection nodes ND4 and ND5.
このように、本実施の形態に係るD/Aコンバータ200では、ネットワーク抵抗網10のインピーダンスを、スイッチSW0〜SW5および配線W0〜W5の抵抗値を含めて調節することにより、高精度でインピーダンス整合のとれたセグメントR−2R型のデジタルアナログ変換器を構成することができ、高精度なデジタルアナログ変換が可能となる。
As described above, in the D /
(第3の実施形態)
第3の実施形態は、第1、第2の実施形態で説明したR−2R型、またはセグメントR−2R型デジタルアナログ変換器を用いたΔΣ型アナログデジタル変換器である。
図7は、ΔΣ型アナログデジタル変換器の構成を示すブロック図である。
ΔΣA/Dコンバータ500は、ΔΣ変調回路520、およびデシメーションフィルタ530の2つのブロックから構成される。ΔΣ変調回路520は、積分器600、D/Aコンバータ610およびA/Dコンバータ620を含んでいる。
(Third embodiment)
The third embodiment is a ΔΣ analog-to-digital converter using the R-2R type or segment R-2R type digital-analog converter described in the first and second embodiments.
FIG. 7 is a block diagram showing a configuration of the ΔΣ analog-digital converter.
The ΔΣ A /
このようなΔΣA/Dコンバータ500のΔΣ変調回路520には、低ビット数で高精度で動作するデジタルアナログ変換器が要求される。
第1、第2の実施形態に係るD/Aコンバータ200は、上述のように、低ビット数で高精度なデジタルアナログ変換器として利用することができるため、ΔΣ変調回路520内部のD/Aコンバータ610としての用途に適している。たとえば、12ビットのΔΣA/Dコンバータ500に第1、第2の実施形態に係る4ビットのD/Aコンバータ100、200を用いた場合、ΔΣA/Dコンバータ500全体として12ビットの精度を実現することができる。
Such a
Since the D /
第1、第2の実施形態に係るD/Aコンバータ100、200は、R−2R型、セグメントR−2R型のデジタルアナログ変換器であるため、アンプなどの能動素子が必要ないため、低消費電流かつ回路規模が小さくて済むという利点を有しており、D/Aコンバータ100、200をΔΣ変調回路520内部のD/Aコンバータ610として用いた場合、ΔΣA/Dコンバータ500の消費電流を低減し、回路規模を削減することができる。
The D /
(第4の実施形態)
第1、第2の実施形態に係るD/Aコンバータ100、200、およびそれらを用いた第3の実施形態に係るΔΣA/Dコンバータ500は、携帯電話をはじめとする移動体通信端末装置に好適に用いることができる。
図8は、移動体通信端末800の構成を示すブロック図である。移動体通信端末800は、DSP810、アナログフロントエンド回路820、RF回路830、パワーアンプ840、ローノイズアンプ850、デュプレクサ860、アンテナ870を含む。
DSP810は、ベースバンド回路などであって、音声信号などをコーディングするなど、さまざまな信号処理を行うブロックである。このDSP810は、CDMA変調やGMSK変調などの変調がかけられた変調信号IQdを出力する。
アナログフロントエンド回路820は、DSP810から出力される変調信号IQdをA/D変換し、RF回路830へと出力する。RF回路830は、アナログフロントエンド回路820から出力されたアナログの変調信号IQaを、ミキサーにより搬送周波数とミキシングし、高周波信号に変換する。パワーアンプ840は、この高周波信号を増幅し、増幅された高周波信号はデュプレクサ860を介してアンテナ870から送出される。
(Fourth embodiment)
The D /
FIG. 8 is a block diagram showing a configuration of
The
The analog front end circuit 820 A / D converts the modulation signal IQd output from the
アンテナ870より受信した高周波信号は、ローノイズアンプ850によって増幅され、RF回路830に入力される。RF回路830は、受信した高周波信号をローカル周波数に変換し、アナログフロントエンド回路820へと出力する。アナログフロントエンド回路820は、ローカル周波数の受信信号をアナログデジタル変換して、DSP810へと出力する。
The high frequency signal received from the
このように、移動体通信端末800のアナログフロントエンド回路820においては、デジタルアナログ変換、アナログデジタル変換の両方を行っている。そこで、デジタルアナログ変換を行うブロックに、第1、第2の実施形態に係るD/Aコンバータ100、200を好適に用いることができる。同様に、アナログデジタル変換を行うブロックには第3の実施形態に係るΔΣA/Dコンバータ500を用いることができる。
Thus, the analog
このようなアナログフロントエンド回路820では12ビット程度のデジタル信号を扱う場合が多いため、第1、第2の実施形態に係る4ビットのD/Aコンバータ100、200を適用できる場合が多い。上述したように、D/Aコンバータ100、200は、消費電流が少ないため、バッテリ駆動される移動体通信端末800に使用した場合には、駆動時間を延ばすことが可能となる。さらに、D/Aコンバータ100、200は、回路規模も小さくて済むため、移動体通信端末800の小型化にも資することになる。
Since the analog front-
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 Those skilled in the art will understand that the above-described embodiment is an exemplification, and that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. is there.
たとえば、実施形態では4ビットのD/Aコンバータについて説明を行ったがこれには限定されない。たとえば、6ビットのD/AコンバータをR−2R型で構成する場合、スイッチSWのオン抵抗は、ron5=rx/16、ron6=rx/32のように設定すればよい。同様に配線抵抗も、rw5=ry/16、rw6=ry/32とすればよい。セグメントR−2R型についても同様である。 For example, although a 4-bit D / A converter has been described in the embodiment, the present invention is not limited to this. For example, when a 6-bit D / A converter is configured as an R-2R type, the on-resistance of the switch SW may be set as ron5 = rx / 16, ron6 = rx / 32. Similarly, the wiring resistance may be rw5 = ry / 16 and rw6 = ry / 32. The same applies to the segment R-2R type.
本実施の形態において、D/Aコンバータ100を構成する素子はすべて一体集積化されていてもよく、複数の集積回路に分けて構成されていてもよい。どの部分を集積化するかは、コストや占有面積などによって決めればよい。
In the present embodiment, all elements constituting the D /
10 ネットワーク抵抗網、 20 基準電圧源、 SW スイッチ、 W 配線、 100 D/Aコンバータ、 200 D/Aコンバータ、 ΔΣA/Dコンバータ500、 移動体通信端末800。
10 network resistor network, 20 reference voltage source, SW switch, W wiring, 100 D / A converter, 200 D / A converter, ΔΣ A /
Claims (5)
複数の抵抗が接続されたラダーネットワーク抵抗網と、
前記複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、
前記複数の抵抗の接続ノードと前記基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備え、
前記複数のスイッチは、前記デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となり、かつ、前記複数のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、前記デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるよう形成され、
前記複数の抵抗の接続ノードと前記基準電圧源を接続する前記複数の配線は、配線長が略同一とされ、かつ、前記デジタル入力信号のビットが1桁上がるごとに配線幅が略2倍となるよう形成されることを特徴とするデジタルアナログ変換器。 R-2R type digital-analog converter,
A ladder network resistor network to which a plurality of resistors are connected;
A reference voltage source for supplying a reference voltage to a connection node of the plurality of resistors;
A plurality of switches provided between a connection node of the plurality of resistors and the reference voltage source and turned on / off in association with a digital input signal;
Each of the plurality of switches has a resistance value approximately ½ times each time the bit of the digital input signal is increased by one digit, and the connection node of the plurality of resistors and the reference voltage source through the plurality of switches. Are formed such that each time the bit of the digital input signal increases by one digit, its resistance value is approximately ½ times .
The plurality of wirings connecting the connection nodes of the plurality of resistors and the reference voltage source have substantially the same wiring length, and the wiring width is approximately doubled every time the bit of the digital input signal is increased by one digit. A digital-to-analog converter characterized by being formed .
複数の抵抗が接続されたラダーネットワーク抵抗網と、
前記複数の抵抗の接続ノードに基準電圧を供給する基準電圧源と、
前記複数の抵抗の接続ノードと前記基準電圧源間に設けられ、デジタル入力信号に対応付けてオンオフされる複数のスイッチと、を備え、
前記デジタル入力信号の下位mビットのデータによりオンオフが制御されるm個のスイッチは、前記デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるように形成され、かつ、前記m個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、デジタル入力信号のビットが1桁上がるごとにその抵抗値が略1/2倍となるように形成される一方、
上位nビットのデータによりオンオフが制御される2n−1個のスイッチは、その抵抗値が略同一となるように形成され、かつ、前記2n−1個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、その抵抗値が略同一となるように形成され、
前記m個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、配線幅が略同一に設定され、デジタル入力信号のビットが1桁上がるごとにその配線幅が略2倍となるように形成される一方、
前記2 n−1 個のスイッチを介して前記複数の抵抗の接続ノードと前記基準電圧源を接続する複数の配線は、配線幅および配線長が略同一となるように形成されることを特徴とするデジタルアナログ変換器。 A segment R-2R type digital-analog converter,
A ladder network resistor network to which a plurality of resistors are connected;
A reference voltage source for supplying a reference voltage to a connection node of the plurality of resistors;
A plurality of switches provided between a connection node of the plurality of resistors and the reference voltage source and turned on / off in association with a digital input signal;
The m switches whose on / off is controlled by the lower m bits of the digital input signal are formed such that the resistance value is approximately ½ times each time the bit of the digital input signal is incremented by one digit, In addition, each of the plurality of wirings connecting the connection nodes of the plurality of resistors and the reference voltage source through the m switches has a resistance value approximately ½ times each time the bit of the digital input signal is increased by one digit. While being formed to be
The 2 n-1 switches whose on / off is controlled by upper n bits of data are formed so that their resistance values are substantially the same, and the plurality of resistors are connected via the 2 n-1 switches. The plurality of wirings connecting the connection node and the reference voltage source are formed so that their resistance values are substantially the same ,
The plurality of wirings connecting the connection nodes of the plurality of resistors and the reference voltage source through the m switches are set to have substantially the same wiring width, and each time the bit of the digital input signal increases by one digit, the wiring While formed to be approximately double the width,
The plurality of wirings connecting the connection nodes of the plurality of resistors and the reference voltage source via the 2 n-1 switches are formed so that the wiring width and the wiring length are substantially the same. Digital-to-analog converter.
前記積分器の出力をデジタル値に変換するアナログデジタル変換器と、
前記アナログデジタル変換器の出力をアナログ値に変換し、前記積分器へと出力する請求項1から3のいずれかに記載のデジタルアナログ変換器と、
を含むことを特徴とするΔΣ変調型アナログデジタル変換器。 An integrator for integrating the input analog signal;
An analog-to-digital converter that converts the output of the integrator into a digital value;
The digital-to-analog converter according to any one of claims 1 to 3 , wherein an output of the analog-to-digital converter is converted into an analog value and output to the integrator.
A delta-sigma modulation analog-digital converter characterized by comprising:
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