JP4558032B2

JP4558032B2 - Analog-digital conversion circuit

Info

Publication number: JP4558032B2
Application number: JP2007318487A
Authority: JP
Inventors: 重人小林
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-05-07
Filing date: 2007-12-10
Publication date: 2010-10-06
Anticipated expiration: 2024-04-09
Also published as: JP2008109699A

Description

本発明は、アナログ−デジタル変換回路に関する。本発明は特に、サイクリックＡＤ変換器の技術に関する。 The present invention relates to an analog-digital conversion circuit. The present invention particularly relates to the technology of a cyclic AD converter.

近年、携帯電話に画像撮影機能、画像再生機能、動画撮影機能、動画再生機能など様々な付加機能が搭載されるようになり、アナログ−デジタル変換回路（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の一形態として、サイクリックＡＤ変換器が知られている（例えば、特許文献１参照。）。
特開平１１−１４５８３０号公報（全文、第１図） In recent years, various additional functions such as an image photographing function, an image reproducing function, a moving image photographing function, and a moving image reproducing function have been installed in mobile phones, and an analog-digital conversion circuit (hereinafter referred to as “AD converter”). There is an increasing demand for miniaturization and power saving. A cyclic AD converter is known as one form of such an AD converter (see, for example, Patent Document 1).
Japanese Patent Laid-Open No. 11-145830 (full text, FIG. 1)

上記のサイクリックＡＤ変換器は、多段パイプライン型のＡＤ変換器と比べて構成する素子数が少ないので回路面積を抑えられる点で有利である。しかしながら、回路面積を小さくすること変換処理速度を向上させることがトレードオフの関係にあるのが通常であり、これらを両立できるような構成の効率化および電力消費の効率化がサイクリックＡＤ変換器における課題となっている。本発明はこうした状況に鑑みなされたものであり、その目的はＡＤ変換器による処理を効率化させる点にある。 The above cyclic AD converter is advantageous in that the circuit area can be reduced because the number of elements to be configured is smaller than that of the multistage pipeline type AD converter. However, there is usually a trade-off relationship between reducing the circuit area and improving the conversion processing speed, and the cyclic AD converter is designed to improve the efficiency of the configuration and the power consumption so that both can be achieved. It has become a problem. The present invention has been made in view of such circumstances, and an object thereof is to improve the efficiency of processing by an AD converter.

上記課題を解決するために、本発明のある態様のアナログ−デジタル変換回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値と第１ＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力を第１ＡＤ変換部へ循環させる循環経路と、循環経路上で第１ＡＤ変換部への循環をオンまたはオフするスイッチと、増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、増幅部の出力を循環経路から第２ＡＤ変換部へ分岐させる分岐経路と、スイッチのオンとオフを制御する制御部と、を有する。制御部は、スイッチのオンとオフを定期的に切り替えることにより、ｎ回循環させる間に第１ＡＤ変換部および第２ＡＤ変換部による変換回数が（ｎ＋１）回となるよう制御する。 In order to solve the above-described problem, an analog-digital conversion circuit according to an aspect of the present invention outputs a first AD conversion unit that converts an input analog value into a digital value having a predetermined number of bits, and is output from the first AD conversion unit. A DA converter that converts a digital value into an analog value, a subtractor that outputs the difference between the analog value output from the DA converter and the analog value input to the first AD converter, and amplifies the output of the subtractor An amplification unit, a circulation path for circulating the output of the amplification unit to the first AD conversion unit, a switch for turning on or off circulation to the first AD conversion unit on the circulation path, and an analog value as an output of the amplification unit by a predetermined bit A second AD conversion unit that converts the digital value into a number, a branch path that branches the output of the amplification unit from the circulation path to the second AD conversion unit, and a control unit that controls on / off of the switchThe control unit performs switching so that the number of conversions by the first AD conversion unit and the second AD conversion unit is (n + 1) times during circulation n times by periodically switching the switch on and off.

このアナログ−デジタル変換回路は、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。特に、いわゆるサブＡＤ変換部を複数設けており、変換処理速度が向上している。例えば、一つの入力電圧に対して変換を２回循環させる場合、その間に３回の変換を処理できるので１．５倍の速度向上を実現できる。なお、ここでいうアナログ−デジタル変換回路を２ユニット設けるとともに、一つの第２ＡＤ変換部を共用させてもよい。この場合、アナログ−デジタル変換回路のユニットごとに処理タイミングをずらすことにより、第２ＡＤ変換部を各ユニットで交互に利用してもよい。「増幅部」は、１倍の増幅率をもつサンプルホールド回路を含んでもよい。 This analog-digital conversion circuit is an AD converter obtained by improving the conventional cyclic AD converter. In particular, a plurality of so-called sub A / D conversion units are provided, and the conversion processing speed is improved. For example, when the conversion is circulated twice for one input voltage, the conversion can be processed three times in the meantime, so that the speed improvement of 1.5 times can be realized. Note that two units of the analog-digital conversion circuit referred to here may be provided, and one second AD conversion unit may be shared. In this case, the second AD converter may be alternately used in each unit by shifting the processing timing for each unit of the analog-digital conversion circuit. The “amplifying unit” may include a sample and hold circuit having an amplification factor of 1.

本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値と第１ＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力を第１ＡＤ変換部へ循環させる循環経路と、
循環経路上で第１ＡＤ変換部への循環をオンまたはオフする第１のスイッチと、増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、増幅部の出力を循環経路から第２ＡＤ変換部へ分岐させる分岐経路と、分岐経路上で第２ＡＤ変換部への入力をオンまたはオフする第２のスイッチと、第１のスイッチおよび第２のスイッチのオンとオフを制御する制御部と、を有する。制御部は、第１のスイッチおよび第２のスイッチのうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替えることにより、ｎ回循環させる間に第１ＡＤ変換部および第２ＡＤ変換部による変換回数が（ｎ＋１）回となるよう制御する。 Another embodiment of the present invention is also an analog-digital conversion circuit. The circuit includes: a first AD converter that converts an input analog value into a digital value having a predetermined number of bits; a DA converter that converts a digital value output from the first AD converter to an analog value; and a DA converter A subtractor that outputs the difference between the output analog value and the analog value input to the first AD converter, an amplifier that amplifies the output of the subtractor, and a circulation that circulates the output of the amplifier to the first AD converter Route,
A first switch for turning on or off circulation to the first AD converter on the circulation path, a second AD converter for converting an analog value as an output of the amplifier into a digital value of a predetermined number of bits, and an output of the amplifier Branch path from the circulation path to the second AD converter, a second switch that turns on or off the input to the second AD converter on the branch path, and on and off of the first switch and the second switch And a control unit for controlling. The control unit turns off one of the first switch and the second switch and periodically switches the on and off of the first switch and the second switch so that the first AD conversion unit and the second switch are circulated n times. Control is performed so that the number of conversions by the 2AD conversion unit is (n + 1) times.

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。本態様においても、一つの入力電圧に対して変換を２回循環させる間に３回の変換を処理できるので１．５倍の速度向上を実現できる。なお、ここでいうアナログ−デジタル変換回路を２ユニット設けるとともに、一つの第２ＡＤ変換部を共用させてもよい。この場合、アナログ−デジタル変換回路のユニットごとに処理タイミングをずらすことにより、第２ＡＤ変換部を各ユニットで交互に利用してもよい。「増幅部」は、１倍の増幅率をもつサンプルホールド回路を含んでもよい。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. Also in this embodiment, since the conversion can be processed three times while the conversion is circulated twice with respect to one input voltage, the speed improvement of 1.5 times can be realized. Note that two units of the analog-digital conversion circuit referred to here may be provided, and one second AD conversion unit may be shared. In this case, the second AD converter may be alternately used in each unit by shifting the processing timing for each unit of the analog-digital conversion circuit. The “amplifying unit” may include a sample and hold circuit having an amplification factor of 1.

本発明の別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換するＡＤ変換部と、ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値とＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力をＡＤ変換部へ循環させる循環経路と、循環経路上でＡＤ変換部への循環をオンまたはオフするスイッチと、スイッチのオンとオフおよびＡＤ変換部に印加するクロックを制御する制御部と、を有する。制御部は、循環をｎ回繰り返すようスイッチのオンとオフを制御するとともに、ｎ回循環させる間にＡＤ変換部に対して（ｎ＋１）回変換させるようクロックを制御する。 Another embodiment of the present invention is also an analog-digital conversion circuit. This circuit includes an AD converter that converts an input analog value into a digital value having a predetermined number of bits, a DA converter that converts a digital value output from the AD converter to an analog value, and an output from the DA converter. A subtractor that outputs the difference between the analog value to be input and the analog value input to the AD converter, an amplifier that amplifies the output of the subtractor, a circulation path that circulates the output of the amplifier to the AD converter, and a circulation A switch for turning on or off circulation to the AD conversion unit on the path; and a control unit for controlling on / off of the switch and a clock applied to the AD conversion unit. The control unit controls turning on and off of the switch so that the circulation is repeated n times, and also controls the clock so that the AD conversion unit performs the conversion (n + 1) times during the circulation of n times.

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。特に、構成する素子の制御を変えるだけで変換処理速度を改善している。その結果、本態様においても２回循環させる間に３回の変換を処理できるので１．５倍の速度向上を実現できる。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. In particular, the conversion processing speed is improved only by changing the control of the constituent elements. As a result, even in this embodiment, since the conversion can be processed three times while being circulated twice, the speed can be improved by 1.5 times.

本発明のさらに別の態様もまたアナログ−デジタル変換回路である。この回路は、入力されたアナログ値を所定ビット数のデジタル値へ変換する第１ＡＤ変換部と、第１ＡＤ変換部から出力されるデジタル値をアナログ値に変換する第１ＤＡ変換部と、第１ＤＡ変換部から出力されるアナログ値と第１ＡＤ変換部に入力されたアナログ値との差を出力する第１減算部と、第１減算部の出力を増幅する第１増幅部と、第１増幅部の出力としてのアナログ値を所定ビット数のデジタル値に変換する第２ＡＤ変換部と、第２ＡＤ変換部から出力されるデジタル値をアナログ値に変換する第２ＤＡ変換部と、第２ＤＡ変換部から出力されるアナログ値と第２ＡＤ変換部に入力されたアナログ値との差を出力する第２減算部と、第２減算部の出力を増幅する第２増幅部と、第２増幅部の出力を第１ＡＤ変換部へ循環させる第１循環経路と、第２増幅部の出力を第２ＡＤ変換部へ循環させる第２循環経路と、第１循環経路上で第１ＡＤ変換部への循環をオンまたはオフする第１のスイッチと、第２循環経路上で第２ＡＤ変換部への循環をオンまたはオフする第２のスイッチと、第１のスイッチおよび第２のスイッチのオンとオフを制御する制御部と、を有する。制御部は、第１のスイッチと第２のスイッチのうち一方をオンするときに他方をオフし、定期的にそのオンとオフを切り替えることにより、第１ＡＤ変換部による変換と第２ＡＤ変換部による変換とを並行して実行させる。 Yet another embodiment of the present invention is also an analog-digital conversion circuit. The circuit includes a first AD converter that converts an input analog value into a digital value having a predetermined number of bits, a first DA converter that converts a digital value output from the first AD converter into an analog value, and a first DA converter. A first subtracting unit that outputs a difference between an analog value output from the unit and an analog value input to the first AD converter, a first amplifying unit that amplifies the output of the first subtracting unit, and a first amplifying unit A second AD converter that converts an analog value as an output into a digital value having a predetermined number of bits, a second DA converter that converts a digital value output from the second AD converter into an analog value, and a second DA converter A second subtracting unit that outputs a difference between the analog value input to the second AD conversion unit, a second amplifying unit that amplifies the output of the second subtracting unit, and an output of the second amplifying unit to the first AD Circulate to converter A first circulation path, a second circulation path for circulating the output of the second amplifier to the second AD converter, a first switch for turning on or off circulation to the first AD converter on the first circulation path, A second switch that turns on or off circulation to the second AD converter on the two circulation paths; and a controller that controls on and off of the first switch and the second switch. The control unit turns off one of the first switch and the second switch when the first switch and the second switch are turned on, and periodically switches on and off, thereby converting the first AD conversion unit and the second AD conversion unit. Run the conversion in parallel.

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加え
たＡＤ変換器である。特に、サブＡＤ変換部を複数設けることにより変換処理速度を向上させている。その結果、本態様においては２回循環させる間に４回の変換を処理できるので２倍の速度向上を実現できる。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. In particular, the conversion processing speed is improved by providing a plurality of sub AD converters. As a result, in this embodiment, four conversions can be processed during two cycles, so that a double speed improvement can be realized.

本発明のさらに別の態様もまたアナログ−デジタル変換回路である。入力されたアナログ値を所定ビット数のデジタル値へ変換するＡＤ変換部と、ＡＤ変換部から出力されるデジタル値をアナログ値に変換するＤＡ変換部と、ＤＡ変換部から出力されるアナログ値とＡＤ変換部に入力されたアナログ値との差を出力する減算部と、減算部の出力を増幅する増幅部と、増幅部の出力をＡＤ変換部へ循環させる循環経路と、増幅部へ電圧を供給する経路上に設けられたスイッチと、スイッチのオンオフを制御する制御部と、を有する。制御部は、循環の回数が所定回数に達したときのＡＤ変換部による変換時にスイッチをオフにして増幅部の動作を停止させる。 Yet another embodiment of the present invention is also an analog-digital conversion circuit. An AD converter that converts an input analog value into a digital value having a predetermined number of bits; a DA converter that converts a digital value output from the AD converter into an analog value; and an analog value output from the DA converter; A subtractor that outputs the difference from the analog value input to the AD converter, an amplifier that amplifies the output of the subtractor, a circulation path that circulates the output of the amplifier to the AD converter, and a voltage to the amplifier A switch provided on a supply path; and a control unit that controls on / off of the switch. The control unit turns off the switch at the time of conversion by the AD conversion unit when the number of circulations reaches a predetermined number of times, and stops the operation of the amplification unit.

このアナログ−デジタル変換回路もまた、従来のサイクリックＡＤ変換器に改良を加えたＡＤ変換器である。特に、循環中に一時的に動作していない構成に供給する電力を遮断することにより、消費電力を低減させることができる。なお、増幅器への電圧供給を遮断する代わりに、ＤＡ変換部をはじめとする他の構成への電圧供給を遮断する制御としてもよい。 This analog-digital conversion circuit is also an AD converter obtained by improving the conventional cyclic AD converter. In particular, power consumption can be reduced by cutting off the power supplied to a configuration that is not temporarily operating during circulation. In addition, it is good also as control which interrupts | blocks the voltage supply to other structures including a DA converter instead of interrupting | blocking the voltage supply to an amplifier.

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements, and those in which the constituent elements and expressions of the present invention are mutually replaced between methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明によれば、サイクリックＡＤ変換器に含まれる各構成の利用効率を向上させることができる。 ADVANTAGE OF THE INVENTION According to this invention, the utilization efficiency of each structure contained in a cyclic AD converter can be improved.

（第１実施形態）
図１は、本実施形態のＡＤ変換器を一部に含む画像処理回路の基本的な構成を示す。ＣＣＤ（Charge Coupled Device）１５は、被写体からの光を取り込んで電気信号に変換し
、これをワンチップＬＳＩ（Large Scale Integration）１０へ入力する。ワンチップＬ
ＳＩ１０には、ＡＧＣ（Auto Gain Control）１７、ＡＤ変換器２０、ＤＳＰ（Digital Signal Processor）１６が内蔵されている。ＡＧＣ１７はＣＣＤ１５から受け取る電気信
号を増幅し、ＡＤ変換器２０は増幅されたアナログ信号をデジタル信号に変換し、ＤＳＰ１６は変換されたデジタル信号に圧縮などの処理を施す。ワンチップＬＳＩ１０に内蔵された各構成は所定の電圧電源から電力供給される。 (First embodiment)
FIG. 1 shows a basic configuration of an image processing circuit partially including the AD converter according to the present embodiment. A CCD (Charge Coupled Device) 15 takes light from a subject and converts it into an electrical signal, which is input to a one-chip LSI (Large Scale Integration) 10. One chip L
The SI 10 includes an AGC (Auto Gain Control) 17, an AD converter 20, and a DSP (Digital Signal Processor) 16. The AGC 17 amplifies the electrical signal received from the CCD 15, the AD converter 20 converts the amplified analog signal into a digital signal, and the DSP 16 performs processing such as compression on the converted digital signal. Each component built in the one-chip LSI 10 is supplied with power from a predetermined voltage power source.

ＡＤ変換器２０は、いわゆるサイクリックＡＤ変換器であり、多段パイプライン型のＡＤ変換器と比べて回路面積が小さい。また本実施形態においては、従来のサイクリックＡＤ変換器と比べてＡＤ変換の処理速度も改善されている。 The AD converter 20 is a so-called cyclic AD converter and has a circuit area smaller than that of a multistage pipeline type AD converter. In this embodiment, the processing speed of AD conversion is also improved as compared with the conventional cyclic AD converter.

図２は、第１実施形態のＡＤ変換器の構成を示す。第１ＡＤ変換部３２は、入力電圧のアナログ値を所定ビット数のデジタル値へ変換し、ＤＡ変換部３４およびデジタル出力回路４８へ出力する。ＤＡ変換部３４は、入力されたデジタル値をアナログ値に変換する。第１増幅部３６は、入力電圧をサンプリングするサンプルホールド回路であり、その増幅率は２倍である。減算部３８は、ＤＡ変換部３４から出力されるアナログ値と、第１ＡＤ変換部３２に入力され第１増幅部３６にサンプリングされたアナログ値との差を出力する。第２増幅部４０は、減算部３８の出力を増幅する。増幅率は４倍である。 FIG. 2 shows a configuration of the AD converter according to the first embodiment. The first AD converter 32 converts the analog value of the input voltage into a digital value having a predetermined number of bits, and outputs the digital value to the DA converter 34 and the digital output circuit 48. The DA converter 34 converts the input digital value into an analog value. The first amplifying unit 36 is a sample-and-hold circuit that samples an input voltage, and its amplification factor is twice. The subtractor 38 outputs the difference between the analog value output from the DA converter 34 and the analog value input to the first AD converter 32 and sampled by the first amplifier 36. The second amplifying unit 40 amplifies the output of the subtracting unit 38. The amplification factor is 4 times.

循環経路４２は、第２増幅部４０の出力を第１ＡＤ変換部３２へ循環させる経路であり
、一端が第１スイッチＳＷ１１と第１ＡＤ変換部３２の間に接続される。第２スイッチＳＷ１２（請求項１における「スイッチ」または請求項２における「第１のスイッチ」に相当する。）は循環経路４２上に設けられ、オンされたときに第２増幅部４０の出力を第１ＡＤ変換部３２へ循環させ、オフされたときにその循環を遮断する。 The circulation path 42 is a path for circulating the output of the second amplification unit 40 to the first AD conversion unit 32, and one end is connected between the first switch SW <b> 11 and the first AD conversion unit 32. The second switch SW12 (corresponding to the “switch” in claim 1 or the “first switch” in claim 2) is provided on the circulation path 42, and outputs the output of the second amplifier 40 when turned on. Circulate to the first AD converter 32, and when turned off, the circulation is interrupted.

分岐経路４４は、第２増幅部４０の出力を循環経路４２から第２ＡＤ変換部４６へ分岐させる経路であり、循環経路４２側の一端が第２スイッチＳＷ１２と第２増幅部４０の間に接続される。第２ＡＤ変換部４６は、第２増幅部４０の出力であるアナログ値を所定ビット数のデジタル値に変換する。第３スイッチＳＷ１３（請求項２における「第２のスイッチ」に相当する。）は分岐経路４４上に設けられ、オンされたときに第２増幅部４０の出力を第２ＡＤ変換部４６へ入力し、オフされたときにその入力を遮断する。なお、本実施形態では分岐経路４４上に第３スイッチＳＷ１３が設けられた構成を説明するが、変形例においては分岐経路４４上に第３スイッチＳＷ１３が設けられておらず、第２増幅部４０の出力と第２ＡＤ変換部４６の入力がスイッチを介さずに接続された構成であってもよい。その場合、第２スイッチＳＷ１２のオンオフにかかわらず第２ＡＤ変換部４６を動作させ続けるとともに、第２ＡＤ変換部４６の出力であるデジタルデータのうち有効な部分のみをデジタル出力回路４８が取得する構成としてもよい。 The branch path 44 is a path for branching the output of the second amplification unit 40 from the circulation path 42 to the second AD conversion unit 46, and one end on the circulation path 42 side is connected between the second switch SW 12 and the second amplification unit 40. Is done. The second AD conversion unit 46 converts the analog value output from the second amplification unit 40 into a digital value having a predetermined number of bits. The third switch SW13 (corresponding to the “second switch” in claim 2) is provided on the branch path 44, and inputs the output of the second amplifier 40 to the second AD converter 46 when turned on. When it is turned off, its input is cut off. In the present embodiment, a configuration in which the third switch SW13 is provided on the branch path 44 will be described. However, in the modification, the third switch SW13 is not provided on the branch path 44, and the second amplifying unit 40 is provided. And the input of the second AD converter 46 may be connected without a switch. In this case, the second AD converter 46 is kept operating regardless of whether the second switch SW12 is turned on or off, and the digital output circuit 48 acquires only a valid portion of the digital data output from the second AD converter 46. Also good.

制御部１９は、第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０などの各構成へ印加するクロック信号ＣＬＫを生成する。また、制御部１９は第１スイッチＳＷ１１、第２スイッチＳＷ１２、および第３スイッチＳＷ１３へ印加するスイッチ制御信号ＳＷを生成する。制御部１９は、第２スイッチＳＷ１２および第３スイッチＳＷ１３のうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替える。 The control unit 19 generates a clock signal CLK to be applied to each component such as the first AD conversion unit 32, the DA conversion unit 34, the first amplification unit 36, the subtraction unit 38, and the second amplification unit 40. Further, the control unit 19 generates a switch control signal SW to be applied to the first switch SW11, the second switch SW12, and the third switch SW13. When the controller 19 turns on one of the second switch SW12 and the third switch SW13, the controller 19 turns off the other and periodically switches it on and off.

以上の構成によって以下の通り動作する。まず、第１スイッチＳＷ１１がオンされたときに入力電圧Ｖｉｎが第１ＡＤ変換部３２および第１増幅部３６に入力される。第１ＡＤ変換部３２は、入力電圧Ｖｉｎを４ビットのデジタル値に変換する。変換された値は減算部３８によって元の入力電圧Ｖｉｎから差し引かれる。以上が循環１巡目の動作である。 The above configuration operates as follows. First, the input voltage Vin is input to the first AD converter 32 and the first amplifier 36 when the first switch SW11 is turned on. The first AD converter 32 converts the input voltage Vin into a 4-bit digital value. The converted value is subtracted from the original input voltage Vin by the subtracting unit 38. The above is the operation of the first circulation.

減算部３８の出力は第２増幅部４０によって増幅される。このとき、第１スイッチＳＷ１１および第３スイッチＳＷ１３はオフされ、第２スイッチＳＷ１２がオンされる。第２増幅部４０の出力は循環経路４２を通じて第１ＡＤ変換部３２および第１増幅部３６へフィードバックされる。第１ＡＤ変換部３２は、入力値を３ビットのデジタル値に変換する。その変換した値に相当するアナログ値は減算部３８によって元の入力値から差し引かれる。以上が循環２巡目の動作である。 The output of the subtracting unit 38 is amplified by the second amplifying unit 40. At this time, the first switch SW11 and the third switch SW13 are turned off, and the second switch SW12 is turned on. The output of the second amplifier 40 is fed back to the first AD converter 32 and the first amplifier 36 through the circulation path 42. The first AD converter 32 converts the input value into a 3-bit digital value. The analog value corresponding to the converted value is subtracted from the original input value by the subtracting unit 38. The above is the operation of the second circulation.

減算部３８の出力は第２増幅部４０によって増幅される。このとき、第２スイッチＳＷ１２がオフされるとともに、第１スイッチＳＷ１１および第３スイッチＳＷ１３がオンされる。第２増幅部４０の出力としてのアナログ値は分岐経路４４を通じて第２ＡＤ変換部４６に入力され、第２ＡＤ変換部４６はその入力値を３ビットのデジタル値に変換する。こうして上位から段階的にＡＤ変換された４ビット、３ビット、３ビットの各デジタル値は、デジタル出力回路４８によって１０ビットのデジタル値Ｄｏｕｔに整形されて出力される。一方、第２ＡＤ変換部４６の変換と並行して、第１ＡＤ変換部３２には次の入力電圧Ｖｉｎが入力され、これを第１ＡＤ変換部３２が４ビットのデジタル値に変換する。このように、以上の動作は最初の入力電圧Ｖｉｎについては３巡目の動作に相当するが、次の入力電圧Ｖｉｎについては１巡目の動作となる。したがって、全体としては２回循環する間に３回のＡＤ変換が実行され、その間に１０ビットのデジタル値が生成される。すなわち、ｎ回循環させる間に（ｎ＋１）回のＡＤ変換回数を処理させることができる。従来は２回循環させて２回のＡＤ変換しか処理できなかったが、本実施形態によれば３回のＡ
Ｄ変換を処理できるので、全体として動作速度が１．５倍に高速化される。 The output of the subtracting unit 38 is amplified by the second amplifying unit 40. At this time, the second switch SW12 is turned off, and the first switch SW11 and the third switch SW13 are turned on. The analog value as the output of the second amplifier 40 is input to the second AD converter 46 through the branch path 44, and the second AD converter 46 converts the input value into a 3-bit digital value. The 4-bit, 3-bit, and 3-bit digital values that have been AD-converted stepwise from the upper side are shaped into a 10-bit digital value Dout by the digital output circuit 48 and output. On the other hand, in parallel with the conversion of the second AD converter 46, the next input voltage Vin is input to the first AD converter 32, and the first AD converter 32 converts it into a 4-bit digital value. As described above, the above operation corresponds to the third round operation for the first input voltage Vin, but the first round operation for the next input voltage Vin. Therefore, as a whole, three AD conversions are performed during two cycles, and a 10-bit digital value is generated during that time. That is, it is possible to process (n + 1) AD conversion times during circulation n times. Conventionally, only two AD conversions were performed by circulating twice, but according to this embodiment, three A
Since D conversion can be processed, the overall operation speed is increased by 1.5 times.

図３は、第１実施形態における制御部による制御内容を示すタイムチャートである。スイッチ制御信号ＳＷは、その周期がクロック信号ＣＬＫの周期の２倍であり、立ち上がりおよび立ち下がりがクロック信号ＣＬＫの立ち上がりと同期する。第１スイッチＳＷ１１および第３スイッチＳＷ１３は、スイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ１２は、スイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。 FIG. 3 is a time chart showing the contents of control by the control unit in the first embodiment. The switch control signal SW has a cycle twice that of the clock signal CLK, and rises and falls in synchronization with the rise of the clock signal CLK. The first switch SW11 and the third switch SW13 are turned on when the switch control signal SW is high, and are turned off when the switch control signal SW is low. The second switch SW12 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low.

第１増幅部３６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２増幅部４０はクロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第１ＡＤ変換部３２および第２ＡＤ変換部４６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ＤＡ変換部３４は、クロック信号ＣＬＫがハイのときにＤＡ変換を実行し、ローのときは不定である。 The first amplifier 36 performs an auto-zero operation when the clock signal CLK is high, and performs an amplifier operation when the clock signal CLK is low. The second amplifying unit 40 performs an amplifier operation when the clock signal CLK is high, and performs an auto-zero operation when the clock signal CLK is low. The first AD converter 32 and the second AD converter 46 execute an auto-zero operation when the clock signal CLK is high, and perform AD conversion when the clock signal CLK is low. The DA converter 34 performs DA conversion when the clock signal CLK is high, and is undefined when the clock signal CLK is low.

循環１巡目において、第１スイッチＳＷ１１および第３スイッチＳＷ１３がオンされ、第２スイッチＳＷ１２がオフされる。このとき、入力電圧Ｖｉｎが第１増幅部３６によってサンプリングされるとともに、第１ＡＤ変換部３２によりＡＤ変換される。この変換は、変換結果のデジタル値が１０ビットのうち上位４ビットに相当する１回目のＡＤ変換である（図において「（１）」と示す。）。これと並行して一つ前の入力電圧について第２ＡＤ変換部４６によりＡＤ変換が実行される。この変換は、変換結果のデジタル値が１０ビットのうち下位３ビットに相当する３回目のＡＤ変換である（図において「（３）」と示す。）。 In the first circulation cycle, the first switch SW11 and the third switch SW13 are turned on, and the second switch SW12 is turned off. At this time, the input voltage Vin is sampled by the first amplifier 36 and AD-converted by the first AD converter 32. This conversion is the first AD conversion in which the digital value of the conversion result corresponds to the upper 4 bits of 10 bits (indicated as “(1)” in the figure). In parallel with this, AD conversion is executed by the second AD converter 46 for the previous input voltage. This conversion is the third AD conversion in which the digital value of the conversion result corresponds to the lower 3 bits of 10 bits (indicated as “(3)” in the figure).

循環２巡目において、第１スイッチＳＷ１１および第３スイッチＳＷ１３がオフされ、第２スイッチＳＷ１２がオンされる。このとき、減算部３８の出力は第２増幅部４０によって増幅され、第１ＡＤ変換部３２にフィードバックされると、第１ＡＤ変換部３２によりＡＤ変換される。この変換は、変換結果のデジタル値が１０ビットのうち中間の３ビットに相当する２回目のＡＤ変換である（図において「（２）」と示す。）。その出力は、次の入力電圧Ｖｉｎについての１巡目に第２増幅部４０によって増幅され、第２ＡＤ変換部４６によってさらに３回目のＡＤ変換がなされる。このような１巡目と２巡目の動作が交互に繰り返される。 In the second circulation, the first switch SW11 and the third switch SW13 are turned off, and the second switch SW12 is turned on. At this time, when the output of the subtracting unit 38 is amplified by the second amplifying unit 40 and fed back to the first AD converting unit 32, it is AD converted by the first AD converting unit 32. This conversion is the second AD conversion in which the digital value of the conversion result corresponds to the middle 3 bits of 10 bits (indicated as “(2)” in the figure). The output is amplified by the second amplifying unit 40 in the first round of the next input voltage Vin, and the third AD conversion is further performed by the second AD converting unit 46. Such first and second round operations are repeated alternately.

本実施形態によれば、従来のサイクリックＡＤ変換器に第２ＡＤ変換部４６のようなＡＤ変換回路を一つ追加することによって全体の変換速度を１．５倍に高めることができる。この第２ＡＤ変換部４６は、ＡＤ変換器２０の周辺で一時的に利用されていないＡＤ変換回路を転用する形で追加されてもよい。
（第２実施形態）
本実施形態においては、第１実施形態のＡＤ変換器２０に相当するサイクリックＡＤ変換器を複数ユニット設け、第２ＡＤ変換部４６に相当する一つのＡＤ変換部を複数のサイクリックＡＤ変換器で共用する点で第１実施形態と異なる。以下、第１実施形態との相違点を中心に説明する。 According to this embodiment, the entire conversion speed can be increased by 1.5 times by adding one AD conversion circuit such as the second AD conversion unit 46 to the conventional cyclic AD converter. The second AD conversion unit 46 may be added by diverting an AD conversion circuit that is not temporarily used around the AD converter 20.
(Second Embodiment)
In the present embodiment, a plurality of cyclic AD converters corresponding to the AD converter 20 of the first embodiment are provided, and one AD conversion unit corresponding to the second AD conversion unit 46 is composed of a plurality of cyclic AD converters. It differs from the first embodiment in that it is shared. Hereinafter, the difference from the first embodiment will be mainly described.

図４は、第２実施形態のＡＤ変換器の構成を示す。本実施形態のＡＤ変換器２０は、第１変換ユニット１００と第２変換ユニット１０２を有する。第１変換ユニット１００の第１ＡＤ変換部７０、第１ＤＡ変換部７２、第１増幅部７４、第１減算部７６、および第２増幅部７８と、第２変換ユニット１０２の第２ＡＤ変換部８０、第２ＤＡ変換部８２、第３増幅部８４、第２減算部８６、および第４増幅部８８は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０と同様
の構成である。第１変換ユニット１００の第１スイッチＳＷ１４１、第２スイッチＳＷ１４２、および第３スイッチＳＷ１４３と、第２変換ユニット１０２の第４スイッチＳＷ１４４、第５スイッチＳＷ１４５、および第６スイッチＳＷ１４６は、それぞれ第１実施形態の第１スイッチＳＷ１１、第２スイッチＳＷ１２、および第３スイッチＳＷ１３と同様の構成である。第１変換ユニット１００の第１循環経路１１０および第１分岐経路１１２と、第２変換ユニット１０２の第２循環経路１１４および第２分岐経路１１６は、それぞれ第１実施形態の循環経路４２および分岐経路４４と同様の構成である。 FIG. 4 shows a configuration of the AD converter according to the second embodiment. The AD converter 20 according to this embodiment includes a first conversion unit 100 and a second conversion unit 102. A first AD conversion unit 70, a first DA conversion unit 72, a first amplification unit 74, a first subtraction unit 76, a second amplification unit 78 of the first conversion unit 100, a second AD conversion unit 80 of the second conversion unit 102, The second DA converter 82, the third amplifier 84, the second subtractor 86, and the fourth amplifier 88 are respectively the first AD converter 32, the DA converter 34, the first amplifier 36, and the subtracter of the first embodiment. The configuration is the same as that of the unit 38 and the second amplification unit 40. The first switch SW141, the second switch SW142, and the third switch SW143 of the first conversion unit 100, and the fourth switch SW144, the fifth switch SW145, and the sixth switch SW146 of the second conversion unit 102 are each in the first implementation. The configuration is the same as the first switch SW11, the second switch SW12, and the third switch SW13. The first circulation path 110 and the first branch path 112 of the first conversion unit 100 and the second circulation path 114 and the second branch path 116 of the second conversion unit 102 are respectively the circulation path 42 and the branch path of the first embodiment. The configuration is the same as 44.

第１デジタル出力回路９２および第２デジタル出力回路９４は、それぞれ第１実施形態のデジタル出力回路４８と同様の構成である。第３ＡＤ変換部９０および制御部１９は、それぞれ第１実施形態の第２ＡＤ変換部４６および制御部１９と同様の構成である。ただし、第３ＡＤ変換部９０は、第１変換ユニット１００と第２変換ユニット１０２とで交互に利用される。そのため、第３スイッチＳＷ１４３がオンのときは第６スイッチＳＷ１４６がオフ、第３スイッチＳＷ１４３がオフのときは第６スイッチＳＷ１４６がオンになるよう制御される。すなわち、第１変換ユニット１００と第２変換ユニット１０２の処理は１巡ずれた形に制御される。 The first digital output circuit 92 and the second digital output circuit 94 have the same configuration as the digital output circuit 48 of the first embodiment. The 3rd AD conversion part 90 and the control part 19 are the structures similar to the 2nd AD conversion part 46 and the control part 19 of 1st Embodiment, respectively. However, the third AD conversion unit 90 is alternately used by the first conversion unit 100 and the second conversion unit 102. Therefore, the sixth switch SW146 is controlled to be off when the third switch SW143 is on, and the sixth switch SW146 is turned on when the third switch SW143 is off. That is, the processes of the first conversion unit 100 and the second conversion unit 102 are controlled to be shifted by one round.

図５は、第２実施形態における制御部による制御内容を示すタイムチャートである。第１変換ユニット１００および第２変換ユニット１０２における処理順序は、それぞれ第１実施形態のＡＤ変換器２０における処理順序と同様である。ただし、第１変換ユニット１００で１巡目の処理をする間に第２変換ユニット１０２で２巡目の処理をするように、処理タイミングが１巡分ずれている点で異なる。したがって、第３スイッチＳＷ１４３と第６スイッチＳＷ１４６の双方がオンまたはオフとなることはなく、第３ＡＤ変換部９０を第１変換ユニット１００と第２変換ユニット１０２で共用できる。クロック信号ＣＬＫとスイッチ制御信号ＳＷの周期および同期タイミングは第１実施形態と同様である。 FIG. 5 is a time chart showing the contents of control by the control unit in the second embodiment. The processing order in the first conversion unit 100 and the second conversion unit 102 is the same as the processing order in the AD converter 20 of the first embodiment. However, the difference is that the processing timing is shifted by one round so that the second conversion unit 102 performs the second round process while the first conversion unit 100 performs the first round process. Therefore, both the third switch SW143 and the sixth switch SW146 are not turned on or off, and the third AD converter 90 can be shared by the first conversion unit 100 and the second conversion unit 102. The cycle and synchronization timing of the clock signal CLK and the switch control signal SW are the same as in the first embodiment.

第１スイッチＳＷ１４１および第３スイッチＳＷ１４３はスイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ１４２はスイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。一方、第４スイッチＳＷ１４４および第６スイッチＳＷ１４６はスイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。第５スイッチＳＷ１４５はスイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。 The first switch SW141 and the third switch SW143 are turned on when the switch control signal SW is high and turned off when the switch control signal SW is low. The second switch SW142 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. On the other hand, the fourth switch SW144 and the sixth switch SW146 are turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. The fifth switch SW145 is turned on when the switch control signal SW is high and turned off when the switch control signal SW is low.

本実施形態によれば、第３ＡＤ変換部９０を第１変換ユニット１００と第２変換ユニット１０２で共用することにより、構成要素の利用効率を高めることができる。すなわち、第１実施形態の第２ＡＤ変換部４６には２巡に１回ずつＡＤ変換を処理させたのに対し、第３ＡＤ変換部９０には１巡に１回ずつＡＤ変換を処理させることができ、ＡＤ変換部を無駄なく利用できる。
（第３実施形態）
本実施形態のＡＤ変換器２０は、内部に設けられるＡＤ変換部が一つだけである点と、そのＡＤ変換部の処理速度が可変である点で他の実施形態のＡＤ変換器２０と異なる。 According to the present embodiment, the third AD conversion unit 90 is shared by the first conversion unit 100 and the second conversion unit 102, so that the utilization efficiency of the components can be increased. That is, the second AD converter 46 of the first embodiment performs AD conversion once every two cycles, whereas the third AD converter 90 allows AD conversion to be processed once per cycle. The AD converter can be used without waste.
(Third embodiment)
The AD converter 20 of the present embodiment is different from the AD converters 20 of the other embodiments in that there is only one AD converter provided therein and the processing speed of the AD converter is variable. .

図６は、第３実施形態のＡＤ変換器の構成を示す。ＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。第１スイッチＳＷ２１、第２スイッチＳＷ２２（請求項３における「スイッチ」に相当する。）、循環経路４２、およびデジタル出力回路４８は、それぞれ第１実施形態の第１スイッチＳＷ１１、第２スイッチＳＷ１２、循環経路４２、およびデジタル出力回路４８と同様の構成である。 FIG. 6 shows a configuration of the AD converter according to the third embodiment. The AD conversion unit 30, the DA conversion unit 34, the first amplification unit 36, the subtraction unit 38, and the second amplification unit 40 are respectively the first AD conversion unit 32, the DA conversion unit 34, and the first amplification unit 36 of the first embodiment. The subtracting unit 38 and the second amplifying unit 40 have the same configuration. The first switch SW21, the second switch SW22 (corresponding to the “switch” in claim 3), the circulation path 42, and the digital output circuit 48 are respectively the first switch SW11, the second switch SW12, The configuration is the same as that of the circulation path 42 and the digital output circuit 48.

制御部１９は、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０などの各構成へ印加する第１クロック信号ＣＬＫ１を生成する。また、制御部１９は、ＤＡ変換部３４へ印加する第２クロック信号ＣＬＫ２を生成する。さらに制御部１９は第１スイッチＳＷ２１および第２スイッチＳＷ２２へ印加するスイッチ制御信号ＳＷを生成してそれらのオンとオフを制御する。 The control unit 19 generates a first clock signal CLK1 to be applied to each component such as the DA conversion unit 34, the first amplification unit 36, the subtraction unit 38, the second amplification unit 40, and the like. Further, the control unit 19 generates a second clock signal CLK2 to be applied to the DA conversion unit 34. Furthermore, the control part 19 produces | generates switch control signal SW applied to 1st switch SW21 and 2nd switch SW22, and controls those on and off.

以上の構成によって以下の通り動作する。まず、第１スイッチＳＷ２１がオンされたときに入力電圧ＶｉｎがＡＤ変換部３０および第１増幅部３６に入力される。ＡＤ変換部３０は、入力電圧Ｖｉｎを４ビットのデジタル値に変換する。このとき、制御部１９は第２クロック信号ＣＬＫ２の周波数を３倍に高める。これにより、ＡＤ変換部３０によるＡＤ変換処理の時間は、第１実施形態の第１ＡＤ変換部３２によるＡＤ変換処理時間の１／３となる。このＡＤ変換が終わるときに第１スイッチＳＷ２１はオフされ、第２スイッチＳＷ２２はオンされる。変換された値は減算部３８によって元の入力電圧Ｖｉｎから差し引かれる。以上が１巡目の動作であり、１巡目が終わるタイミングで第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１と同じ周波数に戻される。 The above configuration operates as follows. First, when the first switch SW21 is turned on, the input voltage Vin is input to the AD converter 30 and the first amplifier 36. The AD conversion unit 30 converts the input voltage Vin into a 4-bit digital value. At this time, the control unit 19 increases the frequency of the second clock signal CLK2 by three times. Thereby, the time of the AD conversion processing by the AD conversion unit 30 becomes 1/3 of the AD conversion processing time by the first AD conversion unit 32 of the first embodiment. When this AD conversion ends, the first switch SW21 is turned off and the second switch SW22 is turned on. The converted value is subtracted from the original input voltage Vin by the subtracting unit 38. The above is the operation of the first round, and the frequency of the second clock signal CLK2 is returned to the same frequency as the first clock signal CLK1 at the timing when the first round ends.

減算部３８の出力は第２増幅部４０によって増幅される。このとき、第１スイッチＳＷ２１はオフのままで、第２スイッチＳＷ２２はオンのままにされる。第２増幅部４０の出力は循環経路４２を通じて第１ＡＤ変換部３２および第１増幅部３６へフィードバックされる。第１ＡＤ変換部３２は、入力値を３ビットのデジタル値に変換する。その変換した値に相当するアナログ値は減算部３８によって元の入力値から差し引かれる。以上が２巡目の動作である。 The output of the subtracting unit 38 is amplified by the second amplifying unit 40. At this time, the first switch SW21 remains off and the second switch SW22 remains on. The output of the second amplifier 40 is fed back to the first AD converter 32 and the first amplifier 36 through the circulation path 42. The first AD converter 32 converts the input value into a 3-bit digital value. The analog value corresponding to the converted value is subtracted from the original input value by the subtracting unit 38. The above is the operation of the second round.

減算部３８の出力は第２増幅部４０によって増幅される。その間に、第１スイッチＳＷ２１がオンされ、第２スイッチＳＷ２２がオフされる。よって、ＡＤ変換部３０および第１増幅部３６には次の入力電圧Ｖｉｎが入力され、第２クロック信号ＣＬＫ２の周波数も３倍に引き上げられる。ＡＤ変換部３０による４ビットのＡＤ変換処理が終わるタイミングで第１スイッチＳＷ２１はオフされ、第２スイッチＳＷ２２はオンされる。よって、ＡＤ変換部３０には第２増幅部４０の出力が入力され、ＡＤ変換部３０による３ビットのＡＤ変換が実行される。こうして上位から段階的にＡＤ変換された４ビット、３ビット、３ビットの各デジタル値は、デジタル出力回路４８によって１０ビットのデジタル値Ｄｏｕｔに整形されて出力される。以上の動作は最初の入力電圧Ｖｉｎについては３巡目の動作に相当するが、次の入力電圧Ｖｉｎについては１巡目の動作となる。すなわち、循環１回の間にＡＤ変換部３０によって２回のＡＤ変換が処理される。したがって、全体としては２回循環する間に３回のＡＤ変換が実行され、その間に１０ビットのデジタル値が生成される。一般化すると、ｎ回循環させる間に（ｎ＋１）回のＡＤ変換回数を処理させることができる。従来は２回循環させて２回のＡＤ変換しか処理できなかったが、本実施形態によれば３回のＡＤ変換を処理できるので、全体として動作速度が１．５倍に高速化される。 The output of the subtracting unit 38 is amplified by the second amplifying unit 40. Meanwhile, the first switch SW21 is turned on and the second switch SW22 is turned off. Therefore, the next input voltage Vin is input to the AD conversion unit 30 and the first amplification unit 36, and the frequency of the second clock signal CLK2 is also tripled. The first switch SW21 is turned off and the second switch SW22 is turned on at the timing when the AD conversion unit 30 finishes the 4-bit AD conversion process. Therefore, the output of the second amplification unit 40 is input to the AD conversion unit 30, and 3-bit AD conversion is executed by the AD conversion unit 30. The 4-bit, 3-bit, and 3-bit digital values that have been AD-converted stepwise from the upper side are shaped into a 10-bit digital value Dout by the digital output circuit 48 and output. The above operation corresponds to the third round operation for the first input voltage Vin, but the first round operation for the next input voltage Vin. That is, two AD conversions are processed by the AD conversion unit 30 in one cycle. Therefore, as a whole, three AD conversions are performed during two cycles, and a 10-bit digital value is generated during that time. In general, (n + 1) AD conversion times can be processed during n cycles. Conventionally, only two AD conversions can be processed by circulating twice, but according to the present embodiment, three AD conversions can be processed, so that the overall operation speed is increased by 1.5 times.

図７は、第３実施形態における制御部による制御内容を示すタイムチャートである。第２クロック信号ＣＬＫ２の周期は可変であり、第１クロック信号ＣＬＫ１と周期が等しい期間と第１クロック信号ＣＬＫ１の１／３の周期となる期間とが繰り返される。基本的には第１クロック信号ＣＬＫ１がハイのときに第２クロック信号ＣＬＫ２がローとなり、第１クロック信号ＣＬＫ１がローのときに第２クロック信号ＣＬＫ２がハイとなる。ただし、第１クロック信号ＣＬＫ１の２周期に１回、第１クロック信号ＣＬＫ１がローとなっている間に、第２クロック信号ＣＬＫ２の周期が１／３となって、順次ハイ、ロー、ハイになる。 FIG. 7 is a time chart showing the contents of control by the control unit in the third embodiment. The period of the second clock signal CLK2 is variable, and a period having the same period as that of the first clock signal CLK1 and a period having a period of 1/3 of the first clock signal CLK1 are repeated. Basically, the second clock signal CLK2 is low when the first clock signal CLK1 is high, and the second clock signal CLK2 is high when the first clock signal CLK1 is low. However, while the first clock signal CLK1 is low once every two cycles of the first clock signal CLK1, the cycle of the second clock signal CLK2 becomes ３ and sequentially becomes high, low, and high. Become.

スイッチ制御信号ＳＷの周期は、第１クロック信号ＣＬＫ１の周期の２倍であり、スイ
ッチ制御信号ＳＷがハイになる期間は第１クロック信号ＣＬＫ１がハイになる期間の２／３である。スイッチ制御信号ＳＷが立ち下がるタイミングは、第２クロック信号ＣＬＫ２の周期が１／３となる期間における１回目の立ち下がりタイミングと同期する。 The cycle of the switch control signal SW is twice the cycle of the first clock signal CLK1, and the period during which the switch control signal SW is high is 2/3 of the period during which the first clock signal CLK1 is high. The timing at which the switch control signal SW falls is synchronized with the first falling timing in the period in which the cycle of the second clock signal CLK2 is 1/3.

第１スイッチＳＷ２１はスイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ２２はスイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。第１増幅部３６は第１クロック信号ＣＬＫ１がハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２増幅部４０は、基本的には第２クロック信号ＣＬＫ２の立ち下がりでアンプ動作を実行し、立ち上がりでオートゼロ動作を実行する。ただし、第２クロック信号ＣＬＫ２の周期が１／３のときの１回目の立ち上がりと立ち下がりは第２増幅部４０に印加されない。ＡＤ変換部３０は、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作を実行し、ハイのときにＡＤ変換を実行する。ＤＡ変換部３４は、第１クロック信号ＣＬＫ１がハイのときにＤＡ変換を実行し、ローのときは不定である。 The first switch SW21 is turned on when the switch control signal SW is high and turned off when the switch control signal SW is low. The second switch SW22 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. The first amplifier 36 performs an auto-zero operation when the first clock signal CLK1 is high, and performs an amplifier operation when the first clock signal CLK1 is low. The second amplifying unit 40 basically performs an amplifier operation at the falling edge of the second clock signal CLK2, and performs an auto-zero operation at the rising edge. However, the first rise and fall when the period of the second clock signal CLK2 is 1/3 is not applied to the second amplifying unit 40. The AD conversion unit 30 performs an auto-zero operation when the second clock signal CLK2 is low, and performs AD conversion when the second clock signal CLK2 is high. The DA converter 34 performs DA conversion when the first clock signal CLK1 is high, and is indefinite when it is low.

本実施形態によれば、ＡＤ変換部３０の処理速度を一時的に速めることにより、従来３回の循環で処理されていたＡＤ変換を２回の循環で処理でき、変換速度を１．５倍に高めることができる。
（第４実施形態）
本実施形態の構成は、主にＤＡ変換部、増幅部、減算部の個数が多い点で他の実施形態と異なる。全体のＡＤ変換処理の速度は従来の２倍となる。 According to the present embodiment, by temporarily increasing the processing speed of the AD conversion unit 30, AD conversion that has been processed in three cycles in the past can be processed in two cycles, and the conversion speed is increased by 1.5 times. Can be increased.
(Fourth embodiment)
The configuration of this embodiment is different from the other embodiments mainly in that the number of DA conversion units, amplification units, and subtraction units is large. The entire AD conversion processing speed is twice that of the conventional one.

図８は、第４実施形態のＡＤ変換器の構成を示す。第１ＡＤ変換部３２、第１ＤＡ変換部５０、第１増幅部５４、第１減算部６０、および第２増幅部５６は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。ただし、第１増幅部５４の増幅率は１倍で、第２増幅部５６の増幅率は２倍である。 FIG. 8 shows the configuration of the AD converter of the fourth embodiment. The first AD converter 32, the first DA converter 50, the first amplifier 54, the first subtractor 60, and the second amplifier 56 are respectively the first AD converter 32, the DA converter 34, and the second amplifier 56 of the first embodiment. The configuration is the same as that of the first amplifying unit 36, the subtracting unit 38, and the second amplifying unit 40. However, the amplification factor of the first amplification unit 54 is 1 and the amplification factor of the second amplification unit 56 is 2 times.

第２ＡＤ変換部４９、第２ＤＡ変換部５２、第３増幅部５８、第２減算部６２、および第４増幅部６４もまた、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。ただし、第３増幅部５８の増幅率は２倍で、第４増幅部６４の増幅率も２倍である。 The second AD converter 49, the second DA converter 52, the third amplifier 58, the second subtractor 62, and the fourth amplifier 64 are also respectively the first AD converter 32, the DA converter 34, The configuration is the same as that of the first amplification unit 36, the subtraction unit 38, and the second amplification unit 40. However, the amplification factor of the third amplification unit 58 is twice, and the amplification factor of the fourth amplification unit 64 is also twice.

制御部１９およびデジタル出力回路４８は、それぞれ第１実施形態の制御部１９およびデジタル出力回路４８と同様の構成である。第１スイッチＳＷ１３１および第３スイッチＳＷ１３３は、それぞれ第１実施形態の第１スイッチＳＷ１１と同様の構成である。第１循環経路４５、第２循環経路４７、第２スイッチＳＷ１３２（請求項４における「第１のスイッチ」に相当する。）、および第４スイッチＳＷ１３４（請求項４における「第２のスイッチ」に相当する。）は、それぞれ第１実施形態の循環経路４２、分岐経路４４、第２スイッチＳＷ１２、および第３スイッチＳＷ１３に相当する構成である。ただし、第１循環経路４５は第４増幅部６４の出力を第１ＡＤ変換部３２へ循環させる経路であり、第２循環経路４７は第４増幅部６４の出力を第２ＡＤ変換部４９へ循環させる経路である。第２スイッチＳＷ１３２は第１循環経路４５上で第１ＡＤ変換部３２への循環をオンまたはオフする。第４スイッチＳＷ１３４は第２循環経路４７上で第２ＡＤ変換部４９への循環をオンまたはオフする。 The control unit 19 and the digital output circuit 48 have the same configurations as the control unit 19 and the digital output circuit 48 of the first embodiment, respectively. The first switch SW131 and the third switch SW133 have the same configuration as the first switch SW11 of the first embodiment. First circulation path 45, second circulation path 47, second switch SW132 (corresponding to “first switch” in claim 4), and fourth switch SW134 (“second switch” in claim 4) Are equivalent to the circulation path 42, the branch path 44, the second switch SW12, and the third switch SW13 of the first embodiment, respectively. However, the first circulation path 45 is a path for circulating the output of the fourth amplification section 64 to the first AD conversion section 32, and the second circulation path 47 is for circulating the output of the fourth amplification section 64 to the second AD conversion section 49. It is a route. The second switch SW132 turns on or off the circulation to the first AD conversion unit 32 on the first circulation path 45. The fourth switch SW 134 turns on or off the circulation to the second AD conversion unit 49 on the second circulation path 47.

以上の構成によって以下の通り動作する。入力電圧Ｖｉｎは、第１スイッチＳＷ１３１がオンされ、第２スイッチＳＷ１３２がオフされたときに第１スイッチＳＷ１３１を介して第１ＡＤ変換部３２および第１増幅部５４に入力される。第１ＡＤ変換部３２により４ビットのＡＤ変換がなされる。 The above configuration operates as follows. The input voltage Vin is input to the first AD converter 32 and the first amplifier 54 via the first switch SW131 when the first switch SW131 is turned on and the second switch SW132 is turned off. The first AD converter 32 performs 4-bit AD conversion.

第２増幅部５６の出力は、第３スイッチＳＷ１３３がオンされ、第４スイッチＳＷ１３４がオフされたときに第３スイッチＳＷ１３３を介して第２ＡＤ変換部４９および第３増幅部５８に入力される。第２ＡＤ変換部４９により２ビットのＡＤ変換がなされる。 The output of the second amplifying unit 56 is input to the second AD converting unit 49 and the third amplifying unit 58 via the third switch SW133 when the third switch SW133 is turned on and the fourth switch SW134 is turned off. The second AD converter 49 performs 2-bit AD conversion.

第４増幅部６４の出力は、第３スイッチＳＷ１３３がオンされたときに第１ＡＤ変換部３２へフィードバックされ、第４スイッチＳＷ１３４がオンされたときに第２ＡＤ変換部４９へフィードバックされる。制御部１９は、第１スイッチＳＷ１３１および第２スイッチＳＷ１３２のうち一方をオンするときに他方をオフにし、第３スイッチＳＷ１３３および第４スイッチＳＷ１３４のうち一方をオンするときに他方をオフにする。また、制御部１９は、第２スイッチＳＷ１３２および第４スイッチＳＷ１３４のうち一方をオンするときに他方をオフにする。制御部１９は、これらオンとオフを定期的に切り替える。 The output of the fourth amplifier 64 is fed back to the first AD converter 32 when the third switch SW133 is turned on, and is fed back to the second AD converter 49 when the fourth switch SW134 is turned on. The control unit 19 turns off the other when turning on one of the first switch SW131 and the second switch SW132, and turns off the other when turning on one of the third switch SW133 and the fourth switch SW134. In addition, the control unit 19 turns off the other one of the second switch SW132 and the fourth switch SW134 when turned on. The control unit 19 periodically switches between on and off.

入力電圧Ｖｉｎは、第１ＡＤ変換部３２による４ビットのＡＤ変換と、第２ＡＤ変換部４９による２ビットのＡＤ変換が順次実行された後、第２ＡＤ変換部４９にフィードバックされて再び第２ＡＤ変換部４９により２ビットのＡＤ変換が実行される。次に第１ＡＤ変換部３２にフィードバックされて第１ＡＤ変換部３２により２ビットのＡＤ変換が実行される。こうして上位から段階的にＡＤ変換された４ビット、２ビット、２ビット、２ビットの各デジタル値は、デジタル出力回路４８によって１０ビットのデジタル値Ｄｏｕｔに整形されて出力される。 After the 4-bit AD conversion by the first AD converter 32 and the 2-bit AD conversion by the second AD converter 49 are sequentially executed, the input voltage Vin is fed back to the second AD converter 49 and again the second AD converter. 49, 2-bit AD conversion is executed. Next, it is fed back to the first AD converter 32 and 2-bit AD conversion is executed by the first AD converter 32. The 4-bit, 2-bit, 2-bit, and 2-bit digital values that are AD-converted stepwise from the upper side are shaped into a 10-bit digital value Dout by the digital output circuit 48 and output.

一方、第２ＡＤ変換部４９による２回目のＡＤ変換が実行される間、第１ＡＤ変換部３２には次の入力電圧Ｖｉｎが入力され、ＡＤ変換が並行して実行される。第４増幅部６４の出力が第１ＡＤ変換部３２によりＡＤ変換されるときには、次の入力電圧Ｖｉｎについて第２ＡＤ変換部４９による１回目のＡＤ変換が並行して実行される。したがって、全体としては１回循環する間に２回のＡＤ変換が実行され、２回循環する間に１０ビットのデジタル値が生成される。一般化すると、ｎ回循環させる間に２ｎ回のＡＤ変換回数を処理させることができる。従来は２回循環させて２回のＡＤ変換しか処理できなかったが、本実施形態によれば４回のＡＤ変換を処理できるので、全体として動作速度が２倍に高速化される。 On the other hand, while the second AD conversion by the second AD conversion unit 49 is executed, the next input voltage Vin is input to the first AD conversion unit 32, and AD conversion is executed in parallel. When the output of the fourth amplifier 64 is AD-converted by the first AD converter 32, the first AD conversion by the second AD converter 49 is executed in parallel for the next input voltage Vin. Therefore, as a whole, two AD conversions are executed during one cycle, and a 10-bit digital value is generated during two cycles. When generalized, 2n AD conversion times can be processed while circulating n times. Conventionally, only two AD conversions can be processed by circulating twice, but according to the present embodiment, four AD conversions can be processed, so that the overall operation speed is doubled.

従来のサイクリックＡＤ変換器と比べると、主に第１ＡＤ変換部３２、第１ＤＡ変換部５０、第１増幅部５４、第２増幅部５６などの構成が追加された形となる。ただし、これらの構成としてＡＤ変換器２０の周辺で一時的に利用されていない回路を転用する形で追加してもよい。 Compared with a conventional cyclic AD converter, the configuration mainly includes a first AD conversion unit 32, a first DA conversion unit 50, a first amplification unit 54, a second amplification unit 56, and the like. However, these configurations may be added by diverting a circuit that is not temporarily used in the vicinity of the AD converter 20.

図９は、第４実施形態における制御部による制御内容を示すタイムチャートである。スイッチ制御信号ＳＷは、その周期がクロック信号ＣＬＫの周期の２倍であり、立ち上がりおよび立ち下がりがクロック信号ＣＬＫの立ち下がりと同期する。第１スイッチＳＷ１３１は、スイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。第２スイッチＳＷ１３２は、スイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第１増幅部５４はクロック信号ＣＬＫの立ち上がりでアンプ動作が実行され、次の立ち上がりでオートゼロ動作またはサンプリング動作が実行される。これらの動作をクロック信号ＣＬＫの立ち上がりごとに繰り返す。第２増幅部５６もまたクロック信号ＣＬＫの立ち上がりごとにアンプ動作とオートゼロ動作またはサンプリング動作を繰り返すが、第１増幅部５４の動作とは１周期分ずれている。 FIG. 9 is a time chart showing the contents of control by the control unit in the fourth embodiment. The switch control signal SW has a period twice that of the clock signal CLK, and rises and falls in synchronization with the fall of the clock signal CLK. The first switch SW131 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low. The second switch SW132 is turned on when the switch control signal SW is high and turned off when the switch control signal SW is low. The first amplifying unit 54 performs an amplifier operation at the rising edge of the clock signal CLK, and performs an auto zero operation or a sampling operation at the next rising edge. These operations are repeated every time the clock signal CLK rises. The second amplifying unit 56 also repeats the amplifier operation and the auto zero operation or the sampling operation every time the clock signal CLK rises, but the operation of the first amplifying unit 54 is shifted by one cycle.

第１ＡＤ変換部３２は、クロック信号ＣＬＫがハイのときにＡＤ変換を実行し、ローのときにオートゼロ動作を実行する。第１ＤＡ変換部５０は、クロック信号ＣＬＫが立ち上がるときにＤＡ変換を実行し、次の立ち上がりで不定となる。ＤＡ変換は、第１増幅部５
４がオートゼロ動作またはサンプリング動作を実行しているときに並行して実行される。 The first AD converter 32 performs AD conversion when the clock signal CLK is high, and performs auto-zero operation when the clock signal CLK is low. The first DA converter 50 performs DA conversion when the clock signal CLK rises, and becomes indefinite at the next rise. DA conversion is performed by the first amplifying unit 5.
4 is executed in parallel when the auto-zero operation or the sampling operation is being executed.

第３スイッチＳＷ１３３はスイッチ制御信号ＳＷがローのときにオフされ、ハイのときにオンされる。第４スイッチＳＷ１３４はスイッチ制御信号ＳＷがローのときにオンされ、ハイのときにオフされる。第３増幅部５８は、クロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第４増幅部６４は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２ＡＤ変換部４９は、クロック信号ＣＬＫがハイのときにＡＤ変換を実行し、ローのときにオートゼロ動作を実行する。第２ＤＡ変換部５２は、クロック信号ＣＬＫがローのときにＤＡ変換を実行し、ハイのときは不定となる。 The third switch SW133 is turned off when the switch control signal SW is low and turned on when it is high. The fourth switch SW134 is turned on when the switch control signal SW is low and turned off when it is high. The third amplifying unit 58 performs an amplifier operation when the clock signal CLK is high, and performs an auto-zero operation when the clock signal CLK is low. The fourth amplifying unit 64 performs an auto zero operation when the clock signal CLK is high, and performs an amplifier operation when the clock signal CLK is low. The second AD converter 49 performs AD conversion when the clock signal CLK is high, and performs auto-zero operation when the clock signal CLK is low. The second DA converter 52 performs DA conversion when the clock signal CLK is low and becomes indefinite when it is high.

本実施形態によれば、従来のサイクリックＡＤ変換器に第１ＡＤ変換部３２、第１ＤＡ変換部５０、第１増幅部５４、第２増幅部５６、第１減算部６０などの各構成を追加することによって全体の変換速度を２倍に高めることができる。
（第５実施形態）
図１０は、第５実施形態のＡＤ変換器の構成を示す。本実施形態は、増幅部に供給する電圧を制御する点で他の実施形態と異なる。ＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０は、それぞれ第３実施形態のＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、および第２増幅部４０と同様の構成である。第１スイッチＳＷ２１、第２スイッチＳＷ２２、およびデジタル出力回路４８は、それぞれ第３実施形態の第１スイッチＳＷ２１、第２スイッチＳＷ２２、およびデジタル出力回路４８と同様の構成である。 According to this embodiment, each configuration such as the first AD conversion unit 32, the first DA conversion unit 50, the first amplification unit 54, the second amplification unit 56, and the first subtraction unit 60 is added to the conventional cyclic AD converter. By doing so, the overall conversion speed can be doubled.
(Fifth embodiment)
FIG. 10 shows the configuration of the AD converter of the fifth embodiment. The present embodiment is different from the other embodiments in that the voltage supplied to the amplifying unit is controlled. The AD conversion unit 30, the DA conversion unit 34, the first amplification unit 36, the subtraction unit 38, and the second amplification unit 40 are respectively the AD conversion unit 30, the DA conversion unit 34, the first amplification unit 36, and the third amplification unit 36. The configuration is the same as that of the subtraction unit 38 and the second amplification unit 40. The first switch SW21, the second switch SW22, and the digital output circuit 48 have the same configurations as the first switch SW21, the second switch SW22, and the digital output circuit 48 of the third embodiment, respectively.

第１増幅部３６に対しては、第３スイッチＳＷ２３がオンされたときに電源電圧ＶＤＤから電圧が供給され、第３スイッチＳＷ２３がオフされたときにその供給が遮断される。第２増幅部４０に対しては、第４スイッチＳＷ２４がオンされたときに電源電圧ＶＤＤから電圧が供給され、第４スイッチＳＷ２４がオフされたときにその供給が遮断される。ＤＡ変換部３４に対しては、第５スイッチＳＷ２５がオンされたときに電源電圧ＶＤＤから電圧が供給され、第５スイッチＳＷ２５がオフされたときにその供給が遮断される。制御部１９は、ＡＤ変換部３０、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０などの各構成へ印加するクロック信号ＣＬＫを生成する。制御部１９は第１スイッチＳＷ２１および第２スイッチＳＷ２２へ印加する第１スイッチ制御信号ＳＷ１を生成してそれらのオンとオフを制御する。制御部１９は、第３スイッチＳＷ２３へ第２スイッチ制御信号ＳＷ２を印加し、第４スイッチＳＷ２４へ第３スイッチ制御信号ＳＷ３を印加して、それらのオンとオフを制御する。さらに、第１スイッチＳＷ２１および第２スイッチＳＷ２２のうち一方をオンするときに他方をオフにし、定期的にそのオンとオフを切り替える。 The first amplifying unit 36 is supplied with a voltage from the power supply voltage VDD when the third switch SW23 is turned on, and is cut off when the third switch SW23 is turned off. The voltage is supplied from the power supply voltage VDD to the second amplifying unit 40 when the fourth switch SW24 is turned on, and the supply is cut off when the fourth switch SW24 is turned off. The DA converter 34 is supplied with a voltage from the power supply voltage VDD when the fifth switch SW25 is turned on, and is cut off when the fifth switch SW25 is turned off. The control unit 19 generates a clock signal CLK to be applied to each component such as the AD conversion unit 30, the DA conversion unit 34, the first amplification unit 36, the subtraction unit 38, and the second amplification unit 40. The control unit 19 generates a first switch control signal SW1 to be applied to the first switch SW21 and the second switch SW22 and controls their on and off. The control unit 19 applies the second switch control signal SW2 to the third switch SW23, and applies the third switch control signal SW3 to the fourth switch SW24, thereby controlling on / off thereof. Further, when one of the first switch SW21 and the second switch SW22 is turned on, the other is turned off and periodically switched on and off.

図１１は、第５実施形態における制御部による制御内容を示すタイムチャートである。第１スイッチ制御信号ＳＷ１は、その周期がクロック信号ＣＬＫの周期の３倍であり、クロック信号ＣＬＫの１周期分のハイと２周期分のローを繰り返す。第１スイッチ制御信号ＳＷ１の立ち上がりおよび立ち下がりはクロック信号ＣＬＫの立ち上がりと同期する。第２スイッチ制御信号ＳＷ２および第３スイッチ制御信号ＳＷ３もまたその周期がクロック信号ＣＬＫの周期の３倍であり、クロック信号ＣＬＫの２周期分のハイと１周期分のローを繰り返す。第２スイッチ制御信号ＳＷ２の立ち上がりおよび立ち下がりはクロック信号ＣＬＫの立ち上がりと同期し、第３スイッチ制御信号ＳＷ３の立ち上がりおよび立ち下がりはクロック信号ＣＬＫの立ち下がりと同期する。 FIG. 11 is a time chart showing the contents of control by the control unit in the fifth embodiment. The cycle of the first switch control signal SW1 is three times the cycle of the clock signal CLK, and repeats high for one cycle and low for two cycles of the clock signal CLK. The rise and fall of the first switch control signal SW1 is synchronized with the rise of the clock signal CLK. The cycle of the second switch control signal SW2 and the third switch control signal SW3 is also three times the cycle of the clock signal CLK, and repeats high for two cycles and low for one cycle of the clock signal CLK. The rise and fall of the second switch control signal SW2 is synchronized with the rise of the clock signal CLK, and the rise and fall of the third switch control signal SW3 is synchronized with the fall of the clock signal CLK.

第１スイッチＳＷ２１は、第１スイッチ制御信号ＳＷ１がハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ２２は、第１スイッチ制御信号ＳＷ１がハイのと
きにオフされ、ローのときにオンされる。第３スイッチＳＷ２３は、第２スイッチ制御信号ＳＷ２がハイのときにオンされ、ローのときにオフされる。第４スイッチＳＷ２４および第５スイッチＳＷ２５は、第３スイッチ制御信号ＳＷ１がハイのときにオンされ、ローのときにオフされる。 The first switch SW21 is turned on when the first switch control signal SW1 is high, and is turned off when it is low. The second switch SW22 is turned off when the first switch control signal SW1 is high, and turned on when it is low. The third switch SW23 is turned on when the second switch control signal SW2 is high, and is turned off when it is low. The fourth switch SW24 and the fifth switch SW25 are turned on when the third switch control signal SW1 is high, and are turned off when the third switch control signal SW1 is low.

第１増幅部３６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。ただし、第２スイッチ制御信号ＳＷ２がローのとき、すなわち第３スイッチＳＷ２３がオフされたときに動作が一時停止される。第２増幅部４０は、クロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。ただし、第３スイッチ制御信号ＳＷ３がローのとき、すなわち第４スイッチＳＷ２４がオフされたときに動作が一時停止される。 The first amplifier 36 performs an auto-zero operation when the clock signal CLK is high, and performs an amplifier operation when the clock signal CLK is low. However, the operation is temporarily stopped when the second switch control signal SW2 is low, that is, when the third switch SW23 is turned off. The second amplifying unit 40 performs an amplifier operation when the clock signal CLK is high, and performs an auto-zero operation when the clock signal CLK is low. However, the operation is temporarily stopped when the third switch control signal SW3 is low, that is, when the fourth switch SW24 is turned off.

ＡＤ変換部３０は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ＤＡ変換部３４は、クロック信号ＣＬＫがハイのときにＤＡ変換を実行し、ローのときは不定となる。ただし、第３スイッチ制御信号ＳＷ３がローのとき、すなわち第５スイッチＳＷ２５がオフされたときに動作が一時停止される。なお、第３スイッチＳＷ２３、第４スイッチＳＷ２４、および第５スイッチＳＷ２５がオフされるのは、循環が３回目に達したときのＡＤ変換時である。このＡＤ変換の結果はさらにフィードバックする必要がないので、増幅の必要もないためである。 The AD converter 30 performs an auto-zero operation when the clock signal CLK is high, and performs AD conversion when the clock signal CLK is low. The DA converter 34 performs DA conversion when the clock signal CLK is high, and becomes indefinite when it is low. However, the operation is temporarily stopped when the third switch control signal SW3 is low, that is, when the fifth switch SW25 is turned off. The third switch SW23, the fourth switch SW24, and the fifth switch SW25 are turned off at the time of AD conversion when the circulation reaches the third time. This is because the result of this AD conversion does not need to be further fed back, and therefore there is no need for amplification.

本実施形態によれば、増幅部の動作が不要となるタイミングでその増幅部への電圧供給を遮断することにより、消費電力を低減することができる。
（第６実施形態）
図１２は、第６実施形態のＡＤ変換器の構成を示す。本実施形態は、ＡＤ変換部に供給する電圧を制御する点で他の実施形態と異なる。第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０、および第２ＡＤ変換部４６は、それぞれ第１実施形態の第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０、および第２ＡＤ変換部４６と同様の構成である。第１スイッチＳＷ１１、第２スイッチＳＷ１２、第３スイッチＳＷ１３、制御部１９、およびデジタル出力回路４８は、それぞれ第１実施形態の第１スイッチＳＷ１１、第２スイッチＳＷ１２、第３スイッチＳＷ１３、制御部１９、およびデジタル出力回路４８と同様の構成である。 According to the present embodiment, the power consumption can be reduced by cutting off the voltage supply to the amplifying unit at the timing when the operation of the amplifying unit becomes unnecessary.
(Sixth embodiment)
FIG. 12 shows the configuration of the AD converter of the sixth embodiment. The present embodiment is different from the other embodiments in that the voltage supplied to the AD converter is controlled. The first AD converter 32, the DA converter 34, the first amplifier 36, the subtractor 38, the second amplifier 40, and the second AD converter 46 are respectively the first AD converter 32 and the DA converter 46 of the first embodiment. 34, the first amplifying unit 36, the subtracting unit 38, the second amplifying unit 40, and the second AD converting unit 46. The first switch SW11, the second switch SW12, the third switch SW13, the control unit 19, and the digital output circuit 48 are respectively the first switch SW11, the second switch SW12, the third switch SW13, and the control unit 19 of the first embodiment. , And the digital output circuit 48.

第２ＡＤ変換部４６に対しては、第４スイッチＳＷ１４がオンされたときに電源電圧ＶＤＤから電圧が供給され、第４スイッチＳＷ１４がオフされたときにその供給が遮断される。制御部１９は、第１ＡＤ変換部３２、ＤＡ変換部３４、第１増幅部３６、減算部３８、第２増幅部４０、第２ＡＤ変換部４６などの各構成へクロック信号ＣＬＫを印加する。制御部１９は第１スイッチＳＷ１１、第２スイッチＳＷ１２、第３スイッチＳＷ１３、および第４スイッチＳＷ１４へスイッチ制御信号ＳＷを印加してそれらのオンとオフを制御する。第１スイッチＳＷ１１および第３スイッチＳＷ１３はつねに同時にオンまたはオフされる。第１スイッチＳＷ１１および第３スイッチＳＷ１３をオンするときは第２スイッチＳＷ１２をオフし、第１スイッチＳＷ１１および第３スイッチＳＷ１３をオフするときは第２スイッチＳＷ１２をオンする。 The second AD converter 46 is supplied with a voltage from the power supply voltage VDD when the fourth switch SW14 is turned on, and is cut off when the fourth switch SW14 is turned off. The control unit 19 applies the clock signal CLK to each component such as the first AD conversion unit 32, the DA conversion unit 34, the first amplification unit 36, the subtraction unit 38, the second amplification unit 40, and the second AD conversion unit 46. The control unit 19 applies a switch control signal SW to the first switch SW11, the second switch SW12, the third switch SW13, and the fourth switch SW14 to control on and off of them. The first switch SW11 and the third switch SW13 are always turned on or off at the same time. When turning on the first switch SW11 and the third switch SW13, the second switch SW12 is turned off, and when turning off the first switch SW11 and the third switch SW13, the second switch SW12 is turned on.

図１３は、第６実施形態における制御部による制御内容を示すタイムチャートである。クロック信号ＣＬＫおよびスイッチ制御信号ＳＷは、その周期と同期タイミングが第１実施形態と同様である。第１スイッチＳＷ１１、第３スイッチＳＷ１３、および第４スイッチＳＷ１４は、スイッチ制御信号ＳＷがハイのときにオンされ、ローのときにオフされる。第２スイッチＳＷ１２は、スイッチ制御信号ＳＷがハイのときにオフされ、ローのときにオンされる。 FIG. 13 is a time chart showing the contents of control by the control unit in the sixth embodiment. The clock signal CLK and the switch control signal SW have the same cycle and synchronization timing as in the first embodiment. The first switch SW11, the third switch SW13, and the fourth switch SW14 are turned on when the switch control signal SW is high, and are turned off when the switch control signal SW is low. The second switch SW12 is turned off when the switch control signal SW is high and turned on when the switch control signal SW is low.

第１増幅部３６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにアンプ動作を実行する。第２増幅部４０は、クロック信号ＣＬＫがハイのときにアンプ動作を実行し、ローのときにオートゼロ動作を実行する。第１ＡＤ変換部３２は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ＤＡ変換部３４は、クロック信号ＣＬＫがハイのときにＤＡ変換を実行し、ローのときは不定となる。 The first amplifier 36 performs an auto-zero operation when the clock signal CLK is high, and performs an amplifier operation when the clock signal CLK is low. The second amplifying unit 40 performs an amplifier operation when the clock signal CLK is high, and performs an auto-zero operation when the clock signal CLK is low. The first AD converter 32 performs an auto-zero operation when the clock signal CLK is high, and performs AD conversion when the clock signal CLK is low. The DA converter 34 performs DA conversion when the clock signal CLK is high, and becomes indefinite when it is low.

第２ＡＤ変換部４６は、クロック信号ＣＬＫがハイのときにオートゼロ動作を実行し、ローのときにＡＤ変換を実行する。ただし、スイッチ制御信号ＳＷがローのとき、すなわち第４スイッチＳＷ１４がオフのときは電圧供給が遮断されてその動作は一時停止される。なお、第４スイッチＳＷ１４がオフされるのは循環が１回目のときのＡＤ変換時である。このとき第２ＡＤ変換部４６はＡＤ変換をする必要がない。本実施形態によれば、ＤＡ変換部の動作が不要となるタイミングでそのＤＡ変換部への電圧供給を遮断することにより、消費電力を低減することができる。 The second AD converter 46 performs an auto zero operation when the clock signal CLK is high, and performs AD conversion when the clock signal CLK is low. However, when the switch control signal SW is low, that is, when the fourth switch SW14 is off, the voltage supply is cut off and the operation is temporarily stopped. The fourth switch SW14 is turned off at the time of AD conversion when the circulation is the first time. At this time, the second AD converter 46 does not need to perform AD conversion. According to the present embodiment, the power consumption can be reduced by cutting off the voltage supply to the DA converter at the timing when the operation of the DA converter is unnecessary.

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。 The present invention has been described based on the embodiments. This embodiment is an exemplification, and it is understood by those skilled in the art that various modifications can be made to the combination of each component and each processing process, and such modifications are also within the scope of the present invention. . Hereinafter, modifications will be described.

各実施形態において減算部とその出力を増幅する増幅部を別々に設けたが、変形例においてはこれらを減算増幅器の形で一体に構成してもよい。また、各実施形態におけるデジタル出力回路４８を、変形例においては図１のＤＳＰ１６の一部として構成してもよい。 In each embodiment, the subtracting unit and the amplifying unit for amplifying the output thereof are provided separately. However, in a modified example, they may be integrally configured in the form of a subtracting amplifier. Further, the digital output circuit 48 in each embodiment may be configured as a part of the DSP 16 in FIG.

第５実施形態では第１増幅部３６、第２増幅部４０、およびＤＡ変換部３４へ供給される電圧をすべて制御する構成とした。変形例ではこれら第１増幅部３６、第２増幅部４０、およびＤＡ変換部３４のうちいずれか一つまたは二つについてのみ供給される電圧を制御する構成としてもよい。 In the fifth embodiment, the voltage supplied to the first amplifier 36, the second amplifier 40, and the DA converter 34 is all controlled. In a modified example, the voltage supplied to only one or two of the first amplifier 36, the second amplifier 40, and the DA converter 34 may be controlled.

第６実施形態では第２ＡＤ変換部４６へ供給される電圧を制御する構成としたが、変形例ではＤＡ変換部３４へ供給される電圧をさらに制御する構成としてもよい。そのような構成によっても消費電力を低減できる場合がある。 In the sixth embodiment, the voltage supplied to the second AD converter 46 is controlled. However, in a modified example, the voltage supplied to the DA converter 34 may be further controlled. Even with such a configuration, power consumption may be reduced.

図１は、本実施形態のＡＤ変換器を一部に含む画像処理回路の基本的な構成を示す図である。FIG. 1 is a diagram illustrating a basic configuration of an image processing circuit that partially includes an AD converter according to the present embodiment. 第１実施形態のＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter of 1st Embodiment. 第１実施形態における制御部による制御内容を示すタイムチャートである。It is a time chart which shows the control content by the control part in 1st Embodiment. 第２実施形態のＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter of 2nd Embodiment. 第２実施形態における制御部による制御内容を示すタイムチャートである。It is a time chart which shows the control content by the control part in 2nd Embodiment. 第３実施形態のＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter of 3rd Embodiment. 第３実施形態における制御部による制御内容を示すタイムチャートである。It is a time chart which shows the control content by the control part in 3rd Embodiment. 第４実施形態のＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter of 4th Embodiment. 第４実施形態における制御部による制御内容を示すタイムチャートである。It is a time chart which shows the control content by the control part in 4th Embodiment. 第５実施形態のＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter of 5th Embodiment. 第５実施形態における制御部による制御内容を示すタイムチャートである。It is a time chart which shows the control content by the control part in 5th Embodiment. 第６実施形態のＡＤ変換器の構成を示す図である。It is a figure which shows the structure of the AD converter of 6th Embodiment. 第６実施形態における制御部による制御内容を示すタイムチャートである。It is a time chart which shows the control content by the control part in 6th Embodiment.

Explanation of symbols

ＶＤＤ電源、ＳＷ１１第１スイッチ、ＳＷ１２第２スイッチ、ＳＷ１３第３スイッチ、１９制御部、２０ＡＤ変換器、３２第１ＡＤ変換部、３４
ＤＡ変換部、３６第１増幅部、３８減算部、４０第２増幅部、４２循環経路、４４分岐経路、４６第２ＡＤ変換部、４８デジタル出力回路。 VDD power supply, SW11 first switch, SW12 second switch, SW13 third switch, 19 control unit, 20 AD converter, 32 first AD conversion unit, 34
DA conversion unit, 36 first amplification unit, 38 subtraction unit, 40 second amplification unit, 42 circulation path, 44 branch path, 46 second AD conversion unit, 48 digital output circuit.

Claims

A first AD converter for converting an input analog value into a digital value having a predetermined number of bits;
A first DA converter that converts a digital value output from the first AD converter into an analog value;
A first subtraction unit that outputs a difference between an analog value output from the first DA conversion unit and an analog value input to the first AD conversion unit;
A first amplifying unit for amplifying the output of the first subtracting unit;
A second AD converter for converting an analog value as an output of the first amplifier into a digital value of a predetermined number of bits;
A second DA converter that converts a digital value output from the second AD converter to an analog value;
A second subtraction unit that outputs a difference between an analog value output from the second DA conversion unit and an analog value input to the second AD conversion unit;
A second amplifying unit for amplifying the output of the second subtracting unit;
A first circulation path for circulating the output of the second amplification unit to the first AD conversion unit;
A second circulation path for circulating the output of the second amplification unit to the second AD conversion unit;
A first switch for turning on or off circulation to the first AD converter on the first circulation path;
A second switch for turning on or off circulation to the second AD converter on the second circulation path;
A controller that controls on and off of the first switch and the second switch,
The control unit turns off one of the first switch and the second switch when turning on the other, and periodically switches on and off, thereby converting the first AD conversion unit and the first switch. 2. An analog-digital conversion circuit characterized in that the conversion by the 2AD conversion unit is executed in parallel.