JP4545153B2 - 真空にパッケージされたマイクロミラー配列素子およびその製造方法 - Google Patents
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Description
1)素子ウェーハー上にMEMS素子を組み立てる。
2)素子ウェーハー上の各々の型の周辺で密封リングを形成する。ここで、密封リングはチタンの第1の層、パラジウムの第2の層および金の第3の層から成る半田が続く窒化シリコン(下にある導線を電気的に絶縁するため)の層から成る。
3)同様に、密封リングを蓋ウェーハーの上に形成する。
4)蓋ウェーハーおよびウェーハー素子は、各々が位置整合配置され真空排気される。
5)両ウェーハーが封止されるように熱せられる。
米国特許第6,479,320号は、MEMS素子を素子ウェーハーに配置し、蓋ウェーハーにウェーハー素子を真空封止している点で注目に値する。
1)基板上にマイクロミラー配列素子およびアドレス回路を形成する;
2)マイクロミラー配列素子が保護され金属パッドが露出するように、保護層を基板の上に形成し、それをパターン化する;
3)金属的パッド上に半田球を付着する;
4)チップを単一化する;
5)セラミック基板の開口部にチップを入れフリップチップ組み立てをする;
6)ポリマーカプセルで半田接合間の空隙を充填する;
7)マイクロミラー配列素子から保護層を取り除く;そして、
8)パッケージ密閉のための基板に蓋をつける。
フリップチップ組み立てが用いられるという点で、この方法は改善しており、マイクロミラー配列素子は組み立てされる間保護されている。しかしながら、パッケージが密閉されるにもかかわらず、それが真空下でないという制限がある。チップおよびパッケージ間の接触領域がポリマーカプセルと半田球配列を含む点に留意する必要がある。この接触面は真空を維持することを目的としないため、内部を真空に保持することはこの特許は意図していない。
1)マイクロミラー、
2)マイクロミラーアドレス電極、および
3)制御回路。
図1の特定のケースにおいて、制御回路は直角データ線(101および102)、水平アドレス線(103および104)、NMOSトランジスタ(117、118、119および120)およびそれらを結ぶ電気接続から成り、制御回路は、マイクロミラーおよびそのアドレス電極間のバイアス電圧の加圧を制御するために提供される回路としての手段である。図1に示すように、制御回路は、NMOSトランジスタからできている。しかしながら、制御回路はCMOS回路、PMOS回路、バイポーラートランジスタ回路、BiCMOS回路、DMOS回路、HEMT回路、アモルファスシリコン薄膜トランジスタ回路、ポリシリコン薄膜トランジスタ回路、SiGeトランジスタ回路、SiCトランジスタ回路、GaNトランジスタ回路、GaAsトランジスタ回路、InPトランジスタ回路、CdSeトランジスタ回路、有機トランジスタ回路および共役高分子トランジスタ回路を含む他方式の回路でもよいことを理解しなければならない。
1)マイクロミラー支持構造811の上部は、露出していて平面であること、
2)除去的層803は平面であること、そして、
3)マイクロミラー支持構造811の上部および除去的層803の上部は、同じレベルにある。
この明細書において、上部は、図面ページでは一番下を意味する。平坦化工程の結果は、図式的に図8Kに示される。
1)マイクロミラー配列チップ1202によって占有される第1の領域と、そして、
2)ゲッター材によって占有される第2の領域とに分けられる。
通常、第1の領域は、第2の領域より実質的に大きくなければならない。2つの領域は非封止バリアによって分離され、領域間のガス拡散は許容される。
Claims (18)
- 素子基板と、第1のパッケージ基板と、第2のパッケージ基板と、で構成され、
該素子基板は、第1の表面層および第2の表面層を有し、該第1の表面層には制御回路が、そして該第2の表面層にはマイクロミラーの配列素子が配置され、該マイクロミラーの配列素子は、マイクロミラーと、該マイクロミラーを支持する少なくとも1つの支持構造と、該マイクロミラーを駆動する少なくとも1つのアドレス電極と、を有し、該制御回路と該少なくとも1つのアドレス電極とを接続する該素子基板上の第1の表面層に形成された複数の電気的導電経路線体が配置され、該制御回路に電気的に接続された該素子基板の第1の表面層には第1の複数の金属電極が配置されるよう構成され、
該第1のパッケージ基板は、第1の表面層と第2の表面層とを有し、該第1の表面層上には第2の複数の金属電極が配置され、該素子基板の第1の複数の金属電極と該パッケージ基板の第2の複数の金属電極とが複数の半田球で電気的に接続され、そして、マウントされた構成を有し、
該第2のパッケージ基板は、該素子基板を囲むガラスフリット接着線で該第1のパッケージ基板の第1の表面層とで接着された構造を有し、該2つのパッケージ基板と該ガラスフリット接着線とによって仕切られた排気領域が構成された、
真空パッケージされたマイクロミラーの配列素子。 - 前記制御回路と前記少なくとも1つのマイクロミラー部分のアドレス電極とを接続する少なくとも1つの電気的導電経路線体を有し、該電気的導電経路線体が前記素子基板を貫通しかつ該貫通部が金属で埋めたビアの形である、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記第1の表面層および前記第2の表面層の間が絶縁層で構成された素子基板からなる、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記素子基板の平面に入射する光伝播ベクトル方向に直角となる辺を有さない前記マイクロミラーで構成された、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記マイクロミラー支持構造を支持するために配列されたねじりヒンジと、前記素子基板上の該ねじりヒンジを支持する一対の支持構造からなる前記マイクロミラー部分を有する、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記マイクロミラー部が、前記マイクロミラーの回転を制限する、少なくとも1つの停止部材を有する、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 第1の停止部材は第1の方向での前記マイクロミラー回転を制限し、第2の停止部材は第2の方向での前記マイクロミラー回転を制限する、少なくとも1つの停止部材を有する、請求項6記載の真空パッケージされたマイクロミラーの配列素子。
- 前記第2のパッケージ基板が電磁放射に透明である、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記ガラスフリット接着線を形成するために使われるガラスフリット混合材が、400℃、350℃又は300℃のいずれかより低いガラス遷移温度のガラスフリットである、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記ガラスフリット接着線を形成するために使われるガラスフリット混合材が、450℃より低い軟化温度のガラスフリットである、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記ガラスフリット接着線を形成するために使われるガラスフリット混合材が、45〜90重量%のPbOを含むガラスフリットから成る、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記ガラスフリットによる接着線を形成するためのガラスフリット混合材が、ガラスフリットおよび前記ガラスフリットより高い融点を有する微粒子状の充填材料から成る、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 排出管が前記パッケージ基板の間に配置された、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 排出管が前記第1パッケージ基板の前記第2表面の開口部に封着された、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記排気された領域の内部にゲッター材が配置された、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 前記排気された領域は、第1の部分および第2の部分およびそれらの間を仕切る非封止バリアから成っていて、前記第1の部分は、前記素子基板を含み、前記第2の部分は、前記ゲッター材を含み、前記非封止バリアは、前記第1の部分および前記第2の部分間のガス拡散がなされる、請求項15記載の真空パッケージされたマイクロミラーの配列素子。
- 前記排気された領域はほぼ1×10−4トール(ほぼ1.33×10−2Pa)又はほぼ1×10−6トール(ほぼ1.33×10−4Pa)より低い圧力からなる、請求項1記載の真空パッケージされたマイクロミラーの配列素子。
- 請求項1から請求項17のいずれかに記載の真空パッケージされたマイクロミラーの配列素子から成る空間光変調器(SLM)。
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