JP4543522B2 - Soft output decoding device, soft output decoding method, and decoding device and decoding method - Google Patents

Description

【０００６】
なお、上式（１）における右辺に示すＰｒ｛Ａ｜Ｂ｝は、Ｂが生じた条件の下でのＡが生じる条件付き確率である。この遷移確率Ｐ_t（ｍ｜ｍ’）は、次式（２）に示すように、入力ｉでステートｍ’からステートｍへと遷移するときに、時刻ｔでの入力ｉ_tがｉである確率Ｐｒ｛ｉ_t＝ｉ｝と等しいものである。
【０００７】
【数２】

【０００８】
雑音のある無記憶通信路１００２は、Ｘ₁ ^Tを入力とし、Ｙ₁ ^Tを出力する。ここで、１タイムスロットにｎビットの受信値が出力されるものとすると、時刻ｔにおける出力をｙ_t＝（ｙ_t1，ｙ_t2，・・・，ｙ_tn）で表し、Ｙ₁ ^T＝（ｙ₁，ｙ₂，・・・，ｙ_T）で表す。雑音のある無記憶通信路１００２の遷移確率は、全てのｔ（１≦ｔ≦Ｔ）について、次式（３）に示すように、各シンボルの遷移確率Ｐｒ｛ｙ_j｜ｘ_j｝を用いて定義することができる。
【０００９】
【数３】

【００１０】
ここで、次式（４）のようにλ_tjを定義する。この次式（４）に示すλ_tjは、Ｙ₁ ^Tを受信した際の時刻ｔでの入力情報の尤度を表し、本来求めるべき軟出力である。
【００１１】
【数４】

【００１２】
ＢＣＪＲアルゴリズムにおいては、次式（５）乃至次式（７）に示すような確率α_t，β_t及びγ_tを定義する。なお、Ｐｒ｛Ａ；Ｂ｝は、ＡとＢとがともに生じる確率を表すものとする。
【００１３】
【数５】

【００１４】
【数６】

【００１５】
【数７】

【００１６】
ここで、これらの確率α_t，β_t及びγ_tの内容について、符号化装置１００１における状態遷移図であるトレリスを図１１３を用いて説明する。同図において、α_t-1は、符号化開始ステートＳ₀＝０から受信値をもとに時系列順に算出した時刻ｔ−１における各ステートの通過確率に対応する。また、β_tは、符号化終了ステートＳ_T＝０から受信値をもとに時系列の逆順に算出した時刻ｔにおける各ステートの通過確率に対応する。さらに、γ_tは、時刻ｔにおける受信値と入力確率とをもとに算出した時刻ｔにステート間を遷移する各枝の出力の受信確率に対応する。
【００１７】
これらの確率α_t，β_t及びγ_tを用いると、軟出力λ_tjは、次式（８）のように表すことができる。
【００１８】
【数８】

【００１９】
ところで、ｔ＝１，２，・・・，Ｔについて、次式（９）が成立する。
【００２０】
【数９】

【００２１】
同様に、ｔ＝１，２，・・・，Ｔについて、次式（１０）が成立する。
【００２２】
【数１０】

【００２３】
さらに、γ_tについて、次式（１１）が成立する。
【００２４】
【数１１】

【００２５】
したがって、復号装置１００３は、ＢＣＪＲアルゴリズムを適用して軟出力復号を行う場合には、これらの関係に基づいて、図１１４に示す一連の工程を経ることにより軟出力λ_tを求める。
【００２６】
まず、復号装置１００３は、同図に示すように、ステップＳ１００１において、ｙ_tを受信する毎に、上式（９）及び上式（１１）を用いて、確率α_t（ｍ）及びγ_t（ｍ’，ｍ）を算出する。
【００２７】
続いて、復号装置１００３は、ステップＳ１００２において、系列Ｙ₁ ^Tの全てを受信した後に、上式（１０）を用いて、全ての時刻ｔにおける各ステートｍについて、確率β_t（ｍ）を算出する。
【００２８】
そして、復号装置１００３は、ステップＳ１００３において、ステップＳ１００１及びステップＳ１００２において算出した確率α_t，β_t及びγ_tを上式（８）に代入し、各時刻ｔにおける軟出力λ_tを算出する。
【００２９】
復号装置１００３は、このような一連の処理を経ることによって、ＢＣＪＲアルゴリズムを適用した軟出力復号を行うことができる。
【００３０】
ところで、このようなＢＣＪＲアルゴリズムにおいては、確率を直接値として保持して演算を行う必要があり、積演算を含むために演算量が大きいという問題があった。そこで、演算量を削減する手法として、「Robertson, Villebrun and Hoeher, “A comparison of optimal and sub-optimal MAP decoding algorithms operating in the domain”, IEEE Int. Conf. on Communications, pp. 1009-1013, June 1995」に記載されているＭａｘ−Ｌｏｇ−ＭＡＰアルゴリズム及びＬｏｇ−ＭＡＰアルゴリズム（以下、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズム及びＬｏｇ−ＢＣＪＲアルゴリズムと称する。）がある。
【００３１】
まず、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムについて説明する。Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムは、確率α_t，β_t並びにγ_t、及び軟出力λ_tを自然対数を用いて対数表記し、次式（１２）に示すように、確率の積演算を対数の和演算に置き換えるとともに、次式（１３）に示すように、確率の和演算を対数の最大値演算で近似するものである。なお、次式（１３）に示すｍａｘ（ｘ，ｙ）は、ｘ，ｙのうち大きい値を有するものを選択する関数である。
【００３２】
【数１２】

【００３３】
【数１３】

【００３４】
ここで、記載を簡略化するため、自然対数をＩと略記し、α_t，β_t，γ_t，λ_tの自然対数値を、それぞれ、次式（１４）に示すように、Ｉα_t，Ｉβ_t，Ｉγ_t，Ｉλ_tと表すものとする。なお、次式（１４）に示すｓｇｎは、正負を識別する符号を示す定数、すなわち、“＋１”又は“−１”のいずれかである。
【００３５】
【数１４】

【００３６】
このような定数ｓｇｎを与える理由としては、主に、確率α_t，β_t，γ_tが０乃至１の値をとることから、一般に算出される対数尤度（log likelihood）Ｉα_t，Ｉβ_t，Ｉγ_tが負値をとることにある。
【００３７】
例えば、復号装置１００３がソフトウェアとして構成される場合には、正負いずれの値をも処理可能であるため、定数ｓｇｎは“＋１”又は“−１”のいずれであってもよいが、復号装置１００３がハードウェアとして構成される場合には、ビット数の削減を目的として、算出される負値の正負識別符号を反転して正値として扱う方が望ましい。
【００３８】
すなわち、定数ｓｇｎは、復号装置１００３が対数尤度として負値のみを扱う系として構成される場合には、“＋１”をとり、復号装置１００３が対数尤度として正値のみを扱う系として構成される場合には、“−１”をとる。以下では、このような定数ｓｇｎを考慮したアルゴリズムの説明を行うものとする。
【００３９】
Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムにおいては、これらの対数尤度Ｉα_t，Ｉβ_t，Ｉγ_tを、それぞれ、次式（１５）乃至次式（１７）に示すように近似する。ここで、次式（１５）及び次式（１６）に示すｍｓｇｎ（ｘ，ｙ）は、定数ｓｇｎが“＋１”の場合には、ｘ，ｙのうち大きい値を有するものを選択する関数ｍａｘ（ｘ，ｙ）を示し、定数ｓｇｎが“−１”の場合には、ｘ，ｙのうち小さい値を有するものを選択する関数ｍｉｎ（ｘ，ｙ）を示すものである。次式（１５）における右辺のステートｍ’における関数ｍｓｇｎは、ステートｍへの遷移が存在するステートｍ’の中で求めるものとし、次式（１６）における右辺のステートｍ’における関数ｍｓｇｎは、ステートｍからの遷移が存在するステートｍ’の中で求めるものとする。
【００４０】
【数１５】

【００４１】
【数１６】

【００４２】
【数１７】

【００４３】
また、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムにおいては、対数軟出力Ｉλ_tについても同様に、次式（１８）に示すように近似する。ここで、次式（１８）における右辺第１項の関数ｍｓｇｎは、入力が“１”のときにステートｍへの遷移が存在するステートｍ’の中で求め、第２項の関数ｍｓｇｎは、入力が“０”のときにステートｍへの遷移が存在するステートｍ’の中で求めるものとする。
【００４４】
【数１８】

【００４５】
したがって、復号装置１００３は、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムを適用して軟出力復号を行う場合には、これらの関係に基づいて、図１１５に示す一連の工程を経ることにより軟出力λ_tを求める。
【００４６】
まず、復号装置１００３は、同図に示すように、ステップＳ１０１１において、ｙ_tを受信する毎に、上式（１５）及び上式（１７）を用いて、対数尤度Ｉα_t（ｍ）及びＩγ_t（ｍ’，ｍ）を算出する。
【００４７】
続いて、復号装置１００３は、ステップＳ１０１２において、系列Ｙ₁ ^Tの全てを受信した後に、上式（１６）を用いて、全ての時刻ｔにおける各ステートｍについて、対数尤度Ｉβ_t（ｍ）を算出する。
【００４８】
そして、復号装置１００３は、ステップＳ１０１３において、ステップＳ１０１１及びステップＳ１０１２において算出した対数尤度Ｉα_t，Ｉβ_t及びＩγ_tを上式（１８）に代入し、各時刻ｔにおける対数軟出力Ｉλ_tを算出する。
【００４９】
復号装置１００３は、このような一連の処理を経ることによって、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムを適用した軟出力復号を行うことができる。
【００５０】
このように、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムは、積演算が含まれないことから、ＢＣＪＲアルゴリズムと比較して、演算量を大幅に削減することができる。
【００５１】
つぎに、Ｌｏｇ−ＢＣＪＲアルゴリズムについて説明する。Ｌｏｇ−ＢＣＪＲアルゴリズムは、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムによる近似の精度をより向上させたものである。具体的には、Ｌｏｇ−ＢＣＪＲアルゴリズムは、上式（１３）に示した確率の和演算を次式（１９）に示すように補正項を追加することで変形し、和演算の正確な対数値を求めるものである。ここでは、このような補正をｌｏｇ−ｓｕｍ補正と称するものとする。
【００５２】
【数１９】

【００５３】
ここで、上式（１９）における左辺に示す演算をｌｏｇ−ｓｕｍ演算と称するものとし、このｌｏｇ−ｓｕｍ演算の演算子を、「S. S. Pietrobon, “Implemntation and performance of a turbo/MAP decoder”, Int. J. Satellite Commun., vol. 16, pp. 23-46, Jan.-Feb. 1998」に記載されている記数法を踏襲し、次式（２０）に示すように、便宜上“＃”（ただし、同論文中では、“Ｅ”。）と表すものとする。
【００５４】
【数２０】

【００５５】
なお、上式（１９）及び上式（２０）は、上述した定数ｓｇｎが“＋１”の場合を示している。定数ｓｇｎが“−１”の場合には、上式（１９）及び上式（２０）に相当する演算は、それぞれ、次式（２１）及び次式（２２）に示すようになる。
【００５６】
【数２１】

【００５７】
【数２２】

【００５８】
さらに、ｌｏｇ−ｓｕｍ演算の累積加算演算の演算子を、次式（２３）に示すように、“＃Σ”（ただし、同論文中では、“Ｅ”。）と表すものとする。
【００５９】
【数２３】

【００６０】
これらの演算子を用いると、Ｌｏｇ−ＢＣＪＲアルゴリズムにおける対数尤度Ｉα_t，Ｉβ_t及び対数軟出力Ｉλ_tは、それぞれ、次式（２４）乃至次式（２６）に示すように表すことができる。なお、対数尤度Ｉγ_tは、上式（１７）で表されるため、ここでは、その記述を省略する。
【００６１】
【数２４】

【００６２】
【数２５】

【００６３】
【数２６】

【００６４】
なお、上式（２４）における右辺のステートｍ’におけるｌｏｇ−ｓｕｍ演算の累積加算演算は、ステートｍへの遷移が存在するステートｍ’の中で求めるものとし、上式（２５）における右辺のステートｍ’におけるｌｏｇ−ｓｕｍ演算の累積加算演算は、ステートｍからの遷移が存在するステートｍ’の中で求めるものとする。また、上式（２６）における右辺第１項のｌｏｇ−ｓｕｍ演算の累積加算演算は、入力が“１”のときにステートｍへの遷移が存在するステートｍ’の中で求め、第２項のｌｏｇ−ｓｕｍ演算の累積加算演算は、入力が“０”のときにステートｍへの遷移が存在するステートｍ’の中で求めるものとする。
【００６５】
したがって、復号装置１００３は、Ｌｏｇ−ＢＣＪＲアルゴリズムを適用して軟出力復号を行う場合には、これらの関係に基づいて、先に図１１５に示した一連の工程を経ることにより軟出力λ_tを求めることができる。
【００６６】
まず、復号装置１００３は、同図に示すように、ステップＳ１０１１において、ｙ_tを受信する毎に、上式（２４）及び上式（１７）を用いて、対数尤度Ｉα_t（ｍ）及びＩγ_t（ｍ’，ｍ）を算出する。
【００６７】
続いて、復号装置１００３は、ステップＳ１０１２において、系列Ｙ₁ ^Tの全てを受信した後に、上式（２５）を用いて、全ての時刻ｔにおける各ステートｍについて、対数尤度Ｉβ_t（ｍ）を算出する。
【００６８】
そして、復号装置１００３は、ステップＳ１０１３において、ステップＳ１０１１及びステップＳ１０１２において算出した対数尤度Ｉα_t，Ｉβ_t及びＩγ_tを上式（２６）に代入し、各時刻ｔにおける対数軟出力Ｉλ_tを算出する。
【００６９】
復号装置１００３は、このような一連の処理を経ることによって、Ｌｏｇ−ＢＣＪＲアルゴリズムを適用した軟出力復号を行うことができる。なお、上式（１９）及び上式（２１）において、右辺第２項に示す補正項は、変数｜ｘ−ｙ｜に対する１次元の関数で表されることから、復号装置１００３は、この値を図示しないＲＯＭ（Read Only Memory）等にテーブルとして予め記憶させておくことによって、正確な確率計算を行うことができる。
【００７０】
このようなＬｏｇ−ＢＣＪＲアルゴリズムは、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムと比較すると演算量は増えるものの積演算を含むものではなく、その出力は、量子化誤差を除けば、ＢＣＪＲアルゴリズムの軟出力の対数値そのものに他ならない。
【００７１】
【発明が解決しようとする課題】
ところで、上述したＢＣＪＲアルゴリズム、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズム又はＬｏｇ−ＢＣＪＲアルゴリズムは、畳み込み符号等のトレリス符号の復号を可能とするアルゴリズムであるが、このトレリス符号を要素符号とし、複数の要素符号化器をインターリーバを介して連接することにより生成される符号の復号にも適用することができる。すなわち、ＢＣＪＲアルゴリズム、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズム又はＬｏｇ−ＢＣＪＲアルゴリズムは、並列連接畳み込み符号（Parallel Concatenated Convolutional Codes；以下、ＰＣＣＣと記す。）又は縦列連接畳み込み符号（Serially Concatenated Convolutional Codes；以下、ＳＣＣＣと記す。）や、これらのＰＣＣＣ又はＳＣＣＣを応用して多値変調と組み合わせ、信号点の配置と誤り訂正符号の復号特性とを統括して考慮するターボ符号化変調（Turbo Trellis Coded Modulation；以下、ＴＴＣＭと記す。）又は縦列連接符号化変調（Serial Concatenated Trellis Coded Modulation；以下、ＳＣＴＣＭと記す。）の復号に適用することができる。
【００７２】
これらのＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭを復号する復号装置は、ＢＣＪＲアルゴリズム、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズム又はＬｏｇ−ＢＣＪＲアルゴリズムに基づく最大事後確率（Maximum A Posteriori probability；ＭＡＰ）復号を行う複数の復号器の間で、いわゆる繰り返し復号を行うことになる。
【００７３】
ここで、Ｌｏｇ−ＢＣＪＲアルゴリズムにおいては、一般に、対数尤度同士の差分値のみが結果に影響し、対数尤度の値が大きいものほど重要度が高い。
【００７４】
しかしながら、対数尤度Ｉα，Ｉβは、算出される過程において、時刻の経過とともに値の分布に偏りを生じ、一定時間の経過後には、対数尤度Ｉα，Ｉβを算出する系が表現可能な値の範囲を超過してしまうことがある。
【００７５】
例えば、対数尤度Ｉα，Ｉβをハードウェアのように正値のみを扱う系により算出する場合には、対数尤度Ｉα，Ｉβの値は、それぞれ、徐々に増大していき、一定時間の経過後には、ハードウェアが表現可能な値の範囲を超過してしまう。また、対数尤度Ｉα，Ｉβを浮動小数点演算を行う系のように負値のみを扱う系により算出する場合を考えると、この場合には、対数尤度Ｉα，Ｉβの値は、それぞれ、徐々に減少していき、一定時間の経過後には、ソフトウェアとして表現可能な値の範囲を超過してしまう。
【００７６】
このように、対数尤度Ｉα，Ｉβが表現可能な値の範囲を超過してしまい、当該表現可能な値の範囲を超過した対数尤度Ｉα，Ｉβは、それぞれ、クリップされることになる。したがって、復号装置においては、対数尤度Ｉα，Ｉβがクリップされてしまうことから、適切な対数尤度同士の差分を表現することが困難となる場合があった。
【００７７】
本発明は、このような実情に鑑みてなされたものであり、算出される対数尤度Ｉα，Ｉβが表現可能な値の範囲を超過するのを回避して高精度に復号を行うことができる軟出力復号装置及び軟出力復号方法を提供することを目的とする。また、本発明は、算出される対数尤度Ｉα，Ｉβが表現可能な値の範囲を超過するのを回避して高精度に復号を行うことができる繰り返し復号に適した復号装置及び復号方法を提供することを目的とする。
【００７８】
【課題を解決するための手段】
上述した目的を達成する本発明にかかる軟出力復号装置は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて復号を行う軟出力復号装置であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出手段とを備え、第２の確率算出手段は、算出した複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化手段を有し、第３の確率算出手段は、算出した複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化手段を有し、第２の確率正規化手段は、算出された複数の第２の対数尤度のそれぞれの最上位ビットを反転し、第３の確率正規化手段は、算出された複数の第３の対数尤度のそれぞれの最上位ビットを反転する。
【００７９】
このような本発明にかかる軟出力復号装置は、第２の確率算出手段における第２の確率正規化手段によって、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を施して正規化を行うとともに、第３の確率算出手段における第３の確率正規化手段によって、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を施して正規化を行う。
【００８０】
また、上述した目的を達成する本発明にかかる軟出力復号方法は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて復号を行う軟出力復号方法であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出工程とを備え、第２の確率算出工程は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化工程を有し、第３の確率算出工程は、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化工程を有し、第２の確率正規化工程では、算出された複数の第２の対数尤度のそれぞれの最上位ビットが反転され、第３の確率正規化工程では、算出された複数の第３の対数尤度のそれぞれの最上位ビットが反転される。
【００８１】
このような本発明にかかる軟出力復号方法は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を施して正規化を行うとともに、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を施して正規化を行う。
【００８２】
また、上述した目的を達成する本発明にかかる復号装置は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号をインターリーバを介して連接して生成された符号を繰り返し復号するための、要素符号に対応する復号装置であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出手段とを少なくとも有し、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号手段と、この軟出力復号手段により生成された外部情報を入力し、インターリーバと同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、インターリーバにより並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替えるインターリーブ手段とを備え、第２の確率算出手段は、算出した複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の上記第２の対数尤度のそれぞれに対して、第１の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化手段を有し、第３の確率算出手段は、算出した複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化手段を有し、第２の確率正規化手段は、算出された複数の第２の対数尤度のそれぞれの最上位ビットを反転し、第３の確率正規化手段は、算出された複数の第３の対数尤度のそれぞれの最上位ビットを反転する。
【００８３】
このような本発明にかかる復号装置は、第２の確率算出手段における第２の確率正規化手段によって、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を施して正規化を行うとともに、第３の確率算出手段における第３の確率正規化手段によって、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を施して正規化を行い、軟出力復号を行う。
【００８４】
また、上述した目的を達成する本発明にかかる復号方法は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号を第１のインターリーブ工程を介して連接して生成された符号を繰り返し復号するための、要素符号に対応する復号方法であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出工程とを少なくとも有し、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号工程と、この軟出力復号工程にて生成された外部情報を入力し、第１のインターリーブ工程と同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、第１のインターリーブ工程にて並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替える第２のインターリーブ工程とを備え、第２の確率算出工程は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の上記第２の対数尤度のそれぞれに対して、第１の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化工程を有し、第３の確率算出工程は、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化工程を有し、第２の確率正規化工程では、算出された複数の第２の対数尤度のそれぞれの最上位ビットが反転され、第３の確率正規化工程では、算出された複数の第３の対数尤度のそれぞれの最上位ビットが反転される。
【００８５】
このような本発明にかかる復号方法は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を施して正規化を行うとともに、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を施して正規化を行い、軟出力復号を行う。
【００８６】
また、上述した目的を達成する本発明にかかる復号装置は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号をインターリーバを介して連接して生成された符号を繰り返し復号する復号装置であって、当該復号装置は、連接された複数の要素復号器からなり、要素復号器は、それぞれ、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号手段と、軟出力復号手段により生成された外部情報を入力し、インターリーバと同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、インターリーバにより並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替えるインターリーブ手段とを備え、軟出力復号手段は、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出手段とを有し、第２の確率算出手段は、算出した複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化手段を有し、第３の確率算出手段は、算出した複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化手段を有し、第２の確率正規化手段は、算出された複数の第２の対数尤度のそれぞれの最上位ビットを反転し、第３の確率正規化手段は、算出された複数の第３の対数尤度のそれぞれの最上位ビットを反転する。
【００８７】
このような本発明にかかる復号装置は、繰り返し復号を行う際に、第２の確率算出手段における第２の確率正規化手段によって、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度がこの第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を施して正規化を行うとともに、第３の確率算出手段における第３の確率正規化手段によって、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を施して正規化を行い、軟出力復号を行う。
【００８８】
また、上述した目的を達成する本発明にかかる復号方法は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号を第１のインターリーブ工程を介して連接して生成された符号を繰り返し復号する復号方法であって、当該復号方法は、複数の要素復号工程が連続して行われるものであり、これらの要素復号工程は、それぞれ、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号工程と、軟出力復号工程にて生成された外部情報を入力し、第１のインターリーブ工程と同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、第１のインターリーブ工程にて並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替える第２のインターリーブ工程とを備え、軟出力復号工程は、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出工程とを有し、第２の確率算出工程は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化工程を有し、第３の確率算出工程は、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化工程を有し、第２の確率正規化工程では、算出された複数の第２の対数尤度のそれぞれの最上位ビットが反転され、第３の確率正規化工程では、算出された複数の上記第３の対数尤度のそれぞれの最上位ビットが反転される。
【００８９】
このような本発明にかかる復号方法は、繰り返し復号を行う際に、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が、この第２の対数尤度のダイナミックレンジの１／２である第１の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、第１の値を用いた演算を施して正規化を行うとともに、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が、この第３の対数尤度のダイナミックレンジの１／２である第２の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、第２の値を用いた演算を施して正規化を行い、軟出力復号を行う。
【００９０】
【発明の実施の形態】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【００９１】
この実施の形態は、図１に示すように、ディジタル情報を図示しない送信装置が備える符号化装置１により符号化し、その出力を雑音のある無記憶通信路２を介して図示しない受信装置に入力して、この受信装置が備える復号装置３により復号する通信モデルに適用したデータ送受信システムである。
【００９２】
このデータ送受信システムにおいて、符号化装置１は、畳み込み符号等のトレリス符号を要素符号とする並列連接畳み込み符号（Parallel Concatenated Convolutional Codes；以下、ＰＣＣＣと記す。）又は縦列連接畳み込み符号（Serially Concatenated Convolutional Codes；以下、ＳＣＣＣと記す。）や、これらのＰＣＣＣ又はＳＣＣＣを応用して多値変調と組み合わせたターボ符号化変調（Turbo Trellis Coded Modulation；以下、ＴＴＣＭと記す。）又は縦列連接符号化変調（Serial Concatenated Trellis Coded Modulation；以下、ＳＣＴＣＭと記す。）を行うものとして構成される。これらの符号化は、いわゆるターボ符号化（Turbo coding）の一種として知られているものである。
【００９３】
一方、復号装置３は、符号化装置１により符号化がなされた符号の復号を行うものであって、「Robertson, Villebrun and Hoeher, “A comparison of optimal and sub-optimal MAP decoding algorithms operating in the domain”, IEEE Int. Conf. on Communications, pp. 1009-1013, June 1995」に記載されているＭａｘ−Ｌｏｇ−ＭＡＰアルゴリズム又はＬｏｇ−ＭＡＰアルゴリズム（以下、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズム又はＬｏｇ−ＢＣＪＲアルゴリズムと称する。）に基づく最大事後確率（Maximum A Posteriori probability；以下、ＭＡＰと記す。）復号を行い、いわゆる確率α，β，γ、及び軟出力（soft-output）λを自然対数を用いて対数尤度（log likelihood）の形式で対数表記した対数尤度Ｉα，Ｉβ，Ｉγ、及びいわゆる事後確率情報（a posteriori probability information）に対応する対数軟出力Ｉλを求める軟出力復号回路と、入力したデータを並べ替えるインターリーバとを少なくとも含むモジュールを、１つの要素復号器とし、複数の要素復号器を連接することによって、繰り返し復号を行うものとして構成される。
【００９４】
特に、復号装置３は、算出された複数の対数尤度Ｉα，Ｉβのうち、確率α，βが最大のメトリックに対応する対数尤度Ｉα，Ｉβが所定の値を超過したときに、複数の対数尤度Ｉα，Ｉβのそれぞれに対して、所定の値を用いた演算を行い、対数尤度Ｉα，Ｉβの値の分布の偏りを是正するための正規化を行うものである。
【００９５】
なお、以下では、復号装置３における各要素復号器は、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行うものとして説明する。
【００９６】
以下、下記目次に沿って内容を説明していく。
【００９７】
目次
１． ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭによる符号化・復号を行う符号化装置及び復号装置の概略
１−１ ＰＣＣＣによる符号化・復号を行う符号化装置及び復号装置
１−２ ＳＣＣＣによる符号化・復号を行う符号化装置及び復号装置
２． 要素復号器の詳細
２−１ 要素復号器の全体構成
２−２ 軟出力復号回路の詳細
２−３ インターリーバの詳細
３． 要素復号器を連接して構成される復号装置
４． 要素復号器の全体に関する特徴
４−１ 符号尤度の切り替え機能
４−２ 受信値の遅延機能
４−３ 復号受信値選択機能
４−４ 復号用の記憶回路と遅延用の記憶回路の共用
４−５ フレーム先頭情報の遅延機能
４−６ 軟出力復号回路又はインターリーバ単体動作機能
４−７ 遅延モード切り替え機能
４−８ 次段情報生成機能
４−９ システム検証機能
５． 軟出力復号回路に関する特徴
５−１ 符号情報の持たせ方
５−１−１ トレリス上の全枝の入出力パターンの算出
５−１−２ 遷移元のステートと遷移先のステートとの間での番号付け
５−１−３ 時間軸に沿った番号付け及び時間軸とは逆順に沿った番号付け
５−１−４ トレリス全体の一意性に基づく番号付け
５−２ 終結情報の入力方法
５−２−１ 入力ビット数分の情報の終結期間分の入力
５−２−２ 終結ステートを示す情報の１タイムスロットでの入力
５−３ 消去位置の処理
５−４ 対数尤度Ｉγの算出及び分配
５−４−１ 全入出力パターン分の対数尤度Ｉγの算出・分配
５−４−２ 少なくとも一部の入出力パターン分の対数尤度Ｉγの算出・分配
５−４−３ 全入出力パターン分の対数尤度Ｉγに対する１時刻毎の正規化
５−４−４ 少なくとも一部の入出力パターン分の対数尤度Ｉγに対する正規化
５−５ 対数尤度Ｉα，Ｉβの算出
５−５−１ 対数尤度Ｉαと対数尤度Ｉγとの和の算出
５−５−２ パラレルパスに対する前処理
５−５−３ 加算比較選択回路の共用
５−５−４ 対数軟出力Ｉλの算出用の対数尤度Ｉγの出力
５−５−５ パラレルパスに対する対数尤度Ｉαと対数尤度Ｉγとの和の算出
５−５−６ 符号構成に応じた対数尤度の選択
５−５−７ 対数尤度Ｉα，Ｉβに対する正規化
５−５−８ ｌｏｇ−ｓｕｍ補正における補正項の算出
５−５−９ ｌｏｇ−ｓｕｍ演算における選択用の制御信号の生成
５−６ 対数軟出力Ｉλの算出
５−６−１ イネーブル信号を用いたｌｏｇ−ｓｕｍ演算の累積加算演算
５−６−２ イネーブル信号を用いないｌｏｇ−ｓｕｍ演算の累積加算演算
５−７ 外部情報に対する正規化
５−８ 受信値の硬判定
６． インターリーバに関する特徴
６−１ 複数種類のインターリーブ機能
６−２ インターリーブ用の記憶回路と遅延用の記憶回路の共用
６−３ クロック阻止信号による記憶回路の動作制御
６−４ デインターリーブ機能
６−５ 書き込みアドレス及び読み出しアドレスの発生
６−６ インターリーブ長分の遅延機能
６−７ アドレス空間の利用方法
６−８ パーシャルライト機能によるデータの書き込み及び読み出し
６−９ 偶数長遅延及び奇数長遅延への対応
６−１０ 入出力順序入れ替え機能
７． まとめ
【００９８】
１． ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭによる符号化・復号を行う符号化装置及び復号装置の概略
まず、本発明の外延をより明確にするために、本発明の詳細な説明に先立って、図２及び図３に示すＰＣＣＣによる符号化・復号を行う符号化装置１’及び復号装置３’と、図４及び図５に示すＳＣＣＣによる符号化・復号を行う符号化装置１’’及び復号装置３’’とについて説明する。これらの符号化装置１’，１’’は、符号化装置１の例として位置付けられるものであり、復号装置３’，３’’は、復号装置３の例として位置付けられるものである。特に、復号装置３’，３’’は、要素復号器を連接することにより構成可能とされるものである。
【００９９】
１−１ ＰＣＣＣによる符号化・復号を行う符号化装置及び復号装置
最初に、ＰＣＣＣによる符号化を行う符号化装置１’と、この符号化装置１’による符号の復号を行う復号装置３’について説明する。
【０１００】
符号化装置１’としては、図２に示すように、入力したデータを遅延させる遅延器１１と、畳み込み演算を行う２つの畳み込み符号化器１２，１４と、入力したデータの順序を並べ替えるインターリーバ１３とを備えるものがある。この符号化装置１’は、入力した１ビットの入力データＤ１に対して、符号化率が“１／３”の並列連接畳み込み演算を行い、３ビットの出力データＤ４，Ｄ５，Ｄ６を生成し、例えば２相位相（Binary Phase Shift Keying；以下、ＢＰＳＫと記す。）変調方式や４相位相（Quadrature Phase Shift Keying；以下、ＱＰＳＫと記す。）変調方式による変調を行う図示しない変調器を介して外部に出力する。
【０１０１】
遅延器１１は、３ビットの出力データＤ４，Ｄ５，Ｄ６が出力されるタイミングを合わせるために備えられるものであって、１ビットの入力データＤ１を入力すると、この入力データＤ１をインターリーバ１３が要する処理時間と同時間だけ遅延させる。遅延器１１は、遅延させて得られた遅延データＤ２を、出力データＤ４として外部に出力するとともに、後段の畳み込み符号化器１２に供給する。
【０１０２】
畳み込み符号化器１２は、遅延器１１から出力された１ビットの遅延データＤ２を入力すると、この遅延データＤ２に対して畳み込み演算を行い、演算結果を出力データＤ５として外部に出力する。
【０１０３】
インターリーバ１３は、１つのビット系列からなる入力データＤ１を入力し、この入力データＤ１を構成する各ビットの順序を並べ替え、生成したインターリーブデータＤ３を後段の畳み込み符号化器１４に供給する。
【０１０４】
畳み込み符号化器１４は、インターリーバ１３から供給される１ビットのインターリーブデータＤ３を入力すると、このインターリーブデータＤ３に対して畳み込み演算を行い、演算結果を出力データＤ６として外部に出力する。
【０１０５】
このような符号化装置１’は、１ビットの入力データＤ１を入力すると、この入力データＤ１を組織成分の出力データＤ４として、遅延器１１を介してそのまま外部に出力するとともに、畳み込み符号化器１２による遅延データＤ２の畳み込み演算の結果得られる出力データＤ５と、畳み込み符号化器１４によるインターリーブデータＤ３の畳み込み演算の結果得られる出力データＤ６とを外部に出力することによって、全体として、符号化率が“１／３”の並列連接畳み込み演算を行う。この符号化装置１’により符号化されたデータは、図示しない変調器により所定の変調方式に基づいて信号点のマッピングが行われ、無記憶通信路２を介して受信装置に出力される。
【０１０６】
一方、符号化装置１’による符号の復号を行う復号装置３’としては、図３に示すように、軟出力復号を行う２つの軟出力復号回路１５，１７と、入力したデータの順序を並べ替えるインターリーバ１６と、入力したデータの順序を元に戻す２つのデインターリーバ１８，２０と、２つのデータを加算する加算器１９とを備えるものがある。この復号装置３’は、無記憶通信路２上で発生したノイズの影響により軟入力（soft-input）とされる受信値Ｄ７から符号化装置１’における入力データＤ１を推定し、復号データＤ１３として出力する。
【０１０７】
軟出力復号回路１５は、符号化装置１’における畳み込み符号化器１２に対応して備えられるものであり、Ｌｏｇ−ＢＣＪＲに基づくＭＡＰ復号を行う。軟出力復号回路１５は、軟入力の受信値Ｄ７を入力するとともに、デインターリーバ１８から出力された軟入力の情報ビットに対する事前確率情報（a priori probability information）Ｄ８を入力し、これらの受信値Ｄ７と事前確率情報Ｄ８とを用いて、軟出力復号を行う。そして、軟出力復号回路１５は、符号の拘束条件により求められる情報ビットに対するいわゆる外部情報（extrinsic information）Ｄ９を生成し、この外部情報Ｄ９を後段のインターリーバ１６に軟出力として出力する。
【０１０８】
インターリーバ１６は、軟出力復号回路１５から出力された軟入力である情報ビットに対する外部情報Ｄ９に対して、符号化装置１’におけるインターリーバ１３と同一の置換位置情報に基づいたインターリーブを施す。インターリーバ１６は、インターリーブして得られたデータを後段の軟出力復号回路１７における情報ビットに対する事前確率情報Ｄ１０として出力するとともに、後段の加算器１９に出力する。
【０１０９】
軟出力復号回路１７は、符号化装置１’における畳み込み符号化器１４に対応して備えられるものであり、軟出力復号回路１５と同様に、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行う。軟出力復号回路１７は、軟入力の受信値Ｄ７を入力するとともに、インターリーバ１６から出力された軟入力の情報ビットに対する事前確率情報Ｄ１０を入力し、これらの受信値Ｄ７と事前確率情報Ｄ１０とを用いて、軟出力復号を行う。そして、軟出力復号回路１７は、符号の拘束条件により求められる情報ビットに対する外部情報Ｄ１１を生成し、この外部情報Ｄ１１をデインターリーバ１８に軟出力として出力するとともに、加算器１９に出力する。
【０１１０】
デインターリーバ１８は、符号化装置１’におけるインターリーバ１３によりインターリーブされたインターリーブデータＤ３のビット配列を、元の入力データＤ１のビット配列に戻すように、軟出力復号回路１７から出力される軟入力の外部情報Ｄ１１にデインターリーブを施す。デインターリーバ１８は、デインターリーブして得られたデータを軟出力復号回路１５における情報ビットに対する事前確率情報Ｄ８として出力する。
【０１１１】
加算器１９は、インターリーバ１６から出力された軟入力の情報ビットに対する事前確率情報Ｄ１０と、軟出力復号回路１７から出力された情報ビットに対する外部情報Ｄ１１とを加算する。加算器１９は、得られたデータＤ１２を後段のデインターリーバ２０に軟出力として出力する。
【０１１２】
デインターリーバ２０は、符号化装置１’におけるインターリーバ１３によりインターリーブされたインターリーブデータＤ３のビット配列を、元の入力データＤ１のビット配列に戻すように、加算器１９から出力される軟出力のデータＤ１２にデインターリーブを施す。デインターリーバ２０は、デインターリーブして得られたデータを復号データＤ１３として外部に出力する。
【０１１３】
このような復号装置３’は、符号化装置１’における畳み込み符号化器１２，１４のそれぞれに対応する軟出力復号回路１５，１７を備えることによって、復号複雑度が高い符号を複雑度の小さい要素に分解し、軟出力復号回路１５，１７の間の相互作用により特性を逐次的に向上させることができる。復号装置３’は、受信値Ｄ７を受信すると、所定の繰り返し回数での繰り返し復号を行い、この復号動作の結果得られた軟出力の外部情報に基づいて、復号データＤ１３を出力する。
【０１１４】
なお、ＴＴＣＭによる符号化を行う符号化装置は、符号化装置１’の最終段に、例えば８相位相（8-Phase Shift Keying；以下、８ＰＳＫと記す。）変調方式による変調を行う変調器を備えることによって実現することができる。また、ＴＴＣＭによる符号の復号を行う復号装置は、復号装置３’と同様の構成で実現することができ、受信値として、同相成分及び直交成分のシンボルを直接入力することになる。
【０１１５】
１−２ ＳＣＣＣによる符号化・復号を行う符号化装置及び復号装置
つぎに、ＳＣＣＣによる符号化を行う符号化装置１’’と、この符号化装置１’’による符号の復号を行う復号装置３’’について説明する。
【０１１６】
符号化装置１’’としては、図４に示すように、外符号と呼ばれる符号の符号化を行う畳み込み符号化器３１と、入力したデータの順序を並べ替えるインターリーバ３２と、内符号と呼ばれる符号の符号化を行う畳み込み符号化器３３とを備えるものがある。この符号化装置１’’は、入力した１ビットの入力データＤ２１に対して、符号化率が“１／３”の縦列連接畳み込み演算を行い、３ビットの出力データＤ２６，Ｄ２７，Ｄ２８を生成し、例えばＢＰＳＫ変調方式やＱＰＳＫ変調方式による変調を行う図示しない変調器を介して外部に出力する。
【０１１７】
畳み込み符号化器３１は、１ビットの入力データＤ２１を入力すると、この入力データＤ２１に対して畳み込み演算を行い、演算結果を２ビットの符号化データＤ２２，Ｄ２３として後段のインターリーバ３２に供給する。すなわち、畳み込み符号化器３１は、外符号の符号化として符号化率が“１／２”の畳み込み演算を行い、生成した符号化データＤ２２，Ｄ２３を後段のインターリーバ３２に供給する。
【０１１８】
インターリーバ３２は、畳み込み符号化器３１から供給された２つのビット系列からなる符号化データＤ２２，Ｄ２３を入力し、これらの符号化データＤ２２，Ｄ２３を構成する各ビットの順序を並べ替え、生成した２つのビット系列からなるインターリーブデータＤ２４，Ｄ２５を後段の畳み込み符号化器３３に供給する。
【０１１９】
畳み込み符号化器３３は、インターリーバ３２から供給される２ビットのインターリーブデータＤ２４，Ｄ２５を入力すると、これらのインターリーブデータＤ２４，Ｄ２５に対して畳み込み演算を行い、演算結果を３ビットの出力データＤ２６，Ｄ２７，Ｄ２８として外部に出力する。すなわち、畳み込み符号化器３３は、内符号の符号化として符号化率が“２／３”の畳み込み演算を行い、出力データＤ２６，Ｄ２７，Ｄ２８を外部に出力する。
【０１２０】
このような符号化装置１’’は、畳み込み符号化器３１により外符号の符号化として符号化率が“１／２”の畳み込み演算を行い、畳み込み符号化器３３により内符号の符号化として符号化率が“２／３”の畳み込み演算を行うことによって、全体として、符号化率が“（１／２）×（２／３）＝１／３”の縦列連接畳み込み演算を行う。この符号化装置１’’により符号化されたデータは、図示しない変調器により所定の変調方式に基づいて信号点のマッピングが行われ、無記憶通信路２を介して受信装置に出力される。
【０１２１】
一方、符号化装置１’’による符号の復号を行う復号装置３’’としては、図５に示すように、軟出力復号を行う２つの軟出力復号回路３４，３６と、入力したデータの順序を元に戻すデインターリーバ３５と、入力したデータの順序を並べ替えるインターリーバ３７とを備えるものがある。この復号装置３’’は、無記憶通信路２上で発生したノイズの影響により軟入力とされる受信値Ｄ２９から符号化装置１’’における入力データＤ２１を推定し、復号データＤ３６として出力する。
【０１２２】
軟出力復号回路３４は、符号化装置１’’における畳み込み符号化器３３に対応して備えられるものであり、Ｌｏｇ−ＢＣＪＲに基づくＭＡＰ復号を行う。軟出力復号回路３４は、軟入力の受信値Ｄ２９を入力するとともに、インターリーバ３７から出力された軟入力の情報ビットに対する事前確率情報Ｄ３０を入力し、これらの受信値Ｄ２９と事前確率情報Ｄ３０とを用いて、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行い、内符号の軟出力復号を行う。そして、軟出力復号回路３４は、符号の拘束条件により求められる情報ビットに対する外部情報Ｄ３１を生成し、この外部情報Ｄ３１を後段のデインターリーバ３５に軟出力として出力する。なお、この外部情報Ｄ３１は、符号化装置１’’におけるインターリーバ３２によりインターリーブされたインターリーブデータＤ２４，Ｄ２５に対応するものである。
【０１２３】
デインターリーバ３５は、符号化装置１’’におけるインターリーバ３２によりインターリーブされたインターリーブデータＤ２４，Ｄ２５のビット配列を、それぞれ、元の符号化データＤ２２，Ｄ２３のビット配列に戻すように、軟出力復号回路３４から出力される軟入力の外部情報Ｄ３１にデインターリーブを施す。デインターリーバ３５は、デインターリーブして得られたデータを後段の軟出力復号回路３６における符号ビットに対する事前確率情報Ｄ３２として出力する。
【０１２４】
軟出力復号回路３６は、符号化装置１’’における畳み込み符号化器３１に対応して備えられるものであり、Ｌｏｇ−ＢＣＪＲに基づくＭＡＰ復号を行う。軟出力復号回路３６は、デインターリーバ３５から出力された軟入力の符号ビットに対する事前確率情報Ｄ３２を入力するとともに、値が“０”である情報ビットに対する事前確率情報Ｄ３３を入力し、これらの事前確率情報Ｄ３２，Ｄ３３を用いて、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行い、外符号の軟出力復号を行う。軟出力復号回路３６は、符号の拘束条件により求められる外部情報Ｄ３４，Ｄ３５を生成し、外部情報Ｄ３４を復号データＤ３６として外部に出力するとともに、外部情報Ｄ３５をインターリーバ３７に軟出力として出力する。
【０１２５】
インターリーバ３７は、軟出力復号回路３６から出力された軟入力である符号ビットに対する外部情報Ｄ３５に対して、符号化装置１’’におけるインターリーバ３２と同一の置換位置情報に基づいたインターリーブを施す。インターリーバ３７は、インターリーブして得られたデータを軟出力復号回路３４における情報ビットに対する事前確率情報Ｄ３０として出力する。
【０１２６】
このような復号装置３’’は、符号化装置１’’における畳み込み符号化器３１，３３のそれぞれに対応する軟出力復号回路３６，３４を備えることによって、復号装置３’と同様に、復号複雑度が高い符号を複雑度の小さい要素に分解し、軟出力復号回路３４，３６の間の相互作用により特性を逐次的に向上させることができる。復号装置３’’は、受信値Ｄ２９を受信すると、所定の繰り返し回数での繰り返し復号を行い、この復号動作の結果得られた軟出力の外部情報に基づいて、復号データＤ３６を出力する。
【０１２７】
なお、ＳＣＴＣＭによる符号化を行う符号化装置は、符号化装置１’’の最終段に、例えば８ＰＳＫ変調方式による変調を行う変調器を備えることによって実現することができる。また、ＳＣＴＣＭによる符号の復号を行う復号装置は、復号装置３’’と同様の構成で実現することができ、受信値として、同相成分及び直交成分のシンボルを直接入力することになる。
【０１２８】
２． 要素復号器の詳細
本発明の実施の形態として示す復号装置３は、図３中破線部又は図５中破線部に示すように、軟出力復号回路とインターリーバ若しくはデインターリーバとを少なくとも含むモジュールを上述した要素復号器とし、複数の要素復号器を連接してＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭのうち、任意の符号を復号するものである。ここで、デインターリーバは、インターリーバと逆の置換位置情報に基づいてデータを並べ替えるものであることから、インターリーバの１形態として擬制することができる。そこで、要素復号器としては、軟出力復号回路とインターリーバとを備えるものであればよく、インターリーブ処理とデインターリーブ処理とを、インターリーバとデインターリーバとの機能の切り替えを行うことで実現することができる。そこで、以下では、特に区別を要しない場合には、インターリーバはデインターリーバの機能を併有するものとして説明する。
【０１２９】
さて、このような復号装置３における要素復号器について、以下詳細に説明する。なお、以下では、必要に応じて、符号化装置１における各要素符号化器が備えるシフトレジスタの内容を表すＭ個のステート（遷移状態）をｍ（０，１，・・・，Ｍ−１）で表し、時刻ｔのステートをＳ_tで表す。さらに、１タイムスロットにｋビットの情報が入力されるものとすると、時刻ｔにおける入力をｉ_t＝（ｉ_t1，ｉ_t2，・・・，ｉ_tk）で表し、入力系統をＩ₁ ^T＝（ｉ₁，ｉ₂，・・・，ｉ_T）で表す。このとき、ステートｍ’からステートｍへの遷移がある場合には、その遷移に対応する情報ビットをｉ（ｍ’，ｍ）＝（ｉ₁（ｍ’，ｍ），ｉ₂（ｍ’，ｍ），・・・，ｉ_k（ｍ’，ｍ））で表す。さらにまた、１タイムスロットにｎビットの符号が出力されるものとすると、時刻ｔにおける出力をｘ_t＝（ｘ_t1，ｘ_t2，・・・，ｘ_tn）で表し、出力系統をＸ₁ ^T＝（ｘ₁，ｘ₂，・・・，ｘ_T）で表す。このとき、ステートｍ’からステートｍへの遷移がある場合には、その遷移に対応する符号ビットをｘ（ｍ’，ｍ）＝（ｘ₁（ｍ’，ｍ），ｘ₂（ｍ’，ｍ），・・・，ｘ_n（ｍ’，ｍ））で表す。また、無記憶通信路２は、Ｘ₁ ^Tを入力とし、Ｙ₁ ^Tを出力するものとする。ここで、１タイムスロットにｎビットの受信値が出力されるものとすると、時刻ｔにおける出力をｙ_t＝（ｙ_t1，ｙ_t2，・・・，ｙ_tn）で表し、Ｙ₁ ^T＝（ｙ₁，ｙ₂，・・・，ｙ_T）で表す。
【０１３０】
２−１ 要素復号器の全体構成
ここでは、要素復号器の全体構成について、図６乃至図８を用いて説明する。
【０１３１】
図６に概略を示す要素復号器５０は、大規模集積回路（Large‐Scale Integrated circuit；以下、ＬＳＩと記す。）として各部を単一半導体基板に集積させ、１チップとして構成される。要素復号器５０は、各部を制御する制御回路６０と、復号する受信値を選択する復号受信値選択回路７０と、フレームの先頭を検出するエッジ検出回路８０と、軟出力復号を行う軟出力復号回路９０と、入力したデータの順序を並べ替えるインターリーバ１００と、このインターリーバ１００が参照する置換先のアドレスデータを保持するアドレス用記憶回路１１０と、１０個のセレクタ１２０₁，１２０₂，１２０₃，１２０₄，１２０₅，１２０₆，１２０₇，１２０₈，１２０₉，１２０₁₀と、システムの検証のために用いられる信号線１３０とを備える。
【０１３２】
ここで、同図に示す要素復号器５０の左半分部分の詳細を図７に示し、右半分部分の詳細を図８に示す。
【０１３３】
制御回路６０は、復号受信値選択回路７０、軟出力復号回路９０、インターリーバ１００、アドレス用記憶回路１１０、及び、９個のセレクタ１２０₂，１２０₃，１２０₄，１２０₅，１２０₆，１２０₇，１２０₈，１２０₉，１２０₁₀に対して、それぞれ、各種情報を生成して供給するとともに、アドレス用記憶回路１１０からの情報を受け取り、各部の動作を制御する。
【０１３４】
具体的には、制御回路６０は、復号受信値選択回路７０に対して、受信値Ｒ（受信値ＴＲ）のうち、復号すべき受信値である復号受信値ＴＳＲを選択させるための受信値選択情報ＣＲＳを生成して供給する。
【０１３５】
また、制御回路６０は、軟出力復号回路９０に対して、受信値Ｒとして入力されるデータが、実際には受信値又は外部情報のいずれであるのか、さらには、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合におけるＩ／Ｑ値であるのか、といった受信値Ｒの形式を示す受信値形式情報ＣＲＴＹと、事前確率情報がビット単位で入力されるのかシンボル単位で入力されるのか、といった事前確率情報の形式を示す事前確率情報形式情報ＣＡＰＰと、符号化装置１における要素符号化器の符号化率を示す符号化率情報ＣＲＡＴと、符号化装置１における要素符号化器の生成行列を示す生成行列情報ＣＧと、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合における信号点の配置を示す信号点配置情報ＣＳＩＧとを生成して供給する。
【０１３６】
さらに、制御回路６０は、インターリーバ１００に対して、いかなるインターリーブを行うかの種別を示すインターリーバタイプ情報ＣＩＮＴと、インターリーブ長を示すインターリーブ長情報ＣＩＮＬと、後述するように複数シンボル間で順序を相互に置換するための入出力置換情報といった当該インターリーバ１００の処理内容に関するインターリーバ入出力置換情報ＣＩＰＴと、符号の終結位置を示す終結位置情報ＣＮＦＴと、符号の終結期間を示す終結期間情報ＣＮＦＬと、符号の終結ステートを示す終結ステート情報ＣＮＦＤと、符号がパンクチャされている場合におけるパンクチャ周期を示すパンクチャ周期情報ＣＮＥＬと、パンクチャパターンを示すパンクチャパターン情報ＣＮＥＰとを生成して供給する。また、制御回路６０は、インターリーバ１００に対して、後述する動作モードを示す動作モード情報ＣＢＦを生成して供給する。
【０１３７】
さらにまた、制御回路６０は、アドレス用記憶回路１１０にインターリーバ１００が参照する置換先のアドレスデータを書き込む場合には、このアドレス用記憶回路１１０対して、インターリーバタイプ情報ＣＩＮＴと、アドレス用記憶回路１１０のアドレスを示すアドレスＣＩＡＤと、インターリーバ１００が参照する置換先のアドレスデータである書き込みデータＣＩＷＤとを供給する。
【０１３８】
また、制御回路６０は、６個のセレクタ１２０₂，１２０₃，１２０₄，１２０₅，１２０₆，１２０₇に対して、動作モード情報ＣＢＦを供給するとともに、３つのセレクタ１２０₈，１２０₉，１２０₁₀に対して、後述する検証モードであるか否かを示す検証モード情報ＣＴＨＲを供給する。
【０１３９】
一方、制御回路６０は、アドレス用記憶回路１１０に保持されているインターリーバ１００が参照する置換先のアドレスデータである読み出しアドレスデータＡＤＡを入力する。
【０１４０】
このような制御回路６０は、復号受信値選択回路７０、軟出力復号回路９０、インターリーバ１００、及び、セレクタ１２０₂，１２０₃，１２０₄，１２０₅，１２０₆，１２０₇，１２０₈，１２０₉，１２０₁₀に対して、生成した各種情報を供給し、各部の動作を制御するとともに、アドレス用記憶回路１１０に対するアドレスデータの書き込み制御・動作等を行う。
【０１４１】
復号受信値選択回路７０は、後述するように、任意の符号の復号を行うために設けられるものであって、制御回路６０から供給される受信値選択情報ＣＲＳに基づいて、入力された受信値ＴＲのうち、復号受信値ＴＳＲを選択する。復号受信値選択回路７０は、選択した復号受信値ＴＳＲを軟出力復号回路９０に供給する。
【０１４２】
具体的には、復号受信値選択回路７０は、例えば受信値ＴＲが６系統の受信値ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５からなり、このうち４系統の受信値を復号受信値ＴＳＲ０，ＴＳＲ１，ＴＳＲ２，ＴＳＲ３として選択するものとすると、例えば図９に示すように、４つのセレクタ７１，７２，７３，７４を有するものとして実現することができる。このとき、制御回路６０から供給される受信値選択情報ＣＲＳは、各セレクタ７１，７２，７３，７４に対して個別に与えられ、４系統の受信値選択情報ＣＲＳ０，ＣＲＳ１，ＣＲＳ２，ＣＲＳ３からなる。
【０１４３】
すなわち、セレクタ７１は、受信値選択情報ＣＲＳ０に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択し、復号受信値ＴＳＲ０として軟出力復号回路９０に供給する。
【０１４４】
また、セレクタ７２は、受信値選択情報ＣＲＳ１に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択し、復号受信値ＴＳＲ１として軟出力復号回路９０に供給する。
【０１４５】
さらに、セレクタ７３は、受信値選択情報ＣＲＳ２に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択し、復号受信値ＴＳＲ２として軟出力復号回路９０に供給する。
【０１４６】
そして、セレクタ７４は、受信値選択情報ＣＲＳ３に基づいて、受信値ＴＲ０，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５のうち、所定の受信値を選択し、復号受信値ＴＳＲ３として軟出力復号回路９０に供給する。
【０１４７】
このように、復号受信値選択回路７０は、制御回路６０から供給される受信値選択情報ＣＲＳに基づいて、復号受信値ＴＳＲを選択し、軟出力復号回路９０に供給する。
【０１４８】
エッジ検出回路８０は、外部から供給されるインターリーブの開始位置、すなわち、フレームの先頭を示すインターリーブ開始位置信号ＩＬＳ（インターリーブ開始位置信号ＴＩＬＳ）を入力し、入力される受信値ＴＲを構成するフレームの先頭を検出する。エッジ検出回路８０は、検出したフレームの先頭を示すエッジ信号ＴＥＩＬＳを軟出力復号回路９０及びセレクタ１２０₅に供給する。
【０１４９】
具体的には、エッジ検出回路８０は、例えば図１０に示すように、レジスタ８１と、ＡＮＤゲート８２とを有するものとして実現することができる。
【０１５０】
レジスタ８１は、例えば１ビットからなるインターリーブ開始位置信号ＴＩＬＳを１クロックだけ保持する。レジスタ８１は、保持した遅延インターリーブ開始位置信号ＴＩＬＳＤをＡＮＤゲート８２に供給する。
【０１５１】
ＡＮＤゲート８２は、インターリーブ開始位置信号ＴＩＬＳと、レジスタ８１から供給される１クロック前のインターリーブ開始位置信号ＴＩＬＳである遅延インターリーブ開始位置信号ＴＩＬＳＤを反転したデータとの論理積をとる。ＡＮＤゲート８２は、得られた論理積をエッジ信号ＴＥＩＬＳとして軟出力復号回路９０及びセレクタ１２０₅に供給する。
【０１５２】
すなわち、エッジ検出回路８０は、例えば外部から供給されるインターリーブ開始位置信号ＴＩＬＳが“０”から“１”へと切り替わることを検出すればよく、ＡＮＤゲート８２による論理積をとることによって、受信値ＴＲを構成するフレームの先頭が入力されたことを検出することができる。
【０１５３】
軟出力復号回路９０は、復号受信値選択回路７０から供給される復号受信値ＴＳＲと、事前確率情報として外部から供給される外部情報又はインターリーブデータＥＸＴ（外部情報又はインターリーブデータＴＥＸＴ）とを用いて、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行う。
【０１５４】
このとき、軟出力復号回路９０は、制御回路６０から供給される受信値形式情報ＣＲＴＹと、事前確率情報形式情報ＣＡＰＰと、符号化率情報ＣＲＡＴと、生成行列情報ＣＧと、必要に応じて信号点配置情報ＣＳＩＧとの他、外部から供給されるパンクチャパターンを示す消去情報ＥＲＳ（消去情報ＴＥＲＳ）及び事前確率情報消去情報ＥＡＰ（事前確率情報消去情報ＴＥＡＰ）と、符号の終結時刻を示す終結時刻情報ＴＮＰ（終結時刻情報ＴＴＮＰ）と、終結ステートを示す終結ステート情報ＴＮＳ（終結ステート情報ＴＴＮＳ）とを用いて、復号処理を行う。
【０１５５】
軟出力復号回路９０は、復号処理の結果得られた軟出力ＳＯＬ及び外部情報ＳＯＥをセレクタ１２０₁に供給する。このとき、軟出力復号回路９０は、外部から供給される出力データ選択制御信号ＩＴＭ（出力データ選択制御信号ＣＩＴＭ）に基づいて、情報シンボル又は情報ビットに対する情報と符号シンボル又は符号ビットに対する情報とを選択的に出力する。また、軟出力復号回路９０は、硬判定をした場合には、復号値である軟出力を硬判定して得られた復号値硬判定情報ＳＤＨ及び受信値を硬判定して得られた受信値硬判定情報ＳＲＨを外部に出力する。このときも、軟出力復号回路９０は、出力データ選択制御信号ＣＩＴＭに基づいて、情報シンボル又は情報ビットに対する情報と符号シンボル又は符号ビットに対する情報とを選択的に出力する。
【０１５６】
また、軟出力復号回路９０は、後述するように、受信値ＴＲ、外部情報又はインターリーブデータＴＥＸＴ、及び、エッジ検出回路８０から供給されるエッジ信号ＴＥＩＬＳを、それぞれ、遅延させることもできる。この場合、軟出力復号回路９０は、受信値ＴＲを遅延させた遅延受信値ＳＤＲをセレクタ１２０₃，１２０₆に供給し、外部情報又はインターリーブデータＴＥＸＴを遅延させた遅延外部情報ＳＤＥＸをセレクタ１２０₂に供給し、エッジ信号ＴＥＩＬＳを遅延させた遅延エッジ信号ＳＤＩＬＳをセレクタ１２０₅に供給する。
【０１５７】
なお、軟出力復号回路９０の詳細については“２−２”において述べる。
【０１５８】
インターリーバ１００は、セレクタ１２０₄から供給されたデータＴＩＩに対して、図示しない符号化装置１におけるインターリーバと同一の置換位置情報に基づいたインターリーブ、若しくは、符号化装置１におけるインターリーバによりインターリーブされたインターリーブデータのビット配列を元のデータのビット配列に戻すようなデインターリーブを施す。このとき、インターリーバ１００は、外部から供給されるインターリーブモード信号ＤＩＮ（インターリーブモード信号ＣＤＩＮ）に基づいて、インターリーバ又はデインターリーバとして機能する。
【０１５９】
インターリーバ１００は、セレクタ１２０₅から供給されるインターリーブ開始位置信号ＴＩＳを入力すると、アドレス用記憶回路１１０に対して、アドレスデータＩＡＡを与えてアドレスを指定することによって、当該アドレス用記憶回路１１０に保持されているアドレスデータを読み出しアドレスデータＡＤＡとして読み出し、この読み出しアドレスデータＡＤＡに基づいて、インターリーブ又はデインターリーブを行う。このとき、インターリーバ１００は、制御回路６０から供給されるインターリーバタイプ情報ＣＩＮＴと、インターリーブ長情報ＣＩＮＬと、インターリーバ入出力置換情報ＣＩＰＴとを用いて、インターリーブ又はデインターリーブを行う。インターリーバ１００は、インターリーブ又はデインターリーブして得られたインターリーバ出力データＩＩＯをセレクタ１２０₇に供給する。
【０１６０】
また、インターリーバ１００は、後述するように、セレクタ１２０₃から供給される受信値ＴＲ又は遅延受信値ＳＤＲのうちのいずれか一方のデータＴＤＩを遅延させることもできる。このとき、インターリーバ１００は、制御回路６０から供給される動作モード情報ＣＢＦに基づいて、データＴＤＩを遅延させる。インターリーバ１００は、データＴＤＩを遅延させて得られたインターリーブ長遅延受信値ＩＤＯをセレクタ１２０₆に供給する。
【０１６１】
さらに、インターリーバ１００は、後述するように、制御回路６０から供給される終結位置情報ＣＮＦＴと、終結期間情報ＣＮＦＬと、終結ステート情報ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬと、パンクチャパターン情報ＣＮＥＰとに基づいて、当該要素復号器を複数連接した場合において、次段の要素復号器における符号の終結時刻及び終結ステートを示す終結時刻情報ＩＧＴ及び終結ステート情報ＩＧＳと、符号のパンクチャ位置を示す消去位置情報ＩＧＥ及びインターリーバ無出力位置情報ＩＮＯとを生成する。これと同時に、インターリーバ１００は、セレクタ１２０₅から供給されるインターリーブ開始位置信号ＴＩＳを遅延させ、遅延インターリーブ開始位置信号ＩＤＳを生成する。インターリーバ１００は、生成した終結時刻情報ＩＧＴ、終結ステート情報ＩＧＳ、消去位置情報ＩＧＥ、インターリーバ無出力位置情報ＩＮＯ、及び、遅延インターリーブ開始位置信号ＩＤＳを、生成次段情報として、フレームの先頭に同期させ、セレクタ１２０₁₀に供給する。
【０１６２】
なお、インターリーバ１００の詳細については“２−３”において述べる。
【０１６３】
アドレス用記憶回路１１０は、図示しないが、例えば、複数バンクのＲＡＭ（Random Access Memory）や選択回路等を有し、インターリーバ１００によるインターリーブ又はデインターリーブの際に参照されるデータの置換位置情報をアドレスデータとして保持する。このアドレス用記憶回路１１０に保持されているアドレスデータは、インターリーバ１００により当該アドレス用記憶回路１１０のアドレスがアドレスデータＩＡＡとして指定されることによって、読み出しアドレスデータＡＤＡとして読み出される。また、アドレス用記憶回路１１０に対するアドレスデータの書き込みは、制御回路６０により行われ、当該アドレス用記憶回路１１０のアドレスがアドレスＣＩＡＤとして指定されることによって、アドレスデータが書き込みデータＣＩＷＤとして書き込まれる。このようにすることによって、アドレス用記憶回路１１０には、任意のインターリーブのパターンを書き込むことができる。なお、アドレス用記憶回路１１０は、インターリーバ１００の内部に備えるようにしてもよい。すなわち、要素復号器５０は、インターリーバ１００とアドレス用記憶回路１１０との両者を以て、インターリーブ処理又はデインターリーブ処理を行う。
【０１６４】
セレクタ１２０₁は、出力データ選択制御信号ＣＩＴＭに基づいて、軟出力復号回路９０から供給される軟出力ＳＯＬと外部情報ＳＯＥとのうち、いずれか一方を選択し、データＴＬＸとしてセレクタ１２０₂に供給する。すなわち、セレクタ１２０₁は、軟出力復号回路９０が、繰り返し復号における過程で外部情報を出力すべきものであるのか、或いは、最終結果としての軟出力を出力すべきものであるのかを、決定するために設けられるものである。
【０１６５】
セレクタ１２０₂は、動作モード情報ＣＢＦに基づいて、軟出力復号回路９０から供給される遅延外部情報ＳＤＥＸと、セレクタ１２０₁から供給されるデータＴＬＸとのうち、いずれか一方を選択し、データＴＤＬＸとして、セレクタ１２０₄，１２０₇に供給する。
【０１６６】
ここで、要素復号器５０の動作モードについて説明する。要素復号器５０は、例えば６つの動作モードを有する。第１には、軟出力復号回路９０及びインターリーバ１００が、それぞれ、通常の軟出力復号処理及びインターリーブ処理を行うモードである。第２には、軟出力復号回路９０のみが通常の軟出力復号処理を行うモードである。第３には、インターリーバ１００のみが通常のインターリーブ処理を行うモードである。第４には、軟出力復号回路９０及びインターリーバ１００が、それぞれ、通常の軟出力復号処理及びインターリーブ処理を行わずに、遅延回路として機能するモードである。第５には、軟出力復号回路９０のみが通常の軟出力復号処理を行わずに、遅延回路として機能するモードである。第６には、インターリーバ１００のみが通常のインターリーブ処理を行わずに、遅延回路として機能するモードである。これらの動作モードは、制御回路６０により決定され、動作モード情報ＣＢＦとして各部に供給される。以下では、必要に応じて、第１のモード乃至第３のモードを通常モードと総称し、第４のモード乃至第６のモードを遅延モードと総称する。
【０１６７】
具体的には、セレクタ１２０₂は、動作モード情報ＣＢＦが、軟出力復号回路９０が要する処理時間と同時間の遅延、インターリーバ１００が要する処理時間と同時間の遅延、又は、軟出力復号回路９０及びインターリーバ１００が要する処理時間と同時間の遅延のいずれかを行うべき遅延モードを示すものであった場合には、遅延外部情報ＳＤＥＸを選択して出力し、動作モード情報ＣＢＦが、軟出力復号回路９０及び／又はインターリーバ１００による遅延を行わず、軟出力復号回路９０及び／又はインターリーバ１００による処理を行う通常モードを示すものであった場合には、データＴＬＸを選択して出力する。すなわち、セレクタ１２０₂は、要素復号器５０の動作モードが遅延モードであるのか、或いは、通常モードであるのかを、決定するために設けられるものであり、各動作モードに応じて、出力するデータを選択する。
【０１６８】
セレクタ１２０₃は、動作モード情報ＣＢＦに基づいて、受信値ＴＲと、軟出力復号回路９０から供給される遅延受信値ＳＤＲとのうち、いずれか一方を選択し、データＴＤＩとしてインターリーバ１００に供給する。具体的には、セレクタ１２０₃は、動作モード情報ＣＢＦが、インターリーバ１００による処理のみを行う通常モード、又は、インターリーバ１００が要する処理時間と同時間の遅延を行うべき遅延モードを示すものであった場合には、受信値ＴＲを選択して出力し、動作モード情報ＣＢＦが、それ以外の通常モード又は遅延モードを示すものであった場合には、遅延受信値ＳＤＲを選択して出力する。すなわち、セレクタ１２０₃は、インターリーバ１００に入力されるデータとして、軟出力復号回路９０による軟出力復号処理又は軟出力復号回路９０が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定するために設けられるものであり、各動作モードに応じて、出力するデータを選択する。
【０１６９】
セレクタ１２０₄は、動作モード情報ＣＢＦに基づいて、外部情報又はインターリーブデータＴＥＸＴと、セレクタ１２０₂から供給されるデータＴＤＬＸとのうち、いずれか一方を選択し、データＴＩＩとしてインターリーバ１００に供給する。具体的には、セレクタ１２０₄は、動作モード情報ＣＢＦが、インターリーバ１００による処理のみを行う通常モード、又は、インターリーバ１００が要する処理時間と同時間の遅延を行うべき遅延モードを示すものであった場合には、外部情報又はインターリーブデータＴＥＸＴを選択して出力し、動作モード情報ＣＢＦが、それ以外の通常モード又は遅延モードを示すものであった場合には、データＴＤＬＸを選択して出力する。すなわち、セレクタ１２０₄は、インターリーバ１００に入力されるデータとして、軟出力復号回路９０による軟出力復号処理又は軟出力復号回路９０が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定するために設けられるものであり、各動作モードに応じて、出力するデータを選択する。
【０１７０】
セレクタ１２０₅は、動作モード情報ＣＢＦに基づいて、エッジ検出回路８０から供給されるエッジ信号ＴＥＩＬＳと、軟出力復号回路９０から供給される遅延エッジ信号ＳＤＩＬＳとのうち、いずれか一方を選択し、インターリーブ開始位置信号ＴＩＳとしてインターリーバ１００に供給する。具体的には、セレクタ１２０₅は、動作モード情報ＣＢＦが、インターリーバ１００による処理のみを行う通常モード、又は、インターリーバ１００が要する処理時間と同時間の遅延を行うべき遅延モードを示すものであった場合には、エッジ信号ＴＥＩＬＳを選択して出力し、動作モード情報ＣＢＦが、それ以外の通常モード又は遅延モードを示すものであった場合には、遅延エッジ信号ＳＤＩＬＳを選択して出力する。すなわち、セレクタ１２０₅は、インターリーバ１００に入力されるデータとして、軟出力復号回路９０による軟出力復号処理又は軟出力復号回路９０が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定するために設けられるものであり、各動作モードに応じて、出力するデータを選択する。
【０１７１】
セレクタ１２０₆は、動作モード情報ＣＢＦに基づいて、軟出力復号回路９０から供給される遅延受信値ＳＤＲと、インターリーバ１００から供給されるインターリーブ長遅延受信値ＩＤＯとのうち、いずれか一方を選択し、遅延受信値ＴＤＲとしてセレクタ１２０₈に供給する。具体的には、セレクタ１２０₆は、動作モード情報ＣＢＦが、軟出力復号回路９０による処理のみを行う通常モード、又は、軟出力復号回路９０が要する処理時間と同時間の遅延を行うべき遅延モードを示すものであった場合には、遅延受信値ＳＤＲを選択して出力し、それ以外の通常モード又は遅延モードを示すものであった場合には、インターリーブ長遅延受信値ＩＤＯを選択して出力する。すなわち、セレクタ１２０₆は、出力すべきデータとして、インターリーバ１００によるインターリーブ処理又はインターリーバ１００が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定するために設けられるものであり、各動作モードに応じて、出力するデータを選択する。
【０１７２】
セレクタ１２０₇は、動作モード情報ＣＢＦに基づいて、インターリーバ１００から供給されるインターリーバ出力データＩＩＯと、セレクタ１２０₂から供給されるデータＴＤＬＸとのうち、いずれか一方を選択し、軟出力ＴＳＯとしてセレクタ１２０₉に供給する。具体的には、セレクタ１２０₇は、動作モード情報ＣＢＦが、軟出力復号回路９０による処理のみを行う通常モード、又は、軟出力復号回路９０が要する処理時間と同時間の遅延を行うべき遅延モードを示すものであった場合には、データＴＤＬＸを選択して出力し、それ以外の通常モード又は遅延モードを示すものであった場合には、インターリーバ出力データＩＩＯを選択して出力する。すなわち、セレクタ１２０₇は、出力すべきデータとして、インターリーバ１００によるインターリーブ処理又はインターリーバ１００が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定するために設けられるものであり、各動作モードに応じて、出力するデータを選択する。
【０１７３】
セレクタ１２０₈は、検証モード情報ＣＴＨＲに基づいて、セレクタ１２０₆から供給される遅延受信値ＴＤＲと、信号線１３０により伝送されてくるスルー信号とのうち、いずれか一方を選択し、遅延受信値ＴＲＮとして外部に出力する。なお、遅延受信値ＴＲＮは、遅延受信値ＲＮとして出力される。すなわち、セレクタ１２０₈は、次段の要素復号器に対する遅延受信値を出力するのか、システムの検証を行うのかを、決定するために設けられるものである。
【０１７４】
セレクタ１２０₉は、検証モード情報ＣＴＨＲに基づいて、セレクタ１２０₇から供給される軟出力ＴＳＯと、信号線１３０により伝送されてくるスルー信号とのうち、いずれか一方を選択し、軟出力ＴＩＮＴとして外部に出力する。なお、この軟出力ＴＩＮＴは、軟出力ＩＮＴとして出力される。すなわち、セレクタ１２０₉は、次段の要素復号器に対する軟出力を出力するのか、システムの検証を行うのかを、決定するために設けられるものである。
【０１７５】
セレクタ１２０₁₀は、検証モード情報ＣＴＨＲに基づいて、インターリーバ１００から供給される終結時刻情報ＩＧＴ及び終結ステート情報ＩＧＳと、消去位置情報ＩＧＥ及びインターリーバ無出力位置情報ＩＮＯと、遅延インターリーブ開始位置信号ＩＤＳとからなる生成次段情報と、信号線１３０により伝送されてくるスルー信号とのうち、いずれか一方を選択し、次段終結時刻情報ＴＴＮＰＮ及び次段終結ステート情報ＴＴＮＳＮと、次段消去位置情報ＴＥＲＳＮ及び次段事前確率情報消去情報ＴＥＡＰＮと、次段インターリーブ開始位置信号ＴＩＬＳＮとして外部に出力する。なお、これらの次段終結時刻情報ＴＴＮＰＮ、次段終結ステート情報ＴＴＮＳＮ、次段消去位置情報ＴＥＲＳＮ、次段事前確率情報消去情報ＴＥＡＰＮ、及び、次段インターリーブ開始位置信号ＴＩＬＳＮは、それぞれ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮとして出力される。すなわち、セレクタ１２０₁₀は、次段の要素復号器に対する次段情報を出力するのか、システムの検証を行うのかを、決定するために設けられるものである。
【０１７６】
信号線１３０は、後述するように、主に、複数の要素復号器５０を連接することにより上述した復号装置３’，３’’と同様の復号装置３を構成した場合におけるシステムの検証を行うために用いられるものである。信号線１３０は、受信値ＴＲ、外部情報又はインターリーブデータＴＥＸＴ、消去情報ＴＥＲＳ、事前確率情報消去情報ＴＥＡＰ、終結時刻情報ＴＴＮＰ、終結ステート情報ＴＴＮＳ、及び、インターリーブ開始位置信号ＴＩＬＳのそれぞれを伝送するための信号線を束ねて構成され、これらの信号をセレクタ１２０₈，１２０₉，１２０₁₀に供給する。
【０１７７】
このような要素復号器５０は、例えば、図３中破線部又は図５中破線部に示したように、軟出力復号回路とインターリーバ若しくはデインターリーバとを少なくとも含むモジュールと等価なものである。この要素復号器５０は、複数連接されることによって、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭのうち、任意の符号を復号することができる復号装置３を構成することができる。なお、要素復号器５０の全体に関する各種特徴については、後述する“４．”においてさらに説明する。
【０１７８】
以下、軟出力復号回路９０及びインターリーバ１００についてさらに詳細に説明していく。
【０１７９】
２−２ 軟出力復号回路の詳細
まず、軟出力復号回路９０について詳述する。軟出力復号回路９０は、図１１に概略を示すように、符号化装置１における要素符号化器の符号情報を生成する符号情報生成回路１５１と、符号化装置１におけるパンクチャパターンを示す内部消去情報を生成する内部消去情報生成回路１５２と、符号化装置１における終結情報を生成する終結情報生成回路１５３と、復号処理のために入力されるべき受信値と事前確率情報とを選択するとともに、符号出力が存在しない位置を尤度が“０”のシンボルに置き換える受信値及び事前確率情報選択回路１５４と、受信データと遅延用のデータとをともに記憶する受信データ及び遅延用記憶回路１５５と、第１の対数尤度である対数尤度Ｉγを算出するＩγ算出回路１５６と、符号化装置１に応じて算出した対数尤度Ｉγを分配するＩγ分配回路１５７と、第２の対数尤度である対数尤度Ｉαを算出するＩα算出回路１５８と、第３の対数尤度である対数尤度Ｉβを算出するＩβ算出回路１５９と、算出した対数尤度Ｉβを記憶するＩβ記憶回路１６０と、対数軟出力Ｉλを算出する軟出力算出回路１６１と、受信値と事前確率情報とを分離する受信値又は事前確率情報分離回路１６２と、外部情報を算出する外部情報算出回路１６３と、対数軟出力Ｉλの振幅を調整するとともに所定のダイナミックレンジにクリップ（clip）する振幅調整及びクリップ回路１６４と、復号値である軟出力及び受信値を硬判定する硬判定回路１６５とを有する。
【０１８０】
ここで、同図に示す軟出力復号回路９０の左半分部分の詳細を図１２に示し、右半分部分の詳細を図１３に示す。
【０１８１】
符号情報生成回路１５１は、制御回路６０から供給される符号化率情報ＣＲＡＴと生成行列情報ＣＧとに基づいて、符号化装置１における要素符号化器の符号情報を生成する。具体的には、符号情報生成回路１５１は、符号化装置１における要素符号化器の入力ビット数を示す入力ビット数情報ＩＮと、符号化装置１における要素符号化器が畳み込み符号化器である場合に、その畳み込み符号化器がいわゆるボーゼンクラフト（Wozencraft）型であるかマッシィ（Massey）型であるかを示す型情報ＷＭと、符号化装置１における要素符号化器のシフトレジスタ、すなわち、ステート（遷移状態）を表すメモリの数を示すメモリ数情報ＭＮと、符号化装置１における要素符号化器の状態遷移図であるトレリスにおいて、各枝に関する時間軸に沿った入出力情報を示す枝入出力情報ＢＩＯと、符号化装置１における要素符号化器からの出力が存在しており、対応する受信値が存在していることを表す出力位置の有効性を示す有効出力位置情報ＰＥとを生成する。
【０１８２】
ここで、ボーゼンクラフト型の畳み込み符号化器とマッシィ型の畳み込み符号化器とについて説明する。
【０１８３】
ボーゼンクラフト型の畳み込み符号化器は、遅延素子と組み合わせ回路とからなり、遅延素子に対して時系列にデータが保持されるものである。ボーゼンクラフト型の畳み込み符号化器の例としては、例えば図１４に示すように、４つのシフトレジスタ２０１₁，２０１₂，２０１₃，２０１₄と、１６個の排他的論理和回路２０２₁，２０２₂，２０２₃，２０２₄，２０２₅，２０２₆，２０２₇，２０２₈，２０２₉，２０２₁₀，２０２₁₁，２０２₁₂，２０２₁₃，２０２₁₄，２０２₁₅，２０２₁₆及び２０個のＡＮＤゲートＧ０［０］，ＧＢ［０］，ＧＢ［１］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］で表される組み合わせ回路とを有し、符号化率が“１／４”の畳み込み演算を行うものがある。なお、この畳み込み符号化器において、ＡＮＤゲートＧ０［０］，ＧＢ［０］，ＧＢ［１］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］は、符号構成により結線するか否かを示すものであり、全てのＡＮＤゲートが用いられるわけではない。すなわち、この畳み込み符号化器は、これらのＡＮＤゲートＧ０［０］，ＧＢ［０］，ＧＢ［１］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］によって、組み合わせ回路が変化し、符号構成が変化するものであって、ステート数が最大で“２⁴＝１６”のボーゼンクラフト型の畳み込み演算を行うことができるものである。この畳み込み符号化器の生成行列Ｇは次式（２７）で表される。次式（２７）において、ＧＢ（Ｄ），Ｇ１（Ｄ），Ｇ２（Ｄ），Ｇ３（Ｄ）は、それぞれ、次式（２８）乃至次式（３１）で表される。
【０１８４】
【数２７】

【０１８５】
【数２８】

【０１８６】
【数２９】

【０１８７】
【数３０】

【０１８８】
【数３１】

【０１８９】
また、ボーゼンクラフト型の畳み込み符号化器の例としては、例えば図１５に示すように、３つのシフトレジスタ２０３₁，２０３₂，２０３₃と、１２個の排他的論理和回路２０４₁，２０４₂，２０４₃，２０４₄，２０４₅，２０４₆，２０４₇，２０４₈，２０４₉，２０４₁₀，２０４₁₁，２０４₁₂及び１５個のＡＮＤゲートＧ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］で表される組み合わせ回路とを有し、符号化率が“２／３”の畳み込み演算を行うものがある。なお、この畳み込み符号化器においても、ＡＮＤゲートＧ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］は、符号構成により結線するか否かを示すものであり、全てのＡＮＤゲートが用いられるわけではなく、組み合わせ回路が変化し、符号構成が変化するものであって、ステート数が最大で“２³＝８”のボーゼンクラフト型の畳み込み演算を行うことができるものである。この畳み込み符号化器の生成行列Ｇは次式（３２）で表される。次式（３２）において、Ｇ１１（Ｄ），Ｇ２１（Ｄ），Ｇ３１（Ｄ），Ｇ１２（Ｄ），Ｇ２２（Ｄ），Ｇ３２（Ｄ）は、それぞれ、次式（３３）乃至次式（３８）で表される。
【０１９０】
【数３２】

【０１９１】
【数３３】

【０１９２】
【数３４】

【０１９３】
【数３５】

【０１９４】
【数３６】

【０１９５】
【数３７】

【０１９６】
【数３８】

【０１９７】
一方、マッシィ型の畳み込み符号化器は、遅延素子と組み合わせ回路とからなり、入力ビットのいずれかが組織成分としてそのまま出力される構成とされるものであり、遅延素子に対して時系列にデータが保持されないものである。マッシィ型の畳み込み符号化器の例としては、例えば図１６に示すように、３つのシフトレジスタ２０５₁，２０５₂，２０５₃と、４つの排他的論理和回路２０６₁，２０６₂，２０６₃，２０６₄及び１１個のＡＮＤゲートＧＢ［０］，ＧＢ［１］，ＧＢ［２］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］で表される組み合わせ回路とを有し、符号化率が“２／３”の畳み込み演算を行うものがある。なお、この畳み込み符号化器においても、ＡＮＤゲートＧＢ［０］，ＧＢ［１］，ＧＢ［２］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ１［３］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ２［３］は、符号構成により結線するか否かを示すものであり、全てのＡＮＤゲートが用いられるわけではなく、組み合わせ回路が変化し、符号構成が変化するものであって、ステート数が最大で“２³＝８”のマッシィ型の畳み込み演算を行うことができるものである。この畳み込み符号化器の生成行列Ｇは次式（３９）で表される。次式（３９）において、ＧＢ（Ｄ），Ｇ１（Ｄ），Ｇ２（Ｄ）は、それぞれ、次式（４０）乃至次式（４２）で表される。
【０１９８】
【数３９】

【０１９９】
【数４０】

【０２００】
【数４１】

【０２０１】
【数４２】

【０２０２】
また、マッシィ型の畳み込み符号化器の例としては、例えば図１７に示すように、２つのシフトレジスタ２０７₁，２０７₂と、３つの排他的論理和回路２０８₁，２０８₂，２０８₃及び１１個のＡＮＤゲートＧＢ［０］，ＧＢ［１］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］で表される組み合わせ回路とを有し、符号化率が“３／３”の畳み込み演算を行うものがある。なお、この畳み込み符号化器においても、ＡＮＤゲートＧＢ［０］，ＧＢ［１］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ２［０］，Ｇ２［１］，Ｇ２［２］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］は、符号構成により結線するか否かを示すものであり、全てのＡＮＤゲートが用いられるわけではなく、組み合わせ回路が変化し、符号構成が変化するものであって、ステート数が最大で“２²＝４”のマッシィ型の畳み込み演算を行うことができるものである。この畳み込み符号化器の生成行列Ｇは次式（４３）で表される。次式（４３）において、ＧＢ（Ｄ），Ｇ１（Ｄ），Ｇ２（Ｄ），Ｇ３（Ｄ）は、それぞれ、次式（４４）乃至次式（４７）で表される。
【０２０３】
【数４３】

【０２０４】
【数４４】

【０２０５】
【数４５】

【０２０６】
【数４６】

【０２０７】
【数４７】

【０２０８】
ここで、符号情報生成回路１５１により生成される情報について具体的に説明するために、各畳み込み符号化器の具体例を示す。
【０２０９】
まず、図１４に示したボーゼンクラフト型の畳み込み符号化器としては、１５個のＡＮＤゲートＧ０［０］，ＧＢ［２］，ＧＢ［３］，Ｇ１［０］，Ｇ１［１］，Ｇ１［３］，Ｇ１［４］，Ｇ２［０］，Ｇ２［２］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］を結線すると、図１８に示すように、４つのシフトレジスタ２０１₁，２０１₂，２０１₃，２０１₄と、１１個の排他的論理和回路２０２₁，２０２₄，２０２₅，２０２₇，２０２₈，２０２₁₀，２０２₁₂，２０２₁₃，２０２₁₄，２０２₁₅，２０２₁₆とを有するものが考えられる。この畳み込み符号化器は、１ビットの入力データｉ₀を入力すると、この入力データｉ₀に対して畳み込み演算を行い、演算結果を４ビットの出力データＯ₀，Ｏ₁，Ｏ₂，Ｏ₃として出力する。
【０２１０】
この畳み込み符号化器におけるトレリスを記述すると、図１９に示すようになる。同図において、各枝に付されたラベルは枝番号を示している。この枝番号に対する遷移前後のステートと入力データ／出力データとの関係は、次表１に示すようになる。ここでは、ステートは、シフトレジスタ２０１₄、シフトレジスタ２０１₃、シフトレジスタ２０１₂及びシフトレジスタ２０１₁の内容を順次並べたものであり、“００００”、“０００１”、“００１０”、“００１１”、“０１００”、“０１０１”、“０１１０”、“０１１１”、“１０００”、“１００１”、“１０１０”、“１０１１”、“１１００”、“１１０１”、“１１１０”、“１１１１”のステート番号を、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”、“８”、“９”、“１０”、“１１”、“１２”、“１３”、“１４”、“１５”と表している。また、入力データ／出力データは、ｉ₀／Ｏ₃，Ｏ₂，Ｏ₁，Ｏ₀である。
【０２１１】
【表１】

【０２１２】
このように、図１８に示す畳み込み符号化器におけるステート数は１６となり、トレリスは、各ステートから次時刻におけるステートへと２本のパスが到達する構造であり、全３２本の枝を有する構造を有するものとなる。
【０２１３】
符号情報生成部１５１は、この畳み込み符号化器の場合、入力ビット数情報ＩＮとして“１ビット”を、型情報ＷＭとして“ボーゼンクラフト型”を、メモリ数情報ＭＮとして“４”を、枝入出力情報ＢＩＯとして表１に示すような各枝の入出力パターンを生成する。
【０２１４】
また、図１５に示したボーゼンクラフト型の畳み込み符号化器としては、９個のＡＮＤゲートＧ１［２］，Ｇ１［３］，Ｇ２［０］，Ｇ２［４］，Ｇ３［０］，Ｇ３［１］，Ｇ３［２］，Ｇ３［３］，Ｇ３［４］を結線すると、図２０に示すように、３つのシフトレジスタ２０３₁，２０３₂，２０３₃と、６個の排他的論理和回路２０４₅，２０４₆，２０４₉，２０４₁₀，２０４₁₁，２０４₁₂とを有するものが考えられる。この畳み込み符号化器は、２ビットの入力データｉ₀，ｉ₁を入力すると、これらの入力データｉ₀，ｉ₁に対して畳み込み演算を行い、演算結果を３ビットの出力データＯ₀，Ｏ₁，Ｏ₂として出力する。
【０２１５】
この畳み込み符号化器におけるトレリスを記述すると、図２１に示すようになる。同図において、各枝に付されたラベルは枝番号を示している。この枝番号に対する遷移前後のステートと入力データ／出力データとの関係は、次表２に示すようになる。ここでは、ステートは、シフトレジスタ２０３₃、シフトレジスタ２０３₂及びシフトレジスタ２０３₁の内容を順次並べたものであり、“０００”、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”、“１１１”のステート番号を、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”と表している。また、入力データ／出力データは、ｉ₁，ｉ₀／Ｏ₂，Ｏ₁，Ｏ₀である。
【０２１６】
【表２】

【０２１７】
このように、図２０に示す畳み込み符号化器におけるステート数は８となり、トレリスは、各ステートから次時刻におけるステートへと４本のパスが到達する構造であり、全３２本の枝を有するものとなる。
【０２１８】
符号情報生成部１５１は、この畳み込み符号化器の場合、入力ビット数情報ＩＮとして“２ビット”を、型情報ＷＭとして“ボーゼンクラフト型”を、メモリ数情報ＭＮとして“３”を、枝入出力情報ＢＩＯとして表２に示すような各枝の入出力パターンを生成する。
【０２１９】
さらに、図１６に示したマッシィ型の畳み込み符号化器としては、３つのＡＮＤゲートＧＢ［２］，Ｇ１［２］，Ｇ２［１］を結線すると、図２２に示すように、３つのシフトレジスタ２０５₁，２０５₂，２０５₃と、２つの排他的論理和回路２０６₂，２０６₃とを有するものが考えられる。この畳み込み符号化器は、２ビットの入力データｉ₀，ｉ₁を入力すると、これらの入力データｉ₀，ｉ₁に対して再帰的組織畳み込み演算を行い、演算結果を３ビットの出力データＯ₀，Ｏ₁，Ｏ₂として出力する。
【０２２０】
この畳み込み符号化器におけるトレリスを記述すると、図２３に示すようになる。同図において、各枝に付されたラベルは枝番号を示している。この枝番号に対する遷移前後のステートと入力データ／出力データとの関係は、次表３に示すようになる。ここでは、ステートは、シフトレジスタ２０５₁、シフトレジスタ２０５₂及びシフトレジスタ２０５₃の内容を順次並べたものであり、“０００”、“００１”、“０１０”、“０１１”、“１００”、“１０１”、“１１０”、“１１１”のステート番号を、それぞれ、“０”、“１”、“２”、“３”、“４”、“５”、“６”、“７”と表している。また、入力データ／出力データは、ｉ₁，ｉ₀／Ｏ₂，Ｏ₁，Ｏ₀である。
【０２２１】
【表３】

【０２２２】
このように、図２２に示す畳み込み符号化器におけるステート数は８となり、トレリスは、各ステートから次時刻におけるステートへと４本のパスが到達する構造であり、全３２本の枝を有するものとなる。
【０２２３】
符号情報生成部１５１は、この畳み込み符号化器の場合、入力ビット数情報ＩＮとして“２ビット”を、型情報ＷＭとして“マッシィ型”を、メモリ数情報ＭＮとして“３”を、枝入出力情報ＢＩＯとして表３に示すような各枝の入出力パターンを生成する。
【０２２４】
さらにまた、図１７に示したマッシィ型の畳み込み符号化器としては、６個のＡＮＤゲートＧＢ［１］，Ｇ１［０］，Ｇ１［１］，Ｇ１［２］，Ｇ２［０］，Ｇ３［０］を結線すると、図２４に示すように、２つのシフトレジスタ２０７₁，２０７₂と、３つの排他的論理和回路２０８₁，２０８₂，２０８₃とを有するものが考えられる。この畳み込み符号化器は、３ビットの入力データｉ₀，ｉ₁，ｉ₂を入力すると、これらの入力データｉ₀，ｉ₁，ｉ₂に対して再帰的組織畳み込み演算を行い、演算結果を３ビットの出力データＯ₀，Ｏ₁，Ｏ₂として出力する。
【０２２５】
この畳み込み符号化器におけるトレリスを記述すると、図２５に示すようになる。同図において、各枝に付されたラベルは枝番号を示している。この枝番号に対する遷移前後のステートと入力データ／出力データとの関係は、次表４に示すようになる。ここでは、ステートは、シフトレジスタ２０７₁及びシフトレジスタ２０７₂の内容を順次並べたものであり、“００”、“０１”、“１０”、“１１”のステート番号を、それぞれ、“０”、“１”、“２”、“３”と表している。また、入力データ／出力データは、ｉ₂，ｉ₁，ｉ₀／Ｏ₂，Ｏ₁，Ｏ₀である。
【０２２６】
【表４】

【０２２７】
このように、図２４に示す畳み込み符号化器におけるステート数は４となり、トレリスは、各ステートから次時刻におけるステートへと４組のパラレルパスが到達する構造であり、全３２本の枝を有するものとなる。
【０２２８】
符号情報生成部１５１は、この畳み込み符号化器の場合、入力ビット数情報ＩＮとして“３ビット”を、型情報ＷＭとして“マッシィ型”を、メモリ数情報ＭＮとして“２”を、枝入出力情報ＢＩＯとして表４に示すような各枝の入出力パターンを生成する。
【０２２９】
このように、符号情報生成回路１５１は、符号化装置１における要素符号化器に応じた符号情報を生成する。特に、符号情報生成回路１５１は、符号に応じたトレリス上の全ての枝の入出力パターンを算出し、枝入出力情報ＢＩＯを生成するが、これについては、さらに後述する。符号情報生成回路１５１は、生成した入力ビット数情報ＩＮを、終結情報生成回路１５３、受信値及び事前確率情報１５４、Ｉγ算出回路１５６、Ｉγ分配回路１５７、Ｉα算出回路１５８、Ｉβ算出回路１５９、軟出力算出回路１６１、受信値又は事前確率情報分離回路１６２、及び、硬判定回路１６５に供給する。また、符号情報生成回路１５１は、生成した型情報ＷＭを、Ｉγ算出回路１５６、Ｉγ分配回路１５７、Ｉα算出回路１５８及びＩβ算出回路１５９に供給する。さらに、符号情報生成回路１５１は、生成したメモリ数情報ＭＮを、終結情報生成回路１５３、Ｉγ分配回路１５７、Ｉα算出回路１５８、Ｉβ算出回路１５９、及び、軟出力算出回路１６１に供給する。さらにまた、符号情報生成回路１５１は、生成した枝入出力情報ＢＩＯを、Ｉγ分配回路１５７及び軟出力算出回路１６１に供給する。また、符号情報生成回路１５１は、生成した有効出力位置情報ＰＥを内部消去情報生成回路１５２に供給する。
【０２３０】
内部消去情報生成回路１５２は、外部から供給される消去情報ＴＥＲＳと、符号情報生成回路１５１から供給される有効出力位置情報ＰＥとに基づいて、パンクチャパターンと有効出力位置とを総括的に考慮して得られる符号出力が存在しない位置を示す内部消去位置情報ＩＥＲＳを生成する。
【０２３１】
具体的には、内部消去情報生成回路１５２は、例えば図２６に示すように、４つのＯＲゲート２１１₁，２１１₂，２１１₃，２１１₄を有するものとして実現することができる。
【０２３２】
ＯＲゲート２１１₁，２１１₂，２１１₃，２１１₄は、それぞれ、消去情報ＴＥＲＳと、符号情報生成回路１５１から供給される有効出力位置情報ＰＥを反転したデータとの論理和をとる。ＯＲゲート２１１₁，２１１₂，２１１₃，２１１₄は、それぞれ、得られた論理和を内部消去位置情報ＩＥＲＳとして受信値及び事前確率情報選択回路１５４に供給する。
【０２３３】
このように、内部消去情報生成回路１５２は、ＯＲゲート２１１₁，２１１₂，２１１₃，２１１₄による論理和をとることによって、符号出力が存在しない位置を示す内部消去位置情報ＩＥＲＳを生成する。
【０２３４】
終結情報生成回路１５３は、外部から供給される終結時刻情報ＴＴＮＰ及び終結ステート情報ＴＴＮＳと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ及びメモリ数情報ＭＮとに基づいて、符号化装置１における終結情報を生成する。具体的には、終結情報生成回路１５３は、終結時刻情報ＴＴＮＰ、終結ステート情報ＴＴＮＳ、入力ビット数情報ＩＮ及びメモリ数情報ＭＮに基づいて、符号化装置１における終結時刻を示す終結時刻情報ＴＰＭ及び終結ステートを示す終結ステート情報ＴＳＭを生成する。
【０２３５】
終結情報生成回路１５３は、例えば図２７に示すように、複数のレジスタ２１２₁，２１２₂，２１２₃，２１２₄，２１２₅，２１２₆と、複数のセレクタ２１３₁，２１３₂，２１３₃，２１３₄，２１３₅，２１３₆，２１３₇，２１３₈，２１３₉と、ＡＮＤゲート２１４とを有するものとして実現することができる。
【０２３６】
レジスタ２１２₁は、外部から供給される終結時刻情報ＴＴＮＰを１クロックだけ保持し、保持した終結時刻情報ＴＴＮＰをレジスタ２１２₂及びセレクタ２１３₃に供給する。
【０２３７】
レジスタ２１２₂は、レジスタ２１２₁から供給される終結時刻情報ＴＴＮＰを１クロックだけ保持し、保持した終結時刻情報ＴＴＮＰをレジスタ２１２₃及びセレクタ２１３₄に供給する。
【０２３８】
レジスタ２１２₃は、レジスタ２１２₂から供給される終結時刻情報ＴＴＮＰを１クロックだけ保持し、保持した終結時刻情報ＴＴＮＰをセレクタ２１３₅に供給する。
【０２３９】
レジスタ２１２₄は、外部から供給される終結ステート情報ＴＴＮＳを１クロックだけ保持し、保持した終結ステート情報ＴＴＮＳをレジスタ２１２₅及びセレクタ２１３₆に供給する。
【０２４０】
レジスタ２１２₅は、レジスタ２１２₄から供給される終結ステート情報ＴＴＮＳを１クロックだけ保持し、保持した終結ステート情報ＴＴＮＳをレジスタ２１２₆及びセレクタ２１３₇に供給する。
【０２４１】
レジスタ２１２₆は、レジスタ２１２₅から供給される終結ステート情報ＴＴＮＳを１クロックだけ保持し、保持した終結ステート情報ＴＴＮＳをセレクタ２１３₈に供給する。
【０２４２】
セレクタ２１３₁は、入力ビット数情報ＩＮに基づいて、メモリ数情報ＭＮのうち、例えば、符号化装置１における要素符号化器のメモリ数が“１”であることを示す情報と、メモリ数が“２”であることを示す情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１３₁は、例えば、符号化装置１における入力ビット数が“１”である場合には、メモリ数が“１”であることを示す情報を選択する。セレクタ２１３₁は、選択したデータを選択用の制御信号としてセレクタ２１３₃に供給する。
【０２４３】
セレクタ２１３₂は、入力ビット数情報ＩＮに基づいて、メモリ数情報ＭＮのうち、例えば、符号化装置１における要素符号化器のメモリ数が“２”であることを示す情報と、メモリ数が“３”であることを示す情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１３₂は、例えば、符号化装置１における入力ビット数が“１”である場合には、メモリ数が“２”であることを示す情報を選択する。セレクタ２１３₂は、選択したデータを選択用の制御信号としてセレクタ２１３₄に供給する。
【０２４４】
セレクタ２１３₃は、セレクタ２１３₁により選択されたデータに基づいて、レジスタ２１２₁から供給される終結時刻情報ＴＴＮＰと値が“１”であるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１３₃は、符号化装置１における要素符号化器のメモリ数が“１”である場合には、レジスタ２１２₁から供給される終結時刻情報ＴＴＮＰを選択する。セレクタ２１３₃は、選択したデータをＡＮＤゲート２１４に供給する。
【０２４５】
セレクタ２１３₄は、セレクタ２１３₂により選択されたデータに基づいて、レジスタ２１２₂から供給される終結時刻情報ＴＴＮＰと値が“１”であるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１３₄は、符号化装置１における要素符号化器のメモリ数が“２”である場合には、レジスタ２１２₂から供給される終結時刻情報ＴＴＮＰを選択する。セレクタ２１３₄は、選択したデータをＡＮＤゲート２１４に供給する。
【０２４６】
セレクタ２１３₅は、メモリ数情報ＭＮに基づいて、レジスタ２１２₃から供給される終結時刻情報ＴＴＮＰと値が“１”であるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１３₅は、符号化装置１における要素符号化器のメモリ数が“３”である場合には、レジスタ２１２₃から供給される終結時刻情報ＴＴＮＰを選択する。セレクタ２１３₅は、選択したデータをＡＮＤゲート２１４に供給する。
【０２４７】
セレクタ２１３₆は、メモリ数情報ＭＮに基づいて、レジスタ２１２₄から供給される終結ステート情報ＴＴＮＳと値が“０”であるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１３₆は、符号化装置１における要素符号化器のメモリ数が“１”である場合には、レジスタ２１２₄から供給される終結ステート情報ＴＴＮＳを選択する。セレクタ２１３₆は、選択したデータをセレクタ２１３₈に供給する。
【０２４８】
セレクタ２１３₇は、メモリ数情報ＭＮに基づいて、レジスタ２１２₅から供給される終結ステート情報ＴＴＮＳと値が“０”であるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１３₇は、符号化装置１における要素符号化器のメモリ数が“２”である場合には、レジスタ２１２₅から供給される終結ステート情報ＴＴＮＳを選択する。セレクタ２１３₇は、選択したデータをセレクタ２１３₈に供給する。
【０２４９】
セレクタ２１３₈は、メモリ数情報ＭＮに基づいて、レジスタ２１２₆から供給される終結ステート情報ＴＴＮＳと値が“０”であるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１３₈は、符号化装置１における要素符号化器のメモリ数が“３”である場合には、レジスタ２１２₆から供給される終結ステート情報ＴＴＮＳを選択する。セレクタ２１３₈は、選択したデータをセレクタ２１３₈に供給する。
【０２５０】
セレクタ２１３₉は、入力ビット数情報ＩＮに基づいて、外部から供給される終結ステート情報ＴＴＮＳと、セレクタ２１３₆，２１３₇，２１３₈から供給されるデータとのうち、いずれか一方を選択する。セレクタ２１３₉は、選択したデータを終結ステート情報ＴＳＭとして受信データ及び遅延用記憶回路１５５に供給する。
【０２５１】
ＡＮＤゲート２１４は、外部から供給される終結時刻情報ＴＴＮＰと、セレクタ２１３₃，２１３₄，２１３₅から供給されるデータとの論理積をとる。ＡＮＤゲート２１４は、得られた論理積を終結時刻情報ＴＰＭとして受信データ及び遅延用記憶回路１５５に供給する。
【０２５２】
このような終結情報生成回路１５３は、メモリ数情報ＭＮに基づいて、終結期間を把握し、この終結期間に応じたデータの選択をセレクタ２１３₃，２１３₄，２１３₅，２１３₆，２１３₇，２１３₈により行うことによって、任意の終結期間の終結情報を生成することができる。特に、終結情報生成回路１５３は、後述するように、符号化装置１における要素符号化器がボーゼンクラフト型の畳み込み符号化器であった場合には、終結情報として、入力ビット数分の情報を終結期間分だけ生成することによって、終結ステートを明示する。また、終結情報生成回路１５３は、後述するように、符号化装置１における要素符号化器が例えばマッシィ型といったボーゼンクラフト型の畳み込み符号化器以外のものであった場合には、終結情報として、終結ステートを示す情報を１タイムスロットで生成することによって、終結ステートを１タイムスロットで明示する。
【０２５３】
受信値及び事前確率情報選択回路１５４は、後述するように、任意の符号の復号を行うために設けられるものである。受信値及び事前確率情報選択回路１５４は、制御回路６０から供給される受信値形式情報ＣＲＴＹと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮと、外部から供給される事前確率情報消去情報ＴＥＡＰと、内部消去情報生成回路１５２から供給される内部消去位置情報ＩＥＲＳとに基づいて、入力した復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとのうち、軟出力復号を行うために必要な情報を選択する。また、受信値及び事前確率情報選択回路１５４は、後述するように、内部消去情報生成回路１５２から供給される内部消去位置情報ＩＥＲＳに基づいて、符号出力が存在しない位置を尤度が“０”のシンボルに置き換える。すなわち、受信値及び事前確率情報選択回路１５４は、符号出力が存在しない位置に相当するビットが“０”であるか“１”であるかの確率が“１／２”であるものとするような情報を出力する。
【０２５４】
具体的には、受信値及び事前確率情報選択回路１５４は、例えば、復号受信値ＴＳＲが４系統の復号受信値ＴＳＲ０，ＴＳＲ１，ＴＳＲ２，ＴＳＲ３からなるとともに、外部情報又はインターリーブデータＴＥＸＴが３系統の外部情報又はインターリーブデータＴＥＸＴ０，ＴＥＸＴ１，ＴＥＸＴ２からなるものとすると、例えば図２８に示すように、１６個のセレクタ２１５₁，２１５₂，２１５₃，２１５₄，２１５₅，２１５₆，２１５₇，２１５₈，２１５₉，２１５₁₀，２１５₁₁，２１５₁₂，２１５₁₃，２１５₁₄，２１５₁₅，２１５₁₆とを有するものとして実現することができる。
【０２５５】
セレクタ２１５₁は、受信値形式情報ＣＲＴＹに基づいて、復号受信値ＴＳＲ０と、外部情報又はインターリーブデータＴＥＸＴ０とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、外部情報又はインターリーブデータＴＥＸＴ０を選択する。セレクタ２１５₁は、選択したデータをセレクタ２１５₈に供給する。
【０２５６】
セレクタ２１５₂は、受信値形式情報ＣＲＴＹに基づいて、復号受信値ＴＳＲ１と、外部情報又はインターリーブデータＴＥＸＴ１とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₂は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、外部情報又はインターリーブデータＴＥＸＴ１を選択する。セレクタ２１５₂は、選択したデータをセレクタ２１５₉に供給する。
【０２５７】
セレクタ２１５₃は、受信値形式情報ＣＲＴＹに基づいて、復号受信値ＴＳＲ２と、外部情報又はインターリーブデータＴＥＸＴ２とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₃は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、外部情報又はインターリーブデータＴＥＸＴ２を選択する。セレクタ２１５₃は、選択したデータをセレクタ２１５₁₀に供給する。
【０２５８】
セレクタ２１５₄は、受信値形式情報ＣＲＴＹに基づいて、外部情報又はインターリーブデータＴＥＸＴ０と、値が“０”である事前確率情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₄は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、値が“０”である事前確率情報を選択する。セレクタ２１５₄は、選択したデータをセレクタ２１５₁₂に供給する。
【０２５９】
セレクタ２１５₅は、受信値形式情報ＣＲＴＹに基づいて、外部情報又はインターリーブデータＴＥＸＴ１と、値が“０”である事前確率情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₅は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、値が“０”である事前確率情報を選択する。セレクタ２１５₅は、選択したデータをセレクタ２１５₁₃に供給する。
【０２６０】
セレクタ２１５₆は、受信値形式情報ＣＲＴＹに基づいて、外部情報又はインターリーブデータＴＥＸＴ２と、値が“０”である事前確率情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₆は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、値が“０”である事前確率情報を選択する。セレクタ２１５₆は、選択したデータをセレクタ２１５₁₄に供給する。
【０２６１】
セレクタ２１５₇は、受信値形式情報ＣＲＴＹに基づいて、内部消去位置情報ＩＥＲＳのうち、例えば、符号化装置１における要素符号化器から出力される出力ビットのうちの１シンボル目が存在しないことを示す情報と、２シンボル目が存在しないことを示す情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₇は、符号化装置１がＴＴＣＭ又はＳＣＴＣＭによる符号化を行うものでないことを受信値形式情報ＣＲＴＹが示すものであった場合には、２シンボル目が存在しないことを示す情報を選択する。セレクタ２１５₇は、選択したデータを選択用の制御信号としてセレクタ２１５₉に供給する。なお、このセレクタ２１５₇による選択動作は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合における消去動作に起因するものである。すなわち、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合における消去動作は、同相成分及び直交成分のシンボルをともに消去するものとなるため、セレクタ２１５₇は、２シンボル目が存在しないことを示す情報を選択することになる。
【０２６２】
セレクタ２１５₈は、内部消去位置情報ＩＥＲＳに基づいて、セレクタ２１５₁から供給されるデータと、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₈は、内部消去位置情報ＩＥＲＳが符号化装置１における要素符号化器から出力される出力ビットのうちの１シンボル目が存在しないことを示すものであった場合には、値が“０”である情報を選択する。
セレクタ２１５₈により選択されたデータは、セレクタ２１５₉，２１５₁₀，２１５₁₄，２１５₁₅，２１５₁₆から供給されるデータとともに束ねられ、選択受信値及び事前確率情報ＲＡＰとして受信データ及び遅延用記憶回路１５５に供給される。
【０２６３】
セレクタ２１５₉は、セレクタ２１５₇から供給されるデータに基づいて、セレクタ２１５₂から供給されるデータと、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₉は、セレクタ２１５₇から供給されるデータが符号化装置１における要素符号化器から出力される出力ビットのうちの２シンボル目が存在しないことを示すものであった場合には、値が“０”である情報を選択する。セレクタ２１５₉により選択されたデータは、セレクタ２１５₈，２１５₁₀，２１５₁₄，２１５₁₅，２１５₁₆から供給されるデータとともに束ねられ、選択受信値及び事前確率情報ＲＡＰとして受信データ及び遅延用記憶回路１５５に供給される。
【０２６４】
セレクタ２１５₁₀は、内部消去位置情報ＩＥＲＳに基づいて、セレクタ２１５₃から供給されるデータと、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₀は、内部消去位置情報ＩＥＲＳが符号化装置１における要素符号化器から出力される出力ビットのうちの３シンボル目が存在しないことを示すものであった場合には、値が“０”である情報を選択する。セレクタ２１５₁₀により選択されたデータは、セレクタ２１５₈，２１５₉，２１５₁₄，２１５₁₅，２１５₁₆から供給されるデータとともに束ねられ、選択受信値及び事前確率情報ＲＡＰとして受信データ及び遅延用記憶回路１５５に供給される。
【０２６５】
セレクタ２１５₁₁は、内部消去位置情報ＩＥＲＳに基づいて、復号受信値ＴＳＲ３と、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₁は、内部消去位置情報ＩＥＲＳが符号化装置１における要素符号化器から出力される出力ビットのうちの４シンボル目が存在しないことを示すものであった場合には、値が“０”である情報を選択する。セレクタ２１５₁₁は、選択したデータをセレクタ２１５₁₅に供給する。
【０２６６】
セレクタ２１５₁₂は、事前確率情報消去情報ＴＥＡＰに基づいて、セレクタ２１５₄から供給されるデータと、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₂は、事前確率情報消去情報ＴＥＡＰがパンクチャされていることを示すものであった場合には、値が“０”である情報を選択する。セレクタ２１５₁₂は、選択したデータをセレクタ２１５₁₅，２１５₁₆に供給する。
【０２６７】
セレクタ２１５₁₃は、事前確率情報消去情報ＴＥＡＰに基づいて、セレクタ２１５₅から供給されるデータと、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₃は、事前確率情報消去情報ＴＥＡＰがパンクチャされていることを示すものであった場合には、値が“０”である情報を選択する。セレクタ２１５₁₃は、選択したデータをセレクタ２１５₁₆に供給する。
【０２６８】
セレクタ２１５₁₄は、事前確率情報消去情報ＴＥＡＰに基づいて、セレクタ２１５₆から供給されるデータと、値が“０”である情報とのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₄は、事前確率情報消去情報ＴＥＡＰがパンクチャされていることを示すものであった場合には、値が“０”である情報を選択する。セレクタ２１５₁₄により選択されたデータは、セレクタ２１５₈，２１５₉，２１５₁₀，２１５₁₅，２１５₁₆から供給されるデータとともに束ねられ、選択受信値及び事前確率情報ＲＡＰとして受信データ及び遅延用記憶回路１５５に供給される。
【０２６９】
セレクタ２１５₁₅は、入力ビット数情報ＩＮに基づいて、セレクタ２１５₁₁から供給されるデータと、セレクタ２１５₁₂から供給されるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₅は、符号化装置１における要素符号化器の符号化率が“１／ｎ”で表され、且つ、入力ビット数が“１”であることを入力ビット数情報ＩＮが示すものであった場合には、セレクタ２１５₁₁から供給されるデータを選択する。セレクタ２１５₁₅により選択されたデータは、セレクタ２１５₈，２１５₉，２１５₁₀，２１５₁₄，２１５₁₆から供給されるデータとともに束ねられ、選択受信値及び事前確率情報ＲＡＰとして受信データ及び遅延用記憶回路１５５に供給される。
【０２７０】
セレクタ２１５₁₆は、入力ビット数情報ＩＮに基づいて、セレクタ２１５₁₂から供給されるデータと、セレクタ２１５₁₃から供給されるデータとのうち、いずれか一方を選択する。具体的には、セレクタ２１５₁₆は、符号化装置１における要素符号化器の符号化率が“１／ｎ”で表され、且つ、入力ビット数が“１”であることを入力ビット数情報ＩＮが示すものであった場合には、セレクタ２１５₁₂から供給されるデータを選択する。セレクタ２１５₁₆により選択されたデータは、セレクタ２１５₈，２１５₉，２１５₁₀，２１５₁₄，２１５₁₅から供給されるデータとともに束ねられ、選択受信値及び事前確率情報ＲＡＰとして受信データ及び遅延用記憶回路１５５に供給される。
【０２７１】
このような受信値及び事前確率情報選択回路１５４は、セレクタ２１５₁，２１５₂，２１５₃，２１５₄，２１５₅，２１５₆により復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとを選択することによって、これらの復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとを符号尤度として切り替えることができ、軟出力復号を行うために入力されるべき情報を適切に選択することができる。また、受信値及び事前確率情報選択回路１５４は、セレクタ２１５₈，２１５₉，２１５₁₀，２１５₁₁，２１５₁₂，２１５₁₃，２１５₁₄による選択動作を行うことによって、符号出力が存在しない位置を尤度が“０”のシンボルに置き換えることができる。
【０２７２】
受信データ及び遅延用記憶回路１５５は、図示しないが、例えば、複数バンクのＲＡＭと、制御回路と、選択回路とを有する。受信データ及び遅延用記憶回路１５５は、終結情報生成回路１５３から供給される終結時刻情報ＴＰＭ及び終結ステート情報ＴＳＭと、受信値及び事前確率情報選択回路１５４から供給される選択受信値及び事前確率情報ＲＡＰとを記憶する。
【０２７３】
そして、受信データ及び遅延用記憶回路１５５は、内部の制御回路による制御の下に、記憶した終結時刻情報ＴＰＭ及び終結ステート情報ＴＳＭのうち、所定の情報を選択回路により選択し、Ｉα算出回路１５８にて用いる終結情報ＴＡＬ、Ｉβ算出回路１５９にて用いる終結情報ＴＢ０，ＴＢ１として出力する。終結情報ＴＡＬは、所定の遅延が施された後、終結情報ＴＡＬＤとしてＩα算出回路１５８に供給される。また、終結情報ＴＢ０，ＴＢ１は、それぞれ、所定の遅延が施された後、終結情報ＴＢ０Ｄ，ＴＢ１ＤとしてＩβ算出回路１５９に供給される。
【０２７４】
また、受信データ及び遅延用記憶回路１５５は、内部の制御回路による制御の下に、記憶した選択受信値及び事前確率情報ＲＡＰのうち、所定の情報を選択回路により選択し、Ｉα算出回路１５８にて用いる受信データＤＡ、Ｉβ算出回路１５９にて用いる２系統の受信データＤＢ０，ＤＢ１として出力する。受信データＤＡは、Ｉγ算出回路１５６に供給されるとともに、所定の遅延が施された後、遅延受信データＤＡＤとして受信値又は事前確率情報分離回路１６２に供給される。また、受信データＤＢ０，ＤＢ１は、それぞれ、Ｉγ算出回路１５６に供給される。
【０２７５】
なお、要素復号器５０は、連続データを処理する方法として知られるいわゆるスライディングウィンドウ処理を行うが、このスライディングウィンドウ処理を行う際の受信データ及び遅延用記憶回路１５５及び後述するＩβ記憶回路１６０におけるメモリマネジメントの手法として、本願出願人が既に国際特許出願している国際公開番号ＷＯ９９／６２１８３号公報に記載されているものを採用している。すなわち、要素復号器５０は、簡略的に説明すると、受信データ及び遅延用記憶回路１５５から、所定の打ち切り長で区切られた受信データを読み出し、Ｉβ記憶回路１６０によって、対数尤度Ｉβを記憶することによって、最終的に対数軟出力Ｉλが本来の時系列順に求められるようなメモリマネジメントを行う。ただし、要素復号器５０は、国際公開番号ＷＯ９９／６２１８３号公報に記載されているように、対数尤度Ｉγを算出してからメモリマネジメントを行うのではなく、受信データを受信データ及び遅延用記憶回路１５５に記憶してから、適切なメモリマネジメントの下に受信データを読み出し、対数尤度Ｉγを算出している。
【０２７６】
さらに、受信データ及び遅延用記憶回路１５５は、後述するように、遅延用のデータを記憶することもできる。すなわち、受信データ及び遅延用記憶回路１５５は、受信値ＴＲと、エッジ検出回路８０から供給されるエッジ信号ＴＥＩＬＳとを記憶し、軟出力復号回路９０が要する処理時間と同時間だけ遅延させる。受信データ及び遅延用記憶回路１５５は、受信値ＴＲを遅延させて得られた遅延受信値ＰＤＲを、遅延受信値ＳＤＲとしてセレクタ１２０₃，１２０₆に供給する。
また、受信データ及び遅延用記憶回路１５５は、エッジ信号ＴＥＩＬＳを遅延させて得られた遅延エッジ信号ＰＤＩＬを、遅延エッジ信号ＳＤＩＬＳとしてセレクタ１２０₅に供給する。
【０２７７】
Ｉγ算出回路１５６は、受信データ及び遅延用記憶回路１５５から供給される受信データＤＡ，ＤＢ０，ＤＢ１を用いて、対数尤度Ｉγを算出する。具体的には、Ｉγ算出回路１５６は、“２．”の冒頭に記載した表記に基づくと、受信値ｙ_t毎に、次式（４８）に示す演算を行い、各時刻ｔにおける対数尤度Ｉγを算出する。なお、次式（４８）に示すｓｇｎは、正負を識別する符号を示す定数、すなわち、“＋１”又は“−１”のいずれかである。この定数ｓｇｎは、要素復号器５０が対数尤度として負値のみを扱う系として構成される場合には、“＋１”をとり、要素復号器５０が対数尤度として正値のみを扱う系として構成される場合には、“−１”をとる。すなわち、Ｉγ算出回路１５６は、受信値ｙ_t毎に、符号の出力パターンと受信値により決定される確率γを対数表記した対数尤度Ｉγ又は確率γを対数表記して正負識別符号を反転した対数尤度Ｉγを算出する。
【０２７８】
【数４８】

【０２７９】
なお、以下では、必要に応じて、要素復号器５０が対数尤度として負値又は正値のみを扱う系として構成される場合における議論を行うものの、特に断りがない場合は、定数ｓｇｎが“−１”である場合、すなわち、要素復号器５０が対数尤度として正値のみを扱う系として構成され、確率が高いものほど小さい値で表すものとして説明する。
【０２８０】
このとき、Ｉγ算出回路１５６は、制御回路６０から供給される受信値形式情報ＣＲＴＹ、事前確率情報形式情報ＣＡＰＰ、及び、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合には信号点配置情報ＣＳＩＧと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ及び型情報ＷＭとに基づいて、対数尤度Ｉγを算出する。Ｉγ算出回路１５６は、算出した対数尤度ＩγをＩγ分配回路１５７に供給する。すなわち、Ｉγ算出回路１５６は、Ｉα算出回路１５８にて用いる対数尤度Ｉγを対数尤度ＧＡとしてＩγ分配回路１５７に供給するとともに、Ｉβ算出回路１５９にて用いる対数尤度Ｉγを対数尤度ＧＢ０，ＧＢ１としてＩγ分配回路１５７に供給する。
【０２８１】
このようなＩγ算出回路１５６は、例えば図２９に示すように、２系統の対数尤度Ｉβ０，Ｉβ１のうち、対数尤度Ｉβ０を算出するために用いる対数尤度Ｉγを算出するＩβ０用Ｉγ算出回路２２０₁と、対数尤度Ｉβ１を算出するために用いる対数尤度Ｉγを算出するＩβ１用Ｉγ算出回路２２０₂と、対数尤度Ｉαを算出するために用いる対数尤度Ｉγを算出するＩα用Ｉγ算出回路２２０₃とを有するものとして実現することができる。ここで、これらのＩβ０用Ｉγ算出回路２２０₁、Ｉβ１用Ｉγ算出回路２２０₂及びＩα用Ｉγ算出回路２２０₃は、入力されるデータが異なるのみで同一の構成で実現できることから、ここでは、Ｉβ０用Ｉγ算出回路２２０₁のみの説明を行い、Ｉβ１用Ｉγ算出回路２２０₂及びＩα用Ｉγ算出回路２２０₃の説明は図示とともに省略する。
【０２８２】
Ｉβ０用Ｉγ算出回路２２０₁は、情報・符号Ｉγ算出回路２２１と、Ｉγ正規化回路２２２とを有する。
【０２８３】
情報・符号Ｉγ算出回路２２１は、後述するように、受信値及び事前確率情報からなる受信データＤＢ０を入力すると、受信値形式情報ＣＲＴＹ、事前確率情報形式情報ＣＡＰＰ、信号点配置情報ＣＳＩＧ及び入力ビット数情報ＩＮに基づいて、あり得る全ての入出力パターン分の対数尤度Ｉγ又は少なくとも一部の入出力パターン分の対数尤度Ｉγを算出する。
【０２８４】
このとき、情報・符号Ｉγ算出回路２２１は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものでない場合には、入力した受信データＤＢ０から、事前確率情報といわゆる通信路値との和を対数尤度Ｉγとして算出する。
【０２８５】
また、情報・符号Ｉγ算出回路２２１は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合には、入力した受信データＤＢ０の内積を算出することによって、対数尤度Ｉγを算出する。これは、Ｉ／Ｑ平面上でのユークリッド距離が対数尤度Ｉγとなるが、ＰＳＫ変調方式の場合には、符号化装置からの出力の送信振幅が一定値をとることから、ユークリッド距離を求めることは、内積を求めることと等価となるからである。
【０２８６】
情報・符号Ｉγ算出回路２２１は、算出した対数尤度Ｉγを、Ｉγ正規化回路２２２に供給する。
【０２８７】
Ｉγ正規化回路２２２は、後述するように、情報・符号Ｉγ算出回路２２１による演算結果の分布の偏りを是正するための正規化を行う。具体的には、Ｉγ正規化回路２２２は、情報・符号Ｉγ算出回路２２１により算出された複数の対数尤度Ｉγのうち、確率が最大値を有するものに対応する対数尤度を、とり得る確率の最大値に対応する対数尤度に合わせるように、各対数尤度に対して所定の演算を施す。すなわち、Ｉγ正規化回路２２２は、要素復号器５０が対数尤度を負値として扱う場合には、情報・符号Ｉγ算出回路２２１により算出された複数の対数尤度Ｉγのうち、最大値を有するものを、要素復号器５０が表現可能な最大値に合わせるように、複数の対数尤度Ｉγのそれぞれに対して所定の値を加算するような正規化を行う。また、Ｉγ正規化回路２２２は、要素復号器５０が対数尤度を正値として扱う場合には、情報・符号Ｉγ算出回路２２１により算出された複数の対数尤度Ｉγのうち、最小値を有するものを、要素復号器５０が表現可能な最小値に合わせるように、複数の対数尤度Ｉγのそれぞれから所定の値を減算するような正規化を行う。Ｉγ正規化回路２２２は、正規化後の対数尤度Ｉγを、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＧＢ０としてＩγ分配回路１５７に供給する。
【０２８８】
このようなＩβ０用Ｉγ算出回路２２０₁は、対数尤度Ｉβ０を算出するために用いる対数尤度Ｉγを算出し、対数尤度ＧＢ０としてＩγ分配回路１５７に供給する。
【０２８９】
また、Ｉβ１用Ｉγ算出回路２２０₂は、Ｉβ０用Ｉγ算出回路２２０₁に入力される受信データＤＢ０の代わりに、受信データＤＢ１を入力し、Ｉβ０用Ｉγ算出回路２２０₁と同様の処理を行う。Ｉβ１用Ｉγ算出回路２２０₂は、対数尤度Ｉβ１を算出するために用いる対数尤度Ｉγを算出し、対数尤度ＧＢ１としてＩγ分配回路１５７に供給する。
【０２９０】
同様に、Ｉα用Ｉγ算出回路２２０₃は、Ｉβ０用Ｉγ算出回路２２０₁に入力される受信データＤＢ０の代わりに、受信データＤＡを入力し、Ｉβ０用Ｉγ算出回路２２０₁と同様の処理を行う。Ｉα用Ｉγ算出回路２２０₃は、対数尤度Ｉαを算出するために用いる対数尤度Ｉγを算出し、対数尤度ＧＡとしてＩγ分配回路１５７に供給する。
【０２９１】
このようなＩγ算出回路１５６は、受信データＤＡ，ＤＢ０，ＤＢ１を用いて、対数尤度Ｉγとして算出した対数尤度ＧＡ，ＧＢ０，ＧＢ１を生成し、これらの対数尤度ＧＡ，ＧＢ０，ＧＢ１をＩγ分配回路１５７に供給する。
【０２９２】
Ｉγ分配回路１５７は、後述するように、Ｉγ算出回路１５６から供給される対数尤度ＧＡ，ＧＢ０，ＧＢ１を、それぞれ、符号構成に応じて分配する。すなわち、Ｉγ分配回路１５７は、符号構成に応じたトレリス上の枝に対応するように、対数尤度ＧＡ，ＧＢ０，ＧＢ１を分配する。このとき、Ｉγ分配回路１５７は、制御回路６０から供給される生成行列情報ＣＧと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ、型情報ＷＭ、メモリ数情報ＭＮ及び枝入出力情報ＢＩＯとに基づいて、対数尤度ＧＡ，ＧＢ０，ＧＢ１を分配する。
【０２９３】
また、Ｉγ分配回路１５７は、後述するように、トレリス上にパラレルパスが存在する符号を復号する際には、これらのパラレルパスを束ねる機能を兼ね備える。
【０２９４】
Ｉγ分配回路１５７は、分配して得られた対数尤度ＩγをＩα算出回路１５８及びＩβ算出回路１５９に供給する。すなわち、Ｉγ分配回路１５７は、Ｉα算出回路１５８にて用いる対数尤度Ｉγを対数尤度ＤＧＡとしてＩα算出回路１５８に供給するとともに、Ｉβ算出回路１５９にて用いる対数尤度Ｉγを対数尤度ＤＧＢ０，ＤＧＢ１としてＩβ算出回路１５９に供給する。また、Ｉγ分配回路１５７は、後述するように、パラレルパスを束ねない状態で得られる対数尤度Ｉγを対数尤度ＤＧＡＢとしてＩα算出回路１５８に供給する。
【０２９５】
具体的には、Ｉγ分配回路１５７は、例えば図３０に示すように、符号構成に応じたトレリス上の枝の入出力情報を算出する枝入出力情報算出回路２２３と、２系統の対数尤度Ｉβ０，Ｉβ１のうち、対数尤度Ｉβ０を算出するために用いる対数尤度Ｉγを分配するＩβ０用Ｉγ分配回路２２４₁と、対数尤度Ｉβ１を算出するために用いる対数尤度Ｉγを分配するＩβ１用Ｉγ分配回路２２４₂と、対数尤度Ｉαを算出するために用いる対数尤度Ｉγを分配するＩα用Ｉγ分配回路２２４₃と、トレリス上にパラレルパスが存在する符号の場合に、対数尤度Ｉβ０を算出するために用いる当該パラレルパスを処理するＩβ０用パラレルパス処理回路２２５₁と、トレリス上にパラレルパスが存在する符号の場合に、対数尤度Ｉβ１を算出するために用いる当該パラレルパスを処理するＩβ１用パラレルパス処理回路２２５₂と、トレリス上にパラレルパスが存在する符号の場合に、対数尤度Ｉαを算出するために用いる当該パラレルパスを処理するＩα用パラレルパス処理回路２２５₃とを有するものとして実現することができる。
【０２９６】
枝入出力情報算出回路２２３は、生成行列情報ＣＧと、入力ビット数情報ＩＮと、型情報ＷＭと、メモリ数情報ＭＮと、枝入出力情報ＢＩＯとに基づいて、符号構成を識別し、当該符号構成に対応するトレリス上の枝の時間軸とは逆順に沿った枝入出力情報を算出する。枝入出力情報算出回路２２３は、算出した枝入出力情報ＢＩをＩβ０用Ｉγ分配回路２２４₁及びＩβ１用Ｉγ分配回路２２４₂に供給する。
【０２９７】
Ｉβ０用Ｉγ分配回路２２４₁は、対数尤度ＧＢ０を入力すると、枝入出力情報ＢＩに基づいて、符号構成に応じた分配を行う。Ｉβ０用Ｉγ分配回路２２４₁は、分配して得られた対数尤度ＰＧＢ０をＩβ０用パラレルパス処理回路２２５₁に供給する。
【０２９８】
Ｉβ１用Ｉγ分配回路２２４₂は、対数尤度ＧＢ１を入力すると、枝入出力情報ＢＩに基づいて、符号構成に応じた分配を行う。Ｉβ１用Ｉγ分配回路２２４₂は、分配して得られた対数尤度ＰＧＢ１をＩβ１用パラレルパス処理回路２２５₂に供給する。
【０２９９】
Ｉα用Ｉγ分配回路２２４₃は、対数尤度ＧＡを入力すると、枝入出力情報ＢＩＯに基づいて、符号構成に応じた分配を行う。Ｉα用Ｉγ分配回路２２４₃は、分配して得られた対数尤度ＰＧＡをＩα用パラレルパス処理回路２２５₃に供給する。また、Ｉα用Ｉγ分配回路２２４₃は、分配して得られた対数尤度ＰＧＡを、対数尤度ＤＧＡＢとしてＩα算出回路１５８に供給する。
【０３００】
Ｉβ０用パラレルパス処理回路２２５₁は、後述するように、対数尤度ＰＧＢ０を入力すると、この対数尤度ＰＧＢ０がパラレルパスに対応するものであった場合には、対数尤度ＰＧＢ０を束ね、対数尤度ＤＧＢ０、すなわち、対数尤度Ｉβ０を算出するために用いる対数尤度Ｉγとして出力する。また、Ｉβ０用パラレルパス処理回路２２５₁は、入力した対数尤度ＰＧＢ０がパラレルパスに対応するものでなかった場合には、この対数尤度ＰＧＢ０を対数尤度ＤＧＢ０としてそのまま出力する。このとき、Ｉβ０用パラレルパス処理回路２２５₁は、入力ビット数情報ＩＮに基づいて、出力すべき対数尤度ＤＧＢ０を選択する。
【０３０１】
具体的には、Ｉβ０用パラレルパス処理回路２２５₁は、図３１に示すように、復号の対象とする符号のステート数のうちの最大値の数のパラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６_nと、２対１の選択を行うセレクタ２２７とを有する。ここでは、Ｉβ０用パラレルパス処理回路２２５₁は、トレリス上にパラレルパスが存在する符号のうち、最大で３２本の枝を有するトレリスで表され且つ最大で４ステートを有する符号、より具体的には、４ステートに対して各ステートに８本のパスが到達するようなパラレルパスがトレリス上に存在する符号の復号を行うものとし、３２本の枝を１６個の対数尤度Ｉγに変換するための１６個のパラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁，２２６₂，２２６₃，・・・，２２６₁₆を有するものとする。
【０３０２】
パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁は、図３２に示すように、２つの差分器２２９₁，２２９₂と、３つのセレクタ２３０，２３１，２３３と、これらのセレクタ２３０，２３１，２３３による選択動作を制御するための制御信号を生成する選択用制御信号生成回路２３２と、いわゆるｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとして記憶するＲＯＭ（Read Only Memory）等から構成されるルックアップテーブル２３４と、加算器２３５とを有する。これらの各部のうち、差分器２２９₁，２２９₂、セレクタ２３０，２３１及び選択用制御信号生成回路２３２は、比較及び絶対値算出回路２２８を構成する。
【０３０３】
比較及び絶対値算出回路２２８は、入力した２つのデータの大小を比較し、これらの２つのデータの差分値の絶対値を算出する。
【０３０４】
差分器２２９₁は、３２通りの対数尤度Ｉγの集合である対数尤度ＰＧＢ０のうち、２つの対数尤度Ｉγである対数尤度ＰＧ００と対数尤度ＰＧ０１との差分をとる。厳密には、差分器２２９₁は、対数尤度ＰＧ００，ＰＧ０１が、それぞれ、例えば９ビットからなるものとすると、対数尤度ＰＧ００の下位６ビットのデータの最上位ビットに“１”を付したものと、対数尤度ＰＧ０１の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。差分器２２９₁は、算出した差分値ＤＡ１をセレクタ２３０及び選択用制御信号生成回路２３２に供給する。
【０３０５】
差分器２２９₂は、対数尤度ＰＧ０１と対数尤度ＰＧ００との差分をとる。厳密には、差分器２２９₂は、対数尤度ＰＧ００，ＰＧ０１が、それぞれ、例えば９ビットからなるものとすると、対数尤度ＰＧ０１の下位６ビットのデータの最上位ビットに“１”を付したものと、対数尤度ＰＧ００の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。差分器２２９₂は、算出した差分値ＤＡ０をセレクタ２３０及び選択用制御信号生成回路２３２に供給する。
【０３０６】
セレクタ２３０は、選択用制御信号生成回路２３２から供給される制御信号ＳＬ１に基づいて、差分器２２９₁から供給される差分値ＤＡ１と、差分器２２９₂から供給される差分値ＤＡ０とのうち、値が大きいものを選択する。セレクタ２３０は、選択して得られたデータＣＡをセレクタ２３１に供給する。
【０３０７】
セレクタ２３１は、選択用制御信号生成回路２３２から供給される制御信号ＳＬ２に基づいて、セレクタ２３０から供給されるデータＣＡと、所定の値Ｍを有するデータとのうち、いずれか一方を選択する。具体的には、データＣＡとして供給される差分値に対する補正項の値は、所定の値に漸近する性質を有していることから、セレクタ２３１は、データＣＡの値が所定の値Ｍを超過している場合には、所定の値Ｍを有するデータを選択する。セレクタ２３１は、選択して得られたデータＤＭをルックアップテーブル２３４に供給する。
【０３０８】
選択用制御信号生成回路２３２は、対数尤度ＰＧ００，ＰＧ０１と、差分値ＤＡ１，ＤＡ０とに基づいて、セレクタ２３０，２３３による選択動作を制御するための制御信号ＳＬ１を生成するとともに、セレクタ２３１による選択動作を制御するための制御信号ＳＬ２を生成する。この際、選択用制御信号生成回路２３２は、対数尤度ＰＧ００，ＰＧ０１に基づいて、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を示す制御信号ＳＬ１，ＳＬ２を生成するが、これについては後述する。
【０３０９】
このような比較及び絶対値算出回路２２８は、対数尤度ＰＧ００，ＰＧ０１の差分値の絶対値を算出する。この際、比較及び絶対値算出回路２２８においては、後述するように、差分器２２９₁に供給されるデータは、対数尤度ＰＧ００，ＰＧ０１が、それぞれ、例えば９ビットからなるものとすると、対数尤度ＰＧ００の下位６ビットのデータの最上位ビットに“１”を付したものと、対数尤度ＰＧ０１の下位６ビットのデータの最上位ビットに“０”を付したものとである。
同様に、比較及び絶対値算出回路２２８においては、差分器２２９₂に供給されるデータは、対数尤度ＰＧ００の下位６ビットのデータの最上位ビットに“０”を付したものと、対数尤度ＰＧ０１の下位６ビットのデータの最上位ビットに“１”を付したものとである。すなわち、差分器２２９₁，２２９₂には、対数尤度ＰＧ００，ＰＧ０１のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータが供給されるが、これは、対数尤度ＰＧ００，ＰＧ０１の大小比較を高速に行うためであり、また、選択用制御信号生成回路２３２によって、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を作成することに関係がある。これについては後述するものとする。
【０３１０】
セレクタ２３３は、選択用制御信号生成回路２３２から供給される制御信号ＳＬ１に基づいて、対数尤度ＰＢ００，ＰＧ０１のうち、値が小さいものを選択する。セレクタ２３３は、選択して得られたデータＳＰＧを加算器２３５に供給する。
【０３１１】
ルックアップテーブル２３４は、ｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとして記憶する。ルックアップテーブル２３４は、セレクタ２３１から供給されるデータＤＭの値に対応する補正項の値をテーブルから読み出し、データＲＤＭとして加算器２３５に供給する。
【０３１２】
加算器２３５は、セレクタ２３３から供給されるデータＳＰＧと、ルックアップテーブル２３４から供給されるデータＲＤＭとを加算し、対数尤度Ｉγを算出する。加算器２３５は、算出した対数尤度Ｉγを対数尤度ＰＰＧ００としてセレクタ２２７に供給する。
【０３１３】
このようなパラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁は、パラレルパスに対応する２つの対数尤度ＰＧ００，ＰＧ０１を束ね、対数尤度ＰＰＧ００としてセレクタ２２７に供給する。
【０３１４】
パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₂は、パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁と同様の構成からなり、パラレルパスに対応する２つの対数尤度ＰＧ０２，ＰＧ０３を束ね、対数尤度ＰＰＧ０１としてセレクタ２２７に供給する。
【０３１５】
また、パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₃は、パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁と同様の構成からなり、パラレルパスに対応する２つの対数尤度ＰＧ０４，ＰＧ０５を束ね、対数尤度ＰＰＧ０２としてセレクタ２２７に供給する。
【０３１６】
さらに、パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁₆は、パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６₁と同様の構成からなり、パラレルパスに対応する２つの対数尤度ＰＧ０３０，ＰＧ０３１を束ね、対数尤度ＰＰＧ１５としてセレクタ２２７に供給する。
【０３１７】
このように、複数のパラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６_nは、それぞれ、パラレルパスに対応する２つの対数尤度を束ねる。各パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６_nにより束ねられて得られた対数尤度ＰＰＧ００，ＰＰＧ０１，ＰＰＧ０２，・・・，ＰＰＧ１５は、対数尤度ＰＰＧとしてセレクタ２２７に供給される。
【０３１８】
Ｉβ０用パラレルパス処理回路２２５₁において、セレクタ２２７は、入力ビット数情報ＩＮに基づいて、Ｉβ０用Ｉγ分配回路２２４₁から供給される対数尤度ＰＧＢ０のうち、下位のメトリックに相当するものと、各パラレルパス用ｌｏｇ−ｓｕｍ演算回路２２６_nから供給される対数尤度ＰＰＧとのうち、いずれか一方を選択する。具体的には、セレクタ２２７は、符号化装置１における要素符号化器がトレリス上にパラレルパスが存在する符号化を行うものであった場合には、対数尤度ＰＰＧを選択する。すなわち、ここでは、セレクタ２２７による選択動作を制御するための制御信号として、入力ビット数情報ＩＮを用いているが、実際には、トレリス上にパラレルパスが存在する符号であるか否かを示す制御信号がセレクタ２２７に入力される。
【０３１９】
このようなＩβ０用パラレルパス処理回路２２５₁は、対数尤度ＰＧＢ０を入力すると、この対数尤度ＰＧＢ０がパラレルパスに対応するものであった場合には、セレクタ２２７によって、束ねられた対数尤度ＰＰＧを選択し、この対数尤度ＰＰＧと、対数尤度ＰＧＢ０のうち、上位のメトリックに相当するものとを併せ、対数尤度ＤＧＢ０としてＩβ算出回路１５９に供給する。また、Ｉβ０用パラレルパス処理回路２２５₁は、対数尤度ＰＧＢ０がパラレルパスに対応するものでなかった場合には、この対数尤度ＰＧＢ０を対数尤度ＤＧＢ０としてそのまま出力する。
【０３２０】
Ｉβ１用パラレルパス処理回路２２５₂は、Ｉβ０用パラレルパス処理回路２２５₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＰＧＢ１を入力すると、この対数尤度ＰＧＢ１がパラレルパスに対応するものであった場合には、対数尤度ＰＧＢ１を束ね、対数尤度ＤＧＢ１、すなわち、対数尤度Ｉβ１を算出するために用いる対数尤度ＩγとしてＩβ算出回路１５９に供給する。また、Ｉβ１用パラレルパス処理回路２２５₂は、入力した対数尤度ＰＧＢ１がパラレルパスに対応するものでなかった場合には、この対数尤度ＰＧＢ１を対数尤度ＤＧＢ１としてそのままＩβ算出回路１５９に供給する。
【０３２１】
また、Ｉα用パラレルパス処理回路２２５₃も、Ｉβ０用パラレルパス処理回路２２５₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＰＧＡを入力すると、この対数尤度ＰＧＡがパラレルパスに対応するものであった場合には、対数尤度ＰＧＡを束ね、対数尤度ＤＧＡ、すなわち、対数尤度Ｉαを算出するために用いる対数尤度ＩγとしてＩα算出回路１５８に供給する。また、Ｉα用パラレルパス処理回路２２５₃は、入力した対数尤度ＰＧＡがパラレルパスに対応するものでなかった場合には、この対数尤度ＰＧＡを対数尤度ＤＧＡとしてそのままＩα算出回路１５８に供給する。
【０３２２】
このようなＩγ分配回路１５７は、対数尤度ＧＡ，ＧＢ０，ＧＢ１を、それぞれ、符号構成に応じて分配し、さらに、トレリス上にパラレルパスが存在する符号を復号する際には、これらのパラレルパスを束ね、得られた対数尤度ＤＧＡ，ＤＧＡＢをＩα算出回路１５８に供給するとともに、得られた対数尤度ＤＧＢ０，ＤＧＢ１をＩβ算出回路１５９に供給する。
【０３２３】
Ｉα算出回路１５８は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡ，ＤＧＡＢを用いて、対数尤度Ｉαを算出する。具体的には、Ｉα算出回路１５８は、“２．”の冒頭に記載した表記に基づくと、対数尤度Ｉγを用いて、次式（４９）に示す演算を行い、各時刻ｔにおける対数尤度Ｉαを算出する。なお、次式（４９）における演算子“＃”は、いわゆるｌｏｇ−ｓｕｍ演算を示すものであり、入力“０”でステートｍ’からステートｍへと遷移するときにおける対数尤度と、入力“１”でステートｍ’’からステートｍへと遷移するときにおける対数尤度とのｌｏｇ−ｓｕｍ演算を示すものである。より具体的には、Ｉα算出回路１５８は、定数ｓｇｎが“＋１”の場合には、次式（５０）に示す演算を行うことによって、一方、定数ｓｇｎが“−１”の場合には、次式（５１）に示す演算を行うことによって、各時刻ｔにおける対数尤度Ｉαを算出する。すなわち、Ｉα算出回路１５８は、対数尤度Ｉγに基づいて、受信値ｙ_t毎に、符号化開始ステートから時系列順に各ステートに至る確率αを対数表記した対数尤度Ｉα又は確率αを対数表記して正負識別符号を反転した対数尤度Ｉαを算出する。
【０３２４】
【数４９】

【０３２５】
【数５０】

【０３２６】
【数５１】

【０３２７】
このとき、Ｉα算出回路１５８は、制御回路６０から供給される生成行列情報ＣＧと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ、型情報ＷＭ及びメモリ数情報ＭＮと、受信データ及び遅延用記憶回路１５５から供給される終結情報ＴＡＬＤとに基づいて、対数尤度Ｉαを算出する。Ｉα算出回路１５８は、算出した対数尤度Ｉαと対数尤度Ｉγとの和を軟出力算出回路１６１に供給する。すなわち、Ｉα算出回路１５８は、後述するように、算出した対数尤度Ｉαをそのまま出力するのではなく、対数軟出力Ｉλの算出に用いる対数尤度Ｉαと対数尤度Ｉγとの和を、データＡＧとして出力する。
【０３２８】
具体的には、Ｉα算出回路１５８は、例えば図３３に示すように、制御信号を生成する制御信号生成回路２４０と、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して、加算比較選択（add compare select）処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う加算比較選択回路２４１と、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う加算比較選択回路２４２と、対数尤度Ｉαと対数尤度Ｉγとの和を算出するＩα＋Ｉγ算出回路２４３と、３対１の選択を行うセレクタ２４４とを有するものとして実現することができる。
【０３２９】
制御信号生成回路２４０は、生成行列情報ＣＧ、入力ビット数情報ＩＮ、型情報ＷＭ及びメモリ数情報ＭＮを用いて、トレリス上の各ステートから次時刻におけるステートへと４本のパスが到達するような符号における遷移元のステートを算出し、制御信号ＰＳＴとして加算比較選択回路２４２に供給する。
【０３３０】
加算比較選択回路２４１は、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行うことによって、ｌｏｇ−ｓｕｍ演算を行う。
【０３３１】
具体的には、加算比較選択回路２４１は、図３４に示すように、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号のうち、復号の対象とする符号のステート数のうちの最大値の数のｌｏｇ−ｓｕｍ演算回路２４５_nを有する。ここでは、加算比較選択回路２４１は、最大で１６ステートを有する符号の復号を行うものとし、１６個のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆を有するものとする。
【０３３２】
これらのｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆には、それぞれ、トレリス上の遷移に基づいて、トレリス上の出力パターンに対応する枝の対数尤度Ｉγと、各ステートにおける１時刻前の対数尤度Ｉαが供給される。すなわち、ｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆には、それぞれ、対数尤度ＤＧＡのうち、トレリス上の出力パターンに対応する枝の対数尤度Ｉγに相当するものと、算出した１時刻前の対数尤度ＡＬのうち、各ステートにおける対数尤度Ｉαに相当するものとが供給される。そして、ｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆は、それぞれ、次時刻の各ステートにおける対数尤度Ｉαを対数尤度ＡＬとして求める。各ｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に対する対数尤度ＡＬの分配は、符号構成に応じて異なり、ここではメモリ数情報ＭＮに基づいて、図示しないセレクタ等により決定される。この対数尤度ＡＬの分配については、さらに後述する。
【０３３３】
具体的には、ｌｏｇ−ｓｕｍ演算回路２４５₁は、３つの加算器２４６₁，２４６₂，２４９と、ｌｏｇ−ｓｕｍ補正における補正項の値を算出する補正項算出回路２４７と、セレクタ２４８と、Ｉα正規化回路２５０とを有する。
【０３３４】
加算器２４６₁は、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ００を入力するとともに、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ０として入力し、これらの対数尤度ＤＧＡ００，Ａ０を加算する。加算器２４６₁は、加算して得られた対数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＭ０を補正項算出回路２４７及びセレクタ２４８に供給する。
【０３３５】
加算器２４６₂は、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ０１を入力するとともに、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ１として入力し、これらの対数尤度ＤＧＡ０１，Ａ１を加算する。加算器２４６₂は、加算して得られたＩα＋Ｉγを示すデータＡＭ１を補正項算出回路２４７及びセレクタ２４８に供給する。
【０３３６】
補正項算出回路２４７は、加算器２４６₁から供給されるデータＡＭ０と、加算器２４６₂から供給されるデータＡＭ１とを入力し、補正項の値を示すデータＤＭを算出する。この補正項算出回路２４７は、図３５に示すように、２つの差分器２５１₁，２５１₂と、ｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとして記憶する２つのルックアップテーブル２５２₁，２５２₂と、３つのセレクタ２４８，２５４，２５５による選択動作を制御するための制御信号を生成する選択用制御信号生成回路２５３と、２つのセレクタ２５４，２５５とを有する。
【０３３７】
差分器２５１₁は、加算器２４６₁から供給されるデータＡＭ０と、加算器２４６₂から供給されるデータＡＭ１との差分をとる。厳密には、差分器２５１₁は、データＡＭ０，ＡＭ１が、それぞれ、例えば１２ビットからなるものとすると、データＡＭ０の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。差分器２５１₁は、算出した差分値ＤＡ１をルックアップテーブル２５２₁及び選択用制御信号生成回路２５３に供給する。
【０３３８】
差分器２５１₂は、データＡＭ１と、データＡＭ０との差分をとる。厳密には、差分器２５１₂は、データＡＭ０，ＡＭ１が、それぞれ、例えば１２ビットからなるものとすると、データＡＭ１の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＭ０の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。差分器２５１₂は、算出した差分値ＤＡ０をルックアップテーブル２５２₂及び選択用制御信号生成回路２５３に供給する。
【０３３９】
ルックアップテーブル２５２₁，２５２₂は、それぞれ、ｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとして記憶する。ルックアップテーブル２５２₁は、差分器２５１₁から供給される差分値ＤＡ１の値に対応する補正項の値をテーブルから読み出し、データＲＤＡ１としてセレクタ２５４に供給する。また、ルックアップテーブル２５２₂は、差分器２５１₂から供給される差分値ＤＡ０の値に対応する補正項の値をテーブルから読み出し、データＲＤＡ０としてセレクタ２５４に供給する。
【０３４０】
選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ１と、差分値ＤＡ１，ＤＡ０とに基づいて、セレクタ２４８，２５４による選択動作を制御するための制御信号ＳＥＬを生成するとともに、セレクタ２５５による選択動作を制御するための制御信号ＳＬを生成する。この際、選択用制御信号生成回路２５３は、上述した選択用制御信号生成回路２３２と同様に、データＡＭ０，ＡＭ１に基づいて、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を示す制御信号ＳＥＬ，ＳＬを生成するが、これについては後述する。
【０３４１】
セレクタ２５４は、選択用制御信号生成回路２５３から供給される制御信号ＳＥＬに基づいて、ルックアップテーブル２５２₁から供給されるデータＲＤＡ１と、ルックアップテーブル２５２₂から供給されるデータＲＤＡ０とのうち、いずれか一方を選択する。具体的には、セレクタ２５４は、データＡＭ０の値がデータＡＭ１の値よりも大きい場合には、ルックアップテーブル２５２₁からのデータＲＤＡ１を選択する。すなわち、セレクタ２５４は、データＡＭ０とデータＡＭ１との差分値の絶対値に対応する補正項の値を選択する。セレクタ２５４は、選択して得られたデータＣＡをセレクタ２５５に供給する。
【０３４２】
セレクタ２５５は、選択用制御信号生成回路２５３から供給される制御信号ＳＬに基づいて、セレクタ２５４から供給されるデータＣＡと、所定の値Ｍを有するデータとのうち、いずれか一方を選択する。具体的には、データＣＡとして供給される差分値に対する補正項の値は、所定の値に漸近する性質を有していることから、セレクタ２５５は、データＣＡの値が所定の値Ｍを超過している場合には、所定の値Ｍを有するデータを選択する。セレクタ２５５は、選択して得られたデータＤＭを加算器２４９に供給する。
【０３４３】
このような補正項算出回路２４７は、ｌｏｇ−ｓｕｍ補正における補正項の値を算出する。この際、補正項算出回路２４７は、後述するように、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２４７においては、差分器２５１₁に供給されるデータは、加算器２４６₁から供給されるデータＡＭ０及び加算器２４６₂から供給されるデータＡＭ１が、それぞれ、例えば１２ビットからなるものとすると、データＡＭ０の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“０”を付したものとである。同様に、補正項算出回路２４７においては、差分器２５１₂に供給されるデータは、データＡＭ０の下位６ビットのデータの最上位ビットに“０”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“１”を付したものとである。すなわち、差分器２５１₁，２５２₂には、加算器２４６₁，２４６₂から供給されるデータのうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータが供給されるが、これは、データＡＭ０，ＡＭ１の大小比較を高速に行うためであり、また、選択用制御信号生成回路２５３によって、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を作成することに関係がある。これについては後述するものとする。
【０３４４】
セレクタ２４８は、選択用制御信号生成回路２５３から供給される制御信号ＳＥＬに基づいて、データＡＭ０，ＡＭ１のうち、値が小さいものを選択する。セレクタ２４８は、選択して得られたデータＳＡＭを加算器２４９に供給する。
【０３４５】
加算器２４９は、セレクタ２４８から供給されるデータＳＡＭと、補正項算出回路２４７から供給されるデータＤＭとを加算し、対数尤度Ｉαを算出する。加算器２４７は、算出した対数尤度Ｉαを対数尤度ＣＭとしてＩα正規化回路２５０に供給する。
【０３４６】
Ｉα正規化回路２５０は、加算器２４９から供給される対数尤度ＣＭの分布の偏りを是正するための正規化を行う。この正規化処理については各種方法が考えられるが、これについては後述する。また、Ｉα正規化回路２５０は、終結情報ＴＡＬＤを用いて、終結処理も行う。Ｉα正規化回路２５０は、正規化後の対数尤度Ｉαを、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＡＬ００として、所定のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に供給する。このとき、対数尤度ＡＬ００は、図示しないレジスタにより１時刻分の遅延がなされた後、所定のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に供給される。
【０３４７】
このようなｌｏｇ−ｓｕｍ演算回路２４５₁は、対数尤度ＡＬ００を求めて出力するとともに、データＡＭ０，ＡＭ１を束ねてデータＡＧ００として出力する。すなわち、ｌｏｇ−ｓｕｍ演算回路２４５₁は、求めた対数尤度ＡＬ００を、次時刻における対数尤度Ｉαの算出に用いるために、所定のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に供給するとともに、対数尤度Ｉαの算出過程において求めた対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ００を出力する。
【０３４８】
ｌｏｇ−ｓｕｍ演算回路２４５₂は、ｌｏｇ−ｓｕｍ演算回路２４５₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ０２，ＤＧＡ０３と、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ０，Ａ１として入力し、これらの対数尤度ＤＧＡ０２，ＤＧＡ０３，Ａ０，Ａ１を用いて、対数尤度Ｉαを算出し、対数尤度ＡＬ０１として、所定のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に供給するとともに、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ０１を出力する。
【０３４９】
また、ｌｏｇ−ｓｕｍ演算回路２４５₃も、ｌｏｇ−ｓｕｍ演算回路２４５₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ０４，ＤＧＡ０５と、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ０，Ａ１として入力し、これらの対数尤度ＤＧＡ０４，ＤＧＡ０５，Ａ０，Ａ１を用いて、対数尤度Ｉαを算出し、対数尤度ＡＬ０２として、所定のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に供給するとともに、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ０２を出力する。
【０３５０】
さらに、ｌｏｇ−ｓｕｍ演算回路２４５₁₆も、ｌｏｇ−ｓｕｍ演算回路２４５₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ３０，ＤＧＡ３１と、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ０，Ａ１として入力し、これらの対数尤度ＤＧＡ３０，ＤＧＡ３１，Ａ０，Ａ１を用いて、対数尤度Ｉαを算出し、対数尤度ＡＬ１５として、所定のｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆に供給するとともに、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ１５を出力する。
【０３５１】
このような加算比較選択回路２４１は、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号における対数尤度Ｉαを算出する。加算比較選択回路２４１は、後述するように、算出した対数尤度Ｉαを出力するのではなく、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力する。すなわち、加算比較選択回路２４１は、ｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆のそれぞれにより求められたデータＡＧ００，ＡＧ０１，ＡＧ０２，・・・，ＡＧ１５を束ね、データＡＧＴとしてセレクタ２４４に供給する。
【０３５２】
加算比較選択回路２４２は、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行うことによって、ｌｏｇ−ｓｕｍ演算を行う。
【０３５３】
具体的には、加算比較選択回路２４２は、図３６に示すように、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号のうち、復号の対象とする符号のステート数のうちの最大値の数のｌｏｇ−ｓｕｍ演算回路２５６_nを有する。ここでは、加算比較選択回路２４２は、最大で８ステートを有する符号の復号を行うものとし、８個のｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈を有するものとする。
【０３５４】
これらのｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈には、それぞれ、上述した加算比較選択回路２４１におけるｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂，２４５₃，・・・，２４５₁₆と同様に、トレリス上の遷移に基づいて、トレリス上の出力パターンに対応する枝の対数尤度Ｉγと、各ステートにおける１時刻前の対数尤度Ｉαが供給される。すなわち、ｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈には、それぞれ、対数尤度ＤＧＡのうち、トレリス上の出力パターンに対応する枝の対数尤度Ｉγに相当するものと、算出した１時刻前の対数尤度ＡＬのうち、各ステートにおける対数尤度Ｉαに相当するものとが供給される。そして、ｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈は、それぞれ、次時刻の各ステートにおける対数尤度Ｉαを対数尤度ＡＬとして求める。各ｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈に対する対数尤度ＡＬの分配は、符号構成に応じて異なり、ここでは制御信号ＰＳＴに基づいて、図示しないセレクタ等により決定される。この対数尤度ＡＬの分配については、さらに後述する。
【０３５５】
具体的には、ｌｏｇ−ｓｕｍ演算回路２５６₁は、５つの加算器２５７₁，２５７₂，２５７₃，２５７₄，２７１と、ｌｏｇ−ｓｕｍ補正における補正項の値を算出する６個の補正項算出回路２５８₁，２５８₂，２５８₃，２５８₄，２５８₅，２５８₆と、１１個のセレクタ２５９，２６０，２６１，２６２，２６３，２６４，２６５，２６６，２６７，２６８，２６９と、セレクタ２６９による選択動作を制御するための制御信号を生成する選択用制御信号生成回路２７０と、Ｉα正規化回路２７２とを有する。
【０３５６】
加算器２５７₁は、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ００を入力するとともに、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ０として入力し、これらの対数尤度ＤＧＡ００，Ａ０を加算する。
加算器２５７₁は、加算して得られた対数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＭ０を補正項算出回路２５８₁，２５８₃，２５８₅及びセレクタ２５９に供給する。
【０３５７】
加算器２５７₂は、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ０１を入力するとともに、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ１として入力し、これらの対数尤度ＤＧＡ０１，Ａ１を加算する。加算器２５７₂は、加算して得られたＩα＋Ｉγを示すデータＡＭ１を補正項算出回路２５８₁，２５８₄，２５８₆及びセレクタ２５９に供給する。
【０３５８】
加算器２５７₃は、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ０２を入力するとともに、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ２として入力し、これらの対数尤度ＤＧＡ０２，Ａ２を加算する。加算器２５７₃は、加算して得られたＩα＋Ｉγを示すデータＡＭ２を補正項算出回路２５８₂，２５８₃，２５８₄及びセレクタ２６０に供給する。
【０３５９】
加算器２５７₄は、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ０３を入力するとともに、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ３として入力し、これらの対数尤度ＤＧＡ０３，Ａ３を加算する。加算器２５７₄は、加算して得られたＩα＋Ｉγを示すデータＡＭ３を補正項算出回路２５８₂，２５８₅，２５８₆及びセレクタ２６０に供給する。
【０３６０】
補正項算出回路２５８₁は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２５７₁から供給されるデータＡＭ０と、加算器２５７₂から供給されるデータＡＭ１とを入力し、補正項の値を示すデータＤＭ０を算出する。この際、補正項算出回路２５８₁は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２５８₁においては、加算器２５７₁，２５７₂から供給されるデータＡＭ０，ＡＭ１のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ１の大小比較を高速に行う。補正項算出回路２５８₁は、算出したデータＤＭ０をセレクタ２６８に供給する。また、補正項算出回路２５８₁は、セレクタ２５９，２６１，２６２，２６３，２６４による選択動作を制御するための制御信号ＳＥＬ０を生成する。
【０３６１】
補正項算出回路２５８₂は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２５７₃から供給されるデータＡＭ２と、加算器２５７₄から供給されるデータＡＭ３とを入力し、補正項の値を示すデータＤＭ１を算出する。この際、補正項算出回路２５８₂は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２５８₂においては、加算器２５７₃，２５７₄から供給されるデータＡＭ２，ＡＭ３のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ２，ＡＭ３の大小比較を高速に行う。補正項算出回路２５８₂は、算出したデータＤＭ１をセレクタ２６８に供給する。また、補正項算出回路２５８₂は、セレクタ２６０，２６５，２６６による選択動作を制御するための制御信号ＳＥＬ１を生成する。
【０３６２】
補正項算出回路２５８₃は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２５７₁から供給されるデータＡＭ０と、加算器２５７₃から供給されるデータＡＭ２とを入力し、補正項の値を示すデータＤＭ２を算出する。この際、補正項算出回路２５８₃は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２５８₃においては、加算器２５７₁，２５７₃から供給されるデータＡＭ０，ＡＭ２のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ２の大小比較を高速に行う。補正項算出回路２５８₃は、算出したデータＤＭ２をセレクタ２６３に供給する。また、補正項算出回路２５８₃は、最終的にセレクタ２６７，２６８による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ２を生成し、この制御信号ＳＥＬ２をセレクタ２６１及び選択用制御信号生成回路２７０に供給する。
【０３６３】
補正項算出回路２５８₄は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２５７₂から供給されるデータＡＭ１と、加算器２５７₃から供給されるデータＡＭ２とを入力し、補正項の値を示すデータＤＭ３を算出する。この際、補正項算出回路２５８₄は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２５８₄においては、加算器２５７₂，２５７₃から供給されるデータＡＭ１，ＡＭ２のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ１，ＡＭ２の大小比較を高速に行う。補正項算出回路２５８₄は、算出したデータＤＭ３をセレクタ２６３に供給する。また、補正項算出回路２５８₄は、最終的にセレクタ２６７，２６８による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ３を生成し、この制御信号ＳＥＬ３をセレクタ２６１及び選択用制御信号生成回路２７０に供給する。
【０３６４】
補正項算出回路２５８₅は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２５７₁から供給されるデータＡＭ０と、加算器２５７₄から供給されるデータＡＭ３とを入力し、補正項の値を示すデータＤＭ４を算出する。この際、補正項算出回路２５８₅は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２５８₅においては、加算器２５７₁，２５７₄から供給されるデータＡＭ０，ＡＭ３のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ３の大小比較を高速に行う。補正項算出回路２５８₅は、算出したデータＤＭ４をセレクタ２６４に供給する。また、補正項算出回路２５８₅は、最終的にセレクタ２６７，２６８による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ４を生成し、この制御信号ＳＥＬ４をセレクタ２６２及び選択用制御信号生成回路２７０に供給する。
【０３６５】
補正項算出回路２５８₆は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２５７₂から供給されるデータＡＭ１と、加算器２５７₄から供給されるデータＡＭ３とを入力し、補正項の値を示すデータＤＭ５を算出する。この際、補正項算出回路２５８₆は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２５８₆においては、加算器２５７₂，２５７₄から供給されるデータＡＭ１，ＡＭ３のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ１，ＡＭ３の大小比較を高速に行う。補正項算出回路２５８₆は、算出したデータＤＭ５をセレクタ２６４に供給する。また、補正項算出回路２５８₆は、最終的にセレクタ２６７，２６８による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ５を生成し、この制御信号ＳＥＬ５をセレクタ２６２及び選択用制御信号生成回路２７０に供給する。
【０３６６】
セレクタ２５９は、補正項算出回路２５８₁から供給される制御信号ＳＥＬ０に基づいて、データＡＭ０，ＡＭ１のうち、値が小さいものを選択する。セレクタ２５９は、選択して得られたデータＳＡＭ０をセレクタ２６７に供給する。
【０３６７】
セレクタ２６０は、補正項算出回路２５８₂から供給される制御信号ＳＥＬ１に基づいて、データＡＭ２，ＡＭ３のうち、値が小さいものを選択する。セレクタ２６０は、選択して得られたデータＳＡＭ１をセレクタ２６７に供給する。
【０３６８】
セレクタ２６１は、補正項算出回路２５８₁から供給される制御信号ＳＥＬ０に基づいて、制御信号ＳＥＬ２，ＳＥＬ３のうち、いずれか一方を選択する。具体的には、セレクタ２６１は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、制御信号ＳＥＬ３を選択する。セレクタ２６１は、選択して得られた制御信号ＳＥＬ６をセレクタ２６５に供給する。
【０３６９】
セレクタ２６２は、補正項算出回路２５８₁から供給される制御信号ＳＥＬ０に基づいて、制御信号ＳＥＬ４，ＳＥＬ５のうち、いずれか一方を選択する。具体的には、セレクタ２６２は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、制御信号ＳＥＬ５を選択する。セレクタ２６２は、選択して得られた制御信号ＳＥＬ７をセレクタ２６５に供給する。
【０３７０】
セレクタ２６３は、補正項算出回路２５８₁から供給される制御信号ＳＥＬ０に基づいて、データＤＭ２，ＤＭ３のうち、いずれか一方を選択する。具体的には、セレクタ２６３は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、データＤＭ３を選択する。セレクタ２６３は、選択して得られたデータＤＳ０をセレクタ２６６に供給する。
【０３７１】
セレクタ２６４は、補正項算出回路２５８₁から供給される制御信号ＳＥＬ０に基づいて、データＤＭ４，ＤＭ５のうち、いずれか一方を選択する。具体的には、セレクタ２６４は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、データＤＭ５を選択する。セレクタ２６４は、選択して得られたデータＤＳ１をセレクタ２６６に供給する。
【０３７２】
セレクタ２６５は、補正項算出回路２５８₂から供給される制御信号ＳＥＬ１に基づいて、制御信号ＳＥＬ６，ＳＥＬ７のうち、いずれか一方を選択する。具体的には、セレクタ２６５は、データＡＭ３よりもデータＡＭ２の方が値が大きい場合には、制御信号ＳＥＬ７を選択する。セレクタ２６５は、選択して得られた制御信号ＳＥＬ８をセレクタ２６７，２６８における選択用の制御信号として供給する。
【０３７３】
セレクタ２６６は、補正項算出回路２５８₂から供給される制御信号ＳＥＬ１に基づいて、データＤＳ０，ＤＳ１のうち、いずれか一方を選択する。具体的には、セレクタ２６６は、データＡＭ３よりもデータＡＭ２の方が値が大きい場合には、データＤＳ１を選択する。セレクタ２６６は、選択して得られたデータＤＳ２をセレクタ２６９に供給する。
【０３７４】
セレクタ２６７は、制御信号ＳＥＬ８に基づいて、データＳＡＭ０，ＳＡＭ１のうち、いずれか一方を選択する。具体的には、セレクタ２６７は、制御信号ＳＥＬ８が制御信号ＳＥＬ７であった場合には、データＳＡＭ１を選択する。セレクタ２６７は、選択して得られたデータＳＡＭ２を加算器２７１に供給する。
【０３７５】
セレクタ２６８は、制御信号ＳＥＬ８に基づいて、データＤＭ０，ＤＭ１のうち、いずれか一方を選択する。具体的には、セレクタ２６８は、制御信号ＳＥＬ８が制御信号ＳＥＬ７であった場合には、データＤＭ１を選択する。セレクタ２６８は、選択して得られたデータＤＳ３をセレクタ２６９に供給する。
【０３７６】
セレクタ２６９は、選択用制御信号生成回路２７０から供給される制御信号ＳＥＬ９に基づいて、データＤＳ２，ＤＳ３のうち、いずれか一方を選択する。セレクタ２６９は、選択して得られたデータＲＤＭを加算器２７１に供給する。
【０３７７】
選択用制御信号生成回路２７０は、制御信号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５に基づいて、セレクタ２６９による選択動作を制御するための制御信号ＳＥＬ９を生成する。具体的には、選択用制御信号生成回路２７０は、制御信号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５の論理積と、制御信号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５の論理積の否定との論理和をとることによって、制御信号ＳＥＬ９を生成する。
【０３７８】
加算器２７１は、セレクタ２６７から供給されるデータＳＡＭ２と、セレクタ２６９から供給されるデータＲＤＭとを加算し、対数尤度Ｉαを算出する。加算器２７１は、算出した対数尤度Ｉαを対数尤度ＣＭとしてＩα正規化回路２７２に供給する。
【０３７９】
Ｉα正規化回路２７２は、上述したＩα正規化回路２５０と同様に、加算器２７１から供給される対数尤度ＣＭの分布の偏りを是正するための正規化を行う。
また、Ｉα正規化回路２７２は、終結情報ＴＡＬＤを用いて、終結処理も行う。
Ｉα正規化回路２７２は、正規化後の対数尤度Ｉαを、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＡＬ００として、所定のｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈に供給する。このとき、対数尤度ＡＬ００は、図示しないレジスタにより１時刻分の遅延がなされた後、所定のｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈に供給される。
【０３８０】
このようなｌｏｇ−ｓｕｍ演算回路２５６₁は、対数尤度ＡＬ００を求めて出力するとともに、データＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３を束ねてデータＡＧ００として出力する。すなわち、ｌｏｇ−ｓｕｍ演算回路２５６₁は、求めた対数尤度ＡＬ００を、次時刻における対数尤度Ｉαの算出に用いるために、所定のｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈に供給するとともに、対数尤度Ｉαの算出過程において求めた対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ００を出力する。
【０３８１】
この際、ｌｏｇ−ｓｕｍ演算回路２５６₁は、各ステートに到達した４本のパス、又は、符号によっては８本のパスを束ねて得られる４組のパスに対応する尤度を示すデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３の中から選択した２つのパスに対応するデータの組み合わせの全てについて尤度の大小を比較することによって、これらのデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３のうち、尤度の高い少なくとも２つ以上のパスに対応するデータを求め、これらのパスに対応するデータの中から、最も尤度の高いパスである最尤パスに対応するデータを選択する。より具体的には、ｌｏｇ−ｓｕｍ演算回路２５６₁は、データＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３について、いわば勝ち抜き戦に喩えられる動作を行うことによって、データＡＭ０の値、データＡＭ１の値、データＡＭ２の値及びデータＡＭ３の値の大小を比較し、最尤パスに対応するデータを選択する。
【０３８２】
また、ｌｏｇ−ｓｕｍ演算回路２５６₈は、ｌｏｇ−ｓｕｍ演算回路２５６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡのうちの対数尤度ＤＧＡ２８，ＤＧＡ２９，ＤＧＡ３０，ＤＧＡ３１と、１時刻前に算出された対数尤度ＡＬのうち、符号に応じて該当するものを対数尤度Ａ０，Ａ１，Ａ２，Ａ３として入力し、これらの対数尤度ＤＧＡ２８，ＤＧＡ２９，ＤＧＡ３０，ＤＧＡ３１，Ａ０，Ａ１，Ａ２，Ａ３を用いて、対数尤度Ｉαを算出し、対数尤度ＡＬ０７として、所定のｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈に供給するとともに、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを示すデータＡＧ０７を出力する。
【０３８３】
このような加算比較選択回路２４２は、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号における対数尤度Ｉαを算出する。加算比較選択回路２４２は、上述した加算比較選択回路２４１と同様に、算出した対数尤度Ｉαを出力するのではなく、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力する。すなわち、加算比較選択回路２４２は、ｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈のそれぞれにより求められたデータＡＧ００，・・・，ＡＧ０７を束ね、データＡＧＦとしてセレクタ２４４に供給する。また、加算比較選択回路２４２は、ｌｏｇ−ｓｕｍ演算回路２５６₁，・・・，２５６₈のそれぞれにより求められた対数尤度ＡＬ００，・・・，ＡＬ０７を束ね、対数尤度ＡＬとしてＩα＋Ｉγ算出回路２４３に供給する。なお、加算比較選択回路２４２は、本来は、トレリス上の各ステートから次時刻におけるステートへと４本のパスが到達するような符号における対数尤度Ｉαを求めるために設けられるものであるが、上述したように、符号によっては８本のパスが到達するような符号における対数尤度Ｉαを求めることができる。これについては、“５−５−３”及び“５−５−５”に詳述する。
【０３８４】
Ｉα＋Ｉγ算出回路２４３は、後述するように、例えば先に図１７に示した畳み込み符号化器による符号のように、トレリス上にパラレルパスが存在する符号を復号するために設けられるものであり、対数尤度Ｉαと対数尤度Ｉγとの和を算出する。具体的には、Ｉα＋Ｉγ算出回路２４３は、図３７に示すように、３つのセレクタ２７３，２７４，２７５と、ここでは４つのＩα＋Ｉγ算出セル回路２７６₁，２７６₂，２７６₃，２７６₄とを有する。
【０３８５】
セレクタ２７３は、メモリ数情報ＭＮに基づいて、加算比較選択回路２４２から供給される対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ００，ＡＬ０１のうち、いずれか一方を選択する。セレクタ２７３は、選択して得られた対数尤度ＡＬ０１ＳをＩα＋Ｉγ算出セル回路２７６₁，２７６₂，２７６₃，２７６₄に供給する。
【０３８６】
セレクタ２７４は、メモリ数情報ＭＮに基づいて、加算比較選択回路２４２から供給される対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ０１，ＡＬ０２のうち、いずれか一方を選択する。セレクタ２７４は、選択して得られた対数尤度ＡＬ０２ＳをＩα＋Ｉγ算出セル回路２７６₁，２７６₂，２７６₃，２７６₄に供給する。
【０３８７】
セレクタ２７５は、メモリ数情報ＭＮに基づいて、加算比較選択回路２４２から供給される対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ０１，ＡＬ０３のうち、いずれか一方を選択する。セレクタ２７５は、選択して得られた対数尤度ＡＬ０３ＳをＩα＋Ｉγ算出セル回路２７６₁，２７６₂，２７６₃，２７６₄に供給する。
【０３８８】
Ｉα＋Ｉγ算出セル回路２７６₁は、８個の加算器２７７₁，２７７₂，２７７₃，２７７₄，２７７₅，２７７₆，２７７₇，２７７₈を有する。
【０３８９】
加算器２７７₁は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ００と、加算比較選択回路２４２から供給される対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ００とを加算する。加算器２７７₁は、加算して得られたデータをデータＡＭ０として出力する。
【０３９０】
加算器２７７₂は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０１と、加算比較選択回路２４２から供給される対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ００とを加算する。加算器２７７₂は、加算して得られたデータをデータＡＭ１として出力する。
【０３９１】
加算器２７７₃は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０２と、セレクタ２７３から供給される対数尤度ＡＬ０１Ｓとを加算する。加算器２７７₃は、加算して得られたデータをデータＡＭ２として出力する。
【０３９２】
加算器２７７₄は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０３と、セレクタ２７３から供給される対数尤度ＡＬ０１Ｓとを加算する。加算器２７７₄は、加算して得られたデータをデータＡＭ３として出力する。
【０３９３】
加算器２７７₅は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０４と、セレクタ２７４から供給される対数尤度ＡＬ０２Ｓとを加算する。加算器２７７₅は、加算して得られたデータをデータＡＭ４として出力する。
【０３９４】
加算器２７７₆は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０５と、セレクタ２７４から供給される対数尤度ＡＬ０２Ｓとを加算する。加算器２７７₆は、加算して得られたデータをデータＡＭ５として出力する。
【０３９５】
加算器２７７₇は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０６と、セレクタ２７５から供給される対数尤度ＡＬ０３Ｓとを加算する。加算器２７７₇は、加算して得られたデータをデータＡＭ６として出力する。
【０３９６】
加算器２７７₈は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０７と、セレクタ２７５から供給される対数尤度ＡＬ０３Ｓとを加算する。加算器２７７₈は、加算して得られたデータをデータＡＭ７として出力する。
【０３９７】
このようなＩα＋Ｉγ算出セル回路２７６₁は、Ｉγ分配回路１５７によりパラレルパスを束ねない状態で得られる対数尤度Ｉγを示す対数尤度ＤＧＡＢと、加算比較選択回路２４２により算出される対数尤度ＡＬとを加算することによって、パラレルパスを束ねた場合に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと対数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回路２７６₁は、算出したデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３，ＡＭ４，ＡＭ５，ＡＭ６，ＡＭ７をデータＡＧ００として出力する。
【０３９８】
また、Ｉα＋Ｉγ算出セル回路２７６₂は、Ｉα＋Ｉγ算出セル回路２７６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ０８，ＤＧＡＢ０９，ＤＧＡＢ１０，ＤＧＡＢ１１，ＤＧＡＢ１２，ＤＧＡＢ１３，ＤＧＡＢ１４，ＤＧＡＢ１５と、対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ００と、対数尤度ＡＬ０１Ｓ，ＡＬ０２Ｓ，ＡＬ０３Ｓとを用いて、パラレルパスを束ねた場合に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと対数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回路２７６₂は、算出したデータをデータＡＧ０１として出力する。
【０３９９】
さらに、Ｉα＋Ｉγ算出セル回路２７６₃は、Ｉα＋Ｉγ算出セル回路２７６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ１６，ＤＧＡＢ１７，ＤＧＡＢ１８，ＤＧＡＢ１９，ＤＧＡＢ２０，ＤＧＡＢ２１，ＤＧＡＢ２２，ＤＧＡＢ２３と、対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ００と、対数尤度ＡＬ０１Ｓ，ＡＬ０２Ｓ，ＡＬ０３Ｓとを用いて、パラレルパスを束ねた場合に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと対数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回路２７６₃は、算出したデータをデータＡＧ０２として出力する。
【０４００】
さらにまた、Ｉα＋Ｉγ算出セル回路２７６₄は、Ｉα＋Ｉγ算出セル回路２７６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＡＢのうち、符号に応じて該当する所定の対数尤度ＤＧＡＢ２４，ＤＧＡＢ２５，ＤＧＡＢ２６，ＤＧＡＢ２７，ＤＧＡＢ２８，ＤＧＡＢ２９，ＤＧＡＢ３０，ＤＧＡＢ３１と、対数尤度ＡＬのうち、符号に応じて該当する所定の対数尤度ＡＬ００と、対数尤度ＡＬ０１Ｓ，ＡＬ０２Ｓ，ＡＬ０３Ｓとを用いて、パラレルパスを束ねた場合に対数軟出力Ｉλを求める際に用いる対数尤度Ｉαと対数尤度Ｉγとの和を算出する。Ｉα＋Ｉγ算出セル回路２７６₄は、算出したデータをデータＡＧ０３として出力する。
【０４０１】
このようなＩα＋Ｉγ算出回路２４３は、対数尤度Ｉαと対数尤度Ｉγとの和を算出し、算出したデータＡＧ００，ＡＧ０１，ＡＧ０２，ＡＧ０３を束ね、データＡＧＥとしてセレクタ２４４に供給する。
【０４０２】
セレクタ２４４は、入力ビット数情報ＩＮに基づいて、加算比較選択回路２４１から供給される対数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＧＴと、加算比較選択回路２４２から供給される対数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＧＦと、Ｉα＋Ｉγ算出回路２４３から供給される対数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＧＥとのうち、いずれか一のデータを選択する。
具体的には、セレクタ２４４は、符号化装置１における要素符号化器による符号が、トレリス上にパラレルパスが存在せず且つ各ステートから次時刻におけるステートへと２本のパスが到達するような符号であった場合には、データＡＧＴを選択し、符号化装置１における要素符号化器による符号が、トレリス上にパラレルパスが存在せず且つ各ステートから次時刻におけるステートへと４本のパスが到達するような符号であった場合には、データＡＧＦを選択し、符号化装置１における要素符号化器による符号が、最大で３２本の枝を有するトレリスで表され且つ最大で４ステートを有する符号、より具体的には、４ステートに対して各ステートに８本のパスが到達するようなパラレルパスがトレリス上に存在する符号であった場合には、データＡＧＥを選択する。すなわち、ここでは、セレクタ２４４による選択動作を制御するための制御信号として、入力ビット数情報ＩＮを用いているが、実際には、符号構成の示す制御信号がセレクタ２４４に入力される。
【０４０３】
このようなＩα算出回路１５８は、対数尤度Ｉαを算出し、この算出した対数尤度Ｉαをそのまま出力するのではなく、対数軟出力Ｉλの算出に用いる対数尤度Ｉαと対数尤度Ｉγとの和を、データＡＧとして出力する。このデータＡＧは、所定の遅延が施された後、データＡＧＤとして軟出力算出回路１６１に供給される。
【０４０４】
Ｉβ算出回路１５９は、Ｉγ分配回路１５７から供給される対数尤度ＤＧＢ０，ＤＧＢ１を用いて、対数尤度Ｉβを算出する。具体的には、Ｉβ算出回路１５９は、“２．”の冒頭に記載した表記に基づくと、対数尤度Ｉγを用いて、次式（５２）に示す演算を行い、各時刻ｔにおける２系統の対数尤度Ｉβを並列的に算出する。なお、次式（５２）における演算子“＃”は、上述したように、ｌｏｇ−ｓｕｍ演算を示すものであり、入力“０”でステートｍ’からステートｍへと遷移するときにおける対数尤度と、入力“１”でステートｍ’’からステートｍへと遷移するときにおける対数尤度とのｌｏｇ−ｓｕｍ演算を示すものである。より具体的には、Ｉβ算出回路１５９は、定数ｓｇｎが“＋１”の場合には、次式（５３）に示す演算を行うことによって、一方、定数ｓｇｎが“−１”の場合には、次式（５４）に示す演算を行うことによって、各時刻ｔにおける対数尤度Ｉβを算出する。すなわち、Ｉβ算出回路１５９は、対数尤度Ｉγに基づいて、受信値ｙ_t毎に、打ち切りステートから時系列の逆順に各ステートに至る確率βを対数表記した対数尤度Ｉβ又は確率βを対数表記して正負識別符号を反転した対数尤度Ｉβを算出する。
【０４０５】
【数５２】

【０４０６】
【数５３】

【０４０７】
【数５４】

【０４０８】
このとき、Ｉβ算出回路１５９は、制御回路６０から供給される生成行列情報ＣＧと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ、型情報ＷＭ及びメモリ数情報ＭＮと、受信データ及び遅延用記憶回路１５５から供給される終結情報ＴＢ０Ｄ，ＴＢ１Ｄとに基づいて、対数尤度Ｉβを算出する。Ｉβ算出回路１５９は、算出した２系統の対数尤度Ｉβを、対数尤度Ｂ０，Ｂ１としてＩβ記憶回路１６０に供給する。
【０４０９】
具体的には、Ｉβ算出回路１５９は、例えば図３８に示すように、制御信号を生成する制御信号生成回路２８０と、２系統の対数尤度Ｉβのうちの一方の対数尤度Ｉβ０を算出するためのＩβ０用加算比較選択回路２８１と、対数尤度Ｉβ１を算出するためのＩβ１用加算比較選択回路２８２とを有するものとして実現することができる。
【０４１０】
制御信号生成回路２８０は、生成行列情報ＣＧ、入力ビット数情報ＩＮ、型情報ＷＭ及びメモリ数情報ＭＮを用いて、トレリス上の各ステートから次時刻におけるステートへと４本のパスが到達するような符号における遷移先のステートを算出し、制御信号ＮＳＴとしてＩβ０用加算比較選択回路２８１及びＩβ１用加算比較選択回路２８２に供給する。
【０４１１】
Ｉβ０用加算比較選択回路２８１は、対数尤度Ｉβ０を算出するために設けられるものである。Ｉβ０用加算比較選択回路２８１は、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う加算比較選択回路２８３と、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う加算比較選択回路２８４と、２対１の選択を行うセレクタ２８５とを有する。
【０４１２】
加算比較選択回路２８３は、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行うことによって、ｌｏｇ−ｓｕｍ演算を行う。
【０４１３】
具体的には、加算比較選択回路２８３は、図３９に示すように、上述した加算比較選択回路２４１と同様に、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号のうち、復号の対象とする符号のステート数のうちの最大値の数のｌｏｇ−ｓｕｍ演算回路２８６_nを有する。ここでは、加算比較選択回路２８３は、最大で１６ステートを有する符号の復号を行うものとし、１６個のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆を有するものとする。
【０４１４】
これらのｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆には、それぞれ、トレリス上の遷移に基づいて、トレリス上の出力パターンに対応する枝の対数尤度Ｉγと、各ステートにおける１時刻前の対数尤度Ｉβ０が供給される。すなわち、ｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆には、それぞれ、対数尤度ＤＧＢ０のうち、トレリス上の出力パターンに対応する枝の対数尤度Ｉγに相当するものと、算出した１時刻前の対数尤度ＢＴＴのうち、各ステートにおける対数尤度Ｉβ０に相当するものとが供給される。そして、ｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆は、それぞれ、次時刻の各ステートにおける対数尤度Ｉβを対数尤度ＢＴＴとして求める。各ｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に対する対数尤度ＢＴＴの分配は、符号構成に応じて異なり、ここではメモリ数情報ＭＮに基づいて、図示しないセレクタ等により決定される。この対数尤度ＢＴＴの分配については、さらに後述する。
【０４１５】
具体的には、ｌｏｇ−ｓｕｍ演算回路２８６₁は、３つの加算器２８７₁，２８７₂，２９０と、ｌｏｇ−ｓｕｍ補正における補正項の値を算出する補正項算出回路２８８と、セレクタ２８９と、Ｉβ０正規化回路２９１とを有する。
【０４１６】
加算器２８７₁は、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ００を入力するとともに、１時刻前に算出された対数尤度ＢＴＴのうち、符号に応じて該当するものを対数尤度Ｂ０として入力し、これらの対数尤度ＤＧＢ００，Ｂ０を加算する。加算器２８７₁は、加算して得られた対数尤度Ｉβと対数尤度Ｉγとの和を示すデータＡＭ０を補正項算出回路２８８及びセレクタ２８９に供給する。
【０４１７】
加算器２８７₂は、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ０１を入力するとともに、１時刻前に算出された対数尤度ＢＴＴのうち、符号に応じて該当するものを対数尤度Ｂ１として入力し、これらの対数尤度ＤＧＢ０１，Ｂ１を加算する。加算器２８７₂は、加算して得られたＩβ０＋Ｉγを示すデータＡＭ１を補正項算出回路２８８及びセレクタ２８９に供給する。
【０４１８】
補正項算出回路２８８は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２８７₁から供給されるデータＡＭ０と、加算器２８７₂から供給されるデータＡＭ１とを入力し、補正項の値を示すデータＤＭを算出する。この際、補正項算出回路２８８は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２８８においては、加算器２８７₁，２８７₂から供給されるデータＡＭ０，ＡＭ１のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ１の大小比較を高速に行う。補正項算出回路２８８は、算出したデータＤＭを加算器２９０に供給する。また、補正項算出回路２８８は、セレクタ２８９による選択動作を制御するための制御信号ＳＥＬを生成する。
【０４１９】
セレクタ２８９は、補正項算出回路２８８から供給される制御信号ＳＥＬに基づいて、データＡＭ０，ＡＭ１のうち、値が小さいものを選択する。セレクタ２８９は、選択して得られたデータＳＡＭを加算器２９０に供給する。
【０４２０】
加算器２９０は、セレクタ２８９から供給されるデータＳＡＭと、補正項算出回路２８８から供給されるデータＤＭとを加算し、対数尤度Ｉβ０を算出する。加算器２９０は、算出した対数尤度Ｉβ０を対数尤度ＣＭとしてＩβ０正規化回路２９１に供給する。
【０４２１】
Ｉβ０正規化回路２９１は、上述したＩα正規化回路２５０と同様に、加算器２９０から供給される対数尤度ＣＭの分布の偏りを是正するための正規化を行う。また、Ｉβ０正規化回路２９１は、終結情報ＴＢ０Ｄを用いて、終結処理も行う。Ｉβ０正規化回路２９１は、正規化後の対数尤度Ｉβ０を、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＢＴ００として、所定のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に供給する。このとき、対数尤度ＢＴ００は、図示しないレジスタにより１時刻分の遅延がなされた後、所定のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に供給される。
【０４２２】
このようなｌｏｇ−ｓｕｍ演算回路２８６₁は、対数尤度ＢＴ００を求めて出力する。すなわち、ｌｏｇ−ｓｕｍ演算回路２８６₁は、求めた対数尤度ＢＴ００を、次時刻における対数尤度Ｉβ０の算出に用いるために、所定のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に供給するとともに、外部に出力する。
【０４２３】
ｌｏｇ−ｓｕｍ演算回路２８６₂は、ｌｏｇ−ｓｕｍ演算回路２８６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ０２，ＤＧＢ０３と、１時刻前に算出された対数尤度ＢＴＴのうち、符号に応じて該当するものを対数尤度Ｂ０，Ｂ１として入力し、これらの対数尤度ＤＧＢ０２，ＤＧＢ０３，Ｂ０，Ｂ１を用いて、対数尤度Ｉβ０を算出し、対数尤度ＢＴ０１として、所定のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に供給するとともに、外部に出力する。
【０４２４】
また、ｌｏｇ−ｓｕｍ演算回路２８６₃も、ｌｏｇ−ｓｕｍ演算回路２８６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ０４，ＤＧＢ０５と、１時刻前に算出された対数尤度ＢＴＴのうち、符号に応じて該当するものを対数尤度Ｂ０，Ｂ１として入力し、これらの対数尤度ＤＧＢ０４，ＤＧＢ０５，Ｂ０，Ｂ１を用いて、対数尤度Ｉβ０を算出し、対数尤度ＢＴ０２として、所定のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に供給するとともに、外部に出力する。
【０４２５】
さらに、ｌｏｇ−ｓｕｍ演算回路２８６₁₆も、ｌｏｇ−ｓｕｍ演算回路２８６₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ３０，ＤＧＢ３１と、１時刻前に算出された対数尤度ＢＴＴのうち、符号に応じて該当するものを対数尤度Ｂ０，Ｂ１として入力し、これらの対数尤度ＤＧＢ３０，ＤＧＢ３１，Ｂ０，Ｂ１を用いて、対数尤度Ｉβ０を算出し、対数尤度ＢＴ１５として、所定のｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆に供給するとともに、外部に出力する。
【０４２６】
このような加算比較選択回路２８３は、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号における対数尤度Ｉβ０を算出する。加算比較選択回路２８３は、ｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆のそれぞれにより求められたデータＢＴ００，ＢＴ０１，ＢＴ０２，・・・，ＢＴ１５を束ね、対数尤度ＢＴＴとしてセレクタ２８５に供給する。
【０４２７】
加算比較選択回路２８４は、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号に対して、加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行うことによって、ｌｏｇ−ｓｕｍ演算を行う。
【０４２８】
具体的には、加算比較選択回路２８４は、図４０に示すように、上述した加算比較選択回路２４２と同様に、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号のうち、復号の対象とする符号のステート数のうちの最大値の数のｌｏｇ−ｓｕｍ演算回路２９２_nを有する。ここでは、加算比較選択回路２８４は、最大で８ステートを有する符号の復号を行うものとし、８個のｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈を有するものとする。
【０４２９】
これらのｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈には、それぞれ、上述した加算比較選択回路２８３におけるｌｏｇ−ｓｕｍ演算回路２８６₁，２８６₂，２８６₃，・・・，２８６₁₆と同様に、トレリス上の遷移に基づいて、トレリス上の出力パターンに対応する枝の対数尤度Ｉγと、各ステートにおける１時刻前の対数尤度Ｉβ０が供給される。すなわち、ｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈には、それぞれ、対数尤度ＤＧＢ０のうち、トレリス上の出力パターンに対応する枝の対数尤度Ｉγに相当するものと、算出した１時刻前の対数尤度ＢＴＦのうち、各ステートにおける対数尤度Ｉβ０に相当するものとが供給される。そして、ｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈は、それぞれ、次時刻の各ステートにおける対数尤度Ｉβ０を対数尤度ＢＴＦとして求める。各ｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈に対する対数尤度ＢＴＦの分配は、符号構成に応じて異なり、ここでは制御信号ＮＳＴに基づいて、図示しないセレクタ等により決定される。この対数尤度ＢＴＦの分配については、さらに後述する。
【０４３０】
具体的には、ｌｏｇ−ｓｕｍ演算回路２９２₁は、５つの加算器２９３₁，２９３₂，２９３₃，２９３₄，３０７と、ｌｏｇ−ｓｕｍ補正における補正項の値を算出する６個の補正項算出回路２９４₁，２９４₂，２９４₃，２９４₄，２９４₅，２９４₆と、１１個のセレクタ２９５，２９６，２９７，２９８，２９９，３００，３０１，３０２，３０３，３０４，３０５と、セレクタ３０５による選択動作を制御するための制御信号を生成する選択用制御信号生成回路３０６と、Ｉβ０正規化回路３０８とを有する。
【０４３１】
加算器２９３₁は、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ００を入力するとともに、１時刻前に算出された対数尤度ＢＴＦのうち、符号に応じて該当するものを対数尤度Ｂ０として入力し、これらの対数尤度ＤＧＢ００，Ｂ０を加算する。加算器２９３₁は、加算して得られた対数尤度Ｉβ０と対数尤度Ｉγとの和を示すデータＡＭ０を補正項算出回路２９４₁，２９４₃，２９４₅及びセレクタ２９５に供給する。
【０４３２】
加算器２９３₂は、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ０１を入力するとともに、１時刻前に算出された対数尤度ＢＴＦのうち、符号に応じて該当するものを対数尤度Ｂ１として入力し、これらの対数尤度ＤＧＢ０１，Ｂ１を加算する。加算器２９３₂は、加算して得られたＩβ０＋Ｉγを示すデータＡＭ１を補正項算出回路２９４₁，２９４₄，２９４₆及びセレクタ２９５に供給する。
【０４３３】
加算器２９３₃は、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ０２を入力するとともに、１時刻前に算出された対数尤度ＢＴＦのうち、符号に応じて該当するものを対数尤度Ｂ２として入力し、これらの対数尤度ＤＧＢ０２，Ｂ２を加算する。加算器２９３₃は、加算して得られたＩβ０＋Ｉγを示すデータＡＭ２を補正項算出回路２９４₂，２９４₃，２９４₄及びセレクタ２９６に供給する。
【０４３４】
加算器２９３₄は、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ０３を入力するとともに、１時刻前に算出された対数尤度ＢＴＦのうち、符号に応じて該当するものを対数尤度Ｂ３として入力し、これらの対数尤度ＤＧＢ０３，Ｂ３を加算する。加算器２９３₄は、加算して得られたＩβ０＋Ｉγを示すデータＡＭ３を補正項算出回路２９４₂，２９４₅，２９４₆及びセレクタ２９６に供給する。
【０４３５】
補正項算出回路２９４₁は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２９３₁から供給されるデータＡＭ０と、加算器２９３₂から供給されるデータＡＭ１とを入力し、補正項の値を示すデータＤＭ０を算出する。この際、補正項算出回路２９４₁は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２９４₁においては、加算器２９３₁，２９３₂から供給されるデータＡＭ０，ＡＭ１のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ１の大小比較を高速に行う。補正項算出回路２９４₁は、算出したデータＤＭ０をセレクタ３０４に供給する。また、補正項算出回路２９４₁は、セレクタ２９５，２９７，２９８，２９９，３００による選択動作を制御するための制御信号ＳＥＬ０を生成する。
【０４３６】
補正項算出回路２９４₂は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２９３₃から供給されるデータＡＭ２と、加算器２９３₄から供給されるデータＡＭ３とを入力し、補正項の値を示すデータＤＭ１を算出する。この際、補正項算出回路２９４₂は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２９４₂においては、加算器２９３₃，２９３₄から供給されるデータＡＭ２，ＡＭ３のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ２，ＡＭ３の大小比較を高速に行う。補正項算出回路２９４₂は、算出したデータＤＭ１をセレクタ３０４に供給する。また、補正項算出回路２９４₂は、セレクタ２９６，３０１，３０２による選択動作を制御するための制御信号ＳＥＬ１を生成する。
【０４３７】
補正項算出回路２９４₃は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２９３₁から供給されるデータＡＭ０と、加算器２９３₃から供給されるデータＡＭ２とを入力し、補正項の値を示すデータＤＭ２を算出する。この際、補正項算出回路２９４₃は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２９４₃においては、加算器２９３₁，２９３₃から供給されるデータＡＭ０，ＡＭ２のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ２の大小比較を高速に行う。補正項算出回路２９４₃は、算出したデータＤＭ２をセレクタ２９９に供給する。また、補正項算出回路２９４₃は、最終的にセレクタ３０３，３０４による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ２を生成し、この制御信号ＳＥＬ２をセレクタ２９７及び選択用制御信号生成回路３０６に供給する。
【０４３８】
補正項算出回路２９４₄は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２９３₂から供給されるデータＡＭ１と、加算器２９３₃から供給されるデータＡＭ２とを入力し、補正項の値を示すデータＤＭ３を算出する。この際、補正項算出回路２９４₄は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２９４₄においては、加算器２９３₂，２９３₃から供給されるデータＡＭ１，ＡＭ２のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ１，ＡＭ２の大小比較を高速に行う。補正項算出回路２９４₄は、算出したデータＤＭ３をセレクタ２９９に供給する。また、補正項算出回路２９４₄は、最終的にセレクタ３０３，３０４による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ３を生成し、この制御信号ＳＥＬ３をセレクタ２９７及び選択用制御信号生成回路３０６に供給する。
【０４３９】
補正項算出回路２９４₅は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２９３₁から供給されるデータＡＭ０と、加算器２９３₄から供給されるデータＡＭ３とを入力し、補正項の値を示すデータＤＭ４を算出する。この際、補正項算出回路２９４₅は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２９４₅においては、加算器２９３₁，２９３₄から供給されるデータＡＭ０，ＡＭ３のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ０，ＡＭ３の大小比較を高速に行う。補正項算出回路２９４₅は、算出したデータＤＭ４をセレクタ３００に供給する。また、補正項算出回路２９４₅は、最終的にセレクタ３０３，３０４による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ４を生成し、この制御信号ＳＥＬ４をセレクタ２９８及び選択用制御信号生成回路３０６に供給する。
【０４４０】
補正項算出回路２９４₆は、先に図３５に示した補正項算出回路２４７と同様の構成からなるため、ここでは詳細を省略するが、加算器２９３₂から供給されるデータＡＭ１と、加算器２９３₄から供給されるデータＡＭ３とを入力し、補正項の値を示すデータＤＭ５を算出する。この際、補正項算出回路２９４₆は、補正項算出回路２４７と同様に、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、複数の補正項の値を算出し、その中から適切なものを選択する。また、補正項算出回路２９４₆においては、加算器２９３₂，２９３₄から供給されるデータＡＭ１，ＡＭ３のうちの下位ビットの最上位ビットに“１”又は“０”が付されたデータ間の差分をとり、データＡＭ１，ＡＭ３の大小比較を高速に行う。補正項算出回路２９４₆は、算出したデータＤＭ５をセレクタ３００に供給する。また、補正項算出回路２９４₆は、最終的にセレクタ３０３，３０４による選択動作を制御するための制御信号ＳＥＬ８となる制御信号ＳＥＬ５を生成し、この制御信号ＳＥＬ５をセレクタ２９８及び選択用制御信号生成回路３０６に供給する。
【０４４１】
セレクタ２９５は、補正項算出回路２９４₁から供給される制御信号ＳＥＬ０に基づいて、データＡＭ０，ＡＭ１のうち、値が小さいものを選択する。セレクタ２９５は、選択して得られたデータＳＡＭ０をセレクタ３０３に供給する。
【０４４２】
セレクタ２９６は、補正項算出回路２９４₂から供給される制御信号ＳＥＬ１に基づいて、データＡＭ２，ＡＭ３のうち、値が小さいものを選択する。セレクタ２９６は、選択して得られたデータＳＡＭ１をセレクタ３０３に供給する。
【０４４３】
セレクタ２９７は、補正項算出回路２９４₁から供給される制御信号ＳＥＬ０に基づいて、制御信号ＳＥＬ２，ＳＥＬ３のうち、いずれか一方を選択する。具体的には、セレクタ２９７は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、制御信号ＳＥＬ３を選択する。セレクタ２９７は、選択して得られた制御信号ＳＥＬ６をセレクタ３０１に供給する。
【０４４４】
セレクタ２９８は、補正項算出回路２９４₁から供給される制御信号ＳＥＬ０に基づいて、制御信号ＳＥＬ４，ＳＥＬ５のうち、いずれか一方を選択する。具体的には、セレクタ２９８は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、制御信号ＳＥＬ５を選択する。セレクタ２９８は、選択して得られた制御信号ＳＥＬ７をセレクタ３０１に供給する。
【０４４５】
セレクタ２９９は、補正項算出回路２９４₁から供給される制御信号ＳＥＬ０に基づいて、データＤＭ２，ＤＭ３のうち、いずれか一方を選択する。具体的には、セレクタ２９９は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、データＤＭ３を選択する。セレクタ２９９は、選択して得られたデータＤＳ０をセレクタ３０２に供給する。
【０４４６】
セレクタ３００は、補正項算出回路２９４₁から供給される制御信号ＳＥＬ０に基づいて、データＤＭ４，ＤＭ５のうち、いずれか一方を選択する。具体的には、セレクタ３００は、データＡＭ１よりもデータＡＭ０の方が値が大きい場合には、データＤＭ５を選択する。セレクタ３００は、選択して得られたデータＤＳ１をセレクタ３０２に供給する。
【０４４７】
セレクタ３０１は、補正項算出回路２９４₂から供給される制御信号ＳＥＬ１に基づいて、制御信号ＳＥＬ６，ＳＥＬ７のうち、いずれか一方を選択する。具体的には、セレクタ３０１は、データＡＭ３よりもデータＡＭ２の方が値が大きい場合には、制御信号ＳＥＬ７を選択する。セレクタ３０１は、選択して得られた制御信号ＳＥＬ８をセレクタ３０３，３０４における選択用の制御信号として供給する。
【０４４８】
セレクタ３０２は、補正項算出回路２９４₂から供給される制御信号ＳＥＬ１に基づいて、データＤＳ０，ＤＳ１のうち、いずれか一方を選択する。具体的には、セレクタ３０２は、データＡＭ３よりもデータＡＭ２の方が値が大きい場合には、データＤＳ１を選択する。セレクタ３０２は、選択して得られたデータＤＳ２をセレクタ３０５に供給する。
【０４４９】
セレクタ３０３は、制御信号ＳＥＬ８に基づいて、データＳＡＭ０，ＳＡＭ１のうち、いずれか一方を選択する。具体的には、セレクタ３０３は、制御信号ＳＥＬ８が制御信号ＳＥＬ７であった場合には、データＳＡＭ１を選択する。セレクタ３０３は、選択して得られたデータＳＡＭ２を加算器３０７に供給する。
【０４５０】
セレクタ３０４は、制御信号ＳＥＬ８に基づいて、データＤＭ０，ＤＭ１のうち、いずれか一方を選択する。具体的には、セレクタ３０４は、制御信号ＳＥＬ８が制御信号ＳＥＬ７であった場合には、データＤＭ１を選択する。セレクタ３０４は、選択して得られたデータＤＳ３をセレクタ３０５に供給する。
【０４５１】
セレクタ３０５は、選択用制御信号生成回路３０６から供給される制御信号ＳＥＬ９に基づいて、データＤＳ２，ＤＳ３のうち、いずれか一方を選択する。セレクタ３０５は、選択して得られたデータＲＤＭを加算器３０７に供給する。
【０４５２】
選択用制御信号生成回路３０６は、制御信号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５に基づいて、セレクタ３０５による選択動作を制御するための制御信号ＳＥＬ９を生成する。具体的には、選択用制御信号生成回路３０６は、制御信号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５の論理積と、制御信号ＳＥＬ２，ＳＥＬ３，ＳＥＬ４，ＳＥＬ５の論理積の否定との論理和をとることによって、制御信号ＳＥＬ９を生成する。
【０４５３】
加算器３０７は、セレクタ３０３から供給されるデータＳＡＭ２と、セレクタ３０５から供給されるデータＲＤＭとを加算し、対数尤度Ｉβ０を算出する。加算器３０７は、算出した対数尤度Ｉβ０を対数尤度ＣＭとしてＩβ０正規化回路３０８に供給する。
【０４５４】
Ｉβ０正規化回路３０８は、上述したＩβ０正規化回路２９１と同様に、加算器３０７から供給される対数尤度ＣＭの分布の偏りを是正するための正規化を行う。また、Ｉβ０正規化回路３０８は、終結情報ＴＢ０Ｄを用いて、終結処理も行う。Ｉβ０正規化回路３０８は、正規化後の対数尤度Ｉβ０を、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＢＴ００として、所定のｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈に供給する。このとき、対数尤度ＢＴ００は、図示しないレジスタにより１時刻分の遅延がなされた後、所定のｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈に供給される。
【０４５５】
このようなｌｏｇ−ｓｕｍ演算回路２９２₁は、対数尤度ＢＴ００を求めて出力する。すなわち、ｌｏｇ−ｓｕｍ演算回路２９２₁は、求めた対数尤度ＢＴ００を、次時刻における対数尤度Ｉβ０の算出に用いるために、所定のｌｏｇ−ｓｕｍ演算回路２０２₁，・・・，２９２₈に供給するとともに、外部に出力する。
【０４５６】
この際、ｌｏｇ−ｓｕｍ演算回路２９２₁は、各ステートに到達した４本のパス、又は、符号によっては８本のパスを束ねて得られる４組のパスに対応する尤度を示すデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３の中から選択した２つのパスに対応するデータの組み合わせの全てについて尤度の大小を比較することによって、これらのデータＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３のうち、尤度の高い少なくとも２つ以上のパスに対応するデータを求め、これらのパスに対応するデータの中から、最も尤度の高いパスである最尤パスに対応するデータを選択する。より具体的には、ｌｏｇ−ｓｕｍ演算回路２９２₁は、データＡＭ０，ＡＭ１，ＡＭ２，ＡＭ３について、いわば勝ち抜き戦に喩えられる動作を行うことによって、データＡＭ０の値、データＡＭ１の値、データＡＭ２の値及びデータＡＭ３の値の大小を比較し、最尤パスに対応するデータを選択する。
【０４５７】
また、ｌｏｇ−ｓｕｍ演算回路２９２₈は、ｌｏｇ−ｓｕｍ演算回路２９２₁と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＢ０のうちの対数尤度ＤＧＢ２８，ＤＧＢ２９，ＤＧＢ３０，ＤＧＢ３１と、１時刻前に算出された対数尤度ＢＴＦのうち、符号に応じて該当するものを対数尤度Ｂ０，Ｂ１，Ｂ２，Ｂ３として入力し、これらの対数尤度ＤＧＢ２８，ＤＧＢ２９，ＤＧＢ３０，ＤＧＢ３１，Ｂ０，Ｂ１，Ｂ２，Ｂ３を用いて、対数尤度Ｉβ０を算出し、対数尤度ＢＴ０７として、所定のｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈に供給するとともに、外部に出力する。
【０４５８】
このような加算比較選択回路２８４は、トレリス上の各ステートから次時刻におけるステートへと４本、又は、符号によっては８本のパスが到達するような符号における対数尤度Ｉβ０を算出する。加算比較選択回路２８４は、ｌｏｇ−ｓｕｍ演算回路２９２₁，・・・，２９２₈のそれぞれにより求められたデータＢＴ００，・・・，ＢＴ０７を束ね、データＢＴＦとしてセレクタ２８５に供給する。なお、加算比較選択回路２８４は、上述した加算比較選択回路２４２と同様に、本来は、トレリス上の各ステートから次時刻におけるステートへと４本のパスが到達するような符号における対数尤度Ｉβ０を求めるために設けられるものであるが、上述したように、符号によっては８本のパスが到達するような符号における対数尤度Ｉβ０を求めることができる。これについては、“５−５−３”及び“５−５−５”に詳述する。
【０４５９】
セレクタ２８５は、入力ビット数情報ＩＮに基づいて、加算比較選択回路２８３から供給される対数尤度Ｉβ０を示す対数尤度ＢＴＴと、加算比較選択回路２８４から供給される対数尤度Ｉβ０を示すデータＢＴＦとのうち、いずれか一方を選択する。具体的には、セレクタ２８５は、符号化装置１における要素符号化器による符号が、トレリス上にパラレルパスが存在せず且つ各ステートから次時刻におけるステートへと２本のパスが到達するような符号であった場合には、対数尤度ＢＴＴを選択し、符号化装置１における要素符号化器による符号が、トレリス上にパラレルパスが存在せず且つ各ステートから次時刻におけるステートへと４本のパスが到達するような符号であった場合には、対数尤度ＢＴＦを選択する。すなわち、ここでは、セレクタ２８５による選択動作を制御するための制御信号として、入力ビット数情報ＩＮを用いているが、実際には、符号構成の示す制御信号がセレクタ２８５に入力される。
【０４６０】
このようなＩβ０用加算比較選択回路２８１は、対数尤度Ｉβ０を算出し、この算出した対数尤度Ｉβ０を、対数尤度Ｂ０として出力する。この対数尤度Ｂ０は、Ｉβ記憶回路１６０に供給される。
【０４６１】
一方、Ｉβ１用加算比較選択回路２８２は、対数尤度Ｉβ１を算出するために設けられるものである。Ｉβ１用加算比較選択回路２８２は、Ｉβ０用加算比較選択回路２８１と同様の構成からなるため、詳細な説明は省略するが、対数尤度ＤＧＢ０及び終結情報ＴＢ０Ｄの代わりに対数尤度ＤＧＢ１及び終結情報ＴＢ１Ｄを入力して対数尤度Ｉβ１を算出し、この算出した対数尤度Ｉβ１を、対数尤度Ｂ１として出力する。この対数尤度Ｂ１は、Ｉβ記憶回路１６０に供給される。
【０４６２】
このようなＩβ算出回路１５９は、２系統の対数尤度Ｉβ０，Ｉβ１を並列的に算出し、これらの算出した対数尤度Ｉβ０，Ｉβ１を、それぞれ、対数尤度Ｂ０，Ｂ１としてＩβ記憶回路１６０に供給する。
【０４６３】
Ｉβ記憶回路１６０は、図示しないが、例えば、複数バンクのＲＡＭと、制御回路と、選択回路とを有する。Ｉβ記憶回路１６０は、Ｉβ算出回路１５９から供給される対数尤度Ｂ０，Ｂ１を記憶する。そして、Ｉβ記憶回路１６０は、内部の制御回路による制御の下に、記憶した対数尤度Ｂ０，Ｂ１のうち、所定の情報を選択回路により選択し、対数軟出力Ｉλを算出するために用いる対数尤度ＢＴとして、軟出力算出回路１６１に供給する。なお、要素復号器５０は、上述したように、スライディングウィンドウ処理を行う際のＩβ記憶回路１６０におけるメモリマネジメントの手法として、国際公開番号ＷＯ９９／６２１８３号公報に記載されているものを採用しており、上述した受信データ及び遅延用記憶回路１５５に対するメモリマネジメントを行うとともに、Ｉβ記憶回路１６０に対するメモリマネジメントを行うことによって、最終的に対数軟出力Ｉλを本来の時系列順に求めることができる。
【０４６４】
軟出力算出回路１６１は、Ｉα算出回路１５８から供給されるデータＡＧＤと、Ｉβ記憶回路１６０から供給される対数尤度ＢＴとを用いて、対数軟出力Ｉλを算出する。具体的には、軟出力算出回路１６１は、“２．”の冒頭に記載した表記に基づくと、対数尤度Ｉγ、対数尤度Ｉα及び対数尤度Ｉβを用いて、次式（５５）に示す演算を行い、各時刻ｔにおける対数軟出力Ｉλを算出する。なお、次式（５５）における演算子“＃Σ”は、上述した演算子“＃”で表されるｌｏｇ−ｓｕｍ演算の累積加算演算を示すものである。
【０４６５】
【数５５】

【０４６６】
また、軟出力算出回路１６１は、シンボル単位又はビット単位で対数軟出力Ｉλを算出することもできる。軟出力算出回路１６１は、外部から供給される出力データ選択制御信号ＣＩＴＭと、制御回路６０から供給される事前確率情報形式情報ＣＡＰＰと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ、メモリ数情報ＭＮ及び枝入出力情報ＢＩＯとに基づいて、情報シンボル又は情報ビットに対する事後確率情報に対応する対数軟出力Ｉλ、又は、符号シンボル又は符号ビットに対する事後確率情報に対応する対数軟出力Ｉλを算出する。軟出力算出回路１６１は、シンボル単位で算出した対数軟出力Ｉλ又はビット単位で算出した対数軟出力Ｉλを、それぞれ、対数軟出力ＳＬＭ，ＢＬＭとして、外部情報算出回路１６３、振幅調整及びクリップ回路１６４、及び、硬判定回路１６５に供給する。
【０４６７】
具体的には、軟出力算出回路１６１は、例えば図４１に示すように、対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するＩα＋Ｉγ＋Ｉβ算出回路３１０と、イネーブル信号を生成するイネーブル信号生成回路３１１と、例えば６個のｌｏｇ−ｓｕｍ演算回路３１２₁，３１２₂，３１２₃，３１２₄，３１２₅，３１２₆と、対数軟出力Ｉλを算出するＩλ算出回路３１３とを有するものとして実現することができる。
【０４６８】
Ｉα＋Ｉγ＋Ｉβ算出回路３１０は、対数尤度Ｉβを分配するＩβ分配回路３１４と、復号の対象とする符号のステート数のうちの最大値、ここでは３２個の加算器３１５₁，３１５₂，３１５₃，３１５₄，３１５₅，３１５₆，・・・，３１５₃₁，３１５₃₂とを有する。
【０４６９】
Ｉβ分配回路３１４は、Ｉβ記憶回路１６０から供給される対数尤度ＢＴを符号構成に応じて分配する。すなわち、Ｉβ分配回路３１４は、符号構成に応じたトレリスに対応するように、対数尤度ＢＴを分配する。このとき、Ｉβ分配回路３１４は、符号情報生成回路１５１から供給される入力ビット数情報ＩＮに基づいて、対数尤度ＢＴを分配する。Ｉβ分配回路３１４は、分配して得られた対数尤度Ｉβを加算器３１５₁，３１５₂，３１５₃，３１５₄，３１５₅，３１５₆，・・・，３１５₃₁，３１５₃₂に供給する。すなわち、Ｉβ分配回路３１４は、対数軟出力Ｉλの算出に用いる対数尤度Ｉβを対数尤度ＢＴＤとして加算器３１５₁，３１５₂，３１５₃，３１５₄，３１５₅，３１５₆，・・・，３１５₃₁，３１５₃₂に供給する。
【０４７０】
加算器３１５₁は、Ｉα算出回路１５８から供給される対数尤度Ｉαと対数尤度Ｉγとの和を示すデータＡＧＤのうちのデータＡＧ００と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ００とを加算する。加算器３１５₁は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ００として出力する。
【０４７１】
加算器３１５₂は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ０１と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ００とを加算する。加算器３１５₂は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ０１として出力する。
【０４７２】
加算器３１５₃は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ０２と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ０１とを加算する。加算器３１５₃は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ０２として出力する。
【０４７３】
加算器３１５₄は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ０３と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ０１とを加算する。加算器３１５₄は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ０３として出力する。
【０４７４】
加算器３１５₅は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ０４と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ０２とを加算する。加算器３１５₅は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ０４として出力する。
【０４７５】
加算器３１５₆は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ０５と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ０２とを加算する。加算器３１５₆は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ０５として出力する。
【０４７６】
加算器３１５₃₁は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ３０と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ１５とを加算する。加算器３１５₃₁は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ３０として出力する。
【０４７７】
加算器３１５₃₂は、Ｉα算出回路１５８から供給されるデータＡＧＤのうちのデータＡＧ３１と、Ｉβ分配回路３１４から供給される対数尤度ＢＴＤのうちの対数尤度ＢＴＤ１５とを加算する。加算器３１５₃₂は、加算して得られた対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和をデータＡＧＢ３１として出力する。
【０４７８】
このようなＩα＋Ｉγ＋Ｉβ算出回路３１０は、対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出し、算出したデータＡＧＢ００，ＡＧＢ０１，ＡＧＢ０２，ＡＧＢ０３，ＡＧＢ０４，ＡＧＢ０５，・・・，ＡＧＢ３０，ＡＧＢ３１を束ね、データＡＧＢとしてｌｏｇ−ｓｕｍ演算回路３１２₁，３１２₂，３１２₃，３１２₄，３１２₅，３１２₆に供給する。
【０４７９】
イネーブル信号生成回路３１１は、セレクタ３２３₁，３２３₂，３２３₃，３２３₄による選択動作を制御するための制御信号を生成する選択用制御信号生成回路３１６と、シンボル該当枝選出回路３１９及びビット該当枝選出回路３２０，３２１，３２２により選出されるべき枝を選択するための有効枝選択回路３１７と、対数軟出力Ｉλの算出時に参照すべき枝入出力情報ＢＩＯを選択する出力データ選択回路３１８と、シンボル単位で対数軟出力Ｉλを算出する際に当該シンボルに該当する枝を選出するシンボル該当枝選出回路３１９と、ビット単位で対数軟出力Ｉλを算出する際に当該ビットに該当する枝を選出するビット該当枝選出回路３２０，３２１，３２２と、セレクタ３２３₁，３２３₂，３２３₃，３２３₄とを有する。
【０４８０】
選択用制御信号生成回路３１６は、外部から供給される出力データ選択制御信号ＣＩＴＭと、制御回路６０から供給される事前確率情報形式情報ＣＡＰＰとに基づいて、セレクタ３２３₁，３２３₂，３２３₃，３２３₄による選択動作を制御するための制御信号ＡＰを生成する。
【０４８１】
有効枝選択回路３１７は、符号情報生成回路１５１から供給される入力ビット数情報ＩＮ及びメモリ数情報ＭＮに基づいて、シンボル該当枝選出回路３１９及びビット該当枝選出回路３２０，３２１，３２２のそれぞれに入力される枝入出力情報ＢＩＯが有効であるか否かを示す制御信号Ｍ１，Ｍ２，Ｍ３を生成する。
すなわち、有効枝選択回路３１７は、シンボル該当枝選出回路３１９及びビット該当枝選出回路３２０，３２１，３２２のそれぞれにより選出されるべき枝を選択するための制御信号Ｍ１，Ｍ２，Ｍ３を生成する。有効枝選択回路３１７は、生成した制御信号Ｍ１，Ｍ２をビット該当枝選出回路３２０，３２１，３２２に供給するとともに、制御信号Ｍ３をシンボル該当枝選出回路３１９及びビット該当枝選出回路３２０，３２１，３２２に供給する。
【０４８２】
出力データ選択回路３１８は、外部から供給される出力データ選択制御信号ＣＩＴＭと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮとに基づいて、符号情報生成回路１５１から供給される枝入出力情報ＢＩＯの中から、符号構成に応じた枝に対応するものを選択する。出力データ選択回路３１８は、選択した枝入出力情報ＢＩＯ０をビット該当枝選出回路３２０に供給するとともに、選択した枝入出力情報ＢＩＯ１をビット該当枝選出回路３２１に供給するとともに、選択した枝入出力情報ＢＩＯ２をビット該当枝選出回路３２２に供給する。
【０４８３】
シンボル該当枝選出回路３１９は、シンボル単位で対数軟出力Ｉλを算出するために設けられるものである。シンボル該当枝選出回路３１９は、符号情報生成回路１５１から供給される枝入出力情報ＢＩＯを用いて、当該シンボルに該当する枝を選出する。このとき、シンボル該当枝選出回路３１９は、有効枝選択回路３１７から供給される制御信号Ｍ３に基づいて枝を選出する。シンボル該当枝選出回路３１９は、選出した枝に対応する入力が“０”であるか“１”であるかを示すイネーブル信号ＳＥＮ０，ＳＥＮ１，ＳＥＮ２，ＳＥＮ３を生成し、イネーブル信号ＳＥＮ０をセレクタ３２３₁に供給するとともに、イネーブル信号ＳＥＮ１をセレクタ３２３₂に供給するとともに、イネーブル信号ＳＥＮ２をセレクタ３２３₃に供給するとともに、イネーブル信号ＳＥＮ３をセレクタ３２３₄に供給する。
【０４８４】
ビット該当枝選出回路３２０は、ビット単位で対数軟出力Ｉλを算出するために設けられるものである。ビット該当枝選出回路３２０は、出力データ選択回路３１８から供給される枝入出力情報ＢＩＯ０を用いて、当該ビットに該当する枝を選出する。このとき、ビット該当枝選出回路３２０は、有効枝選択回路３１７から供給される制御信号Ｍ１，Ｍ２，Ｍ３に基づいて枝を選出する。ビット該当枝選出回路３２０は、選出した枝に対応する入力が“０”であるか“１”であるかを示すイネーブル信号ＥＮ００，ＥＮ０１を生成し、イネーブル信号ＥＮ００をセレクタ３２３₁に供給するとともに、イネーブル信号ＥＮ０１をセレクタ３２３₂に供給する。
【０４８５】
ビット該当枝選出回路３２１は、ビット該当枝選出回路３２０と同様に、ビット単位で対数軟出力Ｉλを算出するために設けられるものである。ビット該当枝選出回路３２１は、出力データ選択回路３１８から供給される枝入出力情報ＢＩＯ１を用いて、当該ビットに該当する枝を選出する。このとき、ビット該当枝選出回路３２１は、有効枝選択回路３１７から供給される制御信号Ｍ１，Ｍ２，Ｍ３に基づいて枝を選出する。ビット該当枝選出回路３２１は、選出した枝に対応する入力が“０”であるか“１”であるかを示すイネーブル信号ＥＮ１０，ＥＮ１１を生成し、イネーブル信号ＥＮ１０をセレクタ３２３₃に供給するとともに、イネーブル信号ＥＮ１１をセレクタ３２３₄に供給する。
【０４８６】
ビット該当枝選出回路３２２は、ビット該当枝選出回路３２０と同様に、ビット単位で対数軟出力Ｉλを算出するために設けられるものである。ビット該当枝選出回路３２２は、出力データ選択回路３１８から供給される枝入出力情報ＢＩＯ２を用いて、当該ビットに該当する枝を選出する。このとき、ビット該当枝選出回路３２２は、有効枝選択回路３１７から供給される制御信号Ｍ１，Ｍ２，Ｍ３に基づいて枝を選出する。ビット該当枝選出回路３２２は、選出した枝に対応する入力が“０”であるか“１”であるかを示すイネーブル信号ＥＮ２０，ＥＮ２１を生成し、イネーブル信号ＥＮ２０をｌｏｇ−ｓｕｍ演算回路３１２₅に供給するとともに、イネーブル信号ＥＮ２１をｌｏｇ−ｓｕｍ演算回路３１２₆に供給する。
【０４８７】
セレクタ３２３₁は、選択用制御信号生成回路３１６から供給される制御信号ＡＰに基づいて、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ０と、ビット該当枝選出回路３２０から供給されるイネーブル信号ＥＮ００とのうち、いずれか一方を選択する。具体的には、セレクタ３２３₁は、制御信号ＡＰが、情報シンボル又は情報ビットに対する情報を出力する旨を出力データ選択制御信号ＣＩＴＭが示し、且つ、シンボル単位である旨を事前確率情報形式情報ＣＡＰＰが示すものであった場合には、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ０を選択する。セレクタ３２３₁は、選択したイネーブル信号ＥＮＳ０をｌｏｇ−ｓｕｍ演算回路３１２₁に供給する。
【０４８８】
セレクタ３２３₂は、選択用制御信号生成回路３１６から供給される制御信号ＡＰに基づいて、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ１と、ビット該当枝選出回路３２０から供給されるイネーブル信号ＥＮ０１とのうち、いずれか一方を選択する。具体的には、セレクタ３２３₂は、制御信号ＡＰが、情報シンボル又は情報ビットに対する情報を出力する旨を出力データ選択制御信号ＣＩＴＭが示し、且つ、シンボル単位である旨を事前確率情報形式情報ＣＡＰＰが示すものであった場合には、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ１を選択する。セレクタ３２３₂は、選択したイネーブル信号ＥＮＳ１をｌｏｇ−ｓｕｍ演算回路３１２₂に供給する。
【０４８９】
セレクタ３２３₃は、選択用制御信号生成回路３１６から供給される制御信号ＡＰに基づいて、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ２と、ビット該当枝選出回路３２１から供給されるイネーブル信号ＥＮ１０とのうち、いずれか一方を選択する。具体的には、セレクタ３２３₃は、制御信号ＡＰが、情報シンボル又は情報ビットに対する情報を出力する旨を出力データ選択制御信号ＣＩＴＭが示し、且つ、シンボル単位である旨を事前確率情報形式情報ＣＡＰＰが示すものであった場合には、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ２を選択する。セレクタ３２３₃は、選択したイネーブル信号ＥＮＳ２をｌｏｇ−ｓｕｍ演算回路３１２₃に供給する。
【０４９０】
セレクタ３２３₄は、選択用制御信号生成回路３１６から供給される制御信号ＡＰに基づいて、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ３と、ビット該当枝選出回路３２１から供給されるイネーブル信号ＥＮ１１とのうち、いずれか一方を選択する。具体的には、セレクタ３２３₄は、制御信号ＡＰが、情報シンボル又は情報ビットに対する情報を出力する旨を出力データ選択制御信号ＣＩＴＭが示し、且つ、シンボル単位である旨を事前確率情報形式情報ＣＡＰＰが示すものであった場合には、シンボル該当枝選出回路３１９から供給されるイネーブル信号ＳＥＮ３を選択する。セレクタ３２３₄は、選択したイネーブル信号ＥＮＳ３をｌｏｇ−ｓｕｍ演算回路３１２₄に供給する。
【０４９１】
このようなイネーブル信号生成回路３１１は、出力データ選択制御信号ＣＩＴＭ、事前確率情報形式情報ＣＡＰＰ、メモリ数情報ＭＮ及び枝入出力情報ＢＩＯを用いて、選出した枝に対応するイネーブル信号ＥＮＳ０，ＥＮＳ１，ＥＮＳ２，ＥＮＳ３，ＥＮ２０，ＥＮ２１を生成し、ｌｏｇ−ｓｕｍ演算回路３１２₁，３１２₂，３１２₃，３１２₄，３１２₅，３１２₆に供給する。
【０４９２】
ｌｏｇ−ｓｕｍ演算回路３１２₁は、図４２に示すように、復号の対象とする符号のステート数のうちの最大値をＭとすると、Ｍ×２−１で表される数のｌｏｇ−ｓｕｍ演算セル回路３２５_nを有する。ここでは、ｌｏｇ−ｓｕｍ演算回路３１２₁は、最大で１６ステートを有する符号の復号を行うものとし、３１個のｌｏｇ−ｓｕｍ演算セル回路３２５₁，・・・，３２５₃₁を有するものとする。
【０４９３】
ｌｏｇ−ｓｕｍ演算セル回路３２５₁は、２つの差分器３２６₁，３２６₂と、６個のセレクタ３２７，３２８，３２９，３３２，３３６，３３８と、セレクタ３２７，３２８，３２９による選択動作を制御するための制御信号を生成する選択用制御信号生成回路３３０と、セレクタ３３２による選択動作を制御するための制御信号を生成する選択用制御信号生成回路３３１と、ＡＮＤゲート３３３と、ＯＲゲート３３４と、ｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとして記憶するルックアップテーブル３３５と、加算器３３７とを有する。
【０４９４】
差分器３２６₁は、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢのうち、符号に応じて該当する所定のデータＡＧＢ０００，ＡＧＢ００１の差分をとる。厳密には、差分器３２６₁は、データＡＧＢ０００，ＡＧＢ００１が、それぞれ、例えば１３ビットからなるものとすると、データＡＧＢ０００の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＧＢ００１の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。差分器３２６₁は、算出した差分値ＤＡ１をセレクタ３２７及び選択用制御信号生成回路３３０に供給する。
【０４９５】
差分器３２６₂は、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢのうち、符号に応じて該当する所定のデータＡＧＢ００１，ＡＧＢ０００の差分をとる。厳密には、差分器３２６₂は、データＡＧＢ０００，ＡＧＢ００１が、それぞれ、例えば１３ビットからなるものとすると、データＡＧＢ００１の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＧＢ０００の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。差分器３２６₂は、算出した差分値ＤＡ０をセレクタ３２８及び選択用制御信号生成回路３３０に供給する。
【０４９６】
セレクタ３２７は、選択用制御信号生成回路３３０から供給される制御信号ＳＬ１に基づいて、差分器３２６₁から供給される差分値ＤＡ１と、所定の値Ｎ１を有するデータとのうち、いずれか一方を選択する。具体的には、差分値ＤＡ１に対する補正項の値は、所定の値に漸近する性質を有していることから、セレクタ３２７は、差分値ＤＡ１の値が所定の値Ｎ１を超過している場合には、所定の値Ｎ１を有するデータを選択する。セレクタ３２７は、選択して得られたデータＳＤＡ１をセレクタ３２９に供給する。
【０４９７】
セレクタ３２８は、選択用制御信号生成回路３３０から供給される制御信号ＳＬ１に基づいて、差分器３２６₂から供給される差分値ＤＡ０と、所定の値Ｎ１を有するデータとのうち、いずれか一方を選択する。具体的には、差分値ＤＡ０に対する補正項の値は、所定の値に漸近する性質を有していることから、セレクタ３２８は、差分値ＤＡ０の値が所定の値Ｎ１を超過している場合には、所定の値Ｎ１を有するデータを選択する。セレクタ３２８は、選択して得られたデータＳＤＡ０をセレクタ３２９に供給する。
【０４９８】
セレクタ３２９は、選択用制御信号生成回路３３０から供給される制御信号ＳＬ２に基づいて、セレクタ３２７から供給されるデータＳＤＡ１と、セレクタ３２８から供給されるデータＳＤＡ０とのうち、いずれか一方を選択する。具体的には、セレクタ３２９は、データＡＧＢ０００の値がデータＡＧＢ００１の値よりも大きい場合には、セレクタ３２７から供給されるデータＳＤＡ１を選択する。セレクタ３２９は、選択して得られたデータＤＭをルックアップテーブル３３５に供給する。
【０４９９】
選択用制御信号生成回路３３０は、データＡＧＢ００，ＡＧＢ０１と、差分値ＤＡ１，ＤＡ０とに基づいて、セレクタ３２７，３２８による選択動作を制御するための制御信号ＳＬ１を生成するとともに、セレクタ３２９による選択動作を制御するための制御信号ＳＬ２を生成する。選択用制御信号生成回路３３０は、生成した制御信号ＳＬ２を選択用制御信号生成回路３３１にも供給する。この際、選択用制御信号生成回路３３０は、上述した選択用制御信号生成回路２３２と同様に、データＡＧＢ００，ＡＧＢ０１に基づいて、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を示す制御信号ＳＬ１，ＳＬ２を生成するが、これについては後述する。
【０５００】
選択用制御信号生成回路３３１は、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮＳ０のうちのイネーブル信号ＥＮ０００，ＥＮ００１と、制御信号ＳＬ２とに基づいて、セレクタ３３２による選択動作を制御するための制御信号ＳＥＬを生成する。
【０５０１】
セレクタ３３２は、選択用制御信号生成回路３３１から供給される制御信号ＳＥＬに基づいて、データＡＧＢ０００，ＡＧＢ００１のうち、いずれか一方を選択する。セレクタ３３２は、選択して得られたデータＤＡＧを加算器３３７に供給する。
【０５０２】
ＡＮＤゲート３３３は、イネーブル信号ＥＮ０００，ＥＮ００１の論理積をとる。ＡＮＤゲート３３３は、得られた論理積ＥＮＡを選択用の制御信号としてセレクタ３３６に供給する。
【０５０３】
ＯＲゲート３３４は、イネーブル信号ＥＮ０００，ＥＮ００１の論理和をとる。ＯＲゲート３３４は、得られた論理和ＥＮを選択用の制御信号としてセレクタ３３８に供給するとともに、イネーブル信号ＥＮ１００としてｌｏｇ−ｓｕｍ演算セル回路３２５₁₇に供給する。
【０５０４】
ルックアップテーブル３３５は、ｌｏｇ−ｓｕｍ補正における補正項の値をテーブルとして記憶する。ルックアップテーブル３３５は、セレクタ３２９から供給されるデータＤＭの値に対応する補正項の値をテーブルから読み出し、データＲＤＭとしてセレクタ３３６に供給する。
【０５０５】
セレクタ３３６は、ＡＮＤゲート３３３から供給される論理積ＥＮＡに基づいて、ルックアップテーブル３３５から供給されるデータＲＤＭと、所定の値Ｎ２を有するデータとのうち、いずれか一方を選択する。具体的には、セレクタ３３６は、論理積ＥＮＡが“１”であった場合には、データＲＤＭを選択する。セレクタ３３６は、選択して得られたデータＳＤＭを加算器３３７に供給する。なお、所定の値Ｎ２は、後述するデータＣＡＧの正負識別符号を統一するように加算するオフセット値である。すなわち、データＡＧＢ０００，ＡＧＢ００１のうちのいずれか一方であるデータＤＡＧは、正負を跨いだ値をとることが考えられるが、正負両方の値を表現することは、回路規模の増大を招く。そこで、ｌｏｇ−ｓｕｍ演算セル回路３２５₁においては、データＤＡＧの正負識別符号を統一するように、後述する加算器３３７により加算すべき所定の値Ｎ２を導入している。
【０５０６】
加算器３３７は、セレクタ３３２から供給されるデータＤＡＧと、セレクタ３３６から供給されるデータＳＤＭとを加算する。加算器３３７は、算出したデータＣＡＧをセレクタ３３８に供給する。
【０５０７】
セレクタ３３８は、ＯＲゲート３３４から供給される論理和ＥＮに基づいて、加算器３３７から供給されるデータＣＡＧと、所定の値Ｎ３を有するデータとのうち、いずれか一方を選択する。具体的には、セレクタ３３８は、論理和ＥＮが“１”であった場合には、データＣＡＧを選択する。セレクタ３３８は、選択して得られたデータＡＧＬをｌｏｇ−ｓｕｍ演算セル回路３２５₁₇に供給する。
【０５０８】
このようなｌｏｇ−ｓｕｍ演算回路３２５₁は、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０００及びデータＡＧＢ００１、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０００及びイネーブル信号ＥＮ００１を用いて、後述するように、いわば勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、対数軟出力Ｉλを算出する際に行われるｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁は、算出したデータＡＧＬをデータＡＧＢ１００として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₁₇に供給するとともに、イネーブル信号ＥＮ１００をｌｏｇ−ｓｕｍ演算セル回路３２５₁₇に供給する。
【０５０９】
ｌｏｇ−ｓｕｍ演算回路３２５₂は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ００２及びデータＡＧＢ００３、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ００２及びイネーブル信号ＥＮ００３を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂は、算出したデータＡＧＬをデータＡＧＢ１０１として、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₇に供給するとともに、イネーブル信号ＥＮ１０１をｌｏｇ−ｓｕｍ演算セル回路３２５₁₇に供給する。
【０５１０】
ｌｏｇ−ｓｕｍ演算回路３２５₃は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ００４及びデータＡＧＢ００５、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ００４及びイネーブル信号ＥＮ００５を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₃は、算出したデータＡＧＬをデータＡＧＢ１０２として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₁₈に供給するとともに、イネーブル信号ＥＮ１０２をｌｏｇ−ｓｕｍ演算セル回路３２５₁₈に供給する。
【０５１１】
ｌｏｇ−ｓｕｍ演算回路３２５₄は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ００６及びデータＡＧＢ００７、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ００６及びイネーブル信号ＥＮ００７を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₄は、算出したデータＡＧＬをデータＡＧＢ１０３として、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₈に供給するとともに、イネーブル信号ＥＮ１０３をｌｏｇ−ｓｕｍ演算セル回路３２５₁₈に供給する。
【０５１２】
ｌｏｇ−ｓｕｍ演算回路３２５₅は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ００８及びデータＡＧＢ００９、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ００８及びイネーブル信号ＥＮ００９を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₅は、算出したデータＡＧＬをデータＡＧＢ１０４として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₁₉に供給するとともに、イネーブル信号ＥＮ１０４をｌｏｇ−ｓｕｍ演算セル回路３２５₁₉に供給する。
【０５１３】
ｌｏｇ−ｓｕｍ演算回路３２５₆は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０１０及びデータＡＧＢ０１１、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０１０及びイネーブル信号ＥＮ０１１を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₆は、算出したデータＡＧＬをデータＡＧＢ１０５として、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₉に供給するとともに、イネーブル信号ＥＮ１０５をｌｏｇ−ｓｕｍ演算セル回路３２５₁₉に供給する。
【０５１４】
ｌｏｇ−ｓｕｍ演算回路３２５₇は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０１２及びデータＡＧＢ０１３、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０１２及びイネーブル信号ＥＮ０１３を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₇は、算出したデータＡＧＬをデータＡＧＢ１０６として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₀に供給するとともに、イネーブル信号ＥＮ１０６をｌｏｇ−ｓｕｍ演算セル回路３２５₂₀に供給する。
【０５１５】
ｌｏｇ−ｓｕｍ演算回路３２５₈は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０１４及びデータＡＧＢ０１５、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０１４及びイネーブル信号ＥＮ０１５を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₈は、算出したデータＡＧＬをデータＡＧＢ１０７として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₀に供給するとともに、イネーブル信号ＥＮ１０７をｌｏｇ−ｓｕｍ演算セル回路３２５₂₀に供給する。
【０５１６】
ｌｏｇ−ｓｕｍ演算回路３２５₉は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０１６及びデータＡＧＢ０１７、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０１６及びイネーブル信号ＥＮ０１７を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₉は、算出したデータＡＧＬをデータＡＧＢ１０８として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₁に供給するとともに、イネーブル信号ＥＮ１０８をｌｏｇ−ｓｕｍ演算セル回路３２５₂₁に供給する。
【０５１７】
ｌｏｇ−ｓｕｍ演算回路３２５₁₀は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０１８及びデータＡＧＢ０１９、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０１８及びイネーブル信号ＥＮ０１９を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₀は、算出したデータＡＧＬをデータＡＧＢ１０９として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₁に供給するとともに、イネーブル信号ＥＮ１０９をｌｏｇ−ｓｕｍ演算セル回路３２５₂₁に供給する。
【０５１８】
ｌｏｇ−ｓｕｍ演算回路３２５₁₁は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０２０及びデータＡＧＢ０２１、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０２０及びイネーブル信号ＥＮ０２１を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₁は、算出したデータＡＧＬをデータＡＧＢ１１０として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₂に供給するとともに、イネーブル信号ＥＮ１１０をｌｏｇ−ｓｕｍ演算セル回路３２５₂₂に供給する。
【０５１９】
ｌｏｇ−ｓｕｍ演算回路３２５₁₂は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０２２及びデータＡＧＢ０２３、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０２２及びイネーブル信号ＥＮ０２３を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₂は、算出したデータＡＧＬをデータＡＧＢ１１１として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₂に供給するとともに、イネーブル信号ＥＮ１１１をｌｏｇ−ｓｕｍ演算セル回路３２５₂₂に供給する。
【０５２０】
ｌｏｇ−ｓｕｍ演算回路３２５₁₃は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０２４及びデータＡＧＢ０２５、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０２４及びイネーブル信号ＥＮ０２５を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₃は、算出したデータＡＧＬをデータＡＧＢ１１２として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₃に供給するとともに、イネーブル信号ＥＮ１１２をｌｏｇ−ｓｕｍ演算セル回路３２５₂₃に供給する。
【０５２１】
ｌｏｇ−ｓｕｍ演算回路３２５₁₄は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０２６及びデータＡＧＢ０２７、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０２６及びイネーブル信号ＥＮ０２７を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₄は、算出したデータＡＧＬをデータＡＧＢ１１３として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₃に供給するとともに、イネーブル信号ＥＮ１１３をｌｏｇ−ｓｕｍ演算セル回路３２５₂₃に供給する。
【０５２２】
ｌｏｇ−ｓｕｍ演算回路３２５₁₅は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０２８及びデータＡＧＢ０２９、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０２８及びイネーブル信号ＥＮ０２９を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₅は、算出したデータＡＧＬをデータＡＧＢ１１４として、勝ち抜き戦における第２回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₄に供給するとともに、イネーブル信号ＥＮ１１４をｌｏｇ−ｓｕｍ演算セル回路３２５₂₄に供給する。
【０５２３】
ｌｏｇ−ｓｕｍ演算回路３２５₁₆は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、Ｉα＋Ｉγ＋Ｉβ算出回路３１０から供給されるデータＡＧＢ０３０及びデータＡＧＢ０３１、並びに、イネーブル信号生成回路３１１から供給されるイネーブル信号ＥＮ０３０及びイネーブル信号ＥＮ０３１を用いて、勝ち抜き戦における第１回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₆は、算出したデータＡＧＬをデータＡＧＢ１１５として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₄に供給するとともに、イネーブル信号ＥＮ１１５をｌｏｇ−ｓｕｍ演算セル回路３２５₂₄に供給する。
【０５２４】
ｌｏｇ−ｓｕｍ演算回路３２５₁₇は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₁から供給されるデータＡＧＢ１００及びイネーブル信号ＥＮ１００、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₂から供給されるデータＡＧＢ１０１及びイネーブル信号ＥＮ１０１を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₇は、算出したデータＡＧＬをデータＡＧＢ２００として、勝ち抜き戦における第３回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₅に供給するとともに、イネーブル信号ＥＮ２００をｌｏｇ−ｓｕｍ演算セル回路３２５₂₅に供給する。
【０５２５】
ｌｏｇ−ｓｕｍ演算回路３２５₁₈は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₃から供給されるデータＡＧＢ１０２及びイネーブル信号ＥＮ１０２、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₄から供給されるデータＡＧＢ１０３及びイネーブル信号ＥＮ１０３を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₈は、算出したデータＡＧＬをデータＡＧＢ２０１として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₅に供給するとともに、イネーブル信号ＥＮ２０１をｌｏｇ−ｓｕｍ演算セル回路３２５₂₅に供給する。
【０５２６】
ｌｏｇ−ｓｕｍ演算回路３２５₁₉は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₅から供給されるデータＡＧＢ１０４及びイネーブル信号ＥＮ１０４、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₆から供給されるデータＡＧＢ１０５及びイネーブル信号ＥＮ１０５を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₁₉は、算出したデータＡＧＬをデータＡＧＢ２０２として、勝ち抜き戦における第３回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₆に供給するとともに、イネーブル信号ＥＮ２０２をｌｏｇ−ｓｕｍ演算セル回路３２５₂₆に供給する。
【０５２７】
ｌｏｇ−ｓｕｍ演算回路３２５₂₀は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₇から供給されるデータＡＧＢ１０６及びイネーブル信号ＥＮ１０６、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₈から供給されるデータＡＧＢ１０７及びイネーブル信号ＥＮ１０７を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₀は、算出したデータＡＧＬをデータＡＧＢ２０３として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₆に供給するとともに、イネーブル信号ＥＮ２０３をｌｏｇ−ｓｕｍ演算セル回路３２５₂₆に供給する。
【０５２８】
ｌｏｇ−ｓｕｍ演算回路３２５₂₁は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₉から供給されるデータＡＧＢ１０８及びイネーブル信号ＥＮ１０８、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₀から供給されるデータＡＧＢ１０９及びイネーブル信号ＥＮ１０９を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₁は、算出したデータＡＧＬをデータＡＧＢ２０４として、勝ち抜き戦における第３回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₇に供給するとともに、イネーブル信号ＥＮ２０４をｌｏｇ−ｓｕｍ演算セル回路３２５₂₇に供給する。
【０５２９】
ｌｏｇ−ｓｕｍ演算回路３２５₂₂は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₁から供給されるデータＡＧＢ１１０及びイネーブル信号ＥＮ１１０、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₂から供給されるデータＡＧＢ１１１及びイネーブル信号ＥＮ１１１を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₂は、算出したデータＡＧＬをデータＡＧＢ２０５として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₇に供給するとともに、イネーブル信号ＥＮ２０５をｌｏｇ−ｓｕｍ演算セル回路３２５₂₇に供給する。
【０５３０】
ｌｏｇ−ｓｕｍ演算回路３２５₂₃は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₃から供給されるデータＡＧＢ１１２及びイネーブル信号ＥＮ１１２、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₄から供給されるデータＡＧＢ１１３及びイネーブル信号ＥＮ１１３を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₃は、算出したデータＡＧＬをデータＡＧＢ２０６として、勝ち抜き戦における第３回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₈に供給するとともに、イネーブル信号ＥＮ２０６をｌｏｇ−ｓｕｍ演算セル回路３２５₂₈に供給する。
【０５３１】
ｌｏｇ−ｓｕｍ演算回路３２５₂₄は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₅から供給されるデータＡＧＢ１１４及びイネーブル信号ＥＮ１１４、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₆から供給されるデータＡＧＢ１１５及びイネーブル信号ＥＮ１１５を用いて、勝ち抜き戦における第２回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₄は、算出したデータＡＧＬをデータＡＧＢ２０７として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₈に供給するとともに、イネーブル信号ＥＮ２０７をｌｏｇ−ｓｕｍ演算セル回路３２５₂₈に供給する。
【０５３２】
ｌｏｇ−ｓｕｍ演算回路３２５₂₅は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₇から供給されるデータＡＧＢ２００及びイネーブル信号ＥＮ２００、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₈から供給されるデータＡＧＢ２０１及びイネーブル信号ＥＮ２０１を用いて、勝ち抜き戦における第３回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₅は、算出したデータＡＧＬをデータＡＧＢ３００として、勝ち抜き戦における第４回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₂₉に供給するとともに、イネーブル信号ＥＮ３００をｌｏｇ−ｓｕｍ演算セル回路３２５₂₉に供給する。
【０５３３】
ｌｏｇ−ｓｕｍ演算回路３２５₂₆は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₁₉から供給されるデータＡＧＢ２０２及びイネーブル信号ＥＮ２０２、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₀から供給されるデータＡＧＢ２０３及びイネーブル信号ＥＮ２０３を用いて、勝ち抜き戦における第３回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₆は、算出したデータＡＧＬをデータＡＧＢ３０１として、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₉に供給するとともに、イネーブル信号ＥＮ３０１をｌｏｇ−ｓｕｍ演算セル回路３２５₂₉に供給する。
【０５３４】
ｌｏｇ−ｓｕｍ演算回路３２５₂₇は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₁から供給されるデータＡＧＢ２０４及びイネーブル信号ＥＮ２０４、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₂から供給されるデータＡＧＢ２０５及びイネーブル信号ＥＮ２０５を用いて、勝ち抜き戦における第３回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₇は、算出したデータＡＧＬをデータＡＧＢ３０２として、勝ち抜き戦における第４回戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₃₀に供給するとともに、イネーブル信号ＥＮ３０２をｌｏｇ−ｓｕｍ演算セル回路３２５₃₀に供給する。
【０５３５】
ｌｏｇ−ｓｕｍ演算回路３２５₂₈は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₃から供給されるデータＡＧＢ２０６及びイネーブル信号ＥＮ２０６、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₄から供給されるデータＡＧＢ２０７及びイネーブル信号ＥＮ２０７を用いて、勝ち抜き戦における第３回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₈は、算出したデータＡＧＬをデータＡＧＢ３０３として、ｌｏｇ−ｓｕｍ演算セル回路３２５₃₀に供給するとともに、イネーブル信号ＥＮ３０３をｌｏｇ−ｓｕｍ演算セル回路３２５₃₀に供給する。
【０５３６】
ｌｏｇ−ｓｕｍ演算回路３２５₂₉は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₅から供給されるデータＡＧＢ３００及びイネーブル信号ＥＮ３００、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₆から供給されるデータＡＧＢ３０１及びイネーブル信号ＥＮ３０１を用いて、勝ち抜き戦における第４回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₂₉は、算出したデータＡＧＬをデータＡＧＢ４００として、勝ち抜き戦における第５回戦、ここでは決勝戦に喩えられる動作を行うｌｏｇ−ｓｕｍ演算セル回路３２５₃₁に供給するとともに、イネーブル信号ＥＮ４００をｌｏｇ−ｓｕｍ演算セル回路３２５₃₁に供給する。
【０５３７】
ｌｏｇ−ｓｕｍ演算回路３２５₃₀は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₇から供給されるデータＡＧＢ３０２及びイネーブル信号ＥＮ３０２、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₈から供給されるデータＡＧＢ３０３及びイネーブル信号ＥＮ３０３を用いて、勝ち抜き戦における第４回戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₃₀は、算出したデータＡＧＬをデータＡＧＢ４０１として、ｌｏｇ−ｓｕｍ演算セル回路３２５₃₁に供給するとともに、イネーブル信号ＥＮ４０１をｌｏｇ−ｓｕｍ演算セル回路３２５₃₁に供給する。
【０５３８】
ｌｏｇ−ｓｕｍ演算回路３２５₃₁は、ｌｏｇ−ｓｕｍ演算回路３２５₁と同様の構成からなるため、詳細な説明は省略するが、ｌｏｇ−ｓｕｍ演算セル回路３２５₂₉から供給されるデータＡＧＢ４００及びイネーブル信号ＥＮ４００、並びに、ｌｏｇ−ｓｕｍ演算セル回路３２５₃₀から供給されるデータＡＧＢ４０１及びイネーブル信号ＥＮ４０１を用いて、勝ち抜き戦における決勝戦に喩えられる動作を行うことによって、ｌｏｇ−ｓｕｍ演算の累積加算演算における一のｌｏｇ−ｓｕｍ演算を行う。ｌｏｇ−ｓｕｍ演算回路３２５₃₁は、算出したイネーブル信号ＥＮ５００を出力することはないが、算出したデータＡＧＬをデータＡＧＢ５００として出力する。なお、データＡＧＢ５００は、データＬ００としてＩλ算出回路３１３に供給される。
【０５３９】
このようなｌｏｇ−ｓｕｍ演算回路３１２₁は、データＡＧＢとイネーブル信号ＥＮＳ０とを用いて、トレリス上の各枝に対応するイネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことによって、例えばトレリス上の枝の入力が“０”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ００を算出する。
【０５４０】
ｌｏｇ−ｓｕｍ演算回路３１２₂は、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様の構成からなるため、詳細な説明は省略するが、データＡＧＢとイネーブル信号ＥＮＳ１とを用いて、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様に、トレリス上の各枝に対応するイネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことによって、例えばトレリス上の枝の入力が“１”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ０１を算出する。ｌｏｇ−ｓｕｍ演算回路３１２₂は、算出したデータＬ０１をＩλ算出回路３１３に供給する。
【０５４１】
また、ｌｏｇ−ｓｕｍ演算回路３１２₃も、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様の構成からなるため、詳細な説明は省略するが、データＡＧＢとイネーブル信号ＥＮＳ２とを用いて、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様に、トレリス上の各枝に対応するイネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことによって、例えばトレリス上の枝の入力が“０”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ１０を算出する。ｌｏｇ−ｓｕｍ演算回路３１２₃は、算出したデータＬ１０をＩλ算出回路３１３に供給する。
【０５４２】
さらに、ｌｏｇ−ｓｕｍ演算回路３１２₄も、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様の構成からなるため、詳細な説明は省略するが、データＡＧＢとイネーブル信号ＥＮＳ３とを用いて、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様に、トレリス上の各枝に対応するイネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことによって、例えばトレリス上の枝の入力が“１”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ１１を算出する。ｌｏｇ−ｓｕｍ演算回路３１２₄は、算出したデータＬ１１をＩλ算出回路３１３に供給する。
【０５４３】
さらにまた、ｌｏｇ−ｓｕｍ演算回路３１２₅も、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様の構成からなるため、詳細な説明は省略するが、データＡＧＢとイネーブル信号ＥＮＳ２０とを用いて、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様に、トレリス上の各枝に対応するイネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことによって、例えばトレリス上の枝の入力が“０”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ２０を算出する。ｌｏｇ−ｓｕｍ演算回路３１２₅は、算出したデータＬ２０をＩλ算出回路３１３に供給する。
【０５４４】
また、ｌｏｇ−ｓｕｍ演算回路３１２₆も、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様の構成からなるため、詳細な説明は省略するが、データＡＧＢとイネーブル信号ＥＮＳ２１とを用いて、ｌｏｇ−ｓｕｍ演算回路３１２₁と同様に、トレリス上の各枝に対応するイネーブル信号に基づいた勝ち抜き戦に喩えられる動作を行うことによって、例えばトレリス上の枝の入力が“１”であるｌｏｇ−ｓｕｍ演算の累積加算演算を行い、データＬ２１を算出する。ｌｏｇ−ｓｕｍ演算回路３１２₆は、算出したデータＬ２１をＩλ算出回路３１３に供給する。
【０５４５】
Ｉλ算出回路３１３は、３つの差分器３２４₁，３２４₂，３２４₃を有する。
【０５４６】
差分器３２４₁は、ｌｏｇ−ｓｕｍ演算回路３１２₁から供給されるデータＬ００と、ｌｏｇ−ｓｕｍ演算回路３１２₂から供給されるデータＬ０１との差分をとる。差分器３２４₁により算出されたデータＬＭ０は、例えば２の補数（2's complement）表記変換等が施される。
【０５４７】
差分器３２４₂は、ｌｏｇ−ｓｕｍ演算回路３１２₃から供給されるデータＬ１０と、ｌｏｇ−ｓｕｍ演算回路３１２₄から供給されるデータＬ１１との差分をとる。差分器３２４₂により算出されたデータＬＭ１は、例えば２の補数表記変換等が施される。
【０５４８】
差分器３２４₃は、ｌｏｇ−ｓｕｍ演算回路３１２₄から供給されるデータＬ２０と、ｌｏｇ−ｓｕｍ演算回路３１２₆から供給されるデータＬ２１との差分をとる。差分器３２４₃により算出されたデータＬＭ２は、例えば２の補数表記変換等が施される。
【０５４９】
このようなＩλ算出回路３１３は、ｌｏｇ−ｓｕｍ演算回路３１２₁，３１２₂，３１２₃，３１２₄のそれぞれから供給され、いわゆるストレートバイナリ（straight binary）表記とされるデータＬ００，Ｌ０１，Ｌ１０，Ｌ１１を束ね、シンボル単位で算出した対数軟出力ＳＬＭとして出力する。また、Ｉλ算出回路３１３は、差分器３２４₁，３２４₂，３２４₃のそれぞれにより算出した２の補数表記とされるデータＬＭ０，ＬＭ１，ＬＭ２を束ね、ビット単位で算出した対数軟出力ＢＬＭとして出力する。
【０５５０】
以上のように構成される軟出力算出回路１６１は、イネーブル信号を用いた勝ち抜き戦に喩えられる動作を行うことによって、トレリス上の各枝の入力に応じたｌｏｇ−ｓｕｍ演算の累積加算演算を実現し、シンボル単位又はビット単位で対数軟出力Ｉλを算出することができ、それぞれ、対数軟出力ＳＬＭ，ＢＬＭとして出力する。これらの対数軟出力ＳＬＭ，ＢＬＭは、外部情報算出回路１６３、振幅調整及びクリップ回路１６４、及び、硬判定回路１６５に供給される。
【０５５１】
受信値又は事前確率情報分離回路１６２は、受信データ及び遅延用記憶回路１５５から出力され、所定の遅延が施された遅延受信データＤＡＤから、受信値又は事前確率情報を分離して取り出すものである。受信値又は事前確率情報分離回路１６２は、制御回路６０から供給される受信値形式情報ＣＲＴＹと、符号情報生成回路１５１から供給される入力ビット数情報ＩＮとに基づいて、入力した遅延受信データＤＡＤを分離する。
【０５５２】
具体的には、受信値又は事前確率情報分離回路１６２は、例えば図４３に示すように、４つのセレクタ３４１，３４２，３４３，３４４を有するものとして実現することができる。
【０５５３】
セレクタ３４１は、入力ビット数情報ＩＮに基づいて、遅延受信データＤＡＤのうちの遅延受信データＤＡＤ３，ＤＡＤ４のうち、いずれか一方を選択する。
具体的には、セレクタ３４１は、要素符号化器に対する入力ビット数が“１”であった場合には、遅延受信データＤＡＤ４を選択する。セレクタ３４１は、選択したデータを遅延受信データＤＡＳとして出力する。
【０５５４】
セレクタ３４２は、受信値形式情報ＣＲＴＹに基づいて、遅延受信データＤＡＤのうちの遅延受信データＤＡＤ０と、セレクタ３４１から供給される遅延受信データＤＡＳとのうち、いずれか一方を選択する。具体的には、セレクタ３４２は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、遅延受信データＤＡＤ０を選択する。セレクタ３４２は、選択したデータを遅延受信データＰＤ０として出力する。
【０５５５】
セレクタ３４３は、受信値形式情報ＣＲＴＹに基づいて、遅延受信データＤＡＤのうちの遅延受信データＤＡＤ１，ＤＡＤ４のうち、いずれか一方を選択する。具体的には、セレクタ３４３は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、遅延受信データＤＡＤ１を選択する。セレクタ３４３は、選択したデータを遅延受信データＰＤ１として出力する。
【０５５６】
セレクタ３４４は、受信値形式情報ＣＲＴＹに基づいて、遅延受信データＤＡＤのうちの遅延受信データＤＡＤ２，ＤＡＤ５のうち、いずれか一方を選択する。具体的には、セレクタ３４４は、受信値形式情報ＣＲＴＹが外部情報を示すものであった場合には、遅延受信データＤＡＤ２を選択する。セレクタ３４４は、選択したデータを遅延受信データＰＤ２として出力する。
【０５５７】
このような受信値又は事前確率情報分離回路１６２は、入力した遅延受信データＤＡＤのうち、遅延受信データＤＡＤ０，ＤＡＤ１，ＤＡＤ２，ＤＡＤ３を束ね、いわゆるオフセットバイナリ（offset binary）表記とされる遅延受信値ＤＲＣとして出力するとともに、遅延受信データＤＡＳ，ＤＡＤ４，ＤＡＤ５を束ね、遅延事前確率情報ＤＡＰとして出力するとともに、遅延受信データＰＤ０，ＰＤ１，ＰＤ２を束ね、遅延外部情報ＤＥＸとして出力する。遅延受信値ＤＲＣは、外部情報算出回路１６３及び硬判定回路１６５に供給され、遅延事前確率情報ＤＡＰは、外部情報算出回路１６３に供給され、遅延外部情報ＤＥＸは、そのまま、遅延外部情報ＳＤＥＸとしてセレクタ１２０₂に供給される。
【０５５８】
外部情報算出回路１６３は、軟出力算出回路１６１から供給される対数軟出力ＳＬＭ又は対数軟出力ＢＬＭと、受信値又は事前確率情報分離回路１６２から供給される遅延受信値ＤＲＣ又は遅延事前確率情報ＤＡＰとを用いて、外部情報ＯＥを算出する。
【０５５９】
具体的には、外部情報算出回路１６３は、例えば図４４に示すように、情報ビットに対する外部情報を算出する情報ビット外部情報算出回路３５０と、情報シンボルに対する外部情報を算出する情報シンボル外部情報算出回路３５１と、符号に対する外部情報を算出する符号外部情報算出回路３５２と、２つのセレクタ３５３，３５４とを有するものとして実現することができる。
【０５６０】
情報ビット外部情報算出回路３５０は、例えば３つの外部情報算出セル回路３５５₁，３５５₂，３５５₃を有する。これらの外部情報算出セル回路３５５₁，３５５₂，３５５₃は、それぞれ、実質的には、対数軟出力ＢＬＭと遅延事前確率情報ＤＡＰとの差分をとる図示しない差分器から構成される。
【０５６１】
外部情報算出セル回路３５５₁は、対数軟出力ＢＬＭのうちの対数軟出力ＢＬＭ０と、遅延事前確率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ０との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施し、さらにオフセットバイナリ表記変換等を施した後、外部情報ＥＸ０として出力する。
【０５６２】
外部情報算出セル回路３５５₂は、対数軟出力ＢＬＭのうちの対数軟出力ＢＬＭ１と、遅延事前確率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ１との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施し、さらにオフセットバイナリ表記変換等を施した後、外部情報ＥＸ１として出力する。
【０５６３】
外部情報算出セル回路３５５₃は、対数軟出力ＢＬＭのうちの対数軟出力ＢＬＭ２と、遅延事前確率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ２との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施し、さらにオフセットバイナリ表記変換等を施した後、外部情報ＥＸ２として出力する。
【０５６４】
このような情報ビット外部情報算出回路３５０は、例えば３系統の外部情報ＥＸ０，ＥＸ１，ＥＸ２をビット単位で算出し、これらの外部情報ＥＸ０，ＥＸ１，ＥＸ２を束ねて外部情報ＥＸＢとしてセレクタ３５３に供給する。
【０５６５】
情報シンボル外部情報算出回路３５１は、例えば４つの外部情報算出セル回路３５６₁，３５６₂，３５６₃，３５６₄と、正規化回路３５７とを有する。これらの各部のうち、外部情報算出セル回路３５６₁，３５６₂，３５６₃，３５６₄は、それぞれ、外部情報算出セル回路３５５₁，３５５₂，３５５₃と同様に、実質的には、対数軟出力ＳＬＭと遅延事前確率情報ＤＡＰとの差分をとる図示しない差分器から構成される。
【０５６６】
外部情報算出セル回路３５６₁は、対数軟出力ＳＬＭのうちの対数軟出力ＳＬＭ０と、所定の値Ｍを有するデータとの差分を算出し、この差分値に対して、振幅調整及びクリッピングを施した後、外部情報ＥＤ０として正規化回路３５７に供給する。
【０５６７】
外部情報算出セル回路３５６₂は、対数軟出力ＳＬＭのうちの対数軟出力ＳＬＭ１と、遅延事前確率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ０との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施した後、外部情報ＥＤ１として正規化回路３５７に供給する。
【０５６８】
外部情報算出セル回路３５６₃は、対数軟出力ＳＬＭのうちの対数軟出力ＳＬＭ２と、遅延事前確率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ１との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施した後、外部情報ＥＤ２として正規化回路３５７に供給する。
【０５６９】
外部情報算出セル回路３５６₄は、対数軟出力ＳＬＭのうちの対数軟出力ＳＬＭ３と、遅延事前確率情報ＤＡＰのうちの遅延事前確率情報ＤＡＰ２との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施した後、外部情報ＥＤ３として正規化回路３５７に供給する。
【０５７０】
正規化回路３５７は、後述するように、外部情報算出セル回路３５６₁，３５６₂，３５６₃，３５６₄により算出された外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３の分布の偏りを是正し且つ情報量を削減するための正規化を行う。具体的には、正規化回路３５７は、外部情報算出セル回路３５６₁，３５６₂，３５６₃，３５６₄により算出された外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３のうち、最大値を有するものを、例えば“０”といった所定の値に合わせるように、外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３のそれぞれに対して所定の値を加算した後、必要なダイナミックレンジに応じてクリッピングを行い、さらに、ある１つのシンボルに対する外部情報の値を、他の全てのシンボルに対する外部情報の値から差分するような正規化を行う。正規化回路３５７は、正規化後の外部情報を外部情報ＥＸ０，ＥＸ１，ＥＸ２として出力する。
【０５７１】
このような情報シンボル外部情報算出回路３５１は、例えば３系統の外部情報ＥＸ０，ＥＸ１，ＥＸ２をシンボル単位で算出し、これらの外部情報ＥＸ０，ＥＸ１，ＥＸ２を束ねて外部情報ＥＸＳとしてセレクタ３５３に供給する。
【０５７２】
符号外部情報算出回路３５２は、例えば３つの外部情報算出セル回路３５８₁，３５８₂，３５８₃を有する。これらの外部情報算出セル回路３５８₁，３５８₂，３５８₃は、それぞれ、外部情報算出セル回路３５５₁，３５５₂，３５５₃と同様に、実質的には、対数軟出力ＢＬＭと遅延受信値ＤＲＣとの差分をとる図示しない差分器から構成される。
【０５７３】
外部情報算出セル回路３５８₁は、対数軟出力ＢＬＭのうちの対数軟出力ＢＬＭ０と、遅延受信値ＤＲＣのうちの遅延受信値ＡＰＳ０との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施し、さらにオフセットバイナリ表記変換等を施した後、外部情報ＥＸ０として出力する。
【０５７４】
外部情報算出セル回路３５８₂は、対数軟出力ＢＬＭのうちの対数軟出力ＢＬＭ１と、遅延受信値ＤＲＣのうちの遅延受信値ＡＰＳ１との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施し、さらにオフセットバイナリ表記変換等を施した後、外部情報ＥＸ１として出力する。
【０５７５】
外部情報算出セル回路３５８₃は、対数軟出力ＢＬＭのうちの対数軟出力ＢＬＭ２と、遅延受信値ＤＲＣのうちの遅延受信値ＡＰＳ２との差分を算出し、この差分値に対して、振幅調整及びクリッピングを施し、オフセットバイナリ表記変換等を施した後、外部情報ＥＸ２として出力する。
【０５７６】
このような符号外部情報算出回路３５２は、例えば３系統の外部情報ＥＸ０，ＥＸ１，ＥＸ２を算出し、これらの外部情報ＥＸ０，ＥＸ１，ＥＸ２を束ねて外部情報ＥＸＣとしてセレクタ３５４に供給する。
【０５７７】
セレクタ３５３は、事前確率情報形式情報ＣＡＰＰに基づいて、情報ビット外部情報算出回路３５０から供給される外部情報ＥＸＢと、情報シンボル外部情報算出回路３５１から供給される外部情報ＥＸＳとのうち、いずれか一方を選択する。具体的には、セレクタ３５３は、事前確率情報形式情報ＣＡＰＰがシンボル単位であることを示すものであった場合には、外部情報ＥＸＳを選択する。セレクタ３５３は、選択して得られた外部情報ＥＳをセレクタ３５４に供給する。
【０５７８】
セレクタ３５４は、出力データ選択制御信号ＣＩＴＭに基づいて、セレクタ３５３から供給される外部情報ＥＳと、符号外部情報算出回路３５２から供給される外部情報ＥＸＣとのうち、いずれか一方を選択する。具体的には、セレクタ３５４は、出力データ選択制御信号ＣＩＴＭが符号に対する情報を出力する旨を示すものであった場合には、外部情報ＥＸＣを選択する。セレクタ３５４は、選択して得られた外部情報ＯＥを外部に出力する。
【０５７９】
このような外部情報算出回路１６３は、入力した対数軟出力ＳＬＭ又は対数軟出力ＢＬＭと、遅延受信値ＤＣＲ又は遅延事前確率情報ＤＡＰとを用いて、外部情報ＯＥを算出し、この外部情報ＯＥを、そのまま、外部情報ＳＯＥとしてセレクタ１２０₁に供給する。
【０５８０】
振幅調整及びクリップ回路１６４は、図示しないが、シンボル単位の対数軟出力ＳＬＭの振幅を調整するとともに所定のダイナミックレンジにクリップする回路と、ビット単位の対数軟出力ＢＬＭの振幅を調整するとともに所定のダイナミックレンジにクリップする回路とを有する。このとき、振幅調整及びクリップ回路１６４は、外部から供給される出力データ選択制御信号ＣＩＴＭと、制御回路６０から供給される事前確率情報形式情報ＣＡＰＰとに基づいて、対数軟出力ＳＬＭ，ＢＬＭのそれぞれの振幅を調整するとともに所定のダイナミックレンジにクリップしたデータのうち、いずれか一方を、振幅調整後の対数軟出力ＯＬとして出力する。この対数軟出力ＯＬは、そのまま、軟出力ＳＯＬとしてセレクタ１２０₁に供給される。
【０５８１】
硬判定回路１６５は、復号値である対数軟出力ＳＬＭ，ＢＬＭを硬判定するとともに、遅延受信値ＤＲＣを硬判定する。このとき、硬判定回路１６５は、外部から供給される出力データ選択制御信号ＣＩＴＭと、制御回路６０から供給される受信値形式情報ＣＲＴＹ、事前確率情報形式情報ＣＡＰＰ及び信号点配置情報ＣＳＩＧとに基づいて、対数軟出力ＳＬＭ，ＢＬＭ及び遅延受信値ＤＲＣを硬判定する。なお、ここでは、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合には、この符号化装置１は、８ＰＳＫ変調方式による変調を行うものとし、信号点配置情報ＣＳＩＧは、８系統の信号点配置情報ＣＳＩＧ０，ＣＳＩＧ１，ＣＳＩＧ２，ＣＳＩＧ３，ＣＳＩＧ４，ＣＳＩＧ５，ＣＳＩＧ６，ＣＳＩＧ７からなるものとする。
【０５８２】
具体的には、硬判定回路１６５は、例えば図４５に示すように、インバータ３６０と、値が最小であるシンボルを算出する最小シンボル算出回路３６１と、後述するセレクタ３６９による選択動作を制御するための制御信号を生成する選択用制御信号生成回路３６８と、セレクタ３６９，３７１と、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合におけるＩ／Ｑ値のデマッピングを行うＩ／Ｑデマップ回路３７０とを有するものとして実現することができる。
【０５８３】
インバータ３６０は、軟出力算出回路１６１から供給され、２の補数表記とされる対数軟出力ＢＬＭのうち、所定のビット群を反転し、復号ビット硬判定情報ＢＨＤとして出力する。
【０５８４】
最小シンボル算出回路３６１は、例えば、３つの比較回路３６２，３６４，３６６と、３つのセレクタ３６３，３６５，３６７とを有するものとして実現することができる。
【０５８５】
比較回路３６２は、軟出力算出回路１６１から供給され、ストレートバイナリ表記とされる対数軟出力ＳＬＭのうち、対数軟出力ＳＬＭ０，ＳＬＭ１の大小関係を比較する。比較回路３６２は、求めた大小関係を示す制御信号ＳＬ０をセレクタ３６７に供給するとともに、選択用の制御信号としてセレクタ３６３に供給する。
【０５８６】
セレクタ３６３は、比較回路３６２から供給される制御信号ＳＬ０に基づいて、対数軟出力ＳＬＭ０，ＳＬＭ１のうち、値が小さいものを選択する。セレクタ３６３は、選択して得られたデータＳＳＬ０を比較回路３６６に供給する。
【０５８７】
比較回路３６４は、軟出力算出回路１６１から供給される対数軟出力ＳＬＭのうち、対数軟出力ＳＬＭ２，ＳＬＭ３の大小関係を比較する。比較回路３６４は、求めた大小関係を示す制御信号ＳＬ１をセレクタ３６７に供給するとともに、選択用の制御信号としてセレクタ３６５に供給する。
【０５８８】
セレクタ３６５は、比較回路３６４から供給される制御信号ＳＬ１に基づいて、対数軟出力ＳＬＭ２，ＳＬＭ３のうち、値が小さいものを選択する。セレクタ３６５は、選択して得られたデータＳＳＬ１を比較回路３６６に供給する。
【０５８９】
比較回路３６６は、セレクタ３６３から供給されるデータＳＳＬ０と、セレクタ３６５から供給されるデータＳＳＬ１との大小関係を比較する。比較回路３６６は、求めた大小関係を示す制御信号ＳＥＬ１を選択用の制御信号としてセレクタ３６７に供給する。
【０５９０】
セレクタ３６７は、比較回路３６６から供給される制御信号ＳＥＬ１に基づいて、比較回路３６２から供給される制御信号ＳＬ０と、比較回路３６４から供給される制御信号ＳＬ１とのうち、いずれか一方を選択する。具体的には、セレクタ３６７は、データＳＳＬ０の値がデータＳＳＬ１の値よりも大きい場合には、制御信号ＳＬ１を選択する。セレクタ３６７は、選択して得られたデータを制御信号ＳＥＬ０として出力する。
【０５９１】
このような最小シンボル算出回路３６１は、シンボル単位の対数軟出力ＳＬＭのうち、値が最小であるものを算出し、制御信号ＳＥＬ０，ＳＥＬ１を束ねた復号シンボル硬判定情報ＳＨＤとして、セレクタ３６９に供給する。
【０５９２】
選択用制御信号生成回路３６８は、外部から供給される出力データ選択制御信号ＣＩＴＭと、制御回路６０から供給される事前確率情報形式情報ＣＡＰＰとに基づいて、セレクタ３６９による選択動作を制御するための制御信号ＡＩＳを生成する。
【０５９３】
セレクタ３６９は、選択用制御信号生成回路３６８から供給される制御信号ＡＩＳに基づいて、インバータ３６０から供給される復号ビット硬判定情報ＢＨＤと、最小シンボル算出回路３６１から供給される復号シンボル硬判定情報ＳＨＤとのうち、いずれか一方を選択する。具体的には、セレクタ３６９は、制御信号ＡＩＳが、情報シンボル又は情報ビットに対する情報を出力する旨を出力データ選択制御信号ＣＩＴＭが示し、且つ、シンボル単位である旨を事前確率情報形式情報ＣＡＰＰが示すものであった場合には、復号シンボル硬判定情報ＳＨＤを選択する。セレクタ３６９は、選択したデータを復号値硬判定情報ＤＨＤ１として出力する。
【０５９４】
硬判定回路１６５は、これらの各部によって、復号ビット硬判定情報ＢＨＤと復号シンボル硬判定情報ＳＨＤとを求め、セレクタ３６９により選択された復号値硬判定情報ＤＨＤ１を、復号値硬判定情報ＤＨＤとして出力する。この復号値硬判定情報ＤＨＤは、そのまま、復号値硬判定情報ＳＤＨとして外部に出力される。
【０５９５】
なお、硬判定回路１６５は、復号ビット硬判定情報ＢＨＤを求めるにあたって、インバータ３６０を用いているが、これは、データの表記法に起因するものである。すなわち、復号ビット硬判定情報ＢＨＤは、上述したように、２の補数表記とされる対数軟出力ＢＬＭを前提に求められるものである。そのため、硬判定回路１６５は、インバータ３６０によって、対数軟出力ＢＬＭのうち、所定のビット群、具体的には最上位ビットを反転して得られた反転ビットを用いて判定することによって、ビット単位で算出した対数軟出力ＢＬＭを硬判定することができる。
【０５９６】
また、硬判定回路１６５において、Ｉ／Ｑデマップ回路３７０は、例えば、デマッピング用のテーブルを記憶するルックアップテーブル３７２と、７個のセレクタ３７３，３７４，３７５，３７６，３７７，３７９，３８０と、セレクタ３７９，３８０による選択動作を制御するための制御信号を生成する選択用制御信号生成回路３７８とを有するものとして実現することができる。
【０５９７】
ルックアップテーブル３７２は、受信値のデマッピング用のテーブルを記憶する。具体的には、ルックアップテーブル３７２は、後述するように、Ｉ／Ｑ平面におけるＩ軸に対する境界値をテーブルとして記憶する。ルックアップテーブル３７２は、オフセットバイナリ表記とされる遅延受信値ＤＲＣのうち、同相成分に対応する遅延受信値ＩＲの値と、直交成分に対応する遅延受信値ＱＲの値との組み合わせに対応する境界値をテーブルから読み出し、例えば４系統の境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３として選択用制御信号生成回路３７８に供給する。
【０５９８】
セレクタ３７３は、遅延受信値ＱＲに基づいて、信号点配置情報ＣＳＩＧ２，ＣＳＩＧ６のうち、いずれか一方を選択する。具体的には、セレクタ３７３は、遅延受信値ＱＲが正値を示すものであった場合には、信号点配置情報ＣＳＩＧ２を選択する。セレクタ３７３は、選択したデータを信号点配置情報ＳＳＳＳ０としてセレクタ３８０に供給する。
【０５９９】
セレクタ３７４は、遅延受信値ＱＲに基づいて、信号点配置情報ＣＳＩＧ３，ＣＳＩＧ５のうち、いずれか一方を選択する。具体的には、セレクタ３７４は、遅延受信値ＱＲが正値を示すものであった場合には、信号点配置情報ＣＳＩＧ３を選択する。セレクタ３７４は、選択したデータを信号点配置情報ＳＳ０としてセレクタ３７６に供給する。
【０６００】
セレクタ３７５は、遅延受信値ＱＲに基づいて、信号点配置情報ＣＳＩＧ１，ＣＳＩＧ７のうち、いずれか一方を選択する。具体的には、セレクタ３７５は、遅延受信値ＱＲが正値を示すものであった場合には、信号点配置情報ＣＳＩＧ１を選択する。セレクタ３７５は、選択したデータを信号点配置情報ＳＳ１としてセレクタ３７６に供給する。
【０６０１】
セレクタ３７６は、遅延受信値ＩＲに基づいて、セレクタ３７４から供給される信号点配置情報ＳＳ０と、セレクタ３７５から供給される信号点配置情報ＳＳ１とのうち、いずれか一方を選択する。具体的には、セレクタ３７６は、遅延受信値ＩＲが正値を示すものであった場合には、信号点配置情報ＳＳ１を選択する。セレクタ３７６は、選択したデータを信号点配置情報ＳＳＳ０としてセレクタ３７９に供給する。
【０６０２】
セレクタ３７７は、遅延受信値ＩＲに基づいて、所定の値Ｍを有するデータと、信号点配置情報ＣＳＩＧ４とのうち、いずれか一方を選択する。具体的には、セレクタ３７７は、遅延受信値ＩＲが正値を示すものであった場合には、所定の値Ｍを有するデータを選択する。セレクタ３７７は、選択したデータを信号点配置情報ＳＳＳ１としてセレクタ３７９に供給する。
【０６０３】
選択用制御信号生成回路３７８は、遅延受信値ＱＲと、ルックアップテーブル３７２から供給される境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３とに基づいて、セレクタ３７９による選択動作を制御するための制御信号ＳＥＬ５を生成するとともに、セレクタ３８０による選択動作を制御するための制御信号ＳＥＬ６を生成する。
【０６０４】
セレクタ３７９は、選択用制御信号生成回路３７８から供給される制御信号ＳＥＬ５に基づいて、信号点配置情報ＳＳＳ０，ＳＳＳ１のうち、いずれか一方を選択する。セレクタ３７９は、選択したデータを信号点配置情報ＳＳＳＳ１としてセレクタ３８０に供給する。
【０６０５】
セレクタ３８０は、選択用制御信号生成回路３７８から供給される制御信号ＳＥＬ６に基づいて、信号点配置情報ＳＳＳＳ０，ＳＳＳＳ１のうち、いずれか一方を選択する。セレクタ３８０は、選択したデータを受信値硬判定情報ＩＲＨとしてセレクタ３７１に供給する。
【０６０６】
このようなＩ／Ｑデマップ回路３７０は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであった場合における受信値硬判定情報ＩＲＨを求める。
【０６０７】
さらに、硬判定回路１６５において、セレクタ３７１は、遅延受信値ＤＣＲのうちの所定のビット群からなり、オフセットバイナリ表記の硬判定結果を示す受信値硬判定情報ＢＲＨと、Ｉ／Ｑデマップ回路３７０から供給される受信値硬判定情報ＩＲＨとのうち、いずれか一方を選択する。具体的には、セレクタ３７１は、符号化装置１がＴＴＣＭやＳＣＴＣＭによる符号化を行うものであることを受信値形式情報ＣＲＴＹが示すものであった場合には、受信値硬判定情報ＩＲＨを選択する。セレクタ３７１は、選択したデータを受信値硬判定情報ＲＨＤとして出力する。この受信値硬判定情報ＲＨＤは、そのまま、受信値硬判定情報ＳＲＨとして外部に出力される。
【０６０８】
なお、硬判定回路１６５は、受信値硬判定情報ＢＲＨを求めるにあたって、上述した復号ビット硬判定情報ＢＨＤを求める場合のようにビット反転処理を行わないが、これは、データの表記法に起因するものである。すなわち、受信値硬判定情報ＢＲＨは、上述したように、オフセットバイナリ表記とされる遅延受信値ＤＲＣを前提に求められるものである。そのため、硬判定回路１６５は、遅延受信値ＤＲＣのうちの所定のビット群、具体的には最上位ビットを用いて判定することによって、遅延受信値ＤＲＣを硬判定することができる。
【０６０９】
このような硬判定回路１６５は、復号値である対数軟出力ＳＬＭ，ＢＬＭを硬判定して復号値硬判定情報ＳＤＨを求めるとともに、遅延受信値ＤＲＣを硬判定して受信値硬判定情報ＳＲＨを求める。これらの復号値硬判定情報ＳＤＨ及び受信値硬判定情報ＳＲＨは、それぞれ、復号値硬判定情報ＤＨＤ及び受信値硬判定情報ＲＨＤとして外部に出力され、必要に応じてモニタされる。
【０６１０】
以上説明した軟出力復号回路９０は、軟入力の復号受信値ＴＳＲを入力すると、Ｉγ算出回路１５６及びＩγ分配回路１５７によって、受信値を受信する毎に、対数尤度Ｉγを算出し、Ｉα算出回路１５８によって、対数尤度Ｉαを算出した後、全ての受信値を受信すると、Ｉβ算出回路１５９によって、全ての時刻における各ステートについて、対数尤度Ｉβを算出する。そして、要素復号器５０は、軟出力算出回路１６１によって、算出した対数尤度Ｉα，Ｉβ及びＩγを用いて、各時刻における対数軟出力Ｉλを算出し、この対数軟出力Ｉλを外部に出力するか、若しくは、外部情報算出回路１６３に供給する。また、要素復号器５０は、外部情報算出回路１６３によって、各時刻における外部情報を算出する。
このように、要素復号器５０は、復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとを用いて、Ｌｏｇ−ＢＣＪＲアルゴリズムを適用した軟出力復号を行うことができる。特に、軟出力復号回路９０は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭにおける要素符号化器の符号構成に拘泥せず、任意の符号に対する軟出力復号を行うことができる。
【０６１１】
なお、軟出力復号回路９０に関する各種特徴については、後述する“５．”においてさらに説明する。
【０６１２】
２−３ インターリーバの詳細
つぎに、インターリーバ１００について詳述する。具体的な構成の説明に先立って、インターリーバ１００の基本的な設計概念について説明する。
【０６１３】
インターリーバ１００は、後述するように、インターリーブ処理及びデインターリーブ処理を行うとともに、入力した受信値を遅延させることもできる。そのため、インターリーバ１００は、入力した受信値を遅延させるためのＲＡＭと、入力したデータにインターリーブを施すためのＲＡＭとを備えるものとする。なお、これらのＲＡＭは、後述するように、実際には、共用されるものであって、施すべきインターリーブの種類を含む符号構成を示すモードに応じて切り替えられて使用されるものである。
【０６１４】
遅延用のＲＡＭは、例えば図４６に示すように、インターリーバ１００が有する後述する制御回路からは、バンクＡ，Ｂからなるデュアルポートの１つのＲＡＭに見えるように構成される。ここで、制御回路は、このＲＡＭに対するデータの書き込みに用いる書き込みアドレスと、データの読み出しに用いる読み出しアドレスとによって、同時に偶数アドレス又は奇数アドレスにアクセスすることはできないものとする。インターリーバ１００においては、この遅延用のＲＡＭを用いて偶数長遅延させる場合には、例えば、０，１，２，３，４，・・・，ＤＬ−２，ＤＬ−１，０，１，２，・・・といった書き込みアドレスに基づいて、ＲＡＭにおける各アドレスにデータが記憶される。そして、インターリーバ１００においては、例えば、１，２，３，４，５，・・・，ＤＬ−１，０，１，２，３，・・・といった読み出しアドレスに基づいて、ＲＡＭにおける各アドレスからデータが読み出される。また、インターリーバ１００は、奇数長遅延させる場合には、偶数長遅延させた出力をレジスタ等に保持させることにより実現する。実際には、遅延用のＲＡＭは、例えば図４７に示すように、バンクＡ，Ｂのそれぞれの上位アドレス及び下位アドレス用の複数個のＲＡＭから構成される。そのため、インターリーバ１００においては、例えば図４８に示すように、制御回路により発生したアドレスを適切に変換して各ＲＡＭに与える必要がある。なお、図４７において、アドレスの最上位ビットを反転させているのは、後述するように、複数のシンボルを入出力する際に、アドレスの指定を簡易にするためである。
【０６１５】
一方、インターリーブ用のＲＡＭは、例えば図４９に示すように、制御回路からは、バンクＡ，Ｂからなる２つのＲＡＭに見えるように構成される。インターリーバ１００は、上述したように、インターリーブ処理とデインターリーブ処理とを切り替えることができる。そこで、インターリーバ１００においては、インターリーブ処理を行う場合には、通常、例えば０，１，２，３，・・・といったようにカウントアップ、又は、・・・，３，２，１，０といったようにカウントダウンしていくことにより発生されるシーケンシャルな書き込みアドレスに基づいて、書き込み用のバンクＡとしてのＲＡＭにおける各アドレスにデータが記憶される。そして、インターリーバ１００においては、ランダムな読み出しアドレスに基づいて、読み出し用のバンクＢとしてのＲＡＭにおける各アドレスからデータが読み出される。一方、インターリーバ１００においては、デインターリーブ処理を行う場合には、インターリーブ処理とは逆に、ランダムな書き込みアドレスに基づいて、書き込み用のバンクＡとしてのＲＡＭにおける各アドレスにデータが記憶されるとともに、シーケンシャルな読み出しアドレスに基づいて、読み出し用のバンクＢとしてのＲＡＭにおける各アドレスからデータが読み出される。インターリーバ１００においては、例えば図５０に示すように、シーケンシャルな書き込みアドレスとランダムな読み出しアドレスとに基づいて、バンクＡ，Ｂのそれぞれに用いるアドレスに変換し、各ＲＡＭに与えることになる。
【０６１６】
つぎに、インターリーバ１００から見たアドレス用記憶回路１１０に対する入出力について説明する。
【０６１７】
アドレス用記憶回路１１０は、基本的に、インターリーバ１００から供給されるシーケンシャルなアドレスデータＩＡＡに基づいて、例えば３系統のランダムなアドレスデータである読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２を出力するものとする。このように、インターリーバ１００に対して、アドレス用記憶回路１１０から複数系統の読み出しアドレスデータＡＤＡが与えられることによって、インターリーバ１００は、最大で３シンボルのデータに対する複数種類のインターリーブを行うことができる。
【０６１８】
例えば、インターリーバ１００は、図５１（Ａ）に示すように、１シンボルの入力データに対して、ランダムなインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２のうち、読み出しアドレスデータＡＤＡ０を用いて、インターリーブを行う。なお、以下の説明では、ランダムなインターリーブをランダムインターリーブと称するものとする。
【０６１９】
また、インターリーバ１００は、同図（Ｂ）に示すように、２シンボルの入力データに対して、ランダムインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２のうち、読み出しアドレスデータＡＤＡ０，ＡＤＡ１を用いて、インターリーブを行う。
【０６２０】
さらに、インターリーバ１００は、同図（Ｃ）に示すように、２シンボルの入力データに対して、互いに異なるアドレスに基づいて個別的にインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２のうち、読み出しアドレスデータＡＤＡ０，ＡＤＡ１を用いて、インターリーブを行う。なお、以下の説明では、このようなインターリーブをインライン（inline）インターリーブと称するものとする。
【０６２１】
さらにまた、インターリーバ１００は、同図（Ｄ）に示すように、２シンボルの入力データに対して、各ビットの組み合わせを保持するように、すなわち、各シンボルに対して同一のアドレスに基づいたインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２のうち、読み出しアドレスデータＡＤＡ０，ＡＤＡ１を用いて、インターリーブを行う。なお、以下の説明では、このようなインターリーブをペアワイズ（pair wise）インターリーブと称するものとする。
【０６２２】
また、インターリーバ１００は、同図（Ｅ）に示すように、３シンボルの入力データに対して、ランダムインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２の全てを用いて、インターリーブを行う。
【０６２３】
さらに、インターリーバ１００は、同図（Ｆ）に示すように、３シンボルの入力データに対して、インラインインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２の全てを用いて、インターリーブを行う。
【０６２４】
さらにまた、インターリーバ１００は、同図（Ｇ）に示すように、３シンボルの入力データに対して、ペアワイズインターリーブを施す場合には、アドレス用記憶回路１１０からの３系統の読み出しアドレスデータＡＤＡ０，ＡＤＡ１，ＡＤＡ２の全てを用いて、インターリーブを行う。
【０６２５】
このように、インターリーバ１００は、アドレス用記憶回路１１０から与えられる複数系統の読み出しアドレスデータＡＤＡを用いて、複数種類のインターリーブを行うことができる。なお、複数種類のインターリーブとは、当該インターリーブと逆の置換を行う複数種類のデインターリーブを含むことは勿論である。インターリーバ１００は、複数個のＲＡＭを有し、インターリーブの種別に応じて、使用するＲＡＭを適切に選択して切り替えることによって、複数種類のインターリーブを実現する。
【０６２６】
なお、複数のＲＡＭの具体的な利用方法については後述する。
【０６２７】
さて、このようなインターリーブ処理又はデインターリーブ処理を行うことが可能であるインターリーバ１００は、例えば図５２に示すように構成される。インターリーバ１００は、アドレス発生等の各種処理を行う制御回路４００と、遅延アドレスを発生する遅延アドレス発生回路４０１と、奇数長遅延を補償するための奇数長遅延補償回路４０２と、入力したアドレスデータをインターリーブ用のアドレスデータに変換するインターリーブアドレス変換回路４０３と、入力したアドレスデータを遅延用のアドレスデータに変換する遅延アドレス変換回路４０４と、後述する記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するアドレスデータを選択するアドレス選択回路４０５と、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するデータを選択する入力データ選択回路４０６と、例えば１６個の記憶回路４０７₁，４０７₂，・・・，４０７₁₆と、出力するデータを選択する出力データ選択回路４０８とを有する。
【０６２８】
制御回路４００は、後述する記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込み及び／または読み出しを制御するものであって、セレクタ１２０₅から供給されるインターリーブ開始位置信号ＴＩＳを入力すると、インターリーブ又はデインターリーブの際に用いる書き込みアドレスと読み出しアドレスとを発生する。このとき、制御回路４００は、外部から供給されるインターリーブモード信号ＣＤＩＮと、制御回路６０から供給されるインターリーブ長情報ＣＩＮＬ及びインターリーブ長だけ遅延すべき旨を示す動作モード情報ＣＢＦとに基づいて、書き込みアドレスと読み出しアドレスとを発生する。制御回路４００は、発生したシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡをインターリーブアドレス変換回路４０３に供給する。また、制御回路４００は、発生したシーケンシャルなアドレスデータＩＡＡをアドレス用記憶回路１１０に供給するとともに、インターリーブ長遅延読み出しアドレスデータＩＲＡとしてインターリーブアドレス変換回路４０３に供給する。
【０６２９】
さらに、制御回路４００は、後述するように、制御回路６０から供給される終結位置情報ＣＮＦＴと、終結期間情報ＣＮＦＬと、終結ステート情報ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬと、パンクチャパターン情報ＣＮＥＰとを入力すると、インターリーブ長情報ＣＩＮＬに基づいて、インターリーバ無出力位置情報ＣＮＯと、遅延インターリーブ開始位置信号ＣＤＳとを生成するとともに、終結時刻情報ＣＧＴと、終結ステート情報ＣＧＳと、消去位置情報ＣＧＥとを生成する。制御回路４００は、インターリーブ長分の時間の経過後に、生成したこれらの情報を、それぞれ、インターリーバ無出力位置情報ＩＮＯ、遅延インターリーブ開始位置信号ＩＤＳ、終結時刻情報ＩＧＴと、終結ステート情報ＩＧＳと、消去位置情報ＩＧＥとして、フレームの先頭に同期させてセレクタ１２０₁₀に供給する。また、制御回路４００は、生成したインターリーバ無出力位置情報ＣＮＯをアドレス選択回路４０５にも供給する。
【０６３０】
なお、後述するが、制御回路４００により発生されたシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡは、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がインターリーブ処理を行う旨を指示するものであった場合には、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込みに用いるアドレスデータとなるが、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がデインターリーブ処理を行う旨を指示するものであった場合には、記憶回路４０７₁，４０７₂，・・・，４０７₁₆からのデータの読み出しに用いるアドレスデータとなる。同様に、制御回路４００により発生されたシーケンシャルなアドレスデータＩＡＡは、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がインターリーブ処理を行う旨を指示するものであった場合には、記憶回路４０７₁，４０７₂，・・・，４０７₁₆からのデータの読み出しに用いるランダムなアドレスデータをアドレス用記憶回路１１０から読み出すためのものとなるが、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がデインターリーブ処理を行う旨を指示するものであった場合には、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込みに用いるランダムなアドレスデータをアドレス用記憶回路１１０から読み出すためのものとなる。
【０６３１】
また、制御回路４００は、書き込みアドレスと読み出しアドレスとを発生する際には、図示しないカウンタによりカウントアップしていくことによって、シーケンシャルなアドレスデータを発生するが、書き込みアドレス用のカウンタと、読み出しアドレス用のカウンタとは、後述するが、個別に設けられるものである。
【０６３２】
遅延アドレス発生回路４０１は、制御回路６０から供給されるインターリーブ長情報ＣＩＮＬに基づいて、遅延用のアドレスデータを発生する。遅延アドレス発生回路４０１は、発生した書き込み用のアドレスデータである遅延用書き込みアドレスデータＤＷＡと、読み出し用のアドレスデータである遅延用読み出しアドレスデータＤＲＡとを遅延アドレス変換回路４０４に供給する。
【０６３３】
奇数長遅延補償回路４０２は、奇数長遅延を補償するために設けられるものである。すなわち、インターリーバ１００は、上述したように、遅延を行う際には２バンクのＲＡＭを用いて構成される。そして、インターリーバ１００は、後述するように、各バンクの間で１タイムスロット毎にデータの書き込み及び読み出しを切り替えることから、遅延長、すなわち、インターリーブ長の半分のタイムスロット分のワード数のＲＡＭを２バンク用いることによって、データの遅延を実現することができる。しかしながら、インターリーバ１００は、この場合には、遅延長が偶数長に限定されることになる。そこで、奇数長遅延補償回路４０２は、奇数長遅延に対応するために設けられるものであって、制御回路６０から供給されるインターリーブ長情報ＣＩＮＬに基づいて、偶数長遅延を行う場合には、データＴＤＩに対して、ＲＡＭによる遅延のみを行い、奇数長遅延を行う場合には、データＴＤＩに対して、ＲＡＭによる遅延長−１分の遅延と、レジスタによる１タイムスロット分の遅延を行うように、遅延の対象とするデータであるデータＴＤＩを選択する。
【０６３４】
具体的には、奇数長遅延補償回路４０２は、データＴＤＩが６系統のデータＴＤＩ０，ＴＤＩ１，ＴＤＩ２，ＴＤＩ３，ＴＤＩ４，ＴＤＩ５からなるものとすると、例えば図５３に示すように、６個のレジスタ４１０₁，４１０₂，４１０₃，４１０₄，４１０₅，４１０₆と、６個のセレクタ４１１₁，４１１₂，４１１₃，４１１₄，４１１₅，４１１₆とを有するものとして実現することができる。
【０６３５】
レジスタ４１０₁は、データＴＤＩ０を入力すると、このデータＴＤＩ０を１タイムスロット分だけ保持する。レジスタ４１０₁は、保持したデータＤＤＤ０をセレクタ４１１₁に供給する。
【０６３６】
レジスタ４１０₂は、データＴＤＩ１を入力すると、このデータＴＤＩ１を１タイムスロット分だけ保持する。レジスタ４１０₂は、保持したデータＤＤＤ１をセレクタ４１１₂に供給する。
【０６３７】
レジスタ４１０₃は、データＴＤＩ２を入力すると、このデータＴＤＩ２を１タイムスロット分だけ保持する。レジスタ４１０₃は、保持したデータＤＤＤ２をセレクタ４１１₃に供給する。
【０６３８】
レジスタ４１０₄は、データＴＤＩ３を入力すると、このデータＴＤＩ３を１タイムスロット分だけ保持する。レジスタ４１０₄は、保持したデータＤＤＤ３をセレクタ４１１₄に供給する。
【０６３９】
レジスタ４１０₅は、データＴＤＩ４を入力すると、このデータＴＤＩ４を１タイムスロット分だけ保持する。レジスタ４１０₅は、保持したデータＤＤＤ４をセレクタ４１１₅に供給する。
【０６４０】
レジスタ４１０₆は、データＴＤＩ５を入力すると、このデータＴＤＩ５を１タイムスロット分だけ保持する。レジスタ４１０₆は、保持したデータＤＤＤ５をセレクタ４１１₆に供給する。
【０６４１】
セレクタ４１１₁は、インターリーブ長情報ＣＩＮＬに基づいて、レジスタ４１０₁から供給されるデータＤＤＤ０と、データＴＤＩ０とのうち、いずれか一方を選択する。具体的には、セレクタ４１１₁は、インターリーブ長が偶数長であった場合には、データＴＤＩ０を選択する。セレクタ４１１₁は、選択したデータＤＳ０を、データＤ０として入力データ選択回路４０６に供給する。なお、このセレクタ４１１₁に入力されるインターリーブ長情報ＣＩＮＬは、実際には、当該インターリーブ長情報ＣＩＮＬを表すビット列の最下位ビットで足りることはいうまでもない。
【０６４２】
セレクタ４１１₂は、インターリーブ長情報ＣＩＮＬに基づいて、レジスタ４１０₂から供給されるデータＤＤＤ１と、データＴＤＩ１とのうち、いずれか一方を選択する。具体的には、セレクタ４１１₂は、インターリーブ長が偶数長であった場合には、データＴＤＩ１を選択する。セレクタ４１１₂は、選択したデータＤＳ１を、データＤ１として入力データ選択回路４０６に供給する。なお、このセレクタ４１１₂に入力されるインターリーブ長情報ＣＩＮＬは、実際には、当該インターリーブ長情報ＣＩＮＬを表すビット列の最下位ビットで足りることはいうまでもない。
【０６４３】
セレクタ４１１₃は、インターリーブ長情報ＣＩＮＬに基づいて、レジスタ４１０₃から供給されるデータＤＤＤ２と、データＴＤＩ２とのうち、いずれか一方を選択する。具体的には、セレクタ４１１₃は、インターリーブ長が偶数長であった場合には、データＴＤＩ２を選択する。セレクタ４１１₃は、選択したデータＤＳ２を、データＤ２として入力データ選択回路４０６に供給する。なお、このセレクタ４１１₃に入力されるインターリーブ長情報ＣＩＮＬは、実際には、当該インターリーブ長情報ＣＩＮＬを表すビット列の最下位ビットで足りることはいうまでもない。
【０６４４】
セレクタ４１１₄は、インターリーブ長情報ＣＩＮＬに基づいて、レジスタ４１０₄から供給されるデータＤＤＤ３と、データＴＤＩ３とのうち、いずれか一方を選択する。具体的には、セレクタ４１１₄は、インターリーブ長が偶数長であった場合には、データＴＤＩ３を選択する。セレクタ４１１₄は、選択したデータＤＳ３を、データＤ３として入力データ選択回路４０６に供給する。なお、このセレクタ４１１₄に入力されるインターリーブ長情報ＣＩＮＬは、実際には、当該インターリーブ長情報ＣＩＮＬを表すビット列の最下位ビットで足りることはいうまでもない。
【０６４５】
セレクタ４１１₅は、インターリーブ長情報ＣＩＮＬに基づいて、レジスタ４１０₅から供給されるデータＤＤＤ４と、データＴＤＩ４とのうち、いずれか一方を選択する。具体的には、セレクタ４１１₅は、インターリーブ長が偶数長であった場合には、データＴＤＩ４を選択する。セレクタ４１１₅は、選択したデータＤＳ４を、データＤ４として入力データ選択回路４０６に供給する。なお、このセレクタ４１１₅に入力されるインターリーブ長情報ＣＩＮＬは、実際には、当該インターリーブ長情報ＣＩＮＬを表すビット列の最下位ビットで足りることはいうまでもない。
【０６４６】
セレクタ４１１₆は、インターリーブ長情報ＣＩＮＬに基づいて、レジスタ４１０₆から供給されるデータＤＤＤ５と、データＴＤＩ５とのうち、いずれか一方を選択する。具体的には、セレクタ４１１₆は、インターリーブ長が偶数長であった場合には、データＴＤＩ５を選択する。セレクタ４１１₆は、選択したデータＤＳ５を、データＤ５として入力データ選択回路４０６に供給する。なお、このセレクタ４１１₆に入力されるインターリーブ長情報ＣＩＮＬは、実際には、当該インターリーブ長情報ＣＩＮＬを表すビット列の最下位ビットで足りることはいうまでもない。
【０６４７】
このような奇数長遅延補償回路４０２は、データＴＤＩを入力すると、偶数長遅延の場合には、データＴＤＩをレジスタを通さないで出力し、奇数長遅延の場合には、データＴＤＩをレジスタにより１タイムスロットだけ保持してから出力する。
【０６４８】
インターリーブアドレス変換回路４０３は、外部から供給されるインターリーブモード信号ＣＤＩＮと、制御回路６０から供給されるインターリーバタイプ情報ＣＩＮＴ及びインターリーブ長だけ遅延すべき旨を示す動作モード情報ＣＢＦとに基づいて、制御回路４００から供給されるシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡ及びインターリーブ長遅延読み出しアドレスデータＩＲＡと、アドレス用記憶回路１１０から供給されるランダムなアドレスデータである読み出しアドレスデータＡＤＡとのうち、所望のアドレスデータを選択し、インターリーブ用のアドレスデータに変換する。インターリーブアドレス変換回路４０３は、変換して得られた例えば６系統のアドレスデータＡＡ０，ＢＡ０，ＡＡ１，ＢＡ１，ＡＡ２，ＢＡ２をアドレス選択回路４０５に供給する。また、インターリーブアドレス変換回路４０３は、入力した情報に基づいて、出力データ選択回路４０８における選択動作を指示するための例えば４系統の制御信号ＩＯＢＳ，ＩＯＢＰ０，ＩＯＢＰ１，ＩＯＢＰ２を生成し、これらの制御信号を出力データ選択回路４０８に供給する。
【０６４９】
遅延アドレス変換回路４０４は、遅延アドレス発生回路４０１から供給される遅延用書き込みアドレスデータＤＷＡと、遅延用読み出しアドレスデータＤＲＡとのうち、所望のアドレスデータを選択し、遅延用のアドレスデータに変換する。遅延アドレス変換回路４０４は、変換して得られた例えば２系統のアドレスデータＤＡＡ，ＤＢＡをアドレス選択回路４０５に供給する。また、遅延アドレス変換回路４０４は、入力した情報に基づいて、出力データ選択回路４０８における選択動作を指示するための例えば２系統の制御信号ＤＯＢＳ，ＤＯＢＰを生成し、これらの制御信号を出力データ選択回路４０８に供給する。
【０６５０】
アドレス選択回路４０５は、制御回路６０から供給されるインターリーバタイプ情報ＣＩＮＴと、制御回路４００から供給されるインターリーバ無出力位置情報ＣＮＯとに基づいて、インターリーブアドレス変換回路４０３から供給されるアドレスデータＡＡ０，ＢＡ０，ＡＡ１，ＢＡ１，ＡＡ２，ＢＡ２と、遅延アドレス変換回路４０４から供給されるアドレスデータＤＡＡ，ＤＢＡとのうち、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するアドレスデータを選択する。アドレス選択回路４０５は、選択したアドレスデータＡＲ００，ＡＲ０１，・・・，ＡＲ１５を、それぞれ、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に供給する。
【０６５１】
また、アドレス選択回路４０５には、インターリーバタイプ情報ＣＩＮＴと、インターリーバ無出力位置情報ＣＮＯとの他に、図示しないが、制御回路４００により生成され且つインターリーブアドレス変換回路４０５を経て入力される制御信号であって、インターリーブ又はデインターリーブを行う際における記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対する書き込み許可信号や書き込み用のバンクを示す信号と、遅延アドレス変換回路４０４により生成される制御信号であって、遅延を行う際における記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対する書き込み許可信号や書き込み用のバンクを示す信号とが入力される。アドレス選択回路４０５は、これらの情報に基づいて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対する書き込み許可信号ＸＷＥと、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するクロック信号を阻止するためのクロック阻止（clock inhibit）信号ＩＨと、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込みをいわゆるパーシャルライト（partial write）として行わせるためのパーシャルライト制御信号ＰＷとを生成する。アドレス選択回路４０５は、これらの書き込み許可信号ＸＷＥ、クロック阻止信号ＩＨ及びパーシャルライト制御信号ＰＷを、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に供給する。
【０６５２】
入力データ選択回路４０６には、セレクタ１２０₄から供給される例えば３系統のデータＴＩＩ０，ＴＩＩ１，ＴＩＩ２がデータＩ０，Ｉ１，Ｉ２として入力されるとともに、奇数長遅延補償回路４０２から供給されるデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５が入力される。入力データ選択回路４０６は、外部から供給されるインターリーブモード信号ＣＤＩＮと、制御回路６０から供給されるインターリーバタイプ情報ＣＩＮＴ及びインターリーバ入出力置換情報ＣＩＰＴとに基づいて、データＩ０，Ｉ１，Ｉ２，Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するデータを選択する。特に、入力データ選択回路４０６は、入力したデータにインターリーブ又はデインターリーブを施す場合には、データＩ０，Ｉ１，Ｉ２を入力し、これらのデータＩ０，Ｉ１，Ｉ２のうち、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するデータを選択する。また、入力データ選択回路４０６は、入力したデータを遅延させる場合には、遅延用のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５を入力し、これらのデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するデータを選択する。入力データ選択回路４０６は、選択したデータＩＲ００，ＩＲ０１，・・・，ＩＲ１５を、それぞれ、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に供給する。
【０６５３】
なお、この入力データ選択回路４０６は、後述するように、複数シンボルに対してインターリーブを施す場合に、各シンボル間で相互に置換する機能を有する。すなわち、入力データ選択回路４０６は、インターリーバ入出力置換情報ＣＩＰＴに基づいて、入力したデータＩ０，Ｉ１，Ｉ２について、各シンボルの順序を入れ替える機能を有する。
【０６５４】
記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、パーシャルライト機能を有するＲＡＭの他、複数のセレクタ等を有する。記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１，・・・，ＡＲ１５により指定されたアドレスに対して、入力データ選択回路４０６から供給されるデータＩＲ００，ＩＲ０１，・・・，ＩＲ１５を書き込み、記憶する。そして、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１，・・・，ＡＲ１５により指定されたアドレスから、記憶しているデータを読み出し、データＯＲ００，ＯＲ０１，・・・，ＯＲ１５として出力データ選択回路４０８に供給する。このとき、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、アドレス選択回路４０５から供給される書き込み許可信号ＸＷＥに基づいて、データの書き込みを開始する。
また、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、クロック阻止信号ＩＨに基づいて、書き込み及び／又は読み出しを含む一切の動作を停止することもできる。
【０６５５】
さらに、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライト機能によるデータの書き込みを行うこともできる。すなわち、通常のＲＡＭにおいては、その書き込み動作は、あるアドレスが指定された場合に、このアドレスに対応するビット数分のメモリセルが選択され、これらの全てのメモリセルに情報を一度に書き込むことにより行われる。一方、パーシャルライトのＲＡＭにおいては、その書き込み動作は、選択された全てのメモリセルに情報を一度に書き込むものではなく、アドレスにより選択されたメモリセルのうち、任意のビットのメモリセルにのみ書き込むことにより行われる。記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、このようなパーシャルライト機能を有するＲＡＭを有しており、パーシャルライト制御信号ＰＷに基づいて、指定アドレスの一部分への情報の書き込みを行うこともできる。
【０６５６】
インターリーバ１００は、これらの記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込み及び／又は読み出しを制御することによって、インターリーブ処理及びデインターリーブ処理、並びに、受信値の遅延処理を実現することができる。
【０６５７】
具体的には、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、例えば図５４に示すように、インバータ４２０と、５つのセレクタ４２１，４２２，４２３，４２５，４２６と、パーシャルライト機能付きのＲＡＭ４２４とを有するものとして実現することができる。なお、同図においては、記憶回路４０７と総称する。また、同図においては、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１，・・・，ＡＲ１５をアドレスデータＡＲと総称するとともに、入力データ選択回路４０６から供給されるデータＩＲ００，ＩＲ０１，・・・，ＩＲ１５をデータＩＲと総称するものとし、さらに、出力データ選択回路４０８に供給するデータＯＲ００，ＯＲ０１，・・・，ＯＲ１５をデータＯＲと総称するものとする。
【０６５８】
インバータ４２０は、アドレスデータＡＲの最上位ビットを入力し、この最上位ビットを反転する。インバータ４２０は、反転して得られた反転ビットＩＡＲをセレクタ４２１に供給する。
【０６５９】
セレクタ４２１は、アドレス選択回路４０５から供給されるパーシャルライト制御信号ＰＷに基づいて、インバータ４２０から供給される反転ビットＩＡＲと、値が“０”であるビットとのうち、いずれか一方を選択し、１ビットのデータＨＰＷとして出力する。具体的には、セレクタ４２１は、パーシャルライト制御信号ＰＷが、パーシャルライト機能によるデータの書き込みを指示するものであった場合には、反転ビットＩＡＲを選択する。このセレクタ４２１により選択されたデータＨＰＷは、例えば８ビットにパラレル変換され、データＶＩＨとしてＲＡＭ４２４に供給される。
【０６６０】
セレクタ４２２は、アドレス選択回路４０５から供給されるパーシャルライト制御信号ＰＷに基づいて、アドレスデータＡＲの最上位ビットと、値が“０”であるビットとのうち、いずれか一方を選択し、１ビットのデータＬＰＷとして出力する。具体的には、セレクタ４２２は、パーシャルライト制御信号ＰＷが、パーシャルライト機能によるデータの書き込みを指示するものであった場合には、アドレスデータＡＲの最上位ビットを選択する。このセレクタ４２２により選択されたデータＬＰＷは、例えば８ビットにパラレル変換され、データＶＩＬとしてＲＡＭ４２４に供給される。
【０６６１】
セレクタ４２３には、データＩＲが上位ビットと下位ビットとに分割されて入力される。例えば、セレクタ４２３には、データＩＲが１６ビットからなる場合には、上位８ビットのデータＩＲ［１５：８］と、下位８ビットのデータＩＲ［７：０］が入力される。セレクタ４２３は、アドレス選択回路４０５から供給されるパーシャルライト制御信号ＰＷに基づいて、データＩＲの上位ビットと下位ビットとのうち、いずれか一方を選択する。具体的には、セレクタ４２３は、パーシャルライト制御信号ＰＷが、パーシャルライト機能によるデータの書き込みを指示するものであった場合には、データＩＲの下位ビットを選択する。このセレクタ４２３により選択されたデータＩＲ１は、データＩＲの下位ビットのデータＩＲ０と束ねられ、データＩ（＝｛ＩＲ１，ＩＲ０｝）としてＲＡＭ４２４に供給される。
【０６６２】
ＲＡＭ４２４は、簡潔に言えば、アドレスデータＡＲに基づいて、データＩＲの書き込み及びデータＯＲの読み出しを行うものであるが、上述したように、パーシャルライト機能を有することから、単純に、アドレスデータＡＲ及びデータＩＲを入力し、データＯＲを出力する構成とはなっていない。
【０６６３】
ＲＡＭ４２４には、アドレス選択回路４０５から供給される書き込み許可信号ＸＷＥ及びクロック阻止信号ＩＨが供給される。ＲＡＭ４２４は、書き込み許可信号ＸＷＥが入力されると、データの書き込みが可能な状態となる。ＲＡＭ４２４には、アドレスデータＡＲの最上位ビットを除いたデータであるアドレスデータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、データＩ（＝｛ＩＲ１，ＩＲ０｝）が書き込まれる。また、ＲＡＭ４２４からは、アドレスデータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、データＯＨ，ＯＬが読み出される。これらのデータＯＨ，ＯＬは、ともに、セレクタ４２５，４２６に供給される。また、ＲＡＭ４２４は、クロック阻止信号ＩＨが入力されると、書き込み及び／又は読み出しを含む一切の動作を停止する。
【０６６４】
なお、ＲＡＭ４２４に対して入出力される各データの詳細については後述するものとする。
【０６６５】
セレクタ４２５は、セレクタ４２２から供給されたデータＬＰＷに所定の遅延が施されたデータＬＰＤに基づいて、ＲＡＭ４２４から供給されるデータＯＨ，ＯＬのうち、いずれか一方を選択し、データＳＯＨとして出力する。具体的には、セレクタ４２５は、データＬＰＤが“０”であった場合には、データＯＨを選択し、データＬＰＤが“１”であった場合には、データＯＬを選択する。すなわち、セレクタ４２５は、パーシャルライト機能によるデータの書き込み及び読み出しを考慮し、アドレス方向で、上位ビットのデータ又は下位ビットのデータのうちのいずれを出力すべきかを決定するために設けられるものである。
【０６６６】
セレクタ４２６は、セレクタ４２２から供給されたデータＬＰＷに所定の遅延が施されたデータＬＰＤに基づいて、ＲＡＭ４２４から供給されるデータＯＨ，ＯＬのうち、いずれか一方を選択し、データＳＯＬとして出力する。具体的には、セレクタ４２６は、データＬＰＤが“０”であった場合には、データＯＬを選択し、データＬＰＤが“１”であった場合には、データＯＨを選択する。すなわち、セレクタ４２６は、セレクタ４２５と同様に、パーシャルライト機能によるデータの書き込み及び読み出しを考慮し、アドレス方向で、上位ビットのデータ又は下位ビットのデータのうちのいずれを出力すべきかを決定するために設けられるものである。
【０６６７】
なお、セレクタ４２５により選択されたデータＳＯＨと、セレクタ４２６により選択されたデータＳＯＬとは、データＯＲ（＝｛ＳＯＨ，ＳＯＬ｝）として、出力データ選択回路４０８に供給される。
【０６６８】
このような記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、アドレスデータＡＲ００，ＡＲ０１，・・・，ＡＲ１５に基づいて、データＩＲ００，ＩＲ０１，・・・，ＩＲ１５の書き込み、及び、データＯＲ００，ＯＲ０１，・・・，ＯＲ１５の読み出しを行う。
【０６６９】
なお、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、上述したように、パーシャルライト機能によるデータの書き込みを可能とするが、これについては後述する。
【０６７０】
出力データ選択回路４０８は、外部から供給されるインターリーブモード信号ＣＤＩＮと、制御回路６０から供給されるインターリーバタイプ情報ＣＩＮＴ及びインターリーバ入出力置換情報ＣＩＰＴと、インターリーブアドレス変換回路４０３から供給される制御信号ＩＯＢＳ，ＩＯＢＰ０，ＩＯＢＰ１，ＩＯＢＰ２と、遅延アドレス変換回路４０４から供給される制御信号ＤＯＢＳ，ＤＯＢＰとに基づいて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆のそれぞれから供給されるデータＯＲ００，ＯＲ０１，・・・，ＯＲ１５のうち、出力すべきデータを選択する。出力データ選択回路４０８は、入力したデータにインターリーブ又はデインターリーブを施した場合には、選択したデータを、例えば３系統のインターリーバ出力データＩＩＯ０，ＩＩＯ１，ＩＩＯ２として、それぞれ、セレクタ１２０₇に供給する。また、出力データ選択回路４０８は、入力したデータを遅延させた場合には、選択したデータを、例えば６系統のインターリーブ長遅延受信値ＩＤＯ０，ＩＤＯ１，ＩＤＯ２，ＩＤＯ３，ＩＤＯ４，ＩＤＯ５として、それぞれ、セレクタ１２０₆に供給する。
【０６７１】
なお、この出力データ選択回路４０８は、後述するように、複数シンボルに対してデインターリーブを施す場合に、各シンボル間で相互に置換する機能を有する。すなわち、出力データ選択回路４０８は、インターリーバ入出力置換情報ＣＩＰＴに基づいて、出力するインターリーバ出力データＩＩＯ０，ＩＩＯ１，ＩＩＯ２について、各シンボルの順序を入れ替える機能を有する。
【０６７２】
以上説明したインターリーバ１００は、インターリーブ処理を行う場合には、制御回路４００により発生したシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡを用いて、アドレス選択回路４０５によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配するとともに、入力データ選択回路４０６によって、データＩ０，Ｉ１，Ｉ２を適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配し、これらの記憶回路４０７₁，４０７₂，・・・，４０７₁₆にデータを書き込む。一方、インターリーバ１００は、制御回路４００により発生したシーケンシャルなアドレスデータＩＡＡに基づいてアドレス用記憶回路１１０から読み出されたランダムなアドレスデータである読み出しアドレスデータＡＤＡを用いて、アドレス選択回路４０５によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配し、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に記憶されているデータを読み出す。そして、インターリーバ１００は、出力データ選択回路４０８によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆から出力されるデータを選択し、インターリーバ出力データＩＩＯ０，ＩＩＯ１，ＩＩＯ２として出力する。このようにすることによって、インターリーバ１００は、インターリーブ処理を行うことができる。
【０６７３】
また、インターリーバ１００は、デインターリーブ処理を行う場合には、制御回路４００により発生したシーケンシャルなアドレスデータＩＡＡに基づいてアドレス用記憶回路１１０から読み出されたランダムなアドレスデータである読み出しアドレスデータＡＤＡを用いて、アドレス選択回路４０５によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配するとともに、入力データ選択回路４０６によって、データＩ０，Ｉ１，Ｉ２を適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配し、これらの記憶回路４０７₁，４０７₂，・・・，４０７₁₆にデータを書き込む。一方、インターリーバ１００は、制御回路４００により発生したシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡを用いて、アドレス選択回路４０５によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配し、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に記憶されているデータを読み出す。
そして、インターリーバ１００は、出力データ選択回路４０８によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆から出力されるデータを選択し、インターリーバ出力データＩＩＯ０，ＩＩＯ１，ＩＩＯ２として出力する。このようにすることによって、インターリーバ１００は、デインターリーブ処理を行うことができる。
【０６７４】
さらに、インターリーバ１００は、入力したデータを遅延させる場合には、制御回路４００により発生した書き込みアドレスデータＩＷＡを用いて、アドレス選択回路４０５によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配するとともに、入力データ選択回路４０６によって、データＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５を適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配し、これらの記憶回路４０７₁，４０７₂，・・・，４０７₁₆にデータを書き込む。一方、インターリーバ１００は、制御回路４００により発生したシーケンシャルなアドレスデータであるインターリーブ長遅延読み出しアドレスデータＩＲＡを用いて、アドレス選択回路４０５によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆にアドレスを分配し、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に記憶されているデータを読み出す。そして、インターリーバ１００は、出力データ選択回路４０８によって、適切な記憶回路４０７₁，４０７₂，・・・，４０７₁₆から出力されるデータを選択し、インターリーブ長遅延受信値ＩＤＯ０，ＩＤＯ１，ＩＤＯ２，ＩＤＯ３，ＩＤＯ４，ＩＤＯ５として出力する。このようにすることによって、インターリーバ１００は、入力したデータを遅延させることができる。
【０６７５】
つぎに、インターリーバ１００におけるＲＡＭの利用方法の具体例について説明する。
【０６７６】
要素復号器５０は、データ用のＲＡＭとして、インターリーバ１００における記憶回路４０７₁，４０７₂，・・・，４０７₁₆のそれぞれが有する１６個のＲＡＭを備え、アドレス用のＲＡＭとして、アドレス用記憶回路１１０が有する複数のＲＡＭを備える。ここでは、記憶回路４０７₁，４０７₂，・・・，４０７₁₆のそれぞれが有する１６個のＲＡＭは、１６ビット×４０９６ワードの記憶容量を有するものとし、アドレス用記憶回路１１０は、１４ビット×４０９６ワードの記憶容量を有する６個のＲＡＭを備えるものとする。また、記憶回路４０７₁，４０７₂，・・・，４０７₁₆におけるＲＡＭを、それぞれ、ＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６と称するとともに、アドレス用記憶回路１１０におけるＲＡＭを、ＲＡＭＡと称するものとする。
【０６７７】
まず、１シンボルの入力データに対して、ランダムインターリーブを施す例について説明する。ここでは、符号化装置１が、符号化率が“１／６以上”のＰＣＣＣを行うものであり、入力されるデータの容量が“１６キロワード以下”であるものとする。
【０６７８】
この場合、インターリーバ１００は、１シンボルのデータについてインターリーブを施すとともに、６シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図５５（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、１２個のＲＡＭＤ０１，Ｄ０２，Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０６，Ｄ０７，Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２を遅延に用いるとともに、同図（Ｂ）に示すように、残りの４つのＲＡＭＤ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡのうち、任意の４つのＲＡＭＡを用いればよい。したがって、インターリーバ１００及びアドレス用記憶回路１１０は、同図（Ｄ）に示すように、２つのＲＡＭＡを用いないことになる。
【０６７９】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀，Ａ₁）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀，Ｂ₁）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。
【０６８０】
ＲＡＭＤ０１，Ｄ０２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ００，ＩＲ０１として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０２には、４乃至８キロワード分のデータが書き込まれる。また、ＲＡＭＤ０５，Ｄ０６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４，ＡＲ０５に基づいて、入力データ選択回路４０６からデータＩＲ０４，ＩＲ０５として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０５には、データＤ２，Ｄ３のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０６には、４乃至８キロワード分のデータが書き込まれる。さらに、ＲＡＭＤ０９，Ｄ１０には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８，ＡＲ０９に基づいて、入力データ選択回路４０６からデータＩＲ０８，ＩＲ０９として、遅延用のデータＤ４，Ｄ５が供給され、書き込まれる。このとき、ＲＡＭＤ０９には、データＤ４，Ｄ５のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ１０には、４乃至８キロワード分のデータが書き込まれる。
【０６８１】
これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０３，ＯＲ０６，ＯＲ０７，ＯＲ１０，ＯＲ１１として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０６８２】
同様に、ＲＡＭＤ０３，Ｄ０４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２，ＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０２，ＩＲ０３として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０４には、４乃至８キロワード分のデータが書き込まれる。また、ＲＡＭＤ０７，Ｄ０８には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６，ＡＲ０７に基づいて、入力データ選択回路４０６からデータＩＲ０６，ＩＲ０７として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０７には、データＤ２，Ｄ３のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０８には、４乃至８キロワード分のデータが書き込まれる。さらに、ＲＡＭＤ１１，Ｄ１２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０，ＡＲ１１に基づいて、入力データ選択回路４０６からデータＩＲ１０，ＩＲ１１として、遅延用のデータＤ４，Ｄ５が供給され、書き込まれる。このとき、ＲＡＭＤ１１には、データＤ４，Ｄ５のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ１２には、４乃至８キロワード分のデータが書き込まれる。
【０６８３】
これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０１，ＯＲ０４，ＯＲ０５，ＯＲ０８，ＯＲ０９として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０６８４】
また、ＲＡＭＤ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライトのＲＡＭとして機能し、擬似的に８ビット×８１９２ワードの記憶容量を有するＲＡＭとして作用する。
【０６８５】
ＲＡＭＤ１３，Ｄ１４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２，ＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１２，ＩＲ１３として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１４には、８乃至１６キロワード分のデータが書き込まれる。
【０６８６】
これと同時に、ＲＡＭＤ１５，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１４，ＯＲ１５として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０６８７】
同様に、ＲＡＭＤ１５，Ｄ１６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４，ＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１５，ＩＲ１６として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１５には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６には、８乃至１６キロワード分のデータが書き込まれる。
【０６８８】
これと同時に、ＲＡＭＤ１３，Ｄ１４からは、それぞれ、記憶しているデータが、データＯＲ１２，ＯＲ１３として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０６８９】
このようにすることによって、インターリーバ１００は、符号化装置１によって、符号化率が“１／６以上”のＰＣＣＣが行われ、データの容量が“１６キロワード以下”である１シンボルの入力データに対して、ランダムインターリーブ及び遅延を施すことができる。
【０６９０】
つぎに、２シンボルの入力データに対して、ランダムインターリーブを施す例について説明する。ここでは、符号化装置１が、符号化率が“１／３以上”のＳＣＣＣを行うものであり、入力されるデータの容量が“８キロワード以下”であるものとする。
【０６９１】
この場合、インターリーバ１００は、２シンボルのデータについてインターリーブを施すとともに、６シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図５６（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、６個のＲＡＭＤ０１，Ｄ０２，Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０７を遅延に用いるとともに、同図（Ｂ）に示すように、８個のＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡのうち、任意の４つのＲＡＭＡを用いればよい。したがって、インターリーバ１００及びアドレス用記憶回路１１０は、同図（Ｄ）に示すように、２つのＲＡＭＤ０６，Ｄ０８と、２つのＲＡＭＡとを用いないことになる。
【０６９２】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。
【０６９３】
ＲＡＭＤ０１には、アドレス選択回路４０５から供給されるアドレスデータＡＲ００に基づいて、入力データ選択回路４０６からデータＩＲ００として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０１には、０乃至４キロワード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０５には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４に基づいて、入力データ選択回路４０６からデータＩＲ０４として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０５には、０乃至４キロワード分のデータＤ２，Ｄ３が書き込まれる。さらに、ＲＡＭＤ０２には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ０１として、遅延用のデータＤ４，Ｄ５が供給され、書き込まれる。このとき、ＲＡＭＤ０２には、０乃至４キロワード分のデータＤ４，Ｄ５が書き込まれる。
【０６９４】
これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ０７からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０３，ＯＲ０６として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０６９５】
同様に、ＲＡＭＤ０３には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２に基づいて、入力データ選択回路４０６からデータＩＲ０２として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０３には、０乃至４キロワード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０７には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６に基づいて、入力データ選択回路４０６からデータＩＲ０６として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０７には、０乃至４キロワード分のデータＤ２，Ｄ３が書き込まれる。さらに、ＲＡＭＤ０４には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０３として、遅延用のデータＤ４，Ｄ５が供給され、書き込まれる。このとき、ＲＡＭＤ０４には、０乃至４キロワード分のデータＤ４，Ｄ５が書き込まれる。
【０６９６】
これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ０５からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０１，ＯＲ０４として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０６９７】
また、ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライトのＲＡＭとして機能し、擬似的に８ビット×８１９２ワードの記憶容量を有するＲＡＭとして作用する。
【０６９８】
ＲＡＭＤ１３には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２に基づいて、入力データ選択回路４０６からデータＩＲ１２として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１３には、０乃至８キロワード分のデータＩ０が書き込まれる。また、ＲＡＭＤ１４にも、ＲＡＭＤ１３と同様に、アドレス選択回路４０５から供給されるアドレスデータＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１３として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１４には、０乃至８キロワード分のデータＩ０が書き込まれる。さらに、ＲＡＭＤ０９には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８に基づいて、入力データ選択回路４０６からデータＩＲ０８として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ０９には、０乃至８キロワード分のデータＩ１が書き込まれる。また、ＲＡＭＤ１０にも、ＲＡＭＤ０９と同様に、アドレス選択回路４０５から供給されるアドレスデータＡＲ０９に基づいて、入力データ選択回路４０６からデータＩＲ０９として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１０には、０乃至８キロワード分のデータＩ１が書き込まれる。
【０６９９】
これと同時に、ＲＡＭＤ１１，Ｄ１５からは、それぞれ、記憶しているデータが、データＯＲ１０，ＯＲ１４として読み出され、２シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ１２，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１１，ＯＲ１５として読み出され、２シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７００】
同様に、ＲＡＭＤ１５には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４に基づいて、入力データ選択回路４０６からデータＩＲ１４として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１５には、０乃至８キロワード分のデータＩ０が書き込まれる。また、ＲＡＭＤ１６にも、ＲＡＭＤ１５と同様に、アドレス選択回路４０５から供給されるアドレスデータＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１５として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１６には、０乃至８キロワード分のデータＩ０が書き込まれる。さらに、ＲＡＭＤ１１には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０に基づいて、入力データ選択回路４０６からデータＩＲ１０として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１１には、０乃至８キロワード分のデータＩ１が書き込まれる。また、ＲＡＭＤ１２にも、ＲＡＭＤ１１と同様に、アドレス選択回路４０５から供給されるアドレスデータＡＲ１１に基づいて、入力データ選択回路４０６からデータＩＲ１１として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１２には、０乃至８キロワード分のデータＩ１が書き込まれる。
【０７０１】
これと同時に、ＲＡＭＤ０９，Ｄ１３からは、それぞれ、記憶しているデータが、データＯＲ０８，ＯＲ１２として読み出され、２シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ１０，Ｄ１４からは、それぞれ、記憶しているデータが、データＯＲ０９，ＯＲ１３として読み出され、２シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７０２】
このようにすることによって、インターリーバ１００は、符号化装置１によって、符号化率が“１／３以上”のＳＣＣＣが行われ、データの容量が“８キロワード以下”である２シンボルの入力データに対して、ランダムインターリーブ及び遅延を施すことができる。
【０７０３】
つぎに、２シンボルの入力データに対して、インラインインターリーブを施す例について説明する。ここでは、符号化装置１が、パンクチャされたＳＣＣＣを行うものであり、入力されるデータの容量が“１２キロワード以下”であるものとする。
【０７０４】
この場合、インターリーバ１００は、２シンボルのデータについてインターリーブを施すとともに、４シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図５７（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、８個のＲＡＭＤ０１，Ｄ０２，Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０６，Ｄ０７，Ｄ０８を遅延に用いるとともに、同図（Ｂ）に示すように、８個のＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡの全てを用いることになる。
【０７０５】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀，Ａ₁）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀，Ｂ₁）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。
【０７０６】
ＲＡＭＤ０１，Ｄ０２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ００，ＩＲ０１として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０２は、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータＤ０，Ｄ１を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０２には、４乃至６キロワード分のデータが書き込まれる。また、ＲＡＭＤ０５，Ｄ０６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４，ＡＲ０５に基づいて、入力データ選択回路４０６からデータＩＲ０４，ＩＲ０５として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０６は、同図（Ａ）中斜線部に示すように、ＲＡＭＤ０２と同様に、ワード方向に半分の記憶領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０５には、データＤ２，Ｄ３のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０６には、４乃至６キロワード分のデータが書き込まれる。
【０７０７】
これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０３，ＯＲ０６，ＯＲ０７として読み出され、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ０４，Ｄ０８は、それぞれ、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７０８】
同様に、ＲＡＭＤ０３，Ｄ０４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２，ＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０２，ＩＲ０３として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０４は、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータＤ０，Ｄ１を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０４には、４乃至６キロワード分のデータが書き込まれる。また、ＲＡＭＤ０７，Ｄ０８には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６，ＡＲ０７に基づいて、入力データ選択回路４０６からデータＩＲ０６，ＩＲ０７として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０８は、同図（Ａ）中斜線部に示すように、ＲＡＭＤ０４と同様に、ワード方向に半分の記憶領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０７には、データＤ２，Ｄ３のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０８には、４乃至６キロワード分のデータが書き込まれる。
【０７０９】
これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０１，ＯＲ０４，ＯＲ０５として読み出され、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ０２，Ｄ０６は、それぞれ、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７１０】
また、ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライトのＲＡＭとして機能し、擬似的に８ビット×８１９２ワードの記憶容量を有するＲＡＭとして作用する。
【０７１１】
ＲＡＭＤ１３，Ｄ１４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２，ＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１２，ＩＲ１３として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１４は、同図（Ｂ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１４には、８乃至１２キロワード分のデータが書き込まれる。また、ＲＡＭＤ０９，Ｄ１０には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８，ＡＲ０９に基づいて、入力データ選択回路４０６からデータＩＲ０８，ＩＲ０９として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１０は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１４と同様に、ワード方向に半分の記憶領域にのみデータＩ１を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０９には、データＩ１のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１０には、８乃至１２キロワード分のデータが書き込まれる。
【０７１２】
これと同時に、ＲＡＭＤ１５，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１４，ＯＲ１５として読み出され、２シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。また、ＲＡＭＤ１１，Ｄ１２からは、それぞれ、記憶しているデータが、データＯＲ１０，ＯＲ１１として読み出され、２シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。
このとき、ＲＡＭＤ１２は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１６と同様に、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７１３】
同様に、ＲＡＭＤ１５，Ｄ１６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４，ＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１４，ＩＲ１５として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ１５には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６には、８乃至１２キロワード分のデータが書き込まれる。また、ＲＡＭＤ１１，Ｄ１２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０，ＡＲ１１に基づいて、入力データ選択回路４０６からデータＩＲ１０，ＩＲ１１として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１２は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１６と同様に、ワード方向に半分の記憶領域にのみデータＩ１を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ１１には、データＩ１のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１２には、８乃至１２キロワード分のデータが書き込まれる。
【０７１４】
これと同時に、ＲＡＭＤ１３，Ｄ１４からは、それぞれ、記憶しているデータが、データＯＲ１２，ＯＲ１３として読み出され、２シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ１４は、同図（Ｂ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。また、ＲＡＭＤ０９，Ｄ１０からは、それぞれ、記憶しているデータが、データＯＲ０８，ＯＲ０９として読み出され、２シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。
このとき、ＲＡＭＤ１０は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１４と同様に、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７１５】
このようにすることによって、インターリーバ１００は、符号化装置１によって、パンクチャされたＳＣＣＣが行われ、データの容量が“１２キロワード以下”である２シンボルの入力データに対して、インラインインターリーブ及び遅延を施すことができる。
【０７１６】
つぎに、２シンボルの入力データに対して、ペアワイズインターリーブを施す例について説明する。ここでは、符号化装置１がＳＣＣＣを行うものであるものとする。
【０７１７】
この場合、インターリーバ１００は、２シンボルのデータについてインターリーブを施すとともに、４シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図５８（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、８個のＲＡＭＤ０１，Ｄ０２，Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０６，Ｄ０７Ｄ０８を遅延に用いるとともに、同図（Ｂ）に示すように、８個のＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡのうち、任意の４つのＲＡＭＡを用いればよい。したがって、インターリーバ１００及びアドレス用記憶回路１１０は、同図（Ｄ）に示すように、２つのＲＡＭＡを用いないことになる。
【０７１８】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀，Ａ₁）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀，Ｂ₁）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。このとき、ＲＡＭＤ１３，Ｄ１４と、ＲＡＭＤ０９，Ｄ１０とは、同一のアドレスに基づいて動作し、ＲＡＭＤ１５，Ｄ１６と、ＲＡＭＤ１１，Ｄ１２とは、同一のアドレスに基づいて動作する。
【０７１９】
ＲＡＭＤ０１，Ｄ０２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ００，ＩＲ０１として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０２には、４乃至８キロワード分のデータが書き込まれる。また、ＲＡＭＤ０５，Ｄ０６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４，ＡＲ０５に基づいて、入力データ選択回路４０６からデータＩＲ０４，ＩＲ０５として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０５には、データＤ２，Ｄ３のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０６には、４乃至８キロワード分のデータが書き込まれる。
【０７２０】
これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０３，ＯＲ０６，ＯＲ０７として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７２１】
同様に、ＲＡＭＤ０３，Ｄ０４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２，ＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０２，ＩＲ０３として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０４には、４乃至８キロワード分のデータが書き込まれる。また、ＲＡＭＤ０７，Ｄ０８には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６，ＡＲ０７に基づいて、入力データ選択回路４０６からデータＩＲ０６，ＩＲ０７として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０７には、データＤ２，Ｄ３のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０８には、４乃至８キロワード分のデータが書き込まれる。
【０７２２】
これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０１，ＯＲ０４，ＯＲ０５として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７２３】
また、ＲＡＭＤ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライトのＲＡＭとして機能し、擬似的に８ビット×８１９２ワードの記憶容量を有するＲＡＭとして作用する。
【０７２４】
ＲＡＭＤ１３，Ｄ１４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２，ＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１２，ＩＲ１３として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１４には、８乃至１６キロワード分のデータが書き込まれる。また、ＲＡＭＤ０９，Ｄ１０には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８，ＡＲ０９に基づいて、入力データ選択回路４０６からデータＩＲ０８，ＩＲ０９として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ０９には、データＩ１のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１０には、８乃至１６キロワード分のデータが書き込まれる。
【０７２５】
これと同時に、ＲＡＭＤ１５，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１４，ＯＲ１５として読み出され、２シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ１１，Ｄ１２からは、それぞれ、記憶しているデータが、データＯＲ１０，ＯＲ１１として読み出され、２シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７２６】
同様に、ＲＡＭＤ１５，Ｄ１６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４，ＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１４，ＩＲ１５として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１５には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６には、８乃至１６キロワード分のデータが書き込まれる。また、ＲＡＭＤ１１，Ｄ１２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０，ＡＲ１１に基づいて、入力データ選択回路４０６からデータＩＲ１０，ＩＲ１１として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１１には、データＩ１のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１２には、８乃至１６キロワード分のデータが書き込まれる。
【０７２７】
これと同時に、ＲＡＭＤ１３，Ｄ１４からは、それぞれ、記憶しているデータが、データＯＲ１２，ＯＲ１３として読み出され、２シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ０９，Ｄ１０からは、それぞれ、記憶しているデータが、データＯＲ０８，ＯＲ０９として読み出され、２シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７２８】
このようにすることによって、インターリーバ１００は、符号化装置１によりＳＣＣＣが行われた２シンボルの入力データに対して、ペアワイズインターリーブ及び遅延を施すことができる。
【０７２９】
つぎに、３シンボルの入力データに対して、ランダムインターリーブを施す例について説明する。ここでは、符号化装置１が、符号化率が“１／３以上”のＳＣＣＣを行うものであり、入力されるデータの容量が“４キロワード以下”であるものとする。
【０７３０】
この場合、インターリーバ１００は、３シンボルのデータについてインターリーブを施すとともに、４シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図５９（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、４つのＲＡＭＤ０１，Ｄ０３，Ｄ０５，Ｄ０７を遅延に用いるとともに、同図（Ｂ）に示すように、１２個のＲＡＭＤ０２，Ｄ０４，Ｄ０６，Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡのうち、任意の３つのＲＡＭＡを用いればよい。したがって、インターリーバ１００及びアドレス用記憶回路１１０は、同図（Ｄ）に示すように、３つのＲＡＭＡを用いないことになる。
【０７３１】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。
【０７３２】
ＲＡＭＤ０１には、アドレス選択回路４０５から供給されるアドレスデータＡＲ００に基づいて、入力データ選択回路４０６からデータＩＲ００として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０１は、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータＤ０，Ｄ１を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０１には、０乃至２キロワード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０５には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４に基づいて、入力データ選択回路４０６からデータＩＲ０４として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０５は、同図（Ａ）中斜線部に示すように、ＲＡＭＤ０１と同様に、ワード方向に半分の記憶領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０５には、０乃至２キロワード分のデータＤ２，Ｄ３が書き込まれる。
【０７３３】
これと同時に、ＲＡＭＤ０３，Ｄ０７からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０６として読み出され、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ０３，Ｄ０７は、それぞれ、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７３４】
同様に、ＲＡＭＤ０３には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２に基づいて、入力データ選択回路４０６からデータＩＲ０２として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０３は、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０３には、０乃至２キロワード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０７には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６に基づいて、入力データ選択回路４０６からデータＩＲ０６として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０７は、同図（Ａ）中斜線部に示すように、ＲＡＭＤ０３と同様に、ワード方向に半分の記憶領域にのみデータＤ２，Ｄ３を記憶し、残りの記憶領域には、データを記憶することはない。すなわち、ＲＡＭＤ０７には、０乃至２キロワード分のデータＤ２，Ｄ３が書き込まれる。
【０７３５】
これと同時に、ＲＡＭＤ０１，Ｄ０５からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０４として読み出され、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ０１，Ｄ０５は、それぞれ、同図（Ａ）中斜線部に示すように、ワード方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７３６】
また、ＲＡＭＤ０２，Ｄ０４，Ｄ０６，Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライトのＲＡＭとして機能せず、通常の記憶容量を有するＲＡＭとして作用する。
【０７３７】
ＲＡＭＤ１３には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２に基づいて、入力データ選択回路４０６からデータＩＲ１２として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１３は、同図（Ｂ）中斜線部に示すように、ビット方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶しない、若しくは、同じデータＩ０を記憶する。また、ＲＡＭＤ０９には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８に基づいて、入力データ選択回路４０６からデータＩＲ０８として、インターリーブ用のデータＩ１，Ｉ２が供給され、書き込まれる。さらに、ＲＡＭＤ１４には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１３として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１４は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１３と同様に、ビット方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶しない、若しくは、同じデータＩ０を記憶する。また、ＲＡＭＤ１０には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０９に基づいて、入力データ選択回路４０６からデータＩＲ０９として、インターリーブ用のデータＩ１，Ｉ２が供給され、書き込まれる。さらにまた、ＲＡＭＤ０６には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０５に基づいて、入力データ選択回路４０６からデータＩＲ０５として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ０６は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１３と同様に、ビット方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶しない、若しくは、同じデータＩ０を記憶する。また、ＲＡＭＤ０２には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ０１として、インターリーブ用のデータＩ１，Ｉ２が供給され、書き込まれる。
【０７３８】
これと同時に、ＲＡＭＤ１１，Ｄ１５からは、それぞれ、記憶しているデータが、データＯＲ１０，ＯＲ１４として読み出され、３シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ１５は、同図（Ｂ）中斜線部に示すように、ビット方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない、若しくは、同じデータが記憶されている。また、ＲＡＭＤ１１からは、２系統のデータが出力されるが、これらのデータは、図示しないセレクタにより一方が選択され、出力データ選択回路４０８に供給される。さらに、ＲＡＭＤ１２，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１１，ＯＲ１５として読み出され、３シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、ビット方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない、若しくは、同じデータが記憶されている。また、ＲＡＭＤ１２からは、２系統のデータが出力されるが、これらのデータは、図示しないセレクタにより一方が選択され、出力データ選択回路４０８に供給される。さらにまた、ＲＡＭＤ０４，Ｄ０８からは、それぞれ、記憶しているデータが、データＯＲ０３，ＯＲ０７として読み出され、３シンボルのデータのうち、さらに他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ０８は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、ビット方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない、若しくは、同じデータが記憶されている。また、ＲＡＭＤ０４からは、２系統のデータが出力されるが、これらのデータは、図示しないセレクタにより一方が選択され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７３９】
同様に、ＲＡＭＤ１５には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４に基づいて、入力データ選択回路４０６からデータＩＲ１４として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１５は、同図（Ｂ）中斜線部に示すように、ビット方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶しない、若しくは、同じデータＩ０を記憶する。また、ＲＡＭＤ１１には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０に基づいて、入力データ選択回路４０６からデータＩＲ１０として、インターリーブ用のデータＩ１，Ｉ２が供給され、書き込まれる。さらに、ＲＡＭＤ１６には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１５として、インターリーブ用のデータＩ０が供給され、書き込まれる。
このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、ビット方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶しない、若しくは、同じデータＩ０を記憶する。また、ＲＡＭＤ１２には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１１に基づいて、入力データ選択回路４０６からデータＩＲ１１として、インターリーブ用のデータＩ１，Ｉ２が供給され、書き込まれる。さらにまた、ＲＡＭＤ０８には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０７に基づいて、入力データ選択回路４０６からデータＩＲ０７として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ０８は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、ビット方向に半分の記憶領域にのみデータＩ０を記憶し、残りの記憶領域には、データを記憶しない、若しくは、同じデータＩ０を記憶する。また、ＲＡＭＤ０４には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０３として、インターリーブ用のデータＩ１，Ｉ２が供給され、書き込まれる。
【０７４０】
これと同時に、ＲＡＭＤ１１，Ｄ１５からは、それぞれ、記憶しているデータが、データＯＲ１０，ＯＲ１４として読み出され、３シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ１５は、同図（Ｂ）中斜線部に示すように、ビット方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない、若しくは、同じデータが記憶されている。また、ＲＡＭＤ１１からは、２系統のデータが出力されるが、これらのデータは、図示しないセレクタにより一方が選択され、出力データ選択回路４０８に供給される。さらに、ＲＡＭＤ１２，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１１，ＯＲ１５として読み出され、３シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ１６は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、ビット方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない、若しくは、同じデータが記憶されている。また、ＲＡＭＤ１２からは、２系統のデータが出力されるが、これらのデータは、図示しないセレクタにより一方が選択され、出力データ選択回路４０８に供給される。さらにまた、ＲＡＭＤ０４，Ｄ０８からは、それぞれ、記憶しているデータが、データＯＲ０３，ＯＲ０７として読み出され、３シンボルのデータのうち、さらに他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。このとき、ＲＡＭＤ０８は、同図（Ｂ）中斜線部に示すように、ＲＡＭＤ１５と同様に、ビット方向に半分の記憶領域にのみデータを記憶しており、残りの記憶領域には、データが記憶されていない、若しくは、同じデータが記憶されている。また、ＲＡＭＤ０４からは、２系統のデータが出力されるが、これらのデータは、図示しないセレクタにより一方が選択され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７４１】
このようにすることによって、インターリーバ１００は、符号化装置１によって、符号化率が“１／３以上”のＳＣＣＣが行われ、データの容量が“４キロワード以下”である３シンボルの入力データに対して、ランダムインターリーブ及び遅延を施すことができる。
【０７４２】
つぎに、３シンボルの入力データに対して、インラインインターリーブを施す例について説明する。ここでは、符号化装置１が、符号化率が“２／３”のＳＣＴＣＭを行うものであり、入力されるデータの容量が“１６キロワード以下”であるものとする。
【０７４３】
この場合、インターリーバ１００は、３シンボルのデータについてインターリーブを施すとともに、６シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図６０（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、６個のＲＡＭＤ０１，Ｄ０２，Ｄ０３，Ｄ０４，Ｄ０５，Ｄ０７を遅延に用いるとともに、同図（Ｂ）に示すように、６個のＲＡＭＤ０９，Ｄ１１，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡの全てを用いることになる。ただし、これらの６個のＲＡＭＡは、それぞれ、同図（Ｃ）中斜線部に示すように、ビット方向に１４ビットの記憶領域を有するうち、１３ビット分の記憶領域のみを用いる。したがって、インターリーバ１００及びアドレス用記憶回路１１０は、同図（Ｄ）に示すように、４つのＲＡＭＤ０６，Ｄ０８，Ｄ１０，Ｄ１２を用いないことになる。
【０７４４】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ１１，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０９，Ｄ１３，Ｄ１４からデータを読み出す。
【０７４５】
ＲＡＭＤ０１には、アドレス選択回路４０５から供給されるアドレスデータＡＲ００に基づいて、入力データ選択回路４０６からデータＩＲ００として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０１には、０乃至４キロワード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０５には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４に基づいて、入力データ選択回路４０６からデータＩＲ０４として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０５には、０乃至４キロワード分のデータＤ２，Ｄ３が書き込まれる。さらに、ＲＡＭＤ０２には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ０１として、遅延用のデータＤ４，Ｄ５が供給され、書き込まれる。このとき、ＲＡＭＤ０２には、０乃至４キロワード分のデータＤ４，Ｄ５が書き込まれる。
【０７４６】
これと同時に、ＲＡＭＤ０３，Ｄ０４，Ｄ０７からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０３，ＯＲ０６として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７４７】
同様に、ＲＡＭＤ０３には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２に基づいて、入力データ選択回路４０６からデータＩＲ０２として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０３には、０乃至４キロワード分のデータＤ０，Ｄ１が書き込まれる。また、ＲＡＭＤ０７には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６に基づいて、入力データ選択回路４０６からデータＩＲ０６として、遅延用のデータＤ２，Ｄ３が供給され、書き込まれる。このとき、ＲＡＭＤ０７には、０乃至４キロワード分のデータＤ２，Ｄ３が書き込まれる。さらに、ＲＡＭＤ０４には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０３として、遅延用のデータＤ４，Ｄ５が供給され、書き込まれる。このとき、ＲＡＭＤ０４には、０乃至４キロワード分のデータＤ４，Ｄ５が書き込まれる。
【０７４８】
これと同時に、ＲＡＭＤ０１，Ｄ０２，Ｄ０５からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０１，ＯＲ０４として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７４９】
また、ＲＡＭＤ０９，Ｄ１１，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライトのＲＡＭとして機能し、擬似的に８ビット×８１９２ワードの記憶容量を有するＲＡＭとして作用する。
【０７５０】
ＲＡＭＤ１３には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２に基づいて、入力データ選択回路４０６からデータＩＲ１２として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１３には、０乃至８キロワード分のデータＩ０が書き込まれる。また、ＲＡＭＤ０９には、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８に基づいて、入力データ選択回路４０６からデータＩＲ０８として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ０９には、０乃至８キロワード分のデータＩ１が書き込まれる。さらに、ＲＡＭＤ１４には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１３として、インターリーブ用のデータＩ２が供給され、書き込まれる。このとき、ＲＡＭＤ１４には、０乃至８キロワード分のデータＩ２が書き込まれる。
【０７５１】
これと同時に、ＲＡＭＤ１５からは、記憶しているデータが、データＯＲ１４として読み出され、３シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ１１からは、記憶しているデータが、データＯＲ１０として読み出され、３シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。さらに、ＲＡＭＤ１６からは、記憶しているデータが、データＯＲ１５として読み出され、３シンボルのデータのうち、さらに他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７５２】
同様に、ＲＡＭＤ１５には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４に基づいて、入力データ選択回路４０６からデータＩＲ１４として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１５には、０乃至８キロワード分のデータＩ０が書き込まれる。また、ＲＡＭＤ１１には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０に基づいて、入力データ選択回路４０６からデータＩＲ１０として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１１には、０乃至８キロワード分のデータＩ１が書き込まれる。さらに、ＲＡＭＤ１６には、アドレス選択回路４０５から供給されるアドレスデータＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１５として、インターリーブ用のデータＩ２が供給され、書き込まれる。このとき、ＲＡＭＤ１６には、０乃至８キロワード分のデータＩ２が書き込まれる。
【０７５３】
これと同時に、ＲＡＭＤ１３からは、記憶しているデータが、データＯＲ１２として読み出され、３シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ０９からは、記憶しているデータが、データＯＲ０８として読み出され、３シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。さらに、ＲＡＭＤ１４からは、記憶しているデータが、データＯＲ１３として読み出され、３シンボルのデータのうち、さらに他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７５４】
このようにすることによって、インターリーバ１００は、符号化装置１によって、符号化率が“２／３”のＳＣＴＣＭが行われ、データの容量が“１６キロワード以下”である３シンボルの入力データに対して、インラインインターリーブ及び遅延を施すことができる。
【０７５５】
つぎに、３シンボルの入力データに対して、ペアワイズインターリーブを施す例について説明する。ここでは、符号化装置１がＴＴＣＭを行うものであり、入力されるデータの容量が“３２キロワード以下”であるものとする。
【０７５６】
この場合、インターリーバ１００は、３シンボルのデータについてインターリーブを施すとともに、２シンボルのデータについて遅延を施す必要がある。そこで、インターリーバ１００は、例えば図６１（Ａ）に示すように、１６個のＲＡＭＤ０１，Ｄ０２，・・・，Ｄ１６のうち、４つのＲＡＭＤ０１，Ｄ０２，Ｄ０３，Ｄ０４を遅延に用いるとともに、同図（Ｂ）に示すように、１２個のＲＡＭＤ０５，Ｄ０６，Ｄ０７，Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６をインターリーブに用いる。また、アドレス用のＲＡＭとしては、同図（Ｃ）に示すように、６個のＲＡＭＡのうち、任意の４つのＲＡＭＡを用いればよい。したがって、インターリーバ１００及びアドレス用記憶回路１１０は、同図（Ｄ）に示すように、２つのＲＡＭＡを用いないことになる。
【０７５７】
より具体的には、インターリーバ１００は、同図（Ａ）及び同図（Ｂ）に示すように、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４を、上述したバンクＡ（Ａ₀，Ａ₁）として用い、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６を、上述したバンクＢ（Ｂ₀，Ｂ₁）として用いる。すなわち、インターリーバ１００は、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４に対してデータを書き込んでいる場合には、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６からデータを読み出し、ＲＡＭＤ０３，Ｄ０４，Ｄ０７，Ｄ０８，Ｄ１１，Ｄ１２，Ｄ１５，Ｄ１６に対してデータを書き込んでいる場合には、ＲＡＭＤ０１，Ｄ０２，Ｄ０５，Ｄ０６，Ｄ０９，Ｄ１０，Ｄ１３，Ｄ１４からデータを読み出す。このとき、ＲＡＭＤ１３，Ｄ１４と、ＲＡＭＤ０９，Ｄ１０と、ＲＡＭＤ０５，Ｄ０６とは、同一のアドレスに基づいて動作し、ＲＡＭＤ１５，Ｄ１６と、ＲＡＭＤ１１，Ｄ１２と、ＲＡＭＤ０７，Ｄ０８とは、同一のアドレスに基づいて動作する。
【０７５８】
ＲＡＭＤ０１，Ｄ０２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ００，ＡＲ０１に基づいて、入力データ選択回路４０６からデータＩＲ００，ＩＲ０１として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０１には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０２には、４乃至８キロワード分のデータが書き込まれる。
【０７５９】
これと同時に、ＲＡＭＤ０３，Ｄ０４からは、それぞれ、記憶しているデータが、データＯＲ０２，ＯＲ０３として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７６０】
同様に、ＲＡＭＤ０３，Ｄ０４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０２，ＡＲ０３に基づいて、入力データ選択回路４０６からデータＩＲ０２，ＩＲ０３として、遅延用のデータＤ０，Ｄ１が供給され、書き込まれる。このとき、ＲＡＭＤ０３には、データＤ０，Ｄ１のうち、０乃至４キロワード分のデータが書き込まれ、ＲＡＭＤ０４には、４乃至８キロワード分のデータが書き込まれる。
【０７６１】
これと同時に、ＲＡＭＤ０１，Ｄ０２からは、それぞれ、記憶しているデータが、データＯＲ００，ＯＲ０１として読み出され、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７６２】
また、ＲＡＭＤ０５，Ｄ０６，Ｄ０７，Ｄ０８，Ｄ０９，Ｄ１０，Ｄ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，Ｄ１６は、それぞれ、パーシャルライト制御信号ＰＷに基づいて、パーシャルライトのＲＡＭとして機能し、擬似的に８ビット×８１９２ワードの記憶容量を有するＲＡＭとして作用する。
【０７６３】
ＲＡＭＤ１３，Ｄ１４には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１２，ＡＲ１３に基づいて、入力データ選択回路４０６からデータＩＲ１２，ＩＲ１３として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１３には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１４には、８乃至１６キロワード分のデータが書き込まれる。また、ＲＡＭＤ０９，Ｄ１０には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０８，ＡＲ０９に基づいて、入力データ選択回路４０６からデータＩＲ０８，ＩＲ０９として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ０９には、データＩ１のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１０には、８乃至１６キロワード分のデータが書き込まれる。さらに、ＲＡＭＤ０５，Ｄ０６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０４，ＡＲ０５に基づいて、入力データ選択回路４０６からデータＩＲ０４，ＩＲ０５として、インターリーブ用のデータＩ２が供給され、書き込まれる。このとき、ＲＡＭＤ０５には、データＩ２のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ０６には、８乃至１６キロワード分のデータが書き込まれる。
【０７６４】
これと同時に、ＲＡＭＤ１５，Ｄ１６からは、それぞれ、記憶しているデータが、データＯＲ１４，ＯＲ１５として読み出され、３シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ１１，Ｄ１２からは、それぞれ、記憶しているデータが、データＯＲ１０，ＯＲ１１として読み出され、３シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。さらに、ＲＡＭＤ０７，Ｄ０８からは、それぞれ、記憶しているデータが、データＯＲ０６，ＯＲ０７として読み出され、３シンボルのデータのうち、さらに他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７６５】
同様に、ＲＡＭＤ１５，Ｄ１６には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１４，ＡＲ１５に基づいて、入力データ選択回路４０６からデータＩＲ１４，ＩＲ１５として、インターリーブ用のデータＩ０が供給され、書き込まれる。このとき、ＲＡＭＤ１５には、データＩ０のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１６には、８乃至１６キロワード分のデータが書き込まれる。また、ＲＡＭＤ１１，Ｄ１２には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ１０，ＡＲ１１に基づいて、入力データ選択回路４０６からデータＩＲ１０，ＩＲ１１として、インターリーブ用のデータＩ１が供給され、書き込まれる。このとき、ＲＡＭＤ１１には、データＩ１のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ１２には、８乃至１６キロワード分のデータが書き込まれる。さらに、ＲＡＭＤ０７，Ｄ０８には、それぞれ、アドレス選択回路４０５から供給されるアドレスデータＡＲ０６，ＡＲ０７に基づいて、入力データ選択回路４０６からデータＩＲ０６，ＩＲ０７として、インターリーブ用のデータＩ２が供給され、書き込まれる。このとき、ＲＡＭＤ０７には、データＩ２のうち、０乃至８キロワード分のデータが書き込まれ、ＲＡＭＤ０８には、８乃至１６キロワード分のデータが書き込まれる。
【０７６６】
これと同時に、ＲＡＭＤ１３，Ｄ１４からは、それぞれ、記憶しているデータが、データＯＲ１２，ＯＲ１３として読み出され、３シンボルのデータのうち、１系統のシンボルデータとして、出力データ選択回路４０８に供給される。また、ＲＡＭＤ０９，Ｄ１０からは、それぞれ、記憶しているデータが、データＯＲ０８，ＯＲ０９として読み出され、３シンボルのデータのうち、他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。さらに、ＲＡＭＤ０５，Ｄ０６からは、それぞれ、記憶しているデータが、データＯＲ０４，ＯＲ０５として読み出され、３シンボルのデータのうち、さらに他の１系統のシンボルデータとして、出力データ選択回路４０８に供給される。なお、データの読み出しは、データの書き込み時と同様に、アドレス選択回路４０５から供給されるアドレスデータに基づいて行われる。
【０７６７】
このようにすることによって、インターリーバ１００は、符号化装置１によって、ＴＴＣＭが行われ、データの容量が“３２キロワード以下”である３シンボルの入力データに対して、ペアワイズインターリーブ及び遅延を施すことができる。
【０７６８】
以上のように、インターリーバ１００は、遅延用のＲＡＭとインターリーブ用のＲＡＭとを共用し、施すべきインターリーブの種類を含む符号構成を示すモードに応じて、使用するＲＡＭを切り替え、適切なＲＡＭに対するデータの書き込み及び／又は読み出しを行うことによって、複数種類のインターリーブ処理及び遅延処理を行うことができ、各種符号の復号に利用することができる。
【０７６９】
なお、インターリーバ１００に関する各種特徴については、後述する“６．”においてさらに説明する。
【０７７０】
３． 要素復号器を連接して構成される復号装置
つぎに、上述した要素復号器５０を連接することにより繰り返し復号を行うことができる復号装置３について説明する。
【０７７１】
上述したように、復号装置３は、要素復号器５０を複数連接することにより構成され、符号化装置１によるＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭによる符号に対して、繰り返し復号を行うことができる。
【０７７２】
復号装置３は、図６２に示すように、要素符号の数と少なくとも繰り返し復号の繰り返し回数Ｎとの積、例えば、２×Ｎ個の要素復号器５０₁₁，５０₁₂，・・・，５０_N1，５０_N2とを備える。この復号装置３は、無記憶通信路２上で発生したノイズの影響により軟入力とされる受信値から繰り返し復号により復号データＤＥＣを求めることによって、符号化装置１における入力データを推定するものである。この復号装置３において、連続する２つの要素復号器５０₁₁，５０₁₂や、要素復号器５０_N1，５０_N2は、それぞれ、当該復号装置３が先に図３又は図５に示した復号装置３’，３’’を構成する場合には、１回分の繰り返し復号を実現するものである。すなわち、符号化装置１が先に図２に示した符号化装置１’である場合には、要素復号器５０₁₁，５０₁₂，・・・，５０_M1，５０_M2のうち、要素復号器５０_i1で表されるものは、畳み込み符号化器１２に対応して備えられ、且つ、繰り返し回数ｉ回目の復号処理を行うものを示し、要素復号器５０_i2で表されるものは、畳み込み符号化器１４に対応して備えられ、且つ、繰り返し回数ｉ回目の復号処理を行うものを示している。また、符号化装置１が先に図４に示した符号化装置１’’である場合には、要素復号器５０₁₁，５０₁₂，・・・，５０_M1，５０_M2のうち、要素復号器５０_i1で表されるものは、内符号の符号化を行う畳み込み符号化器３３に対応して備えられ、且つ、繰り返し回数ｉ回目の復号処理を行うものを示し、要素復号器５０_i2で表されるものは、外符号の符号化を行う畳み込み符号化器３１に対応して備えられ、且つ、繰り返し回数ｉ回目の復号処理を行うものを示している。
【０７７３】
具体的には、要素復号器５０₁₁には、受信値Ｒと、事前確率情報としての外部情報又はインターリーブデータＥＸＴとが入力されるとともに、消去情報ＥＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報ＴＮＰ、終結ステート情報ＴＮＳ、及び、インターリーブ開始位置信号ＩＬＳが入力される。また、要素復号器５０₁₁には、出力データ選択制御信号ＩＴＭ及びインターリーブモード信号ＤＩＮが入力される。
【０７７４】
要素復号器５０₁₁は、上述した処理を行うことにより得られた遅延受信値ＲＮと軟出力ＩＮＴとを出力するとともに、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮを出力する。このとき、要素復号器５０₁₁は、復号装置３が先に図３に示した復号装置３’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、インターリーブ処理を行うものとして機能させる。また、要素復号器５０₁₁は、復号装置３が先に図５に示した復号装置３’’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、デインターリーブ処理を行うものとして機能させる。さらに、要素復号器５０₁₁は、出力データ選択制御信号ＩＴＭに基づいて、軟出力復号回路９０から出力される対数軟出力Ｉλである軟出力ＳＯＬ又は外部情報ＳＯＥのうちの一方を選択することで、最終的に軟出力ＩＮＴとして出力されるデータを決定することができる。ここでは、軟出力ＩＮＴは、外部情報であるものとする。さらにまた、要素復号器５０₁₁は、必要に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判定情報ＲＨＤを出力することもできる。
【０７７５】
また、要素復号器５０₁₂には、前段の要素復号器５０₁₁から出力された遅延受信値ＲＮ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮが、それぞれ、受信値Ｒ、外部情報又はインターリーブデータＥＸＴ、消去情報ＥＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報ＴＮＰ、終結ステート情報ＴＮＳ、及び、インターリーブ開始位置信号ＩＬＳとして入力される。また、要素復号器５０₁₂には、出力データ選択制御信号ＩＴＭ及びインターリーブモード信号ＤＩＮが入力される。
【０７７６】
要素復号器５０₁₂は、要素復号器５０₁₁と同様に、上述した処理を行うことにより得られた遅延受信値ＲＮと軟出力ＩＮＴとを出力するとともに、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮを出力する。このとき、要素復号器５０₁₂は、復号装置３が先に図３に示した復号装置３’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、デインターリーブ処理を行うものとして機能させる。また、要素復号器５０₁₂は、復号装置３が先に図５に示した復号装置３’’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、インターリーブ処理を行うものとして機能させる。さらに、要素復号器５０₁₂は、出力データ選択制御信号ＩＴＭに基づいて、軟出力復号回路９０から出力される対数軟出力Ｉλである軟出力ＳＯＬ又は外部情報ＳＯＥのうちの一方を選択することで、最終的に軟出力ＩＮＴとして出力されるデータを決定することができる。ここでは、軟出力ＩＮＴは、外部情報であるものとする。さらにまた、要素復号器５０₁₂は、必要に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判定情報ＲＨＤを出力することもできる。
【０７７７】
このような要素復号器５０₁₂は、遅延受信値ＲＮ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮを、それぞれ、図示しない次段の要素復号器５０₂₁に出力する。
【０７７８】
さらに、要素復号器５０_N1には、図示しない前段の要素復号器５０_N-12から出力された遅延受信値ＲＮ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮが、それぞれ、受信値Ｒ、外部情報又はインターリーブデータＥＸＴ、消去情報ＥＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報ＴＮＰ、終結ステート情報ＴＮＳ、及び、インターリーブ開始位置信号ＩＬＳとして入力される。また、要素復号器５０_N1には、出力データ選択制御信号ＩＴＭ及びインターリーブモード信号ＤＩＮが入力される。
【０７７９】
要素復号器５０_N1は、要素復号器５０₁₁と同様に、上述した処理を行うことにより得られた遅延受信値ＲＮと軟出力ＩＮＴとを出力するとともに、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮを出力する。このとき、要素復号器５０_N1は、復号装置３が先に図３に示した復号装置３’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、インターリーブ処理を行うものとして機能させる。また、要素復号器５０_N1は、復号装置３が先に図５に示した復号装置３’’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、デインターリーブ処理を行うものとして機能させる。さらに、要素復号器５０_N1は、出力データ選択制御信号ＩＴＭに基づいて、軟出力復号回路９０から出力される対数軟出力Ｉλである軟出力ＳＯＬ又は外部情報ＳＯＥのうちの一方を選択することで、最終的に軟出力ＩＮＴとして出力されるデータを決定することができる。ここでは、軟出力ＩＮＴは、外部情報であるものとする。さらにまた、要素復号器５０_N1は、必要に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判定情報ＲＨＤを出力することもできる。
【０７８０】
そして、最終段の要素復号器５０_N2には、前段の要素復号器５０_N1から出力された遅延受信値ＲＮ、軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮが、それぞれ、受信値Ｒ、外部情報又はインターリーブデータＥＸＴ、消去情報ＥＲＳ、事前確率情報消去情報ＥＡＰ、終結時刻情報ＴＮＰ、終結ステート情報ＴＮＳ、及び、インターリーブ開始位置信号ＩＬＳとして入力される。また、要素復号器５０_N2には、出力データ選択制御信号ＩＴＭ及びインターリーブモード信号ＤＩＮが入力される。
【０７８１】
要素復号器５０_N2は、上述した処理を行うことにより得られた軟出力ＩＮＴを出力するとともに、必要に応じて、復号値硬判定情報ＤＨＤ及び受信値硬判定情報ＲＨＤを出力する。このとき、要素復号器５０_N2は、復号装置３が先に図３に示した復号装置３’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、デインターリーブ処理を行うものとして機能させる。また、要素復号器５０_N2は、復号装置３が先に図５に示した復号装置３’’であった場合には、インターリーブモード信号ＤＩＮに基づいて、インターリーバ１００を、インターリーブ処理を行うものとして機能させる。さらに、要素復号器５０_N2は、出力データ選択制御信号ＩＴＭに基づいて、軟出力ＩＮＴと出力すべきデータとして対数軟出力Ｉλを選択し、この対数軟出力Ｉλを、最終結果である復号データＤＥＣとして出力する。なお、要素復号器５０_N2は、必要に応じて、遅延受信値ＲＮと軟出力ＩＮＴ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮを出力することもできる。
【０７８２】
このような復号装置３は、符号化装置１における各要素符号化器に対応する要素復号器５０_i1，５０_i2を備えることによって、復号複雑度が高い符号を複雑度の小さい要素に分解し、要素復号器５０_i1，５０_i2の間の相互作用により特性を逐次的に向上させることができる。復号装置３は、受信値を受信すると、２×Ｎ個の要素復号器５０₁₁，５０₁₂，・・・，５０_N1，５０_N2によって、繰り返し回数が最大でＮの繰り返し復号を行い、復号データＤＥＣを出力する。
【０７８３】
なお、復号装置３は、２×Ｎ個の要素復号器５０₁₁，５０₁₂，・・・，５０_N1，５０_N2を連接することによって、最大で繰り返し回数がＮの繰り返し復号を行うことができるが、要素復号器５０₁₁，５０₁₂，・・・，５０_N1，５０_N2に備わる遅延機能を用いることによって、後述するように、繰り返し回数がＮ以下の繰り返し復号を行うこともできる。
【０７８４】
また、ＴＴＣＭ方式及びＳＣＴＣＭ方式による符号の復号を行う復号装置は、上述した復号装置３と同様の構成で実現することができ、受信値として、同相成分及び直交成分のシンボルを直接入力することになる。
【０７８５】
４． 要素復号器の全体に関する特徴
つぎに、要素復号器５０に関する特徴毎の説明を行う。以下の特徴は、要素復号器５０の機能として備えられるものであるが、特徴の概念を明確化するために、適宜簡略化した図面を用いて説明する。
【０７８６】
４−１ 符号尤度の切り替え機能
上述した受信値及び事前確率情報選択回路１５４に関する特徴である。受信値及び事前確率情報選択回路１５４は、上述したように、任意の符号の復号を行うために設けられるものである。
【０７８７】
例えば、符号化装置１がＰＣＣＣ又はＴＴＣＭによる符号化を行うものであった場合には、先に図３に示したように、軟出力復号を行うために入力されるべき情報は、受信値と、前段のインターリーバ又はデインターリーバから供給される外部情報となる。また、例えば、符号化装置１がＳＣＣＣ又はＳＣＴＣＭによる符号化を行うものであった場合には、先に図５に示したように、内符号の軟出力復号を行うために入力されるべき情報は、受信値と、前段のインターリーバから供給される外部情報となり、外符号の軟出力復号を行うために入力されるべき情報は、デインターリーバから供給される外部情報と、値が“０”である事前確率情報となる。さらに、符号化装置１がパンクチャを行うものであった場合には、その旨を示す情報を事前確率情報として入力する必要がある。このように、要素復号器５０は、任意の符号の復号を行うためには、各符号に応じて、軟出力復号を行うために必要な情報を選択する必要がある。
【０７８８】
そこで、要素復号器５０は、受信値及び事前確率情報選択回路１５４を備えることによって、入力される受信値と事前確率情報とのうち、軟出力復号を行うために入力されるべき情報を符号に応じて適切に選択する。このようにすることによって、要素復号器５０は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を復号することが可能な汎用性のある構造となる。
【０７８９】
すなわち、復号装置３は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで繰り返し復号することが可能となる。そのため、復号装置３は、例えば実験を行う場合等にも、ユーザに高い利便を提供することができる。
【０７９０】
なお、要素復号器５０は、受信値及び事前確率情報選択回路１５４を、必ずしも軟出力復号回路９０の内部又は前段に備える必要はない。すなわち、要素復号器５０は、前段の要素復号器からの情報の中から、軟出力復号に必要な情報を選択する構成とする必要はない。例えば、要素復号器５０は、セレクタ１２０₈，１２０₉，１２０₁₀の後段に受信値及び事前確率情報選択回路１５４を設け、遅延受信値ＴＲＮと軟出力ＴＩＮＴとを符号尤度として切り替えることによって、次段の要素復号器において軟出力復号を行うために必要な情報を選択するようにしてもよい。
【０７９１】
図２８を用いて説明した受信値及び事前確率情報選択回路１５４の場合には、復号装置３を構成する隣接する２つの要素復号器５０_A，５０_Bは、簡略化すると例えば図６３に示す構成として表すことができる。すなわち、要素復号器５０_Bは、前段の要素復号器５０_Aから出力された遅延受信値ＲＮを受信値Ｒとして入力するとともに、軟出力ＩＮＴを外部情報又はインターリーブデータＥＸＴとして入力し、受信値ＴＲを、遅延するための信号線と復号受信値ＴＳＲとするための信号線とを備えるものとして表される。この場合、要素復号器５０_Bに備えられる受信値及び事前確率情報選択回路１５４は、実質的には、復号受信値ＴＳＲと外部情報又はインターリーブデータＴＥＸＴとを選択的に出力するセレクタ５０１と、外部情報又はインターリーブデータＴＥＸＴと値が“０”である事前確率情報とを選択的に出力するセレクタ５０２とを有するものとして表される。
【０７９２】
これに対して、セレクタ１２０₈，１２０₉，１２０₁₀の後段に受信値及び事前確率情報選択回路１５４を設ける場合には、復号装置３を構成する隣接する２つの要素復号器５０_C，５０_Dは、簡略化すると例えば図６４に示す構成として表すことができる。すなわち、要素復号器５０_Cに備えられる受信値及び事前確率情報選択回路１５４は、実質的には、遅延受信値ＴＲＮと軟出力ＴＩＮＴとを選択的に出力するセレクタ５０３と、軟出力ＴＩＮＴと値が“０”である事前確率情報とを選択的に出力するセレクタ５０４とを有するものとして表される。この場合、要素復号器５０_Dは、前段の要素復号器５０_Cにおけるセレクタ５０３から出力された遅延受信値ＲＮを受信値Ｒとして入力するとともに、セレクタ５０４から出力された軟出力ＩＮＴを外部情報又はインターリーブデータＥＸＴとして入力し、さらに、遅延受信値ＴＲＮを入力することになる。この場合、受信値及び事前確率情報選択回路１５４は、セレクタ５０３，５０４とともに、インターリーバ１００の内部に備えられてもよい。
【０７９３】
このように、要素復号器５０は、受信値及び事前確率情報選択回路１５４を設ける位置について限定されるものではない。ただし、図６４に示すように、前段の要素復号器によって、次段の要素復号器における軟出力復号に必要な情報を選択する構成は、２つの要素復号器の間で遅延させた受信値を別途入出力する必要があることから、ピン数を多く要することになる。
【０７９４】
４−２ 受信値の遅延機能
上述した受信データ及び遅延用記憶回路１５５及びインターリーバ１００に関する特徴である。
【０７９５】
例えば、符号化装置１がＰＣＣＣ又はＴＴＣＭによる符号化を行うものであった場合には、先に図３に示したように、軟出力復号を行うために必要な情報として、受信値が入力される必要がある。また、例えば、符号化装置１がＳＣＣＣ又はＳＣＴＣＭによる符号化を行うものであった場合には、先に図５に示したように、内符号の軟出力復号を行うために必要な情報として、受信値が入力される必要がある。
【０７９６】
そこで、要素復号器５０は、上述したように、受信データ及び遅延用記憶回路１５５を備えることによって、復号の対象とする復号受信値ＴＳＲ以外の受信値を含めた全ての受信値ＴＲを記憶し、少なくとも軟出力復号回路９０が要する処理時間と同時間だけ遅延させるとともに、インターリーバ１００によって、受信値ＴＲ又は遅延受信値ＳＤＲのうちのいずれか一方であるデータＴＤＩを、少なくとも当該インターリーバ１００が要する処理時間と同時間だけ遅延させる、すなわち、インターリーブ長分だけ遅延させる。
【０７９７】
このようにすることによって、復号装置３は、外部にＲＡＭやＦＩＦＯ（First In First Out）等の遅延用の回路を備える必要がないことから、回路規模を削減することができ、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで繰り返し復号することが可能となる。
【０７９８】
なお、要素復号器５０は、軟出力復号回路９０が要する処理時間と同時間だけ受信値を遅延させるために、受信データ及び遅延用記憶回路１５５を用いる必要はなく、遅延用の回路を別途備えるようにしてもよい。この場合、要素復号器５０は、遅延用の回路を軟出力復号回路９０に内部に備える必要もない。
【０７９９】
すなわち、復号装置３を構成する隣接する２つの要素復号器５０_E，５０_Fは、簡略化すると例えば図６５に示すように、軟出力復号回路９０と、インターリーバ１００との他に、受信値を遅延させる遅延回路５１０を備えるものとして表される。勿論、この遅延回路５１０は、軟出力復号回路９０が要する処理時間と同時間だけ遅延させる記憶回路と、インターリーバ１００が要する処理時間と同時間だけ遅延させる記憶回路とに分離されていてもよい。このように、要素復号器５０は、全ての受信値を遅延させるための遅延線を備えるものであればよい。
【０８００】
勿論、要素復号器５０は、実際には、インターリーバ１００が要する処理時間と同時間の遅延を実現するために、インターリーブ１００を用いて後述する手法を採用しているが、これについては後述する。
【０８０１】
４−３ 復号受信値選択機能
上述した復号受信値選択回路７０に関する特徴である。復号受信値選択回路７０は、上述したように、任意の符号の復号を行うために設けられるものである。
【０８０２】
軟出力復号を行うために必要とされる受信値は、符号により異なる。そこで、要素復号器５０は、復号受信値選択回路７０を備えることによって、全ての受信値ＴＲの中から、復号の対象とする受信値ＴＳＲを符号に応じて適切に選択する。換言すれば、復号装置３を構成する隣接する２つの要素復号器５０_G，５０_Hは、簡略化すると例えば図６６に示すように、軟出力復号回路９０と、インターリーバ１００と、受信値を遅延させる遅延回路５１０との他に、全ての受信値を遅延させるための遅延線から、所定の信号線を選択的に取り出す復号受信値選択回路７０を備えるものとして表される。
【０８０３】
このように、遅延回路５１０に入力される受信値の中から、所定の受信値を選択的に取り出すことによって、復号装置３は、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで繰り返し復号することが可能となる。
【０８０４】
４−４ 復号用の記憶回路と遅延用の記憶回路の共用
上述した受信データ及び遅延用記憶回路１５５に関する特徴である。
【０８０５】
受信データ及び遅延用記憶回路１５５は、上述したように、復号に用いる受信データである選択受信値及び事前確率情報ＲＡＰと、遅延用のデータである受信値ＴＲとを、ともに記憶する。すなわち、受信データ及び遅延用記憶回路１５５は、選択受信値及び事前確率情報ＲＡＰと受信値ＴＲとを、ともに記憶することができる容量のＲＡＭを有しており、図示しない制御回路による制御の下に、各情報の書き込み及び／又は読み出しを選択的に行う。このとき、受信データ及び遅延用記憶回路１５５は、Ｉα算出回路１５８にて用いる受信データＤＡと、受信値ＴＲとを、同一のワードに書き込み、受信データＤＡが読み出されるタイミングに合わせて、記憶している受信値ＴＲを遅延受信値ＰＤＲとして出力する。
【０８０６】
このように、復号装置３は、記憶する対象の用途が異なる記憶回路の共用を図ることで、回路規模を削減することができ、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで繰り返し復号することが可能となる。
【０８０７】
４−５ フレーム先頭情報の遅延機能
上述した受信データ及び遅延用記憶回路１５５に関する特徴である。
【０８０８】
エッジ検出回路８０により検出したフレームの先頭を示すエッジ信号ＴＥＩＬＳは、インターリーブの開始位置を示すものである。そのため、インターリーバ１００は、軟出力復号回路９０による軟出力復号の結果得られる情報が入力されるのと同期して、エッジ信号ＴＥＩＬＳに相当する信号が入力される必要がある。そのため、エッジ信号ＴＥＩＬＳは、軟出力復号回路９０が要する処理時間と同時間だけ遅延される必要がある。
【０８０９】
そこで、要素復号器５０は、上述したように、受信データ及び遅延用記憶回路１５５を備えることによって、軟出力復号回路９０に対して、復号する情報のフレーム先頭にエッジ信号ＴＥＩＬＳを同期させて入力し、軟出力復号回路９０が要する処理時間と同時間だけ遅延させる。このとき、受信データ及び遅延用記憶回路１５５は、Ｉα算出回路１５８にて用いる受信データＤＡと、エッジ信号ＴＥＩＬＳとを、同一のワードに書き込み、受信データＤＡが読み出されるタイミングに合わせて、記憶しているエッジ信号ＴＥＩＬＳを遅延エッジ信号ＰＤＩＬとして出力する。
【０８１０】
このようにすることによって、復号装置３は、外部にエッジ信号を遅延させるための遅延用の回路を備える必要がなく、さらに、遅延用の回路と受信データの記憶用の回路とを共用できることから、回路規模の削減と利便の向上を図ることができ、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで繰り返し復号することが可能となる。
【０８１１】
なお、要素復号器５０は、エッジ信号を遅延させるために、受信データ及び遅延用記憶回路１５５を用いる必要はなく、遅延用の回路を軟出力復号回路９０の内部に別途備えるようにしてもよい。すなわち、要素復号器５０は、エッジ信号を遅延させるための遅延線を備えるものであればよい。
【０８１２】
また、要素復号器５０は、復号する情報のフレーム長が軟出力復号回路９０が要する処理時間よりも大きい場合には、復号遅延を計数する図示しないカウンタに基づいて、エッジ信号を遅延又は生成してインターリーバ１００に出力するようにしてもよい。
【０８１３】
４−６ 軟出力復号回路又はインターリーバ単体動作機能
上述したセレクタ１２０₄，１２０₇に関する特徴であり、付随的に、上述したセレクタ１２０₃，１２０₅，１２０₆にも関する特徴である。
【０８１４】
要素復号器５０は、符号化装置１による符号を繰り返し復号する際の要素符号化器に対応するものであることは上述した通りであるが、このような用途以外にも、軟出力復号回路９０又はインターリーバ１００の機能のみを果たすような動作モードを切り替える機能を有する。すなわち、要素復号器５０は、上述したように、制御回路６０により動作モード情報ＣＢＦを生成し、この動作モード情報ＣＢＦに基づいて、セレクタ１２０₃，１２０₄，１２０₅，１２０₆，１２０₇による選択動作を行わせることによって、軟出力復号回路９０及びインターリーバ１００が、それぞれ、通常の軟出力復号処理及びインターリーブ処理を行うモードと、軟出力復号回路９０のみが通常の軟出力復号処理を行うモードと、インターリーバ１００のみが通常のインターリーブ処理を行うモードとを実現する。
【０８１５】
具体的には、セレクタ１２０₃は、上述したように、動作モード情報ＣＢＦに基づいて、受信値ＴＲと、軟出力復号回路９０から供給される遅延受信値ＳＤＲとのうち、いずれか一方を選択する。すなわち、要素復号器５０は、このセレクタ１２０₃によって、インターリーバ１００に入力される受信値として、軟出力復号回路９０による軟出力復号処理又は軟出力復号回路９０が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定することができる。
【０８１６】
また、セレクタ１２０₄は、上述したように、動作モード情報ＣＢＦに基づいて、外部情報又はインターリーブデータＴＥＸＴと、セレクタ１２０₂から供給されるデータＴＤＬＸとのうち、いずれか一方を選択する。すなわち、要素復号器５０は、このセレクタ１２０₄によって、インターリーバ１００に入力される外部情報又は軟出力として、軟出力復号回路９０による軟出力復号処理又は軟出力復号回路９０が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定することができる。
【０８１７】
さらに、セレクタ１２０₅は、上述したように、動作モード情報ＣＢＦに基づいて、エッジ検出回路８０から供給されるエッジ信号ＴＥＩＬＳと、軟出力復号回路９０から供給される遅延エッジ信号ＳＤＩＬＳとのうち、いずれか一方を選択する。すなわち、要素復号器５０は、このセレクタ１２０₅によって、インターリーバ１００に入力されるエッジ信号として、軟出力復号回路９０による軟出力復号処理又は軟出力復号回路９０が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定することができる。
【０８１８】
さらにまた、セレクタ１２０₆は、上述したように、動作モード情報ＣＢＦに基づいて、軟出力復号回路９０から供給される遅延受信値ＳＤＲと、インターリーバ１００から供給されるインターリーブ長遅延受信値ＩＤＯとのうち、いずれか一方を選択する。すなわち、要素復号器５０は、このセレクタ１２０₆によって、出力すべき受信値として、インターリーバ１００によるインターリーブ処理又はインターリーバ１００が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定することができる。
【０８１９】
また、セレクタ１２０₇は、上述したように、動作モード情報ＣＢＦに基づいて、インターリーバ１００から供給されるインターリーバ出力データＩＩＯと、セレクタ１２０₂から供給されるデータＴＤＬＸとのうち、いずれか一方を選択する。すなわち、要素復号器５０は、このセレクタ１２０₇によって、出力すべき外部情報又は軟出力として、インターリーバ１００によるインターリーブ処理又はインターリーバ１００が要する処理時間と同時間の遅延を行ったものを用いるか否かを決定することができる。
【０８２０】
このようにすることによって、要素復号器５０は、例えば、軟出力復号処理のみが必要とされるモードの場合には、軟出力復号回路９０のみを動作させることができ、一方、インターリーブ処理のみが必要とされるモードの場合には、インターリーバ１００のみを動作させることができる。
【０８２１】
また、要素復号器５０は、インターリーバ１００のみが通常のインターリーブ処理を行うモードの場合には、符号化装置として用いることもできる。これは、符号化装置における要素符号化器は、通常、遅延素子と組み合わせ回路とからなり、いわゆるＦＰＧＡ等により容易に実現することができるためである。したがって、要素復号器５０は、例えば、先に図２に示した符号化装置１’を実現する場合には、例えば制御回路６０等により畳み込み符号化器１２，１４を実現することができる。また、要素復号器５０は、上述したように、インターリーバ１００が遅延回路としての機能を併有することから、符号化装置１’におけるインターリーバ１３と遅延器１１の機能をインターリーバ１００により実現することができる。同様に、要素復号器５０は、先に図４に示した符号化装置１’’のようなＳＣＣＣによる符号化を行う符号化装置も容易に実現することができる。
【０８２２】
このように、要素復号器５０は、動作モードを切り替えることができ、繰り返し復号以外にも、豊富な利用用途と優れた利便を提供することができる。
【０８２３】
なお、要素復号器５０は、セレクタ１２０₃，１２０₄，１２０₅，１２０₆，１２０₇のみで動作モードを切り替えるのではなく、他のセレクタを用いるといったように、別の構成で多種の動作モードを実現するようにしてもよい。
【０８２４】
４−７ 遅延モード切り替え機能
上述したセレクタ１２０₂及びインターリーバ１００に関する特徴である。
【０８２５】
繰り返し復号は、先に図３又は図５に示したように、符号化装置１における要素符号化器の数と同数の要素復号器の組み合わせをもって、１回の復号となる。
すなわち、繰り返し復号は、少なくとも２つ以上の要素復号器を１組とし、１回の復号を行う。そして、繰り返し復号は、繰り返し回数を複数とすることで、最終的な復号結果を得る。
【０８２６】
ここで、各種符号に応じた最適な繰り返し回数を決定するには、通常、繰り返し回数を変更した実験を行う必要がある。この場合、繰り返し回数に応じた数の要素復号器を連接することにより複数の復号装置を構成すれば実験を行うこともできる。また、任意の繰り返し回数の繰り返し復号を行うことが可能な数の要素復号器を連接して１つの復号装置を構成し、この繰り返し回数以下の所望の繰り返し回数に対応する要素復号器からタップを引き出すことによっても、実験を行うことは可能である。
【０８２７】
しかしながら、前者のような実験を行うには、膨大な数の復号装置を構成する必要があり、多大な労力を要することが考えられる。また、後者のような実験を行う場合にも、復号装置の回路規模が増大する他、繰り返し回数に応じて復号遅延が変化することから、繰り返し回数の変化による復号結果の比較を行うには望ましくない。
【０８２８】
そこで、要素復号器５０は、上述したように、制御回路６０により動作モード情報ＣＢＦを生成し、この動作モード情報ＣＢＦに基づいて、セレクタ１２０₂による選択動作を行わせるとともに、インターリーバ１００によるアドレス制御を行わせることによって、入力したデータを、少なくとも軟出力復号回路９０が要する処理時間と同時間の遅延、少なくともインターリーバ１００が要する処理時間と同時間の遅延、又は、少なくとも軟出力復号回路９０及びインターリーバ１００が要する処理時間と同時間の遅延をさせる複数の遅延モードを実現する。
【０８２９】
具体的には、セレクタ１２０₂は、上述したように、動作モード情報ＣＢＦが、少なくとも軟出力復号回路９０が要する処理時間と同時間の遅延、少なくともインターリーバ１００が要する処理時間と同時間の遅延、又は、少なくとも軟出力復号回路９０及びインターリーバ１００が要する処理時間と同時間の遅延、のいずれかを行うべき遅延モードを示すものであった場合には、遅延外部情報ＳＤＥＸを選択して出力し、動作モード情報ＣＢＦが、少なくとも軟出力復号回路９０及び／又はインターリーバ１００による遅延を行わず、軟出力復号回路９０及び／又はインターリーバ１００による処理を行う通常モードを示すものであった場合には、データＴＬＸ、すなわち、軟出力復号回路９０による復号結果を選択して出力する。さらに換言すれば、要素復号器５０は、このセレクタ１２０₂によって、外部情報又は軟出力に対して、少なくとも軟出力復号回路９０及び／又はインターリーバ１００が要する処理時間と同時間の遅延を行うか否かを決定することができる。
【０８３０】
また、インターリーバ１００は、上述したように、遅延モードを示す動作モード情報ＣＢＦを入力すると、アドレス制御を行うことによって、見かけ上、遅延回路として機能することができる。これについては、後述する。
【０８３１】
このようにすることによって、復号装置３としては、考えられる繰り返し回数の繰り返し復号を行うことが可能な数の要素復号器を連接して構成すれば、任意の繰り返し回数の繰り返し復号を行うことが可能となる。例えば、符号化装置１が先に図２又は図４に示した符号化装置１’，１’’であって、２００個の要素復号器を連接して復号装置３を構成した場合、この復号装置３は、繰り返し回数が最高で１００回の繰り返し復号を行うことができる。この復号装置３において、繰り返し回数が２０回の繰り返し復号を行う場合には、先頭から４０個目の要素復号器は、通常の軟出力復号処理及びインターリーブ処理を行い、残りの１６０個の要素復号器は、少なくとも軟出力復号回路９０及びインターリーバ１００が要する処理時間と同時間の遅延を行う遅延モードの動作を行えばよい。
【０８３２】
このように、復号装置３は、複数の遅延モードを有し、これらの遅延モードを切り替えて用いることによって、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで、全体の復号遅延を変化させることなく、繰り返し回数を変更した繰り返し復号を行うことが可能となり、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、所望の繰り返し回数で繰り返し復号することが可能となる。
【０８３３】
なお、要素復号器５０は、セレクタ１２０₂のみで遅延モードを切り替えるのではなく、例えば“４−６”に示したように、軟出力復号回路９０又はインターリーバ１００を単体動作させるために、動作モード情報ＣＢＦにより選択動作を行うセレクタ１２０₄，１２０₇、さらには付随的に、セレクタ１２０₃，１２０₅，１２０₆といった複数のセレクタを利用することで、多種の遅延モードを実現するようにしてもよい。
【０８３４】
４−８ 次段情報生成機能
上述した制御回路６０及びインターリーバ１００における制御回路４００に関する特徴である。
【０８３５】
複数の要素復号器を連接して復号装置３を構成した場合、各要素復号器には、符号に関する各種情報が与えられる必要がある。この各種情報としては、終結情報としての終結時刻及び終結ステート、消去情報としてのパンクチャパターン、及び、フレームの先頭情報がある。これらの情報を各要素復号器に対して与えるためには、外部の制御回路等により必要な情報を生成することが考えられるが、部品点数の増加や基板面積の増大を招くことになる。
【０８３６】
そこで、要素復号器５０は、フレームの先頭情報及びインターリーブ長といった情報を把握することができるインターリーバ１００を利用することによって、次段の要素復号器に必要な情報を生成して出力する。すなわち、要素復号器５０は、上述したように、制御回路６０によって、静的な情報である終結位置情報ＣＮＦＴと、終結期間情報ＣＮＦＬと、終結ステート情報ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬと、パンクチャパターン情報ＣＮＥＰとを生成する。そして、要素復号器５０は、制御回路６０により生成されるこれらの終結位置情報ＣＮＦＴと、終結期間情報ＣＮＦＬと、終結ステート情報ＣＮＦＤと、パンクチャ周期情報ＣＮＥＬと、パンクチャパターン情報ＣＮＥＰとがインターリーバ１００に対して入力されると、インターリーバ１００における制御回路４００によって、これらの情報に基づいて、終結時刻情報ＩＧＴと、終結ステート情報ＩＧＳと、消去位置情報ＩＧＥと、インターリーバ無出力位置情報ＩＮＯとを生成する。そして、インターリーバ１００は、制御回路４００による制御の下に、制御回路６０から情報が入力されてからインターリーブ長分の時間の経過後に、生成した終結時刻情報ＩＧＴ、終結ステート情報ＩＧＳ、消去位置情報ＩＧＥ、インターリーバ無出力位置情報ＩＮＯを出力する。また、インターリーバ１００は、セレクタ１２０₅から供給されるインターリーブ開始位置信号ＴＩＳを、インターリーブ長分、すなわち、インターリーバ１００が要する処理時間と同時間だけ遅延させて遅延インターリーブ開始位置信号ＩＤＳを生成して出力する。
【０８３７】
このようにすることによって、要素復号器５０は、生成した終結時刻情報ＩＧＴ、終結ステート情報ＩＧＳ、消去位置情報ＩＧＥ、インターリーバ無出力位置情報ＩＮＯ、及び、遅延インターリーブ開始位置信号ＩＤＳを、フレームの先頭に同期させて出力することが容易に可能となる。
【０８３８】
このように、復号装置３は、各種情報を生成するための制御回路を外部に備える必要がなく、部品点数の削減を図ることができ、ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ又はＳＣＴＣＭといった任意の符号を、同一配線のＬＳＩからなる要素復号器５０を複数連接するだけで繰り返し復号することができる。
【０８３９】
なお、要素復号器５０は、インターリーバ１００における制御回路４００によって、各種情報を生成してフレームの先頭に同期させて出力するのではなく、インターリーブ開始位置信号ＴＩＬＳに同期させて各種情報を生成するようにしてもよい。すなわち、復号装置３は、次段の要素復号器に必要な情報を前段の要素復号器において生成するのではなく、各要素復号器が終結情報及び消去情報といった各種情報を生成する制御回路を備え、入力されたデータのフレームの先頭に同期させて、これらの情報を生成するようにしてもよい。
【０８４０】
４−９ システム検証機能
上述したセレクタ１２０₈，１２０₉，１２０₁₀及び信号線１３０に関する特徴である。
【０８４１】
要素復号器５０は、例えば数百本といった膨大な数のピンを備えるものである。そのため、要素復号器５０を複数連接して復号装置３を構成した場合には、例えばはんだ不良等に起因した導通不良の状態が起こりやすい。
【０８４２】
そこで、要素復号器５０は、外部から入力される受信値ＴＲ、外部情報又はインターリーブデータＴＥＸＴ、消去情報ＴＥＲＳ、事前確率情報消去情報ＴＥＡＰ、終結時刻情報ＴＴＮＰ、終結ステート情報ＴＴＮＳ、及び、インターリーブ開始位置信号ＴＩＬＳのそれぞれを伝送するための信号線を束ね外部へと通じる信号線１３０を備え、この信号線１３０によりスルー信号を伝送することによって、導通検査といったシステムの検証を行う。
【０８４３】
このとき、要素復号器５０は、制御回路６０により検証モード情報ＣＴＨＲを生成し、この検証モード情報ＣＴＨＲに基づいて、セレクタ１２０₈，１２０₉，１２０₁₀による選択動作を行わせることによって、システムの検証を行うための検証モードへの切り替えを行う。
【０８４４】
具体的には、セレクタ１２０₈は、上述したように、検証モード情報ＣＴＨＲが検証モードを示すものであった場合には、信号線１３０により伝送されてくるスルー信号を選択し、遅延受信値ＲＮとして、次段の要素復号器において受信値Ｒが入力される端子に出力する。
【０８４５】
また、セレクタ１２０₉は、上述したように、検証モード情報ＣＴＨＲが検証モードを示すものであった場合には、信号線１３０により伝送されてくるスルー信号を選択し、軟出力ＩＮＴとして、次段の要素復号器において外部情報又はインターリーブデータＥＸＴが入力される端子に出力する。
【０８４６】
さらに、セレクタ１２０₁₀は、上述したように、検証モード情報ＣＴＨＲが検証モードを示すものであった場合には、信号線１３０により伝送されてくるスルー信号を選択し、次段終結時刻情報ＴＮＰＮ、次段終結ステート情報ＴＮＳＮ、次段消去位置情報ＥＲＳＮ、次段事前確率情報消去情報ＥＡＰＮ、及び、次段インターリーブ開始位置信号ＩＬＳＮとして、次段の要素復号器において終結時刻情報ＴＮＰ、終結ステート情報ＴＮＳ、消去情報ＴＥＲＳ、事前確率情報消去情報ＴＥＡＰ、及び、インターリーブ開始位置信号ＩＬＳが入力される端子にそれぞれ出力する。
【０８４７】
このように、復号装置３は、外部からの入力信号をそのまま外部に出力する機能を有し、検証モードの際にスルー信号を入出力することによって、導通不良箇所を容易に判別することができ、ピン数が多い要素復号器を複数連接した場合であっても、容易にシステムの検証を行うことができ、優れた利便を提供することができる。
【０８４８】
５． 軟出力復号回路に関する特徴
つぎに、軟出力復号回路９０に関する特徴毎の説明を行う。以下の特徴は、軟出力復号回路９０の機能として備えられるものであるが、特徴の概念を明確化するために、適宜簡略化した図面を用いて説明する。
【０８４９】
５−１ 符号情報の持たせ方
上述した符号情報生成回路１５１に関する特徴である。要素復号器５０は、例えば先に図１４乃至図１７に示した畳み込み符号化器といった任意の要素符号化器による符号を、符号に依らず同一の構成で軟出力復号することができるものである。この目的を達成するために、要素復号器５０は、以下に示す４つの特徴を有する。
【０８５０】
５−１−１ トレリス上の全枝の入出力パターンの算出
例えば、先に図１４に示した畳み込み符号化器におけるトレリスは、一例を図１９に示したように、各ステートから次時刻におけるステートへと２本のパスが到達する構造であり、全３２本の枝を有する構造を有するものとなる。また、先に図１５に示した畳み込み符号化器におけるトレリスは、一例を図２１に示したように、各ステートから次時刻におけるステートへと４本のパスが到達する構造であり、全３２本の枝を有するものとなる。さらに、先に図１６に示した畳み込み符号化器におけるトレリスは、一例を図２３に示したように、各ステートから次時刻におけるステートへと４本のパスが到達する構造であり、全３２本の枝を有するものとなる。さらにまた、先に図１７に示した畳み込み符号化器におけるトレリスは、一例を図２５に示したように、各ステートから次時刻におけるステートへと４組のパラレルパスが到達する構造であり、全３２本の枝を有するものとなる。また、これらの畳み込み符号化器は、結線の仕方によりメモリ数が可変となるが、３２本以下の枝を有するトレリスとなる。
【０８５１】
そこで、軟出力復号回路９０は、トレリス上の枝の本数が所定の値以下となることに着目し、符号構成を考慮せず、トレリス上の枝を主体に考慮することによって、全ての枝の入出力パターンを算出し、この情報を対数尤度Ｉγ及び対数軟出力Ｉλの算出の際に用いる。具体的には、軟出力復号回路９０は、符号情報生成回路１５１によって、トレリス上の全ての枝の入出力パターンを算出し、この情報を枝入出力情報ＢＩＯとして、Ｉγ分配回路１５７及び軟出力算出回路１６１に供給する。
【０８５２】
なお、枝入出力情報ＢＩＯは、対数尤度Ｉαを算出するために、遷移元のステートから遷移先のステートへと、時間軸に沿って算出される情報である。すなわち、枝入出力情報ＢＩＯは、遷移先のステートから見て入力される枝を基準とした情報である。一方、軟出力復号回路９０においては、対数尤度Ｉβを算出するために、遷移先のステートから遷移元のステートへと、時間軸とは逆順に沿って算出される枝入出力情報を算出する必要があるが、これは、Ｉγ分配回路１５７における枝入出力情報算出回路２２３によって、枝入出力情報ＢＩとして算出される。すなわち、枝入出力情報ＢＩは、遷移元のステートから見て出力していく枝を基準とした情報である。
【０８５３】
このようにすることによって、要素復号器５０は、所定の本数以下の枝を有する任意のトレリス符号の復号を、同一の構成で行うことができる。すなわち、通常、各符号構成に応じた固有のトレリスに基づいた復号を行う必要があるところを、要素復号器５０は、トレリス上の枝に着目することによって、符号構成に依らず、任意の符号の復号を行うことができる。このとき、要素復号器５０は、要素符号化器が非線形符号であった場合にも、復号することができる。
【０８５４】
なお、ここでは、３２本以下の枝を有するトレリス構造となる符号の復号を行う場合について説明したが、要素復号器５０は、この枝の本数に限定されるものでないことはいうまでもない。
【０８５５】
以下、ここで示した手法における枝の番号付けとして、３つの具体例を示す。
【０８５６】
５−１−２ 遷移元のステートと遷移先のステートとの間での番号付け
ボーゼンクラフト型の畳み込み符号化器においては、遅延素子に対して時系列にデータが保持されることから、遷移先のステートが限定される。具体的に説明するために、先に図１８に示した畳み込み符号化器を用いると、遷移元のステートが“００００”であった場合には、シフトレジスタ２０１₃、シフトレジスタ２０１₂及びシフトレジスタ２０１₁の内容が、次時刻ではシフトレジスタ２０１₄、シフトレジスタ２０１₃及びシフトレジスタ２０１₂の内容にそのまま移行するため、遷移先のステートは、“００００”、“０００１”に限定される。このように、ボーゼンクラフト型の畳み込み符号化器においては、メモリ数が決定された時点で遷移先のステートが決定される。そのため、ボーゼンクラフト型の畳み込み符号化器においては、符号構成に依らず、任意のステートと任意のステートとを結ぶ枝の有無を容易に求めることができる。
【０８５７】
そこで、軟出力復号回路９０は、符号情報生成回路１５１によって、遷移元のステートと遷移先のステートとを結ぶ枝に対して一意に番号付けを行う。すなわち、軟出力復号回路９０は、ボーゼンクラフト型の畳み込み符号の復号を行う場合には、トレリスの一意性を利用した枝の番号付けを行う。そして、軟出力復号回路９０は、番号付けされた枝毎の入出力パターンを算出し、この情報を時間軸に沿って求められる枝入出力情報ＢＩＯとして、Ｉγ分配回路１５７及び軟出力算出回路１６１に供給する。また、軟出力復号回路９０は、Ｉγ分配回路１５７における枝入出力情報算出回路２２３によって、少なくともメモリ数情報ＭＮ及び枝入出力情報ＢＩＯに基づいて、時間軸とは逆順に沿って求められる枝入出力情報ＢＩを算出し、Ｉβ０用Ｉγ分配回路２２４₁及びＩβ１用Ｉγ分配回路２２４₂に供給する。
【０８５８】
具体的には、軟出力復号回路９０は、先に図１４に示した符号化率が“１／ｎ”で表されるボーゼンクラフト型の畳み込み符号化器の復号を行う場合には、符号情報生成回路１５１によって、例えば図６７に示すように、メモリ数に応じて各枝に対して一意に番号付けを行い、時間軸に沿った枝入出力情報ＢＩＯを算出する。すなわち、軟出力復号回路９０は、符号情報生成回路１５１によって、メモリ数が“４”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“３”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行い、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ｃ）に示すように番号付けを行い、メモリ数が“１”の畳み込み符号化器の復号を行う場合には、同図（Ｄ）に示すように番号付けを行う。同図においては、例えば、ステート番号が“０”のステートへと入力される２本の各枝に“０”，“１”の番号を付し、ステート番号が“１”のステートへと入力される２本の各枝に“２”，“３”の番号を付している。
【０８５９】
一方、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、例えば図６８に示すように、メモリ数に応じて各枝に対して一意に番号付けを行い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出する。すなわち、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、メモリ数が“４”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“３”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行い、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ｃ）に示すように番号付けを行い、メモリ数が“１”の畳み込み符号化器の復号を行う場合には、同図（Ｄ）に示すように番号付けを行う。同図においては、例えば、ステート番号が“０”のステートから出力していく２本の各枝に“０”，“１”の番号を付し、ステート番号が“１”のステートから出力していく２本の各枝に“２”，“３”の番号を付している。
【０８６０】
また、軟出力復号回路９０は、先に図１５に示した符号化率が“２／３”で表されるボーゼンクラフト型の畳み込み符号化器の復号を行う場合には、符号情報生成回路１５１によって、例えば図６９に示すように、メモリ数に応じて各枝に対して一意に番号付けを行い、時間軸に沿った枝入出力情報ＢＩＯを算出する。
すなわち、軟出力復号回路９０は、符号情報生成回路１５１によって、メモリ数が“３”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行う。同図においては、例えば、ステート番号が“０”のステートへと入力される４本の各枝に“０”，“１”，“２”，“３”の番号を付し、ステート番号が“１”のステートへと入力される４本の各枝に“４”，“５”，“６”，“７”の番号を付している。
【０８６１】
一方、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、例えば図７０に示すように、メモリ数に応じて各枝に対して一意に番号付けを行い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出する。すなわち、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、メモリ数が“３”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行う。同図においては、例えば、ステート番号が“０”のステートから出力していく４本の各枝に“０”，“１”，“２”，“３”の番号を付し、ステート番号が“１”のステートから出力していく４本の各枝に“４”，“５”，“６”，“７”の番号を付している。
【０８６２】
このようにすることによって、軟出力復号回路９０は、符号構成に依らず、枝番号から、遷移元のステートと遷移先のステートとを一意に把握することができる。したがって、例えば、あるステートの時にある入力がされたときの枝に対する番号付けといった、符号に依存した番号付けを行った場合には、遷移元のステートと遷移先のステートとは、一意に定まる必然性はないが、軟出力復号回路９０は、トレリスの一意性を利用して、ステートに依存した枝の番号付けを行うことによって、枝番号と入出力パターンとの関係が一意に定まることから、簡易な制御で復号を行うことができる。
【０８６３】
なお、この手法による枝の番号付けの具体例としては、図６７乃至図７０に示すものが挙げられるが、遷移元のステートと遷移先のステートとを結ぶ枝に対して一意に番号付けがされていれば、具体的な番号は同図に示したものに限定されることはない。
【０８６４】
５−１−３ 時間軸に沿った番号付け及び時間軸とは逆順に沿った番号付け
例えばマッシィ型といったボーゼンクラフト型の畳み込み符号化器以外のものにおいては、ボーゼンクラフト型の畳み込み符号化器のように、遅延素子に対して時系列にデータが保持されないことから、遷移先のステートが限定されることはない。具体的に説明するために、先に図２２に示した畳み込み符号化器を用いると、遷移元のステートが“０００”であった場合には、次時刻におけるシフトレジスタ２０５₃の内容は、前時刻におけるシフトレジスタ２０５₂の内容がそのまま移行したものではなく、また、次時刻におけるシフトレジスタ２０５₂の内容は、前時刻におけるシフトレジスタ２０５₁の内容がそのまま移行したものではない。そのため、遷移先のステートは、メモリ数毎には限定されず、符号構成に応じて多様となる。
【０８６５】
そこで、軟出力復号回路９０は、符号情報生成回路１５１によって、遷移先のステートから見て入力される枝を基準とした番号付けを行うとともに、番号付けされた枝毎の入出力パターンを算出し、この情報を、時間軸に沿って求められる枝入出力情報ＢＩＯとして、Ｉγ分配回路１５７及び軟出力算出回路１６１に供給する。そして、軟出力復号回路９０は、Ｉα算出回路１５８における制御信号生成回路２４０によって、符号構成に基づいて遷移元のステートを別途算出し、制御信号ＰＳＴとして加算比較選択回路２４２に供給する。また、軟出力復号回路９０は、Ｉγ分配回路１５７における枝入出力情報算出回路２２３によって、少なくとも各時刻における出力に影響を与える生成行列情報ＣＧに基づいて、遷移元のステートから見て出力していく枝を基準とした番号付けを行うとともに、番号付けされた枝毎の入出力パターンを算出し、この情報を、時間軸とは逆順に沿って求められる枝入出力情報ＢＩとして、Ｉβ０用Ｉγ分配回路２２４₁及びＩβ１用Ｉγ分配回路２２４₂に供給する。そして、軟出力復号回路９０は、Ｉβ算出回路１５９における制御信号生成回路２８０によって、符号構成に基づいて遷移先のステートを別途算出し、制御信号ＮＳＴとしてＩβ０用加算比較選択回路２８１及びＩβ１用加算比較選択回路２８２に供給する。
【０８６６】
具体的には、軟出力復号回路９０は、先に図１６に示した符号化率が“２／３”で表されるマッシィ型の畳み込み符号化器の復号を行う場合には、符号情報生成回路１５１によって、例えば図７１に示すように、メモリ数に応じて各枝に対する番号付けを行い、時間軸に沿った枝入出力情報ＢＩＯを算出する。すなわち、軟出力復号回路９０は、符号情報生成回路１５１によって、メモリ数が“３”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行う。同図においては、例えば、ステート番号が“０”のステートへと入力される４本の各枝に“０”，“１”，“２”，“３”の番号を付し、ステート番号が“１”のステートへと入力される４本の各枝に“４”，“５”，“６”，“７”の番号を付している。なお、ここでは、各ステートに入力される４本の枝に対する番号付けの手法の具体例については詳述しないが、軟出力復号回路９０は、例えば、入力パターンの情報と、必要に応じて遷移元のステートの情報とを用いて、各枝に対する固有の番号付けを行うことができる。
【０８６７】
一方、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、例えば図７２に示すように、メモリ数に応じて各枝に対する番号付けを行い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出する。すなわち、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、メモリ数が“３”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行う。同図においては、例えば、ステート番号が“０”のステートから出力していく４本の各枝に“０”，“１”，“２”，“３”の番号を付し、ステート番号が“１”のステートから出力していく４本の各枝に“４”，“５”，“６”，“７”の番号を付している。なお、ここでは、各ステートに入力される４本の枝に対する番号付けの手法の具体例については詳述しないが、軟出力復号回路９０は、例えば入力パターンの情報のみを用いて、各枝に対する固有の番号付けを行うことができる。
【０８６８】
このように、軟出力復号回路９０は、各ステート毎に、時間軸に沿った番号付けと、時間軸とは逆順に沿った番号付けとを分けて行い、入出力パターンを算出するとともに、符号構成に基づいて遷移元のステート及び遷移先のステートを算出する。このようにすることによって、軟出力復号回路９０は、要素符号のパラメータによりトレリスの形状が変化するマッシィ型の畳み込み符号であっても、復号することが可能となる。
【０８６９】
なお、この手法による枝の番号付けの具体例としては、図７１及び図７２に示すものが挙げられるが、具体的な番号は同図に示したものに限定されることはない。また、ここでは、マッシィ型の畳み込み符号化器の復号を行う場合について説明したが、この手法は、マッシィ型の畳み込み符号以外の非線形符号を含む任意の符号に適用できるものである。勿論、この手法は、ボーゼンクラフト型の畳み込み符号にも適用できるものである。
【０８７０】
５−１−４ トレリス全体の一意性に基づく番号付け
符号における入力ビット数がメモリ数以下の場合には、トレリス上における各ステートから次時刻における全てのステートへとパスが到達するトレリス構造となる場合がある。すなわち、トレリスが、各ステートから次時刻における全てのステートへとパスが到達する構造を有する場合には、符号構成に依らず、一意に遷移元のステート番号と遷移先のステート番号とを把握することができる。
【０８７１】
そこで、軟出力復号回路９０は、符号情報生成回路１５１によって、トレリス全体の構造の一意性に基づいて、当該トレリス全体を考慮した全ての枝に対する番号付けを行う。そして、軟出力復号回路９０は、番号付けされた枝毎の入出力パターンを算出し、この情報を時間軸に沿って求められる枝入出力情報ＢＩＯとして、Ｉγ分配回路１５７及び軟出力算出回路１６１に供給する。また、軟出力復号回路９０は、Ｉγ分配回路１５７における枝入出力情報算出回路２２３によって、少なくともメモリ数情報ＭＮ及び枝入出力情報ＢＩＯに基づいて、時間軸とは逆順に沿って求められる枝入出力情報ＢＩを算出し、Ｉβ０用Ｉγ分配回路２２４₁及びＩβ１用Ｉγ分配回路２２４₂に供給する。
【０８７２】
具体的には、軟出力復号回路９０は、先に図１７に示した符号化率が“３／３”で表されるマッシィ型の畳み込み符号化器の復号を行う場合には、符号情報生成回路１５１によって、例えば図７３に示すように、メモリ数に応じて各枝に対して一意に番号付けを行い、時間軸に沿った枝入出力情報ＢＩＯを算出する。すなわち、軟出力復号回路９０は、符号情報生成回路１５１によって、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“１”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行う。同図（Ａ）においては、例えば、ステート番号が“０”のステートへと入力される８本の各枝を２本ずつ束ねて得られる４組の各枝に“０，１”，“２，３”，“４，５”，“６，７”の番号を付し、ステート番号が“１”のステートへと入力される８本の各枝を２本ずつ束ねて得られる４組の各枝に“８，９”，“１０，１１”，“１２，１３”，“１４，１５”の番号を付している。なお、ここでは、各ステートに入力される複数組の枝に対する番号付けの手法、及び、１組の枝における各パラレルパスに対する番号付けの手法の具体例については詳述しないが、軟出力復号回路９０は、例えば、生成行列情報ＣＧに基づく場合分けを行い、各場合において、入力パターンの情報と遷移元のステートの情報とを用いることによって、各枝に対する固有の番号付けを行うことができる。
【０８７３】
一方、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、例えば図７４に示すように、メモリ数に応じて各枝に対して一意に番号付けを行い、時間軸とは逆順に沿った枝入出力情報ＢＩを算出する。すなわち、軟出力復号回路９０は、枝入出力情報算出回路２２３によって、メモリ数が“２”の畳み込み符号化器の復号を行う場合には、同図（Ａ）に示すように番号付けを行い、メモリ数が“１”の畳み込み符号化器の復号を行う場合には、同図（Ｂ）に示すように番号付けを行う。同図（Ａ）においては、例えば、ステート番号が“０”のステートから出力していく８本の各枝を２本ずつ束ねて得られる４組の各枝に“０，１”，“２，３”，“４，５”，“６，７”の番号を付し、ステート番号が“１”のステートから出力していく８本の各枝を２本ずつ束ねて得られる４組の各枝に“８，９”，“１０，１１”，“１２，１３”，“１４，１５”の番号を付している。なお、ここでは、各ステートに入力される複数組の枝に対する番号付けの手法、及び、１組の枝における各パラレルパスに対する番号付けの手法の具体例については詳述しないが、軟出力復号回路９０は、例えば、生成行列情報ＣＧに基づく場合分けを行い、各場合において、入力パターンの情報と遷移元のステートの情報とを用いることによって、各枝に対する固有の番号付けを行うことができる。
【０８７４】
このように、軟出力復号回路９０は、トレリスが、各ステートから次時刻における全てのステートへとパスが到達するトレリス構造を有する場合には、当該トレリス全体の構造の一意性に基づいて、全ての枝に対する番号付けを行うことによって、符号構成に依らず、枝番号から、遷移元のステートと遷移先のステートとを一意に把握することができる。したがって、軟出力復号回路９０は、一意に遷移元のステート番号と遷移先のステート番号とを把握でき、簡易な制御で復号を行うことができる。
【０８７５】
なお、この手法による枝の番号付けの具体例としては、図７３及び図７４に示すものが挙げられるが、遷移元のステートと遷移先のステートとを結ぶ枝に対して一意に番号付けがされていれば、具体的な番号は同図に示したものに限定されることはない。
【０８７６】
５−２ 終結情報の入力方法
上述した終結情報生成回路１５３に関する特徴である。ＰＣＣＣ、ＳＣＣＣ、ＴＴＣＭ及びＳＣＴＣＭによる符号を繰り返し復号する場合には、終結処理が必須となる。そこで、要素復号器５０は、以下に示す２つの手法により終結情報を生成する。
【０８７７】
５−２−１ 入力ビット数分の情報の終結期間分の入力
上述したように、ボーゼンクラフト型の畳み込み符号化器においては、遷移先のステートが限定される。そこで、軟出力復号回路９０は、上述したように、ボーゼンクラフト型の畳み込み符号を終結する場合には、終結情報として、畳み込み符号化器に対する入力ビット数分の情報を終結期間分だけ入力することによって、終結ステートを明示する。
【０８７８】
具体的には、入力ビット数が“１”であり、メモリ数が“２”のボーゼンクラフト型の畳み込み符号化器による符号を“００”で表されるステートへ終結する場合には、軟出力復号回路９０は、終結情報生成回路１５３によって、例えば図７５に示すように、入力ビット数分である１ビットの“０”を終結ステート情報ＴＳＭとして１タイムスロットで生成し、メモリ数分である２タイムスロット分だけ終結ステート情報ＴＳＭを生成することによって、“００”という終結ステートを明示することができる。
【０８７９】
このようにすることによって、要素復号器５０は、符号化率がｋ／ｎで表される任意のボーゼンクラフト型の畳み込み符号の終結処理を行うことができる。要素復号器５０は、終結情報を入力するためのピンを最小限に抑えた構成とすることができ、例えば終結パターンが長くなり連続した終結処理が必要な場合にも、終結情報を適切に生成することができ、終結情報の入力の不整合を回避することができる。
【０８８０】
５−２−２ 終結ステートを示す情報の１タイムスロットでの入力
上述したように、例えばマッシィ型の畳み込み符号化器といったボーゼンクラフト型の畳み込み符号化器以外の要素符号化器においては、ボーゼンクラフト型の畳み込み符号化器のように、遷移先のステートが限定されることはない。そのため、ボーゼンクラフト型の畳み込み符号以外の符号を終結する場合には、終結情報として、入力ビット数分の情報を終結期間分だけ入力することはできない。
【０８８１】
そこで、軟出力復号回路９０は、上述したように、終結情報として、終結ステートを示す情報を１タイムスロットで入力することによって、終結ステートを明示する。
【０８８２】
具体的には、入力ビット数が“１”であり、メモリ数が“２”のマッシィ型の畳み込み符号化器による符号を“００”で表されるステートへ終結する場合には、軟出力復号回路９０は、終結情報生成回路１５３によって、例えば図７６に示すように、終結ステートを示す２ビットの“００”を終結ステート情報ＴＳＭとして１タイムスロットで生成することによって、“００”という終結ステートを明示することができる。
【０８８３】
このようにすることによって、要素復号器５０は、符号構成に応じてトレリスの構造が変化するマッシィ型の畳み込み符号を含むいかなるトレリス符号であっても終結処理を行うことができる。勿論、要素復号器５０は、この手法を用いて、ボーゼンクラフト型の畳み込み符号の終結処理を行うこともできる。また、この手法は、例えばいわゆるビタビ復号といった軟出力復号以外の復号にも適用可能なものである。
【０８８４】
５−３ 消去位置の処理
上述した受信値及び事前確率情報選択回路１５４に関する特徴である。
【０８８５】
軟出力復号においては、通常、少なくとも対数尤度Ｉγの算出時まで、パンクチャ等により符号出力が存在しない位置を示す情報を別途保持しておく必要があり、この情報を保持する記憶回路を備える等の対処が必要であった。
【０８８６】
そこで、軟出力復号回路９０は、上述したように、受信値及び事前確率情報選択回路１５４によって、内部消去情報生成回路１５２から供給される内部消去位置情報ＩＥＲＳに基づいて、符号出力が存在しない位置を尤度が“０”のシンボルに置き換える。すなわち、軟出力復号回路９０は、符号出力が存在しない位置に相当するビットが“０”であるか“１”であるかの確率が“１／２”であるものとすることによって、復号動作に影響を与えることなく、消去されていることに等価な状況を生成する。
【０８８７】
このようにすることによって、要素復号器５０は、符号出力が存在しない位置を示す情報を保持する記憶回路を別途備える必要がないことから、回路規模の削減を図ることができる。
【０８８８】
５−４ 対数尤度Ｉγの算出及び分配
上述したＩγ算出回路１５６及びＩγ分配回路１５７に関する特徴である。上述したように、要素復号器５０は、例えば先に図１４乃至図１７に示した畳み込み符号化器といった任意の要素符号化器による符号を、符号に依らず同一の構成で軟出力復号することができるものである。この目的を達成するために、要素復号器５０は、対数尤度Ｉγの算出及び分配に関し、以下に示す４つの特徴を有する。
【０８８９】
５−４−１ 全入出力パターン分の対数尤度Ｉγの算出・分配
軟出力復号回路９０は、任意の符号の復号を実現するために、Ｉγ算出回路１５６によって、あり得る全ての入出力パターン分の対数尤度Ｉγを算出し、Ｉγ分配回路１５７によって、符号構成に応じて決定される入出力パターンに応じて分配する。
【０８９０】
ここで、先に図１４乃至図１７に示した畳み込み符号化器を復号する場合について考える。これらの各畳み込み符号化器におけるトレリスは、３２本以下の枝を有する構造となり、多くとも３２通りの入出力パターンを有するものとなる。
そこで、軟出力復号回路９０は、図７７に概略を示すように、Ｉγ算出回路１５６における情報・符号Ｉγ算出回路２２１によって、３２通りの入出力パターンの全てを算出する。なお、同図において、“Ｉγ（００／０００）”は、要素符号化器における入力データ／出力データが“００／０００”である枝に対応する対数尤度Ｉγを示している。そして、軟出力復号回路９０は、符号構成に応じて決定される入出力パターンに応じて、上述したＩγ分配回路１５７におけるＩα用Ｉγ分配回路２２４₃、Ｉβ０用Ｉγ分配回路２２４₁又はＩβ１用Ｉγ分配回路２２４₂のそれぞれに相当する３２個のセレクタ５２０₁，５２０₂，・・・，５２０₃₂のそれぞれによって、３２通りの対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）の中から一の対数尤度Ｉγを選択し、選択されて得られた３２通りの対数尤度Ｉγに対して所定の処理を施した後、各枝番号０，１，・・・，３１に相当する対数尤度Ｉγ（０），Ｉγ（１），・・・，Ｉγ（３１）として分配して出力する。
【０８９１】
このようにすることによって、要素復号器５０は、所定の本数以下の枝を有する任意のトレリス符号の復号を、同一の構成で行うことができる。特に、この手法は、入出力パターンが少なく、トレリス上の枝の本数が多い場合には有効なものとなる。
【０８９２】
５−４−２ 少なくとも一部の入出力パターン分の対数尤度Ｉγの算出・分配ところで、“５−４−１”に示した手法の場合、Ｉγ分配回路１５７におけるＩα用Ｉγ分配回路２２４₃、Ｉβ０用Ｉγ分配回路２２４₁又はＩβ１用Ｉγ分配回路２２４₂は、３２通りの信号から一の信号を選択する、すなわち、３２対１の選択を行うセレクタを少なくとも３２個有することになり、回路規模が膨大なものとなる可能性がある。
【０８９３】
そこで、軟出力復号回路９０は、Ｉγ算出回路１５６によって、３２通りの入出力パターンの全てを算出するのではなく、少なくとも一部の入出力パターン分の対数尤度Ｉγを算出し、Ｉγ分配回路１５７によって、所望の対数尤度Ｉγを選択した後、選択した各対数尤度Ｉγを加算する。
【０８９４】
具体的に説明するために、ここでも、先に図１４乃至図１７に示した畳み込み符号化器を復号する場合について考える。この場合、図１４に示した畳み込み符号化器は、多くとも１６通りの入出力パターンを有し、図１５に示した畳み込み符号化器は、多くとも３２通りの入出力パターンを有し、図１６に示した畳み込み符号化器は、多くとも８通りの入出力パターンを有し、図１７に示した畳み込み符号化器は、多くとも１６通りの入出力パターンを有する。ここで、最も入出力パターンが多い図１５に示した畳み込み符号化器は、多くとも４通りの入力パターンと、多くとも８通りの出力パターンを有する。そこで、軟出力復号回路９０は、図７８に概略を示すように、Ｉγ算出回路１５６における情報・符号Ｉγ算出回路２２１によって、４通りの入力パターンと、８通りの出力パターンとに応じた対数尤度Ｉγを算出する。そして、軟出力復号回路９０は、符号構成に応じて決定される入出力パターンに応じて、Ｉγ分配回路１５７におけるセレクタ５３０₁によって、４通りの入力パターンに対応する４つの対数尤度Ｉγの中から一の対数尤度Ｉγを選択するとともに、Ｉγ分配回路１５７におけるセレクタ５３０₂によって、８通りの入力パターンに対応する８個の対数尤度Ｉγの中から一の対数尤度Ｉγを選択し、Ｉγ分配回路１５７における加算器５３１によって、選択されて得られた２つの対数尤度Ｉγを加算し、所定の処理を施した後、枝番号に相当する対数尤度Ｉγとして分配して出力する。Ｉγ分配回路１５７は、このような２つのセレクタ５３０₁，５３０₂と、加算器５３１とを有する回路を多くとも３２個有することによって、上述したＩα用Ｉγ分配回路２２４₃、Ｉβ０用Ｉγ分配回路２２４₁又はＩβ１用Ｉγ分配回路２２４₂のそれぞれを構成する。
【０８９５】
このようにすることによって、要素復号器５０は、３２対１の選択を行うセレクタといった回路規模が膨大なセレクタを備える必要がなく、４対１の選択及び８対１の選択を行うセレクタといった回路規模が少ないセレクタと加算器とを備えればよく、少ない回路規模で、所定の本数以下の枝を有する任意のトレリス符号の復号を、同一の構成で行うことができる。特に、この手法は、トレリス上の枝の本数に対して入出力パターンが多い場合には有効なものとなる。また、この手法は、例えば、符号化装置１がＴＴＣＭ又はＳＣＴＣＭによる符号化を行うものであった場合や、符号化装置１における入力データ及び出力データをシンボル単位で復号する場合等、入力ビット及び出力ビットをビット単位で分離することができない場合には、極めて有効なものとなる。
【０８９６】
５−４−３ 全入出力パターン分の対数尤度Ｉγに対する１時刻毎の正規化
Ｌｏｇ−ＢＣＪＲアルゴリズムにおいては、一般に、対数尤度同士の差分値のみが結果に影響し、対数尤度の値が大きいものほど重要度が高い。
【０８９７】
しかしながら、対数尤度Ｉγは、算出される過程において、時刻の経過とともに値の分布に偏りを生じ、一定時間の経過後には、対数尤度Ｉγを算出する系が表現可能な値の範囲を超過してしまうことがある。
【０８９８】
例えば、対数尤度Ｉγをハードウェアのように正値のみを扱う系により算出する場合には、対数尤度Ｉγの値は、徐々に増大していき、一定時間の経過後には、ハードウェアが表現可能な値の範囲を超過してしまう。また、対数尤度Ｉγを浮動小数点演算を行う系のように負値のみを扱う系により算出する場合を考えると、この場合には、対数尤度Ｉγの値は、徐々に減少していき、一定時間の経過後には、ソフトウェアとして表現可能な値の範囲を超過してしまう。このように、対数尤度Ｉγが表現可能な値の範囲を超過してしまい、当該表現可能な値の範囲を超過した対数尤度Ｉγは、クリップされることになる。
【０８９９】
そこで、軟出力復号回路９０は、対数尤度Ｉγがクリップされ、適切な対数尤度同士の差分を表現することが困難となることを回避するために、対数尤度Ｉγの分布の偏りを是正するための正規化を行う。
【０９００】
具体的には、軟出力復号回路９０は、“５−４−１”に示した手法によりあり得る全ての入出力パターン分の対数尤度Ｉγを算出する場合には、以下のような正規化を行う。すなわち、軟出力復号回路９０は、Ｉγ算出回路１５６におけるＩγ正規化回路２２２によって、情報・符号Ｉγ算出回路２２１により算出された複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のうち、確率γが最大値を有するものに対応する対数尤度Ｉγを、とり得る確率の最大値に対応する対数尤度に合わせるように、各対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）に対して所定の演算を施す。
【０９０１】
具体的には、軟出力復号回路９０は、要素復号器５０が対数尤度を負値として扱う場合、すなわち、上述した定数ｓｇｎが“＋１”の場合には、図７９に概略を示すように、Ｉγ算出回路１５６におけるＩγ正規化回路２２２によって、情報・符号Ｉγ算出回路２２１により算出された複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のうち、最大値を有するものを、要素復号器５０が表現可能な最大値に合わせるように、複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のそれぞれに対して所定の値を加算する。
【０９０２】
例えば、Ｉγ正規化回路２２２は、ある時刻に算出された複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）が、それぞれ、図８０（Ａ）に示す分布を呈しているものとしたとき、同図（Ｂ）に示すように、これらの対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のうち、最大値であるプロット×で示す対数尤度Ｉγ（１１／１１１）を“０”とするように、複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のそれぞれに対して所定の値を加算する。
【０９０３】
また、軟出力復号回路９０は、要素復号器５０が対数尤度を正値として扱う場合、すなわち、上述した定数ｓｇｎが“−１”の場合には、Ｉγ算出回路１５６におけるＩγ正規化回路２２２によって、情報・符号Ｉγ算出回路２２１により算出された複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のうち、最小値を有するものを、要素復号器５０が表現可能な最小値に合わせるように、複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のそれぞれから所定の値を減算する。
【０９０４】
例えば、Ｉγ正規化回路２２２は、ある時刻に算出された複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）が、それぞれ、図８１（Ａ）に示す分布を呈しているものとしたとき、同図（Ｂ）に示すように、これらの対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のうち、最小値であるプロット○で示す対数尤度Ｉγ（００／０００）を“０”とするように、複数の対数尤度Ｉγ（００／０００），Ｉγ（０１／０００），・・・，Ｉγ（１１／１１１）のそれぞれから所定の値を減算する。
【０９０５】
軟出力復号回路９０は、Ｉγ正規化回路２２２によって、このような正規化を行った後、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＧＡ，ＧＢ０，ＧＢ１としてＩγ分配回路１５７に供給する。
【０９０６】
要素復号器５０は、Ｉγ正規化回路２２２によって、１時刻毎にこのような正規化を行うことで、Ｉγ算出回路１５６からＩγ分配回路１５７へと供給される対数尤度ＧＡ，ＧＢ０，ＧＢ１のビット数を削減することができる。また、要素復号器５０は、値が大きく重要度の高い対数尤度がクリップされる事態を招くことがなく、適切な対数尤度同士の差分を表現することが可能となり、高精度の復号を行うことができる。
【０９０７】
なお、要素復号器５０は、Ｉγ正規化回路２２２を必ずしもＩγ算出回路１５６の内部に備える必要はない。例えば、要素復号器５０は、Ｉγ分配回路１５７の後段にＩγ正規化回路２２２を設けるようにしてもよい。勿論、この手法は、任意の符号の復号を実現する場合のみならず、固定符号を復号する場合にも有効なものである。
【０９０８】
５−４−４ 少なくとも一部の入出力パターン分の対数尤度Ｉγに対する正規化
軟出力復号回路９０は、“５−４−２”に示した手法により少なくとも一部の入出力パターン分の対数尤度Ｉγを算出する場合には、以下のような正規化を行う。すなわち、軟出力復号回路９０は、Ｉγ算出回路１５６におけるＩγ正規化回路２２２によって、情報・符号Ｉγ算出回路２２１により算出された入力パターンに応じた複数の対数尤度Ｉγのうち、確率γが最大値を有するものに対応する対数尤度Ｉγを、とり得る確率の最大値に対応する対数尤度に合わせるように、各対数尤度Ｉγに対して所定の演算を施す。
【０９０９】
具体的には、軟出力復号回路９０は、要素復号器５０が対数尤度を負値として扱う場合、すなわち、上述した定数ｓｇｎが“＋１”の場合には、図８２に概略を示すように、Ｉγ算出回路１５６におけるＩγ正規化回路２２２によって、情報・符号Ｉγ算出回路２２１により算出された入力パターンに応じた複数の対数尤度Ｉγのうち、最大値を有するものを、要素復号器５０が表現可能な最大値に合わせるように、複数の対数尤度Ｉγのそれぞれに対して所定の値を加算するとともに、情報・符号Ｉγ算出回路２２１により算出された出力パターンに応じた複数の対数尤度Ｉγのうち、最大値を有するものを、要素復号器５０が表現可能な最大値に合わせるように、複数の対数尤度Ｉγのそれぞれに対して所定の値を加算し、正規化を行う。
【０９１０】
また、軟出力復号回路９０は、要素復号器５０が対数尤度を正値として扱う場合、すなわち、上述した定数ｓｇｎが“−１”の場合には、Ｉγ算出回路１５６におけるＩγ正規化回路２２２によって、情報・符号Ｉγ算出回路２２１により算出された入力パターンに応じた複数の対数尤度Ｉγのうち、最小値を有するものを、要素復号器５０が表現可能な最小値に合わせるように、複数の対数尤度Ｉγのそれぞれに対して所定の値を加算するとともに、情報・符号Ｉγ算出回路２２１により算出された出力パターンに応じた複数の対数尤度Ｉγのうち、最小値を有するものを、要素復号器５０が表現可能な最小値に合わせるように、複数の対数尤度Ｉγのそれぞれに対して所定の値を加算し、正規化を行う。
【０９１１】
すなわち、軟出力復号回路９０は、入力パターンに応じた対数尤度Ｉγと、出力パターンに応じた対数尤度Ｉγとに対して、それぞれ、正規化を行う。
【０９１２】
軟出力復号回路９０は、Ｉγ正規化回路２２２によって、このような正規化を行った後、必要なダイナミックレンジに応じてクリッピングを行い、対数尤度ＧＡ，ＧＢ０，ＧＢ１としてＩγ分配回路１５７に供給する。
【０９１３】
要素復号器５０は、Ｉγ正規化回路２２２によって、１時刻毎にこのような正規化を行うことで、最大値又は最小値を有する対数尤度Ｉγを探索する規模を小さくすることができ、処理の高速化及び回路規模の削減を図ることができる。そして、要素復号器５０は、Ｉγ算出回路１５６からＩγ分配回路１５７へと供給される対数尤度ＧＡ，ＧＢ０，ＧＢ１のビット数を削減することができ、値が大きく重要度の高い対数尤度がクリップされる事態を招くことがなく、適切な対数尤度同士の差分を表現することが可能となり、高精度の復号を行うことができる。
【０９１４】
ただし、この場合、符号構成によっては、最終的な対数尤度Ｉγの最大値又は最小値が、要素復号器５０が表現可能な最大値又は最小値に一致するとは限らないが、全ての入出力パターンが現れる場合には、“５−４−３”に示した手法による正規化と同等になることから、性能が劣化することはない。
【０９１５】
なお、要素復号器５０は、この場合においても、Ｉγ正規化回路２２２を必ずしもＩγ算出回路１５６の内部に備える必要はない。
【０９１６】
５−５ 対数尤度Ｉα，Ｉβの算出
上述したＩα算出回路１５８及びＩβ算出回路１５９に関する特徴である。また、特徴によっては、Ｉγ分配回路１５７に関するものもある。要素復号器５０は、対数尤度Ｉα，Ｉβを算出するにあたって、以下に示す９つの特徴を有する。
【０９１７】
５−５−１ 対数尤度Ｉαと対数尤度Ｉγとの和の算出
軟出力復号において、対数軟出力Ｉλを算出する際には、上式（５５）に示したように、対数尤度Ｉαと対数尤度Ｉγとの和を予め求める必要がある。すなわち、軟出力復号においては、通常、対数軟出力Ｉλを算出するために、対数尤度Ｉαと対数尤度Ｉγとの和を算出する回路を別途備える必要がある。そのため、対数軟出力Ｉλを算出する回路の規模が増大する虞がある。
【０９１８】
そこで、軟出力復号回路９０は、対数尤度Ｉαを算出する過程で求められる対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを、対数軟出力Ｉλの算出に流用する。具体的には、軟出力復号回路９０は、上述したように、Ｉα算出回路１５８によって、算出した対数尤度Ｉαをそのまま出力するのではなく、算出した対数尤度Ｉαと対数尤度Ｉγとの和を出力する。すなわち、Ｉα算出回路１５８は、加算比較選択回路２４１，２４２により対数尤度Ｉαを算出する過程で求められる対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力する。
【０９１９】
このようにすることによって、要素復号器５０は、対数軟出力Ｉλを算出するために必要となる対数尤度Ｉαと対数尤度Ｉγとの和を算出する回路を備える必要がなくなり、回路規模の削減を図ることができる。
【０９２０】
５−５−２ パラレルパスに対する前処理
例えば先に図１７に示した畳み込み符号化器による符号のように、トレリス上にパラレルパスが存在する符号を復号したい場合がある。ここで、図１７に示した畳み込み符号化器の場合を例とすると、トレリスは、先に図２５に一例を示したように、各ステートから次時刻におけるステートへと２本１組のパラレルパスが４組到達する構造となる。すなわち、この場合のトレリスは、各ステートに８本のパスが到達する構造となる。
【０９２１】
ここで、パラレルパスは、遷移元のステートが同一であり且つ遷移先のステートが同一であることに着目する。すなわち、パラレルパスは、１本のパスとして擬制できることに着目する。この点に着目することによって、軟出力復号回路９０は、トレリス上にパラレルパスが存在する符号を復号する場合には、対数尤度Ｉα，Ｉβを算出する前に、予めパラレルパスに対応する対数尤度Ｉγに対してｌｏｇ−ｓｕｍ演算を行う。具体的には、軟出力復号回路９０は、上述したＩγ分配回路１５７におけるＩβ０用パラレルパス処理回路２２５₁、Ｉβ１用パラレルパス処理回路２２５₂及びＩα用パラレルパス処理回路２２５₃を備え、パラレルパスに対応する対数尤度Ｉγに対してｌｏｇ−ｓｕｍ演算を行い、パラレルパスを束ねる。
【０９２２】
このようにすることによって、要素復号器５０は、Ｉα算出回路１５８及びＩβ算出回路１５９の処理の負担を軽減することができ、性能を劣化することなく処理の高速化を図ることができる。
【０９２３】
なお、要素復号器５０は、Ｉγ分配回路１５７にパラレルパスを束ねる機能を持たせているが、この構成に限定される必要はない。すなわち、要素復号器５０としては、対数尤度Ｉα，Ｉβの算出前に、パラレルパスに対応する対数尤度Ｉγを束ねればよい。また、ここでは、２本のパラレルパスを１組に束ねるものとして説明しているが、例えば４本といった任意の数のパラレルパスを１組に束ねるようにしてもよい。
【０９２４】
５−５−３ 加算比較選択回路の共用
要素復号器５０は、任意の符号の復号を可能とするものであるが、入力ビット数をｋとしたとき、各符号を復号するためには、対数尤度Ｉα，Ｉβを算出するために加算比較選択処理及びｌｏｇ−ｓｕｍ補正により補正項を追加する処理を行う加算比較選択回路として、各ステートに２^k本のパスが到達するトレリスに対応するものを個別に備える必要がある。このような加算比較選択回路は、一般に、要素符号化器に対する入力ビット数ｋが大きい符号に対応するものほど、回路規模が増大し、処理の負担が大きくなる。
【０９２５】
ここで、先に図１４乃至図１７に示した４種類の畳み込み符号化器による符号を復号する場合を考える。この場合、図１４に示した畳み込み符号化器による符号に対応する加算比較選択処理回路としては、各ステートから次時刻におけるステートへと２¹＝２本のパスが到達する構造を有するトレリスに対応するものが必要となる。また、図１５及び図１６に示した畳み込み符号化器による符号に対応する加算比較選択処理回路としては、各ステートから次時刻におけるステートへと２²＝４本のパスが到達する構造を有するトレリスに対応するものが必要となる。さらに、図１７に示した畳み込み符号化器による符号に対応する加算比較選択処理回路としては、各ステートから次時刻におけるステートへと２³＝８本のパスが到達する構造を有するトレリスに対応するものが必要となる。
【０９２６】
ところで、図１７に示した畳み込み符号化器による符号は、トレリス上にパラレルパスが存在するものである。このとき、“５−５−２”に示した手法によりパラレルパスを束ねた場合には、この符号のトレリスは、畳み込み符号化器におけるメモリ数ν＝２を用いて、各ステートから次時刻におけるステートへと２ν＝２²＝４本のパスが到達する構造を有するものと擬制することができる。
【０９２７】
そこで、軟出力復号回路９０は、要素符号化器に対する入力ビット数がｋ＝３である符号に対応する加算比較選択回路を備えず、要素符号化器に対する入力ビット数がｋ＝２＝νである符号に対応する加算比較選択回路と共用する。
【０９２８】
具体的には、軟出力復号回路９０は、Ｉα算出回路１５８における加算比較選択回路として、要素符号化器に対する入力ビット数がｋ＝１，２である符号に対応する加算比較選択回路２４１，２４２のみを備えるとともに、Ｉβ算出回路１５９における加算比較選択回路としても、要素符号化器に対する入力ビット数がｋ＝１，２である符号に対応する加算比較選択回路２８３，２８４のみを備え、要素符号化器に対する入力ビット数がｋ＝３である符号に対する処理を、加算比較選択回路２４２，２８４により行う。すなわち、軟出力復号回路９０は、要素符号化器に対する入力ビット数がｋ＝３であり且つメモリ数がν＝２＜ｋである符号であって、トレリス上にパラレルパスが存在する符号に対応する加算比較選択回路の代わりに、要素符号化器に対する入力ビット数がｋ＝２＝νである符号に対応する加算比較選択回路を共用する。
【０９２９】
このようにすることによって、要素復号器５０は、要素符号化器に対する入力ビット数がｋ＝３である符号に対応する加算比較選択回路を備える必要がなく、回路規模の削減を図ることができる。
【０９３０】
なお、ここでは、要素符号化器に対する入力ビット数がｋ＝３である符号に対応する加算比較選択回路を、要素符号化器に対する入力ビット数がｋ＝２である符号に対応する加算比較選択回路と共用する例について説明したが、要素復号器５０としては、符号構成によっては、例えば、要素符号化器に対する入力ビット数がｋ＝２である符号に対応する加算比較選択回路を、要素符号化器に対する入力ビット数がｋ＝１である符号に対応する加算比較選択回路と共用するといったように、要素符号化器に対する入力ビット数が小さい符号に対応する加算比較選択回路と共用することもできる。例えば、要素符号化器に対する入力ビット数がｋ＝３であり、各ステートから任意のステートに対して４本１組のパラレルパスが２組到達しているような符号において、これらの４本のパラレルパスを１組に束ねた場合には、要素符号化器に対する入力ビット数がｋ＝１である符号に対応する加算比較選択回路と共用することができる。すなわち、要素復号器５０は、要素符号化器に対する入力ビット数がｋ₁であり且つメモリ数がν＜ｋ₁である符号であって、トレリス上にパラレルパスが存在する符号に対応する加算比較選択回路を、要素符号化器に対する入力ビット数がｋ₂＜ｋ₁であり且つメモリ数がνである符号に対応する加算比較選択回路と共用することができるものである。
【０９３１】
５−５−４ 対数軟出力Ｉλの算出用の対数尤度Ｉγの出力
さて、“５−５−２”に示した手法によりパラレルパスを束ねた場合には、Ｉα算出回路１５８及びＩβ算出回路１５９における加算比較選択回路の処理が簡易なものとなり、処理の高速化の面で有効であることは、上述した通りであるが、最終的に必要な結果である対数軟出力Ｉλを算出するためには、各パラレルパスに対応する個別のメトリックが必要となる。すなわち、軟出力復号においては、対数軟出力Ｉλを算出する際には、パラレルパスを束ねた場合の対数尤度Ｉγを、そのまま用いることはできない。
【０９３２】
そこで、軟出力復号回路９０は、トレリス上にパラレルパスが存在する符号を復号する場合であって、パラレルパスを束ねた場合には、対数軟出力Ｉλを算出するために用いる対数尤度Ｉγを別途出力する。具体的には、軟出力復号回路９０は、Ｉγ分配回路１５７におけるＩα用Ｉγ分配回路２２４₃により分配して得られた対数尤度ＰＧＡを、Ｉα用パラレルパス処理回路２２５₃に供給するとともに、対数尤度ＤＧＡＢとして別途出力する。
【０９３３】
このようにすることによって、要素復号器５０は、復号結果に影響を与えることなく、パラレルパスを束ねることが可能となり、結果として、Ｉα算出回路１５８及びＩβ算出回路１５９の処理の負担を軽減し、性能を劣化することなく処理の高速化を図ることが可能となる。すなわち、要素復号器５０は、パラレルパスを束ねる際には、必然的に、対数軟出力Ｉλを算出するために用いる対数尤度Ｉγを別途出力することになる。
【０９３４】
５−５−５ パラレルパスに対する対数尤度Ｉαと対数尤度Ｉγとの和の算出“５−５−１”に示したように、対数軟出力Ｉλを算出するために、対数尤度Ｉαを算出する過程で求められる対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを出力することは、回路規模の削減の面から有効であるが、トレリス上にパラレルパスが存在する符号を復号するにあたっては、“５−５−１”に示した手法により求めた対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを、そのまま出力することはできない。
【０９３５】
そこで、軟出力復号回路９０は、トレリス上にパラレルパスが存在する符号を復号する場合であって、パラレルパスを束ねた場合には、対数尤度Ｉαを算出するための加算比較選択回路とは別に、対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγを算出する回路を備え、この算出結果を対数軟出力Ｉλの算出に用いる。具体的には、軟出力復号回路９０は、Ｉα算出回路１５８におけるＩα＋Ｉγ算出回路２４３を備え、このＩα＋Ｉγ算出回路２４３によって、加算比較選択回路２４２により算出される対数尤度Ｉαと、Ｉγ分配回路１５７によりパラレルパスを束ねない状態で得られる対数尤度Ｉγとを加算し、この和を対数軟出力Ｉλの算出に用いる。
【０９３６】
このようにすることによって、要素復号器５０は、復号結果に影響を与えることなく、パラレルパスを束ねることが可能となり、結果として、Ｉα算出回路１５８及びＩβ算出回路１５９の処理の負担を軽減し、性能を劣化することなく処理の高速化を図ることが可能となる。すなわち、要素復号器５０は、パラレルパスを束ねる際には、必然的に、対数軟出力Ｉλを算出するために用いる対数尤度Ｉαと対数尤度Ｉγとの和を別途算出することになる。
【０９３７】
５−５−６ 符号構成に応じた対数尤度の選択
先に“５−１−２”に示したように、ボーゼンクラフト型の畳み込み符号化器においては、遅延素子に対して時系列にデータが保持されることから、遷移先のステートが限定され、トレリスに一意性が存在する。
【０９３８】
そこで、軟出力復号回路９０は、ボーゼンクラフト型の畳み込み符号を復号する場合には、トレリスの一意性を利用して、畳み込み符号化器のメモリ数が可変となる場合にも容易に復号できる機能を備える。具体的には、軟出力復号回路９０は、先に示した図３４、図３６、図３９及び図４０には図示していないが、Ｉα算出回路１５８における加算比較選択回路２４１，２４２と、Ｉβ算出回路１５９における加算比較選択回路２８３，２８４との内部に、処理を行う対数尤度Ｉα，Ｉβを選択するセレクタを備える。
【０９３９】
例えば、先に図１４に示した畳み込み符号化器のように、メモリ数が“１”、“２”、“３”、“４”の間で可変となる畳み込み符号化器におけるトレリスの一例を、メモリ数に応じてそれぞれ、図８３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）に示す。すなわち、同図（Ａ）に示すトレリスは、メモリ数が“１”の場合の一例であり、同図（Ｂ）に示すトレリスは、メモリ数が“２”の場合の一例であり、同図（Ｃ）に示すトレリスは、メモリ数が“３”の場合の一例であり、同図（Ｄ）に示したトレリスは、メモリ数が“４”の場合の一例である。
【０９４０】
これらの４つのトレリスにおいてステート番号が“０”のステートを合わせ、各トレリスを重ねると、図８４に示すようになる。同図において、実線で示す枝は、図８３（Ａ）に示したトレリス上の枝であり、破線で示す枝は、図８３（Ｂ）に示したトレリス上の枝であり、一点鎖線で示す枝は、図８３（Ｃ）に示したトレリス上の枝であり、二点鎖線で示す枝は、図８３（Ｄ）に示したトレリス上の枝である。
【０９４１】
図８４からわかるように、ステート番号が“０”、“１”のステートに到達する枝は、４通りの枝が重なったものと、４通りの枝が互いに異なるステートから到達するものとがある。したがって、畳み込み符号化器のメモリ数を可変にした場合には、メモリ数に応じて、互いに異なるステートから到達する４本の枝のうちの１本を選択すればよい。
【０９４２】
また、ステート番号が“２”、“３”のステートに到達する枝は、３通りの枝が重なったものと、３通りの枝が互いに異なるステートから到達するものとがある。したがって、畳み込み符号化器のメモリ数を可変にした場合には、メモリ数に応じて、互いに異なるステートから到達する３本の枝のうちの１本を選択すればよい。
【０９４３】
さらに、ステート番号が“４”、“５”、“６”、“７”のステートに到達する枝は、２通りの枝が重なったものと、２通りの枝が互いに異なるステートから到達するものとがある。したがって、畳み込み符号化器のメモリ数を可変にした場合には、メモリ数に応じて、互いに異なるステートから到達する２本の枝のうちの１本を選択すればよい。
【０９４４】
また、ステート番号が“８”以降のステートに到達する枝は、図８３（Ｄ）に示した畳み込み符号化器によるもののみであることから、枝の選択動作を行う必要はない。
【０９４５】
これらのことを考慮すると、上述した１６個のｌｏｇ−ｓｕｍ演算回路２４５_nを有する加算比較選択回路２４１としては、例えば図８５に概略を示すように、４つのセレクタ５４０₁，５４０₂，５４０₃，５４０₄を有し、次時刻における対数尤度ＡＬを算出する際に、前時刻において算出した対数尤度ＡＬを選択すればよいことになる。
【０９４６】
すなわち、加算比較選択回路２４１は、セレクタ５４０₁によって、メモリ数情報ＭＮに基づいて、前時刻において算出された対数尤度ＡＬのうち、遷移元のステート番号が“１”であるステートに対応する対数尤度ＡＬ０１、遷移元のステート番号が“２”であるステートに対応する対数尤度ＡＬ０２、遷移元のステート番号が“４”であるステートに対応する対数尤度ＡＬ０４、遷移元のステート番号が“８”であるステートに対応する対数尤度ＡＬ０８のうちの一の対数尤度を選択する。セレクタ５４０₁は、例えば、要素符号化器がメモリ数が“１”のものであった場合には、対数尤度ＡＬ０１を選択し、要素符号化器がメモリ数が“２”のものであった場合には、対数尤度ＡＬ０２を選択し、要素符号化器がメモリ数が“３”のものであった場合には、対数尤度ＡＬ０４を選択し、要素符号化器がメモリ数が“４”のものであった場合には、対数尤度ＡＬ０８を選択する。ｌｏｇ−ｓｕｍ演算回路２４５₁，２４５₂には、対数尤度ＡＬ００が対数尤度Ａ０として供給されるとともに、セレクタ５４０₁により選択された対数尤度が対数尤度Ａ１として供給される。
【０９４７】
また、加算比較選択回路２４１は、セレクタ５４０₂によって、メモリ数情報ＭＮに基づいて、前時刻において算出された対数尤度ＡＬのうち、遷移元のステート番号が“３”であるステートに対応する対数尤度ＡＬ０３、遷移元のステート番号が“５”であるステートに対応する対数尤度ＡＬ０５、遷移元のステート番号が“９”であるステートに対応する対数尤度ＡＬ０９のうちの一の対数尤度を選択する。セレクタ５４０₂は、例えば、要素符号化器がメモリ数が“２”のものであった場合には、対数尤度ＡＬ０３を選択し、要素符号化器がメモリ数が“３”のものであった場合には、対数尤度ＡＬ０５を選択し、要素符号化器がメモリ数が“４”のものであった場合には、対数尤度ＡＬ０９を選択する。ｌｏｇ−ｓｕｍ演算回路２４５₃，２４５₄には、対数尤度ＡＬ０１が対数尤度Ａ０として供給されるとともに、セレクタ５４０₂により選択された対数尤度が対数尤度Ａ１として供給される。
【０９４８】
さらに、加算比較選択回路２４１は、セレクタ５４０₃によって、メモリ数情報ＭＮに基づいて、前時刻において算出された対数尤度ＡＬのうち、遷移元のステート番号が“６”であるステートに対応する対数尤度ＡＬ０６、遷移元のステート番号が“１０”であるステートに対応する対数尤度ＡＬ１０のうちの一の対数尤度を選択する。セレクタ５４０₃は、例えば、要素符号化器がメモリ数が“３”のものであった場合には、ＡＬ０６を選択し、要素符号化器がメモリ数が“４”のものであった場合には、ＡＬ１０を選択する。ｌｏｇ−ｓｕｍ演算回路２４５₅，２４５₆には、対数尤度ＡＬ０２が対数尤度Ａ０として供給されるとともに、セレクタ５４０₃により選択された対数尤度が対数尤度Ａ１として供給される。
【０９４９】
さらにまた、加算比較選択回路２４１は、セレクタ５４０₄によって、メモリ数情報ＭＮに基づいて、前時刻において算出された対数尤度ＡＬのうち、遷移元のステート番号が“７”であるステートに対応する対数尤度ＡＬ０７、遷移元のステート番号が“１１”であるステートに対応する対数尤度ＡＬ１１のうちの一の対数尤度を選択する。セレクタ５４０₄は、例えば、要素符号化器がメモリ数が“３”のものであった場合には、ＡＬ０７を選択し、要素符号化器がメモリ数が“４”のものであった場合には、ＡＬ１１を選択する。ｌｏｇ−ｓｕｍ演算回路２４５₇，２４５₈には、対数尤度ＡＬ０３が対数尤度Ａ０として供給されるとともに、セレクタ５４０₄により選択された対数尤度が対数尤度Ａ１として供給される。
【０９５０】
このように、軟出力復号回路９０は、加算比較選択回路内にセレクタを備えることによって、メモリ数が可変となるボーゼンクラフト型の畳み込み符号を復号することができる。すなわち、軟出力復号回路９０は、ボーゼンクラフト型の畳み込み符号のトレリスの一意性を利用することによって、メモリ数に応じた符号のトレリスを効率よく重ねることができることから、メモリ数が可変となる符号の復号を可能とする要素復号器５０を容易に実現することができる。
【０９５１】
なお、ここでは、Ｉα算出回路１５８における加算比較選択回路２４１を例にあげて説明したが、要素復号器５０は、加算比較選択回路２４２や、Ｉβ算出回路１５９における加算比較選択回路２８３，２８４においても、同様の機能を備えるものである。
【０９５２】
また、上述した例では、最大で４対１の選択を行うセレクタを備えるものとして説明したが、トレリスの重ね方には任意性があり、この重ね方によっては、セレクタの規模を小さくすることも可能である。
【０９５３】
５−５−７ 対数尤度Ｉα，Ｉβに対する正規化
対数尤度Ｉα，Ｉβは、上述した対数尤度Ｉγと同様に、算出される過程において、時刻の経過とともに値の分布に偏りを生じ、一定時間の経過後には、対数尤度Ｉα，Ｉβを算出する系が表現可能な値の範囲を超過してしまうことがある。
【０９５４】
そこで、軟出力復号回路９０は、対数尤度Ｉα，Ｉβの分布の偏りを是正するための正規化を行う。
【０９５５】
この正規化の第１の方法としては、“５−４−３”に示した対数尤度Ｉγに対する正規化方法と同様に、要素復号器５０が対数尤度を負値として扱う場合、すなわち、上述した定数ｓｇｎが“＋１”の場合には、Ｉα算出回路１５８におけるＩα正規化回路２５０，２７２及びＩβ算出回路１５９におけるＩβ０正規化回路２９１，３０８等によって、１時刻毎に、算出された複数の対数尤度Ｉα，Ｉβのうち、最大値を有するものを、要素復号器５０が表現可能な最大値に合わせるように、複数の対数尤度Ｉα，Ｉβのそれぞれに対して所定の値を加算するものが考えられる。また、正規化の第１の方法としては、要素復号器５０が対数尤度を正値として扱う場合、すなわち、上述した定数ｓｇｎが“−１”の場合には、Ｉα算出回路１５８におけるＩα正規化回路２５０，２７２及びＩβ算出回路１５９におけるＩβ０正規化回路２９１，３０８等によって、１時刻毎に、算出された複数の対数尤度Ｉα，Ｉβのうち、最小値を有するものを、要素復号器５０が表現可能な最小値に合わせるように、複数の対数尤度Ｉα，Ｉβのそれぞれから所定の値を減算するものが考えられる。
【０９５６】
この第１の方法による正規化を行うＩα算出回路１５８におけるｌｏｇ−ｓｕｍ演算回路２４５_n，２５６_nと、Ｉβ算出回路１５９におけるｌｏｇ−ｓｕｍ演算回路２８６_n，２９２_nとは、図８６に概略を示すｌｏｇ−ｓｕｍ演算回路５５０のように表すことができる。すなわち、ｌｏｇ−ｓｕｍ演算回路５５０は、対数尤度Ｉγと１時刻前に算出された対数尤度Ｉα，Ｉβとを、加算器５５１により加算し、得られたデータから補正項算出回路５５２により補正項の値を算出する。そして、ｌｏｇ−ｓｕｍ演算回路５５０は、加算器５３３によって、加算器５５１からのデータと補正項算出回路５５２からのデータとを加算し、正規化回路５５４によって、加算器５５３からのデータに基づく判定情報ＪＤに基づいて、上述した正規化を行う。正規化されたデータは、レジスタ５５５により１時刻分だけ遅延され、対数尤度Ｉα，Ｉβとして、加算器５５１に供給されるとともに、外部に出力される。
【０９５７】
ここで、対数尤度Ｉαの正規化を行う場合について説明するために、１時刻前に算出された対数尤度Ｉαと対数尤度Ｉγのダイナミックレンジを、それぞれ、ａ,ｇと表すものとすると、正規化回路５５４は、図８７に示すような正規化を行うことになる。なお、ここでは、要素復号器５０が表現可能な最大値又は最小値を“０”とする。
【０９５８】
このとき、加算器５５１により算出された対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγのダイナミックレンジは、同図に示すように、ａ＋ｇで表される。このときの対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγの最大値又は最小値をＭ１と表す。続いて、補正項算出回路５５２及び加算器５５３による処理を経て得られたｌｏｇ−ｓｕｍ演算後のデータのダイナミックレンジは、ｌｏｇ−ｓｕｍ演算によるダイナミックレンジは増加しないことから、ａ＋ｇで表される。このときのデータの最大値又は最小値をＭ２と表す。
【０９５９】
正規化回路５５４は、ｌｏｇ−ｓｕｍ演算後のデータの最大値又は最小値Ｍ２を“０”とするような正規化を行うとともに、ダイナミックレンジがａ以上の値をクリップする。このとき、正規化回路５５４は、判定情報ＪＤに基づいて、ｌｏｇ−ｓｕｍ演算後のデータに対して加算又は減算すべき値を求め、正規化を行う。また、正規化回路５５４は、対数尤度Ｉβに対しても同様の正規化を行う。
【０９６０】
軟出力復号回路９０は、このような正規化を１時刻毎に行うことによって、値が大きく重要度の高い対数尤度がクリップされる事態を招くことがなく、適切な対数尤度同士の差分を表現することが可能となり、高精度の復号を行うことができる。特に、軟出力復号回路９０は、値が最大又は最小の対数尤度を“０”とする正規化を行う場合には、対数尤度が負値又は正値のみをとることから、正方向又は負方向の表現を必要とせず、必要なダイナミックレンジを最小限に抑えることができ、回路規模の削減を図ることができる。
【０９６１】
また、軟出力復号回路９０は、他の正規化方法を用いることもできる。すなわち、軟出力復号回路９０は、第２の方法として、Ｉα算出回路１５８におけるＩα正規化回路２５０，２７２及びＩβ算出回路１５９におけるＩβ０正規化回路２９１，３０８等によって、算出された複数の対数尤度Ｉα，Ｉβのうち、確率が最大のメトリックに対応する対数尤度Ｉα，Ｉβが所定の値を超過したときに、複数の対数尤度Ｉα，Ｉβのそれぞれに対して、当該所定の値を用いた演算を行う。
【０９６２】
具体的には、軟出力復号回路９０は、要素復号器５０が対数尤度を負値として扱う場合、すなわち、上述した定数ｓｇｎが“＋１”の場合には、Ｉα算出回路１５８におけるＩα正規化回路２５０，２７２及びＩβ算出回路１５９におけるＩβ０正規化回路２９１，３０８等によって、算出された複数の対数尤度Ｉα，Ｉβのうち、最大値を有するものが所定の値を超過したときに、複数の対数尤度Ｉα，Ｉβのそれぞれに対して所定の値を加算し、要素復号器５０が対数尤度を正値として扱う場合、すなわち、上述した定数ｓｇｎが“−１”の場合には、Ｉα算出回路１５８におけるＩα正規化回路２５０，２７２及びＩβ算出回路１５９におけるＩβ０正規化回路２９１，３０８等によって、算出された複数の対数尤度Ｉα，Ｉβのうち、最小値を有するものが所定の値を超過したときに、複数の対数尤度Ｉα，Ｉβのそれぞれから所定の値を減算する。
【０９６３】
特に、軟出力復号回路９０は、所定の値として、ダイナミックレンジの１／２を採用することによって、正規化処理が非常に簡易なものとなる。
【０９６４】
これについて、先に図８６に示したｌｏｇ−ｓｕｍ演算回路５５０を用いて説明する。ここで、対数尤度Ｉγのダイナミックレンジをｇと表し、１時刻前に算出された対数尤度Ｉαのダイナミックレンジがａで表され、且つ、この対数尤度Ｉαのダイナミックレンジをｘ＞ａだけ確保してあるものとし、確率が最大のメトリックに対応する最大値又は最小値を有する対数尤度Ｉαの値をｚ＜ｘ／２と表すものとすると、正規化回路５５４は、図８８に示すような正規化を行うことになる。
【０９６５】
このとき、加算器５５１により算出された対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγのダイナミックレンジは、上述したように、ｘ＋ｇで表される。また、このときの対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγの最大値又は最小値は、ｚ＋ｇとｘとのうちの値が小さい方であるｍｉｎ（ｚ＋ｇ，ｘ）で表される。続いて、補正項算出回路５５２及び加算器５５３による処理を経て得られたｌｏｇ−ｓｕｍ演算後のデータのダイナミックレンジは、ｌｏｇ−ｓｕｍ演算によるダイナミックレンジは増加しないことから、ｘ＋ｇで表される。このときのデータの最大値又は最小値は、最大で補正項の最大値であるｌｏｇ２（２の自然対数値）だけ変化することから、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２で表される。
【０９６６】
正規化回路５５４は、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２の値が、対数尤度Ｉαのダイナミックレンジｘの１／２であるｘ／２を超過したと判定した場合には、ｌｏｇ−ｓｕｍ演算後のデータから、ｘ／２だけ減算して正規化を行うとともに、ダイナミックレンジがｘ以上の値をクリップする。このときのデータの最大値又は最小値は、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２−ｘ／２で表される。正規化回路５５４は、対数尤度Ｉβに対しても同様の正規化を行う。
【０９６７】
ここで、ｌｏｇ−ｓｕｍ演算後のデータから対数尤度Ｉαのダイナミックレンジの１／２の値を減算するということは、ｌｏｇ−ｓｕｍ演算後のデータの最上位ビットを反転することに他ならない。すなわち、正規化回路５５４は、最上位ビットが“１”となったｌｏｇ−ｓｕｍ演算後のデータに対して、最上位ビットを反転して“０”とするような処理を行うことによって、正規化を行うことができる。
【０９６８】
このように、軟出力復号回路９０は、算出された複数の対数尤度Ｉα，Ｉβのうち、確率が最大のメトリックに対応する対数尤度Ｉα，Ｉβが所定の値を超過したと判定したときに、複数の対数尤度Ｉα，Ｉβのそれぞれに対して、当該所定の値を用いた演算を行い、正規化を行うこともできる。この場合、軟出力復号回路９０は、所定の値として、対数尤度Ｉα，Ｉβのダイナミックレンジの１／２の値とすることによって、最上位ビットを反転するだけでよく、簡易な回路構成の下に正規化を行うことができる。
【０９６９】
さらに、軟出力復号回路９０は、さらに他の正規化方法を用いることもできる。すなわち、軟出力復号回路９０は、第３の方法として、Ｉα算出回路１５８におけるＩα正規化回路２５０，２７２及びＩβ算出回路１５９におけるＩβ０正規化回路２９１，３０８等によって、算出された複数の対数尤度Ｉα，Ｉβのうち、確率が最大のメトリックに対応する対数尤度Ｉα，Ｉβが所定の値を超過したときに、次のタイムスロットにおいて、上述した第２の方法と同様に、複数の対数尤度Ｉα，Ｉβのそれぞれに対して、当該所定の値を用いた加算又は減算を行う。
【０９７０】
この第３の方法による正規化を行うＩα算出回路１５８におけるｌｏｇ−ｓｕｍ演算回路２４５_n，２５６_nと、Ｉβ算出回路１５９におけるｌｏｇ−ｓｕｍ演算回路２８６_n，２９２_nとは、図８９に概略を示すｌｏｇ−ｓｕｍ演算回路５６０のように表すことができる。すなわち、ｌｏｇ−ｓｕｍ演算回路５６０は、対数尤度Ｉγと１時刻前に算出された対数尤度Ｉα，Ｉβとを、加算器５６１により加算し、得られたデータから補正項算出回路５６２により補正項の値を算出し、加算器５６３によって、加算器５６１からのデータと補正項算出回路５６２からのデータとを加算する。そして、ｌｏｇ−ｓｕｍ演算回路５６０は、正規化回路５６４によって、レジスタ５６５からのデータに基づく判定情報ＪＤに基づいて、上述した正規化を行う。正規化されたデータは、レジスタ５６５により１時刻分だけ遅延され、対数尤度Ｉα，Ｉβとして、加算器５６１に供給されるとともに、外部に出力される。すなわち、ｌｏｇ−ｓｕｍ演算回路５６０は、レジスタ５６５から読み出されたデータが所定の値を超過したと判定されると、次のタイムスロットにおいて、正規化回路５６４による正規化を行う。
【０９７１】
ここで、対数尤度Ｉγのダイナミックレンジをｇと表し、１時刻前に算出された対数尤度Ｉαのダイナミックレンジがａで表され、且つ、この対数尤度Ｉαのダイナミックレンジをｘ＞ａだけ確保してあるものとし、確率が最大のメトリックに対応する最大値又は最小値を有する対数尤度Ｉαの値をｚ＜ｘ／２と表すものとすると、正規化回路５６４は、図９０に示すような正規化を行うことになる。
【０９７２】
このとき、加算器５６１により算出された対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγのダイナミックレンジは、上述したように、ｘ＋ｇで表される。また、このときの対数尤度Ｉαと対数尤度Ｉγとの和Ｉα＋Ｉγの最大値又は最小値も、上述したように、ｍｉｎ（ｚ＋ｇ，ｘ）で表される。続いて、補正項算出回路５６２及び加算器５６３による処理を経て得られたｌｏｇ−ｓｕｍ演算後のデータのダイナミックレンジは、ｌｏｇ−ｓｕｍ演算によるダイナミックレンジは増加しないことから、ｘ＋ｇで表される。このときのデータの最大値又は最小値は、最大で補正項の最大値であるｌｏｇ２だけ変化することから、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２で表される。
【０９７３】
正規化回路５６４は、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２の値が、所定の値、例えば対数尤度Ｉαのダイナミックレンジｘの１／２であるｘ／２を超過したと判定した場合には、次のタイムスロットにおけるｌｏｇ−ｓｕｍ演算後のデータから、ｘ／２だけ減算して正規化を行う。このときのデータの最大値又は最小値は、ｍｉｎ（ｚ＋ｇ，ｘ）＋ｌｏｇ２で表される。正規化回路５６４は、対数尤度Ｉβに対しても同様の正規化を行う。
【０９７４】
軟出力復号回路９０は、このような正規化を行うことによって、正規化するか否かの判定をｌｏｇ−ｓｕｍ演算の直後に行う必要がなく、正規化処理の高速化を図ることができる。
【０９７５】
５−５−８ ｌｏｇ−ｓｕｍ補正における補正項の算出
ｌｏｇ−ｓｕｍ補正における補正項を算出する際には、通常、入力した２つのデータの差分値の大小を比較することで当該差分値の絶対値を算出し、この絶対値に対応する補正項の値を算出する。すなわち、ｌｏｇ−ｓｕｍ演算を行うｌｏｇ−ｓｕｍ演算回路５７０は、図９１に概略を示すように、差分器５７１₁によって、入力したデータＡＭ０とデータＡＭ１との差分値を算出するとともに、差分器５７１₂によって、データＡＭ１とデータＡＭ０との差分値を算出し、これと同時に、比較回路５７２によって、データＡＭ０とデータＡＭ１との大小を比較し、この比較結果に基づいて、セレクタ５７３によって、差分器５７１₁，５７１₂からの２つのデータのうち、いずれか一方を選択し、この選択されたデータに対応する補正項の値をルックアップテーブル５７４から読み出す。そして、ｌｏｇ−ｓｕｍ演算回路５７０は、加算器５７５によって、補正項の値を示すデータＤＭと、データＡＭ０とデータＡＭ１とのうちのいずれか一方であるデータＳＡＭとを加算する。
【０９７６】
ここで、ｌｏｇ−ｓｕｍ演算回路５７０においては、比較回路５７２によるデータＡＭ０とデータＡＭ１との大小比較が、通常、他の各部の処理に比較して時間を要すことから、結果的に、データＳＡＭを求めるのに比較してデータＤＭを求めるのに時間を要し、大きな遅延を招くことがある。
【０９７７】
そこで、軟出力復号回路９０は、先に図３５に示したように、入力した２つのデータの差分値の絶対値を算出してから補正項の値を求めるのではなく、２つの差分値に対応する複数の補正項の値を算出し、その中から適切なものを選択する。すなわち、軟出力復号回路９０は、入力した２つのデータの差分値の大小比較と、補正項の値の算出とを並列的に行う。
【０９７８】
このようなｌｏｇ−ｓｕｍ演算を行うｌｏｇ−ｓｕｍ演算回路５８０は、図９２に概略を示すように、差分器５８１₁によって、入力したデータＡＭ０とデータＡＭ１との差分値を算出するとともに、差分器５８１₂によって、データＡＭ１とデータＡＭ０との差分値を算出し、差分器５８１₁からのデータに対応する補正項の値をルックアップテーブル５８２₁から読み出すとともに、差分器５８１₂からのデータに対応する補正項の値をルックアップテーブル５８２₂から読み出す。これと同時に、ｌｏｇ−ｓｕｍ演算回路５８０は、上述したＩα算出回路１５８における選択用制御信号生成回路２５３に対応する比較回路５８３によって、データＡＭ０とデータＡＭ１との大小を比較し、この比較結果に基づいて、セレクタ５８４によって、ルックアップテーブル５８２₁，５８２₂からの２つのデータのうち、いずれか一方を選択し、加算器５８５によって、この選択されたデータＤＭと、データＡＭ０とデータＡＭ１とのうちのいずれか一方であるデータＳＡＭとを加算する。
【０９７９】
このように、軟出力復号回路９０は、２つの差分値に対応する複数の補正項の値を算出し、その中から適切なものを選択することによって、対数尤度Ｉα，Ｉβを高速に求めることが可能となる。
【０９８０】
５−５−９ ｌｏｇ−ｓｕｍ演算における選択用の制御信号の生成
ｌｏｇ−ｓｕｍ補正における補正項を算出する際には、上述したＩα算出回路１５８における選択用制御信号生成回路２５３のように、２つのデータの大小を比較する判定文を作成して選択用の制御信号を生成する必要がある。具体的には、選択用制御信号生成回路２５３により作成される制御信号ＳＥＬの判定文は、次式（５６）に示すように、データＡＭ０，ＡＭ１の大小関係を示すものとなる。
【０９８１】
【数５６】

【０９８２】
また、ｌｏｇ−ｓｕｍ補正における補正項は、上述したように、所定の値に漸近する性質を有していることから、変数となる２つのデータの差分値の絶対値は、所定の値にクリップされるべきである。具体的には、選択用制御信号生成回路２５３により作成される制御信号ＳＬの判定文は、次式（５７）に示すように、データＡＭ０，ＡＭ１の差分値の絶対値と、所定の値との大小関係を示すものとなる。
【０９８３】
【数５７】

【０９８４】
ここで、データＡＭ０，ＡＭ１が、それぞれ、１２ビットからなるものとすると、選択用制御信号生成回路２５３は、少なくとも１２ビットの比較回路を有することになり、回路規模の増大を招くとともに、処理の遅延を招く。
【０９８５】
そこで、選択用制御信号生成回路２５３は、少なくともデータＡＭ０，ＡＭ１に基づいて、メトリックの上位ビットと下位ビットとを分割して、選択用の判定文を作成することによって、制御信号ＳＥＬ，ＳＬを生成する。すなわち、選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ１のそれぞれを上位ビットと下位ビットとに分割し、データＡＭ０，ＡＭ１の大小を比較する判定文を作成する。
【０９８６】
まず、上式（５６）に示した判定文からなる制御信号ＳＥＬを生成することを考える。
【０９８７】
補正項算出回路２４７は、データＡＭ０，ＡＭ１が例えば１２ビットからなるものとすると、データＡＭ０の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。これと同時に、補正項算出回路２４７は、データＡＭ０の下位６ビットのデータの最上位ビットに“０”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“１”を付したものとの差分をとる。選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ１の他に、これらの差分値ＤＡ１，ＤＡ０を用いて、次式（５８）に示すような判定文を作成し、制御信号ＳＥＬを生成する。
【０９８８】
【数５８】

【０９８９】
まず、補正項算出回路２４７は、選択用制御信号生成回路２５３によって、データＡＭ０，ＡＭ１の上位６ビットＡＭ０［１１：６］，ＡＭ１［１１：６］の大小比較を行うことによって、データＡＭ０，ＡＭ１の大小関係を判別する。すなわち、データＡＭ０，ＡＭ１の上位６ビットＡＭ０［１１：６］，ＡＭ１［１１：６］の大小関係は、そのまま、データＡＭ０，ＡＭ１の大小関係を表すものに他ならない。そのため、選択用制御信号生成回路２５３は、（ＡＭ０［１１：６］＞ＡＭ１［１１：６］）という判定文を作成する。
【０９９０】
また、補正項算出回路２４７は、差分値ＤＡ１を求めることによって、データＡＭ０，ＡＭ１の下位６ビットの大小関係を求めることができる。すなわち、差分値ＤＡ１の最上位ビットが“１”であることは、データＡＭ０の下位６ビットの方がデータＡＭ１の下位６ビットよりも大きいことに他ならない。この条件の下で、ＡＭ１≦ＡＭ０が成立する場合を考えると、データＡＭ０の上位６ビットの方がデータＡＭ１の上位６ビットよりも大きい場合と、データＡＭ０の上位６ビットとデータＡＭ１の上位６ビットとが等しい場合とがある。そのため、選択用制御信号生成回路２５３は、（（ＡＭ０［１１：６］＝＝ＡＭ１［１１：６］）＆ＤＡ１［６］＝＝１）という判定文を作成する。
【０９９１】
したがって、選択用制御信号生成回路２５３は、上式（５８）に示した判定文を作成することによって、上式（５６）に示した判定文を実現することができる。すなわち、選択用制御信号生成回路２５３は、６ビットの比較回路とイコール（＝）判定回路とを有するのみで実現することができ、回路規模の削減を図ることができ、処理の高速化も図ることができる。
【０９９２】
つぎに、上式（５７）に示した判定文からなる制御信号ＳＬを生成することを考える。
【０９９３】
補正項算出回路２４７は、データＡＭ０，ＡＭ１が例えば１２ビットからなるものとすると、上述したように、データＡＭ０の下位６ビットのデータの最上位ビットに“１”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“０”を付したものとの差分をとる。これと同時に、補正項算出回路２４７は、データＡＭ０の下位６ビットのデータの最上位ビットに“０”を付したものと、データＡＭ１の下位６ビットのデータの最上位ビットに“１”を付したものとの差分をとる。選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ１の他に、これらの差分値ＤＡ１，ＤＡ０を用いて、次式（５９）に示すような判定文を作成し、制御信号ＳＬを生成する。
【０９９４】
【数５９】

【０９９５】
まず、補正項算出回路２４７は、選択用制御信号生成回路２５３によって、データＡＭ０，ＡＭ１の上位６ビットＡＭ０［１１：６］，ＡＭ１［１１：６］が等しいか否かを判定する。すなわち、データＡＭ０，ＡＭ１の上位６ビットＡＭ０［１１：６］，ＡＭ１［１１：６］が等しい場合には、データＡＭ０，ＡＭ１の差分値の絶対値は、所定の値未満、ここでは６４未満となる。そのため、選択用制御信号生成回路２５３は、（ＡＭ０［１１：６］＝＝ＡＭ１［１１：６］）という判定文を作成する。
【０９９６】
また、データＡＭ０の上位６ビットＡＭ０［１１：６］が、データＡＭ１の上位６ビットＡＭ１［１１：６］よりも“１”だけ大きく、且つ、データＡＭ０の下位６ビットＡＭ０［５：０］が、データＡＭ１の下位６ビットＡＭ１［５：０］よりも小さい場合にも、データＡＭ０，ＡＭ１の差分値の絶対値は、所定の値未満、ここでは６４未満となる。ここで、データＡＭ０の下位６ビットＡＭ０［５：０］が、データＡＭ１の下位６ビットＡＭ１［５：０］よりも小さい場合とは、上述したことを考慮すると、差分値ＤＡ１の最上位ビットＤＡ１［６］が“０”である場合である。そのため、選択用制御信号生成回路２５３は、（（｛１’ｂ０，ＡＭ０［１１：６］｝＝＝｛１’ｂ０，ＡＭ１［１１：６］｝＋７’ｄ１）＆ＤＡ１［６］＝＝０）という判定文を作成する。
【０９９７】
同様に、データＡＭ１の上位６ビットＡＭ１［１１：６］が、データＡＭ０の上位６ビットＡＭ０［１１：６］よりも“１”だけ大きく、且つ、データＡＭ１の下位６ビットＡＭ１［５：０］が、データＡＭ０の下位６ビットＡＭ０［５：０］よりも小さい場合にも、データＡＭ０，ＡＭ１の差分値の絶対値は、所定の値未満、ここでは６４未満となる。そのため、選択用制御信号生成回路２５３は、（（｛１’ｂ０，ＡＭ１［１１：６］｝＝＝｛１’ｂ０，ＡＭ０［１１：６］｝＋７’ｄ１）＆ＤＡ０［６］＝＝０）という判定文を作成する。
【０９９８】
したがって、選択用制御信号生成回路２５３は、上式（５９）に示した判定文を作成することによって、上式（５７）に示した判定文を実現することができる。すなわち、選択用制御信号生成回路２５３は、イコール（＝）判定回路を有するのみで実現することができ、回路規模の削減を図ることができ、処理の高速化も図ることができる。
【０９９９】
このように、軟出力復号回路９０は、ｌｏｇ−ｓｕｍ補正における補正項を算出する際に、２つのデータの大小を比較するとともに、変数となる２つのデータの差分値の絶対値はを所定の値にクリップするための選択用の制御信号を生成する選択用制御信号生成回路の回路規模を削減することができ、処理の高速化を図ることもできる。
【１０００】
なお、ここでは、選択用制御信号生成回路２５３について説明したが、Ｉγ分配回路１５７における選択用制御信号生成回路２３２や軟出力算出回路１６１における選択用制御信号生成回路３３０についても、同様の手法により制御信号を生成することができる。
【１００１】
５−６ 対数軟出力Ｉλの算出
上述した軟出力算出回路１６１に関する特徴である。要素復号器５０は、対数軟出力Ｉλを算出するにあたって、以下に示す２つの特徴を有する。
【１００２】
５−６−１ イネーブル信号を用いたｌｏｇ−ｓｕｍ演算の累積加算演算
対数軟出力Ｉλを算出する際には、トレリス上の各枝の入力に応じたｌｏｇ−ｓｕｍ演算の累積加算演算を行い、入力が“０”の枝に応じたｌｏｇ−ｓｕｍ演算の累積加算演算結果と、入力が“１”の枝に応じたｌｏｇ−ｓｕｍ演算の累積加算演算結果との差分をとる必要がある。
【１００３】
そこで、軟出力復号回路９０においては、任意の符号の復号を可能とするために、トレリス上の各枝に対応する対数尤度Ｉαと対数尤度Ｉγと対数尤度Ｉβとの和を算出するとともに、各枝の入力を示すイネーブル信号を生成し、このイネーブル信号に基づいて、勝ち抜き戦に喩えられる動作を行うことによって、対数軟出力Ｉλの算出を実現する。
【１００４】
ここで、上述した軟出力算出回路１６１におけるｌｏｇ−ｓｕｍ演算回路３１２₁が、入力が“０”の枝に応じたｌｏｇ−ｓｕｍ演算の累積加算演算を行うものとする。ｌｏｇ−ｓｕｍ演算回路３１２₁におけるｌｏｇ−ｓｕｍ演算セル回路３２５₁，・・・，３２５₃₁は、それぞれ、入力した３２系統のデータＡＧＢのうち、２系統のデータＡＧＢを入力するとともに、これらの２系統のデータＡＧＢのそれぞれに対応する２系統のイネーブル信号ＥＮを入力する。
【１００５】
例えば、ｌｏｇ−ｓｕｍ演算セル回路３２５₁に入力された２系統のイネーブル信号ＥＮ０００，ＥＮ００１の両者が、入力が“０”であることを示すものであった場合には、ｌｏｇ−ｓｕｍ演算セル回路３２５₁は、２系統のデータＡＧＢ０００，ＡＧＢ００１を用いたｌｏｇ−ｓｕｍ演算を行い、この結果をデータＡＧＢ１００として出力する。また、ｌｏｇ−ｓｕｍ演算セル回路３２５₁に入力された２系統のイネーブル信号ＥＮ０００，ＥＮ００１のうち、イネーブル信号ＥＮ０００のみが、入力が“０”であることを示すものであった場合には、ｌｏｇ−ｓｕｍ演算セル回路３２５₁は、２系統のデータＡＧＢ０００，ＡＧＢ００１のうち、データＡＧＢ０００に対して所定のオフセット値Ｎ２を加算し、データＡＧＢ１００として出力する。同様に、ｌｏｇ−ｓｕｍ演算セル回路３２５₁に入力された２系統のイネーブル信号ＥＮ０００，ＥＮ００１のうち、イネーブル信号ＥＮ００１のみが、入力が“０”であることを示すものであった場合には、ｌｏｇ−ｓｕｍ演算セル回路３２５₁は、データＡＧＢ００１に対して所定のオフセット値Ｎ２を加算し、データＡＧＢ１００として出力する。さらに、ｌｏｇ−ｓｕｍ演算セル回路３２５₁に入力された２系統のイネーブル信号ＥＮ０００，ＥＮ００１の両者が、入力が“１”であることを示すものであった場合には、ｌｏｇ−ｓｕｍ演算セル回路３２５₁は、２系統のデータＡＧＢ０００，ＡＧＢ００１を用いたｌｏｇ−ｓｕｍ演算結果又はデータＡＧＢ０００，ＡＧＢ００１自身を出力することはなく、所定の値を有するデータをデータＡＧＢ１００として出力する。また、ｌｏｇ−ｓｕｍ演算セル回路３２５₂，・・・，３２５₃₁も、ｌｏｇ−ｓｕｍ演算セル回路３２５₁と同様の処理を行い、選択的にデータＡＧＢを出力する。
【１００６】
このようにすることによって、ｌｏｇ−ｓｕｍ演算回路３１２₁は、入力が“０”の枝に応じたデータＡＧＢのみを用いたｌｏｇ−ｓｕｍ演算の累積加算演算を行うことができる。
【１００７】
同様に、ｌｏｇ−ｓｕｍ演算回路３１２₂，・・・，３１２₆は、入力が“０”又は“１”の枝に応じたデータＡＧＢのみを用いたｌｏｇ−ｓｕｍ演算の累積加算演算を行う。
【１００８】
このようにすることによって、軟出力復号回路９０は、所定の本数以下の枝を有する任意のトレリス符号に対して、対数軟出力Ｉλを算出することができる。
【１００９】
なお、ここでは、３２本以下の枝を有するトレリス構造となる符号の復号を行う場合について説明したが、軟出力復号回路９０は、この枝の本数に限定されるものでないことはいうまでもない。
【１０１０】
５−６−２ イネーブル信号を用いないｌｏｇ−ｓｕｍ演算の累積加算演算
ところで、“５−６−１”に示した手法の場合、各ｌｏｇ−ｓｕｍ演算回路３１２₁，・・・，３１２₆は、それぞれ、３２系統のデータＡＧＢのうち、入力が“０”又は“１”である１６系統のデータＡＧＢを選択し、これらの１６系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演算の累積加算演算を行うことに他ならない。そのため、各ｌｏｇ−ｓｕｍ演算回路３１２₁，・・・，３１２₆においては、実際には、３１個のｌｏｇ−ｓｕｍ演算セル回路のうち、約半数のものしか動作しないことになり、効率を低くする虞がある。
【１０１１】
そこで、軟出力復号回路９０は、“５−６−１”に示した手法以外にも、次のような手法により対数軟出力Ｉλを算出することができる。
【１０１２】
すなわち、図９３に概略を示すように、軟出力算出回路１６１’は、予め選択回路５９０によって、３２系統のデータＡＧＢの中から、トレリス上の各枝の入出力パターンに応じて該当する枝を選択しておき、８個のｌｏｇ−ｓｕｍ演算回路５９１₁，・・・５９１₈のそれぞれによって、選択された１６系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演算を行う。また、軟出力算出回路１６１’は、図示しないが、４つのｌｏｇ−ｓｕｍ演算回路のそれぞれによって、８個のｌｏｇ−ｓｕｍ演算回路５９１₁，・・・５９１₈のそれぞれから出力された８系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演算を行い、さらに、２つのｌｏｇ−ｓｕｍ演算回路のそれぞれによって、４つのｌｏｇ−ｓｕｍ演算回路のそれぞれから出力された４系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演算を行う。そして、軟出力算出回路１６１’は、ｌｏｇ−ｓｕｍ演算回路５９１₁₅によって、２つのｌｏｇ−ｓｕｍ演算回路のそれぞれから出力された２系統のデータＡＧＢを用いたｌｏｇ−ｓｕｍ演算を行う。
【１０１３】
軟出力算出回路１６１’は、このような処理を、入力が“０”又は“１”の場合のそれぞれについて行う。
【１０１４】
このように、軟出力算出回路１６１’は、予め選択回路５９０によって、３２系統のデータＡＧＢの中から、トレリス上の各枝の入出力パターンに応じて該当する枝を選択しておき、１５個のｌｏｇ−ｓｕｍ演算回路５９１₁，・・・５９１₁₅によって、勝ち抜き戦に喩えられる動作を行い、ｌｏｇ−ｓｕｍ演算の累積加算演算を実現することができる。
【１０１５】
このような手法によっても、軟出力復号回路９０は、所定の本数以下の枝を有する任意のトレリス符号に対して、対数軟出力Ｉλを算出することができる。
【１０１６】
なお、ここでも、３２本以下の枝を有するトレリス構造となる符号の復号を行う場合について説明したが、軟出力復号回路９０は、この枝の本数に限定されるものでないことはいうまでもない。
【１０１７】
５−７ 外部情報に対する正規化
上述した外部情報算出回路１６３に関する特徴である。
【１０１８】
軟出力復号回路９０は、上述したように、外部情報算出回路１６３によって、シンボル単位の外部情報とビット単位の外部情報とを算出することができる。ここで、シンボル単位の外部情報を算出する際には、例えば２ビット１シンボルとすると、４つの外部情報が算出されることになる。
【１０１９】
そこで、軟出力復号回路９０は、シンボル単位の外部情報の分布の偏りを是正し且つ情報量を削減するための正規化を行い、全てのシンボルに対する外部情報を次段における事前確率情報として出力するのではなく、“シンボルの数−１”の数の外部情報を出力する。
【１０２０】
具体的には、軟出力復号回路９０は、図９４（Ａ）に示すように、例えば４つのシンボル“００”，“０１”，“１０”，“１１”のそれぞれに対応する外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３を算出したものとすると、同図（Ｂ）に示すように、外部情報算出回路１６３における正規化回路３５７によって、４つの外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３のうち、最大値を有する外部情報ＥＤ１を、例えば“０”といった所定の値に合わせるように、外部情報ＥＤ０，ＥＤ１，ＥＤ２，ＥＤ３のそれぞれに対して所定の値を加算し、外部情報ＥＡ０，ＥＡ１，ＥＡ２，ＥＡ３を求める。軟出力復号回路９０は、このような正規化を行うことによって、外部情報の分布の偏りを是正することができる。
【１０２１】
続いて、軟出力復号回路９０は、同図（Ｃ）に示すように、正規化回路３５７によって、正規化後の４つの外部情報ＥＡ０，ＥＡ１，ＥＡ２，ＥＡ３に対して、必要なダイナミックレンジに応じてクリッピングを行い、外部情報ＥＮ０，ＥＮ１，ＥＮ２，ＥＮ３を求める。軟出力復号回路９０は、このようなクリッピングを行うことによって、値が大きく重要度の高い外部情報間の値の差を保持することができる。
【１０２２】
そして、軟出力復号回路９０は、同図（Ｄ）に示すように、正規化回路３５７によって、例えば、クリップ後の４つの外部情報ＥＮ０，ＥＮ１，ＥＮ２，ＥＮ３のうち、“００”のシンボルに対する外部情報ＥＮ０の値を、他の全てのシンボル“０１”，“１０”，“１１”のそれぞれに対する外部情報ＥＮ１，ＥＮ２，ＥＮ３の値から差分する。軟出力復号回路９０は、このような正規化を行うことによって、４つの外部情報を出力するのではなく、３つの外部情報の比を外部情報ＥＸ０，ＥＸ１，ＥＸ２として出力することができる。
【１０２３】
このようにすることによって、軟出力復号回路９０は、１シンボル分の外部情報を出力する必要がなく、外部入出力ピン数の削減を図ることができる。また、軟出力復号回路９０は、同図（Ｄ）に示した正規化を行う前に、同図（Ｃ）に示したクリッピングを行うことによって、尤度の高いシンボルに対する外部情報間の値の差を保持することができ、高精度の復号を行うことができる。
【１０２４】
なお、ここでは、４つのシンボルに対する外部情報を算出し、正規化する場合について説明したが、軟出力復号回路９０としては、４つ以外の数のシンボルに対する外部情報の正規化を行うこともできる。
【１０２５】
５−８ 受信値の硬判定
上述した硬判定回路１６５に関する特徴である。
【１０２６】
受信値を硬判定する場合には、通常、Ｉ／Ｑ平面上の受信値の正接（tangent）を求めることが行われる。しかしながら、この方法の場合には、例えば、同相成分及び直交成分が、それぞれ、８ビットで表現されているものとすると、８ビットのデータ同士の除算が必要となり、回路規模の増大とともに、処理の遅延を招く。
【１０２７】
これに代替する方法としては、例えば、同相成分及び直交成分が、それぞれ、８ビットで表現されているものとすると、合計１６ビット＝６５５３６通りの場合分けを行い、各場合における硬判定値を表引きすることが考えられる。しかしながら、この方法の場合にも、膨大な処理時間を要することから現実的ではない。
【１０２８】
また、他の方法としては、Ｉ／Ｑ平面上の受信値の角度を硬判定の領域の境界と比較するため、受信値の除算を行い、境界の角度の正接と比較することが考えられる。しかしながら、この方法の場合にも、８ビットのデータ同士の除算が必要となるとともに、領域の境界が一般には無理数で与えられるものであることから、精度の検討がさらに必要となる。
【１０２９】
そこで、軟出力復号回路９０は、受信値の同相成分又は直交成分のいずれかの値に対する境界値を表引きにより求め、他成分の値に応じて硬判定値を求める。
【１０３０】
具体的には、軟出力復号回路９０は、符号化装置１が８ＰＳＫ変調方式による変調を行うものであった場合には、図９５に示すように、Ｉ／Ｑ平面を８つの信号点に応じた８つの領域に区分けするために、Ｉ軸又はＱ軸のいずれかに対する４つの境界線（境界値データ）ＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３を設け、これらの境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３を、上述した硬判定回路１６５におけるルックアップテーブル３７２にテーブルとして記憶する。なお、同図においては、同相成分及び直交成分は、それぞれ、５ビットで表現されているものとし、各ドットが各ビットを表しているものとする。また、領域０，１，２，３，４，５，６，７にマッピングされている信号点の値は、それぞれ、上述した信号点配置情報ＣＳＩＧ０，ＣＳＩＧ１，ＣＳＩＧ２，ＣＳＩＧ３，ＣＳＩＧ４，ＣＳＩＧ５，ＣＳＩＧ６，ＣＳＩＧ７で表される。
【１０３１】
軟出力復号回路９０は、上述したように、硬判定回路１６５によって、Ｉ軸又はＱ軸のいずれかに対する４つの境界値データＢＤＲ０，ＢＤＲ１，ＢＤＲ２，ＢＤＲ３と、他方の成分の値とを比較し、受信値の信号点がどの領域に属するかを判定し、硬判定値を求める。
【１０３２】
このようにすることによって、軟出力復号回路９０は、ルックアップテーブル３７２に記憶されるテーブルの容量を小さくすることができ、精度の検討も不要であることから、回路規模を削減するとともに、処理の高速化を図ることができる。
【１０３３】
なお、ここでは、８ＰＳＫ変調方式による信号点をデマッピングする場合について説明したが、この手法は、いかなるＰＳＫ変調方式による信号点のデマッピングにも適用できるものである。
【１０３４】
６． インターリーバに関する特徴
つぎに、インターリーバ１００に関する特徴毎の説明を行う。以下の特徴は、インターリーバ１００の機能として備えられるものであるが、特徴の概念を明確化するために、適宜簡略化した図面を用いて説明する。
【１０３５】
６−１ 複数種類のインターリーブ機能
上述した記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込み及び／又は読み出しの制御に関する特徴である。
【１０３６】
インターリーバ１００は、上述したように、施すべきインターリーブの種類を含む符号構成を示すモードに応じて、複数の記憶回路４０７₁，４０７₂，・・・，４０７₁₆の中から、データの書き込み及び／又は読み出しを行うべき適切なものを選択し、使用する記憶回路を切り替え、複数種類のインターリーブを実現する。
【１０３７】
具体的には、インターリーバ１００は、制御回路４００によって、書き込みアドレスと読み出しアドレスとを発生すると、アドレス選択回路４０５によって、インターリーバタイプ情報ＣＩＮＴ及びインターリーバ無出力位置情報ＣＮＯに基づいて、アドレスデータＡＡ０，ＢＡ０，ＡＡ１，ＢＡ１，ＡＡ２，ＢＡ２とのうち、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するアドレスデータを選択する。また、インターリーバ１００は、入力データ選択回路４０６によって、インターリーブモード信号ＣＤＩＮ、インターリーバタイプ情報ＣＩＮＴ及びインターリーバ入出力置換情報ＣＩＰＴに基づいて、インターリーブ用のデータＩ０，Ｉ１，Ｉ２、及び、遅延用のデータＤ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５のうち、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に分配するデータを選択する。
【１０３８】
この具体例としては、先に図５５乃至図６１に示したものが考えられる。すなわち、インターリーバ１００は、制御回路４００によって、施すべきインターリーブの種類に拘泥せずにアドレスを発生した後、アドレス選択回路４０５及び入力データ選択回路４０６によって、施すべきインターリーブの種類を含む符号構成を示すモードに応じて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対してアドレス及びデータを分配し、データを記憶回路４０７₁，４０７₂，・・・，４０７₁₆に記憶させる。
【１０３９】
そして、インターリーバ１００は、記憶回路４０７₁，４０７₂，・・・，４０７₁₆から読み出したデータを出力データ選択回路４０８に供給し、この出力データ選択回路４０８によって、インターリーブモード信号ＣＤＩＮ、インターリーバタイプ情報ＣＩＮＴ、インターリーバ入出力置換情報ＣＩＰＴ、制御信号ＩＯＢＳ，ＩＯＢＰ０，ＩＯＢＰ１，ＩＯＢＰ２，ＤＯＢＳ，ＤＯＢＰに基づいて、データＯＲ００，ＯＲ０１，・・・，ＯＲ１５のうち、出力すべきデータを選択し、インターリーバ出力データＩＩＯ及びインターリーブ長遅延受信値ＩＤＯとして出力する。
【１０４０】
このように、インターリーバ１００は、施すべきインターリーブの種類を含む符号構成を示すモードに応じて、使用する記憶回路を切り替え、アドレス及びデータを分配することによって、複数種類のインターリーブを実現することができ、汎用性のあるものである。そのため、要素復号器５０は、種々の符号に適応的に対応した復号を行うことが可能となる。
【１０４１】
６−２ インターリーブ用の記憶回路と遅延用の記憶回路の共用
“６−１”に示した機能に関連する特徴であり、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込み及び／又は読み出しの制御に関する特徴である。
【１０４２】
繰り返し復号においては、受信値に対して、インターリーバが要する処理時間と同時間だけ、すなわち、インターリーブ長分の時間だけ遅延させる必要がある。ここで、複数種類の符号の復号を行う場合には、符号構成に応じて、遅延すべきシンボル数が変化するとともに、インターリーブ処理に要する記憶回路（ＲＡＭ）の数も変化する。
【１０４３】
そこで、インターリーバ１００は、上述したように、インターリーブ用の記憶回路と遅延用の記憶回路とを共用し、符号構成に応じて、複数の記憶回路４０７₁，４０７₂，・・・，４０７₁₆の中から、使用する記憶回路を切り替え、インターリーブ処理に使用しない記憶回路を遅延処理に使用し、遅延処理に使用しない記憶回路をインターリーブ処理に使用する。
【１０４４】
この具体例としては、先に図５５乃至図６１に示したものが考えられる。すなわち、インターリーバ１００は、アドレス選択回路４０５及び入力データ選択回路４０６によって、符号構成に応じたインターリーブ処理及び遅延処理をともに考慮して、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するアドレスデータ及びデータの分配を行い、出力データ選択回路４０８によって、所望のデータを出力する。
【１０４５】
このようにすることによって、インターリーバ１００は、インターリーブ用の記憶回路と遅延用の記憶回路とを個別に備える必要がなく、最低限数の記憶回路を備えればよく、回路規模の削減を図ることができる。
【１０４６】
６−３ クロック阻止信号による記憶回路の動作制御
上述したように、インターリーバ１００は、少なくともＲＡＭを有する複数の記憶回路４０７₁，４０７₂，・・・，４０７₁₆を備え、これらの記憶回路４０７₁，４０７₂，・・・，４０７₁₆を用いて、インターリーブ処理及び遅延処理を行う。この場合、記憶回路４０７₁，４０７₂，・・・，４０７₁₆は、それぞれ、通常、クロック信号が入力される度に、データの書き込み及び／又は読み出しといった動作を行う。
【１０４７】
このようなインターリーバ１００においては、実際には、不使用の記憶回路が存在する場合がある。具体的には、先に図５６に示した例では、記憶回路４０７₆，４０７₈におけるＲＡＭＤ０６，Ｄ０８が不使用のＲＡＭとして存在し、先に図６０に示した例では、記憶回路４０７₆，４０７₈，４０７₁₀，４０７₁₂におけるＲＡＭＤ０６，Ｄ０８，Ｄ１０，Ｄ１２が不使用のＲＡＭとして存在する。
【１０４８】
そこで、インターリーバ１００は、アドレス選択回路４０５によって、入力されたクロック信号を阻止するためのクロック阻止信号ＩＨを発生し、このクロック阻止信号ＩＨを不使用の記憶回路に与えることによって、当該不使用の記憶回路における書き込み及び／又は読み出しを含む一切の動作を停止させる。
【１０４９】
より具体的には、インターリーバ１００においては、複数の記憶回路４０７₁，４０７₂，・・・，４０７₁₆のうち、使用する記憶回路を、アドレス方向で分割して決定する。そして、インターリーバ１００は、アドレス選択回路４０５によって、書き込みアドレス及び／又は読み出しアドレスに該当しない記憶回路に対するクロック阻止信号ＩＨを発生し、このクロック阻止信号ＩＨを当該記憶回路に与える。
【１０５０】
このように、インターリーバ１００は、使用する記憶回路をアドレス方向で分割し、クロック阻止信号ＩＨをアクティブにする機構を設けることによって、不使用の記憶回路の動作を停止させることができる。したがって、要素復号器５０は、全ての記憶回路４０７₁，４０７₂，・・・，４０７₁₆を全てのクロック信号に応じて動作せる必要がなく、記憶回路の動作率を下げることができ、結果として、消費電力を下げることができる。
【１０５１】
６−４ デインターリーブ機能
上述したように、インターリーバ１００は、インターリーブ処理とデインターリーブ処理との両者を行うことができる。
【１０５２】
ところで、一般には、インターリーブ処理を行う際には、シーケンシャルなアドレスデータを用いて、記憶回路に対するデータの書き込みを行い、ランダムなアドレスデータを用いて、記憶回路からのデータの読み出しを行う。一方、デインターリーブ処理を行う際には、読み出し用のアドレスデータを生成するために、インターリーブ処理で用いたアドレスデータを逆変換する必要がある。そのため、繰り返し復号を行う場合には、デインターリーブ処理で用いたアドレスデータをインターリーブ処理に用いるための変換用のアドレスデータと、インターリーブ処理で用いたアドレスデータをデインターリーブ処理に用いるための逆変換用のアドレスデータとの、２通りのアドレスデータを個別に保持する必要があり、回路規模を圧迫する虞がある。
【１０５３】
そこで、インターリーバ１００は、デインターリーブ処理を行う際には、インターリーブ処理に用いる読み出し用のアドレスデータを、書き込み用のアドレスデータとして用い、シーケンシャルなアドレスデータを用いて読み出すことによって、インターリーブ処理とデインターリーブ処理との間で同一のアドレスデータを共用する。
【１０５４】
具体的には、インターリーバ１００は、上述したように、インターリーブ処理を行う場合には、制御回路４００によりシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡを発生し、この書き込みアドレスデータＩＷＡを用いて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込みを行うとともに、制御回路４００によりシーケンシャルなアドレスデータＩＡＡを発生し、このアドレスデータＩＡＡに基づいて、ランダムなアドレスデータである読み出しアドレスデータＡＤＡをアドレス用記憶回路１１０から読み出し、この読み出しアドレスデータＡＤＡを用いて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆からのデータの読み出しを行う。
【１０５５】
一方、インターリーバ１００は、上述したように、デインターリーブ処理を行う場合には、制御回路４００によりシーケンシャルなアドレスデータＩＡＡを発生し、このアドレスデータＩＡＡに基づいて、ランダムなアドレスデータである読み出しアドレスデータＡＤＡをアドレス用記憶回路１１０から読み出し、この読み出しアドレスデータＡＤＡを用いて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆に対するデータの書き込みを行うとともに、制御回路４００によりシーケンシャルなアドレスデータである書き込みアドレスデータＩＷＡを発生し、この書き込みアドレスデータＩＷＡを用いて、記憶回路４０７₁，４０７₂，・・・，４０７₁₆からのデータの読み出しを行う。
【１０５６】
このように、インターリーバ１００は、インターリーブ処理とデインターリーブ処理との間で同一のアドレスデータを共用し、このアドレスデータを、インターリーブ処理とデインターリーブ処理とに応じて切り替える。換言すれば、インターリーバ１００は、制御回路４００によって、インターリーブ処理に用いる読み出し用のアドレスデータを、デインターリーブ処理に用いる書き込み用のアドレスデータとして用いるように切り替えるとともに、デインターリーブ処理に用いる読み出し用のアドレスデータを、インターリーブ処理に用いる書き込み用のアドレスデータとして用いるように切り替える。
【１０５７】
このようなアドレスデータの切り替えを行う制御回路４００は、簡略化すると例えば図９６に示す構成として表すことができる。すなわち、制御回路４００は、書き込み用のアドレスデータを発生する書き込みアドレス発生回路６０１と、読み出し用のアドレスデータを発生する読み出しアドレス発生回路６０２と、２つのセレクタ６０３₁，６０３₂とを有するものとして表される。
【１０５８】
制御回路４００は、書き込みアドレス発生回路６０１によって、書き込み用のシーケンシャルなアドレスデータを発生し、セレクタ６０３₁，６０３₂に供給するとともに、読み出しアドレス発生回路６０２によって、読み出し用のシーケンシャルなアドレスデータを発生し、セレクタ６０３₁，６０３₂に供給する。そして、セレクタ６０３₁，６０３₂は、インターリーブモード信号ＣＤＩＮに基づいて、書き込みアドレス発生回路６０１から供給されるアドレスデータと、読み出しアドレス発生回路６０２から供給されるアドレスデータとのうち、一方を選択する。
【１０５９】
具体的には、セレクタ６０３₁は、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がインターリーブ処理を行う旨を指示するものであった場合には、書き込みアドレス発生回路６０１から供給されるアドレスデータを選択し、書き込みアドレスデータＩＷＡとして、インターリーブアドレス変換回路４０３に供給する。また、セレクタ６０３₂は、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がインターリーブ処理を行う旨を指示するものであった場合には、読み出しアドレス発生回路６０２から供給されるアドレスデータを選択し、アドレスデータＩＡＡとして、アドレス用記憶回路１１０及びインターリーブアドレス変換回路４０３に供給する。
【１０６０】
一方、セレクタ６０３₁は、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がデインターリーブ処理を行う旨を指示するものであった場合には、読み出しアドレス発生回路６０２から供給されるアドレスデータを選択し、書き込みアドレスデータＩＷＡとして、インターリーブアドレス変換回路４０３に供給する。また、セレクタ６０３₂は、インターリーブモード信号ＣＤＩＮが、当該インターリーバ１００がデインターリーブ処理を行う旨を指示するものであった場合には、書き込みアドレス発生回路６０１から供給されるアドレスデータを選択し、アドレスデータＩＡＡとして、アドレス用記憶回路１１０及びインターリーブアドレス変換回路４０３に供給する。
【１０６１】
このように、インターリーバ１００は、インターリーブ処理とデインターリーブ処理との間で共用するアドレスデータを、制御回路４００により切り替えることによって、回路の簡略化及び規模削減を図ることができる。
【１０６２】
６−５ 書き込みアドレス及び読み出しアドレスの発生
書き込みアドレスと読み出しアドレスとを発生する際には、通常、カウンタによりカウントアップしていくことによって、シーケンシャルなアドレスデータを発生する。ここで、書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを共用した場合には、記憶回路に対する次のフレームの書き込みを開始するまでは、記憶回路からのデータの読み出しを開始することができない。
【１０６３】
すなわち、インターリーバは、書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを共用した場合には、図９７に示すように、Ａで示すインターリーブ開始位置信号が入力されると、バンクＡの記憶回路に対するデータの書き込みが行われる。続いて、インターリーバは、Ｂで示す次のインターリーブ開始位置信号が入力されると、バンクＡの記憶回路に記憶されているデータの読み出しが行われるとともに、バンクＢの記憶回路に対するデータの書き込みが行われる。同様に、インターリーバは、Ｃで示す次のインターリーブ開始位置信号が入力されると、バンクＢの記憶回路に記憶されているデータの読み出しが行われるとともに、バンクＡの記憶回路に対するデータの書き込みが行われる。
【１０６４】
このように、インターリーバは、書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを共用した場合には、記憶回路に対する次のフレームの書き込みの開始と同時に、記憶回路からのデータの読み出しを開始する。
【１０６５】
ここで、一般には、外部から入力されるフレームの入力タイミングは変化し、フレームが一定間隔でインターリーバに入力されるとは限らない。すなわち、インターリーバは、通常、次のフレームが入力されるタイミングを把握することなく、動作する必要がある。
【１０６６】
このような状況の下で繰り返し復号を行うことを考慮した場合には、外部情報にインターリーブを施すとともに、受信値を遅延させる必要があるが、インターリーバにおいては、受信値の入力タイミングがフレーム毎に異なることから、遅延量の差異が生じることがある。すなわち、インターリーバにおいては、同図において、Ａ，Ｂで示す２つのインターリーブ開始位置信号間の時間と、Ｂ，Ｃで示す２つのインターリーブ開始位置信号間の時間とが異なることによって、受信値の遅延量が異なることがある。この場合、インターリーバにおいては、遅延させる受信値の入力タイミングを合わせることが困難であることから、繰り返し復号を実現するために複雑な処理を要することになる。
【１０６７】
そこで、インターリーバ１００は、書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを個別に設けることによって、記憶回路に対するデータの書き込みが終了した後、直ちにデータの読み出しを開始する構成とする。
【１０６８】
具体的には、インターリーバ１００は、図９８に示すように、Ａで示すインターリーブ開始位置信号ＴＩＳが入力されると、制御回路４００によって、書き込みアドレス用のカウンタをカウントアップし、バンクＡの記憶回路に対するデータの書き込みを行うと、直ちに読み出しアドレス用のカウンタをカウントアップし、記憶したデータの読み出しを行う。続いて、インターリーバ１００は、Ｂで示す次のインターリーブ開始位置信号ＴＩＳが入力されると、制御回路４００によって、書き込みアドレス用のカウンタをカウントアップし、バンクＡの記憶回路に対するデータの書き込みを行うと、直ちに読み出しアドレス用のカウンタをカウントアップし、記憶したデータの読み出しを行う。同様に、インターリーバ１００は、Ｃで示す次のインターリーブ開始位置信号ＴＩＳが入力されると、書き込みアドレス用のカウンタをカウントアップし、バンクＡの記憶回路に対するデータの書き込みを行うと、直ちに読み出しアドレス用のカウンタをカウントアップし、記憶したデータの読み出しを行う。
【１０６９】
このように、インターリーバ１００は、書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを個別に設けることによって、記憶回路に対するデータの書き込みが終了すると、直ちにデータの読み出しを開始することができる。すなわち、インターリーバ１００は、Ａ，Ｂで示す２つのインターリーブ開始位置信号ＴＩＳの間の時間と、Ｂ，Ｃで示す２つのインターリーブ開始位置信号ＴＩＳの間の時間とが異なる場合であっても、遅延量を常にインターリーブ長分に固定することができ、遅延させる受信値の入力タイミングを合わせることが容易となる。
【１０７０】
６−６ インターリーブ長分の遅延機能
“６−５”に示したように、書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを個別に設けた場合には、インターリーバ１００は、受信値を遅延させる際に、記憶回路からのデータの読み出し順序を、記憶回路に対するデータの書き込み順序と同一にする。すなわち、インターリーバ１００は、受信値を遅延させる際には、読み出しアドレスを、書き込みアドレスと同一にする。
【１０７１】
このようにすることによって、インターリーバ１００は、インターリーブ長分の遅延を実現することができる。特に、インターリーバ１００は、読み出しアドレス用のカウンタと、書き込みアドレス用のカウンタとを、ともにカウントアップし、シーケンシャルなアドレスデータを発生することによって、容易にインターリーブ長分の遅延を実現することができる。
【１０７２】
インターリーバ１００は、このような容易な手法を採用することで、例えば、繰り返し回数を変更した実験を行う場合には、要素復号器を複数連接するだけで、全体の復号遅延を変化させることなく、繰り返し回数を変更した繰り返し復号を行うことが可能となる。
【１０７３】
６−７ アドレス空間の利用方法
複数シンボルを入力し、複数シンボルを出力するインターリーブを行う際のアドレスの表現手法に関する特徴である。
【１０７４】
通常、記憶回路におけるＲＡＭに対しては、連続的なアドレスを割り当て、この連続的なアドレス空間を用いてデータの書き込みを行う。ここで、複数シンボルを入力し、複数シンボルを出力するインターリーブを行う際に、複数の記憶回路におけるＲＡＭに対して、連続的なアドレスを割り当てることを考える。
【１０７５】
例えば、入力シンボルとして３シンボルのデータを入力し、出力シンボルとして３シンボルのデータを出力するようなインターリーブを行う場合であって、９個の記憶回路のＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４，ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８を用いてインターリーブを行う場合には、図９９に示すように、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対しては、０シンボル目のデータＩ０（＝Ｉ０［０］，Ｉ０［１］，Ｉ０［２］，・・・，Ｉ０［３１］）が、各タイムスロット毎にワード方向に順次書き込まれ、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７に対しては、１シンボル目のデータＩ１（＝Ｉ１［０］，Ｉ１［１］，Ｉ１［２］，・・・，Ｉ１［３１］）が、各タイムスロット毎にワード方向に順次書き込まれ、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８に対しては、２シンボル目のデータＩ２（＝Ｉ２［０］，Ｉ２［１］，Ｉ２［２］，・・・，Ｉ２［３１］）が、各タイムスロット毎にワード方向に順次書き込まれる。そして、ＲＡＭ０，ＲＡＭ１，ＲＡＭ２からは、１系統のインターリーバ出力データＩＩＯ０が読み出され、ＲＡＭ３，ＲＡＭ４，ＲＡＭ５からは、他の１系統のインターリーバ出力データＩＩＯ１が読み出され、ＲＡＭ６，ＲＡＭ７，ＲＡＭ８からは、さらに他の１系統のインターリーバ出力データＩＩＯ２が読み出される。
【１０７６】
このとき、図１００に示すように、データを書き込む際には、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対して、それぞれ、例えば０乃至３１までの連続的なアドレスが割り当てられるものとすると、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７には、それぞれ、３２乃至６３までの連続的なアドレスが割り当てられ、さらに、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８には、それぞれ、６４乃至９５までの連続的なアドレスが割り当てられる。
【１０７７】
これは、インターリーブ長を可変にする場合等において各ＲＡＭの全ての記憶領域にデータが記憶されない場合であっても、同様である。
【１０７８】
例えば、ＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４，ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８は、それぞれ、同図に示した例では、３２タイムスロット分のインターリーブ長のインターリーブを行うことができるが、インターリーブ長を１０タイムスロット分とした場合には、例えば図１０１に示すように、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対しては、それぞれ、３２タイムスロット分の全記憶領域のうち、０シンボル目のデータＩ０（＝Ｉ０［０］，Ｉ０［１］，Ｉ０［２］，・・・，Ｉ０［９］）が、各タイムスロット毎にワード方向に順次書き込まれ、残りの記憶領域にはデータが書き込まれない。また、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７に対しては、それぞれ、３２タイムスロット分の全記憶領域のうち、１シンボル目のデータＩ１（＝Ｉ１［０］，Ｉ１［１］，Ｉ１［２］，・・・，Ｉ１［９］）が、各タイムスロット毎にワード方向に順次書き込まれ、残りの記憶領域にはデータが書き込まれない。さらに、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８に対しては、それぞれ、３２タイムスロット分の全記憶領域のうち、２シンボル目のデータＩ２（＝Ｉ２［０］，Ｉ２［１］，Ｉ２［２］，・・・，Ｉ２［３１］）が、各タイムスロット毎にワード方向に順次書き込まれ、残りの記憶領域にはデータが書き込まれない。
【１０７９】
このとき、図１０２に示すように、データを書き込む際には、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対して、それぞれ、例えば０乃至９までの連続的なアドレスが割り当てられ、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７には、それぞれ、１０乃至１９までの連続的なアドレスが割り当てられ、さらに、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８には、それぞれ、２０乃至２９までの連続的なアドレスが割り当てられるといったように、物理的に異なる複数のＲＡＭにわたって連続的なアドレスが割り当てられる。
【１０８０】
しかしながら、このようなアドレス空間を用いて、ＲＡＭに対するデータの書き込みを行った場合には、データを読み出す際に、タイムスロットと入力シンボルとの組み合わせを示すアドレスへの変換を行う必要がある。例えば、同図に示すＲＡＭ０，ＲＡＭ１，ＲＡＭ２の中から、“１２”のアドレス空間に記憶されているデータを読み出す際には、“１２”というアドレスを示す情報から、“１シンボル目の２タイムスロット”という情報への変換が必要となる。
【１０８１】
そのため、各ＲＡＭに対して連続的なアドレスを割り当ててデータの書き込みを行う場合には、データの読み出しの際にアドレスの変換を行うための変換回路を設ける必要がある。特に、シンボル数が２のべき乗でない場合には、アドレスの変換作業は複雑なものとなる。
【１０８２】
そこで、インターリーバ１００は、置換先のアドレスを、入力シンボルの情報と、各シンボル毎のタイムスロットの情報との組み合わせで与える。
【１０８３】
具体的には、インターリーバ１００は、上述したように、例えば、入力シンボルとして３シンボルのデータを入力し、出力シンボルとして３シンボルのデータを出力するようなインターリーブを行う場合であって、９個の記憶回路のＲＡＭ０，ＲＡＭ１，ＲＡＭ２，ＲＡＭ３，ＲＡＭ４，ＲＡＭ５，ＲＡＭ６，ＲＡＭ７，ＲＡＭ８を用いて３２タイムスロット分のインターリーブ長のインターリーブを行う場合には、制御回路４００によって、例えば図１０３に示すように、データを書き込む際に、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対して、それぞれ、０−０，０−１，０−２，・・・，０−３１といったように、各タイムスロットを示す情報と０シンボル目であることを示す情報との組み合わせを、アドレスとして与える。また、インターリーバ１００は、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７に対して、それぞれ、１−０，１−１，１−２，・・・，１−３１といったように、各タイムスロットを示す情報と１シンボル目であることを示す情報との組み合わせを、アドレスとして与える。さらに、インターリーバ１００は、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８に対して、それぞれ、２−０，２−１，２−２，・・・，２−３１といったように、各タイムスロットを示す情報と２シンボル目であることを示す情報との組み合わせを、アドレスとして与える。
【１０８４】
実際には、同図に示すアドレスの割り当ては、図１００に示したアドレスの割り当てと等価なものである。例えば同図に示すＲＡＭ０，ＲＡＭ１，ＲＡＭ２の中から、“３４”のアドレス空間に記憶されているデータを読み出す場合を考える。この場合、“３４”というアドレスを示す情報は、７桁で２進数表記すると、“０１０００１０”と表される。ここで、上位２ビット“０１”は、１シンボル目であることを示し、下位５ビット“０００１０”は、２タイムスロット目であることを示すことがわかる。すなわち、図１０３に示したアドレスの割り当ては、図１００に示したアドレスの割り当てと実質的には等価であり、データを読み出す際のアドレスの変換作業は不要となる。
【１０８５】
また、インターリーバ１００は、例えばインターリーブ長を１０タイムスロット分としたインターリーブを行う場合には、例えば図１０４に示すように、データを書き込む際に、ＲＡＭ０，ＲＡＭ３，ＲＡＭ６に対して、それぞれ、０−０，０−１，０−２，・・・，０−９といったように、各タイムスロットを示す情報と０シンボル目であることを示す情報との組み合わせを、アドレスとして与える。また、インターリーバ１００は、ＲＡＭ１，ＲＡＭ４，ＲＡＭ７に対して、それぞれ、１−０，１−１，１−２，・・・，１−９といったように、各タイムスロットを示す情報と１シンボル目であることを示す情報との組み合わせを、アドレスとして与える。さらに、インターリーバ１００は、ＲＡＭ２，ＲＡＭ５，ＲＡＭ８に対して、それぞれ、２−０，２−１，２−２，・・・，２−９といったように、各タイムスロットを示す情報と２シンボル目であることを示す情報との組み合わせを、アドレスとして与える。
【１０８６】
同図に示すアドレスの割り当ては、図１０３に示したアドレスの割り当てと実質的は同一なものであることがわかる。そのため、インターリーバ１００は、インターリーブ長を可変にする場合等において各ＲＡＭの全ての記憶領域にデータが記憶されない場合であっても、データを読み出す際のアドレスの変換作業を不要とすることができる。
【１０８７】
このように、インターリーバ１００は、常に置換先のアドレスを、入力シンボルの情報と、各シンボル毎のタイムスロットの情報との組み合わせで与えることによって、複数シンボルを入力し、複数シンボルを出力するインターリーブを行う場合であって、インターリーブ長を可変にする場合であっても、データを読み出す際に、アドレスの変換作業を行う必要がないことから、特別なアドレスの変換回路を設ける必要がなく、回路規模の削減を図ることができる。
【１０８８】
なお、インターリーバ１００は、図１０３及び図１０４に示したアドレスの割り当てに限らず、タイムスロットと入力シンボルとを識別可能な組み合わせであれば、いかなるものであってもよい。
【１０８９】
６−８ パーシャルライト機能によるデータの書き込み及び読み出し
上述した記憶回路４０７₁，４０７₂，・・・，４０７₁₆に関する特徴である。
【１０９０】
上述したように、記憶回路４０７は、パーシャルライト制御信号ＰＷに基づいて、パーシャルライト機能を有する。例えば、記憶回路４０７は、通常時には、図１０５（Ａ）に示すように、（ビット数Ｂ）×（ワード数Ｗ）の記憶容量を有するＲＡＭ４２４に対してＢビットのデータが入出力されるが、パーシャルライトのＲＡＭとして作用させる場合には、同図（Ｂ）に示すように、（ビット数Ｂ／２）×（ワード数２Ｗ）の記憶容量を有するＲＡＭ４２４に対してＢ／２ビットのデータが入出力されるようなものとして擬似的に構成することができる。
【１０９１】
これは、通常、ビット数及びワード数のともに制限があるＲＡＭをインターリーバに用いる場合には、インターリーブ長がＲＡＭのワード数に応じて制限されるためである。換言すれば、インターリーバ１００は、記憶回路４０７におけるＲＡＭ４２４を、パーシャルライトのＲＡＭとして作用させることによって、ＲＡＭ４２４における通常のワード数よりも長いインターリーブ長のインターリーブ処理をも実現することができる。
【１０９２】
このとき、インターリーバ１００には、例えば１６ビットといったＲＡＭがパーシャルライト機能時ではない通常時におけるビット数のデータが入力されることから、パーシャルライト機能時には、入力される１６ビットのデータのうち、所望の８ビットのデータ毎に切り替えてＲＡＭ４２４に与える必要がある。
【１０９３】
そこで、インターリーバ１００においては、記憶回路４０７に対して入力されるデータを上位ビットと下位ビットとに分割して２シンボルのデータとし、パーシャルライト機能時には、これらの２シンボルのデータのうち、常に同一のデータを選択するとともに、読み出されたデータのうち、アドレスに該当するものが、常に出力するデータの同じ位置となるように、データを選択する。
【１０９４】
具体的には、記憶回路４０７は、パーシャルライト機能時には、以下のようにしてデータの書き込み及び読み出しを行う。
【１０９５】
すなわち、記憶回路４０７は、セレクタ４２１，４２２のそれぞれによって、アドレスデータＡＲの最上位ビットの反転ビットＩＡＲと、アドレスデータＡＲの最上位ビットとを選択する。これにより、例えば、アドレスデータＡＲの最上位ビットが“０”であった場合には、データＶＩＨは、８ビットデータ“１１１１１１１１”となり、データＶＩＬは、８ビットデータ“００００００００”となる。同様に、アドレスデータＡＲの最上位ビットが“１”であった場合には、データＶＩＨは、８ビットデータ“００００００００”となり、データＶＩＬは、８ビットデータ“１１１１１１１１”となる。
【１０９６】
ここで、データＶＩＨは、ＲＡＭ４２４の記憶領域におけるビット方向の上位アドレスに対するデータの書き込みを行うか否かを示すものであり、データＶＩＬは、ＲＡＭ４２４の記憶領域におけるビット方向の下位アドレスに対するデータの書き込みを行うか否かを示すものである。記憶回路４０７は、これらのデータＶＩＨ，ＶＩＬの各ビットが“０”のアドレスに対してデータを書き込むものとする。
【１０９７】
これと同時に、記憶回路４０７は、セレクタ４２３によって、データＩＲの下位８ビットのデータＩＲ［７：０］を常に選択する。これにより、データＩは、データＩＲ［７：０］が反復されたもの、すなわち、Ｉ＝｛ＩＲ１，ＩＲ０｝＝｛ＩＲ［７：０］，ＩＲ［７：０］｝となる。
【１０９８】
そして、記憶回路４０７は、アドレスデータＡＲの最上位ビットを除いたデータであるアドレスデータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡＭ４２４に対して、所定のワードにおける上位アドレス又は下位アドレスのいずれか一方に、データＩＲ［７：０］を書き込む。すなわち、記憶回路４０７は、アドレスデータＡＲの最上位ビットが“０”であった場合には、ＲＡＭ４２４に対して、所定のワードにおける下位アドレスにデータＩＲ［７：０］を書き込み、アドレスデータＡＲの最上位ビットが“１”であった場合には、ＲＡＭ４２４に対して、所定のワードにおける上位アドレスにデータＩＲ［７：０］を書き込む。
【１０９９】
このように、記憶回路４０７は、パーシャルライト機能時には、ＲＡＭ４２４に対して、データＩＲの下位８ビットのデータＩＲ［７：０］のみを書き込む。
【１１００】
そして、記憶回路４０７は、アドレスデータＡＲの最上位ビットを除いたデータであるアドレスデータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡＭ４２４から、上位アドレスに記憶されているデータをデータＯＨとして読み出すとともに、下位アドレスに記憶されているデータをデータＯＬとして読み出し、セレクタ４２５，４２６により選択させることによって、データＯＲを出力する。
【１１０１】
このとき、データＯＲは、常に、ＲＡＭ４２４から読み出されたデータＯＨ，ＯＬのうち、アドレスに該当するものが、出力するデータの同じ位置となるように構成される。すなわち、データＯＲは、データＬＰＤが“０”であった場合には、該当するアドレスがＲＡＭ４２４における下位アドレスであることから、当該下位アドレスから読み出されたデータＯＬを下位ビットとし、上位アドレスから読み出されたデータＯＨを上位ビットとし、ＯＲ＝｛ＳＯＨ，ＳＯＬ｝＝｛ＯＨ，ＯＬ｝となる。同様に、データＯＲは、データＬＰＤが“１”であった場合には、該当するアドレスがＲＡＭ４２４における上位アドレスであることから、当該上位アドレスから読み出されたデータＯＨを下位ビットとし、下位アドレスから読み出されたデータＯＬを上位ビットとし、ＯＲ＝｛ＳＯＨ，ＳＯＬ｝＝｛ＯＬ，ＯＨ｝となる。
【１１０２】
このように、記憶回路４０７は、パーシャルライト機能時には、常に、入力されたデータＩＲを上位ビットと下位ビットとに分割して得られた下位ビットのデータＩＲ０をＲＡＭ４２４に書き込むとともに、常に、ＲＡＭ４２４から読み出されたデータのうち、アドレスに該当するものを、出力するデータの下位ビットとする。
【１１０３】
一方、パーシャルライト機能時ではなく、通常時には、記憶回路４０７は、以下のようにしてデータの書き込み及び読み出しを行う。
【１１０４】
すなわち、記憶回路４０７は、セレクタ４２１，４２２のそれぞれによって、値が“０”であるビットを選択する。これにより、例えば、データＶＩＨ，ＶＩＬは、常に８ビットデータ“００００００００”となる。
【１１０５】
これと同時に、記憶回路４０７は、セレクタ４２３によって、データＩＲの上位８ビットのデータＩＲ［１５：８］を常に選択する。これにより、データＩは、Ｉ＝｛ＩＲ１，ＩＲ０｝＝｛ＩＲ［１５：８］，ＩＲ［７：０］｝となり、データＩＲそのものとなる。
【１１０６】
そして、記憶回路４０７は、データＶＩＨ，ＶＩＬが、ともに、“００００００００”であることから、アドレスデータＡＲの最上位ビットを除いたデータであるアドレスデータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡＭ４２４に対して、所定のワードにおける上位アドレス及び下位アドレスの両者に、データＩを書き込む。すなわち、記憶回路４０７は、ＲＡＭ４２４に対して、所定のワードにおける上位アドレスにデータＩＲ［１５：８］を書き込み、下位アドレスにデータＩＲ［７：０］を書き込む。
【１１０７】
このように、記憶回路４０７は、通常時には、ＲＡＭ４２４に対して、データＩＲそのものを書き込む。
【１１０８】
そして、記憶回路４０７は、アドレスデータＡＲの最上位ビットを除いたデータであるアドレスデータＩＡと、データＶＩＨ，ＶＩＬとに基づいて、ＲＡＭ４２４から、上位アドレスに記憶されているデータをデータＯＨとして読み出すとともに、下位アドレスに記憶されているデータをデータＯＬとして読み出し、セレクタ４２５，４２６により選択させることによって、データＯＲを出力する。
このとき、データＯＲは、データＬＰＤが“０”であることから、常に、ＲＡＭ４２４における下位アドレスから読み出されたデータＯＬを下位ビットとし、上位アドレスから読み出されたデータＯＨを上位ビットとし、ＯＲ＝｛ＳＯＨ，ＳＯＬ｝＝｛ＯＨ，ＯＬ｝となる。すなわち、データＯＲは、ＲＡＭ４２４における所定のワードから読み出されたデータそのものとなる。
【１１０９】
このように、記憶回路４０７は、通常時には、データＩＲをＲＡＭ４２４に対して書き込み、データＯＲとして出力する。
【１１１０】
このようにすることによって、インターリーバ１００は、入出力される複数ビットのデータのうち、上位ビットのデータ又は下位ビットのデータのみを把握すればよく、どのビットのデータが書き込み及び読み出しに寄与しているのかを意識する必要がない。そのため、インターリーバ１００は、通常時には、（ビット数Ｂ）×（ワード数Ｗ）の記憶容量を有するＲＡＭを、パーシャルライトのＲＡＭとして作用させ、半数ビット×２倍長ワードのＲＡＭとして用いることが容易となる。
【１１１１】
なお、ここでは、パーシャルライト機能時には、ＲＡＭ４２４の記憶容量が、通常時に比べ、半数ビット×２倍長ワードとなるものとして説明したが、この手法は、この記憶容量に限定されるものではない。この手法は、パーシャルライト機能時におけるＲＡＭ４２４の記憶容量が、通常時に比べ、例えば、１／３数ビット×３倍長ワード、１／４数ビット×４倍長ワード、１ビット×ビット数倍長ワードとなる場合といったように、任意の記憶容量に応用可能である。
【１１１２】
すなわち、インターリーバとしては、記憶回路に対して入力されるデータを少なくとも上位ビットと下位ビットとに分割して少なくとも２シンボルのデータとし、パーシャルライト機能時には、これらの少なくとも２シンボルのデータのうち、常に同一のデータを選択するとともに、読み出されたデータのうち、アドレスに該当するものが、常に出力するデータの同じ位置となるように、データを選択するようにすればよい。
【１１１３】
６−９ 偶数長遅延及び奇数長遅延への対応
上述した奇数長遅延補償回路４０２及び記憶回路４０７₁，４０７₂，・・・，４０７₁₆に関する特徴である。
【１１１４】
符号長可変の繰り返し復号を行う場合には、可変長の遅延を行う必要がある。
インターリーバ１００は、２バンクのＲＡＭを用いて、１タイムスロットでデータの書き込み及び読み出しを切り替えることによって、遅延長、すなわち、インターリーブ長の半分のタイムスロット分のワード数のＲＡＭを用いれば、インターリーブ長の遅延を実現することができる。
【１１１５】
この動作を簡略化して説明するために、３タイムスロット分のワード数のＲＡＭを２バンク用いて６タイムスロット分のインターリーブ長の遅延を実現する例について図１０６を用いて示す。ここでは、バンクＡ，ＢのＲＡＭには、それぞれ、便宜上０，１，２のアドレスが割り当てられているものとする。また、バンクＡのＲＡＭには、アドレス０，１，２の各記憶領域に対して、データＡ，Ｃ，Ｅが予め記憶されており、バンクＢのＲＡＭには、アドレス１，２の各記憶領域に対して、データＢ，Ｄが予め記憶されているとともに、アドレス０の記憶領域には、データが記憶されていないものとする。さらに、同図中においては、データの書き込みを“Ｗ”で表し、データの読み出しを“Ｒ”で表すものとする。
【１１１６】
まず、インターリーバ１００は、０タイムスロット目では、バンクＡのＲＡＭにおけるアドレス０の記憶領域から、データＡを読み出すとともに、バンクＢのＲＡＭにおけるアドレス０の記憶領域に対して、データＦを書き込む。
【１１１７】
続いて、インターリーバ１００は、１タイムスロット目では、バンクＡのＲＡＭにおけるアドレス０の記憶領域、すなわち、０タイムスロット目でデータＡが読み出された記憶領域に対して、データＧを書き込むとともに、バンクＢのＲＡＭにおけるアドレス１の記憶領域から、データＢを読み出す。
【１１１８】
続いて、インターリーバ１００は、２タイムスロット目では、バンクＡのＲＡＭにおけるアドレス１の記憶領域から、データＣを読み出すとともに、バンクＢのＲＡＭにおけるアドレス１の記憶領域、すなわち、１タイムスロット目でデータＦが読み出された記憶領域に対して、データＨを書き込む。
【１１１９】
続いて、インターリーバ１００は、３タイムスロット目では、バンクＡのＲＡＭにおけるアドレス１の記憶領域、すなわち、２タイムスロット目でデータＣが読み出された記憶領域に対して、データＩを書き込むとともに、バンクＢのＲＡＭにおけるアドレス２の記憶領域から、データＤを読み出す。
【１１２０】
続いて、インターリーバ１００は、４タイムスロット目では、バンクＡのＲＡＭにおけるアドレス２の記憶領域から、データＥを読み出すとともに、バンクＢのＲＡＭにおけるアドレス２の記憶領域、すなわち、３タイムスロット目でデータＤが読み出された記憶領域に対して、データＪを書き込む。
【１１２１】
続いて、インターリーバ１００は、５タイムスロット目では、バンクＡのＲＡＭにおけるアドレス２の記憶領域、すなわち、４タイムスロット目でデータＥが読み出された記憶領域に対して、データＫを書き込むとともに、バンクＢのＲＡＭにおけるアドレス０の記憶領域から、データＦを読み出す。
【１１２２】
そして、インターリーバ１００は、６タイムスロット目では、バンクＡのＲＡＭにおけるアドレス０の記憶領域から、データＧを読み出すとともに、バンクＢのＲＡＭにおけるアドレス０の記憶領域、すなわち、５タイムスロット目でデータＦが読み出された記憶領域に対して、データＬを書き込む。
【１１２３】
インターリーバ１００は、このように２バンクのＲＡＭを用いて、１タイムスロットでデータの書き込み及び読み出しを切り替える。このような動作によるデータの書き込み及び読み出しのタイミングチャートは、図１０７に示すようになる。すなわち、バンクＢに書き込まれたデータＦは、インターリーブ長分の時間の経過後に読み出され、同様に、バンクＡに書き込まれたデータＧも、インターリーブ長分の時間の経過後に読み出されることになる。
【１１２４】
このように、インターリーバ１００は、一方のバンクにデータを書き込むとき、他方のバンクからデータを読み出す動作を、１タイムスロット毎に切り替えることによって、インターリーブ長の半分のタイムスロット分のワード数のＲＡＭを２バンク用い、インターリーブ長の遅延を実現することができる。
【１１２５】
ところで、この手法による遅延処理の場合、ＲＡＭの記憶容量が少なくて済むことから、回路規模の削減を図ることができるものの、遅延長は偶数長に限られる。
【１１２６】
そこで、インターリーバ１００は、偶数長遅延のときには、上述した動作を行うことによりＲＡＭのみで遅延長分の遅延を行い、奇数長遅延のときには、上述した動作を行い遅延長−１分の遅延を行うとともに、レジスタを用いて１タイムスロット分の遅延を行うように、切り替える機能を備えることによって、偶数長遅延及び奇数長遅延の両方に対応する。
【１１２７】
具体的には、インターリーバ１００は、上述したように、奇数長遅延補償回路４０２によって、制御回路６０から供給されるインターリーブ長情報ＣＩＮＬに基づいて、偶数長遅延を行う場合には、データＴＤＩに対して、ＲＡＭによる遅延のみを行い、奇数長遅延を行う場合には、データＴＤＩに対して、ＲＡＭによる遅延長−１分の遅延と、レジスタによる１タイムスロット分の遅延を行うように、遅延の対象とするデータであるデータＴＤＩを選択する。
【１１２８】
このようにすることによって、インターリーバ１００は、少ない回路規模の下に、偶数長遅延及び奇数長遅延の両方に対応することができる。
【１１２９】
６−１０ 入出力順序入れ替え機能
上述した入力データ選択回路４０６及び出力データ選択回路４０８に関する特徴である。
【１１３０】
軟出力復号回路９０は、上述したように、任意の符号の復号を可能とするものであるが、任意の符号の復号を行うために、符号に応じた入出力パターンを予め求めておく必要がある。そのため、軟出力復号回路９０は、実際には、全ての符号の復号を１つの回路で行うのは非常に困難であり、任意に想定された符号を対象とした復号を行うのが現実的である。
【１１３１】
このように、軟出力復号回路９０に限らず、復号対象となる符号に限定がある軟出力復号回路は、一般に、複数シンボルを入力し、複数シンボルを出力する任意の符号の軟出力復号を行う際、当該任意の符号に対して、入力シンボル間の順序及び／又は出力シンボル間の順序のみが異なる符号を復号することができない場合がある。
【１１３２】
例えば、要素復号器５０を連接して復号装置３を構成し、ＳＣＣＣによる符号化を行う符号化装置による符号を復号する場合において、当該符号化装置が、外符号の符号化を行う畳み込み符号化器として、軟出力復号回路９０が復号可能な任意の畳み込み符号化器を備え、インターリーバとして、インラインインターリーブを行うものを備え、さらに、内符号の符号化を行う畳み込み符号化器として、軟出力復号回路９０が復号可能な先に図２４に示した畳み込み符号化器を備えるものとする。この場合、復号装置３は、符号化装置による符号を復号することが可能であることはいうまでもない。
【１１３３】
ところで、符号化装置における内符号の符号化を行う畳み込み符号化器として図１０８に示すものを用い、軟出力復号回路９０が当該畳み込み符号を復号対象としていない場合には、復号装置３は、この符号化装置による符号を復号することが不可能となる。
【１１３４】
ここで、同図に示す畳み込み符号化器は、入力データｉ₀，ｉ₁，ｉ₂を、それぞれ、０，１，２シンボル目とすると、図２４に示した畳み込み符号化器と比べ、１シンボル目の入力データｉ₁と、２シンボル目の入力データｉ₂とを入れ替えたものであることがわかる。すなわち、図１０８に示す畳み込み符号化器を備える符号化装置は、図１０９に示すように、外符号の符号化を行う畳み込み符号化器から出力される３ビットの符号化データがインターリーバに入力される際に、１シンボル目の符号化データと、２シンボル目の符号化データとを入れ替え、内符号の符号化を行う畳み込み符号化器として、図２４に示した畳み込み符号化器を用いた符号化装置と等価なものであることがわかる。
【１１３５】
このように、復号装置３は、軟出力復号回路９０が復号対象としていない符号を要素符号とする符号化装置に対しては、当該要素符号が、入力シンボル間の順序及び／又は出力シンボル間の順序のみが異なるものであっても、復号することが不可能となる。
【１１３６】
換言すれば、符号化側としては、例えばインラインインターリーブやペアワイズインターリーブといった各シンボル毎に個別的にインターリーブを施す場合には、入出力のシンボルの位置が一意に決定されるが、入出力のシンボルの位置を変化させた符号化を行うことによって、幅広い符号化を行うといった要求があることは否めない。特に、マッシィ型の符号を要素符号として用いている符号化装置の場合、組織成分の出力位置を入れ替えることによって、多様な符号化を行うことができる。そのため、復号装置としては、このような符号の復号にも対応する必要がある。
【１１３７】
そこで、インターリーバ１００は、複数シンボルを入力し、複数シンボルを出力するインターリーブを行う際、入力シンボル間の順序及び／又は出力シンボル間の順序を入れ替える機能を有することによって、同一アドレスに基づいた複数通りのインターリーブを実現する。
【１１３８】
具体的には、インターリーバ１００は、インターリーブ処理を行う場合には、入力データ選択回路４０６によって、インターリーバ入出力置換情報ＣＩＰＴに基づいて、各シンボル間の入力順序を相互に置換し、各シンボルの入力位置と出力位置とを切り替える。
【１１３９】
また、インターリーバ１００は、デインターリーブ処理を行う場合には、出力データ選択回路４０８によって、インターリーバ入出力置換情報ＣＩＰＴに基づいて、各シンボル間の出力順序を相互に置換し、各シンボルの入力位置と出力位置とを切り替える。
【１１４０】
換言すれば、復号装置３がＳＣＣＣによる符号の復号を行うものとすると、当該復号装置３を構成する隣接する２つの要素復号器５０_I，５０_Jは、簡略化すると例えば図１１０に示す構成として表すことができる。ここでは、入力シンボル間の順序及び／又は出力シンボル間の順序を入れ替える機能を有する回路を、シンボル入れ替え回路と称するものとする。
【１１４１】
すなわち、要素復号器５０_Iは、軟出力復号回路９０から出力されたデータがインターリーバ１００に入力されると、インターリーバ１００によって、デインターリーブ処理を行う。このとき、要素復号器５０_Iは、インターリーバ１００における記憶回路４０７を経ることによりデインターリーブ処理が施された複数シンボルからなるデータＯＲが出力データ選択回路４０８に相当するシンボル入れ替え回路６１０に入力されると、このシンボル入れ替え回路６１０によって、出力すべきインターリーバ出力データＩＩＯを選択した後、複数シンボルからなるこれらのインターリーバ出力データＩＩＯについて、符号構成に応じて、各シンボル間の入力順序を相互に置換し、すなわち、各シンボルの順序を入れ替え、次段の要素復号器５０_Jに供給する。
【１１４２】
一方、要素復号器５０_Jは、要素復号器５０_Iから供給され、軟出力復号回路９０により軟出力復号処理が施されたデータがインターリーバ１００に入力されると、インターリーバ１００によって、インターリーブ処理を行う。このとき、要素復号器５０_Jは、インターリーバ１００における入力データ選択回路４０６に相当するシンボル入れ替え回路６１１によって、軟出力復号回路９０から供給されて各種処理が施された複数シンボルからなるデータＩについて、符号構成に応じて、各シンボルの順序を入れ替え、データＩＲとして記憶回路４０７に供給する。このようにしてインターリーブが施されたデータは、図示しない次段の要素復号器に供給される。
【１１４３】
このようにすることによって、インターリーバ１００は、入力シンボル間の順序及び／又は出力シンボル間の順序を入れ替え、同一アドレスに基づいた複数通りのインターリーブを実現することができる。特に、インターリーバ１００は、通常のインラインインターリーバやペアワイズインターリーバのように、入出力されるシンボル数が同じであり且つ入力位置と出力位置とが１対１に決められているインターリーブを行う場合には、入力シンボルの位置と出力シンボルの位置との接続を切り替えることが可能となる。
【１１４４】
そのため、要素復号器５０は、復号対象となる符号に限定がある汎用の軟出力復号回路を備えた場合であっても、当該軟出力復号回路が復号可能な符号に対して、入力シンボル間の順序及び／又は出力シンボル間の順序のみが異なる符号を復号することができる。また、要素復号器５０は、軟出力復号回路９０が復号対象とする符号の数を限定できることから、回路の簡略化及び規模削減を図ることができる。
【１１４５】
なお、ここでは、各シンボルの順序を入れ替える機能をインターリーバ１００に設けた例について説明したが、必ずしもインターリーバ１００の機能として設ける必要はなく、例えば軟出力復号回路９０の機能として設けるようにしてもよい。
【１１４６】
各シンボルの順序を入れ替える機能を軟出力復号回路９０の機能として設ける場合、復号装置３がＳＣＣＣによる符号の復号を行うものとすると、当該復号装置３を構成する隣接する２つの要素復号器５０_K，５０_Lは、簡略化すると例えば図１１１に示す構成として表すことができる。
【１１４７】
すなわち、要素復号器５０_Kは、軟出力復号回路９０及びインターリーバ１００によって、通常の軟出力復号処理及びデインターリーブ処理を行い、得られたデータを次段の要素復号器５０_Lに供給する。
【１１４８】
一方、要素復号器５０_Lは、要素復号器５０_Kから供給された複数シンボルからなるデータ、すなわち、外部情報又はインターリーブデータＴＥＸＴ等の軟出力復号処理に必要な情報が軟出力復号回路９０に入力されると、これらの情報について、シンボル入れ替え回路６１２によって、符号構成に応じて、各シンボルの順序を入れ替える。さらに、要素復号器５０_Lは、軟出力復号回路９０と同様の各種処理を経て、外部情報算出回路１６３により算出された複数シンボルからなる外部情報ＳＯＥについて、シンボル入れ替え回路６１３によって、符号構成に応じて、各シンボルの順序を入れ替え、各種処理を施した後、データＴＩＩとしてインターリーバ１００に供給する。そして、要素復号器５０_Lは、入力されたデータＴＩＩに対してインターリーブ処理を施し、図示しない次段の要素復号器に供給する。
【１１４９】
このようにすることによって、軟出力復号回路９０は、入力シンボル間の順序及び／又は出力シンボル間の順序のみが異なる符号の復号が可能となる。そのため、要素復号器５０は、軟出力復号回路９０が復号対象とする符号の数を限定できることから、回路の簡略化及び規模削減を図ることができる。特に、要素復号器５０は、マッシィ型の符号を繰り返し復号する場合には、組織成分の出力位置を入れ替えた符号を復号することができる。
【１１５０】
なお、図１１１に示した要素復号器５０_Lにおいて、シンボル入れ替え回路６１３を軟出力復号回路９０が有するものとして説明したが、このシンボル入れ替え回路６１３をインターリーバ１００が有してもよい。すなわち、要素復号器５０は、デインターリーブ処理を行うインターリーバ１００の後段、及び、インターリーブ処理を行うインターリーバ１００の前段に、符号構成に応じたシンボル入れ替え回路を備えるものであればよい。勿論、復号装置３がＰＣＣＣによる符号の復号を行うものである場合であっても、要素復号器５０は、デインターリーブ処理を行うインターリーバ１００の後段、及び、インターリーブ処理を行うインターリーバ１００の前段に、符号構成に応じたシンボル入れ替え回路を備える構成とすればよい。
【１１５１】
７． まとめ
以上説明したように、符号化装置１と復号装置３とを用いて構成されるデータ送受信システムにおいて、復号装置３を構成する要素復号器５０は、Ｉα算出回路１５８及びＩβ算出回路１５９のそれぞれによって、算出された複数の対数尤度Ｉα，Ｉβのうち、確率α，βが最大のメトリックに対応する対数尤度Ｉα，Ｉβが所定の値を超過したときに、複数の対数尤度Ｉα，Ｉβのそれぞれに対して、所定の値を用いた演算を行い、対数尤度Ｉα，Ｉβの値の分布の偏りを是正するための正規化を行うことによって、適切な対数尤度同士の差分を表現することができ、符号の復号を高精度に行うことができる。
【１１５２】
すなわち、これらの符号化装置１と復号装置３とを用いて構成されるデータ送受信システムは、高精度の復号を実現するものであり、ユーザに高い利便を提供することができるものである。
【１１５３】
なお、本発明は、上述した実施の形態に限定されるものではなく、例えば、上述した実施の形態では、要素復号器５０が、軟出力復号回路９０及びインターリーバ１００等をＬＳＩとして集積させて構成されるものとして説明したが、軟出力復号回路９０のみをＬＳＩ等の単一モジュールとして構成し、この軟出力復号回路９０を複数連接するとともに、インターリーバ１００を含む他の各部を外付けの機器として設けることによって、復号装置３として構成してもよい。同様に、本発明は、インターリーバ１００のみをＬＳＩ等の単一モジュールとして構成し、このインターリーバ１００を複数連接するとともに、軟出力復号回路９０を含む他の各部を外付けの機器として設けることによって、復号装置３として構成してもよい。すなわち、本発明は、少なくとも軟出力復号回路９０又はインターリーバ１００がＬＳＩ等の単一モジュールとして構成されていれば、繰り返し復号に適用できるものである。
【１１５４】
また、上述した実施の形態では、軟出力復号回路９０による補正項の算出の際には、補正項の値をＲＯＭ等から構成されるルックアップテーブルから読み出すものとして説明したが、本発明は、ＲＯＭの代わりに、例えばＲＡＭ等の各種メモリであってもよく、また、例えばいわゆる線形近似回路等を設けることによって、補正項の値を算出する場合にも適用可能である。
【１１５５】
さらに、上述した実施の形態では、インターリーバ１００に対して入出力されるシンボル数を最大で３シンボルであるものとして説明したが、本発明は、３シンボル以上の任意の数のシンボルを入出力する場合にも適用することができる。
【１１５６】
さらにまた、上述した実施の形態では、インターリーバ１００が１６個の記憶回路４０７₁，４０７₂，・・・，４０７₁₆を有するものとして説明したが、本発明は、符号構成に応じた任意の数の記憶回路を有する場合にも適用できることは勿論である。
【１１５７】
また、上述した実施の形態では、インターリーバ１００が対応可能なインターリーブの種類として、ランダムインターリーブ、インラインインターリーブ及びペアワイズインターリーブについて説明したが、本発明は、これらのインターリーブの種類に限定されるものではなく、他の種類のインターリーブにも適用可能である。
【１１５８】
さらに、上述した実施の形態では、復号装置として、Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行うものとして説明したが、本発明は、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムに基づくＭＡＰ復号を行う復号装置であっても適用可能である。
【１１５９】
さらにまた、上述した実施の形態では、符号化装置及び復号装置をデータ送受信システムにおける送信装置及び受信装置に適用して説明したが、本発明は、例えばフロッピーディスク、ＣＤ−ＲＯＭ又はＭＯ（Magneto Optical）といった磁気、光又は光磁気ディスク等の記録媒体に対する記録及び／又は再生を行う記録及び／又は再生装置に適用することもできる。この場合、符号化装置により符号化されたデータは、無記憶通信路に等価とされる記録媒体に記録され、復号装置により復号されて再生される。
【１１６０】
以上のように、本発明は、その趣旨を逸脱しない範囲で適宜変更が可能であることはいうまでもない。
【１１６１】
【発明の効果】
以上詳細に説明したように、本発明にかかる軟出力復号装置は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて復号を行う軟出力復号装置であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出手段とを備え、第２の確率算出手段は、算出した複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化手段を有し、第３の確率算出手段は、算出した複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化手段を有する。
【１１６２】
したがって、本発明にかかる軟出力復号装置は、第２の確率算出手段における第２の確率正規化手段によって、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うとともに、第３の確率算出手段における第３の確率正規化手段によって、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うことによって、適切な対数尤度同士の差分を表現することができ、高精度に復号を行うことができる。
【１１６３】
また、本発明にかかる軟出力復号方法は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて復号を行う軟出力復号方法であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出工程とを備え、第２の確率算出工程は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化工程を有し、第３の確率算出工程は、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化工程を有する。
【１１６４】
したがって、本発明にかかる軟出力復号方法は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うとともに、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うことによって、適切な対数尤度同士の差分を表現することを可能とし、高精度に復号を行うことを可能とする。
【１１６５】
さらに、本発明にかかる復号装置は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号をインターリーバを介して連接して生成された符号を繰り返し復号するための、要素符号に対応する復号装置であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出手段とを少なくとも有し、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号手段と、この軟出力復号手段により生成された外部情報を入力し、インターリーバと同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、インターリーバにより並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替えるインターリーブ手段とを備え、第２の確率算出手段は、算出した複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化手段を有し、第３の確率算出手段は、算出した複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化手段を有する。
【１１６６】
したがって、本発明にかかる復号装置は、第２の確率算出手段における第２の確率正規化手段によって、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うとともに、第３の確率算出手段における第３の確率正規化手段によって、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行い、軟出力復号を行うことによって、適切な対数尤度同士の差分を表現することができ、高精度に復号を行うことができる。
【１１６７】
さらにまた、本発明にかかる復号方法は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号を第１のインターリーブ工程を介して連接して生成された符号を繰り返し復号するための、要素符号に対応する復号方法であって、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出工程とを少なくとも有し、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号工程と、この軟出力復号工程にて生成された外部情報を入力し、第１のインターリーブ工程と同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、第１のインターリーブ工程にて並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替える第２のインターリーブ工程とを備え、第２の確率算出工程は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化工程を有し、第３の確率算出工程は、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化工程を有する。
【１１６８】
したがって、本発明にかかる復号方法は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うとともに、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行い、軟出力復号を行うことによって、適切な対数尤度同士の差分を表現することを可能とし、高精度に復号を行うことを可能とする。
【１１６９】
また、本発明にかかる復号装置は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号をインターリーバを介して連接して生成された符号を繰り返し復号する復号装置であって、当該復号装置は、連接された複数の要素復号器からなり、これらの要素復号器は、それぞれ、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号手段と、この軟出力復号手段により生成された外部情報を入力し、インターリーバと同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、インターリーバにより並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替えるインターリーブ手段とを備え、軟出力復号手段は、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出手段と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出手段とを有し、第２の確率算出手段は、算出した複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化手段を有し、第３の確率算出手段は、算出した複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化手段を有する。
【１１７０】
したがって、本発明にかかる復号装置は、繰り返し復号を行う際に、第２の確率算出手段における第２の確率正規化手段によって、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うとともに、第３の確率算出手段における第３の確率正規化手段によって、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行い、軟出力復号を行うことによって、適切な対数尤度同士の差分を表現することができ、高精度に復号を行うことができる。
【１１７１】
さらに、本発明にかかる復号方法は、軟入力とされる受信値に基づいて任意のステートを通過する確率を対数表記した対数尤度を求め、この対数尤度を用いて、複数の要素符号を第１のインターリーブ工程を介して連接して生成された符号を繰り返し復号する復号方法であって、当該復号方法は、複数の要素復号工程が連続して行われるものであり、これらの要素復号工程は、それぞれ、受信値及び事前確率情報を入力して軟出力復号を行い、各時刻における軟出力を対数表記した対数軟出力及び／又は外部情報を生成する軟出力復号工程と、この軟出力復号工程にて生成された外部情報を入力し、第１のインターリーブ工程と同一の置換位置情報に基づいて、外部情報の順序を置換して並べ替える、又は、第１のインターリーブ工程にて並べ替えられた情報の配列を元に戻すように、外部情報の順序を置換して並べ替える第２のインターリーブ工程とを備え、軟出力復号工程は、受信値毎に、符号の出力パターンと受信値により決定される第１の確率を対数表記した第１の対数尤度を算出する第１の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、符号化開始ステートから時系列順に各ステートに至る第２の確率を対数表記した第２の対数尤度を算出する第２の確率算出工程と、第１の対数尤度に基づいて、受信値毎に、打ち切りステートから時系列の逆順に各ステートに至る第３の確率を対数表記した第３の対数尤度を算出する第３の確率算出工程とを有し、第２の確率算出工程は、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第２の対数尤度の値の分布の偏りを是正するための正規化を行う第２の確率正規化工程を有し、第３の確率算出工程は、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を行い、第３の対数尤度の値の分布の偏りを是正するための正規化を行う第３の確率正規化工程を有する。
【１１７２】
したがって、本発明にかかる復号方法は、繰り返し復号を行う際に、算出された複数の第２の対数尤度のうち、第２の確率が最大のメトリックに対応する第２の対数尤度が所定の値を超過したときに、複数の第２の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行うとともに、算出された複数の第３の対数尤度のうち、第３の確率が最大のメトリックに対応する第３の対数尤度が所定の値を超過したときに、複数の第３の対数尤度のそれぞれに対して、所定の値を用いた演算を施して正規化を行い、軟出力復号を行うことによって、適切な対数尤度同士の差分を表現することを可能とし、高精度に復号を行うことを可能とする。
【図面の簡単な説明】
【図１】本発明の実施の形態として示すデータ送受信システムを適用する通信モデルの構成を説明するブロック図である。
【図２】同データ送受信システムにおける符号化装置の一例の構成を説明するブロック図であって、ＰＣＣＣによる符号化を行う符号化装置の構成を説明するブロック図である。
【図３】同データ送受信システムにおける復号装置の一例の構成を説明するブロック図であって、図２に示す符号化装置による符号の復号を行う復号装置の構成を説明するブロック図である。
【図４】同データ送受信システムにおける符号化装置の一例の構成を説明するブロック図であって、ＳＣＣＣによる符号化を行う符号化装置の構成を説明するブロック図である。
【図５】同データ送受信システムにおける復号装置の一例の構成を説明するブロック図であって、図４に示す符号化装置による符号の復号を行う復号装置の構成を説明するブロック図である。
【図６】要素復号器の概略構成を説明するブロック図である。
【図７】同要素復号器の左半分部分の詳細構成を説明するブロック図である。
【図８】同要素復号器の右半分部分の詳細構成を説明するブロック図である。
【図９】同要素復号器が備える復号受信値選択回路の構成を説明するブロック図である。
【図１０】同要素復号器が備えるエッジ検出回路の構成を説明するブロック図である。
【図１１】同要素復号器が備える軟出力復号回路の概略構成を説明するブロック図である。
【図１２】同軟出力復号回路の左半分部分の詳細構成を説明するブロック図である。
【図１３】同軟出力復号回路の右半分部分の詳細構成を説明するブロック図である。
【図１４】ボーゼンクラフト型の畳み込み符号化器の一構成例を説明するブロック図である。
【図１５】ボーゼンクラフト型の畳み込み符号化器の他の一構成例を説明するブロック図である。
【図１６】マッシィ型の畳み込み符号化器の一構成例を説明するブロック図である。
【図１７】マッシィ型の畳み込み符号化器の他の一構成例を説明するブロック図である。
【図１８】図１４に示す畳み込み符号化器の具体的構成例を説明するブロック図である。
【図１９】図１８に示す畳み込み符号化器におけるトレリスを説明する図である。
【図２０】図１５に示す畳み込み符号化器の具体的構成例を説明するブロック図である。
【図２１】図２０に示す畳み込み符号化器におけるトレリスを説明する図である。
【図２２】図１６に示す畳み込み符号化器の具体的構成例を説明するブロック図である。
【図２３】図２２に示す畳み込み符号化器におけるトレリスを説明する図である。
【図２４】図１７に示す畳み込み符号化器の具体的構成例を説明するブロック図である。
【図２５】図２４に示す畳み込み符号化器におけるトレリスを説明する図である。
【図２６】同軟出力復号回路が有する内部消去情報生成回路の構成を説明するブロック図である。
【図２７】同軟出力復号回路が有する終結情報生成回路の構成を説明するブロック図である。
【図２８】同軟出力復号回路が有する受信値及び事前確率情報選択回路の構成を説明するブロック図である。
【図２９】同軟出力復号回路が有するＩγ算出回路の構成を説明するブロック図である。
【図３０】同軟出力復号回路が有するＩγ分配回路の構成を説明するブロック図である。
【図３１】同Ｉγ分配回路が有するＩβ０用パラレルパス処理回路の構成を説明するブロック図である。
【図３２】同Ｉβ０用パラレルパス処理回路が有するパラレルパス用ｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図である。
【図３３】同軟出力復号回路が有するＩα算出回路の構成を説明するブロック図である。
【図３４】同Ｉα算出回路が有する加算比較選択回路の構成を説明するブロック図であって、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明するブロック図である。
【図３５】同加算比較選択回路が有する補正項算出回路の構成を説明するブロック図である。
【図３６】同Ｉα算出回路が有する加算比較選択回路の構成を説明するブロック図であって、トレリス上の各ステートから次時刻におけるステートへと４本のパスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明するブロック図である。
【図３７】同Ｉα算出回路が有するＩα＋Ｉγ算出回路の構成を説明するブロック図である。
【図３８】同軟出力復号回路が有するＩβ算出回路の構成を説明するブロック図である。
【図３９】同Ｉβ算出回路が有する加算比較選択回路の構成を説明するブロック図であって、トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明するブロック図である。
【図４０】同Ｉβ算出回路が有する加算比較選択回路の構成を説明するブロック図であって、トレリス上の各ステートから次時刻におけるステートへと４本のパスが到達するような符号に対して処理を行う加算比較選択回路の構成を説明するブロック図である。
【図４１】同軟出力復号回路が有する軟出力算出回路の構成を説明するブロック図である。
【図４２】同軟出力算出回路が有するｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図である。
【図４３】同軟出力復号回路が有する受信値又は事前確率情報分離回路の構成を説明するブロック図である。
【図４４】同軟出力復号回路が有する外部情報算出回路の構成を説明するブロック図である。
【図４５】同軟出力復号回路が有する硬判定回路の構成を説明するブロック図である。
【図４６】同要素復号器が備えるインターリーバにおける遅延用のＲＡＭの概念を説明するためのブロック図である。
【図４７】遅延用のＲＡＭの概念を説明するためのブロック図であって、複数個のＲＡＭから構成されていることを説明するためのブロック図である。
【図４８】遅延用のＲＡＭの概念を説明するためのブロック図であって、同インターリーバが有する制御回路により生成したアドレスを適切に変換して各ＲＡＭに与える様子を説明するためのブロック図である。
【図４９】同インターリーバにおけるインターリーブ用のＲＡＭの概念を説明するためのブロック図である。
【図５０】インターリーブ用のＲＡＭの概念を説明するためのブロック図であって、シーケンシャルな書き込みアドレスとランダムな読み出しアドレスとに基づいて、バンクＡ，Ｂのそれぞれに用いるアドレスに変換し、各ＲＡＭに与える様子を説明するためのブロック図である。
【図５１】同インターリーバが行うインターリーブの種類を説明するための図であって、（Ａ）は、１シンボルの入力データに対するランダムインターリーブを示し、（Ｂ）は、２シンボルの入力データに対するランダムインターリーブを示し、（Ｃ）は、２シンボルの入力データに対するインラインインターリーブを示し、（Ｄ）は、２シンボルの入力データに対するペアワイズインターリーブを示し、（Ｅ）は、３シンボルの入力データに対するランダムインターリーブを示し、（Ｆ）は、３シンボルの入力データに対するインラインインターリーブを示し、（Ｇ）は、３シンボルの入力データに対するペアワイズインターリーブを示す図である。
【図５２】同インターリーバの構成を説明するブロック図である。
【図５３】同インターリーバが有する奇数長遅延補償回路の構成を説明するブロック図である。
【図５４】同インターリーバが有する記憶回路の構成を説明するブロック図である。
【図５５】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、１シンボルの入力データに対して、ランダムインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図である。
【図５６】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、２シンボルの入力データに対して、ランダムインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図である。
【図５７】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、２シンボルの入力データに対して、インラインインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示す図である。
【図５８】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、２シンボルの入力データに対して、ペアワイズインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図である。
【図５９】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、３シンボルの入力データに対して、ランダムインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図である。
【図６０】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、３シンボルの入力データに対して、インラインインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図である。
【図６１】同インターリーバにおけるＲＡＭの利用方法を説明するための図であって、３シンボルの入力データに対して、ペアワイズインターリーブを施す場合において、（Ａ）は、遅延用のＲＡＭを示し、（Ｂ）は、インターリーブ用のＲＡＭを示し、（Ｃ）は、アドレス用のＲＡＭを示し、（Ｄ）は、使用しないＲＡＭを示す図である。
【図６２】同要素復号器を連接して構成される復号装置の構成を説明するブロック図である。
【図６３】同復号装置を構成する隣接する２つの要素復号器の簡略化した構成を説明するブロック図であって、前段の要素復号器からの情報の中から、軟出力復号に必要な情報を選択する構成について説明するブロック図である。
【図６４】同復号装置を構成する隣接する２つの要素復号器の簡略化した構成を説明するブロック図であって、前段の要素復号器によって、次段の要素復号器における軟出力復号に必要な情報を選択する構成について説明するブロック図である。
【図６５】同復号装置を構成する隣接する２つの要素復号器の簡略化した構成を説明するブロック図であって、受信値を遅延させる遅延回路を備える構成について説明するブロック図である。
【図６６】同復号装置を構成する隣接する２つの要素復号器の簡略化した構成を説明するブロック図であって、復号の対象とする受信値を選択する復号受信値選択回路を備える構成について説明するブロック図である。
【図６７】図１４に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移先のステートから見て入力される枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が４の場合における番号付けを示し、（Ｂ）は、メモリ数が３の場合における番号付けを示し、（Ｃ）は、メモリ数が２の場合における番号付けを示し、（Ｄ）は、メモリ数が１の場合における番号付けを示す図である。
【図６８】図１４に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移元のステートから見て出力していく枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が４の場合における番号付けを示し、（Ｂ）は、メモリ数が３の場合における番号付けを示し、（Ｃ）は、メモリ数が２の場合における番号付けを示し、（Ｄ）は、メモリ数が１の場合における番号付けを示す図である。
【図６９】図１５に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移先のステートから見て入力される枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が３の場合における番号付けを示し、（Ｂ）は、メモリ数が２の場合における番号付けを示す図である。
【図７０】図１５に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移元のステートから見て出力していく枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が３の場合における番号付けを示し、（Ｂ）は、メモリ数が２の場合における番号付けを示す図である。
【図７１】図１６に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移先のステートから見て入力される枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が３の場合における番号付けを示し、（Ｂ）は、メモリ数が２の場合における番号付けを示す図である。
【図７２】図１６に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移元のステートから見て出力していく枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が３の場合における番号付けを示し、（Ｂ）は、メモリ数が２の場合における番号付けを示す図である。
【図７３】図１７に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移先のステートから見て入力される枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が２の場合における番号付けを示し、（Ｂ）は、メモリ数が１の場合における番号付けを示す図である。
【図７４】図１７に示す畳み込み符号化器におけるトレリスを説明する図であり、遷移元のステートから見て出力していく枝を基準とした場合の番号付けを説明する図であって、（Ａ）は、メモリ数が２の場合における番号付けを示し、（Ｂ）は、メモリ数が１の場合における番号付けを示す図である。
【図７５】終結情報の生成動作を説明するためのトレリスを示す図であって、入力ビット数分の終結情報を終結期間分だけ入力する動作を説明するための図である。
【図７６】終結情報の生成動作を説明するためのトレリスを示す図であって、終結情報を１タイムスロットで入力する動作を説明するための図である。
【図７７】同Ｉγ算出回路及び同Ｉγ分配回路の概略構成を説明するブロック図であって、全ての入出力パターン分の対数尤度Ｉγを算出し、符号構成に応じて決定される入出力パターンに応じて分配する構成について説明するブロック図である。
【図７８】同Ｉγ算出回路及び同Ｉγ分配回路の概略構成を説明するブロック図であって、少なくとも一部の入出力パターン分の対数尤度Ｉγを算出し、所望の対数尤度Ｉγを選択して加算する構成について説明するブロック図である。
【図７９】同Ｉγ算出回路及び同Ｉγ分配回路の概略構成を説明するブロック図であって、全ての入出力パターン分の対数尤度Ｉγを算出する場合において、対数尤度Ｉγに対して１時刻毎の正規化を行う構成について説明するブロック図である。
【図８０】同要素復号器が対数尤度を負値として扱う場合における対数尤度Ｉγに対する正規化を説明するための図であって、（Ａ）は、正規化前の対数尤度Ｉγの分布例を示し、（Ｂ）は、正規化後の対数尤度Ｉγの分布例を示す図である。
【図８１】同要素復号器が対数尤度を正値として扱う場合における対数尤度Ｉγに対する正規化を説明するための図であって、（Ａ）は、正規化前の対数尤度Ｉγの分布例を示し、（Ｂ）は、正規化後の対数尤度Ｉγの分布例を示す図である。
【図８２】同Ｉγ算出回路及び同Ｉγ分配回路の概略構成を説明するブロック図であって、少なくとも一部の入出力パターン分の対数尤度Ｉγを算出する場合において、対数尤度Ｉγに対して１時刻毎の正規化を行う構成について説明するブロック図である。
【図８３】畳み込み符号化器におけるトレリスの一例を説明する図であって、（Ａ）は、メモリ数が“１”の場合の一例を示し、（Ｂ）は、メモリ数が“２”の場合の一例を示し、（Ｃ）は、メモリ数が“３”の場合の一例を示し、（Ｄ）は、メモリ数が“４”の場合の一例を示す図である。
【図８４】図８３に示す４つのトレリスを重ねた様子を説明する図である。
【図８５】トレリス上の各ステートから次時刻におけるステートへと２本のパスが到達するような符号に対して処理を行う同Ｉα算出回路における加算比較選択回路の構成を説明するブロック図であって、対数尤度Ｉαを選択するセレクタを備える構成について説明するブロック図である。
【図８６】同Ｉα算出回路及び同Ｉβ算出回路におけるｌｏｇ−ｓｕｍ演算回路の概略構成を説明するブロック図であって、第１の方法による正規化を行うｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図である。
【図８７】第１の方法による正規化を説明するための図であって、正規化前後におけるダイナミックレンジの例を示す図である。
【図８８】第２の方法による正規化を説明するための図であって、正規化前後におけるダイナミックレンジの例を示す図である。
【図８９】同Ｉα算出回路及び同Ｉβ算出回路におけるｌｏｇ−ｓｕｍ演算回路の概略構成を説明するブロック図であって、第３の方法による正規化を行うｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図である。
【図９０】第３の方法による正規化を説明するための図であって、正規化前後におけるダイナミックレンジの例を示す図である。
【図９１】ｌｏｇ−ｓｕｍ演算回路の概略構成を説明するブロック図であって、通常のｌｏｇ−ｓｕｍ演算を行うｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図である。
【図９２】ｌｏｇ−ｓｕｍ演算回路の概略構成を説明するブロック図であって、差分値に対応する複数の補正項の値を算出し、その中から適切なものを選択するｌｏｇ−ｓｕｍ演算を行うｌｏｇ−ｓｕｍ演算回路の構成を説明するブロック図である。
【図９３】イネーブル信号を用いないｌｏｇ−ｓｕｍ演算の累積加算演算を行う軟出力算出回路の概略構成を説明するブロック図である。
【図９４】シンボル単位の外部情報に対する正規化を説明するための図であって、（Ａ）は、正規化前の外部情報の分布例を示し、（Ｂ）は、最大値を有する外部情報を所定の値に合わせる正規化後の外部情報の分布例を示し、（Ｃ）は、クリップ後の外部情報の分布例を示し、（Ｄ）は、１つのシンボルに対する外部情報の値を、他のシンボルに対する外部情報の値から差分する正規化後の外部情報の分布例を示す図である。
【図９５】８ＰＳＫ変調方式による信号点配置を説明する図であって、Ｉ／Ｑ平面上に境界線を設けた様子を示す図である。
【図９６】同インターリーバが有する制御回路の簡略化した構成を説明するブロック図である。
【図９７】書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを共用した場合におけるデータの書き込みと読み出しのタイミングを説明する図である。
【図９８】書き込みアドレス用のカウンタと読み出しアドレス用のカウンタとを個別に設けた場合におけるデータの書き込みと読み出しのタイミングを説明する図である。
【図９９】同インターリーバにおけるＲＡＭに対するデータの書き込みと読み出しの様子を説明するための図である。
【図１００】同インターリーバにおけるＲＡＭに対して連続的なアドレスを割り当てる様子を説明するための図である。
【図１０１】同インターリーバにおけるＲＡＭに対するデータの書き込みと読み出しの様子を説明するための図であって、各ＲＡＭの全ての記憶領域にデータが記憶されない場合におけるデータの書き込みと読み出しの様子を説明するための図である。
【図１０２】同インターリーバにおけるＲＡＭに対して連続的なアドレスを割り当てる様子を説明するための図であって、物理的に異なる複数のＲＡＭにわたって連続的なアドレスが割り当てられる様子を説明するための図である。
【図１０３】同インターリーバにおけるＲＡＭに対してアドレスを割り当てる様子を説明するための図であって、置換先のアドレスをタイムスロットと入力シンボルとの組み合わせで与える様子を説明するための図である。
【図１０４】同インターリーバにおけるＲＡＭに対してアドレスを割り当てる様子を説明するための図であって、各ＲＡＭの全ての記憶領域にデータが記憶されない場合において、置換先のアドレスをタイムスロットと入力シンボルとの組み合わせで与える様子を説明するための図である。
【図１０５】同インターリーバにおけるＲＡＭの記憶容量を説明するための図であって、（Ａ）は、通常時におけるＲＡＭの記憶容量を示し、（Ｂ）は、パーシャルライトのＲＡＭとして作用させる場合におけるＲＡＭの擬似的な記憶容量を示す図である。
【図１０６】同インターリーバにおけるＲＡＭに対するデータの書き込みと読み出しの様子を説明するための図であって、３タイムスロット分のワード数のＲＡＭを２バンク用いて６タイムスロット分のインターリーブ長の遅延を実現する例について説明するための図である。
【図１０７】図１０６に示す動作によるデータの書き込みと読み出しのタイミングを説明するチャート図である。
【図１０８】畳み込み符号化器の一構成例を説明するブロック図である。
【図１０９】符号化装置の一構成例を説明するブロック図であって、インターリーバに対する入力シンボル間の順序を入れ替える様子を説明するためのブロック図である。
【図１１０】同復号装置を構成する隣接する２つの要素復号器の簡略化した構成を説明するブロック図であって、インターリーバがシンボル入れ替え回路を有する構成について説明するブロック図である。
【図１１１】同復号装置を構成する隣接する２つの要素復号器の簡略化した構成を説明するブロック図であって、軟出力復号回路がシンボル入れ替え回路を有する構成について説明するブロック図である。
【図１１２】通信モデルの構成を説明するブロック図である。
【図１１３】従来の符号化装置におけるトレリスを説明する図であって、確率α，β及びγの内容を説明するための図である。
【図１１４】従来の復号装置において、ＢＣＪＲアルゴリズムを適用して軟出力復号を行う際の一連の工程を説明するフローチャートである。
【図１１５】従来の復号装置において、Ｍａｘ−Ｌｏｇ−ＢＣＪＲアルゴリズムを適用して軟出力復号を行う際の一連の工程を説明するフローチャートである。
【符号の説明】
１ 符号化装置、 ３ 復号装置、 ５０ 要素復号器、 ６０，４００ 制御回路、 ７０ 復号受信値選択回路、 ８０ エッジ検出回路、 ９０ 軟出力復号回路、 １００ インターリーバ、 １１０ アドレス用記憶回路、 １２０，４１１，４２１，４２２，４２３，４２５，４２６，５０１，５０２，５０３，５０４，５２０，５３０，５４０，６０３ セレクタ、 １３０ 信号線、 １５１ 符号情報生成回路、 １５２ 内部消去情報生成回路、 １５３ 終結情報生成回路、 １５４ 受信値及び事前確率情報選択回路、 １５５ 受信データ及び遅延用記憶回路、 １５６ Ｉγ算出回路、 １５７ Ｉγ分配回路、 １５８ Ｉα算出回路、 １５９ Ｉβ算出回路、 １６０ Ｉβ記憶回路、 １６１ 軟出力算出回路、 １６２ 受信値又は事前確率情報分離回路、１６３ 外部情報算出回路、 １６４ 振幅調整及びクリップ回路、 １６５硬判定回路、 ２２２ Ｉγ正規化回路、 ２２３ 枝入出力情報算出回路、２２５₁ Ｉβ０用パラレルパス処理回路、 ２２５₂ Ｉβ１用パラレルパス処理回路、 ２２５₃ Ｉα用パラレルパス処理回路、 ２３２，２５３，３３０ 選択用制御信号生成回路、 ２５２，３７２，５８２ ルックアップテーブル、 ２４０，２８０ 制御信号生成回路、 ２４１，２４２，２８３，２８４加算比較選択回路、 ２４３ Ｉα＋Ｉγ算出回路、 ２４５，２５６，２８６，２９２，３１２，５５０，５６０，５８０，５９１ ｌｏｇ−ｓｕｍ演算回路、 ２４７，２５８，２８８，２９４ 補正項算出回路、 ２５０，２７２ Ｉα正規化回路、 ２８１ Ｉβ０用加算比較選択回路、 ２８２ Ｉβ１用加算比較選択回路、 ２９１，３０８ Ｉβ０正規化回路、 ３１０ Ｉα＋Ｉγ＋Ｉβ算出回路、 ３１１ イネーブル信号生成回路、 ３１３ Ｉλ算出回路、 ３５０ 情報ビット外部情報算出回路、 ３５１ 情報シンボル外部情報算出回路、 ３５２ 符号外部情報算出回路、 ３５７，５５４，５６４ 正規化回路、 ３６１ 最小シンボル算出回路、 ３７０ Ｉ／Ｑデマップ回路、 ４０１ 遅延アドレス発生回路、 ４０２ 奇数長遅延補償回路、 ４０３ インターリーブアドレス変換回路、 ４０４ 遅延アドレス変換回路、 ４０５ アドレス選択回路、 ４０６ 入力データ選択回路、 ４０７ 記憶回路、 ４０８ 出力データ選択回路、 ４１０，５６５ レジスタ、 ４２１ インバータ、 ４２４ ＲＡＭ、 ５１０ 遅延回路、 ５３１ 加算器、 ５９０ 選択回路、 ６０１ 書き込みアドレス発生回路、 ６０２ 読み出しアドレス発生回路、 ６１０，６１１，６１２，６１３ シンボル入れ替え回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a soft output decoding apparatus and soft output decoding method for performing soft output decoding, and a decoding apparatus and decoding method suitable for iterative decoding.
[0002]
[Prior art]
In recent years, studies have been made to reduce the symbol error rate by making the decoding output of the inner code in the concatenated code and the output of each iterative decoding operation in the iterative decoding method soft, and research on the decoding method suitable for it has been active. Has been done. For example, methods for minimizing the symbol error rate when decoding a predetermined code such as a convolutional code are described in “Bahl, Cocke, Jelinek and Raviv,“ Optimal decoding of linear codes for minimizing symbol error rate ”, IEEE Trans. Inf. Theory, vol. IT-20, pp. 284-287, Mar. 1974 "is known. In this BCJR algorithm, each symbol is not output as a decoding result, but the likelihood of each symbol is output. Such output is called soft-output. The contents of this BCJR algorithm will be described below. In the following description, as shown in FIG. 112, digital information is convolutionally encoded by an encoding device 1001 provided in a transmission device (not shown), and the output is received via a noiseless memoryless communication channel 1002 (not shown). Let us consider the case where the decoding device 1003 provided in the receiving device decodes and observes the data.
[0003]
First, M states (transition states) representing the contents of the shift register included in the encoding device 1001 are represented by m (0, 1,..., M−1), and the state at time t is represented by S._tRepresented by If k-bit information is input in one time slot, the input at time t is i_t= (I_t1, I_t2, ..., i_tk) And the input system is I₁ ^T= (I₁, I₂, ..., i_T). At this time, if there is a transition from the state m ′ to the state m, the information bit corresponding to the transition is i (m ′, m) = (i₁(M ', m), i₂(M ', m), ..., i_k(M ′, m)). Furthermore, if an n-bit code is output in one time slot, the output at time t is x_t= (X_t1, X_t2, ..., x_tn) And the output system is X₁ ^T= (X₁, X₂, ..., x_T). At this time, if there is a transition from the state m ′ to the state m, the code bit corresponding to the transition is represented by x (m ′, m) = (x₁(M ', m), x₂(M ', m), ..., x_n(M ′, m)).
[0004]
The convolutional encoding by the encoding device 1001 is performed in the state S₀= 0, X₁ ^TTo output S_TIt ends with = 0. Here, the transition probability P between the states_t(M | m ′) is defined by the following equation (1).
[0005]
[Expression 1]

[0006]
In addition, Pr {A | B} shown on the right side in the above equation (1) is a conditional probability that A will occur under the condition where B occurs. This transition probability P_t(M | m ′) is the input i at time t when transitioning from the state m ′ to the state m at the input i as shown in the following equation (2)._tThe probability Pr {i_t= I}.
[0007]
[Expression 2]

[0008]
The no-memory channel 1002 with noise₁ ^TAs the input, Y₁ ^TIs output. Here, if an n-bit received value is output in one time slot, the output at time t is y_t= (Y_t1, Y_t2, ..., y_tn), Y₁ ^T= (Y₁, Y₂, ..., y_T). The transition probability of the no-memory channel 1002 with noise is the transition probability Pr {y of each symbol for all t (1 ≦ t ≦ T) as shown in the following equation (3)._j| X_j} Can be used.
[0009]
[Equation 3]

[0010]
Here, as shown in the following equation (4), λ_tjDefine Λ shown in the following equation (4)_tjIs Y₁ ^TRepresents the likelihood of the input information at time t when the signal is received, and is a soft output that should be originally obtained.
[0011]
[Expression 4]

[0012]
In the BCJR algorithm, the probability α as shown in the following equations (5) to (7):_t, Β_tAnd γ_tDefine Note that Pr {A; B} represents the probability that both A and B will occur.
[0013]
[Equation 5]

[0014]
[Formula 6]

[0015]
[Expression 7]

[0016]
Where these probabilities α_t, Β_tAnd γ_tThe trellis which is a state transition diagram in the encoding apparatus 1001 will be described with reference to FIG. In the figure, α_t-1Is the encoding start state S₀Corresponds to the passing probability of each state at time t−1 calculated in chronological order based on the received value from = 0. Β_tIs the encoding end state S_TCorresponds to the passing probability of each state at time t calculated from = 0 based on the received value in reverse order of time series. Furthermore, γ_tCorresponds to the reception probability of the output of each branch that transitions between states at time t calculated based on the reception value and input probability at time t.
[0017]
These probabilities α_t, Β_tAnd γ_t, The soft output λ_tjCan be expressed as the following equation (8).
[0018]
[Equation 8]

[0019]
By the way, the following equation (9) is established for t = 1, 2,.
[0020]
[Equation 9]

[0021]
Similarly, for t = 1, 2,..., T, the following equation (10) holds.
[0022]
[Expression 10]

[0023]
Furthermore, γ_tThe following equation (11) is established.
[0024]
## EQU11 ##

[0025]
Therefore, when performing the soft output decoding by applying the BCJR algorithm, the decoding apparatus 1003 performs a soft output λ through a series of steps shown in FIG. 114 based on these relationships._tAsk for.
[0026]
First, as shown in the figure, the decoding device 1003 determines that y in step S1001._tIs received using the above equation (9) and the above equation (11)._t(M) and γ_t(M ', m) is calculated.
[0027]
Subsequently, in step S1002, the decoding device 1003 determines that the sequence Y₁ ^TIs received for all states m at all times t using the above equation (10)._t(M) is calculated.
[0028]
Then, in step S1003, the decoding device 1003 calculates the probability α calculated in step S1001 and step S1002._t, Β_tAnd γ_tIs substituted into the above equation (8), and the soft output λ at each time t_tIs calculated.
[0029]
The decoding apparatus 1003 can perform soft output decoding to which the BCJR algorithm is applied through such a series of processes.
[0030]
By the way, in such a BCJR algorithm, it is necessary to perform an operation while holding the probability as a direct value, and there is a problem that the amount of operation is large because it includes a product operation. Therefore, as a technique to reduce the amount of computation, “Robertson, Villebrun and Hoeher,“ A comparison of optimal and sub-optimal MAP decoding algorithms operating in the domain ”, IEEE Int. Conf. On Communications, pp. 1009-1013, June 1995 ”is a Max-Log-MAP algorithm and a Log-MAP algorithm (hereinafter referred to as Max-Log-BCJR algorithm and Log-BCJR algorithm).
[0031]
First, the Max-Log-BCJR algorithm will be described. The Max-Log-BCJR algorithm has the probability α_t, Β_tAnd γ_t, And soft output λ_tIs replaced with a logarithmic sum operation as shown in the following equation (12), and the probability sum operation is replaced with a logarithm as shown in the following equation (13). It is approximated by maximum value calculation. In addition, max (x, y) shown in the following equation (13) is a function that selects a larger one of x and y.
[0032]
[Expression 12]

[0033]
[Formula 13]

[0034]
Here, to simplify the description, the natural logarithm is abbreviated as I and α_t, Β_t, Γ_t, Λ_tThe natural logarithm of Iα is expressed by the following equation (14) as Iα_t, Iβ_t, Iγ_t, Iλ_tIt shall be expressed as In addition, sgn shown in the following formula (14) is a constant indicating a sign for identifying positive or negative, that is, “+1” or “−1”.
[0035]
[Expression 14]

[0036]
The reason for giving such a constant sgn is mainly that the probability α_t, Β_t, Γ_tSince logarithm values between 0 and 1 are generally calculated log likelihoods Iα_t, Iβ_t, Iγ_tLies in taking negative values.
[0037]
For example, when the decoding device 1003 is configured as software, since either positive or negative values can be processed, the constant sgn may be “+1” or “−1”, but the decoding device 1003 Is configured as hardware, for the purpose of reducing the number of bits, it is desirable to invert the calculated negative value positive / negative identification code and treat it as a positive value.
[0038]
That is, when the decoding device 1003 is configured as a system that handles only negative values as log likelihood, the constant sgn is configured as “+1” and the decoding device 1003 is configured as a system that handles only positive values as log likelihood. If so, take "-1". In the following, an algorithm considering such a constant sgn will be described.
[0039]
In the Max-Log-BCJR algorithm, these log likelihoods Iα_t, Iβ_t, Iγ_tAre approximated as shown in the following equations (15) to (17), respectively. Here, msgn (x, y) shown in the following expressions (15) and (16) is a function max that selects a larger one of x and y when the constant sgn is “+1”. When (x, y) is shown and the constant sgn is “−1”, it shows a function min (x, y) for selecting one of x and y having a small value. The function msgn in the state m ′ on the right side in the following equation (15) is obtained in the state m ′ in which there is a transition to the state m, and the function msgn in the state m ′ on the right side in the following equation (16) is Assume that it is obtained in a state m ′ where a transition from the state m exists.
[0040]
[Expression 15]

[0041]
[Expression 16]

[0042]
[Expression 17]

[0043]
In the Max-Log-BCJR algorithm, the logarithmic soft output Iλ_tSimilarly, is approximated as shown in the following equation (18). Here, the function msgn of the first term on the right side in the following equation (18) is obtained in the state m ′ where the transition to the state m exists when the input is “1”, and the function msgn of the second term is Assume that the state m ′ in which there is a transition to the state m when the input is “0”.
[0044]
[Expression 18]

[0045]
Therefore, when performing the soft output decoding by applying the Max-Log-BCJR algorithm, the decoding apparatus 1003 performs the soft output λ through a series of steps shown in FIG. 115 based on these relationships._tAsk for.
[0046]
First, as shown in the figure, the decoding apparatus 1003 determines that y in step S1011._tIs received using the above equation (15) and the above equation (17), the log likelihood Iα_t(M) and Iγ_t(M ', m) is calculated.
[0047]
Subsequently, in step S1012, the decoding apparatus 1003 determines that the sequence Y₁ ^TIs received for all states m at all times t using the above equation (16)._t(M) is calculated.
[0048]
Then, in step S1013, the decoding device 1003 calculates the log likelihood Iα calculated in step S1011 and step S1012._t, Iβ_tAnd Iγ_tIs substituted into the above equation (18), and the logarithmic soft output Iλ at each time t_tIs calculated.
[0049]
The decoding apparatus 1003 can perform soft output decoding to which the Max-Log-BCJR algorithm is applied through such a series of processes.
[0050]
As described above, the Max-Log-BCJR algorithm does not include a product operation, so that the amount of calculation can be significantly reduced as compared with the BCJR algorithm.
[0051]
Next, the Log-BCJR algorithm will be described. The Log-BCJR algorithm is obtained by further improving the accuracy of approximation by the Max-Log-BCJR algorithm. Specifically, the Log-BCJR algorithm transforms the sum operation of the probability shown in the above equation (13) by adding a correction term as shown in the following equation (19), so that the exact logarithmic value of the sum operation is obtained. Is what you want. Here, such correction is referred to as log-sum correction.
[0052]
[Equation 19]

[0053]
Here, the operation shown on the left side in the above equation (19) is referred to as a log-sum operation. J. Satellite Commun., Vol. 16, pp. 23-46, Jan.-Feb. 1998 ”,“ # ”for convenience, as shown in the following equation (20). (However, in this paper, “E”.)
[0054]
[Expression 20]

[0055]
The above formula (19) and the above formula (20) show a case where the above-described constant sgn is “+1”. When the constant sgn is “−1”, the operations corresponding to the above formula (19) and the above formula (20) are as shown in the following formula (21) and the following formula (22), respectively.
[0056]
[Expression 21]

[0057]
[Expression 22]

[0058]
Furthermore, the operator of the cumulative addition operation of the log-sum operation is represented as “# Σ” (in the same paper, “E”) as shown in the following equation (23).
[0059]
[Expression 23]

[0060]
Using these operators, the log-likelihood Iα in the Log-BCJR algorithm_t, Iβ_tAnd logarithmic soft output Iλ_tCan be expressed as shown in the following equations (24) to (26), respectively. In addition, log likelihood Iγ_tIs represented by the above equation (17), and therefore, the description thereof is omitted here.
[0061]
[Expression 24]

[0062]
[Expression 25]

[0063]
[Equation 26]

[0064]
Note that the cumulative addition operation of the log-sum operation in the state m ′ on the right side in the above equation (24) is obtained in the state m ′ in which the transition to the state m exists, and the right side in the above equation (25). It is assumed that the cumulative addition operation of the log-sum operation in the state m ′ is obtained in the state m ′ in which there is a transition from the state m. In addition, the cumulative addition operation of the log-sum operation of the first term on the right side in the above equation (26) is obtained in the state m ′ where the transition to the state m exists when the input is “1”, and the second term It is assumed that the cumulative addition operation of the log-sum operation is obtained in the state m ′ where the transition to the state m exists when the input is “0”.
[0065]
Therefore, when performing the soft output decoding by applying the Log-BCJR algorithm, the decoding apparatus 1003 performs the soft output λ through the series of steps shown in FIG. 115 based on these relationships._tCan be requested.
[0066]
First, as shown in the figure, the decoding apparatus 1003 determines that y in step S1011._tIs received using the above equation (24) and the above equation (17), the log likelihood Iα_t(M) and Iγ_t(M ', m) is calculated.
[0067]
Subsequently, in step S1012, the decoding apparatus 1003 determines that the sequence Y₁ ^TAre received for all states m at all times t using the above equation (25)._t(M) is calculated.
[0068]
Then, in step S1013, the decoding device 1003 calculates the log likelihood Iα calculated in step S1011 and step S1012._t, Iβ_tAnd Iγ_tIs substituted into the above equation (26), and the logarithmic soft output Iλ at each time t_tIs calculated.
[0069]
The decoding apparatus 1003 can perform soft output decoding to which the Log-BCJR algorithm is applied through such a series of processes. In the above equations (19) and (21), the correction term shown in the second term on the right side is expressed by a one-dimensional function with respect to the variable | x−y |. Is stored in advance in a ROM (Read Only Memory) or the like (not shown) as a table, so that an accurate probability calculation can be performed.
[0070]
Such a Log-BCJR algorithm does not include a product operation although the amount of operation increases compared to the Max-Log-BCJR algorithm, and its output is a logarithmic value of the soft output of the BCJR algorithm, except for quantization error. It is none other than itself.
[0071]
[Problems to be solved by the invention]
By the way, the BCJR algorithm, the Max-Log-BCJR algorithm, or the Log-BCJR algorithm described above is an algorithm that enables decoding of a trellis code such as a convolutional code. The present invention can also be applied to decoding of codes generated by connecting devices through an interleaver. That is, the BCJR algorithm, the Max-Log-BCJR algorithm, or the Log-BCJR algorithm is a parallel concatenated convolutional code (hereinafter referred to as PCCC) or a serial concatenated convolutional code (hereinafter referred to as SCCC). And turbo coded modulation (Turbo Trellis Coded Modulation; hereinafter referred to as a combination of multi-level modulation by applying these PCCC or SCCC, and considering the arrangement of signal points and decoding characteristics of error correction codes. TTCM) or serial concatenated trellis coded modulation (hereinafter referred to as SCTCM).
[0072]
A decoding device that decodes these PCCC, SCCC, TTCM, or SCTCM is a plurality of decoders that perform Maximum A Posteriori probability (MAP) decoding based on the BCJR algorithm, the Max-Log-BCJR algorithm, or the Log-BCJR algorithm. So-called iterative decoding is performed.
[0073]
Here, in the Log-BCJR algorithm, in general, only the difference value between the log likelihoods affects the result, and the greater the log likelihood value, the higher the importance.
[0074]
However, the log likelihoods Iα and Iβ are biased in the distribution of values with the passage of time in the process of being calculated, and the values that can be expressed by the system that calculates the log likelihoods Iα and Iβ after a certain period of time. May exceed the range.
[0075]
For example, when the log likelihoods Iα and Iβ are calculated by a system that handles only positive values such as hardware, the values of the log likelihoods Iα and Iβ gradually increase, and a certain time elapses. Later, the range of values that the hardware can represent is exceeded. Considering the case where log likelihoods Iα and Iβ are calculated by a system that handles only negative values, such as a system that performs floating-point arithmetic, in this case, the values of log likelihoods Iα and Iβ are gradually increased. After a certain period of time, the range of values that can be expressed as software is exceeded.
[0076]
Thus, the log likelihoods Iα and Iβ exceed the range of values that can be expressed, and the log likelihoods Iα and Iβ that exceed the range of values that can be expressed are clipped. Therefore, in the decoding device, the log likelihoods Iα and Iβ are clipped, and it may be difficult to express a difference between appropriate log likelihoods.
[0077]
The present invention has been made in view of such circumstances, and can perform decoding with high accuracy while avoiding that the calculated log likelihoods Iα and Iβ exceed the range of values that can be expressed. An object is to provide a soft output decoding apparatus and a soft output decoding method. In addition, the present invention provides a decoding apparatus and decoding method suitable for iterative decoding that can perform decoding with high accuracy while avoiding exceeding the range of values that can be expressed by the calculated log likelihoods Iα and Iβ. The purpose is to provide.
[0078]
[Means for Solving the Problems]
  The soft output decoding apparatus according to the present invention that achieves the above-described object obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value as a soft input, and uses this logarithmic likelihood. A soft output decoding device that performs decoding, wherein for each received value, first probability calculating means for calculating a first log likelihood in which a first probability determined by a code output pattern and the received value is logarithmically expressed And, for each received value, a second probability of calculating a second log likelihood in which the second probability of reaching each state from the encoding start state to each state in logarithmic order is calculated for each received value. Based on the calculation means and the first log likelihood, a third log likelihood is calculated for each received value by logarithmically expressing the third probability of reaching each state from the censored state in the reverse order of the time series. And the second probability calculating means calculates Among the plurality of second log likelihood and a second log likelihood second probability corresponding to the maximum metric, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirst2nd probability normalizing means for performing normalization to correct the bias of the distribution of the second log likelihood value by performing an operation using the value of the second log likelihood, and the third probability calculating means Among the plurality of third log likelihoods, the third log likelihood corresponding to the metric having the largest third probability is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondAnd a third probability normalizing means for performing normalization to correct the bias of the distribution of the third log likelihood value.And the second probability normalizing means inverts the most significant bit of each of the plurality of calculated second logarithmic likelihoods, and the third probability normalizing means calculates the plurality of third logarithms calculated. Invert each most significant bit of likelihood.
[0079]
  In such a soft output decoding apparatus according to the present invention, the second probability is the largest among the plurality of second log likelihoods calculated by the second probability normalizing means in the second probability calculating means. The second log likelihood corresponding to the metric is, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstNormalization is performed by performing an operation using the value of the third probability, and the third probability among the plurality of third log likelihoods calculated by the third probability normalization means in the third probability calculation means is The third log likelihood corresponding to the largest metric is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondNormalization is performed by performing an operation using the value of.
[0080]
  In addition, the soft output decoding method according to the present invention that achieves the above-described object obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically calculated based on a received value that is a soft input, A soft output decoding method that performs decoding by using a first probability of calculating a first log likelihood in which a first probability determined by a code output pattern and a received value is logarithmically expressed for each received value Based on the calculation step and the first log likelihood, a second log likelihood is calculated for each received value. The second log likelihood is obtained by logarithmically expressing the second probability from the encoding start state to each state in time series order. Based on the probability calculation step and the first log likelihood, for each received value, a third log likelihood in which the third probability of reaching each state from the truncation state to each state in the reverse order of the time series is logarithmically calculated. A third probability calculation step, wherein the second probability calculation step Among the plurality of second log likelihood calculated, a second logarithmic likelihood second probability corresponding to the maximum metric, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstAnd a second probability normalizing step for performing normalization to correct the bias of the distribution of the second log likelihood value, and the third probability calculating step The third log likelihood corresponding to the metric having the largest third probability among the plurality of third log likelihoods obtained is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondAnd a third probability normalization step for performing normalization to correct the bias of the distribution of the third log likelihood value.In the second probability normalization step, the most significant bits of the calculated second log likelihoods are inverted, and in the third probability normalization step, the calculated third logarithms are inverted. Each most significant bit of likelihood is inverted.
[0081]
  In such a soft output decoding method according to the present invention, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods has the second log likelihood., The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstThe third log likelihood corresponding to the metric having the largest third probability is calculated among the plurality of calculated third log likelihoods., Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondNormalization is performed by performing an operation using the value of.
[0082]
  Also,The decoding device according to the present invention that achieves the above-described object obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value as a soft input, and a plurality of logarithmic likelihoods are used. Is a decoding device corresponding to an element code for iteratively decoding a code generated by concatenating the element codes via an interleaver, and is determined by the code output pattern and the received value for each received value A first probability calculating means for calculating a first log likelihood in which the first probability is logarithmically expressed, and each state in chronological order from the encoding start state for each received value based on the first log likelihood; Second probability calculating means for calculating a second log likelihood in which the second probability of reaching the logarithm is expressed in logarithm, and, based on the first log likelihood, for each received value, from the censored state to the reverse order of the time series Logarithm table for third probability of reaching each state Logarithmic soft output that has at least a third probability calculating means for calculating the third log likelihood, performs soft output decoding by inputting the received value and prior probability information, and logarithmically expresses the soft output at each time And / or soft-output decoding means for generating external information, and external information generated by the soft-output decoding means are input, and the order of the external information is replaced and arranged based on the same replacement position information as the interleaver. Or interleaving means for replacing the order of the external information so as to restore the original arrangement of the information rearranged or rearranged by the interleaver. Of the two log likelihoods, the second log likelihood corresponding to the metric with the largest second probability is, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirst2nd probability normalizing means for performing normalization to correct the bias of the distribution of the second log likelihood value by performing an operation using the value of the second log likelihood, and the third probability calculating means Among the plurality of third log likelihoods, the third log likelihood corresponding to the metric having the largest third probability is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondAnd a third probability normalizing means for performing normalization to correct the bias of the distribution of the third log likelihood value.And the second probability normalizing means inverts the most significant bit of each of the plurality of calculated second logarithmic likelihoods, and the third probability normalizing means calculates the plurality of third logarithms calculated. Invert each most significant bit of likelihood.
[0083]
  In such a decoding apparatus according to the present invention, the second probability normalizing means in the second probability calculating means sets the metric having the maximum second probability among the plurality of second log likelihoods calculated. The corresponding second log likelihood is, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstNormalization is performed by performing an operation using the value of the third probability, and the third probability among the plurality of third log likelihoods calculated by the third probability normalization means in the third probability calculation means is The third log likelihood corresponding to the largest metric is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondNormalization is performed by performing an operation using the value of, and soft output decoding is performed.
[0084]
  MaIn addition, the decoding method according to the present invention that achieves the above-mentioned object obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value as a soft input, and uses this logarithmic likelihood. A decoding method corresponding to an element code for repeatedly decoding a code generated by concatenating a plurality of element codes through a first interleaving step, wherein a code output pattern and reception are received for each received value. A first probability calculation step of calculating a first log likelihood in which the first probability determined by the value is logarithmically expressed, and from the encoding start state for each received value based on the first log likelihood. A second probability calculation step of calculating a second log likelihood in which the second probability of reaching each state in time series order is logarithmically expressed, and from the truncation state for each received value based on the first log likelihood. The third to reach each state in reverse chronological order At least a third probability calculation step of calculating a third log likelihood in which the probability is expressed in logarithm, input the received value and the prior probability information, perform soft output decoding, and logarithmically express the soft output at each time Logarithmic soft output and / or soft output decoding step for generating external information, and external information generated in this soft output decoding step is input, and based on the same replacement position information as in the first interleaving step, A second interleaving step for rearranging by rearranging the order of the external information so as to restore the original arrangement of the information rearranged in the first interleaving step. And the second probability calculating step includes a second log likelihood corresponding to a metric having the maximum second probability among the plurality of calculated second log likelihoods., The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstAnd a second probability normalizing step for performing normalization to correct the bias of the distribution of the second log likelihood value, and the third probability calculating step The third log likelihood corresponding to the metric having the largest third probability among the plurality of third log likelihoods obtained is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondAnd a third probability normalization step for performing normalization to correct the bias of the distribution of the third log likelihood value.In the second probability normalization step, the most significant bits of the calculated second log likelihoods are inverted, and in the third probability normalization step, the calculated third logarithms are inverted. Each most significant bit of likelihood is inverted.
[0085]
  In the decoding method according to the present invention, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is as follows., The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstThe third log likelihood corresponding to the metric having the largest third probability is calculated among the plurality of calculated third log likelihoods., Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondNormalization is performed by performing an operation using the value of, and soft output decoding is performed.
[0086]
  In addition, the decoding device according to the present invention that achieves the above-described object obtains a logarithmic likelihood in which the probability of passing through any state is logarithmically based on a received value that is a soft input, and uses this logarithmic likelihood. A decoding apparatus that repeatedly decodes a code generated by concatenating a plurality of element codes via an interleaver, the decoding apparatus comprising a plurality of element decoders connected, A soft output decoding means for inputting a received value and prior probability information and performing a soft output decoding to generate a logarithmic soft output and / or external information logarithmically expressing the soft output at each time, and a soft output decoding means. The external information is input, and based on the same replacement position information as the interleaver, the order of the external information is replaced and rearranged, or the arrangement of the information rearranged by the interleaver is restored. In addition, the interleave means for rearranging by rearranging the order of the external information, the soft output decoding means is a first logarithm notation of the first probability determined by the code output pattern and the received value for each received value. Based on the first logarithmic likelihood and the first logarithmic likelihood, the second probability from the encoding start state to each state in chronological order is logarithmically expressed for each received value. Based on the second probability calculating means for calculating the second log likelihood and the first log likelihood, the third probability from the truncation state to each state in the reverse order of the time series is logarithmized for each received value. Third probability calculating means for calculating the indicated third log likelihood, and the second probability calculating means has a second probability that is the largest among the plurality of calculated second log likelihoods. The second log likelihood corresponding to the metric is, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirst2nd probability normalizing means for performing normalization to correct the bias of the distribution of the second log likelihood value by performing an operation using the value of the second log likelihood, and the third probability calculating means Among the plurality of third log likelihoods, the third log likelihood corresponding to the metric having the largest third probability is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondAnd a third probability normalizing means for performing normalization to correct the bias of the distribution of the third log likelihood value.And the second probability normalizing means inverts the most significant bit of each of the plurality of calculated second logarithmic likelihoods, and the third probability normalizing means calculates the plurality of third logarithms calculated. Invert each most significant bit of likelihood.
[0087]
  When the decoding apparatus according to the present invention performs iterative decoding, the second probability normalization means in the second probability calculation means uses the second log likelihood among the plurality of second log likelihoods calculated. The second log likelihood corresponding to the metric with the highest probability ofThe first that is ½ of the dynamic range of the second log likelihoodFor each of the plurality of second log likelihoods when the value ofFirstNormalization is performed by performing an operation using the value of the third probability, and the third probability among the plurality of third log likelihoods calculated by the third probability normalization means in the third probability calculation means is The third log likelihood corresponding to the largest metric is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondNormalization is performed by performing an operation using the value of, and soft output decoding is performed.
[0088]
  AlsoThe decoding method according to the present invention that achieves the above-described object obtains a log likelihood that is a logarithmic representation of the probability of passing through an arbitrary state based on a received value that is a soft input, and uses this log likelihood to A decoding method for repeatedly decoding a code generated by concatenating a plurality of element codes through a first interleaving step, wherein the decoding method is such that a plurality of element decoding steps are performed continuously, These element decoding steps each receive a received value and prior probability information, perform soft output decoding, and generate a logarithmic soft output in which the soft output at each time is logarithmically and / or generate external information; and The external information generated in the soft output decoding process is input, and the order of the external information is replaced and rearranged based on the same replacement position information as in the first interleaving process, or the first interleaving is performed. A second interleaving step for rearranging the order of the external information so as to restore the original arrangement of the information rearranged in the step, and the soft output decoding step outputs a code for each received value A first probability calculation step of calculating a first log likelihood in which a first probability determined by a pattern and a received value is logarithmically expressed, and encoding for each received value based on the first log likelihood. For each received value based on a second probability calculation step of calculating a second log likelihood in which the second probability of reaching each state from the start state in chronological order is logarithmically expressed, and the first log likelihood, A third probability calculation step of calculating a third log likelihood in which the third probability of reaching each state in the reverse order of the time series from the censored state is logarithmically expressed, and the second probability calculation step is calculated Among the plurality of second log likelihoods, the metric with the second probability being the maximum A second log-likelihood corresponding to the click, The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstAnd a second probability normalizing step for performing normalization to correct the bias of the distribution of the second log likelihood value, and the third probability calculating step The third log likelihood corresponding to the metric having the largest third probability among the plurality of third log likelihoods obtained is, Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondAnd a third probability normalization step for performing normalization to correct the bias of the distribution of the third log likelihood value.In the second probability normalization step, the most significant bit of each of the plurality of calculated second log likelihoods is inverted, and in the third probability normalization step, the calculated plurality of the third log Each most significant bit of log likelihood is inverted.
[0089]
  In such a decoding method according to the present invention, when iterative decoding is performed, the second log likelihood corresponding to the metric having the maximum second probability is calculated among the plurality of calculated second log likelihoods., The first is a half of the dynamic range of this second log-likelihoodFor each of the plurality of second log likelihoods when the value ofFirstThe third log likelihood corresponding to the metric having the largest third probability is calculated among the plurality of calculated third log likelihoods., Which is half the dynamic range of this third log likelihoodFor each of the plurality of third log likelihoods when the value ofSecondNormalization is performed by performing an operation using the value of, and soft output decoding is performed.
[0090]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, specific embodiments to which the present invention is applied will be described in detail with reference to the drawings.
[0091]
In this embodiment, as shown in FIG. 1, digital information is encoded by an encoding device 1 included in a transmission device (not shown), and the output is input to a reception device (not shown) via a no-memory communication channel 2 having noise. Thus, the data transmission / reception system is applied to a communication model decoded by the decoding device 3 included in the receiving device.
[0092]
In this data transmission / reception system, the encoding apparatus 1 includes a parallel concatenated convolutional code (hereinafter referred to as PCCC) or a serial concatenated convolutional code (Serially Concatenated Convolutional Codes) having a trellis code such as a convolutional code as an element code. Hereinafter referred to as SCCC), turbo coded modulation (hereinafter referred to as TTCM) or cascade concatenated coded modulation (Serial) combined with multi-level modulation by applying PCCC or SCCC. Concatenated Trellis Coded Modulation (hereinafter referred to as SCTCM)). These encodings are known as a kind of so-called turbo coding.
[0093]
On the other hand, the decoding device 3 performs decoding of the code encoded by the encoding device 1, and “Robertson, Villebrun and Hoeher,“ A comparison of optimal and sub-optimal MAP decoding algorithms operating in the domain. ”, IEEE Int. Conf. On Communications, pp. 1009-1013, June 1995”, Max-Log-MAP algorithm or Log-MAP algorithm (hereinafter referred to as Max-Log-BCJR algorithm or Log-BCJR algorithm). The maximum a posteriori probability (hereinafter referred to as MAP) decoding is performed, and the so-called probabilities α, β, γ, and soft-output λ are logarithmic likelihoods using natural logarithms. Logarithmic likelihood Iα, Iβ, Iγ expressed in logarithmic form and log soft output Iλ corresponding to so-called a posteriori probability information A module including at least a soft output decoding circuit and an interleaver for rearranging input data is configured as one element decoder, and a plurality of element decoders are connected to perform iterative decoding. .
[0094]
In particular, the decoding device 3 has a plurality of log likelihoods Iα and Iβ, when the log likelihoods Iα and Iβ corresponding to the metric having the maximum probability α and β exceed a predetermined value. For each of the log likelihoods Iα and Iβ, an operation using a predetermined value is performed, and normalization is performed to correct the distribution of log likelihood Iα and Iβ values.
[0095]
In the following description, each element decoder in the decoding device 3 is described as performing MAP decoding based on the Log-BCJR algorithm.
[0096]
The contents will be explained below along the table of contents.
[0097]
EyeNext
1. Outline of encoding apparatus and decoding apparatus for encoding / decoding by PCCC, SCCC, TTCM and SCTCM
1-1 Coding apparatus and decoding apparatus for performing coding / decoding by PCCC
1-2 Coding apparatus and decoding apparatus for performing coding / decoding by SCCC
2. Element decoder details
2-1 Overall configuration of element decoder
2-2 Details of soft output decoding circuit
2-3 Details of interleaver
3. Decoding device configured by connecting element decoders
4). Characteristics of the whole element decoder
4-1 Code likelihood switching function
4-2 Delay function of received value
4-3 Decoding received value selection function
4-4 Sharing of memory circuit for decoding and memory for delay
4-5 Frame head information delay function
4-6 Soft output decoding circuit or interleaver unit operation function
4-7 Delay mode switching function
4-8 Next stage information generation function
4-9 System verification function
5. Features of soft output decoding circuit
5-1 How to have code information
5-1-1 Calculation of input / output pattern of all branches on trellis
5-1-2 Numbering between the transition source state and the transition destination state
5-1-3 Numbering along the time axis and numbering along the reverse order of the time axis
5-1-4 Numbering based on the uniqueness of the entire trellis
5-2 Termination information input method
5-2-1 Input for the termination period of information for the number of input bits
5-2-2 Input of information indicating the termination state in one time slot
5-3 Erase position processing
5-4 Calculation and distribution of log likelihood Iγ
5-4-1 Calculation and distribution of log likelihood Iγ for all input / output patterns
5-4-2 Calculation and distribution of log likelihood Iγ for at least some input / output patterns
5-4-3 Normalization for every input / output pattern for every time log likelihood Iγ
5-4-4 Normalization to log likelihood Iγ for at least some input / output patterns
5-5 Calculation of log likelihoods Iα and Iβ
5-5-1 Calculation of Sum of Log Likelihood Iα and Log Likelihood Iγ
5-5-2 Preprocessing for parallel path
5-5-3 Common use of addition comparison selection circuit
5-5-4 Output of log likelihood Iγ for calculating log soft output Iλ
5-5-5 Calculation of Sum of Log Likelihood Iα and Log Likelihood Iγ for Parallel Path
5-5-6 Selection of log likelihood according to code structure
5-5-7 Normalization to log-likelihood Iα, Iβ
5-5-8 Calculation of correction term in log-sum correction
5-5-9 Generation of control signal for selection in log-sum operation
5-6 Calculation of logarithmic soft output Iλ
5-6-1 Cumulative addition of log-sum operation using enable signal
5-6-2 Cumulative addition of log-sum operation without enable signal
5-7 Normalization for external information
5-8 Hard decision of received value
6). Interleaver features
6-1 Multiple types of interleave functions
6-2 Common use of interleave memory circuit and delay memory circuit
6-3 Operation control of memory circuit by clock blocking signal
6-4 Deinterleave function
6-5 Generation of write address and read address
6-6 Delay function for interleave length
6-7 How to use address space
6-8 Data writing and reading by partial write function
6-9 Response to even and odd delays
6-10 I / O order switching function
7). Summary
[0098]
1. Outline of encoding apparatus and decoding apparatus for encoding / decoding by PCCC, SCCC, TTCM and SCTCM
First, in order to clarify the extension of the present invention, prior to the detailed description of the present invention, an encoding device 1 ′ and a decoding device 3 ′ for performing encoding / decoding by PCCC shown in FIGS. The encoding device 1 ″ and the decoding device 3 ″ that perform encoding and decoding by SCCC shown in FIGS. 4 and 5 will be described. These encoding devices 1 ′ and 1 ″ are positioned as examples of the encoding device 1, and the decoding devices 3 ′ and 3 ″ are positioned as examples of the decoding device 3. In particular, the decoding devices 3 ′ and 3 ″ can be configured by connecting element decoders.
[0099]
1-1 Coding apparatus and decoding apparatus for performing coding / decoding by PCCC
First, an encoding apparatus 1 'that performs encoding by PCCC and a decoding apparatus 3' that performs decoding of codes by the encoding apparatus 1 'will be described.
[0100]
As shown in FIG. 2, the encoding device 1 ′ includes a delay unit 11 that delays input data, two convolutional encoders 12 and 14 that perform convolution operations, and an interface that rearranges the order of input data. Some are equipped with a Lleaver 13. The encoding device 1 ′ performs a parallel concatenated convolution operation with an encoding rate of “1/3” on the input 1-bit input data D1, and generates 3-bit output data D4, D5, and D6. For example, via a modulator (not shown) that performs modulation using a two-phase phase (Binary Phase Shift Keying; hereinafter referred to as BPSK) modulation method or a four-phase phase (Quadrature Phase Shift Keying; hereinafter referred to as QPSK) modulation method. Output to the outside.
[0101]
The delay unit 11 is provided to match the timing at which the 3-bit output data D4, D5, and D6 are output. When the 1-bit input data D1 is input, the interleaver 13 receives the input data D1. Delay by the same time as the required processing time. The delay unit 11 outputs the delay data D2 obtained by the delay to the outside as output data D4 and supplies it to the convolutional encoder 12 at the subsequent stage.
[0102]
When the convolutional encoder 12 receives the 1-bit delay data D2 output from the delay unit 11, the convolutional encoder 12 performs a convolution operation on the delay data D2, and outputs the operation result to the outside as output data D5.
[0103]
The interleaver 13 receives input data D1 composed of one bit sequence, rearranges the order of each bit constituting the input data D1, and supplies the generated interleave data D3 to the convolutional encoder 14 at the subsequent stage.
[0104]
When the convolutional encoder 14 receives 1-bit interleaved data D3 supplied from the interleaver 13, the convolutional encoder 14 performs a convolutional operation on the interleaved data D3 and outputs the operation result to the outside as output data D6.
[0105]
When such 1-bit input data D1 is input, such an encoding apparatus 1 ′ outputs the input data D1 to the outside as it is via the delay unit 11 as output data D4 of the tissue component, and a convolutional encoder. The output data D5 obtained as a result of the convolution operation of the delay data D2 by 12 and the output data D6 obtained as a result of the convolution operation of the interleaved data D3 by the convolutional encoder 14 are output to the outside, thereby encoding as a whole. Parallel concatenated convolution with a rate of “1/3” is performed. The data encoded by the encoding device 1 ′ is subjected to signal point mapping by a modulator (not shown) based on a predetermined modulation method, and is output to the receiving device via the memoryless communication path 2.
[0106]
On the other hand, as shown in FIG. 3, the decoding device 3 ′ for decoding the code by the encoding device 1 ′ arranges two soft output decoding circuits 15 and 17 for performing soft output decoding and the order of the input data. Some include an interleaver 16 to be replaced, two deinterleavers 18 and 20 that restore the order of input data, and an adder 19 that adds the two data. The decoding device 3 ′ estimates the input data D1 in the encoding device 1 ′ from the received value D7 that is a soft-input due to the influence of noise generated on the memoryless communication path 2, and the decoded data D13. Output as.
[0107]
The soft output decoding circuit 15 is provided corresponding to the convolutional encoder 12 in the encoding device 1 ′, and performs MAP decoding based on Log-BCJR. The soft output decoding circuit 15 receives the soft input received value D7, and also receives a priori probability information D8 for the soft input information bits output from the deinterleaver 18, and receives these received values. Soft output decoding is performed using D7 and prior probability information D8. Then, the soft output decoding circuit 15 generates so-called extrinsic information D9 for the information bits determined by the code constraint condition, and outputs the external information D9 to the subsequent interleaver 16 as a soft output.
[0108]
The interleaver 16 performs interleaving based on the same replacement position information as the interleaver 13 in the encoding device 1 ′ with respect to the external information D <b> 9 for the information bits that are the soft inputs output from the soft output decoding circuit 15. The interleaver 16 outputs the data obtained by the interleaving as prior probability information D10 for the information bits in the subsequent-stage soft output decoding circuit 17, and also outputs it to the subsequent-stage adder 19.
[0109]
The soft output decoding circuit 17 is provided corresponding to the convolutional encoder 14 in the encoding device 1 ′, and performs MAP decoding based on the Log-BCJR algorithm, similarly to the soft output decoding circuit 15. The soft output decoding circuit 17 receives the soft input received value D7 and also inputs prior probability information D10 for the soft input information bits output from the interleaver 16, and receives the received value D7 and the prior probability information D10. Is used to perform soft output decoding. Then, the soft output decoding circuit 17 generates external information D11 for the information bits obtained by the code constraint condition, and outputs the external information D11 to the deinterleaver 18 as a soft output and also to the adder 19.
[0110]
The deinterleaver 18 is a soft output decoder 17 that outputs the bit arrangement of the interleaved data D3 interleaved by the interleaver 13 in the encoding device 1 ′ to the original bit arrangement of the input data D1. Deinterleave is performed on the input external information D11. The deinterleaver 18 outputs the data obtained by deinterleaving as prior probability information D8 for information bits in the soft output decoding circuit 15.
[0111]
The adder 19 adds the prior probability information D10 for the soft input information bits output from the interleaver 16 and the external information D11 for the information bits output from the soft output decoding circuit 17. The adder 19 outputs the obtained data D12 to the subsequent deinterleaver 20 as a soft output.
[0112]
The deinterleaver 20 converts the bit array of the interleaved data D3 interleaved by the interleaver 13 in the encoding device 1 ′ back to the bit array of the original input data D1, and outputs the soft output output from the adder 19. Deinterleave is performed on the data D12. The deinterleaver 20 outputs the data obtained by deinterleaving to the outside as decoded data D13.
[0113]
Such a decoding device 3 ′ includes soft output decoding circuits 15 and 17 corresponding to the convolutional encoders 12 and 14 in the encoding device 1 ′, so that a code having a high decoding complexity is reduced in complexity. It can be decomposed into elements, and the characteristics can be sequentially improved by the interaction between the soft output decoding circuits 15 and 17. When receiving the received value D7, the decoding device 3 'performs iterative decoding with a predetermined number of repetitions, and outputs decoded data D13 based on the soft output external information obtained as a result of this decoding operation.
[0114]
Note that an encoding apparatus that performs encoding using TTCM includes a modulator that performs modulation using, for example, an 8-phase shift keying (hereinafter referred to as 8PSK) modulation method at the final stage of the encoding apparatus 1 ′. It can be realized by providing. In addition, a decoding device that performs code decoding by TTCM can be realized by a configuration similar to that of the decoding device 3 ′, and in-phase component and quadrature component symbols are directly input as received values.
[0115]
1-2 Coding apparatus and decoding apparatus for performing coding / decoding by SCCC
Next, an encoding device 1 ″ that performs encoding by SCCC and a decoding device 3 ″ that performs decoding of codes by the encoding device 1 ″ will be described.
[0116]
As shown in FIG. 4, the encoding device 1 ″ is a convolutional encoder 31 that encodes a code called an outer code, an interleaver 32 that rearranges the order of input data, and an inner code. Some include a convolutional encoder 33 that encodes a code. This encoding device 1 ″ performs a serial concatenated convolution operation with an encoding rate of “1/3” on the input 1-bit input data D21, and generates 3-bit output data D26, D27, and D28. For example, the signal is output to the outside via a modulator (not shown) that performs modulation by the BPSK modulation method or the QPSK modulation method.
[0117]
When the 1-bit input data D21 is input, the convolutional encoder 31 performs a convolution operation on the input data D21 and supplies the operation result to the subsequent interleaver 32 as 2-bit encoded data D22 and D23. . That is, the convolutional encoder 31 performs a convolution operation with a coding rate of “1/2” as the encoding of the outer code, and supplies the generated encoded data D22 and D23 to the subsequent interleaver 32.
[0118]
The interleaver 32 receives the encoded data D22 and D23 consisting of two bit sequences supplied from the convolutional encoder 31, rearranges the order of the bits constituting the encoded data D22 and D23, and generates them. The interleaved data D24 and D25 comprising the two bit sequences are supplied to the convolutional encoder 33 at the subsequent stage.
[0119]
When the 2-bit interleaved data D24, D25 supplied from the interleaver 32 is input, the convolutional encoder 33 performs a convolution operation on the interleaved data D24, D25, and outputs the operation result as 3-bit output data D26. , D27, D28 are output to the outside. In other words, the convolutional encoder 33 performs a convolution operation with a coding rate of “2/3” as the encoding of the inner code, and outputs the output data D26, D27, and D28 to the outside.
[0120]
Such an encoding apparatus 1 '' performs a convolution operation with a coding rate of "1/2" as an outer code encoding by the convolutional encoder 31, and an inner code encoding by the convolutional encoder 33. By performing a convolution operation with an encoding rate of “2/3”, a cascaded convolution operation with an encoding rate of “(1/2) × (2/3) = 1/3” is performed as a whole. The data encoded by the encoding device 1 ″ is subjected to signal point mapping by a modulator (not shown) based on a predetermined modulation method, and is output to the receiving device via the memoryless communication path 2.
[0121]
On the other hand, as shown in FIG. 5, the decoding device 3 ″ that performs decoding of the code by the encoding device 1 ″ includes two soft output decoding circuits 34 and 36 that perform soft output decoding, and the order of input data. Some have a deinterleaver 35 that restores the original and an interleaver 37 that rearranges the order of the input data. The decoding device 3 ″ estimates the input data D21 in the encoding device 1 ″ from the received value D29, which is a soft input due to the influence of noise generated on the memoryless communication path 2, and outputs it as decoded data D36. .
[0122]
The soft output decoding circuit 34 is provided corresponding to the convolutional encoder 33 in the encoding device 1 ″, and performs MAP decoding based on Log-BCJR. The soft output decoding circuit 34 receives the soft input received value D29 and also inputs prior probability information D30 for the soft input information bits output from the interleaver 37, and receives the received value D29 and the prior probability information D30. Is used, MAP decoding based on the Log-BCJR algorithm is performed, and soft output decoding of the inner code is performed. Then, the soft output decoding circuit 34 generates external information D31 for the information bits obtained by the code constraint condition, and outputs the external information D31 to the subsequent deinterleaver 35 as a soft output. The external information D31 corresponds to the interleaved data D24 and D25 interleaved by the interleaver 32 in the encoding device 1 ''.
[0123]
The deinterleaver 35 performs soft output so as to return the bit arrangement of the interleaved data D24 and D25 interleaved by the interleaver 32 in the encoding apparatus 1 ″ to the original bit arrangement of the encoded data D22 and D23, respectively. The soft input external information D31 output from the decoding circuit 34 is deinterleaved. The deinterleaver 35 outputs the data obtained by deinterleaving as prior probability information D32 for the code bit in the subsequent soft output decoding circuit 36.
[0124]
The soft output decoding circuit 36 is provided corresponding to the convolutional encoder 31 in the encoding device 1 ″, and performs MAP decoding based on Log-BCJR. The soft output decoding circuit 36 inputs prior probability information D32 for the soft input code bits output from the deinterleaver 35, and also inputs prior probability information D33 for information bits whose value is “0”. MAP decoding based on the Log-BCJR algorithm is performed using the prior probability information D32 and D33, and soft output decoding of the outer code is performed. The soft output decoding circuit 36 generates external information D34 and D35 obtained by code constraint conditions, outputs the external information D34 to the outside as decoded data D36, and outputs the external information D35 to the interleaver 37 as a soft output. .
[0125]
The interleaver 37 performs interleaving based on the same replacement position information as the interleaver 32 in the encoding device 1 ″ with respect to the external information D35 for the code bit which is the soft input output from the soft output decoding circuit 36. . The interleaver 37 outputs the data obtained by the interleaving as prior probability information D30 for the information bits in the soft output decoding circuit 34.
[0126]
Such a decoding device 3 ″ includes the soft output decoding circuits 36 and 34 corresponding to the convolutional encoders 31 and 33 in the encoding device 1 ″, respectively. The code having high complexity can be decomposed into elements having low complexity, and the characteristics can be sequentially improved by the interaction between the soft output decoding circuits 34 and 36. When receiving the reception value D29, the decoding device 3 '' performs iterative decoding with a predetermined number of repetitions, and outputs decoded data D36 based on the soft output external information obtained as a result of this decoding operation.
[0127]
Note that an encoding apparatus that performs encoding by SCTCM can be realized by including a modulator that performs modulation by, for example, the 8PSK modulation method at the final stage of the encoding apparatus 1 ″. In addition, a decoding apparatus that decodes codes by SCTCM can be realized by a configuration similar to that of the decoding apparatus 3 ″, and in-phase component and quadrature component symbols are directly input as received values.
[0128]
2. Element decoder details
The decoding device 3 shown as an embodiment of the present invention includes the above-described element decoding including a module including at least a soft output decoding circuit and an interleaver or deinterleaver, as indicated by a broken line portion in FIG. 3 or a broken line portion in FIG. A plurality of element decoders are concatenated to decode any code among PCCC, SCCC, TTCM, or SCTCM. Here, the deinterleaver rearranges the data based on the replacement position information opposite to that of the interleaver. Therefore, it can be assumed as one form of the interleaver. Therefore, the element decoder only needs to have a soft output decoding circuit and an interleaver, and the interleave process and the deinterleave process are realized by switching the functions of the interleaver and the deinterleaver. be able to. Therefore, in the following description, it is assumed that the interleaver has the function of a deinterleaver unless particularly distinguished.
[0129]
Now, the element decoder in the decoding apparatus 3 will be described in detail below. In the following, M states (transition states) representing the contents of the shift register included in each element encoder in the encoding device 1 are expressed as m (0, 1,..., M−1) as necessary. ) And the state at time t is S_tRepresented by Furthermore, if k-bit information is input in one time slot, the input at time t is i_t= (I_t1, I_t2, ..., i_tk) And the input system is I₁ ^T= (I₁, I₂, ..., i_T). At this time, if there is a transition from the state m ′ to the state m, the information bit corresponding to the transition is i (m ′, m) = (i₁(M ', m), i₂(M ', m), ..., i_k(M ′, m)). Furthermore, if an n-bit code is output in one time slot, the output at time t is x_t= (X_t1, X_t2, ..., x_tn) And the output system is X₁ ^T= (X₁, X₂, ..., x_T). At this time, if there is a transition from the state m ′ to the state m, the code bit corresponding to the transition is represented by x (m ′, m) = (x₁(M ', m), x₂(M ', m), ..., x_n(M ′, m)). Further, the memoryless communication path 2 is X₁ ^TAs the input, Y₁ ^TIs output. Here, if an n-bit received value is output in one time slot, the output at time t is y_t= (Y_t1, Y_t2, ..., y_tn), Y₁ ^T= (Y₁, Y₂, ..., y_T).
[0130]
2-1 Overall configuration of element decoder
Here, the overall configuration of the element decoder will be described with reference to FIGS.
[0131]
The element decoder 50 schematically shown in FIG. 6 is configured as a single chip by integrating each part on a single semiconductor substrate as a large-scale integrated circuit (hereinafter referred to as LSI). The element decoder 50 includes a control circuit 60 that controls each unit, a decoded reception value selection circuit 70 that selects a reception value to be decoded, an edge detection circuit 80 that detects the beginning of a frame, and a soft output decoding that performs soft output decoding. A circuit 90; an interleaver 100 that rearranges the order of the input data; an address storage circuit 110 that holds replacement destination address data referred to by the interleaver 100; and ten selectors 120.₁, 120₂, 120_Three, 120_Four, 120_Five, 120₆, 120₇, 120₈, 120₉, 120_TenAnd a signal line 130 used for system verification.
[0132]
Here, details of the left half portion of the element decoder 50 shown in FIG. 7 are shown in FIG. 7, and details of the right half portion are shown in FIG.
[0133]
The control circuit 60 includes a decoded received value selection circuit 70, a soft output decoding circuit 90, an interleaver 100, an address storage circuit 110, and nine selectors 120.₂, 120_Three, 120_Four, 120_Five, 120₆, 120₇, 120₈, 120₉, 120_TenIn addition, each generates and supplies various types of information, receives information from the address storage circuit 110, and controls the operation of each unit.
[0134]
Specifically, the control circuit 60 selects a received value for causing the decoded received value selection circuit 70 to select a decoded received value TSR that is a received value to be decoded among the received values R (received value TR). Information CRS is generated and supplied.
[0135]
In addition, the control circuit 60 determines whether the data input as the reception value R to the soft output decoding circuit 90 is actually the reception value or external information. Received value format information CRTY indicating the format of the received value R, such as whether it is an I / Q value when encoding by SCCTCM, and prior probability information are input in bit units or in symbol units Prior probability information format information CAPP indicating the format of prior probability information, coding rate information CRAT indicating the coding rate of the element encoder in the encoding device 1, and element encoding in the encoding device 1 Generator matrix information CG indicating the generator matrix, and signal point allocation indicating the arrangement of signal points when the encoding apparatus 1 performs encoding by TTCM or SCTCM And generates and supplies the information CSIG.
[0136]
Further, the control circuit 60 interleaves the interleaver type information CINT indicating the type of interleaving to be performed with respect to the interleaver 100, the interleave length information CINL indicating the interleave length, and the order among a plurality of symbols as will be described later. Interleaver input / output replacement information CIPT relating to processing contents of the interleaver 100 such as input / output replacement information for mutual replacement, termination position information CNFT indicating the termination position of the code, and termination period information CNFL indicating the termination period of the code And ending state information CNFD indicating the ending state of the code, puncturing period information CNEL indicating the puncturing period when the code is punctured, and puncture pattern information CNEP indicating the puncturing pattern are generated and supplied. In addition, the control circuit 60 generates and supplies operation mode information CBF indicating an operation mode described later to the interleaver 100.
[0137]
Furthermore, when writing the replacement destination address data referred to by the interleaver 100 to the address storage circuit 110, the control circuit 60 stores interleaver type information CINT and address storage for the address storage circuit 110. An address CIAD indicating the address of the circuit 110 and write data CIWD which is replacement destination address data referred to by the interleaver 100 are supplied.
[0138]
The control circuit 60 includes six selectors 120.₂, 120_Three, 120_Four, 120_Five, 120₆, 120₇Operation mode information CBF is supplied to the three selectors 120₈, 120₉, 120_TenOn the other hand, verification mode information CTHR indicating whether or not the verification mode is described later is supplied.
[0139]
On the other hand, the control circuit 60 inputs read address data ADA which is replacement destination address data referenced by the interleaver 100 held in the address memory circuit 110.
[0140]
Such a control circuit 60 includes a decoded received value selection circuit 70, a soft output decoding circuit 90, an interleaver 100, and a selector 120.₂, 120_Three, 120_Four, 120_Five, 120₆, 120₇, 120₈, 120₉, 120_TenOn the other hand, the generated various information is supplied to control the operation of each unit, and control to write address data to the address storage circuit 110, operation, and the like are performed.
[0141]
The decoded received value selection circuit 70 is provided for decoding an arbitrary code, as will be described later, and is based on the received value selection information CRS supplied from the control circuit 60. The decoded received value TSR is selected from TR. The decoded received value selection circuit 70 supplies the selected decoded received value TSR to the soft output decoding circuit 90.
[0142]
Specifically, the decoded reception value selection circuit 70 includes, for example, six reception values TR0, TR1, TR2, TR3, TR4, and TR5, and among these, four reception values are decoded reception values TSR0, If the selection is made as TSR1, TSR2, TSR3, it can be realized as having four selectors 71, 72, 73, 74 as shown in FIG. At this time, the reception value selection information CRS supplied from the control circuit 60 is individually given to each of the selectors 71, 72, 73, 74, and is composed of four systems of reception value selection information CRS0, CRS1, CRS2, CRS3. .
[0143]
That is, the selector 71 selects a predetermined reception value from among the reception values TR0, TR1, TR2, TR3, TR4, and TR5 based on the reception value selection information CRS0, and sends it to the soft output decoding circuit 90 as a decoded reception value TSR0. Supply.
[0144]
Further, the selector 72 selects a predetermined reception value among the reception values TR0, TR1, TR2, TR3, TR4, and TR5 based on the reception value selection information CRS1, and supplies the decoded reception value TSR1 to the soft output decoding circuit 90. Supply.
[0145]
Further, the selector 73 selects a predetermined reception value from the reception values TR0, TR1, TR2, TR3, TR4, and TR5 based on the reception value selection information CRS2, and sends it to the soft output decoding circuit 90 as a decoded reception value TSR2. Supply.
[0146]
Then, the selector 74 selects a predetermined reception value from the reception values TR0, TR1, TR2, TR3, TR4, and TR5 based on the reception value selection information CRS3, and sends it to the soft output decoding circuit 90 as a decoded reception value TSR3. Supply.
[0147]
As described above, the decoded reception value selection circuit 70 selects the decoded reception value TSR based on the reception value selection information CRS supplied from the control circuit 60 and supplies it to the soft output decoding circuit 90.
[0148]
The edge detection circuit 80 receives an interleave start position supplied from the outside, that is, an interleave start position signal ILS (interleave start position signal TILS) indicating the head of the frame, and inputs the received value TR of the frame constituting the received value TR Detect the beginning. The edge detection circuit 80 generates an edge signal TEILS indicating the head of the detected frame as a soft output decoding circuit 90 and a selector 120._FiveTo supply.
[0149]
Specifically, the edge detection circuit 80 can be realized as having a register 81 and an AND gate 82 as shown in FIG.
[0150]
The register 81 holds an interleave start position signal TILS consisting of, for example, 1 bit for only one clock. The register 81 supplies the held delayed interleave start position signal TILSD to the AND gate 82.
[0151]
The AND gate 82 takes a logical product of the interleave start position signal TILS and data obtained by inverting the delayed interleave start position signal TILSD, which is the interleave start position signal TILS one clock before supplied from the register 81. The AND gate 82 uses the obtained logical product as the edge signal TEILS and the soft output decoding circuit 90 and the selector 120._FiveTo supply.
[0152]
That is, the edge detection circuit 80 only has to detect that the interleave start position signal TILS supplied from the outside is switched from “0” to “1”, for example. It can be detected that the head of the frame constituting the TR has been input.
[0153]
The soft output decoding circuit 90 uses the decoded reception value TSR supplied from the decoded reception value selection circuit 70 and external information or interleave data EXT (external information or interleave data EXT) supplied from the outside as prior probability information. MAP decoding based on the Log-BCJR algorithm is performed.
[0154]
At this time, the soft output decoding circuit 90 receives the reception value format information CRTY supplied from the control circuit 60, the prior probability information format information CAPP, the coding rate information CRAT, the generation matrix information CG, and signals as necessary. In addition to the point arrangement information CSIG, erasure information ERS (erase information TERS) and a prior probability information erasure information EAP (prior probability information erasure information TEAP) indicating an externally supplied puncture pattern, and an end time indicating the end time of the code Decoding processing is performed using information TNP (termination time information TTNP) and termination state information TNS (termination state information TTNS) indicating the termination state.
[0155]
The soft output decoding circuit 90 selects the soft output SOL and the external information SOE obtained as a result of the decoding process from the selector 120.₁To supply. At this time, the soft output decoding circuit 90 obtains information for information symbols or information bits and information for code symbols or code bits based on an output data selection control signal ITM (output data selection control signal CITM) supplied from the outside. Selectively output. When the soft output decoding circuit 90 makes a hard decision, the decoded value hard decision information SDH obtained by making a hard decision on the soft output that is the decoded value and the received value obtained by making a hard decision on the received value. Hard decision information SRH is output to the outside. Also at this time, the soft output decoding circuit 90 selectively outputs information for information symbols or information bits and information for code symbols or code bits based on the output data selection control signal CITM.
[0156]
The soft output decoding circuit 90 can also delay the reception value TR, external information or interleave data TEXT, and the edge signal TELS supplied from the edge detection circuit 80, as will be described later. In this case, the soft output decoding circuit 90 uses the selector 120 to receive the delayed received value SDR obtained by delaying the received value TR._Three, 120₆The external information or delayed external information SDEX obtained by delaying the interleave data TEXT is supplied to the selector 120.₂The delayed edge signal SDILS obtained by delaying the edge signal TEILS is supplied to the selector 120._FiveTo supply.
[0157]
The details of the soft output decoding circuit 90 will be described in “2-2”.
[0158]
The interleaver 100 includes a selector 120_FourFor the data TII supplied from, the interleave based on the same replacement position information as the interleaver in the encoding device 1 (not shown), or the bit array of the interleaved data interleaved by the interleaver in the encoding device 1 Deinterleaving is performed so as to return to the bit array of the data. At this time, the interleaver 100 functions as an interleaver or a deinterleaver based on an interleave mode signal DIN (interleave mode signal CDIN) supplied from the outside.
[0159]
The interleaver 100 includes a selector 120_FiveWhen the interleave start position signal TIS supplied from is input, the address data IAA is given to the address memory circuit 110 to designate the address, thereby reading the address data held in the address memory circuit 110 Reading is performed as address data ADA, and interleaving or deinterleaving is performed based on the read address data ADA. At this time, the interleaver 100 performs interleaving or deinterleaving using the interleaver type information CINT, the interleave length information CINL, and the interleaver input / output replacement information CIPT supplied from the control circuit 60. The interleaver 100 selects the interleaver output data IIO obtained by interleaving or deinterleaving from the selector 120.₇To supply.
[0160]
In addition, the interleaver 100 includes a selector 120 as will be described later._ThreeIt is also possible to delay the data TDI of any one of the reception value TR and the delay reception value SDR supplied from. At this time, the interleaver 100 delays the data TDI based on the operation mode information CBF supplied from the control circuit 60. The interleaver 100 selects the interleave length delay reception value IDO obtained by delaying the data TDI as a selector 120.₆To supply.
[0161]
Furthermore, as will be described later, interleaver 100 is based on termination position information CNFT, termination period information CNFL, termination state information CNFD, puncture cycle information CNEL, and puncture pattern information CNEP supplied from control circuit 60. Thus, when a plurality of element decoders are connected, termination time information IGT and termination state information IGS indicating the termination time and termination state of the code in the next stage element decoder, and erasure position information IGE indicating the puncture position of the code And interleaver non-output position information INO. At the same time, the interleaver 100 receives the selector 120._FiveIs delayed to generate a delayed interleave start position signal IDS. The interleaver 100 uses the generated end time information IGT, end state information IGS, erase position information IGE, interleaver non-output position information INO, and delayed interleave start position signal IDS as generation next stage information at the head of the frame. Synchronize, selector 120_TenTo supply.
[0162]
Details of the interleaver 100 will be described in “2-3”.
[0163]
Although not shown, the address memory circuit 110 includes, for example, a plurality of banks of RAM (Random Access Memory), a selection circuit, and the like, and includes replacement position information of data referred to when the interleaver 100 performs interleaving or deinterleaving. Stored as address data. The address data held in the address memory circuit 110 is read as read address data ADA when the address of the address memory circuit 110 is designated as the address data IAA by the interleaver 100. The address data is written into the address memory circuit 110 by the control circuit 60. When the address of the address memory circuit 110 is designated as the address CIAD, the address data is written as the write data CIWD. Thus, an arbitrary interleave pattern can be written in the address memory circuit 110. Note that the address storage circuit 110 may be provided inside the interleaver 100. That is, the element decoder 50 performs an interleaving process or a deinterleaving process using both the interleaver 100 and the address storage circuit 110.
[0164]
Selector 120₁Selects one of the soft output SOL and the external information SOE supplied from the soft output decoding circuit 90 on the basis of the output data selection control signal CITM, and the selector 120 selects the data TLX.₂To supply. That is, the selector 120₁Is provided for determining whether the soft output decoding circuit 90 should output external information in the process of iterative decoding or should output a soft output as a final result. .
[0165]
Selector 120₂The delay external information SDEX supplied from the soft output decoding circuit 90 based on the operation mode information CBF, and the selector 120₁One of the data TLX supplied from the data TLX is selected, and the selector 120 is used as the data TDLX._Four, 120₇To supply.
[0166]
Here, the operation mode of the element decoder 50 will be described. The element decoder 50 has, for example, six operation modes. The first is a mode in which the soft output decoding circuit 90 and the interleaver 100 perform normal soft output decoding processing and interleaving processing, respectively. The second is a mode in which only the soft output decoding circuit 90 performs normal soft output decoding processing. The third is a mode in which only the interleaver 100 performs normal interleaving processing. The fourth is a mode in which the soft output decoding circuit 90 and the interleaver 100 function as a delay circuit without performing normal soft output decoding processing and interleaving processing, respectively. The fifth is a mode in which only the soft output decoding circuit 90 functions as a delay circuit without performing normal soft output decoding processing. A sixth mode is a mode in which only the interleaver 100 functions as a delay circuit without performing normal interleaving processing. These operation modes are determined by the control circuit 60 and supplied to each unit as operation mode information CBF. Hereinafter, the first mode to the third mode are collectively referred to as a normal mode, and the fourth mode to the sixth mode are collectively referred to as a delay mode as necessary.
[0167]
Specifically, the selector 120₂Is the delay between the operation mode information CBF and the processing time required by the soft output decoding circuit 90, the delay between the processing time required by the interleaver 100, or the processing required by the soft output decoding circuit 90 and the interleaver 100. In the case where the delay mode is to be delayed between time and simultaneous, the delay external information SDEX is selected and output, and the operation mode information CBF is output from the soft output decoding circuit 90 and / or the interface. If the normal mode in which the processing by the soft output decoding circuit 90 and / or the interleaver 100 is performed without delay by the Lleaver 100, the data TLX is selected and output. That is, the selector 120₂Is provided to determine whether the operation mode of the element decoder 50 is the delay mode or the normal mode, and selects data to be output in accordance with each operation mode.
[0168]
Selector 120_ThreeSelects one of the reception value TR and the delayed reception value SDR supplied from the soft output decoding circuit 90 based on the operation mode information CBF, and supplies it to the interleaver 100 as data TDI. Specifically, the selector 120_ThreeIs a received value if the operation mode information CBF indicates a normal mode in which only processing by the interleaver 100 is performed, or a delay mode in which a delay between the processing time required by the interleaver 100 is to be performed simultaneously. When TR is selected and output, and the operation mode information CBF indicates other normal mode or delay mode, the delay reception value SDR is selected and output. That is, the selector 120_ThreeIs to determine whether to use the soft output decoding process performed by the soft output decoding circuit 90 or the data subjected to the delay between the processing time required by the soft output decoding circuit 90 as the data input to the interleaver 100 The data to be output is selected according to each operation mode.
[0169]
Selector 120_FourIs based on the operation mode information CBF, external information or interleave data TEXT, and a selector 120₂Is selected from the data TDLX supplied from, and supplied to the interleaver 100 as data TII. Specifically, the selector 120_FourIf the operation mode information CBF indicates a normal mode in which only the processing by the interleaver 100 is performed, or a delay mode in which a delay between the processing time required by the interleaver 100 is to be performed, the external information Alternatively, when the interleave data TEXT is selected and output, and the operation mode information CBF indicates other normal mode or delay mode, the data TDLX is selected and output. That is, the selector 120_FourIs to determine whether to use the soft output decoding process performed by the soft output decoding circuit 90 or the data subjected to the delay between the processing time required by the soft output decoding circuit 90 as the data input to the interleaver 100 The data to be output is selected according to each operation mode.
[0170]
Selector 120_FiveSelects either one of the edge signal TEILS supplied from the edge detection circuit 80 and the delayed edge signal SDILS supplied from the soft output decoding circuit 90 based on the operation mode information CBF, and the interleave start position The signal is supplied to the interleaver 100 as a signal TIS. Specifically, the selector 120_FiveIf the operation mode information CBF indicates a normal mode in which only the processing by the interleaver 100 is performed or a delay mode in which a delay between the processing time required by the interleaver 100 is to be performed at the same time, the edge signal When TEILS is selected and output, and the operation mode information CBF indicates other normal mode or delay mode, the delayed edge signal SDILS is selected and output. That is, the selector 120_FiveIs to determine whether to use the soft output decoding process performed by the soft output decoding circuit 90 or the data subjected to the delay between the processing time required by the soft output decoding circuit 90 as the data input to the interleaver 100 The data to be output is selected according to each operation mode.
[0171]
Selector 120₆Selects one of the delayed received value SDR supplied from the soft output decoding circuit 90 and the interleave length delayed received value IDO supplied from the interleaver 100 based on the operation mode information CBF, Selector 120 as received value TDR₈To supply. Specifically, the selector 120₆Is when the operation mode information CBF indicates a normal mode in which only the processing by the soft output decoding circuit 90 is performed, or a delay mode in which a delay between the processing time required by the soft output decoding circuit 90 is to be performed. Selects and outputs the delayed received value SDR, and if it indicates other normal mode or delayed mode, selects and outputs the interleave length delayed received value IDO. That is, the selector 120₆Is provided to determine whether or not to use interleave processing by the interleaver 100 or data that is delayed at the same time as the processing time required by the interleaver 100 as data to be output. The data to be output is selected according to.
[0172]
Selector 120₇Is based on the operation mode information CBF, the interleaver output data IIO supplied from the interleaver 100, and the selector 120.₂Is selected from the data TDLX supplied from the selector 120 as a soft output TSO.₉To supply. Specifically, the selector 120₇Is when the operation mode information CBF indicates a normal mode in which only the processing by the soft output decoding circuit 90 is performed, or a delay mode in which a delay between the processing time required by the soft output decoding circuit 90 is to be performed. Selects and outputs data TDLX, and if it indicates other normal mode or delay mode, selects and outputs interleaver output data IIO. That is, the selector 120₇Is provided to determine whether or not to use interleave processing by the interleaver 100 or data that is delayed at the same time as the processing time required by the interleaver 100 as data to be output. The data to be output is selected according to.
[0173]
Selector 120₈Is based on the verification mode information CTHR.₆One of the delayed received value TDR supplied from the signal and the through signal transmitted through the signal line 130 is selected and output to the outside as the delayed received value TRN. The delayed reception value TRN is output as the delayed reception value RN. That is, the selector 120₈Is provided to determine whether to output a delay reception value for the next-stage element decoder or to perform system verification.
[0174]
Selector 120₉Is based on the verification mode information CTHR.₇One of the soft output TSO supplied from the signal and the through signal transmitted through the signal line 130 is selected and output to the outside as the soft output TINT. The soft output TINT is output as the soft output INT. That is, the selector 120₉Is provided to determine whether to output a soft output for the next-stage element decoder or to verify the system.
[0175]
Selector 120_TenIs based on the verification mode information CTHR, from the termination time information IGT and termination state information IGS supplied from the interleaver 100, the erase position information IGE, the interleaver non-output position information INO, and the delayed interleave start position signal IDS. The next-stage generation time information TTNPN, the next-stage termination state information TTNSN, the next-stage erasure position information TERSN, The next stage prior probability information erasure information TEAPN and the next stage interleave start position signal TILSN are output to the outside. The next stage termination time information TTNPN, the next stage termination state information TTNSN, the next stage erasure position information TERSN, the next stage prior probability information erasure information TEAPN, and the next stage interleave start position signal TILSN, respectively, Time information TNPN, next stage termination state information TNSN, next stage erase position information ERSN, next stage prior probability information erase information EAPN, and next stage interleave start position signal ILSN are output. That is, the selector 120_TenIs provided to determine whether to output next-stage information for the next-stage element decoder or to verify the system.
[0176]
As will be described later, the signal line 130 mainly verifies the system when the decoding device 3 similar to the decoding devices 3 ′ and 3 ″ described above is configured by connecting a plurality of element decoders 50 together. It is used for this purpose. The signal line 130 transmits the received value TR, external information or interleave data TEXT, erasure information TERS, prior probability information erasure information TEAP, termination time information TTNP, termination state information TTNS, and interleave start position signal TILS. The signal lines are bundled, and these signals are sent to the selector 120.₈, 120₉, 120_TenTo supply.
[0177]
Such an element decoder 50 is equivalent to a module including at least a soft output decoding circuit and an interleaver or deinterleaver, for example, as shown by a broken line portion in FIG. 3 or a broken line portion in FIG. . The element decoder 50 can constitute a decoding device 3 capable of decoding an arbitrary code among PCCC, SCCC, TTCM, or SCTCM by being connected in a plurality. Various features relating to the entire element decoder 50 will be further described in “4.” described later.
[0178]
Hereinafter, the soft output decoding circuit 90 and the interleaver 100 will be described in more detail.
[0179]
2-2 Details of soft output decoding circuit
First, the soft output decoding circuit 90 will be described in detail. As schematically shown in FIG. 11, the soft output decoding circuit 90 includes a code information generation circuit 151 that generates code information of an element encoder in the encoding device 1, and internal erasure information that indicates a puncture pattern in the encoding device 1. The internal erasure information generation circuit 152 for generating the termination information, the termination information generation circuit 153 for generating termination information in the encoding device 1, the received value and the prior probability information to be input for the decoding process are selected, and the code A reception value and prior probability information selection circuit 154 that replaces a position where no output exists with a symbol having a likelihood of “0”; a reception data and delay storage circuit 155 that stores both reception data and delay data; An Iγ calculating circuit 156 that calculates a log likelihood Iγ that is one log likelihood, and an Iγ distribution circuit 1 that distributes the log likelihood Iγ calculated according to the encoding device 1. 7, an Iα calculation circuit 158 that calculates a log likelihood Iα that is a second log likelihood, an Iβ calculation circuit 159 that calculates a log likelihood Iβ that is a third log likelihood, and the calculated log likelihood Iβ storage circuit 160 that stores Iβ, soft output calculation circuit 161 that calculates logarithmic soft output Iλ, reception value or prior probability information separation circuit 162 that separates a reception value and prior probability information, and external information is calculated External information calculation circuit 163, amplitude adjustment and clip circuit 164 for adjusting the amplitude of logarithmic soft output Iλ and clipping to a predetermined dynamic range, and hard decision for hard decision of soft output and received value as decoded values Circuit 165.
[0180]
Here, details of the left half portion of the soft output decoding circuit 90 shown in FIG. 12 are shown in FIG. 12, and details of the right half portion are shown in FIG.
[0181]
The code information generation circuit 151 generates code information of the element encoder in the encoding device 1 based on the coding rate information CRAT and the generation matrix information CG supplied from the control circuit 60. Specifically, the code information generation circuit 151 includes input bit number information IN indicating the number of input bits of the element encoder in the encoding device 1, and the element encoder in the encoding device 1 is a convolutional encoder. In this case, type information WM indicating whether the convolutional encoder is a so-called Wozencraft type or a Massy type, and a shift register of the element encoder in the encoding device 1, that is, a state In the trellis which is the state transition diagram of the element encoder in the encoding device 1 and the memory number information MN indicating the number of memories indicating (transition state), the branch input indicating input / output information along the time axis for each branch Effectiveness indicating the validity of the output position indicating that the output information BIO and the output from the element encoder in the encoding apparatus 1 exist and the corresponding received value exists Output position information PE is generated.
[0182]
Here, a Bosencraft type convolutional encoder and a Massy type convolutional encoder will be described.
[0183]
A Bozencraft type convolutional encoder includes a delay element and a combinational circuit, and holds data in time series with respect to the delay element. As an example of a Bosencraft type convolutional encoder, for example, as shown in FIG.₁, 201₂, 201_Three, 201_FourAnd 16 exclusive OR circuits 202₁, 202₂, 202_Three, 202_Four, 202_Five, 202₆, 202₇, 202₈, 202₉, 202_Ten, 202₁₁, 202₁₂, 202₁₃, 202₁₄, 202₁₅, 202₁₆And 20 AND gates G0 [0], GB [0], GB [1], GB [2], GB [3], G1 [0], G1 [1], G1 [2], G1 [3] , G1 [4], G2 [0], G2 [1], G2 [2], G2 [3], G2 [4], G3 [0], G3 [1], G3 [2], G3 [3] , G3 [4], and performs a convolution operation with a coding rate of “1/4”. In this convolutional encoder, AND gates G0 [0], GB [0], GB [1], GB [2], GB [3], G1 [0], G1 [1], G1 [2] , G1 [3], G1 [4], G2 [0], G2 [1], G2 [2], G2 [3], G2 [4], G3 [0], G3 [1], G3 [2] , G3 [3], G3 [4] indicate whether or not to perform connection according to the code configuration, and not all AND gates are used. In other words, the convolutional encoder is configured so that these AND gates G0 [0], GB [0], GB [1], GB [2], GB [3], G1 [0], G1 [1], G1 [ 2], G1 [3], G1 [4], G2 [0], G2 [1], G2 [2], G2 [3], G2 [4], G3 [0], G3 [1], G3 [ 2], G3 [3], G3 [4], the combinational circuit is changed, and the code configuration is changed.^Four= 16 ″ Bozencraft type convolution operation can be performed. A generation matrix G of this convolutional encoder is expressed by the following equation (27). In the following equation (27), GB (D) , G1 (D), G2 (D), and G3 (D) are represented by the following equations (28) to (31), respectively.
[0184]
[Expression 27]

[0185]
[Expression 28]

[0186]
[Expression 29]

[0187]
[30]

[0188]
[31]

[0189]
As an example of a Bosencraft type convolutional encoder, for example, as shown in FIG.₁, 203₂, 203_ThreeAnd 12 exclusive OR circuits 204₁, 204₂, 204_Three, 204_Four, 204_Five, 204₆, 204₇, 204₈, 204₉, 204_Ten, 204₁₁, 204₁₂And 15 AND gates G1 [0], G1 [1], G1 [2], G1 [3], G1 [4], G2 [0], G2 [1], G2 [2], G2 [3] , G2 [4], G3 [0], G3 [1], G3 [2], G3 [3], G3 [4], and a coding rate of “2/3” Some of them perform convolution operations. Also in this convolutional encoder, AND gates G1 [0], G1 [1], G1 [2], G1 [3], G1 [4], G2 [0], G2 [1], G2 [2 ], G2 [3], G2 [4], G3 [0], G3 [1], G3 [2], G3 [3], G3 [4] indicate whether or not the connection is made according to the code configuration. Yes, not all AND gates are used, the combinational circuit changes, the code configuration changes, and the maximum number of states is “2”.^Three= 8 ″ Bozencraft type convolution operation can be performed. A generator matrix G of this convolutional encoder is expressed by the following equation (32). In the following equation (32), G11 (D) , G21 (D), G31 (D), G12 (D), G22 (D), and G32 (D) are represented by the following equations (33) to (38), respectively.
[0190]
[Expression 32]

[0191]
[Expression 33]

[0192]
[Expression 34]

[0193]
[Expression 35]

[0194]
[Expression 36]

[0195]
[Expression 37]

[0196]
[Formula 38]

[0197]
On the other hand, a Massy-type convolutional encoder is composed of a delay element and a combinational circuit, and any one of input bits is output as it is as a system component, and data is time-sequential to the delay element. Is not retained. As an example of a Massy type convolutional encoder, for example, as shown in FIG.₁, 205₂, 205_ThreeAnd four exclusive OR circuits 206₁, 206₂, 206_Three, 206_FourAnd 11 AND gates GB [0], GB [1], GB [2], G1 [0], G1 [1], G1 [2], G1 [3], G2 [0], G2 [1] , G2 [2], G2 [3], and performs a convolution operation with a coding rate of “2/3”. Also in this convolutional encoder, AND gates GB [0], GB [1], GB [2], G1 [0], G1 [1], G1 [2], G1 [3], G2 [0 ], G2 [1], G2 [2], G2 [3] indicate whether or not to connect according to the code configuration, and not all AND gates are used, the combinational circuit changes, The configuration changes and the maximum number of states is “2”.^Three= 8 ″ Massy type convolution operation can be performed. A generator matrix G of this convolutional encoder is expressed by the following equation (39). In the following equation (39), GB (D), G1 (D) and G2 (D) are represented by the following equations (40) to (42), respectively.
[0198]
[39]

[0199]
[Formula 40]

[0200]
[Expression 41]

[0201]
[Expression 42]

[0202]
As an example of a Massy type convolutional encoder, for example, as shown in FIG.₁, 207₂And three exclusive OR circuits 208₁, 208₂, 208_ThreeAnd 11 AND gates GB [0], GB [1], G1 [0], G1 [1], G1 [2], G2 [0], G2 [1], G2 [2], G3 [0] , G3 [1], G3 [2], and performs a convolution operation with a coding rate of “3/3”. Also in this convolutional encoder, AND gates GB [0], GB [1], G1 [0], G1 [1], G1 [2], G2 [0], G2 [1], G2 [2 ], G3 [0], G3 [1], and G3 [2] indicate whether or not to connect according to the code configuration, and not all AND gates are used, and the combinational circuit changes, The configuration changes and the maximum number of states is “2”.²= 4 ″ Massy type convolution operation can be performed. A generator matrix G of this convolutional encoder is expressed by the following equation (43). In the following equation (43), GB (D), G1 (D), G2 (D), and G3 (D) are represented by the following equations (44) to (47), respectively.
[0203]
[Equation 43]

[0204]
(44)

[0205]
[Equation 45]

[0206]
[Equation 46]

[0207]
[Equation 47]

[0208]
Here, in order to specifically describe the information generated by the code information generation circuit 151, a specific example of each convolutional encoder will be shown.
[0209]
First, the Bosencraft type convolutional encoder shown in FIG. 14 includes 15 AND gates G0 [0], GB [2], GB [3], G1 [0], G1 [1], G1 [ 3], G1 [4], G2 [0], G2 [2], G2 [4], G3 [0], G3 [1], G3 [2], G3 [3], G3 [4] , Four shift registers 201 as shown in FIG.₁, 201₂, 201_Three, 201_FourAnd 11 exclusive OR circuits 202₁, 202_Four, 202_Five, 202₇, 202₈, 202_Ten, 202₁₂, 202₁₃, 202₁₄, 202₁₅, 202₁₆Can be considered. This convolutional encoder is used to input 1-bit input data i₀Is entered, this input data i₀The convolution operation is performed on the result, and the operation result is output as 4-bit output data₀, O₁, O₂, O_ThreeOutput as.
[0210]
A trellis in this convolutional encoder is described as shown in FIG. In the figure, the label attached to each branch indicates a branch number. The relationship between the state before and after the transition with respect to this branch number and the input data / output data is as shown in Table 1 below. Here, the state is the shift register 201._Four, Shift register 201_Three, Shift register 201₂And shift register 201₁Of "0000", "0001", "0010", "0011", "0100", "0101", "0110", "0111", "1000", "1001", The state numbers “1010”, “1011”, “1100”, “1101”, “1110”, “1111” are respectively set to “0”, “1”, “2”, “3”, “4”, “5”, “6”, “7”, “8”, “9”, “10”, “11”, “12”, “13”, “14”, “15”. Input data / output data is i₀/ O_Three, O₂, O₁, O₀It is.
[0211]
[Table 1]

[0212]
As described above, the number of states in the convolutional encoder shown in FIG. 18 is 16, and the trellis has a structure in which two paths reach from each state to the state at the next time, and has a total of 32 branches. It will have.
[0213]
In the case of this convolutional encoder, the code information generation unit 151 inputs “1 bit” as the input bit number information IN, “Bozencraft type” as the type information WM, and “4” as the memory number information MN. As the output information BIO, an input / output pattern of each branch as shown in Table 1 is generated.
[0214]
The Bozencraft type convolutional encoder shown in FIG. 15 includes nine AND gates G1 [2], G1 [3], G2 [0], G2 [4], G3 [0], G3 [ 1], G3 [2], G3 [3], G3 [4] are connected, as shown in FIG.₁, 203₂, 203_ThreeAnd six exclusive OR circuits 204_Five, 204₆, 204₉, 204_Ten, 204₁₁, 204₁₂Can be considered. The convolutional encoder is configured to input 2-bit input data i₀, I₁Is entered, these input data i₀, I₁Performs a convolution operation on the result and outputs the operation result as 3-bit output data O₀, O₁, O₂Output as.
[0215]
The trellis in this convolutional encoder is described as shown in FIG. In the figure, the label attached to each branch indicates a branch number. The relationship between the state before and after the transition with respect to this branch number and the input data / output data is as shown in Table 2 below. Here, the state is the shift register 203._Three, Shift register 203₂And shift register 203₁The state numbers of “000”, “001”, “010”, “011”, “100”, “101”, “110”, and “111” are set to “0”, respectively. ”,“ 1 ”,“ 2 ”,“ 3 ”,“ 4 ”,“ 5 ”,“ 6 ”,“ 7 ”. Input data / output data is i₁, I₀/ O₂, O₁, O₀It is.
[0216]
[Table 2]

[0217]
As described above, the number of states in the convolutional encoder shown in FIG. 20 is 8, and the trellis has a structure in which four paths reach from each state to the state at the next time, and has a total of 32 branches. It becomes.
[0218]
In the case of this convolutional coder, the code information generation unit 151 inputs “2 bits” as the input bit number information IN, “Bozencraft type” as the type information WM, and “3” as the memory number information MN. An input / output pattern of each branch as shown in Table 2 is generated as output information BIO.
[0219]
Further, as the Massy type convolutional encoder shown in FIG. 16, when three AND gates GB [2], G1 [2], G2 [1] are connected, as shown in FIG. 205₁, 205₂, 205_ThreeAnd two exclusive OR circuits 206₂, 206_ThreeCan be considered. The convolutional encoder is configured to input 2-bit input data i₀, I₁Is entered, these input data i₀, I₁Performs a recursive systematic convolution operation on the result and outputs the result as 3-bit output data O₀, O₁, O₂Output as.
[0220]
The trellis in this convolutional encoder is described as shown in FIG. In the figure, the label attached to each branch indicates a branch number. The relationship between the state before and after the transition with respect to the branch number and the input data / output data is as shown in Table 3 below. Here, the state is the shift register 205.₁, Shift register 205₂And shift register 205_ThreeThe state numbers of “000”, “001”, “010”, “011”, “100”, “101”, “110”, and “111” are set to “0”, respectively. ”,“ 1 ”,“ 2 ”,“ 3 ”,“ 4 ”,“ 5 ”,“ 6 ”,“ 7 ”. Input data / output data is i₁, I₀/ O₂, O₁, O₀It is.
[0221]
[Table 3]

[0222]
In this way, the number of states in the convolutional encoder shown in FIG. 22 is 8, and the trellis has a structure in which four paths reach from each state to the state at the next time, and has a total of 32 branches. It becomes.
[0223]
In the case of this convolutional encoder, the code information generation unit 151 inputs “2 bits” as the input bit number information IN, “Massy type” as the type information WM, “3” as the memory number information MN, and branch input / output An input / output pattern of each branch as shown in Table 3 is generated as information BIO.
[0224]
Furthermore, the Massy type convolutional encoder shown in FIG. 17 includes six AND gates GB [1], G1 [0], G1 [1], G1 [2], G2 [0], G3 [ 0] is connected, as shown in FIG.₁, 207₂And three exclusive OR circuits 208₁, 208₂, 208_ThreeCan be considered. This convolutional encoder is configured to input 3-bit input data i₀, I₁, I₂Is entered, these input data i₀, I₁, I₂Performs a recursive systematic convolution operation on the result and outputs the result as 3-bit output data O₀, O₁, O₂Output as.
[0225]
The trellis in this convolutional encoder is described as shown in FIG. In the figure, the label attached to each branch indicates a branch number. The relationship between the state before and after the transition with respect to the branch number and the input data / output data is as shown in Table 4 below. Here, the state is the shift register 207.₁And shift register 207₂The state numbers of “00”, “01”, “10”, and “11” are represented as “0”, “1”, “2”, and “3”, respectively. Yes. Input data / output data is i₂, I₁, I₀/ O₂, O₁, O₀It is.
[0226]
[Table 4]

[0227]
In this way, the number of states in the convolutional encoder shown in FIG. 24 is 4, and the trellis has a structure in which four parallel paths reach from each state to the state at the next time, and has 32 branches in total. It will be a thing.
[0228]
In the case of this convolutional coder, the code information generation unit 151 inputs “3 bits” as the input bit number information IN, “Massy type” as the type information WM, “2” as the memory number information MN, and branch input / output As the information BIO, an input / output pattern of each branch as shown in Table 4 is generated.
[0229]
In this way, the code information generation circuit 151 generates code information corresponding to the element encoder in the encoding device 1. In particular, the code information generation circuit 151 calculates the input / output patterns of all branches on the trellis corresponding to the code and generates the branch input / output information BIO, which will be described later. The code information generation circuit 151 converts the generated input bit number information IN into the termination information generation circuit 153, the received value and prior probability information 154, the Iγ calculation circuit 156, the Iγ distribution circuit 157, the Iα calculation circuit 158, the Iβ calculation circuit 159, The soft output calculation circuit 161, the received value or prior probability information separation circuit 162, and the hard decision circuit 165 are supplied. The code information generation circuit 151 supplies the generated type information WM to the Iγ calculation circuit 156, the Iγ distribution circuit 157, the Iα calculation circuit 158, and the Iβ calculation circuit 159. Further, the code information generation circuit 151 supplies the generated memory number information MN to the termination information generation circuit 153, the Iγ distribution circuit 157, the Iα calculation circuit 158, the Iβ calculation circuit 159, and the soft output calculation circuit 161. Furthermore, the code information generation circuit 151 supplies the generated branch input / output information BIO to the Iγ distribution circuit 157 and the soft output calculation circuit 161. The code information generation circuit 151 supplies the generated effective output position information PE to the internal erasure information generation circuit 152.
[0230]
The internal erasure information generation circuit 152 comprehensively considers the puncture pattern and the effective output position based on the erasure information TERS supplied from the outside and the effective output position information PE supplied from the code information generation circuit 151. The internal erasure position information IERS indicating the position where no code output is obtained is generated.
[0231]
Specifically, the internal erasure information generation circuit 152 includes, for example, four OR gates 211 as shown in FIG.₁, 211₂, 211_Three, 211_FourIt can be realized as having.
[0232]
OR gate 211₁, 211₂, 211_Three, 211_FourAre ORed with the erasure information TERS and the data obtained by inverting the effective output position information PE supplied from the code information generation circuit 151. OR gate 211₁, 211₂, 211_Three, 211_FourRespectively supply the obtained logical sum to the received value and prior probability information selection circuit 154 as the internal erasure position information IERS.
[0233]
As described above, the internal erase information generation circuit 152 includes the OR gate 211.₁, 211₂, 211_Three, 211_FourThe internal erasure position information IERS indicating the position where no code output exists is generated.
[0234]
The termination information generation circuit 153 is based on the termination time information TTNP and termination state information TTNS supplied from the outside, and the input bit number information IN and the memory number information MN supplied from the code information generation circuit 151. The closing information in 1 is generated. Specifically, the termination information generation circuit 153 includes termination time information TPM indicating termination time in the encoding device 1 based on termination time information TTNP, termination state information TTNS, input bit number information IN, and memory number information MN. Termination state information TSM indicating the termination state is generated.
[0235]
The termination information generation circuit 153 includes a plurality of registers 212 as shown in FIG.₁, 212₂, 212_Three, 212_Four, 212_Five, 212₆And a plurality of selectors 213₁, 213₂, 213_Three, 213_Four, 213_Five, 213₆, 213₇, 213₈, 213₉And an AND gate 214 can be realized.
[0236]
Register 212₁Holds the termination time information TTNP supplied from the outside for only one clock, and the held termination time information TTNP is stored in the register 212.₂And selector 213_ThreeTo supply.
[0237]
Register 212₂Register 212₁Holds the termination time information TTNP supplied from 1 clock, and the held termination time information TTNP is stored in the register 212._ThreeAnd selector 213_FourTo supply.
[0238]
Register 212_ThreeRegister 212₂Holds the end time information TTNP supplied from 1 clock, and the held end time information TTNP is stored in the selector 213._FiveTo supply.
[0239]
Register 212_FourHolds the termination state information TTNS supplied from the outside for only one clock, and the held termination state information TTNS is stored in the register 212._FiveAnd selector 213₆To supply.
[0240]
Register 212_FiveRegister 212_FourHolds the termination state information TTNS supplied from 1 clock, and the held termination state information TTNS is stored in the register 212.₆And selector 213₇To supply.
[0241]
Register 212₆Register 212_FiveHolds the termination state information TTNS supplied from 1 clock, and the held termination state information TTNS is stored in the selector 213.₈To supply.
[0242]
Selector 213₁Is based on the input bit number information IN, for example, information indicating that the memory number of the element encoder in the encoding device 1 is “1” and the memory number is “2” in the memory number information MN. Is selected from the information indicating that it is. Specifically, the selector 213₁For example, when the number of input bits in the encoding device 1 is “1”, information indicating that the number of memories is “1” is selected. Selector 213₁The selector 213 uses the selected data as a control signal for selection._ThreeTo supply.
[0243]
Selector 213₂Is based on the input bit number information IN, for example, information indicating that the memory number of the element encoder in the encoding device 1 is “2” and the memory number is “3” in the memory number information MN. Is selected from the information indicating that it is. Specifically, the selector 213₂For example, when the number of input bits in the encoding device 1 is “1”, information indicating that the number of memories is “2” is selected. Selector 213₂The selector 213 uses the selected data as a control signal for selection._FourTo supply.
[0244]
Selector 213_ThreeThe selector 213₁Based on the data selected by₁Either end time information TTNP supplied from, or data having a value of “1” is selected. Specifically, the selector 213_ThreeWhen the number of memories of the element encoder in the encoding device 1 is “1”, the register 212₁The end time information TTNP supplied from is selected. Selector 213_ThreeSupplies the selected data to the AND gate 214.
[0245]
Selector 213_FourThe selector 213₂Based on the data selected by₂Either end time information TTNP supplied from, or data having a value of “1” is selected. Specifically, the selector 213_FourWhen the number of memories of the element encoder in the encoding apparatus 1 is “2”, the register 212₂The end time information TTNP supplied from is selected. Selector 213_FourSupplies the selected data to the AND gate 214.
[0246]
Selector 213_FiveIs based on the memory number information MN._ThreeEither end time information TTNP supplied from, or data having a value of “1” is selected. Specifically, the selector 213_FiveWhen the number of memories of the element encoder in the encoding apparatus 1 is “3”, the register 212_ThreeThe end time information TTNP supplied from is selected. Selector 213_FiveSupplies the selected data to the AND gate 214.
[0247]
Selector 213₆Is based on the memory number information MN._FourOne of the termination state information TTNS and the data whose value is “0” supplied from the above is selected. Specifically, the selector 213₆When the number of memories of the element encoder in the encoding device 1 is “1”, the register 212_FourThe termination state information TTNS supplied from is selected. Selector 213₆The selector 213 selects the selected data.₈To supply.
[0248]
Selector 213₇Is based on the memory number information MN._FiveOne of the termination state information TTNS and the data whose value is “0” supplied from the above is selected. Specifically, the selector 213₇When the number of memories of the element encoder in the encoding apparatus 1 is “2”, the register 212_FiveThe termination state information TTNS supplied from is selected. Selector 213₇The selector 213 selects the selected data.₈To supply.
[0249]
Selector 213₈Is based on the memory number information MN.₆One of the termination state information TTNS and the data whose value is “0” supplied from the above is selected. Specifically, the selector 213₈When the number of memories of the element encoder in the encoding apparatus 1 is “3”, the register 212₆The termination state information TTNS supplied from is selected. Selector 213₈The selector 213 selects the selected data.₈To supply.
[0250]
Selector 213₉Is the termination state information TTNS supplied from the outside based on the input bit number information IN, and the selector 213.₆, 213₇, 213₈One of the data supplied from is selected. Selector 213₉Supplies the selected data to the received data and delay storage circuit 155 as termination state information TSM.
[0251]
The AND gate 214 includes termination time information TTNP supplied from the outside and a selector 213._Three, 213_Four, 213_FiveANDed with the data supplied from. The AND gate 214 supplies the obtained logical product to the reception data and delay storage circuit 155 as the termination time information TPM.
[0252]
Such a termination information generation circuit 153 grasps the termination period based on the memory number information MN, and selects the data corresponding to the termination period by the selector 213._Three, 213_Four, 213_Five, 213₆, 213₇, 213₈By performing according to the above, it is possible to generate termination information of an arbitrary termination period. In particular, as will be described later, when the element encoder in the encoding device 1 is a Bozencraft type convolutional encoder, the termination information generation circuit 153 outputs information for the number of input bits as termination information. The termination state is specified by generating only the termination period. In addition, as will be described later, the termination information generation circuit 153, as described later, if the element encoder in the encoding device 1 is something other than a Bozencraft type convolutional encoder such as a Massy type, By generating information indicating the termination state in one time slot, the termination state is specified in one time slot.
[0253]
The received value and prior probability information selection circuit 154 is provided for decoding an arbitrary code, as will be described later. The reception value and prior probability information selection circuit 154 includes reception value format information CRTY supplied from the control circuit 60, input bit number information IN supplied from the code information generation circuit 151, and prior probability information erasure supplied from the outside. Based on the information TEAP and the internal erasure position information IERS supplied from the internal erasure information generation circuit 152, it is necessary to perform soft output decoding of the input decoded reception value TSR and external information or interleave data TEXT. Select information. Further, as described later, the received value and prior probability information selection circuit 154 has a likelihood “0” for a position where no code output exists based on the internal erasure position information IERS supplied from the internal erasure information generation circuit 152. Replace with the symbol. That is, the received value and prior probability information selection circuit 154 assumes that the probability of whether the bit corresponding to the position where the code output does not exist is “0” or “1” is “½”. Output correct information.
[0254]
Specifically, the reception value and prior probability information selection circuit 154 includes, for example, four decoded reception values TSR0, TSR1, TSR2, and TSR3, and three external information or interleave data TEXT. If the external information or interleave data TEXT0, TEXT1, TEXT2 is assumed, for example, as shown in FIG.₁, 215₂, 215_Three, 215_Four, 215_Five, 215₆, 215₇, 215₈, 215₉, 215_Ten, 215₁₁, 215₁₂, 215₁₃, 215₁₄, 215₁₅, 215₁₆It can implement | achieve as what has.
[0255]
Selector 215₁Selects one of the decoded received value TSR0 and the external information or interleave data TEXT0 based on the received value format information CRTY. Specifically, the selector 215₁If the received value format information CRTY indicates external information, external information or interleave data TEXT0 is selected. Selector 215₁The selector 215 selects the selected data.₈To supply.
[0256]
Selector 215₂Selects one of the decoded received value TSR1 and the external information or interleaved data TEXT1 based on the received value format information CRTY. Specifically, the selector 215₂If the received value format information CRTY indicates external information, external information or interleave data TEXT1 is selected. Selector 215₂The selector 215 selects the selected data.₉To supply.
[0257]
Selector 215_ThreeSelects one of the decoded received value TSR2 and the external information or interleaved data TEXT2 based on the received value format information CRTY. Specifically, the selector 215_ThreeIf the received value format information CRTY indicates external information, external information or interleave data TEXT2 is selected. Selector 215_ThreeThe selector 215 selects the selected data._TenTo supply.
[0258]
Selector 215_FourSelects one of external information or interleave data TEXT0 and prior probability information having a value of “0” based on the received value format information CRTY. Specifically, the selector 215_FourIf the received value format information CRTY indicates external information, prior probability information having a value of “0” is selected. Selector 215_FourThe selector 215 selects the selected data.₁₂To supply.
[0259]
Selector 215_FiveSelects one of the external information or interleave data TEXT1 and the prior probability information whose value is “0” based on the received value format information CRTY. Specifically, the selector 215_FiveIf the received value format information CRTY indicates external information, prior probability information having a value of “0” is selected. Selector 215_FiveThe selector 215 selects the selected data.₁₃To supply.
[0260]
Selector 215₆Selects one of the external information or interleave data TEXT2 and the prior probability information whose value is “0” based on the received value format information CRTY. Specifically, the selector 215₆If the received value format information CRTY indicates external information, prior probability information having a value of “0” is selected. Selector 215₆The selector 215 selects the selected data.₁₄To supply.
[0261]
Selector 215₇Is information indicating that, for example, the first symbol of the output bits output from the element encoder in the encoding device 1 does not exist in the internal erasure position information IERS based on the reception value format information CRTY Either one of the information indicating that the second symbol does not exist is selected. Specifically, the selector 215₇If the received value format information CRTY indicates that the encoding apparatus 1 does not perform encoding by TTCM or SCTCM, information indicating that the second symbol does not exist is selected. Selector 215₇The selector 215 uses the selected data as a control signal for selection.₉To supply. The selector 215₇The selection operation due to is due to the erasure operation when the encoding apparatus 1 performs encoding by TTCM or SCTCM. That is, since the erasing operation when the encoding apparatus 1 performs encoding by TTCM or SCTCM deletes both in-phase and quadrature component symbols, the selector 215₇Selects information indicating that the second symbol does not exist.
[0262]
Selector 215₈Based on the internal erase position information IERS, the selector 215₁1 is selected from the data supplied from, and the information whose value is “0”. Specifically, the selector 215₈Is “0” when the internal erasure position information IERS indicates that the first symbol of the output bits output from the element encoder in the encoding apparatus 1 does not exist. Select information.
Selector 215₈The data selected by the₉, 215_Ten, 215₁₄, 215₁₅, 215₁₆Are bundled together with the data supplied from, and supplied to the received data and delay storage circuit 155 as the selected received value and prior probability information RAP.
[0263]
Selector 215₉The selector 215₇Based on the data supplied from the selector 215₂1 is selected from the data supplied from, and the information whose value is “0”. Specifically, the selector 215₉The selector 215₇In the case where the data supplied from this indicates that the second symbol of the output bits output from the element encoder in the encoding apparatus 1 does not exist, information whose value is “0” is displayed. select. Selector 215₉The data selected by the₈, 215_Ten, 215₁₄, 215₁₅, 215₁₆Are bundled together with the data supplied from, and supplied to the received data and delay storage circuit 155 as the selected received value and prior probability information RAP.
[0264]
Selector 215_TenBased on the internal erase position information IERS, the selector 215_Three1 is selected from the data supplied from, and the information whose value is “0”. Specifically, the selector 215_TenIs “0” when the internal erasure position information IERS indicates that the third symbol of the output bits output from the element encoder in the encoding apparatus 1 does not exist. Select information. Selector 215_TenThe data selected by the₈, 215₉, 215₁₄, 215₁₅, 215₁₆Are bundled together with the data supplied from, and supplied to the received data and delay storage circuit 155 as the selected received value and prior probability information RAP.
[0265]
Selector 215₁₁Selects one of the decoded reception value TSR3 and the information whose value is “0” based on the internal erasure position information IERS. Specifically, the selector 215₁₁Is “0” when the internal erasure position information IERS indicates that the fourth symbol of the output bits output from the element encoder in the encoder 1 does not exist. Select information. Selector 215₁₁The selector 215 selects the selected data.₁₅To supply.
[0266]
Selector 215₁₂The selector 215 is based on the prior probability information erasure information TEAP._Four1 is selected from the data supplied from, and the information whose value is “0”. Specifically, the selector 215₁₂If the prior probability information erasure information TEAP indicates that it has been punctured, information having a value of “0” is selected. Selector 215₁₂The selector 215 selects the selected data.₁₅, 215₁₆To supply.
[0267]
Selector 215₁₃The selector 215 is based on the prior probability information erasure information TEAP._Five1 is selected from the data supplied from, and the information whose value is “0”. Specifically, the selector 215₁₃If the prior probability information erasure information TEAP indicates that it has been punctured, information having a value of “0” is selected. Selector 215₁₃The selector 215 selects the selected data.₁₆To supply.
[0268]
Selector 215₁₄The selector 215 is based on the prior probability information erasure information TEAP.₆1 is selected from the data supplied from, and the information whose value is “0”. Specifically, the selector 215₁₄If the prior probability information erasure information TEAP indicates that it has been punctured, information having a value of “0” is selected. Selector 215₁₄The data selected by the₈, 215₉, 215_Ten, 215₁₅, 215₁₆Are bundled together with the data supplied from, and supplied to the received data and delay storage circuit 155 as the selected received value and prior probability information RAP.
[0269]
Selector 215₁₅Is selected based on the input bit number information IN.₁₁And data supplied from the selector 215₁₂One of the data supplied from is selected. Specifically, the selector 215₁₅Is a case where the input bit number information IN indicates that the encoding rate of the element encoder in the encoding device 1 is represented by “1 / n” and the number of input bits is “1”. The selector 215₁₁Select the data supplied from. Selector 215₁₅The data selected by the₈, 215₉, 215_Ten, 215₁₄, 215₁₆Are bundled together with the data supplied from, and supplied to the received data and delay storage circuit 155 as the selected received value and prior probability information RAP.
[0270]
Selector 215₁₆Is selected based on the input bit number information IN.₁₂And data supplied from the selector 215₁₃One of the data supplied from is selected. Specifically, the selector 215₁₆Is a case where the input bit number information IN indicates that the encoding rate of the element encoder in the encoding device 1 is represented by “1 / n” and the number of input bits is “1”. The selector 215₁₂Select the data supplied from. Selector 215₁₆The data selected by the₈, 215₉, 215_Ten, 215₁₄, 215₁₅Are bundled together with the data supplied from, and supplied to the received data and delay storage circuit 155 as the selected received value and prior probability information RAP.
[0271]
Such a received value and prior probability information selection circuit 154 includes a selector 215.₁, 215₂, 215_Three, 215_Four, 215_Five, 215₆By selecting the decoded received value TSR and the external information or interleaved data TEXT, the decoded received value TSR and the external information or interleaved data TEXT can be switched as code likelihoods, and soft output decoding is performed. Information to be input can be appropriately selected. Also, the received value and prior probability information selection circuit 154 includes a selector 215.₈, 215₉, 215_Ten, 215₁₁, 215₁₂, 215₁₃, 215₁₄By performing the selection operation according to, a position where no code output exists can be replaced with a symbol having a likelihood of “0”.
[0272]
Although not shown, the reception data and delay storage circuit 155 includes, for example, a plurality of banks of RAM, a control circuit, and a selection circuit. The reception data and delay storage circuit 155 includes termination time information TPM and termination state information TSM supplied from the termination information generation circuit 153, and selected reception value and prior probability information supplied from the reception value and prior probability information selection circuit 154. Stores RAP.
[0273]
The received data and delay storage circuit 155 selects predetermined information from the stored termination time information TPM and termination state information TSM under the control of the internal control circuit, and selects the Iα calculation circuit 158. And termination information TB0 and TB1 used in the Iβ calculation circuit 159. The termination information TAL is supplied to the Iα calculation circuit 158 as the termination information TALD after a predetermined delay. Further, the termination information TB0 and TB1 are supplied to the Iβ calculation circuit 159 as the termination information TB0D and TB1D after being subjected to a predetermined delay, respectively.
[0274]
The reception data and delay storage circuit 155 selects predetermined information from the stored selection reception value and prior probability information RAP by the selection circuit under the control of the internal control circuit, and sends it to the Iα calculation circuit 158. Received data DA and Iβ calculating circuit 159, and output as two systems of received data DB0 and DB1. The reception data DA is supplied to the Iγ calculation circuit 156 and, after a predetermined delay, is supplied to the reception value or prior probability information separation circuit 162 as the delay reception data DAD. The reception data DB0 and DB1 are supplied to the Iγ calculation circuit 156, respectively.
[0275]
The element decoder 50 performs a so-called sliding window process known as a method for processing continuous data, and the received data and delay storage circuit 155 for performing the sliding window process and a memory in the Iβ storage circuit 160 described later. As a management method, the one described in International Publication No. WO99 / 62183, which has already been filed for an international patent by the applicant of the present application, is employed. That is, in brief, the element decoder 50 reads the reception data divided by a predetermined truncation length from the reception data and delay storage circuit 155 and stores the log likelihood Iβ by the Iβ storage circuit 160. Thus, memory management is performed so that the logarithmic soft output Iλ is finally obtained in the order of the original time series. However, as described in International Publication No. WO99 / 62183, the element decoder 50 does not perform the memory management after calculating the log likelihood Iγ, but stores the received data as the received data and the delay memory. After being stored in the circuit 155, the received data is read out under appropriate memory management, and the log likelihood Iγ is calculated.
[0276]
Further, the received data and delay storage circuit 155 can store delay data, as will be described later. That is, the reception data and delay storage circuit 155 stores the reception value TR and the edge signal TEILS supplied from the edge detection circuit 80, and delays it by the same time as the processing time required by the soft output decoding circuit 90. The received data and delay storage circuit 155 uses the delayed received value PDR obtained by delaying the received value TR as the delayed received value SDR as a selector 120._Three, 120₆To supply.
The reception data and delay memory circuit 155 uses the delayed edge signal PDIL obtained by delaying the edge signal TEILS as the delayed edge signal SDILS._FiveTo supply.
[0277]
The Iγ calculating circuit 156 calculates the log likelihood Iγ using the received data and the received data DA, DB0, DB1 supplied from the delay storage circuit 155. Specifically, the Iγ calculation circuit 156 determines the received value y based on the notation described at the beginning of “2.”._tEvery time, the calculation shown in the following equation (48) is performed to calculate the log likelihood Iγ at each time t. In addition, sgn shown in the following formula (48) is a constant indicating a sign for identifying positive or negative, that is, “+1” or “−1”. The constant sgn is “+1” when the element decoder 50 is configured as a system that handles only negative values as log likelihoods, and the constant decoder 50 is a system that handles only positive values as log likelihoods. If it is configured, it takes “−1”. That is, the Iγ calculation circuit 156 receives the received value y_tEach time, a log likelihood Iγ in which the probability γ determined by the output pattern of the code and the received value is logarithmically expressed or a log likelihood Iγ in which the probability γ is logarithmically inverted and the positive / negative identification code is inverted is calculated.
[0278]
[Formula 48]

[0279]
In the following, although discussion will be made in the case where the element decoder 50 is configured as a system that handles only negative values or positive values as log likelihoods, the constant sgn is “0” unless otherwise specified. In the case of −1 ″, that is, it is assumed that the element decoder 50 is configured as a system that handles only positive values as log likelihoods, and a higher probability indicates a smaller value.
[0280]
At this time, the Iγ calculation circuit 156 receives the received value format information CRTY, the prior probability information format information CAPP supplied from the control circuit 60, and the encoding apparatus 1 performs encoding using TTCM or SCTCM. Calculates the log likelihood Iγ based on the signal point arrangement information CSIG, the input bit number information IN and the type information WM supplied from the code information generation circuit 151. The Iγ calculation circuit 156 supplies the calculated log likelihood Iγ to the Iγ distribution circuit 157. That is, the Iγ calculation circuit 156 supplies the log likelihood Iγ used in the Iα calculation circuit 158 as the log likelihood GA to the Iγ distribution circuit 157 and also uses the log likelihood Iγ used in the Iβ calculation circuit 159 as the log likelihood GB0. , GB1 to the Iγ distribution circuit 157.
[0281]
Such an Iγ calculation circuit 156, for example, as shown in FIG. 29, calculates the log likelihood Iγ used to calculate the log likelihood Iβ0 of the two systems of log likelihoods Iβ0 and Iβ1, and calculates Iγ for Iβ0. Circuit 220₁And an Iβ calculating circuit 220 for Iβ1 that calculates the log likelihood Iγ used to calculate the log likelihood Iβ1.₂And Iα calculation circuit 220 for Iα that calculates the log likelihood Iγ used to calculate the log likelihood Iα._ThreeIt can implement | achieve as what has. Here, the Iγ calculating circuit 220 for these Iβ0s.₁, Iγ calculating circuit 220 for Iβ1₂And Iγ calculation circuit 220 for Iα_ThreeCan be realized with the same configuration with only different input data. Therefore, here, the Iγ calculating circuit 220 for Iβ0 is used.₁Iβ calculation circuit 220 for Iβ1 will be described.₂And Iγ calculation circuit 220 for Iα_ThreeWill be omitted together with the illustration.
[0282]
Iγ calculation circuit 220 for Iβ0₁Includes an information / code Iγ calculation circuit 221 and an Iγ normalization circuit 222.
[0283]
As will be described later, the information / code Iγ calculation circuit 221 receives the reception data DB0 including the reception value and the prior probability information, as will be described later, the reception value format information CRTY, the prior probability information format information CAPP, the signal point arrangement information CSIG, and the input bit Based on the numerical information IN, log likelihoods Iγ for all possible input / output patterns or log likelihoods Iγ for at least some input / output patterns are calculated.
[0284]
At this time, the information / code Iγ calculation circuit 221 calculates the sum of the prior probability information and the so-called channel value from the received data DB0 when the encoding device 1 does not perform encoding by TTCM or SCTCM. Calculated as log likelihood Iγ.
[0285]
The information / code Iγ calculating circuit 221 calculates the log likelihood Iγ by calculating the inner product of the input received data DB0 when the encoding device 1 performs encoding by TTCM or SCTCM. calculate. This is because the Euclidean distance on the I / Q plane is the logarithmic likelihood Iγ, but in the case of the PSK modulation method, the transmission amplitude of the output from the encoding device takes a constant value, and thus the Euclidean distance is obtained. This is because it is equivalent to finding the inner product.
[0286]
The information / code Iγ calculation circuit 221 supplies the calculated log likelihood Iγ to the Iγ normalization circuit 222.
[0287]
As will be described later, the Iγ normalization circuit 222 performs normalization to correct the uneven distribution of the calculation result obtained by the information / sign Iγ calculation circuit 221. Specifically, the Iγ normalization circuit 222 has a probability that can take a log likelihood corresponding to the one having the maximum probability among the plurality of log likelihoods Iγ calculated by the information / code Iγ calculation circuit 221. A predetermined calculation is performed on each log likelihood so as to match the log likelihood corresponding to the maximum value. That is, the Iγ normalization circuit 222 has the maximum value among the plurality of log likelihoods Iγ calculated by the information / code Iγ calculation circuit 221 when the element decoder 50 treats the log likelihood as a negative value. Normalization is performed such that a predetermined value is added to each of the plurality of log likelihoods Iγ so as to match the maximum value that can be expressed by the element decoder 50. The Iγ normalization circuit 222 has a minimum value among the plurality of log likelihoods Iγ calculated by the information / code Iγ calculation circuit 221 when the element decoder 50 treats the log likelihood as a positive value. Normalization is performed such that a predetermined value is subtracted from each of the plurality of log likelihoods Iγ so that the value is matched with the minimum value that can be expressed by the element decoder 50. The Iγ normalization circuit 222 clips the log likelihood Iγ after normalization according to a necessary dynamic range, and supplies the log likelihood IGB to the Iγ distribution circuit 157 as a log likelihood GB0.
[0288]
Such Iβ0 Iγ calculating circuit 220₁Calculates the log likelihood Iγ used to calculate the log likelihood Iβ0 and supplies it to the Iγ distribution circuit 157 as the log likelihood GB0.
[0289]
Further, an Iγ calculating circuit 220 for Iβ1₂Is an Iγ calculating circuit 220 for Iβ0.₁The received data DB1 is input instead of the received data DB0 input to the Iβ0 Iγ calculating circuit 220.₁The same processing is performed. Iγ calculating circuit 220 for Iβ1₂Calculates the log likelihood Iγ used to calculate the log likelihood Iβ1, and supplies it to the Iγ distribution circuit 157 as the log likelihood GB1.
[0290]
Similarly, Iγ calculation circuit 220 for Iα_ThreeIs an Iγ calculating circuit 220 for Iβ0.₁The reception data DA is input instead of the reception data DB0 input to the Iβ calculation circuit 220 for Iβ0.₁The same processing is performed. Iγ calculation circuit 220 for Iα_ThreeCalculates the log likelihood Iγ used for calculating the log likelihood Iα and supplies it to the Iγ distribution circuit 157 as the log likelihood GA.
[0291]
Such an Iγ calculating circuit 156 generates logarithmic likelihoods GA, GB0, GB1 calculated as log likelihoods Iγ using the received data DA, DB0, DB1, and uses these log likelihoods GA, GB0, GB1. This is supplied to the Iγ distribution circuit 157.
[0292]
As will be described later, the Iγ distribution circuit 157 distributes the log likelihoods GA, GB0, and GB1 supplied from the Iγ calculation circuit 156 according to the code configuration. That is, the Iγ distribution circuit 157 distributes the log likelihoods GA, GB0, and GB1 so as to correspond to the branches on the trellis corresponding to the code configuration. At this time, the Iγ distribution circuit 157 generates the generation matrix information CG supplied from the control circuit 60, the input bit number information IN, the type information WM, the memory number information MN, and the branch input / output information supplied from the code information generation circuit 151. Based on the BIO, log likelihoods GA, GB0, GB1 are distributed.
[0293]
Further, as will be described later, the Iγ distribution circuit 157 has a function of bundling these parallel paths when decoding a code having parallel paths on the trellis.
[0294]
The Iγ distribution circuit 157 supplies the log likelihood Iγ obtained by distribution to the Iα calculation circuit 158 and the Iβ calculation circuit 159. That is, the Iγ distribution circuit 157 supplies the log likelihood Iγ used in the Iα calculation circuit 158 to the Iα calculation circuit 158 as the log likelihood DGA, and also uses the log likelihood Iγ used in the Iβ calculation circuit 159 as the log likelihood DGB0. , DGB1 to the Iβ calculation circuit 159. Further, as will be described later, the Iγ distribution circuit 157 supplies the log likelihood Iγ obtained in a state where the parallel paths are not bundled to the Iα calculation circuit 158 as the log likelihood DGAB.
[0295]
Specifically, as shown in FIG. 30, for example, the Iγ distribution circuit 157 includes a branch input / output information calculation circuit 223 that calculates input / output information of branches on the trellis according to the code configuration, and logarithmic likelihoods of two systems. Iβ distribution circuit 224 for Iβ0 that distributes the log likelihood Iγ used for calculating the log likelihood Iβ0 out of Iβ0 and Iβ1.₁Iβ distribution circuit 224 for Iβ1 that distributes log likelihood Iγ used to calculate log likelihood Iβ1₂Iα distribution circuit 224 for Iα that distributes log likelihood Iγ used to calculate log likelihood Iα_ThreeWhen the code has a parallel path on the trellis, the parallel path processing circuit 225 for Iβ0 that processes the parallel path used to calculate the log likelihood Iβ0.₁In the case of a code having a parallel path on the trellis, a parallel path processing circuit 225 for Iβ1 that processes the parallel path used to calculate the log likelihood Iβ1₂When the code has a parallel path on the trellis, the Iα parallel path processing circuit 225 processes the parallel path used to calculate the log likelihood Iα._ThreeIt can implement | achieve as what has.
[0296]
The branch input / output information calculation circuit 223 identifies the code configuration based on the generation matrix information CG, the input bit number information IN, the type information WM, the memory number information MN, and the branch input / output information BIO. The branch input / output information along the reverse order of the time axis of the branch on the trellis corresponding to the code configuration is calculated. The branch input / output information calculation circuit 223 uses the calculated branch input / output information BI for the Iβ0 Iγ distribution circuit 224.₁And Iγ1 distribution circuit 224 for Iβ1₂To supply.
[0297]
Iγ distribution circuit 224 for Iβ0₁When the log likelihood GB0 is input, distribution according to the code configuration is performed based on the branch input / output information BI. Iγ distribution circuit 224 for Iβ0₁The logarithmic likelihood PGB0 obtained by distributing the parallel path processing circuit 225 for Iβ0₁To supply.
[0298]
Iγ distribution circuit 224 for Iβ1₂When the log likelihood GB1 is input, distribution according to the code configuration is performed based on the branch input / output information BI. Iγ distribution circuit 224 for Iβ1₂The logarithmic likelihood PGB1 obtained by distributing the parallel path processing circuit 225 for Iβ1₂To supply.
[0299]
Iγ distribution circuit 224 for Iα_ThreeWhen the log likelihood GA is input, distribution according to the code configuration is performed based on the branch input / output information BIO. Iγ distribution circuit 224 for Iα_ThreeThe logarithmic likelihood PGA obtained by distributing the Iα parallel path processing circuit 225_ThreeTo supply. Also, an Iα distribution circuit 224 for Iα_ThreeSupplies the log likelihood PGA obtained by the distribution to the Iα calculation circuit 158 as the log likelihood DGAB.
[0300]
Parallel path processing circuit 225 for Iβ0₁As will be described later, when a log likelihood PGB0 is input, if this log likelihood PGB0 corresponds to a parallel path, the log likelihood PGB0 is bundled to obtain a log likelihood DGB0, that is, a log likelihood. A log likelihood Iγ used to calculate the degree Iβ0 is output. The parallel path processing circuit 225 for Iβ0₁If the input log likelihood PGB0 does not correspond to the parallel path, the log likelihood PGB0 is directly output as the log likelihood DGB0. At this time, the parallel path processing circuit 225 for Iβ0₁Selects the log likelihood DGB0 to be output based on the input bit number information IN.
[0301]
Specifically, the parallel path processing circuit 225 for Iβ0.₁As shown in FIG. 31, the parallel path log-sum arithmetic circuit 226 has the maximum number of states of the code to be decoded._nAnd a selector 227 that performs 2-to-1 selection. Here, the parallel path processing circuit 225 for Iβ0₁Is a code that is represented by a trellis having a maximum of 32 branches and has a maximum of 4 states among codes having a parallel path on the trellis, and more specifically, 8 codes in each state for 4 states. 16 parallel path log-sums for converting 32 branches to 16 log likelihoods Iγ, where a parallel path that can be reached by a path is decoded on a trellis. Arithmetic circuit 226₁, 226₂, 226_Three,..., 226₁₆It shall have.
[0302]
Log-sum arithmetic circuit 226 for parallel path₁As shown in FIG. 32, the two differentiators 229₁, 229₂And three selectors 230, 231, 233, a selection control signal generation circuit 232 for generating a control signal for controlling the selection operation by these selectors 230, 231, 233, and a correction term in so-called log-sum correction. A look-up table 234 composed of a ROM (Read Only Memory) or the like for storing the values of the above as a table, and an adder 235. Among these units, the differentiator 229₁, 229₂The selectors 230 and 231 and the selection control signal generation circuit 232 constitute a comparison and absolute value calculation circuit 228.
[0303]
The comparison and absolute value calculation circuit 228 compares the magnitudes of the two input data and calculates the absolute value of the difference value between these two data.
[0304]
Differentiator 229₁Is the difference between the log likelihood PG00 which is two log likelihoods Iγ and the log likelihood PG01 among the log likelihood PGB0 which is a set of 32 log likelihoods Iγ. Strictly speaking, the differentiator 229₁If the log likelihoods PG00 and PG01 are each composed of, for example, 9 bits, the most significant bit of the lower 6 bits of the log likelihood PG00 is added with “1”, and the log likelihood PG01 A difference is obtained from the data obtained by adding “0” to the most significant bit of the lower 6 bits of data. Differentiator 229₁Supplies the calculated difference value DA 1 to the selector 230 and the selection control signal generation circuit 232.
[0305]
Differentiator 229₂Is the difference between the log likelihood PG01 and the log likelihood PG00. Strictly speaking, the differentiator 229₂If the log likelihoods PG00 and PG01 are each composed of, for example, 9 bits, the most significant bit of the lower 6 bits of the log likelihood PG01 is appended with “1”, and the log likelihood PG00 A difference is obtained from the data obtained by adding “0” to the most significant bit of the lower 6 bits of data. Differentiator 229₂Supplies the calculated difference value DA 0 to the selector 230 and the selection control signal generation circuit 232.
[0306]
The selector 230 is based on the control signal SL1 supplied from the selection control signal generation circuit 232, and the differencer 229.₁And the difference value DA1 supplied from the difference unit 229.₂Among the difference values DA0 supplied from, the one having a larger value is selected. The selector 230 supplies data CA obtained by the selection to the selector 231.
[0307]
The selector 231 selects one of the data CA supplied from the selector 230 and data having a predetermined value M based on the control signal SL2 supplied from the selection control signal generation circuit 232. Specifically, since the value of the correction term for the difference value supplied as the data CA has a property of asymptotically approaching a predetermined value, the selector 231 determines that the value of the data CA exceeds the predetermined value M. If so, data having a predetermined value M is selected. The selector 231 supplies the data DM obtained by the selection to the lookup table 234.
[0308]
The selection control signal generation circuit 232 generates a control signal SL1 for controlling the selection operation by the selectors 230 and 233 based on the log likelihoods PG00 and PG01 and the difference values DA1 and DA0, and also by the selector 231. A control signal SL2 for controlling the selection operation is generated. At this time, the selection control signal generation circuit 232 divides the higher bits and lower bits of the metric on the basis of the log likelihoods PG00 and PG01, and generates control signals SL1 and SL2 indicating a determination sentence for selection. This will be described later.
[0309]
Such a comparison and absolute value calculation circuit 228 calculates the absolute value of the difference value between the log likelihoods PG00 and PG01. At this time, in the comparison and absolute value calculation circuit 228, as will be described later, the differentiator 229.₁Assuming that the log likelihoods PG00 and PG01 are each composed of, for example, 9 bits, the most significant bit of the lower 6 bits of the log likelihood PG00 is added with “1”. In this example, “0” is added to the most significant bit of the lower 6 bits of the log likelihood PG01.
Similarly, in the comparison and absolute value calculation circuit 228, the differentiator 229₂Are supplied with “0” added to the most significant bit of the lower 6 bits of the log likelihood PG00 and “1” is assigned to the most significant bit of the lower 6 bits of the log likelihood PG01. It is the one attached. That is, the differentiator 229₁, 229₂Is supplied with data having “1” or “0” added to the most significant bit of the lower-order bits of the log likelihoods PG00 and PG01. This is a comparison between the log likelihoods PG00 and PG01. This is because the selection control signal generation circuit 232 divides the upper bit and the lower bit of the metric to create a determination sentence for selection. This will be described later.
[0310]
Based on the control signal SL1 supplied from the selection control signal generation circuit 232, the selector 233 selects a logarithmic likelihood PB00, PG01 having a smaller value. The selector 233 supplies the data SPG obtained by selection to the adder 235.
[0311]
The lookup table 234 stores the value of the correction term in the log-sum correction as a table. The lookup table 234 reads the value of the correction term corresponding to the value of the data DM supplied from the selector 231 from the table, and supplies it to the adder 235 as data RDM.
[0312]
The adder 235 adds the data SPG supplied from the selector 233 and the data RDM supplied from the lookup table 234 to calculate the log likelihood Iγ. The adder 235 supplies the calculated log likelihood Iγ to the selector 227 as the log likelihood PPG00.
[0313]
Such a parallel path log-sum operation circuit 226₁, Two log likelihoods PG00 and PG01 corresponding to the parallel path are bundled and supplied to the selector 227 as the log likelihood PPG00.
[0314]
Log-sum arithmetic circuit 226 for parallel path₂Is a parallel path log-sum operation circuit 226.₁The two log likelihoods PG02 and PG03 corresponding to the parallel path are bundled and supplied to the selector 227 as the log likelihood PPG01.
[0315]
In addition, the parallel path log-sum operation circuit 226_ThreeIs a parallel path log-sum operation circuit 226.₁The two log likelihoods PG04 and PG05 corresponding to the parallel path are bundled and supplied to the selector 227 as the log likelihood PPG02.
[0316]
Furthermore, the parallel path log-sum operation circuit 226₁₆Is a parallel path log-sum operation circuit 226.₁The two log likelihoods PG030 and PG031 corresponding to the parallel path are bundled and supplied to the selector 227 as the log likelihood PPG15.
[0317]
Thus, a plurality of parallel path log-sum operation circuits 226 are provided._nEach bundle two log likelihoods corresponding to the parallel path. Each parallel path log-sum operation circuit 226_nThe log likelihoods PPG00, PPG01, PPG02,..., PPG15 obtained by bundling are supplied to the selector 227 as log likelihood PPG.
[0318]
Parallel path processing circuit 225 for Iβ0₁The selector 227 outputs the Iβ0 Iγ distribution circuit 224 based on the input bit number information IN.₁Logarithmic likelihood PGB0 supplied from the one corresponding to the lower metric, and the log-sum calculation circuit 226 for each parallel path_n1 is selected from the log likelihood PPG supplied from. Specifically, the selector 227 selects the log likelihood PPG when the element encoder in the encoding apparatus 1 performs encoding in which a parallel path exists on the trellis. In other words, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 227, but actually indicates whether or not the code has a parallel path on the trellis. A control signal is input to the selector 227.
[0319]
Such a parallel path processing circuit 225 for Iβ0₁When the log likelihood PGB0 is input and the log likelihood PGB0 corresponds to the parallel path, the selector 227 selects the log likelihood PPG that is bundled, and the log likelihood PPG The log likelihood PGB0 and the one corresponding to the higher metric are combined and supplied to the Iβ calculation circuit 159 as the log likelihood DGB0. The parallel path processing circuit 225 for Iβ0₁If the log likelihood PGB0 does not correspond to the parallel path, the log likelihood PGB0 is directly output as the log likelihood DGB0.
[0320]
Parallel path processing circuit 225 for Iβ1₂Is a parallel path processing circuit 225 for Iβ0.₁However, when the log likelihood PGB1 is input and the log likelihood PGB1 corresponds to the parallel path, the log likelihood PGB1 is bundled. The log likelihood DGB1, that is, the log likelihood Iβ1 used for calculating the log likelihood Iβ1 is supplied to the Iβ calculation circuit 159. The parallel path processing circuit 225 for Iβ1₂If the input log likelihood PGB1 does not correspond to the parallel path, the log likelihood PGB1 is supplied as it is to the Iβ calculation circuit 159 as the log likelihood DGB1.
[0321]
Further, the parallel path processing circuit 225 for Iα_ThreeAlso, the parallel path processing circuit 225 for Iβ0₁However, when the log likelihood PGA is input, if the log likelihood PGA corresponds to the parallel path, the log likelihood PGA is bundled. The log likelihood DGA, that is, the log likelihood Iα used to calculate the log likelihood Iα is supplied to the Iα calculation circuit 158. Further, the parallel path processing circuit 225 for Iα_ThreeIf the input log likelihood PGA does not correspond to the parallel path, the log likelihood PGA is supplied as it is to the Iα calculation circuit 158 as the log likelihood DGA.
[0322]
Such an Iγ distribution circuit 157 distributes the log likelihoods GA, GB0, GB1 according to the code configuration, respectively, and further decodes these parallel codes when a code having a parallel path on the trellis is decoded. The paths are bundled, and the obtained log likelihoods DGA and DGAB are supplied to the Iα calculation circuit 158, and the obtained log likelihoods DGB0 and DGB1 are supplied to the Iβ calculation circuit 159.
[0323]
The Iα calculation circuit 158 calculates the log likelihood Iα using the log likelihoods DGA and DGAB supplied from the Iγ distribution circuit 157. Specifically, based on the notation described at the beginning of “2.”, the Iα calculation circuit 158 performs the calculation shown in the following equation (49) using the logarithmic likelihood Iγ, and the log likelihood at each time t. The degree Iα is calculated. The operator “#” in the following equation (49) indicates a so-called log-sum operation, and the log likelihood when the input “0” transits from the state m ′ to the state m and the input “ The log-sum calculation with the log likelihood when transitioning from state m ″ to state m at 1 ″ is shown. More specifically, when the constant sgn is “+1”, the Iα calculation circuit 158 performs the operation shown in the following equation (50), while when the constant sgn is “−1”, The log likelihood Iα at each time t is calculated by performing the calculation shown in the following equation (51). That is, the Iα calculation circuit 158 generates the received value y based on the log likelihood Iγ._tEvery time, the log likelihood Iα in which the probability α from the coding start state to each state in the time series order is logarithmically expressed or the log likelihood Iα in which the probability α is logarithmically inverted and the positive / negative identification code is inverted is calculated.
[0324]
[Formula 49]

[0325]
[Equation 50]

[0326]
[Formula 51]

[0327]
At this time, the Iα calculation circuit 158 includes generation matrix information CG supplied from the control circuit 60, input bit number information IN, type information WM and memory number information MN supplied from the code information generation circuit 151, received data and Based on the termination information TALD supplied from the delay storage circuit 155, the log likelihood Iα is calculated. The Iα calculation circuit 158 supplies the sum of the calculated log likelihood Iα and the log likelihood Iγ to the soft output calculation circuit 161. That is, as will be described later, the Iα calculation circuit 158 does not output the calculated log likelihood Iα as it is, but calculates the sum of the log likelihood Iα and the log likelihood Iγ used for calculating the log soft output Iλ as data Output as AG.
[0328]
Specifically, as illustrated in FIG. 33, for example, the Iα calculation circuit 158 has a control signal generation circuit 240 that generates a control signal, and two paths from each state on the trellis to the state at the next time. For such a code, an addition comparison selection circuit 241 for performing an addition comparison select process and a process of adding a correction term by log-sum correction, and 4 from each state on the trellis to the state at the next time An addition comparison selection circuit 242 that performs an addition comparison selection process and a process of adding a correction term by log-sum correction for a code that reaches 8 paths depending on the code, or a log likelihood Iα And an Iα + Iγ calculation circuit 243 that calculates the sum of the log likelihood Iγ and a selector 244 that performs 3-to-1 selection.
[0329]
The control signal generation circuit 240 uses the generation matrix information CG, the input bit number information IN, the type information WM, and the memory number information MN so that four paths reach from the respective states on the trellis to the state at the next time. The state of the transition source in each code is calculated and supplied to the addition comparison selection circuit 242 as the control signal PST.
[0330]
The addition comparison selection circuit 241 performs a process of adding a correction term by addition comparison selection processing and log-sum correction for a code in which two paths reach from each state on the trellis to the state at the next time. By doing so, a log-sum operation is performed.
[0331]
Specifically, as shown in FIG. 34, the addition / comparison / selection circuit 241 selects a code to be decoded out of codes in which two paths arrive from each state on the trellis to the state at the next time. Log-sum operation circuit 245 of the maximum number of states in the number of states_nHave Here, it is assumed that the addition comparison selection circuit 241 decodes a code having 16 states at the maximum, and 16 log-sum operation circuits 245.₁, 245₂, 245_Three,..., 245₁₆It shall have.
[0332]
These log-sum operation circuits 245₁, 245₂, 245_Three,..., 245₁₆Are supplied with the log likelihood Iγ of the branch corresponding to the output pattern on the trellis and the log likelihood Iα one time before in each state based on the transition on the trellis. That is, the log-sum operation circuit 245₁, 245₂, 245_Three,..., 245₁₆Respectively, the log likelihood corresponding to the log likelihood Iγ of the branch corresponding to the output pattern on the trellis, and the log likelihood of each state among the calculated log likelihood AL one hour before the log likelihood DGA. The one corresponding to the degree Iα is supplied. The log-sum operation circuit 245₁, 245₂, 245_Three,..., 245₁₆Respectively calculate the log likelihood Iα in each state at the next time as the log likelihood AL. Each log-sum operation circuit 245₁, 245₂, 245_Three,..., 245₁₆The distribution of the log likelihood AL with respect to varies depending on the code configuration, and here is determined by a selector or the like (not shown) based on the memory number information MN. The distribution of the log likelihood AL will be further described later.
[0333]
Specifically, the log-sum operation circuit 245₁Are the three adders 246₁246₂, 249, a correction term calculation circuit 247 for calculating the value of the correction term in the log-sum correction, a selector 248, and an Iα normalization circuit 250.
[0334]
Adder 246₁Inputs the log likelihood DGA00 of the log likelihood DGA, and inputs the log likelihood AL corresponding to the sign among the log likelihoods AL calculated one time ago as the log likelihood A0. Logarithmic likelihoods DGA00 and A0 are added. Adder 246₁Supplies the correction term calculation circuit 247 and the selector 248 with data AM0 indicating the sum of the log likelihood Iα and the log likelihood Iγ obtained by the addition.
[0335]
Adder 246₂Inputs the log likelihood DGA01 of the log likelihood DGA and inputs the log likelihood AL corresponding to the sign of the log likelihood AL calculated one time ago as the log likelihood A1. Logarithmic likelihoods DGA01 and A1 are added. Adder 246₂Supplies the data AM1 indicating Iα + Iγ obtained by the addition to the correction term calculation circuit 247 and the selector 248.
[0336]
The correction term calculation circuit 247 includes an adder 246.₁And the adder 246₂The data DM indicating the value of the correction term is calculated. The correction term calculation circuit 247 includes two differentiators 251 as shown in FIG.₁251₂And two lookup tables 252 for storing the values of the correction terms in the log-sum correction as a table₁252₂A selection control signal generation circuit 253 that generates a control signal for controlling a selection operation by the three selectors 248, 254, and 255, and two selectors 254 and 255.
[0337]
Differentiator 251₁Is the adder 246₁And the adder 246₂The difference from the data AM1 supplied from is taken. Strictly speaking, the differentiator 251₁If the data AM0 and AM1 are each composed of, for example, 12 bits, the most significant bit of the lower 6 bits of the data AM0 is appended with “1”, and the lower 6 bits of the data AM1 The difference from the one with “0” added to the most significant bit is taken. Differentiator 251₁Uses the calculated difference value DA1 as the lookup table 252.₁And supplied to the selection control signal generation circuit 253.
[0338]
Differentiator 251₂Takes the difference between the data AM1 and the data AM0. Strictly speaking, the differentiator 251₂If the data AM0 and AM1 are each composed of, for example, 12 bits, the most significant bit of the lower 6 bits of the data AM1 with “1” added and the lower 6 bits of the data AM0 The difference from the one with “0” added to the most significant bit is taken. Differentiator 251₂Uses the calculated difference value DA0 as the lookup table 252.₂And supplied to the selection control signal generation circuit 253.
[0339]
Look-up table 252₁252₂Each stores the value of the correction term in the log-sum correction as a table. Look-up table 252₁Is the differentiator 251₁The value of the correction term corresponding to the value of the difference value DA1 supplied from is read from the table and supplied to the selector 254 as data RDA1. Also, the lookup table 252₂Is the differentiator 251₂The value of the correction term corresponding to the difference value DA0 supplied from is read from the table and supplied to the selector 254 as data RDA0.
[0340]
The selection control signal generation circuit 253 generates a control signal SEL for controlling the selection operation by the selectors 248 and 254 based on the data AM0 and AM1 and the difference values DA1 and DA0 and the selection operation by the selector 255. A control signal SL for controlling the control signal SL is generated. At this time, the selection control signal generation circuit 253 divides the upper bit and the lower bit of the metric based on the data AM0 and AM1, as in the above-described selection control signal generation circuit 232, and makes a determination for selection. Control signals SEL and SL indicating sentences are generated, which will be described later.
[0341]
The selector 254 is based on the control signal SEL supplied from the selection control signal generation circuit 253 and looks up the table 252.₁Data RDA1 supplied from the user and a lookup table 252₂1 is selected from the data RDA0 supplied from. Specifically, the selector 254 determines the lookup table 252 when the value of the data AM0 is larger than the value of the data AM1.₁Data RDA1 from is selected. That is, the selector 254 selects a correction term value corresponding to the absolute value of the difference value between the data AM0 and the data AM1. The selector 254 supplies the data CA obtained by the selection to the selector 255.
[0342]
The selector 255 selects either the data CA supplied from the selector 254 or data having a predetermined value M based on the control signal SL supplied from the selection control signal generation circuit 253. Specifically, since the value of the correction term for the difference value supplied as data CA has a property that asymptotically approaches a predetermined value, the selector 255 determines that the value of the data CA exceeds the predetermined value M. If so, data having a predetermined value M is selected. The selector 255 supplies the data DM obtained by the selection to the adder 249.
[0343]
Such a correction term calculation circuit 247 calculates the value of the correction term in the log-sum correction. At this time, as will be described later, the correction term calculation circuit 247 does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, but calculates the values of a plurality of correction terms. , Choose the appropriate one. In addition, in the correction term calculation circuit 247, the differentiator 251.₁The data supplied to the adder 246₁Data AM0 and adder 246 supplied from₂Assuming that the data AM1 supplied from each has, for example, 12 bits, the most significant bit of the lower 6 bits of the data AM0 is appended with “1” and the lower 6 bits of the data AM1. The most significant bit is added with “0”. Similarly, in the correction term calculation circuit 247, the differentiator 251₂Are supplied with “0” added to the most significant bit of the lower 6 bits of data AM0 and “1” added to the most significant bit of the lower 6 bits of data AM1. It is. That is, the differentiator 251₁252₂Includes an adder 246.₁246₂The data with “1” or “0” added to the most significant bit of the lower-order bits among the data supplied from is supplied for the purpose of high-speed comparison of the data AM0 and AM1. In addition, the selection control signal generation circuit 253 divides the upper bit and the lower bit of the metric to create a selection determination sentence. This will be described later.
[0344]
Based on the control signal SEL supplied from the selection control signal generation circuit 253, the selector 248 selects the data AM0 and AM1 having a smaller value. The selector 248 supplies the data SAM obtained by the selection to the adder 249.
[0345]
The adder 249 adds the data SAM supplied from the selector 248 and the data DM supplied from the correction term calculation circuit 247 to calculate the log likelihood Iα. The adder 247 supplies the calculated log likelihood Iα to the Iα normalization circuit 250 as the log likelihood CM.
[0346]
The Iα normalization circuit 250 performs normalization to correct the bias in the distribution of the log likelihood CM supplied from the adder 249. Various methods can be considered for this normalization process, which will be described later. In addition, the Iα normalization circuit 250 also performs termination processing using the termination information TALD. The Iα normalization circuit 250 clips the log likelihood Iα after normalization according to a necessary dynamic range, and sets the log likelihood AL00 as a predetermined log-sum operation circuit 245.₁, 245₂, 245_Three,..., 245₁₆To supply. At this time, the log likelihood AL00 is delayed by one time by a register (not shown) and then a predetermined log-sum operation circuit 245.₁, 245₂, 245_Three,..., 245₁₆To be supplied.
[0347]
Such a log-sum operation circuit 245₁Obtains and outputs the log likelihood AL00, and combines the data AM0 and AM1 and outputs it as data AG00. That is, the log-sum operation circuit 245₁Uses a predetermined log-sum operation circuit 245 in order to use the obtained log likelihood AL00 for calculation of the log likelihood Iα at the next time.₁, 245₂, 245_Three,..., 245₁₆And data AG00 indicating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα is output.
[0348]
Log-sum operation circuit 245₂Is the log-sum operation circuit 245.₁The detailed description is omitted, but the log likelihoods DGA02 and DGA03 of the log likelihood DGA and the log likelihood AL calculated one time ago correspond to the code. Are input as log likelihoods A0 and A1, and logarithmic likelihood Iα is calculated using these log likelihoods DGA02, DGA03, A0 and A1, and a predetermined log-sum operation circuit is used as log likelihood AL01. 245₁, 245₂, 245_Three,..., 245₁₆And data AG01 indicating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ are output.
[0349]
In addition, the log-sum operation circuit 245_ThreeLog-sum operation circuit 245₁However, detailed description is omitted, but the log likelihoods DGA04 and DGA05 of the log likelihood DGA and the log likelihood AL calculated one time ago correspond to the code. Are input as log likelihoods A0 and A1, and logarithmic likelihood Iα is calculated using these log likelihoods DGA04, DGA05, A0 and A1, and a predetermined log-sum arithmetic circuit is used as log likelihood AL02. 245₁, 245₂, 245_Three,..., 245₁₆And data AG02 indicating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ are output.
[0350]
Furthermore, the log-sum operation circuit 245₁₆Log-sum operation circuit 245₁Since the configuration is the same as above, detailed description is omitted, but the log likelihoods DGA30 and DGA31 of the log likelihood DGA and the log likelihood AL calculated one time ago correspond to the code. Are input as log likelihoods A0 and A1, and logarithmic likelihood Iα is calculated using these log likelihoods DGA30, DGA31, A0 and A1, and a predetermined log-sum operation circuit is used as log likelihood AL15. 245₁, 245₂, 245_Three,..., 245₁₆And data AG15 indicating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ are output.
[0351]
Such an addition comparison / selection circuit 241 calculates a log likelihood Iα in a code such that two paths reach from each state on the trellis to the state at the next time. As will be described later, the addition comparison selection circuit 241 does not output the calculated log likelihood Iα, but outputs the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ. That is, the addition comparison / selection circuit 241 includes the log-sum operation circuit 245.₁, 245₂, 245_Three,..., 245₁₆The data AG00, AG01, AG02,..., AG15 obtained by the above are bundled and supplied to the selector 244 as data AGT.
[0352]
The addition comparison selection circuit 242 performs addition comparison selection processing and log-sum correction for a code in which four paths or 8 paths depending on the code reach from each state on the trellis to the state at the next time. The log-sum operation is performed by performing the process of adding the correction term.
[0353]
Specifically, as shown in FIG. 36, the addition / comparison / selection circuit 242 has a code such that four paths or eight paths depending on the code reach from each state on the trellis to the state at the next time. Of these, the log-sum operation circuit 256 of the maximum number of code states to be decoded is obtained._nHave Here, it is assumed that the addition comparison / selection circuit 242 decodes a code having a maximum of eight states, and eight log-sum operation circuits 256.₁, ..., 256₈It shall have.
[0354]
These log-sum operation circuits 256₁, ..., 256₈Includes a log-sum operation circuit 245 in the addition comparison selection circuit 241 described above.₁, 245₂, 245_Three,..., 245₁₆Similarly, based on the transition on the trellis, the log likelihood Iγ of the branch corresponding to the output pattern on the trellis and the log likelihood Iα one time before in each state are supplied. That is, the log-sum operation circuit 256₁, ..., 256₈Respectively, the log likelihood corresponding to the log likelihood Iγ of the branch corresponding to the output pattern on the trellis, and the log likelihood of each state among the calculated log likelihood AL one hour before the log likelihood DGA. The one corresponding to the degree Iα is supplied. The log-sum operation circuit 256₁, ..., 256₈Respectively calculate the log likelihood Iα in each state at the next time as the log likelihood AL. Each log-sum operation circuit 256₁, ..., 256₈Distribution of logarithmic likelihood AL with respect to varies depending on the code configuration, and here is determined by a selector (not shown) or the like based on control signal PST. The distribution of the log likelihood AL will be further described later.
[0355]
Specifically, the log-sum operation circuit 256₁Are the five adders 257₁257₂257_Three257_Four271 and six correction term calculation circuits 258 for calculating correction term values in the log-sum correction.₁258₂258_Three258_Four258_Five258₆11 selectors 259, 260, 261, 262, 263, 265, 265, 266, 267, 268, 269, and a selection control signal generation circuit for generating a control signal for controlling the selection operation by the selector 269. 270 and an Iα normalization circuit 272.
[0356]
Adder 257₁Inputs the log likelihood DGA00 of the log likelihood DGA, and inputs the log likelihood AL corresponding to the sign among the log likelihoods AL calculated one time ago as the log likelihood A0. Logarithmic likelihoods DGA00 and A0 are added.
Adder 257₁The correction term calculation circuit 258 uses the data AM0 indicating the sum of the log likelihood Iα and the log likelihood Iγ obtained by the addition.₁258_Three258_FiveAnd supplied to the selector 259.
[0357]
Adder 257₂Inputs the log likelihood DGA01 of the log likelihood DGA and inputs the log likelihood AL corresponding to the sign of the log likelihood AL calculated one time ago as the log likelihood A1. Logarithmic likelihoods DGA01 and A1 are added. Adder 257₂The correction term calculation circuit 258 uses the data AM1 indicating Iα + Iγ obtained by the addition.₁258_Four258₆And supplied to the selector 259.
[0358]
Adder 257_ThreeInputs the log likelihood DGA02 of the log likelihood DGA, and inputs the log likelihood AL corresponding to the sign of the log likelihood AL calculated one time ago as the log likelihood A2. Log likelihood DGA02 and A2 are added. Adder 257_ThreeThe correction term calculation circuit 258 uses the data AM2 indicating Iα + Iγ obtained by the addition.₂258_Three258_FourAnd to the selector 260.
[0359]
Adder 257_FourInputs the log likelihood DGA03 of the log likelihood DGA and inputs the log likelihood AL corresponding to the sign of the log likelihood AL calculated one time ago as the log likelihood A3. Logarithmic likelihoods DGA03 and A3 are added. Adder 257_FourThe correction term calculation circuit 258 uses the data AM3 indicating Iα + Iγ obtained by the addition.₂258_Five258₆And to the selector 260.
[0360]
Correction term calculation circuit 258₁Has the same configuration as that of the correction term calculation circuit 247 previously shown in FIG. 35, the details are omitted here, but the adder 257₁Data AM0 supplied from the adder 257₂And data DM0 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 258₁Does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 258₁In the adder 257₁257₂The data AM0 and AM1 are compared with each other by taking the difference between the data with “1” or “0” added to the most significant bit of the lower order bits of the data AM0 and AM1. Correction term calculation circuit 258₁Supplies the calculated data DM0 to the selector 268. The correction term calculation circuit 258₁Generates a control signal SEL0 for controlling the selection operation by the selectors 259, 261, 262, 263, and 264.
[0361]
Correction term calculation circuit 258₂Has the same configuration as that of the correction term calculation circuit 247 previously shown in FIG. 35, the details are omitted here, but the adder 257_ThreeData AM2 supplied from the signal and an adder 257_FourAnd data DM1 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 258₂Does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 258₂In the adder 257_Three257_FourThe difference between the data with “1” or “0” added to the most significant bit of the lower-order bits of the data AM2 and AM3 supplied from the data AM2 and AM3 is compared at high speed. Correction term calculation circuit 258₂Supplies the calculated data DM1 to the selector 268. The correction term calculation circuit 258₂Generates a control signal SEL1 for controlling the selection operation by the selectors 260, 265, 266.
[0362]
Correction term calculation circuit 258_ThreeHas the same configuration as that of the correction term calculation circuit 247 previously shown in FIG. 35, the details are omitted here, but the adder 257₁Data AM0 supplied from the adder 257_ThreeAnd data DM2 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 258_ThreeDoes not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 258_ThreeIn the adder 257₁257_ThreeThe data AM0 and AM2 are compared with each other by taking the difference between the data in which “1” or “0” is added to the most significant bit of the lower bits of the data AM0 and AM2. Correction term calculation circuit 258_ThreeSupplies the calculated data DM2 to the selector 263. The correction term calculation circuit 258_ThreeGenerates a control signal SEL2 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and supplies the control signal SEL2 to the selector 261 and the selection control signal generation circuit 270.
[0363]
Correction term calculation circuit 258_FourHas the same configuration as that of the correction term calculation circuit 247 previously shown in FIG. 35, the details are omitted here, but the adder 257₂Data AM <b> 1 supplied from, and an adder 257_ThreeAnd data DM3 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 258_FourDoes not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 258_FourIn the adder 257₂257_ThreeThe difference between the data in which the most significant bit of the lower bits among the data AM1 and AM2 supplied from “1” or “0” is added is taken, and the size comparison of the data AM1 and AM2 is performed at high speed. Correction term calculation circuit 258_FourSupplies the calculated data DM3 to the selector 263. The correction term calculation circuit 258_FourGenerates a control signal SEL3 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and supplies the control signal SEL3 to the selector 261 and the selection control signal generation circuit 270.
[0364]
Correction term calculation circuit 258_FiveHas the same configuration as that of the correction term calculation circuit 247 previously shown in FIG. 35, the details are omitted here, but the adder 257₁Data AM0 supplied from the adder 257_FourAnd data DM4 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 258_FiveDoes not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 258_FiveIn the adder 257₁257_FourThe data AM0 and AM3 are compared with each other by taking the difference between the data in which “1” or “0” is added to the most significant bit of the lower bits of the data AM0 and AM3. Correction term calculation circuit 258_FiveSupplies the calculated data DM4 to the selector 264. The correction term calculation circuit 258_FiveGenerates a control signal SEL4 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and supplies the control signal SEL4 to the selector 262 and the selection control signal generation circuit 270.
[0365]
Correction term calculation circuit 258₆Has the same configuration as that of the correction term calculation circuit 247 previously shown in FIG. 35, the details are omitted here, but the adder 257₂Data AM <b> 1 supplied from, and an adder 257_FourAnd data DM5 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 258₆Does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 258₆In the adder 257₂257_FourA difference between data in which “1” or “0” is added to the most significant bit of the lower-order bits of the data AM1 and AM3 supplied from the data AM1 and AM3 is compared at high speed. Correction term calculation circuit 258₆Supplies the calculated data DM5 to the selector 264. The correction term calculation circuit 258₆Generates a control signal SEL5 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and supplies the control signal SEL5 to the selector 262 and the selection control signal generation circuit 270.
[0366]
The selector 259 is a correction term calculation circuit 258.₁Is selected from the data AM0 and AM1 based on the control signal SEL0 supplied from the control unit SEL0. The selector 259 supplies the data SAM0 obtained by the selection to the selector 267.
[0367]
The selector 260 includes a correction term calculation circuit 258.₂The data AM2 and AM3 having a smaller value are selected based on the control signal SEL1 supplied from. The selector 260 supplies the data SAM1 obtained by the selection to the selector 267.
[0368]
The selector 261 includes a correction term calculation circuit 258.₁One of the control signals SEL2 and SEL3 is selected on the basis of the control signal SEL0 supplied from. Specifically, the selector 261 selects the control signal SEL3 when the value of the data AM0 is larger than that of the data AM1. The selector 261 supplies the control signal SEL6 obtained by the selection to the selector 265.
[0369]
The selector 262 includes a correction term calculation circuit 258.₁One of the control signals SEL4 and SEL5 is selected on the basis of the control signal SEL0 supplied from. Specifically, the selector 262 selects the control signal SEL5 when the value of the data AM0 is larger than that of the data AM1. The selector 262 supplies the control signal SEL7 obtained by the selection to the selector 265.
[0370]
The selector 263 includes a correction term calculation circuit 258.₁One of the data DM2 and DM3 is selected based on the control signal SEL0 supplied from. Specifically, the selector 263 selects the data DM3 when the value of the data AM0 is larger than that of the data AM1. The selector 263 supplies the data DS0 obtained by the selection to the selector 266.
[0371]
The selector 264 includes a correction term calculation circuit 258.₁One of the data DM4 and DM5 is selected based on the control signal SEL0 supplied from. Specifically, the selector 264 selects the data DM5 when the value of the data AM0 is larger than that of the data AM1. The selector 264 supplies the data DS1 obtained by the selection to the selector 266.
[0372]
The selector 265 includes a correction term calculation circuit 258.₂One of the control signals SEL6 and SEL7 is selected on the basis of the control signal SEL1 supplied from. Specifically, the selector 265 selects the control signal SEL7 when the value of the data AM2 is larger than that of the data AM3. The selector 265 supplies the control signal SEL8 obtained by selection as a control signal for selection in the selectors 267 and 268.
[0373]
The selector 266 includes a correction term calculation circuit 258.₂One of the data DS0 and DS1 is selected on the basis of the control signal SEL1 supplied from. Specifically, the selector 266 selects the data DS1 when the value of the data AM2 is larger than that of the data AM3. The selector 266 supplies the data DS2 obtained by the selection to the selector 269.
[0374]
The selector 267 selects one of the data SAM0 and SAM1 based on the control signal SEL8. Specifically, the selector 267 selects the data SAM1 when the control signal SEL8 is the control signal SEL7. The selector 267 supplies the data SAM2 obtained by the selection to the adder 271.
[0375]
The selector 268 selects one of the data DM0 and DM1 based on the control signal SEL8. Specifically, the selector 268 selects the data DM1 when the control signal SEL8 is the control signal SEL7. The selector 268 supplies the data DS3 obtained by the selection to the selector 269.
[0376]
The selector 269 selects one of the data DS2 and DS3 based on the control signal SEL9 supplied from the selection control signal generation circuit 270. The selector 269 supplies the data RDM obtained by the selection to the adder 271.
[0377]
The selection control signal generation circuit 270 generates a control signal SEL9 for controlling the selection operation by the selector 269 based on the control signals SEL2, SEL3, SEL4, and SEL5. Specifically, the selection control signal generation circuit 270 calculates the logical sum of the logical product of the control signals SEL2, SEL3, SEL4, and SEL5 and the negative of the logical product of the control signals SEL2, SEL3, SEL4, and SEL5. The control signal SEL9 is generated.
[0378]
The adder 271 adds the data SAM2 supplied from the selector 267 and the data RDM supplied from the selector 269, and calculates the log likelihood Iα. The adder 271 supplies the calculated log likelihood Iα to the Iα normalization circuit 272 as the log likelihood CM.
[0379]
Similar to the Iα normalization circuit 250 described above, the Iα normalization circuit 272 performs normalization for correcting the distribution bias of the log likelihood CM supplied from the adder 271.
In addition, the Iα normalization circuit 272 performs termination processing using the termination information TALD.
The Iα normalization circuit 272 clips the logarithmic likelihood Iα after normalization according to a necessary dynamic range, and sets the logarithmic likelihood AL00 as a predetermined log-sum operation circuit 256.₁, ..., 256₈To supply. At this time, the log likelihood AL00 is set to a predetermined log-sum operation circuit 256 after being delayed for one time by a register (not shown).₁, ..., 256₈To be supplied.
[0380]
Such a log-sum operation circuit 256₁Obtains and outputs the log likelihood AL00 and bundles the data AM0, AM1, AM2 and AM3 and outputs it as data AG00. That is, the log-sum operation circuit 256₁In order to use the obtained log likelihood AL00 for calculation of the log likelihood Iα at the next time, a predetermined log-sum operation circuit 256 is used.₁, ..., 256₈And data AG00 indicating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα is output.
[0381]
At this time, the log-sum operation circuit 256₁Is selected from the data AM0, AM1, AM2, and AM3 indicating the likelihood corresponding to the four paths obtained by bundling four paths that reach each state or eight paths depending on the code. By comparing the likelihoods of all combinations of data corresponding to the two paths, data corresponding to at least two or more paths having a high likelihood among these data AM0, AM1, AM2, and AM3 is obtained. The data corresponding to the maximum likelihood path, which is the path with the highest likelihood, is selected from the data corresponding to these paths. More specifically, the log-sum operation circuit 256₁Compares the values of the data AM0, the data AM1, the data AM2, and the data AM3 with respect to the data AM0, AM1, AM2, AM3 by performing an operation similar to a winning game. Data corresponding to the likelihood path is selected.
[0382]
In addition, log-sum operation circuit 256₈Is a log-sum operation circuit 256.₁The detailed description is omitted, but the log likelihoods DGA28, DGA29, DGA30, and DGA31 of the log likelihood DGA and the log likelihood AL of the log likelihood AL calculated one time ago are encoded. The corresponding logarithmic likelihoods A0, A1, A2, A3 are input as logarithmic likelihoods DGA28, DGA29, DGA30, DGA31, A0, A1, A2, A3, and the log likelihood Iα is calculated. As a log likelihood AL07, a predetermined log-sum operation circuit 256 is calculated.₁, ..., 256₈And data AG07 indicating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ are output.
[0383]
Such an addition / comparison / selection circuit 242 calculates a log likelihood Iα in a code such that four paths or eight paths depending on the code reach from the state on the trellis to the state at the next time. Similar to the above-described addition comparison selection circuit 241, the addition comparison selection circuit 242 does not output the calculated log likelihood Iα, but outputs the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ. In other words, the addition comparison / selection circuit 242 includes the log-sum operation circuit 256.₁, ..., 256₈, AG07 obtained by each of the above are bundled and supplied to the selector 244 as data AGF. Further, the addition comparison selection circuit 242 includes a log-sum operation circuit 256.₁, ..., 256₈, AL07 obtained by each of the above are bundled and supplied to the Iα + Iγ calculating circuit 243 as the log likelihood AL. Note that the addition comparison / selection circuit 242 is originally provided to obtain the log likelihood Iα in a code such that four paths reach from each state on the trellis to the state at the next time. As described above, depending on the code, the log likelihood Iα can be obtained for a code that can reach eight paths. This will be described in detail in “5-5-3” and “5-5-5”.
[0384]
As will be described later, the Iα + Iγ calculating circuit 243 is provided for decoding a code having a parallel path on the trellis, such as the code by the convolutional encoder shown in FIG. The sum of the likelihood Iα and the log likelihood Iγ is calculated. Specifically, as shown in FIG. 37, the Iα + Iγ calculation circuit 243 includes three selectors 273, 274, and 275, and here, four Iα + Iγ calculation cell circuits 276.₁276₂276_Three276_FourAnd have.
[0385]
Based on the memory number information MN, the selector 273 selects one of the predetermined log likelihoods AL00 and AL01 corresponding to the sign from the log likelihood AL supplied from the addition comparison selection circuit 242. To do. The selector 273 selects the log likelihood AL01S obtained by the selection as Iα + Iγ calculation cell circuit 276.₁276₂276_Three276_FourTo supply.
[0386]
The selector 274 selects either one of the predetermined log likelihoods AL01 and AL02 corresponding to the sign from the log likelihood AL supplied from the addition comparison selection circuit 242 based on the memory number information MN. To do. The selector 274 selects the log likelihood AL02S obtained by the selection as Iα + Iγ calculation cell circuit 276.₁276₂276_Three276_FourTo supply.
[0387]
The selector 275 selects one of the predetermined log likelihoods AL01 and AL03 corresponding to the sign from the log likelihood AL supplied from the addition comparison selection circuit 242 based on the memory number information MN. To do. The selector 275 uses the log likelihood AL03S obtained by the selection as Iα + Iγ calculation cell circuit 276.₁276₂276_Three276_FourTo supply.
[0388]
Iα + Iγ calculation cell circuit 276₁Is an eight adder 277₁, 277₂, 277_Three, 277_Four, 277_Five, 277₆, 277₇, 277₈Have
[0389]
Adder 277₁The logarithmic likelihood DGAB supplied from the Iγ distribution circuit 157 corresponds to the code among the predetermined log likelihood DGAB00 corresponding to the code and the log likelihood AL supplied from the addition comparison selection circuit 242. And a corresponding predetermined log likelihood AL00. Adder 277₁Outputs data AM0 as data AM0.
[0390]
Adder 277₂The logarithmic likelihood DGAB supplied from the Iγ distribution circuit 157 corresponds to the code among the predetermined log likelihood DGAB01 corresponding to the code and the log likelihood AL supplied from the addition comparison selection circuit 242. And a corresponding predetermined log likelihood AL00. Adder 277₂Outputs data AM1 as data AM1.
[0390]
Adder 277_ThreeOf the log likelihoods DGAB supplied from the Iγ distribution circuit 157 adds a predetermined log likelihood DGAB02 corresponding to the sign and the log likelihood AL01S supplied from the selector 273. Adder 277_ThreeOutputs data AM2 as data AM2.
[0392]
Adder 277_FourOf the log likelihoods DGAB supplied from the Iγ distribution circuit 157 adds a predetermined log likelihood DGAB03 corresponding to the sign and the log likelihood AL01S supplied from the selector 273. Adder 277_FourOutputs the data obtained by the addition as data AM3.
[0393]
Adder 277_FiveOf the log likelihoods DGAB supplied from the Iγ distribution circuit 157 adds a predetermined log likelihood DGAB04 corresponding to the sign and the log likelihood AL02S supplied from the selector 274. Adder 277_FiveOutputs data AM4 as data AM4.
[0394]
Adder 277₆Of the log likelihoods DGAB supplied from the Iγ distribution circuit 157 adds a predetermined log likelihood DGAB05 corresponding to the sign and the log likelihood AL02S supplied from the selector 274. Adder 277₆Outputs the data obtained by the addition as data AM5.
[0395]
Adder 277₇Of the log likelihoods DGAB supplied from the Iγ distribution circuit 157 adds a predetermined log likelihood DGAB06 corresponding to the sign and the log likelihood AL03S supplied from the selector 275. Adder 277₇Outputs data AM6 as data AM6.
[0396]
Adder 277₈Of the log likelihoods DGAB supplied from the Iγ distribution circuit 157 adds a predetermined log likelihood DGAB07 corresponding to the sign and the log likelihood AL03S supplied from the selector 275. Adder 277₈Outputs data AM7 as data AM7.
[0397]
Such an Iα + Iγ calculation cell circuit 276₁Is obtained by adding the log likelihood DGAB indicating the log likelihood Iγ obtained in a state in which the parallel paths are not bundled by the Iγ distribution circuit 157 and the log likelihood AL calculated by the addition comparison selection circuit 242 to obtain a parallel path. , The sum of the log likelihood Iα and the log likelihood Iγ used when obtaining the logarithmic soft output Iλ is calculated. Iα + Iγ calculation cell circuit 276₁Outputs the calculated data AM0, AM1, AM2, AM3, AM4, AM5, AM6, AM7 as data AG00.
[0398]
Also, Iα + Iγ calculation cell circuit 276₂Is an Iα + Iγ calculation cell circuit 276.₁The logarithmic likelihood DGAB includes a predetermined logarithmic likelihood DGAB08, DGAB09, DGAB10, DGAB11, DGAB12, DGAB13, DGAB14, DGAB15, and the like. When the logarithmic soft output Iλ is obtained when the parallel paths are bundled using the predetermined log likelihood AL00 corresponding to the sign of the log likelihood AL and the log likelihoods AL01S, AL02S, AL03S. The sum of the log likelihood Iα and the log likelihood Iγ to be used is calculated. Iα + Iγ calculation cell circuit 276₂Outputs the calculated data as data AG01.
[0399]
Further, the Iα + Iγ calculation cell circuit 276_ThreeIs an Iα + Iγ calculation cell circuit 276.₁The logarithmic likelihood DGAB includes a predetermined logarithmic likelihood DGAB16, DGAB17, DGAB18, DGAB19, DGAB20, DGAB21, DGAB22, DGAB23 and the like. When the logarithmic soft output Iλ is obtained when the parallel paths are bundled using the predetermined log likelihood AL00 corresponding to the sign of the log likelihood AL and the log likelihoods AL01S, AL02S, AL03S. The sum of the log likelihood Iα and the log likelihood Iγ to be used is calculated. Iα + Iγ calculation cell circuit 276_ThreeOutputs the calculated data as data AG02.
[0400]
Furthermore, the Iα + Iγ calculation cell circuit 276_FourIs an Iα + Iγ calculation cell circuit 276.₁The logarithmic likelihood DGAB includes a predetermined logarithmic likelihood DGAB24, DGAB25, DGAB26, DGAB27, DGAB28, DGAB29, DGAB30, and DGAB31. When the logarithmic soft output Iλ is obtained when the parallel paths are bundled using the predetermined log likelihood AL00 corresponding to the sign of the log likelihood AL and the log likelihoods AL01S, AL02S, AL03S. The sum of the log likelihood Iα and the log likelihood Iγ to be used is calculated. Iα + Iγ calculation cell circuit 276_FourOutputs the calculated data as data AG03.
[0401]
Such an Iα + Iγ calculating circuit 243 calculates the sum of the log likelihood Iα and the log likelihood Iγ, bundles the calculated data AG00, AG01, AG02, and AG03, and supplies the data AGE to the selector 244.
[0402]
The selector 244, based on the input bit number information IN, data AGT indicating the sum of the log likelihood Iα and the log likelihood Iγ supplied from the addition comparison selection circuit 241 and the logarithm supplied from the addition comparison selection circuit 242. Any one of data AGF indicating the sum of likelihood Iα and log likelihood Iγ and data AGE indicating the sum of log likelihood Iα and log likelihood Iγ supplied from Iα + Iγ calculating circuit 243 Select.
Specifically, the selector 244 indicates that the code by the element encoder in the encoding device 1 does not have a parallel path on the trellis and two paths reach from each state to the state at the next time. If it is a code, the data AGT is selected, and the code by the element encoder in the encoding device 1 has four paths from each state to the state at the next time when there is no parallel path on the trellis. Is selected, the data AGF is selected, the code by the element encoder in the encoding device 1 is represented by a trellis having a maximum of 32 branches, and has a maximum of 4 states. More specifically, when a parallel path in which 8 paths reach each state for 4 states exists on the trellis, To select the over data AGE. That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 244, but actually, a control signal indicated by a code configuration is input to the selector 244.
[0403]
Such an Iα calculation circuit 158 does not calculate the log likelihood Iα and outputs the calculated log likelihood Iα as it is, but instead of the log likelihood Iα and the log likelihood Iγ used for calculating the log soft output Iλ. Is output as data AG. The data AG is supplied to the soft output calculation circuit 161 as data AGD after a predetermined delay.
[0404]
The Iβ calculation circuit 159 calculates the log likelihood Iβ using the log likelihoods DGB0 and DGB1 supplied from the Iγ distribution circuit 157. Specifically, based on the notation described at the beginning of “2.”, the Iβ calculation circuit 159 performs the calculation shown in the following equation (52) using the logarithmic likelihood Iγ, and performs two systems at each time t. Are calculated in parallel. Note that the operator “#” in the following equation (52) indicates the log-sum operation as described above, and the log likelihood at the time of transition from the state m ′ to the state m at the input “0”. And a log-sum operation with the log likelihood when transitioning from state m ″ to state m at input “1”. More specifically, when the constant sgn is “+1”, the Iβ calculation circuit 159 performs an operation shown in the following equation (53). On the other hand, when the constant sgn is “−1”, The log likelihood Iβ at each time t is calculated by performing the calculation shown in the following equation (54). That is, the Iβ calculation circuit 159 receives the received value y based on the log likelihood Iγ._tEvery time, the log likelihood Iβ obtained by logarithmically expressing the probability β reaching each state in the reverse order of the time series from the censored state or the log likelihood Iβ obtained by reversing the probability β and reversing the positive / negative identification code is calculated.
[0405]
[Formula 52]

[0406]
[Equation 53]

[0407]
[Formula 54]

[0408]
At this time, the Iβ calculation circuit 159 includes generation matrix information CG supplied from the control circuit 60, input bit number information IN, type information WM and memory number information MN supplied from the code information generation circuit 151, received data and Based on the termination information TB0D and TB1D supplied from the delay storage circuit 155, the log likelihood Iβ is calculated. The Iβ calculation circuit 159 supplies the two logarithmic likelihoods Iβ thus calculated to the Iβ storage circuit 160 as log likelihoods B0 and B1.
[0409]
Specifically, as shown in FIG. 38, for example, the Iβ calculation circuit 159 calculates a control signal generation circuit 280 that generates a control signal and one log likelihood Iβ0 of two log likelihoods Iβ. Therefore, it can be realized as having an Iβ0 addition comparison selection circuit 281 for calculating the Iβ1 addition comparison selection circuit 282 for calculating the log likelihood Iβ1.
[0410]
The control signal generation circuit 280 uses the generation matrix information CG, the input bit number information IN, the type information WM, and the memory number information MN so that four paths reach from the respective states on the trellis to the state at the next time. The transition destination state of each code is calculated and supplied to the Iβ0 addition comparison / selection circuit 281 and the Iβ1 addition comparison / selection circuit 282 as the control signal NST.
[0411]
The Iβ0 addition comparison / selection circuit 281 is provided to calculate the log likelihood Iβ0. The addition comparison / selection circuit 281 for Iβ0 adds a correction term to the code such that two paths reach from each state on the trellis to the state at the next time by addition comparison selection processing and log-sum correction. Addition / comparison / selection circuit 283 for performing processing, and addition / comparison / selection processing and log for codes in which four paths or eight paths depending on the codes reach from each state on the trellis to the state at the next time. An addition comparison selection circuit 284 that performs a process of adding a correction term by −sum correction, and a selector 285 that performs a two-to-one selection.
[0412]
The addition comparison selection circuit 283 performs a process of adding a correction term by addition comparison selection processing and log-sum correction for a code in which two paths reach from each state on the trellis to the state at the next time. By doing so, a log-sum operation is performed.
[0413]
Specifically, as shown in FIG. 39, the addition comparison / selection circuit 283 causes two paths to reach the state at the next time from each state on the trellis as in the above-described addition comparison / selection circuit 241. Log-sum operation circuit 286 for the maximum number of states of the codes to be decoded._nHave Here, it is assumed that the addition comparison selection circuit 283 decodes a code having 16 states at the maximum, and 16 log-sum operation circuits 286 are provided.₁, 286₂, 286_Three, 286₁₆It shall have.
[0414]
These log-sum operation circuits 286₁, 286₂, 286_Three, 286₁₆Are supplied with the log likelihood Iγ of the branch corresponding to the output pattern on the trellis and the log likelihood Iβ0 one time before in each state based on the transition on the trellis. That is, the log-sum operation circuit 286₁, 286₂, 286_Three, 286₁₆Are respectively equivalent to the log likelihood Iγ of the branch corresponding to the output pattern on the trellis in the log likelihood DGB0 and the log likelihood in each state among the calculated log likelihood BTT one time before. That corresponds to the degree Iβ0 is supplied. The log-sum operation circuit 286₁, 286₂, 286_Three, 286₁₆Respectively determine the log likelihood Iβ in each state at the next time as the log likelihood BTT. Each log-sum operation circuit 286₁, 286₂, 286_Three, 286₁₆Distribution of the log likelihood BTT with respect to is different depending on the code configuration, and here is determined by a selector or the like (not shown) based on the memory number information MN. The distribution of the log likelihood BTT will be further described later.
[0415]
Specifically, the log-sum operation circuit 286₁The three adders 287₁287₂290, a correction term calculation circuit 288 that calculates the value of the correction term in log-sum correction, a selector 289, and an Iβ0 normalization circuit 291.
[0416]
Adder 287₁Inputs the log likelihood DGB00 of the log likelihood DGB0 and inputs the log likelihood BTT calculated one time ago as the log likelihood B0 corresponding to the sign, Log likelihood DGB00 and B0 are added. Adder 287₁Supplies the correction term calculation circuit 288 and the selector 289 with data AM0 indicating the sum of the log likelihood Iβ and the log likelihood Iγ obtained by the addition.
[0417]
Adder 287₂Inputs the log likelihood DGB01 of the log likelihood DGB0, and inputs the log likelihood BTT calculated one time ago corresponding to the sign as the log likelihood B1, Logarithmic likelihoods DGB01 and B1 are added. Adder 287₂Supplies data AM1 indicating Iβ0 + Iγ obtained by the addition to the correction term calculation circuit 288 and the selector 289.
[0418]
The correction term calculation circuit 288 has a configuration similar to that of the correction term calculation circuit 247 previously shown in FIG.₁Data AM0 supplied from the adder 287 and the adder 287₂The data DM indicating the value of the correction term is calculated. At this time, as in the correction term calculation circuit 247, the correction term calculation circuit 288 does not calculate the absolute value of the difference value between the two input data and then obtains the value of the correction term. Calculate the value and select the appropriate one. Further, in the correction term calculation circuit 288, an adder 287 is used.₁287₂The data AM0 and AM1 are compared with each other by taking the difference between the data with “1” or “0” added to the most significant bit of the lower order bits of the data AM0 and AM1. The correction term calculation circuit 288 supplies the calculated data DM to the adder 290. The correction term calculation circuit 288 generates a control signal SEL for controlling the selection operation by the selector 289.
[0419]
Based on the control signal SEL supplied from the correction term calculation circuit 288, the selector 289 selects the data AM0 and AM1 having a small value. The selector 289 supplies the data SAM obtained by the selection to the adder 290.
[0420]
The adder 290 adds the data SAM supplied from the selector 289 and the data DM supplied from the correction term calculation circuit 288 to calculate the log likelihood Iβ0. The adder 290 supplies the calculated log likelihood Iβ0 to the Iβ0 normalization circuit 291 as the log likelihood CM.
[0421]
Similar to the Iα normalization circuit 250 described above, the Iβ0 normalization circuit 291 performs normalization for correcting the distribution of the log likelihood CM supplied from the adder 290. The Iβ0 normalization circuit 291 also performs termination processing using the termination information TB0D. The Iβ0 normalization circuit 291 clips the log likelihood Iβ0 after normalization according to a necessary dynamic range, and uses a predetermined log-sum operation circuit 286 as a log likelihood BT00.₁, 286₂, 286_Three, 286₁₆To supply. At this time, the log likelihood BT00 is delayed by one time by a register (not shown) and then a predetermined log-sum operation circuit 286.₁, 286₂, 286_Three, 286₁₆To be supplied.
[0422]
Such a log-sum operation circuit 286₁Finds and outputs log likelihood BT00. That is, the log-sum operation circuit 286₁In order to use the obtained log likelihood BT00 for calculation of the log likelihood Iβ0 at the next time, a predetermined log-sum operation circuit 286 is used.₁, 286₂, 286_Three, 286₁₆And output to the outside.
[0423]
Log-sum operation circuit 286₂Is the log-sum operation circuit 286.₁The detailed description is omitted, but the log likelihoods DGB02 and DGB03 of the log likelihood DGB0 and the log likelihood BTT calculated one time earlier correspond to the code. Are input as log likelihoods B0 and B1, and logarithmic likelihood Iβ0 is calculated using these log likelihoods DGB02, DGB03, B0, and B1, and a predetermined log-sum operation circuit is used as log likelihood BT01. 286₁, 286₂, 286_Three, 286₁₆And output to the outside.
[0424]
In addition, the log-sum operation circuit 286_ThreeLog-sum operation circuit 286₁Detailed description is omitted, but the log likelihoods DGB04 and DGB05 in the log likelihood DGB0 and the log likelihood BTT calculated one time ago correspond to the code. Are input as log likelihoods B0 and B1, and log likelihood Iβ0 is calculated using these log likelihoods DGB04, DGB05, B0, and B1, and a predetermined log-sum operation circuit is used as log likelihood BT02. 286₁, 286₂, 286_Three, 286₁₆And output to the outside.
[0425]
Further, the log-sum operation circuit 286₁₆Log-sum operation circuit 286₁However, detailed description is omitted, but the log likelihoods DGB30 and DGB31 of the log likelihood DGB0 and the log likelihood BTT calculated one time ago correspond to the code. Are input as log likelihoods B0 and B1, and logarithmic likelihood Iβ0 is calculated using these log likelihoods DGB30, DGB31, B0 and B1, and a predetermined log-sum operation circuit is used as log likelihood BT15. 286₁, 286₂, 286_Three, 286₁₆And output to the outside.
[0426]
Such an addition comparison selection circuit 283 calculates a log likelihood Iβ0 in a code such that two paths reach from each state on the trellis to the state at the next time. The addition comparison selection circuit 283 includes a log-sum operation circuit 286.₁, 286₂, 286_Three, 286₁₆.., BT15 are bundled and supplied to the selector 285 as the log likelihood BTT. BT00, BT01, BT02,.
[0427]
The addition comparison selection circuit 284 performs addition comparison selection processing and log-sum correction for a code in which four paths or 8 paths depending on the code reach from the state on the trellis to the state at the next time. The log-sum operation is performed by performing the process of adding the correction term.
[0428]
Specifically, as shown in FIG. 40, the addition comparison / selection circuit 284 has four lines from the respective states on the trellis to the state at the next time, as shown in FIG. The log-sum operation circuit 292 of the maximum value of the number of code states to be decoded among the codes that the eight paths reach._nHave Here, it is assumed that the addition comparison / selection circuit 284 decodes a code having eight states at the maximum, and eight log-sum operation circuits 292.₁, ..., 292₈It shall have.
[0429]
These log-sum operation circuits 292₁, ..., 292₈Includes a log-sum operation circuit 286 in the addition comparison selection circuit 283 described above.₁, 286₂, 286_Three, 286₁₆Similarly, based on the transition on the trellis, the log likelihood Iγ of the branch corresponding to the output pattern on the trellis and the log likelihood Iβ0 one time before in each state are supplied. That is, the log-sum operation circuit 292₁, ..., 292₈Are respectively equivalent to the log likelihood Iγ of the branch corresponding to the output pattern on the trellis in the log likelihood DGB0 and the log likelihood in each state of the calculated log likelihood BTF one time before. That corresponds to the degree Iβ0 is supplied. The log-sum operation circuit 292₁, ..., 292₈Respectively determine the log likelihood Iβ0 in each state at the next time as the log likelihood BTF. Each log-sum operation circuit 292₁, ..., 292₈Logarithmic likelihood BTF distribution with respect to is different depending on the code configuration, and here is determined by a selector or the like (not shown) based on control signal NST. The distribution of the log likelihood BTF will be further described later.
[0430]
Specifically, the log-sum operation circuit 292₁Is the five adders 293₁293₂293_Three293_Four, 307 and six correction term calculation circuits 294 for calculating the value of the correction term in the log-sum correction.₁, 294₂, 294_Three, 294_Four, 294_Five, 294₆11 selectors 295, 296, 297, 298, 299, 300, 301, 302, 303, 304, 305, and a selection control signal generation circuit for generating a control signal for controlling the selection operation by the selector 305. 306 and an Iβ0 normalization circuit 308.
[0431]
Adder 293₁Inputs the log likelihood DGB00 of the log likelihood DGB0, and inputs the log likelihood BTF calculated one time before as the log likelihood B0 corresponding to the sign, Log likelihood DGB00 and B0 are added. Adder 293₁The correction term calculation circuit 294 uses the data AM0 indicating the sum of the log likelihood Iβ0 and the log likelihood Iγ obtained by the addition.₁, 294_Three, 294_FiveAnd supplied to the selector 295.
[0432]
Adder 293₂Inputs the log likelihood DGB01 of the log likelihood DGB0, and inputs the log likelihood BTF calculated one time ago corresponding to the sign as the log likelihood B1, Logarithmic likelihoods DGB01 and B1 are added. Adder 293₂The correction term calculation circuit 294 uses the data AM1 indicating Iβ0 + Iγ obtained by the addition.₁, 294_Four, 294₆And supplied to the selector 295.
[0433]
Adder 293_ThreeInputs the log likelihood DGB02 of the log likelihood DGB0, and inputs the log likelihood BTF calculated one time ago corresponding to the sign as the log likelihood B2, Logarithmic likelihoods DGB02 and B2 are added. Adder 293_ThreeThe correction term calculation circuit 294 uses the data AM2 indicating Iβ0 + Iγ obtained by the addition.₂, 294_Three, 294_FourAnd to the selector 296.
[0434]
Adder 293_FourInputs the log likelihood DGB03 of the log likelihood DGB0, and inputs the log likelihood BTF calculated one time ago corresponding to the sign as the log likelihood B3. Logarithmic likelihoods DGB03 and B3 are added. Adder 293_FourThe correction term calculation circuit 294 uses the data AM3 indicating Iβ0 + Iγ obtained by the addition.₂, 294_Five, 294₆And to the selector 296.
[0435]
Correction term calculation circuit 294₁Has the same configuration as that of the correction term calculation circuit 247 previously shown in FIG.₁Data AM0 supplied from the adder 293 and the adder 293₂And data DM0 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 294₁Does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 294₁In the adder 293₁293₂The data AM0 and AM1 are compared with each other by taking the difference between the data with “1” or “0” added to the most significant bit of the lower order bits of the data AM0 and AM1. Correction term calculation circuit 294₁Supplies the calculated data DM0 to the selector 304. The correction term calculation circuit 294₁Generates a control signal SEL0 for controlling the selection operation by the selectors 295, 297, 298, 299, 300.
[0436]
Correction term calculation circuit 294₂Has the same configuration as that of the correction term calculation circuit 247 previously shown in FIG._ThreeData AM2 and the adder 293_FourAnd data DM1 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 294₂Does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 294₂In the adder 293_Three293_FourThe difference between the data with “1” or “0” added to the most significant bit of the lower-order bits of the data AM2 and AM3 supplied from the data AM2 and AM3 is compared at high speed. Correction term calculation circuit 294₂Supplies the calculated data DM1 to the selector 304. The correction term calculation circuit 294₂Generates a control signal SEL1 for controlling the selection operation by the selectors 296, 301, and 302.
[0437]
Correction term calculation circuit 294_ThreeHas the same configuration as that of the correction term calculation circuit 247 previously shown in FIG.₁Data AM0 supplied from the adder 293 and the adder 293_ThreeAnd data DM2 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 294_ThreeDoes not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 294_ThreeIn the adder 293₁293_ThreeThe data AM0 and AM2 are compared with each other by taking the difference between the data in which “1” or “0” is added to the most significant bit of the lower bits of the data AM0 and AM2. Correction term calculation circuit 294_ThreeSupplies the calculated data DM2 to the selector 299. The correction term calculation circuit 294_ThreeGenerates a control signal SEL2 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and supplies this control signal SEL2 to the selector 297 and the selection control signal generation circuit 306.
[0438]
Correction term calculation circuit 294_FourHas the same configuration as that of the correction term calculation circuit 247 previously shown in FIG.₂Data AM <b> 1 supplied from the data adder 293_ThreeAnd data DM3 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 294_FourDoes not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 294_FourIn the adder 293₂293_ThreeThe difference between the data in which the most significant bit of the lower bits among the data AM1 and AM2 supplied from “1” or “0” is added is taken, and the size comparison of the data AM1 and AM2 is performed at high speed. Correction term calculation circuit 294_FourSupplies the calculated data DM3 to the selector 299. The correction term calculation circuit 294_FourGenerates a control signal SEL3 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and supplies this control signal SEL3 to the selector 297 and the selection control signal generation circuit 306.
[0439]
Correction term calculation circuit 294_FiveHas the same configuration as that of the correction term calculation circuit 247 previously shown in FIG.₁Data AM0 supplied from the adder 293 and the adder 293_FourAnd data DM4 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 294_FiveDoes not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 294_FiveIn the adder 293₁293_FourThe data AM0 and AM3 are compared with each other by taking the difference between the data in which “1” or “0” is added to the most significant bit of the lower bits of the data AM0 and AM3. Correction term calculation circuit 294_FiveSupplies the calculated data DM4 to the selector 300. The correction term calculation circuit 294_FiveGenerates a control signal SEL4 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and supplies the control signal SEL4 to the selector 298 and the selection control signal generation circuit 306.
[0440]
Correction term calculation circuit 294₆Has the same configuration as that of the correction term calculation circuit 247 previously shown in FIG.₂Data AM <b> 1 supplied from the data adder 293_FourAnd data DM5 indicating the value of the correction term are calculated. At this time, the correction term calculation circuit 294₆Does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, like the correction term calculation circuit 247, but calculates the values of a plurality of correction terms, Choose the right one. The correction term calculation circuit 294₆In the adder 293₂293_FourA difference between data in which “1” or “0” is added to the most significant bit of the lower-order bits of the data AM1 and AM3 supplied from the data AM1 and AM3 is compared at high speed. Correction term calculation circuit 294₆Supplies the calculated data DM5 to the selector 300. The correction term calculation circuit 294₆Generates a control signal SEL5 that finally becomes a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and supplies the control signal SEL5 to the selector 298 and the selection control signal generation circuit 306.
[0441]
The selector 295 includes a correction term calculation circuit 294.₁Is selected from the data AM0 and AM1 based on the control signal SEL0 supplied from the control unit SEL0. The selector 295 supplies the data SAM0 obtained by the selection to the selector 303.
[0442]
The selector 296 includes a correction term calculation circuit 294.₂The data AM2 and AM3 having a smaller value are selected based on the control signal SEL1 supplied from. The selector 296 supplies the data SAM1 obtained by the selection to the selector 303.
[0443]
The selector 297 includes a correction term calculation circuit 294.₁One of the control signals SEL2 and SEL3 is selected on the basis of the control signal SEL0 supplied from. Specifically, the selector 297 selects the control signal SEL3 when the value of the data AM0 is larger than that of the data AM1. The selector 297 supplies the control signal SEL6 obtained by the selection to the selector 301.
[0444]
The selector 298 includes a correction term calculation circuit 294.₁One of the control signals SEL4 and SEL5 is selected on the basis of the control signal SEL0 supplied from. Specifically, the selector 298 selects the control signal SEL5 when the value of the data AM0 is larger than that of the data AM1. The selector 298 supplies the control signal SEL7 obtained by the selection to the selector 301.
[0445]
The selector 299 includes a correction term calculation circuit 294.₁One of the data DM2 and DM3 is selected based on the control signal SEL0 supplied from. Specifically, the selector 299 selects the data DM3 when the value of the data AM0 is larger than that of the data AM1. The selector 299 supplies the data DS0 obtained by the selection to the selector 302.
[0446]
The selector 300 includes a correction term calculation circuit 294.₁One of the data DM4 and DM5 is selected based on the control signal SEL0 supplied from. Specifically, the selector 300 selects the data DM5 when the value of the data AM0 is larger than that of the data AM1. The selector 300 supplies the data DS1 obtained by the selection to the selector 302.
[0447]
The selector 301 includes a correction term calculation circuit 294.₂One of the control signals SEL6 and SEL7 is selected on the basis of the control signal SEL1 supplied from. Specifically, the selector 301 selects the control signal SEL7 when the value of the data AM2 is larger than that of the data AM3. The selector 301 supplies the control signal SEL8 obtained by selection as a control signal for selection in the selectors 303 and 304.
[0448]
The selector 302 includes a correction term calculation circuit 294.₂One of the data DS0 and DS1 is selected on the basis of the control signal SEL1 supplied from. Specifically, the selector 302 selects the data DS1 when the value of the data AM2 is larger than that of the data AM3. The selector 302 supplies the data DS2 obtained by the selection to the selector 305.
[0449]
The selector 303 selects one of the data SAM0 and SAM1 based on the control signal SEL8. Specifically, the selector 303 selects the data SAM1 when the control signal SEL8 is the control signal SEL7. The selector 303 supplies the data SAM2 obtained by the selection to the adder 307.
[0450]
The selector 304 selects one of the data DM0 and DM1 based on the control signal SEL8. Specifically, the selector 304 selects the data DM1 when the control signal SEL8 is the control signal SEL7. The selector 304 supplies the data DS3 obtained by the selection to the selector 305.
[0451]
The selector 305 selects one of the data DS2 and DS3 based on the control signal SEL9 supplied from the selection control signal generation circuit 306. The selector 305 supplies the data RDM obtained by selection to the adder 307.
[0452]
The selection control signal generation circuit 306 generates a control signal SEL9 for controlling the selection operation by the selector 305 based on the control signals SEL2, SEL3, SEL4, and SEL5. Specifically, the selection control signal generation circuit 306 calculates the logical sum of the logical product of the control signals SEL2, SEL3, SEL4, and SEL5 and the negative of the logical product of the control signals SEL2, SEL3, SEL4, and SEL5. The control signal SEL9 is generated.
[0453]
The adder 307 adds the data SAM2 supplied from the selector 303 and the data RDM supplied from the selector 305, and calculates the log likelihood Iβ0. The adder 307 supplies the calculated log likelihood Iβ0 to the Iβ0 normalization circuit 308 as the log likelihood CM.
[0454]
Similar to the Iβ0 normalization circuit 291 described above, the Iβ0 normalization circuit 308 performs normalization to correct the distribution of the log likelihood CM supplied from the adder 307. Further, the Iβ0 normalization circuit 308 also performs termination processing using the termination information TB0D. The Iβ0 normalization circuit 308 clips the normalized log likelihood Iβ0 according to a necessary dynamic range, and uses a predetermined log-sum operation circuit 292 as a log likelihood BT00.₁, ..., 292₈To supply. At this time, the log likelihood BT00 is delayed by one time by a register (not shown) and then a predetermined log-sum operation circuit 292.₁, ..., 292₈To be supplied.
[0455]
Such a log-sum operation circuit 292₁Finds and outputs log likelihood BT00. That is, the log-sum operation circuit 292₁In order to use the obtained log likelihood BT00 for calculation of the log likelihood Iβ0 at the next time, a predetermined log-sum operation circuit 202 is used.₁, ..., 292₈And output to the outside.
[0456]
At this time, the log-sum operation circuit 292₁Is selected from the data AM0, AM1, AM2, and AM3 indicating the likelihood corresponding to the four paths obtained by bundling four paths that reach each state or eight paths depending on the code. By comparing the likelihoods of all combinations of data corresponding to the two paths, data corresponding to at least two or more paths having a high likelihood among these data AM0, AM1, AM2, and AM3 is obtained. The data corresponding to the maximum likelihood path, which is the path with the highest likelihood, is selected from the data corresponding to these paths. More specifically, the log-sum operation circuit 292₁Compares the values of the data AM0, the data AM1, the data AM2, and the data AM3 with respect to the data AM0, AM1, AM2, AM3 by performing an operation similar to a winning game. Data corresponding to the likelihood path is selected.
[0457]
In addition, the log-sum operation circuit 292₈The log-sum operation circuit 292₁The detailed description is omitted, but the log likelihoods DGB28, DGB29, DGB30, DGB31 of the log likelihood DGB0 and the log likelihood BTF calculated one time ago Corresponding logarithmic likelihoods B0, B1, B2, B3 are input as log likelihoods IGB0 using these log likelihoods DGB28, DGB29, DGB30, DGB31, B0, B1, B2, B3. As a logarithmic likelihood BT07, a predetermined log-sum operation circuit 292 is calculated.₁, ..., 292₈And output to the outside.
[0458]
Such an addition / comparison / selection circuit 284 calculates the log likelihood Iβ0 in a code such that four paths or eight paths depending on the code reach from the state on the trellis to the state at the next time. The addition comparison selection circuit 284 includes a log-sum operation circuit 292.₁, ..., 292₈The data BT00,..., BT07 obtained by each of the above are bundled and supplied to the selector 285 as data BTF. Similar to the above-described addition comparison / selection circuit 242, the addition comparison / selection circuit 284 originally has logarithmic likelihood Iβ0 in a code such that four paths reach from each state on the trellis to the state at the next time. As described above, depending on the code, the log likelihood Iβ0 in the code that reaches 8 paths can be obtained. This will be described in detail in “5-5-3” and “5-5-5”.
[0459]
The selector 285, based on the input bit number information IN, data indicating the log likelihood BTT indicating the log likelihood Iβ0 supplied from the addition comparison selection circuit 283 and the log likelihood Iβ0 supplied from the addition comparison selection circuit 284. One of the BTFs is selected. Specifically, the selector 285 is configured such that the code by the element encoder in the encoding device 1 does not have a parallel path on the trellis and two paths reach from each state to the state at the next time. If it is a code, the log likelihood BTT is selected, and there are four codes by the element encoder in the encoding apparatus 1 from the state to the state at the next time when there is no parallel path on the trellis. Logarithmic likelihood BTF is selected. That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 285, but actually, a control signal indicated by a code configuration is input to the selector 285.
[0460]
The Iβ0 addition comparison / selection circuit 281 calculates the log likelihood Iβ0, and outputs the calculated log likelihood Iβ0 as the log likelihood B0. The log likelihood B0 is supplied to the Iβ storage circuit 160.
[0461]
On the other hand, the addition comparison / selection circuit 282 for Iβ1 is provided to calculate the log likelihood Iβ1. Since the Iβ1 addition comparison / selection circuit 282 has the same configuration as the Iβ0 addition comparison / selection circuit 281, detailed description thereof is omitted, but the log likelihood DGB1 and the termination information are used instead of the log likelihood DGB0 and the termination information TB0D. The log likelihood Iβ1 is calculated by inputting TB1D, and the calculated log likelihood Iβ1 is output as the log likelihood B1. The log likelihood B1 is supplied to the Iβ storage circuit 160.
[0462]
Such an Iβ calculation circuit 159 calculates two systems of log likelihoods Iβ0 and Iβ1 in parallel, and these calculated log likelihoods Iβ0 and Iβ1 are used as log likelihoods B0 and B1, respectively, as an Iβ storage circuit 160. To supply.
[0463]
Although not shown, the Iβ storage circuit 160 includes, for example, a plurality of banks of RAM, a control circuit, and a selection circuit. The Iβ storage circuit 160 stores the log likelihoods B0 and B1 supplied from the Iβ calculation circuit 159. The Iβ storage circuit 160 selects predetermined information from the stored log likelihoods B0 and B1 by the selection circuit under the control of the internal control circuit, and uses the logarithm used to calculate the log soft output Iλ. The likelihood BT is supplied to the soft output calculation circuit 161. As described above, the element decoder 50 employs the method described in International Publication No. WO99 / 62183 as a memory management technique in the Iβ storage circuit 160 when performing the sliding window process. In addition to performing memory management for the received data and delay storage circuit 155 described above, and performing memory management for the Iβ storage circuit 160, the logarithmic soft output Iλ can be finally obtained in the original time-series order.
[0464]
Soft output calculation circuit 161 calculates log soft output Iλ using data AGD supplied from Iα calculation circuit 158 and log likelihood BT supplied from Iβ storage circuit 160. Specifically, based on the notation described at the beginning of “2.”, the soft output calculation circuit 161 uses the log likelihood Iγ, the log likelihood Iα, and the log likelihood Iβ to the following equation (55). The logarithmic soft output Iλ at each time t is calculated. In addition, the operator “# Σ” in the following equation (55) indicates a cumulative addition operation of the log-sum operation represented by the above-described operator “#”.
[0465]
[Expression 55]

[0466]
The soft output calculation circuit 161 can also calculate a logarithmic soft output Iλ in symbol units or bit units. The soft output calculation circuit 161 includes an output data selection control signal CITM supplied from the outside, prior probability information format information CAPP supplied from the control circuit 60, input bit number information IN supplied from the code information generation circuit 151, Based on the memory number information MN and the branch input / output information BIO, the logarithmic soft output Iλ corresponding to the posterior probability information for the information symbol or information bit, or the logarithmic soft output Iλ corresponding to the posterior probability information for the code symbol or code bit. Is calculated. The soft output calculation circuit 161 uses the logarithmic soft output Iλ calculated in symbol units or the log soft output Iλ calculated in bit units as log soft outputs SLM and BLM, respectively, as an external information calculation circuit 163, amplitude adjustment and clip circuit 164. , And the hard decision circuit 165.
[0467]
Specifically, the soft output calculation circuit 161 generates an enable signal, for example, as shown in FIG. 41, and an Iα + Iγ + Iβ calculation circuit 310 that calculates the sum of log likelihood Iα, log likelihood Iγ, and log likelihood Iβ. For example, six log-sum operation circuits 312.₁, 312₂, 312_Three, 312_Four, 312_Five, 312₆And an Iλ calculating circuit 313 for calculating a logarithmic soft output Iλ.
[0468]
The Iα + Iγ + Iβ calculation circuit 310 includes an Iβ distribution circuit 314 that distributes the log likelihood Iβ, and a maximum value of the number of states of a code to be decoded, in this case, 32 adders 315.₁315₂315_Three315_Four315_Five315₆, 315₃₁315₃₂And have.
[0469]
The Iβ distribution circuit 314 distributes the log likelihood BT supplied from the Iβ storage circuit 160 according to the code configuration. That is, the Iβ distribution circuit 314 distributes the log likelihood BT so as to correspond to the trellis according to the code configuration. At this time, the Iβ distribution circuit 314 distributes the log likelihood BT based on the input bit number information IN supplied from the code information generation circuit 151. The Iβ distribution circuit 314 adds the log likelihood Iβ obtained by distribution to the adder 315.₁315₂315_Three315_Four315_Five315₆, 315₃₁315₃₂To supply. That is, the Iβ distribution circuit 314 uses the log likelihood Iβ used for calculating the log soft output Iλ as the log likelihood BTD as an adder 315.₁315₂315_Three315_Four315_Five315₆, 315₃₁315₃₂To supply.
[0470]
Adder 315₁Is the logarithmic likelihood of the data AG00 of the data AGD indicating the sum of the log likelihood Iα and the log likelihood Iγ supplied from the Iα calculation circuit 158 and the log likelihood of the log likelihood BTD supplied from the Iβ distribution circuit 314. The degree BTD00 is added. Adder 315₁Outputs the sum of log likelihood Iα, log likelihood Iγ, and log likelihood Iβ obtained as a result of addition as data AGB00.
[0471]
Adder 315₂Adds the data AG01 of the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD00 of the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315₂Outputs the sum of log likelihood Iα, log likelihood Iγ, and log likelihood Iβ obtained as a result of the addition as data AGB01.
[0472]
Adder 315_ThreeAdds the data AG02 in the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD01 in the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315_ThreeOutputs the sum of log likelihood Iα, log likelihood Iγ, and log likelihood Iβ obtained as a result of the addition as data AGB02.
[0473]
Adder 315_FourAdds the data AG03 in the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD01 in the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315_FourOutputs the sum of the log likelihood Iα, the log likelihood Iγ, and the log likelihood Iβ obtained as the addition as data AGB03.
[0474]
Adder 315_FiveAdds the data AG04 in the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD02 in the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315_FiveOutputs the sum of log likelihood Iα, log likelihood Iγ, and log likelihood Iβ obtained as a result of the addition as data AGB04.
[0475]
Adder 315₆Adds the data AG05 in the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD02 in the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315₆Outputs the sum of the log likelihood Iα, the log likelihood Iγ, and the log likelihood Iβ obtained by the addition as data AGB05.
[0476]
Adder 315₃₁Adds the data AG30 of the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD15 of the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315₃₁Outputs the sum of the log likelihood Iα, the log likelihood Iγ, and the log likelihood Iβ obtained as the addition as data AGB30.
[0477]
Adder 315₃₂Adds the data AG31 of the data AGD supplied from the Iα calculation circuit 158 and the log likelihood BTD15 of the log likelihood BTD supplied from the Iβ distribution circuit 314. Adder 315₃₂Outputs the sum of log likelihood Iα, log likelihood Iγ, and log likelihood Iβ obtained as a result of the addition as data AGB31.
[0478]
The Iα + Iγ + Iβ calculating circuit 310 calculates the sum of the log likelihood Iα, the log likelihood Iγ, and the log likelihood Iβ, and calculates the calculated data AGB00, AGB01, AGB02, AGB03, AGB04, AGB05,. , AGB31 and log-sum operation circuit 312 as data AGB₁, 312₂, 312_Three, 312_Four, 312_Five, 312₆To supply.
[0479]
The enable signal generation circuit 311 includes a selector 323.₁323₂323_Three323_FourA selection control signal generation circuit 316 that generates a control signal for controlling the selection operation by the signal selection circuit 316, and a branch to be selected by the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuits 320, 321, and 322. The effective branch selection circuit 317, the output data selection circuit 318 for selecting the branch input / output information BIO to be referred to when calculating the logarithmic soft output Iλ, and the branch corresponding to the symbol when calculating the logarithmic soft output Iλ in symbol units. A symbol corresponding branch selection circuit 319 for selecting a bit, a bit corresponding branch selection circuit 320, 321, 322 for selecting a branch corresponding to the bit when calculating the logarithmic soft output Iλ in bit units, and a selector 323.₁323₂323_Three323_FourAnd have.
[0480]
The selection control signal generation circuit 316 selects the selector 323 based on the output data selection control signal CITM supplied from the outside and the prior probability information format information CAPP supplied from the control circuit 60.₁323₂323_Three323_FourA control signal AP for controlling the selection operation by is generated.
[0481]
Based on the input bit number information IN and the memory number information MN supplied from the code information generation circuit 151, the valid edge selection circuit 317 supplies each of the symbol branch selection circuit 319 and the bit branch selection circuits 320, 321, and 322. Control signals M1, M2, and M3 indicating whether or not the input branch input / output information BIO is valid are generated.
That is, the valid edge selection circuit 317 generates control signals M1, M2, and M3 for selecting the branches to be selected by the symbol-related branch selection circuit 319 and the bit-related branch selection circuits 320, 321, and 322, respectively. The valid branch selection circuit 317 supplies the generated control signals M1 and M2 to the bit corresponding branch selection circuits 320, 321, and 322, and also supplies the control signal M3 to the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuits 320, 321, and 322 is supplied.
[0482]
Based on the output data selection control signal CITM supplied from the outside and the input bit number information IN supplied from the code information generation circuit 151, the output data selection circuit 318 enters the branching supplied from the code information generation circuit 151. From the output information BIO, the information corresponding to the branch corresponding to the code configuration is selected. The output data selection circuit 318 supplies the selected branch input / output information BIO0 to the bit corresponding branch selection circuit 320, supplies the selected branch input / output information BIO1 to the bit corresponding branch selection circuit 321, and selects the selected branch input / output. The information BIO2 is supplied to the bit corresponding branch selection circuit 322.
[0483]
The symbol corresponding branch selection circuit 319 is provided to calculate the logarithmic soft output Iλ in symbol units. The symbol corresponding branch selection circuit 319 uses the branch input / output information BIO supplied from the code information generation circuit 151 to select a branch corresponding to the symbol. At this time, the symbol corresponding branch selection circuit 319 selects a branch based on the control signal M3 supplied from the effective branch selection circuit 317. The symbol branch selection circuit 319 generates enable signals SEN0, SEN1, SEN2, and SEN3 indicating whether the input corresponding to the selected branch is “0” or “1”, and the enable signal SEN0 is selected by the selector 323.₁And an enable signal SEN1 to the selector 323.₂And the enable signal SEN2 to the selector 323._ThreeAnd an enable signal SEN3 to the selector 323._FourTo supply.
[0484]
The bit branch selection circuit 320 is provided to calculate the logarithmic soft output Iλ in units of bits. The bit corresponding branch selection circuit 320 uses the branch input / output information BIO0 supplied from the output data selection circuit 318 to select a branch corresponding to the bit. At this time, the bit corresponding branch selection circuit 320 selects a branch based on the control signals M1, M2, and M3 supplied from the effective branch selection circuit 317. The bit corresponding branch selection circuit 320 generates enable signals EN00 and EN01 indicating whether the input corresponding to the selected branch is “0” or “1”, and the enable signal EN00 is selected by the selector 323.₁And the enable signal EN01 is sent to the selector 323.₂To supply.
[0485]
Similar to the bit corresponding branch selection circuit 320, the bit corresponding branch selection circuit 321 is provided for calculating the logarithmic soft output Iλ in units of bits. The bit corresponding branch selection circuit 321 uses the branch input / output information BIO1 supplied from the output data selection circuit 318 to select a branch corresponding to the bit. At this time, the bit branch selection circuit 321 selects a branch based on the control signals M1, M2, and M3 supplied from the valid branch selection circuit 317. The bit corresponding branch selection circuit 321 generates enable signals EN10 and EN11 indicating whether the input corresponding to the selected branch is “0” or “1”, and the enable signal EN10 is selected as the selector 323._ThreeAnd the enable signal EN11 to the selector 323._FourTo supply.
[0486]
Similar to the bit corresponding branch selection circuit 320, the bit corresponding branch selection circuit 322 is provided for calculating the logarithmic soft output Iλ in units of bits. The bit corresponding branch selection circuit 322 uses the branch input / output information BIO2 supplied from the output data selection circuit 318 to select a branch corresponding to the bit. At this time, the bit corresponding branch selection circuit 322 selects a branch based on the control signals M1, M2, and M3 supplied from the valid branch selection circuit 317. The bit corresponding branch selection circuit 322 generates enable signals EN20 and EN21 indicating whether the input corresponding to the selected branch is “0” or “1”, and uses the enable signal EN20 as a log-sum operation circuit 312._FiveAnd the enable signal EN21 is supplied to the log-sum operation circuit 312.₆To supply.
[0487]
Selector 323₁Is based on the control signal AP supplied from the selection control signal generation circuit 316 and includes an enable signal SEN0 supplied from the symbol corresponding branch selection circuit 319 and an enable signal EN00 supplied from the bit corresponding branch selection circuit 320. Select one of them. Specifically, the selector 323₁Is a case where the output data selection control signal CITM indicates that the control signal AP outputs information on information symbols or information bits, and the prior probability information format information CAPP indicates that it is a symbol unit. Selects the enable signal SEN0 supplied from the symbol corresponding branch selection circuit 319. Selector 323₁Outputs the selected enable signal ENS0 to the log-sum operation circuit 312.₁To supply.
[0488]
Selector 323₂Is based on the control signal AP supplied from the selection control signal generation circuit 316 and includes an enable signal SEN1 supplied from the symbol corresponding branch selection circuit 319 and an enable signal EN01 supplied from the bit corresponding branch selection circuit 320. Select one of them. Specifically, the selector 323₂Is a case where the output data selection control signal CITM indicates that the control signal AP outputs information on information symbols or information bits, and the prior probability information format information CAPP indicates that it is a symbol unit. Selects the enable signal SEN1 supplied from the symbol branch selection circuit 319. Selector 323₂The log-sum operation circuit 312 outputs the selected enable signal ENS1.₂To supply.
[0489]
Selector 323_ThreeBased on the control signal AP supplied from the selection control signal generation circuit 316, the enable signal SEN2 supplied from the symbol corresponding branch selection circuit 319 and the enable signal EN10 supplied from the bit corresponding branch selection circuit 321 Select one of them. Specifically, the selector 323_ThreeIs a case where the output data selection control signal CITM indicates that the control signal AP outputs information on information symbols or information bits, and the prior probability information format information CAPP indicates that it is a symbol unit. Selects the enable signal SEN2 supplied from the symbol branch selection circuit 319. Selector 323_ThreeOutputs the selected enable signal ENS2 to the log-sum operation circuit 312._ThreeTo supply.
[0490]
Selector 323_FourIs based on the control signal AP supplied from the selection control signal generation circuit 316, the enable signal SEN3 supplied from the symbol corresponding branch selection circuit 319 and the enable signal EN11 supplied from the bit corresponding branch selection circuit 321. Select one of them. Specifically, the selector 323_FourIs a case where the output data selection control signal CITM indicates that the control signal AP outputs information on information symbols or information bits, and the prior probability information format information CAPP indicates that it is a symbol unit. Selects the enable signal SEN3 supplied from the symbol branch selection circuit 319. Selector 323_FourThe log-sum operation circuit 312 outputs the selected enable signal ENS3._FourTo supply.
[0491]
Such an enable signal generation circuit 311 uses the output data selection control signal CITM, the prior probability information format information CAPP, the memory number information MN, and the branch input / output information BIO, to enable signals ENS0, ENS1, corresponding to the selected branch. ENS2, ENS3, EN20, and EN21 are generated, and the log-sum operation circuit 312 is generated.₁, 312₂, 312_Three, 312_Four, 312_Five, 312₆To supply.
[0492]
Log-sum operation circuit 312₁42, the number of log-sum operation cell circuits 325 of the number represented by M × 2-1 is assumed, where M is the maximum number of code states to be decoded._nHave Here, the log-sum operation circuit 312₁, Which decodes a code having a maximum of 16 states, and 31 log-sum operation cell circuits 325₁, 325₃₁It shall have.
[0493]
Log-sum operation cell circuit 325₁The two differentiators 326₁, 326₂And six selectors 327, 328, 329, 332, 336, 338, a selection control signal generation circuit 330 that generates a control signal for controlling the selection operation by the selectors 327, 328, and 329, and a selector 332. A selection control signal generation circuit 331 for generating a control signal for controlling the selection operation, an AND gate 333, an OR gate 334, and a lookup table 335 for storing the value of the correction term in the log-sum correction as a table; And an adder 337.
[0494]
Differentiator 326₁Of the data AGB supplied from the Iα + Iγ + Iβ calculating circuit 310, the difference between the corresponding predetermined data AGB000, AGB001 is obtained according to the sign. Strictly speaking, the differentiator 326₁If the data AGB000 and AGB001 are each composed of, for example, 13 bits, the most significant bit of the lower 6 bits of the data AGB000 is appended with “1”, and the lower 6 bits of the data AGB001 The difference from the one with “0” added to the most significant bit is taken. Differentiator 326₁Supplies the calculated difference value DA1 to the selector 327 and the selection control signal generation circuit 330.
[0495]
Differentiator 326₂The difference between predetermined data AGB001 and AGB000 corresponding to the sign of the data AGB supplied from the Iα + Iγ + Iβ calculation circuit 310 is obtained. Strictly speaking, the differentiator 326₂If the data AGB000 and AGB001 are each composed of, for example, 13 bits, the most significant bit of the lower 6 bits of the data AGB001 is appended with “1” and the lower 6 bits of the data AGB000. The difference from the one with “0” added to the most significant bit is taken. Differentiator 326₂Supplies the calculated difference value DA0 to the selector 328 and the selection control signal generation circuit 330.
[0496]
The selector 327 is based on the control signal SL1 supplied from the selection control signal generation circuit 330, and the differencer 326.₁One of the difference value DA1 supplied from the data and the data having the predetermined value N1 is selected. Specifically, since the value of the correction term for the difference value DA1 has a property of asymptotically approaching a predetermined value, the selector 327 determines that the value of the difference value DA1 exceeds the predetermined value N1. For this, data having a predetermined value N1 is selected. The selector 327 supplies the data SDA1 obtained by the selection to the selector 329.
[0497]
The selector 328 is based on the control signal SL1 supplied from the selection control signal generation circuit 330 and the differencer 326.₂One of the difference value DA0 supplied from the data and the data having the predetermined value N1 is selected. Specifically, since the value of the correction term for the difference value DA0 has a property of asymptotically approaching a predetermined value, the selector 328 determines that the value of the difference value DA0 exceeds the predetermined value N1. For this, data having a predetermined value N1 is selected. The selector 328 supplies data SDA0 obtained by the selection to the selector 329.
[0498]
The selector 329 selects one of the data SDA1 supplied from the selector 327 and the data SDA0 supplied from the selector 328 based on the control signal SL2 supplied from the selection control signal generation circuit 330. . Specifically, the selector 329 selects the data SDA1 supplied from the selector 327 when the value of the data AGB000 is larger than the value of the data AGB001. The selector 329 supplies the data DM obtained by the selection to the lookup table 335.
[0499]
The selection control signal generation circuit 330 generates a control signal SL1 for controlling the selection operation by the selectors 327 and 328 based on the data AGB00 and AGB01 and the difference values DA1 and DA0, and the selection operation by the selector 329. A control signal SL2 is generated for controlling. The selection control signal generation circuit 330 also supplies the generated control signal SL2 to the selection control signal generation circuit 331. At this time, the selection control signal generation circuit 330 divides the upper bits and the lower bits of the metric based on the data AGB00 and AGB01 in the same manner as the selection control signal generation circuit 232 described above, and makes a determination for selection. Control signals SL1 and SL2 indicating sentences are generated, which will be described later.
[0500]
The selection control signal generation circuit 331 controls the selection operation by the selector 332 based on the enable signals EN000 and EN001 of the enable signal ENS0 supplied from the enable signal generation circuit 311 and the control signal SL2. A signal SEL is generated.
[0501]
The selector 332 selects one of the data AGB000 and AGB001 based on the control signal SEL supplied from the selection control signal generation circuit 331. The selector 332 supplies the data DAG obtained by the selection to the adder 337.
[0502]
The AND gate 333 takes the logical product of the enable signals EN000 and EN001. The AND gate 333 supplies the obtained logical product ENA to the selector 336 as a control signal for selection.
[0503]
The OR gate 334 takes the logical sum of the enable signals EN000 and EN001. The OR gate 334 supplies the obtained logical sum EN to the selector 338 as a control signal for selection, and uses the log-sum operation cell circuit 325 as the enable signal EN100.₁₇To supply.
[0504]
The lookup table 335 stores the value of the correction term in the log-sum correction as a table. The lookup table 335 reads the value of the correction term corresponding to the value of the data DM supplied from the selector 329 from the table, and supplies it to the selector 336 as data RDM.
[0505]
The selector 336 selects one of the data RDM supplied from the lookup table 335 and the data having a predetermined value N2 based on the logical product ENA supplied from the AND gate 333. Specifically, the selector 336 selects the data RDM when the logical product ENA is “1”. The selector 336 supplies the data SDM obtained by selection to the adder 337. The predetermined value N2 is an offset value that is added so as to unify positive / negative identification codes of data CAG described later. In other words, the data DAG, which is one of the data AGB000 and AGB001, can take a value across the positive and negative values, but expressing both positive and negative values causes an increase in circuit scale. Therefore, the log-sum operation cell circuit 325₁In FIG. 2, a predetermined value N2 to be added by an adder 337, which will be described later, is introduced so as to unify the positive / negative identification codes of the data DAG.
[0506]
The adder 337 adds the data DAG supplied from the selector 332 and the data SDM supplied from the selector 336. The adder 337 supplies the calculated data CAG to the selector 338.
[0507]
The selector 338 selects either one of the data CAG supplied from the adder 337 and data having a predetermined value N3 based on the logical sum EN supplied from the OR gate 334. Specifically, the selector 338 selects the data CAG when the logical sum EN is “1”. The selector 338 outputs the data AGL obtained by the selection to the log-sum operation cell circuit 325.₁₇To supply.
[0508]
Such a log-sum operation circuit 325₁Is the first round in the winning game, as will be described later, using the data AGB000 and data AGB001 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN000 and enable signal EN001 supplied from the enable signal generating circuit 311. By performing an operation similar to that described above, one log-sum operation in the cumulative addition operation of the log-sum operation performed when calculating the logarithmic soft output Iλ is performed. Log-sum operation circuit 325₁Uses the calculated data AGL as data AGB100, and performs a log-sum operation cell circuit 325 that performs an operation similar to the second round in the winning game.₁₇And the enable signal EN100 is sent to the log-sum operation cell circuit 325.₁₇To supply.
[0509]
Log-sum operation circuit 325₂Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB002 and data AGB003 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN002 and enable signal EN003 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₂Uses the calculated data AGL as data AGB101 and the log-sum operation cell circuit 325.₁₇And the enable signal EN101 is sent to the log-sum operation cell circuit 325.₁₇To supply.
[0510]
Log-sum operation circuit 325_ThreeIs a log-sum operation circuit 325.₁The detailed description is omitted, but the data AGB004 and data AGB005 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN004 and enable signal EN005 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325_ThreeUses the calculated data AGL as data AGB102, and performs a log-sum operation cell circuit 325 that performs an operation similar to the second round in the winning game.₁₈And the enable signal EN102 is sent to the log-sum operation cell circuit 325.₁₈To supply.
[0511]
Log-sum operation circuit 325_FourIs a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB006 and data AGB007 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal EN006 and the enable signal EN007 supplied from the enable signal generation circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325_FourUses the calculated data AGL as the data AGB 103 and the log-sum operation cell circuit 325.₁₈And the enable signal EN103 is sent to the log-sum operation cell circuit 325.₁₈To supply.
[0512]
Log-sum operation circuit 325_FiveIs a log-sum operation circuit 325.₁The detailed description is omitted, but the data AGB008 and data AGB009 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN008 and enable signal EN009 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325_FiveUses the calculated data AGL as data AGB104 and performs a log-sum operation cell circuit 325 that performs an operation similar to the second round in the winning game.₁₉And the enable signal EN104 is sent to the log-sum operation cell circuit 325.₁₉To supply.
[0513]
Log-sum operation circuit 325₆Is a log-sum operation circuit 325.₁However, although detailed description is omitted, data AGB010 and data AGB011 supplied from the Iα + Iγ + Iβ calculating circuit 310, and an enable signal EN010 and an enable signal EN011 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₆Uses the calculated data AGL as data AGB 105 and the log-sum operation cell circuit 325.₁₉And the enable signal EN105 is sent to the log-sum operation cell circuit 325.₁₉To supply.
[0514]
Log-sum operation circuit 325₇Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB012 and data AGB013 supplied from the Iα + Iγ + Iβ calculating circuit 310, and the enable signal EN012 and the enable signal EN013 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₇Uses the calculated data AGL as data AGB 106 and performs a log-sum operation cell circuit 325 that performs an operation similar to that of the second round in the winning game.₂₀And the enable signal EN106 is sent to the log-sum operation cell circuit 325.₂₀To supply.
[0515]
Log-sum operation circuit 325₈Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB014 and data AGB015 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN014 and enable signal EN015 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₈Uses the calculated data AGL as data AGB 107 and the log-sum operation cell circuit 325.₂₀And the enable signal EN107 is sent to the log-sum operation cell circuit 325.₂₀To supply.
[0516]
Log-sum operation circuit 325₉Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB016 and data AGB017 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN016 and enable signal EN017 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₉Uses the calculated data AGL as the data AGB 108, and performs a log-sum operation cell circuit 325 that performs an operation similar to the second round in the winning game._{twenty one}And the enable signal EN108 is sent to the log-sum operation cell circuit 325._{twenty one}To supply.
[0517]
Log-sum operation circuit 325_TenIs a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB018 and data AGB019 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN018 and enable signal EN019 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325_TenUses the calculated data AGL as data AGB109 and the log-sum operation cell circuit 325._{twenty one}And the enable signal EN109 is sent to the log-sum operation cell circuit 325._{twenty one}To supply.
[0518]
Log-sum operation circuit 325₁₁Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB020 and data AGB021 supplied from the Iα + Iγ + Iβ calculation circuit 310, and the enable signal EN020 and the enable signal EN021 supplied from the enable signal generation circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₁₁Uses the calculated data AGL as data AGB110 and performs a log-sum operation cell circuit 325 that performs an operation similar to that of the second round in the winning game._{twenty two}And the enable signal EN110 is sent to the log-sum operation cell circuit 325._{twenty two}To supply.
[0519]
Log-sum operation circuit 325₁₂Is a log-sum operation circuit 325.₁The detailed description is omitted, but the data AGB022 and data AGB023 supplied from the Iα + Iγ + Iβ calculating circuit 310, and the enable signal EN022 and the enable signal EN023 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₁₂Uses the calculated data AGL as data AGB111 and the log-sum operation cell circuit 325._{twenty two}And an enable signal EN111 is sent to the log-sum operation cell circuit 325._{twenty two}To supply.
[0520]
Log-sum operation circuit 325₁₃Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB024 and data AGB025 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN024 and the enable signal EN025 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₁₃Uses the calculated data AGL as data AGB112, and performs a log-sum operation cell circuit 325 that performs an operation similar to the second round in the winning game._{twenty three}And the enable signal EN112 is supplied to the log-sum operation cell circuit 325._{twenty three}To supply.
[0521]
Log-sum operation circuit 325₁₄Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB026 and data AGB027 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN026 and enable signal EN027 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₁₄Uses the calculated data AGL as the data AGB 113 and the log-sum operation cell circuit 325._{twenty three}And the enable signal EN113 is sent to the log-sum operation cell circuit 325._{twenty three}To supply.
[0522]
Log-sum operation circuit 325₁₅Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB028 and data AGB029 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN028 and the enable signal EN029 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₁₅Uses the calculated data AGL as data AGB 114, and performs a log-sum operation cell circuit 325 that performs an operation similar to the second round in the winning game._{twenty four}And the enable signal EN114 is sent to the log-sum operation cell circuit 325._{twenty four}To supply.
[0523]
Log-sum operation circuit 325₁₆Is a log-sum operation circuit 325.₁However, although detailed description is omitted, the data AGB030 and data AGB031 supplied from the Iα + Iγ + Iβ calculating circuit 310 and the enable signal EN030 and the enable signal EN031 supplied from the enable signal generating circuit 311 are used. Thus, by performing an operation similar to the first round in the winning game, one log-sum operation in the cumulative addition operation of the log-sum operation is performed. Log-sum operation circuit 325₁₆Uses the calculated data AGL as data AGB 115 and the log-sum operation cell circuit 325._{twenty four}And the enable signal EN115 is sent to the log-sum operation cell circuit 325._{twenty four}To supply.
[0524]
Log-sum operation circuit 325₁₇Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₁Data AGB100 and enable signal EN100 supplied from the log-sum operation cell circuit 325₂By using the data AGB101 and the enable signal EN101 supplied from the above, an operation similar to the second round in the winning game is performed to perform one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325₁₇Uses the calculated data AGL as data AGB200, and performs a log-sum operation cell circuit 325 that performs an operation similar to the third round in the winning game._{twenty five}And the enable signal EN200 is sent to the log-sum operation cell circuit 325._{twenty five}To supply.
[0525]
Log-sum operation circuit 325₁₈Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner._ThreeData AGB102 and enable signal EN102 supplied from, and log-sum operation cell circuit 325_FourBy using the data AGB 103 and the enable signal EN103 supplied from the above, an operation similar to the second round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325₁₈Uses the calculated data AGL as data AGB 201 and the log-sum operation cell circuit 325._{twenty five}And the enable signal EN201 is sent to the log-sum operation cell circuit 325._{twenty five}To supply.
[0526]
Log-sum operation circuit 325₁₉Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner._FiveData AGB 104 and enable signal EN 104 supplied from, and log-sum operation cell circuit 325₆By using the data AGB 105 and the enable signal EN 105 supplied from the above, an operation similar to the second round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325₁₉Uses the calculated data AGL as data AGB202, and performs a log-sum operation cell circuit 325 that performs an operation similar to the third round in the winning game.₂₆And the enable signal EN202 is supplied to the log-sum operation cell circuit 325.₂₆To supply.
[0527]
Log-sum operation circuit 325₂₀Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₇Data AGB 106 and enable signal EN 106, and log-sum operation cell circuit 325 supplied from₈By using the data AGB 107 and the enable signal EN 107 supplied from the above, an operation similar to the second round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325₂₀The log-sum operation cell circuit 325 uses the calculated data AGL as data AGB 203.₂₆And the enable signal EN203 is sent to the log-sum operation cell circuit 325.₂₆To supply.
[0528]
Log-sum operation circuit 325_{twenty one}Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₉Data AGB 108 and enable signal EN 108 supplied from, and log-sum operation cell circuit 325_TenBy using the data AGB 109 and the enable signal EN 109 supplied from the above, an operation similar to the second round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325_{twenty one}Uses the calculated data AGL as data AGB 204 and performs a log-sum operation cell circuit 325 that performs an operation similar to the third round in the winning game.₂₇And the enable signal EN204 is sent to the log-sum operation cell circuit 325.₂₇To supply.
[0529]
Log-sum operation circuit 325_{twenty two}Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₁₁Data AGB 110 and enable signal EN 110, and log-sum operation cell circuit 325 supplied from₁₂By using the data AGB 111 and the enable signal EN 111 supplied from the above, an operation similar to the second round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325_{twenty two}Uses the calculated data AGL as data AGB 205 and the log-sum operation cell circuit 325.₂₇And the enable signal EN205 is sent to the log-sum operation cell circuit 325.₂₇To supply.
[0530]
Log-sum operation circuit 325_{twenty three}Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₁₃Data AGB 112 and enable signal EN 112 supplied from, and log-sum operation cell circuit 325₁₄By using the data AGB 113 and the enable signal EN 113 supplied from, an operation similar to the second round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325_{twenty three}Uses the calculated data AGL 206 as data AGB 206, and performs a log-sum operation cell circuit 325 that performs an operation similar to the third round in the winning game.₂₈And the enable signal EN206 is sent to the log-sum operation cell circuit 325.₂₈To supply.
[0531]
Log-sum operation circuit 325_{twenty four}Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₁₅Data AGB 114 and enable signal EN 114 supplied from, and log-sum operation cell circuit 325₁₆Using the data AGB 115 and the enable signal EN 115 supplied from, one log-sum operation in the cumulative addition operation of the log-sum operation is performed by performing an operation similar to the second round in the winning game. Log-sum operation circuit 325_{twenty four}Uses the calculated data AGL as the data AGB 207 and the log-sum operation cell circuit 325.₂₈And the enable signal EN207 is sent to the log-sum operation cell circuit 325.₂₈To supply.
[0532]
Log-sum operation circuit 325_{twenty five}Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₁₇Data AGB200 and enable signal EN200 supplied from, and log-sum operation cell circuit 325₁₈By using the data AGB 201 and the enable signal EN 201 supplied from, an operation similar to the third round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325_{twenty five}Uses the calculated data AGL as data AGB300 and performs a log-sum operation cell circuit 325 that performs an operation similar to that of the fourth round in the winning game.₂₉And an enable signal EN300 is sent to the log-sum operation cell circuit 325.₂₉To supply.
[0533]
Log-sum operation circuit 325₂₆Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₁₉Data AGB 202 and enable signal EN 202 supplied from, and log-sum operation cell circuit 325₂₀By using the data AGB 203 and the enable signal EN 203 supplied from, an operation similar to the third round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325₂₆Uses the calculated data AGL as data AGB 301 and the log-sum operation cell circuit 325.₂₉And an enable signal EN301 is sent to the log-sum operation cell circuit 325.₂₉To supply.
[0534]
Log-sum operation circuit 325₂₇Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner._{twenty one}Data AGB 204 and enable signal EN 204 supplied from, and log-sum operation cell circuit 325_{twenty two}By using the data AGB 205 and the enable signal EN205 supplied from the above, an operation similar to the third round in the winning game is performed, thereby performing one log-sum operation in the cumulative addition operation of the log-sum operation. Log-sum operation circuit 325₂₇Uses the calculated data AGL as data AGB302 and performs a log-sum operation cell circuit 325 that performs an operation similar to that of the fourth round in the winning game.₃₀And the enable signal EN302 is sent to the log-sum operation cell circuit 325.₃₀To supply.
[0535]
Log-sum operation circuit 325₂₈Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner._{twenty three}Data AGB 206 and enable signal EN 206 supplied from, and log-sum operation cell circuit 325_{twenty four}By using the data AGB 207 and the enable signal EN 207 supplied from, a log-sum operation in the cumulative addition operation of the log-sum operation is performed by performing an operation similar to the third round in the winning game. Log-sum operation circuit 325₂₈Uses the calculated data AGL as data AGB 303 and the log-sum operation cell circuit 325.₃₀And the enable signal EN303 is sent to the log-sum operation cell circuit 325.₃₀To supply.
[0536]
Log-sum operation circuit 325₂₉Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner._{twenty five}Data AGB300 and enable signal EN300 supplied from, and log-sum operation cell circuit 325₂₆Using the data AGB 301 and the enable signal EN 301 supplied from, one log-sum operation in the cumulative addition operation of the log-sum operation is performed by performing an operation similar to the fourth round in the winning game. Log-sum operation circuit 325₂₉Uses the calculated data AGL 400 as data AGB400, and the log-sum operation cell circuit 325 performs an operation similar to the fifth round in the winning game, here the final game.₃₁And the enable signal EN400 is sent to the log-sum operation cell circuit 325.₃₁To supply.
[0537]
Log-sum operation circuit 325₃₀Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₂₇Data AGB 302 and enable signal EN 302 supplied from, and a log-sum operation cell circuit 325₂₈By using the data AGB 303 and the enable signal EN303 supplied from the above, a log-sum operation in the cumulative addition operation of the log-sum operation is performed by performing an operation similar to the fourth round in the winning game. Log-sum operation circuit 325₃₀Uses the calculated data AGL as data AGB 401 and the log-sum operation cell circuit 325.₃₁And the enable signal EN401 is sent to the log-sum operation cell circuit 325.₃₁To supply.
[0538]
Log-sum operation circuit 325₃₁Is a log-sum operation circuit 325.₁The log-sum operation cell circuit 325 is not described in detail but is configured in a similar manner.₂₉Data AGB 400 and enable signal EN 400 supplied from, and log-sum operation cell circuit 325₃₀Using the data AGB 401 and the enable signal EN 401 supplied from, one log-sum operation in the cumulative addition operation of the log-sum operation is performed by performing an operation similar to the final game in the winning game. Log-sum operation circuit 325₃₁Does not output the calculated enable signal EN500, but outputs the calculated data AGL as data AGB500. The data AGB 500 is supplied to the Iλ calculation circuit 313 as data L00.
[0539]
Such a log-sum operation circuit 312₁Uses the data AGB and the enable signal ENS0 to perform an operation similar to a winning game based on the enable signal corresponding to each branch on the trellis, for example, the input of the branch on the trellis is “0”. A cumulative addition operation of a log-sum operation is performed to calculate data L00.
[0540]
Log-sum operation circuit 312₂Is the log-sum operation circuit 312.₁The log-sum operation circuit 312 is configured using the data AGB and the enable signal ENS1, although detailed description thereof is omitted.₁Similarly to the above, by performing an operation similar to a winning game based on an enable signal corresponding to each branch on the trellis, for example, a cumulative addition operation of a log-sum operation in which the input of the branch on the trellis is “1” is performed. To calculate data L01. Log-sum operation circuit 312₂Supplies the calculated data L01 to the Iλ calculation circuit 313.
[0541]
In addition, the log-sum operation circuit 312_ThreeLog-sum operation circuit 312₁The log-sum operation circuit 312 is configured using the data AGB and the enable signal ENS2, although detailed description thereof is omitted.₁Similarly to the above, by performing an operation similar to a winning game based on an enable signal corresponding to each branch on the trellis, for example, a cumulative addition operation of a log-sum operation in which the input of the branch on the trellis is “0” is performed. To calculate the data L10. Log-sum operation circuit 312_ThreeSupplies the calculated data L10 to the Iλ calculation circuit 313.
[0542]
Further, the log-sum operation circuit 312_FourLog-sum operation circuit 312₁The log-sum operation circuit 312 uses the data AGB and the enable signal ENS3, although detailed description is omitted.₁Similarly to the above, by performing an operation similar to a winning game based on an enable signal corresponding to each branch on the trellis, for example, a cumulative addition operation of a log-sum operation in which the input of the branch on the trellis is “1” is performed. To calculate data L11. Log-sum operation circuit 312_FourSupplies the calculated data L11 to the Iλ calculation circuit 313.
[0543]
Furthermore, the log-sum operation circuit 312_FiveLog-sum operation circuit 312₁The log-sum operation circuit 312 is configured using the data AGB and the enable signal ENS20.₁Similarly to the above, by performing an operation similar to a winning game based on an enable signal corresponding to each branch on the trellis, for example, a cumulative addition operation of a log-sum operation in which the input of the branch on the trellis is “0” is performed. To calculate data L20. Log-sum operation circuit 312_FiveSupplies the calculated data L20 to the Iλ calculation circuit 313.
[0544]
In addition, the log-sum operation circuit 312₆Log-sum operation circuit 312₁The log-sum operation circuit 312 is configured using the data AGB and the enable signal ENS21.₁Similarly to the above, by performing an operation similar to a winning game based on an enable signal corresponding to each branch on the trellis, for example, a cumulative addition operation of a log-sum operation in which the input of the branch on the trellis is “1” is performed. To calculate data L21. Log-sum operation circuit 312₆Supplies the calculated data L21 to the Iλ calculation circuit 313.
[0545]
The Iλ calculation circuit 313 includes three differentiators 324.₁324₂324_ThreeHave
[0546]
Differentiator 324₁Is the log-sum operation circuit 312.₁Data L00 supplied from the log-sum and the log-sum operation circuit 312₂The difference from the data L01 supplied from the above is taken. Differentiator 324₁The data LM0 calculated by the above is subjected to, for example, 2's complement notation conversion.
[0547]
Differentiator 324₂Is the log-sum operation circuit 312._ThreeL10 supplied from the log-sum and the log-sum operation circuit 312_FourThe difference from the data L11 supplied from the above is taken. Differentiator 324₂The data LM1 calculated by the above is subjected to, for example, 2's complement notation conversion.
[0548]
Differentiator 324_ThreeIs the log-sum operation circuit 312._FourData L20 supplied from the log-sum and the log-sum operation circuit 312₆The difference from the data L21 supplied from the above is taken. Differentiator 324_ThreeThe data LM2 calculated by the above is subjected to, for example, 2's complement notation conversion.
[0549]
Such an Iλ calculation circuit 313 includes a log-sum operation circuit 312.₁, 312₂, 312_Three, 312_FourThe data L00, L01, L10, and L11, which are supplied from each of the above and are expressed as so-called straight binary, are bundled and output as a logarithmic soft output SLM calculated in symbol units. Further, the Iλ calculation circuit 313 includes a differentiator 324.₁324₂324_ThreeThe data LM0, LM1, and LM2 in 2's complement notation calculated by each of the above are bundled and output as a logarithmic soft output BLM calculated in bit units.
[0550]
The soft output calculation circuit 161 configured as described above realizes the cumulative addition operation of the log-sum operation corresponding to the input of each branch on the trellis by performing an operation similar to a winning game using the enable signal. The logarithmic soft output Iλ can be calculated in symbol units or bit units, and output as logarithmic soft outputs SLM and BLM, respectively. These logarithmic soft outputs SLM and BLM are supplied to the external information calculation circuit 163, the amplitude adjustment and clipping circuit 164, and the hard decision circuit 165.
[0551]
The reception value or prior probability information separation circuit 162 separates and extracts the reception value or prior probability information from the delay reception data DAD output from the reception data and delay storage circuit 155 and subjected to a predetermined delay. . The reception value or prior probability information separation circuit 162 receives the input delayed reception data DAD based on the reception value format information CRTY supplied from the control circuit 60 and the input bit number information IN supplied from the code information generation circuit 151. Isolate.
[0552]
Specifically, the received value or prior probability information separation circuit 162 can be realized as having four selectors 341, 342, 343, and 344 as shown in FIG.
[0553]
The selector 341 selects one of the delay reception data DAD3 and DAD4 among the delay reception data DAD based on the input bit number information IN.
Specifically, the selector 341 selects the delay reception data DAD4 when the number of input bits to the element encoder is “1”. The selector 341 outputs the selected data as delayed reception data DAS.
[0554]
The selector 342 selects either one of the delay reception data DAD0 of the delay reception data DAD and the delay reception data DAS supplied from the selector 341 based on the reception value format information CRTY. Specifically, the selector 342 selects the delay reception data DAD0 when the reception value format information CRTY indicates external information. The selector 342 outputs the selected data as delayed reception data PD0.
[0555]
The selector 343 selects one of the delay reception data DAD1 and DAD4 among the delay reception data DAD based on the reception value format information CRTY. Specifically, the selector 343 selects the delay reception data DAD1 when the reception value format information CRTY indicates external information. The selector 343 outputs the selected data as delayed reception data PD1.
[0556]
The selector 344 selects one of the delay reception data DAD2 and DAD5 among the delay reception data DAD based on the reception value format information CRTY. Specifically, the selector 344 selects the delay reception data DAD2 when the reception value format information CRTY indicates external information. The selector 344 outputs the selected data as delayed reception data PD2.
[0557]
The received value or prior probability information separation circuit 162 bundles the delayed received data DAD0, DAD1, DAD2, and DAD3 out of the input delayed received data DAD, and is a delayed received value expressed as a so-called offset binary. While outputting as DRC, the delay reception data DAS, DAD4, and DAD5 are bundled and output as delay prior probability information DAP, and the delay reception data PD0, PD1, and PD2 are bundled and output as delay external information DEX. The delayed received value DRC is supplied to the external information calculation circuit 163 and the hard decision circuit 165, the delayed prior probability information DAP is supplied to the external information calculation circuit 163, and the delayed external information DEX is directly selected as the delayed external information SDEX. 120₂To be supplied.
[0558]
The external information calculation circuit 163 includes a logarithmic soft output SLM or logarithmic soft output BLM supplied from the soft output calculation circuit 161, and a delay reception value DRC or delay prior probability information DAP supplied from the reception value or prior probability information separation circuit 162. The external information OE is calculated using
[0559]
Specifically, as shown in FIG. 44, for example, the external information calculation circuit 163 includes an information bit external information calculation circuit 350 that calculates external information for information bits, and an information symbol external information calculation that calculates external information for information symbols. The circuit 351, the code external information calculation circuit 352 that calculates the external information for the code, and two selectors 353 and 354 can be realized.
[0560]
The information bit external information calculation circuit 350 includes, for example, three external information calculation cell circuits 355.₁, 355₂, 355_ThreeHave These external information calculation cell circuits 355₁, 355₂, 355_ThreeAre substantially constituted by a differentiator (not shown) that takes the difference between the logarithmic soft output BLM and the delay prior probability information DAP.
[0561]
External information calculation cell circuit 355₁Calculates the difference between the logarithmic soft output BLM0 of the logarithmic soft output BLM and the delay prior probability information DAP0 of the delay prior probability information DAP, performs amplitude adjustment and clipping on the difference value, and After performing offset binary notation conversion, etc., it is output as external information EX0.
[0562]
External information calculation cell circuit 355₂Calculates the difference between the logarithmic soft output BLM1 of the logarithmic soft output BLM and the delay prior probability information DAP1 of the delay prior probability information DAP, performs amplitude adjustment and clipping on the difference value, and After performing offset binary notation conversion, etc., it is output as external information EX1.
[0563]
External information calculation cell circuit 355_ThreeCalculates the difference between the logarithmic soft output BLM2 of the logarithmic soft output BLM and the delay prior probability information DAP2 of the delay prior probability information DAP, performs amplitude adjustment and clipping on the difference value, and After performing offset binary notation conversion, etc., it is output as external information EX2.
[0564]
Such an information bit external information calculation circuit 350 calculates, for example, three systems of external information EX0, EX1, and EX2 in units of bits, and bundles these external information EX0, EX1, and EX2 and supplies them to the selector 353 as external information EXB. To do.
[0565]
The information symbol external information calculation circuit 351 includes, for example, four external information calculation cell circuits 356.₁, 356₂, 356_Three, 356_FourAnd a normalization circuit 357. Among these units, the external information calculation cell circuit 356₁, 356₂, 356_Three, 356_FourAre external information calculation cell circuits 355, respectively.₁, 355₂, 355_ThreeIn the same manner as described above, it is substantially composed of a differentiator (not shown) that takes the difference between the logarithmic soft output SLM and the delay prior probability information DAP.
[0566]
External information calculation cell circuit 356₁Calculates the difference between the logarithmic soft output SLM0 of the logarithmic soft output SLM and the data having the predetermined value M, and after performing amplitude adjustment and clipping on the difference value, it is normalized as the external information ED0. To the circuit 357.
[0567]
External information calculation cell circuit 356₂Calculates the difference between the logarithmic soft output SLM1 of the logarithmic soft output SLM and the delay prior probability information DAP0 of the delay prior probability information DAP, and after performing amplitude adjustment and clipping on the difference value The external information ED1 is supplied to the normalization circuit 357.
[0568]
External information calculation cell circuit 356_ThreeCalculates a difference between the logarithmic soft output SLM2 of the logarithmic soft output SLM and the delay prior probability information DAP1 of the delay prior probability information DAP, and after performing amplitude adjustment and clipping on the difference value The external information ED2 is supplied to the normalization circuit 357.
[0569]
External information calculation cell circuit 356_FourCalculates the difference between the logarithmic soft output SLM3 of the logarithmic soft output SLM and the delay prior probability information DAP2 of the delay prior probability information DAP, and after performing amplitude adjustment and clipping on the difference value The external information ED3 is supplied to the normalization circuit 357.
[0570]
The normalization circuit 357, as will be described later, the external information calculation cell circuit 356.₁, 356₂, 356_Three, 356_FourNormalization is performed to correct the bias in the distribution of the external information ED0, ED1, ED2, and ED3 calculated by the above and reduce the amount of information. Specifically, the normalization circuit 357 includes an external information calculation cell circuit 356.₁, 356₂, 356_Three, 356_FourOf the external information ED0, ED1, ED2, ED3 calculated by the above, for each of the external information ED0, ED1, ED2, ED3, the one having the maximum value is adjusted to a predetermined value such as “0”, for example. After adding a predetermined value, clipping is performed according to the required dynamic range, and further normalization is performed so that the value of external information for one symbol is different from the values of external information for all other symbols. Do. The normalization circuit 357 outputs the external information after normalization as external information EX0, EX1, EX2.
[0571]
Such an information symbol external information calculation circuit 351 calculates, for example, three systems of external information EX0, EX1, and EX2 in units of symbols, and bundles these external information EX0, EX1, and EX2 and supplies them to the selector 353 as external information EXS. To do.
[0572]
The sign external information calculation circuit 352 includes, for example, three external information calculation cell circuits 358.₁358₂358_ThreeHave These external information calculation cell circuits 358₁358₂358_ThreeAre external information calculation cell circuits 355, respectively.₁, 355₂, 355_ThreeIn the same manner as described above, it is substantially composed of a differentiator (not shown) that takes the difference between the logarithmic soft output BLM and the delayed received value DRC.
[0573]
External information calculation cell circuit 358₁Calculates the difference between the logarithmic soft output BLM0 of the logarithmic soft output BLM and the delay reception value APS0 of the delay reception value DRC, performs amplitude adjustment and clipping on the difference value, and further offset binary After notation conversion, etc., it is output as external information EX0.
[0574]
External information calculation cell circuit 358₂Calculates the difference between the logarithmic soft output BLM1 of the logarithmic soft output BLM and the delay reception value APS1 of the delay reception value DRC, performs amplitude adjustment and clipping on the difference value, and further offset binary After notation conversion, etc., it is output as external information EX1.
[0575]
External information calculation cell circuit 358_ThreeCalculates the difference between the logarithmic soft output BLM2 of the logarithmic soft output BLM and the delay reception value APS2 of the delay reception value DRC, performs amplitude adjustment and clipping on the difference value, and displays the offset binary notation After conversion, etc., it is output as external information EX2.
[0576]
Such a code external information calculation circuit 352 calculates, for example, three systems of external information EX0, EX1, and EX2, and bundles these external information EX0, EX1, and EX2 and supplies them to the selector 354 as external information EXC.
[0577]
The selector 353 is one of external information EXB supplied from the information bit external information calculation circuit 350 and external information EXS supplied from the information symbol external information calculation circuit 351 based on the prior probability information format information CAPP. Select one. Specifically, the selector 353 selects the external information EXS when the prior probability information format information CAPP indicates that it is a symbol unit. The selector 353 supplies the external information ES obtained by selection to the selector 354.
[0578]
The selector 354 selects either the external information ES supplied from the selector 353 or the external information EXC supplied from the sign external information calculation circuit 352 based on the output data selection control signal CITM. Specifically, the selector 354 selects the external information EXC when the output data selection control signal CITM indicates that the information for the code is output. The selector 354 outputs the external information OE obtained by selection to the outside.
[0579]
The external information calculation circuit 163 calculates external information OE using the input log soft output SLM or log soft output BLM and the delay received value DCR or the delay prior probability information DAP, and the external information OE is calculated. As it is, selector 120 as external information SOE₁To supply.
[0580]
Although not shown, the amplitude adjustment and clipping circuit 164 adjusts the amplitude of the logarithmic soft output SLM in symbol units and clips it to a predetermined dynamic range, and adjusts the amplitude of the logarithmic soft output BLM in bit units and And a circuit that clips to a dynamic range. At this time, the amplitude adjustment and clipping circuit 164 performs logarithmic soft outputs SLM and BLM based on the output data selection control signal CITM supplied from the outside and the prior probability information format information CAPP supplied from the control circuit 60, respectively. Is output as a logarithmic soft output OL after amplitude adjustment of the data clipped to a predetermined dynamic range. This logarithmic soft output OL is directly used as the soft output SOL as the selector 120.₁To be supplied.
[0581]
The hard decision circuit 165 makes a hard decision on the logarithmic soft outputs SLM and BLM, which are decoded values, and makes a hard decision on the delayed received value DRC. At this time, the hard decision circuit 165 is based on the output data selection control signal CITM supplied from the outside, the received value format information CRTY, the prior probability information format information CAPP, and the signal point arrangement information CSIG supplied from the control circuit 60. Then, the log soft outputs SLM and BLM and the delay received value DRC are hard-decided. Here, when the encoding device 1 performs encoding by TTCM or SCTCM, the encoding device 1 performs modulation by the 8PSK modulation method, and the signal point arrangement information CSIG is: It is assumed that eight signal point arrangement information CSIG0, CSIG1, CSIG2, CSIG3, CSIG4, CSIG5, CSIG6, and CSIG7 are included.
[0582]
Specifically, for example, as shown in FIG. 45, the hard decision circuit 165 controls the selection operation by the inverter 360, the minimum symbol calculation circuit 361 that calculates the symbol having the minimum value, and the selector 369 described later. Control signal generation circuit 368 for generating a control signal of, selectors 369 and 371, and I for performing demapping of I / Q values when the encoding apparatus 1 performs encoding by TTCM or SCTCM / Q demapping circuit 370 can be realized.
[0583]
Inverter 360 inverts a predetermined bit group of logarithmic soft output BLM supplied from soft output calculation circuit 161 and expressed in two's complement notation, and outputs the result as decoded bit hard decision information BHD.
[0584]
The minimum symbol calculation circuit 361 can be realized, for example, as having three comparison circuits 362, 364, 366 and three selectors 363, 365, 367.
[0585]
The comparison circuit 362 compares the magnitude relationships of the logarithmic soft outputs SLM0 and SLM1 among the logarithmic soft outputs SLM supplied from the soft output calculation circuit 161 and expressed in straight binary notation. The comparison circuit 362 supplies a control signal SL0 indicating the obtained magnitude relationship to the selector 367 and also supplies it to the selector 363 as a control signal for selection.
[0586]
Based on the control signal SL0 supplied from the comparison circuit 362, the selector 363 selects a logarithmic soft output SLM0, SLM1 having a small value. The selector 363 supplies the data SSL0 obtained by the selection to the comparison circuit 366.
[0587]
The comparison circuit 364 compares the magnitude relationships of the logarithmic soft outputs SLM2 and SLM3 among the logarithmic soft outputs SLM supplied from the soft output calculation circuit 161. The comparison circuit 364 supplies a control signal SL1 indicating the obtained magnitude relationship to the selector 367 and also supplies it to the selector 365 as a selection control signal.
[0588]
Based on the control signal SL1 supplied from the comparison circuit 364, the selector 365 selects a logarithmic soft output SLM2, SLM3 having a smaller value. The selector 365 supplies the data SSL1 obtained by the selection to the comparison circuit 366.
[0589]
The comparison circuit 366 compares the magnitude relationship between the data SSL0 supplied from the selector 363 and the data SSL1 supplied from the selector 365. The comparison circuit 366 supplies a control signal SEL1 indicating the obtained magnitude relationship to the selector 367 as a control signal for selection.
[0590]
The selector 367 selects one of the control signal SL0 supplied from the comparison circuit 362 and the control signal SL1 supplied from the comparison circuit 364 based on the control signal SEL1 supplied from the comparison circuit 366. . Specifically, the selector 367 selects the control signal SL1 when the value of the data SSL0 is larger than the value of the data SSL1. The selector 367 outputs the data obtained by selection as the control signal SEL0.
[0591]
Such a minimum symbol calculation circuit 361 calculates the smallest value of the logarithmic soft output SLM in symbol units, and supplies it to the selector 369 as decoded symbol hard decision information SHD in which the control signals SEL0 and SEL1 are bundled. To do.
[0592]
The selection control signal generation circuit 368 controls the selection operation by the selector 369 based on the output data selection control signal CITM supplied from the outside and the prior probability information format information CAPP supplied from the control circuit 60. A control signal AIS is generated.
[0593]
Based on the control signal AIS supplied from the selection control signal generation circuit 368, the selector 369 and the decoded bit hard decision information BHD supplied from the inverter 360 and the decoded symbol hard decision information supplied from the minimum symbol calculation circuit 361. Either one of SHD is selected. Specifically, the selector 369 indicates that the output data selection control signal CITM indicates that the control signal AIS outputs information for an information symbol or information bit, and the prior probability information format information CAPP indicates that the control signal AIS is a symbol unit. If it is shown, the decoded symbol hard decision information SHD is selected. The selector 369 outputs the selected data as decoded value hard decision information DHD1.
[0594]
The hard decision circuit 165 obtains the decoded bit hard decision information BHD and the decoded symbol hard decision information SHD by these units, and outputs the decoded value hard decision information DHD1 selected by the selector 369 as the decoded value hard decision information DHD. To do. The decoded value hard decision information DHD is output to the outside as it is as the decoded value hard decision information SDH.
[0595]
The hard decision circuit 165 uses the inverter 360 to obtain the decoded bit hard decision information BHD, which is due to the data notation. That is, the decoded bit hard decision information BHD is obtained on the premise of the logarithmic soft output BLM expressed in two's complement notation as described above. Therefore, the hard decision circuit 165 uses the inverter 360 to make a decision on a bit-by-bit basis by making a decision using a predetermined bit group of the logarithmic soft output BLM, specifically the inverted bit obtained by inverting the most significant bit The logarithmic soft output BLM calculated in (1) can be determined hard.
[0596]
In the hard decision circuit 165, the I / Q demapping circuit 370 includes, for example, a look-up table 372 that stores a demapping table, seven selectors 373, 374, 375, 376, 377, 379, and 380. It can be realized as having a selection control signal generation circuit 378 for generating a control signal for controlling the selection operation by the selectors 379 and 380.
[0597]
The lookup table 372 stores a table for demapping received values. Specifically, the lookup table 372 stores boundary values for the I axis on the I / Q plane as a table, as will be described later. The lookup table 372 includes a boundary corresponding to a combination of a value of the delay reception value IR corresponding to the in-phase component and a value of the delay reception value QR corresponding to the quadrature component among the delay reception values DRC expressed in the offset binary notation. The values are read from the table and supplied to the selection control signal generation circuit 378 as, for example, four-line boundary value data BDR0, BDR1, BDR2, and BDR3.
[0598]
The selector 373 selects one of the signal point arrangement information CSIG2 and CSIG6 based on the delayed reception value QR. Specifically, the selector 373 selects the signal point arrangement information CSIG2 when the delayed reception value QR indicates a positive value. The selector 373 supplies the selected data to the selector 380 as signal point arrangement information SSSS0.
[0599]
The selector 374 selects one of the signal point arrangement information CSIG3 and CSIG5 based on the delayed reception value QR. Specifically, the selector 374 selects the signal point arrangement information CSIG3 when the delayed reception value QR indicates a positive value. The selector 374 supplies the selected data to the selector 376 as signal point arrangement information SS0.
[0600]
The selector 375 selects one of the signal point arrangement information CSIG1 and CSIG7 based on the delayed reception value QR. Specifically, the selector 375 selects the signal point arrangement information CSIG1 when the delayed reception value QR indicates a positive value. The selector 375 supplies the selected data to the selector 376 as signal point arrangement information SS1.
[0601]
The selector 376 selects one of the signal point arrangement information SS0 supplied from the selector 374 and the signal point arrangement information SS1 supplied from the selector 375 based on the delay reception value IR. Specifically, the selector 376 selects the signal point arrangement information SS1 when the delayed reception value IR indicates a positive value. The selector 376 supplies the selected data to the selector 379 as signal point arrangement information SSS0.
[0602]
The selector 377 selects either one of the data having a predetermined value M and the signal point arrangement information CSIG4 based on the delayed reception value IR. Specifically, the selector 377 selects data having a predetermined value M when the delayed reception value IR indicates a positive value. The selector 377 supplies the selected data to the selector 379 as signal point arrangement information SSS1.
[0603]
The selection control signal generation circuit 378 controls the selection operation by the selector 379 based on the delayed reception value QR and the boundary value data BDR0, BDR1, BDR2, and BDR3 supplied from the lookup table 372. In addition to generating SEL5, a control signal SEL6 for controlling the selection operation by the selector 380 is generated.
[0604]
The selector 379 selects one of the signal point arrangement information SSS0 and SSS1 based on the control signal SEL5 supplied from the selection control signal generation circuit 378. The selector 379 supplies the selected data to the selector 380 as signal point arrangement information SSSS1.
[0605]
The selector 380 selects one of the signal point arrangement information SSSS0 and SSSS1 based on the control signal SEL6 supplied from the selection control signal generation circuit 378. The selector 380 supplies the selected data to the selector 371 as received value hard decision information IRH.
[0606]
Such an I / Q demapping circuit 370 obtains received value hard decision information IRH when the encoding device 1 performs encoding by TTCM or SCTCM.
[0607]
Further, in the hard decision circuit 165, the selector 371 includes a predetermined bit group of the delay reception value DCR, the received value hard decision information BRH indicating the hard decision result in offset binary notation, and the I / Q demap circuit 370. Either one of the supplied received value hard decision information IRH is selected. Specifically, the selector 371 selects the received value hard decision information IRH when the received value format information CRTY indicates that the encoding apparatus 1 performs encoding by TTCM or SCTCM. To do. The selector 371 outputs the selected data as received value hard decision information RHD. This received value hard decision information RHD is output to the outside as it is as received value hard decision information SRH.
[0608]
Note that the hard decision circuit 165 does not perform the bit inversion processing for obtaining the received value hard decision information BRH as in the case of obtaining the decoded bit hard decision information BHD described above, but this is due to the data notation. Is. That is, the received value hard decision information BRH is obtained on the assumption of the delayed received value DRC in offset binary notation as described above. Therefore, the hard decision circuit 165 can make a hard decision on the delayed received value DRC by making a decision using a predetermined bit group of the delayed received value DRC, specifically, the most significant bit.
[0609]
Such a hard decision circuit 165 obtains decoded value hard decision information SDH by making a hard decision on logarithmic soft outputs SLM and BLM that are decoded values, and makes a hard decision on the delayed received value DRC to obtain received value hard decision information SRH. Ask. These decoded value hard decision information SDH and received value hard decision information SRH are output to the outside as decoded value hard decision information DHD and received value hard decision information RHD, respectively, and are monitored as necessary.
[0610]
When the soft-output decoding circuit 90 described above receives the soft-input decoded reception value TSR, the Iγ calculation circuit 156 and the Iγ distribution circuit 157 calculate the log likelihood Iγ each time the reception value is received, and calculate Iα. When all the received values are received after calculating the log likelihood Iα by the circuit 158, the log likelihood Iβ is calculated for each state at all times by the Iβ calculation circuit 159. Then, the element decoder 50 calculates the logarithmic soft output Iλ at each time using the logarithmic likelihoods Iα, Iβ and Iγ calculated by the soft output calculation circuit 161, and outputs the logarithmic soft output Iλ to the outside. Or supplied to the external information calculation circuit 163. Also, the element decoder 50 calculates the external information at each time by the external information calculation circuit 163.
In this way, the element decoder 50 can perform soft output decoding using the Log-BCJR algorithm using the decoded reception value TSR and the external information or the interleave data TEXT. In particular, the soft output decoding circuit 90 can perform soft output decoding for an arbitrary code regardless of the code configuration of the element encoder in PCCC, SCCC, TTCM, or SCTCM.
[0611]
Various features relating to the soft output decoding circuit 90 will be further described in “5.” described later.
[0612]
2-3 Details of interleaver
Next, the interleaver 100 will be described in detail. Prior to the description of the specific configuration, the basic design concept of the interleaver 100 will be described.
[0613]
As will be described later, the interleaver 100 can perform an interleaving process and a deinterleaving process, and can delay an input received value. Therefore, the interleaver 100 includes a RAM for delaying the input received value and a RAM for interleaving the input data. As will be described later, these RAMs are actually shared, and are used by being switched according to a mode indicating a code configuration including the type of interleaving to be performed.
[0614]
For example, as shown in FIG. 46, the delay RAM is configured so as to be seen as one dual-port RAM including banks A and B from a control circuit described later which the interleaver 100 has. Here, it is assumed that the control circuit cannot simultaneously access even addresses or odd addresses by a write address used for writing data to the RAM and a read address used for reading data. In the interleaver 100, when the delay RAM is used to delay by an even length, for example, 0, 1, 2, 3, 4,..., DL-2, DL-1, 0, 1, Data is stored at each address in the RAM based on the write address such as 2,. In the interleaver 100, for example, each address in the RAM is based on read addresses such as 1, 2, 3, 4, 5,..., DL-1, 0, 1, 2, 3,. Data is read from. Further, the interleaver 100 realizes an odd-length delay by holding an output delayed by an even-length in a register or the like. Actually, the delay RAM is composed of a plurality of RAMs for upper addresses and lower addresses of the banks A and B, for example, as shown in FIG. Therefore, in the interleaver 100, for example, as shown in FIG. 48, it is necessary to appropriately convert the address generated by the control circuit and give it to each RAM. In FIG. 47, the most significant bit of the address is inverted in order to simplify the designation of the address when inputting / outputting a plurality of symbols, as will be described later.
[0615]
On the other hand, as shown in FIG. 49, for example, the interleaving RAM is configured so that it appears to the control circuit as two RAMs including banks A and B. As described above, the interleaver 100 can switch between the interleave process and the deinterleave process. Therefore, in the interleaver 100, when interleaving is performed, usually, for example, count up such as 0, 1, 2, 3,...,. Based on the sequential write address generated by counting down in this way, data is stored at each address in the RAM as the bank A for writing. In the interleaver 100, data is read from each address in the RAM as the read bank B based on the random read address. On the other hand, in the interleaver 100, when deinterleaving is performed, data is stored at each address in the RAM as the bank A for writing based on a random write address, contrary to the interleaving process. Based on the sequential read address, data is read from each address in the RAM as the read bank B. In the interleaver 100, for example, as shown in FIG. 50, the address is converted to an address used for each of the banks A and B based on a sequential write address and a random read address, and is given to each RAM.
[0616]
Next, input / output to / from the address storage circuit 110 as viewed from the interleaver 100 will be described.
[0617]
The address storage circuit 110 basically outputs read address data ADA0, ADA1, and ADA2, which are, for example, three systems of random address data based on the sequential address data IAA supplied from the interleaver 100. To do. As described above, when a plurality of systems of read address data ADA are provided from the address storage circuit 110 to the interleaver 100, the interleaver 100 can perform a plurality of types of interleaving with respect to data of up to three symbols. it can.
[0618]
For example, as shown in FIG. 51A, when the interleaver 100 performs random interleaving on the input data of one symbol, the three systems of read address data ADA0, ADA0, Of the ADA1 and ADA2, the read address data ADA0 is used for interleaving. In the following description, random interleaving is referred to as random interleaving.
[0619]
In addition, as shown in FIG. 5B, the interleaver 100 performs three systems of read address data ADA0, ADA1 from the address storage circuit 110 when performing random interleaving on the input data of two symbols. , ADA2 are interleaved using read address data ADA0, ADA1.
[0620]
Further, as shown in FIG. 5C, the interleaver 100 performs the interleaving from the address storage circuit 110 when individually interleaving the input data of two symbols based on different addresses. Of the read address data ADA0, ADA1 and ADA2, the read address data ADA0 and ADA1 are used for interleaving. In the following description, such interleaving is referred to as inline interleaving.
[0621]
Furthermore, as shown in FIG. 4D, the interleaver 100 holds combinations of bits for input data of two symbols, that is, based on the same address for each symbol. When interleaving is performed, among the three systems of read address data ADA0, ADA1, and ADA2 from the address storage circuit 110, interleave is performed using the read address data ADA0 and ADA1. In the following description, such interleaving is referred to as pair-wise interleaving.
[0622]
Further, as shown in FIG. 5E, the interleaver 100, when performing random interleaving on the input data of 3 symbols, reads out the three systems of read address data ADA0, ADA1 from the address storage circuit 110. , ADA2 are used for interleaving.
[0623]
Further, as shown in FIG. 5F, when the interleaver 100 performs inline interleaving on the input data of three symbols, the three systems of read address data ADA0 and ADA1 from the address storage circuit 110 are used. , ADA2 are used for interleaving.
[0624]
Furthermore, when the interleaver 100 performs pair-wise interleaving on the input data of three symbols as shown in FIG. 5G, the three systems of read address data ADA0, Interleaving is performed using all of ADA1 and ADA2.
[0625]
As described above, the interleaver 100 can perform a plurality of types of interleaving using the read address data ADA of a plurality of systems provided from the address storage circuit 110. Of course, the plurality of types of interleaving includes a plurality of types of deinterleaving that performs the reverse replacement of the interleaving. The interleaver 100 has a plurality of RAMs, and implements a plurality of types of interleaving by appropriately selecting and switching the RAM to be used according to the type of interleaving.
[0626]
A specific method of using the plurality of RAMs will be described later.
[0627]
Now, an interleaver 100 capable of performing such interleaving processing or deinterleaving processing is configured as shown in FIG. 52, for example. The interleaver 100 includes a control circuit 400 that performs various processes such as address generation, a delay address generation circuit 401 that generates a delay address, an odd-length delay compensation circuit 402 that compensates for an odd-length delay, and input address data Is converted to interleave address data, an interleave address conversion circuit 403, a delay address conversion circuit 404 that converts input address data into delay address data, and a storage circuit 407 to be described later.₁407₂, 407₁₆Address selection circuit 405 for selecting address data to be distributed to memory, and storage circuit 407₁407₂, 407₁₆An input data selection circuit 406 for selecting data to be distributed to the memory and, for example, 16 storage circuits 407₁407₂, 407₁₆And an output data selection circuit 408 for selecting data to be output.
[0628]
The control circuit 400 includes a storage circuit 407 described later.₁407₂, 407₁₆For controlling the writing and / or reading of data to and from the selector 120_FiveWhen the interleave start position signal TIS supplied from is input, a write address and a read address used for interleaving or deinterleaving are generated. At this time, the control circuit 400 writes based on the interleave mode signal CDIN supplied from the outside, the interleave length information CINL supplied from the control circuit 60, and the operation mode information CBF indicating that the delay should be delayed by the interleave length. An address and a read address are generated. The control circuit 400 supplies write address data IWA that is generated sequential address data to the interleave address conversion circuit 403. The control circuit 400 supplies the generated sequential address data IAA to the address storage circuit 110 and also supplies it to the interleave address conversion circuit 403 as interleave length delayed read address data IRA.
[0629]
Further, as will be described later, the control circuit 400 inputs termination position information CNFT, termination period information CNFL, termination state information CNFD, puncture cycle information CNEL, and puncture pattern information CNEP supplied from the control circuit 60. Then, based on the interleave length information CINL, the interleaver non-output position information CNO and the delayed interleave start position signal CDS are generated, and the end time information CGT, the end state information CGS, and the erase position information CGE are generated. To do. After the elapse of time corresponding to the interleave length, the control circuit 400 converts the generated information into interleaver non-output position information INO, delayed interleave start position signal IDS, end time information IGT, and end state information IGS, respectively. As the erasure position information IGE, the selector 120 is synchronized with the head of the frame._TenTo supply. The control circuit 400 also supplies the generated interleaver non-output position information CNO to the address selection circuit 405.
[0630]
As will be described later, the write address data IWA, which is sequential address data generated by the control circuit 400, is used when the interleave mode signal CDIN instructs the interleaver 100 to perform interleave processing. The memory circuit 407₁407₂, 407₁₆If the interleave mode signal CDIN indicates that the interleaver 100 performs deinterleave processing, the memory circuit 407 is used.₁407₂, 407₁₆Address data used for reading data from the. Similarly, the sequential address data IAA generated by the control circuit 400 indicates that the interleave mode signal CDIN indicates that the interleaver 100 performs an interleave process, and the storage circuit 407₁407₂, 407₁₆This is for reading random address data used for reading data from the address storage circuit 110, but the interleave mode signal CDIN instructs the interleaver 100 to perform deinterleave processing. In this case, the memory circuit 407₁407₂, 407₁₆Random address data used for writing data to the address is read from the address storage circuit 110.
[0631]
In addition, when generating the write address and the read address, the control circuit 400 generates sequential address data by counting up by a counter (not shown). However, the control circuit 400 generates the counter for the write address and the read address. Although the counter for use will be described later, it is provided individually.
[0632]
The delay address generation circuit 401 generates delay address data based on the interleave length information CINL supplied from the control circuit 60. The delay address generation circuit 401 supplies the delay address conversion circuit 404 with the delay write address data DWA that is the generated write address data and the delay read address data DRA that is the read address data.
[0633]
The odd length delay compensation circuit 402 is provided to compensate for the odd length delay. That is, as described above, the interleaver 100 is configured by using two banks of RAM when performing the delay. Since the interleaver 100 switches between writing and reading of data for each time slot between the banks as will be described later, the RAM has a delay length, that is, a word number corresponding to half the time slot of the interleave length. By using two banks, data delay can be realized. However, in this case, the interleaver 100 has a delay length limited to an even length. Therefore, the odd-length delay compensation circuit 402 is provided to cope with the odd-length delay, and when performing even-length delay based on the interleave length information CINL supplied from the control circuit 60, data When only delay by RAM is performed for TDI and odd length delay is performed, a delay of -1 minute by RAM and a delay of one time slot by a register are performed for data TDI. The data TDI that is the data to be delayed is selected.
[0634]
Specifically, the odd-length delay compensation circuit 402 has six registers 410 as shown in FIG. 53, for example, when the data TDI is composed of six systems of data TDI0, TDI1, TDI2, TDI3, TDI4, and TDI5.₁410₂410_Three410_Four410_Five410₆And six selectors 411₁, 411₂, 411_Three, 411_Four, 411_Five, 411₆It can implement | achieve as what has.
[0635]
Register 410₁When data TDI0 is input, this data TDI0 is held for one time slot. Register 410₁The stored data DDD0 is sent to the selector 411.₁To supply.
[0636]
Register 410₂When data TDI1 is input, this data TDI1 is held for one time slot. Register 410₂The stored data DDD1 is sent to the selector 411.₂To supply.
[0637]
Register 410_ThreeWhen data TDI2 is input, the data TDI2 is held for one time slot. Register 410_ThreeThe stored data DDD2 is sent to the selector 411._ThreeTo supply.
[0638]
Register 410_FourWhen data TDI3 is input, the data TDI3 is held for one time slot. Register 410_FourThe stored data DDD3 is sent to the selector 411._FourTo supply.
[0639]
Register 410_FiveWhen data TDI4 is input, the data TDI4 is held for one time slot. Register 410_FiveThe stored data DDD4 is sent to the selector 411._FiveTo supply.
[0640]
Register 410₆When data TDI5 is input, the data TDI5 is held for one time slot. Register 410₆The stored data DDD5 is sent to the selector 411.₆To supply.
[0641]
Selector 411₁Is based on the interleave length information CINL.₁One of data DDD0 and data TDI0 supplied from is selected. Specifically, the selector 411₁Selects the data TDI0 when the interleave length is an even length. Selector 411₁Supplies the selected data DS0 to the input data selection circuit 406 as data D0. This selector 411₁It goes without saying that the interleaving length information CINL input to is actually the least significant bit of the bit string representing the interleaving length information CINL.
[0642]
Selector 411₂Is based on the interleave length information CINL.₂One of data DDD1 and data TDI1 supplied from is selected. Specifically, the selector 411₂Selects the data TDI1 when the interleave length is an even length. Selector 411₂Supplies the selected data DS1 to the input data selection circuit 406 as data D1. This selector 411₂It goes without saying that the interleaving length information CINL input to is actually the least significant bit of the bit string representing the interleaving length information CINL.
[0643]
Selector 411_ThreeIs based on the interleave length information CINL._ThreeOne of data DDD2 and data TDI2 supplied from is selected. Specifically, the selector 411_ThreeSelects the data TDI2 when the interleave length is an even length. Selector 411_ThreeSupplies the selected data DS2 to the input data selection circuit 406 as data D2. This selector 411_ThreeIt goes without saying that the interleaving length information CINL input to is actually the least significant bit of the bit string representing the interleaving length information CINL.
[0644]
Selector 411_FourIs based on the interleave length information CINL._FourOne of data DDD3 and data TDI3 supplied from is selected. Specifically, the selector 411_FourSelects the data TDI3 when the interleave length is an even length. Selector 411_FourSupplies the selected data DS3 to the input data selection circuit 406 as data D3. This selector 411_FourIt goes without saying that the interleaving length information CINL input to is actually the least significant bit of the bit string representing the interleaving length information CINL.
[0645]
Selector 411_FiveIs based on the interleave length information CINL._FiveOne of data DDD4 and data TDI4 supplied from is selected. Specifically, the selector 411_FiveSelects the data TDI4 when the interleave length is an even length. Selector 411_FiveSupplies the selected data DS4 to the input data selection circuit 406 as data D4. This selector 411_FiveIt goes without saying that the interleaving length information CINL input to is actually the least significant bit of the bit string representing the interleaving length information CINL.
[0646]
Selector 411₆Is based on the interleave length information CINL.₆One of data DDD5 and data TDI5 supplied from is selected. Specifically, the selector 411₆Selects the data TDI5 when the interleave length is an even length. Selector 411₆Supplies the selected data DS5 to the input data selection circuit 406 as data D5. This selector 411₆It goes without saying that the interleaving length information CINL input to is actually the least significant bit of the bit string representing the interleaving length information CINL.
[0647]
When the odd length delay compensation circuit 402 receives the data TDI, in the case of the even length delay, the data TDI is output without passing through the register, and in the case of the odd length delay, the data TDI is 1 by the register. Output only after holding the time slot.
[0648]
The interleave address conversion circuit 403 performs control based on the interleave mode signal CDIN supplied from the outside, the interleaver type information CINT supplied from the control circuit 60, and the operation mode information CBF indicating that the delay should be delayed by the interleave length. Of the write address data IWA and interleave length delayed read address data IRA that are sequential address data supplied from the circuit 400 and the read address data ADA that is random address data supplied from the address memory circuit 110 Address data is selected and converted to interleave address data. The interleave address conversion circuit 403 supplies, for example, six types of address data AA0, BA0, AA1, BA1, AA2, and BA2 obtained by the conversion to the address selection circuit 405. The interleave address conversion circuit 403 generates, for example, four systems of control signals IOBS, IOBP0, IOBP1, and IOBP2 for instructing a selection operation in the output data selection circuit 408 based on the input information. Is supplied to the output data selection circuit 408.
[0649]
The delay address conversion circuit 404 selects desired address data from the delay write address data DWA and the delay read address data DRA supplied from the delay address generation circuit 401, and converts them into delay address data. . The delay address conversion circuit 404 supplies the address selection circuit 405 with, for example, two systems of address data DAA and DBA obtained by the conversion. The delay address conversion circuit 404 generates, for example, two systems of control signals DOBS and DOBP for instructing a selection operation in the output data selection circuit 408 based on the input information, and selects these control signals as output data selection. Supply to circuit 408.
[0650]
The address selection circuit 405 generates address data supplied from the interleave address conversion circuit 403 based on the interleaver type information CINT supplied from the control circuit 60 and the interleaver non-output position information CNO supplied from the control circuit 400. Among the AA0, BA0, AA1, BA1, AA2, and BA2 and the address data DAA and DBA supplied from the delay address conversion circuit 404, the storage circuit 407₁407₂, 407₁₆Address data to be distributed to is selected. The address selection circuit 405 stores the selected address data AR00, AR01,.₁407₂, 407₁₆To supply.
[0651]
In addition to the interleaver type information CINT and the interleaver non-output position information CNO, the address selection circuit 405 is generated by the control circuit 400 and inputted via the interleave address conversion circuit 405, although not shown. A storage circuit 407 for interleaving or deinterleaving₁407₂, 407₁₆A write permission signal for the signal, a signal indicating a bank for writing, and a control signal generated by the delay address conversion circuit 404, and a storage circuit 407 for performing a delay₁407₂, 407₁₆A write permission signal and a signal indicating a write bank are input. Based on these pieces of information, the address selection circuit 405 stores the storage circuit 407.₁407₂, 407₁₆Write permission signal XWE for the memory circuit 407₁407₂, 407₁₆A clock inhibit signal IH for inhibiting the clock signal to the memory circuit 407;₁407₂, 407₁₆And a partial write control signal PW for generating so-called partial write. The address selection circuit 405 receives the write enable signal XWE, the clock block signal IH, and the partial write control signal PW as the storage circuit 407.₁407₂, 407₁₆To supply.
[0652]
The input data selection circuit 406 includes a selector 120._FourFor example, three types of data TII0, TII1, and TII2 supplied from the input are input as data I0, I1, and I2, and data D0, D1, D2, D3, D4, and D5 supplied from the odd-length delay compensation circuit 402 are input. Entered. Based on the interleave mode signal CDIN supplied from the outside, the interleaver type information CINT and the interleaver input / output replacement information CIPT supplied from the control circuit 60, the input data selection circuit 406 receives data I0, I1, I2, and so on. Of D0, D1, D2, D3, D4 and D5, the memory circuit 407₁407₂, 407₁₆Select the data to distribute to. In particular, the input data selection circuit 406 receives data I0, I1, and I2 when interleaving or deinterleaving the input data, and the storage circuit 407 among these data I0, I1, and I2 is input.₁407₂, 407₁₆Select the data to distribute to. The input data selection circuit 406 inputs delay data D0, D1, D2, D3, D4, and D5 when the input data is delayed, and these data D0, D1, D2, D3, and D4. , D5, the memory circuit 407₁407₂, 407₁₆Select the data to distribute to. The input data selection circuit 406 stores the selected data IR00, IR01,.₁407₂, 407₁₆To supply.
[0653]
As will be described later, the input data selection circuit 406 has a function of interchanging between symbols when interleaving a plurality of symbols. That is, the input data selection circuit 406 has a function of changing the order of the symbols for the input data I0, I1, and I2 based on the interleaver input / output replacement information CIPT.
[0654]
Memory circuit 407₁407₂, 407₁₆Each has a plurality of selectors in addition to a RAM having a partial write function. Memory circuit 407₁407₂, 407₁₆Are the data IR00, IR01,..., Supplied from the input data selection circuit 406 to the addresses specified by the address data AR00, AR01,..., AR15 supplied from the address selection circuit 405, respectively. Write and store IR15. Then, the memory circuit 407₁407₂, 407₁₆Read out the stored data from the addresses specified by the address data AR00, AR01,..., AR15 supplied from the address selection circuit 405, and output them as data OR00, OR01,. The data is supplied to the data selection circuit 408. At this time, the memory circuit 407₁407₂, 407₁₆Starts writing data based on the write permission signal XWE supplied from the address selection circuit 405.
In addition, the memory circuit 407₁407₂, 407₁₆Can also stop any operation including writing and / or reading, respectively, based on the clock block signal IH.
[0655]
Further, the memory circuit 407₁407₂, 407₁₆Can write data by the partial write function based on the partial write control signal PW. That is, in a normal RAM, when a certain address is designated, a memory cell for the number of bits corresponding to this address is selected, and information is written to all these memory cells at once. Is done. On the other hand, in a partial write RAM, the write operation does not write information to all selected memory cells at once, but writes only to a memory cell of an arbitrary bit among memory cells selected by an address. Is done. Memory circuit 407₁407₂, 407₁₆Each has a RAM having such a partial write function, and information can be written to a part of a designated address based on the partial write control signal PW.
[0656]
The interleaver 100 includes these storage circuits 407.₁407₂, 407₁₆By controlling the writing and / or reading of data to / from, interleaving processing and deinterleaving processing, and delay processing of received values can be realized.
[0657]
Specifically, the memory circuit 407₁407₂, 407₁₆As shown in FIG. 54, for example, each can be realized as having an inverter 420, five selectors 421, 422, 423, 425, 426, and a RAM 424 with a partial write function. In the figure, the memory circuit 407 is generically named. In the same figure, the address data AR00, AR01,..., AR15 supplied from the address selection circuit 405 are collectively referred to as address data AR, and the data IR00, IR01,. .., IR15 are collectively referred to as data IR, and data OR00, OR01,..., OR15 supplied to the output data selection circuit 408 are collectively referred to as data OR.
[0658]
The inverter 420 receives the most significant bit of the address data AR and inverts this most significant bit. The inverter 420 supplies the inverted bit IAR obtained by inversion to the selector 421.
[0659]
Based on the partial write control signal PW supplied from the address selection circuit 405, the selector 421 selects either the inverted bit IAR supplied from the inverter 420 or the bit whose value is “0”. Output as 1-bit data HPW. Specifically, the selector 421 selects the inverted bit IAR when the partial write control signal PW instructs to write data by the partial write function. The data HPW selected by the selector 421 is converted into, for example, 8 bits in parallel and supplied to the RAM 424 as data VIH.
[0660]
Based on the partial write control signal PW supplied from the address selection circuit 405, the selector 422 selects one of the most significant bit of the address data AR and the bit whose value is “0”. Output as bit data LPW. Specifically, the selector 422 selects the most significant bit of the address data AR when the partial write control signal PW instructs to write data by the partial write function. The data LPW selected by the selector 422 is converted into, for example, 8 bits in parallel and supplied to the RAM 424 as data VIL.
[0661]
The selector 423 receives the data IR divided into upper bits and lower bits. For example, when the data IR is composed of 16 bits, the selector 423 receives the upper 8 bits of data IR [15: 8] and the lower 8 bits of data IR [7: 0]. The selector 423 selects either the upper bit or the lower bit of the data IR based on the partial write control signal PW supplied from the address selection circuit 405. Specifically, the selector 423 selects the lower bit of the data IR when the partial write control signal PW is an instruction to write data by the partial write function. The data IR1 selected by the selector 423 is bundled with the lower-order bit data IR0 of the data IR and supplied to the RAM 424 as data I (= {IR1, IR0}).
[0662]
Briefly speaking, the RAM 424 performs writing of data IR and reading of data OR based on the address data AR. However, since the RAM 424 has a partial write function as described above, the address data AR is simply used. The data IR is input and the data OR is not output.
[0663]
The RAM 424 is supplied with the write permission signal XWE and the clock inhibition signal IH supplied from the address selection circuit 405. When the write permission signal XWE is input to the RAM 424, data can be written. In the RAM 424, data I (= {IR1, IR0}) is written based on the address data IA, which is data excluding the most significant bit of the address data AR, and the data VIH and VIL. Further, from the RAM 424, data OH and OL are read based on the address data IA and the data VIH and VIL. Both of these data OH and OL are supplied to selectors 425 and 426. In addition, when the clock inhibition signal IH is input, the RAM 424 stops all operations including writing and / or reading.
[0664]
Details of each data input / output to / from the RAM 424 will be described later.
[0665]
The selector 425 selects one of the data OH and OL supplied from the RAM 424 based on the data LPD obtained by delaying the data LPW supplied from the selector 422, and outputs the data SOH. . Specifically, the selector 425 selects the data OH when the data LPD is “0”, and selects the data OL when the data LPD is “1”. That is, the selector 425 is provided to determine which of the upper bit data or the lower bit data is to be output in the address direction in consideration of data writing and reading by the partial write function. .
[0666]
The selector 426 selects one of the data OH and OL supplied from the RAM 424 based on the data LPD obtained by delaying the data LPW supplied from the selector 422, and outputs the data SOL. . Specifically, the selector 426 selects the data OL when the data LPD is “0”, and selects the data OH when the data LPD is “1”. That is, the selector 426 determines whether to output upper bit data or lower bit data in the address direction in consideration of data writing and reading by the partial write function, similarly to the selector 425. Is provided.
[0667]
The data SOH selected by the selector 425 and the data SOL selected by the selector 426 are supplied to the output data selection circuit 408 as data OR (= {SOH, SOL}).
[0668]
Such a memory circuit 407₁407₂, 407₁₆, Write data IR00, IR01,..., IR15 and read data OR00, OR01,..., OR15 based on the address data AR00, AR01,.
[0669]
Note that the memory circuit 407₁407₂, 407₁₆As described above, each can write data by the partial write function, which will be described later.
[0670]
The output data selection circuit 408 includes an interleave mode signal CDIN supplied from the outside, interleaver type information CINT and interleaver input / output replacement information CIPT supplied from the control circuit 60, and control supplied from the interleave address conversion circuit 403. Based on the signals IOBS, IOBP0, IOBP1, and IOBP2 and the control signals DOBS and DOBP supplied from the delay address conversion circuit 404, the memory circuit 407 is provided.₁407₂, 407₁₆Of the data OR00, OR01,..., OR15 supplied from the above, the data to be output is selected. When interleaving or deinterleaving is performed on the input data, the output data selection circuit 408 selects the selected data as, for example, three systems of interleaver output data IIO0, IIO1, and IIO2, respectively.₇To supply. In addition, when the input data is delayed, the output data selection circuit 408 selects the selected data as, for example, six systems of interleave length delay received values IDO0, IDO1, IDO2, IDO3, IDO4, IDO5, respectively. 120₆To supply.
[0671]
As will be described later, the output data selection circuit 408 has a function of performing mutual replacement between symbols when deinterleaving is performed on a plurality of symbols. That is, the output data selection circuit 408 has a function of changing the order of the symbols for the output interleaver output data IIO0, IIO1, and IIO2 based on the interleaver input / output replacement information CIPT.
[0672]
When performing the interleaving process, the interleaver 100 described above uses the write address data IWA, which is the sequential address data generated by the control circuit 400, by the address selection circuit 405 and the appropriate storage circuit 407.₁407₂, 407₁₆And the input data selection circuit 406 transfers the data I0, I1, and I2 to an appropriate storage circuit 407.₁407₂, 407₁₆Addresses are distributed to these storage circuits 407.₁407₂, 407₁₆Write data to. On the other hand, the interleaver 100 uses the read address data ADA, which is random address data read from the address storage circuit 110 based on the sequential address data IAA generated by the control circuit 400, by the address selection circuit 405. A suitable memory circuit 407₁407₂, 407₁₆The address is distributed to the memory circuit 407₁407₂, 407₁₆Read data stored in. Then, the interleaver 100 uses the output data selection circuit 408 to generate an appropriate storage circuit 407.₁407₂, 407₁₆Is selected and output as interleaver output data IIO0, IIO1, and IIO2. By doing in this way, the interleaver 100 can perform an interleaving process.
[0673]
Further, when performing the interleaving process, the interleaver 100 reads out address data ADA that is random address data read from the address storage circuit 110 based on the sequential address data IAA generated by the control circuit 400. By using the address selection circuit 405, an appropriate storage circuit 407 is used.₁407₂, 407₁₆And the input data selection circuit 406 transfers the data I0, I1, and I2 to an appropriate storage circuit 407.₁407₂, 407₁₆Addresses are distributed to these storage circuits 407.₁407₂, 407₁₆Write data to. On the other hand, the interleaver 100 uses the write address data IWA, which is sequential address data generated by the control circuit 400, by the address selection circuit 405 to perform an appropriate storage circuit 407.₁407₂, 407₁₆The address is distributed to the memory circuit 407₁407₂, 407₁₆Read data stored in.
Then, the interleaver 100 uses the output data selection circuit 408 to generate an appropriate storage circuit 407.₁407₂, 407₁₆Is selected and output as interleaver output data IIO0, IIO1, and IIO2. By doing in this way, the interleaver 100 can perform a deinterleaving process.
[0674]
Further, when delaying the input data, the interleaver 100 uses the write address data IWA generated by the control circuit 400 to cause the address selection circuit 405 to perform an appropriate storage circuit 407.₁407₂, 407₁₆And the input data selection circuit 406 stores the data D0, D1, D2, D3, D4, and D5 in an appropriate storage circuit 407.₁407₂, 407₁₆Addresses are distributed to these storage circuits 407.₁407₂, 407₁₆Write data to. On the other hand, the interleaver 100 uses the interleave length delayed read address data IRA, which is sequential address data generated by the control circuit 400, by the address selection circuit 405, and an appropriate storage circuit 407.₁407₂, 407₁₆The address is distributed to the memory circuit 407₁407₂, 407₁₆Read data stored in. Then, the interleaver 100 uses the output data selection circuit 408 to generate an appropriate storage circuit 407.₁407₂, 407₁₆Is output as interleave length delay received values IDO0, IDO1, IDO2, IDO3, IDO4, and IDO5. By doing so, the interleaver 100 can delay the input data.
[0675]
Next, a specific example of a RAM usage method in the interleaver 100 will be described.
[0676]
The element decoder 50 is a storage circuit 407 in the interleaver 100 as a data RAM.₁407₂, 407₁₆Each of which includes a plurality of RAMs included in the address storage circuit 110 as address RAMs. Here, the memory circuit 407₁407₂, 407₁₆16 RAMs have a storage capacity of 16 bits × 4096 words, and the address storage circuit 110 has 6 RAMs having a storage capacity of 14 bits × 4096 words. In addition, the memory circuit 407₁407₂, 407₁₆, And D16 are referred to as RAMD01, D02,..., D16, respectively, and the RAM in the address storage circuit 110 is referred to as RAMA.
[0677]
First, an example in which random interleaving is performed on input data of one symbol will be described. Here, it is assumed that the encoding apparatus 1 performs PCCC with an encoding rate of “1/6 or more” and the capacity of input data is “16 kilowords or less”.
[0678]
In this case, the interleaver 100 needs to interleave 1 symbol data and delay 6 symbol data. Therefore, the interleaver 100 includes, for example, 12 RAMD01, D02, D03, D04, D05, D06, D07, among the 16 RAMD01, D02,..., D16, as shown in FIG. D08, D09, D10, D11, and D12 are used for delay, and the remaining four RAMs D13, D14, D15, and D16 are used for interleaving, as shown in FIG. As the address RAM, any four RAMA out of the six RAMAs may be used as shown in FIG. Therefore, the interleaver 100 and the address memory circuit 110 do not use two RAMAs as shown in FIG.
[0679]
More specifically, the interleaver 100 stores the RAMs D01, D02, D05, D06, D09, D10, D13, and D14 in the above-described bank A (A) as shown in FIGS.₀, A₁), RAMD03, D04, D07, D08, D11, D12, D15, and D16 are stored in the bank B (B₀, B₁). That is, when the interleaver 100 is writing data to the RAMs D01, D02, D05, D06, D09, D10, D13, and D14, the data from the RAMs D03, D04, D07, D08, D11, D12, D15, and D16. When data is read and data is written to RAMD03, D04, D07, D08, D11, D12, D15, D16, data is read from RAMD01, D02, D05, D06, D09, D10, D13, D14. .
[0680]
Based on the address data AR00 and AR01 supplied from the address selection circuit 405, delay data D0 and D1 are supplied and written as data IR00 and IR01 from the input data selection circuit 406 to the RAMD01 and D02, respectively. . At this time, 0 to 4 kilowords of data D0 and D1 are written to RAMD01, and 4 to 8 kilowords of data are written to RAMD02. The RAM D05 and D06 are supplied with delay data D2 and D3 as data IR04 and IR05 from the input data selection circuit 406 based on the address data AR04 and AR05 supplied from the address selection circuit 405, respectively. Written. At this time, data of 0 to 4 kilowords of data D2 and D3 is written to RAMD05, and data of 4 to 8 kilowords is written to RAMD06. Further, delay data D4 and D5 are supplied as data IR08 and IR09 from the input data selection circuit 406 to the RAMD09 and D10, respectively, based on the address data AR08 and AR09 supplied from the address selection circuit 405. Written. At this time, 0 to 4 kilowords of data D4 and D5 are written to RAMD09, and 4 to 8 kilowords of data are written to RAMD10.
[0681]
At the same time, the stored data is read as data OR02, OR03, OR06, OR07, OR10, OR11 from the RAMD03, D04, D07, D08, D11, D12, respectively, and is output to the output data selection circuit 408. Supplied. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0682]
Similarly, delay data D0 and D1 are supplied as data IR02 and IR03 from the input data selection circuit 406 to the RAMD03 and D04, respectively, based on the address data AR02 and AR03 supplied from the address selection circuit 405. Written. At this time, 0 to 4 kilowords of data D0 and D1 are written in RAMD03, and 4 to 8 kilowords of data are written in RAMD04. The RAM D07 and D08 are supplied with data D2 and D3 for delay as data IR06 and IR07 from the input data selection circuit 406 based on the address data AR06 and AR07 supplied from the address selection circuit 405, respectively. Written. At this time, data of 0 to 4 kilowords of data D2 and D3 is written to RAMD07, and data of 4 to 8 kilowords is written to RAMD08. Further, delay data D4 and D5 are supplied from the input data selection circuit 406 as data IR10 and IR11 based on the address data AR10 and AR11 supplied from the address selection circuit 405, respectively, to the RAMD11 and D12. Written. At this time, 0 to 4 kilowords of data D4 and D5 are written to the RAMD11, and 4 to 8 kilowords of data are written to the RAMD12.
[0683]
At the same time, the stored data is read as data OR00, OR01, OR04, OR05, OR08, OR09 from the RAMD01, D02, D05, D06, D09, D10, respectively, and is output to the output data selection circuit 408. Supplied. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0684]
The RAMs D13, D14, D15, and D16 function as partial write RAMs based on the partial write control signal PW, and function as RAMs having a storage capacity of 8 bits × 8192 words in a pseudo manner.
[0685]
Based on the address data AR12 and AR13 supplied from the address selection circuit 405, the interleave data I0 is supplied and written as data IR12 and IR13 from the input data selection circuit 406 to the RAMD13 and D14, respectively. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD13, and data of 8 to 16 kilowords is written to the RAMD14.
[0686]
At the same time, the stored data is read from the RAMD 15 and D 16 as data OR 14 and OR 15 and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0687]
Similarly, interleave data I0 is supplied to and written from the input data selection circuit 406 as data IR15 and IR16 based on the address data AR14 and AR15 supplied from the address selection circuit 405, respectively, to the RAMD15 and D16. It is. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD15, and data of 8 to 16 kilowords is written to the RAMD16.
[0688]
At the same time, the stored data is read from the RAMD 13 and D 14 as data OR 12 and OR 13 and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0689]
By doing so, the interleaver 100 performs one-symbol input data in which the coding apparatus 1 performs PCCC with a coding rate of “1/6 or more” and the data capacity is “16 kilowords or less”. Can be randomly interleaved and delayed.
[0690]
Next, an example in which random interleaving is performed on input data of two symbols will be described. Here, it is assumed that the encoding apparatus 1 performs SCCC with an encoding rate of “1/3 or more” and the capacity of input data is “8 kilowords or less”.
[0691]
In this case, the interleaver 100 needs to interleave 2-symbol data and delay 6-symbol data. Therefore, the interleaver 100 delays six RAMD01, D02, D03, D04, D05, D07 out of 16 RAMD01, D02,..., D16 as shown in FIG. In addition, as shown in FIG. 5B, eight RAMs D09, D10, D11, D12, D13, D14, D15, and D16 are used for interleaving. As the address RAM, any four RAMA out of the six RAMAs may be used as shown in FIG. Therefore, the interleaver 100 and the address storage circuit 110 do not use the two RAMs D06 and D08 and the two RAMs A as shown in FIG.
[0692]
More specifically, the interleaver 100, as shown in FIGS. 6A and 6B, stores the RAMs D01, D02, D05, D09, D10, D13, and D14 in the bank A (A₀), RAMD03, D04, D07, D11, D12, D15, and D16 are stored in the bank B (B₀). That is, when the interleaver 100 writes data to the RAMs D01, D02, D05, D09, D10, D13, and D14, it reads the data from the RAMs D03, D04, D07, D11, D12, D15, and D16. When data is written to the RAMs D03, D04, D07, D11, D12, D15, and D16, the data is read from the RAMs D01, D02, D05, D09, D10, D13, and D14.
[0693]
Based on the address data AR00 supplied from the address selection circuit 405, delay data D0 and D1 are supplied from the input data selection circuit 406 as data IR00 and written to the RAM D01. At this time, data D0 and D1 for 0 to 4 kilowords are written in the RAMD01. In addition, based on the address data AR04 supplied from the address selection circuit 405, delay data D2 and D3 are supplied to the RAMD05 as data IR04 from the input data selection circuit 406 and written therein. At this time, data D2 and D3 for 0 to 4 kilowords are written in the RAMD05. Further, based on the address data AR01 supplied from the address selection circuit 405, delay data D4 and D5 are supplied and written as data IR01 from the input data selection circuit 406 to the RAM D02. At this time, data D4 and D5 for 0 to 4 kilowords are written in the RAM D02.
[0694]
At the same time, the stored data is read from the RAMD03, D04, and D07 as data OR02, OR03, and OR06, and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0695]
Similarly, delay data D0 and D1 are supplied and written as data IR02 from the input data selection circuit 406 based on the address data AR02 supplied from the address selection circuit 405 to the RAMD03. At this time, data D0 and D1 for 0 to 4 kilowords are written in the RAMD03. In addition, delay data D2 and D3 are supplied to and written from the input data selection circuit 406 as data IR06 based on the address data AR06 supplied from the address selection circuit 405. At this time, data D2 and D3 for 0 to 4 kilowords are written in the RAMD07. Further, based on the address data AR03 supplied from the address selection circuit 405, delay data D4 and D5 are supplied and written as data IR03 from the input data selection circuit 406 to the RAMD04. At this time, data D4 and D5 for 0 to 4 kilowords are written in the RAMD04.
[0696]
At the same time, the stored data is read from the RAMD01, D02, and D05 as data OR00, OR01, and OR04 and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0697]
The RAMs D09, D10, D11, D12, D13, D14, D15, and D16 function as partial write RAMs based on the partial write control signal PW, respectively, and have a pseudo 8 bit × 8192 word storage capacity. It acts as a RAM.
[0698]
Based on the address data AR12 supplied from the address selection circuit 405, the interleave data I0 is supplied from the input data selection circuit 406 as data IR12 and written to the RAMD13. At this time, 0 to 8 kilowords of data I0 is written in the RAMD13. Similarly to the RAMD13, the interleave data I0 is supplied from the input data selection circuit 406 as the data IR13 and written to the RAMD14 based on the address data AR13 supplied from the address selection circuit 405. At this time, 0 to 8 kilowords of data I0 is written into the RAMD14. Further, interleaved data I1 is supplied to and written from the input data selection circuit 406 as data IR08 based on the address data AR08 supplied from the address selection circuit 405. At this time, data I1 of 0 to 8 kilowords is written in the RAMD09. Similarly to RAMD09, interleaved data I1 is supplied and written as data IR09 from input data selection circuit 406 to RAMD10 based on address data AR09 supplied from address selection circuit 405. At this time, data I1 of 0 to 8 kilowords is written into the RAMD10.
[0699]
At the same time, the stored data is read from the RAMD11 and D15 as data OR10 and OR14, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the two symbols. The The stored data is read from the RAMs D12 and D16 as data OR11 and OR15, respectively, and is supplied to the output data selection circuit 408 as the other one-symbol data of the two symbols. The Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0700]
Similarly, interleaved data I0 is supplied to and written from the input data selection circuit 406 as data IR14 based on the address data AR14 supplied from the address selection circuit 405. At this time, 0 to 8 kilowords of data I0 is written into the RAMD15. Similarly to the RAMD15, the interleave data I0 is supplied from the input data selection circuit 406 as the data IR15 and written to the RAMD16 based on the address data AR15 supplied from the address selection circuit 405. At this time, 0 to 8 kilowords of data I0 is written into the RAMD16. Further, the interleave data I1 is supplied from the input data selection circuit 406 as the data IR10 and written to the RAMD11 based on the address data AR10 supplied from the address selection circuit 405. At this time, data I1 for 0 to 8 kilowords is written in the RAMD11. Similarly to the RAMD11, the interleave data I1 is supplied from the input data selection circuit 406 as the data IR11 and written to the RAMD12 based on the address data AR11 supplied from the address selection circuit 405. At this time, data I1 of 0 to 8 kilowords is written into the RAMD12.
[0701]
At the same time, the stored data is read from the RAMD09 and D13 as data OR08 and OR12, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the two symbols. The Also, the stored data is read from the RAMD10 and D14 as data OR09 and OR13, respectively, and is supplied to the output data selection circuit 408 as the other one-symbol data of the two symbols. The Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0702]
By doing this, the interleaver 100 performs SCCC with a coding rate of “1/3 or higher” by the encoding device 1, and input data of two symbols whose data capacity is “8 kilowords or lower”. Can be randomly interleaved and delayed.
[0703]
Next, an example in which inline interleaving is performed on input data of two symbols will be described. Here, it is assumed that the encoding apparatus 1 performs punctured SCCC and the capacity of input data is “12 kilowords or less”.
[0704]
In this case, the interleaver 100 needs to interleave 2-symbol data and to delay 4-symbol data. Therefore, the interleaver 100 includes, for example, eight RAMD01, D02, D03, D04, D05, D06, D07, among the 16 RAMD01, D02,..., D16, as shown in FIG. D08 is used for delay, and as shown in FIG. 8B, eight RAMs D09, D10, D11, D12, D13, D14, D15, and D16 are used for interleaving. As the address RAM, all six RAMAs are used as shown in FIG.
[0705]
More specifically, the interleaver 100 stores the RAMs D01, D02, D05, D06, D09, D10, D13, and D14 in the above-described bank A (A) as shown in FIGS.₀, A₁), RAMD03, D04, D07, D08, D11, D12, D15, and D16 are stored in the bank B (B₀, B₁). That is, when the interleaver 100 is writing data to the RAMs D01, D02, D05, D06, D09, D10, D13, and D14, the data from the RAMs D03, D04, D07, D08, D11, D12, D15, and D16. When data is read and data is written to RAMD03, D04, D07, D08, D11, D12, D15, D16, data is read from RAMD01, D02, D05, D06, D09, D10, D13, D14. .
[0706]
Based on the address data AR00 and AR01 supplied from the address selection circuit 405, delay data D0 and D1 are supplied and written as data IR00 and IR01 from the input data selection circuit 406 to the RAMD01 and D02, respectively. . At this time, the RAM D02 stores the data D0 and D1 only in the half storage area in the word direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. . That is, data of 0 to 4 kilowords of data D0 and D1 is written to RAMD01, and data of 4 to 6 kilowords is written to RAMD02. The RAM D05 and D06 are supplied with delay data D2 and D3 as data IR04 and IR05 from the input data selection circuit 406 based on the address data AR04 and AR05 supplied from the address selection circuit 405, respectively. Written. At this time, the RAM D06 stores the data D2 and D3 only in the half storage area in the word direction and the data in the remaining storage areas, as indicated by the hatched portion in FIG. There is no memory. That is, 0 to 4 kilowords of data D2 and D3 are written to RAMD05, and 4 to 6 kilowords of data are written to RAMD06.
[0707]
At the same time, the stored data is read from the RAMD03, D04, D07, and D08 as data OR02, OR03, OR06, and OR07 and supplied to the output data selection circuit 408. At this time, each of RAMD04 and D08 stores data only in a half storage area in the word direction, as indicated by the hatched portion in FIG. 5A, and the remaining storage areas store data. Not. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0708]
Similarly, delay data D0 and D1 are supplied as data IR02 and IR03 from the input data selection circuit 406 to the RAMD03 and D04, respectively, based on the address data AR02 and AR03 supplied from the address selection circuit 405. Written. At this time, the RAM D04 stores the data D0 and D1 only in the half storage area in the word direction, and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. . That is, 0 to 4 kilowords of data D0 and D1 are written to RAMD03, and 4 to 6 kilowords of data are written to RAMD04. The RAM D07 and D08 are supplied with data D2 and D3 for delay as data IR06 and IR07 from the input data selection circuit 406 based on the address data AR06 and AR07 supplied from the address selection circuit 405, respectively. Written. At this time, the RAM D08 stores the data D2 and D3 only in the half storage area in the word direction and the data in the remaining storage areas, as indicated by the hatched portion in FIG. There is no memory. That is, 0 to 4 kilowords of data D2 and D3 are written in RAMD07, and 4 to 6 kilowords of data are written in RAMD08.
[0709]
At the same time, the stored data is read as data OR00, OR01, OR04, OR05 from the RAMD01, D02, D05, D06, respectively, and supplied to the output data selection circuit 408. At this time, the RAMD02 and D06 store data only in half the storage area in the word direction, as shown by the hatched portion in FIG. 5A, and the remaining storage areas store the data. Not. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0710]
The RAMs D09, D10, D11, D12, D13, D14, D15, and D16 function as partial write RAMs based on the partial write control signal PW, respectively, and have a pseudo 8 bit × 8192 word storage capacity. It acts as a RAM.
[0711]
Based on the address data AR12 and AR13 supplied from the address selection circuit 405, the interleave data I0 is supplied and written as data IR12 and IR13 from the input data selection circuit 406 to the RAMD13 and D14, respectively. At this time, the RAMD 14 stores the data I0 only in the half storage area in the word direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. That is, data of 0 to 8 kilowords of data I0 is written to RAMD13, and data of 8 to 12 kilowords is written to RAMD14. In addition, interleave data I1 is supplied to and written from the input data selection circuit 406 as data IR08 and IR09 based on the address data AR08 and AR09 supplied from the address selection circuit 405, respectively, to the RAMD09 and D10. . At this time, the RAMD 10 stores the data I1 only in the half storage area in the word direction, and stores the data in the remaining storage areas, as indicated by the hatched portion in FIG. There is nothing. That is, 0 to 8 kilowords of data I1 is written to RAMD09, and 8 to 12 kilowords of data is written to RAMD10.
[0712]
At the same time, the stored data is read from the RAMD15 and D16 as data OR14 and OR15, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the two symbols. The At this time, the RAMD 16 stores data only in the half storage area in the word direction as shown by the hatched portion in FIG. 5B, and no data is stored in the remaining storage areas. The stored data is read out from the RAMs D11 and D12 as data OR10 and OR11, respectively, and is supplied to the output data selection circuit 408 as the other one-symbol data of the two symbols. The
At this time, as indicated by the hatched portion in FIG. 5B, the RAMD 12 stores data only in the half storage area in the word direction, as in the RAMD 16, and stores the data in the remaining storage areas. It has not been. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0713]
Similarly, interleave data I0 is supplied to and written from the input data selection circuit 406 as data IR14 and IR15 based on the address data AR14 and AR15 supplied from the address selection circuit 405, respectively, to the RAMD15 and D16. It is. At this time, the RAMD 16 stores the data I0 only in the half storage area in the word direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. That is, data of 0 to 8 kilowords of data I0 is written to RAMD15, and data of 8 to 12 kilowords is written to RAMD16. Further, interleave data I1 is supplied and written from the input data selection circuit 406 as data IR10 and IR11 based on the address data AR10 and AR11 supplied from the address selection circuit 405, respectively, to the RAMD11 and D12. . At this time, the RAMD 12 stores the data I1 only in the half storage area in the word direction, and stores the data in the remaining storage areas, as indicated by the hatched portion in FIG. There is nothing. That is, data of 0 to 8 kilowords of the data I1 is written to the RAMD11, and data of 8 to 12 kilowords is written to the RAMD12.
[0714]
At the same time, the stored data is read from the RAMD13 and D14 as data OR12 and OR13, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the two symbols. The At this time, the RAMD 14 stores data only in the half storage area in the word direction as shown by the hatched portion in FIG. 5B, and no data is stored in the remaining storage areas. Also, the stored data is read from the RAMD09 and D10 as data OR08 and OR09, respectively, and is supplied to the output data selection circuit 408 as symbol data of the other one of the two symbols. The
At this time, the RAMD 10 stores data only in a half of the storage area in the word direction, and the remaining storage areas store data as indicated by the hatched portion in FIG. It has not been. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0715]
By doing so, the interleaver 100 performs punctured SCCC by the encoding device 1 and performs inline interleaving and delay for input data of two symbols whose data capacity is “12 kilowords or less”. Can be applied.
[0716]
Next, an example in which pair-wise interleaving is applied to 2-symbol input data will be described. Here, it is assumed that the encoding apparatus 1 performs SCCC.
[0717]
In this case, the interleaver 100 needs to interleave 2-symbol data and to delay 4-symbol data. Therefore, the interleaver 100 includes, for example, eight RAMD01, D02, D03, D04, D05, D06, D07D08 among the 16 RAMD01, D02,..., D16 as shown in FIG. In addition to being used for delay, as shown in FIG. 5B, eight RAMs D09, D10, D11, D12, D13, D14, D15, and D16 are used for interleaving. As the address RAM, any four RAMA out of the six RAMAs may be used as shown in FIG. Therefore, the interleaver 100 and the address memory circuit 110 do not use two RAMAs as shown in FIG.
[0718]
More specifically, the interleaver 100 stores the RAMs D01, D02, D05, D06, D09, D10, D13, and D14 in the above-described bank A (A) as shown in FIGS.₀, A₁), RAMD03, D04, D07, D08, D11, D12, D15, and D16 are stored in the bank B (B₀, B₁). That is, when the interleaver 100 is writing data to the RAMs D01, D02, D05, D06, D09, D10, D13, and D14, the data from the RAMs D03, D04, D07, D08, D11, D12, D15, and D16. When data is read and data is written to RAMD03, D04, D07, D08, D11, D12, D15, D16, data is read from RAMD01, D02, D05, D06, D09, D10, D13, D14. . At this time, RAMD13, D14 and RAMD09, D10 operate based on the same address, and RAMD15, D16 and RAMD11, D12 operate based on the same address.
[0719]
Based on the address data AR00 and AR01 supplied from the address selection circuit 405, delay data D0 and D1 are supplied and written as data IR00 and IR01 from the input data selection circuit 406 to the RAMD01 and D02, respectively. . At this time, 0 to 4 kilowords of data D0 and D1 are written to RAMD01, and 4 to 8 kilowords of data are written to RAMD02. The RAM D05 and D06 are supplied with delay data D2 and D3 as data IR04 and IR05 from the input data selection circuit 406 based on the address data AR04 and AR05 supplied from the address selection circuit 405, respectively. Written. At this time, data of 0 to 4 kilowords of data D2 and D3 is written to RAMD05, and data of 4 to 8 kilowords is written to RAMD06.
[0720]
At the same time, the stored data is read from the RAMD03, D04, D07, and D08 as data OR02, OR03, OR06, and OR07 and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0721]
Similarly, delay data D0 and D1 are supplied as data IR02 and IR03 from the input data selection circuit 406 to the RAMD03 and D04, respectively, based on the address data AR02 and AR03 supplied from the address selection circuit 405. Written. At this time, 0 to 4 kilowords of data D0 and D1 are written in RAMD03, and 4 to 8 kilowords of data are written in RAMD04. The RAM D07 and D08 are supplied with data D2 and D3 for delay as data IR06 and IR07 from the input data selection circuit 406 based on the address data AR06 and AR07 supplied from the address selection circuit 405, respectively. Written. At this time, data of 0 to 4 kilowords of data D2 and D3 is written to RAMD07, and data of 4 to 8 kilowords is written to RAMD08.
[0722]
At the same time, the stored data is read as data OR00, OR01, OR04, OR05 from the RAMD01, D02, D05, D06, respectively, and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0723]
The RAMs D09, D10, D11, D12, D13, D14, D15, and D16 function as partial write RAMs based on the partial write control signal PW, respectively, and have a pseudo 8 bit × 8192 word storage capacity. It acts as a RAM.
[0724]
Based on the address data AR12 and AR13 supplied from the address selection circuit 405, the interleave data I0 is supplied and written as data IR12 and IR13 from the input data selection circuit 406 to the RAMD13 and D14, respectively. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD13, and data of 8 to 16 kilowords is written to the RAMD14. In addition, interleave data I1 is supplied to and written from the input data selection circuit 406 as data IR08 and IR09 based on the address data AR08 and AR09 supplied from the address selection circuit 405, respectively, to the RAMD09 and D10. . At this time, data of 0 to 8 kilowords of the data I1 is written to the RAMD09, and data of 8 to 16 kilowords is written to the RAMD10.
[0725]
At the same time, the stored data is read from the RAMD15 and D16 as data OR14 and OR15, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the two symbols. The The stored data is read out from the RAMs D11 and D12 as data OR10 and OR11, respectively, and is supplied to the output data selection circuit 408 as the other one-symbol data of the two symbols. The Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0726]
Similarly, interleave data I0 is supplied to and written from the input data selection circuit 406 as data IR14 and IR15 based on the address data AR14 and AR15 supplied from the address selection circuit 405, respectively, to the RAMD15 and D16. It is. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD15, and data of 8 to 16 kilowords is written to the RAMD16. Further, interleave data I1 is supplied and written from the input data selection circuit 406 as data IR10 and IR11 based on the address data AR10 and AR11 supplied from the address selection circuit 405, respectively, to the RAMD11 and D12. . At this time, data of 0 to 8 kilowords of the data I1 is written to the RAMD11, and data of 8 to 16 kilowords is written to the RAMD12.
[0727]
At the same time, the stored data is read from the RAMD13 and D14 as data OR12 and OR13, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the two symbols. The Also, the stored data is read from the RAMD09 and D10 as data OR08 and OR09, respectively, and is supplied to the output data selection circuit 408 as symbol data of the other one of the two symbols. The Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0728]
By doing in this way, the interleaver 100 can perform pairwise interleaving and delay on the input data of two symbols subjected to SCCC by the encoding device 1.
[0729]
Next, an example in which random interleaving is performed on 3-symbol input data will be described. Here, it is assumed that the encoding apparatus 1 performs SCCC with an encoding rate of “1/3 or more” and the capacity of input data is “4 kilowords or less”.
[0730]
In this case, the interleaver 100 needs to perform interleaving on the data of 3 symbols and delay the data of 4 symbols. Therefore, the interleaver 100 uses, for example, four RAMD01, D03, D05, D07 among 16 RAMD01, D02,..., D16 for delay as shown in FIG. As shown in (B), twelve RAMs D02, D04, D06, D08, D09, D10, D11, D12, D13, D14, D15, and D16 are used for interleaving. As the RAM for addressing, as shown in FIG. 3C, any three RAMAs out of the six RAMAs may be used. Therefore, the interleaver 100 and the address memory circuit 110 do not use three RAMAs as shown in FIG.
[0731]
More specifically, the interleaver 100 stores the RAMs D01, D02, D05, D06, D09, D10, D13, and D14 in the above-described bank A (A) as shown in FIGS.₀), RAMD03, D04, D07, D08, D11, D12, D15, and D16 are stored in the bank B (B₀). That is, when the interleaver 100 is writing data to the RAMs D01, D02, D05, D06, D09, D10, D13, and D14, the data from the RAMs D03, D04, D07, D08, D11, D12, D15, and D16. When data is read and data is written to RAMD03, D04, D07, D08, D11, D12, D15, D16, data is read from RAMD01, D02, D05, D06, D09, D10, D13, D14. .
[0732]
Based on the address data AR00 supplied from the address selection circuit 405, delay data D0 and D1 are supplied from the input data selection circuit 406 as data IR00 and written to the RAM D01. At this time, the RAM D01 stores the data D0 and D1 only in the half storage area in the word direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. . That is, data D0 and D1 for 0 to 2 kilowords are written in the RAMD01. In addition, based on the address data AR04 supplied from the address selection circuit 405, delay data D2 and D3 are supplied to the RAMD05 as data IR04 from the input data selection circuit 406 and written therein. At this time, the RAM D05 stores data D2 and D3 only in half of the storage area in the word direction, as shown by the hatched portion in FIG. There is no memory. That is, data D2 and D3 for 0 to 2 kilowords are written in the RAMD05.
[0733]
At the same time, the stored data is read from the RAMD03 and D07 as data OR02 and OR06 and supplied to the output data selection circuit 408. At this time, the RAMD03 and D07 store data only in the half storage area in the word direction, as indicated by the hatched portion in FIG. 5A, and the remaining storage area stores the data. Not. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0734]
Similarly, delay data D0 and D1 are supplied and written as data IR02 from the input data selection circuit 406 based on the address data AR02 supplied from the address selection circuit 405 to the RAMD03. At this time, the RAM D03 stores the data D2 and D3 only in the half storage area in the word direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. . That is, data D0 and D1 for 0 to 2 kilowords are written in the RAMD03. In addition, delay data D2 and D3 are supplied to and written from the input data selection circuit 406 as data IR06 based on the address data AR06 supplied from the address selection circuit 405. At this time, the RAM D07 stores the data D2 and D3 only in the half storage area in the word direction and the data in the remaining storage areas, as indicated by the hatched portion in FIG. There is no memory. That is, data D2 and D3 for 0 to 2 kilowords are written in the RAMD07.
[0735]
At the same time, the stored data is read from the RAMD01 and D05 as data OR00 and OR04, respectively, and supplied to the output data selection circuit 408. At this time, the RAMD01 and D05 store data only in the half storage area in the word direction, as indicated by the hatched portion in FIG. 5A, and the remaining storage area stores the data. Not. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0736]
The RAMs D02, D04, D06, D08, D09, D10, D11, D12, D13, D14, D15, and D16 do not function as partial write RAMs, but function as RAMs having normal storage capacities.
[0737]
Based on the address data AR12 supplied from the address selection circuit 405, the interleave data I0 is supplied from the input data selection circuit 406 as data IR12 and written to the RAMD13. At this time, the RAMD 13 stores the data I0 only in the half storage area in the bit direction and does not store the data in the remaining storage areas or the same data, as indicated by the hatched portion in FIG. Store I0. Further, interleave data I1 and I2 are supplied to and written from the input data selection circuit 406 as data IR08 based on the address data AR08 supplied from the address selection circuit 405. Further, the interleave data I0 is supplied from the input data selection circuit 406 as the data IR13 and written to the RAMD 14 based on the address data AR13 supplied from the address selection circuit 405. At this time, the RAMD 14 stores the data I0 only in the half storage area in the bit direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. Alternatively, the same data I0 is stored. Further, interleave data I1 and I2 are supplied to and written from the input data selection circuit 406 as data IR09 based on the address data AR09 supplied from the address selection circuit 405. Furthermore, interleave data I0 is supplied to and written from the input data selection circuit 406 as data IR05 based on the address data AR05 supplied from the address selection circuit 405. At this time, RAMD06 stores data I0 only in the half storage area in the bit direction, and does not store data in the remaining storage areas, as indicated by the hatched portion in FIG. Alternatively, the same data I0 is stored. In addition, based on the address data AR01 supplied from the address selection circuit 405, interleave data I1 and I2 are supplied to the RAMD02 as data IR01 from the input data selection circuit 406 and written therein.
[0738]
At the same time, the stored data is read from the RAMD11 and D15 as data OR10 and OR14, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the three symbols. The At this time, the RAMD 15 stores data only in the half storage area in the bit direction, as shown by the hatched portion in FIG. 5B, and no data is stored in the remaining storage areas. , The same data is stored. The RAMD 11 outputs two lines of data, one of which is selected by a selector (not shown) and supplied to the output data selection circuit 408. Further, the stored data is read out from the RAMs D12 and D16 as data OR11 and OR15, respectively, and is supplied to the output data selection circuit 408 as the other one-symbol data of the three symbols. The At this time, as indicated by the hatched portion in FIG. 5B, the RAMD 16 stores data only in the half storage area in the bit direction, as in the RAMD 15, and stores the data in the remaining storage areas. Or the same data is stored. The RAMD 12 outputs two systems of data, one of which is selected by a selector (not shown) and supplied to the output data selection circuit 408. Furthermore, the stored data is read out from the RAMD04 and D08 as data OR03 and OR07, respectively, and the data of the other three lines is output to the output data selection circuit 408 from among the three symbols of data. Supplied. At this time, the RAMD08 stores data only in half the storage area in the bit direction, as shown by the hatched portion in FIG. 5B, and the remaining storage areas store data. Or the same data is stored. The RAMD04 outputs two systems of data, one of which is selected by a selector (not shown) and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0739]
Similarly, interleaved data I0 is supplied to and written from the input data selection circuit 406 as data IR14 based on the address data AR14 supplied from the address selection circuit 405. At this time, the RAMD 15 stores the data I0 only in the half storage area in the bit direction and does not store the data in the remaining storage areas or the same data, as indicated by the hatched portion in FIG. Store I0. In addition, interleave data I1 and I2 are supplied to and written from the input data selection circuit 406 as data IR10 based on the address data AR10 supplied from the address selection circuit 405. Further, the interleave data I0 is supplied to and written from the input data selection circuit 406 as the data IR15 based on the address data AR15 supplied from the address selection circuit 405.
At this time, the RAMD 16 stores the data I0 only in the half storage area in the bit direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. Alternatively, the same data I0 is stored. Further, interleave data I1 and I2 are supplied to and written from the input data selection circuit 406 as data IR11 based on the address data AR11 supplied from the address selection circuit 405. Furthermore, interleaved data I0 is supplied to and written from the input data selection circuit 406 as data IR07 based on the address data AR07 supplied from the address selection circuit 405. At this time, RAMD08 stores data I0 only in the half storage area in the bit direction and does not store data in the remaining storage areas, as indicated by the hatched portion in FIG. Alternatively, the same data I0 is stored. In addition, based on the address data AR03 supplied from the address selection circuit 405, interleave data I1 and I2 are supplied to the RAMD04 as data IR03 from the input data selection circuit 406 and written therein.
[0740]
At the same time, the stored data is read from the RAMD11 and D15 as data OR10 and OR14, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the three symbols. The At this time, the RAMD 15 stores data only in the half storage area in the bit direction, as shown by the hatched portion in FIG. 5B, and no data is stored in the remaining storage areas. , The same data is stored. The RAMD 11 outputs two lines of data, one of which is selected by a selector (not shown) and supplied to the output data selection circuit 408. Further, the stored data is read out from the RAMs D12 and D16 as data OR11 and OR15, respectively, and is supplied to the output data selection circuit 408 as the other one-symbol data of the three symbols. The At this time, as indicated by the hatched portion in FIG. 5B, the RAMD 16 stores data only in the half storage area in the bit direction, as in the RAMD 15, and stores the data in the remaining storage areas. Or the same data is stored. The RAMD 12 outputs two systems of data, one of which is selected by a selector (not shown) and supplied to the output data selection circuit 408. Furthermore, the stored data is read out from the RAMD04 and D08 as data OR03 and OR07, respectively, and the data of the other three lines is output to the output data selection circuit 408 from among the three symbols of data. Supplied. At this time, the RAMD08 stores data only in half the storage area in the bit direction, as shown by the hatched portion in FIG. 5B, and the remaining storage areas store data. Or the same data is stored. The RAMD04 outputs two systems of data, one of which is selected by a selector (not shown) and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0741]
By doing so, the interleaver 100 performs SCCC with an encoding rate of “1/3 or more” by the encoding device 1 and input data of three symbols whose data capacity is “4 kilowords or less”. Can be randomly interleaved and delayed.
[0741]
Next, an example in which inline interleaving is performed on input data of three symbols will be described. Here, it is assumed that the coding apparatus 1 performs SCTCM with a coding rate of “2/3” and the capacity of input data is “16 kilowords or less”.
[0743]
In this case, the interleaver 100 needs to interleave 3 symbols of data and delay 6 symbols of data. Therefore, the interleaver 100 delays six RAMD01, D02, D03, D04, D05, D07 out of 16 RAMD01, D02,..., D16 as shown in FIG. In addition, as shown in FIG. 6B, six RAMs D09, D11, D13, D14, D15, and D16 are used for interleaving. As the address RAM, all six RAMAs are used as shown in FIG. However, each of these six RAMAs has a storage area of 14 bits in the bit direction as shown by the hatched portion in FIG. 5C, and uses only a storage area of 13 bits. Therefore, the interleaver 100 and the address memory circuit 110 do not use the four RAMs D06, D08, D10, and D12 as shown in FIG.
[0744]
More specifically, the interleaver 100, as shown in FIGS. 6A and 6B, stores the RAMs D01, D02, D05, D09, D13, and D14 in the bank A (A₀), RAMD03, D04, D07, D11, D15, and D16 are stored in the bank B (B₀). That is, the interleaver 100 reads data from the RAMs D03, D04, D07, D11, D15, and D16 when data is written to the RAMs D01, D02, D05, D09, D13, and D14. When data is written to D07, D11, D15, and D16, the data is read from RAMD01, D02, D05, D09, D13, and D14.
[0745]
Based on the address data AR00 supplied from the address selection circuit 405, delay data D0 and D1 are supplied from the input data selection circuit 406 as data IR00 and written to the RAM D01. At this time, data D0 and D1 for 0 to 4 kilowords are written in the RAMD01. In addition, based on the address data AR04 supplied from the address selection circuit 405, delay data D2 and D3 are supplied to the RAMD05 as data IR04 from the input data selection circuit 406 and written therein. At this time, data D2 and D3 for 0 to 4 kilowords are written in the RAMD05. Further, based on the address data AR01 supplied from the address selection circuit 405, delay data D4 and D5 are supplied and written as data IR01 from the input data selection circuit 406 to the RAM D02. At this time, data D4 and D5 for 0 to 4 kilowords are written in the RAM D02.
[0746]
At the same time, the stored data is read from the RAMD03, D04, and D07 as data OR02, OR03, and OR06, and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0747]
Similarly, delay data D0 and D1 are supplied and written as data IR02 from the input data selection circuit 406 based on the address data AR02 supplied from the address selection circuit 405 to the RAMD03. At this time, data D0 and D1 for 0 to 4 kilowords are written in the RAMD03. In addition, delay data D2 and D3 are supplied to and written from the input data selection circuit 406 as data IR06 based on the address data AR06 supplied from the address selection circuit 405. At this time, data D2 and D3 for 0 to 4 kilowords are written in the RAMD07. Further, based on the address data AR03 supplied from the address selection circuit 405, delay data D4 and D5 are supplied and written as data IR03 from the input data selection circuit 406 to the RAMD04. At this time, data D4 and D5 for 0 to 4 kilowords are written in the RAMD04.
[0748]
At the same time, the stored data is read from the RAMD01, D02, and D05 as data OR00, OR01, and OR04 and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0749]
The RAMs D09, D11, D13, D14, D15, and D16 each function as a partial write RAM based on the partial write control signal PW, and function as a RAM having a storage capacity of 8 bits × 8192 words in a pseudo manner. To do.
[0750]
Based on the address data AR12 supplied from the address selection circuit 405, the interleave data I0 is supplied from the input data selection circuit 406 as data IR12 and written to the RAMD13. At this time, 0 to 8 kilowords of data I0 is written in the RAMD13. Further, interleaved data I1 is supplied and written as data IR08 from the input data selection circuit 406 to the RAMD09 based on the address data AR08 supplied from the address selection circuit 405. At this time, data I1 of 0 to 8 kilowords is written in the RAMD09. Further, interleaved data I2 is supplied to and written from the input data selection circuit 406 as data IR13 based on the address data AR13 supplied from the address selection circuit 405. At this time, data I2 of 0 to 8 kilowords is written in the RAMD14.
[0751]
At the same time, the stored data is read from the RAMD 15 as the data OR 14 and supplied to the output data selection circuit 408 as one system of the symbol data. The stored data is read from the RAM D 11 as the data OR 10 and supplied to the output data selection circuit 408 as the other one-symbol data of the three symbols. Further, the stored data is read from the RAMD 16 as the data OR 15 and supplied to the output data selection circuit 408 as the other one-system symbol data among the three symbols of data. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0752]
Similarly, interleaved data I0 is supplied to and written from the input data selection circuit 406 as data IR14 based on the address data AR14 supplied from the address selection circuit 405. At this time, 0 to 8 kilowords of data I0 is written into the RAMD15. In addition, based on the address data AR10 supplied from the address selection circuit 405, interleave data I1 is supplied to the RAMD11 as data IR10 from the input data selection circuit 406 and written therein. At this time, data I1 for 0 to 8 kilowords is written in the RAMD11. Further, interleaved data I2 is supplied to and written from the input data selection circuit 406 as data IR15 based on the address data AR15 supplied from the address selection circuit 405. At this time, data I2 of 0 to 8 kilowords is written into the RAMD16.
[0753]
At the same time, the stored data is read from the RAMD 13 as the data OR12 and supplied to the output data selection circuit 408 as one system of symbol data among the three symbols of data. Also, the stored data is read from the RAMD09 as data OR08 and supplied to the output data selection circuit 408 as the other one-system symbol data out of the three symbol data. Further, the stored data is read from the RAMD 14 as the data OR 13 and supplied to the output data selection circuit 408 as the other one-symbol data of the three symbols. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0754]
By doing so, the interleaver 100 performs SCTCM with a coding rate of “2/3” by the encoding device 1, and converts the input data into three symbols of input data with “16 kilowords or less”. In contrast, inline interleaving and delay can be applied.
[0755]
Next, an example in which pair-wise interleaving is performed on input data of three symbols will be described. Here, it is assumed that the encoding apparatus 1 performs TTCM and the capacity of input data is “32 kilowords or less”.
[0756]
In this case, the interleaver 100 needs to interleave 3 symbols of data and delay 2 symbols of data. Therefore, the interleaver 100 uses, for example, four RAMD01, D02, D03, D04 among 16 RAMD01, D02,..., D16 for delay as shown in FIG. As shown in (B), twelve RAMs D05, D06, D07, D08, D09, D10, D11, D12, D13, D14, D15, and D16 are used for interleaving. As the address RAM, any four RAMA out of the six RAMAs may be used as shown in FIG. Therefore, the interleaver 100 and the address memory circuit 110 do not use two RAMAs as shown in FIG.
[0757]
More specifically, the interleaver 100 stores the RAMs D01, D02, D05, D06, D09, D10, D13, and D14 in the above-described bank A (A) as shown in FIGS.₀, A₁), RAMD03, D04, D07, D08, D11, D12, D15, and D16 are stored in the bank B (B₀, B₁). That is, when the interleaver 100 is writing data to the RAMs D01, D02, D05, D06, D09, D10, D13, and D14, the data from the RAMs D03, D04, D07, D08, D11, D12, D15, and D16. When data is read and data is written to RAMD03, D04, D07, D08, D11, D12, D15, D16, data is read from RAMD01, D02, D05, D06, D09, D10, D13, D14. . At this time, RAMD13 and D14, RAMD09 and D10, and RAMD05 and D06 operate based on the same address, and RAMD15 and D16, RAMD11 and D12, and RAMD07 and D08 operate based on the same address. Operate.
[0758]
Based on the address data AR00 and AR01 supplied from the address selection circuit 405, delay data D0 and D1 are supplied and written as data IR00 and IR01 from the input data selection circuit 406 to the RAMD01 and D02, respectively. . At this time, 0 to 4 kilowords of data D0 and D1 are written to RAMD01, and 4 to 8 kilowords of data are written to RAMD02.
[0759]
At the same time, the stored data is read from the RAMD03 and D04 as data OR02 and OR03, respectively, and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0760]
Similarly, delay data D0 and D1 are supplied as data IR02 and IR03 from the input data selection circuit 406 to the RAMD03 and D04, respectively, based on the address data AR02 and AR03 supplied from the address selection circuit 405. Written. At this time, 0 to 4 kilowords of data D0 and D1 are written in RAMD03, and 4 to 8 kilowords of data are written in RAMD04.
[0761]
At the same time, the stored data is read from the RAMD01 and D02 as data OR00 and OR01, respectively, and supplied to the output data selection circuit 408. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0762]
The RAMs D05, D06, D07, D08, D09, D10, D11, D12, D13, D14, D15, and D16 each function as a partial write RAM based on the partial write control signal PW. It acts as a RAM having a storage capacity of bits × 8192 words.
[0763]
Based on the address data AR12 and AR13 supplied from the address selection circuit 405, the interleave data I0 is supplied and written as data IR12 and IR13 from the input data selection circuit 406 to the RAMD13 and D14, respectively. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD13, and data of 8 to 16 kilowords is written to the RAMD14. In addition, interleave data I1 is supplied to and written from the input data selection circuit 406 as data IR08 and IR09 based on the address data AR08 and AR09 supplied from the address selection circuit 405, respectively, to the RAMD09 and D10. . At this time, data of 0 to 8 kilowords of the data I1 is written to the RAMD09, and data of 8 to 16 kilowords is written to the RAMD10. Further, interleave data I2 is supplied to and written from the input data selection circuit 406 as data IR04 and IR05 based on the address data AR04 and AR05 supplied from the address selection circuit 405, respectively, to the RAMD05 and D06. . At this time, data of 0 to 8 kilowords of data I2 is written to RAMD05, and data of 8 to 16 kilowords is written to RAMD06.
[0764]
At the same time, the stored data is read from the RAMD15 and D16 as data OR14 and OR15, respectively, and is supplied to the output data selection circuit 408 as symbol data of one system out of the three symbols. The Also, the stored data is read from the RAMD11 and D12 as data OR10 and OR11, respectively, and is supplied to the output data selection circuit 408 as the other one-system symbol data out of the three symbol data. The Further, the stored data is read from the RAMD07 and D08 as data OR06 and OR07, respectively, and is supplied to the output data selection circuit 408 as another one system of symbol data among the three symbols of data. Is done. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0765]
Similarly, interleave data I0 is supplied to and written from the input data selection circuit 406 as data IR14 and IR15 based on the address data AR14 and AR15 supplied from the address selection circuit 405, respectively, to the RAMD15 and D16. It is. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD15, and data of 8 to 16 kilowords is written to the RAMD16. Further, interleave data I1 is supplied and written from the input data selection circuit 406 as data IR10 and IR11 based on the address data AR10 and AR11 supplied from the address selection circuit 405, respectively, to the RAMD11 and D12. . At this time, data of 0 to 8 kilowords of the data I1 is written to the RAMD11, and data of 8 to 16 kilowords is written to the RAMD12. Further, interleaved data I2 is supplied to and written from the input data selection circuit 406 as data IR06 and IR07 based on the address data AR06 and AR07 supplied from the address selection circuit 405, respectively, to the RAMD07 and D08. . At this time, data of 0 to 8 kilowords of data I2 is written to RAMD07, and data of 8 to 16 kilowords is written to RAMD08.
[0766]
At the same time, the stored data is read from the RAMD13 and D14 as data OR12 and OR13, respectively, and supplied to the output data selection circuit 408 as symbol data of one system out of the three symbols. The The stored data is read from the RAMD09 and D10 as data OR08 and OR09, respectively, and is supplied to the output data selection circuit 408 as the other one-system symbol data out of the three symbols. The Further, the stored data is read from the RAMD05 and D06 as data OR04 and OR05, respectively, and is supplied to the output data selection circuit 408 as another one system of symbol data out of the three symbols of data. Is done. Note that data reading is performed based on the address data supplied from the address selection circuit 405, as in the case of data writing.
[0767]
By doing so, the interleaver 100 performs pairwise interleaving and delay on the input data of three symbols whose TTCM is performed by the encoding device 1 and whose data capacity is “32 kilowords or less”. Can do.
[0768]
As described above, the interleaver 100 shares the delay RAM and the interleave RAM, switches the RAM to be used according to the mode indicating the code configuration including the type of interleave to be performed, and selects the appropriate RAM. By writing and / or reading data, a plurality of types of interleave processing and delay processing can be performed, which can be used for decoding various codes.
[0769]
Various features relating to the interleaver 100 will be further described in “6.” described later.
[0770]
3. Decoding device configured by connecting element decoders
Next, a description will be given of a decoding device 3 that can perform iterative decoding by connecting the above-described element decoders 50. FIG.
[0771]
As described above, the decoding device 3 is configured by concatenating a plurality of element decoders 50, and can perform iterative decoding on the codes by the PCCC, SCCC, TTCM, and SCTCM by the encoding device 1.
[0772]
As shown in FIG. 62, the decoding device 3 is a product of the number of element codes and at least the number of repetitions N of iterative decoding, for example, 2 × N element decoders 50.₁₁, 50₁₂, ..., 50_N1, 50_N2With. The decoding device 3 estimates input data in the encoding device 1 by obtaining decoded data DEC by iterative decoding from a received value that is soft input due to the influence of noise generated on the memoryless communication path 2. is there. In this decoding device 3, two successive element decoders 50₁₁, 50₁₂Or the element decoder 50_N1, 50_N2Respectively, when the decoding device 3 constitutes the decoding devices 3 ′ and 3 ″ previously shown in FIG. 3 or 5, iterative decoding for one time is realized. That is, when the encoding apparatus 1 is the encoding apparatus 1 'shown in FIG.₁₁, 50₁₂, ..., 50_M1, 50_M2Element decoder 50_i1Is provided corresponding to the convolutional encoder 12 and performs the decoding process of the number of iterations i. The element decoder 50_i2The one represented by is the one provided corresponding to the convolutional encoder 14 and performing the decoding process of the number of iterations i. If the encoding apparatus 1 is the encoding apparatus 1 ″ previously shown in FIG. 4, the element decoder 50₁₁, 50₁₂, ..., 50_M1, 50_M2Element decoder 50_i1Is represented in correspondence with the convolutional encoder 33 for encoding the inner code and performs the decoding process of the number of iterations i. The element decoder 50_i2In the figure, what is provided corresponding to the convolutional encoder 31 that performs encoding of the outer code and that performs the decoding process of the number of iterations i is shown.
[0773]
Specifically, the element decoder 50₁₁The received value R and external information or interleave data EXT as prior probability information are input, as well as erasure information ERS, prior probability information erasure information EAP, termination time information TNP, termination state information TNS, and interleaving A start position signal ILS is input. Also, the element decoder 50₁₁Are supplied with an output data selection control signal ITM and an interleave mode signal DIN.
[0774]
Element decoder 50₁₁Outputs the delayed received value RN and the soft output INT obtained by performing the above-described processing, as well as the next stage erase position information ERSN, the next stage prior probability information erase information EAPN, the next stage termination time information TNPN, the next The stage end state information TNSN and the next stage interleave start position signal ILSN are output. At this time, the element decoder 50₁₁If the decoding device 3 is the decoding device 3 'shown in FIG. 3, the interleaver 100 is made to function as performing interleaving processing based on the interleave mode signal DIN. Also, the element decoder 50₁₁If the decoding device 3 is the decoding device 3 ″ shown in FIG. 5 earlier, the interleaver 100 is made to function as performing deinterleaving processing based on the interleave mode signal DIN. Further, the element decoder 50₁₁Selects one of the soft output SOL or the external information SOE, which is the logarithmic soft output Iλ output from the soft output decoding circuit 90, based on the output data selection control signal ITM, and finally the soft output INT Can be determined as output data. Here, it is assumed that the soft output INT is external information. Furthermore, the element decoder 50₁₁Can output the decoded value hard decision information DHD and the received value hard decision information RHD as necessary.
[0775]
Also, the element decoder 50₁₂Includes the preceding element decoder 50.₁₁Received delay value RN, soft output INT, next stage erasure position information ERSN, next stage prior probability information erasure information EAPN, next stage termination time information TNPN, next stage termination state information TNSN, and next stage interleave start position Signal ILSN is input as received value R, external information or interleave data EXT, erasure information ERS, prior probability information erasure information EAP, termination time information TNP, termination state information TNS, and interleave start position signal ILS, respectively. Also, the element decoder 50₁₂Are supplied with an output data selection control signal ITM and an interleave mode signal DIN.
[0776]
Element decoder 50₁₂The element decoder 50₁₁In the same manner as described above, the delayed received value RN and the soft output INT obtained by performing the above-described processing are output, and the next stage erase position information ERSN, the next stage prior probability information erase information EAPN, and the next stage termination time information TNPN The next stage termination state information TNSN and the next stage interleave start position signal ILSN are output. At this time, the element decoder 50₁₂If the decoding device 3 is the decoding device 3 ′ shown in FIG. 3 earlier, the interleaver 100 is made to function as performing deinterleaving processing based on the interleave mode signal DIN. Also, the element decoder 50₁₂If the decoding device 3 is the decoding device 3 ″ shown in FIG. 5, the interleaver 100 is made to function as performing interleaving processing based on the interleave mode signal DIN. Further, the element decoder 50₁₂Selects one of the soft output SOL or the external information SOE, which is the logarithmic soft output Iλ output from the soft output decoding circuit 90, based on the output data selection control signal ITM, and finally the soft output INT Can be determined as output data. Here, it is assumed that the soft output INT is external information. Furthermore, the element decoder 50₁₂Can output the decoded value hard decision information DHD and the received value hard decision information RHD as necessary.
[0777]
Such an element decoder 50₁₂Are received delay value RN, soft output INT, next stage erasure position information ERSN, next stage prior probability information erasure information EAPN, next stage termination time information TNPN, next stage termination state information TNSN, and next stage interleave start position signal ILSN. , Respectively, in the next stage element decoder 50 (not shown)._{twenty one}Output to.
[0778]
Further, the element decoder 50_N1Includes a preceding element decoder 50 (not shown)._N-12Received delay value RN, soft output INT, next stage erasure position information ERSN, next stage prior probability information erasure information EAPN, next stage termination time information TNPN, next stage termination state information TNSN, and next stage interleave start position Signal ILSN is input as received value R, external information or interleave data EXT, erasure information ERS, prior probability information erasure information EAP, termination time information TNP, termination state information TNS, and interleave start position signal ILS, respectively. Also, the element decoder 50_N1Are supplied with an output data selection control signal ITM and an interleave mode signal DIN.
[0779]
Element decoder 50_N1The element decoder 50₁₁In the same manner as described above, the delayed received value RN and the soft output INT obtained by performing the above-described processing are output, and the next stage erase position information ERSN, the next stage prior probability information erase information EAPN, and the next stage termination time information TNPN The next stage termination state information TNSN and the next stage interleave start position signal ILSN are output. At this time, the element decoder 50_N1If the decoding device 3 is the decoding device 3 'shown in FIG. 3, the interleaver 100 is made to function as performing interleaving processing based on the interleave mode signal DIN. Also, the element decoder 50_N1If the decoding device 3 is the decoding device 3 ″ shown in FIG. 5 earlier, the interleaver 100 is made to function as performing deinterleaving processing based on the interleave mode signal DIN. Further, the element decoder 50_N1Selects one of the soft output SOL or the external information SOE, which is the logarithmic soft output Iλ output from the soft output decoding circuit 90, based on the output data selection control signal ITM, and finally the soft output INT Can be determined as output data. Here, it is assumed that the soft output INT is external information. Furthermore, the element decoder 50_N1Can output the decoded value hard decision information DHD and the received value hard decision information RHD as necessary.
[0780]
Then, the last stage element decoder 50_N2Includes the preceding element decoder 50._N1Received delay value RN, soft output INT, next stage erasure position information ERSN, next stage prior probability information erasure information EAPN, next stage termination time information TNPN, next stage termination state information TNSN, and next stage interleave start position Signal ILSN is input as received value R, external information or interleave data EXT, erasure information ERS, prior probability information erasure information EAP, termination time information TNP, termination state information TNS, and interleave start position signal ILS, respectively. Also, the element decoder 50_N2Are supplied with an output data selection control signal ITM and an interleave mode signal DIN.
[0781]
Element decoder 50_N2Outputs the soft output INT obtained by performing the above-described processing, and outputs the decoded value hard decision information DHD and the received value hard decision information RHD as necessary. At this time, the element decoder 50_N2If the decoding device 3 is the decoding device 3 ′ shown in FIG. 3 earlier, the interleaver 100 is made to function as performing deinterleaving processing based on the interleave mode signal DIN. Also, the element decoder 50_N2If the decoding device 3 is the decoding device 3 ″ shown in FIG. 5, the interleaver 100 is made to function as performing interleaving processing based on the interleave mode signal DIN. Further, the element decoder 50_N2Selects logarithmic soft output Iλ as data to be output and soft output INT based on the output data selection control signal ITM, and outputs this logarithmic soft output Iλ as decoded data DEC as the final result. Element decoder 50_N2As necessary, delayed received value RN and soft output INT, next stage erasure position information ERSN, next stage prior probability information erasure information EAPN, next stage termination time information TNPN, next stage termination state information TNSN, and next stage The interleave start position signal ILSN can also be output.
[0782]
Such a decoding apparatus 3 includes an element decoder 50 corresponding to each element encoder in the encoding apparatus 1._i1, 50_i2By decomposing a code having a high decoding complexity into elements having a low complexity, and an element decoder 50._i1, 50_i2The characteristics can be improved sequentially by the interaction between the two. When receiving the received value, the decoding device 3 receives 2 × N element decoders 50.₁₁, 50₁₂, ..., 50_N1, 50_N2Thus, iterative decoding with the maximum number of repetitions of N is performed, and decoded data DEC is output.
[0783]
Note that the decoding device 3 includes 2 × N element decoders 50.₁₁, 50₁₂, ..., 50_N1, 50_N2Can be repeatedly decoded up to N iterations, but the element decoder 50₁₁, 50₁₂, ..., 50_N1, 50_N2Can be used to perform iterative decoding with a number of iterations of N or less, as will be described later.
[0784]
In addition, a decoding apparatus that decodes codes using the TTCM method and the SCTCM method can be realized with the same configuration as the decoding device 3 described above, and directly receives in-phase and quadrature component symbols as received values. Become.
[0785]
4). Characteristics of the whole element decoder
Next, description will be given for each feature related to the element decoder 50. The following features are provided as functions of the element decoder 50, and will be described with reference to the drawings simplified as appropriate in order to clarify the concept of the features.
[0786]
4-1 Code likelihood switching function
This is a feature relating to the received value and prior probability information selection circuit 154 described above. As described above, the reception value and prior probability information selection circuit 154 is provided for decoding an arbitrary code.
[0787]
For example, when the encoding apparatus 1 performs encoding by PCCC or TTCM, as shown in FIG. 3, the information to be input to perform soft output decoding is the received value and The external information is supplied from the preceding interleaver or deinterleaver. Further, for example, when the encoding apparatus 1 performs encoding by SCCC or SCTCM, as shown in FIG. 5, information to be input for performing soft output decoding of the inner code. Is the received value and the external information supplied from the preceding interleaver, and the information to be input in order to perform soft output decoding of the outer code is the external information supplied from the deinterleaver and the value “0”. Is prior probability information. Furthermore, when the encoding apparatus 1 performs puncturing, it is necessary to input information indicating that as prior probability information. Thus, in order to perform decoding of an arbitrary code, the element decoder 50 needs to select information necessary for performing soft output decoding according to each code.
[0788]
Therefore, the element decoder 50 includes the reception value and prior probability information selection circuit 154, so that the information to be input for soft output decoding among the input reception value and the prior probability information is encoded. Select appropriately according to your needs. By doing in this way, the element decoder 50 becomes a general-purpose structure which can decode arbitrary codes, such as PCCC, SCCC, TTCM, or SCTCM.
[0789]
That is, the decoding device 3 can repeatedly decode an arbitrary code such as PCCC, SCCC, TTCM, or SCTCM only by connecting a plurality of element decoders 50 made of LSIs of the same wiring. Therefore, the decoding device 3 can provide a user with high convenience even when performing an experiment, for example.
[0790]
Note that the element decoder 50 does not necessarily include the reception value and prior probability information selection circuit 154 in the soft output decoding circuit 90 or in the previous stage. That is, the element decoder 50 does not need to be configured to select information necessary for soft output decoding from the information from the preceding element decoder. For example, the element decoder 50 includes a selector 120.₈, 120₉, 120_TenInformation required for performing soft output decoding in the next stage element decoder by providing a reception value and prior probability information selection circuit 154 at the subsequent stage and switching the delayed reception value TRN and soft output TINT as code likelihoods May be selected.
[0791]
In the case of the reception value and prior probability information selection circuit 154 described with reference to FIG. 28, two adjacent element decoders 50 constituting the decoding device 3 are used._A, 50_BCan be expressed as a configuration shown in FIG. 63, for example. That is, the element decoder 50_BIs the preceding element decoder 50_AThe delay received value RN output from the signal is input as the received value R, and the soft output INT is input as external information or interleaved data EXT, and the received value TR is used as the signal line for delaying and the decoded received value TSR. And a signal line. In this case, the element decoder 50_BThe reception value and prior probability information selection circuit 154 included in the selector 154 substantially selectively outputs the decoded reception value TSR and the external information or interleave data TEXT, and the external information or interleave data TEXT and the value thereof. It is expressed as having a selector 502 that selectively outputs prior probability information that is “0”.
[0792]
In contrast, the selector 120₈, 120₉, 120_TenWhen the received value and prior probability information selection circuit 154 is provided in the subsequent stage, two adjacent element decoders 50 constituting the decoding device 3 are used._C, 50_DCan be expressed as a configuration shown in FIG. 64, for example. That is, the element decoder 50_CThe reception value and prior probability information selection circuit 154 included in the selector 504 is substantially a selector 503 that selectively outputs the delay reception value TRN and the soft output TINT, and the soft output TINT and the prior value whose value is “0”. It is expressed as having a selector 504 that selectively outputs probability information. In this case, the element decoder 50_DIs the preceding element decoder 50_CThe delayed received value RN output from the selector 503 in FIG. 5 is input as the received value R, the soft output INT output from the selector 504 is input as external information or interleave data EXT, and the delayed received value TRN is input. become. In this case, the reception value and prior probability information selection circuit 154 may be provided in the interleaver 100 together with the selectors 503 and 504.
[0793]
Thus, the element decoder 50 is not limited to the position where the received value and prior probability information selection circuit 154 is provided. However, as shown in FIG. 64, the configuration in which the information required for the soft output decoding in the next stage element decoder is selected by the previous stage element decoder is the reception value delayed between the two element decoders. Since it is necessary to input / output separately, a large number of pins are required.
[0794]
4-2 Delay function of received value
This is a feature of the received data and delay storage circuit 155 and the interleaver 100 described above.
[0795]
For example, when the encoding apparatus 1 performs encoding by PCCC or TTCM, as shown in FIG. 3, a received value is input as information necessary for performing soft output decoding. It is necessary to Further, for example, when the encoding apparatus 1 performs encoding by SCCC or SCTCM, as shown in FIG. 5, as necessary information for performing soft output decoding of the inner code, Received value needs to be entered.
[0796]
Therefore, as described above, the element decoder 50 includes the reception data and delay storage circuit 155 to store all reception values TR including reception values other than the decoding reception value TSR to be decoded. The interleaver 100 delays at least the data TDI that is either the reception value TR or the delay reception value SDR by the interleaver 100, at least as long as the processing time required by the soft output decoding circuit 90. It is delayed by the same time as the required processing time, that is, it is delayed by the interleave length.
[0797]
By doing so, the decoding apparatus 3 does not need to have a delay circuit such as a RAM or a FIFO (First In First Out) outside, so that the circuit scale can be reduced. PCCC, SCCC, Arbitrary codes such as TTCM or SCTCM can be repeatedly decoded simply by connecting a plurality of element decoders 50 made of LSIs of the same wiring.
[0798]
Note that the element decoder 50 does not need to use the reception data and delay storage circuit 155 in order to delay the reception value by the same time as the processing time required by the soft output decoding circuit 90, and includes a delay circuit separately. You may do it. In this case, the element decoder 50 does not need to include a delay circuit in the soft output decoding circuit 90.
[0799]
That is, two adjacent element decoders 50 constituting the decoding device 3_E, 50_FIn a simplified form, for example, as shown in FIG. 65, in addition to the soft output decoding circuit 90 and the interleaver 100, it is represented as including a delay circuit 510 that delays the received value. Of course, the delay circuit 510 may be separated into a storage circuit that delays the same processing time as the soft output decoding circuit 90 and a storage circuit that delays the same processing time as the interleaver 100. . In this way, the element decoder 50 only needs to have a delay line for delaying all received values.
[0800]
Of course, the element decoder 50 actually employs a method described later using the interleave 100 in order to realize a delay between the processing time required by the interleaver 100 and the same time. This will be described later. .
[0801]
4-3 Decoding received value selection function
This is a feature relating to the decoded received value selection circuit 70 described above. As described above, the decoded received value selection circuit 70 is provided for decoding an arbitrary code.
[0802]
The received value required for performing soft output decoding differs depending on the code. Therefore, the element decoder 50 includes the decoded reception value selection circuit 70, and appropriately selects the reception value TSR to be decoded from all the reception values TR according to the code. In other words, two adjacent element decoders 50 constituting the decoding device 3._G, 50_HFor example, as shown in FIG. 66, in addition to a soft output decoding circuit 90, an interleaver 100, and a delay circuit 510 that delays received values, a delay line for delaying all received values is used. , And a decoded received value selection circuit 70 for selectively taking out a predetermined signal line.
[0803]
As described above, by selectively extracting a predetermined reception value from the reception values input to the delay circuit 510, the decoding device 3 converts an arbitrary code such as PCCC, SCCC, TTCM, or SCTCM to the same wiring. It is possible to perform decoding repeatedly only by connecting a plurality of element decoders 50 made of LSI.
[0804]
4-4 Sharing of memory circuit for decoding and memory for delay
This is a feature relating to the received data and delay memory circuit 155 described above.
[0805]
As described above, the reception data and delay storage circuit 155 stores both the selected reception value and prior probability information RAP, which are reception data used for decoding, and the reception value TR, which is delay data. That is, the received data and delay storage circuit 155 has a RAM having a capacity capable of storing both the selected received value and the prior probability information RAP and the received value TR, and is controlled by a control circuit (not shown). In addition, each information is selectively written and / or read. At this time, the reception data and delay storage circuit 155 stores the reception data DA used in the Iα calculation circuit 158 and the reception value TR in the same word and stores them in accordance with the timing at which the reception data DA is read. The received reception value TR is output as the delayed reception value PDR.
[0806]
As described above, the decoding device 3 can reduce the circuit scale by sharing the storage circuits having different uses for the storage target, and any code such as PCCC, SCCC, TTCM, or SCTCM can be connected to the same wiring. It is possible to perform decoding repeatedly only by connecting a plurality of element decoders 50 made of LSI.
[0807]
4-5 Frame head information delay function
This is a feature relating to the received data and delay memory circuit 155 described above.
[0808]
The edge signal TEILS indicating the head of the frame detected by the edge detection circuit 80 indicates the start position of interleaving. Therefore, the interleaver 100 needs to receive a signal corresponding to the edge signal TEILS in synchronization with the information obtained as a result of the soft output decoding by the soft output decoding circuit 90. Therefore, the edge signal TEILS needs to be delayed by the same time as the processing time required for the soft output decoding circuit 90.
[0809]
Therefore, the element decoder 50 is provided with the reception data and delay storage circuit 155 as described above, so that the edge signal TEILS is input to the soft output decoding circuit 90 in synchronization with the head of the frame of information to be decoded. Then, the processing time is delayed by the same time as the processing time required by the soft output decoding circuit 90. At this time, the reception data and delay storage circuit 155 stores the reception data DA used by the Iα calculation circuit 158 and the edge signal TEILS in the same word and stores them in accordance with the timing at which the reception data DA is read. The edge signal TEILS being output is output as the delayed edge signal PDIL.
[0810]
By doing so, the decoding device 3 does not need to have an external delay circuit for delaying the edge signal, and can further share the delay circuit and the received data storage circuit. The circuit scale can be reduced and the convenience can be improved, and any code such as PCCC, SCCC, TTCM, or SCTCM can be repeatedly decoded by simply connecting a plurality of element decoders 50 made of LSIs of the same wiring. It becomes.
[0811]
The element decoder 50 does not need to use the received data and delay storage circuit 155 in order to delay the edge signal, and a delay circuit may be separately provided in the soft output decoding circuit 90. . That is, the element decoder 50 only needs to have a delay line for delaying the edge signal.
[0812]
Also, the element decoder 50 delays or generates an edge signal based on a counter (not shown) that counts the decoding delay when the frame length of the information to be decoded is longer than the processing time required by the soft output decoding circuit 90. May be output to the interleaver 100.
[0813]
4-6 Soft output decoding circuit or interleaver unit operation function
Selector 120 described above_Four, 120₇Concomitantly, and concomitantly, the selector 120 described above._Three, 120_Five, 120₆This is also a feature.
[0814]
As described above, the element decoder 50 corresponds to the element encoder used when the code by the encoding device 1 is repeatedly decoded. However, in addition to such applications, the soft output decoding circuit 90 is used. Or it has the function to switch the operation mode which fulfill | performs only the function of the interleaver 100. FIG. That is, the element decoder 50 generates the operation mode information CBF by the control circuit 60 as described above, and the selector 120 based on this operation mode information CBF._Three, 120_Four, 120_Five, 120₆, 120₇, The soft output decoding circuit 90 and the interleaver 100 perform normal soft output decoding processing and interleaving processing, respectively, and only the soft output decoding circuit 90 performs normal soft output decoding processing. And a mode in which only the interleaver 100 performs a normal interleaving process.
[0815]
Specifically, the selector 120_ThreeAs described above, selects one of the received value TR and the delayed received value SDR supplied from the soft output decoding circuit 90 based on the operation mode information CBF. That is, the element decoder 50 includes the selector 120._ThreeThus, it is determined whether or not to use a soft output decoding process by the soft output decoding circuit 90 or a delay having the same time as the processing time required by the soft output decoding circuit 90 as the reception value input to the interleaver 100. be able to.
[0816]
In addition, the selector 120_FourAs described above, based on the operation mode information CBF, the external information or interleave data TEXT and the selector 120₂One of the data TDLX supplied from is selected. That is, the element decoder 50 includes the selector 120._FourWhether or not the external information or soft output input to the interleaver 100 is a soft output decoding process performed by the soft output decoding circuit 90 or a delay that is simultaneous with the processing time required by the soft output decoding circuit 90. Can be determined.
[0817]
Furthermore, the selector 120_FiveAs described above, one of the edge signal TEILS supplied from the edge detection circuit 80 and the delayed edge signal SDILS supplied from the soft output decoding circuit 90 is selected based on the operation mode information CBF. To do. That is, the element decoder 50 includes the selector 120._FiveThus, it is determined whether to use a soft output decoding process performed by the soft output decoding circuit 90 or a signal that is delayed at the same time as the processing time required by the soft output decoding circuit 90 as the edge signal input to the interleaver 100. be able to.
[0818]
Furthermore, the selector 120₆As described above, one of the delayed received value SDR supplied from the soft output decoding circuit 90 and the interleave length delayed received value IDO supplied from the interleaver 100 based on the operation mode information CBF. Select. That is, the element decoder 50 includes the selector 120.₆Thus, it is possible to determine whether or not to use a reception value to be output by performing interleaving processing by the interleaver 100 or processing performed at the same time as the processing time required by the interleaver 100.
[0819]
In addition, the selector 120₇As described above, based on the operation mode information CBF, the interleaver output data IIO supplied from the interleaver 100 and the selector 120₂One of the data TDLX supplied from is selected. That is, the element decoder 50 includes the selector 120.₇Accordingly, it is possible to determine whether to use interleave processing by the interleaver 100 or information that is delayed at the same time as the processing time required by the interleaver 100 as external information or soft output to be output.
[0820]
By doing so, the element decoder 50 can operate only the soft output decoding circuit 90, for example, in a mode in which only the soft output decoding process is required, while only the interleaving process is performed. In the required mode, only the interleaver 100 can be operated.
[0821]
The element decoder 50 can also be used as an encoding device in a mode in which only the interleaver 100 performs normal interleaving processing. This is because the element encoder in the encoding apparatus usually includes a delay element and a combinational circuit, and can be easily realized by a so-called FPGA or the like. Therefore, the element decoder 50 can realize the convolutional encoders 12 and 14 by the control circuit 60 or the like, for example, when the encoding apparatus 1 ′ shown in FIG. 2 is realized. In addition, as described above, since the interleaver 100 also has a function as a delay circuit, the element decoder 50 realizes the functions of the interleaver 13 and the delay unit 11 in the encoding device 1 ′ by the interleaver 100. be able to. Similarly, the element decoder 50 can also easily realize an encoding device that performs encoding by SCCC, such as the encoding device 1 ″ previously shown in FIG. 4.
[0822]
In this way, the element decoder 50 can switch the operation mode, and can provide abundant uses and excellent convenience in addition to iterative decoding.
[0823]
The element decoder 50 includes a selector 120._Three, 120_Four, 120_Five, 120₆, 120₇Instead of switching the operation mode only, various operation modes may be realized with different configurations, such as using another selector.
[0824]
4-7 Delay mode switching function
Selector 120 described above₂And features relating to the interleaver 100.
[0825]
As shown in FIG. 3 or FIG. 5, the iterative decoding is performed once with a combination of the same number of element decoders as the number of element encoders in the encoding apparatus 1.
That is, in the iterative decoding, at least two or more element decoders are set as one set, and decoding is performed once. In the iterative decoding, a final decoding result is obtained by setting the number of repetitions to a plurality.
[0826]
Here, in order to determine the optimum number of repetitions according to various codes, it is usually necessary to perform an experiment in which the number of repetitions is changed. In this case, an experiment can be performed if a plurality of decoding devices are configured by connecting a number of element decoders corresponding to the number of repetitions. In addition, a single decoding device is configured by concatenating a number of element decoders capable of performing iterative decoding of an arbitrary number of repetitions, and taps are applied from the element decoder corresponding to a desired number of repetitions equal to or less than the number of repetitions. It is also possible to conduct experiments by pulling out.
[0827]
However, in order to perform an experiment like the former, it is necessary to configure a huge number of decoding devices, and it can be considered that a great deal of labor is required. Even in the latter experiment, the circuit scale of the decoding device increases, and the decoding delay changes depending on the number of iterations. Therefore, it is desirable to compare the decoding results due to the change in the number of iterations. Absent.
[0828]
Therefore, the element decoder 50 generates the operation mode information CBF by the control circuit 60 as described above, and the selector 120 based on the operation mode information CBF.₂And the address control by the interleaver 100 are performed, so that the input data is delayed at least simultaneously with the processing time required by the soft output decoding circuit 90, and at least the processing time required by the interleaver 100. A plurality of delay modes are realized in which the delay is the same time or at least the delay between the processing time required by the soft output decoding circuit 90 and the interleaver 100.
[0829]
Specifically, the selector 120₂As described above, the operation mode information CBF has at least a delay between the processing time required by the soft output decoding circuit 90 and a delay between at least the processing time required by the interleaver 100, or at least the soft output decoding circuit. 90 and the processing time required by the interleaver 100 and the delay mode to be performed at the same time, the delay external information SDEX is selected and output, and the operation mode information CBF is If at least the delay by the soft output decoding circuit 90 and / or the interleaver 100 is not performed and the normal mode in which the processing by the soft output decoding circuit 90 and / or the interleaver 100 is performed is indicated, the data TLX, that is, The result of decoding by the soft output decoding circuit 90 is selected and output. In other words, the element decoder 50 includes the selector 120.₂Thus, it is possible to determine whether or not to delay at least the processing time required by the soft output decoding circuit 90 and / or the interleaver 100 for external information or soft output.
[0830]
Further, as described above, when the operation mode information CBF indicating the delay mode is input, the interleaver 100 can apparently function as a delay circuit by performing address control. This will be described later.
[0831]
By doing in this way, the decoding device 3 can perform an iterative decoding of an arbitrary number of iterations if it is configured by connecting a number of element decoders capable of performing an iterative decoding of the number of possible iterations. It becomes possible. For example, when the encoding device 1 is the encoding device 1 ′, 1 ″ shown in FIG. 2 or 4 and 200 element decoders are connected to form the decoding device 3, this decoding is performed. The apparatus 3 can perform iterative decoding with a maximum of 100 iterations. In this decoding apparatus 3, when iterative decoding with 20 iterations is performed, the 40th element decoder from the head performs normal soft output decoding processing and interleaving processing, and the remaining 160 element decodings. The device may perform at least a delay mode operation for performing a delay between the soft output decoding circuit 90 and the interleaver 100 and the processing time required.
[0832]
In this way, the decoding device 3 has a plurality of delay modes, and by switching and using these delay modes, the entire decoding delay can be reduced only by connecting a plurality of element decoders 50 made of LSIs of the same wiring. It is possible to perform iterative decoding with the number of repetitions being changed without changing, and it is possible to repeatedly decode any code such as PCCC, SCCC, TTCM, or SCTCM at a desired number of repetitions.
[0833]
The element decoder 50 includes a selector 120.₂For example, as shown in “4-6”, the selector 120 performs a selection operation based on the operation mode information CBF in order to operate the soft output decoding circuit 90 or the interleaver 100 as a single unit._Four, 120₇, And additionally, the selector 120_Three, 120_Five, 120₆Various delay modes may be realized by using a plurality of selectors.
[0834]
4-8 Next stage information generation function
This is a feature of the control circuit 60 and the control circuit 400 in the interleaver 100 described above.
[0835]
When the decoding apparatus 3 is configured by concatenating a plurality of element decoders, each element decoder needs to be provided with various types of information regarding codes. The various types of information include a closing time and closing state as closing information, a puncture pattern as erasing information, and frame top information. In order to give such information to each element decoder, it is conceivable to generate necessary information by an external control circuit or the like, but this leads to an increase in the number of parts and an increase in the board area.
[0836]
Therefore, the element decoder 50 generates and outputs information necessary for the element decoder at the next stage by using the interleaver 100 that can grasp information such as the top information of the frame and the interleave length. That is, as described above, the element decoder 50 uses the control circuit 60 to terminate the termination position information CNFT, termination period information CNFL, termination state information CNFD, puncture cycle information CNEL, and puncture pattern, which are static information. Information CNEP is generated. Then, the element decoder 50 includes the end position information CNFT, the end period information CNFL, the end state information CNFD, the puncture period information CNEL, and the puncture pattern information CNEP generated by the control circuit 60 as an interleaver 100. Is input by the control circuit 400 in the interleaver 100 based on these pieces of information, termination time information IGT, termination state information IGS, erase position information IGE, and interleaver non-output position information INO, Is generated. Then, under the control of the control circuit 400, the interleaver 100 generates the generated termination time information IGT, termination state information IGS, erasure position information after the time corresponding to the interleave length has elapsed since the information was input from the control circuit 60. IGE and interleaver non-output position information INO are output. The interleaver 100 also includes a selector 120._FiveThe interleave start position signal TIS supplied from is delayed by the interleave length, that is, the same time as the processing time required by the interleaver 100, to generate and output a delayed interleave start position signal IDS.
[0837]
By doing so, the element decoder 50 generates the generated end time information IGT, end state information IGS, erase position information IGE, interleaver non-output position information INO, and delayed interleave start position signal IDS. It is possible to easily output in synchronization with the head.
[0838]
As described above, the decoding device 3 does not need to have a control circuit for generating various types of information externally, can reduce the number of components, and can use the same arbitrary code such as PCCC, SCCC, TTCM, or SCTCM. It is possible to repeatedly perform decoding by simply connecting a plurality of element decoders 50 made of wiring LSIs.
[0839]
The element decoder 50 does not generate various information by the control circuit 400 in the interleaver 100 and outputs it in synchronization with the head of the frame, but generates various information in synchronization with the interleave start position signal TILS. You may do it. In other words, the decoding device 3 includes a control circuit that does not generate information necessary for the next-stage element decoder in the previous-stage element decoder, but that each element decoder generates various information such as termination information and erasure information. These pieces of information may be generated in synchronization with the beginning of the frame of the input data.
[0840]
4-9 System verification function
Selector 120 described above₈, 120₉, 120_TenAnd a feature relating to the signal line 130.
[0841]
The element decoder 50 has a huge number of pins, for example, several hundreds. Therefore, when the decoding device 3 is configured by connecting a plurality of element decoders 50, a state of poor continuity due to, for example, a solder failure is likely to occur.
[0841]
Therefore, the element decoder 50 includes an externally received value TR, external information or interleave data TEXT, erasure information TERS, prior probability information erasure information TEAP, termination time information TTNP, termination state information TTNS, and interleave start position. The system includes a signal line 130 that bundles signal lines for transmitting each of the signals TILS and communicates to the outside, and transmits a through signal through the signal line 130, thereby verifying a system such as a continuity test.
[0843]
At this time, the element decoder 50 generates verification mode information CTHR by the control circuit 60, and the selector 120 based on the verification mode information CTHR.₈, 120₉, 120_TenBy performing the selection operation according to, switching to the verification mode for performing system verification is performed.
[0844]
Specifically, the selector 120₈As described above, if the verification mode information CTHR indicates the verification mode, the through signal transmitted through the signal line 130 is selected, and the next stage element decoder is used as the delayed received value RN. The received value R is output to a terminal where the received value R is input.
[0845]
In addition, the selector 120₉As described above, when the verification mode information CTHR indicates the verification mode, the through signal transmitted through the signal line 130 is selected and the soft output INT is selected as the soft output INT in the next stage element decoder. Output to a terminal to which external information or interleave data EXT is input.
[0846]
Furthermore, the selector 120_TenAs described above, when the verification mode information CTHR indicates the verification mode, the through signal transmitted through the signal line 130 is selected, the next stage termination time information TNPN, and the next stage termination state information. As TNSN, next stage erasure position information ERSN, next stage prior probability information erasure information EAPN, and next stage interleave start position signal ILSN, termination time information TNP, termination state information TNS, erasure information TERS, The prior probability information erasure information TEAP and the interleave start position signal ILS are respectively output to terminals to which they are input.
[0847]
As described above, the decoding device 3 has a function of outputting an input signal from the outside as it is, and can easily determine a conduction failure point by inputting and outputting a through signal in the verification mode. Even when a plurality of element decoders having a large number of pins are connected, the system can be easily verified, and excellent convenience can be provided.
[0848]
5. Features of soft output decoding circuit
Next, description will be made for each feature related to the soft output decoding circuit 90. The following features are provided as functions of the soft-output decoding circuit 90. In order to clarify the concept of the features, the following features will be described with reference to an appropriately simplified drawing.
[0849]
5-1 How to have code information
This is a feature related to the code information generation circuit 151 described above. The element decoder 50 can soft-output decode a code by an arbitrary element encoder such as the convolutional encoder shown in FIGS. 14 to 17 with the same configuration regardless of the code. . In order to achieve this object, the element decoder 50 has the following four features.
[0850]
5-1-1 Calculation of input / output pattern of all branches on trellis
For example, the trellis in the convolutional encoder shown in FIG. 14 has a structure in which two paths reach from each state to the state at the next time as shown in FIG. It has the structure which has a branch. Further, the trellis in the convolutional encoder shown in FIG. 15 has a structure in which four paths reach from each state to the state at the next time as shown in FIG. It has the branch of. Further, the trellis in the convolutional encoder shown in FIG. 16 has a structure in which four paths reach from each state to the state at the next time as shown in FIG. It has the branch of. Furthermore, the trellis in the convolutional encoder shown in FIG. 17 has a structure in which four sets of parallel paths reach from each state to the state at the next time, as shown in FIG. It will have 32 branches. These convolutional encoders are trellises having 32 branches or less, although the number of memories is variable depending on the way of connection.
[0851]
Therefore, the soft output decoding circuit 90 pays attention to the fact that the number of branches on the trellis is equal to or less than a predetermined value, and by considering the branches on the trellis mainly without considering the code configuration. An input / output pattern is calculated, and this information is used when calculating the log likelihood Iγ and the log soft output Iλ. Specifically, the soft output decoding circuit 90 calculates the input / output pattern of all branches on the trellis by the code information generation circuit 151, and uses this information as the branch input / output information BIO, and the Iγ distribution circuit 157 and the soft output. This is supplied to the calculation circuit 161.
[0852]
The branch input / output information BIO is information calculated along the time axis from the transition source state to the transition destination state in order to calculate the log likelihood Iα. That is, the branch input / output information BIO is information based on the branch input as viewed from the transition destination state. On the other hand, the soft output decoding circuit 90 calculates branch input / output information calculated from the transition destination state to the transition source state in the reverse order of the time axis in order to calculate the log likelihood Iβ. Although necessary, this is calculated as the branch input / output information BI by the branch input / output information calculation circuit 223 in the Iγ distribution circuit 157. In other words, the branch input / output information BI is information based on the branch output from the transition source state.
[0853]
In this way, the element decoder 50 can perform decoding of an arbitrary trellis code having a predetermined number of branches or less with the same configuration. That is, in general, the element decoder 50 is required to perform decoding based on a specific trellis corresponding to each code configuration. Can be decrypted. At this time, the element decoder 50 can perform decoding even when the element encoder is a non-linear code.
[0854]
Here, the case of decoding a code having a trellis structure having 32 branches or less has been described, but it goes without saying that the element decoder 50 is not limited to the number of branches.
[0855]
Hereinafter, three specific examples will be shown as branch numbering in the method shown here.
[0856]
5-1-2 Numbering between the transition source state and the transition destination state
In the Bozencraft type convolutional encoder, data is held in time series with respect to the delay elements, so that the transition destination state is limited. For concrete explanation, when the convolutional encoder shown in FIG. 18 is used, when the state of the transition source is “0000”, the shift register 201 is used._Three, Shift register 201₂And shift register 201₁Is the shift register 201 at the next time._Four, Shift register 201_ThreeAnd shift register 201₂Therefore, the transition destination state is limited to “0000” and “0001”. As described above, in the Bozencraft type convolutional encoder, the transition destination state is determined when the number of memories is determined. Therefore, in the Bozencraft type convolutional encoder, it is possible to easily obtain the presence or absence of a branch connecting an arbitrary state and an arbitrary state regardless of the code configuration.
[0857]
Therefore, the soft output decoding circuit 90 uses the code information generation circuit 151 to uniquely number the branches connecting the transition source state and the transition destination state. That is, the soft output decoding circuit 90 performs branch numbering using the uniqueness of the trellis when decoding a Bozencraft type convolutional code. Then, the soft output decoding circuit 90 calculates an input / output pattern for each numbered branch, and uses this information as the branch input / output information BIO obtained along the time axis, and the Iγ distribution circuit 157 and the soft output calculation circuit 161. To supply. Further, the soft output decoding circuit 90 is determined by the branch input / output information calculation circuit 223 in the Iγ distribution circuit 157 based on at least the memory number information MN and the branch input / output information BIO along the reverse order of the time axis. The output information BI is calculated and the Iγ0 Iγ distribution circuit 224 is calculated.₁And Iγ1 distribution circuit 224 for Iβ1₂To supply.
[0858]
Specifically, the soft output decoding circuit 90 performs code information when decoding the Bozencraft type convolutional encoder whose encoding rate is represented by “1 / n” shown in FIG. For example, as shown in FIG. 67, the generation circuit 151 uniquely numbers each branch according to the number of memories, and calculates branch input / output information BIO along the time axis. That is, when the code information generation circuit 151 performs decoding of the convolutional encoder having the number of memories “4”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder with the number “3”, numbering is performed as shown in FIG. 5B, and when decoding the convolutional encoder with the number of memories “2”. When the numbering is performed as shown in FIG. 5C and the convolutional encoder having the memory number “1” is decoded, the numbering is performed as shown in FIG. In the figure, for example, “0” and “1” are assigned to the two branches that are input to the state having the state number “0”, and the state number is input to the state “1”. The numbers “2” and “3” are attached to the two branches.
[0859]
On the other hand, the soft output decoding circuit 90 uses the branch input / output information calculation circuit 223 to uniquely number each branch according to the number of memories, for example, as shown in FIG. The branch input / output information BI is calculated. That is, when the branch input / output information calculation circuit 223 performs decoding of the convolutional encoder with the number of memories “4”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder with the number of memories “3”, the numbering is performed as shown in FIG. 5B, and the decoding of the convolutional encoder with the number of memories “2” is performed. Are numbered as shown in FIG. 4C, and when decoding is performed for a convolutional encoder having a memory number of “1”, numbering is performed as shown in FIG. In the figure, for example, the numbers “0” and “1” are assigned to the two branches that are output from the state with the state number “0”, and the states are output from the state with the state number “1”. Numbers “2” and “3” are attached to each of the two branches.
[0860]
In addition, the soft output decoding circuit 90 performs the decoding of the Bozencraft type convolutional encoder whose encoding rate is represented by “2/3” shown in FIG. Thus, for example, as shown in FIG. 69, each branch is uniquely numbered according to the number of memories, and branch input / output information BIO along the time axis is calculated.
That is, when the code information generation circuit 151 performs decoding of the convolutional encoder having the number of memories “3”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding a convolutional encoder with the number “2”, numbering is performed as shown in FIG. In the figure, for example, four branches that are input to the state with the state number “0” are assigned numbers “0”, “1”, “2”, “3”, and the state number is The numbers “4”, “5”, “6”, and “7” are attached to the four branches that are input to the “1” state.
[0861]
On the other hand, the soft output decoding circuit 90 uses the branch input / output information calculation circuit 223 to uniquely number each branch according to the number of memories, for example, as shown in FIG. The branch input / output information BI is calculated. That is, when the branch input / output information calculation circuit 223 performs decoding of the convolutional encoder with the number of memories “3”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding a convolutional encoder having a memory number “2”, numbering is performed as shown in FIG. In the figure, for example, four branches that are output from a state with a state number “0” are assigned numbers “0”, “1”, “2”, and “3”, and the state number is Numbers “4”, “5”, “6”, and “7” are attached to the four branches output from the “1” state.
[0862]
By doing in this way, the soft output decoding circuit 90 can uniquely grasp the transition source state and the transition destination state from the branch number regardless of the code configuration. Therefore, for example, when numbering is performed depending on the sign, such as numbering for a branch when a certain input is made at a certain state, the transition source state and the transition destination state must be uniquely determined. However, since the soft output decoding circuit 90 uses the uniqueness of the trellis to perform branch numbering depending on the state, the relationship between the branch number and the input / output pattern is uniquely determined. Decoding can be performed with simple control.
[0863]
Specific examples of branch numbering by this method include those shown in FIGS. 67 to 70. The branch number connecting the transition source state and the transition destination state is uniquely numbered. If so, the specific numbers are not limited to those shown in the figure.
[0864]
5-1-3 Numbering along the time axis and numbering along the reverse order of the time axis
For example, a non-Bozencraft type convolutional encoder such as a Massy type does not hold data in a time series with respect to delay elements, unlike a Bozencraft type convolutional encoder. There is no limit. For concrete explanation, when the convolutional encoder shown in FIG. 22 is used, when the state of the transition source is “000”, the shift register 205 at the next time is used._ThreeOf the shift register 205 at the previous time.₂Is not shifted as it is, and the shift register 205 at the next time₂Of the shift register 205 at the previous time.₁The contents of are not just migrated. Therefore, the state of the transition destination is not limited for each number of memories, and varies depending on the code configuration.
[0865]
Therefore, the soft output decoding circuit 90 uses the code information generation circuit 151 to perform numbering based on the branch input as viewed from the transition destination state, and calculates an input / output pattern for each numbered branch. This information is supplied to the Iγ distribution circuit 157 and the soft output calculation circuit 161 as branch input / output information BIO obtained along the time axis. Then, the soft output decoding circuit 90 separately calculates the transition source state based on the code configuration by the control signal generation circuit 240 in the Iα calculation circuit 158 and supplies it to the addition comparison selection circuit 242 as the control signal PST. In addition, the soft output decoding circuit 90 outputs the output from the state of the transition source based on the generation matrix information CG that affects at least the output at each time by the branch input / output information calculation circuit 223 in the Iγ distribution circuit 157. The numbering is performed based on the branches, and the input / output pattern for each numbered branch is calculated, and this information is used as the branch input / output information BI obtained in the reverse order to the time axis. Distribution circuit 224₁And Iγ1 distribution circuit 224 for Iβ1₂To supply. Then, the soft output decoding circuit 90 separately calculates the transition destination state based on the code configuration by the control signal generation circuit 280 in the Iβ calculation circuit 159, and adds the Iβ0 addition comparison selection circuit 281 and the Iβ1 addition as the control signal NST. The comparison selection circuit 282 is supplied.
[0866]
Specifically, the soft output decoding circuit 90 generates code information when performing decoding of a Massy type convolutional encoder whose encoding rate shown in FIG. 16 is represented by “2/3”. For example, as shown in FIG. 71, the circuit 151 numbers each branch according to the number of memories, and calculates branch input / output information BIO along the time axis. That is, when the code information generation circuit 151 performs decoding of the convolutional encoder having the number of memories “3”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding a convolutional encoder with the number “2”, numbering is performed as shown in FIG. In the figure, for example, four branches that are input to the state with the state number “0” are assigned numbers “0”, “1”, “2”, “3”, and the state number is The numbers “4”, “5”, “6”, and “7” are attached to the four branches that are input to the “1” state. Here, a specific example of the numbering method for the four branches input to each state will not be described in detail, but the soft output decoding circuit 90 may, for example, input pattern information and transition as necessary. Using the original state information, each branch can be uniquely numbered.
[0867]
On the other hand, the soft output decoding circuit 90 uses the branch input / output information calculation circuit 223 to number each branch according to the number of memories, as shown in FIG. 72, for example, and branch input / output along the reverse order of the time axis. Information BI is calculated. That is, when the branch input / output information calculation circuit 223 performs decoding of the convolutional encoder with the number of memories “3”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding a convolutional encoder having a memory number “2”, numbering is performed as shown in FIG. In the figure, for example, four branches that are output from a state with a state number “0” are assigned numbers “0”, “1”, “2”, and “3”, and the state number is Numbers “4”, “5”, “6”, and “7” are attached to the four branches output from the “1” state. Although a specific example of the numbering method for the four branches input to each state will not be described in detail here, the soft output decoding circuit 90 uses only the information of the input pattern, for example, for each branch. Unique numbering can be performed.
[0868]
As described above, the soft output decoding circuit 90 separately performs numbering along the time axis and numbering along the reverse order of the time axis for each state, calculates the input / output pattern, Based on the configuration, a transition source state and a transition destination state are calculated. By doing so, the soft output decoding circuit 90 can decode even a Massy type convolutional code in which the shape of the trellis changes according to the parameter of the element code.
[0869]
Specific examples of branch numbering by this method include those shown in FIGS. 71 and 72, but the specific numbers are not limited to those shown in FIG. Although the case of decoding a Massy type convolutional encoder has been described here, this method can be applied to any code including a nonlinear code other than a Massy type convolutional code. Of course, this technique can also be applied to a Bosencraft type convolutional code.
[0870]
5-1-4 Numbering based on the uniqueness of the entire trellis
When the number of input bits in the code is less than or equal to the number of memories, there may be a trellis structure in which the path reaches from each state on the trellis to all states at the next time. In other words, if the trellis has a structure in which the path reaches all states at the next time from each state, the state number of the transition source and the state number of the transition destination are uniquely identified regardless of the code configuration. be able to.
[0871]
Therefore, the soft output decoding circuit 90 uses the code information generation circuit 151 to perform numbering for all branches in consideration of the entire trellis based on the uniqueness of the structure of the entire trellis. Then, the soft output decoding circuit 90 calculates an input / output pattern for each numbered branch, and uses this information as the branch input / output information BIO obtained along the time axis, and the Iγ distribution circuit 157 and the soft output calculation circuit 161. To supply. Further, the soft output decoding circuit 90 is determined by the branch input / output information calculation circuit 223 in the Iγ distribution circuit 157 based on at least the memory number information MN and the branch input / output information BIO along the reverse order of the time axis. The output information BI is calculated and the Iγ0 Iγ distribution circuit 224 is calculated.₁And Iγ1 distribution circuit 224 for Iβ1₂To supply.
[0872]
Specifically, the soft output decoding circuit 90 generates code information when performing decoding of a Massy type convolutional encoder whose encoding rate is represented by “3/3” shown in FIG. For example, as shown in FIG. 73, the circuit 151 uniquely numbers each branch according to the number of memories, and calculates branch input / output information BIO along the time axis. That is, when the code information generation circuit 151 performs decoding of the convolutional encoder with the number of memories “2”, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding a convolutional encoder whose number is “1”, numbering is performed as shown in FIG. In FIG. 5A, for example, “0, 1”, “2” is added to four sets of branches obtained by bundling two each of the eight branches input to the state having the state number “0”. , 3 ”,“ 4, 5 ”,“ 6, 7 ”, and four sets obtained by bundling each of the eight branches input to the state with the state number“ 1 ”. The numbers “8, 9”, “10, 11”, “12, 13”, “14, 15” are attached to the branches. Here, although a specific example of the numbering method for a plurality of sets of branches input to each state and the numbering method for each parallel path in one set of branches will not be described in detail, the soft output decoding circuit 90, for example, performs case classification based on the generation matrix information CG. In each case, unique numbering can be performed for each branch by using the input pattern information and the transition source state information.
[0873]
On the other hand, the soft output decoding circuit 90 uses the branch input / output information calculation circuit 223 to uniquely number each branch according to the number of memories, for example, as shown in FIG. The branch input / output information BI is calculated. That is, the soft output decoding circuit 90 performs numbering as shown in FIG. 5A when the branch input / output information calculation circuit 223 decodes the convolutional encoder having the memory number “2”. When decoding the convolutional coder having the memory number “1”, numbering is performed as shown in FIG. In FIG. 2A, for example, “0, 1”, “2” is added to four sets of branches obtained by bundling two each of the eight branches output from the state having the state number “0”. , 3 ”,“ 4, 5 ”,“ 6, 7 ”, and four sets obtained by bundling each of the eight branches output from the state with the state number“ 1 ”. The numbers “8, 9”, “10, 11”, “12, 13”, “14, 15” are attached to the branches. Here, although a specific example of the numbering method for a plurality of sets of branches input to each state and the numbering method for each parallel path in one set of branches will not be described in detail, the soft output decoding circuit 90, for example, performs case classification based on the generation matrix information CG. In each case, unique numbering can be performed for each branch by using the input pattern information and the transition source state information.
[0874]
In this way, the soft output decoding circuit 90, when the trellis has a trellis structure in which the path reaches all the states at the next time from each state, all of the trellises are based on the uniqueness of the structure of the entire trellis. By numbering the branches, it is possible to uniquely grasp the transition source state and the transition destination state from the branch number regardless of the code configuration. Therefore, the soft output decoding circuit 90 can uniquely grasp the transition source state number and the transition destination state number, and can perform decoding with simple control.
[0875]
Specific examples of branch numbering by this method include those shown in FIGS. 73 and 74. The branch number connecting the transition source state and the transition destination state is uniquely numbered. If so, the specific numbers are not limited to those shown in the figure.
[0876]
5-2 Termination information input method
This is a feature related to the termination information generation circuit 153 described above. In the case of repeatedly decoding PCCC, SCCC, TTCM, and SCTCM codes, termination processing is essential. Therefore, the element decoder 50 generates termination information by the following two methods.
[0877]
5-2-1 Input for the termination period of information for the number of input bits
As described above, in the Bozencraft type convolutional encoder, the transition destination state is limited. Therefore, as described above, the soft output decoding circuit 90 inputs information corresponding to the number of input bits for the convolutional encoder as the termination information when terminating the Bozencraft type convolutional code. To specify the termination state.
[0878]
Specifically, when the code by the Bozencraft type convolutional coder having the number of input bits of “1” and the number of memories of “2” is terminated to the state represented by “00”, soft output is performed. For example, as shown in FIG. 75, the decoding circuit 90 generates 1-bit “0” corresponding to the number of input bits in one time slot as the termination state information TSM as shown in FIG. By generating the termination state information TSM for two time slots, the termination state of “00” can be specified.
[0879]
By doing in this way, the element decoder 50 can perform termination processing of an arbitrary Bozencraft type convolutional code whose coding rate is represented by k / n. The element decoder 50 can be configured to minimize the number of pins for inputting termination information. For example, when the termination pattern is long and continuous termination processing is required, the termination information is appropriately generated. It is possible to avoid inconsistencies in the input of termination information.
[0880]
5-2-2 Input of information indicating the termination state in one time slot
As described above, in the element encoder other than the Bozencraft type convolutional encoder, for example, a Massy type convolutional encoder, the state of the transition destination is limited like the Bozencraft type convolutional encoder. Never happen. Therefore, when a code other than a Bozencraft type convolutional code is terminated, information corresponding to the number of input bits cannot be input as the termination information for the termination period.
[0881]
Therefore, as described above, the soft output decoding circuit 90 specifies the termination state by inputting information indicating the termination state in one time slot as the termination information.
[0882]
Specifically, when the code by the Massy type convolutional coder having the number of input bits of “1” and the number of memories of “2” is terminated to the state represented by “00”, the soft output decoding is performed. For example, as shown in FIG. 76, the circuit 90 generates a 2-bit “00” indicating the termination state as termination state information TSM in one time slot by the termination information generation circuit 153, thereby terminating the termination state “00”. Can be specified.
[0883]
By doing in this way, the element decoder 50 can perform termination processing for any trellis code including a Massy type convolutional code whose trellis structure changes according to the code configuration. Of course, the element decoder 50 can also perform the termination process of the convolution code of the Bosencraft type using this method. This method can also be applied to decoding other than soft output decoding such as so-called Viterbi decoding.
[0884]
5-3 Erase position processing
This is a feature relating to the received value and prior probability information selection circuit 154 described above.
[0885]
In soft output decoding, it is usually necessary to separately hold information indicating a position where no code output exists by puncturing or the like until at least the time of log likelihood Iγ calculation, and a storage circuit for holding this information is provided. It was necessary to deal with.
[0886]
Therefore, as described above, the soft output decoding circuit 90 is a position where no code output exists based on the internal erasure position information IERS supplied from the internal erasure information generation circuit 152 by the received value and prior probability information selection circuit 154. Is replaced with a symbol having a likelihood of “0”. That is, the soft output decoding circuit 90 determines that the probability that the bit corresponding to the position where the code output does not exist is “0” or “1” is “1/2”. A situation equivalent to being erased is generated without affecting.
[0887]
By doing in this way, the element decoder 50 does not need to be separately provided with a storage circuit that holds information indicating a position where no code output exists, and thus the circuit scale can be reduced.
[0888]
5-4 Calculation and distribution of log likelihood Iγ
This is a feature relating to the Iγ calculation circuit 156 and the Iγ distribution circuit 157 described above. As described above, the element decoder 50 performs soft-output decoding of a code by an arbitrary element encoder such as the convolutional encoder shown in FIGS. 14 to 17 with the same configuration regardless of the code. It is something that can be done. In order to achieve this object, the element decoder 50 has the following four characteristics regarding the calculation and distribution of the log likelihood Iγ.
[0889]
5-4-1 Calculation and distribution of log likelihood Iγ for all input / output patterns
In order to realize decoding of an arbitrary code, the soft output decoding circuit 90 calculates log likelihoods Iγ for all possible input / output patterns by the Iγ calculation circuit 156, and sets the code configuration by the Iγ distribution circuit 157. Distribution is performed according to the input / output pattern determined accordingly.
[0890]
Here, consider the case of decoding the convolutional encoder shown in FIGS. The trellis in each of these convolutional encoders has a structure having 32 branches or less, and has at most 32 input / output patterns.
Therefore, the soft output decoding circuit 90 calculates all 32 input / output patterns by the information / code Iγ calculation circuit 221 in the Iγ calculation circuit 156, as schematically shown in FIG. In the figure, “Iγ (00/000)” indicates the log likelihood Iγ corresponding to the branch whose input data / output data is “00/000” in the element encoder. Then, the soft output decoding circuit 90 determines the Iα Iγ distribution circuit 224 in the Iγ distribution circuit 157 described above according to the input / output pattern determined according to the code configuration._ThreeIβ distribution circuit 224 for Iβ0₁Or Iγ distribution circuit 224 for Iβ1₂32 selectors 520 corresponding to each of₁520₂, ..., 520₃₂, One log likelihood Iγ is selected from the 32 log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ (11/111), and is selected. After performing predetermined processing on the obtained 32 log likelihoods Iγ, log likelihoods Iγ (0), Iγ (1),... Corresponding to the branch numbers 0, 1,. .., distributed as Iγ (31) and output.
[0891]
In this way, the element decoder 50 can perform decoding of an arbitrary trellis code having a predetermined number of branches or less with the same configuration. In particular, this method is effective when the number of input / output patterns is small and the number of branches on the trellis is large.
[0892]
5-4-2 Calculation and distribution of log likelihood Iγ for at least some input / output patternsBy the way, in the case of the method shown in “5-4-1”, the Iγ Iγ distribution circuit 224 in the Iγ distribution circuit 157 is used._ThreeIβ distribution circuit 224 for Iβ0₁Or Iγ distribution circuit 224 for Iβ1₂Has at least 32 selectors for selecting one signal from 32 signals, that is, for selecting 32 to 1, and the circuit scale may be enormous.
[0893]
Therefore, the soft output decoding circuit 90 does not calculate all 32 input / output patterns by the Iγ calculation circuit 156, but calculates log likelihoods Iγ for at least some of the input / output patterns, and the Iγ distribution circuit. After selecting a desired log likelihood Iγ by 157, each selected log likelihood Iγ is added.
[0894]
For the sake of specific explanation, the case where the convolutional encoder shown in FIGS. 14 to 17 is decoded is considered here. In this case, the convolutional encoder shown in FIG. 14 has at most 16 input / output patterns, and the convolutional encoder shown in FIG. 15 has at most 32 input / output patterns. The convolutional encoder shown in FIG. 16 has at most 8 input / output patterns, and the convolutional encoder shown in FIG. 17 has at most 16 input / output patterns. Here, the convolutional encoder shown in FIG. 15 having the largest number of input / output patterns has at most four input patterns and at most eight output patterns. Therefore, as schematically shown in FIG. 78, the soft output decoding circuit 90 performs logarithmic likelihood corresponding to the four input patterns and the eight output patterns by the information / code Iγ calculation circuit 221 in the Iγ calculation circuit 156. The degree Iγ is calculated. The soft output decoding circuit 90 then selects the selector 530 in the Iγ distribution circuit 157 according to the input / output pattern determined according to the code configuration.₁Thus, one log likelihood Iγ is selected from the four log likelihoods Iγ corresponding to the four input patterns, and the selector 530 in the Iγ distribution circuit 157 is selected.₂Thus, one log likelihood Iγ is selected from eight log likelihoods Iγ corresponding to eight input patterns, and the two log likelihoods obtained by the adder 531 in the Iγ distribution circuit 157 are selected. After the degree Iγ is added and predetermined processing is performed, the logarithmic likelihood Iγ corresponding to the branch number is distributed and output. The Iγ distribution circuit 157 includes two such selectors 530.₁, 530₂And 32 at least 32 circuits having adders 531, the above-described Iα Iγ distribution circuit 224 is provided._ThreeIβ distribution circuit 224 for Iβ0₁Or Iγ distribution circuit 224 for Iβ1₂Each of these is configured.
[0895]
By doing in this way, the element decoder 50 does not need to include a selector having a huge circuit scale such as a selector that performs 32-to-1 selection, and a circuit such as a selector that performs 4-to-1 selection and 8-to-1 selection. It suffices to include a selector and an adder having a small scale, and any trellis code having branches of a predetermined number or less can be decoded with the same configuration with a small circuit scale. In particular, this method is effective when there are many input / output patterns with respect to the number of branches on the trellis. In addition, this method can be used when, for example, the encoding apparatus 1 performs encoding by TTCM or SCTCM, or when input data and output data in the encoding apparatus 1 are decoded in units of symbols. This is extremely effective when the output bits cannot be separated bit by bit.
[0896]
5-4-3 Normalization for every input / output pattern for every time log likelihood Iγ
In the Log-BCJR algorithm, in general, only the difference value between the log likelihoods affects the result, and the greater the log likelihood value, the higher the importance.
[0897]
However, the logarithmic likelihood Iγ is biased in the distribution of values with the passage of time in the calculation process, and after a certain period of time, the system that calculates the log likelihood Iγ exceeds the range of values that can be expressed. May end up.
[0898]
For example, when the log likelihood Iγ is calculated by a system that handles only positive values, such as hardware, the value of the log likelihood Iγ gradually increases. The range of values that can be represented is exceeded. Considering the case where the log likelihood Iγ is calculated by a system that handles only negative values, such as a system that performs floating-point arithmetic, in this case, the value of the log likelihood Iγ gradually decreases, After a certain period of time, the range of values that can be expressed as software is exceeded. In this way, the log likelihood Iγ exceeds the range of values that can be expressed, and the log likelihood Iγ that exceeds the range of values that can be expressed is clipped.
[0899]
Therefore, the soft output decoding circuit 90 corrects the distribution of the log likelihood Iγ in order to avoid that the log likelihood Iγ is clipped and it becomes difficult to express the difference between the appropriate log likelihoods. Normalization is performed.
[0900]
Specifically, when the soft output decoding circuit 90 calculates log likelihoods Iγ for all input / output patterns that can be obtained by the method shown in “5-4-1”, the following normalization is performed. I do. That is, the soft output decoding circuit 90 includes a plurality of log likelihoods Iγ (00/000) and Iγ (01/000) calculated by the information / code Iγ calculation circuit 221 by the Iγ normalization circuit 222 in the Iγ calculation circuit 156. ,..., Iγ (11/111), each logarithm so that the log likelihood Iγ corresponding to the one having the maximum probability γ is matched with the log likelihood corresponding to the maximum possible probability. Predetermined calculations are performed on the likelihoods Iγ (00/000), Iγ (01/000),..., Iγ (11/111).
[0901]
Specifically, when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-described constant sgn is “+1”, the soft output decoding circuit 90 schematically shows as shown in FIG. , Iγ normalization circuit 222 in the Iγ calculation circuit 156, a plurality of log likelihoods Iγ (00/000), Iγ (01/000),. / 111), a plurality of log likelihoods Iγ (00/000), Iγ (01/000),... To match the one having the maximum value with the maximum value that can be expressed by the element decoder 50. , Iγ (11/111), a predetermined value is added.
[0902]
For example, the Iγ normalization circuit 222 has a plurality of log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ (11/111) calculated at a certain time, respectively, as shown in FIG. Assuming that the distribution shown in (A) is exhibited, as shown in (B) in the figure, these log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ ( 11/111), a plurality of log likelihoods Iγ (00/000), Iγ (01/000) are set so that the log likelihood Iγ (11/111) indicated by the plot X which is the maximum value is “0”. ,..., Iγ (11/111) is added with a predetermined value.
[0903]
In addition, when the element decoder 50 treats the log likelihood as a positive value, that is, when the above-described constant sgn is “−1”, the soft output decoding circuit 90 has an Iγ normalization circuit 222 in the Iγ calculation circuit 156. , Having a minimum value among a plurality of log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ (11/111) calculated by the information / code Iγ calculating circuit 221. Is set to a predetermined value from each of a plurality of log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ (11/111) so as to match the minimum value that can be expressed by the element decoder 50. The value of is subtracted.
[0904]
For example, the Iγ normalization circuit 222 has a plurality of log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ (11/111) calculated at a certain time, respectively, as shown in FIG. Assuming that the distribution shown in (A) is exhibited, as shown in (B) in the figure, these log likelihoods Iγ (00/000), Iγ (01/000),..., Iγ ( 11/111), a plurality of log likelihoods Iγ (00/000), Iγ (01/000) so that the log likelihood Iγ (00/000) indicated by the minimum plot P is “0”. ),..., Iγ (11/111), a predetermined value is subtracted.
[0905]
The soft output decoding circuit 90 performs such normalization by the Iγ normalization circuit 222, performs clipping in accordance with a necessary dynamic range, and supplies it to the Iγ distribution circuit 157 as log likelihoods GA, GB0, and GB1. To do.
[0906]
The element decoder 50 performs such normalization at every time by the Iγ normalization circuit 222, thereby allowing the log likelihoods GA, GB0, GB1 supplied from the Iγ calculation circuit 156 to the Iγ distribution circuit 157. The number of bits can be reduced. In addition, the element decoder 50 can express a difference between appropriate log likelihoods without causing a situation in which a log likelihood having a large value and a high importance level is clipped. It can be carried out.
[0907]
Note that the element decoder 50 does not necessarily include the Iγ normalization circuit 222 inside the Iγ calculation circuit 156. For example, the element decoder 50 may be provided with the Iγ normalization circuit 222 in the subsequent stage of the Iγ distribution circuit 157. Of course, this technique is effective not only for decoding arbitrary codes but also for decoding fixed codes.
[0908]
5-4-4 Normalization to log likelihood Iγ for at least some input / output patterns
The soft output decoding circuit 90 performs the following normalization when calculating the log likelihood Iγ for at least some of the input / output patterns by the method shown in “5-4-2”. That is, the soft output decoding circuit 90 has the maximum probability γ among the plurality of log likelihoods Iγ corresponding to the input pattern calculated by the information / code Iγ calculation circuit 221 by the Iγ normalization circuit 222 in the Iγ calculation circuit 156. A predetermined calculation is performed on each log likelihood Iγ so that the log likelihood Iγ corresponding to the one having a value matches the log likelihood corresponding to the maximum value of the probable probability.
[0909]
Specifically, when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-described constant sgn is “+1”, the soft output decoding circuit 90 is as shown in FIG. The element decoder 50 uses the Iγ normalization circuit 222 in the Iγ calculation circuit 156 to obtain the one having the maximum value among the plurality of log likelihoods Iγ corresponding to the input pattern calculated by the information / code Iγ calculation circuit 221. A predetermined value is added to each of the plurality of log likelihoods Iγ so as to match the maximum representable value, and a plurality of log likelihoods according to the output pattern calculated by the information / code Iγ calculation circuit 221 Normalization is performed by adding a predetermined value to each of the plurality of log likelihoods Iγ so that the Iγ having the maximum value matches the maximum value that can be expressed by the element decoder 50.
[0910]
In addition, when the element decoder 50 treats the log likelihood as a positive value, that is, when the above-described constant sgn is “−1”, the soft output decoding circuit 90 has an Iγ normalization circuit 222 in the Iγ calculation circuit 156. Thus, a plurality of log likelihoods Iγ corresponding to the input pattern calculated by the information / code Iγ calculation circuit 221 are adjusted so that the one having the minimum value matches the minimum value that can be expressed by the element decoder 50. A predetermined value is added to each of the log likelihoods Iγ, and a plurality of log likelihoods Iγ corresponding to the output pattern calculated by the information / code Iγ calculation circuit 221 have the minimum value, Normalization is performed by adding a predetermined value to each of the plurality of log likelihoods Iγ so as to match the minimum value that can be expressed by the element decoder 50.
[0911]
That is, the soft output decoding circuit 90 normalizes the log likelihood Iγ corresponding to the input pattern and the log likelihood Iγ corresponding to the output pattern.
[0912]
The soft output decoding circuit 90 performs such normalization by the Iγ normalization circuit 222, performs clipping in accordance with a necessary dynamic range, and supplies it to the Iγ distribution circuit 157 as log likelihoods GA, GB0, and GB1. To do.
[0913]
The element decoder 50 can reduce the scale of searching for the log likelihood Iγ having the maximum value or the minimum value by performing such normalization every time by the Iγ normalization circuit 222, Can be speeded up and the circuit scale can be reduced. The element decoder 50 can reduce the number of bits of the log likelihood GA, GB0, GB1 supplied from the Iγ calculation circuit 156 to the Iγ distribution circuit 157, and has a large value and high importance. Therefore, it is possible to express a difference between appropriate log likelihoods without causing a situation of being clipped, and to perform highly accurate decoding.
[0914]
However, in this case, depending on the code configuration, the maximum value or minimum value of the final log likelihood Iγ may not match the maximum value or minimum value that can be expressed by the element decoder 50, but all input / output values When a pattern appears, it is equivalent to normalization by the method shown in “5-4-3”, so that the performance does not deteriorate.
[0915]
Even in this case, the element decoder 50 does not necessarily include the Iγ normalization circuit 222 in the Iγ calculation circuit 156.
[0916]
5-5 Calculation of log likelihoods Iα and Iβ
This is a feature related to the Iα calculation circuit 158 and the Iβ calculation circuit 159 described above. In addition, some features relate to the Iγ distribution circuit 157. The element decoder 50 has the following nine characteristics when calculating the log likelihoods Iα and Iβ.
[0917]
5-5-1 Calculation of Sum of Log Likelihood Iα and Log Likelihood Iγ
In the soft output decoding, when calculating the logarithmic soft output Iλ, it is necessary to obtain in advance the sum of the log likelihood Iα and the log likelihood Iγ as shown in the above equation (55). That is, in soft output decoding, it is usually necessary to separately provide a circuit for calculating the sum of log likelihood Iα and log likelihood Iγ in order to calculate log soft output Iλ. Therefore, there is a possibility that the scale of the circuit that calculates the logarithmic soft output Iλ increases.
[0918]
Therefore, the soft output decoding circuit 90 uses the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα for calculation of the log soft output Iλ. Specifically, the soft output decoding circuit 90 does not directly output the calculated log likelihood Iα by the Iα calculation circuit 158 as described above, but instead of the calculated log likelihood Iα and the log likelihood Iγ. Output the sum. That is, the Iα calculation circuit 158 outputs the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα by the addition comparison selection circuits 241 and 242.
[0919]
By doing so, the element decoder 50 does not need to include a circuit for calculating the sum of the log likelihood Iα and the log likelihood Iγ necessary for calculating the log soft output Iλ. Reduction can be achieved.
[0920]
5-5-2 Preprocessing for parallel path
For example, there is a case where it is desired to decode a code having a parallel path on the trellis, such as the code by the convolutional encoder shown in FIG. Here, taking the case of the convolutional encoder shown in FIG. 17 as an example, as shown in FIG. 25, the trellis is a set of two parallel paths from each state to the state at the next time. The structure reaches 4 sets. That is, the trellis in this case has a structure in which eight paths reach each state.
[0921]
Here, it is noted that the parallel path has the same transition source state and the same transition destination state. That is, it is noted that the parallel path can be fake as a single path. By paying attention to this point, the soft output decoding circuit 90, when decoding a code having a parallel path on the trellis, before calculating the log likelihoods Iα and Iβ, the logarithm corresponding to the parallel path in advance. A log-sum operation is performed on the likelihood Iγ. Specifically, the soft output decoding circuit 90 includes the Iβ0 parallel path processing circuit 225 in the Iγ distribution circuit 157 described above.₁, Parallel path processing circuit 225 for Iβ1₂And Iα parallel path processing circuit 225_ThreeThe log-sum operation is performed on the log likelihood Iγ corresponding to the parallel path, and the parallel paths are bundled.
[0922]
By doing so, the element decoder 50 can reduce the processing load of the Iα calculation circuit 158 and the Iβ calculation circuit 159, and can increase the processing speed without degrading the performance.
[0923]
The element decoder 50 has a function of bundling parallel paths in the Iγ distribution circuit 157, but is not limited to this configuration. That is, the element decoder 50 may bundle the log likelihoods Iγ corresponding to the parallel path before calculating the log likelihoods Iα and Iβ. In addition, here, two parallel paths are described as being bundled into one set, but an arbitrary number of parallel paths such as four may be bundled into one set.
[0924]
5-5-3 Common use of addition comparison selection circuit
The element decoder 50 can decode an arbitrary code. When the number of input bits is k, in order to decode each code, the element decoder 50 adds the log likelihoods Iα and Iβ. As an addition comparison selection circuit that performs a process of adding a correction term by a comparison selection process and log-sum correction, 2 in each state.^kIt is necessary to separately provide the one corresponding to the trellis reached by the book path. In general, such an addition / comparison / selection circuit corresponds to a code having a large number of input bits k to the element encoder, so that the circuit scale increases and the processing load increases.
[0925]
Here, consider the case of decoding codes by the four types of convolutional encoders shown in FIGS. In this case, the addition comparison selection processing circuit corresponding to the code by the convolutional encoder shown in FIG.¹= A thing corresponding to a trellis having a structure where two paths reach is required. Further, as an addition comparison selection processing circuit corresponding to the code by the convolutional encoder shown in FIGS. 15 and 16, 2 states are transferred from each state to the state at the next time.²= A thing corresponding to a trellis having a structure where four paths reach is required. Further, the addition comparison selection processing circuit corresponding to the code by the convolutional encoder shown in FIG.^ThreeA thing corresponding to a trellis having a structure in which 8 paths can be reached is required.
[0926]
By the way, the code by the convolutional encoder shown in FIG. 17 has a parallel path on the trellis. At this time, when parallel paths are bundled by the method shown in “5-5-2”, the trellis of this code is obtained from each state at the next time using the memory number ν = 2 in the convolutional encoder. To state 2ν = 2²= It can be assumed that it has a structure that four paths can reach.
[0927]
Therefore, the soft output decoding circuit 90 does not include an addition comparison selection circuit corresponding to a code whose input bit number for the element encoder is k = 3, and the input bit number for the element encoder is k = 2 = ν. It is shared with the addition comparison selection circuit corresponding to a certain code.
[0928]
Specifically, the soft output decoding circuit 90 serves as an addition comparison selection circuit in the Iα calculation circuit 158, and is an addition comparison selection circuit 241 and 242 corresponding to a code having k = 1, 2 input bits to the element encoder. In addition, the addition comparison selection circuit in the Iβ calculation circuit 159 includes only addition comparison selection circuits 283 and 284 corresponding to codes whose input bit numbers k = 1 and 2 to the element encoder. The adder / comparison / selection circuits 242 and 284 perform processing for a code whose number of input bits to the generator is k = 3. That is, the soft output decoding circuit 90 corresponds to a code in which the number of input bits to the element encoder is k = 3 and the number of memories is ν = 2 <k, and a parallel path exists on the trellis. Instead of the addition comparison selection circuit, the addition comparison selection circuit corresponding to the code whose number of input bits to the element encoder is k = 2 = ν is shared.
[0929]
By doing in this way, the element decoder 50 does not need to include an addition comparison selection circuit corresponding to a code whose number of input bits to the element encoder is k = 3, and the circuit scale can be reduced. .
[0930]
Here, an addition comparison selection circuit corresponding to a code whose number of input bits to the element encoder is k = 3 is used as an addition comparison selection circuit corresponding to a code whose number of input bits to the element encoder is k = 2. The example shared with the circuit has been described. As the element decoder 50, depending on the code configuration, for example, an addition comparison selection circuit corresponding to a code whose number of input bits to the element encoder is k = 2 is used as an element code. It is also possible to share with an addition comparison selection circuit corresponding to a code having a small number of input bits to the element encoder, such as sharing with an addition comparison selection circuit corresponding to a code whose input bit number to the encoder is k = 1. it can. For example, in a code in which the number of input bits to the element encoder is k = 3 and two sets of four parallel paths from each state reach any state, these four sets When the parallel paths are bundled into one set, it can be shared with an addition / comparison / selection circuit corresponding to a code whose number of input bits to the element encoder is k = 1. That is, the element decoder 50 has an input bit number k for the element encoder.₁And the number of memories is v <k₁And an addition comparison / selection circuit corresponding to a code having a parallel path on the trellis, and the number of input bits to the element encoder is k₂<K₁And an addition comparison / selection circuit corresponding to a code having a memory number ν.
[0931]
5-5-4 Output of log likelihood Iγ for calculating log soft output Iλ
When the parallel paths are bundled by the method shown in “5-5-2”, the processing of the addition comparison selection circuit in the Iα calculation circuit 158 and the Iβ calculation circuit 159 is simplified, and the processing speed can be increased. As described above, it is effective in terms of the plane, but in order to calculate the logarithmic soft output Iλ which is the finally required result, individual metrics corresponding to each parallel path are required. That is, in the soft output decoding, when calculating the log soft output Iλ, the log likelihood Iγ when the parallel paths are bundled cannot be used as it is.
[0932]
Therefore, the soft output decoding circuit 90 decodes a code having a parallel path on the trellis. When the parallel path is bundled, the log likelihood Iγ used to calculate the log soft output Iλ is calculated. Output separately. Specifically, the soft output decoding circuit 90 includes the Iα Iγ distribution circuit 224 in the Iγ distribution circuit 157._ThreeLogarithmic likelihood PGA obtained by distributing the Iα parallel path processing circuit 225_ThreeAnd is output separately as log likelihood DGAB.
[0933]
By doing so, the element decoder 50 can bundle parallel paths without affecting the decoding result, and as a result, the processing load of the Iα calculation circuit 158 and the Iβ calculation circuit 159 is reduced. Therefore, it is possible to increase the processing speed without degrading the performance. That is, the element decoder inevitably outputs a log likelihood Iγ used for calculating the log soft output Iλ when bundling parallel paths.
[0934]
5-5-5 Calculation of Sum of Log Likelihood Iα and Log Likelihood Iγ for Parallel PathAs shown in “5-5-1”, in order to calculate the logarithmic soft output Iλ, the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα is output. This is effective from the viewpoint of reducing the circuit scale, but in decoding a code having a parallel path on the trellis, the log likelihood Iα and logarithm obtained by the method shown in “5-5-1” are used. The sum Iα + Iγ with the likelihood Iγ cannot be output as it is.
[0935]
Therefore, the soft output decoding circuit 90 is a case where a code having a parallel path on the trellis is decoded, and when the parallel path is bundled, what is an addition comparison selection circuit for calculating the log likelihood Iα? In addition, a circuit for calculating the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ is provided, and the calculation result is used for calculating the log soft output Iλ. Specifically, the soft output decoding circuit 90 includes an Iα + Iγ calculation circuit 243 in the Iα calculation circuit 158, and the log likelihood Iα calculated by the addition comparison selection circuit 242 and the Iγ distribution circuit 157 by the Iα + Iγ calculation circuit 243. Is added to the log likelihood Iγ obtained in a state where the parallel paths are not bundled, and this sum is used to calculate the log soft output Iλ.
[0936]
By doing so, the element decoder 50 can bundle parallel paths without affecting the decoding result, and as a result, the processing load of the Iα calculation circuit 158 and the Iβ calculation circuit 159 is reduced. Therefore, it is possible to increase the processing speed without degrading the performance. That is, the element decoder 50 inevitably calculates the sum of the log likelihood Iα and the log likelihood Iγ used for calculating the log soft output Iλ when bundling parallel paths.
[0937]
5-5-6 Selection of log likelihood according to code structure
As previously indicated in “5-1-2”, in the Bozencraft type convolutional encoder, since data is held in time series with respect to the delay elements, the state of the transition destination is limited, There is uniqueness in the trellis.
[0938]
Therefore, the soft output decoding circuit 90 uses the uniqueness of the trellis when decoding a Bosencraft-type convolutional code, and can easily decode even when the number of memories of the convolutional encoder is variable. Is provided. Specifically, the soft output decoding circuit 90 is not shown in FIGS. 34, 36, 39, and 40 described above, but the addition comparison selection circuits 241 and 242 in the Iα calculation circuit 158, and Iβ A selector for selecting log likelihoods Iα and Iβ to be processed is provided inside the addition comparison selection circuits 283 and 284 in the calculation circuit 159.
[0939]
For example, an example of a trellis in a convolutional encoder in which the number of memories is variable between “1”, “2”, “3”, and “4” as in the convolutional encoder shown in FIG. 83A, 83B, 83C and 83D, respectively, depending on the number of memories. That is, the trellis shown in FIG. 9A is an example when the number of memories is “1”, and the trellis shown in FIG. 10B is an example when the number of memories is “2”. The trellis shown in (C) is an example when the number of memories is “3”, and the trellis shown in FIG. 10D is an example when the number of memories is “4”.
[0940]
When these four trellises are combined with the state having the state number “0” and the trellises are overlapped, the result is as shown in FIG. In FIG. 83, the branch indicated by a solid line is a branch on the trellis shown in FIG. 83A, and the branch indicated by a broken line is a branch on the trellis shown in FIG. 83B, indicated by a one-dot chain line. The branch is a branch on the trellis shown in FIG. 83C, and the branch shown by a two-dot chain line is a branch on the trellis shown in FIG. 83D.
[0941]
As can be seen from FIG. 84, the branches that reach the states with the state numbers “0” and “1” include those in which the four branches overlap and those in which the four branches arrive from different states. . Therefore, when the number of memories of the convolutional encoder is made variable, one of the four branches reaching from different states may be selected according to the number of memories.
[0942]
In addition, there are branches that reach the states with state numbers “2” and “3”, in which three branches overlap each other and in which three branches arrive from different states. Therefore, when the number of memories of the convolutional encoder is made variable, one of the three branches reaching from different states may be selected according to the number of memories.
[0943]
Furthermore, the branches that reach the states with state numbers “4”, “5”, “6”, and “7” are those in which two branches overlap and two branches arrive from different states. There is. Therefore, when the number of memories of the convolutional encoder is made variable, one of the two branches reaching from different states may be selected according to the number of memories.
[0944]
Further, since the branch that reaches the state with the state number “8” or later is only the convolutional encoder shown in FIG. 83D, there is no need to perform the branch selection operation.
[0945]
Taking these into account, the 16 log-sum operation circuits 245 described above._nAs the addition comparison / selection circuit 241 having four selectors 540, for example, as schematically shown in FIG.₁540₂540_Three540_FourWhen the log likelihood AL at the next time is calculated, the log likelihood AL calculated at the previous time may be selected.
[0946]
That is, the addition comparison selection circuit 241 includes the selector 540.₁Thus, of the log likelihood AL calculated at the previous time based on the memory number information MN, the log likelihood AL01 corresponding to the state whose transition source state number is “1” and the transition source state number “ Logarithmic likelihood AL02 corresponding to the state with 2 ”, log likelihood AL04 corresponding to the state with the transition source state number“ 4 ”, and logarithmic likelihood corresponding to the state with the state number“ 8 ”of the transition source One log likelihood of degree AL08 is selected. Selector 540₁For example, when the element encoder has a memory number of “1”, the log likelihood AL01 is selected, and when the element encoder has a memory number of “2”. Selects the log likelihood AL02, and when the element encoder has the memory number “3”, selects the log likelihood AL04, and the element encoder has the memory number “4”. If it is, the log likelihood AL08 is selected. Log-sum operation circuit 245₁, 245₂Is supplied with the log likelihood AL00 as the log likelihood A0 and the selector 540₁The log likelihood selected by is supplied as the log likelihood A1.
[0947]
Further, the addition comparison selection circuit 241 includes a selector 540.₂Thus, of the log likelihood AL calculated at the previous time based on the memory number information MN, the log likelihood AL03 corresponding to the state having the transition source state number “3” and the transition source state number “ One log likelihood is selected from the log likelihood AL05 corresponding to the state of “5” and the log likelihood AL09 corresponding to the state of which the transition state number is “9”. Selector 540₂For example, when the element encoder has a memory number of “2”, the log likelihood AL03 is selected, and when the element encoder has a memory number of “3”. Selects the log likelihood AL05, and if the element encoder has a memory number of “4”, the log likelihood AL09 is selected. Log-sum operation circuit 245_Three, 245_FourIs supplied with the log likelihood AL01 as the log likelihood A0 and the selector 540₂The log likelihood selected by is supplied as the log likelihood A1.
[0948]
Further, the addition comparison selection circuit 241 includes a selector 540._ThreeThus, of the log likelihood AL calculated at the previous time based on the memory number information MN, the log likelihood AL06 corresponding to the state whose transition source state number is “6” and the transition source state number “ One log likelihood is selected from the log likelihood AL10 corresponding to the state 10 ″. Selector 540_ThreeFor example, when the element encoder has a memory number of “3”, AL06 is selected, and when the element encoder has a memory number of “4”, AL10 is selected. Select. Log-sum operation circuit 245_Five, 245₆Is supplied with the log likelihood AL02 as the log likelihood A0 and the selector 540_ThreeThe log likelihood selected by is supplied as the log likelihood A1.
[0949]
Furthermore, the addition comparison selection circuit 241 includes a selector 540._FourThus, based on the memory number information MN, of the log likelihood AL calculated at the previous time, the log likelihood AL07 corresponding to the state whose transition source state number is “7” and the transition source state number “ One log likelihood of the log likelihood AL11 corresponding to the state 11 ″ is selected. Selector 540_FourFor example, if the element encoder has a memory number of “3”, AL07 is selected, and if the element encoder has a memory number of “4”, AL11 is selected. Select. Log-sum operation circuit 245₇, 245₈Is supplied with the log likelihood AL03 as the log likelihood A0 and the selector 540_FourThe log likelihood selected by is supplied as the log likelihood A1.
[0950]
In this way, the soft output decoding circuit 90 can decode a Bozencraft type convolutional code having a variable number of memories by including a selector in the addition comparison selection circuit. That is, the soft output decoding circuit 90 can efficiently overlap the trellis of the code according to the number of memories by using the uniqueness of the trellis of the Bozencraft convolutional code. It is possible to easily realize the element decoder 50 that enables decoding of the above.
[0951]
Here, the addition comparison selection circuit 241 in the Iα calculation circuit 158 has been described as an example, but the element decoder 50 is used in the addition comparison selection circuit 242 and the addition comparison selection circuits 283 and 284 in the Iβ calculation circuit 159. Has the same function.
[0952]
Further, in the above-described example, the description has been given assuming that a selector that performs a 4-to-1 selection at the maximum is provided. However, there is an arbitrary way to superimpose trellises, and depending on this superposition, the scale of the selector may be reduced. Is possible.
[0953]
5-5-7 Normalization to log-likelihood Iα, Iβ
Similar to the log likelihood Iγ described above, the log likelihoods Iα and Iβ are biased in the distribution of values with the lapse of time in the process of calculation, and after a lapse of a certain time, the log likelihoods Iα and Iβ are The calculation system may exceed the range of values that can be expressed.
[0954]
Therefore, the soft output decoding circuit 90 performs normalization for correcting the distribution bias of the log likelihoods Iα and Iβ.
[0955]
As the first normalization method, as in the normalization method for the log likelihood Iγ shown in “5-4-3”, when the element decoder 50 treats the log likelihood as a negative value, that is, When the constant sgn described above is “+1”, the Iα normalization circuits 250 and 272 in the Iα calculation circuit 158, the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159, etc. A predetermined value is added to each of the plurality of log likelihoods Iα and Iβ so that the one having the maximum value among the log likelihoods Iα and Iβ is matched with the maximum value that can be expressed by the element decoder 50. What to do is considered. As a first normalization method, when the element decoder 50 treats the log likelihood as a positive value, that is, when the above-described constant sgn is “−1”, the Iα normalization in the Iα calculation circuit 158 is performed. Of the plurality of log likelihoods Iα and Iβ calculated every time by the Iβ0 normalization circuits 291 and 308 in the conversion circuits 250 and 272 and the Iβ calculation circuit 159 It is possible to subtract a predetermined value from each of a plurality of log likelihoods Iα and Iβ so that 50 matches the minimum representable value.
[0956]
The log-sum operation circuit 245 in the Iα calculation circuit 158 that performs normalization by the first method._n, 256_nAnd a log-sum operation circuit 286 in the Iβ calculation circuit 159_n292_nCan be expressed as a log-sum operation circuit 550 schematically shown in FIG. That is, the log-sum calculation circuit 550 adds the log likelihood Iγ and the log likelihoods Iα and Iβ calculated one time ago by the adder 551 and corrects the obtained data by the correction term calculation circuit 552. Calculate the value of the term. Then, the log-sum operation circuit 550 adds the data from the adder 551 and the data from the correction term calculation circuit 552 by the adder 533, and determines based on the data from the adder 553 by the normalization circuit 554. Based on the information JD, the above-described normalization is performed. The normalized data is delayed by one time by the register 555, supplied to the adder 551 as log likelihoods Iα and Iβ, and output to the outside.
[0957]
Here, in order to explain the case of normalizing the log likelihood Iα, the dynamic ranges of the log likelihood Iα and the log likelihood Iγ calculated one time ago are expressed as a and g, respectively. The normalization circuit 554 performs normalization as shown in FIG. Here, the maximum value or the minimum value that can be expressed by the element decoder 50 is set to “0”.
[0958]
At this time, the dynamic range of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ calculated by the adder 551 is represented by a + g as shown in FIG. The maximum value or the minimum value of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ at this time is represented as M1. Subsequently, the dynamic range of the data after the log-sum calculation obtained through the processing by the correction term calculation circuit 552 and the adder 553 is represented by a + g because the dynamic range by the log-sum calculation does not increase. The maximum value or minimum value of the data at this time is represented as M2.
[0959]
The normalization circuit 554 performs normalization so that the maximum value or the minimum value M2 of the data after the log-sum calculation is set to “0”, and clips a value having a dynamic range of a or more. At this time, the normalization circuit 554 obtains a value to be added or subtracted from the data after the log-sum calculation based on the determination information JD, and performs normalization. Further, the normalization circuit 554 performs the same normalization on the log likelihood Iβ.
[0960]
The soft output decoding circuit 90 performs such normalization every time, so that a logarithmic likelihood having a large value and a high importance is not clipped, and a difference between appropriate log likelihoods is not caused. Can be expressed, and high-precision decoding can be performed. In particular, the soft output decoding circuit 90, when performing normalization with the log likelihood with the maximum or minimum value being “0”, the log likelihood takes only a negative value or a positive value. The negative dynamic direction is not required, the required dynamic range can be minimized, and the circuit scale can be reduced.
[0961]
The soft output decoding circuit 90 can also use other normalization methods. That is, the soft output decoding circuit 90 uses a plurality of logarithmic likelihoods calculated by the Iα normalization circuits 250 and 272 in the Iα calculation circuit 158 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159 as the second method. When the log likelihoods Iα and Iβ corresponding to the metric having the maximum probability out of the degrees Iα and Iβ exceed a predetermined value, the predetermined value is set for each of the plurality of log likelihoods Iα and Iβ. Perform the operation used.
[0962]
Specifically, the soft output decoding circuit 90 performs the Iα normalization in the Iα calculation circuit 158 when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-described constant sgn is “+1”. Among the plurality of log likelihoods Iα and Iβ calculated by the Iβ0 normalization circuits 291 and 308 in the circuits 250 and 272 and the Iβ calculation circuit 159, when the one having the maximum value exceeds a predetermined value, a plurality When a predetermined value is added to each of the log likelihoods Iα and Iβ and the element decoder 50 treats the log likelihood as a positive value, that is, when the above-described constant sgn is “−1”, The minimum value among the plurality of log likelihoods Iα and Iβ calculated by the Iα normalization circuits 250 and 272 in the Iα calculation circuit 158 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159 is calculated. When what has exceeded a predetermined value, the predetermined value is subtracted from each of the plurality of log likelihoods Iα and Iβ.
[0964]
In particular, the soft output decoding circuit 90 uses the half of the dynamic range as the predetermined value, so that the normalization process becomes very simple.
[0964]
This will be described using the log-sum operation circuit 550 shown in FIG. Here, the dynamic range of the log likelihood Iγ is represented by g, the dynamic range of the log likelihood Iα calculated one time ago is represented by a, and the dynamic range of the log likelihood Iα is x> a. If it is assumed that the value of the log likelihood Iα having the maximum value or the minimum value corresponding to the metric having the maximum probability is expressed as z <x / 2, the normalization circuit 554 is shown in FIG. Normalization like this will be performed.
[0965]
At this time, the dynamic range of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ calculated by the adder 551 is expressed by x + g as described above. Further, the maximum value or the minimum value of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ at this time is represented by min (z + g, x), which is the smaller one of z + g and x. Subsequently, the dynamic range of the data after the log-sum calculation obtained through the processing by the correction term calculation circuit 552 and the adder 553 is expressed by x + g because the dynamic range by the log-sum calculation does not increase. The maximum value or the minimum value of the data at this time is represented by min (z + g, x) + log2 because it changes at most by log2 (natural logarithm of 2) that is the maximum value of the correction term.
[0966]
When the normalization circuit 554 determines that the value of min (z + g, x) + log2 exceeds x / 2, which is 1/2 of the dynamic range x of the log likelihood Iα, Normalization is performed by subtracting x / 2 from the data, and values having a dynamic range of x or more are clipped. The maximum value or the minimum value of the data at this time is represented by min (z + g, x) + log2−x / 2. The normalization circuit 554 performs the same normalization on the log likelihood Iβ.
[0967]
Here, subtracting a half value of the dynamic range of the log likelihood Iα from the data after the log-sum operation is nothing but to invert the most significant bit of the data after the log-sum operation. That is, the normalization circuit 554 performs normalization on the data after the log-sum operation in which the most significant bit is “1” by performing a process of inverting the most significant bit to “0”. Can be made.
[0968]
As described above, when the soft output decoding circuit 90 determines that the log likelihoods Iα and Iβ corresponding to the metric with the highest probability out of the calculated log likelihoods Iα and Iβ exceed a predetermined value. In addition, it is possible to perform normalization by performing an operation using the predetermined value for each of the plurality of log likelihoods Iα and Iβ. In this case, the soft output decoding circuit 90 only needs to invert the most significant bit by setting the predetermined value to a half of the dynamic range of the logarithmic likelihoods Iα and Iβ. Normalization can be performed below.
[0969]
Further, the soft output decoding circuit 90 can use another normalization method. That is, the soft output decoding circuit 90 uses a plurality of logarithmic likelihoods calculated by the Iα normalization circuits 250 and 272 in the Iα calculation circuit 158 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159 as a third method. Among the degrees Iα and Iβ, when the log likelihoods Iα and Iβ corresponding to the metric with the highest probability exceed a predetermined value, a plurality of logarithms are obtained in the next time slot, as in the second method described above. Addition or subtraction using the predetermined value is performed on each of the likelihoods Iα and Iβ.
[0970]
The log-sum operation circuit 245 in the Iα calculation circuit 158 that performs normalization by the third method._n, 256_nAnd a log-sum operation circuit 286 in the Iβ calculation circuit 159_n292_nCan be expressed as a log-sum operation circuit 560 schematically shown in FIG. That is, the log-sum operation circuit 560 adds the log likelihood Iγ and the log likelihoods Iα and Iβ calculated one time ago by the adder 561, and corrects the obtained data by the correction term calculation circuit 562. The value of the term is calculated, and the adder 563 adds the data from the adder 561 and the data from the correction term calculation circuit 562. Then, the log-sum operation circuit 560 performs the above-described normalization by the normalization circuit 564 based on the determination information JD based on the data from the register 565. The normalized data is delayed by one time by the register 565, supplied to the adder 561 as log likelihoods Iα and Iβ, and output to the outside. That is, when it is determined that the data read from the register 565 has exceeded a predetermined value, the log-sum operation circuit 560 performs normalization by the normalization circuit 564 in the next time slot.
[0971]
Here, the dynamic range of the log likelihood Iγ is represented by g, the dynamic range of the log likelihood Iα calculated one time ago is represented by a, and the dynamic range of the log likelihood Iα is x> a. 90. Assuming that the log likelihood Iα having the maximum value or the minimum value corresponding to the metric with the maximum probability is expressed as z <x / 2, the normalization circuit 564 is shown in FIG. Normalization like this will be performed.
[0972]
At this time, the dynamic range of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ calculated by the adder 561 is expressed by x + g as described above. Further, the maximum value or the minimum value of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ at this time is also expressed by min (z + g, x) as described above. Subsequently, the dynamic range of the data after the log-sum calculation obtained through the processing by the correction term calculation circuit 562 and the adder 563 is expressed by x + g because the dynamic range by the log-sum calculation does not increase. The maximum value or the minimum value of the data at this time is represented by min (z + g, x) + log2 because it changes by log2 that is the maximum value of the correction term.
[0973]
When the normalization circuit 564 determines that the value of min (z + g, x) + log2 exceeds a predetermined value, for example, x / 2, which is 1/2 of the dynamic range x of the log likelihood Iα, Normalization is performed by subtracting x / 2 from the data after the log-sum calculation in the time slot. The maximum value or the minimum value of the data at this time is represented by min (z + g, x) + log2. The normalization circuit 564 performs the same normalization on the log likelihood Iβ.
[0974]
By performing such normalization, the soft output decoding circuit 90 does not need to determine whether or not to normalize immediately after the log-sum operation, and can speed up the normalization process.
[0975]
5-5-8 Calculation of correction term in log-sum correction
When calculating a correction term in log-sum correction, the absolute value of the difference value is usually calculated by comparing the magnitudes of the difference values of the two input data, and the correction term corresponding to the absolute value is calculated. Calculate the value. In other words, the log-sum operation circuit 570 that performs the log-sum operation has a differencer 571 as schematically shown in FIG.₁To calculate the difference value between the input data AM0 and the data AM1, and the differencer 571.₂Thus, the difference value between the data AM1 and the data AM0 is calculated. At the same time, the comparison circuit 572 compares the data AM0 and the data AM1 with each other. Based on the comparison result, the selector 573 calculates the difference.₁571₂One of the two data is selected, and the value of the correction term corresponding to the selected data is read from the lookup table 574. Then, the log-sum operation circuit 570 adds the data DM indicating the value of the correction term and the data SAM that is one of the data AM0 and the data AM1 by the adder 575.
[0976]
Here, in the log-sum operation circuit 570, the size comparison between the data AM0 and the data AM1 by the comparison circuit 572 usually takes time compared to the processing of the other units. It takes time to obtain the data DM as compared to obtaining the SAM, which may cause a large delay.
[0977]
Therefore, as shown in FIG. 35, the soft output decoding circuit 90 does not calculate the value of the correction term after calculating the absolute value of the difference value between the two input data, but converts the difference value into two difference values. The values of a plurality of corresponding correction terms are calculated, and an appropriate one is selected from them. In other words, the soft output decoding circuit 90 performs the size comparison of the difference value between the two input data and the calculation of the value of the correction term in parallel.
[0978]
A log-sum operation circuit 580 that performs such a log-sum operation includes a differentiator 581 as schematically shown in FIG.₁To calculate a difference value between the input data AM0 and the data AM1, and a differentiator 581.₂The difference value between the data AM1 and the data AM0 is calculated by₁The value of the correction term corresponding to the data from the lookup table 582₁And the differencer 581₂The value of the correction term corresponding to the data from the lookup table 582₂Read from. At the same time, the log-sum operation circuit 580 compares the data AM0 and the data AM1 with the comparison circuit 583 corresponding to the selection control signal generation circuit 253 in the Iα calculation circuit 158 described above, and determines the comparison result. Based on the lookup table 582, the selector 584₁582₂1 is selected, and the adder 585 adds the selected data DM and the data SAM that is one of the data AM0 and the data AM1.
[0979]
As described above, the soft output decoding circuit 90 calculates the values of a plurality of correction terms corresponding to the two difference values and selects an appropriate one from them, thereby obtaining the log likelihoods Iα and Iβ at high speed. It becomes possible.
[0980]
5-5-9 Generation of control signal for selection in log-sum operation
When calculating the correction term in the log-sum correction, a determination statement for comparing the magnitudes of the two data is created as in the selection control signal generation circuit 253 in the Iα calculation circuit 158 described above. A signal needs to be generated. Specifically, the determination sentence of the control signal SEL created by the selection control signal generation circuit 253 indicates the magnitude relationship between the data AM0 and AM1 as shown in the following equation (56).
[0981]
[56]

[0982]
Further, as described above, the correction term in log-sum correction has the property of asymptotically approaching a predetermined value, so that the absolute value of the difference value between the two data serving as variables is clipped to the predetermined value. It should be. Specifically, the determination statement of the control signal SL created by the selection control signal generation circuit 253 includes an absolute value of a difference value between the data AM0 and AM1, a predetermined value, as shown in the following equation (57). It shows the magnitude relationship of.
[0983]
[Equation 57]

[0984]
Here, if the data AM0 and AM1 are each composed of 12 bits, the selection control signal generation circuit 253 has at least a 12-bit comparison circuit, which causes an increase in circuit scale and processing. Incurs a delay.
[0985]
Therefore, the selection control signal generation circuit 253 divides the upper bit and the lower bit of the metric based on at least the data AM0 and AM1, and creates a determination statement for selection, thereby generating the control signals SEL and SL. Generate. That is, the selection control signal generation circuit 253 divides each of the data AM0 and AM1 into upper bits and lower bits, and creates a determination statement for comparing the magnitudes of the data AM0 and AM1.
[0986]
First, let us consider generating a control signal SEL consisting of the determination sentence shown in the above equation (56).
[0987]
The correction term calculation circuit 247 assumes that the data AM0 and AM1 are composed of, for example, 12 bits, and that the “1” is added to the most significant bit of the lower 6 bits of the data AM0 and the lower 6 bits of the data AM1. The difference is taken from the one in which “0” is added to the most significant bit of the data. At the same time, the correction term calculation circuit 247 adds “0” to the most significant bit of the lower 6 bits of the data AM0 and “1” to the most significant bit of the lower 6 bits of the data AM1. Take the difference from the one attached. The selection control signal generation circuit 253 uses the difference values DA1 and DA0 in addition to the data AM0 and AM1, creates a determination statement as shown in the following equation (58), and generates the control signal SEL.
[0988]
[Formula 58]

[0989]
First, the correction term calculation circuit 247 uses the selection control signal generation circuit 253 to compare the magnitudes of the upper 6 bits AM0 [11: 6] and AM1 [11: 6] of the data AM0 and AM1, thereby obtaining the data AM0, The magnitude relationship of AM1 is determined. That is, the magnitude relationship between the upper 6 bits AM0 [11: 6] and AM1 [11: 6] of the data AM0 and AM1 is nothing but the magnitude relationship between the data AM0 and AM1. Therefore, the selection control signal generation circuit 253 creates a determination sentence of (AM0 [11: 6]> AM1 [11: 6]).
[0990]
Further, the correction term calculation circuit 247 can obtain the magnitude relationship of the lower 6 bits of the data AM0 and AM1 by obtaining the difference value DA1. That is, the most significant bit of the difference value DA1 is “1”, which means that the lower 6 bits of the data AM0 are larger than the lower 6 bits of the data AM1. Considering the case where AM1 ≦ AM0 is satisfied under this condition, the upper 6 bits of the data AM0 are larger than the upper 6 bits of the data AM1, and the upper 6 bits of the data AM0 and the upper 6 bits of the data AM1. Sometimes the bits are equal. Therefore, the selection control signal generation circuit 253 creates a determination sentence ((AM0 [11: 6] == AM1 [11: 6]) & DA1 [6] == 1).
[0991]
Therefore, the selection control signal generation circuit 253 can realize the determination sentence shown in the above expression (56) by creating the determination sentence shown in the above expression (58). In other words, the selection control signal generation circuit 253 can be realized only by having a 6-bit comparison circuit and an equal (=) determination circuit, so that the circuit scale can be reduced and the processing speed can be increased. be able to.
[0992]
Next, it is considered that the control signal SL including the determination sentence shown in the above equation (57) is generated.
[0993]
Assuming that the data AM0 and AM1 are composed of 12 bits, the correction term calculation circuit 247, as described above, adds the “1” to the most significant bit of the lower 6 bits of the data AM0 and the data AM1. The difference is obtained by adding “0” to the most significant bit of the lower 6 bits of the data. At the same time, the correction term calculation circuit 247 adds “0” to the most significant bit of the lower 6 bits of the data AM0 and “1” to the most significant bit of the lower 6 bits of the data AM1. Take the difference from the one attached. The selection control signal generation circuit 253 uses the difference values DA1 and DA0 in addition to the data AM0 and AM1, creates a determination statement as shown in the following equation (59), and generates the control signal SL.
[0994]
[Formula 59]

[0995]
First, the correction term calculation circuit 247 uses the selection control signal generation circuit 253 to determine whether the upper 6 bits AM0 [11: 6] and AM1 [11: 6] of the data AM0 and AM1 are equal. That is, if the upper 6 bits AM0 [11: 6] and AM1 [11: 6] of the data AM0 and AM1 are equal, the absolute value of the difference value between the data AM0 and AM1 is less than a predetermined value, here less than 64. It becomes. Therefore, the selection control signal generation circuit 253 creates a determination sentence (AM0 [11: 6] == AM1 [11: 6]).
[0996]
Further, the upper 6 bits AM0 [11: 6] of the data AM0 are larger by “1” than the upper 6 bits AM1 [11: 6] of the data AM1, and the lower 6 bits AM0 [5: 0] of the data AM0. However, even when it is smaller than the lower 6 bits AM1 [5: 0] of the data AM1, the absolute value of the difference value between the data AM0 and AM1 is less than a predetermined value, here less than 64. Here, when the lower 6 bits AM0 [5: 0] of the data AM0 are smaller than the lower 6 bits AM1 [5: 0] of the data AM1, considering the above, the most significant bit of the difference value DA1 This is a case where DA1 [6] is “0”. Therefore, the selection control signal generation circuit 253 generates (({1′b0, AM0 [11: 6]} == {1′b0, AM1 [11: 6]} + 7′d1) & DA1 [6] == 0. ) Is created.
[0997]
Similarly, the upper 6 bits AM1 [11: 6] of the data AM1 are larger by “1” than the upper 6 bits AM0 [11: 6] of the data AM0, and the lower 6 bits AM1 [5: 0] of the data AM1. ] Is smaller than the lower 6 bits AM0 [5: 0] of the data AM0, the absolute value of the difference value between the data AM0 and AM1 is less than a predetermined value, here less than 64. Therefore, the selection control signal generation circuit 253 generates (({1′b0, AM1 [11: 6]} == {1′b0, AM0 [11: 6]} + 7′d1) & DA0 [6] == 0. ) Is created.
[0998]
Therefore, the selection control signal generation circuit 253 can realize the determination statement shown in the above equation (57) by creating the determination statement shown in the above equation (59). That is, the selection control signal generation circuit 253 can be realized only by having an equal (=) determination circuit, and thus the circuit scale can be reduced and the processing speed can be increased.
[0999]
As described above, the soft output decoding circuit 90 compares the magnitudes of the two data when calculating the correction term in the log-sum correction, and sets the absolute value of the difference value between the two data serving as variables to a predetermined value. The circuit scale of the selection control signal generation circuit that generates the selection control signal for clipping to the value can be reduced, and the processing speed can be increased.
[1000]
Although the selection control signal generation circuit 253 has been described here, the selection control signal generation circuit 232 in the Iγ distribution circuit 157 and the selection control signal generation circuit 330 in the soft output calculation circuit 161 are also performed in the same manner. A control signal can be generated.
[1001]
5-6 Calculation of logarithmic soft output Iλ
This is a feature related to the soft output calculation circuit 161 described above. The element decoder 50 has the following two characteristics when calculating the logarithmic soft output Iλ.
[1002]
5-6-1 Cumulative addition of log-sum operation using enable signal
When calculating the logarithmic soft output Iλ, a cumulative addition operation of a log-sum operation corresponding to an input of each branch on the trellis is performed, and a cumulative addition operation of a log-sum operation corresponding to a branch whose input is “0”. It is necessary to take a difference between the result and the cumulative addition operation result of the log-sum operation corresponding to the branch whose input is “1”.
[1003]
Therefore, the soft output decoding circuit 90 calculates the sum of the log likelihood Iα, log likelihood Iγ, and log likelihood Iβ corresponding to each branch on the trellis in order to enable decoding of an arbitrary code. At the same time, an enable signal indicating the input of each branch is generated, and the logarithmic soft output Iλ is calculated by performing an operation similar to a winning battle based on the enable signal.
[1004]
Here, the log-sum operation circuit 312 in the soft output calculation circuit 161 described above.₁However, the cumulative addition operation of the log-sum operation corresponding to the branch whose input is “0” is performed. Log-sum operation circuit 312₁Log-sum operation cell circuit 325 in FIG.₁, 325₃₁In each of the 32 systems of input data AGB, 2 systems of data AGB are input and 2 systems of enable signals EN corresponding to each of these 2 systems of data AGB are input.
[1005]
For example, log-sum operation cell circuit 325₁If both of the two enable signals EN000 and EN001 inputted to the signal indicate that the input is “0”, the log-sum operation cell circuit 325₁Performs a log-sum operation using the two systems of data AGB000 and AGB001, and outputs the result as data AGB100. In addition, the log-sum operation cell circuit 325₁If only the enable signal EN000 of the two systems of enable signals EN000 and EN001 input to the signal indicates that the input is “0”, the log-sum operation cell circuit 325₁Adds a predetermined offset value N2 to data AGB000 out of the two systems of data AGB000 and AGB001, and outputs the result as data AGB100. Similarly, log-sum operation cell circuit 325₁In the case where only the enable signal EN001 of the two systems of enable signals EN000 and EN001 input to the input signal indicates that the input is “0”, the log-sum operation cell circuit 325₁Adds a predetermined offset value N2 to the data AGB001 and outputs the result as data AGB100. Further, the log-sum operation cell circuit 325₁When both of the two enable signals EN000 and EN001 inputted to the signal indicate that the input is “1”, the log-sum operation cell circuit 325₁Does not output the log-sum calculation results using the two systems of data AGB000 and AGB001 or the data AGB000 and AGB001 itself, but outputs data having a predetermined value as data AGB100. In addition, the log-sum operation cell circuit 325₂, 325₃₁Log-sum operation cell circuit 325₁The same processing is performed to selectively output data AGB.
[1006]
In this way, the log-sum operation circuit 312₁Can perform the cumulative addition operation of the log-sum operation using only the data AGB corresponding to the branch whose input is “0”.
[1007]
Similarly, the log-sum operation circuit 312₂, ..., 312₆Performs a cumulative addition operation of a log-sum operation using only data AGB corresponding to a branch whose input is “0” or “1”.
[1008]
In this way, the soft output decoding circuit 90 can calculate the logarithmic soft output Iλ for an arbitrary trellis code having a predetermined number of branches or less.
[1009]
Here, the case of decoding a code having a trellis structure having 32 branches or less has been described, but it goes without saying that the soft output decoding circuit 90 is not limited to the number of branches. .
[1010]
5-6-2 Cumulative addition of log-sum operation without enable signal
By the way, in the case of the method shown in “5-6-1”, each log-sum operation circuit 312.₁, ..., 312₆Respectively selects 16 data AGBs whose input is “0” or “1” from 32 data AGBs, and performs a cumulative addition operation of log-sum operation using these 16 data AGBs. Is nothing but to do. Therefore, each log-sum operation circuit 312₁, ..., 312₆In actuality, only about half of the 31 log-sum operation cell circuits operate, which may reduce the efficiency.
[1011]
Therefore, the soft output decoding circuit 90 can calculate the logarithmic soft output Iλ by the following method in addition to the method shown in “5-6-1”.
[1012]
That is, as schematically shown in FIG. 93, the soft output calculation circuit 161 ′ uses the selection circuit 590 to select a corresponding branch from the 32 systems of data AGB according to the input / output pattern of each branch on the trellis. Select eight log-sum operation circuits 591₁, ... 591₈The log-sum calculation using the selected 16 systems of data AGB is performed. Further, although not shown, the soft output calculation circuit 161 'includes eight log-sum operation circuits 591 by each of the four log-sum operation circuits.₁, ... 591₈Log-sum calculation using the eight systems of data AGB output from each of the four log-sum calculation circuits, and four log-sum calculation circuits output from each of the four log-sum calculation circuits. Log-sum calculation using data AGB is performed. The soft output calculation circuit 161 ′ includes a log-sum calculation circuit 591.₁₅Thus, the log-sum operation is performed using the two systems of data AGB output from each of the two log-sum operation circuits.
[1013]
The soft output calculation circuit 161 ′ performs such processing for each of cases where the input is “0” or “1”.
[1014]
In this way, the soft output calculation circuit 161 ′ selects, in advance, the corresponding branch from the 32 systems of data AGB according to the input / output pattern of each branch on the trellis by using the selection circuit 590. Log-sum operation circuit 591₁, ... 591₁₅Thus, an operation similar to a winning game can be performed, and a cumulative addition operation of a log-sum operation can be realized.
[1015]
Also by such a method, the soft output decoding circuit 90 can calculate the logarithmic soft output Iλ for an arbitrary trellis code having a predetermined number of branches or less.
[1016]
Here, the case of decoding a code having a trellis structure having 32 branches or less has been described, but it goes without saying that the soft output decoding circuit 90 is not limited to the number of branches. .
[1017]
5-7 Normalization for external information
This is a feature related to the external information calculation circuit 163 described above.
[1018]
As described above, the soft output decoding circuit 90 can calculate external information in symbol units and external information in bit units by the external information calculation circuit 163. Here, when calculating the external information in symbol units, for example, if it is assumed to be 2 bits and 1 symbol, four pieces of external information are calculated.
[1019]
Therefore, the soft output decoding circuit 90 performs normalization to correct the bias in the distribution of external information in symbol units and reduce the amount of information, and outputs the external information for all symbols as prior probability information in the next stage. Instead, the number of external information of “number of symbols−1” is output.
[1020]
Specifically, the soft output decoding circuit 90, as shown in FIG. 94A, for example, external information ED0, corresponding to each of four symbols “00”, “01”, “10”, “11”, Assuming that ED1, ED2, and ED3 are calculated, as shown in FIG. 5B, the normalization circuit 357 in the external information calculation circuit 163 uses the maximum value among the four external information ED0, ED1, ED2, and ED3. A predetermined value is added to each of the external information ED0, ED1, ED2, ED3 so as to match the external information ED1 having the predetermined value such as “0”, for example, and the external information EA0, EA1, EA2, EA3 Ask for. The soft output decoding circuit 90 can correct the uneven distribution of the external information by performing such normalization.
[1021]
Subsequently, as shown in FIG. 6C, the soft output decoding circuit 90 causes the normalization circuit 357 to set the required dynamic range for the four pieces of external information EA0, EA1, EA2, and EA3 after normalization. In response, clipping is performed to obtain external information EN0, EN1, EN2, and EN3. By performing such clipping, the soft output decoding circuit 90 can hold a value difference between external information having a large value and high importance.
[1022]
Then, as shown in FIG. 4D, the soft output decoding circuit 90 uses, for example, a symbol “00” among the four pieces of external information EN0, EN1, EN2, and EN3 after clipping by the normalization circuit 357. The value of the external information EN0 is subtracted from the values of the external information EN1, EN2, and EN3 for all other symbols “01”, “10”, and “11”. By performing such normalization, the soft output decoding circuit 90 can output the ratio of the three external information as the external information EX0, EX1, EX2 instead of outputting the four external information.
[1023]
In this way, the soft output decoding circuit 90 does not need to output external information for one symbol, and can reduce the number of external input / output pins. Also, the soft output decoding circuit 90 performs the clipping shown in FIG. 10C before performing the normalization shown in FIG. The difference can be maintained, and highly accurate decoding can be performed.
[1024]
Here, the case where external information for four symbols is calculated and normalized has been described, but the soft output decoding circuit 90 can also normalize external information for a number of symbols other than four. .
[1025]
5-8 Hard decision of received value
This is a feature related to the hard decision circuit 165 described above.
[1026]
When the received value is hard-decision, usually, the tangent of the received value on the I / Q plane is obtained. However, in the case of this method, for example, if the in-phase component and the quadrature component are each expressed by 8 bits, it is necessary to divide the 8-bit data from each other. Incurs a delay.
[1027]
As an alternative method, for example, assuming that the in-phase component and the quadrature component are each expressed by 8 bits, a total of 16 bits = 65536 cases are divided, and the hard decision value in each case is expressed. Can be considered. However, this method is not realistic because it requires a huge amount of processing time.
[1028]
As another method, in order to compare the angle of the received value on the I / Q plane with the boundary of the hard decision region, it is possible to divide the received value and compare it with the tangent of the boundary angle. However, even in this method, it is necessary to divide 8-bit data, and since the boundary of the region is generally given by an irrational number, further examination of accuracy is required.
[1029]
Therefore, the soft output decoding circuit 90 obtains a boundary value with respect to either the in-phase component or the quadrature component of the received value by table lookup, and obtains a hard decision value according to the value of the other component.
[1030]
Specifically, when the encoding apparatus 1 performs modulation by the 8PSK modulation method, the soft output decoding circuit 90 corresponds to eight signal points on the I / Q plane as shown in FIG. In order to divide into eight regions, four boundary lines (boundary value data) BDR0, BDR1, BDR2, BDR3 for either the I axis or the Q axis are provided, and these boundary value data BDR0, BDR1, BDR2, BDR3 are provided. Is stored as a table in the lookup table 372 in the hard decision circuit 165 described above. In the figure, it is assumed that the in-phase component and the quadrature component are each represented by 5 bits, and each dot represents each bit. The values of the signal points mapped to the areas 0, 1, 2, 3, 4, 5, 6, and 7 are the signal point arrangement information CSIG0, CSIG1, CSIG2, CSIG3, CSIG4, CSIG5, CSIG6, respectively. , CSIG7.
[1031]
As described above, the soft output decoding circuit 90 compares the four boundary value data BDR0, BDR1, BDR2, and BDR3 with respect to either the I axis or the Q axis with the value of the other component by the hard decision circuit 165. The region to which the signal point of the received value belongs is determined, and the hard decision value is obtained.
[1032]
By doing so, the soft output decoding circuit 90 can reduce the capacity of the table stored in the look-up table 372, and does not need to consider accuracy, thereby reducing the circuit scale and processing. Can be speeded up.
[1033]
Here, the case of demapping signal points by the 8PSK modulation method has been described, but this method can be applied to demapping of signal points by any PSK modulation method.
[1034]
6). Interleaver features
Next, description will be given for each feature related to the interleaver 100. The following features are provided as functions of the interleaver 100. However, in order to clarify the concept of the features, the following features will be described with reference to an appropriately simplified drawing.
[1035]
6-1 Multiple types of interleave functions
The memory circuit 407 described above₁407₂, 407₁₆This is a feature related to control of writing and / or reading of data with respect to.
[1036]
As described above, the interleaver 100 includes a plurality of storage circuits 407 according to the mode indicating the code configuration including the type of interleaving to be performed.₁407₂, 407₁₆Among them, an appropriate one to which data is to be written and / or read is selected, a storage circuit to be used is switched, and a plurality of types of interleaving are realized.
[1037]
Specifically, when the control circuit 400 generates a write address and a read address, the interleaver 100 generates address data based on the interleaver type information CINT and the interleaver non-output position information CNO by the address selection circuit 405. Of AA0, BA0, AA1, BA1, AA2, and BA2, the memory circuit 407₁407₂, 407₁₆Address data to be distributed to is selected. Further, the interleaver 100 uses the input data selection circuit 406 based on the interleave mode signal CDIN, the interleaver type information CINT, and the interleaver input / output replacement information CIPT to interleave data I0, I1, I2, and delay data. Of the data D0, D1, D2, D3, D4, and D5 of the storage circuit 407₁407₂, 407₁₆Select the data to distribute to.
[1038]
As specific examples, those shown in FIGS. 55 to 61 may be considered. That is, the interleaver 100 generates a code configuration including the type of interleaving to be performed by the address selection circuit 405 and the input data selection circuit 406 after the control circuit 400 generates an address regardless of the type of interleaving to be performed. Depending on the mode shown, the memory circuit 407₁407₂, 407₁₆Addresses and data are distributed to the memory circuit 407.₁407₂, 407₁₆Remember me.
[1039]
The interleaver 100 includes the memory circuit 407.₁407₂, 407₁₆Is supplied to the output data selection circuit 408, and by this output data selection circuit 408, the interleave mode signal CDIN, interleaver type information CINT, interleaver input / output replacement information CIPT, control signals IOBS, IOBP 0, IOBP 1, IOBP 2 , DOBS, DOBP, data to be output is selected from the data OR00, OR01,..., OR15, and output as interleaver output data IIO and interleave length delay reception value IDO.
[1040]
As described above, the interleaver 100 can realize a plurality of types of interleaving by switching the storage circuit to be used and distributing the address and data according to the mode indicating the code configuration including the type of interleaving to be performed. It is versatile. Therefore, the element decoder 50 can perform decoding adaptively corresponding to various codes.
[1041]
6-2 Common use of interleave memory circuit and delay memory circuit
This is a feature related to the function indicated by “6-1”, and the memory circuit 407₁407₂, 407₁₆This is a feature related to control of writing and / or reading of data with respect to.
[1042]
In iterative decoding, it is necessary to delay the received value by the same time as the processing time required by the interleaver, that is, the time corresponding to the interleave length. Here, when decoding a plurality of types of codes, the number of symbols to be delayed changes and the number of storage circuits (RAM) required for the interleaving process also changes according to the code configuration.
[1043]
Therefore, as described above, the interleaver 100 shares the interleave storage circuit and the delay storage circuit, and a plurality of storage circuits 407 according to the code configuration.₁407₂, 407₁₆The memory circuit to be used is switched, the memory circuit not used for the interleave process is used for the delay process, and the memory circuit not used for the delay process is used for the interleave process.
[1044]
As specific examples, those shown in FIGS. 55 to 61 may be considered. That is, the interleaver 100 uses the address selection circuit 405 and the input data selection circuit 406 to consider both the interleaving process and the delay process according to the code configuration, and the storage circuit 407.₁407₂, 407₁₆The address data and the data are distributed to the output data, and the output data selection circuit 408 outputs desired data.
[1045]
By doing so, the interleaver 100 does not need to have an interleaving memory circuit and a delay memory circuit separately, and only needs to have a minimum number of memory circuits, thereby reducing the circuit scale. be able to.
[1046]
6-3 Operation control of memory circuit by clock blocking signal
As described above, the interleaver 100 includes the plurality of storage circuits 407 having at least a RAM.₁407₂, 407₁₆These memory circuits 407 are provided.₁407₂, 407₁₆Are used to perform interleave processing and delay processing. In this case, the memory circuit 407₁407₂, 407₁₆In general, each time a clock signal is input, an operation such as data writing and / or reading is performed.
[1047]
In such an interleaver 100, there may actually be unused storage circuits. Specifically, in the example shown in FIG. 56, the storage circuit 407 is used.₆407₈RAMD06 and D08 exist as unused RAMs, and in the example shown in FIG.₆407₈407_Ten407₁₂RAMD06, D08, D10, and D12 exist as unused RAMs.
[1048]
Therefore, the interleaver 100 generates the clock block signal IH for blocking the input clock signal by the address selection circuit 405, and supplies the clock block signal IH to the unused storage circuit, thereby not using the unused block. Any operation including writing and / or reading in the memory circuit is stopped.
[1049]
More specifically, in the interleaver 100, a plurality of storage circuits 407 are provided.₁407₂, 407₁₆Among them, the memory circuit to be used is determined by dividing in the address direction. Then, the interleaver 100 generates the clock block signal IH for the memory circuit that does not correspond to the write address and / or the read address by the address selection circuit 405, and supplies the clock block signal IH to the memory circuit.
[1050]
As described above, the interleaver 100 can stop the operation of the unused storage circuit by providing the mechanism for activating the clock inhibition signal IH by dividing the storage circuit to be used in the address direction. Therefore, the element decoder 50 includes all the storage circuits 407.₁407₂, 407₁₆Need not be operated in response to all clock signals, the operation rate of the memory circuit can be reduced, and as a result, power consumption can be reduced.
[1051]
6-4 Deinterleave function
As described above, the interleaver 100 can perform both the interleaving process and the deinterleaving process.
[1052]
In general, when performing interleaving, data is written to the storage circuit using sequential address data, and data is read from the storage circuit using random address data. On the other hand, when performing the deinterleave process, it is necessary to reversely convert the address data used in the interleave process in order to generate address data for reading. Therefore, when iterative decoding is performed, address data for conversion for using the address data used in the deinterleave process for the interleave process and reverse conversion for using the address data used for the interleave process for the deinterleave process There is a need to individually hold two types of address data, ie, the address data, and there is a risk of squeezing the circuit scale.
[1053]
Therefore, when performing the interleaving process, the interleaver 100 uses the address data for reading used for the interleaving process as address data for writing, and reads out using the sequential address data, thereby performing interleaving and de-interleaving. The same address data is shared with the interleave processing.
[1054]
Specifically, as described above, when performing interleaving processing, the interleaver 100 generates write address data IWA that is sequential address data by the control circuit 400, and uses the write address data IWA. Memory circuit 407₁407₂, 407₁₆The control circuit 400 generates sequential address data IAA, and reads out read address data ADA, which is random address data, from the address storage circuit 110 based on the address data IAA. Using the address data ADA, the memory circuit 407₁407₂, 407₁₆Read data from.
[1055]
On the other hand, as described above, the interleaver 100 generates sequential address data IAA by the control circuit 400 when performing deinterleave processing, and based on this address data IAA, read address which is random address data. The data ADA is read from the address storage circuit 110, and the read address data ADA is used to store the storage circuit 407.₁407₂, 407₁₆The control circuit 400 generates write address data IWA, which is sequential address data, and uses the write address data IWA to store the memory circuit 407.₁407₂, 407₁₆Read data from.
[1056]
Thus, the interleaver 100 shares the same address data between the interleaving process and the deinterleaving process, and switches this address data according to the interleaving process and the deinterleaving process. In other words, the interleaver 100 uses the control circuit 400 to switch the read address data used for the interleave process to be used as the write address data used for the deinterleave process, and to read the read address data used for the deinterleave process. The address data is switched so as to be used as address data for writing used for interleaving processing.
[1057]
The control circuit 400 for switching such address data can be expressed as a configuration shown in FIG. That is, the control circuit 400 includes a write address generation circuit 601 that generates write address data, a read address generation circuit 602 that generates read address data, and two selectors 603.₁603₂It is expressed as having.
[1058]
The control circuit 400 uses the write address generation circuit 601 to generate sequential address data for writing, and selects the selector 603.₁603₂The read address generating circuit 602 generates sequential address data for reading, and selects the selector 603.₁603₂To supply. Then, the selector 603₁603₂Selects one of the address data supplied from the write address generation circuit 601 and the address data supplied from the read address generation circuit 602 based on the interleave mode signal CDIN.
[1059]
Specifically, the selector 603₁If the interleave mode signal CDIN indicates that the interleaver 100 performs the interleave process, the address data supplied from the write address generation circuit 601 is selected and the write address data IWA is This is supplied to the interleave address conversion circuit 403. In addition, the selector 603₂If the interleave mode signal CDIN indicates that the interleaver 100 performs the interleave process, the address data supplied from the read address generation circuit 602 is selected and the address data IAA is used as the address This is supplied to the storage circuit 110 for use and the interleave address conversion circuit 403.
[1060]
On the other hand, the selector 603₁If the interleave mode signal CDIN indicates that the interleaver 100 performs the deinterleave process, the address data supplied from the read address generation circuit 602 is selected as the write address data IWA. , And supplied to the interleave address conversion circuit 403. In addition, the selector 603₂If the interleave mode signal CDIN indicates that the interleaver 100 performs the deinterleave process, the address data supplied from the write address generation circuit 601 is selected and the address data IAA is selected. This is supplied to the address storage circuit 110 and the interleave address conversion circuit 403.
[1061]
In this manner, the interleaver 100 can simplify the circuit and reduce the scale by switching the address data shared between the interleaving process and the deinterleaving process by the control circuit 400.
[1062]
6-5 Generation of write address and read address
When generating a write address and a read address, sequential address data is usually generated by counting up by a counter. Here, when the counter for the write address and the counter for the read address are shared, reading of data from the storage circuit cannot be started until the writing of the next frame to the storage circuit is started.
[1063]
That is, when the interleaver shares the write address counter and the read address counter, as shown in FIG. 97, when the interleave start position signal indicated by A is input, the storage circuit of bank A Data is written to. Subsequently, when the next interleave start position signal indicated by B is input, the interleaver reads data stored in the storage circuit of bank A and writes data to the storage circuit of bank B. Done. Similarly, when the next interleave start position signal indicated by C is input, the interleaver reads data stored in the storage circuit in bank B and writes data to the storage circuit in bank A. Done.
[1064]
In this manner, when the write address counter and the read address counter are shared, the interleaver starts reading data from the storage circuit simultaneously with the start of writing of the next frame to the storage circuit. .
[1065]
Here, in general, the input timing of frames input from the outside changes, and the frames are not always input to the interleaver at regular intervals. That is, the interleaver normally needs to operate without grasping the timing when the next frame is input.
[1066]
In consideration of iterative decoding under such circumstances, it is necessary to interleave the external information and delay the received value. However, in the interleaver, the input timing of the received value is different for each frame. Therefore, there may be a difference in delay amount. That is, in the interleaver, the time between the two interleave start position signals indicated by A and B and the time between the two interleave start position signals indicated by B and C in FIG. The amount of delay may vary. In this case, since it is difficult for the interleaver to match the input timing of the received value to be delayed, complicated processing is required to realize iterative decoding.
[1067]
In view of this, the interleaver 100 is provided with a write address counter and a read address counter, respectively, so that data reading is started immediately after data writing to the memory circuit is completed.
[1068]
Specifically, as shown in FIG. 98, when the interleave start position signal TIS indicated by A is input to the interleaver 100, the control circuit 400 counts up the counter for the write address and stores it in the bank A. When data is written to the circuit, the counter for the read address is immediately counted up and the stored data is read. Subsequently, when the next interleave start position signal TIS indicated by B is input, the interleaver 100 counts up a write address counter by the control circuit 400 and writes data to the storage circuit of the bank A. The counter for the read address is immediately counted up and the stored data is read out. Similarly, when the next interleave start position signal TIS indicated by C is input, the interleaver 100 counts up the counter for the write address and immediately writes the data to the storage circuit in the bank A, thereby reading the read address. The counter is incremented and the stored data is read.
[1069]
In this manner, the interleaver 100 can start reading data immediately after the writing of data to the storage circuit is completed by separately providing the write address counter and the read address counter. That is, the interleaver 100 is configured such that the time between the two interleave start position signals TIS indicated by A and B is different from the time between the two interleave start position signals TIS indicated by B and C. The delay amount can always be fixed to the interleave length, and it becomes easy to match the input timing of the received value to be delayed.
[1070]
6-6 Delay function for interleave length
As shown in “6-5”, when the counter for the write address and the counter for the read address are individually provided, the interleaver 100 receives data from the storage circuit when delaying the received value. Is read out in the same order as the data writing to the memory circuit. That is, the interleaver 100 makes the read address the same as the write address when delaying the received value.
[1071]
By doing in this way, the interleaver 100 can implement | achieve the delay for an interleave length. In particular, the interleaver 100 can easily realize a delay corresponding to the interleave length by counting up both the counter for the read address and the counter for the write address and generating sequential address data. .
[1072]
By adopting such an easy method, the interleaver 100, for example, when performing an experiment in which the number of iterations is changed, only connects a plurality of element decoders without changing the overall decoding delay. It is possible to perform iterative decoding with the number of repetitions changed.
[1073]
6-7 How to use address space
This is a feature related to an address expression technique when performing interleaving for inputting a plurality of symbols and outputting a plurality of symbols.
[1074]
Normally, a continuous address is assigned to the RAM in the memory circuit, and data is written using this continuous address space. Here, when performing interleaving for inputting a plurality of symbols and outputting a plurality of symbols, it is assumed that continuous addresses are assigned to RAMs in a plurality of memory circuits.
[1075]
For example, when interleaving is performed such that 3 symbol data is input as an input symbol and 3 symbol data is output as an output symbol, RAM0, RAM1, RAM2, RAM3, RAM4, RAM5 of nine storage circuits. , RAM6, RAM7, and RAM8, when interleaving is performed, as shown in FIG. 99, for the RAM0, RAM3, and RAM6, the 0th symbol data I0 (= I0 [0], I0 [1] , I0 [2],..., I0 [31]) are sequentially written in the word direction for each time slot, and the first symbol data I1 (= I1 [0] for RAM1, RAM4, and RAM7. ], I1 [1], I1 [2],..., I1 [31]) are sequentially written in the word direction for each time slot. For RAM5 and RAM8, the second symbol data I2 (= I2 [0], I2 [1], I2 [2],..., I2 [31]) is transmitted in the word direction for each time slot. Written sequentially. Then, one system of interleaver output data IIO0 is read from RAM0, RAM1, and RAM2, and another system of interleaver output data IIO1 is read from RAM3, RAM4, and RAM5, and RAM6, RAM7, From the RAM 8, another one-system interleaver output data IIO 2 is read out.
[1076]
At this time, as shown in FIG. 100, when data is written, assuming that continuous addresses from 0 to 31, for example, are assigned to RAM0, RAM3, and RAM6, RAM1, RAM4, and RAM7, respectively. Are assigned consecutive addresses from 32 to 63, and further, RAM2, RAM5 and RAM8 are assigned continuous addresses from 64 to 95, respectively.
[1077]
This is the same even when data is not stored in all the storage areas of each RAM when the interleave length is made variable.
[1078]
For example, RAM0, RAM1, RAM2, RAM3, RAM4, RAM5, RAM6, RAM7, and RAM8 can each perform interleaving for an interleave length of 32 time slots in the example shown in FIG. In the case of 10 time slots, for example, as shown in FIG. 101, for the RAM0, RAM3, and RAM6, the 0th symbol data I0 (= I0) in the entire storage area for 32 time slots. [0], I0 [1], I0 [2],..., I0 [9]) are sequentially written in the word direction for each time slot, and no data is written in the remaining storage areas. For the RAM1, RAM4, and RAM7, the first symbol data I1 (= I1 [0], I1 [1], I1 [2],. .., I1 [9]) are sequentially written in the word direction for each time slot, and no data is written in the remaining storage areas. Further, for the RAM2, RAM5, and RAM8, the second symbol data I2 (= I2 [0], I2 [1], I2 [2],. .., I2 [31]) are sequentially written in the word direction for each time slot, and no data is written in the remaining storage areas.
[1079]
At this time, as shown in FIG. 102, when writing data, continuous addresses from 0 to 9, for example, are assigned to RAM0, RAM3, and RAM6, respectively. A plurality of physically different RAMs are assigned such that 10 to 19 consecutive addresses are assigned, and 20 to 29 consecutive addresses are assigned to RAM2, RAM5, and RAM8, respectively. Are assigned consecutive addresses.
[1080]
However, when data is written to the RAM using such an address space, it is necessary to convert the address into an address indicating a combination of a time slot and an input symbol when reading the data. For example, when reading data stored in the address space “12” from the RAM 0, RAM 1 and RAM 2 shown in FIG. Conversion to information called “slot” is required.
[1081]
Therefore, when data is written by assigning continuous addresses to each RAM, it is necessary to provide a conversion circuit for converting addresses when reading data. In particular, when the number of symbols is not a power of 2, the address conversion operation is complicated.
[1082]
Therefore, the interleaver 100 gives the replacement destination address by a combination of input symbol information and time slot information for each symbol.
[1083]
Specifically, as described above, the interleaver 100 performs interleaving so that, for example, three symbols of data are input as input symbols and three symbols of data are output as output symbols. 103, when interleaving with an interleave length of 32 time slots is performed using the RAM0, RAM1, RAM2, RAM3, RAM4, RAM5, RAM6, RAM7, and RAM8 of the storage circuit of FIG. When data is written, information indicating each time slot and 0 for RAM0, RAM3, and RAM6, such as 0-0, 0-1, 0-2,. A combination with information indicating the symbol eye is given as an address. Further, the interleaver 100 provides information indicating one time slot and one symbol such as 1-0, 1-1, 1-2,..., 1-31 to the RAM1, RAM4, and RAM7, respectively. A combination with information indicating the eye is given as an address. Further, the interleaver 100 provides information indicating each time slot and 2 symbols such as 2-0, 2-1, 2-2,. A combination with information indicating the eye is given as an address.
[1084]
Actually, the address assignment shown in the figure is equivalent to the address assignment shown in FIG. For example, let us consider a case where data stored in the address space “34” is read from the RAM 0, RAM 1 and RAM 2 shown in FIG. In this case, the information indicating the address “34” is expressed as “0100010” in binary notation with 7 digits. Here, it can be seen that the upper 2 bits “01” indicate the first symbol, and the lower 5 bits “00010” indicate the second time slot. That is, the address assignment shown in FIG. 103 is substantially equivalent to the address assignment shown in FIG. 100, and an address conversion operation is not required when reading data.
[1085]
For example, when performing interleaving with an interleave length of 10 time slots, the interleaver 100 writes 0 to each of RAM0, RAM3, and RAM6 when writing data as shown in FIG. 104, for example. A combination of information indicating each time slot and information indicating the 0th symbol is given as an address, such as −0, 0-1, 0-2,..., 0-9. Further, interleaver 100 provides information indicating one time slot and one symbol such as 1-0, 1-1, 1-2,..., 1-9 to RAM1, RAM4, and RAM7, respectively. A combination with information indicating the eye is given as an address. Furthermore, the interleaver 100 provides information indicating each time slot and 2 symbols such as 2-0, 2-1, 2-2,..., 2-9 to the RAM 2, RAM 5, and RAM 8, respectively. A combination with information indicating the eye is given as an address.
[1086]
It can be seen that the address assignments shown in the figure are substantially the same as the address assignments shown in FIG. Therefore, the interleaver 100 can eliminate the need for address conversion work when reading data even when the data is not stored in all the storage areas of each RAM when the interleave length is variable. .
[1087]
As described above, the interleaver 100 always inputs a plurality of symbols and outputs a plurality of symbols by giving the replacement destination address in combination with the information of the input symbols and the information of the time slots for each symbol. Even if the interleave length is variable, there is no need to perform address conversion work when reading data, so there is no need to provide a special address conversion circuit. The scale can be reduced.
[1088]
The interleaver 100 is not limited to the address assignment shown in FIGS. 103 and 104, and may be any combination as long as the time slot and the input symbol can be identified.
[1089]
6-8 Data writing and reading by partial write function
The memory circuit 407 described above₁407₂, 407₁₆It is the characteristic regarding.
[1090]
As described above, the storage circuit 407 has a partial write function based on the partial write control signal PW. For example, the memory circuit 407 normally inputs / outputs B-bit data to / from a RAM 424 having a storage capacity of (number of bits B) × (number of words W) as shown in FIG. In the case of acting as a partial write RAM, as shown in FIG. 5B, B / 2 bit data is stored in the RAM 424 having a storage capacity of (bit number B / 2) × (word number 2 W). Can be configured in a pseudo manner so that is input / output.
[1091]
This is because the interleave length is normally limited in accordance with the number of words in the RAM when a RAM having restrictions on both the number of bits and the number of words is used for the interleaver. In other words, the interleaver 100 can also realize an interleaving process with an interleaving length longer than the normal number of words in the RAM 424 by causing the RAM 424 in the storage circuit 407 to act as a partial write RAM.
[1092]
At this time, since the interleaver 100 is input with data of the number of bits in a normal state other than the partial write function, such as a 16-bit RAM, for example, among the input 16-bit data in the partial write function, It is necessary to switch the data every desired 8-bit data to the RAM 424.
[1093]
Therefore, in the interleaver 100, the data input to the storage circuit 407 is divided into upper bits and lower bits to obtain two symbol data, and during the partial write function, the data of these two symbols is always selected. In addition to selecting the same data, the data is selected so that the read data corresponding to the address is always at the same position in the data to be output.
[1094]
Specifically, the storage circuit 407 writes and reads data as follows during the partial write function.
[1095]
That is, the storage circuit 407 selects the inverted bit IAR of the most significant bit of the address data AR and the most significant bit of the address data AR by each of the selectors 421 and 422. Thus, for example, when the most significant bit of the address data AR is “0”, the data VIH becomes 8-bit data “11111111”, and the data VIL becomes 8-bit data “00000000”. Similarly, when the most significant bit of the address data AR is “1”, the data VIH is 8-bit data “00000000” and the data VIL is 8-bit data “11111111”.
[1096]
Here, the data VIH indicates whether or not data is written to the upper address in the bit direction in the storage area of the RAM 424, and the data VIL is the data write to the lower address in the bit direction in the storage area of the RAM 424. This indicates whether or not to perform. Assume that the storage circuit 407 writes data to an address in which each bit of the data VIH and VIL is “0”.
[1097]
At the same time, the storage circuit 407 always selects the lower-order 8-bit data IR [7: 0] of the data IR by the selector 423. As a result, the data I is obtained by repeating the data IR [7: 0], that is, I = {IR1, IR0} = {IR [7: 0], IR [7: 0]}.
[1098]
Then, the storage circuit 407 uses the address data IA, which is the data excluding the most significant bit of the address data AR, and the data VIH, VIL to the RAM 424 to determine whether the upper address or the lower address in a predetermined word. Data IR [7: 0] is written into one of them. That is, when the most significant bit of the address data AR is “0”, the memory circuit 407 writes the data IR [7: 0] to the lower address in the predetermined word in the RAM 424, and the address data AR When the most significant bit of “1” is “1”, data IR [7: 0] is written to the RAM 424 at an upper address in a predetermined word.
[1099]
As described above, the storage circuit 407 writes only the data IR [7: 0] of the lower 8 bits of the data IR to the RAM 424 during the partial write function.
[1100]
Then, the storage circuit 407 reads the data stored at the higher address from the RAM 424 as the data OH based on the address data IA that is the data excluding the most significant bit of the address data AR and the data VIH and VIL. At the same time, the data stored in the lower address is read as data OL and is selected by the selectors 425 and 426, thereby outputting the data OR.
[1101]
At this time, the data OR is always configured such that the data OH and OL read from the RAM 424 corresponds to the address is at the same position in the output data. That is, when the data LPD is “0”, the corresponding address is a lower address in the RAM 424. Therefore, the data OR is read from the lower address, and the data OR is read from the upper address. The read data OH is the upper bit, and OR = {SOH, SOL} = {OH, OL}. Similarly, when the data LPD is “1”, the data OR is an upper address in the RAM 424. Therefore, the data OH read from the upper address is set as the lower bit, and the lower address The data OL read from is used as the upper bits, and OR = {SOH, SOL} = {OL, OH}.
[1102]
In this way, the storage circuit 407 always writes the lower bit data IR0 obtained by dividing the input data IR into upper bits and lower bits to the RAM 424 during the partial write function, and always from the RAM 424. Of the read data, the data corresponding to the address is the lower bit of the output data.
[1103]
On the other hand, the memory circuit 407 writes and reads data as follows in the normal state, not in the partial write function.
[1104]
That is, the memory circuit 407 selects a bit having a value of “0” by each of the selectors 421 and 422. Thereby, for example, the data VIH and VIL are always 8-bit data “00000000”.
[1105]
At the same time, the storage circuit 407 always selects the higher-order 8-bit data IR [15: 8] of the data IR by the selector 423. Thus, the data I becomes I = {IR1, IR0} = {IR [15: 8], IR [7: 0]}, and becomes the data IR itself.
[1106]
Then, since the data VIH and VIL are both “00000000”, the storage circuit 407 is based on the address data IA that is data excluding the most significant bit of the address data AR and the data VIH and VIL. Data I is written into the RAM 424 at both the upper address and the lower address in a predetermined word. That is, the storage circuit 407 writes data IR [15: 8] to the upper address in a predetermined word and writes data IR [7: 0] to the lower address in the RAM 424.
[1107]
As described above, the storage circuit 407 normally writes the data IR itself to the RAM 424.
[1108]
Then, the storage circuit 407 reads the data stored at the higher address from the RAM 424 as the data OH based on the address data IA that is the data excluding the most significant bit of the address data AR and the data VIH and VIL. At the same time, the data stored in the lower address is read as data OL and is selected by the selectors 425 and 426, thereby outputting the data OR.
At this time, since the data LPD is “0”, the data OR always has the data OL read from the lower address in the RAM 424 as the lower bit, the data OH read from the upper address as the upper bit, OR = {SOH, SOL} = {OH, OL}. That is, the data OR is the data itself read from a predetermined word in the RAM 424.
[1109]
As described above, the storage circuit 407 normally writes the data IR to the RAM 424 and outputs it as the data OR.
[1110]
By doing so, the interleaver 100 only needs to grasp the upper bit data or the lower bit data of the input / output multi-bit data, and which bit data contributes to writing and reading. There is no need to be conscious of what it is. For this reason, the interleaver 100 normally uses a RAM having a storage capacity of (number of bits B) × (number of words W) as a partial write RAM and uses it as a RAM of half-number bits × double-length words. It becomes easy.
[1111]
Although the description has been given here assuming that the storage capacity of the RAM 424 is a half bit × double word compared to the normal time in the partial write function, this method is not limited to this storage capacity. In this method, the storage capacity of the RAM 424 during the partial write function is, for example, 1/3 number bits × 3 times longer word, 1/4 number bits × 4 times longer word, 1 bit × number of bits times longer than normal. The present invention can be applied to an arbitrary storage capacity such as a word.
[1112]
That is, as an interleaver, the data input to the storage circuit is divided into at least two upper bits and lower bits to obtain at least two symbols of data. During the partial write function, among these at least two symbols of data, The same data is always selected, and the data may be selected so that the read data corresponding to the address is always at the same position in the output data.
[1113]
6-9 Dealing with even length delay and odd length delay
The odd-length delay compensation circuit 402 and the storage circuit 407 described above.₁407₂, 407₁₆It is the characteristic regarding.
[1114]
When iterative decoding with variable code length is performed, it is necessary to perform variable length delay.
The interleaver 100 uses two banks of RAM to switch between writing and reading data in one time slot, so that a delay length, that is, a RAM having the number of words for a time slot that is half the interleave length, is used for interleaving. Long delays can be realized.
[1115]
In order to explain this operation in a simplified manner, FIG. 106 shows an example in which an interleave length delay of 6 time slots is realized by using 2 banks of RAM having the number of words for 3 time slots. Here, it is assumed that the addresses 0, 1, and 2 are assigned to the RAMs of the banks A and B for convenience. In the RAM of bank A, data A, C, and E are stored in advance for the storage areas of addresses 0, 1, and 2, respectively. It is assumed that data B and D are stored in advance for the area, and no data is stored in the storage area at address 0. Further, in the figure, data writing is represented by “W” and data reading is represented by “R”.
[1116]
First, in the 0th time slot, the interleaver 100 reads data A from the storage area of the address 0 in the bank A RAM and writes data F to the storage area of the address 0 in the bank B RAM.
[1117]
Subsequently, the interleaver 100 writes the data G to the storage area at the address 0 in the RAM of the bank A, that is, the storage area from which the data A is read out at the 0th time slot, in the first time slot. Then, data B is read from the storage area at address 1 in the RAM of bank B.
[1118]
Subsequently, the interleaver 100 reads the data C from the storage area at the address 1 in the bank A RAM at the second time slot and at the storage area at the address 1 in the bank B RAM, that is, at the first time slot. Data H is written to the storage area from which data F has been read.
[1119]
Subsequently, in the third time slot, the interleaver 100 writes the data I to the storage area of the address 1 in the RAM of the bank A, that is, the storage area from which the data C is read in the second time slot. Data D is read from the storage area at address 2 in the RAM of bank B.
[1120]
Subsequently, the interleaver 100 reads the data E from the storage area at the address 2 in the bank A RAM at the fourth time slot, and at the third time slot at the storage area at the address 2 in the bank B RAM. Data J is written to the storage area from which data D has been read.
[1121]
Subsequently, in the fifth time slot, the interleaver 100 writes the data K into the storage area at address 2 in the bank A RAM, that is, the storage area from which the data E is read out in the fourth time slot. The data F is read from the storage area at address 0 in the RAM of bank B.
[1122]
The interleaver 100 reads the data G from the storage area at the address 0 in the bank A RAM at the sixth time slot, and the data at the storage area at the address 0 in the bank B RAM, that is, the fifth time slot. Data L is written to the storage area from which F has been read.
[1123]
The interleaver 100 switches between writing and reading of data in one time slot using the two banks of RAM. A timing chart of data writing and reading by such an operation is as shown in FIG. That is, the data F written in the bank B is read after the lapse of the time corresponding to the interleave length, and similarly, the data G written to the bank A is also read after the lapse of time corresponding to the interleave length. .
[1124]
As described above, when the interleaver 100 writes data to one bank, the operation of reading data from the other bank is switched for each time slot, so that the RAM has the number of words corresponding to half the time slot of the interleave length. 2 banks can be used to realize a delay with an interleave length.
[1125]
By the way, in the case of delay processing by this method, since the storage capacity of the RAM is small, the circuit scale can be reduced, but the delay length is limited to an even length.
[1126]
Therefore, the interleaver 100 performs the above-described operation to perform the delay for the delay length only by the RAM when the even-length delay is performed, and performs the above-described operation to perform the delay of the delay length minus 1 for the odd-length delay. In addition, it is possible to cope with both the even-length delay and the odd-length delay by providing a switching function so that a delay of one time slot is performed using a register.
[1127]
Specifically, as described above, when the interleaver 100 performs the even-length delay based on the interleave length information CINL supplied from the control circuit 60 by the odd-length delay compensation circuit 402, the interleaver 100 generates the data TDI. On the other hand, when only the delay by the RAM is performed and the odd-length delay is performed, the data TDI is delayed so that the delay by the delay length −1 by the RAM and the delay by one time slot by the register are performed. The data TDI that is the target data is selected.
[1128]
By doing so, the interleaver 100 can cope with both the even-length delay and the odd-length delay with a small circuit scale.
[1129]
6-10 I / O order switching function
This is a feature related to the input data selection circuit 406 and the output data selection circuit 408 described above.
[1130]
As described above, the soft output decoding circuit 90 enables decoding of an arbitrary code. However, in order to decode an arbitrary code, it is necessary to obtain an input / output pattern corresponding to the code in advance. is there. Therefore, in practice, it is very difficult for the soft output decoding circuit 90 to decode all codes with one circuit, and it is realistic to perform decoding for an arbitrarily assumed code. is there.
[1131]
As described above, not only the soft output decoding circuit 90 but also a soft output decoding circuit having a limited code to be decoded generally performs soft output decoding of an arbitrary code that inputs a plurality of symbols and outputs a plurality of symbols. However, there are cases where it is not possible to decode a code that differs only in the order between input symbols and / or the order between output symbols.
[1132]
For example, in the case where the decoding device 3 is configured by concatenating the element decoders 50 and a code is encoded by an encoding device that performs SCCC encoding, the encoding device performs convolutional encoding that encodes an outer code. As a convolutional encoder, an arbitrary convolutional encoder that can be decoded by the soft output decoding circuit 90 is provided. As an interleaver, an inline interleaver is provided. Further, as a convolutional encoder that encodes an inner code, It is assumed that the decoding circuit 90 includes the convolutional encoder shown in FIG. In this case, needless to say, the decoding device 3 can decode the code by the encoding device.
[1133]
By the way, when the convolutional encoder that performs encoding of the inner code in the encoding apparatus as shown in FIG. 108 is used and the soft output decoding circuit 90 does not target the convolutional code, the decoding apparatus 3 It becomes impossible to decode the code by the encoding device.
[1134]
Here, the convolutional encoder shown in FIG.₀, I₁, I₂Are the 0th, 1st and 2nd symbols, respectively, the input data i of the first symbol as compared with the convolutional encoder shown in FIG.₁And input data i of the second symbol₂It turns out that it is what replaced. That is, as shown in FIG. 109, the encoding apparatus including the convolutional encoder shown in FIG. 108 inputs 3-bit encoded data output from the convolutional encoder that encodes the outer code to the interleaver. In this case, the convolutional encoder shown in FIG. 24 is used as a convolutional encoder that replaces the encoded data of the first symbol and the encoded data of the second symbol and performs encoding of the inner code. It can be seen that this is equivalent to an encoding device.
[1135]
As described above, the decoding apparatus 3 is configured such that, for an encoding apparatus that uses a code that is not to be decoded by the soft output decoding circuit 90 as an element code, the element code is in an order between input symbols and / or between output symbols. Even if only the order is different, decoding is impossible.
[1136]
In other words, on the encoding side, when interleaving is performed individually for each symbol, for example, inline interleaving or pairwise interleaving, the position of the input / output symbol is uniquely determined. It cannot be denied that there is a demand for performing a wide range of coding by performing coding with changing positions. In particular, in the case of an encoding apparatus that uses a Massy code as an element code, various encodings can be performed by switching the output positions of tissue components. Therefore, it is necessary for the decoding apparatus to cope with decoding of such codes.
[1137]
Therefore, the interleaver 100 has a function of switching the order between input symbols and / or the order between output symbols when performing interleaving to input a plurality of symbols and output a plurality of symbols, so that a plurality of symbols based on the same address can be used. Realize street interleaving.
[1138]
Specifically, when performing interleaving processing, interleaver 100 uses input data selection circuit 406 to replace the input order between symbols based on interleaver input / output replacement information CIPT, and Switch between input position and output position.
[1139]
Further, when performing the deinterleaving process, the interleaver 100 uses the output data selection circuit 408 to replace the output order between the symbols based on the interleaver input / output replacement information CIPT, and to input each symbol. Switch between position and output position.
[1140]
In other words, assuming that the decoding device 3 performs decoding of codes by SCCC, two adjacent element decoders 50 constituting the decoding device 3 are used._I, 50_JCan be expressed as a configuration shown in FIG. 110, for example. Here, a circuit having a function of switching the order between input symbols and / or the order between output symbols is referred to as a symbol replacement circuit.
[1141]
That is, the element decoder 50_IWhen the data output from the soft output decoding circuit 90 is input to the interleaver 100, the interleaver 100 performs deinterleaving processing. At this time, the element decoder 50_IWhen a data OR composed of a plurality of symbols subjected to deinterleaving processing through the storage circuit 407 in the interleaver 100 is input to a symbol replacement circuit 610 corresponding to the output data selection circuit 408, the symbol replacement circuit 610 After the interleaver output data IIO to be output is selected, the interleaver output data IIO composed of a plurality of symbols is replaced with each other in the order of input between the symbols according to the code configuration. , The next stage element decoder 50_JTo supply.
[1142]
On the other hand, the element decoder 50_JThe element decoder 50_IIs input to the interleaver 100, the interleaver 100 performs the interleaving process. At this time, the element decoder 50_JIs a symbol replacement circuit 611 corresponding to the input data selection circuit 406 in the interleaver 100, and the data I consisting of a plurality of symbols supplied from the soft-output decoding circuit 90 and subjected to various processes, according to the code configuration. The order of the symbols is changed, and the data IR is supplied to the storage circuit 407. The data subjected to the interleaving in this way is supplied to a next-stage element decoder (not shown).
[1143]
By doing in this way, the interleaver 100 can change the order between input symbols and / or the order between output symbols, and can implement a plurality of types of interleaving based on the same address. In particular, the interleaver 100 performs interleaving in which the number of input / output symbols is the same and the input position and the output position are determined on a one-to-one basis, like a normal inline interleaver or a pair-wise interleaver. It is possible to switch the connection between the position of the input symbol and the position of the output symbol.
[1144]
Therefore, even when the element decoder 50 is provided with a general-purpose soft output decoding circuit with a limited code to be decoded, the element decoder 50 can perform decoding between input symbols with respect to a code that can be decoded by the soft output decoding circuit. Codes that differ only in order and / or order between output symbols can be decoded. In addition, the element decoder 50 can limit the number of codes to be decoded by the soft output decoding circuit 90, so that the circuit can be simplified and the scale thereof can be reduced.
[1145]
Here, the example in which the function of changing the order of the symbols is provided in the interleaver 100 has been described. However, the function is not necessarily provided as the function of the interleaver 100. For example, the function of the soft output decoding circuit 90 is provided. Also good.
[1146]
When the function of changing the order of each symbol is provided as a function of the soft output decoding circuit 90, if the decoding device 3 performs decoding of codes by SCCC, two adjacent element decoders 50 constituting the decoding device 3 are used._K, 50_LCan be expressed as a configuration shown in FIG. 111, for example.
[1147]
That is, the element decoder 50_KPerforms a normal soft output decoding process and a deinterleaving process by the soft output decoding circuit 90 and the interleaver 100, and the obtained data is converted into an element decoder 50 in the next stage._LTo supply.
[1148]
On the other hand, the element decoder 50_LThe element decoder 50_KWhen data required for soft output decoding processing such as external information or interleaved data TEXT is input to the soft output decoding circuit 90, the information is input by the symbol replacement circuit 612. The order of each symbol is changed according to the code configuration. Further, the element decoder 50_LThe external information SOE composed of a plurality of symbols calculated by the external information calculation circuit 163 through various processes similar to those of the soft output decoding circuit 90, the symbol replacement circuit 613 changes the order of the symbols according to the code configuration. After the replacement and various processes, the data TII is supplied to the interleaver 100. Then, the element decoder 50_LPerforms an interleaving process on the input data TII and supplies the data to a next-stage element decoder (not shown).
[1149]
In this way, the soft output decoding circuit 90 can decode codes that differ only in the order between input symbols and / or the order between output symbols. Therefore, the element decoder 50 can limit the number of codes to be decoded by the soft-output decoding circuit 90, so that the circuit can be simplified and the scale can be reduced. In particular, the element decoder 50 can decode the code in which the output positions of the tissue components are replaced when it repeatedly decodes the Massy code.
[1150]
Note that the element decoder 50 shown in FIG._LThe symbol replacement circuit 613 is described as being included in the soft output decoding circuit 90, but the symbol replacement circuit 613 may be included in the interleaver 100. That is, the element decoder 50 only needs to include a symbol replacement circuit corresponding to the code configuration in the subsequent stage of the interleaver 100 that performs the deinterleaving process and the previous stage of the interleaver 100 that performs the interleaving process. Of course, even when the decoding device 3 performs decoding of a code by PCCC, the element decoder 50 includes a subsequent stage of the interleaver 100 that performs the deinterleave process and a previous stage of the interleaver 100 that performs the interleave process. In addition, a symbol replacement circuit corresponding to the code configuration may be provided.
[1151]
7). Summary
As described above, in the data transmission / reception system configured using the encoding device 1 and the decoding device 3, the element decoder 50 configuring the decoding device 3 includes the Iα calculation circuit 158 and the Iβ calculation circuit 159. Among the plurality of calculated log likelihoods Iα and Iβ, when the log likelihoods Iα and Iβ corresponding to the metric with the maximum probability α and β exceed a predetermined value, the plurality of log likelihoods Iα and Iβ For each of the above, an arithmetic operation using a predetermined value is performed, and normalization is performed to correct the bias in the distribution of the log likelihood values Iα and Iβ, thereby expressing an appropriate difference between the log likelihoods. The code can be decoded with high accuracy.
[1152]
That is, the data transmission / reception system configured using the encoding device 1 and the decoding device 3 realizes high-precision decoding and can provide high convenience to the user.
[1153]
The present invention is not limited to the above-described embodiment. For example, in the above-described embodiment, the element decoder 50 integrates the soft output decoding circuit 90, the interleaver 100, and the like as an LSI. Although described as being configured, only the soft output decoding circuit 90 is configured as a single module such as an LSI, and a plurality of the soft output decoding circuits 90 are connected, and other parts including the interleaver 100 are externally attached. You may comprise as the decoding apparatus 3 by providing as an apparatus. Similarly, according to the present invention, only the interleaver 100 is configured as a single module such as an LSI, and a plurality of the interleavers 100 are connected, and other units including the soft output decoding circuit 90 are provided as external devices. Thus, the decoding device 3 may be configured. That is, the present invention is applicable to iterative decoding as long as at least the soft output decoding circuit 90 or the interleaver 100 is configured as a single module such as an LSI.
[1154]
In the above-described embodiment, the correction term value is calculated by the soft output decoding circuit 90. However, the value of the correction term is read from a look-up table configured from a ROM or the like. Instead of the ROM, various memories such as a RAM may be used, and for example, a so-called linear approximation circuit may be provided to calculate the value of the correction term.
[1155]
Further, in the above-described embodiment, the maximum number of symbols input / output to / from interleaver 100 has been described as three symbols. However, the present invention inputs / outputs an arbitrary number of symbols equal to or greater than three symbols. It can also be applied to.
[1156]
Furthermore, in the above-described embodiment, the interleaver 100 includes 16 storage circuits 407.₁407₂, 407₁₆However, it is needless to say that the present invention can also be applied to a case where an arbitrary number of memory circuits according to the code configuration are provided.
[1157]
In the above-described embodiment, random interleaving, inline interleaving, and pairwise interleaving have been described as interleaving types that can be handled by the interleaver 100. However, the present invention is not limited to these interleaving types. It can also be applied to other types of interleaving.
[1158]
Furthermore, in the above-described embodiment, the decoding apparatus has been described as performing MAP decoding based on the Log-BCJR algorithm. However, the present invention is a decoding apparatus that performs MAP decoding based on the Max-Log-BCJR algorithm. Is also applicable.
[1159]
Furthermore, in the above-described embodiment, the encoding device and the decoding device have been described as being applied to a transmission device and a reception device in a data transmission / reception system. It can also be applied to a recording and / or reproducing apparatus that performs recording and / or reproduction on a recording medium such as a magnetic, optical or magneto-optical disk. In this case, the data encoded by the encoding device is recorded on a recording medium equivalent to the memoryless communication path, and is decoded and reproduced by the decoding device.
[1160]
As described above, it goes without saying that the present invention can be modified as appropriate without departing from the spirit of the present invention.
[1161]
【The invention's effect】
As described above in detail, the soft output decoding apparatus according to the present invention obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically based on a received value that is a soft input, and calculates the log likelihood. A soft output decoding apparatus that performs decoding by using a first probability of calculating a first log likelihood in which a first probability determined by a code output pattern and a received value is logarithmically expressed for each received value A second logarithmic likelihood that is a logarithmic representation of the second probability of reaching each state in time-sequential order from the encoding start state for each received value, based on the calculation means and the first log likelihood; Based on the first log likelihood and the first log likelihood, for each received value, a third log likelihood is calculated by logarithmically expressing the third probability from the censored state to each state in reverse order of the time series. Third probability calculating means, and the second probability calculating means comprises: Each of the plurality of second log likelihoods when the second log likelihood corresponding to the metric having the maximum second probability among the plurality of second log likelihoods exceeds a predetermined value. And a second probability normalizing means for performing normalization to correct the bias in the distribution of the second log likelihood value by performing an operation using a predetermined value, and a third probability The calculating means includes a plurality of third logarithms when the third log likelihood corresponding to the metric having the maximum third probability exceeds a predetermined value among the calculated third log likelihoods. For each likelihood, there is provided third probability normalizing means for performing a calculation using a predetermined value and performing normalization to correct the distribution of the third log likelihood value distribution.
[1162]
Therefore, the soft output decoding apparatus according to the present invention provides a metric having the maximum second probability among the plurality of second log likelihoods calculated by the second probability normalizing means in the second probability calculating means. When the second log likelihood corresponding to is over a predetermined value, each of the plurality of second log likelihoods is normalized by performing an operation using the predetermined value, and The third log likelihood corresponding to the metric having the maximum third probability among the plurality of third log likelihoods calculated by the third probability normalizing means in the third probability calculating means is a predetermined value. When the value exceeds the value, an appropriate difference between the log likelihoods can be expressed by performing an operation using a predetermined value for each of the plurality of third log likelihoods and performing normalization. And decoding can be performed with high accuracy.
[1163]
Also, the soft output decoding method according to the present invention obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value as a soft input, and performs decoding using this logarithmic likelihood. A first probability calculating step for calculating a first log likelihood in which a first probability determined by a code output pattern and a received value is logarithmically expressed for each received value; A second probability calculation step of calculating a second log likelihood in which the second probability of reaching each state from the encoding start state to each state in logarithmic order is calculated for each received value based on the log likelihood of A third probability calculation step of calculating a third log likelihood in which a third probability of reaching each state from the truncation state to each state in reverse order in time series is logarithmically based on the first log likelihood. The second probability calculating step includes a plurality of calculated second values. Among the log likelihoods, when the second log likelihood corresponding to the metric having the maximum second probability exceeds a predetermined value, a predetermined value for each of the plurality of second log likelihoods And a second probability normalizing step for performing normalization to correct the bias of the distribution of the second log likelihood value, and the third probability calculating step Among the plurality of third log likelihoods, when the third log likelihood corresponding to the metric having the maximum third probability exceeds a predetermined value, for each of the plurality of third log likelihoods And a third probability normalizing step for performing normalization to correct the bias in the distribution of the third log likelihood value by performing an operation using a predetermined value.
[1164]
Therefore, in the soft output decoding method according to the present invention, the second log likelihood corresponding to the metric having the maximum second probability exceeds a predetermined value among the plurality of calculated second log likelihoods. In some cases, each of the plurality of second log likelihoods is subjected to normalization by performing an operation using a predetermined value, and among the calculated third log likelihoods, When the third log likelihood corresponding to the metric with the highest probability exceeds a predetermined value, each of the plurality of third log likelihoods is normalized by performing an operation using the predetermined value By performing the above, it becomes possible to express a difference between appropriate log likelihoods and to perform decoding with high accuracy.
[1165]
Furthermore, the decoding apparatus according to the present invention obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value that is a soft input, and a plurality of element codes are obtained using the logarithmic likelihood. A decoding apparatus corresponding to an element code for repeatedly decoding codes generated concatenated via an interleaver, wherein a first probability determined by a code output pattern and a received value for each received value A first probability calculation means for calculating a first log likelihood expressed in logarithm, and a second value that reaches each state in chronological order from the encoding start state for each received value based on the first log likelihood. The second probability calculation means for calculating the second log likelihood in which the probability of logarithm is expressed in logarithm, and each state is reached in the reverse order of the time series from the censored state for each received value based on the first log likelihood. A third pair logarithmically representing the third probability Logarithmic soft output and / or external information in which at least a third probability calculating means for calculating likelihood is input, the received value and prior probability information are input to perform soft output decoding, and the soft output at each time is logarithmically expressed And the external information generated by the soft output decoding means, and based on the same replacement position information as that of the interleaver, the order of the external information is replaced or rearranged. Interleaving means for rearranging and rearranging the order of the external information so as to restore the arrangement of the information rearranged by the Lleaver, and the second probability calculating means includes a plurality of calculated second log likelihoods When the second log likelihood corresponding to the metric having the maximum second probability exceeds a predetermined value, a predetermined value is used for each of the plurality of second log likelihoods. Perform the operation and Having a second probability normalizing means for performing normalization to correct the deviation of the distribution of log likelihood values, and the third probability calculating means includes a plurality of calculated third log likelihoods , When the third log likelihood corresponding to the metric having the largest third probability exceeds a predetermined value, an operation using the predetermined value is performed for each of the plurality of third log likelihoods. And third probability normalizing means for performing normalization to correct the bias of the distribution of the third log likelihood value.
[1166]
Therefore, the decoding apparatus according to the present invention corresponds to the metric having the maximum second probability among the plurality of second log likelihoods calculated by the second probability normalizing means in the second probability calculating means. When the second log likelihood exceeds a predetermined value, each of the plurality of second log likelihoods is normalized by performing an operation using the predetermined value, Of the plurality of third log likelihoods calculated by the third probability normalizing means in the probability calculating means, the third log likelihood corresponding to the metric having the maximum third probability exceeds a predetermined value. Then, for each of the plurality of third log likelihoods, an operation using a predetermined value is performed for normalization, and by performing soft output decoding, a difference between appropriate log likelihoods is obtained. And can be decoded with high accuracy.
[1167]
Furthermore, the decoding method according to the present invention obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically based on a received value that is a soft input, and a plurality of element codes are obtained using the logarithmic likelihood. Is a decoding method corresponding to an element code for repeatedly decoding codes generated by concatenating them through a first interleaving step, and is determined for each received value by a code output pattern and a received value A first probability calculation step of calculating a first log likelihood in which the first probability is logarithmically expressed, and each state in chronological order from the encoding start state for each received value based on the first log likelihood. A second probability calculation step of calculating a second log likelihood in which the second probability of reaching the logarithm is expressed in logarithm, and, based on the first log likelihood, for each received value, from the censored state to the reverse order of the time series Logarithm table for third probability of reaching each state A logarithmic soft output in which a soft output decoding is performed by inputting a received value and prior probability information and logarithmically expressing the soft output at each time. And / or a soft output decoding step for generating external information, and external information generated in the soft output decoding step are input, and the order of the external information is determined based on the same replacement position information as in the first interleaving step. A second interleaving step that replaces and rearranges the order of the external information so as to restore the original arrangement of the information rearranged and rearranged or the information rearranged in the first interleaving step, The probability calculating step of the plurality of second log likelihoods when the second log likelihood corresponding to the metric having the maximum second probability exceeds a predetermined value among the calculated second log likelihoods. For each log likelihood of 2. A second probability normalizing step for performing normalization to correct the bias in the distribution of the second log likelihood value by performing an operation using a predetermined value, and calculating a third probability The step includes a plurality of third logarithms when the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods exceeds a predetermined value. There is a third probability normalization step for performing normalization for correcting the bias of the distribution of the third log likelihood value by performing an operation using a predetermined value for each likelihood.
[1168]
Therefore, the decoding method according to the present invention, when the second log likelihood corresponding to the metric having the maximum second probability exceeds a predetermined value among the plurality of calculated second log likelihoods. In addition, normalization is performed by performing an operation using a predetermined value for each of the plurality of second log likelihoods, and the third probability is calculated among the plurality of calculated third log likelihoods. When the third log likelihood corresponding to the maximum metric exceeds a predetermined value, normalization is performed by performing an operation using the predetermined value for each of the plurality of third log likelihoods. By performing soft output decoding, it is possible to express a difference between appropriate log likelihoods, and to perform decoding with high accuracy.
[1169]
The decoding apparatus according to the present invention obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value that is a soft input, and uses the logarithmic likelihood to obtain a plurality of element codes. A decoding device that repeatedly decodes codes generated concatenated via an interleaver, the decoding device comprising a plurality of concatenated element decoders, each of which is a received value and Soft output decoding means for performing soft output decoding by inputting prior probability information and logarithmically expressing the soft output at each time and / or generating external information, and external information generated by the soft output decoding means To replace the order of the external information based on the same replacement position information as that of the interleaver, or to restore the original arrangement of the information rearranged by the interleaver. Interleaving means for permuting the information by permuting the information, and the soft output decoding means, for each received value, a first logarithmic likelihood logarithmically expressing a first probability determined by the code output pattern and the received value. A first probability calculating means for calculating the degree, and a second logarithmically representing a second probability of reaching each state in order of time series from the encoding start state for each received value based on the first log likelihood. A second probability calculating means for calculating a logarithmic likelihood, and a logarithmic representation of a third probability from the censored state to each state in reverse order of time series for each received value based on the first log likelihood; And a third probability calculating means for calculating a log likelihood of 3. The second probability calculating means corresponds to a metric having the maximum second probability among the plurality of calculated second log likelihoods. When the second log likelihood exceeds a predetermined value, a plurality of A second probability normalizing unit that performs an operation using a predetermined value for each of the logarithmic likelihoods of 2, and performs normalization to correct the distribution bias of the second log likelihood values; And the third probability calculation means has a third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods when the third log likelihood exceeds a predetermined value. A third probability of performing a calculation using a predetermined value for each of a plurality of third log likelihoods and performing a normalization to correct the distribution deviation of the third log likelihood values It has a normalization means.
[1170]
Therefore, when the decoding apparatus according to the present invention performs iterative decoding, the second probability normalization means in the second probability calculation means uses the second log likelihood among the plurality of second log likelihoods calculated. When the second log likelihood corresponding to the metric with the highest probability exceeds a predetermined value, each of the plurality of second log likelihoods is normalized by performing an operation using the predetermined value And the third log likelihood corresponding to the metric having the maximum third probability among the plurality of third log likelihoods calculated by the third probability normalizing means in the third probability calculating means. When the degree exceeds a predetermined value, each of the plurality of third log likelihoods is normalized by performing an operation using the predetermined value, and performing soft output decoding The difference between log likelihoods can be expressed with high accuracy. It is possible to carry out the issue.
[1171]
Furthermore, the decoding method according to the present invention obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value that is a soft input, and a plurality of element codes are obtained using this logarithmic likelihood. A decoding method for iteratively decoding codes generated concatenated via a first interleaving step, wherein the decoding method is such that a plurality of element decoding steps are performed continuously, and these element decoding steps Performs a soft output decoding by inputting a received value and prior probability information, and generates a logarithmic soft output and / or external information logarithmically expressing the soft output at each time, and this soft output decoding. The external information generated in the process is input, and based on the same replacement position information as in the first interleaving process, the order of the external information is replaced and rearranged, or in the first interleaving process. A second interleaving step for rearranging the order of the external information so as to restore the replaced information array, and the soft output decoding step includes a code output pattern and a received value for each received value. A first probability calculation step of calculating a first log likelihood in which the first probability determined by the logarithm is expressed in logarithm, and from the encoding start state for each received value based on the first log likelihood. A second probability calculation step of calculating a second log likelihood in which the second probability of reaching each state in logarithmic order is logarithmically expressed, and from the censored state for each received value based on the first log likelihood. A third probability calculation step of calculating a third log likelihood in which the third probability of reaching each state in the reverse order of the series is logarithmically expressed, and the second probability calculation step includes a plurality of calculated second probabilities Of the log likelihoods of 2, the second probability corresponds to the largest metric When the second log likelihood exceeds a predetermined value, a calculation using the predetermined value is performed for each of the plurality of second log likelihoods, and the distribution of the second log likelihood values A second probability normalizing step for performing normalization for correcting the bias of the third probability, and the third probability calculating step has a third probability that is the largest among the plurality of calculated third log likelihoods. When the third log likelihood corresponding to the metric exceeds a predetermined value, an operation using the predetermined value is performed on each of the plurality of third log likelihoods, and the third log likelihood A third probability normalization step of performing normalization to correct the distribution of degree values;
[1172]
Therefore, in the decoding method according to the present invention, when iterative decoding is performed, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is predetermined. When the above value is exceeded, each of the plurality of second log likelihoods is normalized by performing an operation using a predetermined value, and the calculated third log likelihoods are calculated. Of these, when the third log likelihood corresponding to the metric with the third probability exceeds a predetermined value, an operation using the predetermined value for each of the plurality of third log likelihoods By performing normalization and performing soft output decoding, it is possible to express a difference between appropriate log likelihoods, and to perform decoding with high accuracy.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a configuration of a communication model to which a data transmission / reception system shown as an embodiment of the present invention is applied.
FIG. 2 is a block diagram illustrating a configuration of an example of an encoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of an encoding device that performs encoding by PCCC.
3 is a block diagram illustrating an example of a configuration of a decoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of a decoding device that performs code decoding by the encoding device illustrated in FIG. 2. FIG.
FIG. 4 is a block diagram illustrating an exemplary configuration of an encoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of an encoding device that performs encoding by SCCC.
5 is a block diagram illustrating an example of a configuration of a decoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of a decoding device that performs code decoding by the encoding device illustrated in FIG. 4. FIG.
FIG. 6 is a block diagram illustrating a schematic configuration of an element decoder.
FIG. 7 is a block diagram illustrating a detailed configuration of a left half portion of the element decoder.
FIG. 8 is a block diagram illustrating a detailed configuration of a right half part of the element decoder.
FIG. 9 is a block diagram illustrating a configuration of a decoded received value selection circuit included in the element decoder.
FIG. 10 is a block diagram illustrating a configuration of an edge detection circuit included in the element decoder.
FIG. 11 is a block diagram illustrating a schematic configuration of a soft output decoding circuit included in the element decoder.
FIG. 12 is a block diagram illustrating a detailed configuration of a left half portion of the soft output decoding circuit.
FIG. 13 is a block diagram illustrating a detailed configuration of a right half portion of the soft output decoding circuit.
FIG. 14 is a block diagram illustrating a configuration example of a Bowsencraft type convolutional encoder.
FIG. 15 is a block diagram illustrating another example of the configuration of a Bosencraft type convolutional encoder.
FIG. 16 is a block diagram illustrating a configuration example of a Massy-type convolutional encoder.
FIG. 17 is a block diagram illustrating another configuration example of a Massy-type convolutional encoder.
18 is a block diagram illustrating a specific configuration example of a convolutional encoder illustrated in FIG.
FIG. 19 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 18;
20 is a block diagram illustrating a specific configuration example of a convolutional encoder illustrated in FIG.
FIG. 21 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 20;
22 is a block diagram illustrating a specific configuration example of a convolutional encoder illustrated in FIG.
23 is a diagram for explaining a trellis in the convolutional encoder shown in FIG.
24 is a block diagram illustrating a specific configuration example of a convolutional encoder illustrated in FIG.
FIG. 25 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 24;
FIG. 26 is a block diagram illustrating a configuration of an internal erasure information generation circuit included in the soft output decoding circuit.
FIG. 27 is a block diagram illustrating a configuration of a termination information generation circuit included in the soft output decoding circuit.
FIG. 28 is a block diagram illustrating a configuration of a reception value and prior probability information selection circuit included in the soft output decoding circuit;
FIG. 29 is a block diagram illustrating a configuration of an Iγ calculation circuit included in the soft output decoding circuit.
FIG. 30 is a block diagram illustrating a configuration of an Iγ distribution circuit included in the soft output decoding circuit.
FIG. 31 is a block diagram illustrating a configuration of an Iβ0 parallel path processing circuit included in the Iγ distribution circuit;
FIG. 32 is a block diagram illustrating a configuration of a parallel path log-sum operation circuit included in the Iβ0 parallel path processing circuit;
FIG. 33 is a block diagram illustrating a configuration of an Iα calculation circuit included in the soft output decoding circuit.
FIG. 34 is a block diagram for explaining the configuration of an addition comparison / selection circuit included in the Iα calculation circuit, for a code in which two paths arrive from each state on the trellis to a state at the next time; It is a block diagram explaining the structure of the addition comparison selection circuit which processes.
FIG. 35 is a block diagram illustrating a configuration of a correction term calculation circuit included in the addition comparison / selection circuit.
FIG. 36 is a block diagram for explaining the configuration of an addition comparison / selection circuit included in the Iα calculation circuit, for codes in which four paths arrive from each state on the trellis to the state at the next time; It is a block diagram explaining the structure of the addition comparison selection circuit which processes.
FIG. 37 is a block diagram illustrating a configuration of an Iα + Iγ calculation circuit included in the Iα calculation circuit.
FIG. 38 is a block diagram illustrating a configuration of an Iβ calculation circuit included in the soft output decoding circuit.
FIG. 39 is a block diagram for explaining the configuration of an addition comparison selection circuit included in the Iβ calculation circuit, for a code in which two paths arrive from each state on the trellis to a state at the next time; It is a block diagram explaining the structure of the addition comparison selection circuit which processes.
FIG. 40 is a block diagram for explaining the configuration of an addition comparison selection circuit included in the Iβ calculation circuit, for codes in which four paths reach from each state on the trellis to the state at the next time; It is a block diagram explaining the structure of the addition comparison selection circuit which processes.
FIG. 41 is a block diagram illustrating a configuration of a soft output calculation circuit included in the soft output decoding circuit.
FIG. 42 is a block diagram illustrating a configuration of a log-sum operation circuit included in the soft output calculation circuit.
FIG. 43 is a block diagram illustrating a configuration of a reception value or prior probability information separation circuit included in the soft output decoding circuit;
44 is a block diagram illustrating a configuration of an external information calculation circuit included in the soft output decoding circuit. FIG.
FIG. 45 is a block diagram illustrating a configuration of a hard decision circuit included in the soft output decoding circuit.
FIG. 46 is a block diagram for explaining the concept of a delay RAM in an interleaver included in the element decoder.
FIG. 47 is a block diagram for explaining the concept of a delay RAM, and is a block diagram for explaining that it is composed of a plurality of RAMs.
FIG. 48 is a block diagram for explaining the concept of a delay RAM, and is a block diagram for explaining a state in which an address generated by a control circuit included in the interleaver is appropriately converted and given to each RAM. It is.
FIG. 49 is a block diagram for explaining the concept of an interleaving RAM in the interleaver.
FIG. 50 is a block diagram for explaining the concept of an interleaving RAM, which is converted into an address used for each of banks A and B based on a sequential write address and a random read address; It is a block diagram for demonstrating a mode given to.
FIGS. 51A and 51B are diagrams for explaining types of interleaving performed by the interleaver, in which FIG. 51A shows random interleaving with respect to input data of one symbol, and FIG. 51B shows randomness with respect to input data of two symbols; (C) shows inline interleaving for 2-symbol input data, (D) shows pair-wise interleaving for 2-symbol input data, and (E) shows random interleaving for 3-symbol input data. (F) shows inline interleaving for 3-symbol input data, and (G) shows pair-wise interleaving for 3-symbol input data.
FIG. 52 is a block diagram illustrating a configuration of the interleaver.
FIG. 53 is a block diagram illustrating a configuration of an odd-length delay compensation circuit included in the interleaver.
FIG. 54 is a block diagram illustrating a configuration of a memory circuit included in the interleaver.
FIG. 55 is a diagram for explaining a method of using a RAM in the interleaver, in which, when random interleaving is performed on input data of one symbol, (A) shows a delay RAM; (B) shows a RAM for interleaving, (C) shows a RAM for addresses, and (D) shows a RAM that is not used.
FIG. 56 is a diagram for describing a method of using a RAM in the interleaver, in which, when random interleaving is performed on 2-symbol input data, (A) shows a delay RAM; (B) shows a RAM for interleaving, (C) shows a RAM for addresses, and (D) shows a RAM that is not used.
FIG. 57 is a diagram for explaining a method of using a RAM in the interleaver, and (A) shows a delay RAM when inline interleaving is performed on 2-symbol input data; (B) shows the RAM for interleaving, and (C) shows the RAM for addressing.
FIG. 58 is a diagram for explaining a method of using a RAM in the interleaver, and in the case of performing pair-wise interleaving on input data of two symbols, (A) shows a delay RAM; (B) shows a RAM for interleaving, (C) shows a RAM for addresses, and (D) shows a RAM that is not used.
FIG. 59 is a diagram for describing a method of using a RAM in the interleaver, in which random interleaving is performed on 3-symbol input data, (A) shows a delay RAM; (B) shows a RAM for interleaving, (C) shows a RAM for addresses, and (D) shows a RAM that is not used.
FIG. 60 is a diagram for describing a method of using a RAM in the interleaver, in which inline interleaving is performed on 3-symbol input data, (A) shows a delay RAM; (B) shows a RAM for interleaving, (C) shows a RAM for addresses, and (D) shows a RAM that is not used.
FIG. 61 is a diagram for explaining a method of using a RAM in the interleaver, and in the case where pair-wise interleaving is performed on input data of three symbols, (A) shows a delay RAM; (B) shows a RAM for interleaving, (C) shows a RAM for addresses, and (D) shows a RAM that is not used.
[Fig. 62] Fig. 62 is a block diagram illustrating a configuration of a decoding device configured by concatenating the same element decoders.
FIG. 63 is a block diagram illustrating a simplified configuration of two adjacent element decoders constituting the decoding apparatus, and information necessary for soft output decoding from information from the preceding element decoder; It is a block diagram explaining the structure which selects.
FIG. 64 is a block diagram for explaining a simplified configuration of two adjacent element decoders constituting the decoding apparatus, which is necessary for soft output decoding in the next stage element decoder by the previous stage element decoder; It is a block diagram explaining the structure which selects various information.
FIG. 65 is a block diagram illustrating a simplified configuration of two adjacent element decoders included in the decoding device, and a block diagram illustrating a configuration including a delay circuit that delays a received value.
FIG. 66 is a block diagram illustrating a simplified configuration of two adjacent element decoders included in the decoding apparatus, and includes a decoded reception value selection circuit that selects a reception value to be decoded; It is a block diagram to explain.
67 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 14, and is a diagram for explaining numbering based on a branch that is input as viewed from a transition destination state. FIG. ) Indicates the numbering when the number of memories is 4, (B) indicates the numbering when the number of memories is 3, (C) indicates the numbering when the number of memories is 2, ( D) is a diagram showing numbering when the number of memories is one.
68 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 14, and is a diagram for explaining numbering when a branch that is output as seen from a transition source state is used as a reference; (A) shows the numbering when the number of memories is 4, (B) shows the numbering when the number of memories is 3, (C) shows the numbering when the number of memories is 2, (D) is a diagram showing numbering when the number of memories is one.
69 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 15, and is a diagram for explaining numbering based on a branch that is input as viewed from a transition destination state; ) Shows numbering when the number of memories is 3, and (B) shows numbering when the number of memories is 2.
70 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 15, and is a diagram for explaining numbering based on branches that are output as seen from a transition source state; (A) shows the numbering when the number of memories is 3, and (B) shows the numbering when the number of memories is 2.
71 is a diagram for explaining trellises in the convolutional encoder shown in FIG. 16, and is a diagram for explaining numbering based on branches that are input as seen from the transition destination state; FIG. ) Shows numbering when the number of memories is 3, and (B) shows numbering when the number of memories is 2.
72 is a diagram for explaining trellises in the convolutional encoder shown in FIG. 16, and is a diagram for explaining numbering based on branches that are output as seen from the state of the transition source; (A) shows the numbering when the number of memories is 3, and (B) shows the numbering when the number of memories is 2.
73 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 17, and is a diagram for explaining numbering based on a branch that is input as viewed from a transition destination state; FIG. ) Shows numbering when the number of memories is 2, and (B) shows numbering when the number of memories is 1.
74 is a diagram for explaining a trellis in the convolutional encoder shown in FIG. 17, and is a diagram for explaining numbering based on branches that are output when viewed from a transition source state. (A) shows the numbering when the number of memories is 2, and (B) shows the numbering when the number of memories is 1.
FIG. 75 is a diagram showing a trellis for explaining the operation of generating termination information, and is a diagram for explaining an operation of inputting termination information for the number of input bits for the termination period.
FIG. 76 is a diagram showing a trellis for explaining the operation of generating termination information, and is a diagram for explaining the operation of inputting termination information in one time slot.
77 is a block diagram illustrating schematic configurations of the Iγ calculation circuit and the Iγ distribution circuit, and calculates log likelihoods Iγ for all input / output patterns and is determined according to a code configuration; FIG. It is a block diagram explaining the structure distributed according to a pattern.
78 is a block diagram illustrating a schematic configuration of the Iγ calculating circuit and the Iγ distributing circuit, calculating log likelihoods Iγ for at least some input / output patterns, and selecting a desired log likelihood Iγ. FIG. FIG.
FIG. 79 is a block diagram illustrating schematic configurations of the same Iγ calculating circuit and the same Iγ distributing circuit, and in the case of calculating log likelihoods Iγ for all input / output patterns, 1 for the log likelihood Iγ. It is a block diagram explaining the structure which performs normalization for every time.
FIG. 80 is a diagram for explaining normalization to log likelihood Iγ when the same element decoder treats log likelihood as a negative value, and (A) shows the log likelihood Iγ before normalization; A distribution example is shown, and (B) is a diagram showing a distribution example of log likelihood Iγ after normalization.
FIG. 81 is a diagram for explaining normalization to log likelihood Iγ when the same element decoder treats log likelihood as a positive value, and (A) shows the log likelihood Iγ before normalization; A distribution example is shown, and (B) is a diagram showing a distribution example of log likelihood Iγ after normalization.
FIG. 82 is a block diagram illustrating schematic configurations of the same Iγ calculating circuit and the same Iγ distributing circuit, in the case where log likelihood Iγ for at least a part of input / output patterns is calculated, with respect to log likelihood Iγ; FIG. 6 is a block diagram illustrating a configuration for performing normalization every hour.
83A and 83B are diagrams for explaining an example of a trellis in a convolutional encoder, where FIG. 83A shows an example when the number of memories is “1”, and FIG. 83B shows an example where the number of memories is “2”. (C) shows an example when the number of memories is “3”, and (D) shows an example when the number of memories is “4”.
FIG. 84 is a diagram for explaining a state in which the four trellises shown in FIG. 83 are overlaid.
FIG. 85 is a block diagram for explaining the configuration of an addition comparison selection circuit in the same Iα calculation circuit that performs processing for codes in which two paths arrive from each state on the trellis to the state at the next time. FIG. 6 is a block diagram illustrating a configuration including a selector that selects log likelihood Iα.
86 is a block diagram illustrating a schematic configuration of the Iα calculation circuit and a log-sum calculation circuit in the Iβ calculation circuit, and illustrates a configuration of the log-sum calculation circuit that performs normalization according to the first method; FIG. It is a block diagram.
FIG. 87 is a diagram for explaining normalization by the first method, and is a diagram illustrating an example of a dynamic range before and after normalization.
FIG. 88 is a diagram for explaining normalization by the second method and is a diagram illustrating an example of a dynamic range before and after normalization.
FIG. 89 is a block diagram illustrating a schematic configuration of the Iα calculation circuit and the log-sum calculation circuit in the Iβ calculation circuit, and illustrates the configuration of the log-sum calculation circuit that performs normalization according to the third method; It is a block diagram.
FIG. 90 is a diagram for explaining normalization by the third method and is a diagram illustrating an example of a dynamic range before and after normalization.
FIG. 91 is a block diagram illustrating a schematic configuration of a log-sum operation circuit, and a block diagram illustrating a configuration of a log-sum operation circuit that performs a normal log-sum operation.
FIG. 92 is a block diagram illustrating a schematic configuration of a log-sum operation circuit, which calculates log-sum operation for calculating a plurality of correction term values corresponding to a difference value and selecting an appropriate one among them. It is a block diagram explaining the structure of the log-sum arithmetic circuit to perform.
FIG. 93 is a block diagram illustrating a schematic configuration of a soft output calculation circuit that performs a cumulative addition operation of a log-sum operation without using an enable signal.
FIG. 94 is a diagram for explaining normalization for external information in symbol units, where (A) shows an example of distribution of external information before normalization, and (B) shows external information having a maximum value. (C) shows an example of distribution of external information after clipping, and (D) shows the value of external information for one symbol. It is a figure which shows the example of distribution of the external information after the normalization which is different from the value of the external information with respect to the symbol.
FIG. 95 is a diagram for explaining signal point arrangement by the 8PSK modulation method, and shows a state in which a boundary line is provided on the I / Q plane.
FIG. 96 is a block diagram illustrating a simplified configuration of a control circuit included in the interleaver.
FIG. 97 is a diagram illustrating data write and read timings when a write address counter and a read address counter are shared.
FIG. 98 is a diagram illustrating data write and read timings when a write address counter and a read address counter are individually provided.
FIG. 99 is a diagram for explaining how data is written to and read from the RAM in the interleaver;
FIG. 100 is a diagram for describing a state in which continuous addresses are assigned to RAMs in the interleaver.
FIG. 101 is a diagram for explaining how data is written to and read from a RAM in the interleaver, and how data is written and read when data is not stored in all storage areas of each RAM; It is a figure for doing.
FIG. 102 is a diagram for explaining how consecutive addresses are assigned to RAMs in the interleaver, for explaining how consecutive addresses are assigned across a plurality of physically different RAMs; FIG.
FIG. 103 is a diagram for explaining a state in which addresses are assigned to the RAM in the interleaver, and a manner in which a replacement destination address is given by a combination of a time slot and an input symbol. .
FIG. 104 is a diagram for explaining how addresses are assigned to RAMs in the interleaver, and when the data is not stored in all the storage areas of each RAM, the replacement destination address is input as a time slot. It is a figure for demonstrating a mode given in combination with a symbol.
FIGS. 105A and 105B are diagrams for explaining the storage capacity of the RAM in the interleaver, in which FIG. 105A shows the storage capacity of the RAM in a normal state, and FIG. 105B shows the case of acting as a partial write RAM; It is a figure which shows the pseudo storage capacity of RAM in.
FIG. 106 is a diagram for explaining how data is written to and read from the RAM in the interleaver, using two banks of RAM for the number of words for 3 time slots and an interleave length delay for 6 time slots; It is a figure for demonstrating the example which implement | achieves.
107 is a chart for explaining data write and read timings according to the operation shown in FIG. 106;
Fig. 108 is a block diagram illustrating a configuration example of a convolutional encoder.
[Fig. 109] Fig. 109 is a block diagram illustrating an example configuration of an encoding device, and illustrates a state in which the order of input symbols for an interleaver is switched.
Fig. 110 is a block diagram illustrating a simplified configuration of two adjacent element decoders included in the decoding apparatus, and a block diagram illustrating a configuration in which an interleaver includes a symbol replacement circuit.
Fig. 111 is a block diagram illustrating a simplified configuration of two adjacent element decoders included in the decoding apparatus, and a block diagram illustrating a configuration in which a soft output decoding circuit includes a symbol replacement circuit.
Fig. 112 is a block diagram illustrating a configuration of a communication model.
FIG. 113 is a diagram for explaining a trellis in a conventional coding apparatus, and for explaining the contents of probabilities α, β, and γ.
FIG. 114 is a flowchart for describing a series of steps when performing soft output decoding by applying the BCJR algorithm in a conventional decoding device.
FIG. 115 is a flowchart for describing a series of steps when soft output decoding is performed by applying the Max-Log-BCJR algorithm in a conventional decoding device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Encoding apparatus, 3 Decoding apparatus, 50 Element decoder, 60,400 Control circuit, 70 Decoding received value selection circuit, 80 Edge detection circuit, 90 Soft output decoding circuit, 100 Interleaver, 110 Address storage circuit, 120, 411, 421, 422, 423, 425, 426, 501, 502, 503, 504, 520, 530, 540, 603 selector, 130 signal lines, 151 code information generation circuit, 152 internal erasure information generation circuit, 153 termination information generation Circuit, 154 received value and prior probability information selection circuit, 155 received data and delay storage circuit, 156 Iγ calculation circuit, 157 Iγ distribution circuit, 158 Iα calculation circuit, 159 Iβ calculation circuit, 160 Iβ storage circuit, 161 soft output calculation Circuit, 162 received value or advance Probability information separation circuit, 163 external information calculation circuit, 164 amplitude adjustment and clipping circuit, 165 hard decision circuit, 222 Iγ normalization circuit, 223 branch input / output information calculation circuit, 225₁  Parallel path processing circuit for Iβ0, 225₂  Parallel path processing circuit for Iβ1, 225_Three  Parallel path processing circuit for Iα, 232, 253, 330 selection control signal generation circuit, 252, 372, 582 look-up table, 240, 280 control signal generation circuit, 241, 242, 283, 284 addition comparison selection circuit, 243 Iα + Iγ Calculation circuit, 245, 256, 286, 292, 312, 550, 560, 580, 591 log-sum operation circuit, 247, 258, 288, 294 correction term calculation circuit, 250, 272 Iα normalization circuit, 281 Iβ0 addition Comparison selection circuit, 282 Iβ1 addition comparison selection circuit, 291 308 Iβ0 normalization circuit, 310 Iα + Iγ + Iβ calculation circuit, 311 enable signal generation circuit, 313 Iλ calculation circuit, 350 information bit external information calculation circuit, 351 information symbol external information Output circuit, 352 code external information calculation circuit, 357, 554, 564 normalization circuit, 361 minimum symbol calculation circuit, 370 I / Q demapping circuit, 401 delay address generation circuit, 402 odd length delay compensation circuit, 403 interleave address conversion circuit 404 delay address conversion circuit, 405 address selection circuit, 406 input data selection circuit, 407 storage circuit, 408 output data selection circuit, 410, 565 register, 421 inverter, 424 RAM, 510 delay circuit, 531 adder, 590 selection circuit , 601 Write address generation circuit, 602 Read address generation circuit, 610, 611, 612, 613 Symbol exchange circuit

Claims (46)

A soft output decoding device that obtains a logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically expressed based on a received value to be a soft input, and performs decoding using the logarithmic likelihood,
First probability calculating means for calculating a first log likelihood in which the output probability of the code and the first probability determined by the received value are logarithmically expressed for each received value;
Based on the first log likelihood, for each received value, a second probability of calculating a second log likelihood that logarithmically represents the second probability from the encoding start state to each state in time series order A calculation means;
Based on the first log likelihood, a third probability for calculating, for each received value, a third log likelihood in which the third probability of reaching each state from the truncation state to each state in reverse order in time series is expressed logarithmically. A calculating means,
The second probability calculation means includes a second log likelihood corresponding to a metric having the maximum second probability among the plurality of calculated second log likelihoods. When a first value that is ½ of the dynamic range of the second log likelihood is exceeded, an operation using the first value is performed on each of the plurality of second log likelihoods, and the second value A second probability normalizing means for performing normalization for correcting the distribution of log likelihood values;
The third probability calculation means includes a third log likelihood corresponding to a metric having the maximum third probability among the plurality of calculated third log likelihoods. When a second value that is ½ of the dynamic range of the second logarithm is exceeded, an operation using the second value is performed for each of the plurality of third log likelihoods, and the third value is calculated. have a third probability normalization means for performing normalization to correct the deviation of the distribution of the values of the log likelihood,
The second probability normalizing means inverts the most significant bit of each of the plurality of calculated second log likelihoods,
The third probability normalizing means is a soft output decoding device that inverts the most significant bit of each of the plurality of calculated third log likelihoods . The second probability normalizing means includes a second log likelihood corresponding to a metric having the maximum second probability, out of the plurality of calculated second log likelihoods, exceeding the first value. Then, in the next time slot, an operation using the first value is performed for each of the plurality of second log likelihoods,
The third probability normalizing means includes a third log likelihood corresponding to a metric having the maximum third probability among the plurality of calculated third log likelihoods exceeding the second value. The soft output decoding device according to claim 1, wherein an operation using the second value is performed on each of the plurality of third log likelihoods in the next time slot. The second probability calculation means includes second probability holding means for holding the calculated plurality of second log likelihoods for only one time slot, and the second probability holding means is read from the second probability holding means. When the second log likelihood corresponding to the metric with the second probability exceeds the first value, the normalization is performed in the next time slot,
The third probability calculating means includes third probability holding means for holding the calculated plurality of third log likelihoods for only one time slot, and the third probability holding means read from the third probability holding means 3. The soft output decoding apparatus according to claim 2 , wherein the normalization is performed in the next time slot when a third log likelihood corresponding to a metric with the third probability exceeds the second value. . Treating the second log likelihood and the third log likelihood as negative values;
The second probability normalizing means, when the one having the maximum value among the plurality of second log likelihoods calculated exceeds the first value, the plurality of second log likelihoods. Add the first value for each degree,
The third probability normalizing means, when the one having the maximum value among the plurality of calculated third log likelihoods exceeds the second value, the plurality of third log likelihoods. every soft output decoding apparatus according to claim 1, wherein you adds the second value for each. Treating the second log likelihood and the third log likelihood as positive values;
The second probability normalizing means is configured to output a plurality of the second log likelihoods when the one having the minimum value out of the calculated second log likelihoods exceeds the first value. Subtract the first value from each of the degrees,
The third probability normalizing means is configured to output a plurality of third log likelihoods when the one having the minimum value among the plurality of calculated third log likelihoods exceeds the second value. every soft output decoding apparatus according to claim 1, wherein you subtracting the second value from each. Soft output calculation means for calculating a logarithmic soft output in which the soft output at each time is logarithmically expressed using the first log likelihood, the second log likelihood, and the third log likelihood. soft output decoding apparatus comprising Ru claim 1. And the log soft power supplied from the soft-output calculating means, by using the priori probability information, soft-output decoding apparatus according to claim 6, wherein the Ru with the external information calculating means for calculating the external information. It said first log likelihood, soft-output decoding apparatus according to the first claim 1, wherein the Ru with the probability distribution means for distributing to correspond to the branches of the trellis corresponding to the code structure. Soft output decoding apparatus according to claim 1, wherein that have been constructed by integrating a semiconductor substrate. Soft output decoding apparatus for decoding row intends claim 1, wherein the convolutional code. Log-BCJR algorithm maximum a posteriori probability decoding output decoding device row intends claim 1, wherein the based on. A soft output decoding method for obtaining a logarithmic likelihood in which a probability of passing through an arbitrary state based on a received value that is a soft input is logarithmically expressed, and performing decoding using the logarithmic likelihood,
For each received value, a first probability calculating step for calculating a first log likelihood that logarithmically represents a first probability determined by the output pattern of the code and the received value;
Based on the first log likelihood, for each received value, a second probability of calculating a second log likelihood that logarithmically represents the second probability from the encoding start state to each state in time series order A calculation process;
Based on the first log likelihood, a third probability for calculating, for each received value, a third log likelihood in which the third probability of reaching each state from the truncation state to each state in reverse order in time series is represented in logarithm. A calculation step,
In the second probability calculating step, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is the second log likelihood. When the first value that is ½ of the dynamic range of the degree is exceeded, each of the plurality of second log likelihoods is calculated using the first value, and the second value is calculated. A second probability normalizing step for performing normalization to correct the bias of the distribution of log likelihood values of
In the third probability calculating step, the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods is the third log likelihood. When the second value, which is ½ of the dynamic range of the degree, is exceeded, an operation using the second value is performed for each of the plurality of third log likelihoods, and the third value have a third probability normalization step for normalization to correct the deviation of the distribution of log-likelihood values,
In the second probability normalization step, the most significant bit of each of the plurality of calculated second log likelihoods is inverted,
The soft output decoding method in which, in the third probability normalization step, the most significant bits of the calculated plurality of third log likelihoods are inverted . In the second probability normalization step, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is set to the first value. When exceeded, an operation using the first value is performed for each of the plurality of second log likelihoods in the next time slot,
In the third probability normalization step, the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods is the second value. when exceeded, in the next time slot, for each of a plurality of said third log likelihood, soft-output decoding method according to claim 12, wherein the operation is Ru performed using the second value. In the second probability calculation step, the second probability read out from the second probability holding means for holding the plurality of calculated second log likelihoods for only one time slot corresponds to the metric with the maximum. When the second log likelihood exceeds the first value, the normalization is performed in the next time slot,
In the third probability calculation step, the third probability read from the third probability holding means for holding the plurality of calculated third log likelihoods for only one time slot corresponds to the metric with the maximum. third, when the log-likelihood exceeds the second value of, in the following time slot, the soft-output decoding method according to claim 13, wherein said normalization Ru done for. Based on the received value that is assumed to be a soft input, logarithmic likelihood is obtained by logarithmically expressing the probability of passing through an arbitrary state, and a plurality of element codes are concatenated through an interleaver using the log likelihood. A decoding device corresponding to the element code for repeatedly decoding the received code,
For each received value, first probability calculating means for calculating a logarithmic notation of a first probability determined by the output pattern of the code and the received value, and the first log likelihood And a second probability calculating means for calculating a second logarithmic likelihood logarithmically representing a second probability of reaching each state from the encoding start state in chronological order for each received value, and the first Third probability calculating means for calculating, for each received value, a third log likelihood in which the third probability of reaching each state from the censored state to each state in the reverse order of the time series is logarithmically based on the log likelihood. Soft output decoding means for performing soft output decoding by inputting the received value and prior probability information, and generating logarithmic soft output and / or external information logarithmically expressing the soft output at each time;
The external information generated by the soft output decoding means is input, and based on the same replacement position information as the interleaver, the order of the external information is replaced or rearranged, or the external information is rearranged by the interleaver. Interleaving means for replacing the rearranged order of the external information so as to restore the original information array,
The second probability calculation means includes a second log likelihood corresponding to a metric having the maximum second probability among the plurality of calculated second log likelihoods. When a first value that is ½ of the dynamic range of the second log likelihood is exceeded, an operation using the first value is performed on each of the plurality of second log likelihoods, and the second value A second probability normalizing means for performing normalization for correcting the distribution of log likelihood values;
The third probability calculation means includes a third log likelihood corresponding to a metric having the maximum third probability among the plurality of calculated third log likelihoods. When a second value that is ½ of the dynamic range of the second logarithm is exceeded, an operation using the second value is performed for each of the plurality of third log likelihoods, and the third value is calculated. have a third probability normalization means for performing normalization to correct the deviation of the distribution of the values of the log likelihood,
The second probability normalizing means inverts the most significant bit of each of the plurality of calculated second log likelihoods,
The decoding apparatus for inverting the most significant bit of each of the plurality of calculated third log likelihoods, wherein the third probability normalizing means . The second probability normalizing means includes a second log likelihood corresponding to a metric having the maximum second probability, out of the plurality of calculated second log likelihoods, exceeding the first value. Then, in the next time slot, an operation using the first value is performed for each of the plurality of second log likelihoods,
The third probability normalizing means includes a third log likelihood corresponding to a metric having the maximum third probability among the plurality of calculated third log likelihoods exceeding the second value. when, in the next time slot, the plurality of for each of said third log likelihood, decoding apparatus according to claim 15, wherein it intends row calculation using the second value. The second probability calculation means includes second probability holding means for holding the calculated plurality of second log likelihoods for only one time slot, and the second probability holding means is read from the second probability holding means. When the second log likelihood corresponding to the metric with the second probability exceeds the first value, the normalization is performed in the next time slot,
The third probability calculating means includes third probability holding means for holding the calculated plurality of third log likelihoods for only one time slot, and the third probability holding means read from the third probability holding means when the third log likelihood third probability corresponding to the maximum metric exceeds the second value, the next in the time slot, decoder row intends claim 16, wherein said normalization. The soft output decoding means treats the second log likelihood and the third log likelihood as negative values,
The second probability normalizing means, when the one having the maximum value among the plurality of second log likelihoods calculated exceeds the first value, the plurality of second log likelihoods. Add the first value for each degree,
The third probability normalizing means, when the one having the maximum value among the plurality of calculated third log likelihoods exceeds the second value, the plurality of third log likelihoods. every decoding apparatus according to claim 15, wherein you adds the second value for each. The soft output decoding means treats the second log likelihood and the third log likelihood as positive values,
The second probability normalizing means is configured to output a plurality of the second log likelihoods when the one having the minimum value out of the calculated second log likelihoods exceeds the first value. Subtract the first value from each of the degrees,
The third probability normalizing means is configured to output a plurality of third log likelihoods when the one having the minimum value among the plurality of calculated third log likelihoods exceeds the second value. every decoding apparatus according to claim 15, wherein you subtracting the second value from each. The soft output decoding means uses the first log likelihood, the second log likelihood, and the third log likelihood to generate a log soft output that is a logarithmic representation of the soft output at each time. that having a soft-output calculating means for calculating claim 15 decoding apparatus according. The soft-output decoding means, and the log soft-output supplied from the soft-output calculating means, by using the priori probability information, decoding apparatus according to claim 20, wherein that having a external information calculating means for calculating the extrinsic information . It said first log likelihood, decoding apparatus of the first claim 15, wherein the Ru with the probability distribution means for distributing to correspond to the branches of the trellis corresponding to the code structure. Decoding apparatus according to claim 15, wherein that have been constructed by integrating a semiconductor substrate. Parallel concatenated coding, serial concatenated coding, parallel concatenated coded modulation or serial concatenated coded modulation decoding apparatus der Ru claim 15, wherein for the purpose of iterative decoding to made the code. Said element codes, convolutional codes der Ru claim 24 decoding apparatus according. The soft-output decoding means, the decoding device of the maximum a posteriori probability decoding row intends claim 15, wherein the based on the Log-BCJR algorithm. A logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically calculated based on a received value that is assumed to be a soft input is obtained, and a plurality of element codes are concatenated through the first interleaving step using the logarithmic likelihood. A decoding method corresponding to the element code for repeatedly decoding the generated code,
For each received value, a first probability calculating step for calculating a first log likelihood in which the output probability of the code and the first probability determined by the received value are logarithmically expressed; and the first log likelihood A second probability calculating step for calculating a second logarithmic likelihood in which the second probability of reaching each state from the encoding start state to each state in logarithmic order is calculated for each received value, and the first A third probability calculation step of calculating a third log likelihood in which the third probability of reaching each state in the reverse order of the time series from the censored state is logarithmically expressed for each received value based on the log likelihood of A soft output decoding step of performing soft output decoding by inputting the received value and prior probability information, and generating logarithmic soft output and / or external information logarithmically expressing the soft output at each time, and
The external information generated in the soft output decoding step is input, and based on the same replacement position information as in the first interleaving step, the order of the external information is replaced or rearranged, or the first A second interleaving step for rearranging the order of the external information so as to restore the original arrangement of the information rearranged in the interleaving step of
In the second probability calculating step, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is the second log likelihood. When the first value that is ½ of the dynamic range of the degree is exceeded, each of the plurality of second log likelihoods is calculated using the first value, and the second value is calculated. A second probability normalizing step for performing normalization to correct the bias of the distribution of log likelihood values of
In the third probability calculating step, the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods is the third log likelihood. When the second value, which is ½ of the dynamic range of the degree, is exceeded, an operation using the second value is performed for each of the plurality of third log likelihoods, and the third value have a third probability normalization step for normalization to correct the deviation of the distribution of log-likelihood values,
In the second probability normalization step, the most significant bit of each of the plurality of calculated second log likelihoods is inverted,
A decoding method in which, in the third probability normalization step, the most significant bit of each of the plurality of calculated third log likelihoods is inverted . In the second probability normalization step, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is set to the first value. When exceeded, an operation using the first value is performed for each of the plurality of second log likelihoods in the next time slot,
In the third probability normalization step, the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods is the second value. excess was when, and in the next time slot, for each of a plurality of said third log likelihood, the method of decoding said second value according to claim 27, wherein the operation is Ru performed using. In the second probability calculation step, the second probability read out from the second probability holding means for holding the plurality of calculated second log likelihoods for only one time slot corresponds to the metric with the maximum. When the second log likelihood exceeds the first value, the normalization is performed in the next time slot,
In the third probability calculation step, the third probability read from the third probability holding means for holding the plurality of calculated third log likelihoods for only one time slot corresponds to the metric with the maximum. third, when the log-likelihood exceeds the second value of, in the following time slot, the method of decoding according to claim 28, wherein said normalization Ru done for. Based on the received value that is assumed to be a soft input, logarithmic likelihood is obtained by logarithmically expressing the probability of passing through an arbitrary state, and a plurality of element codes are concatenated through an interleaver using the log likelihood. A decoding device that repeatedly decodes the received code,
The decoding device comprises a plurality of connected element decoders,
Each of the above element decoders is
Soft output decoding means for performing soft output decoding by inputting the received value and prior probability information, and generating logarithmic soft output and / or external information logarithmically expressing the soft output at each time;
The external information generated by the soft output decoding means is input, and based on the same replacement position information as the interleaver, the order of the external information is replaced or rearranged, or the external information is rearranged by the interleaver. Interleaving means for replacing the rearranged order of the external information so as to restore the original information array,
The soft output decoding means includes
First probability calculating means for calculating a first log likelihood in which the output probability of the code and the first probability determined by the received value are logarithmically expressed for each received value;
Based on the first log likelihood, for each received value, a second probability of calculating a second log likelihood that logarithmically represents the second probability from the encoding start state to each state in time series order A calculation means;
Based on the first log likelihood, a third probability for calculating, for each received value, a third log likelihood in which the third probability of reaching each state from the truncation state to each state in reverse order in time series is expressed logarithmically. Calculating means,
The second probability calculation means includes a second log likelihood corresponding to a metric having the maximum second probability among the plurality of calculated second log likelihoods. When a first value that is ½ of the dynamic range of the second log likelihood is exceeded, an operation using the first value is performed on each of the plurality of second log likelihoods, and the second value A second probability normalizing means for performing normalization for correcting the distribution of log likelihood values;
The third probability calculation means includes a third log likelihood corresponding to a metric having the maximum third probability among the plurality of calculated third log likelihoods. When a second value that is ½ of the dynamic range of the second logarithm is exceeded, an operation using the second value is performed for each of the plurality of third log likelihoods, and the third value is calculated. have a third probability normalization means for performing normalization to correct the deviation of the distribution of the values of the log likelihood,
The second probability normalizing means inverts the most significant bit of each of the plurality of calculated second log likelihoods,
The decoding apparatus for inverting the most significant bit of each of the plurality of calculated third log likelihoods, wherein the third probability normalizing means . The second probability normalizing means includes a second log likelihood corresponding to a metric having the maximum second probability, out of the plurality of calculated second log likelihoods, exceeding the first value. Then, in the next time slot, an operation using the first value is performed for each of the plurality of second log likelihoods,
The third probability normalizing means includes a third log likelihood corresponding to a metric having the maximum third probability among the plurality of calculated third log likelihoods exceeding the second value. when, in the next time slot, the plurality of for each of said third log likelihood, decoding apparatus according to claim 30, wherein it intends row calculation using the second value. The second probability calculation means includes second probability holding means for holding the calculated plurality of second log likelihoods for only one time slot, and the second probability holding means is read from the second probability holding means. When the second log likelihood corresponding to the metric with the second probability exceeds the first value, the normalization is performed in the next time slot,
The third probability calculating means includes third probability holding means for holding the calculated plurality of third log likelihoods for only one time slot, and the third probability holding means read from the third probability holding means when the third log likelihood third probability corresponding to the maximum metric exceeds the second value, the next in the time slot, decoder row intends claim 31, wherein the normalization. The soft output decoding means treats the second log likelihood and the third log likelihood as negative values,
The second probability normalizing means, when the one having the maximum value among the plurality of second log likelihoods calculated exceeds the first value, the plurality of second log likelihoods. Add the first value for each degree,
The third probability normalizing means, when the one having the maximum value among the plurality of calculated third log likelihoods exceeds the second value, the plurality of third log likelihoods. every decoding apparatus according to claim 30, wherein you adds the second value for each. The soft output decoding means treats the second log likelihood and the third log likelihood as positive values,
The second probability normalizing means is configured to output a plurality of the second log likelihoods when the one having the minimum value out of the calculated second log likelihoods exceeds the first value. Subtract the first value from each of the degrees,
The third probability normalizing means is configured to output a plurality of third log likelihoods when the one having the minimum value among the plurality of calculated third log likelihoods exceeds the second value. every decoding apparatus according to claim 30, wherein you subtracting the second value from each. The soft output decoding means uses the first log likelihood, the second log likelihood, and the third log likelihood to generate a log soft output that is a logarithmic representation of the soft output at each time. that having a soft-output calculating means for calculating claim 30 decoding apparatus according. The soft-output decoding means, and the log soft-output supplied from the soft-output calculating means, by using the priori probability information, the decoding apparatus according to claim 35, wherein that having a external information calculation means calculates an extrinsic information . It said first log likelihood, decoding apparatus of the first claim 30, wherein Ru with a probability distribution means for distributing to correspond to the branches of the trellis corresponding to the code structure. It said element decoder, decoder only articulated Ru claim 30 wherein the number represented by the product of the number of number of iterations of the iterative decoding of the elementary code. It said element decoder decoding apparatus according to claim 30, wherein that have been constructed by integrating a semiconductor substrate. Parallel concatenated coding, serial concatenated coding, parallel concatenated coded modulation or serial concatenated coded modulation decoding apparatus according to claim 30, wherein you repeat decodes made the code. Said element codes, convolutional codes der Ru claim 40 decoding apparatus according. The soft-output decoding means, the decoding device of the maximum a posteriori probability decoding row intends claim 30, wherein the based on the Log-BCJR algorithm. A logarithmic likelihood in which the probability of passing through an arbitrary state is logarithmically calculated based on a received value that is assumed to be a soft input is obtained, and a plurality of element codes are concatenated through the first interleaving step using the logarithmic likelihood. A decoding method for iteratively decoding the generated code,
In the decoding method, a plurality of element decoding steps are continuously performed.
The above element decoding steps are respectively
A soft output decoding step of performing soft output decoding by inputting the received value and prior probability information, and generating logarithmic soft output and / or external information logarithmically expressing the soft output at each time;
The external information generated in the soft output decoding step is input, and based on the same replacement position information as in the first interleaving step, the order of the external information is replaced or rearranged, or the first A second interleaving step for rearranging the order of the external information so as to restore the original arrangement of the information rearranged in the interleaving step of
The soft output decoding step includes
For each received value, a first probability calculating step for calculating a first log likelihood that logarithmically represents a first probability determined by the output pattern of the code and the received value;
Based on the first log likelihood, for each received value, a second probability of calculating a second log likelihood that logarithmically represents the second probability from the encoding start state to each state in time series order A calculation process;
Based on the first log likelihood, a third probability for calculating, for each received value, a third log likelihood in which the third probability of reaching each state from the truncation state to each state in reverse order in time series is represented in logarithm. A calculation step,
In the second probability calculating step, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is the second log likelihood. When the first value that is ½ of the dynamic range of the degree is exceeded, each of the plurality of second log likelihoods is calculated using the first value, and the second value is calculated. A second probability normalizing step for performing normalization to correct the bias of the distribution of log likelihood values of
In the third probability calculating step, the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods is the third log likelihood. When the second value, which is ½ of the dynamic range of the degree, is exceeded, an operation using the second value is performed for each of the plurality of third log likelihoods, and the third value have a third probability normalization step for normalization to correct the deviation of the distribution of log-likelihood values,
In the second probability normalization step, the most significant bit of each of the plurality of calculated second log likelihoods is inverted,
A decoding method in which, in the third probability normalization step, the most significant bit of each of the plurality of calculated third log likelihoods is inverted . In the second probability normalization step, the second log likelihood corresponding to the metric having the maximum second probability among the plurality of calculated second log likelihoods is set to the first value. When exceeded, an operation using the first value is performed for each of the plurality of second log likelihoods in the next time slot,
In the third probability normalization step, the third log likelihood corresponding to the metric having the maximum third probability among the plurality of calculated third log likelihoods is the second value. excess was when, and in the next time slot, for each of a plurality of said third log likelihood, the method of decoding said second value according to claim 43, wherein the operation is Ru performed using. In the second probability calculation step, the second probability read out from the second probability holding means for holding the plurality of calculated second log likelihoods for only one time slot corresponds to the metric with the maximum. When the second log likelihood exceeds the first value, the normalization is performed in the next time slot,
In the third probability calculation step, the third probability read from the third probability holding means for holding the plurality of calculated third log likelihoods for only one time slot corresponds to the metric with the maximum. third, when the log-likelihood exceeds the second value of, in the following time slot, the method of decoding according to claim 44, wherein said normalization Ru done for. The element decoder step, the method of decoding as many done Ru claim 43 represented by the product of the number of number of iterations of the iterative decoding of the elementary code.

Images