JP2002076918A - Apparatus and method for interleaving and apparatus and method for decoding - Google Patents
Apparatus and method for interleaving and apparatus and method for decodingInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、繰り返し復号する
ために用いるインターリーブ装置及びインターリーブ方
法、並びに、繰り返し復号に適した復号装置及び復号方
法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interleave apparatus and an interleave method used for iterative decoding, and a decoder and a decode method suitable for iterative decoding.
【0002】[0002]
【従来の技術】近年、連接符号における内符号の復号出
力や繰り返し復号法における各繰り返し復号動作の出力
を軟出力とすることで、シンボル誤り率を小さくする研
究がなされており、それに適した復号法に関する研究が
盛んに行われている。例えば畳み込み符号等の所定の符
号を復号した際のシンボル誤り率を最小にする方法とし
ては、「Bahl, Cocke, Jelinek and Raviv, “Optimal
decoding of linear codes for minimizing symbol err
or rate”, IEEE Trans. Inf. Theory, vol. IT-20, p
p. 284-287, Mar. 1974」に記載されているBCJRア
ルゴリズムが知られている。このBCJRアルゴリズム
においては、復号結果として各シンボルを出力するので
はなく、各シンボルの尤度を出力する。このような出力
は、軟出力(soft-output)と呼ばれる。以下、このB
CJRアルゴリズムの内容について説明する。なお、以
下の説明では、図112に示すように、ディジタル情報
を図示しない送信装置が備える符号化装置1001によ
り畳み込み符号化し、その出力を雑音のある無記憶通信
路1002を介して図示しない受信装置に入力して、こ
の受信装置が備える復号装置1003により復号し、観
測する場合を考える。2. Description of the Related Art In recent years, studies have been made to reduce the symbol error rate by making the decoded output of an inner code in a concatenated code or the output of each iterative decoding operation in an iterative decoding method softer. Research on the law has been actively conducted. For example, as a method of minimizing the symbol error rate when decoding a predetermined code such as a convolutional code, “Bahl, Cocke, Jelinek and Raviv,“ Optimal
decoding of linear codes for minimizing symbol err
or rate ”, IEEE Trans. Inf. Theory, vol. IT-20, p
p. 284-287, Mar. 1974 ". In this BCJR algorithm, the likelihood of each symbol is output instead of outputting each symbol as a decoding result. Such an output is called a soft-output. Hereinafter, this B
The contents of the CJR algorithm will be described. In the following description, as shown in FIG. 112, digital information is convolutionally coded by a coding device 1001 provided in a transmitting device (not shown), and the output is passed through a no-memory communication channel 1002 with noise. , And decoding and observation by the decoding device 1003 included in the receiving device.
【0003】まず、符号化装置1001が備えるシフト
レジスタの内容を表すM個のステート(遷移状態)をm
(0,1,・・・,M−1)で表し、時刻tのステート
をS tで表す。また、1タイムスロットにkビットの情
報が入力されるものとすると、時刻tにおける入力をi
t=(it1,it2,・・・,itk)で表し、入力系統を
I1 T=(i1,i2,・・・,iT)で表す。このとき、
ステートm’からステートmへの遷移がある場合には、
その遷移に対応する情報ビットをi(m’,m)=(i
1(m’,m),i2(m’,m),・・・,i
k(m’,m))で表す。さらに、1タイムスロットに
nビットの符号が出力されるものとすると、時刻tにお
ける出力をxt=(xt1,xt2,・・・,xtn)で表
し、出力系統をX1 T=(x1,x2,・・・,xT)で表
す。このとき、ステートm’からステートmへの遷移が
ある場合には、その遷移に対応する符号ビットをx
(m’,m)=(x1(m’,m),x2(m’,m),
・・・,xn(m’,m))で表す。[0003] First, a shift included in the encoding apparatus 1001 is provided.
M states (transition states) representing the contents of the registers are represented by m
(0, 1,..., M−1) and the state at time t
S tExpressed by Also, k-bit information is contained in one time slot.
Information is input, the input at time t is i
t= (It1, It2, ..., itk) And the input system
I1 T= (I1, ITwo, ..., iT). At this time,
If there is a transition from state m 'to state m,
The information bit corresponding to the transition is represented by i (m ', m) = (i
1(M ', m), iTwo(M ', m), ..., i
k(M ', m)). In addition, one time slot
Assuming that an n-bit code is output, at time t
Xt= (Xt1, Xt2, ..., xtn)
Output system1 T= (X1, XTwo, ..., xT)
You. At this time, the transition from state m 'to state m
In some cases, the sign bit corresponding to the transition is x
(M ', m) = (x1(M ', m), xTwo(M ', m),
..., xn(M ', m)).
【0004】符号化装置1001による畳み込み符号化
は、ステートS0=0から始まり、X1 Tを出力してST=
0で終了するものとする。ここで、各ステート間の遷移
確率Pt(m|m’)を次式(1)により定義する。[0004] Convolutional coding by the coding apparatus 1001 starts from state S 0 = 0, outputs X 1 T , and S T =
It shall end with 0. Here, the transition probability P t (m | m ′) between the states is defined by the following equation (1).
【0005】[0005]
【数1】 (Equation 1)
【0006】なお、上式(1)における右辺に示すPr
{A|B}は、Bが生じた条件の下でのAが生じる条件
付き確率である。この遷移確率Pt(m|m’)は、次
式(2)に示すように、入力iでステートm’からステ
ートmへと遷移するときに、時刻tでの入力itがiで
ある確率Pr{it=i}と等しいものである。The Pr shown on the right side of the above equation (1)
{A | B} is the conditional probability that A will occur under the condition that B occurs. The transition probability P t (m | m ′) is, as shown in the following equation (2), when the input i transitions from the state m ′ to the state m, the input it at the time t is i. is equal to the probability Pr {i t = i}.
【0007】[0007]
【数2】 (Equation 2)
【0008】雑音のある無記憶通信路1002は、X1 T
を入力とし、Y1 Tを出力する。ここで、1タイムスロッ
トにnビットの受信値が出力されるものとすると、時刻
tにおける出力をyt=(yt1,yt2,・・・,ytn)
で表し、Y1 T=(y1,y2,・・・,yT)で表す。雑
音のある無記憶通信路1002の遷移確率は、全てのt
(1≦t≦T)について、次式(3)に示すように、各
シンボルの遷移確率Pr{yj|xj}を用いて定義する
ことができる。[0008] The no-memory storage channel 1002 with noise is X 1 T
And Y 1 T is output. Here, assuming that an n-bit received value is output in one time slot, the output at time t is y t = (y t1 , y t2 ,..., Y tn )
, And Y 1 T = (y 1 , y 2 ,..., Y T ). The transition probabilities for the noisy memoryless channel 1002 are all t
(1 ≦ t ≦ T) can be defined using the transition probability Pr {y j | x j } of each symbol as shown in the following equation (3).
【0009】[0009]
【数3】 (Equation 3)
【0010】ここで、次式(4)のようにλtjを定義す
る。この次式(4)に示すλtjは、Y1 Tを受信した際の
時刻tでの入力情報の尤度を表し、本来求めるべき軟出
力である。Here, λ tj is defined as in the following equation (4). Λ tj shown in the following equation (4) represents the likelihood of input information at time t when Y 1 T is received, and is a soft output that should be originally obtained.
【0011】[0011]
【数4】 (Equation 4)
【0012】BCJRアルゴリズムにおいては、次式
(5)乃至次式(7)に示すような確率αt,βt及びγ
tを定義する。なお、Pr{A;B}は、AとBとがと
もに生じる確率を表すものとする。In the BCJR algorithm, the probabilities α t , β t and γ as shown in the following equations (5) to (7) are used.
Define t . Note that Pr {A; B} represents the probability that both A and B occur.
【0013】[0013]
【数5】 (Equation 5)
【0014】[0014]
【数6】 (Equation 6)
【0015】[0015]
【数7】 (Equation 7)
【0016】ここで、これらの確率αt,βt及びγtの
内容について、符号化装置1001における状態遷移図
であるトレリスを図113を用いて説明する。同図にお
いて、αt-1は、符号化開始ステートS0=0から受信値
をもとに時系列順に算出した時刻t−1における各ステ
ートの通過確率に対応する。また、βtは、符号化終了
ステートST=0から受信値をもとに時系列の逆順に算
出した時刻tにおける各ステートの通過確率に対応す
る。さらに、γtは、時刻tにおける受信値と入力確率
とをもとに算出した時刻tにステート間を遷移する各枝
の出力の受信確率に対応する。Here, the contents of these probabilities α t , β t and γ t will be described with reference to FIG. 113, which is a trellis which is a state transition diagram in the encoding device 1001. In the figure, α t−1 corresponds to the passage probability of each state at time t−1 calculated in chronological order based on the received values from the coding start state S 0 = 0. Β t corresponds to the passage probability of each state at time t calculated in reverse chronological order based on the received value from the encoding end state S T = 0. Further, γ t corresponds to the reception probability of the output of each branch that transitions between states at time t calculated based on the reception value and the input probability at time t.
【0017】これらの確率αt,βt及びγtを用いる
と、軟出力λtjは、次式(8)のように表すことができ
る。Using these probabilities α t , β t and γ t , the soft output λ tj can be expressed by the following equation (8).
【0018】[0018]
【数8】 (Equation 8)
【0019】ところで、t=1,2,・・・,Tについ
て、次式(9)が成立する。By the way, for t = 1, 2,..., T, the following equation (9) holds.
【0020】[0020]
【数9】 (Equation 9)
【0021】同様に、t=1,2,・・・,Tについ
て、次式(10)が成立する。Similarly, the following equation (10) holds for t = 1, 2,..., T.
【0022】[0022]
【数10】 (Equation 10)
【0023】さらに、γtについて、次式(11)が成
立する。Further, the following equation (11) holds for γ t .
【0024】[0024]
【数11】 [Equation 11]
【0025】したがって、復号装置1003は、BCJ
Rアルゴリズムを適用して軟出力復号を行う場合には、
これらの関係に基づいて、図114に示す一連の工程を
経ることにより軟出力λtを求める。Therefore, the decoding device 1003
When soft output decoding is performed by applying the R algorithm,
Based on these relationships, determine soft output lambda t Through the series of steps shown in Figure 114.
【0026】まず、復号装置1003は、同図に示すよ
うに、ステップS1001において、ytを受信する毎
に、上式(9)及び上式(11)を用いて、確率α
t(m)及びγt(m’,m)を算出する。First, as shown in the figure, in step S1001, the decoding apparatus 1003 uses the above equations (9) and (11) to obtain the probability α every time y t is received.
Calculate t (m) and γ t (m ′, m).
【0027】続いて、復号装置1003は、ステップS
1002において、系列Y1 Tの全てを受信した後に、上
式(10)を用いて、全ての時刻tにおける各ステート
mについて、確率βt(m)を算出する。Subsequently, the decryption device 1003 determines in step S
In 1002, after receiving all of the series Y 1 T , the probability β t (m) is calculated for each state m at all times t using the above equation (10).
【0028】そして、復号装置1003は、ステップS
1003において、ステップS1001及びステップS
1002において算出した確率αt,βt及びγtを上式
(8)に代入し、各時刻tにおける軟出力λtを算出す
る。Then, the decryption device 1003 performs step S
In step 1003, steps S1001 and S1001 are executed.
The soft outputs λ t at each time t are calculated by substituting the probabilities α t , β t and γ t calculated in 1002 into the above equation (8).
【0029】復号装置1003は、このような一連の処
理を経ることによって、BCJRアルゴリズムを適用し
た軟出力復号を行うことができる。The decoding apparatus 1003 can perform soft output decoding to which the BCJR algorithm is applied by going through such a series of processing.
【0030】ところで、このようなBCJRアルゴリズ
ムにおいては、確率を直接値として保持して演算を行う
必要があり、積演算を含むために演算量が大きいという
問題があった。そこで、演算量を削減する手法として、
「Robertson, Villebrun andHoeher, “A comparison o
f optimal and sub-optimal MAP decoding algorithms
operating in the domain”, IEEE Int. Conf. on Comm
unications, pp. 1009-1013, June 1995」に記載されて
いるMax−Log−MAPアルゴリズム及びLog−
MAPアルゴリズム(以下、Max−Log−BCJR
アルゴリズム及びLog−BCJRアルゴリズムと称す
る。)がある。Incidentally, in such a BCJR algorithm, it is necessary to perform the operation while holding the probability as a direct value, and there is a problem in that the amount of operation is large because it involves a product operation. Therefore, as a method of reducing the amount of computation,
“Robertson, Villebrun and Hoeher,“ A comparison o
f optimal and sub-optimal MAP decoding algorithms
operating in the domain ”, IEEE Int. Conf. on Comm
unications, pp. 1009-1013, June 1995 "and the Max-Log-MAP algorithm and Log-
MAP algorithm (hereinafter, Max-Log-BCJR)
Algorithm and Log-BCJR algorithm. ).
【0031】まず、Max−Log−BCJRアルゴリ
ズムについて説明する。Max−Log−BCJRアル
ゴリズムは、確率αt,βt並びにγt、及び軟出力λtを
自然対数を用いて対数表記し、次式(12)に示すよう
に、確率の積演算を対数の和演算に置き換えるととも
に、次式(13)に示すように、確率の和演算を対数の
最大値演算で近似するものである。なお、次式(13)
に示すmax(x,y)は、x,yのうち大きい値を有
するものを選択する関数である。First, the Max-Log-BCJR algorithm will be described. The Max-Log-BCJR algorithm expresses the probabilities α t , β t , γ t , and soft output λ t in logarithmic form using natural logarithm, and performs the product operation of the logarithm as shown in the following equation (12). In addition to the sum operation, the probability sum operation is approximated by a logarithmic maximum value operation as shown in the following equation (13). The following equation (13)
Max (x, y) is a function for selecting the one having the larger value among x and y.
【0032】[0032]
【数12】 (Equation 12)
【0033】[0033]
【数13】 (Equation 13)
【0034】ここで、記載を簡略化するため、自然対数
をIと略記し、αt,βt,γt,λtの自然対数値を、そ
れぞれ、次式(14)に示すように、Iαt,Iβt,I
γt,Iλtと表すものとする。なお、次式(14)に示
すsgnは、正負を識別する符号を示す定数、すなわ
ち、“+1”又は“−1”のいずれかである。Here, for the sake of simplicity, the natural logarithm is abbreviated as I, and the natural logarithms of α t , β t , γ t , and λ t are expressed by the following equations (14), respectively. Iα t , Iβ t , I
γ t, it is intended to refer to the Iλ t. Note that sgn shown in the following equation (14) is a constant indicating a sign for identifying positive or negative, that is, either “+1” or “−1”.
【0035】[0035]
【数14】 [Equation 14]
【0036】このような定数sgnを与える理由として
は、主に、確率αt,βt,γtが0乃至1の値をとるこ
とから、一般に算出される対数尤度(log likelihood)
Iα t,Iβt,Iγtが負値をとることにある。As a reason for giving such a constant sgn,
Is mainly the probability αt, Βt, ΓtTakes a value between 0 and 1.
From, the log likelihood that is generally calculated
Iα t, Iβt, IγtHas a negative value.
【0037】例えば、復号装置1003がソフトウェア
として構成される場合には、正負いずれの値をも処理可
能であるため、定数sgnは“+1”又は“−1”のい
ずれであってもよいが、復号装置1003がハードウェ
アとして構成される場合には、ビット数の削減を目的と
して、算出される負値の正負識別符号を反転して正値と
して扱う方が望ましい。For example, if the decoding device 1003 is configured as software, it can process either positive or negative values, so the constant sgn may be either "+1" or "-1". When the decoding device 1003 is configured as hardware, it is desirable to invert the negative sign of the calculated negative value and treat it as a positive value for the purpose of reducing the number of bits.
【0038】すなわち、定数sgnは、復号装置100
3が対数尤度として負値のみを扱う系として構成される
場合には、“+1”をとり、復号装置1003が対数尤
度として正値のみを扱う系として構成される場合には、
“−1”をとる。以下では、このような定数sgnを考
慮したアルゴリズムの説明を行うものとする。That is, the constant sgn is determined by the decoding device 100
In the case where 3 is configured as a system that handles only negative values as log likelihood, it takes “+1”. When the decoding device 1003 is configured as a system that handles only positive values as log likelihood,
Take "-1". In the following, an algorithm that takes such a constant sgn into consideration will be described.
【0039】Max−Log−BCJRアルゴリズムに
おいては、これらの対数尤度Iαt,Iβt,Iγtを、
それぞれ、次式(15)乃至次式(17)に示すように
近似する。ここで、次式(15)及び次式(16)に示
すmsgn(x,y)は、定数sgnが“+1”の場合
には、x,yのうち大きい値を有するものを選択する関
数max(x,y)を示し、定数sgnが“−1”の場
合には、x,yのうち小さい値を有するものを選択する
関数min(x,y)を示すものである。次式(15)
における右辺のステートm’における関数msgnは、
ステートmへの遷移が存在するステートm’の中で求め
るものとし、次式(16)における右辺のステートm’
における関数msgnは、ステートmからの遷移が存在
するステートm’の中で求めるものとする。In the Max-Log-BCJR algorithm, these log likelihoods Iα t , Iβ t , and Iγ t are calculated as follows:
The approximations are as shown in the following equations (15) to (17), respectively. Here, msgn (x, y) shown in the following formulas (15) and (16) is a function max for selecting the one having a larger value among x and y when the constant sgn is “+1”. (X, y), and when the constant sgn is “−1”, indicates a function min (x, y) for selecting a smaller value of x and y. The following equation (15)
The function msgn in the state m ′ on the right side of
It is determined in the state m ′ where the transition to the state m exists, and the state m ′ on the right side in the following equation (16)
Is obtained in a state m ′ in which a transition from the state m exists.
【0040】[0040]
【数15】 (Equation 15)
【0041】[0041]
【数16】 (Equation 16)
【0042】[0042]
【数17】 [Equation 17]
【0043】また、Max−Log−BCJRアルゴリ
ズムにおいては、対数軟出力Iλtについても同様に、
次式(18)に示すように近似する。ここで、次式(1
8)における右辺第1項の関数msgnは、入力が
“1”のときにステートmへの遷移が存在するステート
m’の中で求め、第2項の関数msgnは、入力が
“0”のときにステートmへの遷移が存在するステート
m’の中で求めるものとする。[0043] In addition, in the Max-Log-BCJR algorithm, the same applies to the log soft-output Iλ t,
It is approximated as shown in the following equation (18). Here, the following equation (1)
The function msgn of the first term on the right side in 8) is obtained in the state m ′ where the transition to the state m exists when the input is “1”, and the function msgn of the second term is obtained when the input is “0”. Sometimes, the transition to the state m is obtained in the state m 'where the transition exists.
【0044】[0044]
【数18】 (Equation 18)
【0045】したがって、復号装置1003は、Max
−Log−BCJRアルゴリズムを適用して軟出力復号
を行う場合には、これらの関係に基づいて、図115に
示す一連の工程を経ることにより軟出力λtを求める。Therefore, the decoding device 1003 sets Max
When applying the -Log-BCJR algorithm performs soft output decoding, based on these relationships, determine soft output lambda t Through the series of steps shown in Figure 115.
【0046】まず、復号装置1003は、同図に示すよ
うに、ステップS1011において、ytを受信する毎
に、上式(15)及び上式(17)を用いて、対数尤度
Iαt(m)及びIγt(m’,m)を算出する。Firstly, decoder 1003, as shown in the figure, in step S1011, each time it receives a y t, using the above equation (15) and the above equation (17), the log likelihood I.alpha t ( m) and Iγ t (m ′, m) are calculated.
【0047】続いて、復号装置1003は、ステップS
1012において、系列Y1 Tの全てを受信した後に、上
式(16)を用いて、全ての時刻tにおける各ステート
mについて、対数尤度Iβt(m)を算出する。Subsequently, the decryption device 1003 determines in step S
At 1012, after receiving all of the series Y 1 T , the log likelihood Iβ t (m) is calculated for each state m at all times t using the above equation (16).
【0048】そして、復号装置1003は、ステップS
1013において、ステップS1011及びステップS
1012において算出した対数尤度Iαt,Iβt及びI
γtを上式(18)に代入し、各時刻tにおける対数軟
出力Iλtを算出する。Then, the decryption apparatus 1003 determines in step S
In step 1013, steps S1011 and S1011 are executed.
The log likelihood Iα t , Iβ t and I calculated in 1012
Substituting γ t into the above equation (18), the log soft output Iλ t at each time t is calculated.
【0049】復号装置1003は、このような一連の処
理を経ることによって、Max−Log−BCJRアル
ゴリズムを適用した軟出力復号を行うことができる。The decoding apparatus 1003 can perform soft-output decoding to which the Max-Log-BCJR algorithm is applied by going through such a series of processing.
【0050】このように、Max−Log−BCJRア
ルゴリズムは、積演算が含まれないことから、BCJR
アルゴリズムと比較して、演算量を大幅に削減すること
ができる。As described above, since the Max-Log-BCJR algorithm does not include a product operation, the BCJR
Compared with the algorithm, the amount of calculation can be significantly reduced.
【0051】つぎに、Log−BCJRアルゴリズムに
ついて説明する。Log−BCJRアルゴリズムは、M
ax−Log−BCJRアルゴリズムによる近似の精度
をより向上させたものである。具体的には、Log−B
CJRアルゴリズムは、上式(13)に示した確率の和
演算を次式(19)に示すように補正項を追加すること
で変形し、和演算の正確な対数値を求めるものである。
ここでは、このような補正をlog−sum補正と称す
るものとする。Next, the Log-BCJR algorithm will be described. The Log-BCJR algorithm uses M
The accuracy of approximation by the ax-Log-BCJR algorithm is further improved. Specifically, Log-B
The CJR algorithm transforms the summation of probabilities shown in the above equation (13) by adding a correction term as shown in the following equation (19) to obtain an accurate logarithmic value of the summation.
Here, such correction is referred to as log-sum correction.
【0052】[0052]
【数19】 [Equation 19]
【0053】ここで、上式(19)における左辺に示す
演算をlog−sum演算と称するものとし、このlo
g−sum演算の演算子を、「S. S. Pietrobon, “Imp
lemntation and performance of a turbo/MAP decode
r”, Int. J. Satellite Commun., vol. 16, pp. 23-4
6, Jan.-Feb. 1998」に記載されている記数法を踏襲
し、次式(20)に示すように、便宜上“#”(ただ
し、同論文中では、“E”。)と表すものとする。Here, the operation shown on the left side in the above equation (19) is referred to as a log-sum operation.
The operator of the g-sum operation is "SS Pietrobon," Imp
lemntation and performance of a turbo / MAP decode
r ”, Int. J. Satellite Commun., vol. 16, pp. 23-4
6, Jan.-Feb. 1998 ”, and for convenience, represented as“ # ”(however,“ E ”in the same paper) as shown in the following equation (20). Shall be.
【0054】[0054]
【数20】 (Equation 20)
【0055】なお、上式(19)及び上式(20)は、
上述した定数sgnが“+1”の場合を示している。定
数sgnが“−1”の場合には、上式(19)及び上式
(20)に相当する演算は、それぞれ、次式(21)及
び次式(22)に示すようになる。The above equations (19) and (20) are
The case where the above-described constant sgn is “+1” is shown. When the constant sgn is “−1”, the operations corresponding to the above equations (19) and (20) are as shown in the following equations (21) and (22), respectively.
【0056】[0056]
【数21】 (Equation 21)
【0057】[0057]
【数22】 (Equation 22)
【0058】さらに、log−sum演算の累積加算演
算の演算子を、次式(23)に示すように、“#Σ”
(ただし、同論文中では、“E”。)と表すものとす
る。Further, the operator of the cumulative addition operation of the log-sum operation is expressed by “# Σ” as shown in the following equation (23).
(However, it is expressed as "E" in the same paper.)
【0059】[0059]
【数23】 (Equation 23)
【0060】これらの演算子を用いると、Log−BC
JRアルゴリズムにおける対数尤度Iαt,Iβt及び対
数軟出力Iλtは、それぞれ、次式(24)乃至次式
(26)に示すように表すことができる。なお、対数尤
度Iγtは、上式(17)で表されるため、ここでは、
その記述を省略する。Using these operators, Log-BC
The log likelihood Iα t , Iβ t and log soft output Iλ t in the JR algorithm can be expressed as shown in the following equations (24) to (26), respectively. Since the log likelihood Iγ t is represented by the above equation (17),
The description is omitted.
【0061】[0061]
【数24】 (Equation 24)
【0062】[0062]
【数25】 (Equation 25)
【0063】[0063]
【数26】 (Equation 26)
【0064】なお、上式(24)における右辺のステー
トm’におけるlog−sum演算の累積加算演算は、
ステートmへの遷移が存在するステートm’の中で求め
るものとし、上式(25)における右辺のステートm’
におけるlog−sum演算の累積加算演算は、ステー
トmからの遷移が存在するステートm’の中で求めるも
のとする。また、上式(26)における右辺第1項のl
og−sum演算の累積加算演算は、入力が“1”のと
きにステートmへの遷移が存在するステートm’の中で
求め、第2項のlog−sum演算の累積加算演算は、
入力が“0”のときにステートmへの遷移が存在するス
テートm’の中で求めるものとする。Note that the cumulative addition operation of the log-sum operation in the state m ′ on the right side in the above equation (24) is
It is determined in the state m ′ where the transition to the state m exists, and the state m ′ on the right side in the above equation (25)
It is assumed that the cumulative addition operation of the log-sum operation in is obtained in a state m ′ where a transition from the state m exists. Also, l of the first term on the right side in the above equation (26)
The cumulative addition operation of the log-sum operation is obtained in the state m ′ where the transition to the state m exists when the input is “1”. The cumulative addition operation of the log-sum operation of the second term is
When the input is “0”, it is determined in the state m ′ where the transition to the state m exists.
【0065】したがって、復号装置1003は、Log
−BCJRアルゴリズムを適用して軟出力復号を行う場
合には、これらの関係に基づいて、先に図115に示し
た一連の工程を経ることにより軟出力λtを求めること
ができる。Therefore, the decoding device 1003
When applying the -BCJR algorithm performs soft output decoding, based on these relationships, it is possible to obtain a soft-output lambda t Through the series of steps shown in Figure 115 above.
【0066】まず、復号装置1003は、同図に示すよ
うに、ステップS1011において、ytを受信する毎
に、上式(24)及び上式(17)を用いて、対数尤度
Iαt(m)及びIγt(m’,m)を算出する。[0066] First, the decoding apparatus 1003, as shown in the figure, in step S1011, each time it receives a y t, using the above equation (24) and the above equation (17), the log likelihood I.alpha t ( m) and Iγ t (m ′, m) are calculated.
【0067】続いて、復号装置1003は、ステップS
1012において、系列Y1 Tの全てを受信した後に、上
式(25)を用いて、全ての時刻tにおける各ステート
mについて、対数尤度Iβt(m)を算出する。Subsequently, the decryption device 1003 determines in step S
At 1012, after receiving all of the series Y 1 T , the log likelihood Iβ t (m) is calculated for each state m at all times t using the above equation (25).
【0068】そして、復号装置1003は、ステップS
1013において、ステップS1011及びステップS
1012において算出した対数尤度Iαt,Iβt及びI
γtを上式(26)に代入し、各時刻tにおける対数軟
出力Iλtを算出する。Then, the decryption device 1003 determines in step S
In step 1013, steps S1011 and S1011 are executed.
The log likelihood Iα t , Iβ t and I calculated in 1012
Substituting γ t into the above equation (26), the log soft output Iλ t at each time t is calculated.
【0069】復号装置1003は、このような一連の処
理を経ることによって、Log−BCJRアルゴリズム
を適用した軟出力復号を行うことができる。なお、上式
(19)及び上式(21)において、右辺第2項に示す
補正項は、変数|x−y|に対する1次元の関数で表さ
れることから、復号装置1003は、この値を図示しな
いROM(Read Only Memory)等にテーブルとして予め
記憶させておくことによって、正確な確率計算を行うこ
とができる。The decoding apparatus 1003 can perform soft output decoding to which the Log-BCJR algorithm is applied by going through such a series of processing. In the above equations (19) and (21), the correction term shown in the second term on the right-hand side is represented by a one-dimensional function with respect to the variable | x−y |. Is stored in advance in a ROM (Read Only Memory) or the like (not shown) as a table, so that accurate probability calculation can be performed.
【0070】このようなLog−BCJRアルゴリズム
は、Max−Log−BCJRアルゴリズムと比較する
と演算量は増えるものの積演算を含むものではなく、そ
の出力は、量子化誤差を除けば、BCJRアルゴリズム
の軟出力の対数値そのものに他ならない。Such a Log-BCJR algorithm increases the amount of operation as compared with the Max-Log-BCJR algorithm but does not include a product operation, and its output is the soft output of the BCJR algorithm except for the quantization error. Is the logarithmic value of
【0071】[0071]
【発明が解決しようとする課題】ところで、上述したB
CJRアルゴリズム、Max−Log−BCJRアルゴ
リズム又はLog−BCJRアルゴリズムは、畳み込み
符号等のトレリス符号の復号を可能とするアルゴリズム
であるが、このトレリス符号を要素符号とし、複数の要
素符号化器をインターリーバを介して連接することによ
り生成される符号の復号にも適用することができる。す
なわち、BCJRアルゴリズム、Max−Log−BC
JRアルゴリズム又はLog−BCJRアルゴリズム
は、並列連接畳み込み符号(Parallel Concatenated Co
nvolutional Codes;以下、PCCCと記す。)又は縦
列連接畳み込み符号(Serially Concatenated Convolut
ionalCodes;以下、SCCCと記す。)や、これらのP
CCC又はSCCCを応用して多値変調と組み合わせ、
信号点の配置と誤り訂正符号の復号特性とを統括して考
慮するターボ符号化変調(Turbo Trellis Coded Modula
tion;以下、TTCMと記す。)又は縦列連接符号化変
調(Serial Concatenated Trellis Coded Modulation;
以下、SCTCMと記す。)の復号に適用することがで
きる。The above-mentioned B
The CJR algorithm, the Max-Log-BCJR algorithm or the Log-BCJR algorithm is an algorithm that enables decoding of a trellis code such as a convolutional code. The trellis code is used as an element code, and a plurality of element encoders are interleaved. Can also be applied to decoding of a code generated by concatenation via. That is, the BCJR algorithm, Max-Log-BC
The JR algorithm or the Log-BCJR algorithm uses a parallel concatenated convolutional code (Parallel Concatenated Co.).
nvolutional Codes; hereinafter, referred to as PCCC. ) Or tandem concatenated convoluted code (Serially Concatenated Convolut)
ionalCodes; hereinafter, referred to as SCCC. ) And these P
Applying CCC or SCCC and combining with multi-level modulation,
Turbo Trellis Coded Modula (Turbo Trellis Coded Modula)
In the following, it is described as TTCM. ) Or Serial Concatenated Trellis Coded Modulation;
Hereinafter, it is referred to as SCTCM. ) Can be applied to decoding.
【0072】これらのPCCC、SCCC、TTCM又
はSCTCMを復号する復号装置は、BCJRアルゴリ
ズム、Max−Log−BCJRアルゴリズム又はLo
g−BCJRアルゴリズムに基づく最大事後確率(Maxi
mum A Posteriori probability;MAP)復号を行う複
数の復号器をインターリーバを介して連接し、いわゆる
繰り返し復号を行うことになる。The decoding device for decoding these PCCC, SCCC, TTCM or SCTCM uses the BCJR algorithm, Max-Log-BCJR algorithm or Lo.
The maximum posterior probability based on the g-BCJR algorithm (Maxi
A plurality of decoders that perform mum A Posteriori probability (MAP) decoding are connected via an interleaver, and so-called iterative decoding is performed.
【0073】ここで、符号長可変の繰り返し復号を行う
場合には、インターリーバにおいて受信値に対する可変
長の遅延を行う必要がある。この際、インターリーバ
は、遅延長が偶数長の遅延と奇数長の遅延との両方に対
応するものである必要がある。Here, when performing iterative decoding with a variable code length, it is necessary to perform a variable length delay with respect to the received value in the interleaver. In this case, the interleaver needs to correspond to both the even-length delay and the odd-length delay.
【0074】本発明は、このような実情に鑑みてなされ
たものであり、少ない回路規模の下に、偶数長遅延及び
奇数長遅延の両方に対応することができるインターリー
ブ装置及びインターリーブ方法を提供することを目的と
する。また、本発明は、少ない回路規模の下に、偶数長
遅延及び奇数長遅延の両方に対応することができる繰り
返し復号に適した復号装置及び復号方法を提供すること
を目的とする。The present invention has been made in view of such circumstances, and provides an interleave apparatus and an interleave method capable of coping with both even-number delay and odd-length delay with a small circuit scale. The purpose is to: Another object of the present invention is to provide a decoding device and a decoding method suitable for iterative decoding that can cope with both the even-length delay and the odd-length delay with a small circuit scale.
【0075】[0075]
【課題を解決するための手段】上述した目的を達成する
本発明にかかるインターリーブ装置は、複数の要素符号
をインターリーバを介して連接して生成された符号を繰
り返し復号するために用いるインターリーブ装置であっ
て、データを記憶する複数の記憶手段と、データを1タ
イムスロット分だけ保持する保持手段と、偶数長遅延を
行う場合には、2バンクの記憶手段を用いて、1タイム
スロットでデータの書き込み及び読み出しを切り替えて
遅延長分の遅延処理を行い、奇数長遅延を行う場合に
は、2バンクの記憶手段を用いて、1タイムスロットで
データの書き込み及び読み出しを切り替えて遅延長−1
分の遅延処理を行うとともに、保持手段を用いて1タイ
ムスロット分の遅延を行うように切り替える切替手段と
を備えることを特徴としている。An interleave apparatus according to the present invention for achieving the above-mentioned object is an interleave apparatus used to repeatedly decode a code generated by connecting a plurality of element codes via an interleaver. There are a plurality of storage means for storing data, a holding means for storing data for one time slot, and a storage means for two banks, when delaying an even number of delays, by using two banks of storage means. In the case of performing the delay processing for the delay length by switching between the writing and the reading and performing the odd-length delay, the switching of the writing and reading of the data in one time slot is performed by using the storage means of two banks, and the delay length −1
Switching means for performing delay processing for one minute and performing delay processing for one time slot using the holding means.
【0076】このような本発明にかかるインターリーブ
装置は、切替手段によって、偶数長遅延を行う場合に
は、2バンクの記憶手段を用いて遅延処理を行い、奇数
長遅延を行う場合には、2バンクの記憶手段と保持手段
を用いて遅延処理を行うように切り替える。The interleave device according to the present invention performs the delay processing using the storage means of two banks when the switching means performs the even-length delay, and performs the delay processing using the two-bank storage means when performing the odd-length delay. Switching is performed so that delay processing is performed using the storage means and the holding means of the bank.
【0077】また、上述した目的を達成する本発明にか
かるインターリーブ方法は、複数の要素符号を第1のイ
ンターリーブ工程を介して連接して生成された符号を繰
り返し復号するために用いるインターリーブ方法であっ
て、第1のインターリーブ工程と同一の置換位置情報に
基づいて、入力されたデータの順序を置換して並べ替え
る、又は、第1のインターリーブ工程にて並べ替えられ
た情報の配列を元に戻すように、データの順序を置換し
て並べ替える第2のインターリーブ工程と、偶数長遅延
を行う場合には、2バンクのデータを記憶する記憶手段
を用いて、1タイムスロットでデータの書き込み及び読
み出しを切り替えて遅延長分の遅延処理を行い、奇数長
遅延を行う場合には、2バンクの記憶手段を用いて、1
タイムスロットでデータの書き込み及び読み出しを切り
替えて遅延長−1分の遅延処理を行うとともに、データ
を1タイムスロット分だけ保持する保持手段を用いて1
タイムスロット分の遅延を行うように切り替える切替工
程とを備えることを特徴としている。Further, the interleaving method according to the present invention for achieving the above-mentioned object is an interleaving method used to repeatedly decode a code generated by connecting a plurality of element codes through a first interleaving step. Then, based on the same replacement position information as in the first interleaving step, the order of the input data is replaced and rearranged, or the arrangement of the information rearranged in the first interleaving step is restored. As described above, the second interleaving step of permuting and rearranging the order of data, and in the case of performing an even-length delay, writing and reading of data in one time slot using storage means for storing data of two banks. Is switched to perform the delay processing for the delay length, and when performing the odd-length delay, the storage means of the two banks is used to store one delay.
Switching between writing and reading of data in a time slot is performed to perform a delay process of a delay length of -1 minute, and a holding unit that holds data for one time slot is used.
And a switching step of switching to perform a delay for a time slot.
【0078】このような本発明にかかるインターリーブ
方法は、偶数長遅延を行う場合には、2バンクの記憶手
段を用いて遅延処理を行い、奇数長遅延を行う場合に
は、2バンクの記憶手段と保持手段を用いて遅延処理を
行うように切り替える。In the interleave method according to the present invention, when an even-length delay is performed, delay processing is performed by using two-bank storage means, and when an odd-length delay is performed, two-bank storage means is used. Is switched to perform delay processing using the holding means.
【0079】さらに、上述した目的を達成する本発明に
かかる復号装置は、軟入力とされる受信値に基づいて任
意のステートを通過する確率を求め、この確率を用い
て、複数の要素符号をインターリーバを介して連接して
生成された符号を繰り返し復号するための、要素符号に
対応する復号装置であって、受信値及び事前確率情報を
入力して軟出力復号を行い、各時刻における軟出力及び
/又は外部情報を生成する軟出力復号手段と、この軟出
力復号手段により生成された外部情報を入力し、インタ
ーリーバと同一の置換位置情報に基づいて、外部情報の
順序を置換して並べ替える、又は、インターリーバによ
り並べ替えられた情報の配列を元に戻すように、外部情
報の順序を置換して並べ替えるインターリーブ手段とを
備え、インターリーブ手段は、データを記憶する複数の
記憶手段と、データを1タイムスロット分だけ保持する
保持手段と、偶数長遅延を行う場合には、2バンクの記
憶手段を用いて、1タイムスロットでデータの書き込み
及び読み出しを切り替えて遅延長分の遅延処理を行い、
奇数長遅延を行う場合には、2バンクの記憶手段を用い
て、1タイムスロットでデータの書き込み及び読み出し
を切り替えて遅延長−1分の遅延処理を行うとともに、
保持手段を用いて1タイムスロット分の遅延を行うよう
に切り替える切替手段とを有することを特徴としてい
る。Further, the decoding apparatus according to the present invention that achieves the above-described object obtains a probability of passing through an arbitrary state based on a received value that is a soft input, and uses this probability to generate a plurality of element codes. A decoding device corresponding to an element code for repeatedly decoding a code generated by concatenating via an interleaver, performing soft output decoding by inputting a received value and prior probability information, and performing soft output decoding at each time. Soft output decoding means for generating output and / or external information, and inputting the external information generated by the soft output decoding means, and permuting the order of the external information based on the same replacement position information as the interleaver Interleaving means for rearranging or rearranging the order of the external information so as to restore the arrangement of the information rearranged by the interleaver. The means includes a plurality of storage means for storing data, a holding means for holding data for one time slot, and a storage means for two banks when an even-length delay is to be performed. Switch between writing and reading to perform delay processing for the delay length,
In the case of performing the odd-length delay, the storage unit of two banks is used to switch between writing and reading of data in one time slot to perform a delay process of one delay length, and
Switching means for switching so as to delay one time slot using the holding means.
【0080】このような本発明にかかる復号装置は、軟
出力復号して得られた外部情報をインターリーブ手段に
入力し、切替手段によって、偶数長遅延を行う場合に
は、2バンクの記憶手段を用いて遅延処理を行い、奇数
長遅延を行う場合には、2バンクの記憶手段と保持手段
を用いて遅延処理を行うように切り替える。In the decoding apparatus according to the present invention, the external information obtained by the soft output decoding is input to the interleave means, and when an even-length delay is performed by the switching means, the storage means of two banks is stored in the interleave means. When the delay processing is performed using the odd-length delay, switching is performed so that the delay processing is performed using the storage unit and the holding unit of the two banks.
【0081】さらにまた、上述した目的を達成する本発
明にかかる復号方法は、軟入力とされる受信値に基づい
て任意のステートを通過する確率を求め、この確率を用
いて、複数の要素符号を第1のインターリーブ工程を介
して連接して生成された符号を繰り返し復号するため
の、要素符号に対応する復号方法であって、受信値及び
事前確率情報を入力して軟出力復号を行い、各時刻にお
ける軟出力及び/又は外部情報を生成する軟出力復号工
程と、この軟出力復号工程にて生成された外部情報を入
力し、第1のインターリーブ工程と同一の置換位置情報
に基づいて、外部情報の順序を置換して並べ替える、又
は、第1のインターリーブ工程にて並べ替えられた情報
の配列を元に戻すように、外部情報の順序を置換して並
べ替える第2のインターリーブ工程とを備え、第2のイ
ンターリーブ工程は、偶数長遅延を行う場合には、2バ
ンクのデータを記憶する記憶手段を用いて、1タイムス
ロットでデータの書き込み及び読み出しを切り替えて遅
延長分の遅延処理を行い、奇数長遅延を行う場合には、
2バンクの記憶手段を用いて、1タイムスロットでデー
タの書き込み及び読み出しを切り替えて遅延長−1分の
遅延処理を行うとともに、データを1タイムスロット分
だけ保持する保持手段を用いて1タイムスロット分の遅
延を行うように切り替える切替工程を有することを特徴
としている。Further, in the decoding method according to the present invention for achieving the above-described object, a probability of passing through an arbitrary state is determined based on a received value which is a soft input, and a plurality of element codes are determined using the probability. Is a decoding method corresponding to element codes for repeatedly decoding a code generated by concatenating through a first interleaving step, performing soft output decoding by inputting a received value and prior probability information, A soft output decoding step of generating soft output and / or external information at each time, and external information generated in the soft output decoding step are input, and based on the same replacement position information as in the first interleaving step, A second input that replaces and rearranges the order of the external information, or rearranges and rearranges the order of the external information such that the arrangement of the information rearranged in the first interleaving step is restored. A second interleaving step, in the case of performing an even-length delay, switching between writing and reading of data in one time slot using storage means for storing data of two banks, and When the odd-length delay is performed by
Switching between writing and reading of data in one time slot is performed by using storage means of two banks to perform a delay process of a delay length of −1, and holding means for holding data for one time slot is used for one time slot. It is characterized by having a switching step of switching to perform a delay of one minute.
【0082】このような本発明にかかる復号方法は、軟
出力復号して得られた外部情報を第2のインターリーブ
工程にて用いるように入力し、偶数長遅延を行う場合に
は、2バンクの記憶手段を用いて遅延処理を行い、奇数
長遅延を行う場合には、2バンクの記憶手段と保持手段
を用いて遅延処理を行うように切り替える。In the decoding method according to the present invention, the external information obtained by soft-output decoding is input to be used in the second interleaving step, and when an even-length delay is performed, two banks of When the delay processing is performed by using the storage means and the odd-length delay is performed, switching is performed so that the delay processing is performed by using the storage means and the holding means of two banks.
【0083】また、上述した目的を達成する本発明にか
かる復号装置は、軟入力とされる受信値に基づいて任意
のステートを通過する確率を求め、この確率を用いて、
複数の要素符号をインターリーバを介して連接して生成
された符号を繰り返し復号する復号装置であって、当該
復号装置は、連接された複数の要素復号器からなり、こ
れらの要素復号器は、それぞれ、受信値及び事前確率情
報を入力して軟出力復号を行い、各時刻における軟出力
及び/又は外部情報を生成する軟出力復号手段と、この
軟出力復号手段により生成された外部情報を入力し、イ
ンターリーバと同一の置換位置情報に基づいて、外部情
報の順序を置換して並べ替える、又は、インターリーバ
により並べ替えられた情報の配列を元に戻すように、外
部情報の順序を置換して並べ替えるインターリーブ手段
とを備え、インターリーブ手段は、データを記憶する複
数の記憶手段と、データを1タイムスロット分だけ保持
する保持手段と、偶数長遅延を行う場合には、2バンク
の記憶手段を用いて、1タイムスロットでデータの書き
込み及び読み出しを切り替えて遅延長分の遅延処理を行
い、奇数長遅延を行う場合には、2バンクの記憶手段を
用いて、1タイムスロットでデータの書き込み及び読み
出しを切り替えて遅延長−1分の遅延処理を行うととも
に、保持手段を用いて1タイムスロット分の遅延を行う
ように切り替える切替手段とを有することを特徴として
いる。Further, the decoding apparatus according to the present invention for achieving the above-described object obtains a probability of passing through an arbitrary state based on a received value that is a soft input, and uses this probability to calculate
A decoding device that repeatedly decodes a code generated by concatenating a plurality of element codes via an interleaver, the decoding apparatus includes a plurality of concatenated element decoders, and these element decoders are A soft output decoding means for inputting a received value and prior probability information and performing soft output decoding to generate soft output and / or external information at each time, and an external information generated by the soft output decoding means. Then, based on the same replacement position information as the interleaver, the order of the external information is replaced and rearranged, or the order of the external information is replaced so that the arrangement of the information rearranged by the interleaver is restored. Interleaving means for rearranging the data, the interleaving means comprising: a plurality of storage means for storing data; holding means for holding data for one time slot; When performing a long delay, two banks of storage means are used to switch between writing and reading of data in one time slot to perform delay processing for the delay length. To perform an odd length delay, two banks are used. A switching unit that switches between writing and reading of data in one time slot to perform a delay process of one delay time by using the storage unit, and a switching unit that performs delay of one time slot by using a holding unit. It is characterized by having.
【0084】このような本発明にかかる復号装置は、繰
り返し復号を行う際に、軟出力復号して得られた外部情
報をインターリーブ手段に入力し、切替手段によって、
偶数長遅延を行う場合には、2バンクの記憶手段を用い
て遅延処理を行い、奇数長遅延を行う場合には、2バン
クの記憶手段と保持手段を用いて遅延処理を行うように
切り替える。In the decoding apparatus according to the present invention, when iterative decoding is performed, external information obtained by soft output decoding is input to the interleaving means, and the switching means outputs
When the even-length delay is performed, the delay processing is performed using the two-bank storage unit, and when the odd-length delay is performed, the delay processing is performed using the two-bank storage unit and the holding unit.
【0085】さらに、上述した目的を達成する本発明に
かかる復号方法は、軟入力とされる受信値に基づいて任
意のステートを通過する確率を求め、この確率を用い
て、複数の要素符号を第1のインターリーブ工程を介し
て連接して生成された符号を繰り返し復号する復号方法
であって、当該復号方法は、複数の要素復号工程が連続
して行われるものであり、これらの要素復号工程は、そ
れぞれ、受信値及び事前確率情報を入力して軟出力復号
を行い、各時刻における軟出力及び/又は外部情報を生
成する軟出力復号工程と、この軟出力復号工程にて生成
された外部情報を入力し、第1のインターリーブ工程と
同一の置換位置情報に基づいて、外部情報の順序を置換
して並べ替える、又は、第1のインターリーブ工程にて
並べ替えられた情報の配列を元に戻すように、外部情報
の順序を置換して並べ替える第2のインターリーブ工程
とを備え、第2のインターリーブ工程は、偶数長遅延を
行う場合には、2バンクのデータを記憶する記憶手段を
用いて、1タイムスロットでデータの書き込み及び読み
出しを切り替えて遅延長分の遅延処理を行い、奇数長遅
延を行う場合には、2バンクの記憶手段を用いて、1タ
イムスロットでデータの書き込み及び読み出しを切り替
えて遅延長−1分の遅延処理を行うとともに、データを
1タイムスロット分だけ保持する保持手段を用いて1タ
イムスロット分の遅延を行うように切り替える切替工程
を有することを特徴としている。Further, in the decoding method according to the present invention for achieving the above-mentioned object, a probability of passing through an arbitrary state is obtained based on a received value which is a soft input, and a plurality of element codes are obtained by using the probability. A decoding method for repeatedly decoding codes generated by concatenation through a first interleaving step, wherein the decoding method includes a plurality of element decoding steps that are continuously performed. Is a soft output decoding step of inputting a received value and prior probability information and performing soft output decoding to generate soft output and / or external information at each time, and an external output generated in the soft output decoding step. Information is input and the order of the external information is replaced and rearranged based on the same replacement position information as in the first interleaving step, or the information rearranged in the first interleaving step. And a second interleaving step of permuting and rearranging the order of the external information so as to restore the arrangement. The second interleaving step stores data of two banks when an even-length delay is performed. Using the storage means, data writing and reading are switched in one time slot to perform a delay process for the delay length. When an odd-length delay is performed, the storage means of two banks is used to store data in one time slot. And a switching step for performing a delay process of one delay slot by switching between writing and reading of data, and performing a delay of one time slot using a holding unit that holds data for one time slot. Features.
【0086】このような本発明にかかる復号方法は、繰
り返し復号を行う際に、軟出力復号して得られた外部情
報を第2のインターリーブ工程にて用いるように入力
し、偶数長遅延を行う場合には、2バンクの記憶手段を
用いて遅延処理を行い、奇数長遅延を行う場合には、2
バンクの記憶手段と保持手段を用いて遅延処理を行うよ
うに切り替える。In such a decoding method according to the present invention, when performing iterative decoding, external information obtained by soft-output decoding is input so as to be used in the second interleaving step, and an even-length delay is performed. In this case, delay processing is performed using the storage means of two banks.
Switching is performed so that delay processing is performed using the storage means and the holding means of the bank.
【0087】[0087]
【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について図面を参照しながら詳細に説明す
る。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0088】この実施の形態は、図1に示すように、デ
ィジタル情報を図示しない送信装置が備える符号化装置
1により符号化し、その出力を雑音のある無記憶通信路
2を介して図示しない受信装置に入力して、この受信装
置が備える復号装置3により復号する通信モデルに適用
したデータ送受信システムである。In this embodiment, as shown in FIG. 1, digital information is encoded by an encoding device 1 provided in a transmitting device (not shown), and its output is received via a no-memory communication channel 2 with noise. This is a data transmission / reception system applied to a communication model that is input to a device and is decoded by a decoding device 3 included in the receiving device.
【0089】このデータ送受信システムにおいて、符号
化装置1は、畳み込み符号等のトレリス符号を要素符号
とする並列連接畳み込み符号(Parallel Concatenated
Convolutional Codes;以下、PCCCと記す。)又は
縦列連接畳み込み符号(Serially Concatenated Convol
utional Codes;以下、SCCCと記す。)や、これら
のPCCC又はSCCCを応用して多値変調と組み合わ
せたターボ符号化変調(Turbo Trellis Coded Modulati
on;以下、TTCMと記す。)又は縦列連接符号化変調
(Serial Concatenated Trellis Coded Modulation;以
下、SCTCMと記す。)を行うものとして構成され
る。これらの符号化は、いわゆるターボ符号化(Turbo
coding)の一種として知られているものである。In this data transmission / reception system, the encoding device 1 uses a parallel concatenated code (Parallel Concatenated) using trellis codes such as convolutional codes as element codes.
Convolutional Codes; hereinafter, referred to as PCCC. ) Or tandem concatenated convolutional code (Serially Concatenated Convol
utional Codes; hereinafter, referred to as SCCC. ) Or Turbo Trellis Coded Modulati (Turbo Trellis Coded Modulati
on; hereinafter, referred to as TTCM. ) Or serial concatenated Trellis Coded Modulation (hereinafter, referred to as SCTCM). These encodings are called turbo encoding (Turbo encoding).
coding).
【0090】一方、復号装置3は、符号化装置1により
符号化がなされた符号の復号を行うものであって、「Ro
bertson, Villebrun and Hoeher, “A comparison of o
ptimal and sub-optimal MAP decoding algorithms ope
rating in the domain”, IEEE Int. Conf. on Communi
cations, pp. 1009-1013, June 1995」に記載されてい
るMax−Log−MAPアルゴリズム又はLog−M
APアルゴリズム(以下、Max−Log−BCJRア
ルゴリズム又はLog−BCJRアルゴリズムと称す
る。)に基づく最大事後確率(Maximum A Posteriori p
robability;以下、MAPと記す。)復号を行い、いわ
ゆる確率α,β,γ、及び軟出力(soft-output)λを
自然対数を用いて対数尤度(log likelihood)の形式で
対数表記した対数尤度Iα,Iβ,Iγ、及びいわゆる
事後確率情報(a posteriori probability informatio
n)に対応する対数軟出力Iλを求める軟出力復号回路
と、入力したデータを並べ替えるインターリーバとを少
なくとも含むモジュールを、1つの要素復号器とし、複
数の要素復号器を連接することによって、繰り返し復号
を行うものとして構成される。On the other hand, the decoding device 3 is for decoding the code coded by the coding device 1,
bertson, Villebrun and Hoeher, “A comparison of o
ptimal and sub-optimal MAP decoding algorithms ope
rating in the domain ”, IEEE Int. Conf. on Communi
cations, pp. 1009-1013, June 1995 ", the Max-Log-MAP algorithm or Log-M.
The maximum posterior probability (Maximum A Posteriori p) based on the AP algorithm (hereinafter referred to as Max-Log-BCJR algorithm or Log-BCJR algorithm).
robability; hereinafter, referred to as MAP. ) Decoding, so-called probabilities α, β, γ and soft-output λ are expressed in logarithmic likelihood (log likelihood) using natural logarithm, and log likelihoods Iα, Iβ, Iγ, And so-called posteriori probability informatio
n) a module including at least a soft output decoding circuit for obtaining a log soft output Iλ corresponding to n) and an interleaver for rearranging input data is regarded as one element decoder, and a plurality of element decoders are connected. It is configured to perform iterative decoding.
【0091】特に、復号装置3は、軟出力復号して得ら
れたいわゆる外部情報(extrinsicinformation)をイン
ターリーバに入力し、偶数長遅延を行う場合には、2バ
ンクのRAM(Random Access Memory)を用いて遅延処
理を行い、奇数長遅延を行う場合には、2バンクのRA
Mとレジスタとを用いて遅延処理を行うように切り替え
ることによって、偶数長遅延及び奇数長遅延の両方に対
応することができるものである。In particular, the decoding device 3 inputs so-called external information (extrinsic information) obtained by soft-output decoding to the interleaver, and performs an even-length delay by using a two-bank RAM (Random Access Memory). When an odd length delay is performed by using the
By switching to perform delay processing using M and a register, it is possible to cope with both the even-length delay and the odd-length delay.
【0092】なお、以下では、復号装置3における各要
素復号器は、Log−BCJRアルゴリズムに基づくM
AP復号を行うものとして説明する。[0092] In the following, each element decoder in the decoding device 3 performs M-based decoding based on the Log-BCJR algorithm.
Description will be made assuming that AP decoding is performed.
【0093】以下、下記目次に沿って内容を説明してい
く。Hereinafter, the contents will be described according to the following table of contents.
【0094】目次 1. PCCC、SCCC、TTCM及びSCTCMに
よる符号化・復号を行う符号化装置及び復号装置の概略 1−1 PCCCによる符号化・復号を行う符号化装
置及び復号装置 1−2 SCCCによる符号化・復号を行う符号化装
置及び復号装置 2. 要素復号器の詳細 2−1 要素復号器の全体構成 2−2 軟出力復号回路の詳細 2−3 インターリーバの詳細 3. 要素復号器を連接して構成される復号装置 4. 要素復号器の全体に関する特徴 4−1 符号尤度の切り替え機能 4−2 受信値の遅延機能 4−3 復号受信値選択機能 4−4 復号用の記憶回路と遅延用の記憶回路の共用 4−5 フレーム先頭情報の遅延機能 4−6 軟出力復号回路又はインターリーバ単体動作
機能 4−7 遅延モード切り替え機能 4−8 次段情報生成機能 4−9 システム検証機能 5. 軟出力復号回路に関する特徴 5−1 符号情報の持たせ方 5−1−1 トレリス上の全枝の入出力パターンの算出 5−1−2 遷移元のステートと遷移先のステートとの
間での番号付け 5−1−3 時間軸に沿った番号付け及び時間軸とは逆
順に沿った番号付け 5−1−4 トレリス全体の一意性に基づく番号付け 5−2 終結情報の入力方法 5−2−1 入力ビット数分の情報の終結期間分の入力 5−2−2 終結ステートを示す情報の1タイムスロッ
トでの入力 5−3 消去位置の処理 5−4 対数尤度Iγの算出及び分配 5−4−1 全入出力パターン分の対数尤度Iγの算出
・分配 5−4−2 少なくとも一部の入出力パターン分の対数
尤度Iγの算出・分配 5−4−3 全入出力パターン分の対数尤度Iγに対す
る1時刻毎の正規化 5−4−4 少なくとも一部の入出力パターン分の対数
尤度Iγに対する正規化 5−5 対数尤度Iα,Iβの算出 5−5−1 対数尤度Iαと対数尤度Iγとの和の算出 5−5−2 パラレルパスに対する前処理 5−5−3 加算比較選択回路の共用 5−5−4 対数軟出力Iλの算出用の対数尤度Iγの
出力 5−5−5 パラレルパスに対する対数尤度Iαと対数
尤度Iγとの和の算出 5−5−6 符号構成に応じた対数尤度の選択 5−5−7 対数尤度Iα,Iβに対する正規化 5−5−8 log−sum補正における補正項の算出 5−5−9 log−sum演算における選択用の制御
信号の生成 5−6 対数軟出力Iλの算出 5−6−1 イネーブル信号を用いたlog−sum演
算の累積加算演算 5−6−2 イネーブル信号を用いないlog−sum
演算の累積加算演算 5−7 外部情報に対する正規化 5−8 受信値の硬判定 6. インターリーバに関する特徴 6−1 複数種類のインターリーブ機能 6−2 インターリーブ用の記憶回路と遅延用の記憶
回路の共用 6−3 クロック阻止信号による記憶回路の動作制御 6−4 デインターリーブ機能 6−5 書き込みアドレス及び読み出しアドレスの発
生 6−6 インターリーブ長分の遅延機能 6−7 アドレス空間の利用方法 6−8 パーシャルライト機能によるデータの書き込
み及び読み出し 6−9 偶数長遅延及び奇数長遅延への対応 6−10 入出力順序入れ替え機能 7. まとめ[0094] eyes next 1. Overview of Encoding and Decoding Devices for Encoding and Decoding by PCCC, SCCC, TTCM, and SCTCM 1-1 Encoding and Decoding Devices for Encoding and Decoding by PCCC 1-2 Encoding and Decoding by SCCC 1. Encoding device and decoding device 2. Details of element decoder 2-1 Overall configuration of element decoder 2-2 Details of soft output decoding circuit 2-3 Details of interleaver 3. Decoding device configured by connecting elemental decoders Features of Entire Decoder 4-1 Code Likelihood Switching Function 4-2 Received Value Delay Function 4-3 Decoded Received Value Selection Function 4-4 Sharing of Decoding Storage Circuit and Delay Storage Circuit 4- 5 Frame delay information delay function 4-6 Soft output decoding circuit or interleaver single operation function 4-7 Delay mode switching function 4-8 Next stage information generation function 4-9 System verification function Features of Soft Output Decoding Circuit 5-1 How to Have Code Information 5-1-1 Calculation of Input / Output Patterns of All Branches on Trellis 5-1-2 Between Transition Source State and Transition Destination State Numbering 5-1-3 Numbering along time axis and numbering in reverse order to time axis 5-1-4 Numbering based on uniqueness of entire trellis 5-2 Method of inputting termination information 5-2 -1 Input of information for the number of input bits for the termination period 5-2-2 Input of information indicating the termination state in one time slot 5-3 Erasing position processing 5-4 Calculation and distribution of log likelihood Iγ 5 -4-1 Calculation and distribution of log likelihood Iγ for all input / output patterns 5-4-2 Calculation / distribution of log likelihood Iγ for at least some input / output patterns 5-4-3 For all input / output patterns Of logarithmic likelihood Iγ for each time point 5-4- Normalization of log likelihood Iγ for at least a part of input / output patterns 5-5 Calculation of log likelihood Iα and Iβ 5-5-1 Calculation of sum of log likelihood Iα and log likelihood Iγ 5-5 2 Preprocessing for Parallel Path 5-5-3 Sharing of Addition and Comparison Circuit 5-5-4 Output of Log Likelihood Iγ for Calculation of Log Soft Output Iλ 5-5-5 Log Likelihood Iα and Log for Parallel Path Calculation of the sum with likelihood Iγ 5-5-6 Selection of log likelihood according to code configuration 5-5-7 Normalization for log likelihood Iα and Iβ 5-5-8 Correction term in log-sum correction Calculation 5-5-9 Generation of control signal for selection in log-sum operation 5-6 Calculation of log soft output Iλ 5-6-1 Cumulative addition operation of log-sum operation using enable signal 5-6-2 Log-sum without using enable signal
5. Cumulative addition of calculation 5-7 Normalization for external information 5-8 Hard decision of received value Characteristics of Interleaver 6-1 Plural Types of Interleave Function 6-2 Sharing of Interleave Memory Circuit and Delay Memory Circuit 6-3 Operation Control of Memory Circuit by Clock Blocking Signal 6-4 Deinterleave Function 6-5 Write Generation of Address and Read Address 6-6 Delay Function for Interleave Length 6-7 How to Use Address Space 6-8 Writing and Reading Data Using Partial Write Function 6-9 Handling Even Length Delay and Odd Length Delay 6 10 I / O order change function Conclusion
【0095】1. PCCC、SCCC、TTCM及び
SCTCMによる符号化・復号を行う符号化装置及び復
号装置の概略 まず、本発明の外延をより明確にするために、本発明の
詳細な説明に先立って、図2及び図3に示すPCCCに
よる符号化・復号を行う符号化装置1’及び復号装置
3’と、図4及び図5に示すSCCCによる符号化・復
号を行う符号化装置1’’及び復号装置3’’とについ
て説明する。これらの符号化装置1’,1’’は、符号
化装置1の例として位置付けられるものであり、復号装
置3’,3’’は、復号装置3の例として位置付けられ
るものである。特に、復号装置3’,3’’は、要素復
号器を連接することにより構成可能とされるものであ
る。 1. PCCC, SCCC, TTCM and
Encoding apparatus for encoding / decoding by SCTCM and decoding
First outline of No. apparatus, in order to clarify the breadth of the present invention, prior to detailed description of the present invention, the encoding apparatus 1 'and the decoding of performing encoding and decoding by PCCC shown in FIGS. 2 and 3 The device 3 'and the coding device 1''and the decoding device 3''for performing coding / decoding by SCCC shown in FIGS. 4 and 5 will be described. These encoding devices 1 ′ and 1 ″ are positioned as examples of the encoding device 1, and the decoding devices 3 ′ and 3 ″ are positioned as an example of the decoding device 3. In particular, the decoding devices 3 ′ and 3 ″ can be configured by connecting elementary decoders.
【0096】1−1 PCCCによる符号化・復号を行
う符号化装置及び復号装置 最初に、PCCCによる符号化を行う符号化装置1’
と、この符号化装置1’による符号の復号を行う復号装
置3’について説明する。 1-1 Perform encoding / decoding by PCCC
Encoding device and decoding device First, an encoding device 1 'that performs encoding by PCCC.
And a decoding device 3 'for decoding a code by the coding device 1'.
【0097】符号化装置1’としては、図2に示すよう
に、入力したデータを遅延させる遅延器11と、畳み込
み演算を行う2つの畳み込み符号化器12,14と、入
力したデータの順序を並べ替えるインターリーバ13と
を備えるものがある。この符号化装置1’は、入力した
1ビットの入力データD1に対して、符号化率が“1/
3”の並列連接畳み込み演算を行い、3ビットの出力デ
ータD4,D5,D6を生成し、例えば2相位相(Bina
ry Phase Shift Keying;以下、BPSKと記す。)変
調方式や4相位相(Quadrature Phase Shift Keying;
以下、QPSKと記す。)変調方式による変調を行う図
示しない変調器を介して外部に出力する。As shown in FIG. 2, the encoding device 1 'includes a delay unit 11 for delaying input data, two convolutional encoders 12 and 14 for performing a convolution operation, and an order of the input data. Some include an interleaver 13 for rearranging. The encoding apparatus 1 ′ has an encoding rate of “1/1” for the input 1-bit input data D1.
3 "parallel convolution operation is performed to generate 3-bit output data D4, D5, and D6.
ry Phase Shift Keying; hereinafter referred to as BPSK. ) Modulation method and Quadrature Phase Shift Keying;
Hereinafter, it is described as QPSK. ) Output to the outside via a modulator (not shown) that performs modulation by a modulation method.
【0098】遅延器11は、3ビットの出力データD
4,D5,D6が出力されるタイミングを合わせるため
に備えられるものであって、1ビットの入力データD1
を入力すると、この入力データD1をインターリーバ1
3が要する処理時間と同時間だけ遅延させる。遅延器1
1は、遅延させて得られた遅延データD2を、出力デー
タD4として外部に出力するとともに、後段の畳み込み
符号化器12に供給する。The delay unit 11 outputs 3-bit output data D
4, D5, and D6 are provided to match the output timing, and the 1-bit input data D1
Is input, the input data D1 is transferred to the interleaver 1
3 is delayed by the same time as the processing time required. Delay device 1
1 outputs the delayed data D2 obtained by delaying to the outside as output data D4, and supplies the output data D4 to the convolutional encoder 12 at the subsequent stage.
【0099】畳み込み符号化器12は、遅延器11から
出力された1ビットの遅延データD2を入力すると、こ
の遅延データD2に対して畳み込み演算を行い、演算結
果を出力データD5として外部に出力する。Upon receiving the 1-bit delay data D2 output from the delay unit 11, the convolution encoder 12 performs a convolution operation on the delay data D2 and outputs the operation result as output data D5 to the outside. .
【0100】インターリーバ13は、1つのビット系列
からなる入力データD1を入力し、この入力データD1
を構成する各ビットの順序を並べ替え、生成したインタ
ーリーブデータD3を後段の畳み込み符号化器14に供
給する。The interleaver 13 inputs the input data D1 composed of one bit sequence, and inputs the input data D1.
Are rearranged, and the generated interleaved data D3 is supplied to the subsequent convolutional encoder 14.
【0101】畳み込み符号化器14は、インターリーバ
13から供給される1ビットのインターリーブデータD
3を入力すると、このインターリーブデータD3に対し
て畳み込み演算を行い、演算結果を出力データD6とし
て外部に出力する。The convolutional encoder 14 outputs 1-bit interleaved data D supplied from the interleaver 13.
When 3 is input, a convolution operation is performed on the interleaved data D3, and the operation result is output to the outside as output data D6.
【0102】このような符号化装置1’は、1ビットの
入力データD1を入力すると、この入力データD1を組
織成分の出力データD4として、遅延器11を介してそ
のまま外部に出力するとともに、畳み込み符号化器12
による遅延データD2の畳み込み演算の結果得られる出
力データD5と、畳み込み符号化器14によるインター
リーブデータD3の畳み込み演算の結果得られる出力デ
ータD6とを外部に出力することによって、全体とし
て、符号化率が“1/3”の並列連接畳み込み演算を行
う。この符号化装置1’により符号化されたデータは、
図示しない変調器により所定の変調方式に基づいて信号
点のマッピングが行われ、無記憶通信路2を介して受信
装置に出力される。When such an encoding device 1 'receives 1-bit input data D1, it outputs the input data D1 as the tissue component output data D4 to the outside as it is via the delay unit 11, and performs convolution. Encoder 12
The output data D5 obtained as a result of the convolution operation of the delayed data D2 according to the above and the output data D6 obtained as a result of the convolution operation of the interleaved data D3 by the convolution encoder 14 are output to the outside, so that the overall coding rate Performs the parallel concatenation operation of “1 /”. The data encoded by the encoding device 1 '
Signal points are mapped by a modulator (not shown) based on a predetermined modulation method, and output to the receiving device via the memoryless communication path 2.
【0103】一方、符号化装置1’による符号の復号を
行う復号装置3’としては、図3に示すように、軟出力
復号を行う2つの軟出力復号回路15,17と、入力し
たデータの順序を並べ替えるインターリーバ16と、入
力したデータの順序を元に戻す2つのデインターリーバ
18,20と、2つのデータを加算する加算器19とを
備えるものがある。この復号装置3’は、無記憶通信路
2上で発生したノイズの影響により軟入力(soft-inpu
t)とされる受信値D7から符号化装置1’における入
力データD1を推定し、復号データD13として出力す
る。On the other hand, as shown in FIG. 3, a decoding device 3 'for decoding a code by the coding device 1' includes two soft output decoding circuits 15 and 17 for performing soft output decoding, and Some include an interleaver 16 for rearranging the order, two deinterleavers 18 and 20 for restoring the order of the input data, and an adder 19 for adding the two data. The decoding device 3 ′ has a soft input (soft-inpu
The input data D1 in the encoding device 1 'is estimated from the received value D7 as t) and output as decoded data D13.
【0104】軟出力復号回路15は、符号化装置1’に
おける畳み込み符号化器12に対応して備えられるもの
であり、Log−BCJRに基づくMAP復号を行う。
軟出力復号回路15は、軟入力の受信値D7を入力する
とともに、デインターリーバ18から出力された軟入力
の情報ビットに対する事前確率情報(a priori probabi
lity information)D8を入力し、これらの受信値D7
と事前確率情報D8とを用いて、軟出力復号を行う。そ
して、軟出力復号回路15は、符号の拘束条件により求
められる情報ビットに対する外部情報D9を生成し、こ
の外部情報D9を後段のインターリーバ16に軟出力と
して出力する。The soft output decoding circuit 15 is provided corresponding to the convolutional encoder 12 in the encoding device 1 ', and performs MAP decoding based on Log-BCJR.
The soft output decoding circuit 15 receives the soft input received value D7 and a priori probability information (a priori probabi) for the soft input information bits output from the deinterleaver 18.
lity information) D8, and these received values D7
And soft-output decoding using the prior probability information D8. Then, the soft-output decoding circuit 15 generates external information D9 for the information bits determined by the code constraint condition, and outputs the external information D9 to the interleaver 16 at the subsequent stage as a soft output.
【0105】インターリーバ16は、軟出力復号回路1
5から出力された軟入力である情報ビットに対する外部
情報D9に対して、符号化装置1’におけるインターリ
ーバ13と同一の置換位置情報に基づいたインターリー
ブを施す。インターリーバ16は、インターリーブして
得られたデータを後段の軟出力復号回路17における情
報ビットに対する事前確率情報D10として出力すると
ともに、後段の加算器19に出力する。The interleaver 16 is used for the soft output decoding circuit 1
Interleaving based on the same permutation position information as the interleaver 13 in the encoding device 1 'is performed on the external information D9 for the soft input information bit output from the fifth input. The interleaver 16 outputs the data obtained by the interleaving as the prior probability information D10 for the information bits in the soft output decoding circuit 17 at the subsequent stage, and outputs the data to the adder 19 at the subsequent stage.
【0106】軟出力復号回路17は、符号化装置1’に
おける畳み込み符号化器14に対応して備えられるもの
であり、軟出力復号回路15と同様に、Log−BCJ
Rアルゴリズムに基づくMAP復号を行う。軟出力復号
回路17は、軟入力の受信値D7を入力するとともに、
インターリーバ16から出力された軟入力の情報ビット
に対する事前確率情報D10を入力し、これらの受信値
D7と事前確率情報D10とを用いて、軟出力復号を行
う。そして、軟出力復号回路17は、符号の拘束条件に
より求められる情報ビットに対する外部情報D11を生
成し、この外部情報D11をデインターリーバ18に軟
出力として出力するとともに、加算器19に出力する。The soft-output decoding circuit 17 is provided corresponding to the convolutional encoder 14 in the encoding device 1 ′, and, like the soft-output decoding circuit 15, the Log-BCJ
MAP decoding based on the R algorithm is performed. The soft output decoding circuit 17 receives the soft input received value D7,
Prior probability information D10 for the soft-input information bits output from interleaver 16 is input, and soft output decoding is performed using received value D7 and prior probability information D10. Then, the soft-output decoding circuit 17 generates the external information D11 for the information bit determined by the code constraint condition, outputs the external information D11 to the deinterleaver 18 as a soft output, and outputs the external information D11 to the adder 19.
【0107】デインターリーバ18は、符号化装置1’
におけるインターリーバ13によりインターリーブされ
たインターリーブデータD3のビット配列を、元の入力
データD1のビット配列に戻すように、軟出力復号回路
17から出力される軟入力の外部情報D11にデインタ
ーリーブを施す。デインターリーバ18は、デインター
リーブして得られたデータを軟出力復号回路15におけ
る情報ビットに対する事前確率情報D8として出力す
る。[0107] The deinterleaver 18 is provided with the coding device 1 '.
The de-interleaving is performed on the soft-input external information D11 output from the soft-output decoding circuit 17 so that the bit array of the interleaved data D3 interleaved by the interleaver 13 in (1) returns to the original bit array of the input data D1. The deinterleaver 18 outputs data obtained by deinterleaving as prior probability information D8 for information bits in the soft output decoding circuit 15.
【0108】加算器19は、インターリーバ16から出
力された軟入力の情報ビットに対する事前確率情報D1
0と、軟出力復号回路17から出力された情報ビットに
対する外部情報D11とを加算する。加算器19は、得
られたデータD12を後段のデインターリーバ20に軟
出力として出力する。The adder 19 generates prior probability information D1 for the soft-input information bits output from the interleaver 16.
0 is added to the external information D11 for the information bit output from the soft output decoding circuit 17. The adder 19 outputs the obtained data D12 as a soft output to the deinterleaver 20 at the subsequent stage.
【0109】デインターリーバ20は、符号化装置1’
におけるインターリーバ13によりインターリーブされ
たインターリーブデータD3のビット配列を、元の入力
データD1のビット配列に戻すように、加算器19から
出力される軟出力のデータD12にデインターリーブを
施す。デインターリーバ20は、デインターリーブして
得られたデータを復号データD13として外部に出力す
る。[0109] The deinterleaver 20 includes the encoding device 1 '.
The de-interleaving is performed on the soft-output data D12 output from the adder 19 so that the bit array of the interleaved data D3 interleaved by the interleaver 13 is returned to the original bit array of the input data D1. The deinterleaver 20 outputs the data obtained by deinterleaving as decoded data D13 to the outside.
【0110】このような復号装置3’は、符号化装置
1’における畳み込み符号化器12,14のそれぞれに
対応する軟出力復号回路15,17を備えることによっ
て、復号複雑度が高い符号を複雑度の小さい要素に分解
し、軟出力復号回路15,17の間の相互作用により特
性を逐次的に向上させることができる。復号装置3’
は、受信値D7を受信すると、所定の繰り返し回数での
繰り返し復号を行い、この復号動作の結果得られた軟出
力の外部情報に基づいて、復号データD13を出力す
る。Such a decoding device 3 ′ includes soft output decoding circuits 15, 17 corresponding to the convolutional encoders 12, 14 in the coding device 1 ′, thereby complicating codes having high decoding complexity. By decomposing into elements having a small degree, the characteristics can be sequentially improved by the interaction between the soft output decoding circuits 15 and 17. Decoding device 3 '
Receives the received value D7, performs iterative decoding with a predetermined number of repetitions, and outputs decoded data D13 based on soft-output external information obtained as a result of this decoding operation.
【0111】なお、TTCMによる符号化を行う符号化
装置は、符号化装置1’の最終段に、例えば8相位相
(8-Phase Shift Keying;以下、8PSKと記す。)変
調方式による変調を行う変調器を備えることによって実
現することができる。また、TTCMによる符号の復号
を行う復号装置は、復号装置3’と同様の構成で実現す
ることができ、受信値として、同相成分及び直交成分の
シンボルを直接入力することになる。The encoding apparatus that performs encoding by TTCM performs modulation by, for example, an 8-phase shift keying (hereinafter, referred to as 8PSK) modulation method at the last stage of the encoding apparatus 1 '. This can be realized by providing a modulator. Also, a decoding device that decodes a code by TTCM can be realized with the same configuration as the decoding device 3 ′, and directly receives in-phase component and quadrature component symbols as received values.
【0112】1−2 SCCCによる符号化・復号を行
う符号化装置及び復号装置 つぎに、SCCCによる符号化を行う符号化装置1’’
と、この符号化装置1’’による符号の復号を行う復号
装置3’’について説明する。 1-2 Perform encoding / decoding by SCCC
Encoding device and decoding device Next, an encoding device 1 ″ that performs encoding by SCCC
And a decoding device 3 ″ for decoding a code by the coding device 1 ″.
【0113】符号化装置1’’としては、図4に示すよ
うに、外符号と呼ばれる符号の符号化を行う畳み込み符
号化器31と、入力したデータの順序を並べ替えるイン
ターリーバ32と、内符号と呼ばれる符号の符号化を行
う畳み込み符号化器33とを備えるものがある。この符
号化装置1’’は、入力した1ビットの入力データD2
1に対して、符号化率が“1/3”の縦列連接畳み込み
演算を行い、3ビットの出力データD26,D27,D
28を生成し、例えばBPSK変調方式やQPSK変調
方式による変調を行う図示しない変調器を介して外部に
出力する。As shown in FIG. 4, the encoding apparatus 1 ″ includes a convolutional encoder 31 for encoding a code called an outer code, an interleaver 32 for rearranging the order of input data, and an inner Some include a convolutional encoder 33 for encoding a code called a code. The encoding device 1 ″ receives input 1-bit input data D2
1, a cascade convolution operation with an encoding rate of "1/3" is performed, and 3-bit output data D26, D27, D
28, and outputs it to the outside via a modulator (not shown) that performs modulation by, for example, the BPSK modulation method or the QPSK modulation method.
【0114】畳み込み符号化器31は、1ビットの入力
データD21を入力すると、この入力データD21に対
して畳み込み演算を行い、演算結果を2ビットの符号化
データD22,D23として後段のインターリーバ32
に供給する。すなわち、畳み込み符号化器31は、外符
号の符号化として符号化率が“1/2”の畳み込み演算
を行い、生成した符号化データD22,D23を後段の
インターリーバ32に供給する。Upon receiving the 1-bit input data D21, the convolutional encoder 31 performs a convolution operation on the input data D21, and converts the operation result into 2-bit encoded data D22 and D23 at the subsequent interleaver 32.
To supply. That is, the convolutional encoder 31 performs a convolution operation with a coding rate of “1 /” as the encoding of the outer code, and supplies the generated encoded data D22 and D23 to the interleaver 32 at the subsequent stage.
【0115】インターリーバ32は、畳み込み符号化器
31から供給された2つのビット系列からなる符号化デ
ータD22,D23を入力し、これらの符号化データD
22,D23を構成する各ビットの順序を並べ替え、生
成した2つのビット系列からなるインターリーブデータ
D24,D25を後段の畳み込み符号化器33に供給す
る。The interleaver 32 receives the coded data D22 and D23 composed of two bit sequences supplied from the convolutional coder 31, and receives these coded data D22 and D23.
The bits of the bits 22 and D23 are rearranged in order, and the generated interleaved data D24 and D25 composed of two bit sequences are supplied to the convolutional encoder 33 at the subsequent stage.
【0116】畳み込み符号化器33は、インターリーバ
32から供給される2ビットのインターリーブデータD
24,D25を入力すると、これらのインターリーブデ
ータD24,D25に対して畳み込み演算を行い、演算
結果を3ビットの出力データD26,D27,D28と
して外部に出力する。すなわち、畳み込み符号化器33
は、内符号の符号化として符号化率が“2/3”の畳み
込み演算を行い、出力データD26,D27,D28を
外部に出力する。The convolutional encoder 33 outputs the 2-bit interleaved data D supplied from the interleaver 32.
When the data 24 and D25 are input, a convolution operation is performed on the interleaved data D24 and D25, and the operation result is output to the outside as 3-bit output data D26, D27 and D28. That is, the convolutional encoder 33
Performs convolution operation with a coding rate of "2/3" as inner code coding, and outputs output data D26, D27, and D28 to the outside.
【0117】このような符号化装置1’’は、畳み込み
符号化器31により外符号の符号化として符号化率が
“1/2”の畳み込み演算を行い、畳み込み符号化器3
3により内符号の符号化として符号化率が“2/3”の
畳み込み演算を行うことによって、全体として、符号化
率が“(1/2)×(2/3)=1/3”の縦列連接畳
み込み演算を行う。この符号化装置1’’により符号化
されたデータは、図示しない変調器により所定の変調方
式に基づいて信号点のマッピングが行われ、無記憶通信
路2を介して受信装置に出力される。In the encoding apparatus 1 ″, the convolutional encoder 31 performs convolution operation with an encoding rate of “1 /” as the outer code encoding, and the convolutional encoder 3 ″
3 by performing a convolution operation with a coding rate of "2/3" as the encoding of the inner code, so that the coding rate is "(1/2) .times. (2/3) = 1/3" as a whole. Perform cascade convolution operation. The data encoded by the encoding device 1 ″ is mapped to signal points by a modulator (not shown) based on a predetermined modulation method, and is output to the receiving device via the non-storage communication channel 2.
【0118】一方、符号化装置1’’による符号の復号
を行う復号装置3’’としては、図5に示すように、軟
出力復号を行う2つの軟出力復号回路34,36と、入
力したデータの順序を元に戻すデインターリーバ35
と、入力したデータの順序を並べ替えるインターリーバ
37とを備えるものがある。この復号装置3’’は、無
記憶通信路2上で発生したノイズの影響により軟入力と
される受信値D29から符号化装置1’’における入力
データD21を推定し、復号データD36として出力す
る。On the other hand, as shown in FIG. 5, as a decoding device 3 ″ for decoding a code by the encoding device 1 ″, two soft output decoding circuits 34 and 36 for performing soft output decoding are inputted. Deinterleaver 35 that restores the order of data
And an interleaver 37 for rearranging the order of input data. The decoding device 3 ″ estimates input data D21 in the coding device 1 ″ from a received value D29 that is soft input due to the influence of noise generated on the memoryless communication channel 2, and outputs the data as decoded data D36. .
【0119】軟出力復号回路34は、符号化装置1’’
における畳み込み符号化器33に対応して備えられるも
のであり、Log−BCJRに基づくMAP復号を行
う。軟出力復号回路34は、軟入力の受信値D29を入
力するとともに、インターリーバ37から出力された軟
入力の情報ビットに対する事前確率情報D30を入力
し、これらの受信値D29と事前確率情報D30とを用
いて、Log−BCJRアルゴリズムに基づくMAP復
号を行い、内符号の軟出力復号を行う。そして、軟出力
復号回路34は、符号の拘束条件により求められる情報
ビットに対する外部情報D31を生成し、この外部情報
D31を後段のデインターリーバ35に軟出力として出
力する。なお、この外部情報D31は、符号化装置
1’’におけるインターリーバ32によりインターリー
ブされたインターリーブデータD24,D25に対応す
るものである。[0119] The soft output decoding circuit 34 is provided with the encoding device 1 ".
And performs MAP decoding based on Log-BCJR. The soft-output decoding circuit 34 receives the soft-input received value D29 and the prior-probability information D30 for the soft-input information bits output from the interleaver 37, and receives the received value D29 and the prior-probability information D30. Is used to perform MAP decoding based on the Log-BCJR algorithm, and perform soft-output decoding of the inner code. Then, the soft-output decoding circuit 34 generates the external information D31 for the information bit determined by the code constraint condition, and outputs the external information D31 to the subsequent deinterleaver 35 as a soft output. The external information D31 corresponds to the interleaved data D24 and D25 interleaved by the interleaver 32 in the encoding device 1 ″.
【0120】デインターリーバ35は、符号化装置
1’’におけるインターリーバ32によりインターリー
ブされたインターリーブデータD24,D25のビット
配列を、それぞれ、元の符号化データD22,D23の
ビット配列に戻すように、軟出力復号回路34から出力
される軟入力の外部情報D31にデインターリーブを施
す。デインターリーバ35は、デインターリーブして得
られたデータを後段の軟出力復号回路36における符号
ビットに対する事前確率情報D32として出力する。The deinterleaver 35 returns the bit arrangement of the interleaved data D24 and D25 interleaved by the interleaver 32 in the encoding apparatus 1 '' to the original bit arrangement of the encoded data D22 and D23, respectively. , And deinterleave the soft-input external information D31 output from the soft-output decoding circuit. The deinterleaver 35 outputs the data obtained by deinterleaving as prior probability information D32 for the code bits in the soft output decoding circuit 36 at the subsequent stage.
【0121】軟出力復号回路36は、符号化装置1’’
における畳み込み符号化器31に対応して備えられるも
のであり、Log−BCJRに基づくMAP復号を行
う。軟出力復号回路36は、デインターリーバ35から
出力された軟入力の符号ビットに対する事前確率情報D
32を入力するとともに、値が“0”である情報ビット
に対する事前確率情報D33を入力し、これらの事前確
率情報D32,D33を用いて、Log−BCJRアル
ゴリズムに基づくMAP復号を行い、外符号の軟出力復
号を行う。軟出力復号回路36は、符号の拘束条件によ
り求められる外部情報D34,D35を生成し、外部情
報D34を復号データD36として外部に出力するとと
もに、外部情報D35をインターリーバ37に軟出力と
して出力する。The soft output decoding circuit 36 encodes the encoding device 1 ″
And performs MAP decoding based on Log-BCJR. The soft output decoding circuit 36 generates a priori probability information D for the soft input code bit output from the deinterleaver 35.
32, and input prior probability information D33 for the information bit whose value is “0”, perform MAP decoding based on the Log-BCJR algorithm using these prior probability information D32 and D33, Perform soft output decoding. The soft-output decoding circuit 36 generates external information D34 and D35 determined by the code constraint condition, outputs the external information D34 to the outside as decoded data D36, and outputs the external information D35 to the interleaver 37 as a soft output. .
【0122】インターリーバ37は、軟出力復号回路3
6から出力された軟入力である符号ビットに対する外部
情報D35に対して、符号化装置1’’におけるインタ
ーリーバ32と同一の置換位置情報に基づいたインター
リーブを施す。インターリーバ37は、インターリーブ
して得られたデータを軟出力復号回路34における情報
ビットに対する事前確率情報D30として出力する。The interleaver 37 is provided for the soft output decoding circuit 3
Interleaving based on the same replacement position information as the interleaver 32 in the encoding device 1 ″ is performed on the external information D35 for the soft input code bit output from 6. The interleaver 37 outputs the data obtained by the interleaving as prior probability information D30 for the information bits in the soft output decoding circuit 34.
【0123】このような復号装置3’’は、符号化装置
1’’における畳み込み符号化器31,33のそれぞれ
に対応する軟出力復号回路36,34を備えることによ
って、復号装置3’と同様に、復号複雑度が高い符号を
複雑度の小さい要素に分解し、軟出力復号回路34,3
6の間の相互作用により特性を逐次的に向上させること
ができる。復号装置3’’は、受信値D29を受信する
と、所定の繰り返し回数での繰り返し復号を行い、この
復号動作の結果得られた軟出力の外部情報に基づいて、
復号データD36を出力する。The decoding device 3 ″ has soft output decoding circuits 36 and 34 corresponding to the convolutional encoders 31 and 33 in the encoding device 1 ″, respectively, and is thus similar to the decoding device 3 ′. In addition, a code having a high decoding complexity is decomposed into elements having a low complexity, and the soft output decoding circuits 34 and 3 are decomposed.
The properties can be successively improved by the interaction between the six. Upon receiving the reception value D29, the decoding device 3 ″ performs iterative decoding with a predetermined number of repetitions, and based on soft-output external information obtained as a result of this decoding operation,
The decoded data D36 is output.
【0124】なお、SCTCMによる符号化を行う符号
化装置は、符号化装置1’’の最終段に、例えば8PS
K変調方式による変調を行う変調器を備えることによっ
て実現することができる。また、SCTCMによる符号
の復号を行う復号装置は、復号装置3’’と同様の構成
で実現することができ、受信値として、同相成分及び直
交成分のシンボルを直接入力することになる。It should be noted that an encoding device that performs encoding by SCTCM includes, for example, 8PS at the last stage of the encoding device 1 ″.
This can be realized by providing a modulator that performs modulation by the K modulation method. Also, a decoding device that decodes a code by SCTCM can be realized with the same configuration as the decoding device 3 ″, and directly receives in-phase component and quadrature component symbols as received values.
【0125】2. 要素復号器の詳細 本発明の実施の形態として示す復号装置3は、図3中破
線部又は図5中破線部に示すように、軟出力復号回路と
インターリーバ若しくはデインターリーバとを少なくと
も含むモジュールを上述した要素復号器とし、複数の要
素復号器を連接してPCCC、SCCC、TTCM又は
SCTCMのうち、任意の符号を復号するものである。
ここで、デインターリーバは、インターリーバと逆の置
換位置情報に基づいてデータを並べ替えるものであるこ
とから、インターリーバの1形態として擬制することが
できる。そこで、要素復号器としては、軟出力復号回路
とインターリーバとを備えるものであればよく、インタ
ーリーブ処理とデインターリーブ処理とを、インターリ
ーバとデインターリーバとの機能の切り替えを行うこと
で実現することができる。そこで、以下では、特に区別
を要しない場合には、インターリーバはデインターリー
バの機能を併有するものとして説明する。[0125] 2. Details of Element Decoder A decoding device 3 shown as an embodiment of the present invention has a module including at least a soft-output decoding circuit and an interleaver or a deinterleaver as shown by a broken line in FIG. 3 or a broken line in FIG. Is an element decoder described above, and a plurality of element decoders are connected to decode an arbitrary code among PCCC, SCCC, TTCM, or SCTCM.
Here, since the deinterleaver rearranges data based on the replacement position information opposite to the interleaver, it can be imitated as one form of the interleaver. Therefore, any element decoder may be used as long as it has a soft-output decoding circuit and an interleaver, and realizes interleaving and deinterleaving by switching functions between the interleaver and the deinterleaver. be able to. Therefore, in the following, in the case where no distinction is required, description will be made assuming that the interleaver also has a deinterleaver function.
【0126】さて、このような復号装置3における要素
復号器について、以下詳細に説明する。なお、以下で
は、必要に応じて、符号化装置1における各要素符号化
器が備えるシフトレジスタの内容を表すM個のステート
(遷移状態)をm(0,1,・・・,M−1)で表し、
時刻tのステートをStで表す。さらに、1タイムスロ
ットにkビットの情報が入力されるものとすると、時刻
tにおける入力をit=(it1,it2,・・・,itk)
で表し、入力系統をI1 T=(i1,i2,・・・,iT)
で表す。このとき、ステートm’からステートmへの遷
移がある場合には、その遷移に対応する情報ビットをi
(m’,m)=(i1(m’,m),i2(m’,m),
・・・,ik(m’,m))で表す。さらにまた、1タ
イムスロットにnビットの符号が出力されるものとする
と、時刻tにおける出力をxt=(xt1,xt2,・・
・,xtn)で表し、出力系統をX1 T=(x1,x2,・・
・,x T)で表す。このとき、ステートm’からステー
トmへの遷移がある場合には、その遷移に対応する符号
ビットをx(m’,m)=(x1(m’,m),x
2(m’,m),・・・,xn(m’,m))で表す。ま
た、無記憶通信路2は、X1 Tを入力とし、Y1 Tを出力す
るものとする。ここで、1タイムスロットにnビットの
受信値が出力されるものとすると、時刻tにおける出力
をyt=(yt1,yt2,・・・,ytn)で表し、Y1 T=
(y1,y2,・・・,yT)で表す。Now, the elements in such a decoding device 3
The decoder will be described in detail below. In addition, below
Is, if necessary, used for each element encoding in the encoding device 1.
States representing the contents of the shift register of the device
(Transition state) is represented by m (0, 1,..., M−1),
The state at time t is StExpressed by In addition, one time slot
Assuming that k-bit information is input to the
The input at t is it= (It1, It2, ..., itk)
And the input system is I1 T= (I1, ITwo, ..., iT)
Expressed by At this time, the transition from state m 'to state m
If there is a transition, the information bit corresponding to the transition is set to i
(M ', m) = (i1(M ', m), iTwo(M ', m),
..., ik(M ', m)). Furthermore, one
It is assumed that an n-bit code is output to the time slot.
And the output at time t is xt= (Xt1, Xt2, ...
・, Xtn) And the output system is X1 T= (X1, XTwo, ...
・, X T). At this time, stay from state m '
If there is a transition to m, the code corresponding to that transition
Let the bits be x (m ', m) = (x1(M ', m), x
Two(M ', m), ..., xn(M ', m)). Ma
The memoryless communication path 2 is X1 T, And Y1 TOutput
Shall be. Here, one time slot has n bits.
Assuming that the received value is output, the output at time t
To yt= (Yt1, Yt2, ..., ytn) And Y1 T=
(Y1, YTwo, ..., yT).
【0127】2−1 要素復号器の全体構成 ここでは、要素復号器の全体構成について、図6乃至図
8を用いて説明する。 2-1 Overall Configuration of Element Decoder Here, the overall configuration of the element decoder will be described with reference to FIGS.
【0128】図6に概略を示す要素復号器50は、大規
模集積回路(Large‐Scale Integrated circuit;以
下、LSIと記す。)として各部を単一半導体基板に集
積させ、1チップとして構成される。要素復号器50
は、各部を制御する制御回路60と、復号する受信値を
選択する復号受信値選択回路70と、フレームの先頭を
検出するエッジ検出回路80と、軟出力復号を行う軟出
力復号回路90と、入力したデータの順序を並べ替える
インターリーバ100と、このインターリーバ100が
参照する置換先のアドレスデータを保持するアドレス用
記憶回路110と、10個のセレクタ1201,12
02,1203,1204,1205,1206,1207,
1208,1209,12010と、システムの検証のため
に用いられる信号線130とを備える。The element decoder 50 schematically shown in FIG. 6 is configured as a large-scale integrated circuit (hereinafter, referred to as an LSI) in which each unit is integrated on a single semiconductor substrate, and is configured as one chip. . Element decoder 50
Includes a control circuit 60 for controlling each unit, a decoded reception value selection circuit 70 for selecting a reception value to be decoded, an edge detection circuit 80 for detecting the head of a frame, a soft output decoding circuit 90 for performing soft output decoding, An interleaver 100 that rearranges the order of the input data, an address storage circuit 110 that holds replacement destination address data referred to by the interleaver 100, and ten selectors 120 1 , 12
0 2, 120 3, 120 4, 120 5, 120 6, 120 7,
120 8 , 120 9 , 120 10 and a signal line 130 used for system verification.
【0129】ここで、同図に示す要素復号器50の左半
分部分の詳細を図7に示し、右半分部分の詳細を図8に
示す。Here, FIG. 7 shows details of the left half of the element decoder 50 shown in FIG. 7, and FIG. 8 shows details of the right half.
【0130】制御回路60は、復号受信値選択回路7
0、軟出力復号回路90、インターリーバ100、アド
レス用記憶回路110、及び、9個のセレクタ12
02,1203,1204,1205,1206,1207,
1208,1209,12010に対して、それぞれ、各種
情報を生成して供給するとともに、アドレス用記憶回路
110からの情報を受け取り、各部の動作を制御する。The control circuit 60 controls the decoding reception value selection circuit 7
0, a soft output decoding circuit 90, an interleaver 100, an address storage circuit 110, and nine selectors 12
0 2, 120 3, 120 4, 120 5, 120 6, 120 7,
Various kinds of information are generated and supplied to each of 120 8 , 120 9 , and 120 10 , and information from the address storage circuit 110 is received to control the operation of each unit.
【0131】具体的には、制御回路60は、復号受信値
選択回路70に対して、受信値R(受信値TR)のう
ち、復号すべき受信値である復号受信値TSRを選択さ
せるための受信値選択情報CRSを生成して供給する。More specifically, the control circuit 60 causes the decoded received value selection circuit 70 to select a decoded received value TSR which is a received value to be decoded from the received values R (received values TR). Generates and supplies received value selection information CRS.
【0132】また、制御回路60は、軟出力復号回路9
0に対して、受信値Rとして入力されるデータが、実際
には受信値又は外部情報のいずれであるのか、さらに
は、符号化装置1がTTCMやSCTCMによる符号化
を行うものであった場合におけるI/Q値であるのか、
といった受信値Rの形式を示す受信値形式情報CRTY
と、事前確率情報がビット単位で入力されるのかシンボ
ル単位で入力されるのか、といった事前確率情報の形式
を示す事前確率情報形式情報CAPPと、符号化装置1
における要素符号化器の符号化率を示す符号化率情報C
RATと、符号化装置1における要素符号化器の生成行
列を示す生成行列情報CGと、符号化装置1がTTCM
やSCTCMによる符号化を行うものであった場合にお
ける信号点の配置を示す信号点配置情報CSIGとを生
成して供給する。The control circuit 60 controls the soft output decoding circuit 9
0, whether the data input as the received value R is actually the received value or the external information, and furthermore, the case where the encoding device 1 performs encoding by TTCM or SCTCM. Is the I / Q value at
Value format information CRTY indicating the format of the received value R
And prior probability information format information CAPP indicating the format of prior probability information such as whether prior probability information is input in units of bits or symbols.
Rate information C indicating the coding rate of the elementary encoder in
RAT, generator matrix information CG indicating a generator matrix of an element encoder in the encoding device 1, and TTCM
And signal point arrangement information CSIG indicating the arrangement of signal points when encoding is performed by SCTCM or SCTCM.
【0133】さらに、制御回路60は、インターリーバ
100に対して、いかなるインターリーブを行うかの種
別を示すインターリーバタイプ情報CINTと、インタ
ーリーブ長を示すインターリーブ長情報CINLと、後
述するように複数シンボル間で順序を相互に置換するた
めの入出力置換情報といった当該インターリーバ100
の処理内容に関するインターリーバ入出力置換情報CI
PTと、符号の終結位置を示す終結位置情報CNFT
と、符号の終結期間を示す終結期間情報CNFLと、符
号の終結ステートを示す終結ステート情報CNFDと、
符号がパンクチャされている場合におけるパンクチャ周
期を示すパンクチャ周期情報CNELと、パンクチャパ
ターンを示すパンクチャパターン情報CNEPとを生成
して供給する。また、制御回路60は、インターリーバ
100に対して、後述する動作モードを示す動作モード
情報CBFを生成して供給する。Further, control circuit 60 provides interleaver 100 with interleaver type information CINT indicating the type of interleaving to be performed, interleave length information CINL indicating the interleave length, and a plurality of symbols as described later. The interleaver 100 such as input / output replacement information for replacing the order with each other.
Interleaver input / output replacement information CI related to the processing contents of
PT and termination position information CNFT indicating the termination position of the code
, Termination period information CNFL indicating the termination period of the code, termination state information CNFD indicating the termination state of the code,
It generates and supplies puncture cycle information CNEL indicating a puncture cycle when codes are punctured, and puncture pattern information CNEP indicating a puncture pattern. Further, the control circuit 60 generates and supplies operation mode information CBF indicating an operation mode described later to the interleaver 100.
【0134】さらにまた、制御回路60は、アドレス用
記憶回路110にインターリーバ100が参照する置換
先のアドレスデータを書き込む場合には、このアドレス
用記憶回路110対して、インターリーバタイプ情報C
INTと、アドレス用記憶回路110のアドレスを示す
アドレスCIADと、インターリーバ100が参照する
置換先のアドレスデータである書き込みデータCIWD
とを供給する。Further, when writing the address data of the replacement destination referred to by the interleaver 100 to the address storage circuit 110, the control circuit 60 sends the interleaver type information C to the address storage circuit 110.
INT, an address CIAD indicating the address of the address storage circuit 110, and write data CIWD which is address data of a replacement destination referred to by the interleaver 100.
And supply.
【0135】また、制御回路60は、6個のセレクタ1
202,1203,1204,1205,1206,1207
に対して、動作モード情報CBFを供給するとともに、
3つのセレクタ1208,1209,12010に対して、
後述する検証モードであるか否かを示す検証モード情報
CTHRを供給する。The control circuit 60 has six selectors 1
20 2, 120 3, 120 4, 120 5, 120 6, 120 7
Supplies the operation mode information CBF to
For the three selectors 120 8 , 120 9 , 120 10 ,
Verification mode information CTHR indicating whether or not a verification mode is described later is supplied.
【0136】一方、制御回路60は、アドレス用記憶回
路110に保持されているインターリーバ100が参照
する置換先のアドレスデータである読み出しアドレスデ
ータADAを入力する。On the other hand, the control circuit 60 inputs the read address data ADA which is the replacement destination address data referred to by the interleaver 100 and held in the address storage circuit 110.
【0137】このような制御回路60は、復号受信値選
択回路70、軟出力復号回路90、インターリーバ10
0、及び、セレクタ1202,1203,1204,12
05,1206,1207,1208,1209,12010
に対して、生成した各種情報を供給し、各部の動作を制
御するとともに、アドレス用記憶回路110に対するア
ドレスデータの書き込み制御・動作等を行う。Such a control circuit 60 includes a decoded received value selection circuit 70, a soft output decoding circuit 90, an interleaver 10
0, and selectors 120 2 , 120 3 , 120 4 , 12
0 5, 120 6, 120 7, 120 8, 120 9, 120 10
Supplies the generated various information to control the operation of each unit, and also performs the control and operation of writing address data to the address storage circuit 110.
【0138】復号受信値選択回路70は、後述するよう
に、任意の符号の復号を行うために設けられるものであ
って、制御回路60から供給される受信値選択情報CR
Sに基づいて、入力された受信値TRのうち、復号受信
値TSRを選択する。復号受信値選択回路70は、選択
した復号受信値TSRを軟出力復号回路90に供給す
る。The decoded reception value selection circuit 70 is provided for decoding an arbitrary code, as will be described later, and receives the reception value selection information CR supplied from the control circuit 60.
Based on S, a decoded reception value TSR is selected from the input reception values TR. The decoded received value selection circuit 70 supplies the selected decoded received value TSR to the soft output decoding circuit 90.
【0139】具体的には、復号受信値選択回路70は、
例えば受信値TRが6系統の受信値TR0,TR1,T
R2,TR3,TR4,TR5からなり、このうち4系
統の受信値を復号受信値TSR0,TSR1,TSR
2,TSR3として選択するものとすると、例えば図9
に示すように、4つのセレクタ71,72,73,74
を有するものとして実現することができる。このとき、
制御回路60から供給される受信値選択情報CRSは、
各セレクタ71,72,73,74に対して個別に与え
られ、4系統の受信値選択情報CRS0,CRS1,C
RS2,CRS3からなる。More specifically, the decoded received value selection circuit 70
For example, when the received value TR has six received values TR0, TR1, and T
R2, TR3, TR4, and TR5. Of these, the reception values of four systems are decoded reception values TSR0, TSR1, and TSR.
2 and TSR3, for example, as shown in FIG.
As shown in the figure, four selectors 71, 72, 73, 74
Can be realized. At this time,
The received value selection information CRS supplied from the control circuit 60 is
Each of the selectors 71, 72, 73, and 74 is individually given to four systems of received value selection information CRS 0, CRS 1, C
It consists of RS2 and CRS3.
【0140】すなわち、セレクタ71は、受信値選択情
報CRS0に基づいて、受信値TR0,TR1,TR
2,TR3,TR4,TR5のうち、所定の受信値を選
択し、復号受信値TSR0として軟出力復号回路90に
供給する。That is, the selector 71 selects the received values TR0, TR1, TR1 based on the received value selection information CRS0.
2, TR3, TR4 and TR5, a predetermined reception value is selected and supplied to the soft output decoding circuit 90 as a decoded reception value TSR0.
【0141】また、セレクタ72は、受信値選択情報C
RS1に基づいて、受信値TR0,TR1,TR2,T
R3,TR4,TR5のうち、所定の受信値を選択し、
復号受信値TSR1として軟出力復号回路90に供給す
る。The selector 72 sets the received value selection information C
Based on the received values TR0, TR1, TR2, T
Select a predetermined reception value from among R3, TR4 and TR5,
It is supplied to the soft output decoding circuit 90 as a decoded reception value TSR1.
【0142】さらに、セレクタ73は、受信値選択情報
CRS2に基づいて、受信値TR0,TR1,TR2,
TR3,TR4,TR5のうち、所定の受信値を選択
し、復号受信値TSR2として軟出力復号回路90に供
給する。Further, the selector 73 receives the received values TR0, TR1, TR2, based on the received value selection information CRS2.
A predetermined received value is selected from TR3, TR4, and TR5, and supplied to the soft output decoding circuit 90 as a decoded received value TSR2.
【0143】そして、セレクタ74は、受信値選択情報
CRS3に基づいて、受信値TR0,TR1,TR2,
TR3,TR4,TR5のうち、所定の受信値を選択
し、復号受信値TSR3として軟出力復号回路90に供
給する。Then, based on the received value selection information CRS3, the selector 74 receives the received values TR0, TR1, TR2,
A predetermined received value is selected from TR3, TR4, and TR5, and supplied to the soft output decoding circuit 90 as a decoded received value TSR3.
【0144】このように、復号受信値選択回路70は、
制御回路60から供給される受信値選択情報CRSに基
づいて、復号受信値TSRを選択し、軟出力復号回路9
0に供給する。As described above, the decoded reception value selection circuit 70
Based on the received value selection information CRS supplied from the control circuit 60, a decoded received value TSR is selected, and the soft output decoding circuit 9 is selected.
Supply 0.
【0145】エッジ検出回路80は、外部から供給され
るインターリーブの開始位置、すなわち、フレームの先
頭を示すインターリーブ開始位置信号ILS(インター
リーブ開始位置信号TILS)を入力し、入力される受
信値TRを構成するフレームの先頭を検出する。エッジ
検出回路80は、検出したフレームの先頭を示すエッジ
信号TEILSを軟出力復号回路90及びセレクタ12
05に供給する。The edge detection circuit 80 receives an externally supplied interleave start position, that is, an interleave start position signal ILS (interleave start position signal TILS) indicating the beginning of a frame, and forms an input received value TR. The beginning of the frame to be detected. The edge detection circuit 80 outputs the edge signal TEILS indicating the head of the detected frame to the soft output decoding circuit 90 and the selector 12.
0 5
【0146】具体的には、エッジ検出回路80は、例え
ば図10に示すように、レジスタ81と、ANDゲート
82とを有するものとして実現することができる。More specifically, the edge detection circuit 80 can be realized as having a register 81 and an AND gate 82, for example, as shown in FIG.
【0147】レジスタ81は、例えば1ビットからなる
インターリーブ開始位置信号TILSを1クロックだけ
保持する。レジスタ81は、保持した遅延インターリー
ブ開始位置信号TILSDをANDゲート82に供給す
る。The register 81 holds the interleave start position signal TILS of, for example, one bit for one clock. The register 81 supplies the held delay interleave start position signal TILSD to the AND gate 82.
【0148】ANDゲート82は、インターリーブ開始
位置信号TILSと、レジスタ81から供給される1ク
ロック前のインターリーブ開始位置信号TILSである
遅延インターリーブ開始位置信号TILSDを反転した
データとの論理積をとる。ANDゲート82は、得られ
た論理積をエッジ信号TEILSとして軟出力復号回路
90及びセレクタ1205に供給する。The AND gate 82 calculates the logical product of the interleave start position signal TILS and data obtained by inverting the delayed interleave start position signal TILSD supplied from the register 81, which is the interleave start position signal TILS one clock before. AND gate 82 supplies the soft-output decoding circuit 90 and the selector 120 5 The obtained logical product as an edge signal TEILS.
【0149】すなわち、エッジ検出回路80は、例えば
外部から供給されるインターリーブ開始位置信号TIL
Sが“0”から“1”へと切り替わることを検出すれば
よく、ANDゲート82による論理積をとることによっ
て、受信値TRを構成するフレームの先頭が入力された
ことを検出することができる。That is, the edge detection circuit 80 is provided with, for example, an externally supplied interleave start position signal TIL.
It is sufficient to detect that S switches from "0" to "1", and by taking the logical product by the AND gate 82, it is possible to detect that the head of the frame constituting the received value TR has been input. .
【0150】軟出力復号回路90は、復号受信値選択回
路70から供給される復号受信値TSRと、事前確率情
報として外部から供給される外部情報又はインターリー
ブデータEXT(外部情報又はインターリーブデータT
EXT)とを用いて、Log−BCJRアルゴリズムに
基づくMAP復号を行う。The soft output decoding circuit 90 receives the decoded received value TSR supplied from the decoded received value selection circuit 70 and external information or interleaved data EXT (external information or interleaved data T
EXT), and performs MAP decoding based on the Log-BCJR algorithm.
【0151】このとき、軟出力復号回路90は、制御回
路60から供給される受信値形式情報CRTYと、事前
確率情報形式情報CAPPと、符号化率情報CRAT
と、生成行列情報CGと、必要に応じて信号点配置情報
CSIGとの他、外部から供給されるパンクチャパター
ンを示す消去情報ERS(消去情報TERS)及び事前
確率情報消去情報EAP(事前確率情報消去情報TEA
P)と、符号の終結時刻を示す終結時刻情報TNP(終
結時刻情報TTNP)と、終結ステートを示す終結ステ
ート情報TNS(終結ステート情報TTNS)とを用い
て、復号処理を行う。At this time, soft output decoding circuit 90 receives received value format information CRTY supplied from control circuit 60, prior probability information format information CAPP, and coding rate information CLAT.
ER (erasure information TERS) indicating externally supplied puncture patterns and prior probability information erasure information EAP (prior probability information erasure), in addition to the generation matrix information CG and the signal point arrangement information CSIG as necessary. Information TEA
P), termination time information TNP (termination time information TTNP) indicating the termination time of the code, and termination state information TNS (termination state information TTNS) indicating the termination state, and the decoding process is performed.
【0152】軟出力復号回路90は、復号処理の結果得
られた軟出力SOL及び外部情報SOEをセレクタ12
01に供給する。このとき、軟出力復号回路90は、外
部から供給される出力データ選択制御信号ITM(出力
データ選択制御信号CITM)に基づいて、情報シンボ
ル又は情報ビットに対する情報と符号シンボル又は符号
ビットに対する情報とを選択的に出力する。また、軟出
力復号回路90は、硬判定をした場合には、復号値であ
る軟出力を硬判定して得られた復号値硬判定情報SDH
及び受信値を硬判定して得られた受信値硬判定情報SR
Hを外部に出力する。このときも、軟出力復号回路90
は、出力データ選択制御信号CITMに基づいて、情報
シンボル又は情報ビットに対する情報と符号シンボル又
は符号ビットに対する情報とを選択的に出力する。The soft output decoding circuit 90 outputs the soft output SOL and the external information SOE obtained as a result of the decoding process to the selector 12.
0 supply 1 to. At this time, the soft output decoding circuit 90 converts the information for the information symbol or the information bit and the information for the code symbol or the code bit based on the output data selection control signal ITM (output data selection control signal CITM) supplied from the outside. Selectively output. When the soft output decoding circuit 90 makes a hard decision, the decoded value hard decision information SDH obtained by performing a hard decision on the soft output which is the decoded value is obtained.
Value hard decision information SR obtained by hard-deciding the received value
H is output to the outside. Also at this time, the soft output decoding circuit 90
Selectively outputs information on information symbols or information bits and information on code symbols or code bits based on an output data selection control signal CITM.
【0153】また、軟出力復号回路90は、後述するよ
うに、受信値TR、外部情報又はインターリーブデータ
TEXT、及び、エッジ検出回路80から供給されるエ
ッジ信号TEILSを、それぞれ、遅延させることもで
きる。この場合、軟出力復号回路90は、受信値TRを
遅延させた遅延受信値SDRをセレクタ1203,12
06に供給し、外部情報又はインターリーブデータTE
XTを遅延させた遅延外部情報SDEXをセレクタ12
02に供給し、エッジ信号TEILSを遅延させた遅延
エッジ信号SDILSをセレクタ1205に供給する。The soft output decoding circuit 90 can also delay the received value TR, external information or interleaved data TEXT, and the edge signal TEILS supplied from the edge detection circuit 80, respectively, as described later. . In this case, the soft output decoding circuit 90 outputs the delayed received value SDR obtained by delaying the received value TR to the selectors 120 3 and 120 3 .
Supplies 0 6, external information or interleaved data TE
The selector 12 selects the delayed external information SDEX obtained by delaying the XT.
0 2 is supplied to supply the delayed edge signal SDILS obtained by delaying the edge signal TEILS to the selector 120 5.
【0154】なお、軟出力復号回路90の詳細について
は“2−2”において述べる。The details of the soft output decoding circuit 90 will be described in "2-2".
【0155】インターリーバ100は、セレクタ120
4から供給されたデータTIIに対して、図示しない符
号化装置1におけるインターリーバと同一の置換位置情
報に基づいたインターリーブ、若しくは、符号化装置1
におけるインターリーバによりインターリーブされたイ
ンターリーブデータのビット配列を元のデータのビット
配列に戻すようなデインターリーブを施す。このとき、
インターリーバ100は、外部から供給されるインター
リーブモード信号DIN(インターリーブモード信号C
DIN)に基づいて、インターリーバ又はデインターリ
ーバとして機能する。The interleaver 100 includes a selector 120
4 based on the same replacement position information as the interleaver in the encoding device 1 (not shown) or the encoding device 1
Deinterleaving is performed such that the bit array of the interleaved data interleaved by the interleaver is returned to the bit array of the original data. At this time,
The interleaver 100 receives an externally supplied interleave mode signal DIN (interleave mode signal C
DIN) and functions as an interleaver or deinterleaver.
【0156】インターリーバ100は、セレクタ120
5から供給されるインターリーブ開始位置信号TISを
入力すると、アドレス用記憶回路110に対して、アド
レスデータIAAを与えてアドレスを指定することによ
って、当該アドレス用記憶回路110に保持されている
アドレスデータを読み出しアドレスデータADAとして
読み出し、この読み出しアドレスデータADAに基づい
て、インターリーブ又はデインターリーブを行う。この
とき、インターリーバ100は、制御回路60から供給
されるインターリーバタイプ情報CINTと、インター
リーブ長情報CINLと、インターリーバ入出力置換情
報CIPTとを用いて、インターリーブ又はデインター
リーブを行う。インターリーバ100は、インターリー
ブ又はデインターリーブして得られたインターリーバ出
力データIIOをセレクタ120 7に供給する。The interleaver 100 includes a selector 120
FiveThe interleave start position signal TIS supplied from
When input, the address is stored in the address storage circuit 110.
Address by specifying the address IAA
Is stored in the address storage circuit 110.
Address data as read address data ADA
Read, based on the read address data ADA
Interleave or deinterleave. this
When the interleaver 100 is supplied from the control circuit 60,
Interleaver type information CINT
Leave length information CINL and interleaver input / output replacement information
Interleave or deinterleave using the
Perform a leave. Interleaver 100 is an interleaver
Interleaver obtained by interleaving or deinterleaving
Selector 120 for the force data IIO 7To supply.
【0157】また、インターリーバ100は、後述する
ように、セレクタ1203から供給される受信値TR又
は遅延受信値SDRのうちのいずれか一方のデータTD
Iを遅延させることもできる。このとき、インターリー
バ100は、制御回路60から供給される動作モード情
報CBFに基づいて、データTDIを遅延させる。イン
ターリーバ100は、データTDIを遅延させて得られ
たインターリーブ長遅延受信値IDOをセレクタ120
6に供給する。Further, as described later, the interleaver 100 receives one of the data TD of the received value TR and the delayed received value SDR supplied from the selector 120 3.
I can also be delayed. At this time, the interleaver 100 delays the data TDI based on the operation mode information CBF supplied from the control circuit 60. The interleaver 100 selects the interleave length reception value IDO obtained by delaying the data TDI,
Supply to 6 .
【0158】さらに、インターリーバ100は、後述す
るように、制御回路60から供給される終結位置情報C
NFTと、終結期間情報CNFLと、終結ステート情報
CNFDと、パンクチャ周期情報CNELと、パンクチ
ャパターン情報CNEPとに基づいて、当該要素復号器
を複数連接した場合において、次段の要素復号器におけ
る符号の終結時刻及び終結ステートを示す終結時刻情報
IGT及び終結ステート情報IGSと、符号のパンクチ
ャ位置を示す消去位置情報IGE及びインターリーバ無
出力位置情報INOとを生成する。これと同時に、イン
ターリーバ100は、セレクタ1205から供給される
インターリーブ開始位置信号TISを遅延させ、遅延イ
ンターリーブ開始位置信号IDSを生成する。インター
リーバ100は、生成した終結時刻情報IGT、終結ス
テート情報IGS、消去位置情報IGE、インターリー
バ無出力位置情報INO、及び、遅延インターリーブ開
始位置信号IDSを、生成次段情報として、フレームの
先頭に同期させ、セレクタ12010に供給する。Further, as described later, the interleaver 100 receives the termination position information C supplied from the control circuit 60.
Based on NFT, termination period information CNFL, termination state information CNFD, puncture cycle information CNEL, and puncture pattern information CNEP, when a plurality of the element decoders are connected, the code of the code in the next element decoder is determined. It generates termination time information IGT and termination state information IGS indicating termination time and termination state, and erase position information IGE and interleaver non-output position information INO indicating a puncture position of a code. At the same time, the interleaver 100 delays the interleave start position signal TIS supplied from the selector 120 5 to generate a delayed interleave start position signal IDS. The interleaver 100 uses the generated termination time information IGT, termination state information IGS, erasure position information IGE, interleaver non-output position information INO, and delay interleave start position signal IDS as generation next-stage information at the beginning of the frame. synchronized, to the selector 120 10.
【0159】なお、インターリーバ100の詳細につい
ては“2−3”において述べる。The details of the interleaver 100 will be described in “2-3”.
【0160】アドレス用記憶回路110は、図示しない
が、例えば、複数バンクのRAMや選択回路等を有し、
インターリーバ100によるインターリーブ又はデイン
ターリーブの際に参照されるデータの置換位置情報をア
ドレスデータとして保持する。このアドレス用記憶回路
110に保持されているアドレスデータは、インターリ
ーバ100により当該アドレス用記憶回路110のアド
レスがアドレスデータIAAとして指定されることによ
って、読み出しアドレスデータADAとして読み出され
る。また、アドレス用記憶回路110に対するアドレス
データの書き込みは、制御回路60により行われ、当該
アドレス用記憶回路110のアドレスがアドレスCIA
Dとして指定されることによって、アドレスデータが書
き込みデータCIWDとして書き込まれる。このように
することによって、アドレス用記憶回路110には、任
意のインターリーブのパターンを書き込むことができ
る。なお、アドレス用記憶回路110は、インターリー
バ100の内部に備えるようにしてもよい。すなわち、
要素復号器50は、インターリーバ100とアドレス用
記憶回路110との両者を以て、インターリーブ処理又
はデインターリーブ処理を行う。Although not shown, the address storage circuit 110 has, for example, a plurality of banks of RAMs and a selection circuit.
The interleaver 100 holds, as address data, replacement position information of data referred to at the time of interleaving or deinterleaving. The address data held in the address storage circuit 110 is read as read address data ADA by the interleaver 100 designating the address of the address storage circuit 110 as the address data IAA. Writing of address data to the address storage circuit 110 is performed by the control circuit 60, and the address of the address storage circuit 110 is changed to the address CIA.
By being designated as D, the address data is written as the write data CIWD. In this way, an arbitrary interleaving pattern can be written in the address storage circuit 110. The address storage circuit 110 may be provided inside the interleaver 100. That is,
The element decoder 50 performs an interleave process or a deinterleave process by using both the interleaver 100 and the address storage circuit 110.
【0161】セレクタ1201は、出力データ選択制御
信号CITMに基づいて、軟出力復号回路90から供給
される軟出力SOLと外部情報SOEとのうち、いずれ
か一方を選択し、データTLXとしてセレクタ1202
に供給する。すなわち、セレクタ1201は、軟出力復
号回路90が、繰り返し復号における過程で外部情報を
出力すべきものであるのか、或いは、最終結果としての
軟出力を出力すべきものであるのかを、決定するために
設けられるものである。The selector 120 1 selects one of the soft output SOL supplied from the soft output decoding circuit 90 and the external information SOE based on the output data selection control signal CITM, and selects the selector 120 1 as data TLX. Two
To supply. That is, the selector 120 1 determines whether the soft output decoding circuit 90 should output external information in the process of iterative decoding or should output a soft output as a final result. It is provided.
【0162】セレクタ1202は、動作モード情報CB
Fに基づいて、軟出力復号回路90から供給される遅延
外部情報SDEXと、セレクタ1201から供給される
データTLXとのうち、いずれか一方を選択し、データ
TDLXとして、セレクタ1204,1207に供給す
る。The selector 120 2 receives the operation mode information CB
Based on F, one of the delay external information SDEX supplied from the soft output decoding circuit 90 and the data TLX supplied from the selector 120 1 is selected, and the selectors 120 4 and 120 7 are selected as the data TDLX. To supply.
【0163】ここで、要素復号器50の動作モードにつ
いて説明する。要素復号器50は、例えば6つの動作モ
ードを有する。第1には、軟出力復号回路90及びイン
ターリーバ100が、それぞれ、通常の軟出力復号処理
及びインターリーブ処理を行うモードである。第2に
は、軟出力復号回路90のみが通常の軟出力復号処理を
行うモードである。第3には、インターリーバ100の
みが通常のインターリーブ処理を行うモードである。第
4には、軟出力復号回路90及びインターリーバ100
が、それぞれ、通常の軟出力復号処理及びインターリー
ブ処理を行わずに、遅延回路として機能するモードであ
る。第5には、軟出力復号回路90のみが通常の軟出力
復号処理を行わずに、遅延回路として機能するモードで
ある。第6には、インターリーバ100のみが通常のイ
ンターリーブ処理を行わずに、遅延回路として機能する
モードである。これらの動作モードは、制御回路60に
より決定され、動作モード情報CBFとして各部に供給
される。以下では、必要に応じて、第1のモード乃至第
3のモードを通常モードと総称し、第4のモード乃至第
6のモードを遅延モードと総称する。Here, the operation mode of the element decoder 50 will be described. The element decoder 50 has, for example, six operation modes. The first mode is a mode in which the soft output decoding circuit 90 and the interleaver 100 perform normal soft output decoding processing and interleave processing, respectively. The second is a mode in which only the soft output decoding circuit 90 performs normal soft output decoding processing. Third, a mode in which only the interleaver 100 performs a normal interleave process. Fourth, the soft output decoding circuit 90 and the interleaver 100
Are modes that function as delay circuits without performing normal soft-output decoding processing and interleaving processing, respectively. Fifth, there is a mode in which only the soft output decoding circuit 90 functions as a delay circuit without performing normal soft output decoding processing. Sixth, a mode in which only the interleaver 100 functions as a delay circuit without performing normal interleave processing. These operation modes are determined by the control circuit 60 and are supplied to each section as operation mode information CBF. Hereinafter, the first to third modes are collectively referred to as a normal mode, and the fourth to sixth modes are collectively referred to as a delay mode, as necessary.
【0164】具体的には、セレクタ1202は、動作モ
ード情報CBFが、軟出力復号回路90が要する処理時
間と同時間の遅延、インターリーバ100が要する処理
時間と同時間の遅延、又は、軟出力復号回路90及びイ
ンターリーバ100が要する処理時間と同時間の遅延の
いずれかを行うべき遅延モードを示すものであった場合
には、遅延外部情報SDEXを選択して出力し、動作モ
ード情報CBFが、軟出力復号回路90及び/又はイン
ターリーバ100による遅延を行わず、軟出力復号回路
90及び/又はインターリーバ100による処理を行う
通常モードを示すものであった場合には、データTLX
を選択して出力する。すなわち、セレクタ1202は、
要素復号器50の動作モードが遅延モードであるのか、
或いは、通常モードであるのかを、決定するために設け
られるものであり、各動作モードに応じて、出力するデ
ータを選択する。[0164] Specifically, the selector 120 2, the operation mode information CBF is, processing time soft-output decoding circuit 90 takes the same time delay, the processing time and the time interleaver 100 is necessary delay, or, soft If it indicates a delay mode in which any of the processing time required by the output decoding circuit 90 and the interleaver 100 is to be delayed, the delay external information SDEX is selected and output, and the operation mode information CBF is output. Indicates the normal mode in which the processing by the soft output decoding circuit 90 and / or the interleaver 100 is performed without performing the delay by the soft output decoding circuit 90 and / or the interleaver 100, the data TLX
Select and output. That is, the selector 120 2
Whether the operation mode of the element decoder 50 is the delay mode,
Alternatively, it is provided to determine whether the mode is the normal mode, and selects data to be output according to each operation mode.
【0165】セレクタ1203は、動作モード情報CB
Fに基づいて、受信値TRと、軟出力復号回路90から
供給される遅延受信値SDRとのうち、いずれか一方を
選択し、データTDIとしてインターリーバ100に供
給する。具体的には、セレクタ1203は、動作モード
情報CBFが、インターリーバ100による処理のみを
行う通常モード、又は、インターリーバ100が要する
処理時間と同時間の遅延を行うべき遅延モードを示すも
のであった場合には、受信値TRを選択して出力し、動
作モード情報CBFが、それ以外の通常モード又は遅延
モードを示すものであった場合には、遅延受信値SDR
を選択して出力する。すなわち、セレクタ1203は、
インターリーバ100に入力されるデータとして、軟出
力復号回路90による軟出力復号処理又は軟出力復号回
路90が要する処理時間と同時間の遅延を行ったものを
用いるか否かを決定するために設けられるものであり、
各動作モードに応じて、出力するデータを選択する。The selector 120 3 receives the operation mode information CB
Based on F, one of the received value TR and the delayed received value SDR supplied from the soft output decoding circuit 90 is selected and supplied to the interleaver 100 as data TDI. Specifically, the selector 120 3 indicates that the operation mode information CBF indicates a normal mode in which only the processing by the interleaver 100 is performed, or a delay mode in which the processing time required by the interleaver 100 is to be delayed at the same time. If there is, the reception value TR is selected and output. If the operation mode information CBF indicates any other normal mode or delay mode, the delay reception value SDR
Select and output. That is, the selector 120 3
The data input to the interleaver 100 is provided to determine whether or not to use the soft output decoding process by the soft output decoding circuit 90 or the data delayed at the same time as the processing time required by the soft output decoding circuit 90. That can be
The data to be output is selected according to each operation mode.
【0166】セレクタ1204は、動作モード情報CB
Fに基づいて、外部情報又はインターリーブデータTE
XTと、セレクタ1202から供給されるデータTDL
Xとのうち、いずれか一方を選択し、データTIIとし
てインターリーバ100に供給する。具体的には、セレ
クタ1204は、動作モード情報CBFが、インターリ
ーバ100による処理のみを行う通常モード、又は、イ
ンターリーバ100が要する処理時間と同時間の遅延を
行うべき遅延モードを示すものであった場合には、外部
情報又はインターリーブデータTEXTを選択して出力
し、動作モード情報CBFが、それ以外の通常モード又
は遅延モードを示すものであった場合には、データTD
LXを選択して出力する。すなわち、セレクタ1204
は、インターリーバ100に入力されるデータとして、
軟出力復号回路90による軟出力復号処理又は軟出力復
号回路90が要する処理時間と同時間の遅延を行ったも
のを用いるか否かを決定するために設けられるものであ
り、各動作モードに応じて、出力するデータを選択す
る。The selector 120 4 receives the operation mode information CB
F or external information or interleaved data TE
XT and data TDL supplied from the selector 120 2
X and one of them is selected and supplied to the interleaver 100 as data TII. Specifically, the selector 120 4 indicates that the operation mode information CBF indicates a normal mode in which only the processing by the interleaver 100 is performed, or a delay mode in which the processing time required by the interleaver 100 is to be delayed at the same time. If there is, select and output the external information or interleaved data TEXT, and if the operation mode information CBF indicates any other normal mode or delay mode, the data TD
Select and output LX. That is, the selector 120 4
Is data input to the interleaver 100,
It is provided to determine whether or not to use a soft output decoding process by the soft output decoding circuit 90 or a delay that is the same as the processing time required by the soft output decoding circuit 90 or not. Select the data to output.
【0167】セレクタ1205は、動作モード情報CB
Fに基づいて、エッジ検出回路80から供給されるエッ
ジ信号TEILSと、軟出力復号回路90から供給され
る遅延エッジ信号SDILSとのうち、いずれか一方を
選択し、インターリーブ開始位置信号TISとしてイン
ターリーバ100に供給する。具体的には、セレクタ1
205は、動作モード情報CBFが、インターリーバ1
00による処理のみを行う通常モード、又は、インター
リーバ100が要する処理時間と同時間の遅延を行うべ
き遅延モードを示すものであった場合には、エッジ信号
TEILSを選択して出力し、動作モード情報CBF
が、それ以外の通常モード又は遅延モードを示すもので
あった場合には、遅延エッジ信号SDILSを選択して
出力する。すなわち、セレクタ1205は、インターリ
ーバ100に入力されるデータとして、軟出力復号回路
90による軟出力復号処理又は軟出力復号回路90が要
する処理時間と同時間の遅延を行ったものを用いるか否
かを決定するために設けられるものであり、各動作モー
ドに応じて、出力するデータを選択する。The selector 120 5 receives the operation mode information CB
F, one of the edge signal TEILS supplied from the edge detection circuit 80 and the delayed edge signal SDILS supplied from the soft output decoding circuit 90 is selected, and the interleaver is used as the interleave start position signal TIS. Supply 100. Specifically, selector 1
20 5, the operation mode information CBF is, the interleaver 1
00 indicates a normal mode in which only the processing by 00 is performed or a delay mode in which the delay is to be performed at the same time as the processing time required by the interleaver 100, and selects and outputs the edge signal TEILS. Information CBF
Indicates the other normal mode or delay mode, selects and outputs the delayed edge signal SDILS. That is, the selector 120 5 determines whether or not to use, as the data input to the interleaver 100, the soft-output decoding processing by the soft-output decoding circuit 90 or the processing time required for the soft-output decoding circuit 90 and the delay that has been performed at the same time. This is provided to determine whether the data to be output is selected in accordance with each operation mode.
【0168】セレクタ1206は、動作モード情報CB
Fに基づいて、軟出力復号回路90から供給される遅延
受信値SDRと、インターリーバ100から供給される
インターリーブ長遅延受信値IDOとのうち、いずれか
一方を選択し、遅延受信値TDRとしてセレクタ120
8に供給する。具体的には、セレクタ1206は、動作モ
ード情報CBFが、軟出力復号回路90による処理のみ
を行う通常モード、又は、軟出力復号回路90が要する
処理時間と同時間の遅延を行うべき遅延モードを示すも
のであった場合には、遅延受信値SDRを選択して出力
し、それ以外の通常モード又は遅延モードを示すもので
あった場合には、インターリーブ長遅延受信値IDOを
選択して出力する。すなわち、セレクタ1206は、出
力すべきデータとして、インターリーバ100によるイ
ンターリーブ処理又はインターリーバ100が要する処
理時間と同時間の遅延を行ったものを用いるか否かを決
定するために設けられるものであり、各動作モードに応
じて、出力するデータを選択する。The selector 120 6 provides the operation mode information CB
Based on F, one of the delayed received value SDR supplied from the soft output decoding circuit 90 and the interleaved long delayed received value IDO supplied from the interleaver 100 is selected, and a selector is selected as the delayed received value TDR. 120
Supply 8 More specifically, the selector 120 6 determines whether the operation mode information CBF is a normal mode in which only the processing by the soft output decoding circuit 90 is performed, or a delay mode in which the processing time required by the soft output decoding circuit 90 is to be delayed at the same time. , Select and output the delayed reception value SDR, and if it indicates any other normal mode or delay mode, select and output the interleave length delay reception value IDO. I do. That is, the selector 120 6, as data to be output, is provided in order to determine whether to use having been subjected to the processing time and the time delay required interleaving processing or interleaver 100 by the interleaver 100 Yes, data to be output is selected according to each operation mode.
【0169】セレクタ1207は、動作モード情報CB
Fに基づいて、インターリーバ100から供給されるイ
ンターリーバ出力データIIOと、セレクタ1202か
ら供給されるデータTDLXとのうち、いずれか一方を
選択し、軟出力TSOとしてセレクタ1209に供給す
る。具体的には、セレクタ1207は、動作モード情報
CBFが、軟出力復号回路90による処理のみを行う通
常モード、又は、軟出力復号回路90が要する処理時間
と同時間の遅延を行うべき遅延モードを示すものであっ
た場合には、データTDLXを選択して出力し、それ以
外の通常モード又は遅延モードを示すものであった場合
には、インターリーバ出力データIIOを選択して出力
する。すなわち、セレクタ1207は、出力すべきデー
タとして、インターリーバ100によるインターリーブ
処理又はインターリーバ100が要する処理時間と同時
間の遅延を行ったものを用いるか否かを決定するために
設けられるものであり、各動作モードに応じて、出力す
るデータを選択する。[0169] The selector 120 7, the operation mode information CB
Based on F, and the interleaver output data IIO supplied from the interleaver 100, among the data TDLX supplied from the selector 120 2, selects one, to the selector 120 9 as soft-output TSO. Specifically, the selector 120 7, the operation mode information CBF is, normal mode or the delay mode to perform the processing time of the same time delay the soft-output decoding circuit 90 requires performs only processing by the soft-output decoding circuit 90 , The data TDLX is selected and output, and if it indicates any other normal mode or delay mode, the interleaver output data IIO is selected and output. That is, the selector 120 7, as data to be output, is provided in order to determine whether to use having been subjected to the processing time and the time delay required interleaving processing or interleaver 100 by the interleaver 100 Yes, data to be output is selected according to each operation mode.
【0170】セレクタ1208は、検証モード情報CT
HRに基づいて、セレクタ1206から供給される遅延
受信値TDRと、信号線130により伝送されてくるス
ルー信号とのうち、いずれか一方を選択し、遅延受信値
TRNとして外部に出力する。なお、遅延受信値TRN
は、遅延受信値RNとして出力される。すなわち、セレ
クタ1208は、次段の要素復号器に対する遅延受信値
を出力するのか、システムの検証を行うのかを、決定す
るために設けられるものである。The selector 120 8 sets the verification mode information CT
Based on the HR, the delayed received value TDR supplied from the selector 120 6, among the through signal transmitted by the signal line 130, selects one and outputs it to the outside as a delayed received value TRN. Note that the delay reception value TRN
Is output as the delayed reception value RN. That is, the selector 120 8 and is provided either to output the delayed received value for the next stage element decoder, whether to validate the system, in order determined.
【0171】セレクタ1209は、検証モード情報CT
HRに基づいて、セレクタ1207から供給される軟出
力TSOと、信号線130により伝送されてくるスルー
信号とのうち、いずれか一方を選択し、軟出力TINT
として外部に出力する。なお、この軟出力TINTは、
軟出力INTとして出力される。すなわち、セレクタ1
209は、次段の要素復号器に対する軟出力を出力する
のか、システムの検証を行うのかを、決定するために設
けられるものである。[0171] The selector 120 9, verification mode information CT
Based on the HR, and soft-output TSO supplied from the selector 120 7, among the through signal transmitted by the signal line 130, selects one, the soft-output TINT
And output to the outside. Note that this soft output TINT is
It is output as a soft output INT. That is, the selector 1
20 9 and is provided either to output the soft output for the next element decoder, whether to validate the system, in order determined.
【0172】セレクタ12010は、検証モード情報CT
HRに基づいて、インターリーバ100から供給される
終結時刻情報IGT及び終結ステート情報IGSと、消
去位置情報IGE及びインターリーバ無出力位置情報I
NOと、遅延インターリーブ開始位置信号IDSとから
なる生成次段情報と、信号線130により伝送されてく
るスルー信号とのうち、いずれか一方を選択し、次段終
結時刻情報TTNPN及び次段終結ステート情報TTN
SNと、次段消去位置情報TERSN及び次段事前確率
情報消去情報TEAPNと、次段インターリーブ開始位
置信号TILSNとして外部に出力する。なお、これら
の次段終結時刻情報TTNPN、次段終結ステート情報
TTNSN、次段消去位置情報TERSN、次段事前確
率情報消去情報TEAPN、及び、次段インターリーブ
開始位置信号TILSNは、それぞれ、次段終結時刻情
報TNPN、次段終結ステート情報TNSN、次段消去
位置情報ERSN、次段事前確率情報消去情報EAP
N、及び、次段インターリーブ開始位置信号ILSNと
して出力される。すなわち、セレクタ12010は、次段
の要素復号器に対する次段情報を出力するのか、システ
ムの検証を行うのかを、決定するために設けられるもの
である。[0172] The selector 120 10, verification mode information CT
Based on HR, termination time information IGT and termination state information IGS supplied from interleaver 100, erasure position information IGE and interleaver non-output position information I
NO and the generated next-stage information including the delay interleave start position signal IDS, and the through signal transmitted through the signal line 130, and selects one of the next-stage end time information TTNPN and the next-stage end state. Information TTN
SN, the next-stage erasure position information TERSN and the next-stage prior probability information erasure information TEAPN, and the next-stage interleave start position signal TILSN are output to the outside. The next-stage end time information TTNPN, the next-stage end state information TTNSN, the next-stage erasure position information TERSN, the next-stage prior probability information erasure information TEAPN, and the next-stage interleave start position signal TILSN are respectively set to the next-stage end. Time information TNPN, next-stage termination state information TNSN, next-stage erasure position information ERSN, next-stage prior probability information erasure information EAP
N and the next-stage interleave start position signal ILSN. That is, the selector 120 10 is provided either to output the next stage information for the next stage element decoder, whether to validate the system, in order determined.
【0173】信号線130は、後述するように、主に、
複数の要素復号器50を連接することにより上述した復
号装置3’,3’’と同様の復号装置3を構成した場合
におけるシステムの検証を行うために用いられるもので
ある。信号線130は、受信値TR、外部情報又はイン
ターリーブデータTEXT、消去情報TERS、事前確
率情報消去情報TEAP、終結時刻情報TTNP、終結
ステート情報TTNS、及び、インターリーブ開始位置
信号TILSのそれぞれを伝送するための信号線を束ね
て構成され、これらの信号をセレクタ1208,12
09,12010に供給する。As will be described later, the signal line 130 is mainly
It is used for verifying the system when a decoding device 3 similar to the above-described decoding devices 3 'and 3''is constructed by connecting a plurality of element decoders 50. The signal line 130 transmits the received value TR, external information or interleaved data TEXT, erasure information TERS, prior probability information erasure information TEAP, termination time information TTNP, termination state information TTNS, and an interleave start position signal TILS. And the selectors 120 8 , 12
0 9 , 120 10 .
【0174】このような要素復号器50は、例えば、図
3中破線部又は図5中破線部に示したように、軟出力復
号回路とインターリーバ若しくはデインターリーバとを
少なくとも含むモジュールと等価なものである。この要
素復号器50は、複数連接されることによって、PCC
C、SCCC、TTCM又はSCTCMのうち、任意の
符号を復号することができる復号装置3を構成すること
ができる。なお、要素復号器50の全体に関する各種特
徴については、後述する“4.”においてさらに説明す
る。Such an element decoder 50 is equivalent to a module including at least a soft-output decoding circuit and an interleaver or a deinterleaver, as shown by a broken line in FIG. 3 or a broken line in FIG. Things. The element decoder 50 has a PCC
A decoding device 3 that can decode any code among C, SCCC, TTCM, and SCTCM can be configured. The various features relating to the entire element decoder 50 will be further described in “4.” which will be described later.
【0175】以下、軟出力復号回路90及びインターリ
ーバ100についてさらに詳細に説明していく。Hereinafter, the soft output decoding circuit 90 and the interleaver 100 will be described in more detail.
【0176】2−2 軟出力復号回路の詳細 まず、軟出力復号回路90について詳述する。軟出力復
号回路90は、図11に概略を示すように、符号化装置
1における要素符号化器の符号情報を生成する符号情報
生成回路151と、符号化装置1におけるパンクチャパ
ターンを示す内部消去情報を生成する内部消去情報生成
回路152と、符号化装置1における終結情報を生成す
る終結情報生成回路153と、復号処理のために入力さ
れるべき受信値と事前確率情報とを選択するとともに、
符号出力が存在しない位置を尤度が“0”のシンボルに
置き換える受信値及び事前確率情報選択回路154と、
受信データと遅延用のデータとをともに記憶する受信デ
ータ及び遅延用記憶回路155と、第1の対数尤度であ
る対数尤度Iγを算出するIγ算出回路156と、符号
化装置1に応じて算出した対数尤度Iγを分配するIγ
分配回路157と、第2の対数尤度である対数尤度Iα
を算出するIα算出回路158と、第3の対数尤度であ
る対数尤度Iβを算出するIβ算出回路159と、算出
した対数尤度Iβを記憶するIβ記憶回路160と、対
数軟出力Iλを算出する軟出力算出回路161と、受信
値と事前確率情報とを分離する受信値又は事前確率情報
分離回路162と、外部情報を算出する外部情報算出回
路163と、対数軟出力Iλの振幅を調整するとともに
所定のダイナミックレンジにクリップ(clip)する振幅
調整及びクリップ回路164と、復号値である軟出力及
び受信値を硬判定する硬判定回路165とを有する。 2-2 Details of Soft Output Decoding Circuit First, the soft output decoding circuit 90 will be described in detail. As shown schematically in FIG. 11, the soft output decoding circuit 90 includes a code information generation circuit 151 for generating code information of an elementary encoder in the encoding device 1 and internal erasure information indicating a puncture pattern in the encoding device 1. , An end information generation circuit 153 for generating end information in the encoding device 1, a reception value to be input for decoding processing, and prior probability information,
A received value and prior probability information selection circuit 154 for replacing a position where no code output exists with a symbol having a likelihood of “0”;
A storage circuit 155 for storing both received data and delay data, a storage circuit 155 for delay, an Iγ calculation circuit 156 for calculating a log likelihood Iγ as a first log likelihood, Iγ that distributes the calculated log likelihood Iγ
A distribution circuit 157 and a log likelihood Iα that is a second log likelihood
158, an Iβ calculation circuit 159 for calculating a third log likelihood Iβ, an Iβ storage circuit 160 for storing the calculated log likelihood Iβ, and a log soft output Iλ. A soft output calculation circuit 161 for calculating, a reception value or prior probability information separation circuit 162 for separating a reception value and prior probability information, an external information calculation circuit 163 for calculating external information, and an amplitude of a log soft output Iλ are adjusted. In addition, it has an amplitude adjustment and clip circuit 164 for clipping to a predetermined dynamic range and a hard decision circuit 165 for hard-deciding a soft output and a received value as decoded values.
【0177】ここで、同図に示す軟出力復号回路90の
左半分部分の詳細を図12に示し、右半分部分の詳細を
図13に示す。Here, FIG. 12 shows details of the left half portion of the soft output decoding circuit 90 shown in FIG. 12, and FIG. 13 shows details of the right half portion.
【0178】符号情報生成回路151は、制御回路60
から供給される符号化率情報CRATと生成行列情報C
Gとに基づいて、符号化装置1における要素符号化器の
符号情報を生成する。具体的には、符号情報生成回路1
51は、符号化装置1における要素符号化器の入力ビッ
ト数を示す入力ビット数情報INと、符号化装置1にお
ける要素符号化器が畳み込み符号化器である場合に、そ
の畳み込み符号化器がいわゆるボーゼンクラフト(Woze
ncraft)型であるかマッシィ(Massey)型であるかを示
す型情報WMと、符号化装置1における要素符号化器の
シフトレジスタ、すなわち、ステート(遷移状態)を表
すメモリの数を示すメモリ数情報MNと、符号化装置1
における要素符号化器の状態遷移図であるトレリスにお
いて、各枝に関する時間軸に沿った入出力情報を示す枝
入出力情報BIOと、符号化装置1における要素符号化
器からの出力が存在しており、対応する受信値が存在し
ていることを表す出力位置の有効性を示す有効出力位置
情報PEとを生成する。The code information generation circuit 151 includes the control circuit 60
Rate information CRAT and generator matrix information C supplied from
Based on G, code information of an element encoder in the encoding device 1 is generated. Specifically, the code information generation circuit 1
Reference numeral 51 denotes input bit number information IN indicating the number of input bits of an element encoder in the encoding device 1 and, when the element encoder in the encoding device 1 is a convolutional encoder, the convolutional encoder is The so-called Woze craft
type information WM indicating whether the type is an ncraft type or a Massy type, and a shift register of an element encoder in the encoding device 1, that is, the number of memories indicating the number of memories representing a state (transition state) Information MN and encoding device 1
In the trellis, which is a state transition diagram of the element encoder in, there are branch input / output information BIO indicating input / output information along the time axis for each branch, and an output from the element encoder in the encoding device 1. And the valid output position information PE indicating the validity of the output position indicating that the corresponding received value exists.
【0179】ここで、ボーゼンクラフト型の畳み込み符
号化器とマッシィ型の畳み込み符号化器とについて説明
する。Here, a Bozencraft convolutional encoder and a Massy convolutional encoder will be described.
【0180】ボーゼンクラフト型の畳み込み符号化器
は、遅延素子と組み合わせ回路とからなり、遅延素子に
対して時系列にデータが保持されるものである。ボーゼ
ンクラフト型の畳み込み符号化器の例としては、例えば
図14に示すように、4つのシフトレジスタ2011,
2012,2013,2014と、16個の排他的論理和
回路2021,2022,2023,2024,2025,
2026,2027,2028,2029,20210,20
211,20212,20213,20214,20215,20
216及び20個のANDゲートG0[0],GB
[0],GB[1],GB[2],GB[3],G1
[0],G1[1],G1[2],G1[3],G1
[4],G2[0],G2[1],G2[2],G2
[3],G2[4],G3[0],G3[1],G3
[2],G3[3],G3[4]で表される組み合わせ
回路とを有し、符号化率が“1/4”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器におい
て、ANDゲートG0[0],GB[0],GB
[1],GB[2],GB[3],G1[0],G1
[1],G1[2],G1[3],G1[4],G2
[0],G2[1],G2[2],G2[3],G2
[4],G3[0],G3[1],G3[2],G3
[3],G3[4]は、符号構成により結線するか否か
を示すものであり、全てのANDゲートが用いられるわ
けではない。すなわち、この畳み込み符号化器は、これ
らのANDゲートG0[0],GB[0],GB
[1],GB[2],GB[3],G1[0],G1
[1],G1[2],G1[3],G1[4],G2
[0],G2[1],G2[2],G2[3],G2
[4],G3[0],G3[1],G3[2],G3
[3],G3[4]によって、組み合わせ回路が変化
し、符号構成が変化するものであって、ステート数が最
大で“24=16”のボーゼンクラフト型の畳み込み演
算を行うことができるものである。この畳み込み符号化
器の生成行列Gは次式(27)で表される。次式(2
7)において、GB(D),G1(D),G2(D),
G3(D)は、それぞれ、次式(28)乃至次式(3
1)で表される。The Bozencraft convolutional encoder includes a delay element and a combination circuit, and holds data in a time series with respect to the delay element. As an example of a Bozencraft type convolutional encoder, for example, as shown in FIG. 14, four shift registers 201 1 ,
201 2, 201 3, and 201 4, 16 exclusive OR circuits 202 1, 202 2, 202 3, 202 4, 202 5,
202 6, 202 7, 202 8, 202 9, 202 10, 20
2 11 , 202 12 , 202 13 , 202 14 , 202 15 , 20
2 16 and 20 AND gates G0 [0], GB
[0], GB [1], GB [2], GB [3], G1
[0], G1 [1], G1 [2], G1 [3], G1
[4], G2 [0], G2 [1], G2 [2], G2
[3], G2 [4], G3 [0], G3 [1], G3
Some have a combinational circuit represented by [2], G3 [3], G3 [4], and perform a convolution operation with a coding rate of “1 /”. In this convolutional encoder, AND gates G0 [0], GB [0], GB
[1], GB [2], GB [3], G1 [0], G1
[1], G1 [2], G1 [3], G1 [4], G2
[0], G2 [1], G2 [2], G2 [3], G2
[4], G3 [0], G3 [1], G3 [2], G3
[3] and G3 [4] indicate whether or not to connect according to the code configuration, and not all AND gates are used. In other words, the convolutional encoder performs a logical operation on these AND gates G0 [0], GB [0], GB
[1], GB [2], GB [3], G1 [0], G1
[1], G1 [2], G1 [3], G1 [4], G2
[0], G2 [1], G2 [2], G2 [3], G2
[4], G3 [0], G3 [1], G3 [2], G3
[3], G3 [4], the combinational circuit changes, the code configuration changes, and the maximum number of states is "2 4 = 16", and a convolution operation of the Bozencraft type can be performed. It is. The generator matrix G of the convolutional encoder is represented by the following equation (27). The following equation (2
7), GB (D), G1 (D), G2 (D),
G3 (D) is expressed by the following equations (28) to (3), respectively.
It is represented by 1).
【0181】[0181]
【数27】 [Equation 27]
【0182】[0182]
【数28】 [Equation 28]
【0183】[0183]
【数29】 (Equation 29)
【0184】[0184]
【数30】 [Equation 30]
【0185】[0185]
【数31】 (Equation 31)
【0186】また、ボーゼンクラフト型の畳み込み符号
化器の例としては、例えば図15に示すように、3つの
シフトレジスタ2031,2032,2033と、12個
の排他的論理和回路2041,2042,2043,20
44,2045,2046,2047,2048,2049,
20410,20411,20412及び15個のANDゲー
トG1[0],G1[1],G1[2],G1[3],
G1[4],G2[0],G2[1],G2[2],G
2[3],G2[4],G3[0],G3[1],G3
[2],G3[3],G3[4]で表される組み合わせ
回路とを有し、符号化率が“2/3”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器において
も、ANDゲートG1[0],G1[1],G1
[2],G1[3],G1[4],G2[0],G2
[1],G2[2],G2[3],G2[4],G3
[0],G3[1],G3[2],G3[3],G3
[4]は、符号構成により結線するか否かを示すもので
あり、全てのANDゲートが用いられるわけではなく、
組み合わせ回路が変化し、符号構成が変化するものであ
って、ステート数が最大で“23=8”のボーゼンクラ
フト型の畳み込み演算を行うことができるものである。
この畳み込み符号化器の生成行列Gは次式(32)で表
される。次式(32)において、G11(D),G21
(D),G31(D),G12(D),G22(D),
G32(D)は、それぞれ、次式(33)乃至次式(3
8)で表される。[0186] Examples of the convolutional encoder baud Zen craft type, for example, as shown in FIG. 15, the three shift registers 203 1, 203 2, 203 3, 12 exclusive OR circuits 204 1 , 204 2 , 204 3 , 20
4 4, 204 5, 204 6, 204 7, 204 8, 204 9,
204 10, 204 11, 204 12 and 15 AND gates G1 [0], G1 [1 ], G1 [2], G1 [3],
G1 [4], G2 [0], G2 [1], G2 [2], G
2 [3], G2 [4], G3 [0], G3 [1], G3
[2], a combination circuit represented by G3 [3], and G3 [4], which performs a convolution operation with a coding rate of "2/3". Note that also in this convolutional encoder, AND gates G1 [0], G1 [1], G1
[2], G1 [3], G1 [4], G2 [0], G2
[1], G2 [2], G2 [3], G2 [4], G3
[0], G3 [1], G3 [2], G3 [3], G3
[4] indicates whether or not the connection is made by the code configuration. Not all AND gates are used.
The combinational circuit changes and the code configuration changes, so that the maximum number of states is "2 3 = 8" and a convolution operation of the Bozencraft type can be performed.
The generator matrix G of the convolutional encoder is represented by the following equation (32). In the following equation (32), G11 (D), G21
(D), G31 (D), G12 (D), G22 (D),
G32 (D) is expressed by the following equations (33) to (3), respectively.
8).
【0187】[0187]
【数32】 (Equation 32)
【0188】[0188]
【数33】 [Equation 33]
【0189】[0189]
【数34】 (Equation 34)
【0190】[0190]
【数35】 (Equation 35)
【0191】[0191]
【数36】 [Equation 36]
【0192】[0192]
【数37】 (37)
【0193】[0193]
【数38】 (38)
【0194】一方、マッシィ型の畳み込み符号化器は、
遅延素子と組み合わせ回路とからなり、入力ビットのい
ずれかが組織成分としてそのまま出力される構成とされ
るものであり、遅延素子に対して時系列にデータが保持
されないものである。マッシィ型の畳み込み符号化器の
例としては、例えば図16に示すように、3つのシフト
レジスタ2051,2052,2053と、4つの排他的
論理和回路2061,2062,2063,2064及び1
1個のANDゲートGB[0],GB[1],GB
[2],G1[0],G1[1],G1[2],G1
[3],G2[0],G2[1],G2[2],G2
[3]で表される組み合わせ回路とを有し、符号化率が
“2/3”の畳み込み演算を行うものがある。なお、こ
の畳み込み符号化器においても、ANDゲートGB
[0],GB[1],GB[2],G1[0],G1
[1],G1[2],G1[3],G2[0],G2
[1],G2[2],G2[3]は、符号構成により結
線するか否かを示すものであり、全てのANDゲートが
用いられるわけではなく、組み合わせ回路が変化し、符
号構成が変化するものであって、ステート数が最大で
“23=8”のマッシィ型の畳み込み演算を行うことが
できるものである。この畳み込み符号化器の生成行列G
は次式(39)で表される。次式(39)において、G
B(D),G1(D),G2(D)は、それぞれ、次式
(40)乃至次式(42)で表される。On the other hand, a Massy type convolutional encoder is
It is composed of a delay element and a combinational circuit, in which any of the input bits is output as a tissue component as it is, and data is not stored in the delay element in time series. Examples of Massey-type convolutional encoder, for example, as shown in FIG. 16, 1 three shift registers 205, 205 2, 205 3 and four XOR circuits 206 1, 206 2, 206 3, 206 4 and 1
One AND gate GB [0], GB [1], GB
[2], G1 [0], G1 [1], G1 [2], G1
[3], G2 [0], G2 [1], G2 [2], G2
There is a combination circuit having a combinational circuit represented by [3] and performing a convolution operation with a coding rate of "2/3". Note that also in this convolutional encoder, the AND gate GB
[0], GB [1], GB [2], G1 [0], G1
[1], G1 [2], G1 [3], G2 [0], G2
[1], G2 [2], and G2 [3] indicate whether or not connection is made by a code configuration. Not all AND gates are used, but the combinational circuit changes and the code configuration changes. The maximum number of states is "2 3 = 8", so that a Massy-type convolution operation can be performed. The generator matrix G of this convolutional encoder
Is represented by the following equation (39). In the following equation (39), G
B (D), G1 (D) and G2 (D) are represented by the following equations (40) to (42), respectively.
【0195】[0195]
【数39】 [Equation 39]
【0196】[0196]
【数40】 (Equation 40)
【0197】[0197]
【数41】 [Equation 41]
【0198】[0198]
【数42】 (Equation 42)
【0199】また、マッシィ型の畳み込み符号化器の例
としては、例えば図17に示すように、2つのシフトレ
ジスタ2071,2072と、3つの排他的論理和回路2
08 1,2082,2083及び11個のANDゲートG
B[0],GB[1],G1[0],G1[1],G1
[2],G2[0],G2[1],G2[2],G3
[0],G3[1],G3[2]で表される組み合わせ
回路とを有し、符号化率が“3/3”の畳み込み演算を
行うものがある。なお、この畳み込み符号化器において
も、ANDゲートGB[0],GB[1],G1
[0],G1[1],G1[2],G2[0],G2
[1],G2[2],G3[0],G3[1],G3
[2]は、符号構成により結線するか否かを示すもので
あり、全てのANDゲートが用いられるわけではなく、
組み合わせ回路が変化し、符号構成が変化するものであ
って、ステート数が最大で“22=4”のマッシィ型の
畳み込み演算を行うことができるものである。この畳み
込み符号化器の生成行列Gは次式(43)で表される。
次式(43)において、GB(D),G1(D),G2
(D),G3(D)は、それぞれ、次式(44)乃至次
式(47)で表される。An example of a Massy type convolutional encoder
For example, as shown in FIG.
Jista 2071, 207TwoAnd three exclusive OR circuits 2
08 1, 208Two, 208ThreeAnd 11 AND gates G
B [0], GB [1], G1 [0], G1 [1], G1
[2], G2 [0], G2 [1], G2 [2], G3
Combinations represented by [0], G3 [1], G3 [2]
And a convolution operation having a coding rate of “3/3”
There is something to do. In this convolutional encoder,
Are also AND gates GB [0], GB [1], G1
[0], G1 [1], G1 [2], G2 [0], G2
[1], G2 [2], G3 [0], G3 [1], G3
[2] indicates whether or not to connect according to the code configuration.
Yes, not all AND gates are used,
The combinational circuit changes and the code configuration changes.
Therefore, the maximum number of states is “2”.Two= 4 ”Massy type
A convolution operation can be performed. This fold
The generator matrix G of the embedded encoder is expressed by the following equation (43).
In the following equation (43), GB (D), G1 (D), G2
(D) and G3 (D) are expressed by the following equations (44) to (44), respectively.
It is represented by equation (47).
【0200】[0200]
【数43】 [Equation 43]
【0201】[0201]
【数44】 [Equation 44]
【0202】[0202]
【数45】 [Equation 45]
【0203】[0203]
【数46】 [Equation 46]
【0204】[0204]
【数47】 [Equation 47]
【0205】ここで、符号情報生成回路151により生
成される情報について具体的に説明するために、各畳み
込み符号化器の具体例を示す。Here, in order to specifically explain the information generated by the code information generation circuit 151, a specific example of each convolutional encoder will be shown.
【0206】まず、図14に示したボーゼンクラフト型
の畳み込み符号化器としては、15個のANDゲートG
0[0],GB[2],GB[3],G1[0],G1
[1],G1[3],G1[4],G2[0],G2
[2],G2[4],G3[0],G3[1],G3
[2],G3[3],G3[4]を結線すると、図18
に示すように、4つのシフトレジスタ2011,20
12,2013,2014と、11個の排他的論理和回路
2021,2024,2025,2027,2028,20
210,20212,20213,20214,20215,20
216とを有するものが考えられる。この畳み込み符号化
器は、1ビットの入力データi0を入力すると、この入
力データi0に対して畳み込み演算を行い、演算結果を
4ビットの出力データO0,O1,O2,O3として出力す
る。First, as the Bozencraft type convolutional encoder shown in FIG.
0 [0], GB [2], GB [3], G1 [0], G1
[1], G1 [3], G1 [4], G2 [0], G2
[2], G2 [4], G3 [0], G3 [1], G3
When [2], G3 [3] and G3 [4] are connected, FIG.
As shown in the figure, four shift registers 201 1 , 20
1 2, 201 3, and 201 4, 11 of the exclusive-OR circuit 202 1, 202 4, 202 5, 202 7, 202 8, 20
2 10 , 202 12 , 202 13 , 202 14 , 202 15 , 20
2 16 is conceivable. The convolutional encoder inputs the input data i 0 of 1 bit, performs convolution with respect to the input data i 0, output data O 0 4-bit calculation result, O 1, O 2, O 3 Output as
【0207】この畳み込み符号化器におけるトレリスを
記述すると、図19に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表1に示すようになる。ここでは、ス
テートは、シフトレジスタ2014、シフトレジスタ2
013、シフトレジスタ2012及びシフトレジスタ20
11の内容を順次並べたものであり、“0000”、
“0001”、“0010”、“0011”、“010
0”、“0101”、“0110”、“0111”、
“1000”、“1001”、“1010”、“101
1”、“1100”、“1101”、“1110”、
“1111”のステート番号を、それぞれ、“0”、
“1”、“2”、“3”、“4”、“5”、“6”、
“7”、“8”、“9”、“10”、“11”、“1
2”、“13”、“14”、“15”と表している。ま
た、入力データ/出力データは、i0/O3,O2,O1,
O0である。The trellis in the convolutional encoder is described as shown in FIG. In the figure,
The label attached to each branch indicates the branch number. The relationship between the state before and after the transition and the input data / output data for this branch number is as shown in Table 1 below. Here, state, shift register 201 4, the shift register 2
01 3, the shift register 201 2 and the shift register 20
Are those that sequentially arranged a 1 1 of the content, "0000",
“0001”, “0010”, “0011”, “010”
0 "," 0101 "," 0110 "," 0111 ",
“1000”, “1001”, “1010”, “101”
1 "," 1100 "," 1101 "," 1110 ",
The state numbers of “1111” are “0”,
"1", "2", "3", "4", "5", "6",
“7”, “8”, “9”, “10”, “11”, “1”
2 "," 13 "," 14 ", and" 15 ", and the input data / output data are i 0 / O 3 , O 2 , O 1 ,
O 0 .
【0208】[0208]
【表1】 [Table 1]
【0209】このように、図18に示す畳み込み符号化
器におけるステート数は16となり、トレリスは、各ス
テートから次時刻におけるステートへと2本のパスが到
達する構造であり、全32本の枝を有する構造を有する
ものとなる。As described above, the number of states in the convolutional encoder shown in FIG. 18 is 16, the trellis has a structure in which two paths reach from each state to the state at the next time, and a total of 32 branches are used. Having a structure having
【0210】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“1ビッ
ト”を、型情報WMとして“ボーゼンクラフト型”を、
メモリ数情報MNとして“4”を、枝入出力情報BIO
として表1に示すような各枝の入出力パターンを生成す
る。In the case of this convolutional encoder, the code information generator 151 sets “1 bit” as input bit number information IN, “Bosencraft type” as type information WM,
“4” as the number-of-memory information MN and the branch input / output information BIO
, An input / output pattern of each branch as shown in Table 1 is generated.
【0211】また、図15に示したボーゼンクラフト型
の畳み込み符号化器としては、9個のANDゲートG1
[2],G1[3],G2[0],G2[4],G3
[0],G3[1],G3[2],G3[3],G3
[4]を結線すると、図20に示すように、3つのシフ
トレジスタ2031,2032,2033と、6個の排他
的論理和回路2045,2046,2049,20410,
20411,20412とを有するものが考えられる。この
畳み込み符号化器は、2ビットの入力データi0,i1を
入力すると、これらの入力データi0,i1に対して畳み
込み演算を行い、演算結果を3ビットの出力データ
O0,O1,O2として出力する。As the Bozenkraft type convolutional encoder shown in FIG. 15, nine AND gates G1
[2], G1 [3], G2 [0], G2 [4], G3
[0], G3 [1], G3 [2], G3 [3], G3
Tying [4], as shown in FIG. 20, the three shift registers 203 1, 203 2, 203 3, six of the exclusive OR circuit 204 5, 204 6, 204 9, 204 10,
Having a 204 11, 204 12 are conceivable. When the convolutional encoder inputs 2-bit input data i 0 , i 1 , it performs a convolution operation on these input data i 0 , i 1 , and outputs the operation result as 3-bit output data O 0 , O 1. output as 1, O 2.
【0212】この畳み込み符号化器におけるトレリスを
記述すると、図21に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表2に示すようになる。ここでは、ス
テートは、シフトレジスタ2033、シフトレジスタ2
032及びシフトレジスタ2031の内容を順次並べたも
のであり、“000”、“001”、“010”、“0
11”、“100”、“101”、“110”、“11
1”のステート番号を、それぞれ、“0”、“1”、
“2”、“3”、“4”、“5”、“6”、“7”と表
している。また、入力データ/出力データは、i1,i0
/O2,O1,O0である。The trellis in this convolutional encoder is described as shown in FIG. In the figure,
The label attached to each branch indicates the branch number. The relationship between the state before and after the transition and the input data / output data for this branch number is as shown in Table 2 below. Here, the states are shift register 203 3 , shift register 2
03 is 2, and that sequentially arranged shift registers 203 1 Contents, "000", "001", "010", "0
11 "," 100 "," 101 "," 110 "," 11 "
The state numbers of “1” are “0”, “1”,
They are represented as “2”, “3”, “4”, “5”, “6”, and “7”. The input data / output data are i 1 , i 0
/ O 2 , O 1 , O 0 .
【0213】[0213]
【表2】 [Table 2]
【0214】このように、図20に示す畳み込み符号化
器におけるステート数は8となり、トレリスは、各ステ
ートから次時刻におけるステートへと4本のパスが到達
する構造であり、全32本の枝を有するものとなる。As described above, the number of states in the convolutional encoder shown in FIG. 20 is 8, the trellis has a structure in which four paths reach from each state to the state at the next time, and a total of 32 branches are used. It becomes what has.
【0215】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“2ビッ
ト”を、型情報WMとして“ボーゼンクラフト型”を、
メモリ数情報MNとして“3”を、枝入出力情報BIO
として表2に示すような各枝の入出力パターンを生成す
る。In the case of this convolutional encoder, the code information generation section 151 sets “2 bits” as input bit number information IN, “Bosencraft type” as type information WM,
“3” as the number-of-memory information MN and the branch input / output information BIO
And an input / output pattern of each branch as shown in Table 2 is generated.
【0216】さらに、図16に示したマッシィ型の畳み
込み符号化器としては、3つのANDゲートGB
[2],G1[2],G2[1]を結線すると、図22
に示すように、3つのシフトレジスタ2051,20
52,2053と、2つの排他的論理和回路2062,2
063とを有するものが考えられる。この畳み込み符号
化器は、2ビットの入力データi0,i1を入力すると、
これらの入力データi0,i1に対して再帰的組織畳み込
み演算を行い、演算結果を3ビットの出力データO0,
O1,O2として出力する。Further, as the Massy type convolutional encoder shown in FIG. 16, three AND gates GB
When [2], G1 [2] and G2 [1] are connected, FIG.
As shown in the figure, three shift registers 205 1 , 20
52 2 , 205 3 and two exclusive OR circuits 206 2 , 2
Those with and 06 3 can be considered. When this convolutional encoder receives 2-bit input data i 0 and i 1 ,
A recursive systematic convolution operation is performed on these input data i 0 , i 1 , and the operation result is output as 3-bit output data O 0 ,
Output as O 1 and O 2 .
【0217】この畳み込み符号化器におけるトレリスを
記述すると、図23に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表3に示すようになる。ここでは、ス
テートは、シフトレジスタ2051、シフトレジスタ2
052及びシフトレジスタ2053の内容を順次並べたも
のであり、“000”、“001”、“010”、“0
11”、“100”、“101”、“110”、“11
1”のステート番号を、それぞれ、“0”、“1”、
“2”、“3”、“4”、“5”、“6”、“7”と表
している。また、入力データ/出力データは、i1,i0
/O2,O1,O0である。The trellis in the convolutional encoder is described as shown in FIG. In the figure,
The label attached to each branch indicates the branch number. The relationship between the state before and after the transition and the input data / output data for this branch number is as shown in Table 3 below. Here, the states are shift register 205 1 , shift register 2
05 is 2, and that sequentially arranged contents of the shift register 205 3, "000", "001", "010", "0
11 "," 100 "," 101 "," 110 "," 11 "
The state numbers of “1” are “0”, “1”,
They are represented as “2”, “3”, “4”, “5”, “6”, and “7”. The input data / output data are i 1 , i 0
/ O 2 , O 1 , O 0 .
【0218】[0218]
【表3】 [Table 3]
【0219】このように、図22に示す畳み込み符号化
器におけるステート数は8となり、トレリスは、各ステ
ートから次時刻におけるステートへと4本のパスが到達
する構造であり、全32本の枝を有するものとなる。As described above, the number of states in the convolutional encoder shown in FIG. 22 is 8, and the trellis has a structure in which four paths reach from each state to the state at the next time. It becomes what has.
【0220】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“2ビッ
ト”を、型情報WMとして“マッシィ型”を、メモリ数
情報MNとして“3”を、枝入出力情報BIOとして表
3に示すような各枝の入出力パターンを生成する。In the case of this convolutional encoder, the code information generation section 151 sets “2 bits” as the input bit number information IN, “Massie type” as the type information WM, “3” as the memory number information MN, An input / output pattern of each branch as shown in Table 3 is generated as the branch input / output information BIO.
【0221】さらにまた、図17に示したマッシィ型の
畳み込み符号化器としては、6個のANDゲートGB
[1],G1[0],G1[1],G1[2],G2
[0],G3[0]を結線すると、図24に示すよう
に、2つのシフトレジスタ2071,2072と、3つの
排他的論理和回路2081,2082,2083とを有す
るものが考えられる。この畳み込み符号化器は、3ビッ
トの入力データi0,i1,i 2を入力すると、これらの
入力データi0,i1,i2に対して再帰的組織畳み込み
演算を行い、演算結果を3ビットの出力データO0,
O1,O2として出力する。Furthermore, the Massy type shown in FIG.
As the convolutional encoder, six AND gates GB
[1], G1 [0], G1 [1], G1 [2], G2
When [0] and G3 [0] are connected, as shown in FIG.
And two shift registers 2071, 207TwoAnd three
Exclusive OR circuit 2081, 208Two, 208ThreeHave
Things are conceivable. This convolutional encoder has three bits.
Input data i0, I1, I TwoTo enter these
Input data i0, I1, ITwoRecursive tissue convolution for
Performs an operation and outputs the operation result as 3-bit output data O0,
O1, OTwoOutput as
【0222】この畳み込み符号化器におけるトレリスを
記述すると、図25に示すようになる。同図において、
各枝に付されたラベルは枝番号を示している。この枝番
号に対する遷移前後のステートと入力データ/出力デー
タとの関係は、次表4に示すようになる。ここでは、ス
テートは、シフトレジスタ2071及びシフトレジスタ
2072の内容を順次並べたものであり、“00”、
“01”、“10”、“11”のステート番号を、それ
ぞれ、“0”、“1”、“2”、“3”と表している。
また、入力データ/出力データは、i2,i1,i0/
O2,O1,O0である。The trellis in the convolutional encoder is described as shown in FIG. In the figure,
The label attached to each branch indicates the branch number. The relationship between the state before and after the transition and the input data / output data for this branch number is as shown in Table 4 below. Here, the state, which has sequentially arranged shift registers 207 1 and the shift register 207 and second contents, "00",
The state numbers "01", "10", and "11" are represented as "0", "1", "2", and "3", respectively.
The input data / output data are i 2 , i 1 , i 0 /
O 2 , O 1 and O 0 .
【0223】[0223]
【表4】 [Table 4]
【0224】このように、図24に示す畳み込み符号化
器におけるステート数は4となり、トレリスは、各ステ
ートから次時刻におけるステートへと4組のパラレルパ
スが到達する構造であり、全32本の枝を有するものと
なる。As described above, the number of states in the convolutional encoder shown in FIG. 24 is 4, and the trellis has a structure in which four sets of parallel paths reach from each state to the state at the next time. It will have branches.
【0225】符号情報生成部151は、この畳み込み符
号化器の場合、入力ビット数情報INとして“3ビッ
ト”を、型情報WMとして“マッシィ型”を、メモリ数
情報MNとして“2”を、枝入出力情報BIOとして表
4に示すような各枝の入出力パターンを生成する。In the case of this convolutional encoder, the code information generation section 151 sets “3 bits” as input bit number information IN, “Massie type” as type information WM, “2” as memory number information MN, An input / output pattern of each branch as shown in Table 4 is generated as the branch input / output information BIO.
【0226】このように、符号情報生成回路151は、
符号化装置1における要素符号化器に応じた符号情報を
生成する。特に、符号情報生成回路151は、符号に応
じたトレリス上の全ての枝の入出力パターンを算出し、
枝入出力情報BIOを生成するが、これについては、さ
らに後述する。符号情報生成回路151は、生成した入
力ビット数情報INを、終結情報生成回路153、受信
値及び事前確率情報154、Iγ算出回路156、Iγ
分配回路157、Iα算出回路158、Iβ算出回路1
59、軟出力算出回路161、受信値又は事前確率情報
分離回路162、及び、硬判定回路165に供給する。
また、符号情報生成回路151は、生成した型情報WM
を、Iγ算出回路156、Iγ分配回路157、Iα算
出回路158及びIβ算出回路159に供給する。さら
に、符号情報生成回路151は、生成したメモリ数情報
MNを、終結情報生成回路153、Iγ分配回路15
7、Iα算出回路158、Iβ算出回路159、及び、
軟出力算出回路161に供給する。さらにまた、符号情
報生成回路151は、生成した枝入出力情報BIOを、
Iγ分配回路157及び軟出力算出回路161に供給す
る。また、符号情報生成回路151は、生成した有効出
力位置情報PEを内部消去情報生成回路152に供給す
る。As described above, the code information generation circuit 151
Code information corresponding to the element encoder in the encoding device 1 is generated. In particular, the code information generation circuit 151 calculates input / output patterns of all branches on the trellis according to the code,
The branch input / output information BIO is generated, which will be further described later. The code information generation circuit 151 converts the generated input bit number information IN into a termination information generation circuit 153, a reception value and prior probability information 154, an Iγ calculation circuit 156, and an Iγ
Distribution circuit 157, Iα calculation circuit 158, Iβ calculation circuit 1
59, a soft output calculation circuit 161, a received value or prior probability information separation circuit 162, and a hard decision circuit 165.
Further, the code information generation circuit 151 generates the type information WM.
Is supplied to the Iγ calculation circuit 156, the Iγ distribution circuit 157, the Iα calculation circuit 158, and the Iβ calculation circuit 159. Further, the code information generation circuit 151 transmits the generated memory number information MN to the termination information generation circuit 153 and the Iγ distribution circuit 15.
7, Iα calculation circuit 158, Iβ calculation circuit 159,
It is supplied to the soft output calculation circuit 161. Furthermore, the code information generation circuit 151 converts the generated branch input / output information BIO into
It is supplied to the Iγ distribution circuit 157 and the soft output calculation circuit 161. Further, the code information generation circuit 151 supplies the generated valid output position information PE to the internal erasure information generation circuit 152.
【0227】内部消去情報生成回路152は、外部から
供給される消去情報TERSと、符号情報生成回路15
1から供給される有効出力位置情報PEとに基づいて、
パンクチャパターンと有効出力位置とを総括的に考慮し
て得られる符号出力が存在しない位置を示す内部消去位
置情報IERSを生成する。The internal erasure information generation circuit 152 receives the erasure information TERS supplied from the outside and the code information generation circuit 15.
1 based on the effective output position information PE supplied from
Internal erasure position information IERS indicating a position where there is no code output obtained by considering the puncture pattern and the effective output position comprehensively is generated.
【0228】具体的には、内部消去情報生成回路152
は、例えば図26に示すように、4つのORゲート21
11,2112,2113,2114を有するものとして実
現することができる。Specifically, internal erase information generation circuit 152
Is, for example, as shown in FIG.
It can be realized as having a 1 1, 211 2, 211 3, 211 4.
【0229】ORゲート2111,2112,2113,
2114は、それぞれ、消去情報TERSと、符号情報
生成回路151から供給される有効出力位置情報PEを
反転したデータとの論理和をとる。ORゲート21
11,2112,2113,2114は、それぞれ、得られ
た論理和を内部消去位置情報IERSとして受信値及び
事前確率情報選択回路154に供給する。[0229] OR gate 211 1, 211 2, 211 3,
Each of the elements 211 4 ORs the erasure information TERS and data obtained by inverting the effective output position information PE supplied from the code information generation circuit 151. OR gate 21
1 1, 211 2, 211 3, 211 4, respectively, and supplies the received value and a priori probability information selection circuit 154 the logical sum obtained as internal erasure position information IERS.
【0230】このように、内部消去情報生成回路152
は、ORゲート2111,2112,2113,2114に
よる論理和をとることによって、符号出力が存在しない
位置を示す内部消去位置情報IERSを生成する。As described above, internal erase information generation circuit 152
By taking the logical sum by an OR gate 211 1, 211 2, 211 3, 211 4, and generates an internal erasure position information IERS indicating the position code output is not present.
【0231】終結情報生成回路153は、外部から供給
される終結時刻情報TTNP及び終結ステート情報TT
NSと、符号情報生成回路151から供給される入力ビ
ット数情報IN及びメモリ数情報MNとに基づいて、符
号化装置1における終結情報を生成する。具体的には、
終結情報生成回路153は、終結時刻情報TTNP、終
結ステート情報TTNS、入力ビット数情報IN及びメ
モリ数情報MNに基づいて、符号化装置1における終結
時刻を示す終結時刻情報TPM及び終結ステートを示す
終結ステート情報TSMを生成する。The termination information generation circuit 153 includes termination time information TTNP and termination state information TT supplied from outside.
Based on NS, the input bit number information IN and the memory number information MN supplied from the code information generation circuit 151, termination information in the encoding device 1 is generated. In particular,
The termination information generation circuit 153, based on termination time information TTNP, termination state information TTNS, input bit number information IN, and memory number information MN, terminate time information TPM indicating the termination time in the encoding device 1 and termination indicating the termination state. Generate state information TSM.
【0232】終結情報生成回路153は、例えば図27
に示すように、複数のレジスタ2121,2122,21
23,2124,2125,2126と、複数のセレクタ2
13 1,2132,2133,2134,2135,21
36,2137,2138,213 9と、ANDゲート21
4とを有するものとして実現することができる。The termination information generation circuit 153 is provided, for example, in FIG.
As shown in FIG.1, 212Two, 21
2Three, 212Four, 212Five, 2126And a plurality of selectors 2
13 1, 213Two, 213Three, 213Four, 213Five, 21
36, 2137, 2138, 213 9And the AND gate 21
4 can be realized.
【0233】レジスタ2121は、外部から供給される
終結時刻情報TTNPを1クロックだけ保持し、保持し
た終結時刻情報TTNPをレジスタ2122及びセレク
タ2133に供給する。[0233] Register 212 1, the termination time information TTNP supplied from the outside and held by one clock, and supplies the held termination time information TTNP the register 212 2 and the selector 213 3.
【0234】レジスタ2122は、レジスタ2121から
供給される終結時刻情報TTNPを1クロックだけ保持
し、保持した終結時刻情報TTNPをレジスタ2123
及びセレクタ2134に供給する。The register 212 2 holds the termination time information TTNP supplied from the register 212 1 for one clock, and stores the held termination time information TTNP in the register 212 3.
And the selector 213 4 .
【0235】レジスタ2123は、レジスタ2122から
供給される終結時刻情報TTNPを1クロックだけ保持
し、保持した終結時刻情報TTNPをセレクタ2135
に供給する。The register 212 3 holds the termination time information TTNP supplied from the register 212 2 for one clock, and stores the held termination time information TTNP in the selector 213 5.
To supply.
【0236】レジスタ2124は、外部から供給される
終結ステート情報TTNSを1クロックだけ保持し、保
持した終結ステート情報TTNSをレジスタ2125及
びセレクタ2136に供給する。[0236] register 212 4 holds termination state information TTNS supplied from outside by one clock, and supplies the held termination state information TTNS the register 212 5 and selector 213 6.
【0237】レジスタ2125は、レジスタ2124から
供給される終結ステート情報TTNSを1クロックだけ
保持し、保持した終結ステート情報TTNSをレジスタ
2126及びセレクタ2137に供給する。The register 212 5 holds the termination state information TTNS supplied from the register 212 4 for one clock, and supplies the retained termination state information TTNS to the register 212 6 and the selector 213 7 .
【0238】レジスタ2126は、レジスタ2125から
供給される終結ステート情報TTNSを1クロックだけ
保持し、保持した終結ステート情報TTNSをセレクタ
2138に供給する。[0238] Register 212 6, a termination state information TTNS supplied from the register 212 5 holds only one clock, and supplies the held termination state information TTNS to the selector 213 8.
【0239】セレクタ2131は、入力ビット数情報I
Nに基づいて、メモリ数情報MNのうち、例えば、符号
化装置1における要素符号化器のメモリ数が“1”であ
ることを示す情報と、メモリ数が“2”であることを示
す情報とのうち、いずれか一方を選択する。具体的に
は、セレクタ2131は、例えば、符号化装置1におけ
る入力ビット数が“1”である場合には、メモリ数が
“1”であることを示す情報を選択する。セレクタ21
31は、選択したデータを選択用の制御信号としてセレ
クタ2133に供給する。The selector 213 1 receives the input bit number information I.
Based on N, for example, information indicating that the number of memories of the elementary encoder in the encoding device 1 is “1” and information indicating that the number of memories is “2” in the memory number information MN. And one of them is selected. Specifically, for example, when the number of input bits in the encoding device 1 is “1”, the selector 213 1 selects information indicating that the number of memories is “1”. Selector 21
3 1 supplies to the selector 213 3 as a control signal for selecting the selected data.
【0240】セレクタ2132は、入力ビット数情報I
Nに基づいて、メモリ数情報MNのうち、例えば、符号
化装置1における要素符号化器のメモリ数が“2”であ
ることを示す情報と、メモリ数が“3”であることを示
す情報とのうち、いずれか一方を選択する。具体的に
は、セレクタ2132は、例えば、符号化装置1におけ
る入力ビット数が“1”である場合には、メモリ数が
“2”であることを示す情報を選択する。セレクタ21
32は、選択したデータを選択用の制御信号としてセレ
クタ2134に供給する。The selector 213 2 receives the input bit number information I.
Based on N, for example, information indicating that the number of memories of the element encoder in the encoding device 1 is “2” and information indicating that the number of memories is “3” in the memory number information MN. And one of them is selected. Specifically, for example, when the number of input bits in the encoding device 1 is “1”, the selector 213 2 selects information indicating that the number of memories is “2”. Selector 21
3 2 supplies to the selector 213 4 as a control signal for selecting the selected data.
【0241】セレクタ2133は、セレクタ2131によ
り選択されたデータに基づいて、レジスタ2121から
供給される終結時刻情報TTNPと値が“1”であるデ
ータとのうち、いずれか一方を選択する。具体的には、
セレクタ2133は、符号化装置1における要素符号化
器のメモリ数が“1”である場合には、レジスタ212
1から供給される終結時刻情報TTNPを選択する。セ
レクタ2133は、選択したデータをANDゲート21
4に供給する。The selector 213 3 selects one of the termination time information TTNP supplied from the register 212 1 and data having the value “1” based on the data selected by the selector 213 1. . In particular,
The selector 213 3, if the memory number of elements encoder in the encoder 1 is "1", the register 212
The termination time information TTNP supplied from 1 is selected. The selector 213 3 outputs the selected data to the AND gate 21.
4
【0242】セレクタ2134は、セレクタ2132によ
り選択されたデータに基づいて、レジスタ2122から
供給される終結時刻情報TTNPと値が“1”であるデ
ータとのうち、いずれか一方を選択する。具体的には、
セレクタ2134は、符号化装置1における要素符号化
器のメモリ数が“2”である場合には、レジスタ212
2から供給される終結時刻情報TTNPを選択する。セ
レクタ2134は、選択したデータをANDゲート21
4に供給する。The selector 213 4 selects one of the termination time information TTNP supplied from the register 212 2 and the data whose value is “1” based on the data selected by the selector 213 2. . In particular,
When the number of memories of the element encoder in the encoding device 1 is “2”, the selector 213 4 operates as the register 212 4.
The termination time information TTNP supplied from 2 is selected. The selector 213 4 outputs the selected data to the AND gate 21.
4
【0243】セレクタ2135は、メモリ数情報MNに
基づいて、レジスタ2123から供給される終結時刻情
報TTNPと値が“1”であるデータとのうち、いずれ
か一方を選択する。具体的には、セレクタ2135は、
符号化装置1における要素符号化器のメモリ数が“3”
である場合には、レジスタ2123から供給される終結
時刻情報TTNPを選択する。セレクタ2135は、選
択したデータをANDゲート214に供給する。[0243] The selector 213 5, based on the number of memories information MN, out of the data termination time information TTNP value supplied is "1" from the register 212 3, selects either. Specifically, the selector 213 5
The number of memories of the element encoder in the encoding device 1 is “3”
If it is selects the termination time information TTNP supplied from the register 212 3. The selector 213 5 supplies the selected data to the AND gate 214.
【0244】セレクタ2136は、メモリ数情報MNに
基づいて、レジスタ2124から供給される終結ステー
ト情報TTNSと値が“0”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ2136
は、符号化装置1における要素符号化器のメモリ数が
“1”である場合には、レジスタ2124から供給され
る終結ステート情報TTNSを選択する。セレクタ21
36は、選択したデータをセレクタ2138に供給する。The selector 213 6 selects one of the termination state information TTNS supplied from the register 212 4 and data whose value is “0”, based on the memory number information MN. Specifically, the selector 213 6
, When the number of memory elements encoder in the encoder 1 is "1", selects the termination state information TTNS supplied from the register 212 4. Selector 21
3 6 supplies the selected data to the selector 213 8.
【0245】セレクタ2137は、メモリ数情報MNに
基づいて、レジスタ2125から供給される終結ステー
ト情報TTNSと値が“0”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ2137
は、符号化装置1における要素符号化器のメモリ数が
“2”である場合には、レジスタ2125から供給され
る終結ステート情報TTNSを選択する。セレクタ21
37は、選択したデータをセレクタ2138に供給する。[0245] The selector 213 7, based on the number of memories information MN, termination state information TTNS value supplied from the register 212 5 out of the data is "0", selects either. Specifically, the selector 213 7
, When the number of memory elements encoder in the encoder 1 is "2", selects the termination state information TTNS supplied from the register 212 5. Selector 21
3 7 supplies the selected data to the selector 213 8.
【0246】セレクタ2138は、メモリ数情報MNに
基づいて、レジスタ2126から供給される終結ステー
ト情報TTNSと値が“0”であるデータとのうち、い
ずれか一方を選択する。具体的には、セレクタ2138
は、符号化装置1における要素符号化器のメモリ数が
“3”である場合には、レジスタ2126から供給され
る終結ステート情報TTNSを選択する。セレクタ21
38は、選択したデータをセレクタ2138に供給する。[0246] The selector 213 8 based on the number of memories information MN, termination state information TTNS value supplied from the register 212 6 Out of the data is "0", selects either. Specifically, the selector 213 8
, When the number of memory elements encoder in the encoder 1 is "3", selects the termination state information TTNS supplied from the register 212 6. Selector 21
3 8 supplies the selected data to the selector 213 8.
【0247】セレクタ2139は、入力ビット数情報I
Nに基づいて、外部から供給される終結ステート情報T
TNSと、セレクタ2136,2137,2138から供
給されるデータとのうち、いずれか一方を選択する。セ
レクタ2139は、選択したデータを終結ステート情報
TSMとして受信データ及び遅延用記憶回路155に供
給する。The selector 213 9 receives the input bit number information I.
N, based on the termination state information T supplied from outside.
One of the TNS and the data supplied from the selectors 213 6 , 213 7 and 213 8 is selected. The selector 213 9 supplies the selected data to the reception data and delay storage circuit 155 as termination state information TSM.
【0248】ANDゲート214は、外部から供給され
る終結時刻情報TTNPと、セレクタ2133,21
34,2135から供給されるデータとの論理積をとる。
ANDゲート214は、得られた論理積を終結時刻情報
TPMとして受信データ及び遅延用記憶回路155に供
給する。The AND gate 214 has the termination time information TTNP supplied from the outside and the selectors 213 3 , 21 3
3 4, 213 takes a logical product of the data supplied from the 5.
The AND gate 214 supplies the obtained logical product to the reception data and delay storage circuit 155 as termination time information TPM.
【0249】このような終結情報生成回路153は、メ
モリ数情報MNに基づいて、終結期間を把握し、この終
結期間に応じたデータの選択をセレクタ2133,21
34,2135,2136,2137,2138により行う
ことによって、任意の終結期間の終結情報を生成するこ
とができる。特に、終結情報生成回路153は、後述す
るように、符号化装置1における要素符号化器がボーゼ
ンクラフト型の畳み込み符号化器であった場合には、終
結情報として、入力ビット数分の情報を終結期間分だけ
生成することによって、終結ステートを明示する。ま
た、終結情報生成回路153は、後述するように、符号
化装置1における要素符号化器が例えばマッシィ型とい
ったボーゼンクラフト型の畳み込み符号化器以外のもの
であった場合には、終結情報として、終結ステートを示
す情報を1タイムスロットで生成することによって、終
結ステートを1タイムスロットで明示する。The termination information generation circuit 153 ascertains the termination period based on the memory number information MN, and selects the data according to the termination period by the selectors 213 3 , 21 3 .
3 4, 213 5, by performing a 213 6, 213 7, 213 8, it is possible to generate termination information for any termination period. In particular, as described later, when the element encoder in the encoding device 1 is a Bozencraft convolutional encoder, the termination information generation circuit 153 outputs information corresponding to the number of input bits as termination information. The termination state is specified by generating the termination period only. In addition, as described later, the termination information generation circuit 153 outputs termination information as the termination information when the element encoder in the encoding device 1 is other than a Bozencraft type convolutional encoder such as a Massy type. By generating information indicating the termination state in one time slot, the termination state is specified in one time slot.
【0250】受信値及び事前確率情報選択回路154
は、後述するように、任意の符号の復号を行うために設
けられるものである。受信値及び事前確率情報選択回路
154は、制御回路60から供給される受信値形式情報
CRTYと、符号情報生成回路151から供給される入
力ビット数情報INと、外部から供給される事前確率情
報消去情報TEAPと、内部消去情報生成回路152か
ら供給される内部消去位置情報IERSとに基づいて、
入力した復号受信値TSRと外部情報又はインターリー
ブデータTEXTとのうち、軟出力復号を行うために必
要な情報を選択する。また、受信値及び事前確率情報選
択回路154は、後述するように、内部消去情報生成回
路152から供給される内部消去位置情報IERSに基
づいて、符号出力が存在しない位置を尤度が“0”のシ
ンボルに置き換える。すなわち、受信値及び事前確率情
報選択回路154は、符号出力が存在しない位置に相当
するビットが“0”であるか“1”であるかの確率が
“1/2”であるものとするような情報を出力する。Received value and prior probability information selection circuit 154
Is provided for decoding an arbitrary code, as described later. The reception value and prior probability information selection circuit 154 includes a reception value format information CRTY supplied from the control circuit 60, input bit number information IN supplied from the code information generation circuit 151, and prior probability information erasure supplied from the outside. Based on the information TEAP and the internal erase position information IERS supplied from the internal erase information generation circuit 152,
Information necessary for performing soft-output decoding is selected from the input decoded reception value TSR and external information or interleaved data TEXT. Further, the reception value and prior probability information selection circuit 154 determines a position where no code output exists based on the internal erasure position information IERS supplied from the internal erasure information generation circuit 152, as described later, with a likelihood of “0”. Replace with the symbol. That is, the reception value and prior probability information selection circuit 154 sets the probability that the bit corresponding to the position where no code output exists is “0” or “1” to “1/2”. Output important information.
【0251】具体的には、受信値及び事前確率情報選択
回路154は、例えば、復号受信値TSRが4系統の復
号受信値TSR0,TSR1,TSR2,TSR3から
なるとともに、外部情報又はインターリーブデータTE
XTが3系統の外部情報又はインターリーブデータTE
XT0,TEXT1,TEXT2からなるものとする
と、例えば図28に示すように、16個のセレクタ21
51,2152,2153,2154,2155,2156,
2157,2158,2159,21510,215 11,2
1512,21513,21514,21515,21516とを
有するものとして実現することができる。More specifically, selection of received value and prior probability information
The circuit 154, for example, decodes the decoded received value TSR into four systems.
From the received signal values TSR0, TSR1, TSR2 and TSR3
And external information or interleaved data TE
XT has three systems of external information or interleaved data TE
XT0, TEXT1, TEXT2
And, for example, as shown in FIG.
51, 215Two, 215Three, 215Four, 215Five, 2156,
2157, 2158, 2159, 215Ten, 215 11, 2
Fifteen12, 21513, 21514, 215Fifteen, 21516And
It can be realized as having.
【0252】セレクタ2151は、受信値形式情報CR
TYに基づいて、復号受信値TSR0と、外部情報又は
インターリーブデータTEXT0とのうち、いずれか一
方を選択する。具体的には、セレクタ2151は、受信
値形式情報CRTYが外部情報を示すものであった場合
には、外部情報又はインターリーブデータTEXT0を
選択する。セレクタ2151は、選択したデータをセレ
クタ2158に供給する。The selector 215 1 receives the received value format information CR
Based on TY, one of the decoded received value TSR0 and the external information or interleaved data TEXT0 is selected. Specifically, when the received value format information CRTY indicates external information, the selector 215 1 selects the external information or the interleaved data TEXT0. The selector 215 1 supplies the selected data to the selector 215 8 .
【0253】セレクタ2152は、受信値形式情報CR
TYに基づいて、復号受信値TSR1と、外部情報又は
インターリーブデータTEXT1とのうち、いずれか一
方を選択する。具体的には、セレクタ2152は、受信
値形式情報CRTYが外部情報を示すものであった場合
には、外部情報又はインターリーブデータTEXT1を
選択する。セレクタ2152は、選択したデータをセレ
クタ2159に供給する。The selector 215 2 receives the received value format information CR.
Based on TY, one of the decoded received value TSR1 and the external information or the interleaved data TEXT1 is selected. Specifically, if the received value format information CRTY indicates external information, the selector 215 2 selects the external information or the interleaved data TEXT1. The selector 215 2 supplies the selected data to the selector 215 9.
【0254】セレクタ2153は、受信値形式情報CR
TYに基づいて、復号受信値TSR2と、外部情報又は
インターリーブデータTEXT2とのうち、いずれか一
方を選択する。具体的には、セレクタ2153は、受信
値形式情報CRTYが外部情報を示すものであった場合
には、外部情報又はインターリーブデータTEXT2を
選択する。セレクタ2153は、選択したデータをセレ
クタ21510に供給する。The selector 215 3 receives the received value format information CR.
Based on TY, one of the decoded received value TSR2 and the external information or the interleaved data TEXT2 is selected. Specifically, the selector 215 3, when the received value type information CRTY was shows the external information, select the external information or interleaved data TEXT2. The selector 215 3 supplies the selected data to the selector 215 10 .
【0255】セレクタ2154は、受信値形式情報CR
TYに基づいて、外部情報又はインターリーブデータT
EXT0と、値が“0”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ215
4は、受信値形式情報CRTYが外部情報を示すもので
あった場合には、値が“0”である事前確率情報を選択
する。セレクタ2154は、選択したデータをセレクタ
21512に供給する。The selector 215 4 receives the received value format information CR.
Based on TY, external information or interleaved data T
Of EXT0 and the prior probability information whose value is “0”,
Select one of them. Specifically, the selector 215
4 selects prior probability information whose value is "0" when the received value format information CRTY indicates external information. The selector 215 4 supplies the selected data to the selector 215 12 .
【0256】セレクタ2155は、受信値形式情報CR
TYに基づいて、外部情報又はインターリーブデータT
EXT1と、値が“0”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ215
5は、受信値形式情報CRTYが外部情報を示すもので
あった場合には、値が“0”である事前確率情報を選択
する。セレクタ2155は、選択したデータをセレクタ
21513に供給する。The selector 215 5 receives the received value format information CR.
Based on TY, external information or interleaved data T
EXT1 and the prior probability information whose value is “0”,
Select one of them. Specifically, the selector 215
5 selects prior probability information having a value of "0" when the received value format information CRTY indicates external information. The selector 215 5 supplies the selected data to the selector 215 13 .
【0257】セレクタ2156は、受信値形式情報CR
TYに基づいて、外部情報又はインターリーブデータT
EXT2と、値が“0”である事前確率情報とのうち、
いずれか一方を選択する。具体的には、セレクタ215
6は、受信値形式情報CRTYが外部情報を示すもので
あった場合には、値が“0”である事前確率情報を選択
する。セレクタ2156は、選択したデータをセレクタ
21514に供給する。The selector 215 6 receives the received value format information CR.
Based on TY, external information or interleaved data T
EXT2 and the prior probability information whose value is “0”
Select one of them. Specifically, the selector 215
6 selects prior probability information whose value is "0" when the received value format information CRTY indicates external information. The selector 215 6 supplies the selected data to the selector 215 14 .
【0258】セレクタ2157は、受信値形式情報CR
TYに基づいて、内部消去位置情報IERSのうち、例
えば、符号化装置1における要素符号化器から出力され
る出力ビットのうちの1シンボル目が存在しないことを
示す情報と、2シンボル目が存在しないことを示す情報
とのうち、いずれか一方を選択する。具体的には、セレ
クタ2157は、符号化装置1がTTCM又はSCTC
Mによる符号化を行うものでないことを受信値形式情報
CRTYが示すものであった場合には、2シンボル目が
存在しないことを示す情報を選択する。セレクタ215
7は、選択したデータを選択用の制御信号としてセレク
タ2159に供給する。なお、このセレクタ2157によ
る選択動作は、符号化装置1がTTCMやSCTCMに
よる符号化を行うものであった場合における消去動作に
起因するものである。すなわち、符号化装置1がTTC
MやSCTCMによる符号化を行うものであった場合に
おける消去動作は、同相成分及び直交成分のシンボルを
ともに消去するものとなるため、セレクタ2157は、
2シンボル目が存在しないことを示す情報を選択するこ
とになる。The selector 215 7 receives the received value format information CR.
Based on the TY, for example, information indicating that the first symbol of the output bits output from the element encoder in the encoding device 1 does not exist in the internal erasure position information IERS, and that the second symbol exists Either of the information indicating not to be performed is selected. Specifically, the selector 215 7 determines that the encoding device 1 has TTCM or SCTC
If the received value format information CRTY indicates that the encoding is not performed by M, the information indicating that the second symbol does not exist is selected. Selector 215
7, to the selector 215 9 as a control signal for selecting the selected data. Note that the selection operation by the selector 215 7 is caused by an erasing operation in the case where the encoding device 1 performs encoding by TTCM or SCTCM. That is, the encoding device 1
Erase operation in the case which was used to encode by M and SCTCM, since becomes to clear both the symbol of the in-phase and quadrature components, the selector 215 7,
Information indicating that the second symbol does not exist is selected.
【0259】セレクタ2158は、内部消去位置情報I
ERSに基づいて、セレクタ2151から供給されるデ
ータと、値が“0”である情報とのうち、いずれか一方
を選択する。具体的には、セレクタ2158は、内部消
去位置情報IERSが符号化装置1における要素符号化
器から出力される出力ビットのうちの1シンボル目が存
在しないことを示すものであった場合には、値が“0”
である情報を選択する。セレクタ2158により選択さ
れたデータは、セレクタ2159,21510,21
514,21515,21516から供給されるデータととも
に束ねられ、選択受信値及び事前確率情報RAPとして
受信データ及び遅延用記憶回路155に供給される。The selector 215 8 has the internal erase position information I
Based on the ERS, one of the data supplied from the selector 215 1 and the information having a value of “0” is selected. Specifically, when the internal erasure position information IERS indicates that the first symbol of the output bits output from the element encoder in the encoding device 1 does not exist, the selector 215 8 determines , The value is “0”
Is selected. The data selected by the selector 215 8 is stored in the selectors 215 9 , 215 10 , 21
5 14, 215 15 bundled together with the data supplied from, 215 16, is supplied to the reception data and the delay storage circuit 155 as the selected received value and a priori probability information RAP.
【0260】セレクタ2159は、セレクタ2157から
供給されるデータに基づいて、セレクタ2152から供
給されるデータと、値が“0”である情報とのうち、い
ずれか一方を選択する。具体的には、セレクタ2159
は、セレクタ2157から供給されるデータが符号化装
置1における要素符号化器から出力される出力ビットの
うちの2シンボル目が存在しないことを示すものであっ
た場合には、値が“0”である情報を選択する。セレク
タ2159により選択されたデータは、セレクタ21
58,21510,21514,21515,21516から供
給されるデータとともに束ねられ、選択受信値及び事前
確率情報RAPとして受信データ及び遅延用記憶回路1
55に供給される。The selector 215 9 selects one of the data supplied from the selector 215 2 and the information having the value “0” based on the data supplied from the selector 215 7 . Specifically, the selector 215 9
If the data supplied from the selector 215 7 indicates that the second symbol of the output bits output from the element encoder in the encoding device 1 does not exist, the value is “0”. Is selected. The data selected by the selector 215 9 is transmitted to the selector 21
5 8 , 215 10 , 215 14 , 215 15 , and 215 16 are bundled together with the data supplied thereto, and receive data and a delay storage circuit 1 are stored as selected reception values and prior probability information RAP
55.
【0261】セレクタ21510は、内部消去位置情報I
ERSに基づいて、セレクタ215 3から供給されるデ
ータと、値が“0”である情報とのうち、いずれか一方
を選択する。具体的には、セレクタ21510は、内部消
去位置情報IERSが符号化装置1における要素符号化
器から出力される出力ビットのうちの3シンボル目が存
在しないことを示すものであった場合には、値が“0”
である情報を選択する。セレクタ21510により選択さ
れたデータは、セレクタ2158,2159,21514,
21515,21516から供給されるデータとともに束ね
られ、選択受信値及び事前確率情報RAPとして受信デ
ータ及び遅延用記憶回路155に供給される。Selector 215TenIs the internal erase position information I
Based on the ERS, the selector 215 ThreeSupplied by
Data or information with a value of "0"
Select Specifically, the selector 215TenIs
The left position information IERS is encoded by the encoding device 1
The third symbol among the output bits output from the
If it indicates that there is no data, the value is “0”
Is selected. Selector 215TenSelected by
The selected data is supplied to the selector 2158, 2159, 21514,
215Fifteen, 21516Bundled with data supplied from
Received data as the selected reception value and the prior probability information RAP.
Data and a delay storage circuit 155.
【0262】セレクタ21511は、内部消去位置情報I
ERSに基づいて、復号受信値TSR3と、値が“0”
である情報とのうち、いずれか一方を選択する。具体的
には、セレクタ21511は、内部消去位置情報IERS
が符号化装置1における要素符号化器から出力される出
力ビットのうちの4シンボル目が存在しないことを示す
ものであった場合には、値が“0”である情報を選択す
る。セレクタ21511は、選択したデータをセレクタ2
1515に供給する。The selector 215 11 receives the internal erase position information I
Based on the ERS, the decoded received value TSR3 and the value "0"
One of the information is selected. Specifically, the selector 215 11 outputs the internal erase position information IERS.
Indicates that the fourth symbol of the output bits output from the elementary encoder in the encoding device 1 does not exist, the information having the value “0” is selected. The selector 215 11 stores the selected data in the selector 2
15 Supply to 15 .
【0263】セレクタ21512は、事前確率情報消去情
報TEAPに基づいて、セレクタ2154から供給され
るデータと、値が“0”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ21512は、事
前確率情報消去情報TEAPがパンクチャされているこ
とを示すものであった場合には、値が“0”である情報
を選択する。セレクタ21512は、選択したデータをセ
レクタ21515,21516に供給する。The selector 215 12 selects one of the data supplied from the selector 215 4 and the information having the value “0” based on the prior probability information erasure information TEAP. Specifically, when the prior probability information erasure information TEAP indicates that puncturing has been performed, the selector 215 12 selects information having a value of “0”. The selector 215 12 supplies the selected data to the selectors 215 15 and 215 16 .
【0264】セレクタ21513は、事前確率情報消去情
報TEAPに基づいて、セレクタ2155から供給され
るデータと、値が“0”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ21513は、事
前確率情報消去情報TEAPがパンクチャされているこ
とを示すものであった場合には、値が“0”である情報
を選択する。セレクタ21513は、選択したデータをセ
レクタ21516に供給する。The selector 215 13 selects one of the data supplied from the selector 215 5 and the information whose value is “0” based on the prior probability information erasure information TEAP. Specifically, when the prior probability information deletion information TEAP indicates that puncturing has been performed, the selector 215 13 selects information having a value of “0”. The selector 215 13 supplies the selected data to the selector 215 16 .
【0265】セレクタ21514は、事前確率情報消去情
報TEAPに基づいて、セレクタ2156から供給され
るデータと、値が“0”である情報とのうち、いずれか
一方を選択する。具体的には、セレクタ21514は、事
前確率情報消去情報TEAPがパンクチャされているこ
とを示すものであった場合には、値が“0”である情報
を選択する。セレクタ21514により選択されたデータ
は、セレクタ2158,2159,21510,21515,
21516から供給されるデータとともに束ねられ、選択
受信値及び事前確率情報RAPとして受信データ及び遅
延用記憶回路155に供給される。The selector 215 14 selects one of the data supplied from the selector 215 6 and the information whose value is “0” based on the prior probability information erasure information TEAP. Specifically, when the prior probability information deletion information TEAP indicates that puncturing has been performed, the selector 215 14 selects information having a value of “0”. The data selected by the selector 215 14 is the selector 215 8 , 215 9 , 215 10 , 215 15 ,
The data is bundled together with the data supplied from 215 16 and supplied to the received data and delay storage circuit 155 as the selected reception value and the prior probability information RAP.
【0266】セレクタ21515は、入力ビット数情報I
Nに基づいて、セレクタ21511から供給されるデータ
と、セレクタ21512から供給されるデータとのうち、
いずれか一方を選択する。具体的には、セレクタ215
15は、符号化装置1における要素符号化器の符号化率が
“1/n”で表され、且つ、入力ビット数が“1”であ
ることを入力ビット数情報INが示すものであった場合
には、セレクタ215 11から供給されるデータを選択す
る。セレクタ21515により選択されたデータは、セレ
クタ2158,2159,21510,21514,21516
から供給されるデータとともに束ねられ、選択受信値及
び事前確率情報RAPとして受信データ及び遅延用記憶
回路155に供給される。The selector 215FifteenIs the input bit number information I
N, the selector 21511Data supplied by
And selector 21512Out of the data supplied by
Select one of them. Specifically, the selector 215
FifteenIs that the coding rate of the elementary encoder in the encoding device 1 is
"1 / n" and the number of input bits is "1".
The input bit number information IN indicates that
Has a selector 215 11Select data supplied from
You. Selector 215FifteenThe data selected by
Kuta 2158, 2159, 215Ten, 21514, 21516
Bundled with the data supplied from the
And received data and delay storage as prior probability information RAP
The signal is supplied to the circuit 155.
【0267】セレクタ21516は、入力ビット数情報I
Nに基づいて、セレクタ21512から供給されるデータ
と、セレクタ21513から供給されるデータとのうち、
いずれか一方を選択する。具体的には、セレクタ215
16は、符号化装置1における要素符号化器の符号化率が
“1/n”で表され、且つ、入力ビット数が“1”であ
ることを入力ビット数情報INが示すものであった場合
には、セレクタ215 12から供給されるデータを選択す
る。セレクタ21516により選択されたデータは、セレ
クタ2158,2159,21510,21514,21515
から供給されるデータとともに束ねられ、選択受信値及
び事前確率情報RAPとして受信データ及び遅延用記憶
回路155に供給される。Selector 21516Is the input bit number information I
N, the selector 21512Data supplied by
And selector 21513Out of the data supplied by
Select one of them. Specifically, the selector 215
16Is that the coding rate of the elementary encoder in the encoding device 1 is
"1 / n" and the number of input bits is "1".
The input bit number information IN indicates that
Has a selector 215 12Select data supplied from
You. Selector 21516The data selected by
Kuta 2158, 2159, 215Ten, 21514, 215Fifteen
Bundled with the data supplied from the
And received data and delay storage as prior probability information RAP
The signal is supplied to the circuit 155.
【0268】このような受信値及び事前確率情報選択回
路154は、セレクタ2151,2152,2153,2
154,2155,2156により復号受信値TSRと外
部情報又はインターリーブデータTEXTとを選択する
ことによって、これらの復号受信値TSRと外部情報又
はインターリーブデータTEXTとを符号尤度として切
り替えることができ、軟出力復号を行うために入力され
るべき情報を適切に選択することができる。また、受信
値及び事前確率情報選択回路154は、セレクタ215
8,2159,21510,21511,21512,21
513,21514による選択動作を行うことによって、符
号出力が存在しない位置を尤度が“0”のシンボルに置
き換えることができる。The received value and prior probability information selection circuit 154 includes selectors 215 1 , 215 2 , 215 3 , 2
15 4, by 215 5, 215 6 to select the decoded received value TSR and extrinsic information or interleaved data TEXT, it is possible to switch between these decoded received value TSR and extrinsic information or interleaved data TEXT as a code likelihood , Information to be input for performing soft output decoding can be appropriately selected. The received value and prior probability information selection circuit 154 includes a selector 215
8 , 215 9 , 215 10 , 215 11 , 215 12 , 21
By performing the selection operation using 5 13 and 215 14, a position where no code output exists can be replaced with a symbol whose likelihood is “0”.
【0269】受信データ及び遅延用記憶回路155は、
図示しないが、例えば、複数バンクのRAMと、制御回
路と、選択回路とを有する。受信データ及び遅延用記憶
回路155は、終結情報生成回路153から供給される
終結時刻情報TPM及び終結ステート情報TSMと、受
信値及び事前確率情報選択回路154から供給される選
択受信値及び事前確率情報RAPとを記憶する。The reception data and delay storage circuit 155
Although not shown, for example, it includes a plurality of banks of RAM, a control circuit, and a selection circuit. The reception data and delay storage circuit 155 includes the termination time information TPM and termination state information TSM supplied from the termination information generation circuit 153, and the selected reception value and prior probability information supplied from the reception value and prior probability information selection circuit 154. RAP is stored.
【0270】そして、受信データ及び遅延用記憶回路1
55は、内部の制御回路による制御の下に、記憶した終
結時刻情報TPM及び終結ステート情報TSMのうち、
所定の情報を選択回路により選択し、Iα算出回路15
8にて用いる終結情報TAL、Iβ算出回路159にて
用いる終結情報TB0,TB1として出力する。終結情
報TALは、所定の遅延が施された後、終結情報TAL
DとしてIα算出回路158に供給される。また、終結
情報TB0,TB1は、それぞれ、所定の遅延が施され
た後、終結情報TB0D,TB1DとしてIβ算出回路
159に供給される。Then, the reception data and delay storage circuit 1
55 is one of the stored termination time information TPM and termination state information TSM under the control of the internal control circuit.
The predetermined information is selected by the selection circuit, and the Iα calculation circuit 15
8 and output as termination information TB0 and TB1 used in the Iβ calculation circuit 159. The termination information TAL is, after a predetermined delay, applied to the termination information TAL.
D is supplied to the Iα calculation circuit 158. Further, the termination information TB0 and TB1 are supplied to the Iβ calculation circuit 159 as termination information TB0D and TB1D after a predetermined delay, respectively.
【0271】また、受信データ及び遅延用記憶回路15
5は、内部の制御回路による制御の下に、記憶した選択
受信値及び事前確率情報RAPのうち、所定の情報を選
択回路により選択し、Iα算出回路158にて用いる受
信データDA、Iβ算出回路159にて用いる2系統の
受信データDB0,DB1として出力する。受信データ
DAは、Iγ算出回路156に供給されるとともに、所
定の遅延が施された後、遅延受信データDADとして受
信値又は事前確率情報分離回路162に供給される。ま
た、受信データDB0,DB1は、それぞれ、Iγ算出
回路156に供給される。The reception data and delay storage circuit 15
5 is a circuit for selecting predetermined information from the stored selected reception value and the prior probability information RAP by the selection circuit under the control of the internal control circuit, and using the reception data DA and Iβ calculation circuit used in the Iα calculation circuit 158. The data is output as two systems of received data DB0 and DB1 used in 159. The reception data DA is supplied to the Iγ calculation circuit 156, and after a predetermined delay, is supplied to the reception value or prior probability information separation circuit 162 as delay reception data DAD. The received data DB0 and DB1 are supplied to the Iγ calculation circuit 156, respectively.
【0272】なお、要素復号器50は、連続データを処
理する方法として知られるいわゆるスライディングウィ
ンドウ処理を行うが、このスライディングウィンドウ処
理を行う際の受信データ及び遅延用記憶回路155及び
後述するIβ記憶回路160におけるメモリマネジメン
トの手法として、本願出願人が既に国際特許出願してい
る国際公開番号WO99/62183号公報に記載され
ているものを採用している。すなわち、要素復号器50
は、簡略的に説明すると、受信データ及び遅延用記憶回
路155から、所定の打ち切り長で区切られた受信デー
タを読み出し、Iβ記憶回路160によって、対数尤度
Iβを記憶することによって、最終的に対数軟出力Iλ
が本来の時系列順に求められるようなメモリマネジメン
トを行う。ただし、要素復号器50は、国際公開番号W
O99/62183号公報に記載されているように、対
数尤度Iγを算出してからメモリマネジメントを行うの
ではなく、受信データを受信データ及び遅延用記憶回路
155に記憶してから、適切なメモリマネジメントの下
に受信データを読み出し、対数尤度Iγを算出してい
る。The element decoder 50 performs a so-called sliding window process known as a method of processing continuous data. The received data and delay storage circuit 155 and the Iβ storage circuit (to be described later) when performing the sliding window process are used. As the memory management method in 160, the method described in International Publication No. WO99 / 62183, which has been already applied for by the applicant of the present invention, is adopted. That is, the element decoder 50
Briefly, the reception data divided by a predetermined censoring length is read out from the reception data and delay storage circuit 155, and the log likelihood Iβ is finally stored by the Iβ storage circuit 160. Log soft output Iλ
Is performed in such a way as to be obtained in the original chronological order. However, the element decoder 50 uses the international publication number W
As described in O99 / 62183, instead of calculating the log likelihood Iγ and then performing memory management, the received data is stored in the received data and delay storage circuit 155, and then an appropriate memory is stored. The received data is read under the management, and the log likelihood Iγ is calculated.
【0273】さらに、受信データ及び遅延用記憶回路1
55は、後述するように、遅延用のデータを記憶するこ
ともできる。すなわち、受信データ及び遅延用記憶回路
155は、受信値TRと、エッジ検出回路80から供給
されるエッジ信号TEILSとを記憶し、軟出力復号回
路90が要する処理時間と同時間だけ遅延させる。受信
データ及び遅延用記憶回路155は、受信値TRを遅延
させて得られた遅延受信値PDRを、遅延受信値SDR
としてセレクタ1203,1206に供給する。また、受
信データ及び遅延用記憶回路155は、エッジ信号TE
ILSを遅延させて得られた遅延エッジ信号PDIL
を、遅延エッジ信号SDILSとしてセレクタ1205
に供給する。Further, storage circuit 1 for received data and delay
55 can also store delay data, as described below. That is, the reception data and delay storage circuit 155 stores the reception value TR and the edge signal TEILS supplied from the edge detection circuit 80, and delays it by the same time as the processing time required by the soft output decoding circuit 90. The reception data and delay storage circuit 155 converts the delayed reception value PDR obtained by delaying the reception value TR into a delayed reception value SDR.
Are supplied to the selectors 120 3 and 120 6 . Further, the reception data and delay storage circuit 155 outputs the edge signal TE.
Delayed edge signal PDIL obtained by delaying ILS
To the selector 120 5 as the delayed edge signal SDILS.
To supply.
【0274】Iγ算出回路156は、受信データ及び遅
延用記憶回路155から供給される受信データDA,D
B0,DB1を用いて、対数尤度Iγを算出する。具体
的には、Iγ算出回路156は、“2.”の冒頭に記載
した表記に基づくと、受信値yt毎に、次式(48)に
示す演算を行い、各時刻tにおける対数尤度Iγを算出
する。なお、次式(48)に示すsgnは、正負を識別
する符号を示す定数、すなわち、“+1”又は“−1”
のいずれかである。この定数sgnは、要素復号器50
が対数尤度として負値のみを扱う系として構成される場
合には、“+1”をとり、要素復号器50が対数尤度と
して正値のみを扱う系として構成される場合には、“−
1”をとる。すなわち、Iγ算出回路156は、受信値
yt毎に、符号の出力パターンと受信値により決定され
る確率γを対数表記した対数尤度Iγ又は確率γを対数
表記して正負識別符号を反転した対数尤度Iγを算出す
る。The Iγ calculation circuit 156 receives the reception data DA and D supplied from the reception data and delay storage circuit 155.
The log likelihood Iγ is calculated using B0 and DB1. Specifically, based on the notation described at the beginning of “2.”, the Iγ calculation circuit 156 performs an operation represented by the following equation (48) for each received value y t , and calculates the log likelihood at each time t. Calculate Iγ. Note that sgn shown in the following equation (48) is a constant indicating a sign for identifying positive or negative, that is, “+1” or “−1”.
Is one of This constant sgn is calculated by the element decoder 50
Is set to "+1" when the system is configured to handle only negative values as log likelihood, and "-" is configured when the element decoder 50 is configured to handle only positive values as log likelihood.
1 ”. That is, the Iγ calculation circuit 156 expresses the log likelihood Iγ or the probability γ in logarithmic notation for the probability γ determined by the output pattern of the code and the received value for each received value y t , and signifies the sign. The log likelihood Iγ with the identification code inverted is calculated.
【0275】[0275]
【数48】 [Equation 48]
【0276】なお、以下では、必要に応じて、要素復号
器50が対数尤度として負値又は正値のみを扱う系とし
て構成される場合における議論を行うものの、特に断り
がない場合は、定数sgnが“−1”である場合、すな
わち、要素復号器50が対数尤度として正値のみを扱う
系として構成され、確率が高いものほど小さい値で表す
ものとして説明する。[0276] In the following, discussion will be made on a case where the element decoder 50 is configured as a system that handles only negative values or positive values as log likelihood, if necessary. The case where sgn is “−1”, that is, the element decoder 50 is configured as a system that handles only positive values as log likelihoods, and the higher the probability, the smaller the value.
【0277】このとき、Iγ算出回路156は、制御回
路60から供給される受信値形式情報CRTY、事前確
率情報形式情報CAPP、及び、符号化装置1がTTC
MやSCTCMによる符号化を行うものであった場合に
は信号点配置情報CSIGと、符号情報生成回路151
から供給される入力ビット数情報IN及び型情報WMと
に基づいて、対数尤度Iγを算出する。Iγ算出回路1
56は、算出した対数尤度IγをIγ分配回路157に
供給する。すなわち、Iγ算出回路156は、Iα算出
回路158にて用いる対数尤度Iγを対数尤度GAとし
てIγ分配回路157に供給するとともに、Iβ算出回
路159にて用いる対数尤度Iγを対数尤度GB0,G
B1としてIγ分配回路157に供給する。At this time, the Iγ calculation circuit 156 determines whether the received value format information CRTY and the prior probability information format information CAPP supplied from the control
If the coding is performed by M or SCTCM, the signal point arrangement information CSIG and the code information generation circuit 151
Log likelihood Iγ is calculated based on the input bit number information IN and the type information WM supplied from. Iγ calculation circuit 1
56 supplies the calculated log likelihood Iγ to the Iγ distribution circuit 157. That is, the Iγ calculation circuit 156 supplies the log likelihood Iγ used in the Iα calculation circuit 158 to the Iγ distribution circuit 157 as the log likelihood GA, and also uses the log likelihood Iγ used in the Iβ calculation circuit 159 as the log likelihood GB0. , G
It is supplied to the Iγ distribution circuit 157 as B1.
【0278】このようなIγ算出回路156は、例えば
図29に示すように、2系統の対数尤度Iβ0,Iβ1
のうち、対数尤度Iβ0を算出するために用いる対数尤
度Iγを算出するIβ0用Iγ算出回路2201と、対
数尤度Iβ1を算出するために用いる対数尤度Iγを算
出するIβ1用Iγ算出回路2202と、対数尤度Iα
を算出するために用いる対数尤度Iγを算出するIα用
Iγ算出回路2203とを有するものとして実現するこ
とができる。ここで、これらのIβ0用Iγ算出回路2
201、Iβ1用Iγ算出回路2202及びIα用Iγ算
出回路2203は、入力されるデータが異なるのみで同
一の構成で実現できることから、ここでは、Iβ0用I
γ算出回路2201のみの説明を行い、Iβ1用Iγ算
出回路2202及びIα用Iγ算出回路2203の説明は
図示とともに省略する。The Iγ calculation circuit 156 includes two systems of log likelihood Iβ0 and Iβ1 as shown in FIG.
Of an i? Computation circuit 220 1 for Aibeta0 for calculating a log likelihood i? Used to calculate the log likelihood Aibeta0, i? Calculation Iβ1 for calculating a log likelihood i? Used to calculate the log likelihood Iβ1 The circuit 220 2 and the log likelihood Iα
It can be realized as having a Iα for Iγ computation circuit 220 3 for calculating a log likelihood Iγ used to calculate. Here, these Iβ0 Iγ calculation circuits 2
20 1 , the Iβ1 Iγ calculating circuit 220 2 and the Iα Iγ calculating circuit 220 3 can be realized by the same configuration except that the input data is different.
performed Description of γ calculating circuit 220 1 only, the description of Iβ1 for Iγ computation circuit 220 2 and Iα for Iγ computation circuit 220 3 is omitted together shown.
【0279】Iβ0用Iγ算出回路2201は、情報・
符号Iγ算出回路221と、Iγ正規化回路222とを
有する。[0279] Iγ computation circuit 220 1 for Iβ0 is, information and
It has a sign Iγ calculation circuit 221 and an Iγ normalization circuit 222.
【0280】情報・符号Iγ算出回路221は、後述す
るように、受信値及び事前確率情報からなる受信データ
DB0を入力すると、受信値形式情報CRTY、事前確
率情報形式情報CAPP、信号点配置情報CSIG及び
入力ビット数情報INに基づいて、あり得る全ての入出
力パターン分の対数尤度Iγ又は少なくとも一部の入出
力パターン分の対数尤度Iγを算出する。As will be described later, the information / code Iγ calculation circuit 221 receives the reception data DB0 including the reception value and the prior probability information, and receives the reception value format information CRTY, the prior probability information format information CAPP, and the signal point arrangement information CSIG. And the likelihood Iγ for all possible input / output patterns or the log likelihood Iγ for at least some input / output patterns based on the input bit number information IN.
【0281】このとき、情報・符号Iγ算出回路221
は、符号化装置1がTTCMやSCTCMによる符号化
を行うものでない場合には、入力した受信データDB0
から、事前確率情報といわゆる通信路値との和を対数尤
度Iγとして算出する。At this time, the information / code Iγ calculation circuit 221
If the encoding device 1 does not perform encoding by TTCM or SCTCM, the input received data DB0
, The sum of the prior probability information and the so-called channel value is calculated as the log likelihood Iγ.
【0282】また、情報・符号Iγ算出回路221は、
符号化装置1がTTCMやSCTCMによる符号化を行
うものであった場合には、入力した受信データDB0の
内積を算出することによって、対数尤度Iγを算出す
る。これは、I/Q平面上でのユークリッド距離が対数
尤度Iγとなるが、PSK変調方式の場合には、符号化
装置からの出力の送信振幅が一定値をとることから、ユ
ークリッド距離を求めることは、内積を求めることと等
価となるからである。Also, the information / code Iγ calculation circuit 221
If the encoding device 1 performs encoding by TTCM or SCTCM, the log likelihood Iγ is calculated by calculating the inner product of the input received data DB0. This means that the Euclidean distance on the I / Q plane is the log likelihood Iγ, but in the case of the PSK modulation method, the Euclidean distance is obtained because the transmission amplitude of the output from the encoding device takes a constant value. This is because this is equivalent to obtaining the inner product.
【0283】情報・符号Iγ算出回路221は、算出し
た対数尤度Iγを、Iγ正規化回路222に供給する。The information / code Iγ calculation circuit 221 supplies the calculated log likelihood Iγ to the Iγ normalization circuit 222.
【0284】Iγ正規化回路222は、後述するよう
に、情報・符号Iγ算出回路221による演算結果の分
布の偏りを是正するための正規化を行う。具体的には、
Iγ正規化回路222は、情報・符号Iγ算出回路22
1により算出された複数の対数尤度Iγのうち、確率が
最大値を有するものに対応する対数尤度を、とり得る確
率の最大値に対応する対数尤度に合わせるように、各対
数尤度に対して所定の演算を施す。すなわち、Iγ正規
化回路222は、要素復号器50が対数尤度を負値とし
て扱う場合には、情報・符号Iγ算出回路221により
算出された複数の対数尤度Iγのうち、最大値を有する
ものを、要素復号器50が表現可能な最大値に合わせる
ように、複数の対数尤度Iγのそれぞれに対して所定の
値を加算するような正規化を行う。また、Iγ正規化回
路222は、要素復号器50が対数尤度を正値として扱
う場合には、情報・符号Iγ算出回路221により算出
された複数の対数尤度Iγのうち、最小値を有するもの
を、要素復号器50が表現可能な最小値に合わせるよう
に、複数の対数尤度Iγのそれぞれから所定の値を減算
するような正規化を行う。Iγ正規化回路222は、正
規化後の対数尤度Iγを、必要なダイナミックレンジに
応じてクリッピングを行い、対数尤度GB0としてIγ
分配回路157に供給する。The Iγ normalization circuit 222 performs normalization for correcting the bias of the distribution of the calculation result by the information / code Iγ calculation circuit 221 as described later. In particular,
The Iγ normalization circuit 222 includes an information / code Iγ calculation circuit 22
1 so that the log likelihood corresponding to the logarithmic likelihood Iγ having the maximum value among the plurality of log likelihoods Iγ calculated according to 1 is matched with the log likelihood corresponding to the maximum possible probability. Is subjected to a predetermined operation. That is, when the element decoder 50 treats the log likelihood as a negative value, the Iγ normalization circuit 222 has the maximum value among the plurality of log likelihoods Iγ calculated by the information / code Iγ calculation circuit 221. Then, normalization is performed such that a predetermined value is added to each of the plurality of log likelihoods Iγ so as to match the maximum value that can be represented by the element decoder 50. When the element decoder 50 treats the log likelihood as a positive value, the Iγ normalization circuit 222 has the minimum value among the plurality of log likelihoods Iγ calculated by the information / code Iγ calculation circuit 221. Then, normalization is performed such that a predetermined value is subtracted from each of the plurality of log likelihoods Iγ so as to match the minimum value that can be represented by the element decoder 50. The Iγ normalization circuit 222 performs clipping of the normalized log likelihood Iγ according to a required dynamic range, and sets Iγ as log likelihood GB0.
The signal is supplied to the distribution circuit 157.
【0285】このようなIβ0用Iγ算出回路2201
は、対数尤度Iβ0を算出するために用いる対数尤度I
γを算出し、対数尤度GB0としてIγ分配回路157
に供給する。The Iγ calculation circuit for Iβ0 220 1
Is the log likelihood I used to calculate the log likelihood Iβ0
γ is calculated, and the logarithmic likelihood GB0 is used as the Iγ distribution circuit 157.
To supply.
【0286】また、Iβ1用Iγ算出回路2202は、
Iβ0用Iγ算出回路2201に入力される受信データ
DB0の代わりに、受信データDB1を入力し、Iβ0
用Iγ算出回路2201と同様の処理を行う。Iβ1用
Iγ算出回路2202は、対数尤度Iβ1を算出するた
めに用いる対数尤度Iγを算出し、対数尤度GB1とし
てIγ分配回路157に供給する。The Iγ calculation circuit 220 2 for Iβ1
Instead of the received data DB0 input to the Iβ0 Iγ calculation circuit 220 1 , the received data DB1 is input and Iβ0
It performs the same processing as use Iγ computation circuit 220 1. The Iγ calculation circuit 220 2 for Iβ1 calculates the log likelihood Iγ used to calculate the log likelihood Iβ1, and supplies it to the Iγ distribution circuit 157 as the log likelihood GB1.
【0287】同様に、Iα用Iγ算出回路2203は、
Iβ0用Iγ算出回路2201に入力される受信データ
DB0の代わりに、受信データDAを入力し、Iβ0用
Iγ算出回路2201と同様の処理を行う。Iα用Iγ
算出回路2203は、対数尤度Iαを算出するために用
いる対数尤度Iγを算出し、対数尤度GAとしてIγ分
配回路157に供給する。[0287] Similarly, Iγ computation circuit 220 3 for Iα is,
Instead of the received data DB0 inputted to Aibeta0 for Iγ computation circuit 220 1, and inputs the received data DA, performs the same processing as Iγ computation circuit 220 1 for Aibeta0. Iγ for Iα
The calculation circuit 220 3 calculates the log likelihood Iγ used for calculating the log likelihood Iα, and supplies the result to the Iγ distribution circuit 157 as the log likelihood GA.
【0288】このようなIγ算出回路156は、受信デ
ータDA,DB0,DB1を用いて、対数尤度Iγとし
て算出した対数尤度GA,GB0,GB1を生成し、こ
れらの対数尤度GA,GB0,GB1をIγ分配回路1
57に供給する。The Iγ calculating circuit 156 generates the log likelihood GA, GB0, GB1 calculated as the log likelihood Iγ using the received data DA, DB0, DB1, and generates the log likelihood GA, GB0. , GB1 to Iγ distribution circuit 1
57.
【0289】Iγ分配回路157は、後述するように、
Iγ算出回路156から供給される対数尤度GA,GB
0,GB1を、それぞれ、符号構成に応じて分配する。
すなわち、Iγ分配回路157は、符号構成に応じたト
レリス上の枝に対応するように、対数尤度GA,GB
0,GB1を分配する。このとき、Iγ分配回路157
は、制御回路60から供給される生成行列情報CGと、
符号情報生成回路151から供給される入力ビット数情
報IN、型情報WM、メモリ数情報MN及び枝入出力情
報BIOとに基づいて、対数尤度GA,GB0,GB1
を分配する。As described later, the Iγ distribution circuit 157
Log likelihood GA, GB supplied from Iγ calculation circuit 156
0 and GB1 are respectively distributed according to the code configuration.
That is, the Iγ distribution circuit 157 determines the log likelihood GA, GB so as to correspond to the branch on the trellis according to the code configuration.
0, GB1 are distributed. At this time, the Iγ distribution circuit 157
Is generated matrix information CG supplied from the control circuit 60,
Based on the input bit number information IN, type information WM, memory number information MN, and branch input / output information BIO supplied from the code information generation circuit 151, log likelihood GA, GB0, GB1
Distribute.
【0290】また、Iγ分配回路157は、後述するよ
うに、トレリス上にパラレルパスが存在する符号を復号
する際には、これらのパラレルパスを束ねる機能を兼ね
備える。The Iγ distribution circuit 157 also has a function of bundling these parallel paths when decoding a code having parallel paths on the trellis, as described later.
【0291】Iγ分配回路157は、分配して得られた
対数尤度IγをIα算出回路158及びIβ算出回路1
59に供給する。すなわち、Iγ分配回路157は、I
α算出回路158にて用いる対数尤度Iγを対数尤度D
GAとしてIα算出回路158に供給するとともに、I
β算出回路159にて用いる対数尤度Iγを対数尤度D
GB0,DGB1としてIβ算出回路159に供給す
る。また、Iγ分配回路157は、後述するように、パ
ラレルパスを束ねない状態で得られる対数尤度Iγを対
数尤度DGABとしてIα算出回路158に供給する。The Iγ distribution circuit 157 converts the log likelihood Iγ obtained by the distribution into an Iα calculation circuit 158 and an Iβ calculation circuit 1
59. That is, the Iγ distribution circuit 157
The log likelihood Iγ used in the α calculation circuit 158 is
The signal is supplied to the Iα calculation circuit 158 as GA,
The log likelihood Iγ used in the β calculation circuit 159 is
The signals are supplied to the Iβ calculation circuit 159 as GB0 and DGB1. The Iγ distribution circuit 157 supplies the log likelihood Iγ obtained in a state where the parallel paths are not bundled to the Iα calculation circuit 158 as log likelihood DGAB, as described later.
【0292】具体的には、Iγ分配回路157は、例え
ば図30に示すように、符号構成に応じたトレリス上の
枝の入出力情報を算出する枝入出力情報算出回路223
と、2系統の対数尤度Iβ0,Iβ1のうち、対数尤度
Iβ0を算出するために用いる対数尤度Iγを分配する
Iβ0用Iγ分配回路2241と、対数尤度Iβ1を算
出するために用いる対数尤度Iγを分配するIβ1用I
γ分配回路2242と、対数尤度Iαを算出するために
用いる対数尤度Iγを分配するIα用Iγ分配回路22
43と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Iβ0を算出するために用いる当該パラ
レルパスを処理するIβ0用パラレルパス処理回路22
51と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Iβ1を算出するために用いる当該パラ
レルパスを処理するIβ1用パラレルパス処理回路22
52と、トレリス上にパラレルパスが存在する符号の場
合に、対数尤度Iαを算出するために用いる当該パラレ
ルパスを処理するIα用パラレルパス処理回路2253
とを有するものとして実現することができる。More specifically, the Iγ distribution circuit 157 includes, for example, as shown in FIG. 30, a branch input / output information calculation circuit 223 for calculating input / output information of a branch on a trellis according to a code configuration.
And an Iγ distribution circuit 224 1 for Iβ0 that distributes the log likelihood Iγ used to calculate the log likelihood Iβ0 of the two systems of log likelihood Iβ0 and Iβ1, and is used to calculate the log likelihood Iβ1 I for Iβ1 that distributes log likelihood Iγ
γ distribution circuit 224 2 and Iα Iγ distribution circuit 22 for distributing log likelihood Iγ used for calculating log likelihood Iα
4 3 and a parallel path processing circuit 22 for Iβ0 that processes the parallel path used for calculating the log likelihood Iβ0 in the case of a code having a parallel path on the trellis.
5 1 and a parallel path processing circuit 22 for Iβ1 which processes the parallel path used for calculating the log likelihood Iβ1 in the case of a code having a parallel path on the trellis.
5 2, and in the case of a code having a parallel path on the trellis, an Iα parallel path processing circuit 225 3 for processing the parallel path used to calculate the log likelihood Iα.
And can be realized.
【0293】枝入出力情報算出回路223は、生成行列
情報CGと、入力ビット数情報INと、型情報WMと、
メモリ数情報MNと、枝入出力情報BIOとに基づい
て、符号構成を識別し、当該符号構成に対応するトレリ
ス上の枝の時間軸とは逆順に沿った枝入出力情報を算出
する。枝入出力情報算出回路223は、算出した枝入出
力情報BIをIβ0用Iγ分配回路2241及びIβ1
用Iγ分配回路2242に供給する。The branch input / output information calculation circuit 223 generates generation matrix information CG, input bit number information IN, type information WM,
The code configuration is identified based on the memory number information MN and the branch input / output information BIO, and the branch input / output information is calculated in the reverse order to the time axis of the branch on the trellis corresponding to the code configuration. The branch input / output information calculation circuit 223 transfers the calculated branch input / output information BI to the Iβ0 Iγ distribution circuit 224 1 and Iβ1.
Supply circuit 224 2 .
【0294】Iβ0用Iγ分配回路2241は、対数尤
度GB0を入力すると、枝入出力情報BIに基づいて、
符号構成に応じた分配を行う。Iβ0用Iγ分配回路2
24 1は、分配して得られた対数尤度PGB0をIβ0
用パラレルパス処理回路2251に供給する。Iβ distribution circuit 224 for Iβ01Is the log likelihood
When the degree GB0 is input, based on the branch input / output information BI,
Distribution according to the code configuration is performed. Iγ distribution circuit 2 for Iβ0
24 1Calculates the log likelihood PGB0 obtained by distribution as Iβ0
Parallel path processing circuit 2251To supply.
【0295】Iβ1用Iγ分配回路2242は、対数尤
度GB1を入力すると、枝入出力情報BIに基づいて、
符号構成に応じた分配を行う。Iβ1用Iγ分配回路2
24 2は、分配して得られた対数尤度PGB1をIβ1
用パラレルパス処理回路2252に供給する。Iγ distribution circuit 224 for Iβ1TwoIs the log likelihood
When the degree GB1 is input, based on the branch input / output information BI,
Distribution according to the code configuration is performed. Iγ distribution circuit 2 for Iβ1
24 TwoCalculates the log likelihood PGB1 obtained by distribution as Iβ1
Parallel path processing circuit 225TwoTo supply.
【0296】Iα用Iγ分配回路2243は、対数尤度
GAを入力すると、枝入出力情報BIOに基づいて、符
号構成に応じた分配を行う。Iα用Iγ分配回路224
3は、分配して得られた対数尤度PGAをIα用パラレ
ルパス処理回路2253に供給する。また、Iα用Iγ
分配回路2243は、分配して得られた対数尤度PGA
を、対数尤度DGABとしてIα算出回路158に供給
する。When the logarithmic likelihood GA is input, the Iα Iγ distribution circuit 224 3 performs distribution according to the code configuration based on the branch input / output information BIO. Iα distribution circuit 224 for Iα
3 supplies the log likelihood PGA obtained by distribution to the Iα parallel path processing circuit 225 3 . In addition, Iγ for Iα
The distribution circuit 224 3 calculates the log likelihood PGA obtained by the distribution.
Is supplied to the Iα calculation circuit 158 as the log likelihood DGAB.
【0297】Iβ0用パラレルパス処理回路225
1は、後述するように、対数尤度PGB0を入力する
と、この対数尤度PGB0がパラレルパスに対応するも
のであった場合には、対数尤度PGB0を束ね、対数尤
度DGB0、すなわち、対数尤度Iβ0を算出するため
に用いる対数尤度Iγとして出力する。また、Iβ0用
パラレルパス処理回路2251は、入力した対数尤度P
GB0がパラレルパスに対応するものでなかった場合に
は、この対数尤度PGB0を対数尤度DGB0としてそ
のまま出力する。このとき、Iβ0用パラレルパス処理
回路2251は、入力ビット数情報INに基づいて、出
力すべき対数尤度DGB0を選択する。Parallel Path Processing Circuit 225 for Iβ0
As described later, when the log likelihood PGB0 is inputted as described later, if the log likelihood PGB0 corresponds to the parallel path, the log likelihood PGB0 is bundled and the log likelihood DGB0, that is, It is output as log likelihood Iγ used to calculate likelihood Iβ0. The parallel path processing circuit 225 1 for Iβ0 receives the input log likelihood P
If GB0 does not correspond to the parallel path, the log likelihood PGB0 is directly output as log likelihood DGB0. At this time, the Iβ0 parallel path processing circuit 225 1 selects the log likelihood DGB0 to be output based on the input bit number information IN.
【0298】具体的には、Iβ0用パラレルパス処理回
路2251は、図31に示すように、復号の対象とする
符号のステート数のうちの最大値の数のパラレルパス用
log−sum演算回路226nと、2対1の選択を行
うセレクタ227とを有する。ここでは、Iβ0用パラ
レルパス処理回路2251は、トレリス上にパラレルパ
スが存在する符号のうち、最大で32本の枝を有するト
レリスで表され且つ最大で4ステートを有する符号、よ
り具体的には、4ステートに対して各ステートに8本の
パスが到達するようなパラレルパスがトレリス上に存在
する符号の復号を行うものとし、32本の枝を16個の
対数尤度Iγに変換するための16個のパラレルパス用
log−sum演算回路2261,2262,2263,
・・・,22616を有するものとする。More specifically, as shown in FIG. 31, the parallel path processing circuit 225 1 for Iβ0 has a log-sum operation circuit for the parallel path of the maximum number of states of the code to be decoded. 226 n and a selector 227 for performing a two-to-one selection. Here, the parallel path processing circuit 225 1 for Iβ0 is a code represented by a trellis having a maximum of 32 branches and having a maximum of 4 states among codes having a parallel path on the trellis, more specifically, Is to decode a code having a parallel path on the trellis such that eight paths reach each state for four states, and convert 32 branches into 16 log likelihoods Iγ. Log-sum operation circuits 226 1 , 226 2 , 226 3 ,.
..., it shall have a 226 16.
【0299】パラレルパス用log−sum演算回路2
261は、図32に示すように、2つの差分器2291,
2292と、3つのセレクタ230,231,233
と、これらのセレクタ230,231,233による選
択動作を制御するための制御信号を生成する選択用制御
信号生成回路232と、いわゆるlog−sum補正に
おける補正項の値をテーブルとして記憶するROM(Re
ad Only Memory)等から構成されるルックアップテーブ
ル234と、加算器235とを有する。これらの各部の
うち、差分器2291,2292、セレクタ230,23
1及び選択用制御信号生成回路232は、比較及び絶対
値算出回路228を構成する。Log-sum operation circuit 2 for parallel path
26 1 includes two differentiators 229 1 ,
229 2 and three selectors 230, 231, 233
And a selection control signal generation circuit 232 for generating a control signal for controlling the selection operation by these selectors 230, 231, 233, and a ROM (Re) for storing the value of a correction term in so-called log-sum correction as a table
ad lookup memory) and an adder 235. Among these units, the difference units 229 1 and 229 2 , the selectors 230 and 23
1 and the selection control signal generation circuit 232 constitute a comparison and absolute value calculation circuit 228.
【0300】比較及び絶対値算出回路228は、入力し
た2つのデータの大小を比較し、これらの2つのデータ
の差分値の絶対値を算出する。The comparison and absolute value calculation circuit 228 compares the magnitudes of the two input data and calculates the absolute value of the difference value between these two data.
【0301】差分器2291は、32通りの対数尤度I
γの集合である対数尤度PGB0のうち、2つの対数尤
度Iγである対数尤度PG00と対数尤度PG01との
差分をとる。厳密には、差分器2291は、対数尤度P
G00,PG01が、それぞれ、例えば9ビットからな
るものとすると、対数尤度PG00の下位6ビットのデ
ータの最上位ビットに“1”を付したものと、対数尤度
PG01の下位6ビットのデータの最上位ビットに
“0”を付したものとの差分をとる。差分器229
1は、算出した差分値DA1をセレクタ230及び選択
用制御信号生成回路232に供給する。[0301] Difference device 2291Are 32 log likelihoods I
Two log likelihoods of the log likelihood PGB0 which is a set of γ
Of log likelihood PG00 and PG01, which are degrees Iγ
Take the difference. Strictly speaking, the difference unit 2291Is the log likelihood P
G00 and PG01 are each composed of, for example, 9 bits.
The lower 6 bits of the log likelihood PG00
Data with “1” added to the most significant bit and the log likelihood
In the most significant bit of the lower 6 bits of data of PG01
The difference from the one with “0” is calculated. Differentiator 229
1Selects the calculated difference value DA1 with the selector 230
Supply signal to the control signal generation circuit 232.
【0302】差分器2292は、対数尤度PG01と対
数尤度PG00との差分をとる。厳密には、差分器22
92は、対数尤度PG00,PG01が、それぞれ、例
えば9ビットからなるものとすると、対数尤度PG01
の下位6ビットのデータの最上位ビットに“1”を付し
たものと、対数尤度PG00の下位6ビットのデータの
最上位ビットに“0”を付したものとの差分をとる。差
分器2292は、算出した差分値DA0をセレクタ23
0及び選択用制御信号生成回路232に供給する。[0302] The differentiator 229 2 calculates the difference between the log likelihood PG01 and the log likelihood PG00. Strictly speaking, the difference unit 22
9 2 is the log likelihood PG01 assuming that the log likelihoods PG00 and PG01 are each composed of, for example, 9 bits.
And the difference between the lower 6 bits of the log likelihood PG00 and the lower 6 bits of the data of the logarithmic likelihood PG00, with the uppermost bit of “0”. The differentiator 229 2 outputs the calculated difference value DA0 to the selector 23.
0 and the control signal generation circuit 232 for selection.
【0303】セレクタ230は、選択用制御信号生成回
路232から供給される制御信号SL1に基づいて、差
分器2291から供給される差分値DA1と、差分器2
292から供給される差分値DA0とのうち、値が大き
いものを選択する。セレクタ230は、選択して得られ
たデータCAをセレクタ231に供給する。[0303] The selector 230, based on the control signal SL1 supplied from the selection control signal generating circuit 232, a difference value DA1 supplied from differentiator 229 1, differentiator 2
29 2 of the difference value DA0 supplied from, select the one large value. The selector 230 supplies the selected data CA to the selector 231.
【0304】セレクタ231は、選択用制御信号生成回
路232から供給される制御信号SL2に基づいて、セ
レクタ230から供給されるデータCAと、所定の値M
を有するデータとのうち、いずれか一方を選択する。具
体的には、データCAとして供給される差分値に対する
補正項の値は、所定の値に漸近する性質を有しているこ
とから、セレクタ231は、データCAの値が所定の値
Mを超過している場合には、所定の値Mを有するデータ
を選択する。セレクタ231は、選択して得られたデー
タDMをルックアップテーブル234に供給する。The selector 231 receives the data CA supplied from the selector 230 and a predetermined value M based on the control signal SL2 supplied from the selection control signal generation circuit 232.
One of the data having Specifically, since the value of the correction term for the difference value supplied as the data CA has a property asymptotic to a predetermined value, the selector 231 determines that the value of the data CA exceeds the predetermined value M. If so, data having a predetermined value M is selected. The selector 231 supplies the data DM obtained by the selection to the lookup table 234.
【0305】選択用制御信号生成回路232は、対数尤
度PG00,PG01と、差分値DA1,DA0とに基
づいて、セレクタ230,233による選択動作を制御
するための制御信号SL1を生成するとともに、セレク
タ231による選択動作を制御するための制御信号SL
2を生成する。この際、選択用制御信号生成回路232
は、対数尤度PG00,PG01に基づいて、メトリッ
クの上位ビットと下位ビットとを分割して、選択用の判
定文を示す制御信号SL1,SL2を生成するが、これ
については後述する。The selection control signal generation circuit 232 generates a control signal SL1 for controlling the selection operation by the selectors 230 and 233 based on the log likelihoods PG00 and PG01 and the difference values DA1 and DA0. Control signal SL for controlling the selection operation by selector 231
Generate 2. At this time, the selection control signal generation circuit 232
Generates control signals SL1 and SL2 indicating a decision sentence for selection by dividing upper bits and lower bits of a metric based on log likelihoods PG00 and PG01, which will be described later.
【0306】このような比較及び絶対値算出回路228
は、対数尤度PG00,PG01の差分値の絶対値を算
出する。この際、比較及び絶対値算出回路228におい
ては、後述するように、差分器2291に供給されるデ
ータは、対数尤度PG00,PG01が、それぞれ、例
えば9ビットからなるものとすると、対数尤度PG00
の下位6ビットのデータの最上位ビットに“1”を付し
たものと、対数尤度PG01の下位6ビットのデータの
最上位ビットに“0”を付したものとである。同様に、
比較及び絶対値算出回路228においては、差分器22
92に供給されるデータは、対数尤度PG00の下位6
ビットのデータの最上位ビットに“0”を付したもの
と、対数尤度PG01の下位6ビットのデータの最上位
ビットに“1”を付したものとである。すなわち、差分
器2291,2292には、対数尤度PG00,PG01
のうちの下位ビットの最上位ビットに“1”又は“0”
が付されたデータが供給されるが、これは、対数尤度P
G00,PG01の大小比較を高速に行うためであり、
また、選択用制御信号生成回路232によって、メトリ
ックの上位ビットと下位ビットとを分割して、選択用の
判定文を作成することに関係がある。これについては後
述するものとする。Such a comparison and absolute value calculation circuit 228
Calculates the absolute value of the difference between the log likelihoods PG00 and PG01. At this time, in the comparison and absolute value calculation circuit 228, as will be described later, if the log likelihoods PG00 and PG01 are each composed of, for example, 9 bits, the data supplied to the differentiator 229 1 is logarithmic likelihood. Degree PG00
Of the lower 6 bits of the log likelihood PG01 and "0" added to the upper bits of the lower 6 bits of the log likelihood PG01. Similarly,
In the comparison and absolute value calculation circuit 228, the difference unit 22
9 data supplied 2, the lower log likelihood PG00 6
The uppermost bit of the bit data is "0" and the uppermost bit of the lower 6 bits of the log likelihood PG01 is "1". That is, the logarithmic likelihoods PG00, PG01 are provided to the difference units 229 1 and 229 2.
"1" or "0" in the most significant bit of the lower bits of
Is supplied, which is the log likelihood P
G00 and PG01 are to be compared at high speed.
Also, this is related to creating a judgment text for selection by dividing the upper bit and the lower bit of the metric by the selection control signal generation circuit 232. This will be described later.
【0307】セレクタ233は、選択用制御信号生成回
路232から供給される制御信号SL1に基づいて、対
数尤度PB00,PG01のうち、値が小さいものを選
択する。セレクタ233は、選択して得られたデータS
PGを加算器235に供給する。The selector 233 selects one of the log likelihoods PB00 and PG01 having a smaller value based on the control signal SL1 supplied from the selection control signal generation circuit 232. The selector 233 controls the data S obtained by the selection.
The PG is supplied to the adder 235.
【0308】ルックアップテーブル234は、log−
sum補正における補正項の値をテーブルとして記憶す
る。ルックアップテーブル234は、セレクタ231か
ら供給されるデータDMの値に対応する補正項の値をテ
ーブルから読み出し、データRDMとして加算器235
に供給する。The look-up table 234 stores log-
The value of the correction term in the sum correction is stored as a table. The look-up table 234 reads the value of the correction term corresponding to the value of the data DM supplied from the selector 231 from the table, and adds the value as a data RDM to the adder 235.
To supply.
【0309】加算器235は、セレクタ233から供給
されるデータSPGと、ルックアップテーブル234か
ら供給されるデータRDMとを加算し、対数尤度Iγを
算出する。加算器235は、算出した対数尤度Iγを対
数尤度PPG00としてセレクタ227に供給する。The adder 235 adds the data SPG supplied from the selector 233 and the data RDM supplied from the look-up table 234 to calculate the log likelihood Iγ. The adder 235 supplies the calculated log likelihood Iγ to the selector 227 as the log likelihood PPG00.
【0310】このようなパラレルパス用log−sum
演算回路2261は、パラレルパスに対応する2つの対
数尤度PG00,PG01を束ね、対数尤度PPG00
としてセレクタ227に供給する。Log-sum for such a parallel path
The arithmetic circuit 226 1 bundles two log likelihoods PG00 and PG01 corresponding to the parallel path, and forms a log likelihood PPG00.
Is supplied to the selector 227.
【0311】パラレルパス用log−sum演算回路2
262は、パラレルパス用log−sum演算回路22
61と同様の構成からなり、パラレルパスに対応する2
つの対数尤度PG02,PG03を束ね、対数尤度PP
G01としてセレクタ227に供給する。Log-sum operation circuit 2 for parallel path
26 2 is a parallel path log-sum operation circuit 22
6 It has the same configuration as 1
Log likelihood PP by bundling two log likelihoods PG02 and PG03
G01 is supplied to the selector 227.
【0312】また、パラレルパス用log−sum演算
回路2263は、パラレルパス用log−sum演算回
路2261と同様の構成からなり、パラレルパスに対応
する2つの対数尤度PG04,PG05を束ね、対数尤
度PPG02としてセレクタ227に供給する。The log-sum operation circuit 226 3 for the parallel path has the same configuration as the log-sum operation circuit 226 1 for the parallel path, and bundles two log likelihoods PG04 and PG05 corresponding to the parallel path. The log likelihood PPG02 is supplied to the selector 227.
【0313】さらに、パラレルパス用log−sum演
算回路22616は、パラレルパス用log−sum演算
回路2261と同様の構成からなり、パラレルパスに対
応する2つの対数尤度PG030,PG031を束ね、
対数尤度PPG15としてセレクタ227に供給する。Further, the log-sum operation circuit for parallel path 226 16 has the same configuration as the log-sum operation circuit for parallel path 226 1 and bundles two log likelihoods PG030 and PG031 corresponding to the parallel path,
The log likelihood PPG 15 is supplied to the selector 227.
【0314】このように、複数のパラレルパス用log
−sum演算回路226nは、それぞれ、パラレルパス
に対応する2つの対数尤度を束ねる。各パラレルパス用
log−sum演算回路226nにより束ねられて得ら
れた対数尤度PPG00,PPG01,PPG02,・
・・,PPG15は、対数尤度PPGとしてセレクタ2
27に供給される。As described above, a plurality of parallel path log
Each of the −sum operation circuits 226 n bundles two log likelihoods corresponding to a parallel path. The log likelihoods PPG00, PPG01, PPG02,... Obtained by bundling by the parallel-path log-sum operation circuits 226 n.
.., PPG 15 is the selector 2 as log likelihood PPG.
27.
【0315】Iβ0用パラレルパス処理回路2251に
おいて、セレクタ227は、入力ビット数情報INに基
づいて、Iβ0用Iγ分配回路2241から供給される
対数尤度PGB0のうち、下位のメトリックに相当する
ものと、各パラレルパス用log−sum演算回路22
6nから供給される対数尤度PPGとのうち、いずれか
一方を選択する。具体的には、セレクタ227は、符号
化装置1における要素符号化器がトレリス上にパラレル
パスが存在する符号化を行うものであった場合には、対
数尤度PPGを選択する。すなわち、ここでは、セレク
タ227による選択動作を制御するための制御信号とし
て、入力ビット数情報INを用いているが、実際には、
トレリス上にパラレルパスが存在する符号であるか否か
を示す制御信号がセレクタ227に入力される。In the parallel path processing circuit 225 1 for Iβ0, the selector 227 corresponds to the lower metric of the log likelihood PGB0 supplied from the Iγ distribution circuit 224 1 for Iβ0 based on the input bit number information IN. And the log-sum operation circuit 22 for each parallel path
6n, one of the log likelihoods PPG supplied from n . Specifically, the selector 227 selects the log likelihood PPG when the element encoder in the encoding device 1 performs encoding in which a parallel path exists on the trellis. That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 227, but actually,
A control signal indicating whether or not the code has a parallel path on the trellis is input to the selector 227.
【0316】このようなIβ0用パラレルパス処理回路
2251は、対数尤度PGB0を入力すると、この対数
尤度PGB0がパラレルパスに対応するものであった場
合には、セレクタ227によって、束ねられた対数尤度
PPGを選択し、この対数尤度PPGと、対数尤度PG
B0のうち、上位のメトリックに相当するものとを併
せ、対数尤度DGB0としてIβ算出回路159に供給
する。また、Iβ0用パラレルパス処理回路225
1は、対数尤度PGB0がパラレルパスに対応するもの
でなかった場合には、この対数尤度PGB0を対数尤度
DGB0としてそのまま出力する。When the Iβ0 parallel path processing circuit 225 1 receives the log likelihood PGB0, if the log likelihood PGB0 corresponds to the parallel path, the Iβ0 parallel path processing circuit 225 1 is bundled by the selector 227. A log likelihood PPG is selected, and the log likelihood PPG and the log likelihood PG
Among the B0, the one corresponding to the higher-order metric is supplied to the Iβ calculation circuit 159 as the log likelihood DGB0. Also, the parallel path processing circuit 225 for Iβ0
1 indicates that if the log likelihood PGB0 does not correspond to the parallel path, the log likelihood PGB0 is output as it is as the log likelihood DGB0.
【0317】Iβ1用パラレルパス処理回路225
2は、Iβ0用パラレルパス処理回路2251と同様の構
成からなるため、詳細な説明は省略するが、対数尤度P
GB1を入力すると、この対数尤度PGB1がパラレル
パスに対応するものであった場合には、対数尤度PGB
1を束ね、対数尤度DGB1、すなわち、対数尤度Iβ
1を算出するために用いる対数尤度IγとしてIβ算出
回路159に供給する。また、Iβ1用パラレルパス処
理回路2252は、入力した対数尤度PGB1がパラレ
ルパスに対応するものでなかった場合には、この対数尤
度PGB1を対数尤度DGB1としてそのままIβ算出
回路159に供給する。The parallel path processing circuit 225 for Iβ1
2 has a configuration similar to that of the Iβ0 parallel path processing circuit 225 1, and a detailed description thereof will be omitted.
When GB1 is input, if the log likelihood PGB1 corresponds to a parallel path, the log likelihood PGB1
1 and log likelihood DGB1, that is, log likelihood Iβ
1 is supplied to the Iβ calculation circuit 159 as the log likelihood Iγ used to calculate 1. When the input log likelihood PGB1 does not correspond to the parallel path, the Iβ1 parallel path processing circuit 225 2 supplies the log likelihood PGB1 as the log likelihood DGB1 to the Iβ calculation circuit 159 as it is. I do.
【0318】また、Iα用パラレルパス処理回路225
3も、Iβ0用パラレルパス処理回路2251と同様の構
成からなるため、詳細な説明は省略するが、対数尤度P
GAを入力すると、この対数尤度PGAがパラレルパス
に対応するものであった場合には、対数尤度PGAを束
ね、対数尤度DGA、すなわち、対数尤度Iαを算出す
るために用いる対数尤度IγとしてIα算出回路158
に供給する。また、Iα用パラレルパス処理回路225
3は、入力した対数尤度PGAがパラレルパスに対応す
るものでなかった場合には、この対数尤度PGAを対数
尤度DGAとしてそのままIα算出回路158に供給す
る。Also, the Iα parallel path processing circuit 225
3 also has the same configuration as that of the Iβ0 parallel path processing circuit 225 1, and a detailed description is omitted.
When the GA is input, if the log likelihood PGA corresponds to the parallel path, the log likelihood PGA is bundled and the log likelihood DGA, that is, the log likelihood used to calculate the log likelihood Iα Iα calculation circuit 158 as degree Iγ
To supply. Also, the Iα parallel path processing circuit 225
3 , when the input log likelihood PGA does not correspond to the parallel path, the log likelihood PGA is supplied to the Iα calculation circuit 158 as it is as the log likelihood DGA.
【0319】このようなIγ分配回路157は、対数尤
度GA,GB0,GB1を、それぞれ、符号構成に応じ
て分配し、さらに、トレリス上にパラレルパスが存在す
る符号を復号する際には、これらのパラレルパスを束
ね、得られた対数尤度DGA,DGABをIα算出回路
158に供給するとともに、得られた対数尤度DGB
0,DGB1をIβ算出回路159に供給する。The Iγ distribution circuit 157 distributes the log likelihoods GA, GB0, and GB1 according to the code configuration, and further decodes a code having a parallel path on the trellis. These parallel paths are bundled and the obtained log likelihoods DGA and DGAB are supplied to the Iα calculation circuit 158, and the obtained log likelihood DGB is obtained.
0 and DGB1 are supplied to the Iβ calculation circuit 159.
【0320】Iα算出回路158は、Iγ分配回路15
7から供給される対数尤度DGA,DGABを用いて、
対数尤度Iαを算出する。具体的には、Iα算出回路1
58は、“2.”の冒頭に記載した表記に基づくと、対
数尤度Iγを用いて、次式(49)に示す演算を行い、
各時刻tにおける対数尤度Iαを算出する。なお、次式
(49)における演算子“#”は、いわゆるlog−s
um演算を示すものであり、入力“0”でステートm’
からステートmへと遷移するときにおける対数尤度と、
入力“1”でステートm’’からステートmへと遷移す
るときにおける対数尤度とのlog−sum演算を示す
ものである。より具体的には、Iα算出回路158は、
定数sgnが“+1”の場合には、次式(50)に示す
演算を行うことによって、一方、定数sgnが“−1”
の場合には、次式(51)に示す演算を行うことによっ
て、各時刻tにおける対数尤度Iαを算出する。すなわ
ち、Iα算出回路158は、対数尤度Iγに基づいて、
受信値yt毎に、符号化開始ステートから時系列順に各
ステートに至る確率αを対数表記した対数尤度Iα又は
確率αを対数表記して正負識別符号を反転した対数尤度
Iαを算出する。The Iα calculating circuit 158 includes the Iγ distribution circuit 15
Using the log likelihood DGA and DGAB supplied from 7,
The log likelihood Iα is calculated. Specifically, the Iα calculation circuit 1
58 performs an operation represented by the following equation (49) using the log likelihood Iγ based on the notation described at the beginning of “2.”
The log likelihood Iα at each time t is calculated. The operator “#” in the following equation (49) is a so-called log-s
um operation, and the state m '
Log likelihood when transitioning from to state m,
It shows a log-sum operation with log likelihood at the time of transition from state m '' to state m with input "1". More specifically, the Iα calculation circuit 158
When the constant sgn is “+1”, by performing the operation shown in the following equation (50), the constant sgn becomes “−1”.
In this case, the logarithmic likelihood Iα at each time t is calculated by performing the calculation shown in the following equation (51). That is, the Iα calculation circuit 158 calculates, based on the log likelihood Iγ,
For each received value y t , a logarithmic likelihood Iα in which the probability α from the encoding start state to each state in chronological order is logarithmically expressed or a logarithmic likelihood Iα in which the probability α is logarithmically expressed and the sign discrimination code is inverted is calculated. .
【0321】[0321]
【数49】 [Equation 49]
【0322】[0322]
【数50】 [Equation 50]
【0323】[0323]
【数51】 (Equation 51)
【0324】このとき、Iα算出回路158は、制御回
路60から供給される生成行列情報CGと、符号情報生
成回路151から供給される入力ビット数情報IN、型
情報WM及びメモリ数情報MNと、受信データ及び遅延
用記憶回路155から供給される終結情報TALDとに
基づいて、対数尤度Iαを算出する。Iα算出回路15
8は、算出した対数尤度Iαと対数尤度Iγとの和を軟
出力算出回路161に供給する。すなわち、Iα算出回
路158は、後述するように、算出した対数尤度Iαを
そのまま出力するのではなく、対数軟出力Iλの算出に
用いる対数尤度Iαと対数尤度Iγとの和を、データA
Gとして出力する。At this time, the Iα calculation circuit 158 calculates the generation matrix information CG supplied from the control circuit 60, the input bit number information IN, the type information WM and the memory number information MN supplied from the code information generation circuit 151, The log likelihood Iα is calculated based on the received data and the termination information TALD supplied from the delay storage circuit 155. Iα calculation circuit 15
8 supplies the calculated sum of the log likelihood Iα and the log likelihood Iγ to the soft output calculation circuit 161. That is, as described later, the Iα calculation circuit 158 does not output the calculated log likelihood Iα as it is, but calculates the sum of the log likelihood Iα and the log likelihood Iγ used for calculating the log soft output Iλ as data A
Output as G.
【0325】具体的には、Iα算出回路158は、例え
ば図33に示すように、制御信号を生成する制御信号生
成回路240と、トレリス上の各ステートから次時刻に
おけるステートへと2本のパスが到達するような符号に
対して、加算比較選択(addcompare select)処理及び
log−sum補正により補正項を追加する処理を行う
加算比較選択回路241と、トレリス上の各ステートか
ら次時刻におけるステートへと4本、又は、符号によっ
ては8本のパスが到達するような符号に対して、加算比
較選択処理及びlog−sum補正により補正項を追加
する処理を行う加算比較選択回路242と、対数尤度I
αと対数尤度Iγとの和を算出するIα+Iγ算出回路
243と、3対1の選択を行うセレクタ244とを有す
るものとして実現することができる。More specifically, as shown in FIG. 33, for example, the Iα calculation circuit 158 includes a control signal generation circuit 240 for generating a control signal and two paths from each state on the trellis to the state at the next time. , An addition / comparison / selection circuit 241 for performing an add / compare select process and a process of adding a correction term by log-sum correction, and a state on the trellis to a state at the next time. And an addition / comparison / selection circuit 242 that performs addition / comparison / selection processing and processing for adding a correction term by log-sum correction to a code that reaches four paths or eight paths depending on the code. Degree I
It can be implemented as having an Iα + Iγ calculation circuit 243 that calculates the sum of α and the log likelihood Iγ, and a selector 244 that performs a three-to-one selection.
【0326】制御信号生成回路240は、生成行列情報
CG、入力ビット数情報IN、型情報WM及びメモリ数
情報MNを用いて、トレリス上の各ステートから次時刻
におけるステートへと4本のパスが到達するような符号
における遷移元のステートを算出し、制御信号PSTと
して加算比較選択回路242に供給する。The control signal generation circuit 240 uses the generation matrix information CG, the input bit number information IN, the type information WM, and the memory number information MN to generate four paths from each state on the trellis to the state at the next time. The transition source state of the code that arrives is calculated and supplied to the addition / comparison / selection circuit 242 as the control signal PST.
【0327】加算比較選択回路241は、トレリス上の
各ステートから次時刻におけるステートへと2本のパス
が到達するような符号に対して、加算比較選択処理及び
log−sum補正により補正項を追加する処理を行う
ことによって、log−sum演算を行う。The addition / comparison / selection circuit 241 adds a correction term by addition / comparison / selection processing and log-sum correction to a code such that two paths arrive from each state on the trellis to the state at the next time. The log-sum operation is performed by performing the following processing.
【0328】具体的には、加算比較選択回路241は、
図34に示すように、トレリス上の各ステートから次時
刻におけるステートへと2本のパスが到達するような符
号のうち、復号の対象とする符号のステート数のうちの
最大値の数のlog−sum演算回路245nを有す
る。ここでは、加算比較選択回路241は、最大で16
ステートを有する符号の復号を行うものとし、16個の
log−sum演算回路2451,2452,2453,
・・・,24516を有するものとする。More specifically, the addition / comparison / selection circuit 241
As shown in FIG. 34, among codes in which two paths arrive from each state on the trellis to the state at the next time, log of the maximum value of the number of states of the code to be decoded is used. -Sum operation circuit 245 n is provided. Here, the addition / comparison / selection circuit 241 has a maximum of 16
It is assumed that a code having a state is decoded, and 16 log-sum operation circuits 245 1 , 245 2 , 245 3 ,
.., 245 16 .
【0329】これらのlog−sum演算回路24
51,2452,2453,・・・,24516には、それ
ぞれ、トレリス上の遷移に基づいて、トレリス上の出力
パターンに対応する枝の対数尤度Iγと、各ステートに
おける1時刻前の対数尤度Iαが供給される。すなわ
ち、log−sum演算回路2451,2452,245
3,・・・,24516には、それぞれ、対数尤度DGA
のうち、トレリス上の出力パターンに対応する枝の対数
尤度Iγに相当するものと、算出した1時刻前の対数尤
度ALのうち、各ステートにおける対数尤度Iαに相当
するものとが供給される。そして、log−sum演算
回路2451,2452,2453,・・・,245
16は、それぞれ、次時刻の各ステートにおける対数尤度
Iαを対数尤度ALとして求める。各log−sum演
算回路2451,2452,2453,・・・,24516
に対する対数尤度ALの分配は、符号構成に応じて異な
り、ここではメモリ数情報MNに基づいて、図示しない
セレクタ等により決定される。この対数尤度ALの分配
については、さらに後述する。The log-sum operation circuit 24
5 1, 245 2, 245 3, ..., the 245 16, respectively, based on the transition of the trellis, a log likelihood Iγ of a branch corresponding to the output pattern in the trellis, one time before in each state Is supplied. That is, the log-sum operation circuits 245 1 , 245 2 , 245
3,..., And the 245 16, respectively, the log likelihood DGA
Among them, the one corresponding to the log likelihood Iγ of the branch corresponding to the output pattern on the trellis and the one corresponding to the log likelihood Iα in each state among the calculated log likelihoods one time before are supplied. Is done. The log-sum operation circuits 245 1 , 245 2 , 245 3 ,.
16 finds the log likelihood Iα in each state at the next time as the log likelihood AL. Each log-sum operation circuit 245 1, 245 2, 245 3, ..., 245 16
The distribution of the log likelihood AL differs depending on the code configuration, and is determined here by a selector or the like (not shown) based on the memory number information MN. The distribution of the log likelihood AL will be further described later.
【0330】具体的には、log−sum演算回路24
51は、3つの加算器2461,2462,249と、l
og−sum補正における補正項の値を算出する補正項
算出回路247と、セレクタ248と、Iα正規化回路
250とを有する。Specifically, the log-sum operation circuit 24
5 1 has three adders 246 1 , 246 2 , 249 and l
It has a correction term calculation circuit 247 for calculating the value of the correction term in the og-sum correction, a selector 248, and an Iα normalization circuit 250.
【0331】加算器2461は、対数尤度DGAのうち
の対数尤度DGA00を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0として入力し、これらの対数尤度D
GA00,A0を加算する。加算器2461は、加算し
て得られた対数尤度Iαと対数尤度Iγとの和を示すデ
ータAM0を補正項算出回路247及びセレクタ248
に供給する。The adder 246 1 inputs the log likelihood DGA00 of the log likelihood DGA, and, among the log likelihood AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood. A0 and these log likelihoods D
GA00 and A0 are added. The adder 246 1 converts the data AM0 indicating the sum of the log likelihood Iα and the log likelihood Iγ obtained by the addition into the correction term calculation circuit 247 and the selector 248.
To supply.
【0332】加算器2462は、対数尤度DGAのうち
の対数尤度DGA01を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A1として入力し、これらの対数尤度D
GA01,A1を加算する。加算器2462は、加算し
て得られたIα+Iγを示すデータAM1を補正項算出
回路247及びセレクタ248に供給する。The adder 246 2 receives the log likelihood DGA01 of the log likelihood DGA and, among the log likelihood AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood. A1 and their log likelihood D
GA01 and A1 are added. The adder 246 2 supplies the data AM1 indicating Iα + Iγ obtained by the addition to the correction term calculation circuit 247 and the selector 248.
【0333】補正項算出回路247は、加算器2461
から供給されるデータAM0と、加算器2462から供
給されるデータAM1とを入力し、補正項の値を示すデ
ータDMを算出する。この補正項算出回路247は、図
35に示すように、2つの差分器2511,2512と、
log−sum補正における補正項の値をテーブルとし
て記憶する2つのルックアップテーブル2521,25
22と、3つのセレクタ248,254,255による
選択動作を制御するための制御信号を生成する選択用制
御信号生成回路253と、2つのセレクタ254,25
5とを有する。The correction term calculation circuit 247 includes an adder 246 1
A data AM0 supplied from inputs the data AM1 supplied from the adder 246 2 calculates the data DM indicating the value of the correction term. As shown in FIG. 35, the correction term calculation circuit 247 includes two differentiators 251 1 and 251 2 ,
Two look-up tables 252 1 , 25 that store the value of the correction term in the log-sum correction as a table
2 2 , a selection control signal generation circuit 253 for generating a control signal for controlling a selection operation by the three selectors 248, 254, 255, and two selectors 254, 25
And 5.
【0334】差分器2511は、加算器2461から供給
されるデータAM0と、加算器2462から供給される
データAM1との差分をとる。厳密には、差分器251
1は、データAM0,AM1が、それぞれ、例えば12
ビットからなるものとすると、データAM0の下位6ビ
ットのデータの最上位ビットに“1”を付したものと、
データAM1の下位6ビットのデータの最上位ビットに
“0”を付したものとの差分をとる。差分器251
1は、算出した差分値DA1をルックアップテーブル2
521及び選択用制御信号生成回路253に供給する。The differentiator 251 1 calculates the difference between the data AM 0 supplied from the adder 246 1 and the data AM 1 supplied from the adder 246 2 . Strictly speaking, the differentiator 251
1 indicates that the data AM0 and AM1 are, for example, 12
Assuming that the data consists of bits, the most significant bit of the lower 6 bits of the data AM0 is "1",
The difference from the data with the most significant bit of the lower 6 bits of data AM1 appended with “0” is obtained. Differentiator 251
1 is a look-up table 2
52 1 and the control signal generation circuit 253 for selection.
【0335】差分器2512は、データAM1と、デー
タAM0との差分をとる。厳密には、差分器251
2は、データAM0,AM1が、それぞれ、例えば12
ビットからなるものとすると、データAM1の下位6ビ
ットのデータの最上位ビットに“1”を付したものと、
データAM0の下位6ビットのデータの最上位ビットに
“0”を付したものとの差分をとる。差分器251
2は、算出した差分値DA0をルックアップテーブル2
522及び選択用制御信号生成回路253に供給する。[0335] The differentiator 251 2, a data AM1, taking the difference between the data AM0. Strictly speaking, the differentiator 251
2 indicates that the data AM0 and AM1 are, for example, 12
Assuming that the data consists of bits, the most significant bit of the lower 6 bits of the data AM1 is given "1";
The difference from the data with lowermost 6 bits of data AM0 with “0” added to the most significant bit is obtained. Differentiator 251
2 is a table that stores the calculated difference value DA0 in a lookup table 2
52 2 and supplied to the selection control signal generating circuit 253.
【0336】ルックアップテーブル2521,252
2は、それぞれ、log−sum補正における補正項の
値をテーブルとして記憶する。ルックアップテーブル2
521は、差分器2511から供給される差分値DA1の
値に対応する補正項の値をテーブルから読み出し、デー
タRDA1としてセレクタ254に供給する。また、ル
ックアップテーブル2522は、差分器2512から供給
される差分値DA0の値に対応する補正項の値をテーブ
ルから読み出し、データRDA0としてセレクタ254
に供給する。Look-up tables 252 1 , 252
2 stores the value of the correction term in the log-sum correction as a table. Lookup table 2
52 1 reads the value of the correction term corresponding to the value of the difference value DA 1 supplied from the differentiator 2511 from the table, and supplies it to the selector 254 as data RDA 1. The look-up table 252 2 reads the value of the correction term corresponding to the value of the difference value DA0 supplied from the differentiator 251 2 from the table, and selects the value of the correction term as data RDA0 from the selector 254.
To supply.
【0337】選択用制御信号生成回路253は、データ
AM0,AM1と、差分値DA1,DA0とに基づい
て、セレクタ248,254による選択動作を制御する
ための制御信号SELを生成するとともに、セレクタ2
55による選択動作を制御するための制御信号SLを生
成する。この際、選択用制御信号生成回路253は、上
述した選択用制御信号生成回路232と同様に、データ
AM0,AM1に基づいて、メトリックの上位ビットと
下位ビットとを分割して、選択用の判定文を示す制御信
号SEL,SLを生成するが、これについては後述す
る。The selection control signal generation circuit 253 generates a control signal SEL for controlling the selection operation by the selectors 248 and 254 based on the data AM0 and AM1 and the difference values DA1 and DA0, and
55 generates a control signal SL for controlling the selection operation. At this time, the control signal generation circuit for selection 253 divides the upper bit and the lower bit of the metric based on the data AM0 and AM1 and performs the determination for selection in the same manner as the above-described control signal generation circuit 232 for selection. Control signals SEL and SL indicating a sentence are generated, which will be described later.
【0338】セレクタ254は、選択用制御信号生成回
路253から供給される制御信号SELに基づいて、ル
ックアップテーブル2521から供給されるデータRD
A1と、ルックアップテーブル2522から供給される
データRDA0とのうち、いずれか一方を選択する。具
体的には、セレクタ254は、データAM0の値がデー
タAM1の値よりも大きい場合には、ルックアップテー
ブル2521からのデータRDA1を選択する。すなわ
ち、セレクタ254は、データAM0とデータAM1と
の差分値の絶対値に対応する補正項の値を選択する。セ
レクタ254は、選択して得られたデータCAをセレク
タ255に供給する。[0338] The selector 254, based on the control signal SEL supplied from the selection control signal generating circuit 253, the data supplied from the look-up table 252 1 RD
One of A1 and data RDA0 supplied from the lookup table 252 2 is selected. Specifically, the selector 254, when the value of the data AM0 is larger than the value of the data AM1 selects data RDA1 from the look-up table 252 1. That is, the selector 254 selects the value of the correction term corresponding to the absolute value of the difference between the data AM0 and the data AM1. The selector 254 supplies the selected data CA to the selector 255.
【0339】セレクタ255は、選択用制御信号生成回
路253から供給される制御信号SLに基づいて、セレ
クタ254から供給されるデータCAと、所定の値Mを
有するデータとのうち、いずれか一方を選択する。具体
的には、データCAとして供給される差分値に対する補
正項の値は、所定の値に漸近する性質を有していること
から、セレクタ255は、データCAの値が所定の値M
を超過している場合には、所定の値Mを有するデータを
選択する。セレクタ255は、選択して得られたデータ
DMを加算器249に供給する。The selector 255 converts one of the data CA supplied from the selector 254 and the data having a predetermined value M based on the control signal SL supplied from the selection control signal generation circuit 253. select. More specifically, since the value of the correction term for the difference value supplied as data CA has the property of asymptotically approaching a predetermined value, selector 255 determines that the value of data CA is a predetermined value M
Is exceeded, data having a predetermined value M is selected. The selector 255 supplies the data DM obtained by the selection to the adder 249.
【0340】このような補正項算出回路247は、lo
g−sum補正における補正項の値を算出する。この
際、補正項算出回路247は、後述するように、入力し
た2つのデータの差分値の絶対値を算出してから補正項
の値を求めるのではなく、複数の補正項の値を算出し、
その中から適切なものを選択する。また、補正項算出回
路247においては、差分器2511に供給されるデー
タは、加算器2461から供給されるデータAM0及び
加算器2462から供給されるデータAM1が、それぞ
れ、例えば12ビットからなるものとすると、データA
M0の下位6ビットのデータの最上位ビットに“1”を
付したものと、データAM1の下位6ビットのデータの
最上位ビットに“0”を付したものとである。同様に、
補正項算出回路247においては、差分器2512に供
給されるデータは、データAM0の下位6ビットのデー
タの最上位ビットに“0”を付したものと、データAM
1の下位6ビットのデータの最上位ビットに“1”を付
したものとである。すなわち、差分器2511,2522
には、加算器2461,2462から供給されるデータの
うちの下位ビットの最上位ビットに“1”又は“0”が
付されたデータが供給されるが、これは、データAM
0,AM1の大小比較を高速に行うためであり、また、
選択用制御信号生成回路253によって、メトリックの
上位ビットと下位ビットとを分割して、選択用の判定文
を作成することに関係がある。これについては後述する
ものとする。The correction term calculation circuit 247 calculates the lo
The value of the correction term in the g-sum correction is calculated. At this time, the correction term calculation circuit 247 calculates the values of a plurality of correction terms, instead of calculating the absolute value of the difference value between the two input data, as described later. ,
Choose the appropriate one from them. In the correction term calculation circuit 247, the data supplied to the differentiator 251 1 is such that the data AM0 supplied from the adder 246 1 and the data AM1 supplied from the adder 246 2 are, for example, from 12 bits. Data A
The uppermost bit of the lower 6 bits of data of M0 is "1", and the uppermost bit of the lower 6 bits of data AM1 is "0". Similarly,
In correction term calculation circuit 247, the data to that denoted by "0" to the most significant bit of the lower 6 bits of the data of the data AM0 supplied to the differentiator 251 2, data AM
This is obtained by adding “1” to the most significant bit of the lower 6 bits of 1 data. That is, the differentiators 251 1 and 252 2
Of the data supplied from the adders 246 1 and 246 2 are supplied with data in which the most significant bit of the lower bit is set to “1” or “0”.
0, AM1 in order to perform the magnitude comparison at high speed.
This is related to the division of the upper bit and the lower bit of the metric by the selection control signal generation circuit 253 to create a judgment text for selection. This will be described later.
【0341】セレクタ248は、選択用制御信号生成回
路253から供給される制御信号SELに基づいて、デ
ータAM0,AM1のうち、値が小さいものを選択す
る。セレクタ248は、選択して得られたデータSAM
を加算器249に供給する。The selector 248 selects one of the data AM0 and AM1 having a smaller value based on the control signal SEL supplied from the selection control signal generation circuit 253. The selector 248 selects the data SAM obtained by the selection.
Is supplied to the adder 249.
【0342】加算器249は、セレクタ248から供給
されるデータSAMと、補正項算出回路247から供給
されるデータDMとを加算し、対数尤度Iαを算出す
る。加算器247は、算出した対数尤度Iαを対数尤度
CMとしてIα正規化回路250に供給する。The adder 249 adds the data SAM supplied from the selector 248 and the data DM supplied from the correction term calculation circuit 247 to calculate the log likelihood Iα. The adder 247 supplies the calculated log likelihood Iα to the Iα normalization circuit 250 as log likelihood CM.
【0343】Iα正規化回路250は、加算器249か
ら供給される対数尤度CMの分布の偏りを是正するため
の正規化を行う。この正規化処理については各種方法が
考えられるが、これについては後述する。また、Iα正
規化回路250は、終結情報TALDを用いて、終結処
理も行う。Iα正規化回路250は、正規化後の対数尤
度Iαを、必要なダイナミックレンジに応じてクリッピ
ングを行い、対数尤度AL00として、所定のlog−
sum演算回路2451,2452,2453,・・・,
24516に供給する。このとき、対数尤度AL00は、
図示しないレジスタにより1時刻分の遅延がなされた
後、所定のlog−sum演算回路245 1,2452,
2453,・・・,24516に供給される。The Iα normalization circuit 250 determines whether the adder 249
To correct the bias of the distribution of log likelihood CM supplied from
Is normalized. There are various methods for this normalization process.
This is considered, but will be described later. In addition, Iα positive
The normalization circuit 250 uses the termination information TALD to perform the termination processing.
Also do the work. The Iα normalization circuit 250 calculates the log likelihood after normalization.
Degree Iα according to the required dynamic range
And logarithmic likelihood AL00 as a predetermined log-
sum operation circuit 2451, 245Two, 245Three, ...,
24516To supply. At this time, the log likelihood AL00 is
Delayed by one time by a register not shown
Thereafter, a predetermined log-sum operation circuit 245 1, 245Two,
245Three, ..., 24516Supplied to
【0344】このようなlog−sum演算回路245
1は、対数尤度AL00を求めて出力するとともに、デ
ータAM0,AM1を束ねてデータAG00として出力
する。すなわち、log−sum演算回路2451は、
求めた対数尤度AL00を、次時刻における対数尤度I
αの算出に用いるために、所定のlog−sum演算回
路2451,2452,2453,・・・,24516に供
給するとともに、対数尤度Iαの算出過程において求め
た対数尤度Iαと対数尤度Iγとの和Iα+Iγを示す
データAG00を出力する。The log-sum operation circuit 245 as described above
1 obtains and outputs the log likelihood AL00, and combines the data AM0 and AM1 and outputs the data as data AG00. That is, the log-sum operation circuit 245 1
The calculated log likelihood AL00 is calculated as log likelihood I at the next time.
In order to use α for calculation of α, it is supplied to predetermined log-sum operation circuits 245 1 , 245 2 , 245 3 ,..., 245 16 and the log likelihood Iα calculated in the process of calculating log likelihood Iα Data AG00 indicating the sum Iα + Iγ of the log likelihood Iγ is output.
【0345】log−sum演算回路2452は、lo
g−sum演算回路2451と同様の構成からなるた
め、詳細な説明は省略するが、対数尤度DGAのうちの
対数尤度DGA02,DGA03と、1時刻前に算出さ
れた対数尤度ALのうち、符号に応じて該当するものを
対数尤度A0,A1として入力し、これらの対数尤度D
GA02,DGA03,A0,A1を用いて、対数尤度
Iαを算出し、対数尤度AL01として、所定のlog
−sum演算回路2451,2452,2453,・・
・,24516に供給するとともに、対数尤度Iαと対数
尤度Iγとの和Iα+Iγを示すデータAG01を出力
する。The log-sum operation circuit 245 2 outputs
Since the configuration is the same as that of the g-sum operation circuit 245 1 , the detailed description is omitted, but the log likelihoods DGA02 and DGA03 of the log likelihood DGA and the log likelihood AL calculated one time earlier are shown. Of these, those corresponding to the codes are input as log likelihoods A0 and A1, and these log likelihoods D0 and A1 are input.
A log likelihood Iα is calculated using GA02, DGA03, A0, and A1, and a predetermined log likelihood AL01 is calculated as a predetermined log likelihood AL01.
−sum operation circuits 245 1 , 245 2 , 245 3 ,.
· Supplies to 245 16, and outputs the data AG01 indicating the sum I.alpha + i? A log likelihood I.alpha and log likelihood i?.
【0346】また、log−sum演算回路245
3も、log−sum演算回路2451と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAの
うちの対数尤度DGA04,DGA05と、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0,A1として入力し、これらの対数
尤度DGA04,DGA05,A0,A1を用いて、対
数尤度Iαを算出し、対数尤度AL02として、所定の
log−sum演算回路2451,2452,245 3,
・・・,24516に供給するとともに、対数尤度Iαと
対数尤度Iγとの和Iα+Iγを示すデータAG02を
出力する。The log-sum operation circuit 245
ThreeIs also a log-sum operation circuit 2451From the same configuration as
Therefore, the detailed description is omitted, but the log likelihood DGA
Log likelihood DGA04 and DGA05, and one hour before
Of the calculated log likelihood AL, corresponding to the sign
Are input as log likelihoods A0 and A1 and their logarithms
Using likelihoods DGA04, DGA05, A0, A1,
The number likelihood Iα is calculated, and a predetermined log likelihood AL02 is calculated.
log-sum operation circuit 2451, 245Two, 245 Three,
..., 24516And the log likelihood Iα and
Data AG02 indicating the sum Iα + Iγ of the log likelihood Iγ
Output.
【0347】さらに、log−sum演算回路24516
も、log−sum演算回路245 1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAの
うちの対数尤度DGA30,DGA31と、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0,A1として入力し、これらの対数
尤度DGA30,DGA31,A0,A1を用いて、対
数尤度Iαを算出し、対数尤度AL15として、所定の
log−sum演算回路2451,2452,2453,
・・・,24516に供給するとともに、対数尤度Iαと
対数尤度Iγとの和Iα+Iγを示すデータAG15を
出力する。Further, the log-sum operation circuit 24516
Is also a log-sum operation circuit 245 1From the same configuration as
Therefore, the detailed description is omitted, but the log likelihood DGA
The log likelihood DGA30 and DGA31 and one time before
Of the calculated log likelihood AL, corresponding to the sign
Are input as log likelihoods A0 and A1 and their logarithms
Using likelihood DGA30, DGA31, A0, A1,
The number likelihood Iα is calculated, and a predetermined log likelihood AL15 is calculated.
log-sum operation circuit 2451, 245Two, 245Three,
..., 24516And the log likelihood Iα and
Data AG15 indicating the sum Iα + Iγ with the log likelihood Iγ is
Output.
【0348】このような加算比較選択回路241は、ト
レリス上の各ステートから次時刻におけるステートへと
2本のパスが到達するような符号における対数尤度Iα
を算出する。加算比較選択回路241は、後述するよう
に、算出した対数尤度Iαを出力するのではなく、対数
尤度Iαと対数尤度Iγとの和Iα+Iγを出力する。
すなわち、加算比較選択回路241は、log−sum
演算回路2451,2452,2453,・・・,245
16のそれぞれにより求められたデータAG00,AG0
1,AG02,・・・,AG15を束ね、データAGT
としてセレクタ244に供給する。The addition / comparison / selection circuit 241 performs log likelihood Iα in a code such that two paths arrive from each state on the trellis to the state at the next time.
Is calculated. The addition / comparison / selection circuit 241 does not output the calculated log likelihood Iα but outputs a sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ, as described later.
That is, the addition / comparison / selection circuit 241 performs log-sum
Arithmetic circuits 245 1 , 245 2 , 245 3 ,..., 245
Data AG00, AG0 obtained by each of 16
1, AG02,..., AG15, and data AGT
To the selector 244.
【0349】加算比較選択回路242は、トレリス上の
各ステートから次時刻におけるステートへと4本、又
は、符号によっては8本のパスが到達するような符号に
対して、加算比較選択処理及びlog−sum補正によ
り補正項を追加する処理を行うことによって、log−
sum演算を行う。The addition / comparison / selection circuit 242 performs addition / comparison / selection processing and log processing on a code such that four paths, or depending on the code, eight paths arrive from each state on the trellis to the state at the next time. By performing a process of adding a correction term by −sum correction, log−
Perform a sum operation.
【0350】具体的には、加算比較選択回路242は、
図36に示すように、トレリス上の各ステートから次時
刻におけるステートへと4本、又は、符号によっては8
本のパスが到達するような符号のうち、復号の対象とす
る符号のステート数のうちの最大値の数のlog−su
m演算回路256nを有する。ここでは、加算比較選択
回路242は、最大で8ステートを有する符号の復号を
行うものとし、8個のlog−sum演算回路25
61,・・・,2568を有するものとする。More specifically, the addition / comparison / selection circuit 242
As shown in FIG. 36, there are four lines from each state on the trellis to the state at the next time, or eight depending on the code.
Log-su of the maximum value of the number of states of the code to be decoded among the codes that can reach this path
It has an m operation circuit 256 n . Here, it is assumed that the addition / comparison / selection circuit 242 decodes a code having a maximum of eight states, and the eight log-sum operation circuits 25
6 1, ..., it shall have a 256 8.
【0351】これらのlog−sum演算回路25
61,・・・,2568には、それぞれ、上述した加算比
較選択回路241におけるlog−sum演算回路24
51,2452,2453,・・・,24516と同様に、
トレリス上の遷移に基づいて、トレリス上の出力パター
ンに対応する枝の対数尤度Iγと、各ステートにおける
1時刻前の対数尤度Iαが供給される。すなわち、lo
g−sum演算回路256 1,・・・,2568には、そ
れぞれ、対数尤度DGAのうち、トレリス上の出力パタ
ーンに対応する枝の対数尤度Iγに相当するものと、算
出した1時刻前の対数尤度ALのうち、各ステートにお
ける対数尤度Iαに相当するものとが供給される。そし
て、log−sum演算回路2561,・・・,2568
は、それぞれ、次時刻の各ステートにおける対数尤度I
αを対数尤度ALとして求める。各log−sum演算
回路2561,・・・,2568に対する対数尤度ALの
分配は、符号構成に応じて異なり、ここでは制御信号P
STに基づいて、図示しないセレクタ等により決定され
る。この対数尤度ALの分配については、さらに後述す
る。The log-sum operation circuit 25
61, ..., 2568, Respectively,
Log-sum operation circuit 24 in comparison selection circuit 241
51, 245Two, 245Three, ..., 24516alike,
Output putter on trellis based on transition on trellis
Likelihood Iγ of the branch corresponding to the
The log likelihood Iα one time before is supplied. That is, lo
g-sum operation circuit 256 1, ..., 2568In the
The output pattern on the trellis of the log likelihood DGA is
The log likelihood Iγ of the branch corresponding to the
Of the log likelihood AL one hour before issued,
Of the log likelihood Iα is supplied. Soshi
And the log-sum operation circuit 2561, ..., 2568
Are the log likelihood I in each state at the next time, respectively.
α is obtained as a log likelihood AL. Each log-sum operation
Circuit 2561, ..., 2568Log likelihood AL for
The distribution depends on the code configuration, where the control signal P
It is determined by a selector or the like (not shown) based on ST.
You. The distribution of the log likelihood AL will be further described later.
You.
【0352】具体的には、log−sum演算回路25
61は、5つの加算器2571,2572,2573,25
74,271と、log−sum補正における補正項の
値を算出する6個の補正項算出回路2581,2582,
2583,2584,2585,2586と、11個のセレ
クタ259,260,261,262,263,26
4,265,266,267,268,269と、セレ
クタ269による選択動作を制御するための制御信号を
生成する選択用制御信号生成回路270と、Iα正規化
回路272とを有する。Specifically, the log-sum operation circuit 25
6 1 is composed of five adders 257 1 , 257 2 , 257 3 and 25
7 4 , 271, and six correction term calculation circuits 258 1 , 258 2 , which calculate the value of the correction term in the log-sum correction
258 3 , 258 4 , 258 5 , 258 6 and 11 selectors 259, 260, 261, 262, 263, 26
4, 265, 266, 267, 268, 269, a selection control signal generation circuit 270 for generating a control signal for controlling the selection operation by the selector 269, and an Iα normalization circuit 272.
【0353】加算器2571は、対数尤度DGAのうち
の対数尤度DGA00を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A0として入力し、これらの対数尤度D
GA00,A0を加算する。加算器2571は、加算し
て得られた対数尤度Iαと対数尤度Iγとの和を示すデ
ータAM0を補正項算出回路2581,2583,258
5及びセレクタ259に供給する。The adder 257 1 receives the log likelihood DGA00 of the log likelihood DGA and, among the log likelihood AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood DGA00. A0 and these log likelihoods D
GA00 and A0 are added. The adder 257 1 converts the data AM0 indicating the sum of the log likelihood Iα and the log likelihood Iγ obtained by the addition into the correction term calculation circuits 258 1 , 258 3 , 258
5 and the selector 259.
【0354】加算器2572は、対数尤度DGAのうち
の対数尤度DGA01を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A1として入力し、これらの対数尤度D
GA01,A1を加算する。加算器2572は、加算し
て得られたIα+Iγを示すデータAM1を補正項算出
回路2581,2584,2586及びセレクタ259に
供給する。The adder 257 2 receives the log likelihood DGA01 of the log likelihood DGA and, among the log likelihood AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood. A1 and their log likelihood D
GA01 and A1 are added. The adder 257 2 supplies the data AM1 indicating Iα + Iγ obtained by the addition to the correction term calculation circuits 258 1 , 258 4 , 258 6 and the selector 259.
【0355】加算器2573は、対数尤度DGAのうち
の対数尤度DGA02を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A2として入力し、これらの対数尤度D
GA02,A2を加算する。加算器2573は、加算し
て得られたIα+Iγを示すデータAM2を補正項算出
回路2582,2583,2584及びセレクタ260に
供給する。The adder 257 3 receives the log likelihood DGA02 of the log likelihood DGA and, among the log likelihood AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood. A2 and their log likelihood D
GA02 and A2 are added. The adder 257 3 supplies the data AM2 indicating Iα + Iγ obtained by the addition to the correction term calculation circuits 258 2 , 258 3 , 258 4 and the selector 260.
【0356】加算器2574は、対数尤度DGAのうち
の対数尤度DGA03を入力するとともに、1時刻前に
算出された対数尤度ALのうち、符号に応じて該当する
ものを対数尤度A3として入力し、これらの対数尤度D
GA03,A3を加算する。加算器2574は、加算し
て得られたIα+Iγを示すデータAM3を補正項算出
回路2582,2585,2586及びセレクタ260に
供給する。The adder 257 4 receives the log likelihood DGA03 of the log likelihood DGA and, among the log likelihood AL calculated one time before, applies the log likelihood AL corresponding to the sign to the log likelihood. A3 and their log likelihood D
GA03 and A3 are added. The adder 257 4 supplies the data AM3 indicating Iα + Iγ obtained by the addition to the correction term calculation circuits 258 2 , 258 5 , 258 6 and the selector 260.
【0357】補正項算出回路2581は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2571から供
給されるデータAM0と、加算器2572から供給され
るデータAM1とを入力し、補正項の値を示すデータD
M0を算出する。この際、補正項算出回路2581は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2581にお
いては、加算器2571,2572から供給されるデータ
AM0,AM1のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM1の大小比較を高速に行う。補正項算
出回路2581は、算出したデータDM0をセレクタ2
68に供給する。また、補正項算出回路2581は、セ
レクタ259,261,262,263,264による
選択動作を制御するための制御信号SEL0を生成す
る。Since the correction term calculation circuit 258 1 has the same configuration as the correction term calculation circuit 247 shown in FIG. 35, the details are omitted here, but the data AM0 supplied from the adder 257 1 is used. , Data AM1 supplied from the adder 257 2, and data D indicating the value of the correction term.
Calculate M0. At this time, the correction term calculation circuit 258 1
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Also, in the correction term calculation circuit 258 1 , the data AM0 and AM1 supplied from the adders 257 1 and 257 2 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the magnitudes of the data AM0 and AM1 are compared at high speed. The correction term calculation circuit 258 1 outputs the calculated data DM0 to the selector 2
68. Further, the correction term calculation circuit 258 1 generates a control signal SEL0 for controlling the selection operation by the selectors 259, 261, 262, 263, 264.
【0358】補正項算出回路2582は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2573から供
給されるデータAM2と、加算器2574から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M1を算出する。この際、補正項算出回路2582は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2582にお
いては、加算器2573,2574から供給されるデータ
AM2,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM2,AM3の大小比較を高速に行う。補正項算
出回路2582は、算出したデータDM1をセレクタ2
68に供給する。また、補正項算出回路2582は、セ
レクタ260,265,266による選択動作を制御す
るための制御信号SEL1を生成する。Since the correction term calculation circuit 258 2 has the same configuration as the correction term calculation circuit 247 shown in FIG. 35, its details are omitted here, but the data AM 2 supplied from the adder 257 3 are , Data AM3 supplied from the adder 257 4, and data D indicating the value of the correction term.
Calculate M1. At this time, the correction term calculation circuit 258 2
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, in the correction term calculation circuit 258 2 , the data AM 2 and AM 3 supplied from the adders 257 3 and 257 4 are replaced with data in which the most significant bit of the lower bit is “1” or “0”. By taking the difference, the data AM2 and AM3 are compared at high speed. The correction term calculation circuit 258 2 outputs the calculated data DM1 to the selector 2
68. Further, the correction term calculation circuit 258 2 generates a control signal SEL1 for controlling the selection operation by the selectors 260, 265, 266.
【0359】補正項算出回路2583は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2571から供
給されるデータAM0と、加算器2573から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M2を算出する。この際、補正項算出回路2583は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2583にお
いては、加算器2571,2573から供給されるデータ
AM0,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM2の大小比較を高速に行う。補正項算
出回路2583は、算出したデータDM2をセレクタ2
63に供給する。また、補正項算出回路2583は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL2を生
成し、この制御信号SEL2をセレクタ261及び選択
用制御信号生成回路270に供給する。[0359] The correction term calculation circuit 258 3, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM0 supplied from the adder 257 1 , Data AM2 supplied from the adder 257 3, and data D indicating the value of the correction term.
Calculate M2. At this time, the correction term calculation circuit 258 3
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Also, in the correction term calculation circuit 258 3 , the data AM0 and AM2 supplied from the adders 257 1 and 257 3 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the magnitudes of the data AM0 and AM2 are compared at high speed. The correction term calculation circuit 258 3 outputs the calculated data DM2 to the selector 2
63. Further, the correction term calculation circuit 258 3 generates a control signal SEL2, which finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and outputs the control signal SEL2 to the selector 261 and the selection control signal generation. The signal is supplied to the circuit 270.
【0360】補正項算出回路2584は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2572から供
給されるデータAM1と、加算器2573から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M3を算出する。この際、補正項算出回路2584は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2584にお
いては、加算器2572,2573から供給されるデータ
AM1,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM2の大小比較を高速に行う。補正項算
出回路2584は、算出したデータDM3をセレクタ2
63に供給する。また、補正項算出回路2584は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL3を生
成し、この制御信号SEL3をセレクタ261及び選択
用制御信号生成回路270に供給する。Since the correction term calculation circuit 258 4 has the same configuration as the correction term calculation circuit 247 shown in FIG. 35, its details are omitted here, but the data AM1 supplied from the adder 257 2 , Data AM2 supplied from the adder 257 3, and data D indicating the value of the correction term.
Calculate M3. At this time, the correction term calculation circuit 258 4
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, in the correction term calculation circuit 258 4 , the data AM 1 and AM 2 supplied from the adders 257 2 and 257 3 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the data AM1 and AM2 are compared with each other at high speed. The correction term calculation circuit 258 4 outputs the calculated data DM3 to the selector 2
63. Further, the correction term calculation circuit 258 4 generates a control signal SEL3 which finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and outputs the control signal SEL3 to the selector 261 and the selection control signal generation. The signal is supplied to the circuit 270.
【0361】補正項算出回路2585は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2571から供
給されるデータAM0と、加算器2574から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M4を算出する。この際、補正項算出回路2585は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2585にお
いては、加算器2571,2574から供給されるデータ
AM0,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM3の大小比較を高速に行う。補正項算
出回路2585は、算出したデータDM4をセレクタ2
64に供給する。また、補正項算出回路2585は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL4を生
成し、この制御信号SEL4をセレクタ262及び選択
用制御信号生成回路270に供給する。[0361] The correction term computation circuit 258 5, for the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM0 supplied from the adder 257 1 , Data AM3 supplied from the adder 257 4, and data D indicating the value of the correction term.
Calculate M4. At this time, the correction term calculation circuit 258 5
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Also, in the correction term calculation circuit 258 5 , the data AM0 and AM3 supplied from the adders 257 1 and 257 4 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the magnitudes of the data AM0 and AM3 are compared at high speed. The correction term calculation circuit 258 5 outputs the calculated data DM4 to the selector 2
64. Further, the correction term calculation circuit 258 5 generates a control signal SEL4, which finally becomes a control signal SEL8 for controlling the selection operation by the selectors 267 and 268, and outputs the control signal SEL4 to the selector 262 and the control signal for selection. The signal is supplied to the circuit 270.
【0362】補正項算出回路2586は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2572から供
給されるデータAM1と、加算器2574から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M5を算出する。この際、補正項算出回路2586は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2586にお
いては、加算器2572,2574から供給されるデータ
AM1,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM3の大小比較を高速に行う。補正項算
出回路2586は、算出したデータDM5をセレクタ2
64に供給する。また、補正項算出回路2586は、最
終的にセレクタ267,268による選択動作を制御す
るための制御信号SEL8となる制御信号SEL5を生
成し、この制御信号SEL5をセレクタ262及び選択
用制御信号生成回路270に供給する。Since the correction term calculation circuit 258 6 has the same configuration as the correction term calculation circuit 247 shown in FIG. 35, the details are omitted here, but the data AM1 supplied from the adder 257 2 , Data AM3 supplied from the adder 257 4, and data D indicating the value of the correction term.
Calculate M5. At this time, the correction term calculation circuit 258 6
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, the correction term computation circuit 258 6, adder 257 2, 257 4 between the most significant bit of the lower bits of the data AM1, AM3 supplied "1" or "0" is assigned data from By taking the difference, the magnitudes of the data AM1 and AM3 are compared at high speed. The correction term calculation circuit 258 6 outputs the calculated data DM5 to the selector 2
64. Further, the correction term calculation circuit 258 6 generates a control signal SEL5 serving as a control signal SEL8 for finally controlling the selection operation by the selectors 267 and 268, and outputs the control signal SEL5 to the selector 262 and the control signal for selection. The signal is supplied to the circuit 270.
【0363】セレクタ259は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、データ
AM0,AM1のうち、値が小さいものを選択する。セ
レクタ259は、選択して得られたデータSAM0をセ
レクタ267に供給する。The selector 259 includes a correction term calculation circuit 258
Based on the control signal SEL0 supplied from 1 , data AM0 and AM1 are selected with a smaller value. The selector 259 supplies the selected data SAM0 to the selector 267.
【0364】セレクタ260は、補正項算出回路258
2から供給される制御信号SEL1に基づいて、データ
AM2,AM3のうち、値が小さいものを選択する。セ
レクタ260は、選択して得られたデータSAM1をセ
レクタ267に供給する。The selector 260 has a correction term calculation circuit 258
Based on the control signal SEL1 supplied from 2 , data AM2 and AM3 are selected with a smaller value. The selector 260 supplies the selected data SAM1 to the selector 267.
【0365】セレクタ261は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、制御信
号SEL2,SEL3のうち、いずれか一方を選択す
る。具体的には、セレクタ261は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL3を選択する。セレクタ261は、選択して得られ
た制御信号SEL6をセレクタ265に供給する。The selector 261 has a correction term calculation circuit 258
One of the control signals SEL2 and SEL3 is selected based on the control signal SEL0 supplied from 1 . Specifically, when the data AM0 has a larger value than the data AM1, the selector 261 outputs the control signal S
Select EL3. The selector 261 supplies the selected control signal SEL6 to the selector 265.
【0366】セレクタ262は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、制御信
号SEL4,SEL5のうち、いずれか一方を選択す
る。具体的には、セレクタ262は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL5を選択する。セレクタ262は、選択して得られ
た制御信号SEL7をセレクタ265に供給する。The selector 262 includes a correction term calculation circuit 258
One of the control signals SEL4 and SEL5 is selected based on the control signal SEL0 supplied from 1 . Specifically, when data AM0 has a larger value than data AM1, selector 262 outputs control signal S0.
Select EL5. The selector 262 supplies the selected control signal SEL7 to the selector 265.
【0367】セレクタ263は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、データ
DM2,DM3のうち、いずれか一方を選択する。具体
的には、セレクタ263は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM3を選択
する。セレクタ263は、選択して得られたデータDS
0をセレクタ266に供給する。The selector 263 includes a correction term calculation circuit 258
Based on the control signal SEL0 supplied from 1, one of the data DM2 and DM3 is selected. Specifically, the selector 263 selects the data DM3 when the data AM0 has a larger value than the data AM1. The selector 263 selects the data DS obtained by the selection.
0 is supplied to the selector 266.
【0368】セレクタ264は、補正項算出回路258
1から供給される制御信号SEL0に基づいて、データ
DM4,DM5のうち、いずれか一方を選択する。具体
的には、セレクタ264は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM5を選択
する。セレクタ264は、選択して得られたデータDS
1をセレクタ266に供給する。The selector 264 includes a correction term calculation circuit 258
One of the data DM4 and DM5 is selected based on the control signal SEL0 supplied from 1 . Specifically, the selector 264 selects the data DM5 when the data AM0 has a larger value than the data AM1. The selector 264 selects the data DS obtained by the selection.
1 is supplied to the selector 266.
【0369】セレクタ265は、補正項算出回路258
2から供給される制御信号SEL1に基づいて、制御信
号SEL6,SEL7のうち、いずれか一方を選択す
る。具体的には、セレクタ265は、データAM3より
もデータAM2の方が値が大きい場合には、制御信号S
EL7を選択する。セレクタ265は、選択して得られ
た制御信号SEL8をセレクタ267,268における
選択用の制御信号として供給する。The selector 265 includes a correction term calculation circuit 258
Based on the control signal SEL1 supplied from 2 , any one of the control signals SEL6 and SEL7 is selected. Specifically, when data AM2 has a larger value than data AM3, selector 265 controls signal S2.
Select EL7. The selector 265 supplies the control signal SEL8 obtained by selection as a control signal for selection in the selectors 267 and 268.
【0370】セレクタ266は、補正項算出回路258
2から供給される制御信号SEL1に基づいて、データ
DS0,DS1のうち、いずれか一方を選択する。具体
的には、セレクタ266は、データAM3よりもデータ
AM2の方が値が大きい場合には、データDS1を選択
する。セレクタ266は、選択して得られたデータDS
2をセレクタ269に供給する。The selector 266 includes a correction term calculation circuit 258
Based on the control signal SEL1 supplied from 2 , any one of the data DS0 and DS1 is selected. Specifically, the selector 266 selects the data DS1 when the data AM2 has a larger value than the data AM3. The selector 266 selects the data DS obtained by the selection.
2 is supplied to the selector 269.
【0371】セレクタ267は、制御信号SEL8に基
づいて、データSAM0,SAM1のうち、いずれか一
方を選択する。具体的には、セレクタ267は、制御信
号SEL8が制御信号SEL7であった場合には、デー
タSAM1を選択する。セレクタ267は、選択して得
られたデータSAM2を加算器271に供給する。The selector 267 selects one of the data SAM0 and SAM1 based on the control signal SEL8. Specifically, when the control signal SEL8 is the control signal SEL7, the selector 267 selects the data SAM1. The selector 267 supplies the selected data SAM2 to the adder 271.
【0372】セレクタ268は、制御信号SEL8に基
づいて、データDM0,DM1のうち、いずれか一方を
選択する。具体的には、セレクタ268は、制御信号S
EL8が制御信号SEL7であった場合には、データD
M1を選択する。セレクタ268は、選択して得られた
データDS3をセレクタ269に供給する。The selector 268 selects one of the data DM0 and DM1 based on the control signal SEL8. Specifically, the selector 268 outputs the control signal S
When EL8 is the control signal SEL7, the data D
Select M1. The selector 268 supplies the selected data DS3 to the selector 269.
【0373】セレクタ269は、選択用制御信号生成回
路270から供給される制御信号SEL9に基づいて、
データDS2,DS3のうち、いずれか一方を選択す
る。セレクタ269は、選択して得られたデータRDM
を加算器271に供給する。The selector 269 operates based on the control signal SEL9 supplied from the selection control signal generation circuit 270.
One of the data DS2 and DS3 is selected. The selector 269 selects the data RDM obtained by the selection.
Is supplied to the adder 271.
【0374】選択用制御信号生成回路270は、制御信
号SEL2,SEL3,SEL4,SEL5に基づい
て、セレクタ269による選択動作を制御するための制
御信号SEL9を生成する。具体的には、選択用制御信
号生成回路270は、制御信号SEL2,SEL3,S
EL4,SEL5の論理積と、制御信号SEL2,SE
L3,SEL4,SEL5の論理積の否定との論理和を
とることによって、制御信号SEL9を生成する。The selection control signal generation circuit 270 generates a control signal SEL9 for controlling the selection operation by the selector 269 based on the control signals SEL2, SEL3, SEL4, and SEL5. Specifically, the selection control signal generation circuit 270 outputs the control signals SEL2, SEL3, S
The logical product of EL4 and SEL5 and the control signals SEL2 and SE
The control signal SEL9 is generated by taking the logical sum of the logical product of L3, SEL4, and SEL5 with the negation.
【0375】加算器271は、セレクタ267から供給
されるデータSAM2と、セレクタ269から供給され
るデータRDMとを加算し、対数尤度Iαを算出する。
加算器271は、算出した対数尤度Iαを対数尤度CM
としてIα正規化回路272に供給する。The adder 271 adds the data SAM2 supplied from the selector 267 and the data RDM supplied from the selector 269 to calculate the log likelihood Iα.
The adder 271 converts the calculated log likelihood Iα into the log likelihood CM
Is supplied to the Iα normalization circuit 272.
【0376】Iα正規化回路272は、上述したIα正
規化回路250と同様に、加算器271から供給される
対数尤度CMの分布の偏りを是正するための正規化を行
う。また、Iα正規化回路272は、終結情報TALD
を用いて、終結処理も行う。Iα正規化回路272は、
正規化後の対数尤度Iαを、必要なダイナミックレンジ
に応じてクリッピングを行い、対数尤度AL00とし
て、所定のlog−sum演算回路2561,・・・,
2568に供給する。このとき、対数尤度AL00は、
図示しないレジスタにより1時刻分の遅延がなされた
後、所定のlog−sum演算回路2561,・・・,
2568に供給される。The Iα normalization circuit 272 performs the normalization for correcting the bias of the distribution of the log likelihood CM supplied from the adder 271 in the same manner as the Iα normalization circuit 250 described above. Also, the Iα normalization circuit 272 outputs the termination information TALD.
The termination process is also performed using. The Iα normalization circuit 272 is
Clipping is performed on the normalized log likelihood Iα according to a required dynamic range, and a predetermined log-sum operation circuit 256 1 ,.
To 256 8 . At this time, the log likelihood AL00 is
After a delay of one time by a register (not shown), a predetermined log-sum operation circuit 256 1 ,.
256 8 .
【0377】このようなlog−sum演算回路256
1は、対数尤度AL00を求めて出力するとともに、デ
ータAM0,AM1,AM2,AM3を束ねてデータA
G00として出力する。すなわち、log−sum演算
回路2561は、求めた対数尤度AL00を、次時刻に
おける対数尤度Iαの算出に用いるために、所定のlo
g−sum演算回路2561,・・・,2568に供給す
るとともに、対数尤度Iαの算出過程において求めた対
数尤度Iαと対数尤度Iγとの和Iα+Iγを示すデー
タAG00を出力する。[0377] Such a log-sum operation circuit 256
1 calculates and outputs the log likelihood AL00, and bundles the data AM0, AM1, AM2 and AM3 to generate the data A
Output as G00. That is, the log-sum operation circuit 256 1 uses the obtained log likelihood AL00 for calculating the log likelihood Iα at the next time.
g-sum operation circuit 256 1, ..., and supplies to 256 8, and outputs the data AG00 indicating the sum I.alpha + i? a log likelihood I.alpha and log likelihood i? determined in the process of calculating the log likelihood I.alpha.
【0378】この際、log−sum演算回路2561
は、各ステートに到達した4本のパス、又は、符号によ
っては8本のパスを束ねて得られる4組のパスに対応す
る尤度を示すデータAM0,AM1,AM2,AM3の
中から選択した2つのパスに対応するデータの組み合わ
せの全てについて尤度の大小を比較することによって、
これらのデータAM0,AM1,AM2,AM3のう
ち、尤度の高い少なくとも2つ以上のパスに対応するデ
ータを求め、これらのパスに対応するデータの中から、
最も尤度の高いパスである最尤パスに対応するデータを
選択する。より具体的には、log−sum演算回路2
561は、データAM0,AM1,AM2,AM3につ
いて、いわば勝ち抜き戦に喩えられる動作を行うことに
よって、データAM0の値、データAM1の値、データ
AM2の値及びデータAM3の値の大小を比較し、最尤
パスに対応するデータを選択する。At this time, the log-sum operation circuit 256 1
Is selected from data AM0, AM1, AM2, and AM3 indicating likelihoods corresponding to four paths that have reached each state, or four sets of paths obtained by bundling eight paths depending on codes. By comparing the magnitude of likelihood for all combinations of data corresponding to two paths,
Among these data AM0, AM1, AM2 and AM3, data corresponding to at least two or more paths having high likelihood is obtained, and from the data corresponding to these paths,
The data corresponding to the highest likelihood path which is the path with the highest likelihood is selected. More specifically, the log-sum operation circuit 2
56 1, the data AM0, AM1, AM2, AM3, so to speak by performing an operation to be likened to the tournament, compared value of the data AM0, the value of the data AM1, the magnitude of the value of the value and data AM3 data AM2 , The data corresponding to the maximum likelihood path is selected.
【0379】また、log−sum演算回路256
8は、log−sum演算回路2561と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAの
うちの対数尤度DGA28,DGA29,DGA30,
DGA31と、1時刻前に算出された対数尤度ALのう
ち、符号に応じて該当するものを対数尤度A0,A1,
A2,A3として入力し、これらの対数尤度DGA2
8,DGA29,DGA30,DGA31,A0,A
1,A2,A3を用いて、対数尤度Iαを算出し、対数
尤度AL07として、所定のlog−sum演算回路2
561,・・・,2568に供給するとともに、対数尤度
Iαと対数尤度Iγとの和Iα+Iγを示すデータAG
07を出力する。The log-sum operation circuit 256
8 has the same configuration as the log-sum operation circuit 256 1, and a detailed description thereof will be omitted, but the log likelihood DGA 28, DGA 29, DGA 30, and DGA 30 of the log likelihood DGA will be omitted.
Among the DGA 31 and the log likelihood AL calculated one time before, the one corresponding to the code is represented by the log likelihood A0, A1,
A2, A3 and their log likelihood DGA2
8, DGA29, DGA30, DGA31, A0, A
, A2, and A3 to calculate the log likelihood Iα, and as a log likelihood AL07, a predetermined log-sum operation circuit 2
56 1, ..., and supplies to 256 8, the data AG indicating the sum I.alpha + i? A log likelihood I.alpha and log likelihood i?
07 is output.
【0380】このような加算比較選択回路242は、ト
レリス上の各ステートから次時刻におけるステートへと
4本、又は、符号によっては8本のパスが到達するよう
な符号における対数尤度Iαを算出する。加算比較選択
回路242は、上述した加算比較選択回路241と同様
に、算出した対数尤度Iαを出力するのではなく、対数
尤度Iαと対数尤度Iγとの和Iα+Iγを出力する。
すなわち、加算比較選択回路242は、log−sum
演算回路2561,・・・,2568のそれぞれにより求
められたデータAG00,・・・,AG07を束ね、デ
ータAGFとしてセレクタ244に供給する。また、加
算比較選択回路242は、log−sum演算回路25
61,・・・,2568のそれぞれにより求められた対数
尤度AL00,・・・,AL07を束ね、対数尤度AL
としてIα+Iγ算出回路243に供給する。なお、加
算比較選択回路242は、本来は、トレリス上の各ステ
ートから次時刻におけるステートへと4本のパスが到達
するような符号における対数尤度Iαを求めるために設
けられるものであるが、上述したように、符号によって
は8本のパスが到達するような符号における対数尤度I
αを求めることができる。これについては、“5−5−
3”及び“5−5−5”に詳述する。The addition / comparison / selection circuit 242 calculates the log likelihood Iα of a code such that four paths or eight paths depending on the code arrive from each state on the trellis to the state at the next time. I do. The addition / comparison / selection circuit 242 does not output the calculated log likelihood Iα, but outputs the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ, similarly to the addition / comparison / selection circuit 241 described above.
That is, the addition / comparison / selection circuit 242 performs log-sum
, 25607 obtained by the arithmetic circuits 256 1 ,..., 256 8 are bundled and supplied to the selector 244 as data AGF. The addition / comparison / selection circuit 242 includes a log-sum operation circuit 25
6 1, bundled ..., log likelihood AL00 determined by the respective 256 8, ..., and AL07, log likelihood AL
Is supplied to the Iα + Iγ calculation circuit 243. Note that the addition / comparison / selection circuit 242 is originally provided to obtain the log likelihood Iα in a code such that four paths arrive from each state on the trellis to the state at the next time. As described above, the log likelihood I in a code such that eight paths arrive depending on the code.
α can be obtained. About this, "5-5
3 "and" 5-5-5 ".
【0381】Iα+Iγ算出回路243は、後述するよ
うに、例えば先に図17に示した畳み込み符号化器によ
る符号のように、トレリス上にパラレルパスが存在する
符号を復号するために設けられるものであり、対数尤度
Iαと対数尤度Iγとの和を算出する。具体的には、I
α+Iγ算出回路243は、図37に示すように、3つ
のセレクタ273,274,275と、ここでは4つの
Iα+Iγ算出セル回路2761,2762,2763,
2764とを有する。The Iα + Iγ calculation circuit 243 is provided for decoding a code having a parallel path on the trellis, such as a code by the convolutional encoder shown in FIG. Yes, the sum of the log likelihood Iα and the log likelihood Iγ is calculated. Specifically, I
As shown in FIG. 37, the α + Iγ calculation circuit 243 includes three selectors 273, 274, and 275, and here, four Iα + Iγ calculation cell circuits 276 1 , 276 2 , 276 3 ,
276 4 .
【0382】セレクタ273は、メモリ数情報MNに基
づいて、加算比較選択回路242から供給される対数尤
度ALのうち、符号に応じて該当する所定の対数尤度A
L00,AL01のうち、いずれか一方を選択する。セ
レクタ273は、選択して得られた対数尤度AL01S
をIα+Iγ算出セル回路2761,2762,27
6 3,2764に供給する。The selector 273 is based on the memory number information MN.
The log likelihood supplied from the addition / comparison / selection circuit 242
A predetermined log likelihood A corresponding to the sign of the degree AL
One of L00 and AL01 is selected. C
Lector 273 is a log likelihood AL01S obtained by selection.
To the Iα + Iγ calculation cell circuit 2761, 276Two, 27
6 Three, 276FourTo supply.
【0383】セレクタ274は、メモリ数情報MNに基
づいて、加算比較選択回路242から供給される対数尤
度ALのうち、符号に応じて該当する所定の対数尤度A
L01,AL02のうち、いずれか一方を選択する。セ
レクタ274は、選択して得られた対数尤度AL02S
をIα+Iγ算出セル回路2761,2762,27
6 3,2764に供給する。The selector 274 is based on the memory number information MN.
The log likelihood supplied from the addition / comparison / selection circuit 242
A predetermined log likelihood A corresponding to the sign of the degree AL
One of L01 and AL02 is selected. C
Lector 274 is a log likelihood AL02S obtained by selection.
To the Iα + Iγ calculation cell circuit 2761, 276Two, 27
6 Three, 276FourTo supply.
【0384】セレクタ275は、メモリ数情報MNに基
づいて、加算比較選択回路242から供給される対数尤
度ALのうち、符号に応じて該当する所定の対数尤度A
L01,AL03のうち、いずれか一方を選択する。セ
レクタ275は、選択して得られた対数尤度AL03S
をIα+Iγ算出セル回路2761,2762,27
6 3,2764に供給する。The selector 275 is based on the memory number information MN.
The log likelihood supplied from the addition / comparison / selection circuit 242
A predetermined log likelihood A corresponding to the sign of the degree AL
One of L01 and AL03 is selected. C
Lector 275 is a log likelihood AL03S obtained by selection.
To the Iα + Iγ calculation cell circuit 2761, 276Two, 27
6 Three, 276FourTo supply.
【0385】Iα+Iγ算出セル回路2761は、8個
の加算器2771,2772,2773,2774,277
5,2776,2777,2778を有する。The Iα + Iγ calculation cell circuit 276 1 has eight adders 277 1 , 277 2 , 277 3 , 277 4 and 277
5 , 277 6 , 277 7 , and 277 8 .
【0386】加算器2771は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB00と、加算比較選択回
路242から供給される対数尤度ALのうち、符号に応
じて該当する所定の対数尤度AL00とを加算する。加
算器2771は、加算して得られたデータをデータAM
0として出力する。The adder 277 1 includes a predetermined log likelihood DGAB00 corresponding to the sign of the log likelihood DGAB supplied from the Iγ distribution circuit 157, and a log likelihood supplied from the addition / comparison / selection circuit 242. Among the ALs, a predetermined log likelihood AL00 corresponding to the sign is added. The adder 277 1 converts the data obtained by the addition into the data AM
Output as 0.
【0387】加算器2772は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB01と、加算比較選択回
路242から供給される対数尤度ALのうち、符号に応
じて該当する所定の対数尤度AL00とを加算する。加
算器2772は、加算して得られたデータをデータAM
1として出力する。The adder 277 2 includes a predetermined log likelihood DGAB01 corresponding to the sign of the log likelihood DGAB supplied from the Iγ distribution circuit 157, and a log likelihood supplied from the addition / comparison / selection circuit 242. Among the ALs, a predetermined log likelihood AL00 corresponding to the sign is added. The adder 277 2 outputs the data obtained by the addition to the data AM
Output as 1.
【0388】加算器2773は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB02と、セレクタ273
から供給される対数尤度AL01Sとを加算する。加算
器2773は、加算して得られたデータをデータAM2
として出力する。The adder 277 3 is provided with a predetermined log likelihood DGAB 02 corresponding to the sign of the log likelihood DGAB supplied from the Iγ distribution circuit 157 and a selector 273.
Is added to the log likelihood AL01S supplied from. The adder 277 3 outputs the data obtained by the addition to the data AM2.
Output as
【0389】加算器2774は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB03と、セレクタ273
から供給される対数尤度AL01Sとを加算する。加算
器2774は、加算して得られたデータをデータAM3
として出力する。The adder 277 4 is provided with a predetermined log likelihood DGAB 03 corresponding to the sign of the log likelihood DGAB supplied from the Iγ distribution circuit 157 and a selector 273.
Is added to the log likelihood AL01S supplied from. The adder 277 4 outputs the data obtained by the addition to the data AM3
Output as
【0390】加算器2775は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB04と、セレクタ274
から供給される対数尤度AL02Sとを加算する。加算
器2775は、加算して得られたデータをデータAM4
として出力する。The adder 277 5 is provided with a predetermined log likelihood DGAB 04 corresponding to the sign of the log likelihood DGAB supplied from the Iγ distribution circuit 157 and a selector 274.
Is added to the log likelihood AL02S supplied from. The adder 277 5 converts the data obtained by the addition into the data AM4
Output as
【0391】加算器2776は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB05と、セレクタ274
から供給される対数尤度AL02Sとを加算する。加算
器2776は、加算して得られたデータをデータAM5
として出力する。The adder 277 6 includes, among the log likelihood DGAB supplied from the Iγ distribution circuit 157, a predetermined log likelihood DGAB05 corresponding to a code and a selector 274.
Is added to the log likelihood AL02S supplied from. The adder 277 6 converts the data obtained by the addition into the data AM5
Output as
【0392】加算器2777は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB06と、セレクタ275
から供給される対数尤度AL03Sとを加算する。加算
器2777は、加算して得られたデータをデータAM6
として出力する。The adder 277 7 is provided with a predetermined log likelihood DGAB 06 corresponding to the code and a selector 275 of the log likelihood DGAB supplied from the Iγ distribution circuit 157.
Is added to the log likelihood AL03S supplied from. The adder 277 7 outputs the data obtained by the addition to the data AM6.
Output as
【0393】加算器2778は、Iγ分配回路157か
ら供給される対数尤度DGABのうち、符号に応じて該
当する所定の対数尤度DGAB07と、セレクタ275
から供給される対数尤度AL03Sとを加算する。加算
器2778は、加算して得られたデータをデータAM7
として出力する。The adder 277 8 is provided with a predetermined log likelihood DGAB 07 corresponding to the sign of the log likelihood DGAB supplied from the Iγ distribution circuit 157 and a selector 275.
Is added to the log likelihood AL03S supplied from. The adder 277 8 outputs the data obtained by the addition to the data AM7
Output as
【0394】このようなIα+Iγ算出セル回路276
1は、Iγ分配回路157によりパラレルパスを束ねな
い状態で得られる対数尤度Iγを示す対数尤度DGAB
と、加算比較選択回路242により算出される対数尤度
ALとを加算することによって、パラレルパスを束ねた
場合に対数軟出力Iλを求める際に用いる対数尤度Iα
と対数尤度Iγとの和を算出する。Iα+Iγ算出セル
回路2761は、算出したデータAM0,AM1,AM
2,AM3,AM4,AM5,AM6,AM7をデータ
AG00として出力する。[0394] Such an Iα + Iγ calculation cell circuit 276
1 is a log likelihood DGAB indicating a log likelihood Iγ obtained by the Iγ distribution circuit 157 in a state where the parallel paths are not bundled.
Is added to the log likelihood AL calculated by the addition / comparison / selection circuit 242 to obtain the log likelihood Iα used for obtaining the log soft output Iλ when the parallel paths are bundled.
And the sum of the log likelihood Iγ. The Iα + Iγ calculation cell circuit 276 1 calculates the calculated data AM0, AM1, AM
2, AM3, AM4, AM5, AM6 and AM7 are output as data AG00.
【0395】また、Iα+Iγ算出セル回路276
2は、Iα+Iγ算出セル回路2761と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAB
のうち、符号に応じて該当する所定の対数尤度DGAB
08,DGAB09,DGAB10,DGAB11,D
GAB12,DGAB13,DGAB14,DGAB1
5と、対数尤度ALのうち、符号に応じて該当する所定
の対数尤度AL00と、対数尤度AL01S,AL02
S,AL03Sとを用いて、パラレルパスを束ねた場合
に対数軟出力Iλを求める際に用いる対数尤度Iαと対
数尤度Iγとの和を算出する。Iα+Iγ算出セル回路
2762は、算出したデータをデータAG01として出
力する。Also, Iα + Iγ calculation cell circuit 276
2 has the same configuration as the Iα + Iγ calculation cell circuit 276 1, and a detailed description thereof will be omitted, but the log likelihood DGAB
Of the predetermined log likelihood DGAB corresponding to the code
08, DGAB09, DGAB10, DGAB11, D
GAB12, DGAB13, DGAB14, DGAB1
5, a predetermined log likelihood AL00 corresponding to the sign of the log likelihood AL, and log likelihoods AL01S and AL02.
Using S and AL03S, the sum of the log likelihood Iα and the log likelihood Iγ used for obtaining the log soft output Iλ when the parallel paths are bundled is calculated. The Iα + Iγ calculation cell circuit 276 2 outputs the calculated data as data AG01.
【0396】さらに、Iα+Iγ算出セル回路2763
は、Iα+Iγ算出セル回路2761と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGAB
のうち、符号に応じて該当する所定の対数尤度DGAB
16,DGAB17,DGAB18,DGAB19,D
GAB20,DGAB21,DGAB22,DGAB2
3と、対数尤度ALのうち、符号に応じて該当する所定
の対数尤度AL00と、対数尤度AL01S,AL02
S,AL03Sとを用いて、パラレルパスを束ねた場合
に対数軟出力Iλを求める際に用いる対数尤度Iαと対
数尤度Iγとの和を算出する。Iα+Iγ算出セル回路
2763は、算出したデータをデータAG02として出
力する。Further, the Iα + Iγ calculation cell circuit 276 3
Has a configuration similar to that of the Iα + Iγ calculation cell circuit 276 1, and a detailed description thereof will be omitted, but the log likelihood DGAB
Of the predetermined log likelihood DGAB corresponding to the code
16, DGAB17, DGAB18, DGAB19, D
GAB20, DGAB21, DGAB22, DGAB2
3, predetermined log likelihood AL00 corresponding to the sign of log likelihood AL, and log likelihood AL01S, AL02
Using S and AL03S, the sum of the log likelihood Iα and the log likelihood Iγ used for obtaining the log soft output Iλ when the parallel paths are bundled is calculated. I.alpha + i? Calculated cell circuit 276 3 outputs the calculated data as data AG02.
【0397】さらにまた、Iα+Iγ算出セル回路27
64は、Iα+Iγ算出セル回路2761と同様の構成か
らなるため、詳細な説明は省略するが、対数尤度DGA
Bのうち、符号に応じて該当する所定の対数尤度DGA
B24,DGAB25,DGAB26,DGAB27,
DGAB28,DGAB29,DGAB30,DGAB
31と、対数尤度ALのうち、符号に応じて該当する所
定の対数尤度AL00と、対数尤度AL01S,AL0
2S,AL03Sとを用いて、パラレルパスを束ねた場
合に対数軟出力Iλを求める際に用いる対数尤度Iαと
対数尤度Iγとの和を算出する。Iα+Iγ算出セル回
路2764は、算出したデータをデータAG03として
出力する。Further, Iα + Iγ calculation cell circuit 27
6 4, since the same configuration as I.alpha + i? Calculated cell circuit 276 1, although a detailed description is omitted, the log likelihood DGA
B, a predetermined log likelihood DGA corresponding to the code
B24, DGAB25, DGAB26, DGAB27,
DGAB28, DGAB29, DGAB30, DGAB
31, predetermined log likelihood AL00 corresponding to the sign of log likelihood AL, and log likelihood AL01S, AL0
Using 2S and AL03S, the sum of log likelihood Iα and log likelihood Iγ used for obtaining log soft output Iλ when parallel paths are bundled is calculated. I.alpha + i? Calculated cell circuit 276 4 outputs the calculated data as data AG03.
【0398】このようなIα+Iγ算出回路243は、
対数尤度Iαと対数尤度Iγとの和を算出し、算出した
データAG00,AG01,AG02,AG03を束
ね、データAGEとしてセレクタ244に供給する。The Iα + Iγ calculation circuit 243 has
The sum of the log likelihood Iα and the log likelihood Iγ is calculated, and the calculated data AG00, AG01, AG02, and AG03 are bundled and supplied to the selector 244 as data AGE.
【0399】セレクタ244は、入力ビット数情報IN
に基づいて、加算比較選択回路241から供給される対
数尤度Iαと対数尤度Iγとの和を示すデータAGT
と、加算比較選択回路242から供給される対数尤度I
αと対数尤度Iγとの和を示すデータAGFと、Iα+
Iγ算出回路243から供給される対数尤度Iαと対数
尤度Iγとの和を示すデータAGEとのうち、いずれか
一のデータを選択する。具体的には、セレクタ244
は、符号化装置1における要素符号化器による符号が、
トレリス上にパラレルパスが存在せず且つ各ステートか
ら次時刻におけるステートへと2本のパスが到達するよ
うな符号であった場合には、データAGTを選択し、符
号化装置1における要素符号化器による符号が、トレリ
ス上にパラレルパスが存在せず且つ各ステートから次時
刻におけるステートへと4本のパスが到達するような符
号であった場合には、データAGFを選択し、符号化装
置1における要素符号化器による符号が、最大で32本
の枝を有するトレリスで表され且つ最大で4ステートを
有する符号、より具体的には、4ステートに対して各ス
テートに8本のパスが到達するようなパラレルパスがト
レリス上に存在する符号であった場合には、データAG
Eを選択する。すなわち、ここでは、セレクタ244に
よる選択動作を制御するための制御信号として、入力ビ
ット数情報INを用いているが、実際には、符号構成の
示す制御信号がセレクタ244に入力される。The selector 244 operates as input bit number information IN.
AGT indicating the sum of the log likelihood Iα and the log likelihood Iγ supplied from the addition / comparison / selection circuit 241 based on
And the log likelihood I supplied from the addition / comparison / selection circuit 242.
data AGF indicating the sum of α and log likelihood Iγ, and Iα +
One of the data AGE indicating the sum of the log likelihood Iα and the log likelihood Iγ supplied from the Iγ calculation circuit 243 is selected. Specifically, the selector 244
Is the code by the element encoder in the encoding device 1,
If there is no parallel path on the trellis and the code is such that two paths arrive from each state to the state at the next time, the data AGT is selected, and the element encoding in the encoding device 1 is performed. If there is no parallel path on the trellis and the code is such that four paths arrive from each state to the state at the next time, the data AGF is selected, and the coding device is selected. The code by the element encoder in 1 is represented by a trellis having a maximum of 32 branches and having a maximum of 4 states, more specifically, 8 paths are provided for each state for 4 states. If the parallel path to be reached is a code existing on the trellis, the data AG
Select E. That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 244, but in practice, a control signal indicating the code configuration is input to the selector 244.
【0400】このようなIα算出回路158は、対数尤
度Iαを算出し、この算出した対数尤度Iαをそのまま
出力するのではなく、対数軟出力Iλの算出に用いる対
数尤度Iαと対数尤度Iγとの和を、データAGとして
出力する。このデータAGは、所定の遅延が施された
後、データAGDとして軟出力算出回路161に供給さ
れる。The Iα calculation circuit 158 calculates the log likelihood Iα and outputs the calculated log likelihood Iα as it is, instead of outputting the calculated log likelihood Iα as it is, the log likelihood Iα and the log likelihood Iα used for calculating the log soft output Iλ. The sum with the degree Iγ is output as data AG. The data AG is supplied to the soft output calculation circuit 161 as data AGD after a predetermined delay.
【0401】Iβ算出回路159は、Iγ分配回路15
7から供給される対数尤度DGB0,DGB1を用い
て、対数尤度Iβを算出する。具体的には、Iβ算出回
路159は、“2.”の冒頭に記載した表記に基づく
と、対数尤度Iγを用いて、次式(52)に示す演算を
行い、各時刻tにおける2系統の対数尤度Iβを並列的
に算出する。なお、次式(52)における演算子“#”
は、上述したように、log−sum演算を示すもので
あり、入力“0”でステートm’からステートmへと遷
移するときにおける対数尤度と、入力“1”でステート
m’’からステートmへと遷移するときにおける対数尤
度とのlog−sum演算を示すものである。より具体
的には、Iβ算出回路159は、定数sgnが“+1”
の場合には、次式(53)に示す演算を行うことによっ
て、一方、定数sgnが“−1”の場合には、次式(5
4)に示す演算を行うことによって、各時刻tにおける
対数尤度Iβを算出する。すなわち、Iβ算出回路15
9は、対数尤度Iγに基づいて、受信値yt毎に、打ち
切りステートから時系列の逆順に各ステートに至る確率
βを対数表記した対数尤度Iβ又は確率βを対数表記し
て正負識別符号を反転した対数尤度Iβを算出する。The Iβ calculation circuit 159
The log likelihood Iβ is calculated using the log likelihoods DGB0 and DGB1 supplied from. Specifically, based on the notation described at the beginning of “2.”, the Iβ calculation circuit 159 performs an operation represented by the following equation (52) using the log likelihood Iγ, and performs two operations at each time t. Are calculated in parallel. Note that the operator “#” in the following equation (52)
Indicates the log-sum operation as described above, and indicates the log likelihood at the time of transition from the state m ′ to the state m at the input “0”, and the state from the state m ″ at the input “1”. It shows a log-sum operation with log likelihood when transitioning to m. More specifically, the Iβ calculation circuit 159 determines that the constant sgn is “+1”.
In the case of (5), the operation shown in the following equation (53) is performed. On the other hand, when the constant sgn is “−1”, the following equation (5) is obtained.
By performing the operation shown in 4), the log likelihood Iβ at each time t is calculated. That is, the Iβ calculation circuit 15
9 is a log likelihood Iβ or a probability β, which is a logarithmic notation of the probability β from the truncated state to each state in the reverse order of the time series, based on the log likelihood Iγ, for each received value y t , and is used for positive / negative identification. The log likelihood Iβ with the sign inverted is calculated.
【0402】[0402]
【数52】 (Equation 52)
【0403】[0403]
【数53】 (Equation 53)
【0404】[0404]
【数54】 (Equation 54)
【0405】このとき、Iβ算出回路159は、制御回
路60から供給される生成行列情報CGと、符号情報生
成回路151から供給される入力ビット数情報IN、型
情報WM及びメモリ数情報MNと、受信データ及び遅延
用記憶回路155から供給される終結情報TB0D,T
B1Dとに基づいて、対数尤度Iβを算出する。Iβ算
出回路159は、算出した2系統の対数尤度Iβを、対
数尤度B0,B1としてIβ記憶回路160に供給す
る。At this time, the Iβ calculation circuit 159 calculates the generation matrix information CG supplied from the control circuit 60, the input bit number information IN, the type information WM and the memory number information MN supplied from the code information generation circuit 151, Termination information TB0D, T supplied from the reception data and delay storage circuit 155
The log likelihood Iβ is calculated based on B1D. The Iβ calculation circuit 159 supplies the calculated two systems of log likelihood Iβ to the Iβ storage circuit 160 as log likelihoods B0 and B1.
【0406】具体的には、Iβ算出回路159は、例え
ば図38に示すように、制御信号を生成する制御信号生
成回路280と、2系統の対数尤度Iβのうちの一方の
対数尤度Iβ0を算出するためのIβ0用加算比較選択
回路281と、対数尤度Iβ1を算出するためのIβ1
用加算比較選択回路282とを有するものとして実現す
ることができる。Specifically, as shown in FIG. 38, for example, as shown in FIG. 38, the Iβ calculating circuit 159 includes a control signal generating circuit 280 for generating a control signal and one log likelihood Iβ0 of the two log likelihoods Iβ. And an Iβ0 addition / comparison / selection circuit 281 for calculating the log likelihood Iβ1
And an addition / comparison / selection circuit 282 for use.
【0407】制御信号生成回路280は、生成行列情報
CG、入力ビット数情報IN、型情報WM及びメモリ数
情報MNを用いて、トレリス上の各ステートから次時刻
におけるステートへと4本のパスが到達するような符号
における遷移先のステートを算出し、制御信号NSTと
してIβ0用加算比較選択回路281及びIβ1用加算
比較選択回路282に供給する。The control signal generation circuit 280 uses the generation matrix information CG, the input bit number information IN, the type information WM, and the memory number information MN to generate four paths from each state on the trellis to the state at the next time. The state of the transition destination in the code that arrives is calculated and supplied to the Iβ0 addition / comparison / selection circuit 281 and Iβ1 addition / comparison / selection circuit 282 as a control signal NST.
【0408】Iβ0用加算比較選択回路281は、対数
尤度Iβ0を算出するために設けられるものである。I
β0用加算比較選択回路281は、トレリス上の各ステ
ートから次時刻におけるステートへと2本のパスが到達
するような符号に対して、加算比較選択処理及びlog
−sum補正により補正項を追加する処理を行う加算比
較選択回路283と、トレリス上の各ステートから次時
刻におけるステートへと4本、又は、符号によっては8
本のパスが到達するような符号に対して、加算比較選択
処理及びlog−sum補正により補正項を追加する処
理を行う加算比較選択回路284と、2対1の選択を行
うセレクタ285とを有する。The Iβ0 addition / comparison / selection circuit 281 is provided to calculate the log likelihood Iβ0. I
The β0 addition / comparison / selection circuit 281 performs addition / comparison / selection processing and log processing on a code such that two paths arrive from each state on the trellis to the state at the next time.
An addition / comparison / selection circuit 283 for performing a process of adding a correction term by −sum correction, and four from each state on the trellis to a state at the next time, or eight depending on the sign
An addition / comparison / selection circuit 284 that performs addition / comparison / selection processing and processing for adding a correction term by log-sum correction to a code that reaches this path, and a selector 285 that performs 2-to-1 selection. .
【0409】加算比較選択回路283は、トレリス上の
各ステートから次時刻におけるステートへと2本のパス
が到達するような符号に対して、加算比較選択処理及び
log−sum補正により補正項を追加する処理を行う
ことによって、log−sum演算を行う。[0409] The addition / comparison / selection circuit 283 adds a correction term by addition / comparison / selection processing and log-sum correction to a code such that two paths arrive from each state on the trellis to the state at the next time. The log-sum operation is performed by performing the following processing.
【0410】具体的には、加算比較選択回路283は、
図39に示すように、上述した加算比較選択回路241
と同様に、トレリス上の各ステートから次時刻における
ステートへと2本のパスが到達するような符号のうち、
復号の対象とする符号のステート数のうちの最大値の数
のlog−sum演算回路286nを有する。ここで
は、加算比較選択回路283は、最大で16ステートを
有する符号の復号を行うものとし、16個のlog−s
um演算回路2861,2862,2863,・・・,2
8616を有するものとする。[0410] Specifically, the addition / comparison / selection circuit 283
As shown in FIG. 39, the above-described addition / comparison / selection circuit 241
In the same way as above, of the codes that two paths reach from each state on the trellis to the state at the next time,
It has log-sum operation circuits 286 n of the maximum number of states of the code to be decoded. Here, it is assumed that the addition / comparison / selection circuit 283 decodes a code having a maximum of 16 states, and 16 log-s
um operation circuits 286 1 , 286 2 , 286 3 ,..., 2
86 16 .
【0411】これらのlog−sum演算回路28
61,2862,2863,・・・,28616には、それ
ぞれ、トレリス上の遷移に基づいて、トレリス上の出力
パターンに対応する枝の対数尤度Iγと、各ステートに
おける1時刻前の対数尤度Iβ0が供給される。すなわ
ち、log−sum演算回路2861,2862,286
3,・・・,28616には、それぞれ、対数尤度DGB
0のうち、トレリス上の出力パターンに対応する枝の対
数尤度Iγに相当するものと、算出した1時刻前の対数
尤度BTTのうち、各ステートにおける対数尤度Iβ0
に相当するものとが供給される。そして、log−su
m演算回路2861,2862,2863,・・・,28
616は、それぞれ、次時刻の各ステートにおける対数尤
度Iβを対数尤度BTTとして求める。各log−su
m演算回路2861,2862,286 3,・・・,28
616に対する対数尤度BTTの分配は、符号構成に応じ
て異なり、ここではメモリ数情報MNに基づいて、図示
しないセレクタ等により決定される。この対数尤度BT
Tの分配については、さらに後述する。The log-sum operation circuit 28
61, 286Two, 286Three, ..., 28616In it
The output on the trellis, based on the transition on the trellis, respectively
The log likelihood Iγ of the branch corresponding to the pattern and
The log likelihood Iβ0 one time before is supplied. Sand
The log-sum operation circuit 2861, 286Two, 286
Three, ..., 28616Contains the log likelihood DGB
0, a pair of branches corresponding to the output pattern on the trellis
Equivalent to number likelihood Iγ and calculated logarithm one hour before
Of likelihood BTT, log likelihood Iβ0 in each state
Is supplied. And log-su
m operation circuit 2861, 286Two, 286Three, ..., 28
616Is the log likelihood in each state at the next time.
The degree Iβ is obtained as a log likelihood BTT. Each log-su
m operation circuit 2861, 286Two, 286 Three, ..., 28
616Distribution of log likelihood BTT for
Here, the illustration is based on the memory number information MN.
It is determined by a selector or the like that does not. This log likelihood BT
The distribution of T will be described later.
【0412】具体的には、log−sum演算回路28
61は、3つの加算器2871,2872,290と、l
og−sum補正における補正項の値を算出する補正項
算出回路288と、セレクタ289と、Iβ0正規化回
路291とを有する。Specifically, the log-sum operation circuit 28
6 1 has three adders 287 1 , 287 2 , 290 and l
It has a correction term calculation circuit 288 for calculating the value of the correction term in the og-sum correction, a selector 289, and an Iβ0 normalization circuit 291.
【0413】加算器2871は、対数尤度DGB0のう
ちの対数尤度DGB00を入力するとともに、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B0として入力し、これらの対数尤
度DGB00,B0を加算する。加算器2871は、加
算して得られた対数尤度Iβと対数尤度Iγとの和を示
すデータAM0を補正項算出回路288及びセレクタ2
89に供給する。[0413] The adder 287 1 receives the log likelihood DGB00 of the log likelihood DGB0 and, among the log likelihood BTT calculated one time before, applies the corresponding log likelihood BTT according to the sign. B0, and these log likelihoods DGB00 and B0 are added. The adder 287 1 outputs the data AM0 indicating the sum of the log likelihood Iβ and the log likelihood Iγ obtained by the addition to the correction term calculation circuit 288 and the selector 2
89.
【0414】加算器2872は、対数尤度DGB0のう
ちの対数尤度DGB01を入力するとともに、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B1として入力し、これらの対数尤
度DGB01,B1を加算する。加算器2872は、加
算して得られたIβ0+Iγを示すデータAM1を補正
項算出回路288及びセレクタ289に供給する。[0414] The adder 287 2 receives the log likelihood DGB01 of the log likelihood DGB0 and, among the log likelihood BTT calculated one time earlier, applies the log likelihood BTT corresponding to the sign to the log likelihood. B1 and add these log likelihoods DGB01 and BGB1. The adder 287 2 supplies the data AM1 indicating Iβ0 + Iγ obtained by the addition to the correction term calculation circuit 288 and the selector 289.
【0415】補正項算出回路288は、先に図35に示
した補正項算出回路247と同様の構成からなるため、
ここでは詳細を省略するが、加算器2871から供給さ
れるデータAM0と、加算器2872から供給されるデ
ータAM1とを入力し、補正項の値を示すデータDMを
算出する。この際、補正項算出回路288は、補正項算
出回路247と同様に、入力した2つのデータの差分値
の絶対値を算出してから補正項の値を求めるのではな
く、複数の補正項の値を算出し、その中から適切なもの
を選択する。また、補正項算出回路288においては、
加算器2871,2872から供給されるデータAM0,
AM1のうちの下位ビットの最上位ビットに“1”又は
“0”が付されたデータ間の差分をとり、データAM
0,AM1の大小比較を高速に行う。補正項算出回路2
88は、算出したデータDMを加算器290に供給す
る。また、補正項算出回路288は、セレクタ289に
よる選択動作を制御するための制御信号SELを生成す
る。The correction term calculation circuit 288 has the same configuration as the correction term calculation circuit 247 shown in FIG.
Here, although not described in detail, the data AM0 supplied from the adder 287 1 and the data AM1 supplied from the adder 287 2 are input, and data DM indicating the value of the correction term is calculated. At this time, similarly to the correction term calculation circuit 247, the correction term calculation circuit 288 does not calculate the absolute value of the difference value between the two pieces of input data and then obtains the value of the correction term. Calculate the values and select the appropriate one. In the correction term calculation circuit 288,
The data AM0, supplied from the adders 287 1 and 287 2
The difference between the data with “1” or “0” added to the most significant bit of the lower bits of AM1 is taken and the data AM
0 and AM1 are compared at high speed. Correction term calculation circuit 2
88 supplies the calculated data DM to the adder 290. Further, the correction term calculation circuit 288 generates a control signal SEL for controlling the selection operation by the selector 289.
【0416】セレクタ289は、補正項算出回路288
から供給される制御信号SELに基づいて、データAM
0,AM1のうち、値が小さいものを選択する。セレク
タ289は、選択して得られたデータSAMを加算器2
90に供給する。[0416] The selector 289 is provided with a correction term calculation circuit 288.
Based on the control signal SEL supplied from the
A smaller value is selected from 0 and AM1. The selector 289 outputs the selected data SAM to the adder 2
90.
【0417】加算器290は、セレクタ289から供給
されるデータSAMと、補正項算出回路288から供給
されるデータDMとを加算し、対数尤度Iβ0を算出す
る。加算器290は、算出した対数尤度Iβ0を対数尤
度CMとしてIβ0正規化回路291に供給する。[0417] The adder 290 adds the data SAM supplied from the selector 289 and the data DM supplied from the correction term calculation circuit 288 to calculate the log likelihood Iβ0. The adder 290 supplies the calculated log likelihood Iβ0 as a log likelihood CM to the Iβ0 normalization circuit 291.
【0418】Iβ0正規化回路291は、上述したIα
正規化回路250と同様に、加算器290から供給され
る対数尤度CMの分布の偏りを是正するための正規化を
行う。また、Iβ0正規化回路291は、終結情報TB
0Dを用いて、終結処理も行う。Iβ0正規化回路29
1は、正規化後の対数尤度Iβ0を、必要なダイナミッ
クレンジに応じてクリッピングを行い、対数尤度BT0
0として、所定のlog−sum演算回路2861,2
862,2863,・・・,28616に供給する。このと
き、対数尤度BT00は、図示しないレジスタにより1
時刻分の遅延がなされた後、所定のlog−sum演算
回路2861,2862,2863,・・・,28616に
供給される。[0418] The Iβ0 normalizing circuit 291 calculates the Iα
Similarly to the normalization circuit 250, normalization for correcting the bias of the distribution of the log likelihood CM supplied from the adder 290 is performed. Also, the Iβ0 normalization circuit 291 outputs the termination information TB
A termination process is also performed using 0D. Iβ0 normalization circuit 29
1 performs clipping of the normalized log likelihood Iβ0 according to a required dynamic range, and performs log likelihood BT0
0, a predetermined log-sum operation circuit 286 1 , 2
86 2, 286 3,..., To be supplied to 286 16. At this time, the log likelihood BT00 is set to 1 by a register (not shown).
After a delay time amount has been made, predetermined log-sum operation circuit 286 1, 286 2, 286 3, ..., is supplied to 286 16.
【0419】このようなlog−sum演算回路286
1は、対数尤度BT00を求めて出力する。すなわち、
log−sum演算回路2861は、求めた対数尤度B
T00を、次時刻における対数尤度Iβ0の算出に用い
るために、所定のlog−sum演算回路2861,2
862,2863,・・・,28616に供給するととも
に、外部に出力する。[0419] Such a log-sum operation circuit 286
1 calculates and outputs the log likelihood BT00. That is,
The log-sum operation circuit 286 1 calculates the log likelihood B
In order to use T00 for calculating the log likelihood Iβ0 at the next time, a predetermined log-sum operation circuit 286 1 , 2
86 2, 286 3, ..., and supplies to 286 16, and outputs to the outside.
【0420】log−sum演算回路2862は、lo
g−sum演算回路2861と同様の構成からなるた
め、詳細な説明は省略するが、対数尤度DGB0のうち
の対数尤度DGB02,DGB03と、1時刻前に算出
された対数尤度BTTのうち、符号に応じて該当するも
のを対数尤度B0,B1として入力し、これらの対数尤
度DGB02,DGB03,B0,B1を用いて、対数
尤度Iβ0を算出し、対数尤度BT01として、所定の
log−sum演算回路2861,2862,286 3,
・・・,28616に供給するとともに、外部に出力す
る。Log-sum operation circuit 286TwoIs lo
g-sum operation circuit 2861Has the same configuration as
Therefore, although detailed description is omitted, the log likelihood DGB0
Log-likelihood DGB02, DGB03 and calculated one time before
Of the log likelihood BTTs that are
Are input as log-likelihoods B0 and B1, and these log-likelihoods are input.
Logarithm using the degrees DGB02, DGB03, B0, B1
The likelihood Iβ0 is calculated, and a predetermined log likelihood BT01 is calculated.
log-sum operation circuit 2861, 286Two, 286 Three,
..., 28616And output to the outside.
You.
【0421】また、log−sum演算回路286
3も、log−sum演算回路2861と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGB0
のうちの対数尤度DGB04,DGB05と、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B0,B1として入力し、これらの
対数尤度DGB04,DGB05,B0,B1を用い
て、対数尤度Iβ0を算出し、対数尤度BT02とし
て、所定のlog−sum演算回路2861,2862,
2863,・・・,28616に供給するとともに、外部
に出力する。The log-sum operation circuit 286
3 also, for the same configuration as the log-sum operation circuit 286 1, although a detailed description is omitted, the log likelihood DGB0
Of the log likelihoods DGB04 and DGB05 and the log likelihood BTT calculated one time before, those corresponding to the sign are input as log likelihoods B0 and B1, and these log likelihoods DGB04 and DGB05 are input. The log likelihood Iβ0 is calculated by using DGB05, B0, and B1, and a predetermined log-sum operation circuit 286 1 , 286 2 ,
286 3, ..., and supplies to 286 16, and outputs to the outside.
【0422】さらに、log−sum演算回路28616
も、log−sum演算回路286 1と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGB0
のうちの対数尤度DGB30,DGB31と、1時刻前
に算出された対数尤度BTTのうち、符号に応じて該当
するものを対数尤度B0,B1として入力し、これらの
対数尤度DGB30,DGB31,B0,B1を用い
て、対数尤度Iβ0を算出し、対数尤度BT15とし
て、所定のlog−sum演算回路2861,2862,
2863,・・・,28616に供給するとともに、外部
に出力する。Further, the log-sum operation circuit 28616
Is also a log-sum operation circuit 286 1From the same configuration as
Therefore, although detailed description is omitted, the log likelihood DGB0
Log likelihood DGB30, DGB31, and one hour before
Of the log likelihood BTT calculated according to the sign
Are input as log likelihoods B0 and B1,
Using log likelihood DGB30, DGB31, B0, B1
Then, log likelihood Iβ0 is calculated and set as log likelihood BT15.
A predetermined log-sum operation circuit 2861, 286Two,
286Three, ..., 28616Supply to the outside
Output to
【0423】このような加算比較選択回路283は、ト
レリス上の各ステートから次時刻におけるステートへと
2本のパスが到達するような符号における対数尤度Iβ
0を算出する。加算比較選択回路283は、log−s
um演算回路2861,2862,2863,・・・,2
8616のそれぞれにより求められたデータBT00,B
T01,BT02,・・・,BT15を束ね、対数尤度
BTTとしてセレクタ285に供給する。The addition / comparison / selection circuit 283 calculates the log likelihood Iβ in a code such that two paths arrive from each state on the trellis to the state at the next time.
Calculate 0. The addition / comparison / selection circuit 283 performs log-s
um operation circuits 286 1 , 286 2 , 286 3 ,..., 2
86 16 Data obtained by the respective BT00, B
, BT15 are supplied to the selector 285 as log likelihood BTT.
【0424】加算比較選択回路284は、トレリス上の
各ステートから次時刻におけるステートへと4本、又
は、符号によっては8本のパスが到達するような符号に
対して、加算比較選択処理及びlog−sum補正によ
り補正項を追加する処理を行うことによって、log−
sum演算を行う。The addition / comparison / selection circuit 284 performs addition / comparison / selection processing and log processing on a code such that four paths, or eight paths depending on the code, arrive from each state on the trellis to the state at the next time. By performing a process of adding a correction term by −sum correction, log−
Perform a sum operation.
【0425】具体的には、加算比較選択回路284は、
図40に示すように、上述した加算比較選択回路242
と同様に、トレリス上の各ステートから次時刻における
ステートへと4本、又は、符号によっては8本のパスが
到達するような符号のうち、復号の対象とする符号のス
テート数のうちの最大値の数のlog−sum演算回路
292nを有する。ここでは、加算比較選択回路284
は、最大で8ステートを有する符号の復号を行うものと
し、8個のlog−sum演算回路2921,・・・,
2928を有するものとする。More specifically, the addition / comparison / selection circuit 284
As shown in FIG. 40, the above-described addition / comparison / selection circuit 242
Similarly to the above, the maximum of the number of states of the code to be decoded among the codes in which four paths or eight paths depending on the code arrive from each state on the trellis to the state at the next time. It has a log-sum operation circuit 292 n for the number of values. Here, the addition / comparison / selection circuit 284
Performs decoding of a code having a maximum of eight states, and includes eight log-sum operation circuits 292 1 ,.
It shall have a 292 8.
【0426】これらのlog−sum演算回路29
21,・・・,2928には、それぞれ、上述した加算比
較選択回路283におけるlog−sum演算回路28
61,2862,2863,・・・,28616と同様に、
トレリス上の遷移に基づいて、トレリス上の出力パター
ンに対応する枝の対数尤度Iγと、各ステートにおける
1時刻前の対数尤度Iβ0が供給される。すなわち、l
og−sum演算回路2921,・・・,2928には、
それぞれ、対数尤度DGB0のうち、トレリス上の出力
パターンに対応する枝の対数尤度Iγに相当するもの
と、算出した1時刻前の対数尤度BTFのうち、各ステ
ートにおける対数尤度Iβ0に相当するものとが供給さ
れる。そして、log−sum演算回路2921,・・
・,2928は、それぞれ、次時刻の各ステートにおけ
る対数尤度Iβ0を対数尤度BTFとして求める。各l
og−sum演算回路2921,・・・,2928に対す
る対数尤度BTFの分配は、符号構成に応じて異なり、
ここでは制御信号NSTに基づいて、図示しないセレク
タ等により決定される。この対数尤度BTFの分配につ
いては、さらに後述する。The log-sum operation circuit 29
2 1, ..., the 292 8, respectively, log-sum in the ACS circuit 283 described above arithmetic circuit 28
6 1, 286 2, 286 3, ..., as with 286 16,
Based on the transition on the trellis, the log likelihood Iγ of the branch corresponding to the output pattern on the trellis and the log likelihood Iβ0 one time before in each state are supplied. That is, l
og-sum operation circuit 292 1,..., and 292 8,
Each of the log likelihood DGB0 corresponds to the log likelihood Iγ of the branch corresponding to the output pattern on the trellis, and the calculated log likelihood BTF one time earlier, the log likelihood Iβ0 in each state. The equivalent is supplied. Then, the log-sum operation circuit 292 1 ,.
-, 292 8, respectively, determines the log likelihood Iβ0 in each state of the next time as the log likelihood BTF. Each l
og-sum operation circuit 292 1, ..., distribution of the log likelihood BTF for 292 8, depends on the code structure,
Here, it is determined by a selector or the like (not shown) based on the control signal NST. The distribution of the log likelihood BTF will be further described later.
【0427】具体的には、log−sum演算回路29
21は、5つの加算器2931,2932,2933,29
34,307と、log−sum補正における補正項の
値を算出する6個の補正項算出回路2941,2942,
2943,2944,2945,2946と、11個のセレ
クタ295,296,297,298,299,30
0,301,302,303,304,305と、セレ
クタ305による選択動作を制御するための制御信号を
生成する選択用制御信号生成回路306と、Iβ0正規
化回路308とを有する。Specifically, the log-sum operation circuit 29
2 1 has five adders 293 1 , 293 2 , 293 3 , 29
3 4 , 307, and six correction term calculation circuits 294 1 , 294 2 , which calculate the value of the correction term in the log-sum correction
294 3 , 294 4 , 294 5 , 294 6 and 11 selectors 295, 296, 297, 298, 299, 30
0, 301, 302, 303, 304, and 305, a selection control signal generation circuit 306 that generates a control signal for controlling the selection operation by the selector 305, and an Iβ0 normalization circuit 308.
【0428】加算器2931は、対数尤度DGB0のう
ちの対数尤度DGB00を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B0として入力し、これらの対数尤
度DGB00,B0を加算する。加算器2931は、加
算して得られた対数尤度Iβ0と対数尤度Iγとの和を
示すデータAM0を補正項算出回路2941,2943,
2945及びセレクタ295に供給する。The adder 293 1 receives the log likelihood DGB 00 of the log likelihood DGB 0, and, among the log likelihood BTF calculated one time earlier, applies the log likelihood BTF corresponding to the code to the log likelihood BTF. B0, and these log likelihoods DGB00 and B0 are added. The adder 293 1, correction term calculation circuit 294 1 data AM0 indicating the sum of log likelihood Iβ0 and log likelihood Iγ obtained by the addition, 294 3,
294 5 and supplied to the selector 295.
【0429】加算器2932は、対数尤度DGB0のう
ちの対数尤度DGB01を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B1として入力し、これらの対数尤
度DGB01,B1を加算する。加算器2932は、加
算して得られたIβ0+Iγを示すデータAM1を補正
項算出回路2941,2944,2946及びセレクタ2
95に供給する。The adder 293 2 receives the log likelihood DGB01 of the log likelihood DGB0 and, among the log likelihood BTF calculated one time ago, applies the log likelihood BTF corresponding to the sign to the log likelihood BTF. B1 and add these log likelihoods DGB01 and BGB1. The adder 293 2 converts the data AM1 representing Iβ0 + Iγ obtained by the addition into the correction term calculation circuits 294 1 , 294 4 , 294 6 and the selector 2
95.
【0430】加算器2933は、対数尤度DGB0のう
ちの対数尤度DGB02を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B2として入力し、これらの対数尤
度DGB02,B2を加算する。加算器2933は、加
算して得られたIβ0+Iγを示すデータAM2を補正
項算出回路2942,2943,2944及びセレクタ2
96に供給する。[0430] Adder 293 3 inputs the log likelihood DGB02 of log likelihood DGB0, of log likelihood BTF computed one time before, the log likelihood that apply in accordance with the code B2, and these log likelihoods DGB02 and BGB are added. The adder 293 3 converts the data AM2 indicating Iβ0 + Iγ obtained by the addition into the correction term calculation circuits 294 2 , 294 3 , 294 4 and the selector 2
96.
【0431】加算器2934は、対数尤度DGB0のう
ちの対数尤度DGB03を入力するとともに、1時刻前
に算出された対数尤度BTFのうち、符号に応じて該当
するものを対数尤度B3として入力し、これらの対数尤
度DGB03,B3を加算する。加算器2934は、加
算して得られたIβ0+Iγを示すデータAM3を補正
項算出回路2942,2945,2946及びセレクタ2
96に供給する。[0431] The adder 293 4 receives the log likelihood DGB03 of the log likelihood DGB0, and, among the log likelihood BTF calculated one time earlier, applies the log likelihood BTF corresponding to the sign to the log likelihood. B3, and these log likelihoods DGB03 and B3 are added. The adder 293 4 converts the data AM3 indicating Iβ0 + Iγ obtained by the addition into the correction term calculation circuits 294 2 , 294 5 , 294 6 and the selector 2
96.
【0432】補正項算出回路2941は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2931から供
給されるデータAM0と、加算器2932から供給され
るデータAM1とを入力し、補正項の値を示すデータD
M0を算出する。この際、補正項算出回路2941は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2941にお
いては、加算器2931,2932から供給されるデータ
AM0,AM1のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM1の大小比較を高速に行う。補正項算
出回路2941は、算出したデータDM0をセレクタ3
04に供給する。また、補正項算出回路2941は、セ
レクタ295,297,298,299,300による
選択動作を制御するための制御信号SEL0を生成す
る。[0432] correction term calculation circuit 294 1, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM0 supplied from the adder 293 1 , The data AM1 supplied from the adder 293 2, and the data D indicating the value of the correction term.
Calculate M0. At this time, the correction term calculation circuit 294 1
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, in the correction term calculation circuit 294 1 , the data AM0 and AM1 supplied from the adders 293 1 and 293 2 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the magnitudes of the data AM0 and AM1 are compared at high speed. The correction term calculation circuit 294 1 outputs the calculated data DM0 to the selector 3
04. The correction term computation circuit 294 1 generates a control signal SEL0 for controlling the selecting operation of the selector 295,297,298,299,300.
【0433】補正項算出回路2942は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2933から供
給されるデータAM2と、加算器2934から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M1を算出する。この際、補正項算出回路2942は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2942にお
いては、加算器2933,2934から供給されるデータ
AM2,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM2,AM3の大小比較を高速に行う。補正項算
出回路2942は、算出したデータDM1をセレクタ3
04に供給する。また、補正項算出回路2942は、セ
レクタ296,301,302による選択動作を制御す
るための制御信号SEL1を生成する。[0433] correction term calculation circuit 294 2, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM2 supplied from the adder 293 3 inputs the data AM3 supplied from the adder 293 4, data indicating the value of the correction term D
Calculate M1. At this time, the correction term calculation circuit 294 2
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, in the correction term calculation circuit 294 2 , the data AM2 and AM3 supplied from the adders 293 3 and 293 4 are provided with data “1” or “0” added to the most significant bit of the lower bit. By taking the difference, the data AM2 and AM3 are compared at high speed. The correction term calculation circuit 294 2 outputs the calculated data DM1 to the selector 3
04. Further, the correction term calculation circuit 294 2 generates a control signal SEL1 for controlling the selection operation by the selectors 296, 301, 302.
【0434】補正項算出回路2943は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2931から供
給されるデータAM0と、加算器2933から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M2を算出する。この際、補正項算出回路2943は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2943にお
いては、加算器2931,2933から供給されるデータ
AM0,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM2の大小比較を高速に行う。補正項算
出回路2943は、算出したデータDM2をセレクタ2
99に供給する。また、補正項算出回路2943は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL2を生
成し、この制御信号SEL2をセレクタ297及び選択
用制御信号生成回路306に供給する。[0434] correction term calculation circuit 294 3, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM0 supplied from the adder 293 1 inputs the data AM2 supplied from the adder 293 3, data indicating the value of the correction term D
Calculate M2. At this time, the correction term calculation circuit 294 3
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, in the correction term calculation circuit 294 3 , the data AM0 and AM2 supplied from the adders 293 1 and 293 3 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the magnitudes of the data AM0 and AM2 are compared at high speed. The correction term calculation circuit 294 3 outputs the calculated data DM2 to the selector 2
Supply 99. Further, the correction term calculation circuit 294 3 generates a control signal SEL2 which is finally a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and generates the control signal SEL2 by the selector 297 and the selection control signal generation. The signal is supplied to a circuit 306.
【0435】補正項算出回路2944は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2932から供
給されるデータAM1と、加算器2933から供給され
るデータAM2とを入力し、補正項の値を示すデータD
M3を算出する。この際、補正項算出回路2944は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2944にお
いては、加算器2932,2933から供給されるデータ
AM1,AM2のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM2の大小比較を高速に行う。補正項算
出回路2944は、算出したデータDM3をセレクタ2
99に供給する。また、補正項算出回路2944は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL3を生
成し、この制御信号SEL3をセレクタ297及び選択
用制御信号生成回路306に供給する。[0435] correction term calculation circuit 294 4, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM1 supplied from the adder 293 2 inputs the data AM2 supplied from the adder 293 3, data indicating the value of the correction term D
Calculate M3. At this time, the correction term calculation circuit 294 4
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, in the correction term calculation circuit 294 4 , the data AM 1 and AM 2 supplied from the adders 293 2 and 293 3 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the data AM1 and AM2 are compared with each other at high speed. The correction term calculation circuit 294 4 outputs the calculated data DM3 to the selector 2
Supply 99. Further, the correction term calculation circuit 294 4 finally generates a control signal SEL3 serving as a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and outputs the control signal SEL3 to the selector 297 and the control signal for selection. The signal is supplied to a circuit 306.
【0436】補正項算出回路2945は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2931から供
給されるデータAM0と、加算器2934から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M4を算出する。この際、補正項算出回路2945は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2945にお
いては、加算器2931,2934から供給されるデータ
AM0,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM0,AM3の大小比較を高速に行う。補正項算
出回路2945は、算出したデータDM4をセレクタ3
00に供給する。また、補正項算出回路2945は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL4を生
成し、この制御信号SEL4をセレクタ298及び選択
用制御信号生成回路306に供給する。[0436] correction term calculation circuit 294 5, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM0 supplied from the adder 293 1 inputs the data AM3 supplied from the adder 293 4, data indicating the value of the correction term D
Calculate M4. At this time, the correction term calculation circuit 294 5
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Also, in the correction term calculation circuit 294 5 , the data AM 0 and AM 3 supplied from the adders 293 1 and 293 4 have data between “1” and “0” added to the most significant bit of the lower bit. By taking the difference, the magnitudes of the data AM0 and AM3 are compared at high speed. The correction term calculation circuit 294 5 outputs the calculated data DM4 to the selector 3
Supply to 00. Further, the correction term calculation circuit 294 5 generates a control signal SEL4, which finally becomes a control signal SEL8 for controlling the selection operation by the selectors 303 and 304, and uses this control signal SEL4 as the selector 298 and the selection control signal generation. The signal is supplied to a circuit 306.
【0437】補正項算出回路2946は、先に図35に
示した補正項算出回路247と同様の構成からなるた
め、ここでは詳細を省略するが、加算器2932から供
給されるデータAM1と、加算器2934から供給され
るデータAM3とを入力し、補正項の値を示すデータD
M5を算出する。この際、補正項算出回路2946は、
補正項算出回路247と同様に、入力した2つのデータ
の差分値の絶対値を算出してから補正項の値を求めるの
ではなく、複数の補正項の値を算出し、その中から適切
なものを選択する。また、補正項算出回路2946にお
いては、加算器2932,2934から供給されるデータ
AM1,AM3のうちの下位ビットの最上位ビットに
“1”又は“0”が付されたデータ間の差分をとり、デ
ータAM1,AM3の大小比較を高速に行う。補正項算
出回路2946は、算出したデータDM5をセレクタ3
00に供給する。また、補正項算出回路2946は、最
終的にセレクタ303,304による選択動作を制御す
るための制御信号SEL8となる制御信号SEL5を生
成し、この制御信号SEL5をセレクタ298及び選択
用制御信号生成回路306に供給する。[0437] correction term calculation circuit 294 6, since the same configuration as the correction term calculation circuit 247 shown in FIG. 35 earlier, here it is not described in detail, the data AM1 supplied from the adder 293 2 inputs the data AM3 supplied from the adder 293 4, data indicating the value of the correction term D
Calculate M5. In this case, the correction term computation circuit 294 6,
Similarly to the correction term calculation circuit 247, instead of calculating the absolute value of the difference value between the two pieces of input data and then calculating the value of the correction term, the values of a plurality of correction terms are calculated, and an appropriate Choose one. Further, the correction term computation circuit 294 6, adder 293 2, 293 4 between the most significant bit of the lower bits of the data AM1, AM3 supplied "1" or "0" is assigned data from By taking the difference, the magnitudes of the data AM1 and AM3 are compared at high speed. The correction term calculation circuit 294 6 outputs the calculated data DM5 to the selector 3
Supply to 00. The correction term computation circuit 294 6 finally generates the control signal SEL5 to be a control signal SEL8 for controlling the selecting operation of the selectors 303 and 304, the control signal generating the control signal SEL5 selector 298 and selected The signal is supplied to a circuit 306.
【0438】セレクタ295は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、データ
AM0,AM1のうち、値が小さいものを選択する。セ
レクタ295は、選択して得られたデータSAM0をセ
レクタ303に供給する。The selector 295 includes a correction term calculation circuit 294
Based on the control signal SEL0 supplied from 1 , data AM0 and AM1 are selected with a smaller value. The selector 295 supplies the selected data SAM0 to the selector 303.
【0439】セレクタ296は、補正項算出回路294
2から供給される制御信号SEL1に基づいて、データ
AM2,AM3のうち、値が小さいものを選択する。セ
レクタ296は、選択して得られたデータSAM1をセ
レクタ303に供給する。The selector 296 includes a correction term calculation circuit 294
Based on the control signal SEL1 supplied from 2 , data AM2 and AM3 are selected with a smaller value. The selector 296 supplies the selected data SAM1 to the selector 303.
【0440】セレクタ297は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、制御信
号SEL2,SEL3のうち、いずれか一方を選択す
る。具体的には、セレクタ297は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL3を選択する。セレクタ297は、選択して得られ
た制御信号SEL6をセレクタ301に供給する。The selector 297 includes a correction term calculation circuit 294
One of the control signals SEL2 and SEL3 is selected based on the control signal SEL0 supplied from 1 . Specifically, when the data AM0 has a larger value than the data AM1, the selector 297 outputs the control signal S
Select EL3. The selector 297 supplies the selected control signal SEL6 to the selector 301.
【0441】セレクタ298は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、制御信
号SEL4,SEL5のうち、いずれか一方を選択す
る。具体的には、セレクタ298は、データAM1より
もデータAM0の方が値が大きい場合には、制御信号S
EL5を選択する。セレクタ298は、選択して得られ
た制御信号SEL7をセレクタ301に供給する。The selector 298 includes a correction term calculation circuit 294
One of the control signals SEL4 and SEL5 is selected based on the control signal SEL0 supplied from 1 . Specifically, when data AM0 has a larger value than data AM1, selector 298 outputs control signal S
Select EL5. The selector 298 supplies the selected control signal SEL7 to the selector 301.
【0442】セレクタ299は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、データ
DM2,DM3のうち、いずれか一方を選択する。具体
的には、セレクタ299は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM3を選択
する。セレクタ299は、選択して得られたデータDS
0をセレクタ302に供給する。The selector 299 includes a correction term calculation circuit 294
Based on the control signal SEL0 supplied from 1, one of the data DM2 and DM3 is selected. Specifically, the selector 299 selects the data DM3 when the data AM0 has a larger value than the data AM1. The selector 299 selects the data DS obtained by the selection.
0 is supplied to the selector 302.
【0443】セレクタ300は、補正項算出回路294
1から供給される制御信号SEL0に基づいて、データ
DM4,DM5のうち、いずれか一方を選択する。具体
的には、セレクタ300は、データAM1よりもデータ
AM0の方が値が大きい場合には、データDM5を選択
する。セレクタ300は、選択して得られたデータDS
1をセレクタ302に供給する。The selector 300 includes a correction term calculation circuit 294
One of the data DM4 and DM5 is selected based on the control signal SEL0 supplied from 1 . Specifically, the selector 300 selects the data DM5 when the data AM0 has a larger value than the data AM1. The selector 300 selects the data DS obtained by the selection.
1 is supplied to the selector 302.
【0444】セレクタ301は、補正項算出回路294
2から供給される制御信号SEL1に基づいて、制御信
号SEL6,SEL7のうち、いずれか一方を選択す
る。具体的には、セレクタ301は、データAM3より
もデータAM2の方が値が大きい場合には、制御信号S
EL7を選択する。セレクタ301は、選択して得られ
た制御信号SEL8をセレクタ303,304における
選択用の制御信号として供給する。The selector 301 includes a correction term calculation circuit 294
Based on the control signal SEL1 supplied from 2 , any one of the control signals SEL6 and SEL7 is selected. Specifically, when the value of the data AM2 is larger than that of the data AM3, the selector 301 controls the control signal S
Select EL7. The selector 301 supplies the control signal SEL8 obtained by selection as a control signal for selection in the selectors 303 and 304.
【0445】セレクタ302は、補正項算出回路294
2から供給される制御信号SEL1に基づいて、データ
DS0,DS1のうち、いずれか一方を選択する。具体
的には、セレクタ302は、データAM3よりもデータ
AM2の方が値が大きい場合には、データDS1を選択
する。セレクタ302は、選択して得られたデータDS
2をセレクタ305に供給する。The selector 302 includes a correction term calculation circuit 294
Based on the control signal SEL1 supplied from 2 , any one of the data DS0 and DS1 is selected. Specifically, the selector 302 selects the data DS1 when the data AM2 has a larger value than the data AM3. The selector 302 selects the data DS obtained by the selection.
2 is supplied to the selector 305.
【0446】セレクタ303は、制御信号SEL8に基
づいて、データSAM0,SAM1のうち、いずれか一
方を選択する。具体的には、セレクタ303は、制御信
号SEL8が制御信号SEL7であった場合には、デー
タSAM1を選択する。セレクタ303は、選択して得
られたデータSAM2を加算器307に供給する。The selector 303 selects one of the data SAM0 and SAM1 based on the control signal SEL8. Specifically, when the control signal SEL8 is the control signal SEL7, the selector 303 selects the data SAM1. The selector 303 supplies the selected data SAM2 to the adder 307.
【0447】セレクタ304は、制御信号SEL8に基
づいて、データDM0,DM1のうち、いずれか一方を
選択する。具体的には、セレクタ304は、制御信号S
EL8が制御信号SEL7であった場合には、データD
M1を選択する。セレクタ304は、選択して得られた
データDS3をセレクタ305に供給する。[0447] The selector 304 selects one of the data DM0 and DM1 based on the control signal SEL8. Specifically, the selector 304 controls the control signal S
When EL8 is the control signal SEL7, the data D
Select M1. The selector 304 supplies the selected data DS3 to the selector 305.
【0448】セレクタ305は、選択用制御信号生成回
路306から供給される制御信号SEL9に基づいて、
データDS2,DS3のうち、いずれか一方を選択す
る。セレクタ305は、選択して得られたデータRDM
を加算器307に供給する。[0448] The selector 305 is based on the control signal SEL9 supplied from the selection control signal generation circuit 306.
One of the data DS2 and DS3 is selected. The selector 305 selects the data RDM obtained by the selection.
Is supplied to the adder 307.
【0449】選択用制御信号生成回路306は、制御信
号SEL2,SEL3,SEL4,SEL5に基づい
て、セレクタ305による選択動作を制御するための制
御信号SEL9を生成する。具体的には、選択用制御信
号生成回路306は、制御信号SEL2,SEL3,S
EL4,SEL5の論理積と、制御信号SEL2,SE
L3,SEL4,SEL5の論理積の否定との論理和を
とることによって、制御信号SEL9を生成する。The selection control signal generation circuit 306 generates a control signal SEL9 for controlling the selection operation by the selector 305 based on the control signals SEL2, SEL3, SEL4, and SEL5. Specifically, the selection control signal generation circuit 306 controls the control signals SEL2, SEL3, S
The logical product of EL4 and SEL5 and the control signals SEL2 and SE
The control signal SEL9 is generated by taking the logical sum of the logical product of L3, SEL4, and SEL5 with the negation.
【0450】加算器307は、セレクタ303から供給
されるデータSAM2と、セレクタ305から供給され
るデータRDMとを加算し、対数尤度Iβ0を算出す
る。加算器307は、算出した対数尤度Iβ0を対数尤
度CMとしてIβ0正規化回路308に供給する。The adder 307 adds the data SAM2 supplied from the selector 303 and the data RDM supplied from the selector 305 to calculate the log likelihood Iβ0. The adder 307 supplies the calculated log likelihood Iβ0 to the Iβ0 normalization circuit 308 as log likelihood CM.
【0451】Iβ0正規化回路308は、上述したIβ
0正規化回路291と同様に、加算器307から供給さ
れる対数尤度CMの分布の偏りを是正するための正規化
を行う。また、Iβ0正規化回路308は、終結情報T
B0Dを用いて、終結処理も行う。Iβ0正規化回路3
08は、正規化後の対数尤度Iβ0を、必要なダイナミ
ックレンジに応じてクリッピングを行い、対数尤度BT
00として、所定のlog−sum演算回路2921,
・・・,2928に供給する。このとき、対数尤度BT
00は、図示しないレジスタにより1時刻分の遅延がな
された後、所定のlog−sum演算回路2921,・
・・,2928に供給される。The Iβ0 normalizing circuit 308 calculates the above Iβ
Similarly to the 0 normalization circuit 291, normalization is performed to correct the distribution bias of the log likelihood CM supplied from the adder 307. Further, the Iβ0 normalization circuit 308 calculates the termination information T
Termination processing is also performed using B0D. Iβ0 normalization circuit 3
08 performs clipping of the normalized log likelihood Iβ0 in accordance with a required dynamic range, and performs log likelihood BT
00, a predetermined log-sum operation circuit 292 1 ,
..., and supplies to 292 8. At this time, the log likelihood BT
00 is a predetermined log-sum operation circuit 292 1 ,.
..., it is supplied to the 292 8.
【0452】このようなlog−sum演算回路292
1は、対数尤度BT00を求めて出力する。すなわち、
log−sum演算回路2921は、求めた対数尤度B
T00を、次時刻における対数尤度Iβ0の算出に用い
るために、所定のlog−sum演算回路2021,・
・・,2928に供給するとともに、外部に出力する。The log-sum operation circuit 292 described above
1 calculates and outputs the log likelihood BT00. That is,
The log-sum operation circuit 292 1 calculates the log likelihood B
In order to use T00 for calculating the log likelihood Iβ0 at the next time, a predetermined log-sum operation circuit 202 1 ,.
..., and supplies to 292 8, and outputs it to the outside.
【0453】この際、log−sum演算回路2921
は、各ステートに到達した4本のパス、又は、符号によ
っては8本のパスを束ねて得られる4組のパスに対応す
る尤度を示すデータAM0,AM1,AM2,AM3の
中から選択した2つのパスに対応するデータの組み合わ
せの全てについて尤度の大小を比較することによって、
これらのデータAM0,AM1,AM2,AM3のう
ち、尤度の高い少なくとも2つ以上のパスに対応するデ
ータを求め、これらのパスに対応するデータの中から、
最も尤度の高いパスである最尤パスに対応するデータを
選択する。より具体的には、log−sum演算回路2
921は、データAM0,AM1,AM2,AM3につ
いて、いわば勝ち抜き戦に喩えられる動作を行うことに
よって、データAM0の値、データAM1の値、データ
AM2の値及びデータAM3の値の大小を比較し、最尤
パスに対応するデータを選択する。At this time, the log-sum operation circuit 292 1
Is selected from data AM0, AM1, AM2, and AM3 indicating likelihoods corresponding to four paths that have reached each state, or four sets of paths obtained by bundling eight paths depending on codes. By comparing the magnitude of likelihood for all combinations of data corresponding to two paths,
Among these data AM0, AM1, AM2 and AM3, data corresponding to at least two or more paths having high likelihood is obtained, and from the data corresponding to these paths,
The data corresponding to the highest likelihood path which is the path with the highest likelihood is selected. More specifically, the log-sum operation circuit 2
92 1, the data AM0, AM1, AM2, AM3, so to speak by performing an operation to be likened to the tournament, compared value of the data AM0, the value of the data AM1, the magnitude of the value of the value and data AM3 data AM2 , The data corresponding to the maximum likelihood path is selected.
【0454】また、log−sum演算回路292
8は、log−sum演算回路2921と同様の構成から
なるため、詳細な説明は省略するが、対数尤度DGB0
のうちの対数尤度DGB28,DGB29,DGB3
0,DGB31と、1時刻前に算出された対数尤度BT
Fのうち、符号に応じて該当するものを対数尤度B0,
B1,B2,B3として入力し、これらの対数尤度DG
B28,DGB29,DGB30,DGB31,B0,
B1,B2,B3を用いて、対数尤度Iβ0を算出し、
対数尤度BT07として、所定のlog−sum演算回
路2921,・・・,2928に供給するとともに、外部
に出力する。The log-sum operation circuit 292
8 has the same configuration as the log-sum operation circuit 292 1, and therefore detailed description is omitted, but the log likelihood DGB 0
Log likelihood DGB28, DGB29, DGB3
0, DGB31 and log likelihood BT calculated one time ago
Among F, those corresponding to the sign are represented by log likelihood B0,
B1, B2, B3, and their log likelihood DG
B28, DGB29, DGB30, DGB31, B0,
Using B1, B2, and B3, log likelihood Iβ0 is calculated,
As a log likelihood BT07, predetermined log-sum operation circuit 292 1, ..., and supplies to 292 8, and outputs to the outside.
【0455】このような加算比較選択回路284は、ト
レリス上の各ステートから次時刻におけるステートへと
4本、又は、符号によっては8本のパスが到達するよう
な符号における対数尤度Iβ0を算出する。加算比較選
択回路284は、log−sum演算回路2921,・
・・,2928のそれぞれにより求められたデータBT
00,・・・,BT07を束ね、データBTFとしてセ
レクタ285に供給する。なお、加算比較選択回路28
4は、上述した加算比較選択回路242と同様に、本来
は、トレリス上の各ステートから次時刻におけるステー
トへと4本のパスが到達するような符号における対数尤
度Iβ0を求めるために設けられるものであるが、上述
したように、符号によっては8本のパスが到達するよう
な符号における対数尤度Iβ0を求めることができる。
これについては、“5−5−3”及び“5−5−5”に
詳述する。The addition / comparison / selection circuit 284 calculates the log likelihood Iβ0 of a code such that four paths, or eight paths depending on the code, arrive from each state on the trellis to the state at the next time. I do. The addition / comparison / selection circuit 284 includes a log-sum operation circuit 292 1 ,.
..., data BT obtained by each of the 292 8
, BT07 are supplied to the selector 285 as data BTF. Note that the addition / comparison / selection circuit 28
4 is provided for calculating the log likelihood Iβ0 in a code such that four paths reach from each state on the trellis to the state at the next time, similarly to the above-described addition / comparison / selection circuit 242. However, as described above, the log likelihood Iβ0 of a code that can reach eight paths can be obtained depending on the code.
This is described in detail in “5-5-3” and “5-5-5”.
【0456】セレクタ285は、入力ビット数情報IN
に基づいて、加算比較選択回路283から供給される対
数尤度Iβ0を示す対数尤度BTTと、加算比較選択回
路284から供給される対数尤度Iβ0を示すデータB
TFとのうち、いずれか一方を選択する。具体的には、
セレクタ285は、符号化装置1における要素符号化器
による符号が、トレリス上にパラレルパスが存在せず且
つ各ステートから次時刻におけるステートへと2本のパ
スが到達するような符号であった場合には、対数尤度B
TTを選択し、符号化装置1における要素符号化器によ
る符号が、トレリス上にパラレルパスが存在せず且つ各
ステートから次時刻におけるステートへと4本のパスが
到達するような符号であった場合には、対数尤度BTF
を選択する。すなわち、ここでは、セレクタ285によ
る選択動作を制御するための制御信号として、入力ビッ
ト数情報INを用いているが、実際には、符号構成の示
す制御信号がセレクタ285に入力される。The selector 285 has the input bit number information IN
, And a log likelihood BTT indicating the log likelihood Iβ0 supplied from the addition / comparison / selection circuit 283 and data B indicating the log likelihood Iβ0 supplied from the addition / comparison / selection circuit 284.
One of the TFs is selected. In particular,
The selector 285 determines that the code by the element encoder in the encoding device 1 is such that no parallel path exists on the trellis and two paths reach from each state to the state at the next time. Contains the log likelihood B
TT is selected, and the code by the element encoder in the encoding device 1 is such that no parallel path exists on the trellis and four paths reach from each state to the state at the next time. In the case, log likelihood BTF
Select That is, here, the input bit number information IN is used as a control signal for controlling the selection operation by the selector 285, but actually, a control signal indicating a code configuration is input to the selector 285.
【0457】このようなIβ0用加算比較選択回路28
1は、対数尤度Iβ0を算出し、この算出した対数尤度
Iβ0を、対数尤度B0として出力する。この対数尤度
B0は、Iβ記憶回路160に供給される。The Iβ0 addition / comparison / selection circuit 28
1 calculates log likelihood Iβ0, and outputs the calculated log likelihood Iβ0 as log likelihood B0. This log likelihood B0 is supplied to the Iβ storage circuit 160.
【0458】一方、Iβ1用加算比較選択回路282
は、対数尤度Iβ1を算出するために設けられるもので
ある。Iβ1用加算比較選択回路282は、Iβ0用加
算比較選択回路281と同様の構成からなるため、詳細
な説明は省略するが、対数尤度DGB0及び終結情報T
B0Dの代わりに対数尤度DGB1及び終結情報TB1
Dを入力して対数尤度Iβ1を算出し、この算出した対
数尤度Iβ1を、対数尤度B1として出力する。この対
数尤度B1は、Iβ記憶回路160に供給される。On the other hand, Iβ1 addition / comparison / selection circuit 282
Is provided to calculate the log likelihood Iβ1. The Iβ1 addition / comparison / selection circuit 282 has the same configuration as the Iβ0 addition / comparison / selection circuit 281, and thus detailed description is omitted, but the log likelihood DGB0 and the termination information T
Log likelihood DGB1 and termination information TB1 instead of B0D
D is input to calculate log likelihood Iβ1, and the calculated log likelihood Iβ1 is output as log likelihood B1. This log likelihood B1 is supplied to the Iβ storage circuit 160.
【0459】このようなIβ算出回路159は、2系統
の対数尤度Iβ0,Iβ1を並列的に算出し、これらの
算出した対数尤度Iβ0,Iβ1を、それぞれ、対数尤
度B0,B1としてIβ記憶回路160に供給する。The Iβ calculation circuit 159 calculates the log likelihoods Iβ0 and Iβ1 of the two systems in parallel, and uses these calculated log likelihoods Iβ0 and Iβ1 as log likelihoods B0 and B1, respectively. The data is supplied to the storage circuit 160.
【0460】Iβ記憶回路160は、図示しないが、例
えば、複数バンクのRAMと、制御回路と、選択回路と
を有する。Iβ記憶回路160は、Iβ算出回路159
から供給される対数尤度B0,B1を記憶する。そし
て、Iβ記憶回路160は、内部の制御回路による制御
の下に、記憶した対数尤度B0,B1のうち、所定の情
報を選択回路により選択し、対数軟出力Iλを算出する
ために用いる対数尤度BTとして、軟出力算出回路16
1に供給する。なお、要素復号器50は、上述したよう
に、スライディングウィンドウ処理を行う際のIβ記憶
回路160におけるメモリマネジメントの手法として、
国際公開番号WO99/62183号公報に記載されて
いるものを採用しており、上述した受信データ及び遅延
用記憶回路155に対するメモリマネジメントを行うと
ともに、Iβ記憶回路160に対するメモリマネジメン
トを行うことによって、最終的に対数軟出力Iλを本来
の時系列順に求めることができる。Although not shown, the Iβ storage circuit 160 has, for example, a plurality of banks of RAMs, a control circuit, and a selection circuit. The Iβ storage circuit 160 includes an Iβ calculation circuit 159
Are stored as log likelihoods B0 and B1. Then, under control of the internal control circuit, the Iβ storage circuit 160 selects predetermined information from the stored log likelihoods B0 and B1 by using the selection circuit, and uses the logarithm used to calculate the log soft output Iλ. As the likelihood BT, the soft output calculation circuit 16
Feed to 1. Note that, as described above, the element decoder 50 performs a memory management method in the Iβ storage circuit 160 when performing the sliding window process as follows.
The one described in International Publication No. WO 99/62183 is adopted, and by performing the memory management for the received data and delay storage circuit 155 and the memory management for the Iβ storage circuit 160, the final The logarithmic soft output Iλ can be obtained in the original chronological order.
【0461】軟出力算出回路161は、Iα算出回路1
58から供給されるデータAGDと、Iβ記憶回路16
0から供給される対数尤度BTとを用いて、対数軟出力
Iλを算出する。具体的には、軟出力算出回路161
は、“2.”の冒頭に記載した表記に基づくと、対数尤
度Iγ、対数尤度Iα及び対数尤度Iβを用いて、次式
(55)に示す演算を行い、各時刻tにおける対数軟出
力Iλを算出する。なお、次式(55)における演算子
“#Σ”は、上述した演算子“#”で表されるlog−
sum演算の累積加算演算を示すものである。The soft output calculating circuit 161 is provided by the Iα calculating circuit 1
The data AGD supplied from the memory 58 and the Iβ storage circuit 16
The log soft output Iλ is calculated using the log likelihood BT supplied from 0. Specifically, the soft output calculation circuit 161
Is based on the notation described at the beginning of “2.”, performs the operation shown in the following equation (55) using the log likelihood Iγ, the log likelihood Iα and the log likelihood Iβ, and calculates the logarithm at each time t. Calculate the soft output Iλ. Note that the operator “# に お け る” in the following equation (55) is a log-log represented by the above-described operator “#”.
It shows a cumulative addition operation of a sum operation.
【0462】[0462]
【数55】 [Equation 55]
【0463】また、軟出力算出回路161は、シンボル
単位又はビット単位で対数軟出力Iλを算出することも
できる。軟出力算出回路161は、外部から供給される
出力データ選択制御信号CITMと、制御回路60から
供給される事前確率情報形式情報CAPPと、符号情報
生成回路151から供給される入力ビット数情報IN、
メモリ数情報MN及び枝入出力情報BIOとに基づい
て、情報シンボル又は情報ビットに対する事後確率情報
に対応する対数軟出力Iλ、又は、符号シンボル又は符
号ビットに対する事後確率情報に対応する対数軟出力I
λを算出する。軟出力算出回路161は、シンボル単位
で算出した対数軟出力Iλ又はビット単位で算出した対
数軟出力Iλを、それぞれ、対数軟出力SLM,BLM
として、外部情報算出回路163、振幅調整及びクリッ
プ回路164、及び、硬判定回路165に供給する。The soft output calculating circuit 161 can also calculate the log soft output Iλ in symbol units or bit units. The soft output calculation circuit 161 includes an output data selection control signal CITM supplied from the outside, prior probability information format information CAPP supplied from the control circuit 60, input bit number information IN supplied from the code information generation circuit 151,
Based on memory number information MN and branch input / output information BIO, log soft output Iλ corresponding to posterior probability information for information symbols or information bits, or log soft output Iλ corresponding to posterior probability information for code symbols or code bits.
Calculate λ. The soft output calculation circuit 161 converts a log soft output Iλ calculated in a symbol unit or a log soft output Iλ calculated in a bit unit into log soft outputs SLM and BLM, respectively.
Are supplied to the external information calculation circuit 163, the amplitude adjustment and clipping circuit 164, and the hard decision circuit 165.
【0464】具体的には、軟出力算出回路161は、例
えば図41に示すように、対数尤度Iαと対数尤度Iγ
と対数尤度Iβとの和を算出するIα+Iγ+Iβ算出
回路310と、イネーブル信号を生成するイネーブル信
号生成回路311と、例えば6個のlog−sum演算
回路3121,3122,3123,3124,3125,
3126と、対数軟出力Iλを算出するIλ算出回路3
13とを有するものとして実現することができる。[0464] More specifically, the soft output calculation circuit 161 includes a log likelihood Iα and a log likelihood Iγ as shown in FIG.
A log-likelihood I beta sum and Iα + Iγ + Iβ computation circuit 310 for calculating a, the enable signal generating circuit 311 generates an enable signal, for example, six log-sum operation circuit 312 1, 312 2, 312 3, 312 4, 312 5,
312 and 6, Iλ calculation circuit 3 for calculating a log soft-output Airamuda
13 can be realized.
【0465】Iα+Iγ+Iβ算出回路310は、対数
尤度Iβを分配するIβ分配回路314と、復号の対象
とする符号のステート数のうちの最大値、ここでは32
個の加算器3151,3152,3153,3154,31
55,3156,・・・,31531,31532とを有す
る。The Iα + Iγ + Iβ calculation circuit 310 includes an Iβ distribution circuit 314 for distributing the log likelihood Iβ, and a maximum value among the number of states of the code to be decoded, here 32
Adders 315 1 , 315 2 , 315 3 , 315 4 , 31
5 5, 315 6, ..., and a 315 31, 315 32.
【0466】Iβ分配回路314は、Iβ記憶回路16
0から供給される対数尤度BTを符号構成に応じて分配
する。すなわち、Iβ分配回路314は、符号構成に応
じたトレリスに対応するように、対数尤度BTを分配す
る。このとき、Iβ分配回路314は、符号情報生成回
路151から供給される入力ビット数情報INに基づい
て、対数尤度BTを分配する。Iβ分配回路314は、
分配して得られた対数尤度Iβを加算器3151,31
52,3153,3154,3155,3156,・・・,
31531,31532に供給する。すなわち、Iβ分配回
路314は、対数軟出力Iλの算出に用いる対数尤度I
βを対数尤度BTDとして加算器3151,3152,3
153,3154,3155,3156,・・・,31
531,3153 2に供給する。The Iβ distribution circuit 314 stores the Iβ storage circuit 16
The log likelihood BT supplied from 0 is distributed according to the code configuration. That is, Iβ distribution circuit 314 distributes log likelihood BT so as to correspond to a trellis corresponding to the code configuration. At this time, the Iβ distribution circuit 314 distributes the log likelihood BT based on the input bit number information IN supplied from the code information generation circuit 151. The Iβ distribution circuit 314
The log likelihood Iβ obtained by the distribution is added to adders 315 1 and 31 1
5 2, 315 3, 315 4, 315 5, 315 6, ...,
315 31 and 315 32 . That is, Iβ distribution circuit 314 calculates log likelihood I used for calculation of log soft output Iλ.
β is a log likelihood BTD and adders 315 1 , 315 2 , 3
15 3, 315 4, 315 5, 315 6, ..., 31
5 31, 315 3 supplies 2.
【0467】加算器3151は、Iα算出回路158か
ら供給される対数尤度Iαと対数尤度Iγとの和を示す
データAGDのうちのデータAG00と、Iβ分配回路
314から供給される対数尤度BTDのうちの対数尤度
BTD00とを加算する。加算器3151は、加算して
得られた対数尤度Iαと対数尤度Iγと対数尤度Iβと
の和をデータAGB00として出力する。The adder 315 1 receives the data AG00 of the data AGD indicating the sum of the log likelihood Iα and the log likelihood Iγ supplied from the Iα calculation circuit 158 and the log likelihood supplied from the Iβ distribution circuit 314. The log likelihood BTD00 of the degrees BTD is added. The adder 315 1 outputs the sum of the log likelihood Iα, the log likelihood Iγ, and the log likelihood Iβ obtained by the addition as data AGB00.
【0468】加算器3152は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG01と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD00とを加算する。加算器3152
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB01として出力する。[0468] Adder 315 2 includes data AG01 of data AGD supplied from Iα calculation circuit 158,
The log likelihood BTD00 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 2
Outputs the sum of the log likelihood Iα, Iγ and Iβ obtained as a result as data AGB01.
【0469】加算器3153は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG02と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD01とを加算する。加算器3153
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB02として出力する。[0469] The adder 315 3 includes the data AG02 of the data AGD supplied from the Iα calculation circuit 158,
The log likelihood BTD01 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 3
Outputs the sum of the log likelihood Iα, Iγ, and Iβ obtained by the addition as data AGB02.
【0470】加算器3154は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG03と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD01とを加算する。加算器3154
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB03として出力する。[0470] Adder 315 4 includes a data AG03 of the data AGD supplied from Iα computation circuit 158,
The log likelihood BTD01 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 4
Outputs the sum of the log likelihood Iα, Iγ, and Iβ obtained by the addition as data AGB03.
【0471】加算器3155は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG04と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD02とを加算する。加算器3155
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB04として出力する。The adder 315 5 includes the data AG04 of the data AGD supplied from the Iα calculation circuit 158,
The log likelihood BTD02 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 5
Outputs the sum of the log likelihood Iα, Iγ, and Iβ obtained by the addition as data AGB04.
【0472】加算器3156は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG05と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD02とを加算する。加算器3156
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB05として出力する。[0472] The adder 315 6 outputs the data AG05 of the data AGD supplied from the Iα calculation circuit 158,
The log likelihood BTD02 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 6
Outputs the sum of the log likelihood Iα, Iγ, and Iβ obtained as the addition as data AGB05.
【0473】加算器31531は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG30と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD15とを加算する。加算器31531
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB30として出力する。[0473] Adder 315 31 includes a data AG30 of the data AGD supplied from Iα computation circuit 158,
The log likelihood BTD 15 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 31
Outputs the sum of the log likelihood Iα, Iγ, and Iβ obtained as a result as data AGB30.
【0474】加算器31532は、Iα算出回路158か
ら供給されるデータAGDのうちのデータAG31と、
Iβ分配回路314から供給される対数尤度BTDのう
ちの対数尤度BTD15とを加算する。加算器31532
は、加算して得られた対数尤度Iαと対数尤度Iγと対
数尤度Iβとの和をデータAGB31として出力する。The adder 315 32 includes the data AG 31 of the data AGD supplied from the Iα calculation circuit 158,
The log likelihood BTD 15 of the log likelihood BTD supplied from the Iβ distribution circuit 314 is added. Adder 315 32
Outputs, as data AGB31, the sum of log likelihood Iα, Iγ, and Iβ obtained by the addition.
【0475】このようなIα+Iγ+Iβ算出回路31
0は、対数尤度Iαと対数尤度Iγと対数尤度Iβとの
和を算出し、算出したデータAGB00,AGB01,
AGB02,AGB03,AGB04,AGB05,・
・・,AGB30,AGB31を束ね、データAGBと
してlog−sum演算回路3121,3122,312
3,3124,3125,3126に供給する。[0475] Such an Iα + Iγ + Iβ calculation circuit 31
0 is the sum of the log likelihood Iα, the log likelihood Iγ, and the log likelihood Iβ, and the calculated data AGB00, AGB01,
AGB02, AGB03, AGB04, AGB05,
··, AGB30, AGB31 bundling, log-sum operation circuit 312 as data AGB 1, 312 2, 312
3, 312 4, 312 5, 312 supplies to 6.
【0476】イネーブル信号生成回路311は、セレク
タ3231,3232,3233,3234による選択動作
を制御するための制御信号を生成する選択用制御信号生
成回路316と、シンボル該当枝選出回路319及びビ
ット該当枝選出回路320,321,322により選出
されるべき枝を選択するための有効枝選択回路317
と、対数軟出力Iλの算出時に参照すべき枝入出力情報
BIOを選択する出力データ選択回路318と、シンボ
ル単位で対数軟出力Iλを算出する際に当該シンボルに
該当する枝を選出するシンボル該当枝選出回路319
と、ビット単位で対数軟出力Iλを算出する際に当該ビ
ットに該当する枝を選出するビット該当枝選出回路32
0,321,322と、セレクタ3231,3232,3
233,3234とを有する。The enable signal generation circuit 311 includes a selection control signal generation circuit 316 for generating a control signal for controlling the selection operation by the selectors 323 1 , 323 2 , 323 3 , and 323 4 , and a symbol corresponding branch selection circuit 319. And an effective branch selection circuit 317 for selecting a branch to be selected by the bit corresponding branch selection circuits 320, 321 and 322.
An output data selection circuit 318 for selecting branch input / output information BIO to be referred to when calculating log soft output Iλ, and a symbol for selecting a branch corresponding to the symbol when calculating log soft output Iλ in symbol units. Branch selection circuit 319
And a bit-corresponding branch selection circuit 32 for selecting a branch corresponding to the bit when calculating the logarithmic soft output Iλ in bit units.
0, 321, 322 and selectors 323 1 , 323 2 , 3
And a 23 3, 323 4.
【0477】選択用制御信号生成回路316は、外部か
ら供給される出力データ選択制御信号CITMと、制御
回路60から供給される事前確率情報形式情報CAPP
とに基づいて、セレクタ3231,3232,3233,
3234による選択動作を制御するための制御信号AP
を生成する。The selection control signal generation circuit 316 outputs the output data selection control signal CITM supplied from the outside and the prior probability information format information CAPP supplied from the control circuit 60.
, The selectors 323 1 , 323 2 , 323 3 ,
Control signal AP for controlling the selecting operation of 323 4
Generate
【0478】有効枝選択回路317は、符号情報生成回
路151から供給される入力ビット数情報IN及びメモ
リ数情報MNに基づいて、シンボル該当枝選出回路31
9及びビット該当枝選出回路320,321,322の
それぞれに入力される枝入出力情報BIOが有効である
か否かを示す制御信号M1,M2,M3を生成する。す
なわち、有効枝選択回路317は、シンボル該当枝選出
回路319及びビット該当枝選出回路320,321,
322のそれぞれにより選出されるべき枝を選択するた
めの制御信号M1,M2,M3を生成する。有効枝選択
回路317は、生成した制御信号M1,M2をビット該
当枝選出回路320,321,322に供給するととも
に、制御信号M3をシンボル該当枝選出回路319及び
ビット該当枝選出回路320,321,322に供給す
る。[0478] The valid branch selection circuit 317 is based on the input bit number information IN and the memory number information MN supplied from the code information generation circuit 151.
9 and control signals M1, M2, and M3 indicating whether the branch input / output information BIO input to each of the branch selection circuits 320, 321, and 322 are valid. That is, the valid branch selection circuit 317 includes a symbol corresponding branch selection circuit 319 and a bit corresponding branch selection circuits 320, 321,
322 generate control signals M1, M2 and M3 for selecting a branch to be selected. The valid branch selection circuit 317 supplies the generated control signals M1 and M2 to the bit corresponding branch selection circuits 320, 321 and 322, and also supplies the control signal M3 to the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuits 320 and 321. 322.
【0479】出力データ選択回路318は、外部から供
給される出力データ選択制御信号CITMと、符号情報
生成回路151から供給される入力ビット数情報INと
に基づいて、符号情報生成回路151から供給される枝
入出力情報BIOの中から、符号構成に応じた枝に対応
するものを選択する。出力データ選択回路318は、選
択した枝入出力情報BIO0をビット該当枝選出回路3
20に供給するとともに、選択した枝入出力情報BIO
1をビット該当枝選出回路321に供給するとともに、
選択した枝入出力情報BIO2をビット該当枝選出回路
322に供給する。The output data selection circuit 318 is supplied from the code information generation circuit 151 based on the output data selection control signal CITM supplied from the outside and the input bit number information IN supplied from the code information generation circuit 151. From the branch input / output information BIO, the one corresponding to the branch corresponding to the code configuration is selected. The output data selection circuit 318 converts the selected branch input / output information BIO0 into the bit corresponding branch selection circuit 3
20 and the selected branch input / output information BIO
1 is supplied to the bit corresponding branch selection circuit 321 and
The selected branch input / output information BIO2 is supplied to the bit corresponding branch selection circuit 322.
【0480】シンボル該当枝選出回路319は、シンボ
ル単位で対数軟出力Iλを算出するために設けられるも
のである。シンボル該当枝選出回路319は、符号情報
生成回路151から供給される枝入出力情報BIOを用
いて、当該シンボルに該当する枝を選出する。このと
き、シンボル該当枝選出回路319は、有効枝選択回路
317から供給される制御信号M3に基づいて枝を選出
する。シンボル該当枝選出回路319は、選出した枝に
対応する入力が“0”であるか“1”であるかを示すイ
ネーブル信号SEN0,SEN1,SEN2,SEN3
を生成し、イネーブル信号SEN0をセレクタ3231
に供給するとともに、イネーブル信号SEN1をセレク
タ3232に供給するとともに、イネーブル信号SEN
2をセレクタ3233に供給するとともに、イネーブル
信号SEN3をセレクタ3234に供給する。The symbol corresponding branch selection circuit 319 is provided for calculating the log soft output Iλ in symbol units. Using the branch input / output information BIO supplied from the code information generation circuit 151, the symbol corresponding branch selection circuit 319 selects a branch corresponding to the symbol. At this time, the symbol corresponding branch selection circuit 319 selects a branch based on the control signal M3 supplied from the valid branch selection circuit 317. The symbol corresponding branch selection circuit 319 outputs enable signals SEN0, SEN1, SEN2, SEN3 indicating whether the input corresponding to the selected branch is “0” or “1”.
And the enable signal SEN0 is supplied to the selector 323 1
Supplies to supplies an enable signal SEN1 to the selector 323 2, the enable signal SEN
2 is supplied to the selector 323 3 , and the enable signal SEN 3 is supplied to the selector 323 4 .
【0481】ビット該当枝選出回路320は、ビット単
位で対数軟出力Iλを算出するために設けられるもので
ある。ビット該当枝選出回路320は、出力データ選択
回路318から供給される枝入出力情報BIO0を用い
て、当該ビットに該当する枝を選出する。このとき、ビ
ット該当枝選出回路320は、有効枝選択回路317か
ら供給される制御信号M1,M2,M3に基づいて枝を
選出する。ビット該当枝選出回路320は、選出した枝
に対応する入力が“0”であるか“1”であるかを示す
イネーブル信号EN00,EN01を生成し、イネーブ
ル信号EN00をセレクタ3231に供給するととも
に、イネーブル信号EN01をセレクタ3232に供給
する。The bit corresponding branch selection circuit 320 is provided for calculating the log soft output Iλ in bit units. The bit corresponding branch selection circuit 320 uses the branch input / output information BIO0 supplied from the output data selection circuit 318 to select a branch corresponding to the bit. At this time, the bit corresponding branch selection circuit 320 selects a branch based on the control signals M1, M2, and M3 supplied from the valid branch selection circuit 317. Bits corresponding branch selection circuit 320 generates the enable signal EN00, EN01 indicating whether input corresponding to branches were selected is "0" or "1", and supplies the enable signal EN00 to the selector 323 1 , supplies the enable signal EN01 to the selector 323 2.
【0482】ビット該当枝選出回路321は、ビット該
当枝選出回路320と同様に、ビット単位で対数軟出力
Iλを算出するために設けられるものである。ビット該
当枝選出回路321は、出力データ選択回路318から
供給される枝入出力情報BIO1を用いて、当該ビット
に該当する枝を選出する。このとき、ビット該当枝選出
回路321は、有効枝選択回路317から供給される制
御信号M1,M2,M3に基づいて枝を選出する。ビッ
ト該当枝選出回路321は、選出した枝に対応する入力
が“0”であるか“1”であるかを示すイネーブル信号
EN10,EN11を生成し、イネーブル信号EN10
をセレクタ3233に供給するとともに、イネーブル信
号EN11をセレクタ3234に供給する。The bit corresponding branch selection circuit 321 is provided for calculating the logarithmic soft output Iλ in bit units, similarly to the bit corresponding branch selection circuit 320. The bit corresponding branch selection circuit 321 selects a branch corresponding to the bit by using the branch input / output information BIO1 supplied from the output data selection circuit 318. At this time, the bit corresponding branch selection circuit 321 selects a branch based on the control signals M1, M2, and M3 supplied from the valid branch selection circuit 317. The bit corresponding branch selection circuit 321 generates enable signals EN10 and EN11 indicating whether an input corresponding to the selected branch is “0” or “1”, and generates an enable signal EN10.
Is supplied to the selector 323 3 and the enable signal EN11 is supplied to the selector 323 4 .
【0483】ビット該当枝選出回路322は、ビット該
当枝選出回路320と同様に、ビット単位で対数軟出力
Iλを算出するために設けられるものである。ビット該
当枝選出回路322は、出力データ選択回路318から
供給される枝入出力情報BIO2を用いて、当該ビット
に該当する枝を選出する。このとき、ビット該当枝選出
回路322は、有効枝選択回路317から供給される制
御信号M1,M2,M3に基づいて枝を選出する。ビッ
ト該当枝選出回路322は、選出した枝に対応する入力
が“0”であるか“1”であるかを示すイネーブル信号
EN20,EN21を生成し、イネーブル信号EN20
をlog−sum演算回路3125に供給するととも
に、イネーブル信号EN21をlog−sum演算回路
3126に供給する。The bit-corresponding branch selection circuit 322 is provided for calculating the logarithmic soft output Iλ in bit units, similarly to the bit-corresponding branch selection circuit 320. The bit corresponding branch selection circuit 322 selects a branch corresponding to the bit using the branch input / output information BIO2 supplied from the output data selection circuit 318. At this time, the bit corresponding branch selection circuit 322 selects a branch based on the control signals M1, M2, and M3 supplied from the valid branch selection circuit 317. The bit corresponding branch selection circuit 322 generates enable signals EN20 and EN21 indicating whether the input corresponding to the selected branch is “0” or “1”, and generates the enable signal EN20.
The supplies to log-sum operation circuit 312 5 supplies the enable signal EN21 to log-sum operation circuit 312 6.
【0484】セレクタ3231は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN0と、ビット該当枝選出回路320から供給
されるイネーブル信号EN00とのうち、いずれか一方
を選択する。具体的には、セレクタ3231は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN0を
選択する。セレクタ3231は、選択したイネーブル信
号ENS0をlog−sum演算回路3121に供給す
る。The selector 323 1 is supplied based on the control signal AP supplied from the selection control signal generation circuit 316, the enable signal SEN 0 supplied from the symbol corresponding branch selection circuit 319, and supplied from the bit corresponding branch selection circuit 320. One of the enable signals EN00 to be selected. Specifically, the selector 323 1, the control signal AP is, the effect of outputting the information for the information symbols or information bits shown are the output data selection control signal CITM,
In addition, the prior probability information format information C
If the signal is indicated by APP, the enable signal SEN0 supplied from the symbol corresponding branch selection circuit 319 is selected. The selector 323 1 supplies the enable signal ENS0 selected to log-sum operation circuit 312 1.
【0485】セレクタ3232は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN1と、ビット該当枝選出回路320から供給
されるイネーブル信号EN01とのうち、いずれか一方
を選択する。具体的には、セレクタ3232は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN1を
選択する。セレクタ3232は、選択したイネーブル信
号ENS1をlog−sum演算回路3122に供給す
る。The selector 323 2 is supplied from the enable signal SEN1 supplied from the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuit 320 based on the control signal AP supplied from the selection control signal generation circuit 316. One of the enable signals EN01. Specifically, the selector 323 2, control signals the AP, the effect of outputting the information for the information symbols or information bits shown are the output data selection control signal CITM,
In addition, the prior probability information format information C
When the signal is indicated by APP, the enable signal SEN1 supplied from the symbol corresponding branch selection circuit 319 is selected. The selector 323 2 supplies the enable signal ENS1 selected to log-sum operation circuit 312 2.
【0486】セレクタ3233は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN2と、ビット該当枝選出回路321から供給
されるイネーブル信号EN10とのうち、いずれか一方
を選択する。具体的には、セレクタ3233は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN2を
選択する。セレクタ3233は、選択したイネーブル信
号ENS2をlog−sum演算回路3123に供給す
る。The selector 323 3 is supplied from the enable signal SEN 2 supplied from the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuit 321 based on the control signal AP supplied from the selection control signal generation circuit 316. One of the enable signals EN10. Specifically, the selector 323 3, the control signal AP is, the effect of outputting the information for the information symbols or information bits shown are the output data selection control signal CITM,
In addition, the prior probability information format information C
When the signal is indicated by APP, the enable signal SEN2 supplied from the symbol corresponding branch selection circuit 319 is selected. The selector 323 3 supplies the enable signal ENS2 selected to log-sum operation circuit 312 3.
【0487】セレクタ3234は、選択用制御信号生成
回路316から供給される制御信号APに基づいて、シ
ンボル該当枝選出回路319から供給されるイネーブル
信号SEN3と、ビット該当枝選出回路321から供給
されるイネーブル信号EN11とのうち、いずれか一方
を選択する。具体的には、セレクタ3234は、制御信
号APが、情報シンボル又は情報ビットに対する情報を
出力する旨を出力データ選択制御信号CITMが示し、
且つ、シンボル単位である旨を事前確率情報形式情報C
APPが示すものであった場合には、シンボル該当枝選
出回路319から供給されるイネーブル信号SEN3を
選択する。セレクタ3234は、選択したイネーブル信
号ENS3をlog−sum演算回路3124に供給す
る。The selector 323 4 is supplied based on the control signal AP supplied from the selection control signal generation circuit 316, the enable signal SEN 3 supplied from the symbol corresponding branch selection circuit 319 and the bit corresponding branch selection circuit 321. One of the enable signals EN11 to be selected. Specifically, the selector 323 4, control signals the AP, the effect of outputting the information for the information symbols or information bits shown are the output data selection control signal CITM,
In addition, the prior probability information format information C
If the signal indicates APP, the enable signal SEN3 supplied from the symbol corresponding branch selection circuit 319 is selected. The selector 323 4 supplies the enable signal ENS3 selected to log-sum operation circuit 312 4.
【0488】このようなイネーブル信号生成回路311
は、出力データ選択制御信号CITM、事前確率情報形
式情報CAPP、メモリ数情報MN及び枝入出力情報B
IOを用いて、選出した枝に対応するイネーブル信号E
NS0,ENS1,ENS2,ENS3,EN20,E
N21を生成し、log−sum演算回路3121,3
122,3123,3124,3125,3126に供給す
る。[0488] Such an enable signal generation circuit 311
Are output data selection control signal CITM, prior probability information format information CAPP, memory number information MN, and branch input / output information B
Using IO, an enable signal E corresponding to the selected branch
NS0, ENS1, ENS2, ENS3, EN20, E
N21 is generated, and the log-sum operation circuit 312 1 , 3
12 2, 312 3, 312 4, 312 5, 312 supplies to 6.
【0489】log−sum演算回路3121は、図4
2に示すように、復号の対象とする符号のステート数の
うちの最大値をMとすると、M×2−1で表される数の
log−sum演算セル回路325nを有する。ここで
は、log−sum演算回路3121は、最大で16ス
テートを有する符号の復号を行うものとし、31個のl
og−sum演算セル回路3251,・・・,32531
を有するものとする。[0489] log-sum operation circuit 312 1, 4
As shown in FIG. 2, when the maximum value of the number of states of the code to be decoded is M, the number of log-sum operation cell circuits 325 n represented by M × 2-1 is provided. Here, it is assumed that the log-sum operation circuit 312 1 decodes a code having a maximum of 16 states, and that 31 l
og-sum operation cell circuit 325 1 ,..., 325 31
Shall be provided.
【0490】log−sum演算セル回路3251は、
2つの差分器3261,3262と、6個のセレクタ32
7,328,329,332,336,338と、セレ
クタ327,328,329による選択動作を制御する
ための制御信号を生成する選択用制御信号生成回路33
0と、セレクタ332による選択動作を制御するための
制御信号を生成する選択用制御信号生成回路331と、
ANDゲート333と、ORゲート334と、log−
sum補正における補正項の値をテーブルとして記憶す
るルックアップテーブル335と、加算器337とを有
する。The log-sum operation cell circuit 325 1 is
Two differentiators 326 1 and 326 2 and six selectors 32
7, 328, 329, 332, 336, 338 and a selection control signal generation circuit 33 for generating a control signal for controlling the selection operation by the selectors 327, 328, 329.
0, a selection control signal generation circuit 331 that generates a control signal for controlling the selection operation by the selector 332,
AND gate 333, OR gate 334, log-
It has a lookup table 335 that stores the value of the correction term in the sum correction as a table, and an adder 337.
【0491】差分器3261は、Iα+Iγ+Iβ算出
回路310から供給されるデータAGBのうち、符号に
応じて該当する所定のデータAGB000,AGB00
1の差分をとる。厳密には、差分器3261は、データ
AGB000,AGB001が、それぞれ、例えば13
ビットからなるものとすると、データAGB000の下
位6ビットのデータの最上位ビットに“1”を付したも
のと、データAGB001の下位6ビットのデータの最
上位ビットに“0”を付したものとの差分をとる。差分
器3261は、算出した差分値DA1をセレクタ327
及び選択用制御信号生成回路330に供給する。The differentiator 326 1 outputs, from among the data AGB supplied from the Iα + Iγ + Iβ calculation circuit 310, predetermined data AGB000, AGB00 corresponding to the sign.
Take the difference of 1. Strictly speaking, the differentiator 326 1 outputs the data AGB000 and AGB001 to, for example, 13
The data AGB000 has a lower 6-bit data with "1" added to the most significant bit and the data AGB001 has a lower 6-bit data with "0" added to the most significant bit. And take the difference. The differentiator 326 1 outputs the calculated difference value DA1 to the selector 327.
And a control signal generation circuit 330 for selection.
【0492】差分器3262は、Iα+Iγ+Iβ算出
回路310から供給されるデータAGBのうち、符号に
応じて該当する所定のデータAGB001,AGB00
0の差分をとる。厳密には、差分器3262は、データ
AGB000,AGB001が、それぞれ、例えば13
ビットからなるものとすると、データAGB001の下
位6ビットのデータの最上位ビットに“1”を付したも
のと、データAGB000の下位6ビットのデータの最
上位ビットに“0”を付したものとの差分をとる。差分
器3262は、算出した差分値DA0をセレクタ328
及び選択用制御信号生成回路330に供給する。The differentiator 326 2 outputs predetermined data AGB001 and AGB00 corresponding to the sign of the data AGB supplied from the Iα + Iγ + Iβ calculation circuit 310.
Take the difference of 0. Strictly speaking, the differentiator 326 2 outputs the data AGB000 and AGB001 to, for example, 13
If the data AGB001 has the highest order bit of data AGB001, the most significant bit of the lower order 6 bits of the data AGB001 has "1" added thereto, and the lower order 6 bits of data AGB000 has the highest order bit of data "0" added. And take the difference. The differentiator 326 2 outputs the calculated difference value DA0 to the selector 328.
And a control signal generation circuit 330 for selection.
【0493】セレクタ327は、選択用制御信号生成回
路330から供給される制御信号SL1に基づいて、差
分器3261から供給される差分値DA1と、所定の値
N1を有するデータとのうち、いずれか一方を選択す
る。具体的には、差分値DA1に対する補正項の値は、
所定の値に漸近する性質を有していることから、セレク
タ327は、差分値DA1の値が所定の値N1を超過し
ている場合には、所定の値N1を有するデータを選択す
る。セレクタ327は、選択して得られたデータSDA
1をセレクタ329に供給する。[0493] The selector 327, based on the control signal SL1 supplied from the selection control signal generating circuit 330, a difference value DA1 supplied from differentiator 326 1, among the data having the predetermined value N1, any Select one or the other. Specifically, the value of the correction term for the difference value DA1 is
Since the value of the difference value DA1 exceeds the predetermined value N1, the selector 327 selects data having the predetermined value N1 because it has the property of asymptotically approaching the predetermined value. The selector 327 selects the data SDA obtained by the selection.
1 is supplied to the selector 329.
【0494】セレクタ328は、選択用制御信号生成回
路330から供給される制御信号SL1に基づいて、差
分器3262から供給される差分値DA0と、所定の値
N1を有するデータとのうち、いずれか一方を選択す
る。具体的には、差分値DA0に対する補正項の値は、
所定の値に漸近する性質を有していることから、セレク
タ328は、差分値DA0の値が所定の値N1を超過し
ている場合には、所定の値N1を有するデータを選択す
る。セレクタ328は、選択して得られたデータSDA
0をセレクタ329に供給する。The selector 328 determines which of the difference value DA0 supplied from the differentiator 326 2 and the data having the predetermined value N1 based on the control signal SL1 supplied from the selection control signal generation circuit 330. Select one or the other. Specifically, the value of the correction term for the difference value DA0 is
Since the value of the difference value DA0 exceeds the predetermined value N1, the selector 328 selects data having the predetermined value N1 because of the property of asymptotically approaching the predetermined value. The selector 328 selects the data SDA obtained by the selection.
0 is supplied to the selector 329.
【0495】セレクタ329は、選択用制御信号生成回
路330から供給される制御信号SL2に基づいて、セ
レクタ327から供給されるデータSDA1と、セレク
タ328から供給されるデータSDA0とのうち、いず
れか一方を選択する。具体的には、セレクタ329は、
データAGB000の値がデータAGB001の値より
も大きい場合には、セレクタ327から供給されるデー
タSDA1を選択する。セレクタ329は、選択して得
られたデータDMをルックアップテーブル335に供給
する。The selector 329 selects one of the data SDA1 supplied from the selector 327 and the data SDA0 supplied from the selector 328 based on the control signal SL2 supplied from the selection control signal generation circuit 330. Select Specifically, the selector 329
If the value of data AGB000 is larger than the value of data AGB001, data SDA1 supplied from selector 327 is selected. The selector 329 supplies the data DM obtained by the selection to the look-up table 335.
【0496】選択用制御信号生成回路330は、データ
AGB00,AGB01と、差分値DA1,DA0とに
基づいて、セレクタ327,328による選択動作を制
御するための制御信号SL1を生成するとともに、セレ
クタ329による選択動作を制御するための制御信号S
L2を生成する。選択用制御信号生成回路330は、生
成した制御信号SL2を選択用制御信号生成回路331
にも供給する。この際、選択用制御信号生成回路330
は、上述した選択用制御信号生成回路232と同様に、
データAGB00,AGB01に基づいて、メトリック
の上位ビットと下位ビットとを分割して、選択用の判定
文を示す制御信号SL1,SL2を生成するが、これに
ついては後述する。The selection control signal generation circuit 330 generates a control signal SL1 for controlling the selection operation by the selectors 327 and 328 based on the data AGB00 and AGB01 and the difference values DA1 and DA0, and also selects the selector 329. Control signal S for controlling the selection operation by
Generate L2. The selection control signal generation circuit 330 converts the generated control signal SL2 into the selection control signal generation circuit 331.
Also supply. At this time, the selection control signal generation circuit 330
Is similar to the selection control signal generation circuit 232 described above.
Based on the data AGB00 and AGB01, the upper bits and the lower bits of the metric are divided to generate control signals SL1 and SL2 indicating a determination sentence for selection, which will be described later.
【0497】選択用制御信号生成回路331は、イネー
ブル信号生成回路311から供給されるイネーブル信号
ENS0のうちのイネーブル信号EN000,EN00
1と、制御信号SL2とに基づいて、セレクタ332に
よる選択動作を制御するための制御信号SELを生成す
る。[0497] The selection control signal generation circuit 331 outputs the enable signals EN000 and EN00 of the enable signals ENS0 supplied from the enable signal generation circuit 311.
1 and a control signal SL2 for controlling the selection operation by the selector 332 based on the control signal SL2.
【0498】セレクタ332は、選択用制御信号生成回
路331から供給される制御信号SELに基づいて、デ
ータAGB000,AGB001のうち、いずれか一方
を選択する。セレクタ332は、選択して得られたデー
タDAGを加算器337に供給する。The selector 332 selects one of the data AGB000 and AGB001 based on the control signal SEL supplied from the selection control signal generation circuit 331. The selector 332 supplies the selected data DAG to the adder 337.
【0499】ANDゲート333は、イネーブル信号E
N000,EN001の論理積をとる。ANDゲート3
33は、得られた論理積ENAを選択用の制御信号とし
てセレクタ336に供給する。The AND gate 333 outputs the enable signal E
The logical product of N000 and EN001 is calculated. AND gate 3
33 supplies the obtained logical product ENA to the selector 336 as a control signal for selection.
【0500】ORゲート334は、イネーブル信号EN
000,EN001の論理和をとる。ORゲート334
は、得られた論理和ENを選択用の制御信号としてセレ
クタ338に供給するとともに、イネーブル信号EN1
00としてlog−sum演算セル回路32517に供給
する。The OR gate 334 outputs the enable signal EN
000, EN001 is ORed. OR gate 334
Supplies the obtained logical sum EN to the selector 338 as a control signal for selection, and supplies the enable signal EN1
00 supplies the log-sum operation cell circuit 325 17 as.
【0501】ルックアップテーブル335は、log−
sum補正における補正項の値をテーブルとして記憶す
る。ルックアップテーブル335は、セレクタ329か
ら供給されるデータDMの値に対応する補正項の値をテ
ーブルから読み出し、データRDMとしてセレクタ33
6に供給する。The look-up table 335 stores log-
The value of the correction term in the sum correction is stored as a table. The look-up table 335 reads the value of the correction term corresponding to the value of the data DM supplied from the selector 329 from the table, and as the data RDM,
6
【0502】セレクタ336は、ANDゲート333か
ら供給される論理積ENAに基づいて、ルックアップテ
ーブル335から供給されるデータRDMと、所定の値
N2を有するデータとのうち、いずれか一方を選択す
る。具体的には、セレクタ336は、論理積ENAが
“1”であった場合には、データRDMを選択する。セ
レクタ336は、選択して得られたデータSDMを加算
器337に供給する。なお、所定の値N2は、後述する
データCAGの正負識別符号を統一するように加算する
オフセット値である。すなわち、データAGB000,
AGB001のうちのいずれか一方であるデータDAG
は、正負を跨いだ値をとることが考えられるが、正負両
方の値を表現することは、回路規模の増大を招く。そこ
で、log−sum演算セル回路3251においては、
データDAGの正負識別符号を統一するように、後述す
る加算器337により加算すべき所定の値N2を導入し
ている。The selector 336 selects one of the data RDM supplied from the look-up table 335 and the data having a predetermined value N2 based on the logical product ENA supplied from the AND gate 333. . Specifically, if the logical product ENA is “1”, the selector 336 selects the data RDM. The selector 336 supplies the selected data SDM to the adder 337. The predetermined value N2 is an offset value added to unify the positive / negative identification code of the data CAG described later. That is, the data AGB000,
Data DAG which is one of AGB001
Can take a value that crosses positive and negative, but expressing both positive and negative values causes an increase in circuit scale. Therefore, in the log-sum operation cell circuit 325 1 ,
A predetermined value N2 to be added by an adder 337 described later is introduced so as to unify the positive / negative identification code of the data DAG.
【0503】加算器337は、セレクタ332から供給
されるデータDAGと、セレクタ336から供給される
データSDMとを加算する。加算器337は、算出した
データCAGをセレクタ338に供給する。The adder 337 adds the data DAG supplied from the selector 332 and the data SDM supplied from the selector 336. The adder 337 supplies the calculated data CAG to the selector 338.
【0504】セレクタ338は、ORゲート334から
供給される論理和ENに基づいて、加算器337から供
給されるデータCAGと、所定の値N3を有するデータ
とのうち、いずれか一方を選択する。具体的には、セレ
クタ338は、論理和ENが“1”であった場合には、
データCAGを選択する。セレクタ338は、選択して
得られたデータAGLをlog−sum演算セル回路3
2517に供給する。The selector 338 selects one of the data CAG supplied from the adder 337 and the data having a predetermined value N3 based on the logical sum EN supplied from the OR gate 334. Specifically, when the logical sum EN is “1”, the selector 338
Select the data CAG. The selector 338 converts the data AGL obtained by the selection into the log-sum operation cell circuit 3.
25 17
【0505】このようなlog−sum演算回路325
1は、Iα+Iγ+Iβ算出回路310から供給される
データAGB000及びデータAGB001、並びに、
イネーブル信号生成回路311から供給されるイネーブ
ル信号EN000及びイネーブル信号EN001を用い
て、後述するように、いわば勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、対数軟出力I
λを算出する際に行われるlog−sum演算の累積加
算演算における一のlog−sum演算を行う。log
−sum演算回路3251は、算出したデータAGLを
データAGB100として、勝ち抜き戦における第2回
戦に喩えられる動作を行うlog−sum演算セル回路
32517に供給するとともに、イネーブル信号EN10
0をlog−sum演算セル回路32517に供給する。The log-sum operation circuit 325 as described above
1 is the data AGB000 and the data AGB001 supplied from the Iα + Iγ + Iβ calculation circuit 310, and
Using the enable signal EN000 and the enable signal EN001 supplied from the enable signal generation circuit 311, as described later, by performing an operation analogous to the first round in the winning match, the log soft output I
One log-sum operation in the cumulative addition operation of the log-sum operation performed when calculating λ is performed. log
-Sum operation circuit 325 1, a computed data AGL as data AGB100, supplies to the log-sum operation cell circuit 325 17 to perform an operation to be likened to a second round of the tournament, the enable signal EN10
0 supplied to the log-sum operation cell circuit 325 17.
【0506】log−sum演算回路3252は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB002及びデータ
AGB003、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN002及びイネーブ
ル信号EN003を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3252は、算出した
データAGLをデータAGB101として、log−s
um演算セル回路32517に供給するとともに、イネー
ブル信号EN101をlog−sum演算セル回路32
517に供給する。The log-sum operation circuit 325 2 calculates
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB002 and AGB003 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN002 and the enable signal EN003 supplied from the log-su.
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 2 uses the calculated data AGL as data AGB101,
supplies to um operation cell circuit 325 17, the enable signal EN101 log-sum operation cell circuit 32
5 17
【0507】log−sum演算回路3253は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB004及びデータ
AGB005、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN004及びイネーブ
ル信号EN005を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3253は、算出した
データAGLをデータAGB102として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32518に供給するとともに、イネーブ
ル信号EN102をlog−sum演算セル回路325
18に供給する。The log-sum operation circuit 325 3 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB004 and the data AGB005 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN004 and the enable signal EN005 supplied from the first game in the win-out game.
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum arithmetic circuit 325 3 uses the calculated data AGL as the data AGB 102 to perform an operation analogous to the second round in the winning game.
supplies the m operation cell circuit 325 18, the enable signal EN102 log-sum operation cell circuit 325
Supply 18
【0508】log−sum演算回路3254は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB006及びデータ
AGB007、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN006及びイネーブ
ル信号EN007を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3254は、算出した
データAGLをデータAGB103として、log−s
um演算セル回路32518に供給するとともに、イネー
ブル信号EN103をlog−sum演算セル回路32
518に供給する。[0508] log-sum operation circuit 325 4, lo
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB006 and AGB007 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN006 and the enable signal EN007 supplied from the first game in the win-out game.
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 4 uses the calculated data AGL as data AGB103,
supplies to um operation cell circuit 325 18, the enable signal EN103 log-sum operation cell circuit 32
Supplied to the 5 18.
【0509】log−sum演算回路3255は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB008及びデータ
AGB009、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN008及びイネーブ
ル信号EN009を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3255は、算出した
データAGLをデータAGB104として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32519に供給するとともに、イネーブ
ル信号EN104をlog−sum演算セル回路325
19に供給する。The log-sum operation circuit 325 5 is
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB008 and AGB009 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN008 and the enable signal EN009 supplied from the
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 5 uses the calculated data AGL as the data AGB 104 to perform an operation analogous to the second round in the winning game.
supplies the m operation cell circuit 325 19, the enable signal EN104 log-sum operation cell circuit 325
Supply 19
【0510】log−sum演算回路3256は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB010及びデータ
AGB011、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN010及びイネーブ
ル信号EN011を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3256は、算出した
データAGLをデータAGB105として、log−s
um演算セル回路32519に供給するとともに、イネー
ブル信号EN105をlog−sum演算セル回路32
519に供給する。[0510] The log-sum operation circuit 325 6 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB010 and AGB011 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN010 and the enable signal EN011 supplied from the first game in the winning match, and log-su
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 6 uses the calculated data AGL as the data AGB 105 to log-s
supplies to um operation cell circuit 325 19, the enable signal EN105 log-sum operation cell circuit 32
5 is supplied to the 19.
【0511】log−sum演算回路3257は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB012及びデータ
AGB013、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN012及びイネーブ
ル信号EN013を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3257は、算出した
データAGLをデータAGB106として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32520に供給するとともに、イネーブ
ル信号EN106をlog−sum演算セル回路325
20に供給する。[0511] The log-sum operation circuit 325 7 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB012 and AGB013 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN012 and the enable signal EN013 supplied from the
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 7 uses the calculated data AGL as the data AGB 106 to perform an operation analogous to the second match in the winning match.
supplies the m operation cell circuit 325 20, the enable signal EN106 log-sum operation cell circuit 325
Supply 20 .
【0512】log−sum演算回路3258は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB014及びデータ
AGB015、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN014及びイネーブ
ル信号EN015を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3258は、算出した
データAGLをデータAGB107として、log−s
um演算セル回路32520に供給するとともに、イネー
ブル信号EN107をlog−sum演算セル回路32
520に供給する。[0512] The log-sum operation circuit 325 8 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB014 and AGB015 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN014 and the enable signal EN015 supplied from the terminal device, and performing an operation analogous to the first match in the winning match.
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 8 uses the calculated data AGL as the data AGB 107 to log-s
supplies to um operation cell circuit 325 20, the enable signal EN107 log-sum operation cell circuit 32
Supplied to the 5 20.
【0513】log−sum演算回路3259は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB016及びデータ
AGB017、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN016及びイネーブ
ル信号EN017を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路3259は、算出した
データAGLをデータAGB108として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32521に供給するとともに、イネーブ
ル信号EN108をlog−sum演算セル回路325
21に供給する。[0513] The log-sum operation circuit 325 9 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB016 and AGB017 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
By using the enable signal EN016 and the enable signal EN017 supplied from the CPU, an operation analogous to the first match in the winning match is performed, and the log-su
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 9 uses the calculated data AGL as the data AGB 108 to perform an operation analogous to the second round in the winning game.
supplies the m operation cell circuit 325 21, the enable signal EN108 log-sum operation cell circuit 325
Supply 21 .
【0514】log−sum演算回路32510は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB018及びデータ
AGB019、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN018及びイネーブ
ル信号EN019を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32510は、算出した
データAGLをデータAGB109として、log−s
um演算セル回路32521に供給するとともに、イネー
ブル信号EN109をlog−sum演算セル回路32
521に供給する。[0514] The log-sum operation circuit 325 10
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB018 and AGB019 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN018 and the enable signal EN019 supplied from the first game in the win game.
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 10 uses the calculated data AGL as data AGB 109 to log-s
The um operation cell circuit 325 21 and the enable signal EN109 are supplied to the log-sum operation cell circuit 32.
5 Supply to 21 .
【0515】log−sum演算回路32511は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB020及びデータ
AGB021、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN020及びイネーブ
ル信号EN021を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32511は、算出した
データAGLをデータAGB110として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32522に供給するとともに、イネーブ
ル信号EN110をlog−sum演算セル回路325
22に供給する。The log-sum operation circuit 325 11 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB020 and AGB021 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN020 and the enable signal EN021 supplied from the PC to perform an operation analogous to the first round in the winning game.
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 11 uses the calculated data AGL as the data AGB 110 to perform an operation analogous to the second match in the winning match.
supplies the m operation cell circuit 325 22, the enable signal EN110 log-sum operation cell circuit 325
Supply 22 .
【0516】log−sum演算回路32512は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB022及びデータ
AGB023、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN022及びイネーブ
ル信号EN023を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32512は、算出した
データAGLをデータAGB111として、log−s
um演算セル回路32522に供給するとともに、イネー
ブル信号EN111をlog−sum演算セル回路32
522に供給する。The log-sum operation circuit 325 12 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB022 and AGB023 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN022 and the enable signal EN023 supplied from the
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 12 uses the calculated data AGL as the data AGB 111 to log-s
supplies to um operation cell circuit 325 22, the enable signal EN111 log-sum operation cell circuit 32
5 Supply to 22 .
【0517】log−sum演算回路32513は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB024及びデータ
AGB025、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN024及びイネーブ
ル信号EN025を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32513は、算出した
データAGLをデータAGB112として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32523に供給するとともに、イネーブ
ル信号EN112をlog−sum演算セル回路325
23に供給する。The log-sum operation circuit 325 13 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , detailed description is omitted, but the data AGB024 and the data AGB025 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN024 and the enable signal EN025 supplied from
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 13 uses the calculated data AGL as the data AGB 112 to perform an operation analogous to the second match in the winning match.
supplies the m operation cell circuit 325 23, the enable signal EN112 log-sum operation cell circuit 325
Supply 23 .
【0518】log−sum演算回路32514は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB026及びデータ
AGB027、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN026及びイネーブ
ル信号EN027を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32514は、算出した
データAGLをデータAGB113として、log−s
um演算セル回路32523に供給するとともに、イネー
ブル信号EN113をlog−sum演算セル回路32
523に供給する。[0518] The log-sum operation circuit 325 14 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB026 and AGB027 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
By using the enable signal EN026 and the enable signal EN027 supplied from the PC, an operation analogous to the first match in the winning match is performed, and the log-su
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 14 uses the calculated data AGL as data AGB 113 to log-s
um operation cell circuit 325 23, and supplies enable signal EN 113 to log-sum operation cell circuit 32.
5 to 23 .
【0519】log−sum演算回路32515は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB028及びデータ
AGB029、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN028及びイネーブ
ル信号EN029を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32515は、算出した
データAGLをデータAGB114として、勝ち抜き戦
における第2回戦に喩えられる動作を行うlog−su
m演算セル回路32524に供給するとともに、イネーブ
ル信号EN114をlog−sum演算セル回路325
24に供給する。The log-sum operation circuit 325 15 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , detailed description is omitted, but the data AGB028 and AGB029 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN028 and the enable signal EN029 supplied from the
One log-sum operation in the cumulative addition operation of the m operation is performed. log-sum operation circuit 325 15 is a computed data AGL as data AGB114, log-su performing an operation to be likened to a second round of the tournament
supplies the m operation cell circuit 325 24, the enable signal EN114 log-sum operation cell circuit 325
Supply 24 .
【0520】log−sum演算回路32516は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、Iα+Iγ+Iβ算出回
路310から供給されるデータAGB030及びデータ
AGB031、並びに、イネーブル信号生成回路311
から供給されるイネーブル信号EN030及びイネーブ
ル信号EN031を用いて、勝ち抜き戦における第1回
戦に喩えられる動作を行うことによって、log−su
m演算の累積加算演算における一のlog−sum演算
を行う。log−sum演算回路32516は、算出した
データAGLをデータAGB115として、log−s
um演算セル回路32524に供給するとともに、イネー
ブル信号EN115をlog−sum演算セル回路32
524に供給する。The log-sum operation circuit 325 16 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB030 and the data AGB031 supplied from the Iα + Iγ + Iβ calculation circuit 310 and the enable signal generation circuit 311
Is performed by using the enable signal EN030 and the enable signal EN031 supplied from the
One log-sum operation in the cumulative addition operation of the m operation is performed. The log-sum operation circuit 325 16 uses the calculated data AGL as the data AGB 115 to log-s
um operation cell circuit 325 24 and supplies enable signal EN115 to log-sum operation cell circuit 32.
Supply to 24 .
【0521】log−sum演算回路32517は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3251から供給されるデータAGB100及びイ
ネーブル信号EN100、並びに、log−sum演算
セル回路3252から供給されるデータAGB101及
びイネーブル信号EN101を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
17は、算出したデータAGLをデータAGB200とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32525に供給するとと
もに、イネーブル信号EN200をlog−sum演算
セル回路32525に供給する。[0521] log-sum operation circuit 325 17, lo
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB100 and the enable signal EN100 supplied from the log-sum operation cell circuit 325 1 and the log-sum operation cell circuit By using the data AGB101 and the enable signal EN101 supplied from 325 2 and performing an operation analogous to the second match in the winning match, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
17, the computed data AGL as data AGB200, supplies to the log-sum operation cell circuit 325 25 to perform an operation to be likened to the third round of the tournament, the enable signal EN200 to log-sum operation cell circuit 325 25 Supply.
【0522】log−sum演算回路32518は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3253から供給されるデータAGB102及びイ
ネーブル信号EN102、並びに、log−sum演算
セル回路3254から供給されるデータAGB103及
びイネーブル信号EN103を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
18は、算出したデータAGLをデータAGB201とし
て、log−sum演算セル回路32525に供給すると
ともに、イネーブル信号EN201をlog−sum演
算セル回路32525に供給する。[0522] log-sum operation circuit 325 18, lo
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB 102 and the enable signal EN 102 supplied from the log-sum operation cell circuit 325 3 and the log-sum operation cell circuit 325 4 using data AGB103 and enable signals EN103 supplied from, by performing an operation to be likened to a second round of the tournament, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
18 supplies the computed data AGL as data AGB201, supplies to the log-sum operation cell circuit 325 25, the enable signal EN201 to log-sum operation cell circuit 325 25.
【0523】log−sum演算回路32519は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3255から供給されるデータAGB104及びイ
ネーブル信号EN104、並びに、log−sum演算
セル回路3256から供給されるデータAGB105及
びイネーブル信号EN105を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
19は、算出したデータAGLをデータAGB202とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32526に供給するとと
もに、イネーブル信号EN202をlog−sum演算
セル回路32526に供給する。The log-sum operation circuit 325 19 outputs
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB104 and enable signals EN104 supplied from log-sum operation cell circuit 325 5, and, log-sum operation cell circuit 325 6 by using the data AGB105 and enable signals EN105 supplied from, by performing an operation to be likened to a second round of the tournament, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
19, the computed data AGL as data AGB202, supplies to the log-sum operation cell circuit 325 26 to perform an operation to be likened to the third round of the tournament, the enable signal EN202 to log-sum operation cell circuit 325 26 Supply.
【0524】log−sum演算回路32520は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3257から供給されるデータAGB106及びイ
ネーブル信号EN106、並びに、log−sum演算
セル回路3258から供給されるデータAGB107及
びイネーブル信号EN107を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
20は、算出したデータAGLをデータAGB203とし
て、log−sum演算セル回路32526に供給すると
ともに、イネーブル信号EN203をlog−sum演
算セル回路32526に供給する。[0524] The log-sum operation circuit 325 20 outputs
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB106 and enable signals EN106 supplied from log-sum operation cell circuit 325 7, and, log-sum operation cell circuit By using the data AGB 107 and the enable signal EN 107 supplied from 325 8 to perform an operation analogous to the second round in the winning game, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
20 supplies the computed data AGL as data AGB203, supplies to the log-sum operation cell circuit 325 26, the enable signal EN203 to log-sum operation cell circuit 325 26.
【0525】log−sum演算回路32521は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路3259から供給されるデータAGB108及びイ
ネーブル信号EN108、並びに、log−sum演算
セル回路32510から供給されるデータAGB109及
びイネーブル信号EN109を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
21は、算出したデータAGLをデータAGB204とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32527に供給するとと
もに、イネーブル信号EN204をlog−sum演算
セル回路32527に供給する。[0525] The log-sum operation circuit 325 21 outputs
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB108 and enable signals EN108 supplied from log-sum operation cell circuit 325 9, and, log-sum operation cell circuit By using the data AGB109 and the enable signal EN109 supplied from the 325 10 to perform an operation analogous to the second round in the winning game, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
21, the computed data AGL as data AGB204, supplies to the log-sum operation cell circuit 325 27 to perform the operation to be likened to the third round of the tournament, the enable signal EN204 to log-sum operation cell circuit 325 27 Supply.
【0526】log−sum演算回路32522は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32511から供給されるデータAGB110及びイ
ネーブル信号EN110、並びに、log−sum演算
セル回路32512から供給されるデータAGB111及
びイネーブル信号EN111を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
22は、算出したデータAGLをデータAGB205とし
て、log−sum演算セル回路32527に供給すると
ともに、イネーブル信号EN205をlog−sum演
算セル回路32527に供給する。The log-sum operation circuit 325 22 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB 110 and the enable signal EN 110 supplied from the log-sum operation cell circuit 325 11 and the log-sum operation cell circuit By using the data AGB111 and the enable signal EN111 supplied from the 325 12 to perform an operation analogous to the second round in the winning game, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
22 supplies the computed data AGL as data AGB205, supplies to the log-sum operation cell circuit 325 27, the enable signal EN205 to log-sum operation cell circuit 325 27.
【0527】log−sum演算回路32523は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32513から供給されるデータAGB112及びイ
ネーブル信号EN112、並びに、log−sum演算
セル回路32514から供給されるデータAGB113及
びイネーブル信号EN113を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
23は、算出したデータAGLをデータAGB206とし
て、勝ち抜き戦における第3回戦に喩えられる動作を行
うlog−sum演算セル回路32528に供給するとと
もに、イネーブル信号EN206をlog−sum演算
セル回路32528に供給する。The log-sum operation circuit 325 23 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB 112 and the enable signal EN 112 supplied from the log-sum operation cell circuit 325 13 and the log-sum operation cell circuit By using the data AGB 113 and the enable signal EN 113 supplied from 325 14 to perform an operation analogous to the second round in the winning game, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
23, the computed data AGL as data AGB206, supplies to the log-sum operation cell circuit 325 28 to perform an operation to be likened to the third round of the tournament, the enable signal EN206 to log-sum operation cell circuit 325 28 Supply.
【0528】log−sum演算回路32524は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32515から供給されるデータAGB114及びイ
ネーブル信号EN114、並びに、log−sum演算
セル回路32516から供給されるデータAGB115及
びイネーブル信号EN115を用いて、勝ち抜き戦にお
ける第2回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
24は、算出したデータAGLをデータAGB207とし
て、log−sum演算セル回路32528に供給すると
ともに、イネーブル信号EN207をlog−sum演
算セル回路32528に供給する。The log-sum operation circuit 325 24 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB114 and the enable signal EN114 supplied from the log-sum operation cell circuit 325 15 and the log-sum operation cell circuit By using the data AGB 115 and the enable signal EN 115 supplied from 325 16 to perform an operation analogous to the second round in the winning game, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
24 supplies the computed data AGL as data AGB207, supplies to the log-sum operation cell circuit 325 28, the enable signal EN207 to log-sum operation cell circuit 325 28.
【0529】log−sum演算回路32525は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32517から供給されるデータAGB200及びイ
ネーブル信号EN200、並びに、log−sum演算
セル回路32518から供給されるデータAGB201及
びイネーブル信号EN201を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
25は、算出したデータAGLをデータAGB300とし
て、勝ち抜き戦における第4回戦に喩えられる動作を行
うlog−sum演算セル回路32529に供給するとと
もに、イネーブル信号EN300をlog−sum演算
セル回路32529に供給する。The log-sum operation circuit 325 25 outputs
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB200 and enable signals EN200 supplied from log-sum operation cell circuit 325 17, and, log-sum operation cell circuit 325 18 using data AGB201 and enable signals EN201 supplied from, by performing an operation to be likened to the third round of the tournament, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
25, the computed data AGL as data AGB300, supplies to the log-sum operation cell circuit 325 29 to perform the operation to be likened to the fourth round of the tournament, the enable signal EN300 to log-sum operation cell circuit 325 29 Supply.
【0530】log−sum演算回路32526は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32519から供給されるデータAGB202及びイ
ネーブル信号EN202、並びに、log−sum演算
セル回路32520から供給されるデータAGB203及
びイネーブル信号EN203を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
26は、算出したデータAGLをデータAGB301とし
て、log−sum演算セル回路32529に供給すると
ともに、イネーブル信号EN301をlog−sum演
算セル回路32529に供給する。[0530] log-sum operation circuit 325 26, lo
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB 202 and the enable signal EN 202 supplied from the log-sum operation cell circuit 325 19 and the log-sum operation cell circuit By using the data AGB 203 and the enable signal EN 203 supplied from the 325 20 to perform an operation analogous to the third match in the winning match,
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
26 supplies the computed data AGL as data AGB301, supplies to the log-sum operation cell circuit 325 29, the enable signal EN301 to log-sum operation cell circuit 325 29.
【0531】log−sum演算回路32527は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32521から供給されるデータAGB204及びイ
ネーブル信号EN204、並びに、log−sum演算
セル回路32522から供給されるデータAGB205及
びイネーブル信号EN205を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
27は、算出したデータAGLをデータAGB302とし
て、勝ち抜き戦における第4回戦に喩えられる動作を行
うlog−sum演算セル回路32530に供給するとと
もに、イネーブル信号EN302をlog−sum演算
セル回路32530に供給する。The log-sum operation circuit 325 27 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB 204 and the enable signal EN 204 supplied from the log-sum operation cell circuit 325 21 and the log-sum operation cell circuit By using the data AGB 205 and the enable signal EN205 supplied from the 325 22 to perform an operation analogous to the third match in the winning match,
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
27, the computed data AGL as data AGB302, supplies to the log-sum operation cell circuit 325 30 to perform the operation to be likened to the fourth round of the tournament, the enable signal EN302 to log-sum operation cell circuit 325 30 Supply.
【0532】log−sum演算回路32528は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32523から供給されるデータAGB206及びイ
ネーブル信号EN206、並びに、log−sum演算
セル回路32524から供給されるデータAGB207及
びイネーブル信号EN207を用いて、勝ち抜き戦にお
ける第3回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
28は、算出したデータAGLをデータAGB303とし
て、log−sum演算セル回路32530に供給すると
ともに、イネーブル信号EN303をlog−sum演
算セル回路32530に供給する。[0531] The log-sum operation circuit 325 28
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB206 and enable signals EN206 supplied from log-sum operation cell circuit 325 23, and, log-sum operation cell circuit By using the data AGB 207 and the enable signal EN 207 supplied from 325 24 to perform an operation analogous to the third match in the winning match,
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
28 supplies the computed data AGL as data AGB303, supplies to the log-sum operation cell circuit 325 30, the enable signal EN303 to log-sum operation cell circuit 325 30.
【0533】log−sum演算回路32529は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32525から供給されるデータAGB300及びイ
ネーブル信号EN300、並びに、log−sum演算
セル回路32526から供給されるデータAGB301及
びイネーブル信号EN301を用いて、勝ち抜き戦にお
ける第4回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
29は、算出したデータAGLをデータAGB400とし
て、勝ち抜き戦における第5回戦、ここでは決勝戦に喩
えられる動作を行うlog−sum演算セル回路325
31に供給するとともに、イネーブル信号EN400をl
og−sum演算セル回路32531に供給する。The log-sum operation circuit 325 29 outputs
Since the configuration is the same as that of the g-sum operation circuit 325 1 , the detailed description is omitted, but the data AGB300 and the enable signal EN300 supplied from the log-sum operation cell circuit 325 25 and the log-sum operation cell circuit 325 26 using data AGB301 and enable signals EN301 supplied from, by performing an operation to be likened to the fourth round of the tournament, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
29 is a log-sum operation cell circuit 325 that performs an operation analogous to the fifth round in the winning match, here the final match, using the calculated data AGL as data AGB400.
31 and the enable signal EN400
It is supplied to the og-sum operation cell circuit 325 31 .
【0534】log−sum演算回路32530は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32527から供給されるデータAGB302及びイ
ネーブル信号EN302、並びに、log−sum演算
セル回路32528から供給されるデータAGB303及
びイネーブル信号EN303を用いて、勝ち抜き戦にお
ける第4回戦に喩えられる動作を行うことによって、l
og−sum演算の累積加算演算における一のlog−
sum演算を行う。log−sum演算回路325
30は、算出したデータAGLをデータAGB401とし
て、log−sum演算セル回路32531に供給すると
ともに、イネーブル信号EN401をlog−sum演
算セル回路32531に供給する。The log-sum operation circuit 325 30 outputs
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB302 and enable signals EN302 supplied from log-sum operation cell circuit 325 27, and, log-sum operation cell circuit 325 28 using data AGB303 and enable signals EN303 supplied from, by performing an operation to be likened to the fourth round of the tournament, l
One log- in the cumulative addition operation of the og-sum operation
Perform a sum operation. log-sum operation circuit 325
30 supplies the computed data AGL as data AGB401, supplies to the log-sum operation cell circuit 325 31, the enable signal EN401 to log-sum operation cell circuit 325 31.
【0535】log−sum演算回路32531は、lo
g−sum演算回路3251と同様の構成からなるた
め、詳細な説明は省略するが、log−sum演算セル
回路32529から供給されるデータAGB400及びイ
ネーブル信号EN400、並びに、log−sum演算
セル回路32530から供給されるデータAGB401及
びイネーブル信号EN401を用いて、勝ち抜き戦にお
ける決勝戦に喩えられる動作を行うことによって、lo
g−sum演算の累積加算演算における一のlog−s
um演算を行う。log−sum演算回路32531は、
算出したイネーブル信号EN500を出力することはな
いが、算出したデータAGLをデータAGB500とし
て出力する。なお、データAGB500は、データL0
0としてIλ算出回路313に供給される。The log-sum operation circuit 325 31 outputs
Since the same configuration as the g-sum operation circuit 325 1, although a detailed description is omitted, the data AGB400 and enable signals EN400 supplied from log-sum operation cell circuit 325 29, and, log-sum operation cell circuit By using the data AGB 401 and the enable signal EN 401 supplied from the 325 30 to perform an operation analogous to the final game in the winning game, lo
One log-s in the cumulative addition operation of the g-sum operation
Perform um operation. The log-sum operation circuit 325 31
The calculated enable signal EN500 is not output, but the calculated data AGL is output as data AGB500. Note that the data AGB500 is the data L0
It is supplied to the Iλ calculation circuit 313 as 0.
【0536】このようなlog−sum演算回路312
1は、データAGBとイネーブル信号ENS0とを用い
て、トレリス上の各枝に対応するイネーブル信号に基づ
いた勝ち抜き戦に喩えられる動作を行うことによって、
例えばトレリス上の枝の入力が“0”であるlog−s
um演算の累積加算演算を行い、データL00を算出す
る。[0537] Such a log-sum operation circuit 312
1 uses the data AGB and the enable signal ENS0 to perform an operation analogous to a winning game based on an enable signal corresponding to each branch on the trellis,
For example, log-s where the input of the branch on the trellis is “0”
The data L00 is calculated by performing a cumulative addition operation of the um operation.
【0537】log−sum演算回路3122は、lo
g−sum演算回路3121と同様の構成からなるた
め、詳細な説明は省略するが、データAGBとイネーブ
ル信号ENS1とを用いて、log−sum演算回路3
121と同様に、トレリス上の各枝に対応するイネーブ
ル信号に基づいた勝ち抜き戦に喩えられる動作を行うこ
とによって、例えばトレリス上の枝の入力が“1”であ
るlog−sum演算の累積加算演算を行い、データL
01を算出する。log−sum演算回路3122は、
算出したデータL01をIλ算出回路313に供給す
る。[0537] log-sum operation circuit 312 2, lo
Since the same configuration as the g-sum operation circuit 312 1, it is omitted a detailed description, with reference to the data AGB and enable signal ENS1, log-sum operation circuit 3
Like the 12 1, by performing the operation to be likened to the tournament based on an enable signal corresponding to each branch of the trellis, for instance cumulative addition of log-sum operation input branch in the trellis is "1" Calculate and calculate data L
01 is calculated. log-sum operation circuit 312 2,
The calculated data L01 is supplied to the Iλ calculation circuit 313.
【0538】また、log−sum演算回路312
3も、log−sum演算回路3121と同様の構成から
なるため、詳細な説明は省略するが、データAGBとイ
ネーブル信号ENS2とを用いて、log−sum演算
回路3121と同様に、トレリス上の各枝に対応するイ
ネーブル信号に基づいた勝ち抜き戦に喩えられる動作を
行うことによって、例えばトレリス上の枝の入力が
“0”であるlog−sum演算の累積加算演算を行
い、データL10を算出する。log−sum演算回路
3123は、算出したデータL10をIλ算出回路31
3に供給する。The log-sum operation circuit 312
3 also, for the same configuration as the log-sum operation circuit 312 1, is omitted a detailed description, with reference to the data AGB and enable signal ENS2, similarly to the log-sum operation circuit 312 1, the trellis By performing an operation analogous to a winning match based on an enable signal corresponding to each branch of the above, for example, a cumulative addition operation of a log-sum operation in which an input of a branch on the trellis is “0” is performed, and data L10 is calculated. I do. log-sum operation circuit 312 3, Airamuda calculation circuit 31 and the calculated data L10
Supply 3
【0539】さらに、log−sum演算回路3124
も、log−sum演算回路3121と同様の構成から
なるため、詳細な説明は省略するが、データAGBとイ
ネーブル信号ENS3とを用いて、log−sum演算
回路3121と同様に、トレリス上の各枝に対応するイ
ネーブル信号に基づいた勝ち抜き戦に喩えられる動作を
行うことによって、例えばトレリス上の枝の入力が
“1”であるlog−sum演算の累積加算演算を行
い、データL11を算出する。log−sum演算回路
3124は、算出したデータL11をIλ算出回路31
3に供給する。[0539] In addition, log-sum operation circuit 312 4
Also, since the same configuration as the log-sum operation circuit 312 1, it is omitted a detailed description, with reference to the data AGB and enable signal ENS3, similarly to the log-sum operation circuit 312 1, in the trellis By performing an operation analogous to a winning match based on an enable signal corresponding to each branch, for example, a cumulative addition operation of a log-sum operation in which an input of a branch on the trellis is “1” is performed, and data L11 is calculated. . log-sum operation circuit 312 4, Airamuda calculation circuit 31 data L11 calculated
Supply 3
【0540】さらにまた、log−sum演算回路31
25も、log−sum演算回路3121と同様の構成か
らなるため、詳細な説明は省略するが、データAGBと
イネーブル信号ENS20とを用いて、log−sum
演算回路3121と同様に、トレリス上の各枝に対応す
るイネーブル信号に基づいた勝ち抜き戦に喩えられる動
作を行うことによって、例えばトレリス上の枝の入力が
“0”であるlog−sum演算の累積加算演算を行
い、データL20を算出する。log−sum演算回路
3125は、算出したデータL20をIλ算出回路31
3に供給する。Further, the log-sum operation circuit 31
2 5 also, for the same configuration as the log-sum operation circuit 312 1, is omitted a detailed description, with reference to the data AGB and enable signal ENS20, log-sum
Like the arithmetic circuits 312 1, by performing the operation to be likened to the tournament based on an enable signal corresponding to each branch of the trellis, for example, an input branch on the trellis is log-sum operation is "0" A cumulative addition operation is performed to calculate data L20. log-sum operation circuit 312 5, Airamuda calculation circuit 31 and the calculated data L20
Supply 3
【0541】また、log−sum演算回路312
6も、log−sum演算回路3121と同様の構成から
なるため、詳細な説明は省略するが、データAGBとイ
ネーブル信号ENS21とを用いて、log−sum演
算回路3121と同様に、トレリス上の各枝に対応する
イネーブル信号に基づいた勝ち抜き戦に喩えられる動作
を行うことによって、例えばトレリス上の枝の入力が
“1”であるlog−sum演算の累積加算演算を行
い、データL21を算出する。log−sum演算回路
3126は、算出したデータL21をIλ算出回路31
3に供給する。The log-sum operation circuit 312
6 also, for the same configuration as the log-sum operation circuit 312 1, is omitted a detailed description, with reference to the data AGB and enable signal ENS21, similarly to the log-sum operation circuit 312 1, the trellis By performing an operation analogous to a winning match based on an enable signal corresponding to each branch of the above, for example, a cumulative addition operation of a log-sum operation in which an input of a branch on the trellis is “1” is performed, and data L21 is calculated. I do. log-sum operation circuit 312 6, Airamuda calculation circuit 31 calculates the data L21
Supply 3
【0542】Iλ算出回路313は、3つの差分器32
41,3242,3243を有する。The Iλ calculation circuit 313 has three differentiators 32
With 4 1, 324 2, 324 3.
【0543】差分器3241は、log−sum演算回
路3121から供給されるデータL00と、log−s
um演算回路3122から供給されるデータL01との
差分をとる。差分器3241により算出されたデータL
M0は、例えば2の補数(2's complement)表記変換等
が施される。[0543] The differentiator 324 1, the data L00 supplied from log-sum operation circuit 312 1, log-s
um taking the difference between the data L01 supplied from the arithmetic circuit 312 2. Data L calculated by the differentiator 324 1
M0 is subjected to, for example, 2's complement notation conversion.
【0544】差分器3242は、log−sum演算回
路3123から供給されるデータL10と、log−s
um演算回路3124から供給されるデータL11との
差分をとる。差分器3242により算出されたデータL
M1は、例えば2の補数表記変換等が施される。[0544] The differentiator 324 2, the data L10 supplied from log-sum operation circuit 312 3, log-s
um taking the difference between the data L11 supplied from the arithmetic circuit 312 4. Data L calculated by the differentiator 324 2
M1 is subjected to, for example, two's complement notation conversion.
【0545】差分器3243は、log−sum演算回
路3124から供給されるデータL20と、log−s
um演算回路3126から供給されるデータL21との
差分をとる。差分器3243により算出されたデータL
M2は、例えば2の補数表記変換等が施される。[0545] differentiator 324 3, a data L20 supplied from log-sum operation circuit 312 4, log-s
um taking the difference between the data L21 supplied from the arithmetic circuit 312 6. Data L calculated by differentiator 324 3
M2 is subjected to, for example, two's complement notation conversion.
【0546】このようなIλ算出回路313は、log
−sum演算回路3121,3122,3123,3124
のそれぞれから供給され、いわゆるストレートバイナリ
(straight binary)表記とされるデータL00,L0
1,L10,L11を束ね、シンボル単位で算出した対
数軟出力SLMとして出力する。また、Iλ算出回路3
13は、差分器3241,3242,3243のそれぞれ
により算出した2の補数表記とされるデータLM0,L
M1,LM2を束ね、ビット単位で算出した対数軟出力
BLMとして出力する。[0546] Such an Iλ calculation circuit 313 uses the log
-Sum operation circuit 312 1, 312 2, 312 3, 312 4
L00, L0 supplied from each of the so-called straight binary notations.
1, L10, and L11 are bundled and output as a logarithmic soft output SLM calculated in symbol units. Also, the Iλ calculation circuit 3
Reference numeral 13 denotes data LM0, L2 expressed as two's complement notation calculated by each of the differentiators 324 1 , 324 2 , and 324 3.
M1 and LM2 are bundled and output as a logarithmic soft output BLM calculated in bit units.
【0547】以上のように構成される軟出力算出回路1
61は、イネーブル信号を用いた勝ち抜き戦に喩えられ
る動作を行うことによって、トレリス上の各枝の入力に
応じたlog−sum演算の累積加算演算を実現し、シ
ンボル単位又はビット単位で対数軟出力Iλを算出する
ことができ、それぞれ、対数軟出力SLM,BLMとし
て出力する。これらの対数軟出力SLM,BLMは、外
部情報算出回路163、振幅調整及びクリップ回路16
4、及び、硬判定回路165に供給される。The soft output calculation circuit 1 configured as described above
61 realizes a cumulative addition operation of a log-sum operation according to an input of each branch on the trellis by performing an operation analogous to a winning game using an enable signal, and performs logarithmic soft output in a symbol unit or a bit unit. Iλ can be calculated and output as log soft outputs SLM and BLM, respectively. These log soft outputs SLM and BLM are supplied to an external information calculation circuit 163, an amplitude adjustment and clip circuit 16
4 and the hard decision circuit 165.
【0548】受信値又は事前確率情報分離回路162
は、受信データ及び遅延用記憶回路155から出力さ
れ、所定の遅延が施された遅延受信データDADから、
受信値又は事前確率情報を分離して取り出すものであ
る。受信値又は事前確率情報分離回路162は、制御回
路60から供給される受信値形式情報CRTYと、符号
情報生成回路151から供給される入力ビット数情報I
Nとに基づいて、入力した遅延受信データDADを分離
する。The received value or prior probability information separating circuit 162
Is output from the reception data and delay storage circuit 155 and is delayed from the delayed reception data DAD subjected to a predetermined delay.
The received value or the prior probability information is separated and extracted. The reception value or prior probability information separation circuit 162 includes the reception value format information CRTY supplied from the control circuit 60 and the input bit number information I supplied from the code information generation circuit 151.
N, the input delayed reception data DAD is separated.
【0549】具体的には、受信値又は事前確率情報分離
回路162は、例えば図43に示すように、4つのセレ
クタ341,342,343,344を有するものとし
て実現することができる。Specifically, the reception value or prior probability information separation circuit 162 can be realized as having four selectors 341, 342, 343, 344, for example, as shown in FIG.
【0550】セレクタ341は、入力ビット数情報IN
に基づいて、遅延受信データDADのうちの遅延受信デ
ータDAD3,DAD4のうち、いずれか一方を選択す
る。具体的には、セレクタ341は、要素符号化器に対
する入力ビット数が“1”であった場合には、遅延受信
データDAD4を選択する。セレクタ341は、選択し
たデータを遅延受信データDASとして出力する。The selector 341 has the input bit number information IN
, One of the delayed reception data DAD3 and DAD4 of the delay reception data DAD is selected. Specifically, when the number of input bits to the element encoder is “1”, the selector 341 selects the delayed reception data DAD4. The selector 341 outputs the selected data as delayed reception data DAS.
【0551】セレクタ342は、受信値形式情報CRT
Yに基づいて、遅延受信データDADのうちの遅延受信
データDAD0と、セレクタ341から供給される遅延
受信データDASとのうち、いずれか一方を選択する。
具体的には、セレクタ342は、受信値形式情報CRT
Yが外部情報を示すものであった場合には、遅延受信デ
ータDAD0を選択する。セレクタ342は、選択した
データを遅延受信データPD0として出力する。The selector 342 receives the reception value format information CRT.
Based on Y, one of the delay reception data DAD0 of the delay reception data DAD and the delay reception data DAS supplied from the selector 341 is selected.
Specifically, the selector 342 sets the reception value format information CRT
When Y indicates external information, the delay reception data DAD0 is selected. Selector 342 outputs the selected data as delayed received data PD0.
【0552】セレクタ343は、受信値形式情報CRT
Yに基づいて、遅延受信データDADのうちの遅延受信
データDAD1,DAD4のうち、いずれか一方を選択
する。具体的には、セレクタ343は、受信値形式情報
CRTYが外部情報を示すものであった場合には、遅延
受信データDAD1を選択する。セレクタ343は、選
択したデータを遅延受信データPD1として出力する。The selector 343 receives the reception value format information CRT.
Based on Y, one of the delay reception data DAD1 and DAD4 of the delay reception data DAD is selected. Specifically, when the received value format information CRTY indicates external information, the selector 343 selects the delayed received data DAD1. Selector 343 outputs the selected data as delayed reception data PD1.
【0553】セレクタ344は、受信値形式情報CRT
Yに基づいて、遅延受信データDADのうちの遅延受信
データDAD2,DAD5のうち、いずれか一方を選択
する。具体的には、セレクタ344は、受信値形式情報
CRTYが外部情報を示すものであった場合には、遅延
受信データDAD2を選択する。セレクタ344は、選
択したデータを遅延受信データPD2として出力する。The selector 344 receives the received value format information CRT
Based on Y, one of the delay reception data DAD2 and DAD5 of the delay reception data DAD is selected. Specifically, when the received value format information CRTY indicates external information, the selector 344 selects the delayed received data DAD2. Selector 344 outputs the selected data as delayed reception data PD2.
【0554】このような受信値又は事前確率情報分離回
路162は、入力した遅延受信データDADのうち、遅
延受信データDAD0,DAD1,DAD2,DAD3
を束ね、いわゆるオフセットバイナリ(offset binar
y)表記とされる遅延受信値DRCとして出力するとと
もに、遅延受信データDAS,DAD4,DAD5を束
ね、遅延事前確率情報DAPとして出力するとともに、
遅延受信データPD0,PD1,PD2を束ね、遅延外
部情報DEXとして出力する。遅延受信値DRCは、外
部情報算出回路163及び硬判定回路165に供給さ
れ、遅延事前確率情報DAPは、外部情報算出回路16
3に供給され、遅延外部情報DEXは、そのまま、遅延
外部情報SDEXとしてセレクタ1202に供給され
る。The received value or prior probability information separating circuit 162 outputs the delayed received data DAD0, DAD1, DAD2, and DAD3 of the input delayed received data DAD.
Bundled into a so-called offset binary
y) Output as a delayed reception value DRC expressed as a notation, delay output data DAS, DAD4, and DAD5 are bundled and output as delay advance probability information DAP;
The delay reception data PD0, PD1, and PD2 are bundled and output as delay external information DEX. The delayed reception value DRC is supplied to the external information calculation circuit 163 and the hard decision circuit 165, and the delay prior probability information DAP is supplied to the external information calculation circuit 16
Is supplied to the 3, delay extrinsic information DEX is directly supplied to the selector 120 2 as delayed extrinsic information sdex.
【0555】外部情報算出回路163は、軟出力算出回
路161から供給される対数軟出力SLM又は対数軟出
力BLMと、受信値又は事前確率情報分離回路162か
ら供給される遅延受信値DRC又は遅延事前確率情報D
APとを用いて、外部情報OEを算出する。[0555] The external information calculation circuit 163 includes a log soft output SLM or log soft output BLM supplied from the soft output calculation circuit 161 and a delayed reception value DRC or delay advance supplied from the reception value or prior probability information separation circuit 162. Probability information D
The external information OE is calculated using the AP.
【0556】具体的には、外部情報算出回路163は、
例えば図44に示すように、情報ビットに対する外部情
報を算出する情報ビット外部情報算出回路350と、情
報シンボルに対する外部情報を算出する情報シンボル外
部情報算出回路351と、符号に対する外部情報を算出
する符号外部情報算出回路352と、2つのセレクタ3
53,354とを有するものとして実現することができ
る。[0556] Specifically, the external information calculation circuit 163
For example, as shown in FIG. 44, an information bit external information calculation circuit 350 for calculating external information for information bits, an information symbol external information calculation circuit 351 for calculating external information for information symbols, and a code for calculating external information for codes External information calculation circuit 352 and two selectors 3
53, 354.
【0557】情報ビット外部情報算出回路350は、例
えば3つの外部情報算出セル回路3551,3552,3
553を有する。これらの外部情報算出セル回路35
51,3552,3553は、それぞれ、実質的には、対
数軟出力BLMと遅延事前確率情報DAPとの差分をと
る図示しない差分器から構成される。The information bit external information calculation circuit 350 includes, for example, three external information calculation cell circuits 355 1 , 355 2 , and 3
With a 55 3. These external information calculation cell circuits 35
5 1, 355 2, 355 3, respectively, substantially consists differentiator (not shown) taking the difference between the logarithmic soft-output BLM and delayed a priori probability information DAP.
【0558】外部情報算出セル回路3551は、対数軟
出力BLMのうちの対数軟出力BLM0と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP0との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報EX0として出力する。The external information calculation cell circuit 355 1 calculates the difference between the log soft output BLM0 of the log soft output BLM and the delay advance probability information DAP0 of the delay advance probability information DAP, and calculates the difference value. After performing amplitude adjustment and clipping, and further performing offset binary notation conversion and the like, the information is output as external information EX0.
【0559】外部情報算出セル回路3552は、対数軟
出力BLMのうちの対数軟出力BLM1と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP1との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報EX1として出力する。The external information calculation cell circuit 355 2 calculates the difference between the log soft output BLM1 of the log soft output BLM and the delay prior probability information DAP1 of the delay prior probability information DAP. After performing amplitude adjustment and clipping, and further performing offset binary notation conversion and the like, the information is output as external information EX1.
【0560】外部情報算出セル回路3553は、対数軟
出力BLMのうちの対数軟出力BLM2と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP2との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施し、さらにオフセットバイナリ表記変換等を
施した後、外部情報EX2として出力する。The external information calculation cell circuit 355 3 calculates the difference between the log soft output BLM2 of the log soft output BLM and the delay prior probability information DAP2 of the delay prior probability information DAP. After performing amplitude adjustment and clipping, and further performing offset binary notation conversion and the like, the information is output as external information EX2.
【0561】このような情報ビット外部情報算出回路3
50は、例えば3系統の外部情報EX0,EX1,EX
2をビット単位で算出し、これらの外部情報EX0,E
X1,EX2を束ねて外部情報EXBとしてセレクタ3
53に供給する。[0562] Such an information bit external information calculation circuit 3
50 is, for example, three systems of external information EX0, EX1, EX
2 in bit units, and these external information EX0, E
X1 and EX2 are bundled as external information EXB and the selector 3
53.
【0562】情報シンボル外部情報算出回路351は、
例えば4つの外部情報算出セル回路3561,3562,
3563,3564と、正規化回路357とを有する。こ
れらの各部のうち、外部情報算出セル回路3561,3
562,3563,3564は、それぞれ、外部情報算出
セル回路3551,3552,3553と同様に、実質的
には、対数軟出力SLMと遅延事前確率情報DAPとの
差分をとる図示しない差分器から構成される。The information symbol external information calculation circuit 351 is
For example, four external information calculation cell circuits 356 1 , 356 2 ,
It has 356 3 , 356 4 and a normalization circuit 357. Of these parts, the external information calculation cell circuits 356 1 , 3 6
56 2 , 356 3 , and 356 4 , as in the case of the external information calculation cell circuits 355 1 , 355 2 , and 355 3 , respectively, substantially take the difference between the log soft output SLM and the delayed prior probability information DAP. It consists of a differentiator.
【0563】外部情報算出セル回路3561は、対数軟
出力SLMのうちの対数軟出力SLM0と、所定の値M
を有するデータとの差分を算出し、この差分値に対し
て、振幅調整及びクリッピングを施した後、外部情報E
D0として正規化回路357に供給する。[0566] The external information calculation cell circuit 356 1 is provided with a logarithmic soft output SLM0 of the logarithmic soft output SLM and a predetermined value M
Is calculated, and the difference value is subjected to amplitude adjustment and clipping.
It is supplied to the normalization circuit 357 as D0.
【0564】外部情報算出セル回路3562は、対数軟
出力SLMのうちの対数軟出力SLM1と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP0との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ED1として正規化回路3
57に供給する。[0564] The external information calculation cell circuit 356 2 calculates the difference between the log soft output SLM1 of the log soft output SLM and the delayed prior probability information DAP0 of the delayed prior probability information DAP. After performing amplitude adjustment and clipping, the normalization circuit 3
57.
【0565】外部情報算出セル回路3563は、対数軟
出力SLMのうちの対数軟出力SLM2と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP1との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ED2として正規化回路3
57に供給する。The external information calculation cell circuit 356 3 calculates the difference between the log soft output SLM2 of the log soft output SLM and the delay prior probability information DAP1 of the delay prior probability information DAP. After performing amplitude adjustment and clipping, the normalizing circuit 3
57.
【0566】外部情報算出セル回路3564は、対数軟
出力SLMのうちの対数軟出力SLM3と、遅延事前確
率情報DAPのうちの遅延事前確率情報DAP2との差
分を算出し、この差分値に対して、振幅調整及びクリッ
ピングを施した後、外部情報ED3として正規化回路3
57に供給する。[0566] The external information calculation cell circuit 356 4 calculates the difference between the log soft output SLM3 of the log soft output SLM and the delay prior probability information DAP2 of the delay prior probability information DAP. After performing amplitude adjustment and clipping, the normalization circuit 3
57.
【0567】正規化回路357は、後述するように、外
部情報算出セル回路3561,3562,3563,35
64により算出された外部情報ED0,ED1,ED
2,ED3の分布の偏りを是正し且つ情報量を削減する
ための正規化を行う。具体的には、正規化回路357
は、外部情報算出セル回路3561,3562,35
63,3564により算出された外部情報ED0,ED
1,ED2,ED3のうち、最大値を有するものを、例
えば“0”といった所定の値に合わせるように、外部情
報ED0,ED1,ED2,ED3のそれぞれに対して
所定の値を加算した後、必要なダイナミックレンジに応
じてクリッピングを行い、さらに、ある1つのシンボル
に対する外部情報の値を、他の全てのシンボルに対する
外部情報の値から差分するような正規化を行う。正規化
回路357は、正規化後の外部情報を外部情報EX0,
EX1,EX2として出力する。The normalization circuit 357 includes external information calculation cell circuits 356 1 , 356 2 , 356 3 , and 35 as described later.
External information calculated by 6 4 ED0, ED1, ED
2. Normalization is performed to correct the bias of the distribution of ED3 and reduce the amount of information. Specifically, the normalization circuit 357
Are the external information calculation cell circuits 356 1 , 356 2 , 35
External information ED0, ED calculated by 6 3 , 356 4
After adding a predetermined value to each of the external information ED0, ED1, ED2, and ED3 so that the one having the maximum value among 1, 1, ED2, and ED3 is adjusted to a predetermined value such as "0", Clipping is performed according to the required dynamic range, and further, normalization is performed so that the value of the external information for one certain symbol is different from the values of the external information for all other symbols. The normalization circuit 357 converts the normalized external information into the external information EX0,
Output as EX1 and EX2.
【0568】このような情報シンボル外部情報算出回路
351は、例えば3系統の外部情報EX0,EX1,E
X2をシンボル単位で算出し、これらの外部情報EX
0,EX1,EX2を束ねて外部情報EXSとしてセレ
クタ353に供給する。[0568] Such an information symbol external information calculation circuit 351 includes, for example, three systems of external information EX0, EX1, and E.
X2 is calculated for each symbol, and these external information EX is calculated.
0, EX1 and EX2 are bundled and supplied to the selector 353 as external information EXS.
【0569】符号外部情報算出回路352は、例えば3
つの外部情報算出セル回路3581,3582,3583
を有する。これらの外部情報算出セル回路3581,3
582,3583は、それぞれ、外部情報算出セル回路3
551,3552,3553と同様に、実質的には、対数
軟出力BLMと遅延受信値DRCとの差分をとる図示し
ない差分器から構成される。The code external information calculation circuit 352 is, for example, 3
External information calculation cell circuits 358 1 , 358 2 , 358 3
Having. These external information calculation cell circuits 358 1 , 3
58 2 and 358 3 are external information calculation cell circuits 3 respectively.
Like 55 1 , 355 2 , and 355 3 , it is substantially composed of a differentiator (not shown) that calculates the difference between the logarithmic soft output BLM and the delayed reception value DRC.
【0570】外部情報算出セル回路3581は、対数軟
出力BLMのうちの対数軟出力BLM0と、遅延受信値
DRCのうちの遅延受信値APS0との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、さらにオフセットバイナリ表記変換等を施した後、
外部情報EX0として出力する。The external information calculation cell circuit 358 1 calculates the difference between the log soft output BLM0 of the log soft output BLM and the delayed received value APS0 of the delayed received value DRC,
After performing amplitude adjustment and clipping on this difference value and further performing offset binary notation conversion and the like,
Output as external information EX0.
【0571】外部情報算出セル回路3582は、対数軟
出力BLMのうちの対数軟出力BLM1と、遅延受信値
DRCのうちの遅延受信値APS1との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、さらにオフセットバイナリ表記変換等を施した後、
外部情報EX1として出力する。The external information calculation cell circuit 358 2 calculates the difference between the log soft output BLM1 of the log soft output BLM and the delayed received value APS1 of the delayed received value DRC,
After performing amplitude adjustment and clipping on this difference value and further performing offset binary notation conversion and the like,
Output as external information EX1.
【0572】外部情報算出セル回路3583は、対数軟
出力BLMのうちの対数軟出力BLM2と、遅延受信値
DRCのうちの遅延受信値APS2との差分を算出し、
この差分値に対して、振幅調整及びクリッピングを施
し、オフセットバイナリ表記変換等を施した後、外部情
報EX2として出力する。[0572] External information computation cell circuit 358 3 calculates the log soft-output BLM2 of log soft-output BLM, the difference between the delayed received value APS2 of the delayed received value DRC,
The difference value is subjected to amplitude adjustment and clipping, subjected to offset binary notation conversion and the like, and then output as external information EX2.
【0573】このような符号外部情報算出回路352
は、例えば3系統の外部情報EX0,EX1,EX2を
算出し、これらの外部情報EX0,EX1,EX2を束
ねて外部情報EXCとしてセレクタ354に供給する。[0573] Such a code external information calculation circuit 352
Calculates, for example, three systems of external information EX0, EX1, and EX2, bundles these pieces of external information EX0, EX1, and EX2, and supplies them to the selector 354 as external information EXC.
【0574】セレクタ353は、事前確率情報形式情報
CAPPに基づいて、情報ビット外部情報算出回路35
0から供給される外部情報EXBと、情報シンボル外部
情報算出回路351から供給される外部情報EXSとの
うち、いずれか一方を選択する。具体的には、セレクタ
353は、事前確率情報形式情報CAPPがシンボル単
位であることを示すものであった場合には、外部情報E
XSを選択する。セレクタ353は、選択して得られた
外部情報ESをセレクタ354に供給する。[0574] The selector 353 is based on the prior probability information format information CAPP.
One of the external information EXB supplied from 0 and the external information EXS supplied from the information symbol external information calculation circuit 351 is selected. Specifically, when the prior probability information format information CAPP indicates that the information is in symbol units, the selector 353 outputs the external information EAPP.
Select XS. The selector 353 supplies the selected external information ES to the selector 354.
【0575】セレクタ354は、出力データ選択制御信
号CITMに基づいて、セレクタ353から供給される
外部情報ESと、符号外部情報算出回路352から供給
される外部情報EXCとのうち、いずれか一方を選択す
る。具体的には、セレクタ354は、出力データ選択制
御信号CITMが符号に対する情報を出力する旨を示す
ものであった場合には、外部情報EXCを選択する。セ
レクタ354は、選択して得られた外部情報OEを外部
に出力する。The selector 354 selects one of the external information ES supplied from the selector 353 and the external information EXC supplied from the code external information calculation circuit 352, based on the output data selection control signal CITM. I do. Specifically, the selector 354 selects the external information EXC when the output data selection control signal CITM indicates that information on the code is to be output. The selector 354 outputs the external information OE obtained by the selection to the outside.
【0576】このような外部情報算出回路163は、入
力した対数軟出力SLM又は対数軟出力BLMと、遅延
受信値DCR又は遅延事前確率情報DAPとを用いて、
外部情報OEを算出し、この外部情報OEを、そのま
ま、外部情報SOEとしてセレクタ1201に供給す
る。The external information calculation circuit 163 uses the input logarithmic soft output SLM or logarithmic soft output BLM and the delayed reception value DCR or the delay a priori probability information DAP.
Calculating extrinsic information OE, the external information OE, as it is to the selector 120 1 as the external information SOE.
【0577】振幅調整及びクリップ回路164は、図示
しないが、シンボル単位の対数軟出力SLMの振幅を調
整するとともに所定のダイナミックレンジにクリップす
る回路と、ビット単位の対数軟出力BLMの振幅を調整
するとともに所定のダイナミックレンジにクリップする
回路とを有する。このとき、振幅調整及びクリップ回路
164は、外部から供給される出力データ選択制御信号
CITMと、制御回路60から供給される事前確率情報
形式情報CAPPとに基づいて、対数軟出力SLM,B
LMのそれぞれの振幅を調整するとともに所定のダイナ
ミックレンジにクリップしたデータのうち、いずれか一
方を、振幅調整後の対数軟出力OLとして出力する。こ
の対数軟出力OLは、そのまま、軟出力SOLとしてセ
レクタ1201に供給される。Although not shown, the amplitude adjusting and clipping circuit 164 adjusts the amplitude of the logarithmic soft output SLM in symbol units and also clips to a predetermined dynamic range, and adjusts the amplitude of the logarithmic soft output BLM in bit units. And a circuit for clipping to a predetermined dynamic range. At this time, based on the output data selection control signal CITM supplied from the outside and the prior probability information format information CAPP supplied from the control circuit 60, the amplitude adjustment and clipping circuit 164 performs logarithmic soft output SLM, B
The amplitude of each LM is adjusted, and one of the data clipped to a predetermined dynamic range is output as a logarithmic soft output OL after the amplitude adjustment. The logarithmic soft-output OL is directly supplied to the selector 120 1 as soft-output SOL.
【0578】硬判定回路165は、復号値である対数軟
出力SLM,BLMを硬判定するとともに、遅延受信値
DRCを硬判定する。このとき、硬判定回路165は、
外部から供給される出力データ選択制御信号CITM
と、制御回路60から供給される受信値形式情報CRT
Y、事前確率情報形式情報CAPP及び信号点配置情報
CSIGとに基づいて、対数軟出力SLM,BLM及び
遅延受信値DRCを硬判定する。なお、ここでは、符号
化装置1がTTCMやSCTCMによる符号化を行うも
のであった場合には、この符号化装置1は、8PSK変
調方式による変調を行うものとし、信号点配置情報CS
IGは、8系統の信号点配置情報CSIG0,CSIG
1,CSIG2,CSIG3,CSIG4,CSIG
5,CSIG6,CSIG7からなるものとする。The hard decision circuit 165 makes a hard decision on the logarithmic soft outputs SLM and BLM, which are decoded values, and makes a hard decision on the delayed received value DRC. At this time, the hard decision circuit 165
Output data selection control signal CITM supplied from outside
And received value format information CRT supplied from the control circuit 60
Based on Y, the prior probability information format information CAPP and the signal point arrangement information CSIG, the log soft outputs SLM and BLM and the delayed reception value DRC are hard-decided. Here, in the case where the coding apparatus 1 performs coding by TTCM or SCTCM, the coding apparatus 1 performs modulation by the 8PSK modulation method, and the signal point arrangement information CS
IG includes eight sets of signal point arrangement information CSIG0 and CSIG.
1, CSIG2, CSIG3, CSIG4, CSIG
5, CSIG6 and CSIG7.
【0579】具体的には、硬判定回路165は、例えば
図45に示すように、インバータ360と、値が最小で
あるシンボルを算出する最小シンボル算出回路361
と、後述するセレクタ369による選択動作を制御する
ための制御信号を生成する選択用制御信号生成回路36
8と、セレクタ369,371と、符号化装置1がTT
CMやSCTCMによる符号化を行うものであった場合
におけるI/Q値のデマッピングを行うI/Qデマップ
回路370とを有するものとして実現することができ
る。More specifically, as shown in FIG. 45, for example, the hard decision circuit 165 includes an inverter 360 and a minimum symbol calculation circuit 361 for calculating a symbol having the minimum value.
And a selection control signal generation circuit 36 for generating a control signal for controlling a selection operation by a selector 369 described later.
8, the selectors 369 and 371, and the encoding device 1
An I / Q demapping circuit 370 that performs I / Q value demapping in the case where coding by CM or SCTCM is performed can be realized.
【0580】インバータ360は、軟出力算出回路16
1から供給され、2の補数表記とされる対数軟出力BL
Mのうち、所定のビット群を反転し、復号ビット硬判定
情報BHDとして出力する。The inverter 360 is connected to the soft output calculating circuit 16
Logarithmic soft output BL supplied from 1 and represented in 2's complement notation
A predetermined bit group of M is inverted and output as decoded bit hard decision information BHD.
【0581】最小シンボル算出回路361は、例えば、
3つの比較回路362,364,366と、3つのセレ
クタ363,365,367とを有するものとして実現
することができる。The minimum symbol calculation circuit 361 is, for example,
It can be realized as having three comparison circuits 362, 364, 366 and three selectors 363, 365, 367.
【0582】比較回路362は、軟出力算出回路161
から供給され、ストレートバイナリ表記とされる対数軟
出力SLMのうち、対数軟出力SLM0,SLM1の大
小関係を比較する。比較回路362は、求めた大小関係
を示す制御信号SL0をセレクタ367に供給するとと
もに、選択用の制御信号としてセレクタ363に供給す
る。The comparison circuit 362 includes a soft output calculation circuit 161
And the log soft outputs SLM0 and SLM1 are compared among the log soft outputs SLM supplied as a straight binary notation. The comparison circuit 362 supplies a control signal SL0 indicating the obtained magnitude relationship to the selector 367 and also supplies the selector 363 as a control signal for selection.
【0583】セレクタ363は、比較回路362から供
給される制御信号SL0に基づいて、対数軟出力SLM
0,SLM1のうち、値が小さいものを選択する。セレ
クタ363は、選択して得られたデータSSL0を比較
回路366に供給する。The selector 363 determines the logarithmic soft output SLM based on the control signal SL0 supplied from the comparator 362.
0, SLM1 with the smaller value is selected. The selector 363 supplies the selected data SSL0 to the comparison circuit 366.
【0584】比較回路364は、軟出力算出回路161
から供給される対数軟出力SLMのうち、対数軟出力S
LM2,SLM3の大小関係を比較する。比較回路36
4は、求めた大小関係を示す制御信号SL1をセレクタ
367に供給するとともに、選択用の制御信号としてセ
レクタ365に供給する。The comparison circuit 364 includes a soft output calculation circuit 161
Soft output S of the log soft output SLM supplied from
The magnitude relationship between LM2 and SLM3 is compared. Comparison circuit 36
4 supplies the selector 367 with a control signal SL1 indicating the obtained magnitude relationship, and also supplies the selector 365 as a control signal for selection.
【0585】セレクタ365は、比較回路364から供
給される制御信号SL1に基づいて、対数軟出力SLM
2,SLM3のうち、値が小さいものを選択する。セレ
クタ365は、選択して得られたデータSSL1を比較
回路366に供給する。The selector 365 is based on the control signal SL1 supplied from the comparison circuit 364, and has a logarithmic soft output SLM.
2, SLM3 is selected with a smaller value. The selector 365 supplies the selected data SSL1 to the comparison circuit 366.
【0586】比較回路366は、セレクタ363から供
給されるデータSSL0と、セレクタ365から供給さ
れるデータSSL1との大小関係を比較する。比較回路
366は、求めた大小関係を示す制御信号SEL1を選
択用の制御信号としてセレクタ367に供給する。The comparison circuit 366 compares the magnitude relationship between the data SSL0 supplied from the selector 363 and the data SSL1 supplied from the selector 365. The comparison circuit 366 supplies the control signal SEL1 indicating the obtained magnitude relationship to the selector 367 as a control signal for selection.
【0587】セレクタ367は、比較回路366から供
給される制御信号SEL1に基づいて、比較回路362
から供給される制御信号SL0と、比較回路364から
供給される制御信号SL1とのうち、いずれか一方を選
択する。具体的には、セレクタ367は、データSSL
0の値がデータSSL1の値よりも大きい場合には、制
御信号SL1を選択する。セレクタ367は、選択して
得られたデータを制御信号SEL0として出力する。[0587] The selector 367 determines whether the comparator 362 is in accordance with the control signal SEL1 supplied from the comparator 366.
, And one of the control signal SL1 supplied from the comparison circuit 364. Specifically, the selector 367 outputs the data SSL
When the value of 0 is larger than the value of the data SSL1, the control signal SL1 is selected. Selector 367 outputs the data obtained by selection as control signal SEL0.
【0588】このような最小シンボル算出回路361
は、シンボル単位の対数軟出力SLMのうち、値が最小
であるものを算出し、制御信号SEL0,SEL1を束
ねた復号シンボル硬判定情報SHDとして、セレクタ3
69に供給する。The minimum symbol calculation circuit 361 as described above
Calculates the one having the smallest value among the logarithmic soft outputs SLM in symbol units, and generates the decoded symbol hard decision information SHD obtained by bundling the control signals SEL0 and SEL1 as the selector 3.
Supply to 69.
【0589】選択用制御信号生成回路368は、外部か
ら供給される出力データ選択制御信号CITMと、制御
回路60から供給される事前確率情報形式情報CAPP
とに基づいて、セレクタ369による選択動作を制御す
るための制御信号AISを生成する。The selection control signal generation circuit 368 includes an output data selection control signal CITM supplied from the outside and the prior probability information format information CAPP supplied from the control circuit 60.
, The control signal AIS for controlling the selection operation by the selector 369 is generated.
【0590】セレクタ369は、選択用制御信号生成回
路368から供給される制御信号AISに基づいて、イ
ンバータ360から供給される復号ビット硬判定情報B
HDと、最小シンボル算出回路361から供給される復
号シンボル硬判定情報SHDとのうち、いずれか一方を
選択する。具体的には、セレクタ369は、制御信号A
ISが、情報シンボル又は情報ビットに対する情報を出
力する旨を出力データ選択制御信号CITMが示し、且
つ、シンボル単位である旨を事前確率情報形式情報CA
PPが示すものであった場合には、復号シンボル硬判定
情報SHDを選択する。セレクタ369は、選択したデ
ータを復号値硬判定情報DHD1として出力する。[0590] Based on the control signal AIS supplied from the selection control signal generation circuit 368, the selector 369 outputs the decoded bit hard decision information B supplied from the inverter 360.
One of the HD and the decoded symbol hard decision information SHD supplied from the minimum symbol calculation circuit 361 is selected. Specifically, the selector 369 controls the control signal A
The output data selection control signal CITM indicates that the IS outputs information for the information symbol or the information bit, and the prior probability information format information CA indicates that the IS is for each symbol.
If the PP indicates, the decoded symbol hard decision information SHD is selected. The selector 369 outputs the selected data as decoded value hard decision information DHD1.
【0591】硬判定回路165は、これらの各部によっ
て、復号ビット硬判定情報BHDと復号シンボル硬判定
情報SHDとを求め、セレクタ369により選択された
復号値硬判定情報DHD1を、復号値硬判定情報DHD
として出力する。この復号値硬判定情報DHDは、その
まま、復号値硬判定情報SDHとして外部に出力され
る。[0591] The hard decision circuit 165 obtains decoded bit hard decision information BHD and decoded symbol hard decision information SHD from these units, and converts the decoded value hard decision information DHD1 selected by the selector 369 into the decoded value hard decision information. DHD
Output as The decoded value hard decision information DHD is output to the outside as decoded value hard decision information SDH.
【0592】なお、硬判定回路165は、復号ビット硬
判定情報BHDを求めるにあたって、インバータ360
を用いているが、これは、データの表記法に起因するも
のである。すなわち、復号ビット硬判定情報BHDは、
上述したように、2の補数表記とされる対数軟出力BL
Mを前提に求められるものである。そのため、硬判定回
路165は、インバータ360によって、対数軟出力B
LMのうち、所定のビット群、具体的には最上位ビット
を反転して得られた反転ビットを用いて判定することに
よって、ビット単位で算出した対数軟出力BLMを硬判
定することができる。The hard decision circuit 165 determines the decoded bit hard decision information BHD by using the inverter 360.
Is used because of the notation of data. That is, the decoded bit hard decision information BHD is
As described above, the logarithmic soft output BL expressed in two's complement notation
M is required. Therefore, the hard decision circuit 165 outputs the logarithmic soft output B
By making a determination using a predetermined bit group, specifically, an inverted bit obtained by inverting the most significant bit of the LM, the logarithmic soft output BLM calculated in bit units can be hard-determined.
【0593】また、硬判定回路165において、I/Q
デマップ回路370は、例えば、デマッピング用のテー
ブルを記憶するルックアップテーブル372と、7個の
セレクタ373,374,375,376,377,3
79,380と、セレクタ379,380による選択動
作を制御するための制御信号を生成する選択用制御信号
生成回路378とを有するものとして実現することがで
きる。In the hard decision circuit 165, the I / Q
The demapping circuit 370 includes, for example, a look-up table 372 that stores a demapping table, and seven selectors 373, 374, 375, 376, 377, and 3
79, 380 and a selection control signal generation circuit 378 that generates a control signal for controlling the selection operation by the selectors 379, 380.
【0594】ルックアップテーブル372は、受信値の
デマッピング用のテーブルを記憶する。具体的には、ル
ックアップテーブル372は、後述するように、I/Q
平面におけるI軸に対する境界値をテーブルとして記憶
する。ルックアップテーブル372は、オフセットバイ
ナリ表記とされる遅延受信値DRCのうち、同相成分に
対応する遅延受信値IRの値と、直交成分に対応する遅
延受信値QRの値との組み合わせに対応する境界値をテ
ーブルから読み出し、例えば4系統の境界値データBD
R0,BDR1,BDR2,BDR3として選択用制御
信号生成回路378に供給する。The lookup table 372 stores a table for demapping received values. Specifically, the lookup table 372 stores the I / Q
The boundary values for the I axis in the plane are stored as a table. The look-up table 372 stores a boundary corresponding to a combination of the value of the delayed received value IR corresponding to the in-phase component and the value of the delayed received value QR corresponding to the quadrature component among the delayed received values DRC expressed in offset binary notation. The values are read from the table and, for example, four-system boundary value data BD
The signals are supplied to the selection control signal generation circuit 378 as R0, BDR1, BDR2, and BDR3.
【0595】セレクタ373は、遅延受信値QRに基づ
いて、信号点配置情報CSIG2,CSIG6のうち、
いずれか一方を選択する。具体的には、セレクタ373
は、遅延受信値QRが正値を示すものであった場合に
は、信号点配置情報CSIG2を選択する。セレクタ3
73は、選択したデータを信号点配置情報SSSS0と
してセレクタ380に供給する。[0595] The selector 373 selects one of the signal point arrangement information CSIG2 and CSIG6 based on the delayed reception value QR.
Select one of them. Specifically, the selector 373
Selects the signal point arrangement information CSIG2 when the delayed reception value QR indicates a positive value. Selector 3
73 supplies the selected data to the selector 380 as signal point arrangement information SSSS0.
【0596】セレクタ374は、遅延受信値QRに基づ
いて、信号点配置情報CSIG3,CSIG5のうち、
いずれか一方を選択する。具体的には、セレクタ374
は、遅延受信値QRが正値を示すものであった場合に
は、信号点配置情報CSIG3を選択する。セレクタ3
74は、選択したデータを信号点配置情報SS0として
セレクタ376に供給する。[0596] The selector 374 selects one of the signal point arrangement information CSIG3 and CSIG5 based on the delayed reception value QR.
Select one of them. Specifically, the selector 374
Selects the signal point arrangement information CSIG3 when the delayed reception value QR indicates a positive value. Selector 3
74 supplies the selected data to the selector 376 as signal point arrangement information SS0.
【0597】セレクタ375は、遅延受信値QRに基づ
いて、信号点配置情報CSIG1,CSIG7のうち、
いずれか一方を選択する。具体的には、セレクタ375
は、遅延受信値QRが正値を示すものであった場合に
は、信号点配置情報CSIG1を選択する。セレクタ3
75は、選択したデータを信号点配置情報SS1として
セレクタ376に供給する。The selector 375 determines, based on the delayed reception value QR, the signal point arrangement information CSIG1 or CSIG7.
Select one of them. Specifically, the selector 375
Selects the signal point arrangement information CSIG1 when the delayed reception value QR indicates a positive value. Selector 3
75 supplies the selected data to the selector 376 as signal point arrangement information SS1.
【0598】セレクタ376は、遅延受信値IRに基づ
いて、セレクタ374から供給される信号点配置情報S
S0と、セレクタ375から供給される信号点配置情報
SS1とのうち、いずれか一方を選択する。具体的に
は、セレクタ376は、遅延受信値IRが正値を示すも
のであった場合には、信号点配置情報SS1を選択す
る。セレクタ376は、選択したデータを信号点配置情
報SSS0としてセレクタ379に供給する。The selector 376 determines the signal point arrangement information S supplied from the selector 374 based on the delayed reception value IR.
Either S0 or the signal point arrangement information SS1 supplied from the selector 375 is selected. Specifically, when the delayed reception value IR indicates a positive value, the selector 376 selects the signal point arrangement information SS1. The selector 376 supplies the selected data to the selector 379 as signal point arrangement information SSS0.
【0599】セレクタ377は、遅延受信値IRに基づ
いて、所定の値Mを有するデータと、信号点配置情報C
SIG4とのうち、いずれか一方を選択する。具体的に
は、セレクタ377は、遅延受信値IRが正値を示すも
のであった場合には、所定の値Mを有するデータを選択
する。セレクタ377は、選択したデータを信号点配置
情報SSS1としてセレクタ379に供給する。[0599] Based on the delayed reception value IR, the selector 377 determines whether the data having the predetermined value M and the signal point arrangement information C are present.
One of SIG4 is selected. Specifically, when the delayed reception value IR indicates a positive value, the selector 377 selects data having a predetermined value M. The selector 377 supplies the selected data to the selector 379 as signal point arrangement information SSS1.
【0600】選択用制御信号生成回路378は、遅延受
信値QRと、ルックアップテーブル372から供給され
る境界値データBDR0,BDR1,BDR2,BDR
3とに基づいて、セレクタ379による選択動作を制御
するための制御信号SEL5を生成するとともに、セレ
クタ380による選択動作を制御するための制御信号S
EL6を生成する。The selection control signal generation circuit 378 generates the delayed reception value QR and the boundary value data BDR0, BDR1, BDR2, BDR supplied from the lookup table 372.
3 to generate a control signal SEL5 for controlling the selection operation by the selector 379, and a control signal S for controlling the selection operation by the selector 380.
Generate EL6.
【0601】セレクタ379は、選択用制御信号生成回
路378から供給される制御信号SEL5に基づいて、
信号点配置情報SSS0,SSS1のうち、いずれか一
方を選択する。セレクタ379は、選択したデータを信
号点配置情報SSSS1としてセレクタ380に供給す
る。The selector 379 is based on the control signal SEL5 supplied from the selection control signal generation circuit 378.
One of the signal point arrangement information SSS0 and SSS1 is selected. The selector 379 supplies the selected data to the selector 380 as the signal point arrangement information SSSS1.
【0602】セレクタ380は、選択用制御信号生成回
路378から供給される制御信号SEL6に基づいて、
信号点配置情報SSSS0,SSSS1のうち、いずれ
か一方を選択する。セレクタ380は、選択したデータ
を受信値硬判定情報IRHとしてセレクタ371に供給
する。[0602] The selector 380 operates based on the control signal SEL6 supplied from the selection control signal generation circuit 378.
One of the signal point arrangement information SSSS0 and SSSS1 is selected. The selector 380 supplies the selected data to the selector 371 as the received value hard decision information IRH.
【0603】このようなI/Qデマップ回路370は、
符号化装置1がTTCMやSCTCMによる符号化を行
うものであった場合における受信値硬判定情報IRHを
求める。The I / Q demapping circuit 370 has
The received value hard decision information IRH is obtained when the encoding device 1 performs encoding by TTCM or SCTCM.
【0604】さらに、硬判定回路165において、セレ
クタ371は、遅延受信値DCRのうちの所定のビット
群からなり、オフセットバイナリ表記の硬判定結果を示
す受信値硬判定情報BRHと、I/Qデマップ回路37
0から供給される受信値硬判定情報IRHとのうち、い
ずれか一方を選択する。具体的には、セレクタ371
は、符号化装置1がTTCMやSCTCMによる符号化
を行うものであることを受信値形式情報CRTYが示す
ものであった場合には、受信値硬判定情報IRHを選択
する。セレクタ371は、選択したデータを受信値硬判
定情報RHDとして出力する。この受信値硬判定情報R
HDは、そのまま、受信値硬判定情報SRHとして外部
に出力される。Further, in the hard decision circuit 165, the selector 371 is composed of a predetermined bit group of the delayed received value DCR, the received value hard decision information BRH indicating the hard decision result in offset binary notation, and the I / Q demapping information. Circuit 37
One of the received value hard decision information IRH supplied from 0 is selected. Specifically, the selector 371
If the received value format information CRTY indicates that the encoding apparatus 1 performs encoding by TTCM or SCTCM, the received value hard decision information IRH is selected. The selector 371 outputs the selected data as the received value hard decision information RHD. This received value hard decision information R
HD is output to the outside as received value hard decision information SRH.
【0605】なお、硬判定回路165は、受信値硬判定
情報BRHを求めるにあたって、上述した復号ビット硬
判定情報BHDを求める場合のようにビット反転処理を
行わないが、これは、データの表記法に起因するもので
ある。すなわち、受信値硬判定情報BRHは、上述した
ように、オフセットバイナリ表記とされる遅延受信値D
RCを前提に求められるものである。そのため、硬判定
回路165は、遅延受信値DRCのうちの所定のビット
群、具体的には最上位ビットを用いて判定することによ
って、遅延受信値DRCを硬判定することができる。The hard decision circuit 165 does not perform the bit inversion processing in obtaining the received value hard decision information BRH as in the case of obtaining the decoded bit hard decision information BHD described above. Is caused by That is, as described above, the received value hard decision information BRH includes the delayed received value D expressed in offset binary notation.
It is required on the premise of RC. Therefore, the hard decision circuit 165 can make a hard decision on the delayed received value DRC by making a decision using a predetermined bit group, specifically, the most significant bit, of the delayed received value DRC.
【0606】このような硬判定回路165は、復号値で
ある対数軟出力SLM,BLMを硬判定して復号値硬判
定情報SDHを求めるとともに、遅延受信値DRCを硬
判定して受信値硬判定情報SRHを求める。これらの復
号値硬判定情報SDH及び受信値硬判定情報SRHは、
それぞれ、復号値硬判定情報DHD及び受信値硬判定情
報RHDとして外部に出力され、必要に応じてモニタさ
れる。The hard decision circuit 165 makes a hard decision on the logarithmic soft outputs SLM and BLM as decoded values to obtain decoded value hard decision information SDH, and makes a hard decision on the delayed received value DRC to make the received value hard decision. Find information SRH. These decoded value hard decision information SDH and received value hard decision information SRH are
These are output to the outside as decoded value hard decision information DHD and received value hard decision information RHD, respectively, and are monitored as necessary.
【0607】以上説明した軟出力復号回路90は、軟入
力の復号受信値TSRを入力すると、Iγ算出回路15
6及びIγ分配回路157によって、受信値を受信する
毎に、対数尤度Iγを算出し、Iα算出回路158によ
って、対数尤度Iαを算出した後、全ての受信値を受信
すると、Iβ算出回路159によって、全ての時刻にお
ける各ステートについて、対数尤度Iβを算出する。そ
して、要素復号器50は、軟出力算出回路161によっ
て、算出した対数尤度Iα,Iβ及びIγを用いて、各
時刻における対数軟出力Iλを算出し、この対数軟出力
Iλを外部に出力するか、若しくは、外部情報算出回路
163に供給する。また、要素復号器50は、外部情報
算出回路163によって、各時刻における外部情報を算
出する。このように、要素復号器50は、復号受信値T
SRと外部情報又はインターリーブデータTEXTとを
用いて、Log−BCJRアルゴリズムを適用した軟出
力復号を行うことができる。特に、軟出力復号回路90
は、PCCC、SCCC、TTCM又はSCTCMにお
ける要素符号化器の符号構成に拘泥せず、任意の符号に
対する軟出力復号を行うことができる。The soft output decoding circuit 90 described above receives the soft input decoded received value TSR,
6 and the Iγ distribution circuit 157, every time a received value is received, the log likelihood Iγ is calculated. After the Iα calculation circuit 158 calculates the log likelihood Iα, when all the received values are received, the Iβ calculation circuit 159, the log likelihood Iβ is calculated for each state at all times. The element decoder 50 calculates the log soft output Iλ at each time using the log likelihoods Iα, Iβ, and Iγ calculated by the soft output calculation circuit 161 and outputs the log soft output Iλ to the outside. Alternatively, the information is supplied to the external information calculation circuit 163. Further, the element decoder 50 calculates the external information at each time by the external information calculation circuit 163. As described above, the element decoder 50 outputs the decoded reception value T
Using the SR and the external information or the interleaved data TEXT, soft output decoding to which the Log-BCJR algorithm is applied can be performed. In particular, the soft output decoding circuit 90
Can perform soft-output decoding on an arbitrary code regardless of the code configuration of the elementary encoder in PCCC, SCCC, TTCM, or SCTCM.
【0608】なお、軟出力復号回路90に関する各種特
徴については、後述する“5.”においてさらに説明す
る。The various features relating to the soft output decoding circuit 90 will be further described in "5."
【0609】2−3 インターリーバの詳細 つぎに、インターリーバ100について詳述する。具体
的な構成の説明に先立って、インターリーバ100の基
本的な設計概念について説明する。 2-3 Details of Interleaver Next, the interleaver 100 will be described in detail. Prior to a description of a specific configuration, a basic design concept of the interleaver 100 will be described.
【0610】インターリーバ100は、後述するよう
に、インターリーブ処理及びデインターリーブ処理を行
うとともに、入力した受信値を遅延させることもでき
る。そのため、インターリーバ100は、入力した受信
値を遅延させるためのRAMと、入力したデータにイン
ターリーブを施すためのRAMとを備えるものとする。
なお、これらのRAMは、後述するように、実際には、
共用されるものであって、施すべきインターリーブの種
類を含む符号構成を示すモードに応じて切り替えられて
使用されるものである。The interleaver 100 performs the interleave processing and the de-interleave processing as described later, and can also delay the input received value. Therefore, it is assumed that interleaver 100 includes a RAM for delaying an input received value and a RAM for interleaving input data.
Note that these RAMs are actually used as described later.
They are shared and are used by being switched according to the mode indicating the code configuration including the type of interleaving to be performed.
【0611】遅延用のRAMは、例えば図46に示すよ
うに、インターリーバ100が有する後述する制御回路
からは、バンクA,Bからなるデュアルポートの1つの
RAMに見えるように構成される。ここで、制御回路
は、このRAMに対するデータの書き込みに用いる書き
込みアドレスと、データの読み出しに用いる読み出しア
ドレスとによって、同時に偶数アドレス又は奇数アドレ
スにアクセスすることはできないものとする。インター
リーバ100においては、この遅延用のRAMを用いて
偶数長遅延させる場合には、例えば、0,1,2,3,
4,・・・,DL−2,DL−1,0,1,2,・・・
といった書き込みアドレスに基づいて、RAMにおける
各アドレスにデータが記憶される。そして、インターリ
ーバ100においては、例えば、1,2,3,4,5,
・・・,DL−1,0,1,2,3,・・・といった読
み出しアドレスに基づいて、RAMにおける各アドレス
からデータが読み出される。また、インターリーバ10
0は、奇数長遅延させる場合には、偶数長遅延させた出
力をレジスタ等に保持させることにより実現する。実際
には、遅延用のRAMは、例えば図47に示すように、
バンクA,Bのそれぞれの上位アドレス及び下位アドレ
ス用の複数個のRAMから構成される。そのため、イン
ターリーバ100においては、例えば図48に示すよう
に、制御回路により発生したアドレスを適切に変換して
各RAMに与える必要がある。なお、図47において、
アドレスの最上位ビットを反転させているのは、後述す
るように、複数のシンボルを入出力する際に、アドレス
の指定を簡易にするためである。As shown in FIG. 46, for example, the delay RAM is configured to appear as a single dual-port RAM composed of banks A and B to a control circuit of the interleaver 100, which will be described later. Here, it is assumed that the control circuit cannot simultaneously access the even-numbered address or the odd-numbered address by the write address used for writing data to the RAM and the read address used for reading data. In the interleaver 100, when an even-length delay is performed using the delay RAM, for example, 0, 1, 2, 3,
4, ..., DL-2, DL-1,0,1,2, ...
Based on the write address, data is stored at each address in the RAM. Then, in the interleaver 100, for example, 1, 2, 3, 4, 5,
, DL-1, 0, 1, 2, 3,..., Data is read from each address in the RAM. Also, interleaver 10
0 is realized by holding an output delayed by an even number length in a register or the like when delaying by an odd number length. In practice, the delay RAM is, for example, as shown in FIG.
Each of the banks A and B includes a plurality of RAMs for upper addresses and lower addresses. Therefore, in the interleaver 100, for example, as shown in FIG. 48, it is necessary to appropriately convert the address generated by the control circuit and give it to each RAM. In FIG. 47,
The reason for inverting the most significant bit of the address is to simplify the designation of the address when inputting / outputting a plurality of symbols, as described later.
【0612】一方、インターリーブ用のRAMは、例え
ば図49に示すように、制御回路からは、バンクA,B
からなる2つのRAMに見えるように構成される。イン
ターリーバ100は、上述したように、インターリーブ
処理とデインターリーブ処理とを切り替えることができ
る。そこで、インターリーバ100においては、インタ
ーリーブ処理を行う場合には、通常、例えば0,1,
2,3,・・・といったようにカウントアップ、又は、
・・・,3,2,1,0といったようにカウントダウン
していくことにより発生されるシーケンシャルな書き込
みアドレスに基づいて、書き込み用のバンクAとしての
RAMにおける各アドレスにデータが記憶される。そし
て、インターリーバ100においては、ランダムな読み
出しアドレスに基づいて、読み出し用のバンクBとして
のRAMにおける各アドレスからデータが読み出され
る。一方、インターリーバ100においては、デインタ
ーリーブ処理を行う場合には、インターリーブ処理とは
逆に、ランダムな書き込みアドレスに基づいて、書き込
み用のバンクAとしてのRAMにおける各アドレスにデ
ータが記憶されるとともに、シーケンシャルな読み出し
アドレスに基づいて、読み出し用のバンクBとしてのR
AMにおける各アドレスからデータが読み出される。イ
ンターリーバ100においては、例えば図50に示すよ
うに、シーケンシャルな書き込みアドレスとランダムな
読み出しアドレスとに基づいて、バンクA,Bのそれぞ
れに用いるアドレスに変換し、各RAMに与えることに
なる。On the other hand, as shown in FIG. 49, for example, the interleave RAM is supplied from banks A and B from the control circuit.
It is configured to look like two RAMs. The interleaver 100 can switch between the interleave processing and the deinterleave processing as described above. Therefore, in the interleaver 100, when performing the interleave processing, usually, for example, 0, 1,
Count up like 2, 3, ..., or
.., 3, 2, 1, 0, the data is stored at each address in the RAM as the write bank A based on the sequential write address generated by counting down. Then, in the interleaver 100, data is read from each address in the RAM as the read bank B based on the random read address. On the other hand, in the interleaver 100, when the deinterleave processing is performed, the data is stored in each address in the RAM as the write bank A based on the random write address, contrary to the interleave processing. , R as a read bank B based on a sequential read address.
Data is read from each address in the AM. In the interleaver 100, for example, as shown in FIG. 50, based on a sequential write address and a random read address, the address is converted into an address to be used for each of the banks A and B, and given to each RAM.
【0613】つぎに、インターリーバ100から見たア
ドレス用記憶回路110に対する入出力について説明す
る。Next, input / output to / from the address storage circuit 110 as viewed from the interleaver 100 will be described.
【0614】アドレス用記憶回路110は、基本的に、
インターリーバ100から供給されるシーケンシャルな
アドレスデータIAAに基づいて、例えば3系統のラン
ダムなアドレスデータである読み出しアドレスデータA
DA0,ADA1,ADA2を出力するものとする。こ
のように、インターリーバ100に対して、アドレス用
記憶回路110から複数系統の読み出しアドレスデータ
ADAが与えられることによって、インターリーバ10
0は、最大で3シンボルのデータに対する複数種類のイ
ンターリーブを行うことができる。The address storage circuit 110 basically includes
On the basis of the sequential address data IAA supplied from the interleaver 100, for example, read address data A which is three-system random address data
DA0, ADA1, and ADA2 are output. In this way, the interleaver 100 is supplied with the read address data ADA of a plurality of systems from the address storage circuit 110, so that the interleaver 10
A value of 0 can perform a plurality of types of interleaving on data of up to three symbols.
【0615】例えば、インターリーバ100は、図51
(A)に示すように、1シンボルの入力データに対し
て、ランダムなインターリーブを施す場合には、アドレ
ス用記憶回路110からの3系統の読み出しアドレスデ
ータADA0,ADA1,ADA2のうち、読み出しア
ドレスデータADA0を用いて、インターリーブを行
う。なお、以下の説明では、ランダムなインターリーブ
をランダムインターリーブと称するものとする。For example, the interleaver 100
As shown in (A), when random interleaving is performed on input data of one symbol, the read address data ADA0, ADA1, and ADA2 of the three systems from the address storage circuit 110 are read address data. Interleaving is performed using ADA0. In the following description, random interleaving is referred to as random interleaving.
【0616】また、インターリーバ100は、同図
(B)に示すように、2シンボルの入力データに対し
て、ランダムインターリーブを施す場合には、アドレス
用記憶回路110からの3系統の読み出しアドレスデー
タADA0,ADA1,ADA2のうち、読み出しアド
レスデータADA0,ADA1を用いて、インターリー
ブを行う。[0616] When random interleaving is performed on the input data of two symbols, as shown in Fig. 47B, the interleaver 100 reads the three sets of address data from the address storage circuit 110. Interleaving is performed using read address data ADA0 and ADA1 among ADA0, ADA1 and ADA2.
【0617】さらに、インターリーバ100は、同図
(C)に示すように、2シンボルの入力データに対し
て、互いに異なるアドレスに基づいて個別的にインター
リーブを施す場合には、アドレス用記憶回路110から
の3系統の読み出しアドレスデータADA0,ADA
1,ADA2のうち、読み出しアドレスデータADA
0,ADA1を用いて、インターリーブを行う。なお、
以下の説明では、このようなインターリーブをインライ
ン(inline)インターリーブと称するものとする。Further, when interleaving is to be performed on input data of two symbols individually based on mutually different addresses as shown in FIG. Read address data ADA0, ADA from
1, ADA2, read address data ADA
0, interleaving is performed using ADA1. In addition,
In the following description, such interleaving is referred to as inline interleaving.
【0618】さらにまた、インターリーバ100は、同
図(D)に示すように、2シンボルの入力データに対し
て、各ビットの組み合わせを保持するように、すなわ
ち、各シンボルに対して同一のアドレスに基づいたイン
ターリーブを施す場合には、アドレス用記憶回路110
からの3系統の読み出しアドレスデータADA0,AD
A1,ADA2のうち、読み出しアドレスデータADA
0,ADA1を用いて、インターリーブを行う。なお、
以下の説明では、このようなインターリーブをペアワイ
ズ(pair wise)インターリーブと称するものとする。Further, interleaver 100 holds the combination of each bit with respect to the input data of two symbols, that is, the same address for each symbol, as shown in FIG. In the case of performing interleaving based on
Read address data ADA0, AD
A1, ADA2, read address data ADA
0, interleaving is performed using ADA1. In addition,
In the following description, such interleaving will be referred to as pair wise interleaving.
【0619】また、インターリーバ100は、同図
(E)に示すように、3シンボルの入力データに対し
て、ランダムインターリーブを施す場合には、アドレス
用記憶回路110からの3系統の読み出しアドレスデー
タADA0,ADA1,ADA2の全てを用いて、イン
ターリーブを行う。[0619] When random interleaving is performed on the input data of three symbols, as shown in (E) of the figure, the interleaver 100 reads three sets of address data from the address storage circuit 110. Interleaving is performed using all of ADA0, ADA1, and ADA2.
【0620】さらに、インターリーバ100は、同図
(F)に示すように、3シンボルの入力データに対し
て、インラインインターリーブを施す場合には、アドレ
ス用記憶回路110からの3系統の読み出しアドレスデ
ータADA0,ADA1,ADA2の全てを用いて、イ
ンターリーブを行う。Further, when inline interleaving is performed on the input data of three symbols, as shown in FIG. (F), the interleaver 100 reads the three sets of address data from the address storage circuit 110. Interleaving is performed using all of ADA0, ADA1, and ADA2.
【0621】さらにまた、インターリーバ100は、同
図(G)に示すように、3シンボルの入力データに対し
て、ペアワイズインターリーブを施す場合には、アドレ
ス用記憶回路110からの3系統の読み出しアドレスデ
ータADA0,ADA1,ADA2の全てを用いて、イ
ンターリーブを行う。[0621] Furthermore, as shown in Fig. 47 (G), when performing pairwise interleaving on input data of three symbols, the interleaver 100 reads out three systems of read addresses from the address storage circuit 110. Interleaving is performed using all of the data ADA0, ADA1, and ADA2.
【0622】このように、インターリーバ100は、ア
ドレス用記憶回路110から与えられる複数系統の読み
出しアドレスデータADAを用いて、複数種類のインタ
ーリーブを行うことができる。なお、複数種類のインタ
ーリーブとは、当該インターリーブと逆の置換を行う複
数種類のデインターリーブを含むことは勿論である。イ
ンターリーバ100は、複数個のRAMを有し、インタ
ーリーブの種別に応じて、使用するRAMを適切に選択
して切り替えることによって、複数種類のインターリー
ブを実現する。As described above, the interleaver 100 can perform a plurality of types of interleaving by using a plurality of systems of read address data ADA supplied from the address storage circuit 110. Note that the plurality of types of interleaving includes, of course, a plurality of types of deinterleaving that performs the reverse of the interleaving. The interleaver 100 has a plurality of RAMs, and implements a plurality of types of interleaving by appropriately selecting and switching a RAM to be used according to the type of interleaving.
【0623】なお、複数のRAMの具体的な利用方法に
ついては後述する。[0623] The specific use of the plurality of RAMs will be described later.
【0624】さて、このようなインターリーブ処理又は
デインターリーブ処理を行うことが可能であるインター
リーバ100は、例えば図52に示すように構成され
る。インターリーバ100は、アドレス発生等の各種処
理を行う制御回路400と、遅延アドレスを発生する遅
延アドレス発生回路401と、奇数長遅延を補償するた
めの奇数長遅延補償回路402と、入力したアドレスデ
ータをインターリーブ用のアドレスデータに変換するイ
ンターリーブアドレス変換回路403と、入力したアド
レスデータを遅延用のアドレスデータに変換する遅延ア
ドレス変換回路404と、後述する記憶回路4071,
4072,・・・,40716に分配するアドレスデータ
を選択するアドレス選択回路405と、記憶回路407
1,4072,・・・,40716に分配するデータを選択
する入力データ選択回路406と、例えば16個の記憶
回路4071,4072,・・・,40716と、出力する
データを選択する出力データ選択回路408とを有す
る。The interleaver 100 capable of performing such interleaving or deinterleaving is configured as shown in FIG. 52, for example. The interleaver 100 includes a control circuit 400 for performing various processes such as address generation, a delay address generation circuit 401 for generating a delay address, an odd length delay compensation circuit 402 for compensating for an odd length delay, and input address data. Address conversion circuit 403 for converting the address data into interleave address data, a delay address conversion circuit 404 for converting the input address data into delay address data, and a storage circuit 407 1 , described later.
407 2, ..., an address selection circuit 405 for selecting the address data to be distributed to 407 16, the storage circuit 407
1, 407 2, ..., select the input data selecting circuit 406 for selecting data to be distributed to 407 16, for example, 16 pieces of the storage circuits 407 1, 407 2, ..., and 407 16, the data to be output And an output data selection circuit 408 that performs the operation.
【0625】制御回路400は、後述する記憶回路40
71,4072,・・・,40716に対するデータの書き
込み及び/または読み出しを制御するものであって、セ
レクタ1205から供給されるインターリーブ開始位置
信号TISを入力すると、インターリーブ又はデインタ
ーリーブの際に用いる書き込みアドレスと読み出しアド
レスとを発生する。このとき、制御回路400は、外部
から供給されるインターリーブモード信号CDINと、
制御回路60から供給されるインターリーブ長情報CI
NL及びインターリーブ長だけ遅延すべき旨を示す動作
モード情報CBFとに基づいて、書き込みアドレスと読
み出しアドレスとを発生する。制御回路400は、発生
したシーケンシャルなアドレスデータである書き込みア
ドレスデータIWAをインターリーブアドレス変換回路
403に供給する。また、制御回路400は、発生した
シーケンシャルなアドレスデータIAAをアドレス用記
憶回路110に供給するとともに、インターリーブ長遅
延読み出しアドレスデータIRAとしてインターリーブ
アドレス変換回路403に供給する。The control circuit 400 includes a storage circuit 40 described later.
7 1, 407 2, ..., be one that controls the writing and / or reading data to 407 16, entering interleave start position signal TIS supplied from the selector 120 5, when the interleaving or deinterleaving And a write address and a read address used for the operation are generated. At this time, the control circuit 400 outputs the interleaved mode signal CDIN supplied from the outside,
Interleave length information CI supplied from control circuit 60
A write address and a read address are generated based on the NL and the operation mode information CBF indicating that the data should be delayed by the interleave length. The control circuit 400 supplies the generated write address data IWA, which is sequential address data, to the interleave address conversion circuit 403. Further, the control circuit 400 supplies the generated sequential address data IAA to the address storage circuit 110 and also supplies the generated sequential address data IAA to the interleave address conversion circuit 403 as interleave long delay read address data IRA.
【0626】さらに、制御回路400は、後述するよう
に、制御回路60から供給される終結位置情報CNFT
と、終結期間情報CNFLと、終結ステート情報CNF
Dと、パンクチャ周期情報CNELと、パンクチャパタ
ーン情報CNEPとを入力すると、インターリーブ長情
報CINLに基づいて、インターリーバ無出力位置情報
CNOと、遅延インターリーブ開始位置信号CDSとを
生成するとともに、終結時刻情報CGTと、終結ステー
ト情報CGSと、消去位置情報CGEとを生成する。制
御回路400は、インターリーブ長分の時間の経過後
に、生成したこれらの情報を、それぞれ、インターリー
バ無出力位置情報INO、遅延インターリーブ開始位置
信号IDS、終結時刻情報IGTと、終結ステート情報
IGSと、消去位置情報IGEとして、フレームの先頭
に同期させてセレクタ12010に供給する。また、制御
回路400は、生成したインターリーバ無出力位置情報
CNOをアドレス選択回路405にも供給する。[0626] Further, as will be described later, the control circuit 400 outputs the end position information CNFT supplied from the control circuit 60.
, Termination period information CNFL, and termination state information CNF
When D, puncture cycle information CNEL, and puncture pattern information CNEP are input, interleaver non-output position information CNO and delay interleave start position signal CDS are generated based on interleave length information CINL, and termination time information is generated. It generates CGT, termination state information CGS, and erase position information CGE. The control circuit 400, after the lapse of the time corresponding to the interleave length, outputs the generated information as the interleaver non-output position information INO, the delay interleave start position signal IDS, the end time information IGT, and the end state information IGS, respectively. as an erasure position information IGE, to the selector 120 10 in synchronization with the beginning of the frame. The control circuit 400 also supplies the generated interleaver non-output position information CNO to the address selection circuit 405.
【0627】なお、後述するが、制御回路400により
発生されたシーケンシャルなアドレスデータである書き
込みアドレスデータIWAは、インターリーブモード信
号CDINが、当該インターリーバ100がインターリ
ーブ処理を行う旨を指示するものであった場合には、記
憶回路4071,4072,・・・,40716に対するデ
ータの書き込みに用いるアドレスデータとなるが、イン
ターリーブモード信号CDINが、当該インターリーバ
100がデインターリーブ処理を行う旨を指示するもの
であった場合には、記憶回路4071,4072,・・
・,40716からのデータの読み出しに用いるアドレス
データとなる。同様に、制御回路400により発生され
たシーケンシャルなアドレスデータIAAは、インター
リーブモード信号CDINが、当該インターリーバ10
0がインターリーブ処理を行う旨を指示するものであっ
た場合には、記憶回路4071,4072,・・・,40
716からのデータの読み出しに用いるランダムなアドレ
スデータをアドレス用記憶回路110から読み出すため
のものとなるが、インターリーブモード信号CDIN
が、当該インターリーバ100がデインターリーブ処理
を行う旨を指示するものであった場合には、記憶回路4
071,4072,・・・,40716に対するデータの書
き込みに用いるランダムなアドレスデータをアドレス用
記憶回路110から読み出すためのものとなる。As will be described later, the write address data IWA, which is sequential address data generated by the control circuit 400, indicates that the interleave mode signal CDIN indicates that the interleaver 100 performs an interleave process. If the the storage circuits 407 1, 407 2, ..., but the address data used for writing data to 407 16, the interleave mode signal CDIN is, instructs the relevant interleaver 100 performs deinterleaving , The storage circuits 407 1 , 407 2 ,.
-, the address data is used for reading data from 407 16. Similarly, the sequential address data IAA generated by the control circuit 400 corresponds to the interleaver mode
If 0 indicates that interleave processing is to be performed, the storage circuits 407 1 , 407 2 ,.
Although the intended for reading a random address data from the address storage circuit 110 used for reading data from 7 16, interleave mode signal CDIN
Indicates that the interleaver 100 performs the deinterleave processing,
07 1, 407 2, ..., it becomes for reading random address data used for writing data to 407 16 from the address storage circuit 110.
【0628】また、制御回路400は、書き込みアドレ
スと読み出しアドレスとを発生する際には、図示しない
カウンタによりカウントアップしていくことによって、
シーケンシャルなアドレスデータを発生するが、書き込
みアドレス用のカウンタと、読み出しアドレス用のカウ
ンタとは、後述するが、個別に設けられるものである。The control circuit 400 counts up by a counter (not shown) when generating a write address and a read address.
Although sequential address data is generated, a write address counter and a read address counter are individually provided, as will be described later.
【0629】遅延アドレス発生回路401は、制御回路
60から供給されるインターリーブ長情報CINLに基
づいて、遅延用のアドレスデータを発生する。遅延アド
レス発生回路401は、発生した書き込み用のアドレス
データである遅延用書き込みアドレスデータDWAと、
読み出し用のアドレスデータである遅延用読み出しアド
レスデータDRAとを遅延アドレス変換回路404に供
給する。The delay address generating circuit 401 generates delay address data based on the interleave length information CINL supplied from the control circuit 60. The delay address generation circuit 401 includes delay write address data DWA, which is the generated write address data,
The delay read address data DRA that is the read address data is supplied to the delay address conversion circuit 404.
【0630】奇数長遅延補償回路402は、奇数長遅延
を補償するために設けられるものである。すなわち、イ
ンターリーバ100は、上述したように、遅延を行う際
には2バンクのRAMを用いて構成される。そして、イ
ンターリーバ100は、後述するように、各バンクの間
で1タイムスロット毎にデータの書き込み及び読み出し
を切り替えることから、遅延長、すなわち、インターリ
ーブ長の半分のタイムスロット分のワード数のRAMを
2バンク用いることによって、データの遅延を実現する
ことができる。しかしながら、インターリーバ100
は、この場合には、遅延長が偶数長に限定されることに
なる。そこで、奇数長遅延補償回路402は、奇数長遅
延に対応するために設けられるものであって、制御回路
60から供給されるインターリーブ長情報CINLに基
づいて、偶数長遅延を行う場合には、データTDIに対
して、RAMによる遅延のみを行い、奇数長遅延を行う
場合には、データTDIに対して、RAMによる遅延長
−1分の遅延と、レジスタによる1タイムスロット分の
遅延を行うように、遅延の対象とするデータであるデー
タTDIを選択する。The odd length delay compensation circuit 402 is provided to compensate for odd length delay. That is, as described above, the interleaver 100 is configured using two banks of RAMs when performing the delay. As described later, the interleaver 100 switches between writing and reading of data for each time slot between the banks, so that the delay length, that is, the RAM of the number of words corresponding to half the time slot of the interleave length is used. Can be realized by using two banks. However, interleaver 100
In this case, the delay length is limited to an even length. Therefore, the odd-length delay compensation circuit 402 is provided to cope with the odd-length delay, and when performing even-length delay based on the interleave length information CINL supplied from the control circuit 60, In the case where only the delay by the RAM is performed on the TDI and the odd-length delay is performed, the delay of the data TDI by the delay length of −1 and the delay of the register by one time slot are performed. , The data TDI which is the data to be delayed is selected.
【0631】具体的には、奇数長遅延補償回路402
は、データTDIが6系統のデータTDI0,TDI
1,TDI2,TDI3,TDI4,TDI5からなる
ものとすると、例えば図53に示すように、6個のレジ
スタ4101,4102,4103,4104,4105,
4106と、6個のセレクタ4111,4112,41
13,4114,4115,4116とを有するものとして
実現することができる。Specifically, the odd-number length delay compensation circuit 402
Are data TDI0 and TDI of 6 systems
1, TDI2, TDI3, TDI4 and TDI5, for example, as shown in FIG. 53, six registers 410 1 , 410 2 , 410 3 , 410 4 , 410 5 ,
410 6 and six selectors 411 1 , 411 2 , 41
1 3, 411 4, 411 5, 411 6 and can be implemented as having.
【0632】レジスタ4101は、データTDI0を入
力すると、このデータTDI0を1タイムスロット分だ
け保持する。レジスタ4101は、保持したデータDD
D0をセレクタ4111に供給する。The register 410 1 receives the data TDI0, and holds the data TDI0 for one time slot. The register 410 1 stores the held data DD
D0 and supplies to the selector 411 1.
【0633】レジスタ4102は、データTDI1を入
力すると、このデータTDI1を1タイムスロット分だ
け保持する。レジスタ4102は、保持したデータDD
D1をセレクタ4112に供給する。The register 410 2 receives the data TDI1, and holds the data TDI1 for one time slot. The register 410 2 stores the held data DD
D1 and supplies to the selector 411 2.
【0634】レジスタ4103は、データTDI2を入
力すると、このデータTDI2を1タイムスロット分だ
け保持する。レジスタ4103は、保持したデータDD
D2をセレクタ4113に供給する。The register 410 3 receives the data TDI2 and holds the data TDI2 for one time slot. The register 410 3 stores the held data DD
D2 and supplies to the selector 411 3.
【0635】レジスタ4104は、データTDI3を入
力すると、このデータTDI3を1タイムスロット分だ
け保持する。レジスタ4104は、保持したデータDD
D3をセレクタ4114に供給する。[0635] Upon receiving the data TDI3, the register 410 4 holds the data TDI3 for one time slot. The register 410 4 stores the held data DD
D3 and supplied to the selector 411 4.
【0636】レジスタ4105は、データTDI4を入
力すると、このデータTDI4を1タイムスロット分だ
け保持する。レジスタ4105は、保持したデータDD
D4をセレクタ4115に供給する。[0636] When the data TDI4 is input, the register 410 5 holds the data TDI4 for one time slot. The register 410 5 stores the held data DD.
D4 and supplies to the selector 411 5.
【0637】レジスタ4106は、データTDI5を入
力すると、このデータTDI5を1タイムスロット分だ
け保持する。レジスタ4106は、保持したデータDD
D5をセレクタ4116に供給する。[0637] Register 410 6 inputs the data TDI5, holds this data TDI5 only one time slot. Register 410 6 holds data DD
D5 supplies to the selector 411 6.
【0638】セレクタ4111は、インターリーブ長情
報CINLに基づいて、レジスタ4101から供給され
るデータDDD0と、データTDI0とのうち、いずれ
か一方を選択する。具体的には、セレクタ4111は、
インターリーブ長が偶数長であった場合には、データT
DI0を選択する。セレクタ4111は、選択したデー
タDS0を、データD0として入力データ選択回路40
6に供給する。なお、このセレクタ4111に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。[0638] The selector 411 1, based on the interleaving length information CINL, the data DDD0 supplied from the register 410 1, of the data TDI0, selects either. Specifically, the selector 411 1
If the interleave length is even, the data T
Select DI0. The selector 411 1 uses the selected data DS0 as the data D0,
6 Needless to say, the interleave length information CINL input to the selector 411 1 is actually the least significant bit of the bit string representing the interleave length information CINL.
【0639】セレクタ4112は、インターリーブ長情
報CINLに基づいて、レジスタ4102から供給され
るデータDDD1と、データTDI1とのうち、いずれ
か一方を選択する。具体的には、セレクタ4112は、
インターリーブ長が偶数長であった場合には、データT
DI1を選択する。セレクタ4112は、選択したデー
タDS1を、データD1として入力データ選択回路40
6に供給する。なお、このセレクタ4112に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。[0639] The selector 411 2, based on the interleaving length information CINL, the data DDD1 supplied from the register 410 2, of the data TDI1, selects either. Specifically, the selector 411 2
If the interleave length is even, the data T
Select DI1. The selector 411 2 converts the selected data DS1 into the input data selection circuit 40 as the data D1.
6 Incidentally, the interleaving length information CINL inputted to the selector 411 2, in fact, it is needless to say that sufficient least significant bit of the bit string indicating the interleaving length information CINL.
【0640】セレクタ4113は、インターリーブ長情
報CINLに基づいて、レジスタ4103から供給され
るデータDDD2と、データTDI2とのうち、いずれ
か一方を選択する。具体的には、セレクタ4113は、
インターリーブ長が偶数長であった場合には、データT
DI2を選択する。セレクタ4113は、選択したデー
タDS2を、データD2として入力データ選択回路40
6に供給する。なお、このセレクタ4113に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。[0640] The selector 411 3 selects one of the data DDD2 supplied from the register 410 3 and the data TDI2 based on the interleave length information CINL. Specifically, the selector 411 3
If the interleave length is even, the data T
Select DI2. The selector 411 3 uses the selected data DS2 as the data D2 as input data selection circuit 40.
6 Incidentally, the interleaving length information CINL inputted to the selector 411 3, in fact, it is needless to say that sufficient least significant bit of the bit string indicating the interleaving length information CINL.
【0641】セレクタ4114は、インターリーブ長情
報CINLに基づいて、レジスタ4104から供給され
るデータDDD3と、データTDI3とのうち、いずれ
か一方を選択する。具体的には、セレクタ4114は、
インターリーブ長が偶数長であった場合には、データT
DI3を選択する。セレクタ4114は、選択したデー
タDS3を、データD3として入力データ選択回路40
6に供給する。なお、このセレクタ4114に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。[0641] The selector 411 4 selects one of the data DDD3 and the data TDI3 supplied from the register 410 4 based on the interleave length information CINL. Specifically, the selector 411 4
If the interleave length is even, the data T
Select DI3. The selector 411 4 converts the selected data DS3 into the input data selection circuit 40 as the data D3.
6 Incidentally, the interleaving length information CINL inputted to the selector 411 4 is in fact, it is needless to say that sufficient least significant bit of the bit string indicating the interleaving length information CINL.
【0642】セレクタ4115は、インターリーブ長情
報CINLに基づいて、レジスタ4105から供給され
るデータDDD4と、データTDI4とのうち、いずれ
か一方を選択する。具体的には、セレクタ4115は、
インターリーブ長が偶数長であった場合には、データT
DI4を選択する。セレクタ4115は、選択したデー
タDS4を、データD4として入力データ選択回路40
6に供給する。なお、このセレクタ4115に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。[0641] The selector 411 5 selects one of the data DDD4 and the data TDI4 supplied from the register 410 5 based on the interleave length information CINL. Specifically, the selector 411 5
If the interleave length is even, the data T
Select DI4. The selector 411 5 converts the selected data DS4 into the input data selection circuit 40 as data D4.
6 Note that it goes without saying that the interleave length information CINL input to the selector 411 5 is actually the least significant bit of the bit string representing the interleave length information CINL.
【0643】セレクタ4116は、インターリーブ長情
報CINLに基づいて、レジスタ4106から供給され
るデータDDD5と、データTDI5とのうち、いずれ
か一方を選択する。具体的には、セレクタ4116は、
インターリーブ長が偶数長であった場合には、データT
DI5を選択する。セレクタ4116は、選択したデー
タDS5を、データD5として入力データ選択回路40
6に供給する。なお、このセレクタ4116に入力され
るインターリーブ長情報CINLは、実際には、当該イ
ンターリーブ長情報CINLを表すビット列の最下位ビ
ットで足りることはいうまでもない。[0643] The selector 411 6, based on the interleaving length information CINL, the data DDD5 supplied from the register 410 6, among the data TDI5, selects either. Specifically, the selector 411 6
If the interleave length is even, the data T
Select DI5. The selector 411 6 converts the selected data DS5 as the data D5 into the input data selection circuit 40.
6 Needless to say, the interleave length information CINL input to the selector 411 6 is actually the least significant bit of the bit string representing the interleave length information CINL.
【0644】このような奇数長遅延補償回路402は、
データTDIを入力すると、偶数長遅延の場合には、デ
ータTDIをレジスタを通さないで出力し、奇数長遅延
の場合には、データTDIをレジスタにより1タイムス
ロットだけ保持してから出力する。[0644] Such an odd-number length delay compensation circuit 402
When the data TDI is input, the data TDI is output without passing through the register in the case of an even-length delay, and the data TDI is output after being held for one time slot by a register in the case of an odd-length delay.
【0645】インターリーブアドレス変換回路403
は、外部から供給されるインターリーブモード信号CD
INと、制御回路60から供給されるインターリーバタ
イプ情報CINT及びインターリーブ長だけ遅延すべき
旨を示す動作モード情報CBFとに基づいて、制御回路
400から供給されるシーケンシャルなアドレスデータ
である書き込みアドレスデータIWA及びインターリー
ブ長遅延読み出しアドレスデータIRAと、アドレス用
記憶回路110から供給されるランダムなアドレスデー
タである読み出しアドレスデータADAとのうち、所望
のアドレスデータを選択し、インターリーブ用のアドレ
スデータに変換する。インターリーブアドレス変換回路
403は、変換して得られた例えば6系統のアドレスデ
ータAA0,BA0,AA1,BA1,AA2,BA2
をアドレス選択回路405に供給する。また、インター
リーブアドレス変換回路403は、入力した情報に基づ
いて、出力データ選択回路408における選択動作を指
示するための例えば4系統の制御信号IOBS,IOB
P0,IOBP1,IOBP2を生成し、これらの制御
信号を出力データ選択回路408に供給する。[0645] Interleave address conversion circuit 403
Is an externally supplied interleaved mode signal CD
Write address data, which is sequential address data supplied from the control circuit 400, based on the IN, the interleaver type information CINT supplied from the control circuit 60, and the operation mode information CBF indicating that the delay should be delayed by the interleave length. Of the IWA and interleave length delayed read address data IRA and the read address data ADA which is random address data supplied from the address storage circuit 110, desired address data is selected and converted to interleave address data. . The interleave address conversion circuit 403 converts, for example, six systems of address data AA0, BA0, AA1, BA1, AA2, and BA2 obtained by the conversion.
Is supplied to the address selection circuit 405. Further, the interleave address conversion circuit 403 outputs, for example, four control signals IOBS and IOB for instructing a selection operation in the output data selection circuit 408 based on the input information.
P0, IOBP1, and IOBP2 are generated, and these control signals are supplied to the output data selection circuit 408.
【0646】遅延アドレス変換回路404は、遅延アド
レス発生回路401から供給される遅延用書き込みアド
レスデータDWAと、遅延用読み出しアドレスデータD
RAとのうち、所望のアドレスデータを選択し、遅延用
のアドレスデータに変換する。遅延アドレス変換回路4
04は、変換して得られた例えば2系統のアドレスデー
タDAA,DBAをアドレス選択回路405に供給す
る。また、遅延アドレス変換回路404は、入力した情
報に基づいて、出力データ選択回路408における選択
動作を指示するための例えば2系統の制御信号DOB
S,DOBPを生成し、これらの制御信号を出力データ
選択回路408に供給する。The delay address conversion circuit 404 includes the delay write address data DWA supplied from the delay address generation circuit 401 and the delay read address data D.
The desired address data is selected from the RA and converted to delay address data. Delay address conversion circuit 4
04 supplies the converted address data DAA and DBA to the address selection circuit 405, for example. In addition, the delay address conversion circuit 404 is, for example, a two-system control signal DOB for instructing a selection operation in the output data selection circuit 408 based on the input information.
S, DOBP are generated, and these control signals are supplied to the output data selection circuit 408.
【0647】アドレス選択回路405は、制御回路60
から供給されるインターリーバタイプ情報CINTと、
制御回路400から供給されるインターリーバ無出力位
置情報CNOとに基づいて、インターリーブアドレス変
換回路403から供給されるアドレスデータAA0,B
A0,AA1,BA1,AA2,BA2と、遅延アドレ
ス変換回路404から供給されるアドレスデータDA
A,DBAとのうち、記憶回路4071,4072,・・
・,40716に分配するアドレスデータを選択する。ア
ドレス選択回路405は、選択したアドレスデータAR
00,AR01,・・・,AR15を、それぞれ、記憶
回路4071,4072,・・・,40716に供給する。[0647] The address selection circuit 405
Interleaver type information CINT supplied from
Based on the interleaver non-output position information CNO supplied from the control circuit 400, the address data AA0 and B supplied from the interleave address conversion circuit 403 are used.
A0, AA1, BA1, AA2, and BA2, and address data DA supplied from the delay address conversion circuit 404.
A and DBA, storage circuits 407 1 , 407 2 ,.
· To select the address data to be distributed to 407 16. The address selection circuit 405 outputs the selected address data AR
00, AR01, ..., the AR15, respectively, the memory circuits 407 1, 407 2, ..., and supplies the 407 16.
【0648】また、アドレス選択回路405には、イン
ターリーバタイプ情報CINTと、インターリーバ無出
力位置情報CNOとの他に、図示しないが、制御回路4
00により生成され且つインターリーブアドレス変換回
路405を経て入力される制御信号であって、インター
リーブ又はデインターリーブを行う際における記憶回路
4071,4072,・・・,40716に対する書き込み
許可信号や書き込み用のバンクを示す信号と、遅延アド
レス変換回路404により生成される制御信号であっ
て、遅延を行う際における記憶回路4071,4072,
・・・,40716に対する書き込み許可信号や書き込み
用のバンクを示す信号とが入力される。アドレス選択回
路405は、これらの情報に基づいて、記憶回路407
1,4072,・・・,40716に対する書き込み許可信
号XWEと、記憶回路4071,4072,・・・,40
716に対するクロック信号を阻止するためのクロック阻
止(clock inhibit)信号IHと、記憶回路4071,4
072,・・・,40716に対するデータの書き込みを
いわゆるパーシャルライト(partial write)として行
わせるためのパーシャルライト制御信号PWとを生成す
る。アドレス選択回路405は、これらの書き込み許可
信号XWE、クロック阻止信号IH及びパーシャルライ
ト制御信号PWを、記憶回路4071,4072,・・
・,40716に供給する。The address selection circuit 405 includes, in addition to the interleaver type information CINT and the interleaver non-output position information CNO, a control circuit 4 (not shown).
00 a control signal input through the generated and interleave address conversion circuit 405, the memory circuit 407 1 at the time of performing the interleaving or de-interleaving, 407 2, ..., the write enable signal and a write to 407 16 And a control signal generated by the delay address conversion circuit 404, the storage circuits 407 1 , 407 2 ,.
..., and a signal indicating the bank of write enable signal and for writing to 407 16 is input. The address selection circuit 405, based on this information,
1, 407 2, ..., a write enable signal XWE for 407 16, storage circuit 407 1, 407 2, ..., 40
7 16 clock inhibit for blocking the clock signal to the (clock inhibit) signal the IH, storage circuits 407 1, 4
07 2, ..., to generate a partial write control signal PW for causing writing of data to 407 16 as a so-called partial write (partial write). The address selection circuit 405 converts these write enable signal XWE, clock block signal IH and partial write control signal PW into storage circuits 407 1 , 407 2 ,.
- and supplies to 407 16.
【0649】入力データ選択回路406には、セレクタ
1204から供給される例えば3系統のデータTII
0,TII1,TII2がデータI0,I1,I2とし
て入力されるとともに、奇数長遅延補償回路402から
供給されるデータD0,D1,D2,D3,D4,D5
が入力される。入力データ選択回路406は、外部から
供給されるインターリーブモード信号CDINと、制御
回路60から供給されるインターリーバタイプ情報CI
NT及びインターリーバ入出力置換情報CIPTとに基
づいて、データI0,I1,I2,D0,D1,D2,
D3,D4,D5のうち、記憶回路4071,4072,
・・・,40716に分配するデータを選択する。特に、
入力データ選択回路406は、入力したデータにインタ
ーリーブ又はデインターリーブを施す場合には、データ
I0,I1,I2を入力し、これらのデータI0,I
1,I2のうち、記憶回路4071,4072,・・・,
407 16に分配するデータを選択する。また、入力デー
タ選択回路406は、入力したデータを遅延させる場合
には、遅延用のデータD0,D1,D2,D3,D4,
D5を入力し、これらのデータD0,D1,D2,D
3,D4,D5のうち、記憶回路4071,4072,・
・・,40716に分配するデータを選択する。入力デー
タ選択回路406は、選択したデータIR00,IR0
1,・・・,IR15を、それぞれ、記憶回路40
71,4072,・・・,40716に供給する。The input data selection circuit 406 includes a selector
120Four, For example, three systems of data TII supplied from
0, TII1, and TII2 are data I0, I1, and I2.
And from the odd-length delay compensation circuit 402
Data D0, D1, D2, D3, D4, D5 supplied
Is entered. The input data selection circuit 406
Supplied interleave mode signal CDIN and control
Interleaver type information CI supplied from circuit 60
Based on NT and interleaver input / output replacement information CIPT
Then, data I0, I1, I2, D0, D1, D2
Of the D3, D4, and D5, the storage circuit 4071, 407Two,
..., 40716Select the data to be distributed to In particular,
The input data selection circuit 406 interpolates the input data.
When performing interleaving or deinterleaving, the data
I0, I1, and I2 are input and these data I0, I2
1, I2, the storage circuit 4071, 407Two, ...,
407 16Select the data to be distributed to Also, input data
The data selection circuit 406 delays the input data
Include delay data D0, D1, D2, D3, D4.
D5, and these data D0, D1, D2, D
3, D4 and D5, the storage circuit 4071, 407Two,
.., 40716Select the data to be distributed to Input data
The data selection circuit 406 outputs the selected data IR00, IR0
,..., IR15 are stored in the storage circuit 40, respectively.
71, 407Two, ..., 40716To supply.
【0650】なお、この入力データ選択回路406は、
後述するように、複数シンボルに対してインターリーブ
を施す場合に、各シンボル間で相互に置換する機能を有
する。すなわち、入力データ選択回路406は、インタ
ーリーバ入出力置換情報CIPTに基づいて、入力した
データI0,I1,I2について、各シンボルの順序を
入れ替える機能を有する。The input data selection circuit 406
As will be described later, when interleaving is performed on a plurality of symbols, it has a function of replacing each symbol with each other. That is, the input data selection circuit 406 has a function of changing the order of each symbol for the input data I0, I1, and I2 based on the interleaver input / output replacement information CIPT.
【0651】記憶回路4071,4072,・・・,40
716は、それぞれ、パーシャルライト機能を有するRA
Mの他、複数のセレクタ等を有する。記憶回路40
71,4072,・・・,40716は、それぞれ、アドレ
ス選択回路405から供給されるアドレスデータAR0
0,AR01,・・・,AR15により指定されたアド
レスに対して、入力データ選択回路406から供給され
るデータIR00,IR01,・・・,IR15を書き
込み、記憶する。そして、記憶回路4071,4072,
・・・,40716は、それぞれ、アドレス選択回路40
5から供給されるアドレスデータAR00,AR01,
・・・,AR15により指定されたアドレスから、記憶
しているデータを読み出し、データOR00,OR0
1,・・・,OR15として出力データ選択回路408
に供給する。このとき、記憶回路4071,4072,・
・・,40716は、それぞれ、アドレス選択回路405
から供給される書き込み許可信号XWEに基づいて、デ
ータの書き込みを開始する。また、記憶回路4071,
4072,・・・,40716は、それぞれ、クロック阻
止信号IHに基づいて、書き込み及び/又は読み出しを
含む一切の動作を停止することもできる。The storage circuits 407 1 , 407 2 ,..., 40
RAs 16 each having a partial write function
M and a plurality of selectors and the like. Storage circuit 40
7 1, 407 2, ..., 407 16, respectively, the address data AR0 supplied from the address selection circuit 405
The data IR00, IR01,..., IR15 supplied from the input data selection circuit 406 are written and stored at the addresses specified by 0, AR01,. Then, the storage circuits 407 1 , 407 2 ,
, 407 16 are address selection circuits 40
5, the address data AR00, AR01,
.., Read stored data from the address specified by AR15, and read data OR00, OR0
Output data selection circuit 408 as OR15
To supply. At this time, the storage circuits 407 1 , 407 2 ,.
.., 407 16 are address selection circuits 405, respectively.
Starts writing data based on the write enable signal XWE supplied from the device. Further, the storage circuits 407 1 ,
407 2, ..., 407 16, respectively, based on the clock inhibit signal the IH, can also stop any operation, including writing and / or reading.
【0652】さらに、記憶回路4071,4072,・・
・,40716は、それぞれ、パーシャルライト制御信号
PWに基づいて、パーシャルライト機能によるデータの
書き込みを行うこともできる。すなわち、通常のRAM
においては、その書き込み動作は、あるアドレスが指定
された場合に、このアドレスに対応するビット数分のメ
モリセルが選択され、これらの全てのメモリセルに情報
を一度に書き込むことにより行われる。一方、パーシャ
ルライトのRAMにおいては、その書き込み動作は、選
択された全てのメモリセルに情報を一度に書き込むもの
ではなく、アドレスにより選択されたメモリセルのう
ち、任意のビットのメモリセルにのみ書き込むことによ
り行われる。記憶回路4071,4072,・・・,40
716は、それぞれ、このようなパーシャルライト機能を
有するRAMを有しており、パーシャルライト制御信号
PWに基づいて、指定アドレスの一部分への情報の書き
込みを行うこともできる。Further, the storage circuits 407 1 , 407 2 ,.
-, 407 16, respectively, on the basis of the partial write control signal PW, it is also possible to perform writing of data by the partial write function. That is, a normal RAM
In, the write operation is performed by, when a certain address is specified, selecting memory cells for the number of bits corresponding to this address and writing information to all of these memory cells at once. On the other hand, in a partial write RAM, the write operation does not write information to all the selected memory cells at once, but only writes to an arbitrary bit of the memory cells selected by the address. This is done by: Storage circuits 407 1 , 407 2 ,..., 40
7 16, respectively, has a RAM having such a partial write function, based on the partial write control signal PW, it is also possible to write information to a portion of the specified address.
【0653】インターリーバ100は、これらの記憶回
路4071,4072,・・・,40716に対するデータ
の書き込み及び/又は読み出しを制御することによっ
て、インターリーブ処理及びデインターリーブ処理、並
びに、受信値の遅延処理を実現することができる。[0653] interleaver 100, these storage circuits 407 1, 407 2, ..., by controlling the writing and / or reading data to 407 16, interleaving and deinterleaving, as well, the received value Delay processing can be realized.
【0654】具体的には、記憶回路4071,4072,
・・・,40716は、それぞれ、例えば図54に示すよ
うに、インバータ420と、5つのセレクタ421,4
22,423,425,426と、パーシャルライト機
能付きのRAM424とを有するものとして実現するこ
とができる。なお、同図においては、記憶回路407と
総称する。また、同図においては、アドレス選択回路4
05から供給されるアドレスデータAR00,AR0
1,・・・,AR15をアドレスデータARと総称する
とともに、入力データ選択回路406から供給されるデ
ータIR00,IR01,・・・,IR15をデータI
Rと総称するものとし、さらに、出力データ選択回路4
08に供給するデータOR00,OR01,・・・,O
R15をデータORと総称するものとする。Specifically, the storage circuits 407 1 , 407 2 ,
, 407 16 are an inverter 420 and five selectors 421, 4 as shown in FIG. 54, for example.
22, 423, 425, 426 and a RAM 424 with a partial write function. Note that, in FIG. Further, in FIG.
Address data AR00, AR0 supplied from the
, AR15 are collectively referred to as address data AR, and data IR00, IR01,.
R, and the output data selection circuit 4
08, data OR00, OR01,.
R15 is generically called data OR.
【0655】インバータ420は、アドレスデータAR
の最上位ビットを入力し、この最上位ビットを反転す
る。インバータ420は、反転して得られた反転ビット
IARをセレクタ421に供給する。[0655] The inverter 420 has the address data AR
, And inverts the most significant bit. The inverter 420 supplies the inverted bit IAR obtained by inversion to the selector 421.
【0656】セレクタ421は、アドレス選択回路40
5から供給されるパーシャルライト制御信号PWに基づ
いて、インバータ420から供給される反転ビットIA
Rと、値が“0”であるビットとのうち、いずれか一方
を選択し、1ビットのデータHPWとして出力する。具
体的には、セレクタ421は、パーシャルライト制御信
号PWが、パーシャルライト機能によるデータの書き込
みを指示するものであった場合には、反転ビットIAR
を選択する。このセレクタ421により選択されたデー
タHPWは、例えば8ビットにパラレル変換され、デー
タVIHとしてRAM424に供給される。The selector 421 is connected to the address selection circuit 40
5 based on the partial write control signal PW supplied from the inverter 420, and the inverted bit IA supplied from the inverter 420.
One of R and a bit whose value is "0" is selected and output as 1-bit data HPW. Specifically, when the partial write control signal PW instructs data writing by the partial write function, the selector 421 outputs the inverted bit IAR.
Select The data HPW selected by the selector 421 is parallel-converted into, for example, 8 bits and supplied to the RAM 424 as data VIH.
【0657】セレクタ422は、アドレス選択回路40
5から供給されるパーシャルライト制御信号PWに基づ
いて、アドレスデータARの最上位ビットと、値が
“0”であるビットとのうち、いずれか一方を選択し、
1ビットのデータLPWとして出力する。具体的には、
セレクタ422は、パーシャルライト制御信号PWが、
パーシャルライト機能によるデータの書き込みを指示す
るものであった場合には、アドレスデータARの最上位
ビットを選択する。このセレクタ422により選択され
たデータLPWは、例えば8ビットにパラレル変換さ
れ、データVILとしてRAM424に供給される。[0657] The selector 422 is connected to the address selection circuit 40.
5 selects one of the most significant bit of the address data AR and the bit whose value is “0” based on the partial write control signal PW supplied from
Output as 1-bit data LPW. In particular,
The selector 422 determines whether the partial write control signal PW
If the instruction is to instruct data writing by the partial write function, the most significant bit of the address data AR is selected. The data LPW selected by the selector 422 is parallel-converted into, for example, 8 bits and supplied to the RAM 424 as data VIL.
【0658】セレクタ423には、データIRが上位ビ
ットと下位ビットとに分割されて入力される。例えば、
セレクタ423には、データIRが16ビットからなる
場合には、上位8ビットのデータIR[15:8]と、
下位8ビットのデータIR[7:0]が入力される。セ
レクタ423は、アドレス選択回路405から供給され
るパーシャルライト制御信号PWに基づいて、データI
Rの上位ビットと下位ビットとのうち、いずれか一方を
選択する。具体的には、セレクタ423は、パーシャル
ライト制御信号PWが、パーシャルライト機能によるデ
ータの書き込みを指示するものであった場合には、デー
タIRの下位ビットを選択する。このセレクタ423に
より選択されたデータIR1は、データIRの下位ビッ
トのデータIR0と束ねられ、データI(={IR1,
IR0})としてRAM424に供給される。[0658] Data IR is divided into upper bits and lower bits and input to selector 423. For example,
When the data IR consists of 16 bits, the selector 423 provides the upper 8 bits of data IR [15: 8],
Lower eight bits of data IR [7: 0] are input. The selector 423 outputs the data I based on the partial write control signal PW supplied from the address selection circuit 405.
Either the upper bit or the lower bit of R is selected. Specifically, when the partial write control signal PW instructs data writing by the partial write function, the selector 423 selects the lower bits of the data IR. The data IR1 selected by the selector 423 is bundled with the lower-order data IR0 of the data IR, and the data I (= {IR1,
IR0 #) is supplied to the RAM 424.
【0659】RAM424は、簡潔に言えば、アドレス
データARに基づいて、データIRの書き込み及びデー
タORの読み出しを行うものであるが、上述したよう
に、パーシャルライト機能を有することから、単純に、
アドレスデータAR及びデータIRを入力し、データO
Rを出力する構成とはなっていない。The RAM 424 simply writes the data IR and reads the data OR based on the address data AR. However, as described above, the RAM 424 has a partial write function.
Address data AR and data IR are input, and data O
It is not configured to output R.
【0660】RAM424には、アドレス選択回路40
5から供給される書き込み許可信号XWE及びクロック
阻止信号IHが供給される。RAM424は、書き込み
許可信号XWEが入力されると、データの書き込みが可
能な状態となる。RAM424には、アドレスデータA
Rの最上位ビットを除いたデータであるアドレスデータ
IAと、データVIH,VILとに基づいて、データI
(={IR1,IR0})が書き込まれる。また、RA
M424からは、アドレスデータIAと、データVI
H,VILとに基づいて、データOH,OLが読み出さ
れる。これらのデータOH,OLは、ともに、セレクタ
425,426に供給される。また、RAM424は、
クロック阻止信号IHが入力されると、書き込み及び/
又は読み出しを含む一切の動作を停止する。[0660] The RAM 424 contains the address selection circuit 40
5, a write enable signal XWE and a clock blocking signal IH. When the write permission signal XWE is input, the RAM 424 enters a state in which data can be written. The RAM 424 stores address data A
R based on address data IA, which is data excluding the most significant bit of R, and data VIH and VIL.
(= {IR1, IR0}) is written. Also, RA
From M424, the address data IA and the data VI
Data OH and OL are read based on H and VIL. These data OH and OL are both supplied to the selectors 425 and 426. Also, the RAM 424
When the clock blocking signal IH is input, the write and / or
Alternatively, stop all operations including reading.
【0661】なお、RAM424に対して入出力される
各データの詳細については後述するものとする。The details of each data input / output to / from the RAM 424 will be described later.
【0662】セレクタ425は、セレクタ422から供
給されたデータLPWに所定の遅延が施されたデータL
PDに基づいて、RAM424から供給されるデータO
H,OLのうち、いずれか一方を選択し、データSOH
として出力する。具体的には、セレクタ425は、デー
タLPDが“0”であった場合には、データOHを選択
し、データLPDが“1”であった場合には、データO
Lを選択する。すなわち、セレクタ425は、パーシャ
ルライト機能によるデータの書き込み及び読み出しを考
慮し、アドレス方向で、上位ビットのデータ又は下位ビ
ットのデータのうちのいずれを出力すべきかを決定する
ために設けられるものである。The selector 425 outputs the data LW obtained by delaying the data LPW supplied from the selector 422 with a predetermined delay.
The data O supplied from the RAM 424 based on the PD
H or OL is selected, and the data SOH
Output as Specifically, the selector 425 selects the data OH when the data LPD is “0”, and selects the data O when the data LPD is “1”.
Select L. That is, the selector 425 is provided to determine which of the higher-order bit data and the lower-order bit data should be output in the address direction in consideration of data writing and reading by the partial write function. .
【0663】セレクタ426は、セレクタ422から供
給されたデータLPWに所定の遅延が施されたデータL
PDに基づいて、RAM424から供給されるデータO
H,OLのうち、いずれか一方を選択し、データSOL
として出力する。具体的には、セレクタ426は、デー
タLPDが“0”であった場合には、データOLを選択
し、データLPDが“1”であった場合には、データO
Hを選択する。すなわち、セレクタ426は、セレクタ
425と同様に、パーシャルライト機能によるデータの
書き込み及び読み出しを考慮し、アドレス方向で、上位
ビットのデータ又は下位ビットのデータのうちのいずれ
を出力すべきかを決定するために設けられるものであ
る。The selector 426 outputs the data LW obtained by delaying the data LPW supplied from the selector 422 with a predetermined delay.
The data O supplied from the RAM 424 based on the PD
One of H and OL is selected, and data SOL is selected.
Output as Specifically, the selector 426 selects the data OL when the data LPD is “0”, and selects the data OL when the data LPD is “1”.
Select H. That is, similarly to the selector 425, the selector 426 determines whether to output higher-order bit data or lower-order bit data in the address direction in consideration of data writing and reading by the partial write function. It is provided in.
【0664】なお、セレクタ425により選択されたデ
ータSOHと、セレクタ426により選択されたデータ
SOLとは、データOR(={SOH,SOL})とし
て、出力データ選択回路408に供給される。The data SOH selected by the selector 425 and the data SOL selected by the selector 426 are supplied to the output data selection circuit 408 as data OR (= {SOH, SOL}).
【0665】このような記憶回路4071,4072,・
・・,40716は、それぞれ、アドレスデータAR0
0,AR01,・・・,AR15に基づいて、データI
R00,IR01,・・・,IR15の書き込み、及
び、データOR00,OR01,・・・,OR15の読
み出しを行う。The storage circuits 407 1 , 407 2 ,.
.., 407 16 are address data AR0, respectively.
0, AR01,..., AR15.
, IR15, and reading of data OR00, OR01, ..., OR15.
【0666】なお、記憶回路4071,4072,・・
・,40716は、それぞれ、上述したように、パーシャ
ルライト機能によるデータの書き込みを可能とするが、
これについては後述する。The storage circuits 407 1 , 407 2 ,...
, 407 16 enable data writing by the partial write function, as described above.
This will be described later.
【0667】出力データ選択回路408は、外部から供
給されるインターリーブモード信号CDINと、制御回
路60から供給されるインターリーバタイプ情報CIN
T及びインターリーバ入出力置換情報CIPTと、イン
ターリーブアドレス変換回路403から供給される制御
信号IOBS,IOBP0,IOBP1,IOBP2
と、遅延アドレス変換回路404から供給される制御信
号DOBS,DOBPとに基づいて、記憶回路40
71,4072,・・・,40716のそれぞれから供給さ
れるデータOR00,OR01,・・・,OR15のう
ち、出力すべきデータを選択する。出力データ選択回路
408は、入力したデータにインターリーブ又はデイン
ターリーブを施した場合には、選択したデータを、例え
ば3系統のインターリーバ出力データIIO0,IIO
1,IIO2として、それぞれ、セレクタ1207に供
給する。また、出力データ選択回路408は、入力した
データを遅延させた場合には、選択したデータを、例え
ば6系統のインターリーブ長遅延受信値IDO0,ID
O1,IDO2,IDO3,IDO4,IDO5とし
て、それぞれ、セレクタ1206に供給する。The output data selection circuit 408 has an interleave mode signal CDIN supplied from the outside and interleaver type information CIN supplied from the control circuit 60.
T and interleaver input / output replacement information CIPT, and control signals IOBS, IOBP0, IOBP1, IOBP2 supplied from the interleave address conversion circuit 403.
And the control signals DOBS, DOBP supplied from the delay address conversion circuit 404,
7 1, 407 2, ..., 407 16 of the data supplied from the respective OR00, OR01, ..., of OR15, selects data to be output. When the input data is interleaved or deinterleaved, the output data selection circuit 408 converts the selected data into, for example, three-system interleaver output data IIO0, IIO.
1, as IIO2, respectively, to the selector 120 7. Further, when the input data is delayed, the output data selection circuit 408 converts the selected data into, for example, six-system interleave length delayed reception values IDO0, IDO.
O1, IDO2, IDO3, IDO4, as IDO5, respectively, to the selector 120 6.
【0668】なお、この出力データ選択回路408は、
後述するように、複数シンボルに対してデインターリー
ブを施す場合に、各シンボル間で相互に置換する機能を
有する。すなわち、出力データ選択回路408は、イン
ターリーバ入出力置換情報CIPTに基づいて、出力す
るインターリーバ出力データIIO0,IIO1,II
O2について、各シンボルの順序を入れ替える機能を有
する。The output data selection circuit 408 is
As will be described later, when deinterleaving is performed on a plurality of symbols, it has a function of replacing each symbol with each other. That is, output data selection circuit 408 outputs interleaver output data IIO0, IIO1, II based on interleaver input / output replacement information CIPT.
O2 has a function of changing the order of each symbol.
【0669】以上説明したインターリーバ100は、イ
ンターリーブ処理を行う場合には、制御回路400によ
り発生したシーケンシャルなアドレスデータである書き
込みアドレスデータIWAを用いて、アドレス選択回路
405によって、適切な記憶回路4071,4072,・
・・,40716にアドレスを分配するとともに、入力デ
ータ選択回路406によって、データI0,I1,I2
を適切な記憶回路4071,4072,・・・,40716
にアドレスを分配し、これらの記憶回路407 1,40
72,・・・,40716にデータを書き込む。一方、イ
ンターリーバ100は、制御回路400により発生した
シーケンシャルなアドレスデータIAAに基づいてアド
レス用記憶回路110から読み出されたランダムなアド
レスデータである読み出しアドレスデータADAを用い
て、アドレス選択回路405によって、適切な記憶回路
4071,4072,・・・,40716にアドレスを分配
し、記憶回路4071,4072,・・・,40716に記
憶されているデータを読み出す。そして、インターリー
バ100は、出力データ選択回路408によって、適切
な記憶回路4071,4072,・・・,40716から出
力されるデータを選択し、インターリーバ出力データI
IO0,IIO1,IIO2として出力する。このよう
にすることによって、インターリーバ100は、インタ
ーリーブ処理を行うことができる。The interleaver 100 described above is
When performing the interleaving process, the control circuit 400
Write that is sequential address data
Address selecting circuit using embedded address data IWA
405 allows the appropriate storage circuit 4071, 407Two,
.., 40716Address, and input data.
The data I0, I1, I2
The appropriate storage circuit 4071, 407Two, ..., 40716
To the storage circuits 407 1, 40
7Two, ..., 40716Write data to On the other hand,
The interleaver 100 is generated by the control circuit 400
Address based on sequential address data IAA
Random address read from the
Using the read address data ADA
And an appropriate storage circuit by the address selection circuit 405.
4071, 407Two, ..., 40716Distribute addresses to
And the storage circuit 4071, 407Two, ..., 40716Written in
Read the stored data. And interleaving
The output data selection circuit 408
Storage circuit 4071, 407Two, ..., 40716Out of
Select the data to be input and select the interleaver output data I
Output as IO0, IIO1, IIO2. like this
In this way, the interleaver 100
Leave processing can be performed.
【0670】また、インターリーバ100は、デインタ
ーリーブ処理を行う場合には、制御回路400により発
生したシーケンシャルなアドレスデータIAAに基づい
てアドレス用記憶回路110から読み出されたランダム
なアドレスデータである読み出しアドレスデータADA
を用いて、アドレス選択回路405によって、適切な記
憶回路4071,4072,・・・,40716にアドレス
を分配するとともに、入力データ選択回路406によっ
て、データI0,I1,I2を適切な記憶回路40
71,4072,・・・,40716にアドレスを分配し、
これらの記憶回路4071,4072,・・・,40716
にデータを書き込む。一方、インターリーバ100は、
制御回路400により発生したシーケンシャルなアドレ
スデータである書き込みアドレスデータIWAを用い
て、アドレス選択回路405によって、適切な記憶回路
4071,4072,・・・,40716にアドレスを分配
し、記憶回路4071,4072,・・・,40716に記
憶されているデータを読み出す。そして、インターリー
バ100は、出力データ選択回路408によって、適切
な記憶回路4071,4072,・・・,40716から出
力されるデータを選択し、インターリーバ出力データI
IO0,IIO1,IIO2として出力する。このよう
にすることによって、インターリーバ100は、デイン
ターリーブ処理を行うことができる。[0670] When performing the deinterleave processing, the interleaver 100 reads random address data read from the address storage circuit 110 based on the sequential address data IAA generated by the control circuit 400. Address data ADA
, And 407 16 are distributed by the address selection circuit 405 to appropriate storage circuits 407 1 , 407 2 ,. Circuit 40
7 1, 407 2, ..., distributing addresses to 407 16,
These storage circuits 407 1 , 407 2 ,..., 407 16
Write data to On the other hand, the interleaver 100
Using a sequential address data generated by the control circuit 400 write address data IWA, the address selection circuit 405, the appropriate storage circuits 407 1, 407 2, ..., distributing addresses to 407 16, the memory circuit 407 1, 407 2, ..., it reads the data stored in the 407 16. Then, the interleaver 100, by the output data selection circuit 408, the appropriate storage circuits 407 1, 407 2, ..., select the data output from the 407 16, interleaver output data I
Output as IO0, IIO1, IIO2. By doing so, the interleaver 100 can perform the deinterleave processing.
【0671】さらに、インターリーバ100は、入力し
たデータを遅延させる場合には、制御回路400により
発生した書き込みアドレスデータIWAを用いて、アド
レス選択回路405によって、適切な記憶回路40
71,4072,・・・,40716にアドレスを分配する
とともに、入力データ選択回路406によって、データ
D0,D1,D2,D3,D4,D5を適切な記憶回路
4071,4072,・・・,40716にアドレスを分配
し、これらの記憶回路4071,4072,・・・,40
716にデータを書き込む。一方、インターリーバ100
は、制御回路400により発生したシーケンシャルなア
ドレスデータであるインターリーブ長遅延読み出しアド
レスデータIRAを用いて、アドレス選択回路405に
よって、適切な記憶回路4071,4072,・・・,4
0716にアドレスを分配し、記憶回路4071,40
72,・・・,40716に記憶されているデータを読み
出す。そして、インターリーバ100は、出力データ選
択回路408によって、適切な記憶回路4071,40
72,・・・,40716から出力されるデータを選択
し、インターリーブ長遅延受信値IDO0,IDO1,
IDO2,IDO3,IDO4,IDO5として出力す
る。このようにすることによって、インターリーバ10
0は、入力したデータを遅延させることができる。Further, when delaying the input data, the interleaver 100 uses the write address data IWA generated by the control circuit 400 to cause the address selection circuit 405 to operate the appropriate storage circuit 40.
7 1, 407 2, ..., 407 as well as distributing the address 16, the input data selecting circuit 406, the data D0, D1, D2, D3, D4, D5 appropriate storage circuits 407 1, 407 2, · .., 407 16 and distribute the addresses to these storage circuits 407 1 , 407 2 ,.
7 Write data to 16 . On the other hand, interleaver 100
, 4 using the interleave-length-delayed read address data IRA, which is sequential address data generated by the control circuit 400, by the address selection circuit 405 and appropriate storage circuits 407 1 , 407 2 ,.
07 16 distributes an address, the memory circuit 407 1, 40
7 2, ..., it reads the data stored in the 407 16. Then, the interleaver 100 uses the output data selection circuit 408 to store the appropriate storage circuits 407 1 and 4071.
7 2, ..., select the data output from the 407 16, interleaving length delayed received value IDO 0, IDO1,
Output as IDO2, IDO3, IDO4, IDO5. By doing so, the interleaver 10
A value of 0 can delay input data.
【0672】つぎに、インターリーバ100におけるR
AMの利用方法の具体例について説明する。Next, R in interleaver 100
A specific example of a method of using AM will be described.
【0673】要素復号器50は、データ用のRAMとし
て、インターリーバ100における記憶回路4071,
4072,・・・,40716のそれぞれが有する16個
のRAMを備え、アドレス用のRAMとして、アドレス
用記憶回路110が有する複数のRAMを備える。ここ
では、記憶回路4071,4072,・・・,40716の
それぞれが有する16個のRAMは、16ビット×40
96ワードの記憶容量を有するものとし、アドレス用記
憶回路110は、14ビット×4096ワードの記憶容
量を有する6個のRAMを備えるものとする。また、記
憶回路4071,4072,・・・,40716におけるR
AMを、それぞれ、RAMD01,D02,・・・,D
16と称するとともに、アドレス用記憶回路110にお
けるRAMを、RAMAと称するものとする。[0673] The element decoder 50 serves as a data RAM as the storage circuit 407 1 ,
407 2, ..., includes 16 RAM, each having a 407 16, as the RAM address, it comprises a plurality of RAM included in the address storage circuit 110. Here, the 16 RAMs of each of the storage circuits 407 1 , 407 2 ,..., 407 16 are 16 bits × 40
It is assumed that the memory has a storage capacity of 96 words, and the address storage circuit 110 includes six RAMs each having a storage capacity of 14 bits × 4096 words. In addition, R in the memory circuit 407 1, 407 2, ..., 407 16
AM, RAMD01, D02,..., D
16, and the RAM in the address storage circuit 110 is referred to as RAMA.
【0674】まず、1シンボルの入力データに対して、
ランダムインターリーブを施す例について説明する。こ
こでは、符号化装置1が、符号化率が“1/6以上”の
PCCCを行うものであり、入力されるデータの容量が
“16キロワード以下”であるものとする。First, for one symbol of input data,
An example in which random interleaving is performed will be described. Here, it is assumed that the encoding device 1 performs PCCC with an encoding rate of “1/6 or more” and that the capacity of input data is “16 kilowords or less”.
【0675】この場合、インターリーバ100は、1シ
ンボルのデータについてインターリーブを施すととも
に、6シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図55
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、12個のRAMD01,D0
2,D03,D04,D05,D06,D07,D0
8,D09,D10,D11,D12を遅延に用いると
ともに、同図(B)に示すように、残りの4つのRAM
D13,D14,D15,D16をインターリーブに用
いる。また、アドレス用のRAMとしては、同図(C)
に示すように、6個のRAMAのうち、任意の4つのR
AMAを用いればよい。したがって、インターリーバ1
00及びアドレス用記憶回路110は、同図(D)に示
すように、2つのRAMAを用いないことになる。In this case, the interleaver 100 needs to interleave the data of one symbol and delay the data of six symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
.., D16, 12 RAMs D01, D0
2, D03, D04, D05, D06, D07, D0
8, D09, D10, D11, and D12 are used for delay, and as shown in FIG.
D13, D14, D15, and D16 are used for interleaving. As the RAM for the address, FIG.
As shown in FIG. 7, out of the six RAMAs, any four R
AMA may be used. Therefore, interleaver 1
00 and the address storage circuit 110 do not use two RAMAs as shown in FIG.
【0676】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0,
B1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。More specifically, the interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D06, D09, D10, D1
3 and D14 are used as the above-mentioned bank A (A 0 , A 1 ), and the RAMs D03, D04, D07, D08, D11,
D12, D15 and D16 are connected to the above-mentioned bank B (B 0 ,
B 1 ). That is, the interleaver 100
Are RAMD01, D02, D05, D06, D09,
When data is written to D10, D13, and D14, the RAMs D03, D04, D07, D08,
Data is read from D11, D12, D15, D16, and RAMD03, D04, D07, D08, D11,
When data is written to D12, D15, and D16, the RAMs D01, D02, D05, D06,
Data is read from D09, D10, D13, D14.
【0677】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD01には、データD0,D1のうち、0乃至4キ
ロワード分のデータが書き込まれ、RAMD02には、
4乃至8キロワード分のデータが書き込まれる。また、
RAMD05,D06には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR04,AR
05に基づいて、入力データ選択回路406からデータ
IR04,IR05として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、データD2,D3のうち、0乃至4キロワード分の
データが書き込まれ、RAMD06には、4乃至8キロ
ワード分のデータが書き込まれる。さらに、RAMD0
9,D10には、それぞれ、アドレス選択回路405か
ら供給されるアドレスデータAR08,AR09に基づ
いて、入力データ選択回路406からデータIR08,
IR09として、遅延用のデータD4,D5が供給さ
れ、書き込まれる。このとき、RAMD09には、デー
タD4,D5のうち、0乃至4キロワード分のデータが
書き込まれ、RAMD10には、4乃至8キロワード分
のデータが書き込まれる。The RAMs D01 and D02 store the address data A supplied from the address selection circuit 405, respectively.
Based on R00 and AR01, the input data selection circuit 40
6, delay data D0 and D1 are supplied and written as data IR00 and IR01. At this time, R
The data of 0 to 4 kilowords of the data D0 and D1 is written in the AMD01, and the RAMD02 is written in the RAMD02.
Four to eight kilowords of data are written. Also,
Address data AR04 and AR data supplied from the address selection circuit 405 are stored in the RAMs D05 and D06, respectively.
Based on the data D05, the input data selection circuit 406 outputs data IR04 and IR05 as delay data D2 and D3.
Is supplied and written. At this time, data of 0 to 4 kilowords of the data D2 and D3 is written to the RAM D05, and data of 4 to 8 kilowords is written to the RAM D06. Further, RAMD0
9 and D10, the data IR08, IR08, from the input data selection circuit 406 based on the address data AR08, AR09 supplied from the address selection circuit 405, respectively.
Delay data D4 and D5 are supplied and written as IR09. At this time, data of 0 to 4 kilowords of the data D4 and D5 is written to the RAM D09, and data of 4 to 8 kilowords is written to the RAM D10.
【0678】これと同時に、RAMD03,D04,D
07,D08,D11,D12からは、それぞれ、記憶
しているデータが、データOR02,OR03,OR0
6,OR07,OR10,OR11として読み出され、
出力データ選択回路408に供給される。なお、データ
の読み出しは、データの書き込み時と同様に、アドレス
選択回路405から供給されるアドレスデータに基づい
て行われる。At the same time, RAMD03, D04, D
From 07, D08, D11, and D12, stored data are data OR02, OR03, and OR0, respectively.
6, OR07, OR10, OR11,
The data is supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0679】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD03には、データD0,D1のうち、0
乃至4キロワード分のデータが書き込まれ、RAMD0
4には、4乃至8キロワード分のデータが書き込まれ
る。また、RAMD07,D08には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
06,AR07に基づいて、入力データ選択回路406
からデータIR06,IR07として、遅延用のデータ
D2,D3が供給され、書き込まれる。このとき、RA
MD07には、データD2,D3のうち、0乃至4キロ
ワード分のデータが書き込まれ、RAMD08には、4
乃至8キロワード分のデータが書き込まれる。さらに、
RAMD11,D12には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR10,AR
11に基づいて、入力データ選択回路406からデータ
IR10,IR11として、遅延用のデータD4,D5
が供給され、書き込まれる。このとき、RAMD11に
は、データD4,D5のうち、0乃至4キロワード分の
データが書き込まれ、RAMD12には、4乃至8キロ
ワード分のデータが書き込まれる。Similarly, based on the address data AR02 and AR03 supplied from the address selection circuit 405, the RAMs D03 and D04 receive the delay data D0 and D1 as the data IR02 and IR03 from the input data selection circuit 406, respectively. Is supplied and written. At this time, the RAM D03 stores 0 of the data D0 and D1.
To 4 kilowords of data are written into RAMD0
4 is written with 4 to 8 kilowords of data. The RAMs D07 and D08 have address data AR supplied from the address selection circuit 405, respectively.
06, AR07, the input data selection circuit 406
, Delay data D2 and D3 are supplied and written as data IR06 and IR07. At this time, RA
Of the data D2 and D3, data of 0 to 4 kilowords is written into MD07, and 4D is written into RAMD08.
To 8 kilowords of data are written. further,
The RAMs D11 and D12 have address data AR10 and AR supplied from the address selection circuit 405, respectively.
11, delay data D 4, D 5 as data IR 10, IR 11 from input data selection circuit 406.
Is supplied and written. At this time, data of 0 to 4 kilowords of the data D4 and D5 is written to the RAMD11, and data of 4 to 8 kilowords is written to the RAMD12.
【0680】これと同時に、RAMD01,D02,D
05,D06,D09,D10からは、それぞれ、記憶
しているデータが、データOR00,OR01,OR0
4,OR05,OR08,OR09として読み出され、
出力データ選択回路408に供給される。なお、データ
の読み出しは、データの書き込み時と同様に、アドレス
選択回路405から供給されるアドレスデータに基づい
て行われる。At the same time, RAMs D01, D02, D
From 05, D06, D09, and D10, stored data are data OR00, OR01, and OR0, respectively.
4, OR05, OR08, OR09,
The data is supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0681】また、RAMD13,D14,D15,D
16は、それぞれ、パーシャルライト制御信号PWに基
づいて、パーシャルライトのRAMとして機能し、擬似
的に8ビット×8192ワードの記憶容量を有するRA
Mとして作用する。Also, the RAMs D13, D14, D15, D
RAs 16 each function as a partial write RAM based on the partial write control signal PW, and have a pseudo 8 bit × 8192 word storage capacity.
Acts as M.
【0682】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD13には、データI0のうち、0乃至8キ
ロワード分のデータが書き込まれ、RAMD14には、
8乃至16キロワード分のデータが書き込まれる。The RAMs D13 and D14 have the address data A supplied from the address selection circuit 405, respectively.
Based on R12 and AR13, the input data selection circuit 40
6, data I0 for interleaving is supplied and written as data IR12 and IR13. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD13, and
Data for 8 to 16 kilowords is written.
【0683】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。At the same time, the stored data is read from the RAMs D15 and D16, respectively, by the data OR1.
4, the output data selection circuit 4
08. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0684】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR15,IR16として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD15には、データI0のうち、0乃
至8キロワード分のデータが書き込まれ、RAMD16
には、8乃至16キロワード分のデータが書き込まれ
る。Similarly, based on the address data AR14, AR15 supplied from the address selection circuit 405, the interleave data I0 is supplied as data IR15, IR16 from the input data selection circuit 406 to the RAMs D15, D16, respectively. Is written.
At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD15,
Is written with data of 8 to 16 kilowords.
【0685】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。At the same time, the stored data is read from the RAMs D13 and D14, respectively, as the data OR1.
2, the output data selection circuit 4
08. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0686】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“1
/6以上”のPCCCが行われ、データの容量が“16
キロワード以下”である1シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。[0686] By doing so, the interleaver 100 allows the coding apparatus 1 to set the coding rate to "1".
/ 6 or more ”is performed, and the data capacity becomes“ 16 ”.
Random interleaving and delay can be applied to input data of one symbol which is equal to or less than a kiloword.
【0687】つぎに、2シンボルの入力データに対し
て、ランダムインターリーブを施す例について説明す
る。ここでは、符号化装置1が、符号化率が“1/3以
上”のSCCCを行うものであり、入力されるデータの
容量が“8キロワード以下”であるものとする。Next, an example in which random interleaving is performed on input data of two symbols will be described. Here, it is assumed that the coding apparatus 1 performs SCCC with a coding rate of “1 / or more” and that the capacity of input data is “8 kwords or less”.
【0688】この場合、インターリーバ100は、2シ
ンボルのデータについてインターリーブを施すととも
に、6シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図56
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、6個のRAMD01,D02,
D03,D04,D05,D07を遅延に用いるととも
に、同図(B)に示すように、8個のRAMD09,D
10,D11,D12,D13,D14,D15,D1
6をインターリーブに用いる。また、アドレス用のRA
Mとしては、同図(C)に示すように、6個のRAMA
のうち、任意の4つのRAMAを用いればよい。したが
って、インターリーバ100及びアドレス用記憶回路1
10は、同図(D)に示すように、2つのRAMD0
6,D08と、2つのRAMAとを用いないことにな
る。In this case, interleaver 100 needs to interleave data of two symbols and delay data of six symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
, D16, six RAMs D01, D02,
D03, D04, D05, and D07 are used for delay, and as shown in FIG.
10, D11, D12, D13, D14, D15, D1
6 is used for interleaving. In addition, RA for address
As M, as shown in FIG.
Of these, any four RAMAs may be used. Therefore, the interleaver 100 and the address storage circuit 1
Reference numeral 10 denotes two RAMs D0 as shown in FIG.
6, D08 and two RAMAs are not used.
【0689】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D09,D10,D13,D1
4を、上述したバンクA(A0)として用い、RAMD
03,D04,D07,D11,D12,D15,D1
6を、上述したバンクB(B0)として用いる。すなわ
ち、インターリーバ100は、RAMD01,D02,
D05,D09,D10,D13,D14に対してデー
タを書き込んでいる場合には、RAMD03,D04,
D07,D11,D12,D15,D16からデータを
読み出し、RAMD03,D04,D07,D11,D
12,D15,D16に対してデータを書き込んでいる
場合には、RAMD01,D02,D05,D09,D
10,D13,D14からデータを読み出す。More specifically, the interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D09, D10, D13, D1
4 is used as the above-described bank A (A 0 ), and RAMD
03, D04, D07, D11, D12, D15, D1
6 is used as the above-mentioned bank B (B 0 ). That is, the interleaver 100 includes the RAMs D01, D02,
When data is written to D05, D09, D10, D13, and D14, the RAMs D03, D04,
Data is read from D07, D11, D12, D15, and D16, and RAM D03, D04, D07, D11, D
12, D15 and D16, the data is written in the RAMs D01, D02, D05, D09, D
Data is read from 10, D13, and D14.
【0690】RAMD01には、アドレス選択回路40
5から供給されるアドレスデータAR00に基づいて、
入力データ選択回路406からデータIR00として、
遅延用のデータD0,D1が供給され、書き込まれる。
このとき、RAMD01には、0乃至4キロワード分の
データD0,D1が書き込まれる。また、RAMD05
には、アドレス選択回路405から供給されるアドレス
データAR04に基づいて、入力データ選択回路406
からデータIR04として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、0乃至4キロワード分のデータD2,D3が書き込
まれる。さらに、RAMD02には、アドレス選択回路
405から供給されるアドレスデータAR01に基づい
て、入力データ選択回路406からデータIR01とし
て、遅延用のデータD4,D5が供給され、書き込まれ
る。このとき、RAMD02には、0乃至4キロワード
分のデータD4,D5が書き込まれる。[0690] The RAMD01 has an address selection circuit 40
5 based on the address data AR00 supplied from
As data IR00 from the input data selection circuit 406,
Delay data D0 and D1 are supplied and written.
At this time, data D0 and D1 for 0 to 4 kilowords are written to the RAM D01. Also, RAMD05
Input data selection circuit 406 based on address data AR04 supplied from address selection circuit 405.
To the data IR04, the delay data D2, D3
Is supplied and written. At this time, data D2 and D3 for 0 to 4 kilowords are written to the RAM D05. Further, based on the address data AR01 supplied from the address selection circuit 405, delay data D4 and D5 are supplied and written as data IR01 from the input data selection circuit 406 to the RAM D02. At this time, data D4 and D5 for 0 to 4 kilowords are written to the RAM D02.
【0691】これと同時に、RAMD03,D04,D
07からは、それぞれ、記憶しているデータが、データ
OR02,OR03,OR06として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。At the same time, RAMD03, D04, D
From 07, the stored data is read out as data OR02, OR03, and OR06, respectively, and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0692】同様に、RAMD03には、アドレス選択
回路405から供給されるアドレスデータAR02に基
づいて、入力データ選択回路406からデータIR02
として、遅延用のデータD0,D1が供給され、書き込
まれる。このとき、RAMD03には、0乃至4キロワ
ード分のデータD0,D1が書き込まれる。また、RA
MD07には、アドレス選択回路405から供給される
アドレスデータAR06に基づいて、入力データ選択回
路406からデータIR06として、遅延用のデータD
2,D3が供給され、書き込まれる。このとき、RAM
D07には、0乃至4キロワード分のデータD2,D3
が書き込まれる。さらに、RAMD04には、アドレス
選択回路405から供給されるアドレスデータAR03
に基づいて、入力データ選択回路406からデータIR
03として、遅延用のデータD4,D5が供給され、書
き込まれる。このとき、RAMD04には、0乃至4キ
ロワード分のデータD4,D5が書き込まれる。Similarly, RAMD03 receives data IR02 from input data selection circuit 406 based on address data AR02 supplied from address selection circuit 405.
, The delay data D0 and D1 are supplied and written. At this time, data D0 and D1 for 0 to 4 kilowords are written to the RAM D03. Also, RA
Based on the address data AR06 supplied from the address selection circuit 405, the MD07 receives the delay data D06 as data IR06 from the input data selection circuit 406.
2, D3 are supplied and written. At this time, RAM
D07 contains data D2 and D3 for 0 to 4 kilowords.
Is written. Further, the RAMD04 includes the address data AR03 supplied from the address selection circuit 405.
From the input data selection circuit 406 based on
As 03, delay data D4 and D5 are supplied and written. At this time, data D4 and D5 for 0 to 4 kilowords are written to the RAM D04.
【0693】これと同時に、RAMD01,D02,D
05からは、それぞれ、記憶しているデータが、データ
OR00,OR01,OR04として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。At the same time, RAMD01, D02, D
From 05, the stored data is read as data OR00, OR01, and OR04, respectively, and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0694】また、RAMD09,D10,D11,D
12,D13,D14,D15,D16は、それぞれ、
パーシャルライト制御信号PWに基づいて、パーシャル
ライトのRAMとして機能し、擬似的に8ビット×81
92ワードの記憶容量を有するRAMとして作用する。Also, the RAMs D09, D10, D11, D
12, D13, D14, D15, D16 are respectively
Based on the partial write control signal PW, it functions as a RAM for partial write and simulates 8 bits × 81
It acts as a RAM with a storage capacity of 92 words.
【0695】RAMD13には、アドレス選択回路40
5から供給されるアドレスデータAR12に基づいて、
入力データ選択回路406からデータIR12として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD13には、0乃至8キロワード
分のデータI0が書き込まれる。また、RAMD14に
も、RAMD13と同様に、アドレス選択回路405か
ら供給されるアドレスデータAR13に基づいて、入力
データ選択回路406からデータIR13として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD14には、0乃至8キロワード分の
データI0が書き込まれる。さらに、RAMD09に
は、アドレス選択回路405から供給されるアドレスデ
ータAR08に基づいて、入力データ選択回路406か
らデータIR08として、インターリーブ用のデータI
1が供給され、書き込まれる。このとき、RAMD09
には、0乃至8キロワード分のデータI1が書き込まれ
る。また、RAMD10にも、RAMD09と同様に、
アドレス選択回路405から供給されるアドレスデータ
AR09に基づいて、入力データ選択回路406からデ
ータIR09として、インターリーブ用のデータI1が
供給され、書き込まれる。このとき、RAMD10に
は、0乃至8キロワード分のデータI1が書き込まれ
る。The RAMD 13 has an address selection circuit 40
5 based on the address data AR12 supplied from
As the data IR12 from the input data selection circuit 406,
Data I0 for interleaving is supplied and written. At this time, data I0 for 0 to 8 kilowords is written to the RAMD13. Similarly to RAMD13, interleave data I0 is supplied as data IR13 from input data selection circuit 406 and written into RAMD14, based on address data AR13 supplied from address selection circuit 405.
At this time, data I0 for 0 to 8 kilowords is written to RAMD14. Further, based on the address data AR08 supplied from the address selection circuit 405, the RAMD09 stores the data I08 for interleaving as data IR08 from the input data selection circuit 406.
1 is supplied and written. At this time, RAMD09
Is written with data I1 for 0 to 8 kilowords. Also, in RAMD10, similarly to RAMD09,
Based on the address data AR09 supplied from the address selection circuit 405, interleave data I1 is supplied and written as data IR09 from the input data selection circuit 406. At this time, data I1 for 0 to 8 kilowords is written to the RAMD10.
【0696】これと同時に、RAMD11,D15から
は、それぞれ、記憶しているデータが、データOR1
0,OR14として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD12,D16
からは、それぞれ、記憶しているデータが、データOR
11,OR15として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。[0696] At the same time, the stored data is read from the RAMs D11 and D15, respectively, as the data OR1.
0, OR14, and is supplied to the output data selection circuit 408 as one-system symbol data out of the two-symbol data. RAMD12, D16
, The stored data is the data OR
11, and read as OR15, and supplied to the output data selection circuit 408 as another one-system symbol data of the two-symbol data. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0697】同様に、RAMD15には、アドレス選択
回路405から供給されるアドレスデータAR14に基
づいて、入力データ選択回路406からデータIR14
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD15には、0乃至8キ
ロワード分のデータI0が書き込まれる。また、RAM
D16にも、RAMD15と同様に、アドレス選択回路
405から供給されるアドレスデータAR15に基づい
て、入力データ選択回路406からデータIR15とし
て、インターリーブ用のデータI0が供給され、書き込
まれる。このとき、RAMD16には、0乃至8キロワ
ード分のデータI0が書き込まれる。さらに、RAMD
11には、アドレス選択回路405から供給されるアド
レスデータAR10に基づいて、入力データ選択回路4
06からデータIR10として、インターリーブ用のデ
ータI1が供給され、書き込まれる。このとき、RAM
D11には、0乃至8キロワード分のデータI1が書き
込まれる。また、RAMD12にも、RAMD11と同
様に、アドレス選択回路405から供給されるアドレス
データAR11に基づいて、入力データ選択回路406
からデータIR11として、インターリーブ用のデータ
I1が供給され、書き込まれる。このとき、RAMD1
2には、0乃至8キロワード分のデータI1が書き込ま
れる。Similarly, the RAMD15 receives the data IR14 from the input data selection circuit 406 based on the address data AR14 supplied from the address selection circuit 405.
The data I0 for interleaving is supplied and written. At this time, data I0 for 0 to 8 kilowords is written to the RAMD15. Also, RAM
Similarly to the RAM D15, the interleave data I0 is supplied to the D16 as the data IR15 from the input data selection circuit 406 based on the address data AR15 supplied from the address selection circuit 405, and is written. At this time, data I0 for 0 to 8 kilowords is written to the RAMD16. Furthermore, RAMD
11, the input data selection circuit 4 based on the address data AR10 supplied from the address selection circuit 405.
From 06, data I1 for interleaving is supplied and written as data IR10. At this time, RAM
Data I1 for 0 to 8 kilowords is written to D11. Also, in the RAMD12, similarly to the RAMD11, the input data selection circuit 406 based on the address data AR11 supplied from the address selection circuit 405.
, Data I1 for interleaving is supplied and written as data IR11. At this time, RAMD1
2 is written with data I1 for 0 to 8 kilowords.
【0698】これと同時に、RAMD09,D13から
は、それぞれ、記憶しているデータが、データOR0
8,OR12として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD10,D14
からは、それぞれ、記憶しているデータが、データOR
09,OR13として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。At the same time, the stored data is read from the data OR0 from the RAMs D09 and D13, respectively.
8, and read out as OR12 and supplied to the output data selection circuit 408 as one system of symbol data out of the data of two symbols. RAMD10, D14
, The stored data is the data OR
09, OR13, and supplied to the output data selection circuit 408 as another one-system symbol data of the two-symbol data. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0699】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“1
/3以上”のSCCCが行われ、データの容量が“8キ
ロワード以下”である2シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。[0699] By doing so, the interleaver 100 allows the coding apparatus 1 to set the coding rate to "1".
SCCC of 以上 or more ”is performed, and random interleaving and delay can be applied to input data of two symbols having a data capacity of“ 8 kilowords or less ”.
【0700】つぎに、2シンボルの入力データに対し
て、インラインインターリーブを施す例について説明す
る。ここでは、符号化装置1が、パンクチャされたSC
CCを行うものであり、入力されるデータの容量が“1
2キロワード以下”であるものとする。Next, an example in which inline interleaving is performed on input data of two symbols will be described. In this case, the encoding apparatus 1 determines that the punctured SC
CC, and the input data capacity is “1”.
2 kilowords or less ".
【0701】この場合、インターリーバ100は、2シ
ンボルのデータについてインターリーブを施すととも
に、4シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図57
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、8個のRAMD01,D02,
D03,D04,D05,D06,D07,D08を遅
延に用いるとともに、同図(B)に示すように、8個の
RAMD09,D10,D11,D12,D13,D1
4,D15,D16をインターリーブに用いる。また、
アドレス用のRAMとしては、同図(C)に示すよう
に、6個のRAMAの全てを用いることになる。In this case, the interleaver 100 needs to interleave data of 2 symbols and delay data of 4 symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
, D16, eight RAMs D01, D02,
D03, D04, D05, D06, D07, and D08 are used for delay, and as shown in FIG. 4B, eight RAMs D09, D10, D11, D12, D13, and D1 are used.
4, D15 and D16 are used for interleaving. Also,
As the address RAM, all six RAMs A are used, as shown in FIG.
【0702】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0,
B1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。More specifically, the interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D06, D09, D10, D1
3 and D14 are used as the above-mentioned bank A (A 0 , A 1 ), and the RAMs D03, D04, D07, D08, D11,
D12, D15 and D16 are connected to the above-mentioned bank B (B 0 ,
B 1 ). That is, the interleaver 100
Are RAMD01, D02, D05, D06, D09,
When data is written to D10, D13, and D14, the RAMs D03, D04, D07, D08,
Data is read from D11, D12, D15, D16, and RAMD03, D04, D07, D08, D11,
When data is written to D12, D15, and D16, the RAMs D01, D02, D05, D06,
Data is read from D09, D10, D13, D14.
【0703】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD02は、同図(A)中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータD0,D1を記憶
し、残りの記憶領域には、データを記憶することはな
い。すなわち、RAMD01には、データD0,D1の
うち、0乃至4キロワード分のデータが書き込まれ、R
AMD02には、4乃至6キロワード分のデータが書き
込まれる。また、RAMD05,D06には、それぞ
れ、アドレス選択回路405から供給されるアドレスデ
ータAR04,AR05に基づいて、入力データ選択回
路406からデータIR04,IR05として、遅延用
のデータD2,D3が供給され、書き込まれる。このと
き、RAMD06は、同図(A)中斜線部に示すよう
に、RAMD02と同様に、ワード方向に半分の記憶領
域にのみデータD2,D3を記憶し、残りの記憶領域に
は、データを記憶することはない。すなわち、RAMD
05には、データD2,D3のうち、0乃至4キロワー
ド分のデータが書き込まれ、RAMD06には、4乃至
6キロワード分のデータが書き込まれる。The RAMs D01 and D02 store the address data A supplied from the address selection circuit 405, respectively.
Based on R00 and AR01, the input data selection circuit 40
6, delay data D0 and D1 are supplied and written as data IR00 and IR01. At this time, R
The AMD02 stores the data D0 and D1 only in a half storage area in the word direction as shown by the hatched portion in FIG. 9A, and does not store data in the remaining storage areas. That is, data of 0 to 4 kilowords out of the data D0 and D1 is written into the RAM D01,
In AMD02, data for 4 to 6 kilowords is written. Further, based on the address data AR04 and AR05 supplied from the address selection circuit 405, delay data D2 and D3 are supplied as data IR04 and IR05 from the input data selection circuit 406 to the RAMs D05 and D06, respectively. Written. At this time, the RAM D06 stores the data D2 and D3 only in the half storage area in the word direction, as shown by the hatched portion in FIG. I don't remember. That is, RAMD
05 is written with data of 0 to 4 kilowords out of the data D2 and D3, and RAMD06 is written with data of 4 to 6 kilowords.
【0704】これと同時に、RAMD03,D04,D
07,D08からは、それぞれ、記憶しているデータ
が、データOR02,OR03,OR06,OR07と
して読み出され、出力データ選択回路408に供給され
る。このとき、RAMD04,D08は、それぞれ、同
図(A)中斜線部に示すように、ワード方向に半分の記
憶領域にのみデータを記憶しており、残りの記憶領域に
は、データが記憶されていない。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。At the same time, RAMD03, D04, D
From 07 and D08, the stored data is read out as data OR02, OR03, OR06 and OR07, respectively, and supplied to the output data selection circuit 408. At this time, the RAMs D04 and D08 each store data only in a half storage area in the word direction, as indicated by the hatched portion in FIG. Not. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0705】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD04は、同図(A)中斜線部に示すよう
に、ワード方向に半分の記憶領域にのみデータD0,D
1を記憶し、残りの記憶領域には、データを記憶するこ
とはない。すなわち、RAMD03には、データD0,
D1のうち、0乃至4キロワード分のデータが書き込ま
れ、RAMD04には、4乃至6キロワード分のデータ
が書き込まれる。また、RAMD07,D08には、そ
れぞれ、アドレス選択回路405から供給されるアドレ
スデータAR06,AR07に基づいて、入力データ選
択回路406からデータIR06,IR07として、遅
延用のデータD2,D3が供給され、書き込まれる。こ
のとき、RAMD08は、同図(A)中斜線部に示すよ
うに、RAMD04と同様に、ワード方向に半分の記憶
領域にのみデータD2,D3を記憶し、残りの記憶領域
には、データを記憶することはない。すなわち、RAM
D07には、データD2,D3のうち、0乃至4キロワ
ード分のデータが書き込まれ、RAMD08には、4乃
至6キロワード分のデータが書き込まれる。Similarly, based on the address data AR02 and AR03 supplied from the address selection circuit 405, the data D0 and D1 for the delay are input to the RAMs D03 and D04 as the data IR02 and IR03 from the input data selection circuit 406, respectively. Is supplied and written. At this time, the RAM D04 stores data D0 and D only in half the storage area in the word direction, as indicated by the hatched area in FIG.
1 and no data is stored in the remaining storage areas. That is, the data D0,
Data of 0 to 4 kilowords is written in D1, and data of 4 to 6 kilowords is written in RAM D04. Further, based on the address data AR06 and AR07 supplied from the address selection circuit 405, delay data D2 and D3 are supplied as data IR06 and IR07 from the input data selection circuit 406 to the RAMs D07 and D08, respectively. Written. At this time, the RAM D08 stores the data D2 and D3 only in a half storage area in the word direction as in the case of the RAM D04, as indicated by the hatched portion in FIG. I don't remember. That is, RAM
D07 is written with data of 0 to 4 kilowords out of the data D2 and D3, and RAMD08 is written with data of 4 to 6 kilowords.
【0706】これと同時に、RAMD01,D02,D
05,D06からは、それぞれ、記憶しているデータ
が、データOR00,OR01,OR04,OR05と
して読み出され、出力データ選択回路408に供給され
る。このとき、RAMD02,D06は、それぞれ、同
図(A)中斜線部に示すように、ワード方向に半分の記
憶領域にのみデータを記憶しており、残りの記憶領域に
は、データが記憶されていない。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。At the same time, RAMs D01, D02, D
05 and D06, the stored data is read out as data OR00, OR01, OR04, and OR05, respectively, and supplied to the output data selection circuit 408. At this time, each of the RAMs D02 and D06 stores data only in a half storage area in the word direction, as indicated by hatching in FIG. 2A, and stores data in the remaining storage areas. Not. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0707】また、RAMD09,D10,D11,D
12,D13,D14,D15,D16は、それぞれ、
パーシャルライト制御信号PWに基づいて、パーシャル
ライトのRAMとして機能し、擬似的に8ビット×81
92ワードの記憶容量を有するRAMとして作用する。[0707] Also, the RAMs D09, D10, D11, D
12, D13, D14, D15, D16 are respectively
Based on the partial write control signal PW, it functions as a RAM for partial write and simulates 8 bits × 81
It acts as a RAM with a storage capacity of 92 words.
【0708】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD14は、同図(B)中斜線部に示すよう
に、ワード方向に半分の記憶領域にのみデータI0を記
憶し、残りの記憶領域には、データを記憶することはな
い。すなわち、RAMD13には、データI0のうち、
0乃至8キロワード分のデータが書き込まれ、RAMD
14には、8乃至12キロワード分のデータが書き込ま
れる。また、RAMD09,D10には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R08,AR09に基づいて、入力データ選択回路40
6からデータIR08,IR09として、インターリー
ブ用のデータI1が供給され、書き込まれる。このと
き、RAMD10は、同図(B)中斜線部に示すよう
に、RAMD14と同様に、ワード方向に半分の記憶領
域にのみデータI1を記憶し、残りの記憶領域には、デ
ータを記憶することはない。すなわち、RAMD09に
は、データI1のうち、0乃至8キロワード分のデータ
が書き込まれ、RAMD10には、8乃至12キロワー
ド分のデータが書き込まれる。The RAMs D13 and D14 have the address data A supplied from the address selection circuit 405, respectively.
Based on R12 and AR13, the input data selection circuit 40
6, data I0 for interleaving is supplied and written as data IR12 and IR13. At this time, the RAMD 14 stores the data I0 only in a half storage area in the word direction, and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. That is, in the RAMD13, of the data I0,
Data of 0 to 8 kilowords is written, RAMD
14 is written with 8 to 12 kilowords of data. The RAMs D09 and D10 respectively store the address data A supplied from the address selection circuit 405.
Based on R08 and AR09, input data selection circuit 40
6, data I1 for interleaving is supplied and written as data IR08 and IR09. At this time, the RAMD10 stores the data I1 only in the half storage area in the word direction and stores the data in the remaining storage area, as shown by the hatched portion in FIG. Never. That is, data of 0 to 8 kilowords of the data I1 is written to the RAMD09, and data of 8 to 12 kilowords is written to the RAMD10.
【0709】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD16は、
同図(B)中斜線部に示すように、ワード方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない。また、RAMD1
1,D12からは、それぞれ、記憶しているデータが、
データOR10,OR11として読み出され、2シンボ
ルのデータのうち、他の1系統のシンボルデータとし
て、出力データ選択回路408に供給される。このと
き、RAMD12は、同図(B)中斜線部に示すよう
に、RAMD16と同様に、ワード方向に半分の記憶領
域にのみデータを記憶しており、残りの記憶領域には、
データが記憶されていない。なお、データの読み出し
は、データの書き込み時と同様に、アドレス選択回路4
05から供給されるアドレスデータに基づいて行われ
る。At the same time, the stored data is read from the RAMs D15 and D16, respectively, by the data OR1.
4, OR15, and is supplied to the output data selection circuit 408 as one-system symbol data of the two-symbol data. At this time, RAMD16
As shown by the hatched portion in FIG. 3B, data is stored only in a half storage area in the word direction, and no data is stored in the remaining storage areas. RAMD1
From D1 and D12, the stored data is
The data is read as data OR10 and OR11, and is supplied to the output data selection circuit 408 as another one-system symbol data of the two-symbol data. At this time, the RAMD12 stores data only in a half storage area in the word direction as in the RAMD16, as indicated by the hatched portion in FIG.
No data is stored. Note that the data reading is performed in the same manner as in the data writing, as in the address selection circuit 4.
This is performed based on the address data supplied from 05.
【0710】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR14,IR15として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD16は、同図(B)中斜線部に示す
ように、ワード方向に半分の記憶領域にのみデータI0
を記憶し、残りの記憶領域には、データを記憶すること
はない。すなわち、RAMD15には、データI0のう
ち、0乃至8キロワード分のデータが書き込まれ、RA
MD16には、8乃至12キロワード分のデータが書き
込まれる。また、RAMD11,D12には、それぞ
れ、アドレス選択回路405から供給されるアドレスデ
ータAR10,AR11に基づいて、入力データ選択回
路406からデータIR10,IR11として、インタ
ーリーブ用のデータI1が供給され、書き込まれる。こ
のとき、RAMD12は、同図(B)中斜線部に示すよ
うに、RAMD16と同様に、ワード方向に半分の記憶
領域にのみデータI1を記憶し、残りの記憶領域には、
データを記憶することはない。すなわち、RAMD11
には、データI1のうち、0乃至8キロワード分のデー
タが書き込まれ、RAMD12には、8乃至12キロワ
ード分のデータが書き込まれる。Similarly, based on the address data AR14 and AR15 supplied from the address selection circuit 405, the interleave data I0 is supplied as data IR14 and IR15 from the input data selection circuit 406 to the RAMs D15 and D16, respectively. Is written.
At this time, the RAMD16 stores the data I0 only in a half storage area in the word direction, as indicated by the hatched portion in FIG.
And no data is stored in the remaining storage area. That is, data of 0 to 8 kilowords out of the data I0 is written into the RAM D15,
Data of 8 to 12 kilowords are written in the MD 16. Also, based on the address data AR10 and AR11 supplied from the address selection circuit 405, interleave data I1 is supplied and written as data IR10 and IR11 from the input data selection circuit 406 to the RAMs D11 and D12, respectively. . At this time, the RAMD12 stores the data I1 only in a half storage area in the word direction as in the case of the RAMD16, as indicated by the hatched portion in FIG.
No data is stored. That is, RAMD11
Of the data I1, 0 to 8 kilowords of data are written into the RAM 11, and 8 to 12 kilowords of data are written into the RAMD12.
【0711】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD14は、
同図(B)中斜線部に示すように、ワード方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない。また、RAMD0
9,D10からは、それぞれ、記憶しているデータが、
データOR08,OR09として読み出され、2シンボ
ルのデータのうち、他の1系統のシンボルデータとし
て、出力データ選択回路408に供給される。このと
き、RAMD10は、同図(B)中斜線部に示すよう
に、RAMD14と同様に、ワード方向に半分の記憶領
域にのみデータを記憶しており、残りの記憶領域には、
データが記憶されていない。なお、データの読み出し
は、データの書き込み時と同様に、アドレス選択回路4
05から供給されるアドレスデータに基づいて行われ
る。At the same time, from the RAMs D13 and D14, the stored data is read from the data OR1.
2, and read as OR13, and supplied to the output data selection circuit 408 as one-system symbol data of the two-symbol data. At this time, RAMD14
As shown by the hatched portion in FIG. 3B, data is stored only in a half storage area in the word direction, and no data is stored in the remaining storage areas. RAMD0
From 9 and D10, the stored data is
The data is read as data OR08 and OR09, and is supplied to the output data selection circuit 408 as another one-system symbol data of the two-symbol data. At this time, the RAMD10 stores data only in a half storage area in the word direction as in the case of the RAMD14, as indicated by the hatched portion in FIG.
No data is stored. Note that the data reading is performed in the same manner as in the data writing, as in the address selection circuit 4.
This is performed based on the address data supplied from 05.
【0712】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、パンクチャされ
たSCCCが行われ、データの容量が“12キロワード
以下”である2シンボルの入力データに対して、インラ
インインターリーブ及び遅延を施すことができる。[0712] In this way, interleaver 100 performs in-line SCK on punctured SCCC by coding apparatus 1 and applies inline data to two-symbol input data having a data capacity of "12 kilowords or less". Interleaving and delay can be applied.
【0713】つぎに、2シンボルの入力データに対し
て、ペアワイズインターリーブを施す例について説明す
る。ここでは、符号化装置1がSCCCを行うものであ
るものとする。Next, an example in which pair-wise interleaving is performed on input data of two symbols will be described. Here, it is assumed that the encoding device 1 performs SCCC.
【0714】この場合、インターリーバ100は、2シ
ンボルのデータについてインターリーブを施すととも
に、4シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図58
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、8個のRAMD01,D02,
D03,D04,D05,D06,D07D08を遅延
に用いるとともに、同図(B)に示すように、8個のR
AMD09,D10,D11,D12,D13,D1
4,D15,D16をインターリーブに用いる。また、
アドレス用のRAMとしては、同図(C)に示すよう
に、6個のRAMAのうち、任意の4つのRAMAを用
いればよい。したがって、インターリーバ100及びア
ドレス用記憶回路110は、同図(D)に示すように、
2つのRAMAを用いないことになる。[0714] In this case, the interleaver 100 needs to interleave the data of two symbols and delay the data of four symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
, D16, eight RAMs D01, D02,
D03, D04, D05, D06, and D07D08 are used for delay, and as shown in FIG.
AMD09, D10, D11, D12, D13, D1
4, D15 and D16 are used for interleaving. Also,
As the RAM for the address, as shown in FIG. 3C, any four of the six RAMs may be used. Therefore, the interleaver 100 and the address storage circuit 110 are, as shown in FIG.
Two RAMAs will not be used.
【0715】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0,
B1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。このとき、RAMD13,D14と、RAMD0
9,D10とは、同一のアドレスに基づいて動作し、R
AMD15,D16と、RAMD11,D12とは、同
一のアドレスに基づいて動作する。More specifically, interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D06, D09, D10, D1
3 and D14 are used as the above-mentioned bank A (A 0 , A 1 ), and the RAMs D03, D04, D07, D08, D11,
D12, D15 and D16 are connected to the above-mentioned bank B (B 0 ,
B 1 ). That is, the interleaver 100
Are RAMD01, D02, D05, D06, D09,
When data is written to D10, D13, and D14, the RAMs D03, D04, D07, D08,
Data is read from D11, D12, D15, D16, and RAMD03, D04, D07, D08, D11,
When data is written to D12, D15, and D16, the RAMs D01, D02, D05, D06,
Data is read from D09, D10, D13, D14. At this time, RAMD13, D14 and RAMD0
9 and D10 operate based on the same address.
The AMDs 15 and D16 and the RAMs D11 and D12 operate based on the same address.
【0716】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD01には、データD0,D1のうち、0乃至4キ
ロワード分のデータが書き込まれ、RAMD02には、
4乃至8キロワード分のデータが書き込まれる。また、
RAMD05,D06には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR04,AR
05に基づいて、入力データ選択回路406からデータ
IR04,IR05として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、データD2,D3のうち、0乃至4キロワード分の
データが書き込まれ、RAMD06には、4乃至8キロ
ワード分のデータが書き込まれる。The RAMs D01 and D02 store the address data A supplied from the address selection circuit 405, respectively.
Based on R00 and AR01, the input data selection circuit 40
6, delay data D0 and D1 are supplied and written as data IR00 and IR01. At this time, R
The data of 0 to 4 kilowords of the data D0 and D1 is written in the AMD01, and the RAMD02 is written in the RAMD02.
Four to eight kilowords of data are written. Also,
Address data AR04 and AR data supplied from the address selection circuit 405 are stored in the RAMs D05 and D06, respectively.
Based on the data D05, the input data selection circuit 406 outputs data IR04 and IR05 as delay data D2 and D3.
Is supplied and written. At this time, data of 0 to 4 kilowords of the data D2 and D3 is written to the RAM D05, and data of 4 to 8 kilowords is written to the RAM D06.
【0717】これと同時に、RAMD03,D04,D
07,D08からは、それぞれ、記憶しているデータ
が、データOR02,OR03,OR06,OR07と
して読み出され、出力データ選択回路408に供給され
る。なお、データの読み出しは、データの書き込み時と
同様に、アドレス選択回路405から供給されるアドレ
スデータに基づいて行われる。At the same time, RAMD03, D04, D
From 07 and D08, the stored data is read out as data OR02, OR03, OR06 and OR07, respectively, and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0718】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD03には、データD0,D1のうち、0
乃至4キロワード分のデータが書き込まれ、RAMD0
4には、4乃至8キロワード分のデータが書き込まれ
る。また、RAMD07,D08には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
06,AR07に基づいて、入力データ選択回路406
からデータIR06,IR07として、遅延用のデータ
D2,D3が供給され、書き込まれる。このとき、RA
MD07には、データD2,D3のうち、0乃至4キロ
ワード分のデータが書き込まれ、RAMD08には、4
乃至8キロワード分のデータが書き込まれる。Similarly, based on the address data AR02 and AR03 supplied from the address selection circuit 405, the RAMs D03 and D04 receive the delay data D0 and D1 as the data IR02 and IR03 from the input data selection circuit 406, respectively. Is supplied and written. At this time, the RAM D03 stores 0 of the data D0 and D1.
To 4 kilowords of data are written into RAMD0
4 is written with 4 to 8 kilowords of data. The RAMs D07 and D08 have address data AR supplied from the address selection circuit 405, respectively.
06, AR07, the input data selection circuit 406
, Delay data D2 and D3 are supplied and written as data IR06 and IR07. At this time, RA
Of the data D2 and D3, data of 0 to 4 kilowords is written into MD07, and 4D is written into RAMD08.
To 8 kilowords of data are written.
【0719】これと同時に、RAMD01,D02,D
05,D06からは、それぞれ、記憶しているデータ
が、データOR00,OR01,OR04,OR05と
して読み出され、出力データ選択回路408に供給され
る。なお、データの読み出しは、データの書き込み時と
同様に、アドレス選択回路405から供給されるアドレ
スデータに基づいて行われる。At the same time, RAMs D01, D02, D
05 and D06, the stored data is read out as data OR00, OR01, OR04, and OR05, respectively, and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0720】また、RAMD09,D10,D11,D
12,D13,D14,D15,D16は、それぞれ、
パーシャルライト制御信号PWに基づいて、パーシャル
ライトのRAMとして機能し、擬似的に8ビット×81
92ワードの記憶容量を有するRAMとして作用する。Also, RAMs D09, D10, D11, D
12, D13, D14, D15, D16 are respectively
Based on the partial write control signal PW, it functions as a RAM for partial write and simulates 8 bits × 81
It acts as a RAM with a storage capacity of 92 words.
【0721】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD13には、データI0のうち、0乃至8キ
ロワード分のデータが書き込まれ、RAMD14には、
8乃至16キロワード分のデータが書き込まれる。ま
た、RAMD09,D10には、それぞれ、アドレス選
択回路405から供給されるアドレスデータAR08,
AR09に基づいて、入力データ選択回路406からデ
ータIR08,IR09として、インターリーブ用のデ
ータI1が供給され、書き込まれる。このとき、RAM
D09には、データI1のうち、0乃至8キロワード分
のデータが書き込まれ、RAMD10には、8乃至16
キロワード分のデータが書き込まれる。The RAMs D13 and D14 have the address data A supplied from the address selection circuit 405, respectively.
Based on R12 and AR13, the input data selection circuit 40
6, data I0 for interleaving is supplied and written as data IR12 and IR13. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD13, and
Data for 8 to 16 kilowords is written. Also, the address data AR08, AR08, supplied from the address selection circuit 405 are stored in the RAMs D09, D10, respectively.
Based on AR09, interleave data I1 is supplied and written as data IR08 and IR09 from input data selection circuit 406. At this time, RAM
In D09, data of 0 to 8 kilowords of the data I1 is written, and in RAM D10, 8 to 16 kilowords are written.
Kiloword data is written.
【0722】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD11,D12
からは、それぞれ、記憶しているデータが、データOR
10,OR11として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。At the same time, the stored data is read from the RAMs D15 and D16, respectively, by the data OR1.
4, OR15, and is supplied to the output data selection circuit 408 as one-system symbol data of the two-symbol data. RAMD11, D12
, The stored data is the data OR
10, and read as OR11, and supplied to the output data selection circuit 408 as another one-system symbol data of the two-symbol data. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0723】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR14,IR15として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD15には、データI0のうち、0乃
至8キロワード分のデータが書き込まれ、RAMD16
には、8乃至16キロワード分のデータが書き込まれ
る。また、RAMD11,D12には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
10,AR11に基づいて、入力データ選択回路406
からデータIR10,IR11として、インターリーブ
用のデータI1が供給され、書き込まれる。このとき、
RAMD11には、データI1のうち、0乃至8キロワ
ード分のデータが書き込まれ、RAMD12には、8乃
至16キロワード分のデータが書き込まれる。Similarly, based on the address data AR14, AR15 supplied from the address selection circuit 405, the interleave data I0 is supplied as data IR14, IR15 from the input data selection circuit 406 to the RAMs D15, D16, respectively. Is written.
At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD15,
Is written with data of 8 to 16 kilowords. The RAMs D11 and D12 have address data AR supplied from the address selection circuit 405, respectively.
10, an input data selection circuit 406 based on AR11.
Supplies data I1 for interleaving as data IR10 and IR11, and is written. At this time,
Data of 0 to 8 kilowords of the data I1 is written to the RAMD11, and data of 8 to 16 kilowords is written to the RAMD12.
【0724】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、2シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD09,D10
からは、それぞれ、記憶しているデータが、データOR
08,OR09として読み出され、2シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。なお、データの読み出
しは、データの書き込み時と同様に、アドレス選択回路
405から供給されるアドレスデータに基づいて行われ
る。At the same time, the stored data is read from the RAMs D13 and D14 by the data OR1.
2, and read as OR13, and supplied to the output data selection circuit 408 as one-system symbol data of the two-symbol data. In addition, RAMD09, D10
, The stored data is the data OR
08, OR09, and supplied to the output data selection circuit 408 as another one-system symbol data of the two-symbol data. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0725】このようにすることによって、インターリ
ーバ100は、符号化装置1によりSCCCが行われた
2シンボルの入力データに対して、ペアワイズインター
リーブ及び遅延を施すことができる。[0725] In this way, interleaver 100 can perform pairwise interleaving and delay on input data of two symbols on which SCCC has been performed by coding apparatus 1.
【0726】つぎに、3シンボルの入力データに対し
て、ランダムインターリーブを施す例について説明す
る。ここでは、符号化装置1が、符号化率が“1/3以
上”のSCCCを行うものであり、入力されるデータの
容量が“4キロワード以下”であるものとする。Next, an example in which random interleaving is performed on input data of three symbols will be described. Here, it is assumed that the coding apparatus 1 performs SCCC with a coding rate of “1 / or more” and that the capacity of input data is “4 kwords or less”.
【0727】この場合、インターリーバ100は、3シ
ンボルのデータについてインターリーブを施すととも
に、4シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図59
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、4つのRAMD01,D03,
D05,D07を遅延に用いるとともに、同図(B)に
示すように、12個のRAMD02,D04,D06,
D08,D09,D10,D11,D12,D13,D
14,D15,D16をインターリーブに用いる。ま
た、アドレス用のRAMとしては、同図(C)に示すよ
うに、6個のRAMAのうち、任意の3つのRAMAを
用いればよい。したがって、インターリーバ100及び
アドレス用記憶回路110は、同図(D)に示すよう
に、3つのRAMAを用いないことになる。In this case, interleaver 100 needs to interleave data of three symbols and delay data of four symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
, D16, four RAMs D01, D03,
D05 and D07 are used for delay, and 12 RAMs D02, D04, D06 and D06 are used as shown in FIG.
D08, D09, D10, D11, D12, D13, D
14, D15 and D16 are used for interleaving. As the address RAM, any three of the six RAMs may be used as shown in FIG. Therefore, the interleaver 100 and the address storage circuit 110 do not use three RAMAs as shown in FIG.
【0728】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0)として用い、
RAMD03,D04,D07,D08,D11,D1
2,D15,D16を、上述したバンクB(B0)とし
て用いる。すなわち、インターリーバ100は、RAM
D01,D02,D05,D06,D09,D10,D
13,D14に対してデータを書き込んでいる場合に
は、RAMD03,D04,D07,D08,D11,
D12,D15,D16からデータを読み出し、RAM
D03,D04,D07,D08,D11,D12,D
15,D16に対してデータを書き込んでいる場合に
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14からデータを読み出す。More specifically, the interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D06, D09, D10, D1
3, D14 is used as the above-mentioned bank A (A 0 ),
RAM D03, D04, D07, D08, D11, D1
2, D15 and D16 are used as the above-mentioned bank B (B 0 ). That is, the interleaver 100 has a RAM
D01, D02, D05, D06, D09, D10, D
13, when writing data to D14, RAM D03, D04, D07, D08, D11,
Read data from D12, D15, D16
D03, D04, D07, D08, D11, D12, D
15, when writing data to D16, the RAMs D01, D02, D05, D06, D09,
Data is read from D10, D13, and D14.
【0729】RAMD01には、アドレス選択回路40
5から供給されるアドレスデータAR00に基づいて、
入力データ選択回路406からデータIR00として、
遅延用のデータD0,D1が供給され、書き込まれる。
このとき、RAMD01は、同図(A)中斜線部に示す
ように、ワード方向に半分の記憶領域にのみデータD
0,D1を記憶し、残りの記憶領域には、データを記憶
することはない。すなわち、RAMD01には、0乃至
2キロワード分のデータD0,D1が書き込まれる。ま
た、RAMD05には、アドレス選択回路405から供
給されるアドレスデータAR04に基づいて、入力デー
タ選択回路406からデータIR04として、遅延用の
データD2,D3が供給され、書き込まれる。このと
き、RAMD05は、同図(A)中斜線部に示すよう
に、RAMD01と同様に、ワード方向に半分の記憶領
域にのみデータD2,D3を記憶し、残りの記憶領域に
は、データを記憶することはない。すなわち、RAMD
05には、0乃至2キロワード分のデータD2,D3が
書き込まれる。[0729] The RAMD01 has an address selection circuit 40
5 based on the address data AR00 supplied from
As data IR00 from the input data selection circuit 406,
Delay data D0 and D1 are supplied and written.
At this time, the RAM D01 stores the data D only in a half storage area in the word direction, as indicated by the hatched portion in FIG.
0 and D1 are stored, and no data is stored in the remaining storage areas. That is, data D0 and D1 for 0 to 2 kilowords are written in the RAM D01. Further, based on the address data AR04 supplied from the address selection circuit 405, delay data D2 and D3 are supplied and written as data IR04 from the input data selection circuit 406 to the RAMD05. At this time, the RAM D05 stores the data D2 and D3 only in a half storage area in the word direction as in the case of the RAM D01, as indicated by the hatched portion in FIG. I don't remember. That is, RAMD
In 05, data D2 and D3 for 0 to 2 kilowords are written.
【0730】これと同時に、RAMD03,D07から
は、それぞれ、記憶しているデータが、データOR0
2,OR06として読み出され、出力データ選択回路4
08に供給される。このとき、RAMD03,D07
は、それぞれ、同図(A)中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータを記憶しており、
残りの記憶領域には、データが記憶されていない。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。At the same time, the stored data is read from the data OR0 from the RAMs D03 and D07, respectively.
2, OR06 and output data selection circuit 4
08. At this time, RAMD03, D07
Respectively store data only in a half storage area in the word direction, as indicated by hatched portions in FIG.
No data is stored in the remaining storage areas. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0731】同様に、RAMD03には、アドレス選択
回路405から供給されるアドレスデータAR02に基
づいて、入力データ選択回路406からデータIR02
として、遅延用のデータD0,D1が供給され、書き込
まれる。このとき、RAMD03は、同図(A)中斜線
部に示すように、ワード方向に半分の記憶領域にのみデ
ータD2,D3を記憶し、残りの記憶領域には、データ
を記憶することはない。すなわち、RAMD03には、
0乃至2キロワード分のデータD0,D1が書き込まれ
る。また、RAMD07には、アドレス選択回路405
から供給されるアドレスデータAR06に基づいて、入
力データ選択回路406からデータIR06として、遅
延用のデータD2,D3が供給され、書き込まれる。こ
のとき、RAMD07は、同図(A)中斜線部に示すよ
うに、RAMD03と同様に、ワード方向に半分の記憶
領域にのみデータD2,D3を記憶し、残りの記憶領域
には、データを記憶することはない。すなわち、RAM
D07には、0乃至2キロワード分のデータD2,D3
が書き込まれる。[0731] Similarly, based on the address data AR02 supplied from the address selection circuit 405, the RAMD03 receives the data IR02 from the input data selection circuit 406.
, The delay data D0 and D1 are supplied and written. At this time, the RAM D03 stores the data D2 and D3 only in a half storage area in the word direction and does not store the data in the remaining storage areas, as indicated by the hatched portion in FIG. . That is, in RAMD03,
Data D0 and D1 for 0 to 2 kilowords are written. The RAMD07 includes an address selection circuit 405.
, Delay data D2 and D3 are supplied and written as data IR06 from the input data selection circuit 406 based on the address data AR06 supplied from. At this time, the RAM D07 stores the data D2 and D3 only in a half storage area in the word direction as in the case of the RAM D03, as indicated by the hatched portion in FIG. I don't remember. That is, RAM
D07 contains data D2 and D3 for 0 to 2 kilowords.
Is written.
【0732】これと同時に、RAMD01,D05から
は、それぞれ、記憶しているデータが、データOR0
0,OR04として読み出され、出力データ選択回路4
08に供給される。このとき、RAMD01,D05
は、それぞれ、同図(A)中斜線部に示すように、ワー
ド方向に半分の記憶領域にのみデータを記憶しており、
残りの記憶領域には、データが記憶されていない。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。[0732] At the same time, the stored data is output from the data OR0 from the RAMs D01 and D05, respectively.
0, OR04 and output data selection circuit 4
08. At this time, RAMD01, D05
Respectively store data only in a half storage area in the word direction, as indicated by hatched portions in FIG.
No data is stored in the remaining storage areas. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0733】また、RAMD02,D04,D06,D
08,D09,D10,D11,D12,D13,D1
4,D15,D16は、それぞれ、パーシャルライトの
RAMとして機能せず、通常の記憶容量を有するRAM
として作用する。Also, the RAMs D02, D04, D06, D
08, D09, D10, D11, D12, D13, D1
4, D15 and D16 do not function as a partial write RAM, and have a normal storage capacity.
Act as
【0734】RAMD13には、アドレス選択回路40
5から供給されるアドレスデータAR12に基づいて、
入力データ選択回路406からデータIR12として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD13は、同図(B)中斜線部に
示すように、ビット方向に半分の記憶領域にのみデータ
I0を記憶し、残りの記憶領域には、データを記憶しな
い、若しくは、同じデータI0を記憶する。また、RA
MD09には、アドレス選択回路405から供給される
アドレスデータAR08に基づいて、入力データ選択回
路406からデータIR08として、インターリーブ用
のデータI1,I2が供給され、書き込まれる。さら
に、RAMD14には、アドレス選択回路405から供
給されるアドレスデータAR13に基づいて、入力デー
タ選択回路406からデータIR13として、インター
リーブ用のデータI0が供給され、書き込まれる。この
とき、RAMD14は、同図(B)中斜線部に示すよう
に、RAMD13と同様に、ビット方向に半分の記憶領
域にのみデータI0を記憶し、残りの記憶領域には、デ
ータを記憶しない、若しくは、同じデータI0を記憶す
る。また、RAMD10には、アドレス選択回路405
から供給されるアドレスデータAR09に基づいて、入
力データ選択回路406からデータIR09として、イ
ンターリーブ用のデータI1,I2が供給され、書き込
まれる。さらにまた、RAMD06には、アドレス選択
回路405から供給されるアドレスデータAR05に基
づいて、入力データ選択回路406からデータIR05
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD06は、同図(B)中
斜線部に示すように、RAMD13と同様に、ビット方
向に半分の記憶領域にのみデータI0を記憶し、残りの
記憶領域には、データを記憶しない、若しくは、同じデ
ータI0を記憶する。また、RAMD02には、アドレ
ス選択回路405から供給されるアドレスデータAR0
1に基づいて、入力データ選択回路406からデータI
R01として、インターリーブ用のデータI1,I2が
供給され、書き込まれる。[0734] The RAMD13 includes an address selection circuit 40.
5 based on the address data AR12 supplied from
As the data IR12 from the input data selection circuit 406,
Data I0 for interleaving is supplied and written. At this time, the RAMD 13 stores the data I0 only in a half storage area in the bit direction and does not store the data in the remaining storage area, as shown by the hatched portion in FIG. I0 is stored. Also, RA
Based on the address data AR08 supplied from the address selection circuit 405, interleave data I1 and I2 are supplied and written as data IR08 from the input data selection circuit 406 to the MD09. Further, based on the address data AR13 supplied from the address selection circuit 405, the interleave data I0 is supplied from the input data selection circuit 406 to the RAMD14 as data IR13 and written. At this time, the RAMD14 stores the data I0 only in the half storage area in the bit direction and does not store the data in the remaining storage areas, as shown by the hatched portion in FIG. Alternatively, the same data I0 is stored. The RAMD 10 has an address selection circuit 405
And interleave data I1 and I2 are supplied and written as data IR09 from the input data selection circuit 406 based on the address data AR09 supplied from. Furthermore, based on the address data AR05 supplied from the address selection circuit 405, the data IR05 is supplied from the input data selection circuit 406 to the RAMD06.
The data I0 for interleaving is supplied and written. At this time, the RAM D06 stores the data I0 only in a half storage area in the bit direction, and does not store the data in the remaining storage areas, like the RAMD13, as indicated by the hatched portion in FIG. Alternatively, the same data I0 is stored. Further, the RAMD02 stores the address data AR0 supplied from the address selection circuit 405.
1 based on the data I from the input data selection circuit 406.
As R01, interleaving data I1 and I2 are supplied and written.
【0735】これと同時に、RAMD11,D15から
は、それぞれ、記憶しているデータが、データOR1
0,OR14として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD15は、
同図(B)中斜線部に示すように、ビット方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない、若しくは、同じデー
タが記憶されている。また、RAMD11からは、2系
統のデータが出力されるが、これらのデータは、図示し
ないセレクタにより一方が選択され、出力データ選択回
路408に供給される。さらに、RAMD12,D16
からは、それぞれ、記憶しているデータが、データOR
11,OR15として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。このとき、RAMD1
6は、同図(B)中斜線部に示すように、RAMD15
と同様に、ビット方向に半分の記憶領域にのみデータを
記憶しており、残りの記憶領域には、データが記憶され
ていない、若しくは、同じデータが記憶されている。ま
た、RAMD12からは、2系統のデータが出力される
が、これらのデータは、図示しないセレクタにより一方
が選択され、出力データ選択回路408に供給される。
さらにまた、RAMD04,D08からは、それぞれ、
記憶しているデータが、データOR03,OR07とし
て読み出され、3シンボルのデータのうち、さらに他の
1系統のシンボルデータとして、出力データ選択回路4
08に供給される。このとき、RAMD08は、同図
(B)中斜線部に示すように、RAMD15と同様に、
ビット方向に半分の記憶領域にのみデータを記憶してお
り、残りの記憶領域には、データが記憶されていない、
若しくは、同じデータが記憶されている。また、RAM
D04からは、2系統のデータが出力されるが、これら
のデータは、図示しないセレクタにより一方が選択さ
れ、出力データ選択回路408に供給される。なお、デ
ータの読み出しは、データの書き込み時と同様に、アド
レス選択回路405から供給されるアドレスデータに基
づいて行われる。At the same time, the stored data is output from the RAMs D11 and D15 to the data OR1.
The data is read as 0 or OR 14 and supplied to the output data selection circuit 408 as one system of symbol data among the data of three symbols. At this time, RAMD15
As shown by the hatched portion in FIG. 9B, data is stored only in a half storage area in the bit direction, and no data is stored in the remaining storage areas, or the same data is stored. ing. The RAMD 11 outputs two types of data. One of these data is selected by a selector (not shown) and supplied to the output data selection circuit 408. Further, RAMD12, D16
, The stored data is the data OR
11, and read out as OR15, and supplied to the output data selection circuit 408 as symbol data of another one of the three symbol data. At this time, RAMD1
6 is a RAMD15 as indicated by the hatched portion in FIG.
Similarly to the above, data is stored only in a half storage area in the bit direction, and no data is stored in the remaining storage areas, or the same data is stored. The RAMD 12 outputs two types of data. One of these data is selected by a selector (not shown) and supplied to the output data selection circuit 408.
Furthermore, from RAMD04 and D08,
The stored data is read out as data OR03 and OR07, and among the three symbol data, the output data selection circuit 4 outputs the symbol data of another one system.
08. At this time, as indicated by the hatched portion in FIG.
Data is stored only in half the storage area in the bit direction, and no data is stored in the remaining storage areas.
Alternatively, the same data is stored. Also, RAM
D04 outputs two systems of data. One of these data is selected by a selector (not shown) and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0736】同様に、RAMD15には、アドレス選択
回路405から供給されるアドレスデータAR14に基
づいて、入力データ選択回路406からデータIR14
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD15は、同図(B)中
斜線部に示すように、ビット方向に半分の記憶領域にの
みデータI0を記憶し、残りの記憶領域には、データを
記憶しない、若しくは、同じデータI0を記憶する。ま
た、RAMD11には、アドレス選択回路405から供
給されるアドレスデータAR10に基づいて、入力デー
タ選択回路406からデータIR10として、インター
リーブ用のデータI1,I2が供給され、書き込まれ
る。さらに、RAMD16には、アドレス選択回路40
5から供給されるアドレスデータAR15に基づいて、
入力データ選択回路406からデータIR15として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD16は、同図(B)中斜線部に
示すように、RAMD15と同様に、ビット方向に半分
の記憶領域にのみデータI0を記憶し、残りの記憶領域
には、データを記憶しない、若しくは、同じデータI0
を記憶する。また、RAMD12には、アドレス選択回
路405から供給されるアドレスデータAR11に基づ
いて、入力データ選択回路406からデータIR11と
して、インターリーブ用のデータI1,I2が供給さ
れ、書き込まれる。さらにまた、RAMD08には、ア
ドレス選択回路405から供給されるアドレスデータA
R07に基づいて、入力データ選択回路406からデー
タIR07として、インターリーブ用のデータI0が供
給され、書き込まれる。このとき、RAMD08は、同
図(B)中斜線部に示すように、RAMD15と同様
に、ビット方向に半分の記憶領域にのみデータI0を記
憶し、残りの記憶領域には、データを記憶しない、若し
くは、同じデータI0を記憶する。また、RAMD04
には、アドレス選択回路405から供給されるアドレス
データAR03に基づいて、入力データ選択回路406
からデータIR03として、インターリーブ用のデータ
I1,I2が供給され、書き込まれる。Similarly, based on the address data AR14 supplied from the address selection circuit 405, the RAMD15 receives the data IR14 from the input data selection circuit 406.
The data I0 for interleaving is supplied and written. At this time, the RAMD15 stores the data I0 only in a half storage area in the bit direction and does not store the data in the remaining storage area, as shown by the hatched portion in FIG. I0 is stored. Also, based on the address data AR10 supplied from the address selection circuit 405, interleave data I1 and I2 are supplied and written as data IR10 from the input data selection circuit 406 to the RAMD11. Further, the RAMD 16 includes an address selection circuit 40.
5 based on the address data AR15 supplied from
As the data IR15 from the input data selection circuit 406,
Data I0 for interleaving is supplied and written. At this time, the RAMD 16 stores the data I0 only in the half storage area in the bit direction and does not store the data in the remaining storage areas, as shown by the hatched portion in FIG. Or the same data I0
Is stored. Further, based on the address data AR11 supplied from the address selection circuit 405, interleave data I1 and I2 are supplied and written as data IR11 from the input data selection circuit 406 to the RAMD12. Furthermore, the address data A supplied from the address selection circuit 405 is stored in the RAMD08.
Based on R07, interleave data I0 is supplied and written as data IR07 from input data selection circuit 406. At this time, the RAMD08 stores data I0 only in a half storage area in the bit direction and does not store data in the remaining storage areas, as indicated by the hatched portion in FIG. Alternatively, the same data I0 is stored. Also, RAMD04
Input data selection circuit 406 based on address data AR03 supplied from address selection circuit 405.
, Data I1 and I2 for interleaving are supplied and written as data IR03.
【0737】これと同時に、RAMD11,D15から
は、それぞれ、記憶しているデータが、データOR1
0,OR14として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。このとき、RAMD15は、
同図(B)中斜線部に示すように、ビット方向に半分の
記憶領域にのみデータを記憶しており、残りの記憶領域
には、データが記憶されていない、若しくは、同じデー
タが記憶されている。また、RAMD11からは、2系
統のデータが出力されるが、これらのデータは、図示し
ないセレクタにより一方が選択され、出力データ選択回
路408に供給される。さらに、RAMD12,D16
からは、それぞれ、記憶しているデータが、データOR
11,OR15として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。このとき、RAMD1
6は、同図(B)中斜線部に示すように、RAMD15
と同様に、ビット方向に半分の記憶領域にのみデータを
記憶しており、残りの記憶領域には、データが記憶され
ていない、若しくは、同じデータが記憶されている。ま
た、RAMD12からは、2系統のデータが出力される
が、これらのデータは、図示しないセレクタにより一方
が選択され、出力データ選択回路408に供給される。
さらにまた、RAMD04,D08からは、それぞれ、
記憶しているデータが、データOR03,OR07とし
て読み出され、3シンボルのデータのうち、さらに他の
1系統のシンボルデータとして、出力データ選択回路4
08に供給される。このとき、RAMD08は、同図
(B)中斜線部に示すように、RAMD15と同様に、
ビット方向に半分の記憶領域にのみデータを記憶してお
り、残りの記憶領域には、データが記憶されていない、
若しくは、同じデータが記憶されている。また、RAM
D04からは、2系統のデータが出力されるが、これら
のデータは、図示しないセレクタにより一方が選択さ
れ、出力データ選択回路408に供給される。なお、デ
ータの読み出しは、データの書き込み時と同様に、アド
レス選択回路405から供給されるアドレスデータに基
づいて行われる。At the same time, the stored data is read from the RAMs D11 and D15, respectively, by the data OR1.
The data is read as 0 or OR 14 and supplied to the output data selection circuit 408 as one system of symbol data among the data of three symbols. At this time, RAMD15
As shown by the hatched portion in FIG. 9B, data is stored only in a half storage area in the bit direction, and no data is stored in the remaining storage areas, or the same data is stored. ing. The RAMD 11 outputs two types of data. One of these data is selected by a selector (not shown) and supplied to the output data selection circuit 408. Further, RAMD12, D16
, The stored data is the data OR
11, and read out as OR15, and supplied to the output data selection circuit 408 as symbol data of another one of the three symbol data. At this time, RAMD1
6 is a RAMD15 as indicated by the hatched portion in FIG.
Similarly to the above, data is stored only in a half storage area in the bit direction, and no data is stored in the remaining storage areas, or the same data is stored. The RAMD 12 outputs two types of data. One of these data is selected by a selector (not shown) and supplied to the output data selection circuit 408.
Furthermore, from RAMD04 and D08,
The stored data is read out as data OR03 and OR07, and among the three symbol data, the output data selection circuit 4 outputs the symbol data of another one system.
08. At this time, as indicated by the hatched portion in FIG.
Data is stored only in half the storage area in the bit direction, and no data is stored in the remaining storage areas.
Alternatively, the same data is stored. Also, RAM
D04 outputs two systems of data. One of these data is selected by a selector (not shown) and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0738】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“1
/3以上”のSCCCが行われ、データの容量が“4キ
ロワード以下”である3シンボルの入力データに対し
て、ランダムインターリーブ及び遅延を施すことができ
る。[0738] By doing so, the interleaver 100 allows the coding apparatus 1 to set the coding rate to "1".
SCCC of "/ 3 or more" is performed, and random interleaving and delay can be applied to input data of three symbols having a data capacity of "4 kilowords or less".
【0739】つぎに、3シンボルの入力データに対し
て、インラインインターリーブを施す例について説明す
る。ここでは、符号化装置1が、符号化率が“2/3”
のSCTCMを行うものであり、入力されるデータの容
量が“16キロワード以下”であるものとする。Next, an example in which inline interleaving is performed on input data of three symbols will be described. Here, the coding apparatus 1 determines that the coding rate is “2/3”.
And the capacity of the input data is "16 kilowords or less".
【0740】この場合、インターリーバ100は、3シ
ンボルのデータについてインターリーブを施すととも
に、6シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図60
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、6個のRAMD01,D02,
D03,D04,D05,D07を遅延に用いるととも
に、同図(B)に示すように、6個のRAMD09,D
11,D13,D14,D15,D16をインターリー
ブに用いる。また、アドレス用のRAMとしては、同図
(C)に示すように、6個のRAMAの全てを用いるこ
とになる。ただし、これらの6個のRAMAは、それぞ
れ、同図(C)中斜線部に示すように、ビット方向に1
4ビットの記憶領域を有するうち、13ビット分の記憶
領域のみを用いる。したがって、インターリーバ100
及びアドレス用記憶回路110は、同図(D)に示すよ
うに、4つのRAMD06,D08,D10,D12を
用いないことになる。In this case, the interleaver 100 needs to interleave data of three symbols and delay data of six symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
, D16, six RAMs D01, D02,
D03, D04, D05, and D07 are used for delay, and as shown in FIG.
11, D13, D14, D15 and D16 are used for interleaving. In addition, as the address RAM, all six RAMs A are used, as shown in FIG. However, these six RAMs each have 1 bit in the bit direction as shown by the hatched portion in FIG.
Of the 4-bit storage area, only the 13-bit storage area is used. Therefore, the interleaver 100
The address storage circuit 110 does not use the four RAMs D06, D08, D10, and D12 as shown in FIG.
【0741】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D09,D13,D14を、上
述したバンクA(A0)として用い、RAMD03,D
04,D07,D11,D15,D16を、上述したバ
ンクB(B0)として用いる。すなわち、インターリー
バ100は、RAMD01,D02,D05,D09,
D13,D14に対してデータを書き込んでいる場合に
は、RAMD03,D04,D07,D11,D15,
D16からデータを読み出し、RAMD03,D04,
D07,D11,D15,D16に対してデータを書き
込んでいる場合には、RAMD01,D02,D05,
D09,D13,D14からデータを読み出す。[0741] More specifically, the interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D09, D13, and D14 are used as the above-described bank A (A 0 ), and the RAMs D03 and D
04, D07, D11, D15, and D16 are used as the above-described bank B (B 0 ). That is, the interleaver 100 includes the RAMs D01, D02, D05, D09,
When data is written to D13 and D14, RAMs D03, D04, D07, D11, D15,
Data is read from D16, and RAMD03, D04,
When data is written to D07, D11, D15, D16, the RAMs D01, D02, D05,
Data is read from D09, D13, and D14.
【0742】RAMD01には、アドレス選択回路40
5から供給されるアドレスデータAR00に基づいて、
入力データ選択回路406からデータIR00として、
遅延用のデータD0,D1が供給され、書き込まれる。
このとき、RAMD01には、0乃至4キロワード分の
データD0,D1が書き込まれる。また、RAMD05
には、アドレス選択回路405から供給されるアドレス
データAR04に基づいて、入力データ選択回路406
からデータIR04として、遅延用のデータD2,D3
が供給され、書き込まれる。このとき、RAMD05に
は、0乃至4キロワード分のデータD2,D3が書き込
まれる。さらに、RAMD02には、アドレス選択回路
405から供給されるアドレスデータAR01に基づい
て、入力データ選択回路406からデータIR01とし
て、遅延用のデータD4,D5が供給され、書き込まれ
る。このとき、RAMD02には、0乃至4キロワード
分のデータD4,D5が書き込まれる。[0742] The RAMD01 has an address selection circuit 40
5 based on the address data AR00 supplied from
As data IR00 from the input data selection circuit 406,
Delay data D0 and D1 are supplied and written.
At this time, data D0 and D1 for 0 to 4 kilowords are written to the RAM D01. Also, RAMD05
Input data selection circuit 406 based on address data AR04 supplied from address selection circuit 405.
To the data IR04, the delay data D2, D3
Is supplied and written. At this time, data D2 and D3 for 0 to 4 kilowords are written to the RAM D05. Further, based on the address data AR01 supplied from the address selection circuit 405, delay data D4 and D5 are supplied and written as data IR01 from the input data selection circuit 406 to the RAM D02. At this time, data D4 and D5 for 0 to 4 kilowords are written to the RAM D02.
【0743】これと同時に、RAMD03,D04,D
07からは、それぞれ、記憶しているデータが、データ
OR02,OR03,OR06として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。[0743] At the same time, RAMD03, D04, D
From 07, the stored data is read out as data OR02, OR03, and OR06, respectively, and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0744】同様に、RAMD03には、アドレス選択
回路405から供給されるアドレスデータAR02に基
づいて、入力データ選択回路406からデータIR02
として、遅延用のデータD0,D1が供給され、書き込
まれる。このとき、RAMD03には、0乃至4キロワ
ード分のデータD0,D1が書き込まれる。また、RA
MD07には、アドレス選択回路405から供給される
アドレスデータAR06に基づいて、入力データ選択回
路406からデータIR06として、遅延用のデータD
2,D3が供給され、書き込まれる。このとき、RAM
D07には、0乃至4キロワード分のデータD2,D3
が書き込まれる。さらに、RAMD04には、アドレス
選択回路405から供給されるアドレスデータAR03
に基づいて、入力データ選択回路406からデータIR
03として、遅延用のデータD4,D5が供給され、書
き込まれる。このとき、RAMD04には、0乃至4キ
ロワード分のデータD4,D5が書き込まれる。[0744] Similarly, based on the address data AR02 supplied from the address selection circuit 405, the data IR02 is input from the input data selection circuit 406 to the RAMD03.
, The delay data D0 and D1 are supplied and written. At this time, data D0 and D1 for 0 to 4 kilowords are written to the RAM D03. Also, RA
Based on the address data AR06 supplied from the address selection circuit 405, the MD07 receives the delay data D06 as data IR06 from the input data selection circuit 406.
2, D3 are supplied and written. At this time, RAM
D07 contains data D2 and D3 for 0 to 4 kilowords.
Is written. Further, the RAMD04 includes the address data AR03 supplied from the address selection circuit 405.
From the input data selection circuit 406 based on
As 03, delay data D4 and D5 are supplied and written. At this time, data D4 and D5 for 0 to 4 kilowords are written to the RAM D04.
【0745】これと同時に、RAMD01,D02,D
05からは、それぞれ、記憶しているデータが、データ
OR00,OR01,OR04として読み出され、出力
データ選択回路408に供給される。なお、データの読
み出しは、データの書き込み時と同様に、アドレス選択
回路405から供給されるアドレスデータに基づいて行
われる。At the same time, RAMs D01, D02, D
From 05, the stored data is read as data OR00, OR01, and OR04, respectively, and supplied to the output data selection circuit 408. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0746】また、RAMD09,D11,D13,D
14,D15,D16は、それぞれ、パーシャルライト
制御信号PWに基づいて、パーシャルライトのRAMと
して機能し、擬似的に8ビット×8192ワードの記憶
容量を有するRAMとして作用する。Also, the RAMs D09, D11, D13, D
Based on the partial write control signal PW, 14, D15, and D16 each function as a partial write RAM, and act as a RAM having a storage capacity of 8 bits × 8192 words in a pseudo manner.
【0747】RAMD13には、アドレス選択回路40
5から供給されるアドレスデータAR12に基づいて、
入力データ選択回路406からデータIR12として、
インターリーブ用のデータI0が供給され、書き込まれ
る。このとき、RAMD13には、0乃至8キロワード
分のデータI0が書き込まれる。また、RAMD09に
は、アドレス選択回路405から供給されるアドレスデ
ータAR08に基づいて、入力データ選択回路406か
らデータIR08として、インターリーブ用のデータI
1が供給され、書き込まれる。このとき、RAMD09
には、0乃至8キロワード分のデータI1が書き込まれ
る。さらに、RAMD14には、アドレス選択回路40
5から供給されるアドレスデータAR13に基づいて、
入力データ選択回路406からデータIR13として、
インターリーブ用のデータI2が供給され、書き込まれ
る。このとき、RAMD14には、0乃至8キロワード
分のデータI2が書き込まれる。The RAMD 13 has an address selection circuit 40
5 based on the address data AR12 supplied from
As the data IR12 from the input data selection circuit 406,
Data I0 for interleaving is supplied and written. At this time, data I0 for 0 to 8 kilowords is written to the RAMD13. Further, based on the address data AR08 supplied from the address selection circuit 405, the RAMD09 stores the data I08 for interleaving as data IR08 from the input data selection circuit 406.
1 is supplied and written. At this time, RAMD09
Is written with data I1 for 0 to 8 kilowords. Further, the RAMD 14 has an address selection circuit 40
5 based on the address data AR13 supplied from
As the data IR13 from the input data selection circuit 406,
Interleave data I2 is supplied and written. At this time, data I2 for 0 to 8 kilowords is written to RAMD14.
【0748】これと同時に、RAMD15からは、記憶
しているデータが、データOR14として読み出され、
3シンボルのデータのうち、1系統のシンボルデータと
して、出力データ選択回路408に供給される。また、
RAMD11からは、記憶しているデータが、データO
R10として読み出され、3シンボルのデータのうち、
他の1系統のシンボルデータとして、出力データ選択回
路408に供給される。さらに、RAMD16からは、
記憶しているデータが、データOR15として読み出さ
れ、3シンボルのデータのうち、さらに他の1系統のシ
ンボルデータとして、出力データ選択回路408に供給
される。なお、データの読み出しは、データの書き込み
時と同様に、アドレス選択回路405から供給されるア
ドレスデータに基づいて行われる。At the same time, the stored data is read out from RAMD 15 as data OR 14,
The data is supplied to the output data selection circuit 408 as one system of symbol data among the data of three symbols. Also,
From the RAMD11, the stored data is the data O
Read as R10, and among the data of three symbols,
The data is supplied to the output data selection circuit 408 as another one-system symbol data. Furthermore, from RAMD16,
The stored data is read as the data OR15, and is supplied to the output data selection circuit 408 as another one-system symbol data out of the three-symbol data. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0749】同様に、RAMD15には、アドレス選択
回路405から供給されるアドレスデータAR14に基
づいて、入力データ選択回路406からデータIR14
として、インターリーブ用のデータI0が供給され、書
き込まれる。このとき、RAMD15には、0乃至8キ
ロワード分のデータI0が書き込まれる。また、RAM
D11には、アドレス選択回路405から供給されるア
ドレスデータAR10に基づいて、入力データ選択回路
406からデータIR10として、インターリーブ用の
データI1が供給され、書き込まれる。このとき、RA
MD11には、0乃至8キロワード分のデータI1が書
き込まれる。さらに、RAMD16には、アドレス選択
回路405から供給されるアドレスデータAR15に基
づいて、入力データ選択回路406からデータIR15
として、インターリーブ用のデータI2が供給され、書
き込まれる。このとき、RAMD16には、0乃至8キ
ロワード分のデータI2が書き込まれる。[0749] Similarly, the RAMD15 receives the data IR14 from the input data selection circuit 406 based on the address data AR14 supplied from the address selection circuit 405.
The data I0 for interleaving is supplied and written. At this time, data I0 for 0 to 8 kilowords is written to the RAMD15. Also, RAM
D11 is supplied with interleave data I1 as data IR10 from the input data selection circuit 406 based on the address data AR10 supplied from the address selection circuit 405, and is written. At this time, RA
Data I1 for 0 to 8 kilowords is written to MD11. Further, based on the address data AR15 supplied from the address selection circuit 405, the RAMD16 receives the data IR15 from the input data selection circuit 406.
, Data for interleaving I2 is supplied and written. At this time, data I2 for 0 to 8 kilowords is written to the RAMD16.
【0750】これと同時に、RAMD13からは、記憶
しているデータが、データOR12として読み出され、
3シンボルのデータのうち、1系統のシンボルデータと
して、出力データ選択回路408に供給される。また、
RAMD09からは、記憶しているデータが、データO
R08として読み出され、3シンボルのデータのうち、
他の1系統のシンボルデータとして、出力データ選択回
路408に供給される。さらに、RAMD14からは、
記憶しているデータが、データOR13として読み出さ
れ、3シンボルのデータのうち、さらに他の1系統のシ
ンボルデータとして、出力データ選択回路408に供給
される。なお、データの読み出しは、データの書き込み
時と同様に、アドレス選択回路405から供給されるア
ドレスデータに基づいて行われる。At the same time, the stored data is read out from RAM D 13 as data OR 12,
The data is supplied to the output data selection circuit 408 as one system of symbol data among the data of three symbols. Also,
From RAMD09, the stored data is data O
Read out as R08, and among the data of three symbols,
The data is supplied to the output data selection circuit 408 as another one-system symbol data. Furthermore, from RAMD14,
The stored data is read as the data OR13, and is supplied to the output data selection circuit 408 as another one-system symbol data among the three-symbol data. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0751】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、符号化率が“2
/3”のSCTCMが行われ、データの容量が“16キ
ロワード以下”である3シンボルの入力データに対し
て、インラインインターリーブ及び遅延を施すことがで
きる。[0751] By doing so, the interleaver 100 allows the coding apparatus 1 to set the coding rate to "2".
/ 3 "is performed, and inline interleaving and delay can be applied to input data of three symbols whose data capacity is" 16 kilowords or less ".
【0752】つぎに、3シンボルの入力データに対し
て、ペアワイズインターリーブを施す例について説明す
る。ここでは、符号化装置1がTTCMを行うものであ
り、入力されるデータの容量が“32キロワード以下”
であるものとする。Next, an example in which pair-wise interleaving is performed on input data of three symbols will be described. Here, the encoding device 1 performs TTCM, and the capacity of input data is “32 kilowords or less”.
It is assumed that
【0753】この場合、インターリーバ100は、3シ
ンボルのデータについてインターリーブを施すととも
に、2シンボルのデータについて遅延を施す必要があ
る。そこで、インターリーバ100は、例えば図61
(A)に示すように、16個のRAMD01,D02,
・・・,D16のうち、4つのRAMD01,D02,
D03,D04を遅延に用いるとともに、同図(B)に
示すように、12個のRAMD05,D06,D07,
D08,D09,D10,D11,D12,D13,D
14,D15,D16をインターリーブに用いる。ま
た、アドレス用のRAMとしては、同図(C)に示すよ
うに、6個のRAMAのうち、任意の4つのRAMAを
用いればよい。したがって、インターリーバ100及び
アドレス用記憶回路110は、同図(D)に示すよう
に、2つのRAMAを用いないことになる。In this case, the interleaver 100 needs to interleave data of three symbols and delay data of two symbols. Therefore, the interleaver 100 is, for example, shown in FIG.
As shown in (A), 16 RAMs D01, D02,
, D16, four RAMs D01, D02,
D03 and D04 are used for delay, and 12 RAMs D05, D06, D07,
D08, D09, D10, D11, D12, D13, D
14, D15 and D16 are used for interleaving. Further, as the RAM for the address, as shown in FIG. 3C, any four of the six RAMs may be used. Therefore, the interleaver 100 and the address storage circuit 110 do not use two RAMAs as shown in FIG.
【0754】より具体的には、インターリーバ100
は、同図(A)及び同図(B)に示すように、RAMD
01,D02,D05,D06,D09,D10,D1
3,D14を、上述したバンクA(A0,A1)として用
い、RAMD03,D04,D07,D08,D11,
D12,D15,D16を、上述したバンクB(B0,
B1)として用いる。すなわち、インターリーバ100
は、RAMD01,D02,D05,D06,D09,
D10,D13,D14に対してデータを書き込んでい
る場合には、RAMD03,D04,D07,D08,
D11,D12,D15,D16からデータを読み出
し、RAMD03,D04,D07,D08,D11,
D12,D15,D16に対してデータを書き込んでい
る場合には、RAMD01,D02,D05,D06,
D09,D10,D13,D14からデータを読み出
す。このとき、RAMD13,D14と、RAMD0
9,D10と、RAMD05,D06とは、同一のアド
レスに基づいて動作し、RAMD15,D16と、RA
MD11,D12と、RAMD07,D08とは、同一
のアドレスに基づいて動作する。More specifically, the interleaver 100
Is a RAMD as shown in FIGS.
01, D02, D05, D06, D09, D10, D1
3 and D14 are used as the above-mentioned bank A (A 0 , A 1 ), and the RAMs D03, D04, D07, D08, D11,
D12, D15 and D16 are connected to the above-mentioned bank B (B 0 ,
B 1 ). That is, the interleaver 100
Are RAMD01, D02, D05, D06, D09,
When data is written to D10, D13, and D14, the RAMs D03, D04, D07, D08,
Data is read from D11, D12, D15, D16, and RAMD03, D04, D07, D08, D11,
When data is written to D12, D15, and D16, the RAMs D01, D02, D05, D06,
Data is read from D09, D10, D13, D14. At this time, RAMD13, D14 and RAMD0
9, D10 and the RAMs D05, D06 operate based on the same address, and the RAMs D15, D16, RA
MD11, D12 and RAM D07, D08 operate based on the same address.
【0755】RAMD01,D02には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R00,AR01に基づいて、入力データ選択回路40
6からデータIR00,IR01として、遅延用のデー
タD0,D1が供給され、書き込まれる。このとき、R
AMD01には、データD0,D1のうち、0乃至4キ
ロワード分のデータが書き込まれ、RAMD02には、
4乃至8キロワード分のデータが書き込まれる。The RAMs D01 and D02 store the address data A supplied from the address selection circuit 405, respectively.
Based on R00 and AR01, the input data selection circuit 40
6, delay data D0 and D1 are supplied and written as data IR00 and IR01. At this time, R
The data of 0 to 4 kilowords of the data D0 and D1 is written in the AMD01, and the RAMD02 is written in the RAMD02.
Four to eight kilowords of data are written.
【0756】これと同時に、RAMD03,D04から
は、それぞれ、記憶しているデータが、データOR0
2,OR03として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。[0756] At the same time, the stored data is read from the data OR0 from the RAMs D03 and D04, respectively.
2, read as OR03 and output data selection circuit 4
08. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0757】同様に、RAMD03,D04には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR02,AR03に基づいて、入力データ選択
回路406からデータIR02,IR03として、遅延
用のデータD0,D1が供給され、書き込まれる。この
とき、RAMD03には、データD0,D1のうち、0
乃至4キロワード分のデータが書き込まれ、RAMD0
4には、4乃至8キロワード分のデータが書き込まれ
る。[0757] Similarly, based on the address data AR02 and AR03 supplied from the address selection circuit 405, the RAM D03 and D04 receive the delay data D0 and D1 as the data IR02 and IR03 from the input data selection circuit 406, respectively. Is supplied and written. At this time, the RAM D03 stores 0 of the data D0 and D1.
To 4 kilowords of data are written into RAMD0
4 is written with 4 to 8 kilowords of data.
【0758】これと同時に、RAMD01,D02から
は、それぞれ、記憶しているデータが、データOR0
0,OR01として読み出され、出力データ選択回路4
08に供給される。なお、データの読み出しは、データ
の書き込み時と同様に、アドレス選択回路405から供
給されるアドレスデータに基づいて行われる。[0758] At the same time, the stored data is read from the data OR0 from the RAMs D01 and D02, respectively.
0, OR01 and output data selection circuit 4
08. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0759】また、RAMD05,D06,D07,D
08,D09,D10,D11,D12,D13,D1
4,D15,D16は、それぞれ、パーシャルライト制
御信号PWに基づいて、パーシャルライトのRAMとし
て機能し、擬似的に8ビット×8192ワードの記憶容
量を有するRAMとして作用する。[0759] Also, RAMD05, D06, D07, D
08, D09, D10, D11, D12, D13, D1
4, D15 and D16 each function as a partial write RAM based on the partial write control signal PW, and function as a RAM having a storage capacity of 8 bits × 8192 words in a simulated manner.
【0760】RAMD13,D14には、それぞれ、ア
ドレス選択回路405から供給されるアドレスデータA
R12,AR13に基づいて、入力データ選択回路40
6からデータIR12,IR13として、インターリー
ブ用のデータI0が供給され、書き込まれる。このと
き、RAMD13には、データI0のうち、0乃至8キ
ロワード分のデータが書き込まれ、RAMD14には、
8乃至16キロワード分のデータが書き込まれる。ま
た、RAMD09,D10には、それぞれ、アドレス選
択回路405から供給されるアドレスデータAR08,
AR09に基づいて、入力データ選択回路406からデ
ータIR08,IR09として、インターリーブ用のデ
ータI1が供給され、書き込まれる。このとき、RAM
D09には、データI1のうち、0乃至8キロワード分
のデータが書き込まれ、RAMD10には、8乃至16
キロワード分のデータが書き込まれる。さらに、RAM
D05,D06には、それぞれ、アドレス選択回路40
5から供給されるアドレスデータAR04,AR05に
基づいて、入力データ選択回路406からデータIR0
4,IR05として、インターリーブ用のデータI2が
供給され、書き込まれる。このとき、RAMD05に
は、データI2のうち、0乃至8キロワード分のデータ
が書き込まれ、RAMD06には、8乃至16キロワー
ド分のデータが書き込まれる。The RAMs D13 and D14 have the address data A supplied from the address selection circuit 405, respectively.
Based on R12 and AR13, the input data selection circuit 40
6, data I0 for interleaving is supplied and written as data IR12 and IR13. At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD13, and
Data for 8 to 16 kilowords is written. Also, the address data AR08, AR08, supplied from the address selection circuit 405 are stored in the RAMs D09, D10, respectively.
Based on AR09, interleave data I1 is supplied and written as data IR08 and IR09 from input data selection circuit 406. At this time, RAM
In D09, data of 0 to 8 kilowords of the data I1 is written, and in RAM D10, 8 to 16 kilowords are written.
Kiloword data is written. Furthermore, RAM
D05 and D06 respectively have an address selection circuit 40
5 from the input data selection circuit 406 based on the address data AR04 and AR05 supplied from
4, IR05, interleaving data I2 is supplied and written. At this time, data of 0 to 8 kilowords of the data I2 is written to the RAMD05, and data of 8 to 16 kilowords is written to the RAMD06.
【0761】これと同時に、RAMD15,D16から
は、それぞれ、記憶しているデータが、データOR1
4,OR15として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD11,D12
からは、それぞれ、記憶しているデータが、データOR
10,OR11として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。さらに、RAMD0
7,D08からは、それぞれ、記憶しているデータが、
データOR06,OR07として読み出され、3シンボ
ルのデータのうち、さらに他の1系統のシンボルデータ
として、出力データ選択回路408に供給される。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。At the same time, the stored data is read from the RAMs D15 and D16, respectively, from the data OR1.
4, read as OR15, and supplied to the output data selection circuit 408 as one system of symbol data among the data of three symbols. RAMD11, D12
, The stored data is the data OR
10, and read as OR11, and supplied to the output data selection circuit 408 as another one-system symbol data out of the three-symbol data. Further, RAMD0
7, D08, respectively, the stored data is
The data is read as data OR06 and OR07, and is supplied to the output data selection circuit 408 as another one-system symbol data among the data of three symbols. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0762】同様に、RAMD15,D16には、それ
ぞれ、アドレス選択回路405から供給されるアドレス
データAR14,AR15に基づいて、入力データ選択
回路406からデータIR14,IR15として、イン
ターリーブ用のデータI0が供給され、書き込まれる。
このとき、RAMD15には、データI0のうち、0乃
至8キロワード分のデータが書き込まれ、RAMD16
には、8乃至16キロワード分のデータが書き込まれ
る。また、RAMD11,D12には、それぞれ、アド
レス選択回路405から供給されるアドレスデータAR
10,AR11に基づいて、入力データ選択回路406
からデータIR10,IR11として、インターリーブ
用のデータI1が供給され、書き込まれる。このとき、
RAMD11には、データI1のうち、0乃至8キロワ
ード分のデータが書き込まれ、RAMD12には、8乃
至16キロワード分のデータが書き込まれる。さらに、
RAMD07,D08には、それぞれ、アドレス選択回
路405から供給されるアドレスデータAR06,AR
07に基づいて、入力データ選択回路406からデータ
IR06,IR07として、インターリーブ用のデータ
I2が供給され、書き込まれる。このとき、RAMD0
7には、データI2のうち、0乃至8キロワード分のデ
ータが書き込まれ、RAMD08には、8乃至16キロ
ワード分のデータが書き込まれる。Similarly, based on the address data AR14, AR15 supplied from the address selection circuit 405, the interleave data I0 is supplied as data IR14, IR15 from the input data selection circuit 406 to the RAMs D15, D16, respectively. Is written.
At this time, data of 0 to 8 kilowords of the data I0 is written to the RAMD15,
Is written with data of 8 to 16 kilowords. The RAMs D11 and D12 have address data AR supplied from the address selection circuit 405, respectively.
10, an input data selection circuit 406 based on AR11.
Supplies data I1 for interleaving as data IR10 and IR11, and is written. At this time,
Data of 0 to 8 kilowords of the data I1 is written to the RAMD11, and data of 8 to 16 kilowords is written to the RAMD12. further,
The RAMs D07 and D08 have address data AR06 and AR supplied from the address selection circuit 405, respectively.
07, the interleave data I2 is supplied and written as data IR06 and IR07 from the input data selection circuit 406. At this time, RAMD0
7, data of 0 to 8 kilowords of the data I2 is written, and RAMD08 is written of data of 8 to 16 kilowords.
【0763】これと同時に、RAMD13,D14から
は、それぞれ、記憶しているデータが、データOR1
2,OR13として読み出され、3シンボルのデータの
うち、1系統のシンボルデータとして、出力データ選択
回路408に供給される。また、RAMD09,D10
からは、それぞれ、記憶しているデータが、データOR
08,OR09として読み出され、3シンボルのデータ
のうち、他の1系統のシンボルデータとして、出力デー
タ選択回路408に供給される。さらに、RAMD0
5,D06からは、それぞれ、記憶しているデータが、
データOR04,OR05として読み出され、3シンボ
ルのデータのうち、さらに他の1系統のシンボルデータ
として、出力データ選択回路408に供給される。な
お、データの読み出しは、データの書き込み時と同様
に、アドレス選択回路405から供給されるアドレスデ
ータに基づいて行われる。At the same time, the stored data is read from the RAMs D13 and D14, respectively, as the data OR1.
2, and read as OR13, and supplied to the output data selection circuit 408 as one-system symbol data out of the three-symbol data. In addition, RAMD09, D10
, The stored data is the data OR
08, OR09, and is supplied to the output data selection circuit 408 as symbol data of another one of the three symbol data. Further, RAMD0
From 5, D06, the stored data is
The data is read out as data OR04 and OR05, and is supplied to the output data selection circuit 408 as another one-system symbol data among the data of three symbols. Note that the data reading is performed based on the address data supplied from the address selection circuit 405, as in the data writing.
【0764】このようにすることによって、インターリ
ーバ100は、符号化装置1によって、TTCMが行わ
れ、データの容量が“32キロワード以下”である3シ
ンボルの入力データに対して、ペアワイズインターリー
ブ及び遅延を施すことができる。[0764] In this way, interleaver 100 performs pairwise interleave and delay for input data of three symbols whose data capacity is "32 kilowords or less" by TTCM performed by encoding apparatus 1. Can be applied.
【0765】以上のように、インターリーバ100は、
遅延用のRAMとインターリーブ用のRAMとを共用
し、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、使用するRAMを切り替え、適切な
RAMに対するデータの書き込み及び/又は読み出しを
行うことによって、複数種類のインターリーブ処理及び
遅延処理を行うことができ、各種符号の復号に利用する
ことができる。As described above, the interleaver 100
Sharing the RAM for delay and the RAM for interleaving, switching the RAM to be used in accordance with the mode indicating the code configuration including the type of interleaving to be performed, and writing and / or reading data to and from the appropriate RAM Thus, a plurality of types of interleave processing and delay processing can be performed, and can be used for decoding various codes.
【0766】なお、インターリーバ100に関する各種
特徴については、後述する“6.”においてさらに説明
する。[0766] Various features related to the interleaver 100 will be further described in "6."
【0767】3. 要素復号器を連接して構成される復
号装置 つぎに、上述した要素復号器50を連接することにより
繰り返し復号を行うことができる復号装置3について説
明する。[0767] 3. A decoder constructed by concatenating element decoders
No. Device Next, the decoding device 3 capable of performing iterative decoding is described by connecting the element decoders 50 described above.
【0768】上述したように、復号装置3は、要素復号
器50を複数連接することにより構成され、符号化装置
1によるPCCC、SCCC、TTCM及びSCTCM
による符号に対して、繰り返し復号を行うことができ
る。[0768] As described above, the decoding device 3 is configured by connecting a plurality of element decoders 50, and the PCCC, SCCC, TTCM, and SCTCM of the encoding device 1 are used.
Can be repeatedly decoded.
【0769】復号装置3は、図62に示すように、要素
符号の数と少なくとも繰り返し復号の繰り返し回数Nと
の積、例えば、2×N個の要素復号器5011,5012,
・・・,50N1,50N2とを備える。この復号装置3
は、無記憶通信路2上で発生したノイズの影響により軟
入力とされる受信値から繰り返し復号により復号データ
DECを求めることによって、符号化装置1における入
力データを推定するものである。この復号装置3におい
て、連続する2つの要素復号器5011,5012や、要素
復号器50N1,50N2は、それぞれ、当該復号装置3が
先に図3又は図5に示した復号装置3’,3’’を構成
する場合には、1回分の繰り返し復号を実現するもので
ある。すなわち、符号化装置1が先に図2に示した符号
化装置1’である場合には、要素復号器5011,5
012,・・・,50M1,50M2のうち、要素復号器50
i1で表されるものは、畳み込み符号化器12に対応して
備えられ、且つ、繰り返し回数i回目の復号処理を行う
ものを示し、要素復号器50i2で表されるものは、畳み
込み符号化器14に対応して備えられ、且つ、繰り返し
回数i回目の復号処理を行うものを示している。また、
符号化装置1が先に図4に示した符号化装置1’’であ
る場合には、要素復号器5011,5012,・・・,50
M1,50M2のうち、要素復号器50i1で表されるもの
は、内符号の符号化を行う畳み込み符号化器33に対応
して備えられ、且つ、繰り返し回数i回目の復号処理を
行うものを示し、要素復号器50i2で表されるものは、
外符号の符号化を行う畳み込み符号化器31に対応して
備えられ、且つ、繰り返し回数i回目の復号処理を行う
ものを示している。As shown in FIG. 62, the decoding device 3 multiplies the product of the number of element codes and at least the number of iterations N of iterative decoding, for example, 2 × N element decoders 50 11 , 50 12 ,
.., 50 N1 and 50 N2 . This decoding device 3
Is for estimating input data in the encoding device 1 by obtaining decoded data DEC by iterative decoding from a received value that is softly input due to the influence of noise generated on the memoryless communication channel 2. In this decoding device 3, the two consecutive element decoders 50 11 and 50 12 and the element decoders 50 N1 and 50 N2 respectively include the decoding device 3 shown in FIG. 3 or FIG. In the case of configuring ', 3'', iterative decoding for one time is realized. That is, when the encoding device 1 is the encoding device 1 ′ shown in FIG. 2 earlier, the element decoders 50 11 , 5
0 12 ,..., 50 M1 , 50 M2
The one represented by i1 indicates that it is provided corresponding to the convolutional encoder 12 and performs the decoding process for the i-th iteration, and the one represented by the element decoder 50 i2 is the convolutional encoder. 2 is provided corresponding to the decoding unit 14 and performs decoding processing for the i-th iteration. Also,
If the encoding device 1 is the encoding device 1 ″ shown in FIG. 4 earlier, the element decoders 50 11 , 50 12 ,.
Among M1 and 50 M2, the one represented by the element decoder 50 i1 is provided corresponding to the convolutional encoder 33 that encodes the inner code and performs the i-th iteration of the decoding process. And the one represented by the element decoder 50 i2 is
The figure shows that it is provided corresponding to the convolutional encoder 31 that encodes the outer code and performs the decoding process for the i-th iteration.
【0770】具体的には、要素復号器5011には、受信
値Rと、事前確率情報としての外部情報又はインターリ
ーブデータEXTとが入力されるとともに、消去情報E
RS、事前確率情報消去情報EAP、終結時刻情報TN
P、終結ステート情報TNS、及び、インターリーブ開
始位置信号ILSが入力される。また、要素復号器50
11には、出力データ選択制御信号ITM及びインターリ
ーブモード信号DINが入力される。[0770] Specifically, the element decoder 50 11, and a received value R, together with and the extrinsic information or interleaved data EXT as priori probability information is input, the erase information E
RS, prior probability information erasure information EAP, end time information TN
P, termination state information TNS, and an interleave start position signal ILS are input. Also, the element decoder 50
11 , an output data selection control signal ITM and an interleave mode signal DIN are input.
【0771】要素復号器5011は、上述した処理を行う
ことにより得られた遅延受信値RNと軟出力INTとを
出力するとともに、次段消去位置情報ERSN、次段事
前確率情報消去情報EAPN、次段終結時刻情報TNP
N、次段終結ステート情報TNSN、及び、次段インタ
ーリーブ開始位置信号ILSNを出力する。このとき、
要素復号器5011は、復号装置3が先に図3に示した復
号装置3’であった場合には、インターリーブモード信
号DINに基づいて、インターリーバ100を、インタ
ーリーブ処理を行うものとして機能させる。また、要素
復号器5011は、復号装置3が先に図5に示した復号装
置3’’であった場合には、インターリーブモード信号
DINに基づいて、インターリーバ100を、デインタ
ーリーブ処理を行うものとして機能させる。さらに、要
素復号器5011は、出力データ選択制御信号ITMに基
づいて、軟出力復号回路90から出力される対数軟出力
Iλである軟出力SOL又は外部情報SOEのうちの一
方を選択することで、最終的に軟出力INTとして出力
されるデータを決定することができる。ここでは、軟出
力INTは、外部情報であるものとする。さらにまた、
要素復号器5011は、必要に応じて、復号値硬判定情報
DHD及び受信値硬判定情報RHDを出力することもで
きる。[0771] Element decoder 50 11 outputs the delayed received value RN and soft-output INT obtained by performing the processing described above, the next stage erasure locator information ERSN next stage a priori probability information erasure information EAPN, Next stage end time information TNP
N, next stage termination state information TNSN, and next stage interleave start position signal ILSN. At this time,
Element decoder 50 11, when the decoding apparatus 3 was previously decoder 3 shown in FIG. 3 ', based on the interleave mode signal DIN, the interleaver 100, to function as performing interleave processing . Further, the element decoder 50 11, when the decoding apparatus 3 was previously decoder 3 shown in FIG. 5 '', based on the interleave mode signal DIN, the interleaver 100 performs deinterleaving Function as things. Further, the element decoder 50 11 selects one of the soft output SOL that is the log soft output Iλ output from the soft output decoding circuit 90 and the external information SOE based on the output data selection control signal ITM. , Data finally output as the soft output INT can be determined. Here, the soft output INT is assumed to be external information. Furthermore,
Element decoder 50 11, if desired, can also output a decoded value hard decision information DHD and received value hard decision information RHD.
【0772】また、要素復号器5012には、前段の要素
復号器5011から出力された遅延受信値RN、軟出力I
NT、次段消去位置情報ERSN、次段事前確率情報消
去情報EAPN、次段終結時刻情報TNPN、次段終結
ステート情報TNSN、及び、次段インターリーブ開始
位置信号ILSNが、それぞれ、受信値R、外部情報又
はインターリーブデータEXT、消去情報ERS、事前
確率情報消去情報EAP、終結時刻情報TNP、終結ス
テート情報TNS、及び、インターリーブ開始位置信号
ILSとして入力される。また、要素復号器5012に
は、出力データ選択制御信号ITM及びインターリーブ
モード信号DINが入力される。[0772] Further, the element decoder 50 12, delayed received value outputted from the preceding element decoder 50 11 RN, soft-output I
NT, next-stage erasure position information ERSN, next-stage prior probability information erasure information EAPN, next-stage end time information TNPN, next-stage end state information TNSN, and next-stage interleave start position signal ILSN are received value R and external, respectively. Information or interleave data EXT, erasure information ERS, prior probability information erasure information EAP, termination time information TNP, termination state information TNS, and an interleave start position signal ILS are input. Further, the element decoder 50 12, the output data selection control signal ITM and interleaving mode signal DIN is input.
【0773】要素復号器5012は、要素復号器5011と
同様に、上述した処理を行うことにより得られた遅延受
信値RNと軟出力INTとを出力するとともに、次段消
去位置情報ERSN、次段事前確率情報消去情報EAP
N、次段終結時刻情報TNPN、次段終結ステート情報
TNSN、及び、次段インターリーブ開始位置信号IL
SNを出力する。このとき、要素復号器5012は、復号
装置3が先に図3に示した復号装置3’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、デインターリーブ処理を行うもの
として機能させる。また、要素復号器5012は、復号装
置3が先に図5に示した復号装置3’’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、インターリーブ処理を行うものと
して機能させる。さらに、要素復号器5012は、出力デ
ータ選択制御信号ITMに基づいて、軟出力復号回路9
0から出力される対数軟出力Iλである軟出力SOL又
は外部情報SOEのうちの一方を選択することで、最終
的に軟出力INTとして出力されるデータを決定するこ
とができる。ここでは、軟出力INTは、外部情報であ
るものとする。さらにまた、要素復号器5012は、必要
に応じて、復号値硬判定情報DHD及び受信値硬判定情
報RHDを出力することもできる。[0773] Element decoder 50 12, similarly to the element decoder 50 11 outputs the resultant delayed received value RN and the soft-output INT by performing the processing described above, the next stage erasure locator information ERSN, Next stage prior probability information deletion information EAP
N, next stage end time information TNPN, next stage end state information TNSN, and next stage interleave start position signal IL
Output SN. At this time, when the decoding device 3 is the decoding device 3 ′ shown in FIG. 3 earlier, the element decoder 50 12 performs the deinterleaving process on the interleaver 100 based on the interleave mode signal DIN. Function as things. Further, the element decoder 50 12, when the decoding apparatus 3 was previously decoder 3 shown in FIG. 5 '', based on the interleave mode signal DIN, an interleaver 100, performs interleaving Function as Further, the element decoder 50 12 outputs the soft output decoding circuit 9 based on the output data selection control signal ITM.
By selecting one of the soft output SOL, which is the log soft output Iλ output from 0, and the external information SOE, the data finally output as the soft output INT can be determined. Here, the soft output INT is assumed to be external information. Furthermore, the element decoder 50 12, if desired, can also output a decoded value hard decision information DHD and received value hard decision information RHD.
【0774】このような要素復号器5012は、遅延受信
値RN、軟出力INT、次段消去位置情報ERSN、次
段事前確率情報消去情報EAPN、次段終結時刻情報T
NPN、次段終結ステート情報TNSN、及び、次段イ
ンターリーブ開始位置信号ILSNを、それぞれ、図示
しない次段の要素復号器5021に出力する。[0774] Such element decoder 50 12, delayed received value RN, soft-output INT, next-stage erasure position information ERSN, next-stage a priori probability information erasure information EAPN, next-stage termination time information T
NPN, next-stage termination state information TNSN, and the next-stage interleave start position signal ILSN, respectively, and outputs to the next element decoder 50 21, not shown.
【0775】さらに、要素復号器50N1には、図示しな
い前段の要素復号器50N-12から出力された遅延受信値
RN、軟出力INT、次段消去位置情報ERSN、次段
事前確率情報消去情報EAPN、次段終結時刻情報TN
PN、次段終結ステート情報TNSN、及び、次段イン
ターリーブ開始位置信号ILSNが、それぞれ、受信値
R、外部情報又はインターリーブデータEXT、消去情
報ERS、事前確率情報消去情報EAP、終結時刻情報
TNP、終結ステート情報TNS、及び、インターリー
ブ開始位置信号ILSとして入力される。また、要素復
号器50N1には、出力データ選択制御信号ITM及びイ
ンターリーブモード信号DINが入力される。[0775] Further, the element decoder 50 N1 includes the delayed reception value RN, the soft output INT, the next-stage erasure position information ERSN, and the next-stage prior probability information erasure output from the preceding-stage element decoder 50 N-12 (not shown). Information EAPN, next stage end time information TN
PN, next-stage termination state information TNSN, and next-stage interleave start position signal ILSN are received value R, external information or interleave data EXT, erasure information ERS, prior probability information erasure information EAP, ending time information TNP, and ending, respectively. The state information TNS and the interleave start position signal ILS are input. Further, the output data selection control signal ITM and the interleave mode signal DIN are input to the element decoder 50 N1 .
【0776】要素復号器50N1は、要素復号器5011と
同様に、上述した処理を行うことにより得られた遅延受
信値RNと軟出力INTとを出力するとともに、次段消
去位置情報ERSN、次段事前確率情報消去情報EAP
N、次段終結時刻情報TNPN、次段終結ステート情報
TNSN、及び、次段インターリーブ開始位置信号IL
SNを出力する。このとき、要素復号器50N1は、復号
装置3が先に図3に示した復号装置3’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、インターリーブ処理を行うものと
して機能させる。また、要素復号器50N1は、復号装置
3が先に図5に示した復号装置3’’であった場合に
は、インターリーブモード信号DINに基づいて、イン
ターリーバ100を、デインターリーブ処理を行うもの
として機能させる。さらに、要素復号器50N1は、出力
データ選択制御信号ITMに基づいて、軟出力復号回路
90から出力される対数軟出力Iλである軟出力SOL
又は外部情報SOEのうちの一方を選択することで、最
終的に軟出力INTとして出力されるデータを決定する
ことができる。ここでは、軟出力INTは、外部情報で
あるものとする。さらにまた、要素復号器50N1は、必
要に応じて、復号値硬判定情報DHD及び受信値硬判定
情報RHDを出力することもできる。[0776] Element decoder 50 N1, like element decoder 50 11 outputs the resultant delayed received value RN and the soft-output INT by performing the processing described above, the next stage erasure locator information ERSN, Next stage prior probability information deletion information EAP
N, next stage end time information TNPN, next stage end state information TNSN, and next stage interleave start position signal IL
Output SN. At this time, when the decoding device 3 is the decoding device 3 ′ shown in FIG. 3 earlier, the element decoder 50 N1 performs an interleave process on the interleaver 100 based on the interleave mode signal DIN. Function as In addition, when the decoding device 3 is the decoding device 3 ″ illustrated in FIG. 5 earlier, the element decoder 50 N1 performs the deinterleaving process on the interleaver 100 based on the interleave mode signal DIN. Function as things. Further, based on the output data selection control signal ITM, the element decoder 50 N1 outputs a soft output SOL which is a log soft output Iλ output from the soft output decoding circuit 90.
Alternatively, by selecting one of the external information SOEs, the data finally output as the soft output INT can be determined. Here, the soft output INT is assumed to be external information. Furthermore, the element decoder 50 N1 can output the decoded value hard decision information DHD and the received value hard decision information RHD as necessary.
【0777】そして、最終段の要素復号器50N2には、
前段の要素復号器50N1から出力された遅延受信値R
N、軟出力INT、次段消去位置情報ERSN、次段事
前確率情報消去情報EAPN、次段終結時刻情報TNP
N、次段終結ステート情報TNSN、及び、次段インタ
ーリーブ開始位置信号ILSNが、それぞれ、受信値
R、外部情報又はインターリーブデータEXT、消去情
報ERS、事前確率情報消去情報EAP、終結時刻情報
TNP、終結ステート情報TNS、及び、インターリー
ブ開始位置信号ILSとして入力される。また、要素復
号器50N2には、出力データ選択制御信号ITM及びイ
ンターリーブモード信号DINが入力される。[0777] Then, the final-stage element decoder 50 N2 includes:
Delayed received value R output from preceding element decoder 50 N1
N, soft output INT, next-stage erasure position information ERSN, next-stage prior probability information erasure information EAPN, next-stage end time information TNP
N, next-stage termination state information TNSN, and next-stage interleave start position signal ILSN are received value R, external information or interleaved data EXT, erasure information ERS, prior probability information erasure information EAP, termination time information TNP, and termination, respectively. The state information TNS and the interleave start position signal ILS are input. Also, the output data selection control signal ITM and the interleave mode signal DIN are input to the element decoder 50 N2 .
【0778】要素復号器50N2は、上述した処理を行う
ことにより得られた軟出力INTを出力するとともに、
必要に応じて、復号値硬判定情報DHD及び受信値硬判
定情報RHDを出力する。このとき、要素復号器50N2
は、復号装置3が先に図3に示した復号装置3’であっ
た場合には、インターリーブモード信号DINに基づい
て、インターリーバ100を、デインターリーブ処理を
行うものとして機能させる。また、要素復号器50
N2は、復号装置3が先に図5に示した復号装置3’’で
あった場合には、インターリーブモード信号DINに基
づいて、インターリーバ100を、インターリーブ処理
を行うものとして機能させる。さらに、要素復号器50
N2は、出力データ選択制御信号ITMに基づいて、軟出
力INTと出力すべきデータとして対数軟出力Iλを選
択し、この対数軟出力Iλを、最終結果である復号デー
タDECとして出力する。なお、要素復号器50N2は、
必要に応じて、遅延受信値RNと軟出力INT、次段消
去位置情報ERSN、次段事前確率情報消去情報EAP
N、次段終結時刻情報TNPN、次段終結ステート情報
TNSN、及び、次段インターリーブ開始位置信号IL
SNを出力することもできる。[0778] The element decoder 50 N2 outputs the soft output INT obtained by performing the above-described processing,
It outputs decoded value hard decision information DHD and received value hard decision information RHD as necessary. At this time, the element decoder 50 N2
Causes the interleaver 100 to function as a device that performs deinterleaving processing based on the interleave mode signal DIN when the decoding device 3 is the decoding device 3 ′ shown in FIG. Also, the element decoder 50
When the decoding device 3 is the decoding device 3 ″ shown in FIG. 5 earlier, N2 causes the interleaver 100 to function as a device that performs an interleave process based on the interleave mode signal DIN. Further, the element decoder 50
N2 selects a soft output INT and a log soft output Iλ as data to be output based on the output data selection control signal ITM, and outputs the log soft output Iλ as decoded data DEC as a final result. Note that the element decoder 50 N2
If necessary, the delayed reception value RN and the soft output INT, the next-stage erasure position information ERSN, and the next-stage prior probability information erasure information EAP
N, next stage end time information TNPN, next stage end state information TNSN, and next stage interleave start position signal IL
SN can also be output.
【0779】このような復号装置3は、符号化装置1に
おける各要素符号化器に対応する要素復号器50i1,5
0i2を備えることによって、復号複雑度が高い符号を複
雑度の小さい要素に分解し、要素復号器50i1,50i2
の間の相互作用により特性を逐次的に向上させることが
できる。復号装置3は、受信値を受信すると、2×N個
の要素復号器5011,5012,・・・,50N1,50N2
によって、繰り返し回数が最大でNの繰り返し復号を行
い、復号データDECを出力する。[0779] Such a decoding device 3 includes element decoders 50 i1 , 5 i corresponding to each element encoder in the encoding device 1.
By providing 0 i2 , a code having high decoding complexity is decomposed into elements having low complexity, and the element decoders 50 i1 and 50 i2 are decomposed.
The characteristics can be sequentially improved by the interaction between. Upon receiving the received value, the decoding device 3 receives 2 × N element decoders 50 11 , 50 12 ,..., 50 N1 , 50 N2.
Thus, the iterative decoding is performed with the maximum number of repetitions being N, and the decoded data DEC is output.
【0780】なお、復号装置3は、2×N個の要素復号
器5011,5012,・・・,50N1,50N2を連接する
ことによって、最大で繰り返し回数がNの繰り返し復号
を行うことができるが、要素復号器5011,5012,・
・・,50N1,50N2に備わる遅延機能を用いることに
よって、後述するように、繰り返し回数がN以下の繰り
返し復号を行うこともできる。The decoding device 3 performs iterative decoding with a maximum number of repetitions of N by connecting 2 × N element decoders 50 11 , 50 12 ,..., 50 N1 , 50 N2. However, the element decoders 50 11 , 50 12 ,.
By using the delay function provided in 50 N1 and 50 N2 , iterative decoding in which the number of repetitions is N or less can be performed as described later.
【0781】また、TTCM方式及びSCTCM方式に
よる符号の復号を行う復号装置は、上述した復号装置3
と同様の構成で実現することができ、受信値として、同
相成分及び直交成分のシンボルを直接入力することにな
る。The decoding apparatus for decoding codes according to the TTCM method and the SCTCM method is the same as the decoding apparatus 3 described above.
In this case, the symbols of the in-phase component and the quadrature component are directly input as the reception values.
【0782】4. 要素復号器の全体に関する特徴 つぎに、要素復号器50に関する特徴毎の説明を行う。
以下の特徴は、要素復号器50の機能として備えられる
ものであるが、特徴の概念を明確化するために、適宜簡
略化した図面を用いて説明する。[0782] 4. Next, features of the element decoder 50 will be described for each feature.
The following features are provided as functions of the element decoder 50, and will be described using appropriately simplified drawings to clarify the concept of the features.
【0783】4−1 符号尤度の切り替え機能 上述した受信値及び事前確率情報選択回路154に関す
る特徴である。受信値及び事前確率情報選択回路154
は、上述したように、任意の符号の復号を行うために設
けられるものである。 4-1 Code Likelihood Switching Function This is a feature of the above-described received value and prior probability information selection circuit 154. Receiving value and prior probability information selection circuit 154
Is provided for decoding an arbitrary code as described above.
【0784】例えば、符号化装置1がPCCC又はTT
CMによる符号化を行うものであった場合には、先に図
3に示したように、軟出力復号を行うために入力される
べき情報は、受信値と、前段のインターリーバ又はデイ
ンターリーバから供給される外部情報となる。また、例
えば、符号化装置1がSCCC又はSCTCMによる符
号化を行うものであった場合には、先に図5に示したよ
うに、内符号の軟出力復号を行うために入力されるべき
情報は、受信値と、前段のインターリーバから供給され
る外部情報となり、外符号の軟出力復号を行うために入
力されるべき情報は、デインターリーバから供給される
外部情報と、値が“0”である事前確率情報となる。さ
らに、符号化装置1がパンクチャを行うものであった場
合には、その旨を示す情報を事前確率情報として入力す
る必要がある。このように、要素復号器50は、任意の
符号の復号を行うためには、各符号に応じて、軟出力復
号を行うために必要な情報を選択する必要がある。[0784] For example, if the encoding device 1 uses PCCC or TT
In the case of performing coding by CM, as shown in FIG. 3, information to be input for performing soft output decoding includes a received value and a preceding interleaver or deinterleaver. External information supplied from the Also, for example, when the encoding device 1 performs encoding by SCCC or SCTCM, as shown in FIG. 5, information to be input to perform soft-output decoding of an inner code. Is the received value and the external information supplied from the preceding interleaver. The information to be input to perform the soft-output decoding of the outer code is the external information supplied from the deinterleaver and the value “0”. Is the prior probability information. Further, when the encoding device 1 performs puncturing, it is necessary to input information indicating that fact as prior probability information. As described above, in order to decode an arbitrary code, the element decoder 50 needs to select information necessary for performing soft-output decoding according to each code.
【0785】そこで、要素復号器50は、受信値及び事
前確率情報選択回路154を備えることによって、入力
される受信値と事前確率情報とのうち、軟出力復号を行
うために入力されるべき情報を符号に応じて適切に選択
する。このようにすることによって、要素復号器50
は、PCCC、SCCC、TTCM又はSCTCMとい
った任意の符号を復号することが可能な汎用性のある構
造となる。The element decoder 50 includes the reception value and prior probability information selection circuit 154, so that the information to be input to perform the soft output decoding among the input reception value and the prior probability information is provided. Is appropriately selected according to the sign. By doing so, the element decoder 50
Is a versatile structure that can decode any code such as PCCC, SCCC, TTCM or SCTCM.
【0786】すなわち、復号装置3は、PCCC、SC
CC、TTCM又はSCTCMといった任意の符号を、
同一配線のLSIからなる要素復号器50を複数連接す
るだけで繰り返し復号することが可能となる。そのた
め、復号装置3は、例えば実験を行う場合等にも、ユー
ザに高い利便を提供することができる。[0786] That is, the decoding device 3 executes the PCCC, SC
Any code such as CC, TTCM or SCTCM,
Decoding can be repeatedly performed only by connecting a plurality of element decoders 50 composed of LSIs having the same wiring. Therefore, the decoding device 3 can provide the user with high convenience even when performing an experiment, for example.
【0787】なお、要素復号器50は、受信値及び事前
確率情報選択回路154を、必ずしも軟出力復号回路9
0の内部又は前段に備える必要はない。すなわち、要素
復号器50は、前段の要素復号器からの情報の中から、
軟出力復号に必要な情報を選択する構成とする必要はな
い。例えば、要素復号器50は、セレクタ1208,1
209,12010の後段に受信値及び事前確率情報選択
回路154を設け、遅延受信値TRNと軟出力TINT
とを符号尤度として切り替えることによって、次段の要
素復号器において軟出力復号を行うために必要な情報を
選択するようにしてもよい。[0787] The element decoder 50 does not necessarily include the received value and prior probability information selecting circuit 154 as the soft output decoding circuit 9.
It is not necessary to provide inside or before 0. That is, the element decoder 50 determines, from the information from the preceding element decoder,
It is not necessary to adopt a configuration for selecting information necessary for soft output decoding. For example, the element decoder 50 selects the selectors 120 8 , 1
20 9, 120 10 subsequent to providing the received value and a priori probability information selection circuit 154, delayed received value TRN and soft-output TINT
May be switched as the code likelihood to select information necessary for performing soft output decoding in the next-stage element decoder.
【0788】図28を用いて説明した受信値及び事前確
率情報選択回路154の場合には、復号装置3を構成す
る隣接する2つの要素復号器50A,50Bは、簡略化す
ると例えば図63に示す構成として表すことができる。
すなわち、要素復号器50Bは、前段の要素復号器50A
から出力された遅延受信値RNを受信値Rとして入力す
るとともに、軟出力INTを外部情報又はインターリー
ブデータEXTとして入力し、受信値TRを、遅延する
ための信号線と復号受信値TSRとするための信号線と
を備えるものとして表される。この場合、要素復号器5
0Bに備えられる受信値及び事前確率情報選択回路15
4は、実質的には、復号受信値TSRと外部情報又はイ
ンターリーブデータTEXTとを選択的に出力するセレ
クタ501と、外部情報又はインターリーブデータTE
XTと値が“0”である事前確率情報とを選択的に出力
するセレクタ502とを有するものとして表される。In the case of the received value and prior probability information selection circuit 154 described with reference to FIG. 28, the two adjacent element decoders 50 A and 50 B constituting the decoding device 3 are simplified, for example, as shown in FIG. Can be represented as a configuration shown in FIG.
That is, the element decoder 50 B is front element decoder 50 A
And the soft output INT is input as external information or interleaved data EXT, and the received value TR is used as a signal line for delay and a decoded received value TSR. And a signal line of the same. In this case, the element decoder 5
Receiving value and prior probability information selection circuit 15 provided for 0 B
4 is a selector 501 for selectively outputting the decoded reception value TSR and external information or interleaved data TEXT, and a selector 501 for selectively outputting the external information or interleaved data TELT.
This is represented as having a selector 502 that selectively outputs XT and prior probability information whose value is “0”.
【0789】これに対して、セレクタ1208,12
09,12010の後段に受信値及び事前確率情報選択回
路154を設ける場合には、復号装置3を構成する隣接
する2つの要素復号器50C,50Dは、簡略化すると例
えば図64に示す構成として表すことができる。すなわ
ち、要素復号器50Cに備えられる受信値及び事前確率
情報選択回路154は、実質的には、遅延受信値TRN
と軟出力TINTとを選択的に出力するセレクタ503
と、軟出力TINTと値が“0”である事前確率情報と
を選択的に出力するセレクタ504とを有するものとし
て表される。この場合、要素復号器50Dは、前段の要
素復号器50Cにおけるセレクタ503から出力された
遅延受信値RNを受信値Rとして入力するとともに、セ
レクタ504から出力された軟出力INTを外部情報又
はインターリーブデータEXTとして入力し、さらに、
遅延受信値TRNを入力することになる。この場合、受
信値及び事前確率情報選択回路154は、セレクタ50
3,504とともに、インターリーバ100の内部に備
えられてもよい。On the other hand, the selectors 120 8 , 12
When the received value and prior probability information selection circuit 154 is provided at the subsequent stage of 0 9 and 120 10 , the two adjacent element decoders 50 C and 50 D constituting the decoding device 3 are simplified, for example, as shown in FIG. It can be represented as the configuration shown. That is, the reception value and prior probability information selection circuit 154 provided in the element decoder 50 C substantially includes the delay reception value TRN
Selector 503 for selectively outputting the soft output TINT
And a selector 504 for selectively outputting the soft output TINT and the prior probability information whose value is “0”. In this case, the element decoder 50 D, inputs the delayed received value RN outputted from the selector 503 in the preceding stage of the element decoder 50 C as a received value R, a soft-output INT output from the selector 504 or the external information Input as interleaved data EXT,
The delay reception value TRN is input. In this case, the reception value and prior probability information selection circuit 154
3, 504 may be provided inside the interleaver 100.
【0790】このように、要素復号器50は、受信値及
び事前確率情報選択回路154を設ける位置について限
定されるものではない。ただし、図64に示すように、
前段の要素復号器によって、次段の要素復号器における
軟出力復号に必要な情報を選択する構成は、2つの要素
復号器の間で遅延させた受信値を別途入出力する必要が
あることから、ピン数を多く要することになる。As described above, the position where the element decoder 50 is provided with the reception value and prior probability information selection circuit 154 is not limited. However, as shown in FIG.
The configuration in which the information required for soft-output decoding in the next-stage element decoder is selected by the previous-stage element decoder is because it is necessary to separately input and output the received value delayed between the two element decoders. Requires a large number of pins.
【0791】4−2 受信値の遅延機能 上述した受信データ及び遅延用記憶回路155及びイン
ターリーバ100に関する特徴である。 4-2 Received Value Delay Function This is a feature relating to the above-described received data and delay storage circuit 155 and interleaver 100.
【0792】例えば、符号化装置1がPCCC又はTT
CMによる符号化を行うものであった場合には、先に図
3に示したように、軟出力復号を行うために必要な情報
として、受信値が入力される必要がある。また、例え
ば、符号化装置1がSCCC又はSCTCMによる符号
化を行うものであった場合には、先に図5に示したよう
に、内符号の軟出力復号を行うために必要な情報とし
て、受信値が入力される必要がある。[0792] For example, if the encoding device 1 is PCCC or TT
When coding by CM is performed, a received value needs to be input as information necessary for performing soft output decoding as shown in FIG. Also, for example, when the encoding device 1 performs encoding by SCCC or SCTCM, as shown in FIG. 5, as information necessary for performing soft-output decoding of an inner code, Received values need to be entered.
【0793】そこで、要素復号器50は、上述したよう
に、受信データ及び遅延用記憶回路155を備えること
によって、復号の対象とする復号受信値TSR以外の受
信値を含めた全ての受信値TRを記憶し、少なくとも軟
出力復号回路90が要する処理時間と同時間だけ遅延さ
せるとともに、インターリーバ100によって、受信値
TR又は遅延受信値SDRのうちのいずれか一方である
データTDIを、少なくとも当該インターリーバ100
が要する処理時間と同時間だけ遅延させる、すなわち、
インターリーブ長分だけ遅延させる。[0793] Therefore, as described above, the element decoder 50 includes the reception data and delay storage circuit 155, so that all the reception values TR including the reception values other than the decoding reception value TSR to be decoded are included. And delays at least the same time as the processing time required by the soft-output decoding circuit 90, and the interleaver 100 converts the data TDI, which is one of the received value TR or the delayed received value SDR, into at least the Lever 100
Is delayed by the same time as the required processing time, that is,
Delay by interleave length.
【0794】このようにすることによって、復号装置3
は、外部にRAMやFIFO(First In First Out)等
の遅延用の回路を備える必要がないことから、回路規模
を削減することができ、PCCC、SCCC、TTCM
又はSCTCMといった任意の符号を、同一配線のLS
Iからなる要素復号器50を複数連接するだけで繰り返
し復号することが可能となる。[0794] By doing so, the decoding device 3
Since there is no need to externally provide a delay circuit such as a RAM or a FIFO (First In First Out), the circuit scale can be reduced, and PCCC, SCCC, TTCM
Or an arbitrary code such as SCTCM,
It is possible to perform iterative decoding only by connecting a plurality of element decoders 50 made of I.
【0795】なお、要素復号器50は、軟出力復号回路
90が要する処理時間と同時間だけ受信値を遅延させる
ために、受信データ及び遅延用記憶回路155を用いる
必要はなく、遅延用の回路を別途備えるようにしてもよ
い。この場合、要素復号器50は、遅延用の回路を軟出
力復号回路90に内部に備える必要もない。The element decoder 50 does not need to use the reception data and delay storage circuit 155 to delay the reception value by the same time as the processing time required by the soft output decoding circuit 90. May be separately provided. In this case, the element decoder 50 does not need to include a delay circuit in the soft output decoding circuit 90.
【0796】すなわち、復号装置3を構成する隣接する
2つの要素復号器50E,50Fは、簡略化すると例えば
図65に示すように、軟出力復号回路90と、インター
リーバ100との他に、受信値を遅延させる遅延回路5
10を備えるものとして表される。勿論、この遅延回路
510は、軟出力復号回路90が要する処理時間と同時
間だけ遅延させる記憶回路と、インターリーバ100が
要する処理時間と同時間だけ遅延させる記憶回路とに分
離されていてもよい。このように、要素復号器50は、
全ての受信値を遅延させるための遅延線を備えるもので
あればよい。[0796] That is, the two adjacent element decoders 50 E and 50 F constituting the decoding device 3 can be simplified, for example, as shown in FIG. 65, in addition to the soft output decoding circuit 90 and the interleaver 100. , Delay circuit 5 for delaying the received value
10 are represented. Of course, the delay circuit 510 may be separated into a storage circuit that delays by the same time as the processing time required by the soft output decoding circuit 90 and a storage circuit that delays by the same time as the processing time required by the interleaver 100. . Thus, the element decoder 50
What is necessary is just to provide a delay line for delaying all the received values.
【0797】勿論、要素復号器50は、実際には、イン
ターリーバ100が要する処理時間と同時間の遅延を実
現するために、インターリーブ100を用いて後述する
手法を採用しているが、これについては後述する。Of course, the element decoder 50 actually employs a method described later using the interleaver 100 in order to realize the processing time required by the interleaver 100 and the simultaneous delay. Will be described later.
【0798】4−3 復号受信値選択機能 上述した復号受信値選択回路70に関する特徴である。
復号受信値選択回路70は、上述したように、任意の符
号の復号を行うために設けられるものである。 4-3 Decoded Received Value Selection Function This is a feature of the decoded received value selection circuit 70 described above.
The decoded received value selection circuit 70 is provided for decoding an arbitrary code as described above.
【0799】軟出力復号を行うために必要とされる受信
値は、符号により異なる。そこで、要素復号器50は、
復号受信値選択回路70を備えることによって、全ての
受信値TRの中から、復号の対象とする受信値TSRを
符号に応じて適切に選択する。換言すれば、復号装置3
を構成する隣接する2つの要素復号器50G,50Hは、
簡略化すると例えば図66に示すように、軟出力復号回
路90と、インターリーバ100と、受信値を遅延させ
る遅延回路510との他に、全ての受信値を遅延させる
ための遅延線から、所定の信号線を選択的に取り出す復
号受信値選択回路70を備えるものとして表される。[0799] The received value required for performing the soft output decoding differs depending on the code. Therefore, the element decoder 50
By providing the decoded reception value selection circuit 70, the reception value TSR to be decoded is appropriately selected from all the reception values TR according to the code. In other words, the decryption device 3
Are adjacent two element decoders 50 G and 50 H
In a simplified manner, for example, as shown in FIG. 66, in addition to the soft output decoding circuit 90, the interleaver 100, and the delay circuit 510 for delaying the received value, a predetermined delay line for delaying all the received values is used. Is provided as a decoded reception value selection circuit 70 for selectively extracting the signal line of FIG.
【0800】このように、遅延回路510に入力される
受信値の中から、所定の受信値を選択的に取り出すこと
によって、復号装置3は、PCCC、SCCC、TTC
M又はSCTCMといった任意の符号を、同一配線のL
SIからなる要素復号器50を複数連接するだけで繰り
返し復号することが可能となる。As described above, by selectively extracting a predetermined reception value from the reception values input to the delay circuit 510, the decoding device 3 can perform the PCCC, SCCC, TTC
Any symbol, such as M or SCTCM, is
It is possible to repeatedly perform decoding only by connecting a plurality of element decoders 50 made of SI.
【0801】4−4 復号用の記憶回路と遅延用の記憶
回路の共用 上述した受信データ及び遅延用記憶回路155に関する
特徴である。 4-4 Decoding Storage Circuit and Delay Storage
Circuit sharing This is a feature of the above-described received data and delay storage circuit 155.
【0802】受信データ及び遅延用記憶回路155は、
上述したように、復号に用いる受信データである選択受
信値及び事前確率情報RAPと、遅延用のデータである
受信値TRとを、ともに記憶する。すなわち、受信デー
タ及び遅延用記憶回路155は、選択受信値及び事前確
率情報RAPと受信値TRとを、ともに記憶することが
できる容量のRAMを有しており、図示しない制御回路
による制御の下に、各情報の書き込み及び/又は読み出
しを選択的に行う。このとき、受信データ及び遅延用記
憶回路155は、Iα算出回路158にて用いる受信デ
ータDAと、受信値TRとを、同一のワードに書き込
み、受信データDAが読み出されるタイミングに合わせ
て、記憶している受信値TRを遅延受信値PDRとして
出力する。The received data and delay storage circuit 155
As described above, the selected reception value and the prior probability information RAP, which are reception data used for decoding, and the reception value TR, which is delay data, are both stored. That is, the reception data and delay storage circuit 155 has a RAM having a capacity capable of storing both the selected reception value and the prior probability information RAP and the reception value TR, and is controlled by a control circuit (not shown). Then, writing and / or reading of each information is selectively performed. At this time, the reception data and delay storage circuit 155 writes the reception data DA used in the Iα calculation circuit 158 and the reception value TR in the same word, and stores them in synchronization with the timing at which the reception data DA is read. The received reception value TR is output as a delayed reception value PDR.
【0803】このように、復号装置3は、記憶する対象
の用途が異なる記憶回路の共用を図ることで、回路規模
を削減することができ、PCCC、SCCC、TTCM
又はSCTCMといった任意の符号を、同一配線のLS
Iからなる要素復号器50を複数連接するだけで繰り返
し復号することが可能となる。As described above, the decoding device 3 can reduce the circuit scale by sharing the storage circuits having different purposes of storage, and can reduce the PCCC, SCCC, and TTCM.
Or an arbitrary code such as SCTCM,
It is possible to perform iterative decoding only by connecting a plurality of element decoders 50 made of I.
【0804】4−5 フレーム先頭情報の遅延機能 上述した受信データ及び遅延用記憶回路155に関する
特徴である。 4-5 Frame Head Information Delay Function This is a feature related to the above-described received data and delay storage circuit 155.
【0805】エッジ検出回路80により検出したフレー
ムの先頭を示すエッジ信号TEILSは、インターリー
ブの開始位置を示すものである。そのため、インターリ
ーバ100は、軟出力復号回路90による軟出力復号の
結果得られる情報が入力されるのと同期して、エッジ信
号TEILSに相当する信号が入力される必要がある。
そのため、エッジ信号TEILSは、軟出力復号回路9
0が要する処理時間と同時間だけ遅延される必要があ
る。The edge signal TEILS indicating the head of the frame detected by the edge detection circuit 80 indicates the start position of the interleave. Therefore, the interleaver 100 needs to input a signal corresponding to the edge signal TEILS in synchronization with input of information obtained as a result of soft output decoding by the soft output decoding circuit 90.
Therefore, the edge signal TEILS is output to the soft output decoding circuit 9.
It must be delayed by the same time as the processing time required by 0.
【0806】そこで、要素復号器50は、上述したよう
に、受信データ及び遅延用記憶回路155を備えること
によって、軟出力復号回路90に対して、復号する情報
のフレーム先頭にエッジ信号TEILSを同期させて入
力し、軟出力復号回路90が要する処理時間と同時間だ
け遅延させる。このとき、受信データ及び遅延用記憶回
路155は、Iα算出回路158にて用いる受信データ
DAと、エッジ信号TEILSとを、同一のワードに書
き込み、受信データDAが読み出されるタイミングに合
わせて、記憶しているエッジ信号TEILSを遅延エッ
ジ信号PDILとして出力する。Therefore, as described above, the element decoder 50 includes the reception data and delay storage circuit 155 to synchronize the edge signal TEILS with the soft output decoding circuit 90 at the beginning of the frame of the information to be decoded. The input is delayed by the same time as the processing time required by the soft output decoding circuit 90. At this time, the reception data and delay storage circuit 155 writes the reception data DA used in the Iα calculation circuit 158 and the edge signal TEILS in the same word, and stores them in synchronization with the timing at which the reception data DA is read. The output edge signal TEILS is output as the delayed edge signal PDIL.
【0807】このようにすることによって、復号装置3
は、外部にエッジ信号を遅延させるための遅延用の回路
を備える必要がなく、さらに、遅延用の回路と受信デー
タの記憶用の回路とを共用できることから、回路規模の
削減と利便の向上を図ることができ、PCCC、SCC
C、TTCM又はSCTCMといった任意の符号を、同
一配線のLSIからなる要素復号器50を複数連接する
だけで繰り返し復号することが可能となる。[0807] By doing so, the decoding device 3
Eliminates the need for externally providing a delay circuit for delaying an edge signal, and can share a circuit for delay and a circuit for storing received data, thereby reducing the circuit scale and improving convenience. PCCC, SCC
An arbitrary code such as C, TTCM or SCTCM can be repeatedly decoded only by connecting a plurality of element decoders 50 composed of LSIs having the same wiring.
【0808】なお、要素復号器50は、エッジ信号を遅
延させるために、受信データ及び遅延用記憶回路155
を用いる必要はなく、遅延用の回路を軟出力復号回路9
0の内部に別途備えるようにしてもよい。すなわち、要
素復号器50は、エッジ信号を遅延させるための遅延線
を備えるものであればよい。The element decoder 50 receives the received data and the delay storage circuit 155 in order to delay the edge signal.
It is not necessary to use a soft output decoding circuit 9
0 may be separately provided. That is, the element decoder 50 may have a delay line for delaying the edge signal.
【0809】また、要素復号器50は、復号する情報の
フレーム長が軟出力復号回路90が要する処理時間より
も大きい場合には、復号遅延を計数する図示しないカウ
ンタに基づいて、エッジ信号を遅延又は生成してインタ
ーリーバ100に出力するようにしてもよい。If the frame length of the information to be decoded is longer than the processing time required by the soft output decoding circuit 90, the element decoder 50 delays the edge signal based on a counter (not shown) for counting the decoding delay. Alternatively, it may be generated and output to the interleaver 100.
【0810】4−6 軟出力復号回路又はインターリー
バ単体動作機能 上述したセレクタ1204,1207に関する特徴であ
り、付随的に、上述したセレクタ1203,1205,1
206にも関する特徴である。 4-6 Soft Output Decoding Circuit or Interleave
A feature about the selector 120 4, 120 7 was server standalone operation function described above, incidentally, the selector 120 3 described above, 120 5, 1
To 20 6 is a characteristic related.
【0811】要素復号器50は、符号化装置1による符
号を繰り返し復号する際の要素符号化器に対応するもの
であることは上述した通りであるが、このような用途以
外にも、軟出力復号回路90又はインターリーバ100
の機能のみを果たすような動作モードを切り替える機能
を有する。すなわち、要素復号器50は、上述したよう
に、制御回路60により動作モード情報CBFを生成
し、この動作モード情報CBFに基づいて、セレクタ1
203,1204,1205,1206,1207による選
択動作を行わせることによって、軟出力復号回路90及
びインターリーバ100が、それぞれ、通常の軟出力復
号処理及びインターリーブ処理を行うモードと、軟出力
復号回路90のみが通常の軟出力復号処理を行うモード
と、インターリーバ100のみが通常のインターリーブ
処理を行うモードとを実現する。[0811] As described above, the element decoder 50 corresponds to the element encoder when the code is repeatedly decoded by the encoding apparatus 1. Decoding circuit 90 or interleaver 100
Has the function of switching the operation mode so as to perform only the above function. That is, as described above, the element decoder 50 generates the operation mode information CBF by the control circuit 60, and based on the operation mode information CBF, the selector 1
By performing the selecting operation of 20 3, 120 4, 120 5, 120 6, 120 7, the soft-output decoding circuit 90 and interleaver 100, respectively, a mode for the ordinary soft-output decoding and interleaving, A mode in which only the soft output decoding circuit 90 performs normal soft output decoding processing and a mode in which only the interleaver 100 performs normal interleaving processing are realized.
【0812】具体的には、セレクタ1203は、上述し
たように、動作モード情報CBFに基づいて、受信値T
Rと、軟出力復号回路90から供給される遅延受信値S
DRとのうち、いずれか一方を選択する。すなわち、要
素復号器50は、このセレクタ1203によって、イン
ターリーバ100に入力される受信値として、軟出力復
号回路90による軟出力復号処理又は軟出力復号回路9
0が要する処理時間と同時間の遅延を行ったものを用い
るか否かを決定することができる。[0812] Specifically, the selector 120 3, as described above, on the basis of the operation mode information CBF, received value T
R and the delayed received value S supplied from the soft output decoding circuit 90.
One of DR and DR is selected. That is, the element decoder 50 determines whether the soft output decoding processing by the soft output decoding circuit 90 or the soft output decoding circuit 9 is to be performed by the selector 120 3 as a received value input to the interleaver 100.
It is possible to determine whether or not to use a delay that is the same as the processing time required by 0.
【0813】また、セレクタ1204は、上述したよう
に、動作モード情報CBFに基づいて、外部情報又はイ
ンターリーブデータTEXTと、セレクタ1202から
供給されるデータTDLXとのうち、いずれか一方を選
択する。すなわち、要素復号器50は、このセレクタ1
204によって、インターリーバ100に入力される外
部情報又は軟出力として、軟出力復号回路90による軟
出力復号処理又は軟出力復号回路90が要する処理時間
と同時間の遅延を行ったものを用いるか否かを決定する
ことができる。[0813] The selector 120 4, as described above, on the basis of the operation mode information CBF, and external information or interleaved data TEXT, among the data TDLX supplied from the selector 120 2, selects either . That is, the element decoder 50 selects the selector 1
20 by 4, as the external information or soft output is input to the interleaver 100, or used after subjected to soft-output decoding or soft-output decoding circuit 90 takes processing time and the time delay due to the soft-output decoding circuit 90 Can be determined.
【0814】さらに、セレクタ1205は、上述したよ
うに、動作モード情報CBFに基づいて、エッジ検出回
路80から供給されるエッジ信号TEILSと、軟出力
復号回路90から供給される遅延エッジ信号SDILS
とのうち、いずれか一方を選択する。すなわち、要素復
号器50は、このセレクタ1205によって、インター
リーバ100に入力されるエッジ信号として、軟出力復
号回路90による軟出力復号処理又は軟出力復号回路9
0が要する処理時間と同時間の遅延を行ったものを用い
るか否かを決定することができる。[0814] Furthermore, the selector 120 5, as described above, on the basis of the operation mode information CBF, the edge signal TEILS supplied from the edge detection circuit 80, the delay edge signal SDILS supplied from the soft-output decoding circuit 90
And one of them is selected. In other words, the element decoder 50 uses the soft output decoding circuit 90 or the soft output decoding circuit 9 as the edge signal input to the interleaver 100 by the selector 120 5 as an edge signal.
It is possible to determine whether or not to use a delay that is the same as the processing time required by 0.
【0815】さらにまた、セレクタ1206は、上述し
たように、動作モード情報CBFに基づいて、軟出力復
号回路90から供給される遅延受信値SDRと、インタ
ーリーバ100から供給されるインターリーブ長遅延受
信値IDOとのうち、いずれか一方を選択する。すなわ
ち、要素復号器50は、このセレクタ1206によっ
て、出力すべき受信値として、インターリーバ100に
よるインターリーブ処理又はインターリーバ100が要
する処理時間と同時間の遅延を行ったものを用いるか否
かを決定することができる。[0815] Furthermore, the selector 120 6, as described above, on the basis of the operation mode information CBF, the delayed received value SDR supplied from the soft-output decoding circuit 90, the interleaving length delayed received supplied from the interleaver 100 One of the values IDO is selected. That is, the element decoder 50, the selector 120 6, as a received value to be output, whether to use those subjected to interleaving processing or the interleaver 100 takes processing time and the time delay by the interleaver 100 Can be determined.
【0816】また、セレクタ1207は、上述したよう
に、動作モード情報CBFに基づいて、インターリーバ
100から供給されるインターリーバ出力データIIO
と、セレクタ1202から供給されるデータTDLXと
のうち、いずれか一方を選択する。すなわち、要素復号
器50は、このセレクタ1207によって、出力すべき
外部情報又は軟出力として、インターリーバ100によ
るインターリーブ処理又はインターリーバ100が要す
る処理時間と同時間の遅延を行ったものを用いるか否か
を決定することができる。[0816] The selector 120 7, as described above, on the basis of the operation mode information CBF, the interleaver output data IIO supplied from the interleaver 100
When, among the data TDLX supplied from the selector 120 2, selects either. That is, the element decoder 50, either by the selector 120 7, as the external information or the soft output to be output, use having been subjected to the interleave processing or the interleaver 100 is the processing time and the time required delay due interleaver 100 Can be determined.
【0817】このようにすることによって、要素復号器
50は、例えば、軟出力復号処理のみが必要とされるモ
ードの場合には、軟出力復号回路90のみを動作させる
ことができ、一方、インターリーブ処理のみが必要とさ
れるモードの場合には、インターリーバ100のみを動
作させることができる。[0817] By doing so, the element decoder 50 can operate only the soft-output decoding circuit 90 in the mode requiring only the soft-output decoding process, for example. In a mode requiring only processing, only the interleaver 100 can be operated.
【0818】また、要素復号器50は、インターリーバ
100のみが通常のインターリーブ処理を行うモードの
場合には、符号化装置として用いることもできる。これ
は、符号化装置における要素符号化器は、通常、遅延素
子と組み合わせ回路とからなり、いわゆるFPGA等に
より容易に実現することができるためである。したがっ
て、要素復号器50は、例えば、先に図2に示した符号
化装置1’を実現する場合には、例えば制御回路60等
により畳み込み符号化器12,14を実現することがで
きる。また、要素復号器50は、上述したように、イン
ターリーバ100が遅延回路としての機能を併有するこ
とから、符号化装置1’におけるインターリーバ13と
遅延器11の機能をインターリーバ100により実現す
ることができる。同様に、要素復号器50は、先に図4
に示した符号化装置1’’のようなSCCCによる符号
化を行う符号化装置も容易に実現することができる。[0818] In the mode where only the interleaver 100 performs the normal interleaving process, the element decoder 50 can be used as an encoding device. This is because an element encoder in an encoding device usually includes a delay element and a combinational circuit, and can be easily realized by a so-called FPGA or the like. Accordingly, for example, when the encoding device 1 ′ shown in FIG. 2 is realized, the element decoder 50 can realize the convolutional encoders 12 and 14 by the control circuit 60 or the like. In addition, as described above, since the interleaver 100 also has a function as a delay circuit, the element decoder 50 implements the functions of the interleaver 13 and the delay unit 11 in the encoding device 1 'by the interleaver 100. be able to. Similarly, the element decoder 50 first has the configuration shown in FIG.
It is also possible to easily realize an encoding device that performs encoding by SCCC, such as the encoding device 1 ″ shown in FIG.
【0819】このように、要素復号器50は、動作モー
ドを切り替えることができ、繰り返し復号以外にも、豊
富な利用用途と優れた利便を提供することができる。[0819] As described above, the element decoder 50 can switch the operation mode, and can provide abundant uses and excellent convenience besides iterative decoding.
【0820】なお、要素復号器50は、セレクタ120
3,1204,1205,1206,1207のみで動作モ
ードを切り替えるのではなく、他のセレクタを用いると
いったように、別の構成で多種の動作モードを実現する
ようにしてもよい。[0820] Note that the element decoder 50 includes a selector 120
3, 120 4, 120 5, 120 6, 120 7 instead of switching the operation mode only, as and using the other selectors may be realized a wide operating mode of a different configuration.
【0821】4−7 遅延モード切り替え機能 上述したセレクタ1202及びインターリーバ100に
関する特徴である。[0821] is a 4-7 delay mode switching function above the selector 120 2 and features of the interleaver 100.
【0822】繰り返し復号は、先に図3又は図5に示し
たように、符号化装置1における要素符号化器の数と同
数の要素復号器の組み合わせをもって、1回の復号とな
る。すなわち、繰り返し復号は、少なくとも2つ以上の
要素復号器を1組とし、1回の復号を行う。そして、繰
り返し復号は、繰り返し回数を複数とすることで、最終
的な復号結果を得る。[0822] As shown in Fig. 3 or Fig. 5, iterative decoding is performed once with a combination of the same number of element decoders as the number of element encoders in the encoding device 1. That is, in the iterative decoding, at least two or more element decoders are set as one set, and decoding is performed once. In the iterative decoding, a final decoding result is obtained by setting the number of repetitions to a plurality.
【0823】ここで、各種符号に応じた最適な繰り返し
回数を決定するには、通常、繰り返し回数を変更した実
験を行う必要がある。この場合、繰り返し回数に応じた
数の要素復号器を連接することにより複数の復号装置を
構成すれば実験を行うこともできる。また、任意の繰り
返し回数の繰り返し復号を行うことが可能な数の要素復
号器を連接して1つの復号装置を構成し、この繰り返し
回数以下の所望の繰り返し回数に対応する要素復号器か
らタップを引き出すことによっても、実験を行うことは
可能である。Here, in order to determine the optimum number of repetitions for various codes, it is usually necessary to perform an experiment in which the number of repetitions is changed. In this case, an experiment can be performed if a plurality of decoding devices are configured by connecting a number of element decoders corresponding to the number of repetitions. Further, one decoding device is configured by connecting a number of element decoders capable of performing iterative decoding with an arbitrary number of repetitions, and taps are performed from the element decoders corresponding to a desired number of repetitions equal to or less than the number of repetitions. It is also possible to conduct an experiment by pulling out.
【0824】しかしながら、前者のような実験を行うに
は、膨大な数の復号装置を構成する必要があり、多大な
労力を要することが考えられる。また、後者のような実
験を行う場合にも、復号装置の回路規模が増大する他、
繰り返し回数に応じて復号遅延が変化することから、繰
り返し回数の変化による復号結果の比較を行うには望ま
しくない。However, in order to perform the former experiment, it is necessary to construct an enormous number of decoding devices, which may require a great deal of labor. Also, when performing the latter experiment, the circuit scale of the decoding device increases,
Since the decoding delay changes according to the number of repetitions, it is not desirable to compare the decoding results according to the change in the number of repetitions.
【0825】そこで、要素復号器50は、上述したよう
に、制御回路60により動作モード情報CBFを生成
し、この動作モード情報CBFに基づいて、セレクタ1
202による選択動作を行わせるとともに、インターリ
ーバ100によるアドレス制御を行わせることによっ
て、入力したデータを、少なくとも軟出力復号回路90
が要する処理時間と同時間の遅延、少なくともインター
リーバ100が要する処理時間と同時間の遅延、又は、
少なくとも軟出力復号回路90及びインターリーバ10
0が要する処理時間と同時間の遅延をさせる複数の遅延
モードを実現する。[0825] Therefore, as described above, the element decoder 50 generates the operation mode information CBF by the control circuit 60 and, based on the operation mode information CBF, selects the selector 1
Together to perform selecting operation of 20 2, by causing the address control by the interleaver 100, the input data, at least the soft-output decoding circuit 90
Is the delay between the processing time and the simultaneous delay required, at least the delay between the processing time required by the interleaver 100 and the simultaneous delay, or
At least soft output decoding circuit 90 and interleaver 10
A plurality of delay modes for delaying the processing time required simultaneously with zero are realized.
【0826】具体的には、セレクタ1202は、上述し
たように、動作モード情報CBFが、少なくとも軟出力
復号回路90が要する処理時間と同時間の遅延、少なく
ともインターリーバ100が要する処理時間と同時間の
遅延、又は、少なくとも軟出力復号回路90及びインタ
ーリーバ100が要する処理時間と同時間の遅延、のい
ずれかを行うべき遅延モードを示すものであった場合に
は、遅延外部情報SDEXを選択して出力し、動作モー
ド情報CBFが、少なくとも軟出力復号回路90及び/
又はインターリーバ100による遅延を行わず、軟出力
復号回路90及び/又はインターリーバ100による処
理を行う通常モードを示すものであった場合には、デー
タTLX、すなわち、軟出力復号回路90による復号結
果を選択して出力する。さらに換言すれば、要素復号器
50は、このセレクタ1202によって、外部情報又は
軟出力に対して、少なくとも軟出力復号回路90及び/
又はインターリーバ100が要する処理時間と同時間の
遅延を行うか否かを決定することができる。[0826] Specifically, the selector 120 2, as described above, the operation mode information CBF is, at least the soft-output decoding circuit 90 takes processing time and delay of the same time, the same as the processing time at least the interleaver 100 is required If the delay mode indicates at least one of the delay of the time and the delay at the same time as the processing time required by the soft output decoding circuit 90 and the interleaver 100, the delay external information SDEX is selected. And output the operation mode information CBF at least in the soft output decoding circuit 90 and / or
Alternatively, when the normal mode in which the processing by the soft output decoding circuit 90 and / or the interleaver 100 is performed without delay by the interleaver 100 is indicated, the data TLX, that is, the decoding result by the soft output decoding circuit 90 Select and output. In other words, the element decoder 50 uses the selector 120 2 to output at least the soft output decoding circuit 90 and / or
Alternatively, it is possible to determine whether or not to delay the processing time required by the interleaver 100 at the same time.
【0827】また、インターリーバ100は、上述した
ように、遅延モードを示す動作モード情報CBFを入力
すると、アドレス制御を行うことによって、見かけ上、
遅延回路として機能することができる。これについて
は、後述する。[0827] As described above, when the operation mode information CBF indicating the delay mode is input, the interleaver 100 performs address control, thereby apparently
It can function as a delay circuit. This will be described later.
【0828】このようにすることによって、復号装置3
としては、考えられる繰り返し回数の繰り返し復号を行
うことが可能な数の要素復号器を連接して構成すれば、
任意の繰り返し回数の繰り返し復号を行うことが可能と
なる。例えば、符号化装置1が先に図2又は図4に示し
た符号化装置1’,1’’であって、200個の要素復
号器を連接して復号装置3を構成した場合、この復号装
置3は、繰り返し回数が最高で100回の繰り返し復号
を行うことができる。この復号装置3において、繰り返
し回数が20回の繰り返し復号を行う場合には、先頭か
ら40個目の要素復号器は、通常の軟出力復号処理及び
インターリーブ処理を行い、残りの160個の要素復号
器は、少なくとも軟出力復号回路90及びインターリー
バ100が要する処理時間と同時間の遅延を行う遅延モ
ードの動作を行えばよい。[0827] By doing so, the decoding device 3
As a concatenated number of element decoders that can perform iterative decoding for a possible number of repetitions,
It is possible to perform iterative decoding with an arbitrary number of repetitions. For example, if the encoding device 1 is the encoding device 1 ′, 1 ″ previously shown in FIG. 2 or FIG. 4 and the decoding device 3 is configured by connecting 200 elementary decoders, The device 3 can perform iterative decoding with a maximum of 100 repetitions. In the decoding device 3, when performing the iterative decoding with the number of repetitions of 20, the 40th element decoder from the head performs ordinary soft output decoding processing and interleaving processing, and the remaining 160 element decodings. The device may perform the operation in the delay mode that delays at least the processing time required by the soft output decoding circuit 90 and the interleaver 100 at the same time.
【0829】このように、復号装置3は、複数の遅延モ
ードを有し、これらの遅延モードを切り替えて用いるこ
とによって、同一配線のLSIからなる要素復号器50
を複数連接するだけで、全体の復号遅延を変化させるこ
となく、繰り返し回数を変更した繰り返し復号を行うこ
とが可能となり、PCCC、SCCC、TTCM又はS
CTCMといった任意の符号を、所望の繰り返し回数で
繰り返し復号することが可能となる。As described above, the decoding device 3 has a plurality of delay modes, and by switching between these delay modes, the element decoder 50 composed of LSIs having the same wiring is used.
, It is possible to perform iterative decoding with the number of repetitions changed without changing the overall decoding delay, and to perform PCCC, SCCC, TTCM or SCC.
An arbitrary code such as CTCM can be repeatedly decoded at a desired number of repetitions.
【0830】なお、要素復号器50は、セレクタ120
2のみで遅延モードを切り替えるのではなく、例えば
“4−6”に示したように、軟出力復号回路90又はイ
ンターリーバ100を単体動作させるために、動作モー
ド情報CBFにより選択動作を行うセレクタ1204,
1207、さらには付随的に、セレクタ1203,120
5,1206といった複数のセレクタを利用することで、
多種の遅延モードを実現するようにしてもよい。[0832] The element decoder 50 is provided with a selector 120
Rather than switching the delay mode by only 2 , the selector 120 that performs a selection operation based on the operation mode information CBF in order to operate the soft output decoding circuit 90 or the interleaver 100 alone as shown in, for example, “4-6”. 4 ,
120 7 , and additionally, selectors 120 3 , 120
By using multiple selectors such as 5 , 120 6
Various delay modes may be realized.
【0831】4−8 次段情報生成機能 上述した制御回路60及びインターリーバ100におけ
る制御回路400に関する特徴である。 4-8 Next-Stage Information Generation Function This is a feature relating to the control circuit 400 in the control circuit 60 and the interleaver 100 described above.
【0832】複数の要素復号器を連接して復号装置3を
構成した場合、各要素復号器には、符号に関する各種情
報が与えられる必要がある。この各種情報としては、終
結情報としての終結時刻及び終結ステート、消去情報と
してのパンクチャパターン、及び、フレームの先頭情報
がある。これらの情報を各要素復号器に対して与えるた
めには、外部の制御回路等により必要な情報を生成する
ことが考えられるが、部品点数の増加や基板面積の増大
を招くことになる。[0832] In the case where the decoding device 3 is configured by connecting a plurality of element decoders, it is necessary that each element decoder be given various types of information regarding codes. The various types of information include a termination time and a termination state as termination information, a puncture pattern as erasure information, and head information of a frame. In order to provide such information to each element decoder, it is conceivable to generate necessary information by an external control circuit or the like, but this leads to an increase in the number of components and an increase in the board area.
【0833】そこで、要素復号器50は、フレームの先
頭情報及びインターリーブ長といった情報を把握するこ
とができるインターリーバ100を利用することによっ
て、次段の要素復号器に必要な情報を生成して出力す
る。すなわち、要素復号器50は、上述したように、制
御回路60によって、静的な情報である終結位置情報C
NFTと、終結期間情報CNFLと、終結ステート情報
CNFDと、パンクチャ周期情報CNELと、パンクチ
ャパターン情報CNEPとを生成する。そして、要素復
号器50は、制御回路60により生成されるこれらの終
結位置情報CNFTと、終結期間情報CNFLと、終結
ステート情報CNFDと、パンクチャ周期情報CNEL
と、パンクチャパターン情報CNEPとがインターリー
バ100に対して入力されると、インターリーバ100
における制御回路400によって、これらの情報に基づ
いて、終結時刻情報IGTと、終結ステート情報IGS
と、消去位置情報IGEと、インターリーバ無出力位置
情報INOとを生成する。そして、インターリーバ10
0は、制御回路400による制御の下に、制御回路60
から情報が入力されてからインターリーブ長分の時間の
経過後に、生成した終結時刻情報IGT、終結ステート
情報IGS、消去位置情報IGE、インターリーバ無出
力位置情報INOを出力する。また、インターリーバ1
00は、セレクタ1205から供給されるインターリー
ブ開始位置信号TISを、インターリーブ長分、すなわ
ち、インターリーバ100が要する処理時間と同時間だ
け遅延させて遅延インターリーブ開始位置信号IDSを
生成して出力する。[0832] Therefore, the element decoder 50 generates and outputs necessary information for the next-stage element decoder by using the interleaver 100 which can grasp information such as the head information of the frame and the interleave length. I do. That is, as described above, the element decoder 50 uses the control circuit 60 to control the end position information C which is static information.
It generates NFT, termination period information CNFL, termination state information CNFD, puncturing cycle information CNEL, and puncturing pattern information CNEP. Then, the element decoder 50 outputs the termination position information CNFT, termination period information CNFL, termination state information CNFD, and puncture cycle information CNEL generated by the control circuit 60.
And puncturing pattern information CNEP are input to interleaver 100,
And the termination time information IGS and the termination state information IGS based on these information.
, Erase position information IGE and interleaver non-output position information INO. And interleaver 10
0 is the control circuit 60 under the control of the control circuit 400.
After the time corresponding to the interleave length elapses after the information is input, the generated end time information IGT, end state information IGS, erase position information IGE, and interleaver non-output position information INO are output. Also, interleaver 1
00, the interleave start position signal TIS supplied from the selector 120 5, interleaving length fraction, i.e., delayed by the processing time and the same time interleaver 100 is required to generate and output a delayed interleave start position signal IDS to.
【0834】このようにすることによって、要素復号器
50は、生成した終結時刻情報IGT、終結ステート情
報IGS、消去位置情報IGE、インターリーバ無出力
位置情報INO、及び、遅延インターリーブ開始位置信
号IDSを、フレームの先頭に同期させて出力すること
が容易に可能となる。[0832] By doing so, the element decoder 50 outputs the generated termination time information IGT, termination state information IGS, erasure position information IGE, interleaver non-output position information INO, and delay interleave start position signal IDS. Can be easily output in synchronization with the beginning of the frame.
【0835】このように、復号装置3は、各種情報を生
成するための制御回路を外部に備える必要がなく、部品
点数の削減を図ることができ、PCCC、SCCC、T
TCM又はSCTCMといった任意の符号を、同一配線
のLSIからなる要素復号器50を複数連接するだけで
繰り返し復号することができる。As described above, the decoding device 3 does not need to have a control circuit for generating various types of information externally, can reduce the number of components, and can use the PCCC, SCCC, and TCC.
An arbitrary code such as TCM or SCTCM can be repeatedly decoded only by connecting a plurality of element decoders 50 composed of LSIs having the same wiring.
【0836】なお、要素復号器50は、インターリーバ
100における制御回路400によって、各種情報を生
成してフレームの先頭に同期させて出力するのではな
く、インターリーブ開始位置信号TILSに同期させて
各種情報を生成するようにしてもよい。すなわち、復号
装置3は、次段の要素復号器に必要な情報を前段の要素
復号器において生成するのではなく、各要素復号器が終
結情報及び消去情報といった各種情報を生成する制御回
路を備え、入力されたデータのフレームの先頭に同期さ
せて、これらの情報を生成するようにしてもよい。[0836] Note that the element decoder 50 does not generate various kinds of information by the control circuit 400 in the interleaver 100 and outputs it in synchronization with the head of the frame, but instead synchronizes it with the interleave start position signal TILS. May be generated. That is, the decoding device 3 includes a control circuit in which each element decoder generates various information such as termination information and erasure information, instead of generating information necessary for the next-stage element decoder in the preceding element decoder. The information may be generated in synchronization with the head of the frame of the input data.
【0837】4−9 システム検証機能 上述したセレクタ1208,1209,12010及び信号
線130に関する特徴である。 4-9 System Verification Function This is a feature related to the selectors 120 8 , 120 9 , 120 10 and the signal line 130 described above.
【0838】要素復号器50は、例えば数百本といった
膨大な数のピンを備えるものである。そのため、要素復
号器50を複数連接して復号装置3を構成した場合に
は、例えばはんだ不良等に起因した導通不良の状態が起
こりやすい。The element decoder 50 has a huge number of pins, for example, several hundreds. Therefore, when the decoding device 3 is configured by connecting a plurality of the element decoders 50, a state of conduction failure due to, for example, a solder failure or the like is likely to occur.
【0839】そこで、要素復号器50は、外部から入力
される受信値TR、外部情報又はインターリーブデータ
TEXT、消去情報TERS、事前確率情報消去情報T
EAP、終結時刻情報TTNP、終結ステート情報TT
NS、及び、インターリーブ開始位置信号TILSのそ
れぞれを伝送するための信号線を束ね外部へと通じる信
号線130を備え、この信号線130によりスルー信号
を伝送することによって、導通検査といったシステムの
検証を行う。[0839] Therefore, the element decoder 50 receives the externally input received value TR, external information or interleaved data TEXT, erasure information TERS, and prior probability information erasure information T.
EAP, termination time information TTNP, termination state information TT
NS and a signal line 130 for bundling a signal line for transmitting each of the interleave start position signal TILS and communicating with the outside. By transmitting a through signal through the signal line 130, system verification such as continuity inspection can be performed. Do.
【0840】このとき、要素復号器50は、制御回路6
0により検証モード情報CTHRを生成し、この検証モ
ード情報CTHRに基づいて、セレクタ1208,12
09,12010による選択動作を行わせることによっ
て、システムの検証を行うための検証モードへの切り替
えを行う。At this time, the element decoder 50 controls the control circuit 6
0, the verification mode information CTHR is generated, and based on the verification mode information CTHR, the selectors 120 8 , 12
By performing the selecting operation of the 0 9, 120 10, to switch to the verification mode for performing verification of the system.
【0841】具体的には、セレクタ1208は、上述し
たように、検証モード情報CTHRが検証モードを示す
ものであった場合には、信号線130により伝送されて
くるスルー信号を選択し、遅延受信値RNとして、次段
の要素復号器において受信値Rが入力される端子に出力
する。[0841] Specifically, the selector 120 8, as described above, when verification mode information CTHR were indicates the verification mode, select the through signal transmitted by the signal line 130, delay The received value RN is output as a received value RN to a terminal to which the received value R is input in a subsequent element decoder.
【0842】また、セレクタ1209は、上述したよう
に、検証モード情報CTHRが検証モードを示すもので
あった場合には、信号線130により伝送されてくるス
ルー信号を選択し、軟出力INTとして、次段の要素復
号器において外部情報又はインターリーブデータEXT
が入力される端子に出力する。[0842] The selector 120 9, as described above, when verification mode information CTHR were indicates the verification mode, select the through signal transmitted by the signal line 130, as soft-output INT , External information or interleaved data EXT at the next element decoder.
Is output to the input terminal.
【0843】さらに、セレクタ12010は、上述したよ
うに、検証モード情報CTHRが検証モードを示すもの
であった場合には、信号線130により伝送されてくる
スルー信号を選択し、次段終結時刻情報TNPN、次段
終結ステート情報TNSN、次段消去位置情報ERS
N、次段事前確率情報消去情報EAPN、及び、次段イ
ンターリーブ開始位置信号ILSNとして、次段の要素
復号器において終結時刻情報TNP、終結ステート情報
TNS、消去情報TERS、事前確率情報消去情報TE
AP、及び、インターリーブ開始位置信号ILSが入力
される端子にそれぞれ出力する。[0843] Furthermore, the selector 120 10, as described above, when verification mode information CTHR were indicates the verification mode, select the through signal transmitted by the signal line 130, the next stage termination time Information TNPN, next stage termination state information TNSN, next stage erase position information ERS
N, the next-stage prior probability information erasure information EAPN, and the next-stage interleave start position signal ILSN in the next-stage element decoder, the termination time information TNP, the termination state information TNS, the erasure information TERS, and the prior probability information erasure information TE
The AP and the interleave start position signal ILS are output to terminals to which they are input.
【0844】このように、復号装置3は、外部からの入
力信号をそのまま外部に出力する機能を有し、検証モー
ドの際にスルー信号を入出力することによって、導通不
良箇所を容易に判別することができ、ピン数が多い要素
復号器を複数連接した場合であっても、容易にシステム
の検証を行うことができ、優れた利便を提供することが
できる。[0844] As described above, the decoding device 3 has the function of outputting the input signal from the outside to the outside as it is, and by inputting / outputting the through signal in the verification mode, can easily determine the conduction failure portion. Therefore, even when a plurality of element decoders having a large number of pins are connected, the system can be easily verified, and excellent convenience can be provided.
【0845】5. 軟出力復号回路に関する特徴 つぎに、軟出力復号回路90に関する特徴毎の説明を行
う。以下の特徴は、軟出力復号回路90の機能として備
えられるものであるが、特徴の概念を明確化するため
に、適宜簡略化した図面を用いて説明する。[0845] 5. Features of Soft Output Decoding Circuit Next, features of the soft output decoding circuit 90 will be described. The following features are provided as functions of the soft-output decoding circuit 90, and will be described with reference to appropriately simplified drawings in order to clarify the concept of the features.
【0846】5−1 符号情報の持たせ方 上述した符号情報生成回路151に関する特徴である。
要素復号器50は、例えば先に図14乃至図17に示し
た畳み込み符号化器といった任意の要素符号化器による
符号を、符号に依らず同一の構成で軟出力復号すること
ができるものである。この目的を達成するために、要素
復号器50は、以下に示す4つの特徴を有する。 5-1 How to Provide Code Information This is a feature of the code information generation circuit 151 described above.
The element decoder 50 is capable of soft-output decoding a code by an arbitrary element encoder such as the convolutional encoder shown in FIGS. 14 to 17 with the same configuration regardless of the code. . To this end, the element decoder 50 has the following four features.
【0847】5−1−1 トレリス上の全枝の入出力パ
ターンの算出 例えば、先に図14に示した畳み込み符号化器における
トレリスは、一例を図19に示したように、各ステート
から次時刻におけるステートへと2本のパスが到達する
構造であり、全32本の枝を有する構造を有するものと
なる。また、先に図15に示した畳み込み符号化器にお
けるトレリスは、一例を図21に示したように、各ステ
ートから次時刻におけるステートへと4本のパスが到達
する構造であり、全32本の枝を有するものとなる。さ
らに、先に図16に示した畳み込み符号化器におけるト
レリスは、一例を図23に示したように、各ステートか
ら次時刻におけるステートへと4本のパスが到達する構
造であり、全32本の枝を有するものとなる。さらにま
た、先に図17に示した畳み込み符号化器におけるトレ
リスは、一例を図25に示したように、各ステートから
次時刻におけるステートへと4組のパラレルパスが到達
する構造であり、全32本の枝を有するものとなる。ま
た、これらの畳み込み符号化器は、結線の仕方によりメ
モリ数が可変となるが、32本以下の枝を有するトレリ
スとなる。[0847] 5-1-1 I / O path of all branches on trellis
Turn calculation example of the trellis in the previously indicated convolutional encoder 14, as shown in an example in FIG. 19, a structure in which two paths to reach from each state to the state at the next time, It has a structure having a total of 32 branches. The trellis in the convolutional encoder shown in FIG. 15 has a structure in which four paths reach from each state to the state at the next time, as shown in FIG. Will be obtained. Further, the trellis in the convolutional encoder shown in FIG. 16 has a structure in which four paths reach from each state to the state at the next time, as shown in FIG. Will be obtained. Furthermore, the trellis in the convolutional encoder previously shown in FIG. 17 has a structure in which four sets of parallel paths arrive from each state to the state at the next time, as shown in FIG. It will have 32 branches. In addition, these convolutional encoders have a variable number of memories depending on the connection method, but are trellises having 32 or less branches.
【0848】そこで、軟出力復号回路90は、トレリス
上の枝の本数が所定の値以下となることに着目し、符号
構成を考慮せず、トレリス上の枝を主体に考慮すること
によって、全ての枝の入出力パターンを算出し、この情
報を対数尤度Iγ及び対数軟出力Iλの算出の際に用い
る。具体的には、軟出力復号回路90は、符号情報生成
回路151によって、トレリス上の全ての枝の入出力パ
ターンを算出し、この情報を枝入出力情報BIOとし
て、Iγ分配回路157及び軟出力算出回路161に供
給する。The soft-output decoding circuit 90 focuses on the fact that the number of branches on the trellis is equal to or less than a predetermined value, and considers the branches on the trellis mainly without considering the code configuration. The input / output pattern of the branch is calculated, and this information is used in calculating the log likelihood Iγ and the log soft output Iλ. Specifically, the soft output decoding circuit 90 calculates the input / output patterns of all the branches on the trellis by the code information generation circuit 151, and uses this information as the branch input / output information BIO and the Iγ distribution circuit 157 and the soft output. It is supplied to the calculation circuit 161.
【0849】なお、枝入出力情報BIOは、対数尤度I
αを算出するために、遷移元のステートから遷移先のス
テートへと、時間軸に沿って算出される情報である。す
なわち、枝入出力情報BIOは、遷移先のステートから
見て入力される枝を基準とした情報である。一方、軟出
力復号回路90においては、対数尤度Iβを算出するた
めに、遷移先のステートから遷移元のステートへと、時
間軸とは逆順に沿って算出される枝入出力情報を算出す
る必要があるが、これは、Iγ分配回路157における
枝入出力情報算出回路223によって、枝入出力情報B
Iとして算出される。すなわち、枝入出力情報BIは、
遷移元のステートから見て出力していく枝を基準とした
情報である。[0849] The branch input / output information BIO has the log likelihood I
This is information calculated along the time axis from the transition source state to the transition destination state in order to calculate α. That is, the branch input / output information BIO is information based on the branch input as viewed from the state of the transition destination. On the other hand, in the soft output decoding circuit 90, in order to calculate the log likelihood Iβ, branch input / output information is calculated from the state of the transition destination to the state of the transition source along the time axis in reverse order. This is necessary, but this is determined by the branch input / output information calculation circuit 223 in the Iγ distribution circuit 157.
It is calculated as I. That is, the branch input / output information BI is
This information is based on the branch output from the state of the transition source.
【0850】このようにすることによって、要素復号器
50は、所定の本数以下の枝を有する任意のトレリス符
号の復号を、同一の構成で行うことができる。すなわ
ち、通常、各符号構成に応じた固有のトレリスに基づい
た復号を行う必要があるところを、要素復号器50は、
トレリス上の枝に着目することによって、符号構成に依
らず、任意の符号の復号を行うことができる。このと
き、要素復号器50は、要素符号化器が非線形符号であ
った場合にも、復号することができる。[0850] By doing in this way, the element decoder 50 can decode an arbitrary trellis code having branches equal to or less than a predetermined number with the same configuration. That is, the element decoder 50 normally performs decoding based on a unique trellis corresponding to each code configuration.
By paying attention to the branches on the trellis, it is possible to decode an arbitrary code regardless of the code configuration. At this time, the element decoder 50 can decode even when the element encoder is a non-linear code.
【0851】なお、ここでは、32本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、要素復号器50は、この枝の本数に限定される
ものでないことはいうまでもない。[0851] Here, the case of decoding a code having a trellis structure having 32 or less branches has been described. However, it is needless to say that the element decoder 50 is not limited to the number of branches. Nor.
【0852】以下、ここで示した手法における枝の番号
付けとして、3つの具体例を示す。[0852] Three specific examples will be shown below as branch numbering in the method shown here.
【0853】5−1−2 遷移元のステートと遷移先の
ステートとの間での番号付け ボーゼンクラフト型の畳み込み符号化器においては、遅
延素子に対して時系列にデータが保持されることから、
遷移先のステートが限定される。具体的に説明するため
に、先に図18に示した畳み込み符号化器を用いると、
遷移元のステートが“0000”であった場合には、シ
フトレジスタ2013、シフトレジスタ2012及びシフ
トレジスタ2011の内容が、次時刻ではシフトレジス
タ201 4、シフトレジスタ2013及びシフトレジスタ
2012の内容にそのまま移行するため、遷移先のステ
ートは、“0000”、“0001”に限定される。こ
のように、ボーゼンクラフト型の畳み込み符号化器にお
いては、メモリ数が決定された時点で遷移先のステート
が決定される。そのため、ボーゼンクラフト型の畳み込
み符号化器においては、符号構成に依らず、任意のステ
ートと任意のステートとを結ぶ枝の有無を容易に求める
ことができる。[0853]5-1-2 Transition source state and transition destination state
Numbering to and from states In a Bozencraft convolutional encoder, the delay is
Since the data is stored in time series for the extension element,
The transition destination state is limited. To explain specifically
Using the convolutional encoder shown in FIG.
If the state of the transition source is “0000”,
Shift register 201Three, Shift register 201TwoAnd sif
Register 2011Will be the next time
201 Four, Shift register 201ThreeAnd shift register
201TwoTransition to the contents of the
Ports are limited to “0000” and “0001”. This
Like the convolutional encoder of the Bozencraft type.
State when the number of memories is determined.
Is determined. Therefore, the bozen craft type convolution
In a coder only, an arbitrary stage can be used regardless of the code configuration.
Easily finds the presence or absence of a branch connecting a state with any state
be able to.
【0854】そこで、軟出力復号回路90は、符号情報
生成回路151によって、遷移元のステートと遷移先の
ステートとを結ぶ枝に対して一意に番号付けを行う。す
なわち、軟出力復号回路90は、ボーゼンクラフト型の
畳み込み符号の復号を行う場合には、トレリスの一意性
を利用した枝の番号付けを行う。そして、軟出力復号回
路90は、番号付けされた枝毎の入出力パターンを算出
し、この情報を時間軸に沿って求められる枝入出力情報
BIOとして、Iγ分配回路157及び軟出力算出回路
161に供給する。また、軟出力復号回路90は、Iγ
分配回路157における枝入出力情報算出回路223に
よって、少なくともメモリ数情報MN及び枝入出力情報
BIOに基づいて、時間軸とは逆順に沿って求められる
枝入出力情報BIを算出し、Iβ0用Iγ分配回路22
41及びIβ1用Iγ分配回路2242に供給する。[0854] Therefore, the soft output decoding circuit 90 uses the code information generation circuit 151 to uniquely number the branch connecting the transition source state and the transition destination state. That is, when decoding a Bosencraft type convolutional code, the soft output decoding circuit 90 performs branch numbering using the uniqueness of the trellis. Then, the soft output decoding circuit 90 calculates the input / output pattern of each numbered branch, and uses this information as the branch input / output information BIO obtained along the time axis, the Iγ distribution circuit 157 and the soft output calculation circuit 161. To supply. Also, the soft output decoding circuit 90 calculates Iγ
The branch input / output information calculation circuit 223 in the distribution circuit 157 calculates the branch input / output information BI obtained in the reverse order to the time axis based on at least the memory number information MN and the branch input / output information BIO, and obtains Iγ for Iβ0. Distribution circuit 22
4 1 and Iγ is supplied to the distribution circuit 224 2 for Aibeta1.
【0855】具体的には、軟出力復号回路90は、先に
図14に示した符号化率が“1/n”で表されるボーゼ
ンクラフト型の畳み込み符号化器の復号を行う場合に
は、符号情報生成回路151によって、例えば図67に
示すように、メモリ数に応じて各枝に対して一意に番号
付けを行い、時間軸に沿った枝入出力情報BIOを算出
する。すなわち、軟出力復号回路90は、符号情報生成
回路151によって、メモリ数が“4”の畳み込み符号
化器の復号を行う場合には、同図(A)に示すように番
号付けを行い、メモリ数が“3”の畳み込み符号化器の
復号を行う場合には、同図(B)に示すように番号付け
を行い、メモリ数が“2”の畳み込み符号化器の復号を
行う場合には、同図(C)に示すように番号付けを行
い、メモリ数が“1”の畳み込み符号化器の復号を行う
場合には、同図(D)に示すように番号付けを行う。同
図においては、例えば、ステート番号が“0”のステー
トへと入力される2本の各枝に“0”,“1”の番号を
付し、ステート番号が“1”のステートへと入力される
2本の各枝に“2”,“3”の番号を付している。[0855] Specifically, the soft output decoding circuit 90 performs the decoding of the Bozencraft type convolutional encoder whose coding rate is represented by "1 / n" shown in FIG. 67, each branch is uniquely numbered according to the number of memories, and branch input / output information BIO along the time axis is calculated, as shown in FIG. 67, for example. That is, when decoding the convolutional encoder having the number of memories of “4” by the code information generation circuit 151, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder having the number "3", numbering is performed as shown in FIG. 3B, and when decoding the convolutional encoder having the memory number "2", Numbering is performed as shown in FIG. 3C, and when decoding is performed by a convolutional encoder having a memory number of “1”, numbering is performed as shown in FIG. In the figure, for example, numbers “0” and “1” are assigned to two branches input to a state having a state number “0”, and input to a state having a state number “1”. The numbers "2" and "3" are assigned to the two branches.
【0856】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図68に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報BIを算出す
る。すなわち、軟出力復号回路90は、枝入出力情報算
出回路223によって、メモリ数が“4”の畳み込み符
号化器の復号を行う場合には、同図(A)に示すように
番号付けを行い、メモリ数が“3”の畳み込み符号化器
の復号を行う場合には、同図(B)に示すように番号付
けを行い、メモリ数が“2”の畳み込み符号化器の復号
を行う場合には、同図(C)に示すように番号付けを行
い、メモリ数が“1”の畳み込み符号化器の復号を行う
場合には、同図(D)に示すように番号付けを行う。同
図においては、例えば、ステート番号が“0”のステー
トから出力していく2本の各枝に“0”,“1”の番号
を付し、ステート番号が“1”のステートから出力して
いく2本の各枝に“2”,“3”の番号を付している。On the other hand, the soft-output decoding circuit 90 uses the branch input / output information calculation circuit 223 to uniquely number each branch according to the number of memories, as shown in FIG. 68, for example. The branch input / output information BI along the reverse order is calculated. That is, when decoding the convolutional encoder having the number of memories of “4” by the branch input / output information calculation circuit 223, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder having the number of memories of "3", the numbering is performed as shown in FIG. 2B, and decoding of the convolutional encoder having the number of memories of "2" is performed. Are numbered as shown in FIG. 11C, and when decoding is performed by a convolutional encoder having a memory number of "1", numbering is performed as shown in FIG. In the figure, for example, numbers “0” and “1” are assigned to two branches that are output from the state with the state number “0”, and output from the state with the state number “1”. The numbers “2” and “3” are assigned to each of the two branches.
【0857】また、軟出力復号回路90は、先に図15
に示した符号化率が“2/3”で表されるボーゼンクラ
フト型の畳み込み符号化器の復号を行う場合には、符号
情報生成回路151によって、例えば図69に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸に沿った枝入出力情報BIOを算出する。す
なわち、軟出力復号回路90は、符号情報生成回路15
1によって、メモリ数が“3”の畳み込み符号化器の復
号を行う場合には、同図(A)に示すように番号付けを
行い、メモリ数が“2”の畳み込み符号化器の復号を行
う場合には、同図(B)に示すように番号付けを行う。
同図においては、例えば、ステート番号が“0”のステ
ートへと入力される4本の各枝に“0”,“1”,
“2”,“3”の番号を付し、ステート番号が“1”の
ステートへと入力される4本の各枝に“4”,“5”,
“6”,“7”の番号を付している。[0857] Also, the soft output decoding circuit 90 first
When decoding the Bozencraft type convolutional encoder whose coding rate is represented by “2/3” as shown in FIG. 69, for example, as shown in FIG. Accordingly, each branch is uniquely numbered, and branch input / output information BIO is calculated along the time axis. That is, the soft output decoding circuit 90
When decoding is performed by the convolutional encoder having the number of memories of "3", the numbering is performed as shown in FIG. 2A, and decoding of the convolutional encoder having the number of memories of "2" is performed. If so, numbering is performed as shown in FIG.
In the figure, for example, “0”, “1”,
Numbers “2” and “3” are assigned, and “4”, “5”, and “4” are assigned to each of the four branches input to the state having the state number “1”.
Numbers “6” and “7” are assigned.
【0858】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図70に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報BIを算出す
る。すなわち、軟出力復号回路90は、枝入出力情報算
出回路223によって、メモリ数が“3”の畳み込み符
号化器の復号を行う場合には、同図(A)に示すように
番号付けを行い、メモリ数が“2”の畳み込み符号化器
の復号を行う場合には、同図(B)に示すように番号付
けを行う。同図においては、例えば、ステート番号が
“0”のステートから出力していく4本の各枝に
“0”,“1”,“2”,“3”の番号を付し、ステー
ト番号が“1”のステートから出力していく4本の各枝
に“4”,“5”,“6”,“7”の番号を付してい
る。On the other hand, the soft-output decoding circuit 90 uses the branch input / output information calculation circuit 223 to uniquely number each branch according to the number of memories, as shown in FIG. 70, for example. The branch input / output information BI along the reverse order is calculated. That is, when decoding the convolutional encoder with the number of memories of “3” by the branch input / output information calculation circuit 223, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder having the number of memories of "2", numbering is performed as shown in FIG. In the figure, for example, numbers “0”, “1”, “2”, and “3” are assigned to four branches output from the state with the state number “0”, and the state number is changed. Numbers “4”, “5”, “6”, and “7” are assigned to the four branches output from the state “1”.
【0859】このようにすることによって、軟出力復号
回路90は、符号構成に依らず、枝番号から、遷移元の
ステートと遷移先のステートとを一意に把握することが
できる。したがって、例えば、あるステートの時にある
入力がされたときの枝に対する番号付けといった、符号
に依存した番号付けを行った場合には、遷移元のステー
トと遷移先のステートとは、一意に定まる必然性はない
が、軟出力復号回路90は、トレリスの一意性を利用し
て、ステートに依存した枝の番号付けを行うことによっ
て、枝番号と入出力パターンとの関係が一意に定まるこ
とから、簡易な制御で復号を行うことができる。[0859] By doing so, the soft output decoding circuit 90 can uniquely grasp the state of the transition source and the state of the transition destination from the branch number regardless of the code configuration. Therefore, for example, when numbering is performed depending on the sign, such as numbering of branches when a certain input is made in a certain state, the transition source state and the transition destination state need to be uniquely determined. However, the soft-output decoding circuit 90 uses the uniqueness of the trellis to number the branches depending on the state, so that the relationship between the branch numbers and the input / output patterns is uniquely determined. Decoding can be performed with a simple control.
【0860】なお、この手法による枝の番号付けの具体
例としては、図67乃至図70に示すものが挙げられる
が、遷移元のステートと遷移先のステートとを結ぶ枝に
対して一意に番号付けがされていれば、具体的な番号は
同図に示したものに限定されることはない。[0859] Specific examples of branch numbering according to this method include those shown in Figs. 67 to 70. The branch number connecting the transition source state and the transition destination state is uniquely numbered. If given, specific numbers are not limited to those shown in FIG.
【0861】5−1−3 時間軸に沿った番号付け及び
時間軸とは逆順に沿った番号付け 例えばマッシィ型といったボーゼンクラフト型の畳み込
み符号化器以外のものにおいては、ボーゼンクラフト型
の畳み込み符号化器のように、遅延素子に対して時系列
にデータが保持されないことから、遷移先のステートが
限定されることはない。具体的に説明するために、先に
図22に示した畳み込み符号化器を用いると、遷移元の
ステートが“000”であった場合には、次時刻におけ
るシフトレジスタ2053の内容は、前時刻におけるシ
フトレジスタ2052の内容がそのまま移行したもので
はなく、また、次時刻におけるシフトレジスタ2052
の内容は、前時刻におけるシフトレジスタ2051の内
容がそのまま移行したものではない。そのため、遷移先
のステートは、メモリ数毎には限定されず、符号構成に
応じて多様となる。 5-1-3 Numbering along Time Axis and
For numbers other than the Bozencraft type convolutional encoder such as the Massy type, the data is arranged in a time series with respect to the delay element, like the Bozencraft type convolutional encoder. Since the state is not held, the state of the transition destination is not limited. To illustrate, the use of convolutional encoder previously shown in FIG. 22, when the source state is "000", the contents of the shift register 205 3 in the next time, before not the contents of the shift register 205 2 is directly shifts at time, also, the shift register 205 at the next time 2
The contents, the contents of the shift register 205 1 is not intended to be directly proceeds before time. For this reason, the state of the transition destination is not limited to the number of memories, but varies according to the code configuration.
【0862】そこで、軟出力復号回路90は、符号情報
生成回路151によって、遷移先のステートから見て入
力される枝を基準とした番号付けを行うとともに、番号
付けされた枝毎の入出力パターンを算出し、この情報
を、時間軸に沿って求められる枝入出力情報BIOとし
て、Iγ分配回路157及び軟出力算出回路161に供
給する。そして、軟出力復号回路90は、Iα算出回路
158における制御信号生成回路240によって、符号
構成に基づいて遷移元のステートを別途算出し、制御信
号PSTとして加算比較選択回路242に供給する。ま
た、軟出力復号回路90は、Iγ分配回路157におけ
る枝入出力情報算出回路223によって、少なくとも各
時刻における出力に影響を与える生成行列情報CGに基
づいて、遷移元のステートから見て出力していく枝を基
準とした番号付けを行うとともに、番号付けされた枝毎
の入出力パターンを算出し、この情報を、時間軸とは逆
順に沿って求められる枝入出力情報BIとして、Iβ0
用Iγ分配回路2241及びIβ1用Iγ分配回路22
42に供給する。そして、軟出力復号回路90は、Iβ
算出回路159における制御信号生成回路280によっ
て、符号構成に基づいて遷移先のステートを別途算出
し、制御信号NSTとしてIβ0用加算比較選択回路2
81及びIβ1用加算比較選択回路282に供給する。The soft-output decoding circuit 90 uses the code information generation circuit 151 to perform numbering on the basis of the branch input as viewed from the transition destination state, and to perform input / output patterns for each numbered branch. And supplies this information to the Iγ distribution circuit 157 and the soft output calculation circuit 161 as branch input / output information BIO obtained along the time axis. Then, the soft output decoding circuit 90 separately calculates the transition source state based on the code configuration by the control signal generation circuit 240 in the Iα calculation circuit 158, and supplies the transition source state to the addition / comparison / selection circuit 242 as the control signal PST. Further, the soft-output decoding circuit 90 outputs the output from the state of the transition source by the branch input / output information calculation circuit 223 in the Iγ distribution circuit 157 based on at least the generation matrix information CG affecting the output at each time. Numbering is performed on the basis of the number of branches, and an input / output pattern for each numbered branch is calculated. This information is used as branch input / output information BI obtained along the time axis in the reverse order.
Iγ distribution circuit 224 1 for Iβ1 and Iγ distribution circuit 22 for Iβ1
4 for supplying 2. Then, the soft output decoding circuit 90 calculates Iβ
The state of the transition destination is separately calculated based on the code configuration by the control signal generation circuit 280 in the calculation circuit 159, and the Iβ0 addition / comparison / selection circuit 2 is used as the control signal NST.
81 and an Iβ1 addition / comparison / selection circuit 282.
【0863】具体的には、軟出力復号回路90は、先に
図16に示した符号化率が“2/3”で表されるマッシ
ィ型の畳み込み符号化器の復号を行う場合には、符号情
報生成回路151によって、例えば図71に示すよう
に、メモリ数に応じて各枝に対する番号付けを行い、時
間軸に沿った枝入出力情報BIOを算出する。すなわ
ち、軟出力復号回路90は、符号情報生成回路151に
よって、メモリ数が“3”の畳み込み符号化器の復号を
行う場合には、同図(A)に示すように番号付けを行
い、メモリ数が“2”の畳み込み符号化器の復号を行う
場合には、同図(B)に示すように番号付けを行う。同
図においては、例えば、ステート番号が“0”のステー
トへと入力される4本の各枝に“0”,“1”,
“2”,“3”の番号を付し、ステート番号が“1”の
ステートへと入力される4本の各枝に“4”,“5”,
“6”,“7”の番号を付している。なお、ここでは、
各ステートに入力される4本の枝に対する番号付けの手
法の具体例については詳述しないが、軟出力復号回路9
0は、例えば、入力パターンの情報と、必要に応じて遷
移元のステートの情報とを用いて、各枝に対する固有の
番号付けを行うことができる。[0863] More specifically, the soft output decoding circuit 90 performs the decoding of the Massy type convolutional encoder whose coding rate is represented by "2/3" shown in FIG. For example, as shown in FIG. 71, the code information generating circuit 151 performs numbering for each branch according to the number of memories, and calculates branch input / output information BIO along the time axis. That is, when decoding the convolutional encoder having the number of memories of “3” by the code information generation circuit 151, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder having the number "2", numbering is performed as shown in FIG. In the figure, for example, “0”, “1”,
Numbers “2” and “3” are assigned, and “4”, “5”, and “4” are assigned to each of the four branches input to the state having the state number “1”.
Numbers “6” and “7” are assigned. Here,
Although a specific example of the numbering method for the four branches input to each state is not described in detail, the soft output decoding circuit 9
For 0, for example, a unique number can be assigned to each branch using the information of the input pattern and, if necessary, the information of the state of the transition source.
【0864】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図72に示すよう
に、メモリ数に応じて各枝に対する番号付けを行い、時
間軸とは逆順に沿った枝入出力情報BIを算出する。す
なわち、軟出力復号回路90は、枝入出力情報算出回路
223によって、メモリ数が“3”の畳み込み符号化器
の復号を行う場合には、同図(A)に示すように番号付
けを行い、メモリ数が“2”の畳み込み符号化器の復号
を行う場合には、同図(B)に示すように番号付けを行
う。同図においては、例えば、ステート番号が“0”の
ステートから出力していく4本の各枝に“0”,
“1”,“2”,“3”の番号を付し、ステート番号が
“1”のステートから出力していく4本の各枝に
“4”,“5”,“6”,“7”の番号を付している。
なお、ここでは、各ステートに入力される4本の枝に対
する番号付けの手法の具体例については詳述しないが、
軟出力復号回路90は、例えば入力パターンの情報のみ
を用いて、各枝に対する固有の番号付けを行うことがで
きる。On the other hand, in the soft output decoding circuit 90, each branch is numbered according to the number of memories by the branch input / output information calculation circuit 223, for example, as shown in FIG. The branch input / output information BI is calculated. That is, when decoding the convolutional encoder with the number of memories of “3” by the branch input / output information calculation circuit 223, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding the convolutional encoder having the number of memories of "2", numbering is performed as shown in FIG. In the figure, for example, “0”, “0” is assigned to each of the four branches output from the state having the state number “0”.
Numbers “1”, “2”, and “3” are assigned, and “4”, “5”, “6”, and “7” are assigned to four branches output from the state with the state number “1”. "Number.
Although a specific example of the numbering method for the four branches input to each state is not described in detail here,
The soft output decoding circuit 90 can perform unique numbering for each branch using, for example, only information on the input pattern.
【0865】このように、軟出力復号回路90は、各ス
テート毎に、時間軸に沿った番号付けと、時間軸とは逆
順に沿った番号付けとを分けて行い、入出力パターンを
算出するとともに、符号構成に基づいて遷移元のステー
ト及び遷移先のステートを算出する。このようにするこ
とによって、軟出力復号回路90は、要素符号のパラメ
ータによりトレリスの形状が変化するマッシィ型の畳み
込み符号であっても、復号することが可能となる。[0866] As described above, the soft output decoding circuit 90 separately performs numbering along the time axis and numbering along the reverse order of the time axis for each state to calculate an input / output pattern. At the same time, the state of the transition source and the state of the transition destination are calculated based on the code configuration. By doing so, the soft-output decoding circuit 90 can decode even a Massy-type convolutional code in which the shape of the trellis changes according to the parameter of the element code.
【0866】なお、この手法による枝の番号付けの具体
例としては、図71及び図72に示すものが挙げられる
が、具体的な番号は同図に示したものに限定されること
はない。また、ここでは、マッシィ型の畳み込み符号化
器の復号を行う場合について説明したが、この手法は、
マッシィ型の畳み込み符号以外の非線形符号を含む任意
の符号に適用できるものである。勿論、この手法は、ボ
ーゼンクラフト型の畳み込み符号にも適用できるもので
ある。[0866] Specific examples of branch numbering by this method include those shown in FIGS. 71 and 72, but the specific numbers are not limited to those shown in FIG. In addition, here, the case where the decoding of the Massy-type convolutional encoder is performed has been described.
The present invention can be applied to any code including a non-linear code other than the Massy type convolutional code. Of course, this method can also be applied to a Bozencraft type convolutional code.
【0867】5−1−4 トレリス全体の一意性に基づ
く番号付け 符号における入力ビット数がメモリ数以下の場合には、
トレリス上における各ステートから次時刻における全て
のステートへとパスが到達するトレリス構造となる場合
がある。すなわち、トレリスが、各ステートから次時刻
における全てのステートへとパスが到達する構造を有す
る場合には、符号構成に依らず、一意に遷移元のステー
ト番号と遷移先のステート番号とを把握することができ
る。 5-1-4 Based on Uniqueness of Entire Trellis
If the number of input bits in the numbering code is less than the number of memories,
There may be a trellis structure in which a path arrives from each state on the trellis to all states at the next time. In other words, when the trellis has a structure in which the path reaches from each state to all the states at the next time, the state number of the transition source and the state number of the transition destination are uniquely grasped regardless of the code configuration. be able to.
【0868】そこで、軟出力復号回路90は、符号情報
生成回路151によって、トレリス全体の構造の一意性
に基づいて、当該トレリス全体を考慮した全ての枝に対
する番号付けを行う。そして、軟出力復号回路90は、
番号付けされた枝毎の入出力パターンを算出し、この情
報を時間軸に沿って求められる枝入出力情報BIOとし
て、Iγ分配回路157及び軟出力算出回路161に供
給する。また、軟出力復号回路90は、Iγ分配回路1
57における枝入出力情報算出回路223によって、少
なくともメモリ数情報MN及び枝入出力情報BIOに基
づいて、時間軸とは逆順に沿って求められる枝入出力情
報BIを算出し、Iβ0用Iγ分配回路2241及びI
β1用Iγ分配回路2242に供給する。[0868] The soft output decoding circuit 90 uses the code information generation circuit 151 to number all the branches in consideration of the entire trellis based on the uniqueness of the entire trellis structure. Then, the soft output decoding circuit 90
An input / output pattern for each numbered branch is calculated, and this information is supplied to the Iγ distribution circuit 157 and the soft output calculation circuit 161 as branch input / output information BIO obtained along the time axis. Further, the soft output decoding circuit 90 includes the Iγ distribution circuit 1
The branch input / output information calculation circuit 223 calculates the branch input / output information BI obtained in the reverse order to the time axis based on at least the memory number information MN and the branch input / output information BIO, and outputs the Iγ distribution circuit for Iβ0. 224 1 and I
It is supplied to the β1 Iγ distribution circuit 224 2 .
【0869】具体的には、軟出力復号回路90は、先に
図17に示した符号化率が“3/3”で表されるマッシ
ィ型の畳み込み符号化器の復号を行う場合には、符号情
報生成回路151によって、例えば図73に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸に沿った枝入出力情報BIOを算出する。す
なわち、軟出力復号回路90は、符号情報生成回路15
1によって、メモリ数が“2”の畳み込み符号化器の復
号を行う場合には、同図(A)に示すように番号付けを
行い、メモリ数が“1”の畳み込み符号化器の復号を行
う場合には、同図(B)に示すように番号付けを行う。
同図(A)においては、例えば、ステート番号が“0”
のステートへと入力される8本の各枝を2本ずつ束ねて
得られる4組の各枝に“0,1”,“2,3”,“4,
5”,“6,7”の番号を付し、ステート番号が“1”
のステートへと入力される8本の各枝を2本ずつ束ねて
得られる4組の各枝に“8,9”,“10,11”,
“12,13”,“14,15”の番号を付している。
なお、ここでは、各ステートに入力される複数組の枝に
対する番号付けの手法、及び、1組の枝における各パラ
レルパスに対する番号付けの手法の具体例については詳
述しないが、軟出力復号回路90は、例えば、生成行列
情報CGに基づく場合分けを行い、各場合において、入
力パターンの情報と遷移元のステートの情報とを用いる
ことによって、各枝に対する固有の番号付けを行うこと
ができる。[0869] Specifically, the soft output decoding circuit 90 performs the decoding of the Massy type convolutional encoder whose coding rate is represented by "3/3" shown in FIG. As shown in, for example, FIG. 73, the code information generation circuit 151 uniquely numbers each branch according to the number of memories, and calculates branch input / output information BIO along the time axis. That is, the soft output decoding circuit 90
When decoding is performed by the convolutional encoder having the number of memories of "2", the numbering is performed as shown in FIG. 2A, and decoding of the convolutional encoder having the number of memories of "1" is performed. If so, numbering is performed as shown in FIG.
In FIG. 9A, for example, the state number is “0”.
, "0, 1", "2, 3", "4"
5 ”and“ 6, 7 ”, and the state number is“ 1 ”.
, "8, 9", "10, 11",
The numbers “12, 13” and “14, 15” are assigned.
Here, a specific example of the numbering method for a plurality of sets of branches input to each state and the numbering method for each parallel path in one set of branches will not be described in detail. For example, the unit 90 can perform a case classification based on the generation matrix information CG, and in each case, can use the information of the input pattern and the information of the state of the transition source to perform unique numbering for each branch.
【0870】一方、軟出力復号回路90は、枝入出力情
報算出回路223によって、例えば図74に示すよう
に、メモリ数に応じて各枝に対して一意に番号付けを行
い、時間軸とは逆順に沿った枝入出力情報BIを算出す
る。すなわち、軟出力復号回路90は、枝入出力情報算
出回路223によって、メモリ数が“2”の畳み込み符
号化器の復号を行う場合には、同図(A)に示すように
番号付けを行い、メモリ数が“1”の畳み込み符号化器
の復号を行う場合には、同図(B)に示すように番号付
けを行う。同図(A)においては、例えば、ステート番
号が“0”のステートから出力していく8本の各枝を2
本ずつ束ねて得られる4組の各枝に“0,1”,“2,
3”,“4,5”,“6,7”の番号を付し、ステート
番号が“1”のステートから出力していく8本の各枝を
2本ずつ束ねて得られる4組の各枝に“8,9”,“1
0,11”,“12,13”,“14,15”の番号を
付している。なお、ここでは、各ステートに入力される
複数組の枝に対する番号付けの手法、及び、1組の枝に
おける各パラレルパスに対する番号付けの手法の具体例
については詳述しないが、軟出力復号回路90は、例え
ば、生成行列情報CGに基づく場合分けを行い、各場合
において、入力パターンの情報と遷移元のステートの情
報とを用いることによって、各枝に対する固有の番号付
けを行うことができる。On the other hand, the soft-output decoding circuit 90 uses the branch input / output information calculation circuit 223 to uniquely number each branch according to the number of memories, as shown in FIG. 74, for example. The branch input / output information BI along the reverse order is calculated. That is, when decoding the convolutional encoder having the number of memories of “2” by the branch input / output information calculation circuit 223, the soft output decoding circuit 90 performs numbering as shown in FIG. When decoding a convolutional encoder having a memory number of "1", numbering is performed as shown in FIG. In FIG. 1A, for example, each of the eight branches output from the state with the state number “0” is represented by 2.
"0, 1", "2,
Numbers 3 ”,“ 4, 5 ”,“ 6, 7 ”are assigned, and four sets of each branch obtained by bundling each of the eight branches output from the state with the state number“ 1 ”are obtained. "8, 9", "1" on the branch
Numbers 0, 11 "," 12, 13 "," 14, 15 "are given here. Here, a numbering method for a plurality of sets of branches input to each state, and a set of Although a specific example of the numbering method for each parallel path in the branch is not described in detail, the soft-output decoding circuit 90 performs, for example, classification based on the generator matrix information CG, and in each case, the input pattern information and the transition. By using the information of the original state, a unique number can be assigned to each branch.
【0871】このように、軟出力復号回路90は、トレ
リスが、各ステートから次時刻における全てのステート
へとパスが到達するトレリス構造を有する場合には、当
該トレリス全体の構造の一意性に基づいて、全ての枝に
対する番号付けを行うことによって、符号構成に依ら
ず、枝番号から、遷移元のステートと遷移先のステート
とを一意に把握することができる。したがって、軟出力
復号回路90は、一意に遷移元のステート番号と遷移先
のステート番号とを把握でき、簡易な制御で復号を行う
ことができる。As described above, when the trellis has a trellis structure in which a path reaches from each state to all the states at the next time, the soft output decoding circuit 90 determines based on the uniqueness of the structure of the entire trellis. By performing numbering for all the branches, the transition source state and the transition destination state can be uniquely grasped from the branch numbers regardless of the code configuration. Therefore, the soft output decoding circuit 90 can uniquely grasp the state number of the transition source and the state number of the transition destination, and can perform decoding with simple control.
【0872】なお、この手法による枝の番号付けの具体
例としては、図73及び図74に示すものが挙げられる
が、遷移元のステートと遷移先のステートとを結ぶ枝に
対して一意に番号付けがされていれば、具体的な番号は
同図に示したものに限定されることはない。[0887] Specific examples of branch numbering according to this method include those shown in Figs. 73 and 74. The branches connecting the transition source state and the transition destination state are uniquely numbered. If given, specific numbers are not limited to those shown in FIG.
【0873】5−2 終結情報の入力方法 上述した終結情報生成回路153に関する特徴である。
PCCC、SCCC、TTCM及びSCTCMによる符
号を繰り返し復号する場合には、終結処理が必須とな
る。そこで、要素復号器50は、以下に示す2つの手法
により終結情報を生成する。 5-2 Termination Information Input Method This is a feature of the termination information generation circuit 153 described above.
When codes based on PCCC, SCCC, TTCM, and SCTCM are repeatedly decoded, a termination process is indispensable. Therefore, the element decoder 50 generates termination information by the following two methods.
【0874】5−2−1 入力ビット数分の情報の終結
期間分の入力 上述したように、ボーゼンクラフト型の畳み込み符号化
器においては、遷移先のステートが限定される。そこ
で、軟出力復号回路90は、上述したように、ボーゼン
クラフト型の畳み込み符号を終結する場合には、終結情
報として、畳み込み符号化器に対する入力ビット数分の
情報を終結期間分だけ入力することによって、終結ステ
ートを明示する。 5-2-1 Termination of Information for the Number of Input Bits
As you enter the above-mentioned period, at the bow Zen Craft-type convolutional encoder, destination state is limited. Therefore, as described above, when terminating a Bozencraft type convolutional code, the soft output decoding circuit 90 inputs information corresponding to the number of input bits to the convolutional encoder for the termination period as termination information. Specifies the termination state.
【0875】具体的には、入力ビット数が“1”であ
り、メモリ数が“2”のボーゼンクラフト型の畳み込み
符号化器による符号を“00”で表されるステートへ終
結する場合には、軟出力復号回路90は、終結情報生成
回路153によって、例えば図75に示すように、入力
ビット数分である1ビットの“0”を終結ステート情報
TSMとして1タイムスロットで生成し、メモリ数分で
ある2タイムスロット分だけ終結ステート情報TSMを
生成することによって、“00”という終結ステートを
明示することができる。[0875] Specifically, when the number of input bits is "1" and the number of memories is "2", the code by the Bozencraft convolutional encoder is terminated to the state represented by "00". , The soft output decoding circuit 90 generates one bit “0” corresponding to the number of input bits as termination state information TSM in one time slot by the termination information generation circuit 153, as shown in FIG. By generating the termination state information TSM for two time slots, ie, two minutes, the termination state “00” can be specified.
【0876】このようにすることによって、要素復号器
50は、符号化率がk/nで表される任意のボーゼンク
ラフト型の畳み込み符号の終結処理を行うことができ
る。要素復号器50は、終結情報を入力するためのピン
を最小限に抑えた構成とすることができ、例えば終結パ
ターンが長くなり連続した終結処理が必要な場合にも、
終結情報を適切に生成することができ、終結情報の入力
の不整合を回避することができる。[0887] By doing so, the element decoder 50 can perform termination processing of an arbitrary Bozencraft convolutional code whose coding rate is represented by k / n. The element decoder 50 can be configured to minimize the number of pins for inputting termination information. For example, even when the termination pattern is long and continuous termination processing is required,
Termination information can be appropriately generated, and inconsistency in termination information input can be avoided.
【0877】5−2−2 終結ステートを示す情報の1
タイムスロットでの入力 上述したように、例えばマッシィ型の畳み込み符号化器
といったボーゼンクラフト型の畳み込み符号化器以外の
要素符号化器においては、ボーゼンクラフト型の畳み込
み符号化器のように、遷移先のステートが限定されるこ
とはない。そのため、ボーゼンクラフト型の畳み込み符
号以外の符号を終結する場合には、終結情報として、入
力ビット数分の情報を終結期間分だけ入力することはで
きない。[0887] 5-2-2 Information 1 indicating termination state
As you enter the above-mentioned time slot, for example, in the Massey-type convolution encoder such baud Zen Crafts type convolutional encoder other elements encoder, as the convolutional encoder for Beau Zen craft type, the transition destination Is not limited. Therefore, when a code other than the Bozencraft type convolutional code is terminated, it is not possible to input information for the number of input bits for the termination period as termination information.
【0878】そこで、軟出力復号回路90は、上述した
ように、終結情報として、終結ステートを示す情報を1
タイムスロットで入力することによって、終結ステート
を明示する。[0887] Therefore, as described above, the soft output decoding circuit 90 sets information indicating the termination state to 1 as termination information.
The closing state is specified by inputting in the time slot.
【0879】具体的には、入力ビット数が“1”であ
り、メモリ数が“2”のマッシィ型の畳み込み符号化器
による符号を“00”で表されるステートへ終結する場
合には、軟出力復号回路90は、終結情報生成回路15
3によって、例えば図76に示すように、終結ステート
を示す2ビットの“00”を終結ステート情報TSMと
して1タイムスロットで生成することによって、“0
0”という終結ステートを明示することができる。[0887] More specifically, when the number of input bits is "1" and the number of memories is "2" and the code by the Massey convolutional encoder is terminated in the state represented by "00", The soft-output decoding circuit 90 includes a termination information generation circuit 15.
3, for example, as shown in FIG. 76, two bits “00” indicating the termination state are generated as termination state information TSM in one time slot, thereby obtaining “0”.
A termination state of "0" can be specified.
【0880】このようにすることによって、要素復号器
50は、符号構成に応じてトレリスの構造が変化するマ
ッシィ型の畳み込み符号を含むいかなるトレリス符号で
あっても終結処理を行うことができる。勿論、要素復号
器50は、この手法を用いて、ボーゼンクラフト型の畳
み込み符号の終結処理を行うこともできる。また、この
手法は、例えばいわゆるビタビ復号といった軟出力復号
以外の復号にも適用可能なものである。[0880] By doing so, the element decoder 50 can perform termination processing for any trellis code including a Massy-type convolutional code whose trellis structure changes according to the code configuration. Of course, the element decoder 50 can also perform termination processing of the Bozencraft type convolutional code using this method. This method is also applicable to decoding other than soft output decoding such as so-called Viterbi decoding.
【0881】5−3 消去位置の処理 上述した受信値及び事前確率情報選択回路154に関す
る特徴である。 5-3 Processing of Erase Position This is a feature of the above-described received value and prior probability information selection circuit 154.
【0882】軟出力復号においては、通常、少なくとも
対数尤度Iγの算出時まで、パンクチャ等により符号出
力が存在しない位置を示す情報を別途保持しておく必要
があり、この情報を保持する記憶回路を備える等の対処
が必要であった。In soft output decoding, it is usually necessary to separately store information indicating a position where no code output exists due to puncturing or the like at least until the calculation of the log likelihood Iγ. It was necessary to take measures such as providing
【0883】そこで、軟出力復号回路90は、上述した
ように、受信値及び事前確率情報選択回路154によっ
て、内部消去情報生成回路152から供給される内部消
去位置情報IERSに基づいて、符号出力が存在しない
位置を尤度が“0”のシンボルに置き換える。すなわ
ち、軟出力復号回路90は、符号出力が存在しない位置
に相当するビットが“0”であるか“1”であるかの確
率が“1/2”であるものとすることによって、復号動
作に影響を与えることなく、消去されていることに等価
な状況を生成する。[0883] Therefore, as described above, the soft output decoding circuit 90 outputs the code output by the received value and prior probability information selection circuit 154 based on the internal erasure position information IERS supplied from the internal erasure information generation circuit 152. The non-existing position is replaced with a symbol whose likelihood is “0”. That is, the soft output decoding circuit 90 determines that the probability of whether the bit corresponding to the position where no code output exists is “0” or “1” is “1 /”, and thereby the decoding operation is performed. Produces a situation equivalent to being erased without affecting.
【0884】このようにすることによって、要素復号器
50は、符号出力が存在しない位置を示す情報を保持す
る記憶回路を別途備える必要がないことから、回路規模
の削減を図ることができる。[0884] By doing so, it is not necessary for the element decoder 50 to separately include a storage circuit for holding information indicating a position where no code output exists, so that the circuit scale can be reduced.
【0885】5−4 対数尤度Iγの算出及び分配 上述したIγ算出回路156及びIγ分配回路157に
関する特徴である。上述したように、要素復号器50
は、例えば先に図14乃至図17に示した畳み込み符号
化器といった任意の要素符号化器による符号を、符号に
依らず同一の構成で軟出力復号することができるもので
ある。この目的を達成するために、要素復号器50は、
対数尤度Iγの算出及び分配に関し、以下に示す4つの
特徴を有する。 5-4 Calculation and Distribution of Log Likelihood Iγ This is a feature of the Iγ calculation circuit 156 and the Iγ distribution circuit 157 described above. As described above, the element decoder 50
Can soft-decode a code by an arbitrary element encoder such as the convolutional encoder previously shown in FIGS. 14 to 17 with the same configuration regardless of the code. To this end, the element decoder 50 is
The calculation and distribution of the log likelihood Iγ have the following four features.
【0886】5−4−1 全入出力パターン分の対数尤
度Iγの算出・分配 軟出力復号回路90は、任意の符号の復号を実現するた
めに、Iγ算出回路156によって、あり得る全ての入
出力パターン分の対数尤度Iγを算出し、Iγ分配回路
157によって、符号構成に応じて決定される入出力パ
ターンに応じて分配する。 5-4-1 Log Likelihood for All Input / Output Patterns
The calculation / distribution soft output decoding circuit 90 of the degree Iγ calculates the log likelihood Iγ of all possible input / output patterns by the Iγ calculation circuit 156 in order to realize decoding of an arbitrary code. By 157, distribution is performed according to the input / output pattern determined according to the code configuration.
【0887】ここで、先に図14乃至図17に示した畳
み込み符号化器を復号する場合について考える。これら
の各畳み込み符号化器におけるトレリスは、32本以下
の枝を有する構造となり、多くとも32通りの入出力パ
ターンを有するものとなる。そこで、軟出力復号回路9
0は、図77に概略を示すように、Iγ算出回路156
における情報・符号Iγ算出回路221によって、32
通りの入出力パターンの全てを算出する。なお、同図に
おいて、“Iγ(00/000)”は、要素符号化器に
おける入力データ/出力データが“00/000”であ
る枝に対応する対数尤度Iγを示している。そして、軟
出力復号回路90は、符号構成に応じて決定される入出
力パターンに応じて、上述したIγ分配回路157にお
けるIα用Iγ分配回路2243、Iβ0用Iγ分配回
路2241又はIβ1用Iγ分配回路2242のそれぞれ
に相当する32個のセレクタ5201,5202,・・
・,52032のそれぞれによって、32通りの対数尤度
Iγ(00/000),Iγ(01/000),・・
・,Iγ(11/111)の中から一の対数尤度Iγを
選択し、選択されて得られた32通りの対数尤度Iγに
対して所定の処理を施した後、各枝番号0,1,・・
・,31に相当する対数尤度Iγ(0),Iγ(1),
・・・,Iγ(31)として分配して出力する。[0887] Here, the case where the convolutional encoder shown in FIGS. 14 to 17 is decoded first will be considered. The trellis in each of these convolutional encoders has a structure having 32 or less branches, and has at most 32 input / output patterns. Therefore, the soft output decoding circuit 9
0 is an Iγ calculation circuit 156 as schematically shown in FIG.
The information / sign Iγ calculation circuit 221 in
All the input / output patterns are calculated. Note that, in the figure, “Iγ (00/000)” indicates the log likelihood Iγ corresponding to the branch whose input data / output data is “00/000” in the elementary encoder. The soft-output decoding circuit 90 outputs the Iγ distribution circuit 224 3 for Iα, the Iγ distribution circuit 224 1 for Iβ0, or the Iγ for Iβ1 in the above-mentioned Iγ distribution circuit 157 according to the input / output pattern determined according to the code configuration. 32 selectors 520 1 , 520 2 ,... Corresponding to the respective distribution circuits 224 2.
, 520 32 , 32 types of log likelihood Iγ (00/000), Iγ (01/000),.
, Iγ (11/111), one log likelihood Iγ is selected, and a predetermined process is performed on the 32 types of log likelihood Iγ obtained by selection. 1, ...
·, Log likelihood Iγ (0), Iγ (1),
.., And distributed and output as Iγ (31).
【0888】このようにすることによって、要素復号器
50は、所定の本数以下の枝を有する任意のトレリス符
号の復号を、同一の構成で行うことができる。特に、こ
の手法は、入出力パターンが少なく、トレリス上の枝の
本数が多い場合には有効なものとなる。[0888] By doing so, the element decoder 50 can decode an arbitrary trellis code having a predetermined number of branches or less with the same configuration. In particular, this method is effective when the number of input / output patterns is small and the number of branches on the trellis is large.
【0889】5−4−2 少なくとも一部の入出力パタ
ーン分の対数尤度Iγの算出・分配 ところで、“5−4−1”に示した手法の場合、Iγ分
配回路157におけるIα用Iγ分配回路2243、I
β0用Iγ分配回路2241又はIβ1用Iγ分配回路
2242は、32通りの信号から一の信号を選択する、
すなわち、32対1の選択を行うセレクタを少なくとも
32個有することになり、回路規模が膨大なものとなる
可能性がある。[0889] 5-4-2 At least some input / output patterns
Calculation and distribution of the log likelihood Iγ of the I / N circuit In the case of the method shown in “5-4-1”, the Iγ distribution circuit 224 3 for Iα in the Iγ distribution circuit 157 and Iγ
The β0 Iγ distribution circuit 224 1 or the Iβ1 Iγ distribution circuit 224 2 selects one signal from 32 signals.
In other words, there will be at least 32 selectors for performing a 32-to-1 selection, and the circuit scale may be enormous.
【0890】そこで、軟出力復号回路90は、Iγ算出
回路156によって、32通りの入出力パターンの全て
を算出するのではなく、少なくとも一部の入出力パター
ン分の対数尤度Iγを算出し、Iγ分配回路157によ
って、所望の対数尤度Iγを選択した後、選択した各対
数尤度Iγを加算する。[0890] Therefore, the soft output decoding circuit 90 calculates the log likelihood Iγ of at least a part of the input / output patterns, instead of calculating all of the 32 input / output patterns by the Iγ calculation circuit 156. After the desired log likelihood Iγ is selected by the Iγ distribution circuit 157, each selected log likelihood Iγ is added.
【0891】具体的に説明するために、ここでも、先に
図14乃至図17に示した畳み込み符号化器を復号する
場合について考える。この場合、図14に示した畳み込
み符号化器は、多くとも16通りの入出力パターンを有
し、図15に示した畳み込み符号化器は、多くとも32
通りの入出力パターンを有し、図16に示した畳み込み
符号化器は、多くとも8通りの入出力パターンを有し、
図17に示した畳み込み符号化器は、多くとも16通り
の入出力パターンを有する。ここで、最も入出力パター
ンが多い図15に示した畳み込み符号化器は、多くとも
4通りの入力パターンと、多くとも8通りの出力パター
ンを有する。そこで、軟出力復号回路90は、図78に
概略を示すように、Iγ算出回路156における情報・
符号Iγ算出回路221によって、4通りの入力パター
ンと、8通りの出力パターンとに応じた対数尤度Iγを
算出する。そして、軟出力復号回路90は、符号構成に
応じて決定される入出力パターンに応じて、Iγ分配回
路157におけるセレクタ5301によって、4通りの
入力パターンに対応する4つの対数尤度Iγの中から一
の対数尤度Iγを選択するとともに、Iγ分配回路15
7におけるセレクタ5302によって、8通りの入力パ
ターンに対応する8個の対数尤度Iγの中から一の対数
尤度Iγを選択し、Iγ分配回路157における加算器
531によって、選択されて得られた2つの対数尤度I
γを加算し、所定の処理を施した後、枝番号に相当する
対数尤度Iγとして分配して出力する。Iγ分配回路1
57は、このような2つのセレクタ5301,530
2と、加算器531とを有する回路を多くとも32個有
することによって、上述したIα用Iγ分配回路224
3、Iβ0用Iγ分配回路2241又はIβ1用Iγ分配
回路2242のそれぞれを構成する。[0891] For concrete description, here again, the case of decoding the convolutional encoder shown in Figs. 14 to 17 first will be considered. In this case, the convolutional encoder shown in FIG. 14 has at most 16 input / output patterns, and the convolutional encoder shown in FIG.
The convolutional encoder shown in FIG. 16 has at most eight input / output patterns,
The convolutional encoder shown in FIG. 17 has at most 16 input / output patterns. Here, the convolutional encoder shown in FIG. 15 having the largest number of input / output patterns has at most four types of input patterns and at most eight types of output patterns. Therefore, the soft-output decoding circuit 90 outputs the information and information in the Iγ calculation circuit 156 as schematically shown in FIG.
The code Iγ calculation circuit 221 calculates the log likelihood Iγ according to the four input patterns and the eight output patterns. Then, the soft output decoding circuit 90 selects one of four log likelihoods Iγ corresponding to the four input patterns by the selector 530 1 in the Iγ distribution circuit 157 according to the input / output pattern determined according to the code configuration. , A log likelihood Iγ is selected from the
The selector 530 2 at 7, selects one log likelihood Iγ from the eight log likelihood Iγ corresponding to the input pattern of eight, by adder 531 in the Iγ distribution circuit 157, obtained by the selected Log likelihood I
After adding γ and performing predetermined processing, it is distributed and output as log likelihood Iγ corresponding to the branch number. Iγ distribution circuit 1
57 is such two selectors 530 1 , 530
2 and an adder 531 at most 32, so that the Iα distribution circuit 224 for Iα described above is provided.
3. The Iγ distribution circuit 224 1 for Iβ0 or the Iγ distribution circuit 224 2 for Iβ1 is configured.
【0892】このようにすることによって、要素復号器
50は、32対1の選択を行うセレクタといった回路規
模が膨大なセレクタを備える必要がなく、4対1の選択
及び8対1の選択を行うセレクタといった回路規模が少
ないセレクタと加算器とを備えればよく、少ない回路規
模で、所定の本数以下の枝を有する任意のトレリス符号
の復号を、同一の構成で行うことができる。特に、この
手法は、トレリス上の枝の本数に対して入出力パターン
が多い場合には有効なものとなる。また、この手法は、
例えば、符号化装置1がTTCM又はSCTCMによる
符号化を行うものであった場合や、符号化装置1におけ
る入力データ及び出力データをシンボル単位で復号する
場合等、入力ビット及び出力ビットをビット単位で分離
することができない場合には、極めて有効なものとな
る。[0891] By doing so, the element decoder 50 does not need to have a selector having a huge circuit scale such as a selector for selecting 32: 1, and performs 4: 1 selection and 8: 1 selection. It is sufficient to provide a selector such as a selector having a small circuit scale and an adder, and it is possible to decode an arbitrary trellis code having a branch of a predetermined number or less with the same configuration with a small circuit scale. In particular, this method is effective when there are many input / output patterns for the number of branches on the trellis. Also, this technique
For example, when the encoding device 1 performs encoding by TTCM or SCTCM, or when input data and output data in the encoding device 1 are decoded in symbol units, input bits and output bits are encoded in bit units. If they cannot be separated, they will be very effective.
【0893】5−4−3 全入出力パターン分の対数尤
度Iγに対する1時刻毎の正規化 Log−BCJRアルゴリズムにおいては、一般に、対
数尤度同士の差分値のみが結果に影響し、対数尤度の値
が大きいものほど重要度が高い。5-4-3 Log Likelihood for All Input / Output Patterns
In the one-time normalized Log-BCJR algorithm for the degree Iγ , generally, only the difference value between the log likelihoods affects the result, and the greater the value of the log likelihood, the higher the importance.
【0894】しかしながら、対数尤度Iγは、算出され
る過程において、時刻の経過とともに値の分布に偏りを
生じ、一定時間の経過後には、対数尤度Iγを算出する
系が表現可能な値の範囲を超過してしまうことがある。However, in the process of calculating the log likelihood Iγ, the distribution of values is biased with the passage of time, and after a certain period of time, the system that calculates the log likelihood Iγ has a value that can be expressed. The range may be exceeded.
【0895】例えば、対数尤度Iγをハードウェアのよ
うに正値のみを扱う系により算出する場合には、対数尤
度Iγの値は、徐々に増大していき、一定時間の経過後
には、ハードウェアが表現可能な値の範囲を超過してし
まう。また、対数尤度Iγを浮動小数点演算を行う系の
ように負値のみを扱う系により算出する場合を考える
と、この場合には、対数尤度Iγの値は、徐々に減少し
ていき、一定時間の経過後には、ソフトウェアとして表
現可能な値の範囲を超過してしまう。このように、対数
尤度Iγが表現可能な値の範囲を超過してしまい、当該
表現可能な値の範囲を超過した対数尤度Iγは、クリッ
プされることになる。For example, when the log likelihood Iγ is calculated by a system that handles only positive values like hardware, the value of the log likelihood Iγ gradually increases, and after a certain period of time, The hardware exceeds the range of values that can be represented. Also, considering a case where the log likelihood Iγ is calculated by a system that handles only negative values, such as a system that performs a floating-point operation, in this case, the value of the log likelihood Iγ gradually decreases, After a certain period of time, the range of values that can be expressed as software is exceeded. As described above, the log likelihood Iγ exceeds the range of expressible values, and the log likelihood Iγ that exceeds the range of expressible values is clipped.
【0896】そこで、軟出力復号回路90は、対数尤度
Iγがクリップされ、適切な対数尤度同士の差分を表現
することが困難となることを回避するために、対数尤度
Iγの分布の偏りを是正するための正規化を行う。[0896] Therefore, the soft output decoding circuit 90 calculates the distribution of the log likelihood Iγ in order to avoid that the log likelihood Iγ is clipped and it becomes difficult to express an appropriate difference between the log likelihoods. Perform normalization to correct the bias.
【0897】具体的には、軟出力復号回路90は、“5
−4−1”に示した手法によりあり得る全ての入出力パ
ターン分の対数尤度Iγを算出する場合には、以下のよ
うな正規化を行う。すなわち、軟出力復号回路90は、
Iγ算出回路156におけるIγ正規化回路222によ
って、情報・符号Iγ算出回路221により算出された
複数の対数尤度Iγ(00/000),Iγ(01/0
00),・・・,Iγ(11/111)のうち、確率γ
が最大値を有するものに対応する対数尤度Iγを、とり
得る確率の最大値に対応する対数尤度に合わせるよう
に、各対数尤度Iγ(00/000),Iγ(01/0
00),・・・,Iγ(11/111)に対して所定の
演算を施す。[0897] Specifically, the soft output decoding circuit 90 outputs "5
In the case of calculating the log likelihood Iγ for all possible input / output patterns by the method shown in FIG. 4-1, normalization is performed as follows.
A plurality of log likelihoods Iγ (00/000) and Iγ (01/0) calculated by the information / code Iγ calculation circuit 221 by the Iγ normalization circuit 222 in the Iγ calculation circuit 156.
00),..., Iγ (11/111)
Log likelihood Iγ (00/000), Iγ (01/0) such that the log likelihood Iγ corresponding to the one having the maximum value is matched with the log likelihood corresponding to the maximum possible probability.
00),..., Iγ (11/111).
【0898】具体的には、軟出力復号回路90は、要素
復号器50が対数尤度を負値として扱う場合、すなわ
ち、上述した定数sgnが“+1”の場合には、図79
に概略を示すように、Iγ算出回路156におけるIγ
正規化回路222によって、情報・符号Iγ算出回路2
21により算出された複数の対数尤度Iγ(00/00
0),Iγ(01/000),・・・,Iγ(11/1
11)のうち、最大値を有するものを、要素復号器50
が表現可能な最大値に合わせるように、複数の対数尤度
Iγ(00/000),Iγ(01/000),・・
・,Iγ(11/111)のそれぞれに対して所定の値
を加算する。[0898] More specifically, when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-mentioned constant sgn is "+1", the soft output decoding circuit 90 shown in FIG.
As schematically shown in FIG.
The information / sign Iγ calculation circuit 2
21 are calculated based on a plurality of log likelihoods Iγ (00/00
0), Iγ (01/000), ..., Iγ (11/1
11) The one having the maximum value is assigned to the element decoder 50.
Are adjusted to the maximum value that can be represented by a plurality of log likelihoods Iγ (00/000), Iγ (01/000),.
., Iγ (11/111) is added with a predetermined value.
【0899】例えば、Iγ正規化回路222は、ある時
刻に算出された複数の対数尤度Iγ(00/000),
Iγ(01/000),・・・,Iγ(11/111)
が、それぞれ、図80(A)に示す分布を呈しているも
のとしたとき、同図(B)に示すように、これらの対数
尤度Iγ(00/000),Iγ(01/000),・
・・,Iγ(11/111)のうち、最大値であるプロ
ット×で示す対数尤度Iγ(11/111)を“0”と
するように、複数の対数尤度Iγ(00/000),I
γ(01/000),・・・,Iγ(11/111)の
それぞれに対して所定の値を加算する。[0899] For example, the Iγ normalization circuit 222 calculates a plurality of log likelihoods Iγ (00/000), calculated at a certain time.
Iγ (01/000), ..., Iγ (11/111)
Are assumed to have the distributions shown in FIG. 80 (A), respectively, and as shown in FIG. 80 (B), these log likelihoods Iγ (00/000), Iγ (01/000),・
.., a plurality of log likelihoods Iγ (00/000), Iγ (11/111), so that log likelihood Iγ (11/111) indicated by plot x which is the maximum value is set to “0”. I
A predetermined value is added to each of γ (01/000),..., Iγ (11/111).
【0900】また、軟出力復号回路90は、要素復号器
50が対数尤度を正値として扱う場合、すなわち、上述
した定数sgnが“−1”の場合には、Iγ算出回路1
56におけるIγ正規化回路222によって、情報・符
号Iγ算出回路221により算出された複数の対数尤度
Iγ(00/000),Iγ(01/000),・・
・,Iγ(11/111)のうち、最小値を有するもの
を、要素復号器50が表現可能な最小値に合わせるよう
に、複数の対数尤度Iγ(00/000),Iγ(01
/000),・・・,Iγ(11/111)のそれぞれ
から所定の値を減算する。[0900] When the element decoder 50 treats the log likelihood as a positive value, that is, when the above-mentioned constant sgn is "-1", the soft-output decoding circuit 90 outputs
56, a plurality of log likelihoods Iγ (00/000), Iγ (01/000),... Calculated by the information / code Iγ calculation circuit 221.
, Iγ (11/111), a plurality of log likelihoods Iγ (00/000), Iγ (01) so that the one having the minimum value matches the minimum value that can be represented by the element decoder 50.
/ 000),..., Iγ (11/111).
【0901】例えば、Iγ正規化回路222は、ある時
刻に算出された複数の対数尤度Iγ(00/000),
Iγ(01/000),・・・,Iγ(11/111)
が、それぞれ、図81(A)に示す分布を呈しているも
のとしたとき、同図(B)に示すように、これらの対数
尤度Iγ(00/000),Iγ(01/000),・
・・,Iγ(11/111)のうち、最小値であるプロ
ット○で示す対数尤度Iγ(00/000)を“0”と
するように、複数の対数尤度Iγ(00/000),I
γ(01/000),・・・,Iγ(11/111)の
それぞれから所定の値を減算する。For example, the Iγ normalization circuit 222 calculates a plurality of log likelihoods Iγ (00/000),
Iγ (01/000), ..., Iγ (11/111)
Are assumed to have the distributions shown in FIG. 81 (A), respectively, and as shown in FIG. 81 (B), these log likelihoods Iγ (00/000), Iγ (01/000),・
.., Iγ (11/111), a plurality of log likelihoods Iγ (00/000), I
A predetermined value is subtracted from each of γ (01/000),..., Iγ (11/111).
【0902】軟出力復号回路90は、Iγ正規化回路2
22によって、このような正規化を行った後、必要なダ
イナミックレンジに応じてクリッピングを行い、対数尤
度GA,GB0,GB1としてIγ分配回路157に供
給する。[0992] The soft output decoding circuit 90 is provided by the Iγ normalizing circuit 2
After performing such normalization by 22, clipping is performed in accordance with the required dynamic range, and the result is supplied to the Iγ distribution circuit 157 as log likelihood GA, GB0, GB1.
【0903】要素復号器50は、Iγ正規化回路222
によって、1時刻毎にこのような正規化を行うことで、
Iγ算出回路156からIγ分配回路157へと供給さ
れる対数尤度GA,GB0,GB1のビット数を削減す
ることができる。また、要素復号器50は、値が大きく
重要度の高い対数尤度がクリップされる事態を招くこと
がなく、適切な対数尤度同士の差分を表現することが可
能となり、高精度の復号を行うことができる。[0993] The element decoder 50 is provided with an Iγ normalizing circuit 222.
By performing such normalization every time,
The number of bits of the log likelihood GA, GB0, GB1 supplied from the Iγ calculation circuit 156 to the Iγ distribution circuit 157 can be reduced. In addition, the element decoder 50 can express a difference between log likelihoods appropriately without causing a situation in which a logarithmic likelihood having a large value and a high degree of importance is clipped. It can be carried out.
【0904】なお、要素復号器50は、Iγ正規化回路
222を必ずしもIγ算出回路156の内部に備える必
要はない。例えば、要素復号器50は、Iγ分配回路1
57の後段にIγ正規化回路222を設けるようにして
もよい。勿論、この手法は、任意の符号の復号を実現す
る場合のみならず、固定符号を復号する場合にも有効な
ものである。[0904] The element decoder 50 does not necessarily need to include the Iγ normalization circuit 222 inside the Iγ calculation circuit 156. For example, the element decoder 50 includes the Iγ distribution circuit 1
An Iγ normalization circuit 222 may be provided at a stage subsequent to 57. Of course, this method is effective not only when decoding an arbitrary code but also when decoding a fixed code.
【0905】5−4−4 少なくとも一部の入出力パタ
ーン分の対数尤度Iγに対する正規化 軟出力復号回路90は、“5−4−2”に示した手法に
より少なくとも一部の入出力パターン分の対数尤度Iγ
を算出する場合には、以下のような正規化を行う。すな
わち、軟出力復号回路90は、Iγ算出回路156にお
けるIγ正規化回路222によって、情報・符号Iγ算
出回路221により算出された入力パターンに応じた複
数の対数尤度Iγのうち、確率γが最大値を有するもの
に対応する対数尤度Iγを、とり得る確率の最大値に対
応する対数尤度に合わせるように、各対数尤度Iγに対
して所定の演算を施す。[0905] 5-4-4 At least a part of input / output patterns
The normalized soft-output decoding circuit 90 for the log likelihood Iγ of the input / output pattern has the log likelihood Iγ of at least a part of the input / output pattern by the method shown in “5-4-2”.
Is calculated, the following normalization is performed. That is, the soft output decoding circuit 90 has the maximum probability γ among the plurality of log likelihoods Iγ corresponding to the input pattern calculated by the information / code Iγ calculation circuit 221 by the Iγ normalization circuit 222 in the Iγ calculation circuit 156. A predetermined operation is performed on each log likelihood Iγ so as to match the log likelihood Iγ corresponding to the one having a value to the log likelihood corresponding to the maximum value of the possible probability.
【0906】具体的には、軟出力復号回路90は、要素
復号器50が対数尤度を負値として扱う場合、すなわ
ち、上述した定数sgnが“+1”の場合には、図82
に概略を示すように、Iγ算出回路156におけるIγ
正規化回路222によって、情報・符号Iγ算出回路2
21により算出された入力パターンに応じた複数の対数
尤度Iγのうち、最大値を有するものを、要素復号器5
0が表現可能な最大値に合わせるように、複数の対数尤
度Iγのそれぞれに対して所定の値を加算するととも
に、情報・符号Iγ算出回路221により算出された出
力パターンに応じた複数の対数尤度Iγのうち、最大値
を有するものを、要素復号器50が表現可能な最大値に
合わせるように、複数の対数尤度Iγのそれぞれに対し
て所定の値を加算し、正規化を行う。[0906] More specifically, when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-described constant sgn is "+1", the soft output decoding circuit 90 shown in FIG.
As schematically shown in FIG.
The information / sign Iγ calculation circuit 2
Of the plurality of log likelihoods Iγ corresponding to the input pattern calculated by the element decoder 5
A predetermined value is added to each of the plurality of log likelihoods Iγ so that 0 is adjusted to the maximum representable value, and a plurality of logarithms according to the output pattern calculated by the information / code Iγ calculation circuit 221 are added. Among the likelihoods Iγ, a predetermined value is added to each of the plurality of log likelihoods Iγ to perform normalization so that the one having the maximum value matches the maximum value that can be expressed by the element decoder 50. .
【0907】また、軟出力復号回路90は、要素復号器
50が対数尤度を正値として扱う場合、すなわち、上述
した定数sgnが“−1”の場合には、Iγ算出回路1
56におけるIγ正規化回路222によって、情報・符
号Iγ算出回路221により算出された入力パターンに
応じた複数の対数尤度Iγのうち、最小値を有するもの
を、要素復号器50が表現可能な最小値に合わせるよう
に、複数の対数尤度Iγのそれぞれに対して所定の値を
加算するとともに、情報・符号Iγ算出回路221によ
り算出された出力パターンに応じた複数の対数尤度Iγ
のうち、最小値を有するものを、要素復号器50が表現
可能な最小値に合わせるように、複数の対数尤度Iγの
それぞれに対して所定の値を加算し、正規化を行う。[0907] If the element decoder 50 treats the log likelihood as a positive value, that is, if the above-mentioned constant sgn is "-1", the soft output decoding circuit 90 outputs
56, the one having the minimum value among the plurality of log likelihoods Iγ corresponding to the input pattern calculated by the information / code Iγ calculation circuit 221 by the element / decoder 50 A predetermined value is added to each of the plurality of log likelihoods Iγ so as to match the value, and a plurality of log likelihoods Iγ corresponding to the output pattern calculated by the information / code Iγ calculation circuit 221 are added.
Among them, a predetermined value is added to each of the plurality of log likelihoods Iγ, and normalization is performed so that the one having the minimum value matches the minimum value that can be represented by the element decoder 50.
【0908】すなわち、軟出力復号回路90は、入力パ
ターンに応じた対数尤度Iγと、出力パターンに応じた
対数尤度Iγとに対して、それぞれ、正規化を行う。[0908] That is, the soft output decoding circuit 90 normalizes the log likelihood Iγ according to the input pattern and the log likelihood Iγ according to the output pattern.
【0909】軟出力復号回路90は、Iγ正規化回路2
22によって、このような正規化を行った後、必要なダ
イナミックレンジに応じてクリッピングを行い、対数尤
度GA,GB0,GB1としてIγ分配回路157に供
給する。[0909] The soft-output decoding circuit 90 comprises the Iγ normalizing circuit 2
After performing such normalization by 22, clipping is performed in accordance with the required dynamic range, and the result is supplied to the Iγ distribution circuit 157 as log likelihood GA, GB0, GB1.
【0910】要素復号器50は、Iγ正規化回路222
によって、1時刻毎にこのような正規化を行うことで、
最大値又は最小値を有する対数尤度Iγを探索する規模
を小さくすることができ、処理の高速化及び回路規模の
削減を図ることができる。そして、要素復号器50は、
Iγ算出回路156からIγ分配回路157へと供給さ
れる対数尤度GA,GB0,GB1のビット数を削減す
ることができ、値が大きく重要度の高い対数尤度がクリ
ップされる事態を招くことがなく、適切な対数尤度同士
の差分を表現することが可能となり、高精度の復号を行
うことができる。[0991] The element decoder 50 is provided with an Iγ normalizing circuit 222.
By performing such normalization every time,
The scale of searching for the log likelihood Iγ having the maximum value or the minimum value can be reduced, and the processing speed can be increased and the circuit size can be reduced. Then, the element decoder 50
It is possible to reduce the number of bits of the log likelihood GA, GB0, and GB1 supplied from the Iγ calculation circuit 156 to the Iγ distribution circuit 157, and the log likelihood having a large value and high importance is clipped. Therefore, it is possible to express an appropriate difference between log likelihoods, and to perform highly accurate decoding.
【0911】ただし、この場合、符号構成によっては、
最終的な対数尤度Iγの最大値又は最小値が、要素復号
器50が表現可能な最大値又は最小値に一致するとは限
らないが、全ての入出力パターンが現れる場合には、
“5−4−3”に示した手法による正規化と同等になる
ことから、性能が劣化することはない。However, in this case, depending on the code configuration,
Although the final maximum or minimum value of the log likelihood Iγ does not necessarily match the maximum or minimum value that can be represented by the element decoder 50, when all input / output patterns appear,
The performance is not degraded because it is equivalent to the normalization by the method shown in “5-4-3”.
【0912】なお、要素復号器50は、この場合におい
ても、Iγ正規化回路222を必ずしもIγ算出回路1
56の内部に備える必要はない。[0912] In this case as well, the element decoder 50 does not necessarily require the Iγ normalization circuit 222 to operate the Iγ calculation circuit 1
It is not necessary to provide inside 56.
【0913】5−5 対数尤度Iα,Iβの算出 上述したIα算出回路158及びIβ算出回路159に
関する特徴である。また、特徴によっては、Iγ分配回
路157に関するものもある。要素復号器50は、対数
尤度Iα,Iβを算出するにあたって、以下に示す9つ
の特徴を有する。 5-5 Calculation of Log Likelihood Iα, Iβ This is a feature of the above-mentioned Iα calculation circuit 158 and Iβ calculation circuit 159. Further, depending on the feature, there is also one related to the Iγ distribution circuit 157. The element decoder 50 has the following nine features in calculating the log likelihoods Iα and Iβ.
【0914】5−5−1 対数尤度Iαと対数尤度Iγ
との和の算出 軟出力復号において、対数軟出力Iλを算出する際に
は、上式(55)に示したように、対数尤度Iαと対数
尤度Iγとの和を予め求める必要がある。すなわち、軟
出力復号においては、通常、対数軟出力Iλを算出する
ために、対数尤度Iαと対数尤度Iγとの和を算出する
回路を別途備える必要がある。そのため、対数軟出力I
λを算出する回路の規模が増大する虞がある。 5-5-1 Log Likelihood Iα and Log Likelihood Iγ
When calculating the log soft output Iλ in the soft output decoding, it is necessary to previously obtain the sum of the log likelihood Iα and the log likelihood Iγ as shown in the above equation (55). . That is, in soft output decoding, it is usually necessary to separately provide a circuit for calculating the sum of log likelihood Iα and log likelihood Iγ in order to calculate log soft output Iλ. Therefore, the log soft output I
There is a possibility that the scale of the circuit for calculating λ increases.
【0915】そこで、軟出力復号回路90は、対数尤度
Iαを算出する過程で求められる対数尤度Iαと対数尤
度Iγとの和Iα+Iγを、対数軟出力Iλの算出に流
用する。具体的には、軟出力復号回路90は、上述した
ように、Iα算出回路158によって、算出した対数尤
度Iαをそのまま出力するのではなく、算出した対数尤
度Iαと対数尤度Iγとの和を出力する。すなわち、I
α算出回路158は、加算比較選択回路241,242
により対数尤度Iαを算出する過程で求められる対数尤
度Iαと対数尤度Iγとの和Iα+Iγを出力する。[0915] Thus, the soft output decoding circuit 90 diverts the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα to calculate the log soft output Iλ. Specifically, as described above, the soft output decoding circuit 90 outputs the log likelihood Iα and the log likelihood Iγ calculated by the Iα calculation circuit 158 instead of outputting the log likelihood Iα as it is. Output the sum. That is, I
The α calculation circuit 158 includes the addition / comparison / selection circuits 241 and 242
Then, the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained in the process of calculating the log likelihood Iα is output.
【0916】このようにすることによって、要素復号器
50は、対数軟出力Iλを算出するために必要となる対
数尤度Iαと対数尤度Iγとの和を算出する回路を備え
る必要がなくなり、回路規模の削減を図ることができ
る。[0916] By doing so, the element decoder 50 does not need to have a circuit for calculating the sum of the log likelihood Iα and the log likelihood Iγ required to calculate the log soft output Iλ. The circuit scale can be reduced.
【0917】5−5−2 パラレルパスに対する前処理 例えば先に図17に示した畳み込み符号化器による符号
のように、トレリス上にパラレルパスが存在する符号を
復号したい場合がある。ここで、図17に示した畳み込
み符号化器の場合を例とすると、トレリスは、先に図2
5に一例を示したように、各ステートから次時刻におけ
るステートへと2本1組のパラレルパスが4組到達する
構造となる。すなわち、この場合のトレリスは、各ステ
ートに8本のパスが到達する構造となる。 5-5-2 Pre-Processing for Parallel Path There are cases where it is desired to decode a code having a parallel path on the trellis, such as a code by the convolutional encoder shown in FIG. Here, taking the case of the convolutional encoder shown in FIG. 17 as an example, the trellis is shown in FIG.
As shown in an example in FIG. 5, a structure in which four sets of two parallel paths arrive from each state to the state at the next time is adopted. That is, the trellis in this case has a structure in which eight paths reach each state.
【0918】ここで、パラレルパスは、遷移元のステー
トが同一であり且つ遷移先のステートが同一であること
に着目する。すなわち、パラレルパスは、1本のパスと
して擬制できることに着目する。この点に着目すること
によって、軟出力復号回路90は、トレリス上にパラレ
ルパスが存在する符号を復号する場合には、対数尤度I
α,Iβを算出する前に、予めパラレルパスに対応する
対数尤度Iγに対してlog−sum演算を行う。具体
的には、軟出力復号回路90は、上述したIγ分配回路
157におけるIβ0用パラレルパス処理回路22
51、Iβ1用パラレルパス処理回路2252及びIα用
パラレルパス処理回路2253を備え、パラレルパスに
対応する対数尤度Iγに対してlog−sum演算を行
い、パラレルパスを束ねる。Here, the parallel path focuses on the fact that the transition source state is the same and the transition destination state is the same. That is, it is noted that the parallel path can be simulated as one path. By paying attention to this point, when decoding a code in which a parallel path exists on the trellis, the soft output decoding circuit 90 can obtain the log likelihood I
Before calculating α and Iβ, a log-sum operation is performed on the log likelihood Iγ corresponding to the parallel path in advance. More specifically, the soft-output decoding circuit 90 is connected to the Iβ0 parallel path processing circuit 22 in the Iγ distribution circuit 157 described above.
5 1, provided with a parallel path processing circuit 225 2 and the parallel path processing circuit 225 3 for Iα for Aibeta1, perform log-sum operation on log likelihood Iγ corresponding to parallel paths, bundling parallel paths.
【0919】このようにすることによって、要素復号器
50は、Iα算出回路158及びIβ算出回路159の
処理の負担を軽減することができ、性能を劣化すること
なく処理の高速化を図ることができる。[0919] By doing so, the element decoder 50 can reduce the processing load of the Iα calculation circuit 158 and the Iβ calculation circuit 159, and can speed up the processing without deteriorating the performance. it can.
【0920】なお、要素復号器50は、Iγ分配回路1
57にパラレルパスを束ねる機能を持たせているが、こ
の構成に限定される必要はない。すなわち、要素復号器
50としては、対数尤度Iα,Iβの算出前に、パラレ
ルパスに対応する対数尤度Iγを束ねればよい。また、
ここでは、2本のパラレルパスを1組に束ねるものとし
て説明しているが、例えば4本といった任意の数のパラ
レルパスを1組に束ねるようにしてもよい。[0920] The element decoder 50 is provided with the Iγ distribution circuit 1
Although 57 has a function of bundling parallel paths, it need not be limited to this configuration. That is, the element decoder 50 may bundle the log likelihood Iγ corresponding to the parallel path before calculating the log likelihoods Iα and Iβ. Also,
Here, two parallel paths are described as being bundled into one set, but an arbitrary number of parallel paths, for example, four, may be bundled into one set.
【0921】5−5−3 加算比較選択回路の共用 要素復号器50は、任意の符号の復号を可能とするもの
であるが、入力ビット数をkとしたとき、各符号を復号
するためには、対数尤度Iα,Iβを算出するために加
算比較選択処理及びlog−sum補正により補正項を
追加する処理を行う加算比較選択回路として、各ステー
トに2k本のパスが到達するトレリスに対応するものを
個別に備える必要がある。このような加算比較選択回路
は、一般に、要素符号化器に対する入力ビット数kが大
きい符号に対応するものほど、回路規模が増大し、処理
の負担が大きくなる。 5-5-3 The common element decoder 50 of the addition / comparison / selection circuit is capable of decoding an arbitrary code. However, when the number of input bits is k, it is necessary to decode each code. is log likelihood I.alpha, as ACS circuit for performing a process of adding a correction term by the ACS processing and log-sum correction in order to calculate the I beta, the trellis 2 k the path reaches each state It is necessary to prepare corresponding things individually. In general, as for such an addition / comparison / selection circuit, a circuit corresponding to a code having a large number k of input bits to the element encoder increases in circuit scale and processing load.
【0922】ここで、先に図14乃至図17に示した4
種類の畳み込み符号化器による符号を復号する場合を考
える。この場合、図14に示した畳み込み符号化器によ
る符号に対応する加算比較選択処理回路としては、各ス
テートから次時刻におけるステートへと21=2本のパ
スが到達する構造を有するトレリスに対応するものが必
要となる。また、図15及び図16に示した畳み込み符
号化器による符号に対応する加算比較選択処理回路とし
ては、各ステートから次時刻におけるステートへと22
=4本のパスが到達する構造を有するトレリスに対応す
るものが必要となる。さらに、図17に示した畳み込み
符号化器による符号に対応する加算比較選択処理回路と
しては、各ステートから次時刻におけるステートへと2
3=8本のパスが到達する構造を有するトレリスに対応
するものが必要となる。[0922] Here, the 4 shown in FIGS.
Consider a case where a code is decoded by various kinds of convolutional encoders. In this case, the addition / comparison / selection processing circuit corresponding to the code by the convolutional encoder shown in FIG. 14 corresponds to a trellis having a structure in which 2 1 = 2 paths arrive from each state to the state at the next time. You need something to do. Further, FIGS. 15 and as the ACS processing circuit corresponding to the code by convolutional encoder shown in FIG. 16, from the state to the state at the next time 2 2
= A trellis having a structure in which four paths arrive is required. Further, the addition / comparison / selection processing circuit corresponding to the code by the convolutional encoder shown in FIG.
A trellis having a structure in which 3 = 8 paths arrive is required.
【0923】ところで、図17に示した畳み込み符号化
器による符号は、トレリス上にパラレルパスが存在する
ものである。このとき、“5−5−2”に示した手法に
よりパラレルパスを束ねた場合には、この符号のトレリ
スは、畳み込み符号化器におけるメモリ数ν=2を用い
て、各ステートから次時刻におけるステートへと2ν=
22=4本のパスが到達する構造を有するものと擬制す
ることができる。[0923] The code by the convolutional encoder shown in Fig. 17 has a parallel path on the trellis. At this time, when the parallel paths are bundled by the method shown in “5-5-2”, the trellis of this code is calculated from each state at the next time using the number of memories ν = 2 in the convolutional encoder. To the state 2ν =
It can be simulated as having a structure in which 2 2 = 4 paths arrive.
【0924】そこで、軟出力復号回路90は、要素符号
化器に対する入力ビット数がk=3である符号に対応す
る加算比較選択回路を備えず、要素符号化器に対する入
力ビット数がk=2=νである符号に対応する加算比較
選択回路と共用する。[0924] Therefore, the soft-output decoding circuit 90 does not include an addition / comparison / selection circuit corresponding to a code in which the number of input bits to the element encoder is k = 3, and the number of input bits to the element encoder is k = 2. = Ν is shared with the addition / comparison / selection circuit corresponding to the sign of ν.
【0925】具体的には、軟出力復号回路90は、Iα
算出回路158における加算比較選択回路として、要素
符号化器に対する入力ビット数がk=1,2である符号
に対応する加算比較選択回路241,242のみを備え
るとともに、Iβ算出回路159における加算比較選択
回路としても、要素符号化器に対する入力ビット数がk
=1,2である符号に対応する加算比較選択回路28
3,284のみを備え、要素符号化器に対する入力ビッ
ト数がk=3である符号に対する処理を、加算比較選択
回路242,284により行う。すなわち、軟出力復号
回路90は、要素符号化器に対する入力ビット数がk=
3であり且つメモリ数がν=2<kである符号であっ
て、トレリス上にパラレルパスが存在する符号に対応す
る加算比較選択回路の代わりに、要素符号化器に対する
入力ビット数がk=2=νである符号に対応する加算比
較選択回路を共用する。[0925] More specifically, the soft output decoding circuit 90 calculates Iα
As an addition / comparison / selection circuit in the calculation circuit 158, only the addition / comparison / selection circuits 241 and 242 corresponding to codes having k = 1, 2 as the number of input bits to the element encoder are provided. As a circuit, the number of input bits to the element encoder is k
Addition / comparison / selection circuit 28 corresponding to the code of = 1,2
3, 284, and the number of input bits to the element encoder is k = 3. That is, the soft output decoding circuit 90 sets the number of input bits to the element encoder to k =
3 and the number of memories is ν = 2 <k, and instead of the addition / comparison / selection circuit corresponding to the code having a parallel path on the trellis, the number of input bits to the element encoder is k = The addition / comparison / selection circuit corresponding to the code of 2 = ν is shared.
【0926】このようにすることによって、要素復号器
50は、要素符号化器に対する入力ビット数がk=3で
ある符号に対応する加算比較選択回路を備える必要がな
く、回路規模の削減を図ることができる。[0926] By doing so, the element decoder 50 does not need to have an addition / comparison / selection circuit corresponding to a code whose input bit number to the element encoder is k = 3, thereby reducing the circuit scale. be able to.
【0927】なお、ここでは、要素符号化器に対する入
力ビット数がk=3である符号に対応する加算比較選択
回路を、要素符号化器に対する入力ビット数がk=2で
ある符号に対応する加算比較選択回路と共用する例につ
いて説明したが、要素復号器50としては、符号構成に
よっては、例えば、要素符号化器に対する入力ビット数
がk=2である符号に対応する加算比較選択回路を、要
素符号化器に対する入力ビット数がk=1である符号に
対応する加算比較選択回路と共用するといったように、
要素符号化器に対する入力ビット数が小さい符号に対応
する加算比較選択回路と共用することもできる。例え
ば、要素符号化器に対する入力ビット数がk=3であ
り、各ステートから任意のステートに対して4本1組の
パラレルパスが2組到達しているような符号において、
これらの4本のパラレルパスを1組に束ねた場合には、
要素符号化器に対する入力ビット数がk=1である符号
に対応する加算比較選択回路と共用することができる。
すなわち、要素復号器50は、要素符号化器に対する入
力ビット数がk1であり且つメモリ数がν<k1である符
号であって、トレリス上にパラレルパスが存在する符号
に対応する加算比較選択回路を、要素符号化器に対する
入力ビット数がk2<k1であり且つメモリ数がνである
符号に対応する加算比較選択回路と共用することができ
るものである。[0927] Here, the addition / comparison / selection circuit corresponding to the code having the number of input bits k = 3 to the elementary encoder corresponds to the code having the number of input bits k = 2 to the elementary encoder. Although an example in which the addition and selection circuit is shared with the addition and comparison selection circuit has been described, depending on the code configuration, for example, an addition and comparison and selection circuit corresponding to a code having k = 2 input bits to the element encoder may be used as the element decoder 50. , And the number of input bits to the element encoder is shared with an addition / comparison / selection circuit corresponding to a code having k = 1.
It can be shared with an addition / comparison / selection circuit corresponding to a code having a small number of input bits to the element encoder. For example, in a code in which the number of input bits to the elementary encoder is k = 3 and two sets of four parallel paths arrive from each state to an arbitrary state,
When these four parallel paths are bundled into one set,
It can be shared with an addition / comparison / selection circuit corresponding to a code in which the number of input bits to the element encoder is k = 1.
That is, the element decoder 50 is a code whose input bit number to the element encoder is k 1 and whose number of memories is ν <k 1 , and corresponds to a code having a parallel path on the trellis. The selection circuit can be shared with an addition / comparison / selection circuit corresponding to a code in which the number of input bits to the element encoder is k 2 <k 1 and the number of memories is ν.
【0928】5−5−4 対数軟出力Iλの算出用の対
数尤度Iγの出力 さて、“5−5−2”に示した手法によりパラレルパス
を束ねた場合には、Iα算出回路158及びIβ算出回
路159における加算比較選択回路の処理が簡易なもの
となり、処理の高速化の面で有効であることは、上述し
た通りであるが、最終的に必要な結果である対数軟出力
Iλを算出するためには、各パラレルパスに対応する個
別のメトリックが必要となる。すなわち、軟出力復号に
おいては、対数軟出力Iλを算出する際には、パラレル
パスを束ねた場合の対数尤度Iγを、そのまま用いるこ
とはできない。5-5-4 Pair for Calculation of Log Soft Output Iλ
Output of the number likelihood Iγ If the parallel paths are bundled by the method shown in “5-5-2”, the processing of the addition / comparison / selection circuit in the Iα calculation circuit 158 and the Iβ calculation circuit 159 becomes simple. As described above, it is effective in terms of speeding up the processing. However, in order to calculate the logarithmic soft output Iλ which is the finally required result, the individual metric corresponding to each parallel path is Required. That is, in the soft output decoding, when calculating the log soft output Iλ, the log likelihood Iγ when the parallel paths are bundled cannot be used as it is.
【0929】そこで、軟出力復号回路90は、トレリス
上にパラレルパスが存在する符号を復号する場合であっ
て、パラレルパスを束ねた場合には、対数軟出力Iλを
算出するために用いる対数尤度Iγを別途出力する。具
体的には、軟出力復号回路90は、Iγ分配回路157
におけるIα用Iγ分配回路2243により分配して得
られた対数尤度PGAを、Iα用パラレルパス処理回路
2253に供給するとともに、対数尤度DGABとして
別途出力する。[0929] Therefore, the soft output decoding circuit 90 decodes a code having a parallel path on the trellis. If the parallel paths are bundled, the log likelihood used to calculate the log soft output Iλ is used. The degree Iγ is separately output. Specifically, the soft output decoding circuit 90 includes an Iγ distribution circuit 157
Log likelihood PGA obtained by distributing the I.alpha for Iγ distribution circuit 224 3 in the supplies to the parallel path processing circuit 225 3 for I.alpha, separately output as a log likelihood DGAB.
【0930】このようにすることによって、要素復号器
50は、復号結果に影響を与えることなく、パラレルパ
スを束ねることが可能となり、結果として、Iα算出回
路158及びIβ算出回路159の処理の負担を軽減
し、性能を劣化することなく処理の高速化を図ることが
可能となる。すなわち、要素復号器50は、パラレルパ
スを束ねる際には、必然的に、対数軟出力Iλを算出す
るために用いる対数尤度Iγを別途出力することにな
る。[0930] By doing so, the element decoder 50 can bundle the parallel paths without affecting the decoding result, and as a result, the processing load of the Iα calculation circuit 158 and the Iβ calculation circuit 159. , And the processing speed can be increased without deteriorating the performance. That is, when bundling the parallel paths, the element decoder 50 inevitably separately outputs the log likelihood Iγ used for calculating the log soft output Iλ.
【0931】5−5−5 パラレルパスに対する対数尤
度Iαと対数尤度Iγとの和の算出 “5−5−1”に示したように、対数軟出力Iλを算出
するために、対数尤度Iαを算出する過程で求められる
対数尤度Iαと対数尤度Iγとの和Iα+Iγを出力す
ることは、回路規模の削減の面から有効であるが、トレ
リス上にパラレルパスが存在する符号を復号するにあた
っては、“5−5−1”に示した手法により求めた対数
尤度Iαと対数尤度Iγとの和Iα+Iγを、そのまま
出力することはできない。 5-5-5 Log Likelihood for Parallel Path
Calculation of the sum of the degree Iα and the log likelihood Iγ As shown in “5-5-1”, the log likelihood Iα obtained in the process of calculating the log likelihood Iα to calculate the log soft output Iλ. Outputting the sum Iα + Iγ of the log likelihood Iγ and the log likelihood Iγ is effective from the viewpoint of reducing the circuit scale. However, when decoding a code having a parallel path on the trellis, it is necessary to output “5-5-1” The sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ obtained by the method shown cannot be output as it is.
【0932】そこで、軟出力復号回路90は、トレリス
上にパラレルパスが存在する符号を復号する場合であっ
て、パラレルパスを束ねた場合には、対数尤度Iαを算
出するための加算比較選択回路とは別に、対数尤度Iα
と対数尤度Iγとの和Iα+Iγを算出する回路を備
え、この算出結果を対数軟出力Iλの算出に用いる。具
体的には、軟出力復号回路90は、Iα算出回路158
におけるIα+Iγ算出回路243を備え、このIα+
Iγ算出回路243によって、加算比較選択回路242
により算出される対数尤度Iαと、Iγ分配回路157
によりパラレルパスを束ねない状態で得られる対数尤度
Iγとを加算し、この和を対数軟出力Iλの算出に用い
る。[0932] Thus, the soft output decoding circuit 90 decodes a code having a parallel path on the trellis. When the parallel paths are bundled, the soft output decoding circuit 90 performs addition and comparison selection for calculating the log likelihood Iα. Separately from the circuit, the log likelihood Iα
And a circuit for calculating a sum Iα + Iγ of the logarithmic likelihood Iγ and using the calculation result to calculate a logarithmic soft output Iλ. Specifically, the soft output decoding circuit 90 includes an Iα calculation circuit 158
, An Iα + Iγ calculation circuit 243 is provided.
The Iγ calculation circuit 243 allows the addition / comparison / selection circuit 242
And the Iγ distribution circuit 157
, The log likelihood Iγ obtained in a state where the parallel paths are not bundled, and the sum is used for calculating a log soft output Iλ.
【0933】このようにすることによって、要素復号器
50は、復号結果に影響を与えることなく、パラレルパ
スを束ねることが可能となり、結果として、Iα算出回
路158及びIβ算出回路159の処理の負担を軽減
し、性能を劣化することなく処理の高速化を図ることが
可能となる。すなわち、要素復号器50は、パラレルパ
スを束ねる際には、必然的に、対数軟出力Iλを算出す
るために用いる対数尤度Iαと対数尤度Iγとの和を別
途算出することになる。[0933] By doing so, the element decoder 50 can bundle the parallel paths without affecting the decoding result, and as a result, the processing load of the Iα calculation circuit 158 and the Iβ calculation circuit 159. , And the processing speed can be increased without deteriorating the performance. That is, when bundling the parallel paths, the element decoder 50 inevitably separately calculates the sum of the log likelihood Iα and the log likelihood Iγ used for calculating the log soft output Iλ.
【0934】5−5−6 符号構成に応じた対数尤度の
選択 先に“5−1−2”に示したように、ボーゼンクラフト
型の畳み込み符号化器においては、遅延素子に対して時
系列にデータが保持されることから、遷移先のステート
が限定され、トレリスに一意性が存在する。 5-5-6 Log Likelihood According to Code Configuration
As shown in "5-1-2" as the selection destination, in the Bozencraft convolutional encoder, since the data is held in time series with respect to the delay element, the state of the transition destination is limited. , The trellis has uniqueness.
【0935】そこで、軟出力復号回路90は、ボーゼン
クラフト型の畳み込み符号を復号する場合には、トレリ
スの一意性を利用して、畳み込み符号化器のメモリ数が
可変となる場合にも容易に復号できる機能を備える。具
体的には、軟出力復号回路90は、先に示した図34、
図36、図39及び図40には図示していないが、Iα
算出回路158における加算比較選択回路241,24
2と、Iβ算出回路159における加算比較選択回路2
83,284との内部に、処理を行う対数尤度Iα,I
βを選択するセレクタを備える。[0935] Therefore, when decoding a Bozencraft convolutional code, the soft-output decoding circuit 90 easily utilizes the uniqueness of the trellis even when the number of memories of the convolutional encoder becomes variable. It has a decryption function. More specifically, the soft-output decoding circuit 90 is the same as that shown in FIG.
Although not shown in FIGS. 36, 39 and 40, Iα
Addition / comparison / selection circuits 241, 24 in calculation circuit 158
2 and the addition / comparison / selection circuit 2 in the Iβ calculation circuit 159
83, 284, the log likelihood Iα, I
a selector for selecting β.
【0936】例えば、先に図14に示した畳み込み符号
化器のように、メモリ数が“1”、“2”、“3”、
“4”の間で可変となる畳み込み符号化器におけるトレ
リスの一例を、メモリ数に応じてそれぞれ、図83
(A)、(B)、(C)、(D)に示す。すなわち、同
図(A)に示すトレリスは、メモリ数が“1”の場合の
一例であり、同図(B)に示すトレリスは、メモリ数が
“2”の場合の一例であり、同図(C)に示すトレリス
は、メモリ数が“3”の場合の一例であり、同図(D)
に示したトレリスは、メモリ数が“4”の場合の一例で
ある。For example, as in the convolutional encoder shown in FIG. 14, the number of memories is “1”, “2”, “3”,
FIG. 83 shows an example of a trellis in a convolutional encoder that is variable between “4” in accordance with the number of memories.
(A), (B), (C) and (D) show. That is, the trellis shown in FIG. 3A is an example when the number of memories is “1”, and the trellis shown in FIG. 3B is an example when the number of memories is “2”. The trellis shown in (C) is an example when the number of memories is "3", and FIG.
Is an example when the number of memories is "4".
【0937】これらの4つのトレリスにおいてステート
番号が“0”のステートを合わせ、各トレリスを重ねる
と、図84に示すようになる。同図において、実線で示
す枝は、図83(A)に示したトレリス上の枝であり、
破線で示す枝は、図83(B)に示したトレリス上の枝
であり、一点鎖線で示す枝は、図83(C)に示したト
レリス上の枝であり、二点鎖線で示す枝は、図83
(D)に示したトレリス上の枝である。[0993] In these four trellises, the state of which the state number is "0" is matched, and each trellis is superimposed, as shown in FIG. In the figure, the branch indicated by the solid line is the branch on the trellis shown in FIG.
The branch indicated by the broken line is a branch on the trellis illustrated in FIG. 83 (B), the branch indicated by a dashed line is a branch on the trellis illustrated in FIG. 83 (C), and the branch indicated by a two-dot chain line is 83
It is a branch on the trellis shown in (D).
【0938】図84からわかるように、ステート番号が
“0”、“1”のステートに到達する枝は、4通りの枝
が重なったものと、4通りの枝が互いに異なるステート
から到達するものとがある。したがって、畳み込み符号
化器のメモリ数を可変にした場合には、メモリ数に応じ
て、互いに異なるステートから到達する4本の枝のうち
の1本を選択すればよい。As can be seen from FIG. 84, the branches that reach the states with the state numbers “0” and “1” are those in which four branches overlap and those in which four branches arrive from different states. There is. Therefore, when the number of memories of the convolutional encoder is made variable, one of the four branches arriving from different states may be selected according to the number of memories.
【0939】また、ステート番号が“2”、“3”のス
テートに到達する枝は、3通りの枝が重なったものと、
3通りの枝が互いに異なるステートから到達するものと
がある。したがって、畳み込み符号化器のメモリ数を可
変にした場合には、メモリ数に応じて、互いに異なるス
テートから到達する3本の枝のうちの1本を選択すれば
よい。[0939] The branches reaching the states with the state numbers "2" and "3" are the ones in which the three branches overlap, and
Some branches come from different states. Therefore, when the number of memories of the convolutional encoder is made variable, one of three branches arriving from different states may be selected according to the number of memories.
【0940】さらに、ステート番号が“4”、“5”、
“6”、“7”のステートに到達する枝は、2通りの枝
が重なったものと、2通りの枝が互いに異なるステート
から到達するものとがある。したがって、畳み込み符号
化器のメモリ数を可変にした場合には、メモリ数に応じ
て、互いに異なるステートから到達する2本の枝のうち
の1本を選択すればよい。[0940] Furthermore, if the state numbers are "4", "5",
The branches reaching the states “6” and “7” include a branch in which two branches overlap and a branch in which two branches arrive from different states. Therefore, when the number of memories of the convolutional encoder is made variable, one of two branches arriving from different states may be selected according to the number of memories.
【0941】また、ステート番号が“8”以降のステー
トに到達する枝は、図83(D)に示した畳み込み符号
化器によるもののみであることから、枝の選択動作を行
う必要はない。[0941] Since the branch reaching the state having the state number "8" or later is only the branch by the convolutional encoder shown in Fig. 83 (D), it is not necessary to perform the branch selecting operation.
【0942】これらのことを考慮すると、上述した16
個のlog−sum演算回路245 nを有する加算比較
選択回路241としては、例えば図85に概略を示すよ
うに、4つのセレクタ5401,5402,5403,5
404を有し、次時刻における対数尤度ALを算出する
際に、前時刻において算出した対数尤度ALを選択すれ
ばよいことになる。[0942] In consideration of these facts, the above-mentioned 16
Log-sum operation circuits 245 nAddition comparison with
FIG. 85 schematically shows the selection circuit 241.
U, four selectors 5401, 540Two, 540Three, 5
40FourTo calculate the log likelihood AL at the next time
At this time, select the log likelihood AL calculated at the previous time.
It will be good.
【0943】すなわち、加算比較選択回路241は、セ
レクタ5401によって、メモリ数情報MNに基づい
て、前時刻において算出された対数尤度ALのうち、遷
移元のステート番号が“1”であるステートに対応する
対数尤度AL01、遷移元のステート番号が“2”であ
るステートに対応する対数尤度AL02、遷移元のステ
ート番号が“4”であるステートに対応する対数尤度A
L04、遷移元のステート番号が“8”であるステート
に対応する対数尤度AL08のうちの一の対数尤度を選
択する。セレクタ5401は、例えば、要素符号化器が
メモリ数が“1”のものであった場合には、対数尤度A
L01を選択し、要素符号化器がメモリ数が“2”のも
のであった場合には、対数尤度AL02を選択し、要素
符号化器がメモリ数が“3”のものであった場合には、
対数尤度AL04を選択し、要素符号化器がメモリ数が
“4”のものであった場合には、対数尤度AL08を選
択する。log−sum演算回路2451,2452に
は、対数尤度AL00が対数尤度A0として供給される
とともに、セレクタ5401により選択された対数尤度
が対数尤度A1として供給される。[0931] That is, the addition / comparison / selection circuit 241 uses the selector 540 1 to select the state in which the transition source state number is “1” in the log likelihood AL calculated at the previous time based on the memory number information MN. , The log likelihood AL02 corresponding to the state whose transition source state number is “2”, and the log likelihood A corresponding to the state whose transition source state number is “4”.
L04: One of the log likelihoods AL08 corresponding to the state whose transition source state number is "8" is selected. For example, when the element encoder has one memory, the selector 540 1 outputs the log likelihood A
If L01 is selected and the element coder has the number of memories of "2", the log likelihood AL02 is selected and the element coder has the number of memories of "3" In
The log likelihood AL04 is selected, and if the element encoder has four memories, the log likelihood AL08 is selected. The log-sum operation circuits 245 1 and 245 2 are supplied with the log likelihood AL00 as the log likelihood A0, and are supplied with the log likelihood selected by the selector 540 1 as the log likelihood A1.
【0944】また、加算比較選択回路241は、セレク
タ5402によって、メモリ数情報MNに基づいて、前
時刻において算出された対数尤度ALのうち、遷移元の
ステート番号が“3”であるステートに対応する対数尤
度AL03、遷移元のステート番号が“5”であるステ
ートに対応する対数尤度AL05、遷移元のステート番
号が“9”であるステートに対応する対数尤度AL09
のうちの一の対数尤度を選択する。セレクタ540
2は、例えば、要素符号化器がメモリ数が“2”のもの
であった場合には、対数尤度AL03を選択し、要素符
号化器がメモリ数が“3”のものであった場合には、対
数尤度AL05を選択し、要素符号化器がメモリ数が
“4”のものであった場合には、対数尤度AL09を選
択する。log−sum演算回路2453,2454に
は、対数尤度AL01が対数尤度A0として供給される
とともに、セレクタ5402により選択された対数尤度
が対数尤度A1として供給される。The addition / comparison / selection circuit 241 uses the selector 540 2 based on the memory number information MN to determine the state of the transition source state number of “3” in the log likelihood AL calculated at the previous time. , The log likelihood AL05 corresponding to the state whose transition source state number is “5”, and the log likelihood AL09 corresponding to the state whose transition source state number is “9”.
Log likelihood is selected. Selector 540
2 is, for example, when the element coder has a memory number of “2”, the log likelihood AL03 is selected, and when the element coder has a memory number of “3”, , The log likelihood AL05 is selected, and when the number of memories in the element encoder is “4”, the log likelihood AL09 is selected. The log-sum operation circuits 245 3 and 245 4 are supplied with the log likelihood AL01 as the log likelihood A0 and the log likelihood selected by the selector 540 2 as the log likelihood A1.
【0945】さらに、加算比較選択回路241は、セレ
クタ5403によって、メモリ数情報MNに基づいて、
前時刻において算出された対数尤度ALのうち、遷移元
のステート番号が“6”であるステートに対応する対数
尤度AL06、遷移元のステート番号が“10”である
ステートに対応する対数尤度AL10のうちの一の対数
尤度を選択する。セレクタ5403は、例えば、要素符
号化器がメモリ数が“3”のものであった場合には、A
L06を選択し、要素符号化器がメモリ数が“4”のも
のであった場合には、AL10を選択する。log−s
um演算回路2455,2456には、対数尤度AL02
が対数尤度A0として供給されるとともに、セレクタ5
403により選択された対数尤度が対数尤度A1として
供給される。[0945] In addition, ACS circuit 241, the selector 540 3, based on the memory number information MN,
Of the log likelihood AL calculated at the previous time, the log likelihood AL06 corresponding to the state whose transition source state number is “6” and the log likelihood corresponding to the state whose transition source state number is “10” One log likelihood of the degree AL10 is selected. For example, when the element encoder has a memory number of “3”, the selector 540 3
If L06 is selected and the element encoder has four memories, AL10 is selected. log-s
The um operation circuits 245 5 and 245 6 have a log likelihood AL02
Is supplied as the log likelihood A0, and the selector 5
40 log likelihood selected by 3 is supplied as a log likelihood A1.
【0946】さらにまた、加算比較選択回路241は、
セレクタ5404によって、メモリ数情報MNに基づい
て、前時刻において算出された対数尤度ALのうち、遷
移元のステート番号が“7”であるステートに対応する
対数尤度AL07、遷移元のステート番号が“11”で
あるステートに対応する対数尤度AL11のうちの一の
対数尤度を選択する。セレクタ5404は、例えば、要
素符号化器がメモリ数が“3”のものであった場合に
は、AL07を選択し、要素符号化器がメモリ数が
“4”のものであった場合には、AL11を選択する。
log−sum演算回路2457,2458には、対数尤
度AL03が対数尤度A0として供給されるとともに、
セレクタ5404により選択された対数尤度が対数尤度
A1として供給される。[0946] Furthermore, the addition / comparison / selection circuit 241
The selector 540 4 , based on the memory number information MN, of the log likelihood AL calculated at the previous time, the log likelihood AL07 corresponding to the state with the state number “7” of the transition source and the state of the transition source One of the log likelihoods AL11 corresponding to the state with the number “11” is selected. For example, the selector 540 4 selects AL07 when the element coder has a memory number of “3”, and selects the AL07 when the element coder has a memory number of “4”. Selects AL11.
The log-sum operation circuits 245 7 and 245 8 are supplied with the log likelihood AL03 as the log likelihood A0,
The log likelihood selected by the selector 540 4 is supplied as the log likelihood A1.
【0947】このように、軟出力復号回路90は、加算
比較選択回路内にセレクタを備えることによって、メモ
リ数が可変となるボーゼンクラフト型の畳み込み符号を
復号することができる。すなわち、軟出力復号回路90
は、ボーゼンクラフト型の畳み込み符号のトレリスの一
意性を利用することによって、メモリ数に応じた符号の
トレリスを効率よく重ねることができることから、メモ
リ数が可変となる符号の復号を可能とする要素復号器5
0を容易に実現することができる。As described above, the soft output decoding circuit 90 can decode a Bozenkraft convolutional code in which the number of memories is variable by providing the selector in the addition / comparison / selection circuit. That is, the soft output decoding circuit 90
Is an element that enables efficient decoding of trellises of codes corresponding to the number of memories by utilizing the uniqueness of the trellis of a Bozencraft type convolutional code, thereby enabling the decoding of codes having a variable number of memories. Decoder 5
0 can be easily realized.
【0948】なお、ここでは、Iα算出回路158にお
ける加算比較選択回路241を例にあげて説明したが、
要素復号器50は、加算比較選択回路242や、Iβ算
出回路159における加算比較選択回路283,284
においても、同様の機能を備えるものである。[0948] Here, the addition / comparison / selection circuit 241 in the Iα calculation circuit 158 has been described as an example.
The element decoder 50 includes an addition / comparison / selection circuit 242 and an addition / comparison / selection circuit 283, 284 in the Iβ calculation circuit 159.
Also have the same function.
【0949】また、上述した例では、最大で4対1の選
択を行うセレクタを備えるものとして説明したが、トレ
リスの重ね方には任意性があり、この重ね方によって
は、セレクタの規模を小さくすることも可能である。[0949] Also, in the above-described example, the description has been made assuming that a selector for selecting at most 4 to 1 is provided. However, there is arbitrariness in how the trellis is overlapped. It is also possible.
【0950】5−5−7 対数尤度Iα,Iβに対する
正規化 対数尤度Iα,Iβは、上述した対数尤度Iγと同様
に、算出される過程において、時刻の経過とともに値の
分布に偏りを生じ、一定時間の経過後には、対数尤度I
α,Iβを算出する系が表現可能な値の範囲を超過して
しまうことがある。 5-5-7 For Log Likelihood Iα and Iβ
The normalized log likelihoods Iα and Iβ produce a bias in the distribution of values as time elapses in the calculation process, similarly to the above-described log likelihood Iγ, and after a certain period of time , the log likelihood Iα
The system for calculating α and Iβ may exceed the range of values that can be expressed.
【0951】そこで、軟出力復号回路90は、対数尤度
Iα,Iβの分布の偏りを是正するための正規化を行
う。[0951] Therefore, the soft output decoding circuit 90 performs normalization for correcting the bias of the distribution of the log likelihoods Iα and Iβ.
【0952】この正規化の第1の方法としては、“5−
4−3”に示した対数尤度Iγに対する正規化方法と同
様に、要素復号器50が対数尤度を負値として扱う場
合、すなわち、上述した定数sgnが“+1”の場合に
は、Iα算出回路158におけるIα正規化回路25
0,272及びIβ算出回路159におけるIβ0正規
化回路291,308等によって、1時刻毎に、算出さ
れた複数の対数尤度Iα,Iβのうち、最大値を有する
ものを、要素復号器50が表現可能な最大値に合わせる
ように、複数の対数尤度Iα,Iβのそれぞれに対して
所定の値を加算するものが考えられる。また、正規化の
第1の方法としては、要素復号器50が対数尤度を正値
として扱う場合、すなわち、上述した定数sgnが“−
1”の場合には、Iα算出回路158におけるIα正規
化回路250,272及びIβ算出回路159における
Iβ0正規化回路291,308等によって、1時刻毎
に、算出された複数の対数尤度Iα,Iβのうち、最小
値を有するものを、要素復号器50が表現可能な最小値
に合わせるように、複数の対数尤度Iα,Iβのそれぞ
れから所定の値を減算するものが考えられる。The first method of this normalization is “5-
Similarly to the normalization method for the log likelihood Iγ shown in 4-3 ", when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-described constant sgn is" +1 ", Iα Iα normalization circuit 25 in calculation circuit 158
0, 272 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159 and the like. It is conceivable to add a predetermined value to each of the plurality of log likelihoods Iα and Iβ so as to match the maximum value that can be expressed. Also, as a first method of normalization, when the element decoder 50 treats the log likelihood as a positive value, that is, when the above-described constant sgn is "-
In the case of “1”, a plurality of log likelihoods Iα, Iα, calculated for each time by the Iα normalization circuits 250 and 272 in the Iα calculation circuit 158 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159. It is conceivable that a predetermined value is subtracted from each of the plurality of log likelihoods Iα and Iβ so that the one having the minimum value among Iβ is adjusted to the minimum value that can be represented by the element decoder 50.
【0953】この第1の方法による正規化を行うIα算
出回路158におけるlog−sum演算回路24
5n,256nと、Iβ算出回路159におけるlog−
sum演算回路286n,292nとは、図86に概略を
示すlog−sum演算回路550のように表すことが
できる。すなわち、log−sum演算回路550は、
対数尤度Iγと1時刻前に算出された対数尤度Iα,I
βとを、加算器551により加算し、得られたデータか
ら補正項算出回路552により補正項の値を算出する。
そして、log−sum演算回路550は、加算器53
3によって、加算器551からのデータと補正項算出回
路552からのデータとを加算し、正規化回路554に
よって、加算器553からのデータに基づく判定情報J
Dに基づいて、上述した正規化を行う。正規化されたデ
ータは、レジスタ555により1時刻分だけ遅延され、
対数尤度Iα,Iβとして、加算器551に供給される
とともに、外部に出力される。[0932] The log-sum operation circuit 24 in the Iα calculation circuit 158 for performing normalization according to the first method.
5 n , 256 n and log−
The sum operation circuits 286 n and 292 n can be represented as a log-sum operation circuit 550 schematically shown in FIG. That is, the log-sum operation circuit 550
Log likelihood Iγ and log likelihood Iα, I calculated one time ago
is added by an adder 551, and a correction term value is calculated by a correction term calculation circuit 552 from the obtained data.
Then, the log-sum operation circuit 550 includes the adder 53
3, the data from the adder 551 and the data from the correction term calculation circuit 552 are added, and the normalization circuit 554 determines the judgment information J based on the data from the adder 553.
The above-described normalization is performed based on D. The normalized data is delayed by one time by the register 555,
The log likelihood Iα and Iβ are supplied to the adder 551 and output to the outside.
【0954】ここで、対数尤度Iαの正規化を行う場合
について説明するために、1時刻前に算出された対数尤
度Iαと対数尤度Iγのダイナミックレンジを、それぞ
れ、a,gと表すものとすると、正規化回路554は、
図87に示すような正規化を行うことになる。なお、こ
こでは、要素復号器50が表現可能な最大値又は最小値
を“0”とする。Here, in order to describe the case where the log likelihood Iα is normalized, the dynamic ranges of the log likelihood Iα and the log likelihood Iγ calculated one time before are denoted by a and g, respectively. Assuming that the normalization circuit 554
Normalization as shown in FIG. 87 is performed. Here, the maximum value or the minimum value that can be represented by the element decoder 50 is “0”.
【0955】このとき、加算器551により算出された
対数尤度Iαと対数尤度Iγとの和Iα+Iγのダイナ
ミックレンジは、同図に示すように、a+gで表され
る。このときの対数尤度Iαと対数尤度Iγとの和Iα
+Iγの最大値又は最小値をM1と表す。続いて、補正
項算出回路552及び加算器553による処理を経て得
られたlog−sum演算後のデータのダイナミックレ
ンジは、log−sum演算によるダイナミックレンジ
は増加しないことから、a+gで表される。このときの
データの最大値又は最小値をM2と表す。At this time, the dynamic range of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ calculated by the adder 551 is represented by a + g as shown in FIG. Sum Iα of log likelihood Iα and log likelihood Iγ at this time
The maximum value or the minimum value of + Iγ is represented as M1. Subsequently, the dynamic range of the data after the log-sum operation obtained through the processing by the correction term calculation circuit 552 and the adder 553 is represented by a + g because the dynamic range by the log-sum operation does not increase. The maximum value or the minimum value of the data at this time is represented as M2.
【0956】正規化回路554は、log−sum演算
後のデータの最大値又は最小値M2を“0”とするよう
な正規化を行うとともに、ダイナミックレンジがa以上
の値をクリップする。このとき、正規化回路554は、
判定情報JDに基づいて、log−sum演算後のデー
タに対して加算又は減算すべき値を求め、正規化を行
う。また、正規化回路554は、対数尤度Iβに対して
も同様の正規化を行う。[0956] The normalization circuit 554 performs normalization such that the maximum value or the minimum value M2 of the data after log-sum operation is set to "0", and clips a value whose dynamic range is equal to or more than a. At this time, the normalization circuit 554
Based on the determination information JD, a value to be added or subtracted from the data after the log-sum operation is obtained, and normalization is performed. Further, the normalization circuit 554 performs the same normalization on the log likelihood Iβ.
【0957】軟出力復号回路90は、このような正規化
を1時刻毎に行うことによって、値が大きく重要度の高
い対数尤度がクリップされる事態を招くことがなく、適
切な対数尤度同士の差分を表現することが可能となり、
高精度の復号を行うことができる。特に、軟出力復号回
路90は、値が最大又は最小の対数尤度を“0”とする
正規化を行う場合には、対数尤度が負値又は正値のみを
とることから、正方向又は負方向の表現を必要とせず、
必要なダイナミックレンジを最小限に抑えることがで
き、回路規模の削減を図ることができる。[0957] The soft output decoding circuit 90 performs such normalization for each time, so that a logarithmic likelihood having a large value and a high degree of importance is not clipped. It is possible to express the difference between
High-precision decoding can be performed. In particular, when performing normalization to set the maximum or minimum log-likelihood to “0”, the soft-output decoding circuit 90 assumes that the log-likelihood takes only a negative value or a positive value. No need for negative expressions,
The required dynamic range can be minimized, and the circuit size can be reduced.
【0958】また、軟出力復号回路90は、他の正規化
方法を用いることもできる。すなわち、軟出力復号回路
90は、第2の方法として、Iα算出回路158におけ
るIα正規化回路250,272及びIβ算出回路15
9におけるIβ0正規化回路291,308等によっ
て、算出された複数の対数尤度Iα,Iβのうち、確率
が最大のメトリックに対応する対数尤度Iα,Iβが所
定の値を超過したときに、複数の対数尤度Iα,Iβの
それぞれに対して、当該所定の値を用いた演算を行う。[0958] Soft output decoding circuit 90 can use other normalization methods. That is, as a second method, the soft output decoding circuit 90 uses the Iα normalization circuits 250 and 272 and the Iβ calculation circuit 15 in the Iα calculation circuit 158 as a second method.
9, among the plurality of log likelihoods Iα and Iβ calculated by the Iβ0 normalization circuits 291 and 308, when the log likelihood Iα and Iβ corresponding to the metric having the largest probability exceed a predetermined value, An operation using the predetermined value is performed on each of the plurality of log likelihoods Iα and Iβ.
【0959】具体的には、軟出力復号回路90は、要素
復号器50が対数尤度を負値として扱う場合、すなわ
ち、上述した定数sgnが“+1”の場合には、Iα算
出回路158におけるIα正規化回路250,272及
びIβ算出回路159におけるIβ0正規化回路29
1,308等によって、算出された複数の対数尤度I
α,Iβのうち、最大値を有するものが所定の値を超過
したときに、複数の対数尤度Iα,Iβのそれぞれに対
して所定の値を加算し、要素復号器50が対数尤度を正
値として扱う場合、すなわち、上述した定数sgnが
“−1”の場合には、Iα算出回路158におけるIα
正規化回路250,272及びIβ算出回路159にお
けるIβ0正規化回路291,308等によって、算出
された複数の対数尤度Iα,Iβのうち、最小値を有す
るものが所定の値を超過したときに、複数の対数尤度I
α,Iβのそれぞれから所定の値を減算する。[0959] Specifically, when the element decoder 50 treats the log likelihood as a negative value, that is, when the above-described constant sgn is "+1", the soft output decoding circuit 90 The Iβ0 normalization circuit 29 in the Iα normalization circuits 250 and 272 and the Iβ calculation circuit 159
1,308 etc., the plurality of log likelihoods I calculated
When the maximum value of α and Iβ exceeds a predetermined value, a predetermined value is added to each of the plurality of log likelihoods Iα and Iβ, and the element decoder 50 calculates the log likelihood. When it is treated as a positive value, that is, when the above-described constant sgn is “−1”, Iα in the Iα calculation circuit 158
When a plurality of log likelihoods Iα and Iβ calculated by the normalization circuits 250 and 272 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159 exceed a predetermined value. , A plurality of log likelihoods I
A predetermined value is subtracted from each of α and Iβ.
【0960】特に、軟出力復号回路90は、所定の値と
して、ダイナミックレンジの1/2を採用することによ
って、正規化処理が非常に簡易なものとなる。In particular, the soft-output decoding circuit 90 can simplify the normalization processing by adopting ダ イ ナ ミ ッ ク of the dynamic range as the predetermined value.
【0961】これについて、先に図86に示したlog
−sum演算回路550を用いて説明する。ここで、対
数尤度Iγのダイナミックレンジをgと表し、1時刻前
に算出された対数尤度Iαのダイナミックレンジがaで
表され、且つ、この対数尤度Iαのダイナミックレンジ
をx>aだけ確保してあるものとし、確率が最大のメト
リックに対応する最大値又は最小値を有する対数尤度I
αの値をz<x/2と表すものとすると、正規化回路5
54は、図88に示すような正規化を行うことになる。[0961] Regarding this, the log shown in FIG.
Description will be made using the −sum operation circuit 550. Here, the dynamic range of log likelihood Iγ is represented by g, the dynamic range of log likelihood Iα calculated one time ago is represented by a, and the dynamic range of log likelihood Iα is x> a Log likelihood I having the maximum or minimum value corresponding to the metric with the highest probability
If the value of α is expressed as z <x / 2, the normalization circuit 5
54 performs normalization as shown in FIG.
【0962】このとき、加算器551により算出された
対数尤度Iαと対数尤度Iγとの和Iα+Iγのダイナ
ミックレンジは、上述したように、x+gで表される。
また、このときの対数尤度Iαと対数尤度Iγとの和I
α+Iγの最大値又は最小値は、z+gとxとのうちの
値が小さい方であるmin(z+g,x)で表される。
続いて、補正項算出回路552及び加算器553による
処理を経て得られたlog−sum演算後のデータのダ
イナミックレンジは、log−sum演算によるダイナ
ミックレンジは増加しないことから、x+gで表され
る。このときのデータの最大値又は最小値は、最大で補
正項の最大値であるlog2(2の自然対数値)だけ変
化することから、min(z+g,x)+log2で表
される。At this time, the dynamic range of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ calculated by the adder 551 is represented by x + g as described above.
In addition, the sum I of the log likelihood Iα and the log likelihood Iγ at this time is
The maximum value or the minimum value of α + Iγ is represented by min (z + g, x), which is the smaller of z + g and x.
Subsequently, the dynamic range of the data after the log-sum operation obtained through the processing by the correction term calculation circuit 552 and the adder 553 is represented by x + g because the dynamic range by the log-sum operation does not increase. Since the maximum value or the minimum value of the data at this time changes by log2 (the natural logarithm of 2) which is the maximum value of the correction term at the maximum, it is represented by min (z + g, x) + log2.
【0963】正規化回路554は、min(z+g,
x)+log2の値が、対数尤度Iαのダイナミックレ
ンジxの1/2であるx/2を超過したと判定した場合
には、log−sum演算後のデータから、x/2だけ
減算して正規化を行うとともに、ダイナミックレンジが
x以上の値をクリップする。このときのデータの最大値
又は最小値は、min(z+g,x)+log2−x/
2で表される。正規化回路554は、対数尤度Iβに対
しても同様の正規化を行う。[0964] The normalizing circuit 554 calculates the min (z + g,
If it is determined that the value of x) + log2 exceeds x / 2 which is 1/2 of the dynamic range x of the log likelihood Iα, x / 2 is subtracted from the data after log-sum operation. Normalization is performed, and values whose dynamic range is equal to or larger than x are clipped. The maximum or minimum value of the data at this time is min (z + g, x) + log2-x /
It is represented by 2. The normalization circuit 554 performs the same normalization on the log likelihood Iβ.
【0964】ここで、log−sum演算後のデータか
ら対数尤度Iαのダイナミックレンジの1/2の値を減
算するということは、log−sum演算後のデータの
最上位ビットを反転することに他ならない。すなわち、
正規化回路554は、最上位ビットが“1”となったl
og−sum演算後のデータに対して、最上位ビットを
反転して“0”とするような処理を行うことによって、
正規化を行うことができる。[0964] Here, subtracting a half of the dynamic range of the log likelihood Iα from the data after log-sum operation means that the most significant bit of the data after log-sum operation is inverted. Nothing else. That is,
The normalization circuit 554 determines that the most significant bit is “1”
By performing a process of inverting the most significant bit to “0” for the data after the og-sum operation,
Normalization can be performed.
【0965】このように、軟出力復号回路90は、算出
された複数の対数尤度Iα,Iβのうち、確率が最大の
メトリックに対応する対数尤度Iα,Iβが所定の値を
超過したと判定したときに、複数の対数尤度Iα,Iβ
のそれぞれに対して、当該所定の値を用いた演算を行
い、正規化を行うこともできる。この場合、軟出力復号
回路90は、所定の値として、対数尤度Iα,Iβのダ
イナミックレンジの1/2の値とすることによって、最
上位ビットを反転するだけでよく、簡易な回路構成の下
に正規化を行うことができる。[0965] As described above, the soft output decoding circuit 90 determines that among the plurality of calculated log likelihoods Iα and Iβ, the log likelihoods Iα and Iβ corresponding to the metric with the highest probability exceed a predetermined value. When it is determined, a plurality of log likelihoods Iα, Iβ
, A calculation using the predetermined value may be performed to perform normalization. In this case, the soft-output decoding circuit 90 only needs to invert the most significant bit by setting the predetermined value to a value of ダ イ ナ ミ ッ ク of the dynamic range of the log likelihood Iα, Iβ. A normalization can be performed below.
【0966】さらに、軟出力復号回路90は、さらに他
の正規化方法を用いることもできる。すなわち、軟出力
復号回路90は、第3の方法として、Iα算出回路15
8におけるIα正規化回路250,272及びIβ算出
回路159におけるIβ0正規化回路291,308等
によって、算出された複数の対数尤度Iα,Iβのう
ち、確率が最大のメトリックに対応する対数尤度Iα,
Iβが所定の値を超過したときに、次のタイムスロット
において、上述した第2の方法と同様に、複数の対数尤
度Iα,Iβのそれぞれに対して、当該所定の値を用い
た加算又は減算を行う。[0966] Further, the soft output decoding circuit 90 can use still another normalization method. That is, the soft output decoding circuit 90 uses the Iα calculation circuit 15 as a third method.
Of the plurality of log likelihoods Iα and Iβ calculated by the Iα normalization circuits 250 and 272 in I.8 and the Iβ0 normalization circuits 291 and 308 in the Iβ calculation circuit 159, respectively. Iα,
When Iβ exceeds a predetermined value, in the next time slot, as in the second method described above, for each of the plurality of log likelihoods Iα and Iβ, addition using the predetermined value or Perform subtraction.
【0967】この第3の方法による正規化を行うIα算
出回路158におけるlog−sum演算回路24
5n,256nと、Iβ算出回路159におけるlog−
sum演算回路286n,292nとは、図89に概略を
示すlog−sum演算回路560のように表すことが
できる。すなわち、log−sum演算回路560は、
対数尤度Iγと1時刻前に算出された対数尤度Iα,I
βとを、加算器561により加算し、得られたデータか
ら補正項算出回路562により補正項の値を算出し、加
算器563によって、加算器561からのデータと補正
項算出回路562からのデータとを加算する。そして、
log−sum演算回路560は、正規化回路564に
よって、レジスタ565からのデータに基づく判定情報
JDに基づいて、上述した正規化を行う。正規化された
データは、レジスタ565により1時刻分だけ遅延さ
れ、対数尤度Iα,Iβとして、加算器561に供給さ
れるとともに、外部に出力される。すなわち、log−
sum演算回路560は、レジスタ565から読み出さ
れたデータが所定の値を超過したと判定されると、次の
タイムスロットにおいて、正規化回路564による正規
化を行う。[0967] The log-sum operation circuit 24 in the Iα calculation circuit 158 for performing normalization according to the third method.
5 n , 256 n and log−
The sum operation circuits 286 n and 292 n can be represented as a log-sum operation circuit 560 schematically shown in FIG. That is, the log-sum operation circuit 560
Log likelihood Iγ and log likelihood Iα, I calculated one time ago
is added by an adder 561, the value of the correction term is calculated by a correction term calculation circuit 562 from the obtained data, and the data from the adder 561 and the data from the correction term calculation circuit 562 are calculated by an adder 563. And are added. And
The log-sum operation circuit 560 performs the above-described normalization by the normalization circuit 564 based on the determination information JD based on the data from the register 565. The normalized data is delayed by one time by the register 565, supplied to the adder 561 as log likelihoods Iα and Iβ, and output to the outside. That is, log-
When it is determined that the data read from the register 565 exceeds the predetermined value, the sum operation circuit 560 performs normalization by the normalization circuit 564 in the next time slot.
【0968】ここで、対数尤度Iγのダイナミックレン
ジをgと表し、1時刻前に算出された対数尤度Iαのダ
イナミックレンジがaで表され、且つ、この対数尤度I
αのダイナミックレンジをx>aだけ確保してあるもの
とし、確率が最大のメトリックに対応する最大値又は最
小値を有する対数尤度Iαの値をz<x/2と表すもの
とすると、正規化回路564は、図90に示すような正
規化を行うことになる。Here, the dynamic range of the log likelihood Iγ is represented by g, the dynamic range of the log likelihood Iα calculated one time ago is represented by a, and the log likelihood Iγ
Assuming that the dynamic range of α is secured by x> a and the value of the log likelihood Iα having the maximum value or the minimum value corresponding to the metric having the largest probability is represented by z <x / 2, The conversion circuit 564 performs normalization as shown in FIG.
【0969】このとき、加算器561により算出された
対数尤度Iαと対数尤度Iγとの和Iα+Iγのダイナ
ミックレンジは、上述したように、x+gで表される。
また、このときの対数尤度Iαと対数尤度Iγとの和I
α+Iγの最大値又は最小値も、上述したように、mi
n(z+g,x)で表される。続いて、補正項算出回路
562及び加算器563による処理を経て得られたlo
g−sum演算後のデータのダイナミックレンジは、l
og−sum演算によるダイナミックレンジは増加しな
いことから、x+gで表される。このときのデータの最
大値又は最小値は、最大で補正項の最大値であるlog
2だけ変化することから、min(z+g,x)+lo
g2で表される。At this time, the dynamic range of the sum Iα + Iγ of the log likelihood Iα and the log likelihood Iγ calculated by the adder 561 is represented by x + g as described above.
In addition, the sum I of the log likelihood Iα and the log likelihood Iγ at this time is
The maximum or minimum value of α + Iγ is also mi as described above.
It is represented by n (z + g, x). Subsequently, lo obtained through the processing by the correction term calculation circuit 562 and the adder 563 is obtained.
The dynamic range of the data after the g-sum operation is l
Since the dynamic range by the og-sum operation does not increase, it is represented by x + g. The maximum value or the minimum value of the data at this time is log, which is the maximum value of the correction term at the maximum.
Since it changes by 2, min (z + g, x) + lo
g2.
【0970】正規化回路564は、min(z+g,
x)+log2の値が、所定の値、例えば対数尤度Iα
のダイナミックレンジxの1/2であるx/2を超過し
たと判定した場合には、次のタイムスロットにおけるl
og−sum演算後のデータから、x/2だけ減算して
正規化を行う。このときのデータの最大値又は最小値
は、min(z+g,x)+log2で表される。正規
化回路564は、対数尤度Iβに対しても同様の正規化
を行う。[0970] The normalizing circuit 564 calculates min (z + g,
x) + log2 is a predetermined value, for example, log likelihood Iα
Is determined to have exceeded x / 2, which is の of the dynamic range x, of l in the next time slot.
Normalization is performed by subtracting x / 2 from the data after the og-sum operation. The maximum or minimum value of the data at this time is represented by min (z + g, x) + log2. The normalization circuit 564 performs the same normalization on the log likelihood Iβ.
【0971】軟出力復号回路90は、このような正規化
を行うことによって、正規化するか否かの判定をlog
−sum演算の直後に行う必要がなく、正規化処理の高
速化を図ることができる。[0971] By performing such normalization, the soft output decoding circuit 90 determines whether or not to perform normalization by logarithm.
It is not necessary to perform the operation immediately after the −sum operation, and the speed of the normalization process can be increased.
【0972】5−5−8 log−sum補正における
補正項の算出 log−sum補正における補正項を算出する際には、
通常、入力した2つのデータの差分値の大小を比較する
ことで当該差分値の絶対値を算出し、この絶対値に対応
する補正項の値を算出する。すなわち、log−sum
演算を行うlog−sum演算回路570は、図91に
概略を示すように、差分器5711によって、入力した
データAM0とデータAM1との差分値を算出するとと
もに、差分器5712によって、データAM1とデータ
AM0との差分値を算出し、これと同時に、比較回路5
72によって、データAM0とデータAM1との大小を
比較し、この比較結果に基づいて、セレクタ573によ
って、差分器5711,5712からの2つのデータのう
ち、いずれか一方を選択し、この選択されたデータに対
応する補正項の値をルックアップテーブル574から読
み出す。そして、log−sum演算回路570は、加
算器575によって、補正項の値を示すデータDMと、
データAM0とデータAM1とのうちのいずれか一方で
あるデータSAMとを加算する。[0972] In 5-5-8 log-sum correction,
Calculation of Correction Term When calculating the correction term in log-sum correction,
Usually, the absolute value of the difference value is calculated by comparing the magnitude of the difference value between the two input data, and the value of the correction term corresponding to the absolute value is calculated. That is, log-sum
As schematically shown in FIG. 91, the log-sum operation circuit 570 that performs the operation calculates the difference value between the input data AM0 and the data AM1 by using a differentiator 571 1 and also outputs the data AM1 by using a differentiator 571 2 . A difference value between the data and the data AM0 is calculated.
72, the data AM0 is compared with the data AM1 in magnitude. Based on the comparison result, the selector 573 selects one of the two data from the differentiators 571 1 and 571 2 and selects this data. The value of the correction term corresponding to the obtained data is read from the look-up table 574. Then, the log-sum operation circuit 570 uses the adder 575 to output data DM indicating the value of the correction term,
One of the data AM0 and the data AM1 is added to the data SAM.
【0973】ここで、log−sum演算回路570に
おいては、比較回路572によるデータAM0とデータ
AM1との大小比較が、通常、他の各部の処理に比較し
て時間を要すことから、結果的に、データSAMを求め
るのに比較してデータDMを求めるのに時間を要し、大
きな遅延を招くことがある。In the log-sum operation circuit 570, since the magnitude comparison between the data AM0 and the data AM1 by the comparison circuit 572 usually requires more time than the processing of other units, the result is large. In addition, it takes more time to obtain the data DM than to obtain the data SAM, which may cause a large delay.
【0974】そこで、軟出力復号回路90は、先に図3
5に示したように、入力した2つのデータの差分値の絶
対値を算出してから補正項の値を求めるのではなく、2
つの差分値に対応する複数の補正項の値を算出し、その
中から適切なものを選択する。すなわち、軟出力復号回
路90は、入力した2つのデータの差分値の大小比較
と、補正項の値の算出とを並列的に行う。[0974] Therefore, the soft output decoding circuit 90 first
As shown in FIG. 5, instead of calculating the absolute value of the difference value between the two input data and then calculating the value of the correction term, 2
The value of a plurality of correction terms corresponding to one difference value is calculated, and an appropriate one is selected from the calculated values. That is, the soft output decoding circuit 90 performs the magnitude comparison of the difference value between the two input data and the calculation of the value of the correction term in parallel.
【0975】このようなlog−sum演算を行うlo
g−sum演算回路580は、図92に概略を示すよう
に、差分器5811によって、入力したデータAM0と
データAM1との差分値を算出するとともに、差分器5
812によって、データAM1とデータAM0との差分
値を算出し、差分器5811からのデータに対応する補
正項の値をルックアップテーブル5821から読み出す
とともに、差分器5812からのデータに対応する補正
項の値をルックアップテーブル5822から読み出す。
これと同時に、log−sum演算回路580は、上述
したIα算出回路158における選択用制御信号生成回
路253に対応する比較回路583によって、データA
M0とデータAM1との大小を比較し、この比較結果に
基づいて、セレクタ584によって、ルックアップテー
ブル5821,5822からの2つのデータのうち、いず
れか一方を選択し、加算器585によって、この選択さ
れたデータDMと、データAM0とデータAM1とのう
ちのいずれか一方であるデータSAMとを加算する。[0975] Such log-sum operation is performed by
As schematically shown in FIG. 92, the g-sum operation circuit 580 calculates a difference value between the input data AM0 and the data AM1 by using a differentiator 581 1 , and
The difference value between the data AM1 and the data AM0 is calculated by 81 2 , the value of the correction term corresponding to the data from the differentiator 581 1 is read from the look-up table 582 1, and the correction value corresponding to the data from the differentiator 581 2 It reads the value of the correction term to the look-up table 582 2.
At the same time, the log-sum operation circuit 580 outputs the data A by the comparison circuit 583 corresponding to the selection control signal generation circuit 253 in the Iα calculation circuit 158 described above.
M0 and data AM1 are compared in magnitude, and either one of the two data from the look-up tables 582 1 and 582 2 is selected by the selector 584 based on the comparison result, and the adder 585 selects The selected data DM is added to the data SAM, which is one of the data AM0 and the data AM1.
【0976】このように、軟出力復号回路90は、2つ
の差分値に対応する複数の補正項の値を算出し、その中
から適切なものを選択することによって、対数尤度I
α,Iβを高速に求めることが可能となる。[0976] As described above, the soft output decoding circuit 90 calculates the values of a plurality of correction terms corresponding to the two difference values, and selects an appropriate one from among them to obtain the log likelihood I.
α and Iβ can be obtained at high speed.
【0977】5−5−9 log−sum演算における
選択用の制御信号の生成 log−sum補正における補正項を算出する際には、
上述したIα算出回路158における選択用制御信号生
成回路253のように、2つのデータの大小を比較する
判定文を作成して選択用の制御信号を生成する必要があ
る。具体的には、選択用制御信号生成回路253により
作成される制御信号SELの判定文は、次式(56)に
示すように、データAM0,AM1の大小関係を示すも
のとなる。[0977] 5-5-9 In log-sum operation
When calculating a correction term in generation of a control signal for selection log-sum correction,
As in the case of the selection control signal generation circuit 253 in the Iα calculation circuit 158 described above, it is necessary to generate a determination statement for comparing the magnitudes of two data to generate a selection control signal. Specifically, the determination sentence of the control signal SEL generated by the selection control signal generation circuit 253 indicates the magnitude relationship between the data AM0 and AM1, as shown in the following equation (56).
【0978】[0978]
【数56】 [Equation 56]
【0979】また、log−sum補正における補正項
は、上述したように、所定の値に漸近する性質を有して
いることから、変数となる2つのデータの差分値の絶対
値は、所定の値にクリップされるべきである。具体的に
は、選択用制御信号生成回路253により作成される制
御信号SLの判定文は、次式(57)に示すように、デ
ータAM0,AM1の差分値の絶対値と、所定の値との
大小関係を示すものとなる。[0997] Further, since the correction term in the log-sum correction has the property of asymptotically approaching a predetermined value as described above, the absolute value of the difference value between the two data as variables is determined by the predetermined value. Should be clipped to value. Specifically, as shown in the following expression (57), the determination statement of the control signal SL created by the selection control signal generation circuit 253 includes the absolute value of the difference value between the data AM0 and AM1 and a predetermined value. It indicates the magnitude relation of.
【0980】[0980]
【数57】 [Equation 57]
【0981】ここで、データAM0,AM1が、それぞ
れ、12ビットからなるものとすると、選択用制御信号
生成回路253は、少なくとも12ビットの比較回路を
有することになり、回路規模の増大を招くとともに、処
理の遅延を招く。Here, if the data AM0 and AM1 each consist of 12 bits, the selection control signal generation circuit 253 has at least a 12-bit comparison circuit, which leads to an increase in circuit scale. This causes a delay in processing.
【0982】そこで、選択用制御信号生成回路253
は、少なくともデータAM0,AM1に基づいて、メト
リックの上位ビットと下位ビットとを分割して、選択用
の判定文を作成することによって、制御信号SEL,S
Lを生成する。すなわち、選択用制御信号生成回路25
3は、データAM0,AM1のそれぞれを上位ビットと
下位ビットとに分割し、データAM0,AM1の大小を
比較する判定文を作成する。[0982] Therefore, the selection control signal generation circuit 253
Divides the upper and lower bits of the metric based on at least the data AM0 and AM1 and creates a decision sentence for selection, thereby controlling the control signals SEL and S
Generate L. That is, the selection control signal generation circuit 25
No. 3 divides each of the data AM0 and AM1 into upper bits and lower bits, and creates a decision sentence for comparing the magnitudes of the data AM0 and AM1.
【0983】まず、上式(56)に示した判定文からな
る制御信号SELを生成することを考える。First, consider the generation of a control signal SEL consisting of the decision statement shown in the above equation (56).
【0984】補正項算出回路247は、データAM0,
AM1が例えば12ビットからなるものとすると、デー
タAM0の下位6ビットのデータの最上位ビットに
“1”を付したものと、データAM1の下位6ビットの
データの最上位ビットに“0”を付したものとの差分を
とる。これと同時に、補正項算出回路247は、データ
AM0の下位6ビットのデータの最上位ビットに“0”
を付したものと、データAM1の下位6ビットのデータ
の最上位ビットに“1”を付したものとの差分をとる。
選択用制御信号生成回路253は、データAM0,AM
1の他に、これらの差分値DA1,DA0を用いて、次
式(58)に示すような判定文を作成し、制御信号SE
Lを生成する。[0984] The correction term calculation circuit 247 calculates the data AM0,
If AM1 is composed of, for example, 12 bits, "1" is added to the most significant bit of the lower 6 bits of data AM0, and "0" is added to the most significant bit of the lower 6 bits of data AM1. The difference from the attached one is taken. At the same time, the correction term calculation circuit 247 sets “0” to the most significant bit of the lower 6 bits of the data AM0.
And the difference between the lower 6 bits of the data AM1 and the uppermost bit of the data AM1 with "1" added.
The selection control signal generation circuit 253 outputs the data AM0, AM
1, a decision statement as shown in the following equation (58) is created using these difference values DA1 and DA0, and the control signal SE
Generate L.
【0985】[0985]
【数58】 [Equation 58]
【0986】まず、補正項算出回路247は、選択用制
御信号生成回路253によって、データAM0,AM1
の上位6ビットAM0[11:6],AM1[11:
6]の大小比較を行うことによって、データAM0,A
M1の大小関係を判別する。すなわち、データAM0,
AM1の上位6ビットAM0[11:6],AM1[1
1:6]の大小関係は、そのまま、データAM0,AM
1の大小関係を表すものに他ならない。そのため、選択
用制御信号生成回路253は、(AM0[11:6]>
AM1[11:6])という判定文を作成する。[0986] First, the correction term calculation circuit 247 uses the selection control signal generation circuit 253 to output data AM0, AM1.
6 bits AM0 [11: 6] and AM1 [11:
6], the data AM0, A
The magnitude relationship of M1 is determined. That is, the data AM0,
Upper six bits AM0 [11: 6] and AM1 [1 of AM1
1: 6], the data AM0, AM
It is nothing but the one that represents the magnitude relation of 1. Therefore, the selection control signal generation circuit 253 outputs (AM0 [11: 6]>
AM1 [11: 6]) is created.
【0987】また、補正項算出回路247は、差分値D
A1を求めることによって、データAM0,AM1の下
位6ビットの大小関係を求めることができる。すなわ
ち、差分値DA1の最上位ビットが“1”であること
は、データAM0の下位6ビットの方がデータAM1の
下位6ビットよりも大きいことに他ならない。この条件
の下で、AM1≦AM0が成立する場合を考えると、デ
ータAM0の上位6ビットの方がデータAM1の上位6
ビットよりも大きい場合と、データAM0の上位6ビッ
トとデータAM1の上位6ビットとが等しい場合とがあ
る。そのため、選択用制御信号生成回路253は、
((AM0[11:6]==AM1[11:6])&D
A1[6]==1)という判定文を作成する。[0987] The correction term calculation circuit 247 calculates the difference value D
By determining A1, the magnitude relationship of the lower 6 bits of the data AM0 and AM1 can be determined. That is, the fact that the most significant bit of the difference value DA1 is "1" is nothing less than that the lower 6 bits of the data AM0 are larger than the lower 6 bits of the data AM1. Considering the case where AM1 ≦ AM0 is satisfied under this condition, the upper 6 bits of data AM0 are higher than the upper 6 bits of data AM1.
In some cases, the upper 6 bits of data AM0 are equal to the upper 6 bits of data AM1. Therefore, the selection control signal generation circuit 253
((AM0 [11: 6] == AM1 [11: 6]) & D
A determination statement A1 [6] == 1) is created.
【0988】したがって、選択用制御信号生成回路25
3は、上式(58)に示した判定文を作成することによ
って、上式(56)に示した判定文を実現することがで
きる。すなわち、選択用制御信号生成回路253は、6
ビットの比較回路とイコール(=)判定回路とを有する
のみで実現することができ、回路規模の削減を図ること
ができ、処理の高速化も図ることができる。[0988] Therefore, the selection control signal generation circuit 25
3 can realize the determination statement shown in the above equation (56) by creating the determination statement shown in the above equation (58). That is, the selection control signal generation circuit 253
This can be realized only by having a bit comparison circuit and an equal (=) determination circuit, so that the circuit scale can be reduced and the processing speed can be increased.
【0989】つぎに、上式(57)に示した判定文から
なる制御信号SLを生成することを考える。[0989] Next, generation of a control signal SL composed of the judgment statement shown in the above equation (57) will be considered.
【0990】補正項算出回路247は、データAM0,
AM1が例えば12ビットからなるものとすると、上述
したように、データAM0の下位6ビットのデータの最
上位ビットに“1”を付したものと、データAM1の下
位6ビットのデータの最上位ビットに“0”を付したも
のとの差分をとる。これと同時に、補正項算出回路24
7は、データAM0の下位6ビットのデータの最上位ビ
ットに“0”を付したものと、データAM1の下位6ビ
ットのデータの最上位ビットに“1”を付したものとの
差分をとる。選択用制御信号生成回路253は、データ
AM0,AM1の他に、これらの差分値DA1,DA0
を用いて、次式(59)に示すような判定文を作成し、
制御信号SLを生成する。[0990] The correction term calculation circuit 247 calculates the data AM0,
Assuming that AM1 consists of, for example, 12 bits, as described above, "1" is added to the most significant bit of the lower 6 bits of data AM0 and the most significant bit of the lower 6 bits of data AM1. The difference from the one in which “0” is added to is taken. At the same time, the correction term calculation circuit 24
7 is the difference between the lower 6-bit data of data AM0 with "0" added to the most significant bit and the lower 6-bit data of data AM1 with "1" added to the most significant bit. . The selection control signal generation circuit 253 generates the difference values DA1 and DA0 in addition to the data AM0 and AM1.
Is used to create a decision statement as shown in the following equation (59),
A control signal SL is generated.
【0991】[0991]
【数59】 [Equation 59]
【0992】まず、補正項算出回路247は、選択用制
御信号生成回路253によって、データAM0,AM1
の上位6ビットAM0[11:6],AM1[11:
6]が等しいか否かを判定する。すなわち、データAM
0,AM1の上位6ビットAM0[11:6],AM1
[11:6]が等しい場合には、データAM0,AM1
の差分値の絶対値は、所定の値未満、ここでは64未満
となる。そのため、選択用制御信号生成回路253は、
(AM0[11:6]==AM1[11:6])という
判定文を作成する。First, the correction term calculation circuit 247 outputs the data AM0, AM1 by the selection control signal generation circuit 253.
6 bits AM0 [11: 6] and AM1 [11:
6] are equal to each other. That is, the data AM
0, the upper 6 bits AM0 [11: 6] of AM1, AM1
If [11: 6] are equal, the data AM0, AM1
Is less than a predetermined value, here less than 64. Therefore, the selection control signal generation circuit 253
A determination sentence (AM0 [11: 6] == AM1 [11: 6]) is created.
【0993】また、データAM0の上位6ビットAM0
[11:6]が、データAM1の上位6ビットAM1
[11:6]よりも“1”だけ大きく、且つ、データA
M0の下位6ビットAM0[5:0]が、データAM1
の下位6ビットAM1[5:0]よりも小さい場合に
も、データAM0,AM1の差分値の絶対値は、所定の
値未満、ここでは64未満となる。ここで、データAM
0の下位6ビットAM0[5:0]が、データAM1の
下位6ビットAM1[5:0]よりも小さい場合とは、
上述したことを考慮すると、差分値DA1の最上位ビッ
トDA1[6]が“0”である場合である。そのため、
選択用制御信号生成回路253は、(({1’b0,A
M0[11:6]}=={1’b0,AM1[11:
6]}+7’d1)&DA1[6]==0)という判定
文を作成する。[0993] Also, the upper 6 bits AM0 of data AM0
[11: 6] is the upper 6 bits AM1 of data AM1
Data “1” larger than [11: 6] and data A
The lower 6 bits AM0 [5: 0] of M0 are the data AM1
Is smaller than the lower 6 bits AM1 [5: 0] of the data, the absolute value of the difference value between the data AM0 and AM1 is smaller than a predetermined value, here, smaller than 64. Here, data AM
The case where the lower 6 bits AM0 [5: 0] of 0 is smaller than the lower 6 bits AM1 [5: 0] of the data AM1 is as follows.
Considering the above, there is a case where the most significant bit DA1 [6] of the difference value DA1 is “0”. for that reason,
The selection control signal generation circuit 253 calculates (({1′b0, A
M0 [11: 6]} == {1′b0, AM1 [11:
6] Create a judgment sentence of + 7′d1) & DA1 [6] == 0).
【0994】同様に、データAM1の上位6ビットAM
1[11:6]が、データAM0の上位6ビットAM0
[11:6]よりも“1”だけ大きく、且つ、データA
M1の下位6ビットAM1[5:0]が、データAM0
の下位6ビットAM0[5:0]よりも小さい場合に
も、データAM0,AM1の差分値の絶対値は、所定の
値未満、ここでは64未満となる。そのため、選択用制
御信号生成回路253は、(({1’b0,AM1[1
1:6]}=={1’b0,AM0[11:6]}+
7’d1)&DA0[6]==0)という判定文を作成
する。Similarly, upper 6 bits AM of data AM1
1 [11: 6] is the upper 6 bits AM0 of data AM0
Data “1” larger than [11: 6] and data A
The lower 6 bits AM1 [5: 0] of M1 are the data AM0
Is smaller than the lower 6 bits AM0 [5: 0], the absolute value of the difference between the data AM0 and AM1 is less than a predetermined value, here less than 64. Therefore, the selection control signal generation circuit 253 generates (({1′b0, AM1 [1
1: 6]} == {1′b0, AM0 [11: 6]} +
7'd1) & DA0 [6] == 0) is created.
【0995】したがって、選択用制御信号生成回路25
3は、上式(59)に示した判定文を作成することによ
って、上式(57)に示した判定文を実現することがで
きる。すなわち、選択用制御信号生成回路253は、イ
コール(=)判定回路を有するのみで実現することがで
き、回路規模の削減を図ることができ、処理の高速化も
図ることができる。[0995] Therefore, the selection control signal generation circuit 25
3 can realize the determination statement shown in the above equation (57) by creating the determination statement shown in the above equation (59). That is, the selection control signal generation circuit 253 can be realized only by having the equal (=) determination circuit, so that the circuit scale can be reduced and the processing can be speeded up.
【0996】このように、軟出力復号回路90は、lo
g−sum補正における補正項を算出する際に、2つの
データの大小を比較するとともに、変数となる2つのデ
ータの差分値の絶対値はを所定の値にクリップするため
の選択用の制御信号を生成する選択用制御信号生成回路
の回路規模を削減することができ、処理の高速化を図る
こともできる。[0996] Thus, the soft output decoding circuit 90 outputs
When calculating the correction term in the g-sum correction, a control signal for selection for comparing the magnitude of two data and clipping the absolute value of the difference between the two data as a variable to a predetermined value Can be reduced, and the processing speed can be increased.
【0997】なお、ここでは、選択用制御信号生成回路
253について説明したが、Iγ分配回路157におけ
る選択用制御信号生成回路232や軟出力算出回路16
1における選択用制御信号生成回路330についても、
同様の手法により制御信号を生成することができる。Although the selection control signal generation circuit 253 has been described here, the selection control signal generation circuit 232 and the soft output calculation circuit 16 in the Iγ distribution circuit 157 have been described.
1, the control signal generation circuit 330 for selection
A control signal can be generated by a similar method.
【0998】5−6 対数軟出力Iλの算出 上述した軟出力算出回路161に関する特徴である。要
素復号器50は、対数軟出力Iλを算出するにあたっ
て、以下に示す2つの特徴を有する。 5-6 Calculation of Log Soft Output Iλ This is a feature of the soft output calculation circuit 161 described above. The element decoder 50 has the following two features in calculating the log soft output Iλ.
【0999】5−6−1 イネーブル信号を用いたlo
g−sum演算の累積加算演算 対数軟出力Iλを算出する際には、トレリス上の各枝の
入力に応じたlog−sum演算の累積加算演算を行
い、入力が“0”の枝に応じたlog−sum演算の累
積加算演算結果と、入力が“1”の枝に応じたlog−
sum演算の累積加算演算結果との差分をとる必要があ
る。[0999] 5-6-1 lo using enable signal
When calculating the log soft output Iλ of the cumulative addition operation of the g-sum operation, the cumulative addition operation of the log-sum operation according to the input of each branch on the trellis is performed and the input corresponding to the branch of “0” is performed. The result of the cumulative addition of the log-sum operation and the log-sum corresponding to the branch whose input is “1”
It is necessary to take the difference from the summation result of the sum operation.
【1000】そこで、軟出力復号回路90においては、
任意の符号の復号を可能とするために、トレリス上の各
枝に対応する対数尤度Iαと対数尤度Iγと対数尤度I
βとの和を算出するとともに、各枝の入力を示すイネー
ブル信号を生成し、このイネーブル信号に基づいて、勝
ち抜き戦に喩えられる動作を行うことによって、対数軟
出力Iλの算出を実現する。Therefore, in the soft output decoding circuit 90,
In order to enable decoding of an arbitrary code, log likelihood Iα, log likelihood Iγ and log likelihood Iγ corresponding to each branch on the trellis are used.
In addition to calculating the sum with β, an enable signal indicating the input of each branch is generated, and based on the enable signal, an operation analogous to a winning game is performed, thereby realizing the calculation of the log soft output Iλ.
【1001】ここで、上述した軟出力算出回路161に
おけるlog−sum演算回路3121が、入力が
“0”の枝に応じたlog−sum演算の累積加算演算
を行うものとする。log−sum演算回路3121に
おけるlog−sum演算セル回路3251,・・・,
32531は、それぞれ、入力した32系統のデータAG
Bのうち、2系統のデータAGBを入力するとともに、
これらの2系統のデータAGBのそれぞれに対応する2
系統のイネーブル信号ENを入力する。[1001] Here, log-sum operation circuit 312 1 of the soft-output computation circuit 161 described above, it is assumed that the accumulated addition of the log-sum computation in accordance with the branch input is "0". log-sum operation cell circuit 325 1 in log-sum operation circuit 312 1, ...,
325 31 is the input data of 32 systems AG, respectively.
B, two data AGBs are input,
2 corresponding to each of these two systems of data AGB
A system enable signal EN is input.
【1002】例えば、log−sum演算セル回路32
51に入力された2系統のイネーブル信号EN000,
EN001の両者が、入力が“0”であることを示すも
のであった場合には、log−sum演算セル回路32
51は、2系統のデータAGB000,AGB001を
用いたlog−sum演算を行い、この結果をデータA
GB100として出力する。また、log−sum演算
セル回路3251に入力された2系統のイネーブル信号
EN000,EN001のうち、イネーブル信号EN0
00のみが、入力が“0”であることを示すものであっ
た場合には、log−sum演算セル回路3251は、
2系統のデータAGB000,AGB001のうち、デ
ータAGB000に対して所定のオフセット値N2を加
算し、データAGB100として出力する。同様に、l
og−sum演算セル回路325 1に入力された2系統
のイネーブル信号EN000,EN001のうち、イネ
ーブル信号EN001のみが、入力が“0”であること
を示すものであった場合には、log−sum演算セル
回路3251は、データAGB001に対して所定のオ
フセット値N2を加算し、データAGB100として出
力する。さらに、log−sum演算セル回路3251
に入力された2系統のイネーブル信号EN000,EN
001の両者が、入力が“1”であることを示すもので
あった場合には、log−sum演算セル回路3251
は、2系統のデータAGB000,AGB001を用い
たlog−sum演算結果又はデータAGB000,A
GB001自身を出力することはなく、所定の値を有す
るデータをデータAGB100として出力する。また、
log−sum演算セル回路3252,・・・,3253
1も、log−sum演算セル回路3251と同様の処理
を行い、選択的にデータAGBを出力する。[1002] For example, the log-sum operation cell circuit 32
51, Two enable signals EN000,
Both of EN001 indicate that the input is "0".
, The log-sum operation cell circuit 32
51Is the data of two systems AGB000 and AGB001.
The log-sum operation used is performed, and the result is referred to as data A
Output as GB100. Also, log-sum operation
Cell circuit 3251Two enable signals input to
Of the EN000 and EN001, the enable signal EN0
Only 00 indicates that the input is "0".
, The log-sum operation cell circuit 3251Is
Of the two systems of data AGB000 and AGB001,
Data AGB000 with a predetermined offset value N2.
And outputs the result as data AGB100. Similarly, l
og-sum operation cell circuit 325 12 systems input to
Of the enable signals EN000 and EN001 of
Only the cable signal EN001 has an input of “0”
, The log-sum operation cell
Circuit 3251Is a predetermined type for the data AGB001.
The offset value N2 is added and output as data AGB100.
Power. Further, the log-sum operation cell circuit 3251
Enable signals EN000, EN input to the
001 indicate that the input is “1”.
If there is, the log-sum operation cell circuit 3251
Uses two sets of data AGB000 and AGB001
Log-sum operation result or data AGB000, A
GB001 does not output itself and has a predetermined value
Is output as data AGB100. Also,
log-sum operation cell circuit 325Two, ..., 325Three
1Is also a log-sum operation cell circuit 3251Processing similar to
To selectively output data AGB.
【1003】このようにすることによって、log−s
um演算回路3121は、入力が“0”の枝に応じたデ
ータAGBのみを用いたlog−sum演算の累積加算
演算を行うことができる。[1003] By doing so, log-s
um operation circuit 312 1 is capable of performing cumulative addition of the log-sum computation using only data AGB corresponding branches of the input is "0".
【1004】同様に、log−sum演算回路31
22,・・・,3126は、入力が“0”又は“1”の枝
に応じたデータAGBのみを用いたlog−sum演算
の累積加算演算を行う。[1004] Similarly, the log-sum operation circuit 31
2 2, ..., 312 6 performs cumulative addition of the log-sum computation using only data AGB corresponding branches of the input is "0" or "1".
【1005】このようにすることによって、軟出力復号
回路90は、所定の本数以下の枝を有する任意のトレリ
ス符号に対して、対数軟出力Iλを算出することができ
る。In this way, the soft output decoding circuit 90 can calculate the log soft output Iλ for an arbitrary trellis code having a predetermined number of branches or less.
【1006】なお、ここでは、32本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、軟出力復号回路90は、この枝の本数に限定さ
れるものでないことはいうまでもない。[1006] Here, the case of decoding a code having a trellis structure having 32 or less branches has been described, but it is to be noted that the soft output decoding circuit 90 is not limited to the number of branches. Not even.
【1007】5−6−2 イネーブル信号を用いないl
og−sum演算の累積加算演算 ところで、“5−6−1”に示した手法の場合、各lo
g−sum演算回路3121,・・・,3126は、それ
ぞれ、32系統のデータAGBのうち、入力が“0”又
は“1”である16系統のデータAGBを選択し、これ
らの16系統のデータAGBを用いたlog−sum演
算の累積加算演算を行うことに他ならない。そのため、
各log−sum演算回路3121,・・・,3126に
おいては、実際には、31個のlog−sum演算セル
回路のうち、約半数のものしか動作しないことになり、
効率を低くする虞がある。 5-6-2 l without using enable signal
Incidentally, in the case of the method shown in “5-6-1” in the cumulative addition operation of the og-sum operation , each lo
g-sum operation circuit 312 1, ..., 312 6, respectively, 32 of the data AGB lines, select the data AGB 16 strains input is "0" or "1", these 16 strains Is a cumulative addition operation of the log-sum operation using the data AGB. for that reason,
Each log-sum operation circuit 312 1,..., In 312 6, in fact, among the 31 pieces of log-sum operation cell circuit, will not only work of about half,
There is a possibility that the efficiency may be reduced.
【1008】そこで、軟出力復号回路90は、“5−6
−1”に示した手法以外にも、次のような手法により対
数軟出力Iλを算出することができる。[1008] Therefore, the soft output decoding circuit 90 sets "5-6
The logarithmic soft output Iλ can be calculated by the following method other than the method shown in FIG.
【1009】すなわち、図93に概略を示すように、軟
出力算出回路161’は、予め選択回路590によっ
て、32系統のデータAGBの中から、トレリス上の各
枝の入出力パターンに応じて該当する枝を選択してお
き、8個のlog−sum演算回路5911,・・・5
918のそれぞれによって、選択された16系統のデー
タAGBを用いたlog−sum演算を行う。また、軟
出力算出回路161’は、図示しないが、4つのlog
−sum演算回路のそれぞれによって、8個のlog−
sum演算回路5911,・・・5918のそれぞれから
出力された8系統のデータAGBを用いたlog−su
m演算を行い、さらに、2つのlog−sum演算回路
のそれぞれによって、4つのlog−sum演算回路の
それぞれから出力された4系統のデータAGBを用いた
log−sum演算を行う。そして、軟出力算出回路1
61’は、log−sum演算回路59115によって、
2つのlog−sum演算回路のそれぞれから出力され
た2系統のデータAGBを用いたlog−sum演算を
行う。In other words, as schematically shown in FIG. 93, the soft output calculation circuit 161 ′ is selected by the selection circuit 590 in advance from the data AGB of 32 systems according to the input / output pattern of each branch on the trellis. , And the eight log-sum operation circuits 591 1 ,.
By 91 8 each, performs log-sum operation using data AGB selected 16 strains. Although not shown, the soft output calculation circuit 161 ′ has four logarithms.
-8 log-
sum operation circuit 591 1, log-su using data AGB eight lines are output from the respective ... 591 8
The m-operation is performed, and the log-sum operation is performed by each of the two log-sum operation circuits using the four systems of data AGB output from each of the four log-sum operation circuits. Then, the soft output calculation circuit 1
61 'is the log-sum operation circuit 591 15,
A log-sum operation is performed using two systems of data AGB output from each of the two log-sum operation circuits.
【1010】軟出力算出回路161’は、このような処
理を、入力が“0”又は“1”の場合のそれぞれについ
て行う。[1010] The soft output calculation circuit 161 'performs such processing for each case where the input is "0" or "1".
【1011】このように、軟出力算出回路161’は、
予め選択回路590によって、32系統のデータAGB
の中から、トレリス上の各枝の入出力パターンに応じて
該当する枝を選択しておき、15個のlog−sum演
算回路5911,・・・59115によって、勝ち抜き戦
に喩えられる動作を行い、log−sum演算の累積加
算演算を実現することができる。As described above, the soft output calculation circuit 161 '
The data AGB of 32 systems is previously set by the selection circuit 590.
Are selected in accordance with the input / output pattern of each branch on the trellis, and an operation which can be compared to a winning battle is performed by 15 log-sum arithmetic circuits 591 1 ,. Then, the cumulative addition operation of the log-sum operation can be realized.
【1012】このような手法によっても、軟出力復号回
路90は、所定の本数以下の枝を有する任意のトレリス
符号に対して、対数軟出力Iλを算出することができ
る。[1012] Even with such a method, the soft output decoding circuit 90 can calculate the log soft output Iλ for an arbitrary trellis code having a predetermined number of branches or less.
【1013】なお、ここでも、32本以下の枝を有する
トレリス構造となる符号の復号を行う場合について説明
したが、軟出力復号回路90は、この枝の本数に限定さ
れるものでないことはいうまでもない。[1013] Here, the case of decoding a code having a trellis structure having 32 or less branches has been described, but the soft output decoding circuit 90 is not limited to the number of branches. Not even.
【1014】5−7 外部情報に対する正規化 上述した外部情報算出回路163に関する特徴である。 5-7 Normalization for External Information This is a feature of the external information calculation circuit 163 described above.
【1015】軟出力復号回路90は、上述したように、
外部情報算出回路163によって、シンボル単位の外部
情報とビット単位の外部情報とを算出することができ
る。ここで、シンボル単位の外部情報を算出する際に
は、例えば2ビット1シンボルとすると、4つの外部情
報が算出されることになる。[1015] The soft output decoding circuit 90, as described above,
The external information calculation circuit 163 can calculate external information in symbol units and external information in bit units. Here, when calculating the external information on a symbol basis, for example, if two bits and one symbol are used, four pieces of external information are calculated.
【1016】そこで、軟出力復号回路90は、シンボル
単位の外部情報の分布の偏りを是正し且つ情報量を削減
するための正規化を行い、全てのシンボルに対する外部
情報を次段における事前確率情報として出力するのでは
なく、“シンボルの数−1”の数の外部情報を出力す
る。[1016] Therefore, the soft output decoding circuit 90 performs normalization to correct the bias of the distribution of external information in symbol units and reduce the amount of information, and outputs the external information for all symbols to the prior probability information in the next stage. , And outputs the number of external information of “the number of symbols−1”.
【1017】具体的には、軟出力復号回路90は、図9
4(A)に示すように、例えば4つのシンボル“0
0”,“01”,“10”,“11”のそれぞれに対応
する外部情報ED0,ED1,ED2,ED3を算出し
たものとすると、同図(B)に示すように、外部情報算
出回路163における正規化回路357によって、4つ
の外部情報ED0,ED1,ED2,ED3のうち、最
大値を有する外部情報ED1を、例えば“0”といった
所定の値に合わせるように、外部情報ED0,ED1,
ED2,ED3のそれぞれに対して所定の値を加算し、
外部情報EA0,EA1,EA2,EA3を求める。軟
出力復号回路90は、このような正規化を行うことによ
って、外部情報の分布の偏りを是正することができる。[1017] Specifically, the soft output decoding circuit 90
4 (A), for example, four symbols “0”
Assuming that the external information ED0, ED1, ED2, and ED3 corresponding to each of "0", "01", "10", and "11" have been calculated, as shown in FIG. Of the four pieces of external information ED0, ED1, ED2, and ED3 so that the external information ED1 having the maximum value is adjusted to a predetermined value such as “0” by the normalization circuit 357.
A predetermined value is added to each of ED2 and ED3,
The external information EA0, EA1, EA2, and EA3 are obtained. The soft output decoding circuit 90 can correct the bias of the distribution of the external information by performing such normalization.
【1018】続いて、軟出力復号回路90は、同図
(C)に示すように、正規化回路357によって、正規
化後の4つの外部情報EA0,EA1,EA2,EA3
に対して、必要なダイナミックレンジに応じてクリッピ
ングを行い、外部情報EN0,EN1,EN2,EN3
を求める。軟出力復号回路90は、このようなクリッピ
ングを行うことによって、値が大きく重要度の高い外部
情報間の値の差を保持することができる。Subsequently, the soft output decoding circuit 90 uses the normalizing circuit 357 to output the four external information EA0, EA1, EA2, and EA3 after normalization, as shown in FIG.
Is clipped according to the required dynamic range, and external information EN0, EN1, EN2, EN3
Ask for. By performing such clipping, the soft-output decoding circuit 90 can hold a value difference between external information having a large value and a high degree of importance.
【1019】そして、軟出力復号回路90は、同図
(D)に示すように、正規化回路357によって、例え
ば、クリップ後の4つの外部情報EN0,EN1,EN
2,EN3のうち、“00”のシンボルに対する外部情
報EN0の値を、他の全てのシンボル“01”,“1
0”,“11”のそれぞれに対する外部情報EN1,E
N2,EN3の値から差分する。軟出力復号回路90
は、このような正規化を行うことによって、4つの外部
情報を出力するのではなく、3つの外部情報の比を外部
情報EX0,EX1,EX2として出力することができ
る。[1019] Then, the soft output decoding circuit 90 uses the normalization circuit 357 to output, for example, the four pieces of external information EN0, EN1, and EN after clipping, as shown in FIG.
2 and EN3, the value of the external information EN0 for the symbol “00” is changed to the values of all other symbols “01” and “1”.
External information EN1, E for each of "0" and "11"
A difference is made from the values of N2 and EN3. Soft output decoding circuit 90
By performing such normalization, it is possible to output the ratio of the three external information as the external information EX0, EX1, and EX2, instead of outputting the four external information.
【1020】このようにすることによって、軟出力復号
回路90は、1シンボル分の外部情報を出力する必要が
なく、外部入出力ピン数の削減を図ることができる。ま
た、軟出力復号回路90は、同図(D)に示した正規化
を行う前に、同図(C)に示したクリッピングを行うこ
とによって、尤度の高いシンボルに対する外部情報間の
値の差を保持することができ、高精度の復号を行うこと
ができる。By doing so, it is not necessary for the soft output decoding circuit 90 to output one symbol of external information, and the number of external input / output pins can be reduced. Also, the soft output decoding circuit 90 performs the clipping shown in FIG. 10C before performing the normalization shown in FIG. The difference can be retained, and highly accurate decoding can be performed.
【1021】なお、ここでは、4つのシンボルに対する
外部情報を算出し、正規化する場合について説明した
が、軟出力復号回路90としては、4つ以外の数のシン
ボルに対する外部情報の正規化を行うこともできる。[1021] Here, the case has been described in which the extrinsic information for four symbols is calculated and normalized, but the soft output decoding circuit 90 normalizes the extrinsic information for symbols other than four. You can also.
【1022】5−8 受信値の硬判定 上述した硬判定回路165に関する特徴である。 5-8 Hard Decision of Received Value This is a feature of the hard decision circuit 165 described above.
【1023】受信値を硬判定する場合には、通常、I/
Q平面上の受信値の正接(tangent)を求めることが行
われる。しかしながら、この方法の場合には、例えば、
同相成分及び直交成分が、それぞれ、8ビットで表現さ
れているものとすると、8ビットのデータ同士の除算が
必要となり、回路規模の増大とともに、処理の遅延を招
く。[1023] When the received value is hard-decided, the I / O
The tangent of the received value on the Q plane is obtained. However, in this case, for example,
Assuming that the in-phase component and the quadrature component are each represented by 8 bits, it is necessary to divide 8-bit data, which causes an increase in circuit scale and a delay in processing.
【1024】これに代替する方法としては、例えば、同
相成分及び直交成分が、それぞれ、8ビットで表現され
ているものとすると、合計16ビット=65536通り
の場合分けを行い、各場合における硬判定値を表引きす
ることが考えられる。しかしながら、この方法の場合に
も、膨大な処理時間を要することから現実的ではない。As an alternative method, for example, assuming that the in-phase component and the quadrature component are each represented by 8 bits, a total of 16536 = 65536 cases are classified, and hard decision in each case is performed. It is conceivable to delineate the values. However, this method is not realistic because it requires a huge amount of processing time.
【1025】また、他の方法としては、I/Q平面上の
受信値の角度を硬判定の領域の境界と比較するため、受
信値の除算を行い、境界の角度の正接と比較することが
考えられる。しかしながら、この方法の場合にも、8ビ
ットのデータ同士の除算が必要となるとともに、領域の
境界が一般には無理数で与えられるものであることか
ら、精度の検討がさらに必要となる。[1025] As another method, in order to compare the angle of the received value on the I / Q plane with the boundary of the hard decision area, the received value is divided and compared with the tangent of the angle of the boundary. Conceivable. However, also in this method, division between 8-bit data is required, and since the boundary of the area is generally given by an irrational number, further examination of accuracy is required.
【1026】そこで、軟出力復号回路90は、受信値の
同相成分又は直交成分のいずれかの値に対する境界値を
表引きにより求め、他成分の値に応じて硬判定値を求め
る。Therefore, the soft output decoding circuit 90 obtains a boundary value for either the in-phase component or the quadrature component of the received value by lookup, and obtains a hard decision value according to the value of the other component.
【1027】具体的には、軟出力復号回路90は、符号
化装置1が8PSK変調方式による変調を行うものであ
った場合には、図95に示すように、I/Q平面を8つ
の信号点に応じた8つの領域に区分けするために、I軸
又はQ軸のいずれかに対する4つの境界線(境界値デー
タ)BDR0,BDR1,BDR2,BDR3を設け、
これらの境界値データBDR0,BDR1,BDR2,
BDR3を、上述した硬判定回路165におけるルック
アップテーブル372にテーブルとして記憶する。な
お、同図においては、同相成分及び直交成分は、それぞ
れ、5ビットで表現されているものとし、各ドットが各
ビットを表しているものとする。また、領域0,1,
2,3,4,5,6,7にマッピングされている信号点
の値は、それぞれ、上述した信号点配置情報CSIG
0,CSIG1,CSIG2,CSIG3,CSIG
4,CSIG5,CSIG6,CSIG7で表される。[1027] More specifically, when the encoding device 1 performs modulation by the 8PSK modulation method, the soft output decoding circuit 90 converts the I / Q plane into eight signals as shown in FIG. In order to divide into eight regions according to points, four boundary lines (boundary value data) BDR0, BDR1, BDR2, and BDR3 for either the I axis or the Q axis are provided,
These boundary value data BDR0, BDR1, BDR2,
The BDR 3 is stored as a table in the lookup table 372 in the hard decision circuit 165 described above. In the figure, the in-phase component and the quadrature component are each represented by 5 bits, and each dot represents each bit. Also, areas 0, 1,
The values of the signal points mapped to 2, 3, 4, 5, 6, and 7 are respectively the above-mentioned signal point arrangement information CSIG.
0, CSIG1, CSIG2, CSIG3, CSIG
4, CSIG5, CSIG6, and CSIG7.
【1028】軟出力復号回路90は、上述したように、
硬判定回路165によって、I軸又はQ軸のいずれかに
対する4つの境界値データBDR0,BDR1,BDR
2,BDR3と、他方の成分の値とを比較し、受信値の
信号点がどの領域に属するかを判定し、硬判定値を求め
る。[1028] As described above, the soft output decoding circuit 90
By the hard decision circuit 165, four boundary value data BDR0, BDR1, BDR for either the I axis or the Q axis
2, BDR3 and the value of the other component are compared, it is determined to which region the signal point of the received value belongs, and a hard decision value is obtained.
【1029】このようにすることによって、軟出力復号
回路90は、ルックアップテーブル372に記憶される
テーブルの容量を小さくすることができ、精度の検討も
不要であることから、回路規模を削減するとともに、処
理の高速化を図ることができる。By doing so, the soft output decoding circuit 90 can reduce the capacity of the table stored in the look-up table 372, and it is not necessary to consider the accuracy, so that the circuit scale is reduced. At the same time, the processing speed can be increased.
【1030】なお、ここでは、8PSK変調方式による
信号点をデマッピングする場合について説明したが、こ
の手法は、いかなるPSK変調方式による信号点のデマ
ッピングにも適用できるものである。[1030] Here, a case has been described in which signal points are demapped by the 8PSK modulation method, but this method can be applied to demapping of signal points by any PSK modulation method.
【1031】6. インターリーバに関する特徴 つぎに、インターリーバ100に関する特徴毎の説明を
行う。以下の特徴は、インターリーバ100の機能とし
て備えられるものであるが、特徴の概念を明確化するた
めに、適宜簡略化した図面を用いて説明する。[1030] 6. Next, features of the interleaver 100 will be described. The following features are provided as functions of the interleaver 100, but will be described with reference to appropriately simplified drawings in order to clarify the concept of the features.
【1032】6−1 複数種類のインターリーブ機能 上述した記憶回路4071,4072,・・・,40716
に対するデータの書き込み及び/又は読み出しの制御に
関する特徴である。[1032] 6-1 Plural types of interleaving functions The above-described storage circuits 407 1 , 407 2 , ..., 407 16
This is a feature relating to the control of writing and / or reading data to and from the memory.
【1033】インターリーバ100は、上述したよう
に、施すべきインターリーブの種類を含む符号構成を示
すモードに応じて、複数の記憶回路4071,4072,
・・・,40716の中から、データの書き込み及び/又
は読み出しを行うべき適切なものを選択し、使用する記
憶回路を切り替え、複数種類のインターリーブを実現す
る。[1032] As described above, the interleaver 100 stores a plurality of storage circuits 407 1 , 407 2 , and 407 according to the mode indicating the code configuration including the type of interleaving to be performed.
..., from the 407 16, select the appropriate be subjected to writing and / or reading data, switch the memory circuit to be used, to achieve a plurality of types of interleaving.
【1034】具体的には、インターリーバ100は、制
御回路400によって、書き込みアドレスと読み出しア
ドレスとを発生すると、アドレス選択回路405によっ
て、インターリーバタイプ情報CINT及びインターリ
ーバ無出力位置情報CNOに基づいて、アドレスデータ
AA0,BA0,AA1,BA1,AA2,BA2との
うち、記憶回路4071,4072,・・・,40716に
分配するアドレスデータを選択する。また、インターリ
ーバ100は、入力データ選択回路406によって、イ
ンターリーブモード信号CDIN、インターリーバタイ
プ情報CINT及びインターリーバ入出力置換情報CI
PTに基づいて、インターリーブ用のデータI0,I
1,I2、及び、遅延用のデータD0,D1,D2,D
3,D4,D5のうち、記憶回路4071,4072,・
・・,40716に分配するデータを選択する。[1034] Specifically, when the control circuit 400 generates a write address and a read address, the interleaver 100 uses the address selection circuit 405 based on the interleaver type information CINT and the interleaver non-output position information CNO. , address data AA0, BA0, AA1, BA1, AA2, among the BA2, storage circuits 407 1, 407 2, ..., and select the address data to be distributed to 407 16. Further, the interleaver 100 uses the input data selection circuit 406 to output the interleave mode signal CDIN, the interleaver type information CINT and the interleaver input / output replacement information CINT.
Based on the PT, the data for interleaving I0, I
1, I2 and delay data D0, D1, D2, D
3, D4 and D5, the storage circuits 407 1 , 407 2 ,.
..., selects the data to be distributed to 407 16.
【1035】この具体例としては、先に図55乃至図6
1に示したものが考えられる。すなわち、インターリー
バ100は、制御回路400によって、施すべきインタ
ーリーブの種類に拘泥せずにアドレスを発生した後、ア
ドレス選択回路405及び入力データ選択回路406に
よって、施すべきインターリーブの種類を含む符号構成
を示すモードに応じて、記憶回路4071,4072,・
・・,40716に対してアドレス及びデータを分配し、
データを記憶回路4071,4072,・・・,40716
に記憶させる。[1035] As a specific example, FIGS.
1 is conceivable. That is, after the interleaver 100 generates an address by the control circuit 400 irrespective of the type of interleaving to be performed, the address selection circuit 405 and the input data selection circuit 406 change the code configuration including the type of interleaving to be performed. The storage circuits 407 1 , 407 2 ,.
.., address and data are distributed to 407 16
Storing data circuit 407 1, 407 2, ..., 407 16
To memorize.
【1036】そして、インターリーバ100は、記憶回
路4071,4072,・・・,40716から読み出した
データを出力データ選択回路408に供給し、この出力
データ選択回路408によって、インターリーブモード
信号CDIN、インターリーバタイプ情報CINT、イ
ンターリーバ入出力置換情報CIPT、制御信号IOB
S,IOBP0,IOBP1,IOBP2,DOBS,
DOBPに基づいて、データOR00,OR01,・・
・,OR15のうち、出力すべきデータを選択し、イン
ターリーバ出力データIIO及びインターリーブ長遅延
受信値IDOとして出力する。[1036] Then, the interleaver 100, storage circuit 407 1, 407 2, ..., and supplied to the output data selection circuit 408 the data read from the 407 16, by the output data selection circuit 408, interleave mode signal CDIN , Interleaver type information CINT, interleaver input / output replacement information CIPT, control signal IOB
S, IOBP0, IOBP1, IOBP2, DOBS,
Based on DOBP, data OR00, OR01,.
The data to be output is selected from the OR 15 and output as the interleaver output data IIO and the interleave length reception value IDO.
【1037】このように、インターリーバ100は、施
すべきインターリーブの種類を含む符号構成を示すモー
ドに応じて、使用する記憶回路を切り替え、アドレス及
びデータを分配することによって、複数種類のインター
リーブを実現することができ、汎用性のあるものであ
る。そのため、要素復号器50は、種々の符号に適応的
に対応した復号を行うことが可能となる。[1037] As described above, the interleaver 100 implements a plurality of types of interleaving by switching the storage circuit to be used and distributing addresses and data according to the mode indicating the code configuration including the type of interleaving to be performed. It can be versatile. Therefore, the element decoder 50 can perform decoding adaptively corresponding to various codes.
【1038】6−2 インターリーブ用の記憶回路と遅
延用の記憶回路の共用 “6−1”に示した機能に関連する特徴であり、記憶回
路4071,4072,・・・,40716に対するデータ
の書き込み及び/又は読み出しの制御に関する特徴であ
る。[1038] 6-2 Memory circuit for interleave and delay
A feature associated with the functions shown in shared "6-1" of the storage circuit for extending the storage circuit 407 1, 407 2, ..., the feature related to the control of the write and / or reading data to 407 16 is there.
【1039】繰り返し復号においては、受信値に対し
て、インターリーバが要する処理時間と同時間だけ、す
なわち、インターリーブ長分の時間だけ遅延させる必要
がある。ここで、複数種類の符号の復号を行う場合に
は、符号構成に応じて、遅延すべきシンボル数が変化す
るとともに、インターリーブ処理に要する記憶回路(R
AM)の数も変化する。In iterative decoding, it is necessary to delay the received value by the same time as the processing time required by the interleaver, that is, by the time corresponding to the interleave length. Here, when decoding a plurality of types of codes, the number of symbols to be delayed changes according to the code configuration, and the storage circuit (R
AM) also varies.
【1040】そこで、インターリーバ100は、上述し
たように、インターリーブ用の記憶回路と遅延用の記憶
回路とを共用し、符号構成に応じて、複数の記憶回路4
07 1,4072,・・・,40716の中から、使用する
記憶回路を切り替え、インターリーブ処理に使用しない
記憶回路を遅延処理に使用し、遅延処理に使用しない記
憶回路をインターリーブ処理に使用する。Therefore, interleaver 100 is described above.
As mentioned above, the storage circuit for interleaving and the storage for delay
Circuit and a plurality of storage circuits 4 according to the code configuration.
07 1, 407Two, ..., 40716Use from
Switch storage circuit, do not use for interleave processing
Note that the memory circuit is used for delay processing and not used for delay processing.
The memory is used for interleaving.
【1041】この具体例としては、先に図55乃至図6
1に示したものが考えられる。すなわち、インターリー
バ100は、アドレス選択回路405及び入力データ選
択回路406によって、符号構成に応じたインターリー
ブ処理及び遅延処理をともに考慮して、記憶回路407
1,4072,・・・,40716に対するアドレスデータ
及びデータの分配を行い、出力データ選択回路408に
よって、所望のデータを出力する。[1041] As a specific example of this, first, FIGS.
1 is conceivable. That is, the interleaver 100 uses the address selection circuit 405 and the input data selection circuit 406 to consider both the interleave processing and the delay processing according to the code configuration, and
1, 407 2, ..., perform the distribution of address data and data for 407 16, by the output data selection circuit 408, and outputs the desired data.
【1042】このようにすることによって、インターリ
ーバ100は、インターリーブ用の記憶回路と遅延用の
記憶回路とを個別に備える必要がなく、最低限数の記憶
回路を備えればよく、回路規模の削減を図ることができ
る。[1042] By doing so, the interleaver 100 does not need to separately include an interleave storage circuit and a delay storage circuit, and only needs to include a minimum number of storage circuits, and the circuit scale is reduced. Reduction can be achieved.
【1043】6−3 クロック阻止信号による記憶回路
の動作制御 上述したように、インターリーバ100は、少なくとも
RAMを有する複数の記憶回路4071,4072,・・
・,40716を備え、これらの記憶回路407 1,40
72,・・・,40716を用いて、インターリーブ処理
及び遅延処理を行う。この場合、記憶回路4071,4
072,・・・,40716は、それぞれ、通常、クロッ
ク信号が入力される度に、データの書き込み及び/又は
読み出しといった動作を行う。[1043]6-3 Memory circuit using clock blocking signal
Operation control As described above, the interleaver 100 has at least
Plural storage circuits 407 having RAM1, 407Two, ...
・, 40716And these storage circuits 407 1, 40
7Two, ..., 40716Interleave processing using
And delay processing. In this case, the storage circuit 4071, 4
07Two, ..., 40716Are usually
Every time a clock signal is input, data is written and / or
An operation such as reading is performed.
【1044】このようなインターリーバ100において
は、実際には、不使用の記憶回路が存在する場合があ
る。具体的には、先に図56に示した例では、記憶回路
407 6,4078におけるRAMD06,D08が不使
用のRAMとして存在し、先に図60に示した例では、
記憶回路4076,4078,40710,40712におけ
るRAMD06,D08,D10,D12が不使用のR
AMとして存在する。[1044] In such an interleaver 100,
May actually have unused storage circuits.
You. Specifically, in the example shown in FIG.
407 6, 4078RAMD06 and D08 are unused
For example, in the example shown in FIG.
Storage circuit 4076, 4078, 407Ten, 40712Smell
RAMs D06, D08, D10, and D12 are unused R
Exists as AM.
【1045】そこで、インターリーバ100は、アドレ
ス選択回路405によって、入力されたクロック信号を
阻止するためのクロック阻止信号IHを発生し、このク
ロック阻止信号IHを不使用の記憶回路に与えることに
よって、当該不使用の記憶回路における書き込み及び/
又は読み出しを含む一切の動作を停止させる。[1045] The interleaver 100 generates a clock inhibition signal IH for inhibiting the input clock signal by the address selection circuit 405, and applies the clock inhibition signal IH to an unused storage circuit. Writing and / or writing in the unused storage circuit
Alternatively, all operations including reading are stopped.
【1046】より具体的には、インターリーバ100に
おいては、複数の記憶回路4071,4072,・・・,
40716のうち、使用する記憶回路を、アドレス方向で
分割して決定する。そして、インターリーバ100は、
アドレス選択回路405によって、書き込みアドレス及
び/又は読み出しアドレスに該当しない記憶回路に対す
るクロック阻止信号IHを発生し、このクロック阻止信
号IHを当該記憶回路に与える。More specifically, in the interleaver 100, a plurality of storage circuits 407 1 , 407 2 ,.
407 16 Of, a storage circuit for use is determined by dividing the address direction. And the interleaver 100
The address selection circuit 405 generates a clock inhibition signal IH for a storage circuit that does not correspond to a write address and / or a read address, and applies the clock inhibition signal IH to the storage circuit.
【1047】このように、インターリーバ100は、使
用する記憶回路をアドレス方向で分割し、クロック阻止
信号IHをアクティブにする機構を設けることによっ
て、不使用の記憶回路の動作を停止させることができ
る。したがって、要素復号器50は、全ての記憶回路4
071,4072,・・・,40716を全てのクロック信
号に応じて動作せる必要がなく、記憶回路の動作率を下
げることができ、結果として、消費電力を下げることが
できる。As described above, the interleaver 100 can stop the operation of the unused storage circuit by dividing the storage circuit to be used in the address direction and providing the mechanism for activating the clock inhibition signal IH. . Therefore, the element decoder 50 can store all the storage circuits 4
07 1, 407 2, ..., it is not necessary to operate in accordance with any of the clock signals 407 16, it is possible to lower the operating ratio of the memory circuit, as a result, it is possible to reduce the power consumption.
【1048】6−4 デインターリーブ機能 上述したように、インターリーバ100は、インターリ
ーブ処理とデインターリーブ処理との両者を行うことが
できる。 6-4 Deinterleaving Function As described above, the interleaver 100 can perform both interleaving processing and deinterleaving processing.
【1049】ところで、一般には、インターリーブ処理
を行う際には、シーケンシャルなアドレスデータを用い
て、記憶回路に対するデータの書き込みを行い、ランダ
ムなアドレスデータを用いて、記憶回路からのデータの
読み出しを行う。一方、デインターリーブ処理を行う際
には、読み出し用のアドレスデータを生成するために、
インターリーブ処理で用いたアドレスデータを逆変換す
る必要がある。そのため、繰り返し復号を行う場合に
は、デインターリーブ処理で用いたアドレスデータをイ
ンターリーブ処理に用いるための変換用のアドレスデー
タと、インターリーブ処理で用いたアドレスデータをデ
インターリーブ処理に用いるための逆変換用のアドレス
データとの、2通りのアドレスデータを個別に保持する
必要があり、回路規模を圧迫する虞がある。By the way, generally, when performing the interleave processing, data is written to the storage circuit using sequential address data, and data is read from the storage circuit using random address data. . On the other hand, when performing deinterleaving processing, in order to generate address data for reading,
It is necessary to reversely convert the address data used in the interleaving process. Therefore, when iterative decoding is performed, the address data used in the deinterleaving process is used for conversion in order to use the address data used in the interleaving process, and the address data used in the interleaving process is used for inverse conversion in order to use the address data in the deinterleaving process. It is necessary to hold two types of address data separately from each other, and there is a possibility that the circuit scale will be reduced.
【1050】そこで、インターリーバ100は、デイン
ターリーブ処理を行う際には、インターリーブ処理に用
いる読み出し用のアドレスデータを、書き込み用のアド
レスデータとして用い、シーケンシャルなアドレスデー
タを用いて読み出すことによって、インターリーブ処理
とデインターリーブ処理との間で同一のアドレスデータ
を共用する。[1050] Therefore, when performing the deinterleave processing, the interleaver 100 uses the read address data used for the interleave processing as the write address data, and reads out using the sequential address data, thereby obtaining the interleave. The same address data is shared between the processing and the deinterleaving processing.
【1051】具体的には、インターリーバ100は、上
述したように、インターリーブ処理を行う場合には、制
御回路400によりシーケンシャルなアドレスデータで
ある書き込みアドレスデータIWAを発生し、この書き
込みアドレスデータIWAを用いて、記憶回路40
71,4072,・・・,40716に対するデータの書き
込みを行うとともに、制御回路400によりシーケンシ
ャルなアドレスデータIAAを発生し、このアドレスデ
ータIAAに基づいて、ランダムなアドレスデータであ
る読み出しアドレスデータADAをアドレス用記憶回路
110から読み出し、この読み出しアドレスデータAD
Aを用いて、記憶回路4071,4072,・・・,40
716からのデータの読み出しを行う。[1051] Specifically, as described above, when performing the interleave processing, the interleaver 100 generates the write address data IWA, which is sequential address data, by the control circuit 400, and transfers the write address data IWA. Using the storage circuit 40
7 1, 407 2, ..., performs writing of data to 407 16, a sequential address data IAA generated by the control circuit 400, on the basis of the address data IAA, read address data is a random address data ADA is read from the address storage circuit 110, and the read address data AD is read.
A, the storage circuits 407 1 , 407 2 ,.
Reading data from 7 16.
【1052】一方、インターリーバ100は、上述した
ように、デインターリーブ処理を行う場合には、制御回
路400によりシーケンシャルなアドレスデータIAA
を発生し、このアドレスデータIAAに基づいて、ラン
ダムなアドレスデータである読み出しアドレスデータA
DAをアドレス用記憶回路110から読み出し、この読
み出しアドレスデータADAを用いて、記憶回路407
1,4072,・・・,40716に対するデータの書き込
みを行うとともに、制御回路400によりシーケンシャ
ルなアドレスデータである書き込みアドレスデータIW
Aを発生し、この書き込みアドレスデータIWAを用い
て、記憶回路4071,4072,・・・,40716から
のデータの読み出しを行う。[1052] On the other hand, as described above, the interleaver 100 performs sequential address data IAA by the control circuit 400 when performing the deinterleave processing.
And the read address data A, which is random address data, is generated based on the address data IAA.
DA is read from the address storage circuit 110, and using the read address data ADA, the storage circuit 407 is read.
1, 407 2, ..., 407 performs writing of data to 16, the control circuit 400 is a sequential address data write address data IW
It generates A, by using the write address data IWA, performs the storage circuit 407 1, 407 2, ..., the read data from 407 16.
【1053】このように、インターリーバ100は、イ
ンターリーブ処理とデインターリーブ処理との間で同一
のアドレスデータを共用し、このアドレスデータを、イ
ンターリーブ処理とデインターリーブ処理とに応じて切
り替える。換言すれば、インターリーバ100は、制御
回路400によって、インターリーブ処理に用いる読み
出し用のアドレスデータを、デインターリーブ処理に用
いる書き込み用のアドレスデータとして用いるように切
り替えるとともに、デインターリーブ処理に用いる読み
出し用のアドレスデータを、インターリーブ処理に用い
る書き込み用のアドレスデータとして用いるように切り
替える。[1053] As described above, the interleaver 100 shares the same address data between the interleave processing and the deinterleave processing, and switches the address data according to the interleave processing and the deinterleave processing. In other words, the interleaver 100 causes the control circuit 400 to switch the read address data used for the interleave process to be used as the write address data used for the deinterleave process, and to switch the read address data used for the deinterleave process. The address data is switched to be used as write address data used for the interleave processing.
【1054】このようなアドレスデータの切り替えを行
う制御回路400は、簡略化すると例えば図96に示す
構成として表すことができる。すなわち、制御回路40
0は、書き込み用のアドレスデータを発生する書き込み
アドレス発生回路601と、読み出し用のアドレスデー
タを発生する読み出しアドレス発生回路602と、2つ
のセレクタ6031,6032とを有するものとして表さ
れる。A control circuit 400 for switching such address data can be represented, for example, as a configuration shown in FIG. 96 in a simplified manner. That is, the control circuit 40
0, the write address generator circuit 601 for generating address data for writing, a read address generating circuit 602 for generating address data for reading, expressed as having a 2 and two selectors 603 1, 603.
【1055】制御回路400は、書き込みアドレス発生
回路601によって、書き込み用のシーケンシャルなア
ドレスデータを発生し、セレクタ6031,6032に供
給するとともに、読み出しアドレス発生回路602によ
って、読み出し用のシーケンシャルなアドレスデータを
発生し、セレクタ6031,6032に供給する。そし
て、セレクタ6031,6032は、インターリーブモー
ド信号CDINに基づいて、書き込みアドレス発生回路
601から供給されるアドレスデータと、読み出しアド
レス発生回路602から供給されるアドレスデータとの
うち、一方を選択する。[1055] The control circuit 400, the write address generator circuit 601 generates sequential address data for writing, and supplies to the selector 603 1, 603 2, by the read address generating circuit 602, the sequential address for reading the data generated and supplied to the selector 603 1, 603 2. The selector 603 1, 603 2, based on the interleave mode signal CDIN, the address data supplied from the write address generating circuit 601, among the address data supplied from the read address generating circuit 602, selects one .
【1056】具体的には、セレクタ6031は、インタ
ーリーブモード信号CDINが、当該インターリーバ1
00がインターリーブ処理を行う旨を指示するものであ
った場合には、書き込みアドレス発生回路601から供
給されるアドレスデータを選択し、書き込みアドレスデ
ータIWAとして、インターリーブアドレス変換回路4
03に供給する。また、セレクタ6032は、インター
リーブモード信号CDINが、当該インターリーバ10
0がインターリーブ処理を行う旨を指示するものであっ
た場合には、読み出しアドレス発生回路602から供給
されるアドレスデータを選択し、アドレスデータIAA
として、アドレス用記憶回路110及びインターリーブ
アドレス変換回路403に供給する。[1056] Specifically, the selector 603 1, interleave mode signal CDIN is, the interleaver 1
When 00 indicates that interleave processing is to be performed, the address data supplied from the write address generation circuit 601 is selected, and as the write address data IWA, the interleave address conversion circuit 4
03. The selector 603 2 outputs the interleave mode signal CDIN to the interleaver 10.
If 0 indicates that interleave processing is to be performed, the address data supplied from the read address generation circuit 602 is selected, and the address data IAA is selected.
To the address storage circuit 110 and the interleave address conversion circuit 403.
【1057】一方、セレクタ6031は、インターリー
ブモード信号CDINが、当該インターリーバ100が
デインターリーブ処理を行う旨を指示するものであった
場合には、読み出しアドレス発生回路602から供給さ
れるアドレスデータを選択し、書き込みアドレスデータ
IWAとして、インターリーブアドレス変換回路403
に供給する。また、セレクタ6032は、インターリー
ブモード信号CDINが、当該インターリーバ100が
デインターリーブ処理を行う旨を指示するものであった
場合には、書き込みアドレス発生回路601から供給さ
れるアドレスデータを選択し、アドレスデータIAAと
して、アドレス用記憶回路110及びインターリーブア
ドレス変換回路403に供給する。[1057] On the other hand, the selector 603 1, interleave mode signal CDIN is, when the interleaver 100 has been to instructs to perform deinterleaving, the address data supplied from the read address generating circuit 602 Selected, and as the write address data IWA, the interleave address conversion circuit 403
To supply. The selector 603 2, interleave mode signal CDIN is, when the interleaver 100 has been to instructs the performing deinterleaving selects the address data supplied from the write address generating circuit 601, The address data IAA is supplied to the address storage circuit 110 and the interleave address conversion circuit 403.
【1058】このように、インターリーバ100は、イ
ンターリーブ処理とデインターリーブ処理との間で共用
するアドレスデータを、制御回路400により切り替え
ることによって、回路の簡略化及び規模削減を図ること
ができる。As described above, the interleaver 100 can simplify the circuit and reduce the scale by switching the address data shared between the interleave processing and the deinterleave processing by the control circuit 400.
【1059】6−5 書き込みアドレス及び読み出しア
ドレスの発生 書き込みアドレスと読み出しアドレスとを発生する際に
は、通常、カウンタによりカウントアップしていくこと
によって、シーケンシャルなアドレスデータを発生す
る。ここで、書き込みアドレス用のカウンタと読み出し
アドレス用のカウンタとを共用した場合には、記憶回路
に対する次のフレームの書き込みを開始するまでは、記
憶回路からのデータの読み出しを開始することができな
い。[1059] 6-5 Write Address and Read Address
When a write address and a read address are generated, sequential address data is usually generated by counting up with a counter. Here, when the write address counter and the read address counter are shared, data reading from the storage circuit cannot be started until writing of the next frame to the storage circuit is started.
【1060】すなわち、インターリーバは、書き込みア
ドレス用のカウンタと読み出しアドレス用のカウンタと
を共用した場合には、図97に示すように、Aで示すイ
ンターリーブ開始位置信号が入力されると、バンクAの
記憶回路に対するデータの書き込みが行われる。続い
て、インターリーバは、Bで示す次のインターリーブ開
始位置信号が入力されると、バンクAの記憶回路に記憶
されているデータの読み出しが行われるとともに、バン
クBの記憶回路に対するデータの書き込みが行われる。
同様に、インターリーバは、Cで示す次のインターリー
ブ開始位置信号が入力されると、バンクBの記憶回路に
記憶されているデータの読み出しが行われるとともに、
バンクAの記憶回路に対するデータの書き込みが行われ
る。[1060] That is, when the interleaver shares the counter for the write address and the counter for the read address, as shown in FIG. 97, when the interleave start position signal indicated by A is inputted, the bank A Is written to the storage circuit of FIG. Subsequently, when the next interleave start position signal indicated by B is input, the interleaver reads data stored in the storage circuit of bank A and writes data to the storage circuit of bank B. Done.
Similarly, when the next interleave start position signal indicated by C is input, the interleaver reads out the data stored in the storage circuit of the bank B,
Data is written to the storage circuit of the bank A.
【1061】このように、インターリーバは、書き込み
アドレス用のカウンタと読み出しアドレス用のカウンタ
とを共用した場合には、記憶回路に対する次のフレーム
の書き込みの開始と同時に、記憶回路からのデータの読
み出しを開始する。[1061] As described above, when the interleaver shares the counter for the write address and the counter for the read address, the interleaver reads data from the storage circuit simultaneously with the start of writing of the next frame to the storage circuit. To start.
【1062】ここで、一般には、外部から入力されるフ
レームの入力タイミングは変化し、フレームが一定間隔
でインターリーバに入力されるとは限らない。すなわ
ち、インターリーバは、通常、次のフレームが入力され
るタイミングを把握することなく、動作する必要があ
る。Here, generally, the input timing of a frame input from the outside changes, and the frame is not always input to the interleaver at a constant interval. That is, the interleaver usually needs to operate without knowing the timing at which the next frame is input.
【1063】このような状況の下で繰り返し復号を行う
ことを考慮した場合には、外部情報にインターリーブを
施すとともに、受信値を遅延させる必要があるが、イン
ターリーバにおいては、受信値の入力タイミングがフレ
ーム毎に異なることから、遅延量の差異が生じることが
ある。すなわち、インターリーバにおいては、同図にお
いて、A,Bで示す2つのインターリーブ開始位置信号
間の時間と、B,Cで示す2つのインターリーブ開始位
置信号間の時間とが異なることによって、受信値の遅延
量が異なることがある。この場合、インターリーバにお
いては、遅延させる受信値の入力タイミングを合わせる
ことが困難であることから、繰り返し復号を実現するた
めに複雑な処理を要することになる。[1063] In consideration of performing repetitive decoding under such a circumstance, it is necessary to interleave the external information and to delay the reception value. However, in the interleaver, the input timing of the reception value is required. Is different for each frame, so that a difference in delay amount may occur. That is, in the interleaver, the time between the two interleave start position signals indicated by A and B and the time between the two interleave start position signals indicated by B and C are different in FIG. The amount of delay may be different. In this case, since it is difficult for the interleaver to match the input timing of the reception value to be delayed, complicated processing is required to realize iterative decoding.
【1064】そこで、インターリーバ100は、書き込
みアドレス用のカウンタと読み出しアドレス用のカウン
タとを個別に設けることによって、記憶回路に対するデ
ータの書き込みが終了した後、直ちにデータの読み出し
を開始する構成とする。The interleaver 100 has a configuration in which a counter for a write address and a counter for a read address are separately provided, so that the data read operation is started immediately after the data write to the storage circuit is completed. .
【1065】具体的には、インターリーバ100は、図
98に示すように、Aで示すインターリーブ開始位置信
号TISが入力されると、制御回路400によって、書
き込みアドレス用のカウンタをカウントアップし、バン
クAの記憶回路に対するデータの書き込みを行うと、直
ちに読み出しアドレス用のカウンタをカウントアップ
し、記憶したデータの読み出しを行う。続いて、インタ
ーリーバ100は、Bで示す次のインターリーブ開始位
置信号TISが入力されると、制御回路400によっ
て、書き込みアドレス用のカウンタをカウントアップ
し、バンクAの記憶回路に対するデータの書き込みを行
うと、直ちに読み出しアドレス用のカウンタをカウント
アップし、記憶したデータの読み出しを行う。同様に、
インターリーバ100は、Cで示す次のインターリーブ
開始位置信号TISが入力されると、書き込みアドレス
用のカウンタをカウントアップし、バンクAの記憶回路
に対するデータの書き込みを行うと、直ちに読み出しア
ドレス用のカウンタをカウントアップし、記憶したデー
タの読み出しを行う。Specifically, as shown in FIG. 98, when the interleave start position signal TIS indicated by A is inputted, the interleaver 100 counts up the write address counter by the control circuit 400, and As soon as data is written to the storage circuit A, the read address counter is counted up and the stored data is read. Subsequently, when the next interleave start position signal TIS indicated by B is input, the interleaver 100 counts up a write address counter by the control circuit 400 and writes data to the storage circuit of the bank A. Then, the counter for the read address is immediately counted up and the stored data is read. Similarly,
When the next interleave start position signal TIS indicated by C is input, the interleaver 100 counts up the counter for the write address, and immediately writes the data to the storage circuit of the bank A. And the stored data is read out.
【1066】このように、インターリーバ100は、書
き込みアドレス用のカウンタと読み出しアドレス用のカ
ウンタとを個別に設けることによって、記憶回路に対す
るデータの書き込みが終了すると、直ちにデータの読み
出しを開始することができる。すなわち、インターリー
バ100は、A,Bで示す2つのインターリーブ開始位
置信号TISの間の時間と、B,Cで示す2つのインタ
ーリーブ開始位置信号TISの間の時間とが異なる場合
であっても、遅延量を常にインターリーブ長分に固定す
ることができ、遅延させる受信値の入力タイミングを合
わせることが容易となる。As described above, by providing the write address counter and the read address counter separately, the interleaver 100 can immediately start reading data when writing of data to the storage circuit is completed. it can. That is, the interleaver 100 is configured such that even if the time between two interleave start position signals TIS indicated by A and B is different from the time between two interleave start position signals TIS indicated by B and C, The amount of delay can always be fixed to the interleave length, and it becomes easy to match the input timing of the received value to be delayed.
【1067】6−6 インターリーブ長分の遅延機能 “6−5”に示したように、書き込みアドレス用のカウ
ンタと読み出しアドレス用のカウンタとを個別に設けた
場合には、インターリーバ100は、受信値を遅延させ
る際に、記憶回路からのデータの読み出し順序を、記憶
回路に対するデータの書き込み順序と同一にする。すな
わち、インターリーバ100は、受信値を遅延させる際
には、読み出しアドレスを、書き込みアドレスと同一に
する。 6-6. As shown in the delay function “6-5” for the interleave length , when the write address counter and the read address counter are separately provided, the interleaver 100 When the value is delayed, the order of reading data from the storage circuit is the same as the order of writing data to the storage circuit. That is, when delaying the received value, the interleaver 100 makes the read address the same as the write address.
【1068】このようにすることによって、インターリ
ーバ100は、インターリーブ長分の遅延を実現するこ
とができる。特に、インターリーバ100は、読み出し
アドレス用のカウンタと、書き込みアドレス用のカウン
タとを、ともにカウントアップし、シーケンシャルなア
ドレスデータを発生することによって、容易にインター
リーブ長分の遅延を実現することができる。By doing so, interleaver 100 can realize a delay corresponding to the interleave length. In particular, the interleaver 100 can easily realize a delay corresponding to the interleave length by counting up both a read address counter and a write address counter and generating sequential address data. .
【1069】インターリーバ100は、このような容易
な手法を採用することで、例えば、繰り返し回数を変更
した実験を行う場合には、要素復号器を複数連接するだ
けで、全体の復号遅延を変化させることなく、繰り返し
回数を変更した繰り返し復号を行うことが可能となる。The interleaver 100 adopts such an easy method. For example, when performing an experiment in which the number of repetitions is changed, the interleaver 100 changes the entire decoding delay only by connecting a plurality of element decoders. It is possible to perform iterative decoding in which the number of repetitions is changed without causing the repetition.
【1070】6−7 アドレス空間の利用方法 複数シンボルを入力し、複数シンボルを出力するインタ
ーリーブを行う際のアドレスの表現手法に関する特徴で
ある。[1070] 6-7 Usage of Address Space [1070] This is a feature relating to an address expression method when performing interleaving in which a plurality of symbols are input and a plurality of symbols are output.
【1071】通常、記憶回路におけるRAMに対して
は、連続的なアドレスを割り当て、この連続的なアドレ
ス空間を用いてデータの書き込みを行う。ここで、複数
シンボルを入力し、複数シンボルを出力するインターリ
ーブを行う際に、複数の記憶回路におけるRAMに対し
て、連続的なアドレスを割り当てることを考える。Normally, a continuous address is assigned to the RAM in the storage circuit, and data is written using this continuous address space. Here, when performing interleaving in which a plurality of symbols are input and a plurality of symbols are output, it is considered that continuous addresses are assigned to RAMs in a plurality of storage circuits.
【1072】例えば、入力シンボルとして3シンボルの
データを入力し、出力シンボルとして3シンボルのデー
タを出力するようなインターリーブを行う場合であっ
て、9個の記憶回路のRAM0,RAM1,RAM2,
RAM3,RAM4,RAM5,RAM6,RAM7,
RAM8を用いてインターリーブを行う場合には、図9
9に示すように、RAM0,RAM3,RAM6に対し
ては、0シンボル目のデータI0(=I0[0],I0
[1],I0[2],・・・,I0[31])が、各タ
イムスロット毎にワード方向に順次書き込まれ、RAM
1,RAM4,RAM7に対しては、1シンボル目のデ
ータI1(=I1[0],I1[1],I1[2],・
・・,I1[31])が、各タイムスロット毎にワード
方向に順次書き込まれ、RAM2,RAM5,RAM8
に対しては、2シンボル目のデータI2(=I2
[0],I2[1],I2[2],・・・,I2[3
1])が、各タイムスロット毎にワード方向に順次書き
込まれる。そして、RAM0,RAM1,RAM2から
は、1系統のインターリーバ出力データIIO0が読み
出され、RAM3,RAM4,RAM5からは、他の1
系統のインターリーバ出力データIIO1が読み出さ
れ、RAM6,RAM7,RAM8からは、さらに他の
1系統のインターリーバ出力データIIO2が読み出さ
れる。For example, in a case where interleaving is performed such that data of three symbols is input as input symbols and data of three symbols is output as output symbols, RAM0, RAM1, RAM2, and RAM9 of nine storage circuits are used.
RAM3, RAM4, RAM5, RAM6, RAM7,
When performing interleaving using the RAM 8, FIG.
As shown in FIG. 9, data I0 (= I0 [0], I0) of the 0th symbol is stored in RAM0, RAM3, and RAM6.
[1], I0 [2],..., I0 [31]) are sequentially written in the word direction for each time slot,
1, RAM4 and RAM7, data I1 of the first symbol (= I1 [0], I1 [1], I1 [2],.
.., I1 [31]) are sequentially written in the word direction for each time slot, and RAM2, RAM5, RAM8
, The data I2 of the second symbol (= I2
[0], I2 [1], I2 [2],..., I2 [3
1)) are sequentially written in the word direction for each time slot. Then, one system of interleaver output data IIO0 is read from RAM0, RAM1, and RAM2, and the other one is read from RAM3, RAM4, and RAM5.
The interleaver output data IIO1 of one system is read, and another interleaver output data IIO2 of another system is read from the RAM 6, RAM7, and RAM8.
【1073】このとき、図100に示すように、データ
を書き込む際には、RAM0,RAM3,RAM6に対
して、それぞれ、例えば0乃至31までの連続的なアド
レスが割り当てられるものとすると、RAM1,RAM
4,RAM7には、それぞれ、32乃至63までの連続
的なアドレスが割り当てられ、さらに、RAM2,RA
M5,RAM8には、それぞれ、64乃至95までの連
続的なアドレスが割り当てられる。At this time, as shown in FIG. 100, when writing data, it is assumed that continuous addresses from 0 to 31 are assigned to RAM0, RAM3, and RAM6, respectively. RAM
4 and RAM7 are assigned continuous addresses of 32 to 63, respectively.
The M5 and the RAM 8 are assigned continuous addresses from 64 to 95, respectively.
【1074】これは、インターリーブ長を可変にする場
合等において各RAMの全ての記憶領域にデータが記憶
されない場合であっても、同様である。This is the same even when data is not stored in all storage areas of each RAM when the interleave length is made variable.
【1075】例えば、RAM0,RAM1,RAM2,
RAM3,RAM4,RAM5,RAM6,RAM7,
RAM8は、それぞれ、同図に示した例では、32タイ
ムスロット分のインターリーブ長のインターリーブを行
うことができるが、インターリーブ長を10タイムスロ
ット分とした場合には、例えば図101に示すように、
RAM0,RAM3,RAM6に対しては、それぞれ、
32タイムスロット分の全記憶領域のうち、0シンボル
目のデータI0(=I0[0],I0[1],I0
[2],・・・,I0[9])が、各タイムスロット毎
にワード方向に順次書き込まれ、残りの記憶領域にはデ
ータが書き込まれない。また、RAM1,RAM4,R
AM7に対しては、それぞれ、32タイムスロット分の
全記憶領域のうち、1シンボル目のデータI1(=I1
[0],I1[1],I1[2],・・・,I1
[9])が、各タイムスロット毎にワード方向に順次書
き込まれ、残りの記憶領域にはデータが書き込まれな
い。さらに、RAM2,RAM5,RAM8に対して
は、それぞれ、32タイムスロット分の全記憶領域のう
ち、2シンボル目のデータI2(=I2[0],I2
[1],I2[2],・・・,I2[31])が、各タ
イムスロット毎にワード方向に順次書き込まれ、残りの
記憶領域にはデータが書き込まれない。[1075] For example, RAM0, RAM1, RAM2,
RAM3, RAM4, RAM5, RAM6, RAM7,
In the example shown in the figure, the RAM 8 can perform interleaving with an interleave length of 32 time slots, but when the interleave length is set to 10 time slots, for example, as shown in FIG.
For RAM0, RAM3, and RAM6,
In the entire storage area for 32 time slots, data I0 of the 0th symbol (= I0 [0], I0 [1], I0
[2],..., I0 [9]) are sequentially written in the word direction for each time slot, and no data is written to the remaining storage areas. RAM1, RAM4, R
For AM7, the data I1 (= I1) of the first symbol in the entire storage area for 32 time slots, respectively.
[0], I1 [1], I1 [2],..., I1
[9]) is sequentially written in the word direction for each time slot, and no data is written to the remaining storage areas. Furthermore, for the RAM2, RAM5, and RAM8, the data I2 (= I2 [0], I2) of the second symbol in the entire storage area for 32 time slots, respectively.
[1], I2 [2],..., I2 [31]) are sequentially written in the word direction for each time slot, and no data is written to the remaining storage areas.
【1076】このとき、図102に示すように、データ
を書き込む際には、RAM0,RAM3,RAM6に対
して、それぞれ、例えば0乃至9までの連続的なアドレ
スが割り当てられ、RAM1,RAM4,RAM7に
は、それぞれ、10乃至19までの連続的なアドレスが
割り当てられ、さらに、RAM2,RAM5,RAM8
には、それぞれ、20乃至29までの連続的なアドレス
が割り当てられるといったように、物理的に異なる複数
のRAMにわたって連続的なアドレスが割り当てられ
る。At this time, as shown in FIG. 102, when writing data, continuous addresses from 0 to 9 are assigned to RAM0, RAM3 and RAM6, respectively, Are assigned consecutive addresses from 10 to 19, respectively.
Are assigned continuous addresses across a plurality of physically different RAMs, such as 20 to 29 consecutive addresses.
【1077】しかしながら、このようなアドレス空間を
用いて、RAMに対するデータの書き込みを行った場合
には、データを読み出す際に、タイムスロットと入力シ
ンボルとの組み合わせを示すアドレスへの変換を行う必
要がある。例えば、同図に示すRAM0,RAM1,R
AM2の中から、“12”のアドレス空間に記憶されて
いるデータを読み出す際には、“12”というアドレス
を示す情報から、“1シンボル目の2タイムスロット”
という情報への変換が必要となる。However, when data is written to the RAM using such an address space, it is necessary to perform conversion to an address indicating a combination of a time slot and an input symbol when reading data. is there. For example, RAM0, RAM1, and R shown in FIG.
When reading data stored in the address space of “12” from AM2, the information indicating the address of “12” is used to read “2nd time slot of the first symbol”.
It is necessary to convert to information.
【1078】そのため、各RAMに対して連続的なアド
レスを割り当ててデータの書き込みを行う場合には、デ
ータの読み出しの際にアドレスの変換を行うための変換
回路を設ける必要がある。特に、シンボル数が2のべき
乗でない場合には、アドレスの変換作業は複雑なものと
なる。[1078] Therefore, when data is written by assigning continuous addresses to each RAM, it is necessary to provide a conversion circuit for converting addresses when reading data. In particular, if the number of symbols is not a power of 2, the address conversion operation becomes complicated.
【1079】そこで、インターリーバ100は、置換先
のアドレスを、入力シンボルの情報と、各シンボル毎の
タイムスロットの情報との組み合わせで与える。Therefore, interleaver 100 gives the address of the replacement destination as a combination of the input symbol information and the time slot information for each symbol.
【1080】具体的には、インターリーバ100は、上
述したように、例えば、入力シンボルとして3シンボル
のデータを入力し、出力シンボルとして3シンボルのデ
ータを出力するようなインターリーブを行う場合であっ
て、9個の記憶回路のRAM0,RAM1,RAM2,
RAM3,RAM4,RAM5,RAM6,RAM7,
RAM8を用いて32タイムスロット分のインターリー
ブ長のインターリーブを行う場合には、制御回路400
によって、例えば図103に示すように、データを書き
込む際に、RAM0,RAM3,RAM6に対して、そ
れぞれ、0−0,0−1,0−2,・・・,0−31と
いったように、各タイムスロットを示す情報と0シンボ
ル目であることを示す情報との組み合わせを、アドレス
として与える。また、インターリーバ100は、RAM
1,RAM4,RAM7に対して、それぞれ、1−0,
1−1,1−2,・・・,1−31といったように、各
タイムスロットを示す情報と1シンボル目であることを
示す情報との組み合わせを、アドレスとして与える。さ
らに、インターリーバ100は、RAM2,RAM5,
RAM8に対して、それぞれ、2−0,2−1,2−
2,・・・,2−31といったように、各タイムスロッ
トを示す情報と2シンボル目であることを示す情報との
組み合わせを、アドレスとして与える。More specifically, as described above, interleaver 100 performs interleaving in which, for example, data of three symbols is input as input symbols and data of three symbols is output as output symbols. , RAM0, RAM1, RAM2 of the nine storage circuits
RAM3, RAM4, RAM5, RAM6, RAM7,
When performing interleaving with an interleave length of 32 time slots using the RAM 8, the control circuit 400
For example, as shown in FIG. 103, when data is written, RAM 0, RAM 3 and RAM 6 are respectively written as 0-0, 0-1, 0-2,. A combination of information indicating each time slot and information indicating the 0th symbol is given as an address. Also, the interleaver 100 has a RAM
1, RAM4, and RAM7, respectively, 1-0,
A combination of information indicating each time slot and information indicating the first symbol, such as 1-1, 1-2,..., 1-31, is given as an address. Further, the interleaver 100 has RAM2, RAM5,
2-0, 2-1 and 2-
A combination of information indicating each time slot and information indicating the second symbol, such as 2, 2,..., 2-31, is given as an address.
【1081】実際には、同図に示すアドレスの割り当て
は、図100に示したアドレスの割り当てと等価なもの
である。例えば同図に示すRAM0,RAM1,RAM
2の中から、“34”のアドレス空間に記憶されている
データを読み出す場合を考える。この場合、“34”と
いうアドレスを示す情報は、7桁で2進数表記すると、
“0100010”と表される。ここで、上位2ビット
“01”は、1シンボル目であることを示し、下位5ビ
ット“00010”は、2タイムスロット目であること
を示すことがわかる。すなわち、図103に示したアド
レスの割り当ては、図100に示したアドレスの割り当
てと実質的には等価であり、データを読み出す際のアド
レスの変換作業は不要となる。[1081] Actually, the address assignment shown in the figure is equivalent to the address assignment shown in FIG. For example, RAM0, RAM1, RAM shown in FIG.
Consider a case where data stored in the address space of “34” is read out from the address space No. 2. In this case, the information indicating the address “34” is expressed in a 7-digit binary number.
It is represented as “0100010”. Here, it can be seen that the upper two bits “01” indicate the first symbol, and the lower five bits “00010” indicate the second time slot. That is, the address assignment shown in FIG. 103 is substantially equivalent to the address assignment shown in FIG. 100, and the operation of converting the address when reading data is unnecessary.
【1082】また、インターリーバ100は、例えばイ
ンターリーブ長を10タイムスロット分としたインター
リーブを行う場合には、例えば図104に示すように、
データを書き込む際に、RAM0,RAM3,RAM6
に対して、それぞれ、0−0,0−1,0−2,・・
・,0−9といったように、各タイムスロットを示す情
報と0シンボル目であることを示す情報との組み合わせ
を、アドレスとして与える。また、インターリーバ10
0は、RAM1,RAM4,RAM7に対して、それぞ
れ、1−0,1−1,1−2,・・・,1−9といった
ように、各タイムスロットを示す情報と1シンボル目で
あることを示す情報との組み合わせを、アドレスとして
与える。さらに、インターリーバ100は、RAM2,
RAM5,RAM8に対して、それぞれ、2−0,2−
1,2−2,・・・,2−9といったように、各タイム
スロットを示す情報と2シンボル目であることを示す情
報との組み合わせを、アドレスとして与える。[1082] If interleaver 100 performs interleaving with an interleave length of 10 time slots, for example, as shown in FIG.
When writing data, RAM0, RAM3, RAM6
, Respectively, 0-0, 0-1, 0-2,.
A combination of information indicating each time slot and information indicating the 0th symbol, such as 0-9, is given as an address. Also, interleaver 10
0 is information indicating each time slot and the first symbol, such as 1-0, 1-1, 1-2,..., 1-9, for RAM1, RAM4, and RAM7, respectively. Is given as an address. Further, the interleaver 100 has a RAM 2,
For RAM5 and RAM8, 2-0, 2-
A combination of information indicating each time slot and information indicating the second symbol, such as 1, 2,,..., 2-9, is given as an address.
【1083】同図に示すアドレスの割り当ては、図10
3に示したアドレスの割り当てと実質的は同一なもので
あることがわかる。そのため、インターリーバ100
は、インターリーブ長を可変にする場合等において各R
AMの全ての記憶領域にデータが記憶されない場合であ
っても、データを読み出す際のアドレスの変換作業を不
要とすることができる。[1083] The address assignment shown in FIG.
It can be seen that the assignment of addresses is substantially the same as that shown in FIG. Therefore, the interleaver 100
Is used when the interleave length is variable.
Even when data is not stored in all storage areas of the AM, it is possible to eliminate the need for address conversion work when reading data.
【1084】このように、インターリーバ100は、常
に置換先のアドレスを、入力シンボルの情報と、各シン
ボル毎のタイムスロットの情報との組み合わせで与える
ことによって、複数シンボルを入力し、複数シンボルを
出力するインターリーブを行う場合であって、インター
リーブ長を可変にする場合であっても、データを読み出
す際に、アドレスの変換作業を行う必要がないことか
ら、特別なアドレスの変換回路を設ける必要がなく、回
路規模の削減を図ることができる。As described above, interleaver 100 always inputs a plurality of symbols by giving the address of the replacement destination in combination of the information of the input symbol and the information of the time slot for each symbol. Even when performing interleaving for output and changing the interleave length, there is no need to perform address conversion work when reading data, so it is necessary to provide a special address conversion circuit. Therefore, the circuit scale can be reduced.
【1085】なお、インターリーバ100は、図103
及び図104に示したアドレスの割り当てに限らず、タ
イムスロットと入力シンボルとを識別可能な組み合わせ
であれば、いかなるものであってもよい。[1085] The interleaver 100 is the same as that shown in FIG.
In addition to the address assignment shown in FIG. 104, any combination may be used as long as the combination can identify the time slot and the input symbol.
【1086】6−8 パーシャルライト機能によるデー
タの書き込み及び読み出し 上述した記憶回路4071,4072,・・・,40716
に関する特徴である。[1086] 6-8 Data by Partial Write Function
407 16 , writing and reading of the above-mentioned storage circuits 407 1 , 407 2 ,.
It is a feature about.
【1087】上述したように、記憶回路407は、パー
シャルライト制御信号PWに基づいて、パーシャルライ
ト機能を有する。例えば、記憶回路407は、通常時に
は、図105(A)に示すように、(ビット数B)×
(ワード数W)の記憶容量を有するRAM424に対し
てBビットのデータが入出力されるが、パーシャルライ
トのRAMとして作用させる場合には、同図(B)に示
すように、(ビット数B/2)×(ワード数2W)の記
憶容量を有するRAM424に対してB/2ビットのデ
ータが入出力されるようなものとして擬似的に構成する
ことができる。[1087] As described above, the storage circuit 407 has a partial write function based on the partial write control signal PW. For example, the storage circuit 407 normally includes (the number of bits B) × as shown in FIG.
B-bit data is input / output to / from the RAM 424 having a storage capacity of (the number of words W). When the B-bit data is used as a RAM for partial write, as shown in FIG. / 2) × (number of words 2 W) A RAM 424 having a storage capacity of B / 2 bits can be input and output in a pseudo manner.
【1088】これは、通常、ビット数及びワード数のと
もに制限があるRAMをインターリーバに用いる場合に
は、インターリーブ長がRAMのワード数に応じて制限
されるためである。換言すれば、インターリーバ100
は、記憶回路407におけるRAM424を、パーシャ
ルライトのRAMとして作用させることによって、RA
M424における通常のワード数よりも長いインターリ
ーブ長のインターリーブ処理をも実現することができ
る。This is because the interleave length is usually limited according to the number of words in the RAM when a RAM having both the number of bits and the number of words is used for the interleaver. In other words, the interleaver 100
Operates the RAM 424 in the storage circuit 407 as a RAM for partial writes,
Interleave processing with an interleave length longer than the normal number of words in M424 can also be realized.
【1089】このとき、インターリーバ100には、例
えば16ビットといったRAMがパーシャルライト機能
時ではない通常時におけるビット数のデータが入力され
ることから、パーシャルライト機能時には、入力される
16ビットのデータのうち、所望の8ビットのデータ毎
に切り替えてRAM424に与える必要がある。At this time, since the interleaver 100 receives 16-bit data of the number of bits in the normal state when the RAM is not in the partial write function, the input 16-bit data is used in the partial write function. Among them, it is necessary to provide the data to the RAM 424 by switching every desired 8-bit data.
【1090】そこで、インターリーバ100において
は、記憶回路407に対して入力されるデータを上位ビ
ットと下位ビットとに分割して2シンボルのデータと
し、パーシャルライト機能時には、これらの2シンボル
のデータのうち、常に同一のデータを選択するととも
に、読み出されたデータのうち、アドレスに該当するも
のが、常に出力するデータの同じ位置となるように、デ
ータを選択する。Therefore, in interleaver 100, the data input to storage circuit 407 is divided into upper bits and lower bits to form two-symbol data. When the partial write function is used, the data of these two symbols is Among them, the same data is always selected, and the data is selected such that the read data corresponding to the address is always at the same position of the output data.
【1091】具体的には、記憶回路407は、パーシャ
ルライト機能時には、以下のようにしてデータの書き込
み及び読み出しを行う。[1091] Specifically, at the time of the partial write function, the storage circuit 407 writes and reads data as follows.
【1092】すなわち、記憶回路407は、セレクタ4
21,422のそれぞれによって、アドレスデータAR
の最上位ビットの反転ビットIARと、アドレスデータ
ARの最上位ビットとを選択する。これにより、例え
ば、アドレスデータARの最上位ビットが“0”であっ
た場合には、データVIHは、8ビットデータ“111
11111”となり、データVILは、8ビットデータ
“00000000”となる。同様に、アドレスデータ
ARの最上位ビットが“1”であった場合には、データ
VIHは、8ビットデータ“00000000”とな
り、データVILは、8ビットデータ“1111111
1”となる。[1092] That is, the storage circuit 407 is provided with the selector 4
21 and 422, the address data AR
Of the most significant bit of the address data AR and the most significant bit of the address data AR. Thus, for example, when the most significant bit of the address data AR is “0”, the data VIH contains the 8-bit data “111”.
11111 ", and the data VIL becomes 8-bit data" 00000000. "Similarly, if the most significant bit of the address data AR is" 1 ", the data VIH becomes 8-bit data" 00000000. " The data VIL is 8-bit data “1111111”.
1 ".
【1093】ここで、データVIHは、RAM424の
記憶領域におけるビット方向の上位アドレスに対するデ
ータの書き込みを行うか否かを示すものであり、データ
VILは、RAM424の記憶領域におけるビット方向
の下位アドレスに対するデータの書き込みを行うか否か
を示すものである。記憶回路407は、これらのデータ
VIH,VILの各ビットが“0”のアドレスに対して
データを書き込むものとする。Here, the data VIH indicates whether or not to write data to the upper address in the bit direction in the storage area of the RAM 424, and the data VIL corresponds to the lower address in the bit direction in the storage area of the RAM 424. This indicates whether data is to be written. The storage circuit 407 writes data to an address where each bit of the data VIH and VIL is “0”.
【1094】これと同時に、記憶回路407は、セレク
タ423によって、データIRの下位8ビットのデータ
IR[7:0]を常に選択する。これにより、データI
は、データIR[7:0]が反復されたもの、すなわ
ち、I={IR1,IR0}={IR[7:0],IR
[7:0]}となる。At the same time, the storage circuit 407 causes the selector 423 to always select the lower 8 bits of data IR [7: 0] of the data IR. Thereby, the data I
Is a repetition of data IR [7: 0], that is, I = {IR1, IR0} = {IR [7: 0], IR
[7: 0]}.
【1095】そして、記憶回路407は、アドレスデー
タARの最上位ビットを除いたデータであるアドレスデ
ータIAと、データVIH,VILとに基づいて、RA
M424に対して、所定のワードにおける上位アドレス
又は下位アドレスのいずれか一方に、データIR[7:
0]を書き込む。すなわち、記憶回路407は、アドレ
スデータARの最上位ビットが“0”であった場合に
は、RAM424に対して、所定のワードにおける下位
アドレスにデータIR[7:0]を書き込み、アドレス
データARの最上位ビットが“1”であった場合には、
RAM424に対して、所定のワードにおける上位アド
レスにデータIR[7:0]を書き込む。[1095] The storage circuit 407 stores the RA based on the address data IA, which is data obtained by removing the most significant bit of the address data AR, and the data VIH and VIL.
For M424, the data IR [7:
0] is written. That is, when the most significant bit of the address data AR is “0”, the storage circuit 407 writes the data IR [7: 0] to the lower address of a predetermined word in the RAM 424, and Is the most significant bit of "1",
The data IR [7: 0] is written into the RAM 424 at an upper address in a predetermined word.
【1096】このように、記憶回路407は、パーシャ
ルライト機能時には、RAM424に対して、データI
Rの下位8ビットのデータIR[7:0]のみを書き込
む。[1096] As described above, the storage circuit 407 stores the data I in the RAM 424 during the partial write function.
Only the lower 8-bit data IR [7: 0] of R is written.
【1097】そして、記憶回路407は、アドレスデー
タARの最上位ビットを除いたデータであるアドレスデ
ータIAと、データVIH,VILとに基づいて、RA
M424から、上位アドレスに記憶されているデータを
データOHとして読み出すとともに、下位アドレスに記
憶されているデータをデータOLとして読み出し、セレ
クタ425,426により選択させることによって、デ
ータORを出力する。The storage circuit 407 stores the RA based on the address data IA, which is data obtained by removing the most significant bit of the address data AR, and the data VIH and VIL.
From M424, the data stored in the upper address is read out as data OH, and the data stored in the lower address is read out as data OL, and the selectors 425 and 426 select the data, thereby outputting the data OR.
【1098】このとき、データORは、常に、RAM4
24から読み出されたデータOH,OLのうち、アドレ
スに該当するものが、出力するデータの同じ位置となる
ように構成される。すなわち、データORは、データL
PDが“0”であった場合には、該当するアドレスがR
AM424における下位アドレスであることから、当該
下位アドレスから読み出されたデータOLを下位ビット
とし、上位アドレスから読み出されたデータOHを上位
ビットとし、OR={SOH,SOL}={OH,O
L}となる。同様に、データORは、データLPDが
“1”であった場合には、該当するアドレスがRAM4
24における上位アドレスであることから、当該上位ア
ドレスから読み出されたデータOHを下位ビットとし、
下位アドレスから読み出されたデータOLを上位ビット
とし、OR={SOH,SOL}={OL,OH}とな
る。At this time, the data OR is always stored in the RAM 4
Among the data OH and OL read from the data 24, the data corresponding to the address is configured to be at the same position of the data to be output. That is, the data OR is the data L
If PD is "0", the corresponding address is R
Since the address is the lower address in the AM 424, the data OL read from the lower address is set as the lower bit, the data OH read from the upper address is set as the upper bit, and OR = {SOH, SOL} = {OH, O
L}. Similarly, when the data LPD is "1", the corresponding address is stored in the RAM4.
24, the data OH read from the upper address is set as the lower bit,
The data OL read from the lower address is the upper bit, and OR = {SOH, SOL} = {OL, OH}.
【1099】このように、記憶回路407は、パーシャ
ルライト機能時には、常に、入力されたデータIRを上
位ビットと下位ビットとに分割して得られた下位ビット
のデータIR0をRAM424に書き込むとともに、常
に、RAM424から読み出されたデータのうち、アド
レスに該当するものを、出力するデータの下位ビットと
する。As described above, the storage circuit 407 always writes the lower bit data IR0 obtained by dividing the input data IR into the upper bit and the lower bit into the RAM 424 at the time of the partial write function. Of the data read from the RAM 424, the data corresponding to the address is set as the lower bits of the output data.
【1100】一方、パーシャルライト機能時ではなく、
通常時には、記憶回路407は、以下のようにしてデー
タの書き込み及び読み出しを行う。[1100] On the other hand, not at the time of the partial write function,
Normally, the memory circuit 407 writes and reads data as follows.
【1101】すなわち、記憶回路407は、セレクタ4
21,422のそれぞれによって、値が“0”であるビ
ットを選択する。これにより、例えば、データVIH,
VILは、常に8ビットデータ“00000000”と
なる。[1101] That is, the storage circuit 407 includes the selector 4
A bit having a value of “0” is selected by each of 21 and 422. Thereby, for example, the data VIH,
VIL is always 8-bit data “00000000”.
【1102】これと同時に、記憶回路407は、セレク
タ423によって、データIRの上位8ビットのデータ
IR[15:8]を常に選択する。これにより、データ
Iは、I={IR1,IR0}={IR[15:8],
IR[7:0]}となり、データIRそのものとなる。At the same time, the storage circuit 407 causes the selector 423 to always select the upper eight bits of data IR [15: 8] of the data IR. Thus, the data I becomes I = {IR1, IR0} = {IR [15: 8],
IR [7: 0]}, which is the data IR itself.
【1103】そして、記憶回路407は、データVI
H,VILが、ともに、“00000000”であるこ
とから、アドレスデータARの最上位ビットを除いたデ
ータであるアドレスデータIAと、データVIH,VI
Lとに基づいて、RAM424に対して、所定のワード
における上位アドレス及び下位アドレスの両者に、デー
タIを書き込む。すなわち、記憶回路407は、RAM
424に対して、所定のワードにおける上位アドレスに
データIR[15:8]を書き込み、下位アドレスにデ
ータIR[7:0]を書き込む。The storage circuit 407 stores the data VI
Since H and VIL are both “00000000”, the address data IA, which is the data excluding the most significant bit of the address data AR, and the data VIH and VI
Based on L, the data I is written into the RAM 424 at both the upper address and the lower address of a predetermined word. That is, the storage circuit 407
For 424, data IR [15: 8] is written to an upper address in a predetermined word, and data IR [7: 0] is written to a lower address.
【1104】このように、記憶回路407は、通常時に
は、RAM424に対して、データIRそのものを書き
込む。[1104] As described above, the storage circuit 407 normally writes the data IR itself to the RAM 424.
【1105】そして、記憶回路407は、アドレスデー
タARの最上位ビットを除いたデータであるアドレスデ
ータIAと、データVIH,VILとに基づいて、RA
M424から、上位アドレスに記憶されているデータを
データOHとして読み出すとともに、下位アドレスに記
憶されているデータをデータOLとして読み出し、セレ
クタ425,426により選択させることによって、デ
ータORを出力する。このとき、データORは、データ
LPDが“0”であることから、常に、RAM424に
おける下位アドレスから読み出されたデータOLを下位
ビットとし、上位アドレスから読み出されたデータOH
を上位ビットとし、OR={SOH,SOL}={O
H,OL}となる。すなわち、データORは、RAM4
24における所定のワードから読み出されたデータその
ものとなる。[1105] The storage circuit 407 stores the RA based on the address data IA, which is data obtained by removing the most significant bit of the address data AR, and the data VIH and VIL.
From M424, the data stored in the upper address is read out as data OH, and the data stored in the lower address is read out as data OL, and the selectors 425 and 426 select the data, thereby outputting the data OR. At this time, since the data LPD is “0”, the data OR always uses the data OL read from the lower address in the RAM 424 as the lower bit and the data OH read from the upper address.
Is the upper bit, and OR = {SOH, SOL} = {O
H, OL}. That is, the data OR is stored in the RAM 4
24 is the data itself read from the predetermined word.
【1106】このように、記憶回路407は、通常時に
は、データIRをRAM424に対して書き込み、デー
タORとして出力する。As described above, the storage circuit 407 normally writes the data IR into the RAM 424 and outputs it as the data OR.
【1107】このようにすることによって、インターリ
ーバ100は、入出力される複数ビットのデータのう
ち、上位ビットのデータ又は下位ビットのデータのみを
把握すればよく、どのビットのデータが書き込み及び読
み出しに寄与しているのかを意識する必要がない。その
ため、インターリーバ100は、通常時には、(ビット
数B)×(ワード数W)の記憶容量を有するRAMを、
パーシャルライトのRAMとして作用させ、半数ビット
×2倍長ワードのRAMとして用いることが容易とな
る。[1107] By doing so, the interleaver 100 need only grasp the upper bit data or the lower bit data of the plurality of input / output data bits, and which bit data is written or read. It is not necessary to be conscious of whether it is contributing to Therefore, the interleaver 100 normally includes a RAM having a storage capacity of (number of bits B) × (number of words W)
By acting as a RAM for partial write, it is easy to use it as a RAM of half the number of bits × double word.
【1108】なお、ここでは、パーシャルライト機能時
には、RAM424の記憶容量が、通常時に比べ、半数
ビット×2倍長ワードとなるものとして説明したが、こ
の手法は、この記憶容量に限定されるものではない。こ
の手法は、パーシャルライト機能時におけるRAM42
4の記憶容量が、通常時に比べ、例えば、1/3数ビッ
ト×3倍長ワード、1/4数ビット×4倍長ワード、1
ビット×ビット数倍長ワードとなる場合といったよう
に、任意の記憶容量に応用可能である。[1108] Here, the description has been made assuming that the storage capacity of the RAM 424 during the partial write function is half the number of bits x twice the length of the word as compared with the normal time, but this method is limited to this storage capacity. is not. This method uses the RAM 42 in the partial write function.
4 has a storage capacity of, for example, 1/3 several bits × 3 times long word, 1/4 several bits × 4 times long word, 1
The present invention can be applied to an arbitrary storage capacity such as a case of a word having a length of bits × bits.
【1109】すなわち、インターリーバとしては、記憶
回路に対して入力されるデータを少なくとも上位ビット
と下位ビットとに分割して少なくとも2シンボルのデー
タとし、パーシャルライト機能時には、これらの少なく
とも2シンボルのデータのうち、常に同一のデータを選
択するとともに、読み出されたデータのうち、アドレス
に該当するものが、常に出力するデータの同じ位置とな
るように、データを選択するようにすればよい。[1109] That is, the interleaver divides the data input to the storage circuit into at least upper bits and lower bits to form data of at least two symbols. When the partial write function is used, the data of at least two symbols is used. Among them, the same data should always be selected, and the data should be selected so that the read data corresponding to the address is always at the same position of the data to be output.
【1110】6−9 偶数長遅延及び奇数長遅延への対
応 上述した奇数長遅延補償回路402及び記憶回路407
1,4072,・・・,40716に関する特徴である。[1110] 6-9 Pair to Even Length Delay and Odd Length Delay
The odd length delay compensation circuit 402 and the storage circuit 407 described above
1 , 407 2 ,..., 407 16 .
【1111】符号長可変の繰り返し復号を行う場合に
は、可変長の遅延を行う必要がある。インターリーバ1
00は、2バンクのRAMを用いて、1タイムスロット
でデータの書き込み及び読み出しを切り替えることによ
って、遅延長、すなわち、インターリーブ長の半分のタ
イムスロット分のワード数のRAMを用いれば、インタ
ーリーブ長の遅延を実現することができる。In the case of performing iterative decoding with variable code length, it is necessary to perform variable length delay. Interleaver 1
00 uses a two-bank RAM to switch between writing and reading of data in one time slot, so that a delay length, that is, a RAM having a number of words corresponding to a half time slot of the interleave length is used. Delay can be realized.
【1112】この動作を簡略化して説明するために、3
タイムスロット分のワード数のRAMを2バンク用いて
6タイムスロット分のインターリーブ長の遅延を実現す
る例について図106を用いて示す。ここでは、バンク
A,BのRAMには、それぞれ、便宜上0,1,2のア
ドレスが割り当てられているものとする。また、バンク
AのRAMには、アドレス0,1,2の各記憶領域に対
して、データA,C,Eが予め記憶されており、バンク
BのRAMには、アドレス1,2の各記憶領域に対し
て、データB,Dが予め記憶されているとともに、アド
レス0の記憶領域には、データが記憶されていないもの
とする。さらに、同図中においては、データの書き込み
を“W”で表し、データの読み出しを“R”で表すもの
とする。[1112] In order to simplify and explain this operation, 3
An example in which an interleave length delay of six time slots is realized using two banks of RAMs each having the number of words of a time slot will be described with reference to FIG. Here, it is assumed that addresses 0, 1, and 2 are assigned to the RAMs of the banks A and B, respectively, for convenience. In the RAM of the bank A, data A, C, and E are stored in advance in the storage areas of the addresses 0, 1, and 2, and in the RAM of the bank B, the data of the addresses 1 and 2 are stored. It is assumed that data B and D are stored in advance in the area, and no data is stored in the storage area at address 0. Further, in the figure, data writing is represented by "W" and data reading is represented by "R".
【1113】まず、インターリーバ100は、0タイム
スロット目では、バンクAのRAMにおけるアドレス0
の記憶領域から、データAを読み出すとともに、バンク
BのRAMにおけるアドレス0の記憶領域に対して、デ
ータFを書き込む。First, in the 0th time slot, the interleaver 100 sets the address 0 in the RAM of the bank A.
, The data A is read from the storage area, and the data F is written to the storage area at the address 0 in the RAM of the bank B.
【1114】続いて、インターリーバ100は、1タイ
ムスロット目では、バンクAのRAMにおけるアドレス
0の記憶領域、すなわち、0タイムスロット目でデータ
Aが読み出された記憶領域に対して、データGを書き込
むとともに、バンクBのRAMにおけるアドレス1の記
憶領域から、データBを読み出す。Subsequently, in the first time slot, the interleaver 100 stores the data G in the storage area of the address 0 in the RAM of the bank A, that is, the storage area from which the data A is read in the zero time slot. And the data B is read from the storage area of the address 1 in the RAM of the bank B.
【1115】続いて、インターリーバ100は、2タイ
ムスロット目では、バンクAのRAMにおけるアドレス
1の記憶領域から、データCを読み出すとともに、バン
クBのRAMにおけるアドレス1の記憶領域、すなわ
ち、1タイムスロット目でデータFが読み出された記憶
領域に対して、データHを書き込む。Subsequently, in the second time slot, the interleaver 100 reads out the data C from the storage area of the address 1 in the RAM of the bank A, and reads the storage area of the address 1 in the RAM of the bank B, that is, one time. The data H is written to the storage area from which the data F was read in the slot.
【1116】続いて、インターリーバ100は、3タイ
ムスロット目では、バンクAのRAMにおけるアドレス
1の記憶領域、すなわち、2タイムスロット目でデータ
Cが読み出された記憶領域に対して、データIを書き込
むとともに、バンクBのRAMにおけるアドレス2の記
憶領域から、データDを読み出す。Subsequently, in the third time slot, the interleaver 100 stores the data I in the storage area of the address 1 in the RAM of the bank A, that is, the storage area from which the data C is read in the second time slot. And the data D is read from the storage area at the address 2 in the RAM of the bank B.
【1117】続いて、インターリーバ100は、4タイ
ムスロット目では、バンクAのRAMにおけるアドレス
2の記憶領域から、データEを読み出すとともに、バン
クBのRAMにおけるアドレス2の記憶領域、すなわ
ち、3タイムスロット目でデータDが読み出された記憶
領域に対して、データJを書き込む。Subsequently, in the fourth time slot, interleaver 100 reads data E from the storage area of address 2 in the RAM of bank A, and reads the storage area of address 2 in the RAM of bank B, that is, three times. The data J is written to the storage area from which the data D was read in the slot.
【1118】続いて、インターリーバ100は、5タイ
ムスロット目では、バンクAのRAMにおけるアドレス
2の記憶領域、すなわち、4タイムスロット目でデータ
Eが読み出された記憶領域に対して、データKを書き込
むとともに、バンクBのRAMにおけるアドレス0の記
憶領域から、データFを読み出す。Subsequently, in the fifth time slot, the interleaver 100 stores the data K in the storage area of the address A in the RAM of the bank A, that is, the storage area from which the data E is read in the fourth time slot. And the data F is read from the storage area at the address 0 in the RAM of the bank B.
【1119】そして、インターリーバ100は、6タイ
ムスロット目では、バンクAのRAMにおけるアドレス
0の記憶領域から、データGを読み出すとともに、バン
クBのRAMにおけるアドレス0の記憶領域、すなわ
ち、5タイムスロット目でデータFが読み出された記憶
領域に対して、データLを書き込む。At the sixth time slot, interleaver 100 reads data G from the storage area of address 0 in the RAM of bank A, and reads the storage area of address 0 in the RAM of bank B, that is, the fifth time slot. The data L is written into the storage area from which the data F has been read.
【1120】インターリーバ100は、このように2バ
ンクのRAMを用いて、1タイムスロットでデータの書
き込み及び読み出しを切り替える。このような動作によ
るデータの書き込み及び読み出しのタイミングチャート
は、図107に示すようになる。すなわち、バンクBに
書き込まれたデータFは、インターリーブ長分の時間の
経過後に読み出され、同様に、バンクAに書き込まれた
データGも、インターリーブ長分の時間の経過後に読み
出されることになる。The interleaver 100 switches between writing and reading of data in one time slot using the two banks of RAM. FIG. 107 shows a timing chart of writing and reading data by such an operation. That is, the data F written to the bank B is read out after the lapse of the interleave length, and similarly, the data G written to the bank A is read out after the lapse of the interleave length. .
【1121】このように、インターリーバ100は、一
方のバンクにデータを書き込むとき、他方のバンクから
データを読み出す動作を、1タイムスロット毎に切り替
えることによって、インターリーブ長の半分のタイムス
ロット分のワード数のRAMを2バンク用い、インター
リーブ長の遅延を実現することができる。[1121] As described above, when data is written to one bank, interleaver 100 switches the operation of reading data from the other bank for each time slot, so that the interleaver 100 has a word slot for half a time slot of the interleave length. The interleave length delay can be realized by using two banks of the number of RAMs.
【1122】ところで、この手法による遅延処理の場
合、RAMの記憶容量が少なくて済むことから、回路規
模の削減を図ることができるものの、遅延長は偶数長に
限られる。By the way, in the case of the delay processing by this method, since the storage capacity of the RAM is small, the circuit scale can be reduced, but the delay length is limited to an even number.
【1123】そこで、インターリーバ100は、偶数長
遅延のときには、上述した動作を行うことによりRAM
のみで遅延長分の遅延を行い、奇数長遅延のときには、
上述した動作を行い遅延長−1分の遅延を行うととも
に、レジスタを用いて1タイムスロット分の遅延を行う
ように、切り替える機能を備えることによって、偶数長
遅延及び奇数長遅延の両方に対応する。The interleaver 100 performs the above-described operation when the delay is even-numbered, so that the
Only for the delay length, and for odd length delays,
By performing the above-described operation to delay the delay length by one minute, and by providing a switching function so as to delay by one time slot using a register, both the even-length delay and the odd-length delay are supported. .
【1124】具体的には、インターリーバ100は、上
述したように、奇数長遅延補償回路402によって、制
御回路60から供給されるインターリーブ長情報CIN
Lに基づいて、偶数長遅延を行う場合には、データTD
Iに対して、RAMによる遅延のみを行い、奇数長遅延
を行う場合には、データTDIに対して、RAMによる
遅延長−1分の遅延と、レジスタによる1タイムスロッ
ト分の遅延を行うように、遅延の対象とするデータであ
るデータTDIを選択する。[1124] More specifically, as described above, the interleaver 100 uses the odd-length delay compensation circuit 402 to output the interleave length information CIN supplied from the control circuit 60.
When an even-length delay is performed based on L, the data TD
When only the delay by the RAM is performed for I and the odd-length delay is performed, the delay of the RAM by the delay length of −1 and the delay of one time slot by the register are performed on the data TDI. , The data TDI which is the data to be delayed is selected.
【1125】このようにすることによって、インターリ
ーバ100は、少ない回路規模の下に、偶数長遅延及び
奇数長遅延の両方に対応することができる。By doing so, the interleaver 100 can cope with both the even-length delay and the odd-length delay with a small circuit scale.
【1126】6−10 入出力順序入れ替え機能 上述した入力データ選択回路406及び出力データ選択
回路408に関する特徴である。 6-10. Input / Output Order Rearranging Function This is a feature of the input data selection circuit 406 and the output data selection circuit 408 described above.
【1127】軟出力復号回路90は、上述したように、
任意の符号の復号を可能とするものであるが、任意の符
号の復号を行うために、符号に応じた入出力パターンを
予め求めておく必要がある。そのため、軟出力復号回路
90は、実際には、全ての符号の復号を1つの回路で行
うのは非常に困難であり、任意に想定された符号を対象
とした復号を行うのが現実的である。[1127] As described above, the soft output decoding circuit 90
Although any code can be decoded, an input / output pattern corresponding to the code must be obtained in advance in order to decode any code. Therefore, it is very difficult for the soft output decoding circuit 90 to actually decode all codes by one circuit, and it is realistic to perform decoding for an arbitrarily assumed code. is there.
【1128】このように、軟出力復号回路90に限ら
ず、復号対象となる符号に限定がある軟出力復号回路
は、一般に、複数シンボルを入力し、複数シンボルを出
力する任意の符号の軟出力復号を行う際、当該任意の符
号に対して、入力シンボル間の順序及び/又は出力シン
ボル間の順序のみが異なる符号を復号することができな
い場合がある。[1128] As described above, the soft output decoding circuit having a limited code to be decoded is not limited to the soft output decoding circuit 90. In general, the soft output decoding circuit of any code that inputs a plurality of symbols and outputs a plurality of symbols is used. When decoding, it may not be possible to decode a code that differs only in the order between input symbols and / or the order between output symbols for the given code.
【1129】例えば、要素復号器50を連接して復号装
置3を構成し、SCCCによる符号化を行う符号化装置
による符号を復号する場合において、当該符号化装置
が、外符号の符号化を行う畳み込み符号化器として、軟
出力復号回路90が復号可能な任意の畳み込み符号化器
を備え、インターリーバとして、インラインインターリ
ーブを行うものを備え、さらに、内符号の符号化を行う
畳み込み符号化器として、軟出力復号回路90が復号可
能な先に図24に示した畳み込み符号化器を備えるもの
とする。この場合、復号装置3は、符号化装置による符
号を復号することが可能であることはいうまでもない。[1129] For example, when the decoding device 3 is configured by connecting the element decoders 50 and a code is decoded by a coding device that performs coding by SCCC, the coding device performs coding of an outer code. As a convolutional encoder, an arbitrary convolutional encoder that can be decoded by the soft-output decoding circuit 90 is provided. As an interleaver, one that performs inline interleaving is provided. Further, as a convolutional encoder that performs inner code encoding. And the convolutional encoder shown in FIG. 24 before the soft output decoding circuit 90 can decode. In this case, it goes without saying that the decoding device 3 can decode the code by the encoding device.
【1130】ところで、符号化装置における内符号の符
号化を行う畳み込み符号化器として図108に示すもの
を用い、軟出力復号回路90が当該畳み込み符号を復号
対象としていない場合には、復号装置3は、この符号化
装置による符号を復号することが不可能となる。By the way, the convolutional encoder shown in FIG. 108 is used as the convolutional encoder for encoding the inner code in the encoding device, and when the soft output decoding circuit 90 does not target the convolutional code for decoding, the decoding device 3 Makes it impossible to decode codes by this encoding device.
【1131】ここで、同図に示す畳み込み符号化器は、
入力データi0,i1,i2を、それぞれ、0,1,2シ
ンボル目とすると、図24に示した畳み込み符号化器と
比べ、1シンボル目の入力データi1と、2シンボル目
の入力データi2とを入れ替えたものであることがわか
る。すなわち、図108に示す畳み込み符号化器を備え
る符号化装置は、図109に示すように、外符号の符号
化を行う畳み込み符号化器から出力される3ビットの符
号化データがインターリーバに入力される際に、1シン
ボル目の符号化データと、2シンボル目の符号化データ
とを入れ替え、内符号の符号化を行う畳み込み符号化器
として、図24に示した畳み込み符号化器を用いた符号
化装置と等価なものであることがわかる。Here, the convolutional encoder shown in FIG.
Assuming that the input data i 0 , i 1 , and i 2 are the 0th , 1st , and 2nd symbols, respectively, the input data i1 of the first symbol and the 2nd symbol of the convolutional encoder shown in FIG. It can be seen that the input data i 2 is replaced. That is, in the encoding apparatus including the convolutional encoder shown in FIG. 108, as shown in FIG. 109, the 3-bit encoded data output from the convolutional encoder that encodes the outer code is input to the interleaver. In this case, the convolutional encoder shown in FIG. 24 is used as a convolutional encoder for performing coding of an inner code by exchanging the encoded data of the first symbol and the encoded data of the second symbol. It can be seen that this is equivalent to an encoding device.
【1132】このように、復号装置3は、軟出力復号回
路90が復号対象としていない符号を要素符号とする符
号化装置に対しては、当該要素符号が、入力シンボル間
の順序及び/又は出力シンボル間の順序のみが異なるも
のであっても、復号することが不可能となる。[1132] As described above, the decoding device 3 outputs the element code to the order between the input symbols and / or the output signal to the coding device that uses the code not to be decoded by the soft-output decoding circuit 90 as the element code. Even if only the order between symbols is different, decoding becomes impossible.
【1133】換言すれば、符号化側としては、例えばイ
ンラインインターリーブやペアワイズインターリーブと
いった各シンボル毎に個別的にインターリーブを施す場
合には、入出力のシンボルの位置が一意に決定される
が、入出力のシンボルの位置を変化させた符号化を行う
ことによって、幅広い符号化を行うといった要求がある
ことは否めない。特に、マッシィ型の符号を要素符号と
して用いている符号化装置の場合、組織成分の出力位置
を入れ替えることによって、多様な符号化を行うことが
できる。そのため、復号装置としては、このような符号
の復号にも対応する必要がある。[1133] In other words, on the encoding side, when interleaving is performed individually for each symbol such as inline interleaving or pairwise interleaving, the positions of input and output symbols are uniquely determined. It is undeniable that there is a demand for performing a wide range of coding by performing coding with the position of the symbol changed. In particular, in the case of an encoding device using a Massey-type code as an element code, various encodings can be performed by exchanging the output positions of the tissue components. Therefore, it is necessary for the decoding device to cope with the decoding of such codes.
【1134】そこで、インターリーバ100は、複数シ
ンボルを入力し、複数シンボルを出力するインターリー
ブを行う際、入力シンボル間の順序及び/又は出力シン
ボル間の順序を入れ替える機能を有することによって、
同一アドレスに基づいた複数通りのインターリーブを実
現する。The interleaver 100 has a function of changing the order between input symbols and / or the order between output symbols when performing interleaving for inputting a plurality of symbols and outputting a plurality of symbols.
A plurality of types of interleaving based on the same address are realized.
【1135】具体的には、インターリーバ100は、イ
ンターリーブ処理を行う場合には、入力データ選択回路
406によって、インターリーバ入出力置換情報CIP
Tに基づいて、各シンボル間の入力順序を相互に置換
し、各シンボルの入力位置と出力位置とを切り替える。[1135] Specifically, when performing interleaving processing, interleaver 100 uses interleaver input / output replacement information CIP by input data selection circuit 406.
Based on T, the input order between the symbols is replaced with each other, and the input position and the output position of each symbol are switched.
【1136】また、インターリーバ100は、デインタ
ーリーブ処理を行う場合には、出力データ選択回路40
8によって、インターリーバ入出力置換情報CIPTに
基づいて、各シンボル間の出力順序を相互に置換し、各
シンボルの入力位置と出力位置とを切り替える。[1136] When performing the deinterleave processing, the interleaver 100 outputs the output data selection circuit 40
8, based on the interleaver input / output replacement information CIPT, the output order between the symbols is replaced with each other, and the input position and the output position of each symbol are switched.
【1137】換言すれば、復号装置3がSCCCによる
符号の復号を行うものとすると、当該復号装置3を構成
する隣接する2つの要素復号器50I,50Jは、簡略化
すると例えば図110に示す構成として表すことができ
る。ここでは、入力シンボル間の順序及び/又は出力シ
ンボル間の順序を入れ替える機能を有する回路を、シン
ボル入れ替え回路と称するものとする。In other words, assuming that the decoding device 3 decodes a code by SCCC, the two adjacent element decoders 50 I and 50 J constituting the decoding device 3 can be simplified, for example, as shown in FIG. It can be represented as the configuration shown. Here, a circuit having a function of switching the order between input symbols and / or the order between output symbols is referred to as a symbol switching circuit.
【1138】すなわち、要素復号器50Iは、軟出力復
号回路90から出力されたデータがインターリーバ10
0に入力されると、インターリーバ100によって、デ
インターリーブ処理を行う。このとき、要素復号器50
Iは、インターリーバ100における記憶回路407を
経ることによりデインターリーブ処理が施された複数シ
ンボルからなるデータORが出力データ選択回路408
に相当するシンボル入れ替え回路610に入力される
と、このシンボル入れ替え回路610によって、出力す
べきインターリーバ出力データIIOを選択した後、複
数シンボルからなるこれらのインターリーバ出力データ
IIOについて、符号構成に応じて、各シンボル間の入
力順序を相互に置換し、すなわち、各シンボルの順序を
入れ替え、次段の要素復号器50Jに供給する。[1138] That is, the element decoder 50 I outputs the data output from the soft-output decoding circuit 90 to the interleaver 10.
When input to 0, deinterleave processing is performed by the interleaver 100. At this time, the element decoder 50
I is a data OR consisting of a plurality of symbols that has been subjected to deinterleaving processing by passing through a storage circuit 407 in the interleaver 100.
Is input to the symbol exchange circuit 610 corresponding to the symbol interleaver output data IIO to be output by the symbol exchange circuit 610, and the interleaver output data IIO consisting of a plurality of symbols is selected according to the code configuration. Then, the input order between the symbols is replaced with each other, that is, the order of the symbols is changed, and the symbols are supplied to the element decoder 50 J at the next stage.
【1139】一方、要素復号器50Jは、要素復号器5
0Iから供給され、軟出力復号回路90により軟出力復
号処理が施されたデータがインターリーバ100に入力
されると、インターリーバ100によって、インターリ
ーブ処理を行う。このとき、要素復号器50Jは、イン
ターリーバ100における入力データ選択回路406に
相当するシンボル入れ替え回路611によって、軟出力
復号回路90から供給されて各種処理が施された複数シ
ンボルからなるデータIについて、符号構成に応じて、
各シンボルの順序を入れ替え、データIRとして記憶回
路407に供給する。このようにしてインターリーブが
施されたデータは、図示しない次段の要素復号器に供給
される。On the other hand, the element decoder 50 J
When the data supplied from 0 I and subjected to the soft-output decoding process by the soft-output decoding circuit 90 is input to the interleaver 100, the interleaver 100 performs an interleave process. At this time, the element decoder 50 J converts the data I composed of a plurality of symbols supplied from the soft output decoding circuit 90 and subjected to various processes by the symbol replacement circuit 611 corresponding to the input data selection circuit 406 in the interleaver 100. , Depending on the code configuration,
The order of each symbol is exchanged and supplied to the storage circuit 407 as data IR. The interleaved data is supplied to the next-stage element decoder (not shown).
【1140】このようにすることによって、インターリ
ーバ100は、入力シンボル間の順序及び/又は出力シ
ンボル間の順序を入れ替え、同一アドレスに基づいた複
数通りのインターリーブを実現することができる。特
に、インターリーバ100は、通常のインラインインタ
ーリーバやペアワイズインターリーバのように、入出力
されるシンボル数が同じであり且つ入力位置と出力位置
とが1対1に決められているインターリーブを行う場合
には、入力シンボルの位置と出力シンボルの位置との接
続を切り替えることが可能となる。[1140] By doing so, interleaver 100 can change the order between input symbols and / or the order between output symbols, and implement a plurality of types of interleaving based on the same address. In particular, the interleaver 100 performs interleaving in which the number of input / output symbols is the same and the input position and the output position are determined one-to-one, such as a normal inline interleaver or a pair-wise interleaver. , It is possible to switch the connection between the position of the input symbol and the position of the output symbol.
【1141】そのため、要素復号器50は、復号対象と
なる符号に限定がある汎用の軟出力復号回路を備えた場
合であっても、当該軟出力復号回路が復号可能な符号に
対して、入力シンボル間の順序及び/又は出力シンボル
間の順序のみが異なる符号を復号することができる。ま
た、要素復号器50は、軟出力復号回路90が復号対象
とする符号の数を限定できることから、回路の簡略化及
び規模削減を図ることができる。[1141] Therefore, even when a general-purpose soft-output decoding circuit having a limited code to be decoded is provided, the element decoder 50 outputs an input to a code that can be decoded by the soft-output decoding circuit. Codes that differ only in the order between symbols and / or the order between output symbols can be decoded. The element decoder 50 can limit the number of codes to be decoded by the soft-output decoding circuit 90, so that the circuit can be simplified and the scale can be reduced.
【1142】なお、ここでは、各シンボルの順序を入れ
替える機能をインターリーバ100に設けた例について
説明したが、必ずしもインターリーバ100の機能とし
て設ける必要はなく、例えば軟出力復号回路90の機能
として設けるようにしてもよい。Although an example in which the function of changing the order of each symbol is provided in interleaver 100 has been described here, it is not necessarily provided as a function of interleaver 100, but is provided as a function of soft output decoding circuit 90, for example. You may do so.
【1143】各シンボルの順序を入れ替える機能を軟出
力復号回路90の機能として設ける場合、復号装置3が
SCCCによる符号の復号を行うものとすると、当該復
号装置3を構成する隣接する2つの要素復号器50K,
50Lは、簡略化すると例えば図111に示す構成とし
て表すことができる。In the case where the function of changing the order of each symbol is provided as a function of the soft output decoding circuit 90, if the decoding device 3 decodes a code by SCCC, two adjacent element decodings constituting the decoding device 3 are decoded. Vessel 50 K ,
Simplified 50 L can be represented, for example, as the configuration shown in FIG.
【1144】すなわち、要素復号器50Kは、軟出力復
号回路90及びインターリーバ100によって、通常の
軟出力復号処理及びデインターリーブ処理を行い、得ら
れたデータを次段の要素復号器50Lに供給する。[1144] That is, the element decoder 50 K, depending on the soft-output decoding circuit 90 and interleaver 100 performs the normal soft-output decoding, and deinterleaving, the data obtained to the next stage element decoder 50 L Supply.
【1145】一方、要素復号器50Lは、要素復号器5
0Kから供給された複数シンボルからなるデータ、すな
わち、外部情報又はインターリーブデータTEXT等の
軟出力復号処理に必要な情報が軟出力復号回路90に入
力されると、これらの情報について、シンボル入れ替え
回路612によって、符号構成に応じて、各シンボルの
順序を入れ替える。さらに、要素復号器50Lは、軟出
力復号回路90と同様の各種処理を経て、外部情報算出
回路163により算出された複数シンボルからなる外部
情報SOEについて、シンボル入れ替え回路613によ
って、符号構成に応じて、各シンボルの順序を入れ替
え、各種処理を施した後、データTIIとしてインター
リーバ100に供給する。そして、要素復号器50
Lは、入力されたデータTIIに対してインターリーブ
処理を施し、図示しない次段の要素復号器に供給する。On the other hand, the element decoder 50 L
When data consisting of a plurality of symbols supplied from 0 K , that is, information necessary for soft output decoding processing such as external information or interleaved data TEXT is input to the soft output decoding circuit 90, the symbol exchange circuit According to 612, the order of each symbol is changed according to the code configuration. Further, the element decoder 50 L performs various processing similar to that of the soft-output decoding circuit 90, and outputs the external information SOE composed of a plurality of symbols calculated by the external information calculation circuit 163 by the symbol replacement circuit 613 according to the code configuration. After changing the order of each symbol and performing various processes, the symbols are supplied to the interleaver 100 as data TII. And the element decoder 50
L performs an interleaving process on the input data TII and supplies it to a next-stage element decoder (not shown).
【1146】このようにすることによって、軟出力復号
回路90は、入力シンボル間の順序及び/又は出力シン
ボル間の順序のみが異なる符号の復号が可能となる。そ
のため、要素復号器50は、軟出力復号回路90が復号
対象とする符号の数を限定できることから、回路の簡略
化及び規模削減を図ることができる。特に、要素復号器
50は、マッシィ型の符号を繰り返し復号する場合に
は、組織成分の出力位置を入れ替えた符号を復号するこ
とができる。By doing so, the soft output decoding circuit 90 can decode a code that differs only in the order between input symbols and / or the order between output symbols. Therefore, the element decoder 50 can limit the number of codes to be decoded by the soft-output decoding circuit 90, so that the circuit can be simplified and the scale can be reduced. In particular, when repeatedly decoding a Massy-type code, the element decoder 50 can decode a code in which the output position of a tissue component is replaced.
【1147】なお、図111に示した要素復号器50L
において、シンボル入れ替え回路613を軟出力復号回
路90が有するものとして説明したが、このシンボル入
れ替え回路613をインターリーバ100が有してもよ
い。すなわち、要素復号器50は、デインターリーブ処
理を行うインターリーバ100の後段、及び、インター
リーブ処理を行うインターリーバ100の前段に、符号
構成に応じたシンボル入れ替え回路を備えるものであれ
ばよい。勿論、復号装置3がPCCCによる符号の復号
を行うものである場合であっても、要素復号器50は、
デインターリーブ処理を行うインターリーバ100の後
段、及び、インターリーブ処理を行うインターリーバ1
00の前段に、符号構成に応じたシンボル入れ替え回路
を備える構成とすればよい。Note that the element decoder 50 L shown in FIG.
Has been described as having the symbol exchange circuit 613 in the soft output decoding circuit 90, but the interleaver 100 may have the symbol exchange circuit 613. That is, the element decoder 50 only needs to include a symbol exchange circuit according to the code configuration in a stage subsequent to the interleaver 100 performing the deinterleaving process and in a stage preceding the interleaver 100 performing the interleaving process. Of course, even when the decoding device 3 decodes a code by PCCC, the element decoder 50
The subsequent stage of the interleaver 100 that performs the deinterleave processing, and the interleaver 1 that performs the interleave processing
A configuration may be adopted in which a symbol exchange circuit according to the code configuration is provided in a stage preceding 00.
【1148】7. まとめ 以上説明したように、符号化装置1と復号装置3とを用
いて構成されるデータ送受信システムにおいて、復号装
置3を構成する要素復号器50は、インターリーバ10
0によって、偶数長遅延を行う場合には、2バンクのR
AMを用いて遅延処理を行い、奇数長遅延を行う場合に
は、2バンクのRAMとレジスタとを用いて遅延処理を
行うように切り替えることによって、少ない回路規模の
下に、偶数長遅延及び奇数長遅延の両方に対応すること
ができる。[1148] 7. Summary As described above, in the data transmission / reception system configured using the encoding device 1 and the decoding device 3, the element decoder 50 configuring the decoding device 3 includes the interleaver 10
0, when an even-length delay is performed, two banks of R
When the delay processing is performed using the AM and the odd-length delay is performed, the switching is performed so that the delay processing is performed using the two banks of the RAM and the register. Both long delays can be accommodated.
【1149】すなわち、これらの符号化装置1と復号装
置3とを用いて構成されるデータ送受信システムは、少
ない回路規模の単純な構成で復号を行うことができるも
のであり、ユーザに高い利便を提供することができるも
のである。In other words, the data transmission / reception system configured by using the encoding device 1 and the decoding device 3 can perform decoding with a simple configuration having a small circuit scale, and provides high convenience to the user. That can be provided.
【1150】なお、本発明は、上述した実施の形態に限
定されるものではなく、例えば、上述した実施の形態で
は、要素復号器50が、軟出力復号回路90及びインタ
ーリーバ100等をLSIとして集積させて構成される
ものとして説明したが、軟出力復号回路90のみをLS
I等の単一モジュールとして構成し、この軟出力復号回
路90を複数連接するとともに、インターリーバ100
を含む他の各部を外付けの機器として設けることによっ
て、復号装置3として構成してもよい。同様に、本発明
は、インターリーバ100のみをLSI等の単一モジュ
ールとして構成し、このインターリーバ100を複数連
接するとともに、軟出力復号回路90を含む他の各部を
外付けの機器として設けることによって、復号装置3と
して構成してもよい。すなわち、本発明は、少なくとも
軟出力復号回路90又はインターリーバ100がLSI
等の単一モジュールとして構成されていれば、繰り返し
復号に適用できるものである。[1150] The present invention is not limited to the above-described embodiment. For example, in the above-described embodiment, the element decoder 50 uses the soft-output decoding circuit 90, the interleaver 100, and the like as an LSI. Although the description has been given assuming that they are integrated, only the soft output decoding circuit 90 is
And a plurality of soft output decoding circuits 90 connected to each other.
The decoding device 3 may be configured by providing other units including as external devices. Similarly, in the present invention, only the interleaver 100 is configured as a single module such as an LSI, and a plurality of the interleavers 100 are connected, and other units including the soft output decoding circuit 90 are provided as external devices. May be configured as the decoding device 3. That is, according to the present invention, at least the soft output decoding circuit 90 or the interleaver 100
If it is configured as a single module, it can be applied to iterative decoding.
【1151】また、上述した実施の形態では、軟出力復
号回路90による補正項の算出の際には、補正項の値を
ROM等から構成されるルックアップテーブルから読み
出すものとして説明したが、本発明は、ROMの代わり
に、例えばRAM等の各種メモリであってもよく、ま
た、例えばいわゆる線形近似回路等を設けることによっ
て、補正項の値を算出する場合にも適用可能である。[1151] Also, in the above-described embodiment, when the correction term is calculated by the soft output decoding circuit 90, the value of the correction term is read from the look-up table constituted by the ROM or the like. The present invention may be various memories such as a RAM, for example, instead of the ROM, and is also applicable to a case where a value of a correction term is calculated by providing a so-called linear approximation circuit or the like.
【1152】さらに、上述した実施の形態では、インタ
ーリーバ100に対して入出力されるシンボル数を最大
で3シンボルであるものとして説明したが、本発明は、
3シンボル以上の任意の数のシンボルを入出力する場合
にも適用することができる。Further, in the above embodiment, the number of symbols input / output to / from interleaver 100 has been described as a maximum of three symbols.
The present invention can also be applied to a case where an arbitrary number of symbols of three or more is input / output.
【1153】さらにまた、上述した実施の形態では、イ
ンターリーバ100が16個の記憶回路4071,40
72,・・・,40716を有するものとして説明した
が、本発明は、符号構成に応じた任意の数の記憶回路を
有する場合にも適用できることは勿論である。Further, in the above-described embodiment, interleaver 100 has 16 storage circuits 407 1 , 40 1
7 2, ..., it has been described as having a 407 16, but the present invention can, of course, be applied to a case of having any number of memory circuits according to the code structure.
【1154】また、上述した実施の形態では、インター
リーバ100が対応可能なインターリーブの種類とし
て、ランダムインターリーブ、インラインインターリー
ブ及びペアワイズインターリーブについて説明したが、
本発明は、これらのインターリーブの種類に限定される
ものではなく、他の種類のインターリーブにも適用可能
である。[1154] In the above-described embodiment, random interleaving, inline interleaving, and pairwise interleaving have been described as types of interleaving that interleaver 100 can handle.
The present invention is not limited to these types of interleaving, but is applicable to other types of interleaving.
【1155】さらに、上述した実施の形態では、復号装
置として、Log−BCJRアルゴリズムに基づくMA
P復号を行うものとして説明したが、本発明は、Max
−Log−BCJRアルゴリズム、又は、「Bahl, Cock
e, Jelinek and Raviv, “Optimal decoding of linear
codes for minimizing symbol error rate”, IEEETra
ns. Inf. Theory, vol. IT-20, pp. 284-287, Mar. 197
4」に記載されているBCJRアルゴリズムに基づくM
AP復号を行う復号装置であっても適用可能である。[1155] Further, in the above-described embodiment, as the decoding device, an MA based on the Log-BCJR algorithm is used.
Although it has been described that P decoding is performed,
-Log-BCJR algorithm or "Bahl, Cock
e, Jelinek and Raviv, “Optimal decoding of linear
codes for minimizing symbol error rate ”, IEEETra
ns. Inf. Theory, vol. IT-20, pp. 284-287, Mar. 197
M based on the BCJR algorithm described in "4."
The present invention is also applicable to a decoding device that performs AP decoding.
【1156】さらにまた、上述した実施の形態では、符
号化装置及び復号装置をデータ送受信システムにおける
送信装置及び受信装置に適用して説明したが、本発明
は、例えばフロッピー(登録商標)ディスク、CD−R
OM又はMO(Magneto Optical)といった磁気、光又
は光磁気ディスク等の記録媒体に対する記録及び/又は
再生を行う記録及び/又は再生装置に適用することもで
きる。この場合、符号化装置により符号化されたデータ
は、無記憶通信路に等価とされる記録媒体に記録され、
復号装置により復号されて再生される。[1156] Furthermore, in the above-described embodiment, the encoding device and the decoding device are applied to the transmitting device and the receiving device in the data transmission / reception system. However, the present invention relates to a floppy (registered trademark) disk, a CD -R
The present invention can also be applied to a recording and / or reproducing apparatus that performs recording and / or reproduction on a recording medium such as a magnetic, optical or magneto-optical disk such as OM or MO (Magneto Optical). In this case, the data encoded by the encoding device is recorded on a recording medium equivalent to a memoryless communication channel,
The data is decoded and reproduced by the decoding device.
【1157】以上のように、本発明は、その趣旨を逸脱
しない範囲で適宜変更が可能であることはいうまでもな
い。As described above, it goes without saying that the present invention can be appropriately changed without departing from the spirit of the present invention.
【1158】[1158]
【発明の効果】以上詳細に説明したように、本発明にか
かるインターリーブ装置は、複数の要素符号をインター
リーバを介して連接して生成された符号を繰り返し復号
するために用いるインターリーブ装置であって、データ
を記憶する複数の記憶手段と、データを1タイムスロッ
ト分だけ保持する保持手段と、偶数長遅延を行う場合に
は、2バンクの記憶手段を用いて、1タイムスロットで
データの書き込み及び読み出しを切り替えて遅延長分の
遅延処理を行い、奇数長遅延を行う場合には、2バンク
の記憶手段を用いて、1タイムスロットでデータの書き
込み及び読み出しを切り替えて遅延長−1分の遅延処理
を行うとともに、保持手段を用いて1タイムスロット分
の遅延を行うように切り替える切替手段とを備える。As described above in detail, the interleave apparatus according to the present invention is an interleave apparatus used to repeatedly decode a code generated by connecting a plurality of element codes via an interleaver. , A plurality of storage means for storing data, a holding means for holding data for one time slot, and a two-bank storage means for writing and reading data in one time slot when performing even-length delay. When reading is switched and delay processing for the delay length is performed, and when odd-length delay is performed, data writing and reading are switched in one time slot by using storage means of two banks, and a delay of -1 minute is used. Switching means for performing processing and switching to delay by one time slot using the holding means is provided.
【1159】したがって、本発明にかかるインターリー
ブ装置は、切替手段によって、偶数長遅延を行う場合に
は、2バンクの記憶手段を用いて遅延処理を行い、奇数
長遅延を行う場合には、2バンクの記憶手段と保持手段
を用いて遅延処理を行うように切り替えることによっ
て、少ない回路規模の下に、偶数長遅延及び奇数長遅延
の両方に対応することができる。Therefore, the interleaving apparatus according to the present invention performs the delay processing using the storage means of two banks when the even length delay is performed by the switching means, and the two banks when performing the odd length delay. By using the storage means and the holding means to perform the delay processing, it is possible to cope with both the even-length delay and the odd-length delay with a small circuit scale.
【1160】また、本発明にかかるインターリーブ方法
は、複数の要素符号を第1のインターリーブ工程を介し
て連接して生成された符号を繰り返し復号するために用
いるインターリーブ方法であって、第1のインターリー
ブ工程と同一の置換位置情報に基づいて、入力されたデ
ータの順序を置換して並べ替える、又は、第1のインタ
ーリーブ工程にて並べ替えられた情報の配列を元に戻す
ように、データの順序を置換して並べ替える第2のイン
ターリーブ工程と、偶数長遅延を行う場合には、2バン
クのデータを記憶する記憶手段を用いて、1タイムスロ
ットでデータの書き込み及び読み出しを切り替えて遅延
長分の遅延処理を行い、奇数長遅延を行う場合には、2
バンクの記憶手段を用いて、1タイムスロットでデータ
の書き込み及び読み出しを切り替えて遅延長−1分の遅
延処理を行うとともに、データを1タイムスロット分だ
け保持する保持手段を用いて1タイムスロット分の遅延
を行うように切り替える切替工程とを備える。[1160] Also, the interleaving method according to the present invention is an interleaving method used for repeatedly decoding a code generated by connecting a plurality of element codes through a first interleaving step, the first interleaving method comprising: Based on the same replacement position information as the process, the order of the input data is replaced and rearranged, or the order of the data is rearranged in the first interleaving process so as to return to the original sequence. In the case of performing a second interleaving step of replacing and rearranging data, and performing an even-length delay, storage means for storing data of two banks is used to switch between writing and reading of data in one time slot, and When the odd-length delay is performed by performing the delay processing of
Switching between writing and reading of data in one time slot is performed by using the storage means of the bank to perform a delay processing of a delay length of −1, and holding means for holding data for one time slot is used for one time slot. And a switching step of switching to perform the delay.
【1161】したがって、本発明にかかるインターリー
ブ方法は、偶数長遅延を行う場合には、2バンクの記憶
手段を用いて遅延処理を行い、奇数長遅延を行う場合に
は、2バンクの記憶手段と保持手段を用いて遅延処理を
行うように切り替えることによって、少ない回路規模の
下に、偶数長遅延及び奇数長遅延の両方に対応すること
を可能とする。Therefore, the interleave method according to the present invention performs delay processing using two-bank storage means when performing even-length delay, and performs two-bank storage means when performing odd-number delay. By switching to perform the delay processing using the holding unit, it is possible to cope with both the even-length delay and the odd-length delay with a small circuit scale.
【1162】さらに、本発明にかかる復号装置は、軟入
力とされる受信値に基づいて任意のステートを通過する
確率を求め、この確率を用いて、複数の要素符号をイン
ターリーバを介して連接して生成された符号を繰り返し
復号するための、要素符号に対応する復号装置であっ
て、受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る軟出力復号手段と、この軟出力復号手段により生成さ
れた外部情報を入力し、インターリーバと同一の置換位
置情報に基づいて、外部情報の順序を置換して並べ替え
る、又は、インターリーバにより並べ替えられた情報の
配列を元に戻すように、外部情報の順序を置換して並べ
替えるインターリーブ手段とを備え、インターリーブ手
段は、データを記憶する複数の記憶手段と、データを1
タイムスロット分だけ保持する保持手段と、偶数長遅延
を行う場合には、2バンクの記憶手段を用いて、1タイ
ムスロットでデータの書き込み及び読み出しを切り替え
て遅延長分の遅延処理を行い、奇数長遅延を行う場合に
は、2バンクの記憶手段を用いて、1タイムスロットで
データの書き込み及び読み出しを切り替えて遅延長−1
分の遅延処理を行うとともに、保持手段を用いて1タイ
ムスロット分の遅延を行うように切り替える切替手段と
を有する。Further, the decoding apparatus according to the present invention obtains a probability of passing through an arbitrary state based on a received value which is a soft input, and uses this probability to concatenate a plurality of element codes via an interleaver. A decoding device corresponding to element codes for repeatedly decoding a code generated by performing a soft output decoding by inputting a received value and prior probability information, and performing soft output and / or external information at each time. And the external information generated by the soft output decoding means is input, and the order of the external information is replaced and rearranged based on the same replacement position information as the interleaver, or Interleaving means for permuting and rearranging the order of the external information so as to restore the arrangement of the information rearranged by the reaver, and the interleaving means stores the data. A plurality of storage means, data 1 that
When an even-length delay is performed by using a holding unit that holds only the number of time slots, data is written and read in one time slot by using two banks of storage units to perform a delay process for the delay length. When performing a long delay, data is switched between writing and reading in one time slot by using storage means of two banks, and the delay length is set to -1.
Switching means for performing delay processing for one minute and switching to perform delay for one time slot using the holding means.
【1163】したがって、本発明にかかる復号装置は、
軟出力復号して得られた外部情報をインターリーブ手段
に入力し、切替手段によって、偶数長遅延を行う場合に
は、2バンクの記憶手段を用いて遅延処理を行い、奇数
長遅延を行う場合には、2バンクの記憶手段と保持手段
を用いて遅延処理を行うように切り替えることによっ
て、少ない回路規模の下に、偶数長遅延及び奇数長遅延
の両方に対応することができる。Therefore, the decoding device according to the present invention
When the external information obtained by the soft output decoding is input to the interleaving means, and the switching means performs an even-length delay, the delay processing is performed using two-bank storage means, and the odd-length delay is performed. By switching between the delay processing using the storage means and the holding means of two banks, it is possible to cope with both the even-length delay and the odd-length delay with a small circuit scale.
【1164】さらにまた、本発明にかかる復号方法は、
軟入力とされる受信値に基づいて任意のステートを通過
する確率を求め、この確率を用いて、複数の要素符号を
第1のインターリーブ工程を介して連接して生成された
符号を繰り返し復号するための、要素符号に対応する復
号方法であって、受信値及び事前確率情報を入力して軟
出力復号を行い、各時刻における軟出力及び/又は外部
情報を生成する軟出力復号工程と、この軟出力復号工程
にて生成された外部情報を入力し、第1のインターリー
ブ工程と同一の置換位置情報に基づいて、外部情報の順
序を置換して並べ替える、又は、第1のインターリーブ
工程にて並べ替えられた情報の配列を元に戻すように、
外部情報の順序を置換して並べ替える第2のインターリ
ーブ工程とを備え、第2のインターリーブ工程は、偶数
長遅延を行う場合には、2バンクのデータを記憶する記
憶手段を用いて、1タイムスロットでデータの書き込み
及び読み出しを切り替えて遅延長分の遅延処理を行い、
奇数長遅延を行う場合には、2バンクの記憶手段を用い
て、1タイムスロットでデータの書き込み及び読み出し
を切り替えて遅延長−1分の遅延処理を行うとともに、
データを1タイムスロット分だけ保持する保持手段を用
いて1タイムスロット分の遅延を行うように切り替える
切替工程を有する。Further, the decoding method according to the present invention
A probability of passing through an arbitrary state is determined based on a received value that is a soft input, and using this probability, a code generated by connecting a plurality of element codes via a first interleaving process is repeatedly decoded. A soft output decoding step of inputting a received value and prior probability information and performing soft output decoding to generate a soft output and / or extrinsic information at each time. The external information generated in the soft output decoding step is input, and the order of the external information is replaced and rearranged based on the same replacement position information as in the first interleaving step, or in the first interleaving step. To restore the sorted array of information,
A second interleaving step of replacing and rearranging the order of the external information, wherein the second interleaving step uses storage means for storing data of two banks for one time when an even-length delay is performed. Switching between writing and reading of data in the slot to perform delay processing for the delay length,
In the case of performing the odd-length delay, the storage unit of two banks is used to switch between writing and reading of data in one time slot to perform a delay process of one delay length, and
There is a switching step of switching to delay one time slot by using a holding unit that holds data for one time slot.
【1165】したがって、本発明にかかる復号方法は、
軟出力復号して得られた外部情報を第2のインターリー
ブ工程にて用いるように入力し、偶数長遅延を行う場合
には、2バンクの記憶手段を用いて遅延処理を行い、奇
数長遅延を行う場合には、2バンクの記憶手段と保持手
段を用いて遅延処理を行うように切り替えることによっ
て、少ない回路規模の下に、偶数長遅延及び奇数長遅延
の両方に対応することを可能とする。Accordingly, the decoding method according to the present invention
When the external information obtained by the soft output decoding is input so as to be used in the second interleaving step and an even-length delay is performed, a delay process is performed using storage means of two banks, and an odd-length delay is performed. In the case where the delay processing is performed, it is possible to cope with both the even-length delay and the odd-length delay with a small circuit scale by switching to perform the delay processing using the storage means and the holding means of the two banks. .
【1166】また、本発明にかかる復号装置は、軟入力
とされる受信値に基づいて任意のステートを通過する確
率を求め、この確率を用いて、複数の要素符号をインタ
ーリーバを介して連接して生成された符号を繰り返し復
号する復号装置であって、当該復号装置は、連接された
複数の要素復号器からなり、これらの要素復号器は、そ
れぞれ、受信値及び事前確率情報を入力して軟出力復号
を行い、各時刻における軟出力及び/又は外部情報を生
成する軟出力復号手段と、この軟出力復号手段により生
成された外部情報を入力し、インターリーバと同一の置
換位置情報に基づいて、外部情報の順序を置換して並べ
替える、又は、インターリーバにより並べ替えられた情
報の配列を元に戻すように、外部情報の順序を置換して
並べ替えるインターリーブ手段とを備え、インターリー
ブ手段は、データを記憶する複数の記憶手段と、データ
を1タイムスロット分だけ保持する保持手段と、偶数長
遅延を行う場合には、2バンクの記憶手段を用いて、1
タイムスロットでデータの書き込み及び読み出しを切り
替えて遅延長分の遅延処理を行い、奇数長遅延を行う場
合には、2バンクの記憶手段を用いて、1タイムスロッ
トでデータの書き込み及び読み出しを切り替えて遅延長
−1分の遅延処理を行うとともに、保持手段を用いて1
タイムスロット分の遅延を行うように切り替える切替手
段とを有する。Also, the decoding device according to the present invention obtains a probability of passing through an arbitrary state based on a received value that is a soft input, and uses this probability to connect a plurality of element codes via an interleaver. A decoding device that repeatedly decodes the code generated by the decoding device, the decoding device includes a plurality of concatenated element decoders, and each of these element decoders receives a received value and prior probability information. Soft-output decoding means for performing soft-output decoding to generate soft-output and / or external information at each time, and external information generated by the soft-output decoding means, and inputting the same replacement position information as the interleaver. Based on the order of the external information, or rearrange and rearrange the order of the external information such that the arrangement of the information rearranged by the interleaver is restored. A plurality of storage means for storing data, a holding means for storing data for one time slot, and a storage means for two banks when an even-length delay is performed. , 1
When writing and reading data are switched in a time slot to perform a delay process for a delay length, and when odd-length delay is performed, writing and reading of data is switched in a single time slot using storage means of two banks. Perform delay processing of delay length-1 minute, and perform 1
Switching means for switching so as to delay the time slot.
【1167】したがって、本発明にかかる復号装置は、
繰り返し復号を行う際に、軟出力復号して得られた外部
情報をインターリーブ手段に入力し、切替手段によっ
て、偶数長遅延を行う場合には、2バンクの記憶手段を
用いて遅延処理を行い、奇数長遅延を行う場合には、2
バンクの記憶手段と保持手段を用いて遅延処理を行うよ
うに切り替えることによって、少ない回路規模の下に、
偶数長遅延及び奇数長遅延の両方に対応することができ
る。Therefore, the decoding device according to the present invention
When performing iterative decoding, external information obtained by soft-output decoding is input to an interleave means, and when an even-length delay is performed by a switching means, delay processing is performed using storage means of two banks, When performing odd length delay, 2
By switching to perform the delay processing using the storage means and the holding means of the bank, a small circuit scale can be achieved.
Both even and odd length delays can be accommodated.
【1168】さらに、本発明にかかる復号方法は、軟入
力とされる受信値に基づいて任意のステートを通過する
確率を求め、この確率を用いて、複数の要素符号を第1
のインターリーブ工程を介して連接して生成された符号
を繰り返し復号する復号方法であって、当該復号方法
は、複数の要素復号工程が連続して行われるものであ
り、これらの要素復号工程は、それぞれ、受信値及び事
前確率情報を入力して軟出力復号を行い、各時刻におけ
る軟出力及び/又は外部情報を生成する軟出力復号工程
と、この軟出力復号工程にて生成された外部情報を入力
し、第1のインターリーブ工程と同一の置換位置情報に
基づいて、外部情報の順序を置換して並べ替える、又
は、第1のインターリーブ工程にて並べ替えられた情報
の配列を元に戻すように、外部情報の順序を置換して並
べ替える第2のインターリーブ工程とを備え、第2のイ
ンターリーブ工程は、偶数長遅延を行う場合には、2バ
ンクのデータを記憶する記憶手段を用いて、1タイムス
ロットでデータの書き込み及び読み出しを切り替えて遅
延長分の遅延処理を行い、奇数長遅延を行う場合には、
2バンクの記憶手段を用いて、1タイムスロットでデー
タの書き込み及び読み出しを切り替えて遅延長−1分の
遅延処理を行うとともに、データを1タイムスロット分
だけ保持する保持手段を用いて1タイムスロット分の遅
延を行うように切り替える切替工程を有する。Further, in the decoding method according to the present invention, a probability of passing through an arbitrary state is obtained based on a received value which is a soft input, and a plurality of element codes are firstly used by using this probability.
Is a decoding method for repeatedly decoding codes generated by concatenating through the interleaving step, wherein the decoding method is a method in which a plurality of element decoding steps are performed consecutively, these element decoding steps, A soft output decoding step of receiving each received value and prior probability information and performing soft output decoding to generate soft output and / or external information at each time, and an external information generated in the soft output decoding step. Based on the same replacement position information as in the first interleaving step, the order of the external information is replaced and rearranged, or the arrangement of the information rearranged in the first interleaving step is restored. And a second interleaving step of permuting and rearranging the order of the external information. In the second interleaving step, when an even-length delay is performed, two banks of data are stored. Using 憶 means 1 switches the writing and reading of data in time slot performs delay processing of the delay length fraction, in the case of odd-length delay,
Switching between writing and reading of data in one time slot is performed by using storage means of two banks to perform a delay process of a delay length of −1, and holding means for holding data for one time slot is used for one time slot. And a switching step of switching to perform a delay of one minute.
【1169】したがって、本発明にかかる復号方法は、
繰り返し復号を行う際に、軟出力復号して得られた外部
情報を第2のインターリーブ工程にて用いるように入力
し、偶数長遅延を行う場合には、2バンクの記憶手段を
用いて遅延処理を行い、奇数長遅延を行う場合には、2
バンクの記憶手段と保持手段を用いて遅延処理を行うよ
うに切り替えることによって、少ない回路規模の下に、
偶数長遅延及び奇数長遅延の両方に対応することを可能
とする。Therefore, the decoding method according to the present invention
When performing iterative decoding, external information obtained by soft-output decoding is input so as to be used in the second interleaving step, and when performing even-length delay, delay processing is performed using storage means of two banks. And odd-length delay, 2
By switching to perform the delay processing using the storage means and the holding means of the bank, a small circuit scale can be achieved.
It is possible to cope with both the even-length delay and the odd-length delay.
【図1】本発明の実施の形態として示すデータ送受信シ
ステムを適用する通信モデルの構成を説明するブロック
図である。FIG. 1 is a block diagram illustrating a configuration of a communication model to which a data transmission / reception system shown as an embodiment of the present invention is applied.
【図2】同データ送受信システムにおける符号化装置の
一例の構成を説明するブロック図であって、PCCCに
よる符号化を行う符号化装置の構成を説明するブロック
図である。FIG. 2 is a block diagram illustrating a configuration of an example of an encoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of an encoding device that performs encoding by PCCC.
【図3】同データ送受信システムにおける復号装置の一
例の構成を説明するブロック図であって、図2に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。3 is a block diagram illustrating a configuration of an example of a decoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of a decoding device that decodes a code by the encoding device illustrated in FIG. 2;
【図4】同データ送受信システムにおける符号化装置の
一例の構成を説明するブロック図であって、SCCCに
よる符号化を行う符号化装置の構成を説明するブロック
図である。FIG. 4 is a block diagram illustrating a configuration of an example of an encoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of an encoding device that performs encoding by SCCC.
【図5】同データ送受信システムにおける復号装置の一
例の構成を説明するブロック図であって、図4に示す符
号化装置による符号の復号を行う復号装置の構成を説明
するブロック図である。5 is a block diagram illustrating a configuration of an example of a decoding device in the data transmission / reception system, and is a block diagram illustrating a configuration of a decoding device that decodes a code by the encoding device illustrated in FIG. 4;
【図6】要素復号器の概略構成を説明するブロック図で
ある。FIG. 6 is a block diagram illustrating a schematic configuration of an element decoder.
【図7】同要素復号器の左半分部分の詳細構成を説明す
るブロック図である。FIG. 7 is a block diagram illustrating a detailed configuration of a left half portion of the same element decoder.
【図8】同要素復号器の右半分部分の詳細構成を説明す
るブロック図である。FIG. 8 is a block diagram illustrating a detailed configuration of a right half of the element decoder.
【図9】同要素復号器が備える復号受信値選択回路の構
成を説明するブロック図である。FIG. 9 is a block diagram illustrating a configuration of a decoded received value selection circuit included in the element decoder.
【図10】同要素復号器が備えるエッジ検出回路の構成
を説明するブロック図である。FIG. 10 is a block diagram illustrating a configuration of an edge detection circuit included in the element decoder.
【図11】同要素復号器が備える軟出力復号回路の概略
構成を説明するブロック図である。FIG. 11 is a block diagram illustrating a schematic configuration of a soft output decoding circuit included in the element decoder.
【図12】同軟出力復号回路の左半分部分の詳細構成を
説明するブロック図である。FIG. 12 is a block diagram illustrating a detailed configuration of a left half portion of the soft output decoding circuit.
【図13】同軟出力復号回路の右半分部分の詳細構成を
説明するブロック図である。FIG. 13 is a block diagram illustrating a detailed configuration of a right half portion of the soft output decoding circuit.
【図14】ボーゼンクラフト型の畳み込み符号化器の一
構成例を説明するブロック図である。FIG. 14 is a block diagram illustrating a configuration example of a Bozencraft convolutional encoder.
【図15】ボーゼンクラフト型の畳み込み符号化器の他
の一構成例を説明するブロック図である。FIG. 15 is a block diagram illustrating another configuration example of the Bozencraft convolutional encoder.
【図16】マッシィ型の畳み込み符号化器の一構成例を
説明するブロック図である。FIG. 16 is a block diagram illustrating a configuration example of a Massy type convolutional encoder.
【図17】マッシィ型の畳み込み符号化器の他の一構成
例を説明するブロック図である。FIG. 17 is a block diagram illustrating another configuration example of the Massy type convolutional encoder.
【図18】図14に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。18 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
【図19】図18に示す畳み込み符号化器におけるトレ
リスを説明する図である。19 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG.
【図20】図15に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。20 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
【図21】図20に示す畳み込み符号化器におけるトレ
リスを説明する図である。21 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG.
【図22】図16に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。22 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
【図23】図22に示す畳み込み符号化器におけるトレ
リスを説明する図である。23 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG.
【図24】図17に示す畳み込み符号化器の具体的構成
例を説明するブロック図である。24 is a block diagram illustrating a specific configuration example of the convolutional encoder illustrated in FIG.
【図25】図24に示す畳み込み符号化器におけるトレ
リスを説明する図である。25 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG.
【図26】同軟出力復号回路が有する内部消去情報生成
回路の構成を説明するブロック図である。FIG. 26 is a block diagram illustrating a configuration of an internal erasure information generation circuit included in the soft output decoding circuit.
【図27】同軟出力復号回路が有する終結情報生成回路
の構成を説明するブロック図である。FIG. 27 is a block diagram illustrating a configuration of a termination information generation circuit included in the soft output decoding circuit.
【図28】同軟出力復号回路が有する受信値及び事前確
率情報選択回路の構成を説明するブロック図である。FIG. 28 is a block diagram illustrating a configuration of a received value and prior probability information selection circuit included in the soft output decoding circuit.
【図29】同軟出力復号回路が有するIγ算出回路の構
成を説明するブロック図である。FIG. 29 is a block diagram illustrating a configuration of an Iγ calculation circuit included in the soft output decoding circuit.
【図30】同軟出力復号回路が有するIγ分配回路の構
成を説明するブロック図である。FIG. 30 is a block diagram illustrating a configuration of an Iγ distribution circuit included in the soft output decoding circuit.
【図31】同Iγ分配回路が有するIβ0用パラレルパ
ス処理回路の構成を説明するブロック図である。FIG. 31 is a block diagram illustrating a configuration of a parallel path processing circuit for Iβ0 included in the Iγ distribution circuit.
【図32】同Iβ0用パラレルパス処理回路が有するパ
ラレルパス用log−sum演算回路の構成を説明する
ブロック図である。FIG. 32 is a block diagram illustrating a configuration of a log-sum operation circuit for a parallel path included in the parallel path processing circuit for Iβ0.
【図33】同軟出力復号回路が有するIα算出回路の構
成を説明するブロック図である。FIG. 33 is a block diagram illustrating a configuration of an Iα calculation circuit included in the soft output decoding circuit.
【図34】同Iα算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと2本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。FIG. 34 is a block diagram illustrating a configuration of an addition / comparison / selection circuit included in the Iα calculation circuit, which is for a code such that two paths reach from each state on the trellis to the state at the next time. It is a block diagram explaining the composition of the addition comparison selection circuit which performs processing.
【図35】同加算比較選択回路が有する補正項算出回路
の構成を説明するブロック図である。FIG. 35 is a block diagram illustrating a configuration of a correction term calculation circuit included in the addition / comparison / selection circuit.
【図36】同Iα算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと4本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。FIG. 36 is a block diagram illustrating a configuration of an addition / comparison / selection circuit included in the Iα calculation circuit, which is for a code such that four paths reach from each state on the trellis to the state at the next time. It is a block diagram explaining the composition of the addition comparison selection circuit which performs processing.
【図37】同Iα算出回路が有するIα+Iγ算出回路
の構成を説明するブロック図である。FIG. 37 is a block diagram illustrating a configuration of an Iα + Iγ calculation circuit included in the Iα calculation circuit.
【図38】同軟出力復号回路が有するIβ算出回路の構
成を説明するブロック図である。FIG. 38 is a block diagram illustrating a configuration of an Iβ calculation circuit included in the soft output decoding circuit.
【図39】同Iβ算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと2本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。FIG. 39 is a block diagram illustrating a configuration of an addition / comparison / selection circuit included in the Iβ calculation circuit, with respect to a code such that two paths arrive from each state on the trellis to the state at the next time. It is a block diagram explaining the composition of the addition comparison selection circuit which performs processing.
【図40】同Iβ算出回路が有する加算比較選択回路の
構成を説明するブロック図であって、トレリス上の各ス
テートから次時刻におけるステートへと4本のパスが到
達するような符号に対して処理を行う加算比較選択回路
の構成を説明するブロック図である。FIG. 40 is a block diagram illustrating a configuration of an addition / comparison / selection circuit included in the Iβ calculation circuit, with respect to a code such that four paths arrive from each state on the trellis to the state at the next time. It is a block diagram explaining the composition of the addition comparison selection circuit which performs processing.
【図41】同軟出力復号回路が有する軟出力算出回路の
構成を説明するブロック図である。FIG. 41 is a block diagram illustrating a configuration of a soft output calculation circuit included in the soft output decoding circuit.
【図42】同軟出力算出回路が有するlog−sum演
算回路の構成を説明するブロック図である。FIG. 42 is a block diagram illustrating a configuration of a log-sum operation circuit included in the soft output calculation circuit.
【図43】同軟出力復号回路が有する受信値又は事前確
率情報分離回路の構成を説明するブロック図である。FIG. 43 is a block diagram illustrating a configuration of a received value or prior probability information separation circuit included in the soft output decoding circuit.
【図44】同軟出力復号回路が有する外部情報算出回路
の構成を説明するブロック図である。FIG. 44 is a block diagram illustrating a configuration of an external information calculation circuit included in the soft output decoding circuit.
【図45】同軟出力復号回路が有する硬判定回路の構成
を説明するブロック図である。FIG. 45 is a block diagram illustrating a configuration of a hard decision circuit included in the soft output decoding circuit.
【図46】同要素復号器が備えるインターリーバにおけ
る遅延用のRAMの概念を説明するためのブロック図で
ある。FIG. 46 is a block diagram for explaining the concept of a delay RAM in an interleaver provided in the same element decoder.
【図47】遅延用のRAMの概念を説明するためのブロ
ック図であって、複数個のRAMから構成されているこ
とを説明するためのブロック図である。FIG. 47 is a block diagram for explaining the concept of a delay RAM, and is a block diagram for explaining that the RAM is constituted by a plurality of RAMs.
【図48】遅延用のRAMの概念を説明するためのブロ
ック図であって、同インターリーバが有する制御回路に
より生成したアドレスを適切に変換して各RAMに与え
る様子を説明するためのブロック図である。FIG. 48 is a block diagram for explaining the concept of a RAM for delay, and is a block diagram for explaining how an address generated by a control circuit of the interleaver is appropriately converted and given to each RAM; It is.
【図49】同インターリーバにおけるインターリーブ用
のRAMの概念を説明するためのブロック図である。FIG. 49 is a block diagram for explaining the concept of an interleaving RAM in the interleaver.
【図50】インターリーブ用のRAMの概念を説明する
ためのブロック図であって、シーケンシャルな書き込み
アドレスとランダムな読み出しアドレスとに基づいて、
バンクA,Bのそれぞれに用いるアドレスに変換し、各
RAMに与える様子を説明するためのブロック図であ
る。FIG. 50 is a block diagram for explaining the concept of an interleaving RAM, which is based on a sequential write address and a random read address;
FIG. 3 is a block diagram for explaining how addresses are converted into addresses used for banks A and B and given to each RAM.
【図51】同インターリーバが行うインターリーブの種
類を説明するための図であって、(A)は、1シンボル
の入力データに対するランダムインターリーブを示し、
(B)は、2シンボルの入力データに対するランダムイ
ンターリーブを示し、(C)は、2シンボルの入力デー
タに対するインラインインターリーブを示し、(D)
は、2シンボルの入力データに対するペアワイズインタ
ーリーブを示し、(E)は、3シンボルの入力データに
対するランダムインターリーブを示し、(F)は、3シ
ンボルの入力データに対するインラインインターリーブ
を示し、(G)は、3シンボルの入力データに対するペ
アワイズインターリーブを示す図である。FIG. 51 is a diagram for explaining the types of interleaving performed by the interleaver, wherein (A) shows random interleaving for one symbol of input data;
(B) shows random interleaving for input data of two symbols, (C) shows inline interleaving for input data of two symbols, and (D)
Shows pairwise interleaving for input data of 2 symbols, (E) shows random interleaving for input data of 3 symbols, (F) shows inline interleaving for input data of 3 symbols, and (G) shows FIG. 6 is a diagram illustrating pairwise interleaving for input data of three symbols.
【図52】同インターリーバの構成を説明するブロック
図である。FIG. 52 is a block diagram illustrating a configuration of the interleaver.
【図53】同インターリーバが有する奇数長遅延補償回
路の構成を説明するブロック図である。FIG. 53 is a block diagram illustrating a configuration of an odd-length delay compensation circuit included in the interleaver.
【図54】同インターリーバが有する記憶回路の構成を
説明するブロック図である。FIG. 54 is a block diagram illustrating a configuration of a storage circuit included in the interleaver.
【図55】同インターリーバにおけるRAMの利用方法
を説明するための図であって、1シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。FIG. 55 is a diagram for explaining a method of using a RAM in the interleaver, wherein (A) shows a delay RAM when random interleaving is performed on one symbol of input data; (B) shows an interleave RAM, (C) shows an address RAM, and (D) shows an unused RAM.
【図56】同インターリーバにおけるRAMの利用方法
を説明するための図であって、2シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。FIG. 56 is a diagram for explaining a method of using a RAM in the interleaver, wherein (A) shows a delay RAM when random interleaving is performed on two-symbol input data; (B) shows an interleave RAM, (C) shows an address RAM, and (D) shows an unused RAM.
【図57】同インターリーバにおけるRAMの利用方法
を説明するための図であって、2シンボルの入力データ
に対して、インラインインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示す図である。FIG. 57 is a diagram for explaining a method of using a RAM in the interleaver, in which inline interleaving is performed on input data of two symbols, (A) shows a RAM for delay, (B) is a diagram showing a RAM for interleaving, and (C) is a diagram showing a RAM for addresses.
【図58】同インターリーバにおけるRAMの利用方法
を説明するための図であって、2シンボルの入力データ
に対して、ペアワイズインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。FIG. 58 is a diagram for explaining a method of using a RAM in the interleaver, in which pair-wise interleaving is performed on two-symbol input data, (A) shows a delay RAM; (B) shows an interleave RAM, (C) shows an address RAM, and (D) shows an unused RAM.
【図59】同インターリーバにおけるRAMの利用方法
を説明するための図であって、3シンボルの入力データ
に対して、ランダムインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。FIG. 59 is a diagram for explaining a method of using a RAM in the interleaver, wherein (A) shows a delay RAM when random interleaving is performed on input data of three symbols; (B) shows an interleave RAM, (C) shows an address RAM, and (D) shows an unused RAM.
【図60】同インターリーバにおけるRAMの利用方法
を説明するための図であって、3シンボルの入力データ
に対して、インラインインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。FIG. 60 is a diagram for explaining a method of using a RAM in the interleaver, in which inline interleaving is performed on input data of three symbols, (A) shows a delay RAM, (B) shows an interleave RAM, (C) shows an address RAM, and (D) shows an unused RAM.
【図61】同インターリーバにおけるRAMの利用方法
を説明するための図であって、3シンボルの入力データ
に対して、ペアワイズインターリーブを施す場合におい
て、(A)は、遅延用のRAMを示し、(B)は、イン
ターリーブ用のRAMを示し、(C)は、アドレス用の
RAMを示し、(D)は、使用しないRAMを示す図で
ある。FIG. 61 is a diagram for explaining a method of using a RAM in the interleaver, wherein (A) shows a delay RAM when performing pairwise interleaving on input data of three symbols; (B) shows an interleave RAM, (C) shows an address RAM, and (D) shows an unused RAM.
【図62】同要素復号器を連接して構成される復号装置
の構成を説明するブロック図である。FIG. 62 is a block diagram illustrating a configuration of a decoding device that is configured by connecting the same element decoders.
【図63】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
前段の要素復号器からの情報の中から、軟出力復号に必
要な情報を選択する構成について説明するブロック図で
ある。FIG. 63 is a block diagram illustrating a simplified configuration of two adjacent element decoders that constitute the decoding device,
It is a block diagram explaining the structure which selects the information required for soft output decoding from the information from the element decoder of a preceding stage.
【図64】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
前段の要素復号器によって、次段の要素復号器における
軟出力復号に必要な情報を選択する構成について説明す
るブロック図である。FIG. 64 is a block diagram illustrating a simplified configuration of two adjacent element decoders that constitute the decoding device,
FIG. 21 is a block diagram illustrating a configuration in which information necessary for soft-output decoding in a next-stage element decoder is selected by a previous-stage element decoder.
【図65】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
受信値を遅延させる遅延回路を備える構成について説明
するブロック図である。FIG. 65 is a block diagram illustrating a simplified configuration of two adjacent elementary decoders constituting the decoding device,
It is a block diagram explaining the structure provided with the delay circuit which delays a received value.
【図66】同復号装置を構成する隣接する2つの要素復
号器の簡略化した構成を説明するブロック図であって、
復号の対象とする受信値を選択する復号受信値選択回路
を備える構成について説明するブロック図である。FIG. 66 is a block diagram for explaining a simplified configuration of two adjacent element decoders constituting the decoding apparatus,
It is a block diagram explaining the structure provided with the decoding reception value selection circuit which selects the reception value to decode.
【図67】図14に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が4の場合における番号付
けを示し、(B)は、メモリ数が3の場合における番号
付けを示し、(C)は、メモリ数が2の場合における番
号付けを示し、(D)は、メモリ数が1の場合における
番号付けを示す図である。67 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 14, and is a diagram illustrating numbering based on a branch input as viewed from a state of a transition destination; FIG. ) Shows the numbering when the number of memories is 4, (B) shows the numbering when the number of memories is 3, (C) shows the numbering when the number of memories is 2, D) is a diagram showing numbering when the number of memories is one.
【図68】図14に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が4の場合における番号
付けを示し、(B)は、メモリ数が3の場合における番
号付けを示し、(C)は、メモリ数が2の場合における
番号付けを示し、(D)は、メモリ数が1の場合におけ
る番号付けを示す図である。68 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 14, and is a diagram illustrating numbering based on a branch output from the state of a transition source, and (A) shows the numbering when the number of memories is four, (B) shows the numbering when the number of memories is three, (C) shows the numbering when the number of memories is two, (D) is a diagram showing numbering when the number of memories is one.
【図69】図15に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が3の場合における番号付
けを示し、(B)は、メモリ数が2の場合における番号
付けを示す図である。69 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 15, and is a diagram illustrating numbering based on a branch input as viewed from a transition destination state; FIG. () Shows numbering when the number of memories is three, and (B) is a diagram showing numbering when the number of memories is two.
【図70】図15に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が3の場合における番号
付けを示し、(B)は、メモリ数が2の場合における番
号付けを示す図である。70 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 15, and is a diagram illustrating numbering based on a branch output from the state of the transition source, and 3A is a diagram showing numbering when the number of memories is three, and FIG. 3B is a diagram showing numbering when the number of memories is two.
【図71】図16に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が3の場合における番号付
けを示し、(B)は、メモリ数が2の場合における番号
付けを示す図である。71 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 16, and is a diagram illustrating numbering based on a branch input as viewed from a state of a transition destination; FIG. () Shows numbering when the number of memories is three, and (B) is a diagram showing numbering when the number of memories is two.
【図72】図16に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が3の場合における番号
付けを示し、(B)は、メモリ数が2の場合における番
号付けを示す図である。72 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 16, and illustrating numbering based on a branch output from the state of the transition source, and 3A is a diagram showing numbering when the number of memories is three, and FIG. 3B is a diagram showing numbering when the number of memories is two.
【図73】図17に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移先のステートから見て入
力される枝を基準とした場合の番号付けを説明する図で
あって、(A)は、メモリ数が2の場合における番号付
けを示し、(B)は、メモリ数が1の場合における番号
付けを示す図である。73 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 17, and is a diagram illustrating numbering based on a branch input as viewed from a transition destination state; FIG. () Shows numbering when the number of memories is two, and (B) is a diagram showing numbering when the number of memories is one.
【図74】図17に示す畳み込み符号化器におけるトレ
リスを説明する図であり、遷移元のステートから見て出
力していく枝を基準とした場合の番号付けを説明する図
であって、(A)は、メモリ数が2の場合における番号
付けを示し、(B)は、メモリ数が1の場合における番
号付けを示す図である。74 is a diagram illustrating a trellis in the convolutional encoder illustrated in FIG. 17, and is a diagram illustrating numbering based on a branch output from the state of the transition source, and FIG. 4A is a diagram illustrating numbering when the number of memories is two, and FIG. 4B is a diagram illustrating numbering when the number of memories is one.
【図75】終結情報の生成動作を説明するためのトレリ
スを示す図であって、入力ビット数分の終結情報を終結
期間分だけ入力する動作を説明するための図である。FIG. 75 is a diagram illustrating a trellis for describing an operation of generating termination information, and is a diagram illustrating an operation of inputting termination information for the number of input bits for a termination period.
【図76】終結情報の生成動作を説明するためのトレリ
スを示す図であって、終結情報を1タイムスロットで入
力する動作を説明するための図である。FIG. 76 is a diagram illustrating a trellis for describing an operation of generating termination information, and is a diagram illustrating an operation of inputting termination information in one time slot.
【図77】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、全ての入出力パター
ン分の対数尤度Iγを算出し、符号構成に応じて決定さ
れる入出力パターンに応じて分配する構成について説明
するブロック図である。FIG. 77 is a block diagram illustrating a schematic configuration of the Iγ calculation circuit and the Iγ distribution circuit, wherein log likelihood Iγ for all input / output patterns is calculated, and input / output determined according to a code configuration; It is a block diagram explaining the structure which distributes according to a pattern.
【図78】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、少なくとも一部の入
出力パターン分の対数尤度Iγを算出し、所望の対数尤
度Iγを選択して加算する構成について説明するブロッ
ク図である。FIG. 78 is a block diagram illustrating a schematic configuration of the Iγ calculation circuit and the Iγ distribution circuit, and calculates a log likelihood Iγ for at least a part of input / output patterns and selects a desired log likelihood Iγ FIG. 3 is a block diagram illustrating a configuration for performing addition.
【図79】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、全ての入出力パター
ン分の対数尤度Iγを算出する場合において、対数尤度
Iγに対して1時刻毎の正規化を行う構成について説明
するブロック図である。FIG. 79 is a block diagram illustrating a schematic configuration of the Iγ calculation circuit and the Iγ distribution circuit. In a case where the log likelihood Iγ for all input / output patterns is calculated, 1 is used for the log likelihood Iγ. It is a block diagram explaining the structure which performs normalization for every time.
【図80】同要素復号器が対数尤度を負値として扱う場
合における対数尤度Iγに対する正規化を説明するため
の図であって、(A)は、正規化前の対数尤度Iγの分
布例を示し、(B)は、正規化後の対数尤度Iγの分布
例を示す図である。FIG. 80 is a diagram for explaining normalization of the log likelihood Iγ when the same element decoder treats the log likelihood as a negative value. FIG. 80 (A) shows the log likelihood Iγ before normalization. FIG. 4B shows a distribution example, and FIG. 4B is a diagram showing a distribution example of the log likelihood Iγ after normalization.
【図81】同要素復号器が対数尤度を正値として扱う場
合における対数尤度Iγに対する正規化を説明するため
の図であって、(A)は、正規化前の対数尤度Iγの分
布例を示し、(B)は、正規化後の対数尤度Iγの分布
例を示す図である。FIG. 81 is a diagram for explaining normalization of the log likelihood Iγ when the same element decoder treats the log likelihood as a positive value. FIG. 81 (A) is a diagram illustrating the log likelihood Iγ before normalization. FIG. 4B shows a distribution example, and FIG. 4B is a diagram showing a distribution example of the log likelihood Iγ after normalization.
【図82】同Iγ算出回路及び同Iγ分配回路の概略構
成を説明するブロック図であって、少なくとも一部の入
出力パターン分の対数尤度Iγを算出する場合におい
て、対数尤度Iγに対して1時刻毎の正規化を行う構成
について説明するブロック図である。FIG. 82 is a block diagram illustrating a schematic configuration of the Iγ calculation circuit and the Iγ distribution circuit, and calculates a log likelihood Iγ for at least a part of input / output patterns; FIG. 3 is a block diagram illustrating a configuration for performing normalization at each time.
【図83】畳み込み符号化器におけるトレリスの一例を
説明する図であって、(A)は、メモリ数が“1”の場
合の一例を示し、(B)は、メモリ数が“2”の場合の
一例を示し、(C)は、メモリ数が“3”の場合の一例
を示し、(D)は、メモリ数が“4”の場合の一例を示
す図である。83A and 83B are diagrams illustrating an example of a trellis in a convolutional encoder. FIG. 83A illustrates an example in which the number of memories is “1”, and FIG. 83B illustrates an example in which the number of memories is “2”. (C) shows an example when the number of memories is "3", and (D) shows an example when the number of memories is "4".
【図84】図83に示す4つのトレリスを重ねた様子を
説明する図である。FIG. 84 is a view for explaining a state in which the four trellis shown in FIG. 83 are overlaid;
【図85】トレリス上の各ステートから次時刻における
ステートへと2本のパスが到達するような符号に対して
処理を行う同Iα算出回路における加算比較選択回路の
構成を説明するブロック図であって、対数尤度Iαを選
択するセレクタを備える構成について説明するブロック
図である。FIG. 85 is a block diagram illustrating a configuration of an addition / comparison / selection circuit in the Iα calculation circuit that performs processing on a code such that two paths arrive from each state on the trellis to a state at the next time; FIG. 14 is a block diagram illustrating a configuration including a selector that selects log likelihood Iα.
【図86】同Iα算出回路及び同Iβ算出回路における
log−sum演算回路の概略構成を説明するブロック
図であって、第1の方法による正規化を行うlog−s
um演算回路の構成を説明するブロック図である。FIG. 86 is a block diagram illustrating a schematic configuration of a log-sum operation circuit in the Iα calculation circuit and the Iβ calculation circuit, wherein log-s performing normalization by the first method;
FIG. 3 is a block diagram illustrating a configuration of a um operation circuit.
【図87】第1の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。FIG. 87 is a diagram for describing normalization by the first method, and is a diagram illustrating an example of a dynamic range before and after normalization.
【図88】第2の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。FIG. 88 is a diagram for describing normalization by the second method, and is a diagram illustrating an example of a dynamic range before and after normalization.
【図89】同Iα算出回路及び同Iβ算出回路における
log−sum演算回路の概略構成を説明するブロック
図であって、第3の方法による正規化を行うlog−s
um演算回路の構成を説明するブロック図である。FIG. 89 is a block diagram illustrating a schematic configuration of a log-sum operation circuit in the Iα calculation circuit and the Iβ calculation circuit, wherein log-s performs normalization by a third method;
FIG. 3 is a block diagram illustrating a configuration of a um operation circuit.
【図90】第3の方法による正規化を説明するための図
であって、正規化前後におけるダイナミックレンジの例
を示す図である。FIG. 90 is a diagram for describing normalization by the third method, and is a diagram illustrating an example of a dynamic range before and after normalization.
【図91】log−sum演算回路の概略構成を説明す
るブロック図であって、通常のlog−sum演算を行
うlog−sum演算回路の構成を説明するブロック図
である。FIG. 91 is a block diagram illustrating a schematic configuration of a log-sum operation circuit, and is a block diagram illustrating a configuration of a log-sum operation circuit that performs a normal log-sum operation.
【図92】log−sum演算回路の概略構成を説明す
るブロック図であって、差分値に対応する複数の補正項
の値を算出し、その中から適切なものを選択するlog
−sum演算を行うlog−sum演算回路の構成を説
明するブロック図である。FIG. 92 is a block diagram illustrating a schematic configuration of a log-sum arithmetic circuit, which calculates values of a plurality of correction terms corresponding to difference values, and selects an appropriate one from among them.
FIG. 9 is a block diagram illustrating a configuration of a log-sum operation circuit that performs a −sum operation.
【図93】イネーブル信号を用いないlog−sum演
算の累積加算演算を行う軟出力算出回路の概略構成を説
明するブロック図である。FIG. 93 is a block diagram illustrating a schematic configuration of a soft output calculation circuit that performs a cumulative addition operation of a log-sum operation without using an enable signal.
【図94】シンボル単位の外部情報に対する正規化を説
明するための図であって、(A)は、正規化前の外部情
報の分布例を示し、(B)は、最大値を有する外部情報
を所定の値に合わせる正規化後の外部情報の分布例を示
し、(C)は、クリップ後の外部情報の分布例を示し、
(D)は、1つのシンボルに対する外部情報の値を、他
のシンボルに対する外部情報の値から差分する正規化後
の外部情報の分布例を示す図である。FIGS. 94A and 94B are diagrams for explaining normalization for external information in symbol units, where FIG. 94A shows an example of distribution of external information before normalization, and FIG. 94B shows external information having a maximum value; Shows an example of the distribution of the external information after the normalization in which is adjusted to a predetermined value. FIG.
(D) is a diagram illustrating an example of distribution of normalized external information in which the value of external information for one symbol is different from the value of external information for another symbol.
【図95】8PSK変調方式による信号点配置を説明す
る図であって、I/Q平面上に境界線を設けた様子を示
す図である。FIG. 95 is a diagram for explaining signal point arrangement by the 8PSK modulation method, and is a diagram showing a state where a boundary line is provided on an I / Q plane.
【図96】同インターリーバが有する制御回路の簡略化
した構成を説明するブロック図である。FIG. 96 is a block diagram illustrating a simplified configuration of a control circuit included in the interleaver.
【図97】書き込みアドレス用のカウンタと読み出しア
ドレス用のカウンタとを共用した場合におけるデータの
書き込みと読み出しのタイミングを説明する図である。FIG. 97 is a diagram illustrating timings of writing and reading data when a counter for a write address and a counter for a read address are shared.
【図98】書き込みアドレス用のカウンタと読み出しア
ドレス用のカウンタとを個別に設けた場合におけるデー
タの書き込みと読み出しのタイミングを説明する図であ
る。FIG. 98 is a diagram illustrating timings of writing and reading data when a counter for a write address and a counter for a read address are separately provided.
【図99】同インターリーバにおけるRAMに対するデ
ータの書き込みと読み出しの様子を説明するための図で
ある。FIG. 99 is a diagram for explaining how data is written to and read from the RAM in the interleaver.
【図100】同インターリーバにおけるRAMに対して
連続的なアドレスを割り当てる様子を説明するための図
である。FIG. 100 is a view for explaining the manner in which continuous addresses are assigned to RAMs in the interleaver.
【図101】同インターリーバにおけるRAMに対する
データの書き込みと読み出しの様子を説明するための図
であって、各RAMの全ての記憶領域にデータが記憶さ
れない場合におけるデータの書き込みと読み出しの様子
を説明するための図である。FIG. 101 is a diagram for describing how data is written to and read from a RAM in the interleaver, and illustrates how data is written and read when data is not stored in all storage areas of each RAM. FIG.
【図102】同インターリーバにおけるRAMに対して
連続的なアドレスを割り当てる様子を説明するための図
であって、物理的に異なる複数のRAMにわたって連続
的なアドレスが割り当てられる様子を説明するための図
である。FIG. 102 is a diagram for explaining how continuous addresses are assigned to RAMs in the interleaver, and for explaining how continuous addresses are assigned to a plurality of physically different RAMs; FIG.
【図103】同インターリーバにおけるRAMに対して
アドレスを割り当てる様子を説明するための図であっ
て、置換先のアドレスをタイムスロットと入力シンボル
との組み合わせで与える様子を説明するための図であ
る。FIG. 103 is a diagram for explaining how to assign an address to a RAM in the interleaver, and is a diagram for explaining how to give a replacement destination address by a combination of a time slot and an input symbol. .
【図104】同インターリーバにおけるRAMに対して
アドレスを割り当てる様子を説明するための図であっ
て、各RAMの全ての記憶領域にデータが記憶されない
場合において、置換先のアドレスをタイムスロットと入
力シンボルとの組み合わせで与える様子を説明するため
の図である。104 is a view for explaining how addresses are assigned to RAMs in the interleaver, and inputs a replacement address as a time slot when data is not stored in all storage areas of each RAM. FIG. It is a figure for explaining a mode given in combination with a symbol.
【図105】同インターリーバにおけるRAMの記憶容
量を説明するための図であって、(A)は、通常時にお
けるRAMの記憶容量を示し、(B)は、パーシャルラ
イトのRAMとして作用させる場合におけるRAMの擬
似的な記憶容量を示す図である。105 is a diagram for explaining the storage capacity of the RAM in the interleaver, FIG. 105 (A) shows the storage capacity of the RAM in a normal state, and FIG. 105 (B) shows the case where the RAM operates as a partial write RAM; 3 is a diagram showing a pseudo storage capacity of a RAM in FIG.
【図106】同インターリーバにおけるRAMに対する
データの書き込みと読み出しの様子を説明するための図
であって、3タイムスロット分のワード数のRAMを2
バンク用いて6タイムスロット分のインターリーブ長の
遅延を実現する例について説明するための図である。FIG. 106 is a diagram for explaining how data is written to and read from the RAM in the interleaver.
FIG. 11 is a diagram for describing an example of realizing a delay of an interleave length for six time slots using a bank.
【図107】図106に示す動作によるデータの書き込
みと読み出しのタイミングを説明するチャート図であ
る。107 is a chart illustrating timings for writing and reading data by the operation shown in FIG. 106.
【図108】畳み込み符号化器の一構成例を説明するブ
ロック図である。Fig. 108 is a block diagram illustrating a configuration example of a convolutional encoder.
【図109】符号化装置の一構成例を説明するブロック
図であって、インターリーバに対する入力シンボル間の
順序を入れ替える様子を説明するためのブロック図であ
る。[Fig. 109] Fig. 109 is a block diagram illustrating a configuration example of an encoding device, and is a block diagram illustrating a manner in which the order between input symbols to an interleaver is changed.
【図110】同復号装置を構成する隣接する2つの要素
復号器の簡略化した構成を説明するブロック図であっ
て、インターリーバがシンボル入れ替え回路を有する構
成について説明するブロック図である。Fig. 110 is a block diagram illustrating a simplified configuration of two adjacent element decoders included in the decoding device, and is a block diagram illustrating a configuration in which the interleaver has a symbol exchange circuit.
【図111】同復号装置を構成する隣接する2つの要素
復号器の簡略化した構成を説明するブロック図であっ
て、軟出力復号回路がシンボル入れ替え回路を有する構
成について説明するブロック図である。Fig. 111 is a block diagram illustrating a simplified configuration of two adjacent element decoders included in the decoding device, and is a block diagram illustrating a configuration in which the soft-output decoding circuit includes a symbol exchange circuit.
【図112】通信モデルの構成を説明するブロック図で
ある。FIG. 112 is a block diagram illustrating a configuration of a communication model.
【図113】従来の符号化装置におけるトレリスを説明
する図であって、確率α,β及びγの内容を説明するた
めの図である。FIG. 113 is a diagram for describing a trellis in a conventional encoding device, and for explaining the contents of probabilities α, β, and γ.
【図114】従来の復号装置において、BCJRアルゴ
リズムを適用して軟出力復号を行う際の一連の工程を説
明するフローチャートである。FIG. 114 is a flowchart illustrating a series of steps in performing a soft output decoding by applying a BCJR algorithm in a conventional decoding device.
【図115】従来の復号装置において、Max−Log
−BCJRアルゴリズムを適用して軟出力復号を行う際
の一連の工程を説明するフローチャートである。[FIG. 115] FIG. 115 shows a conventional decoding device, which is Max-Log.
It is a flowchart explaining a series of processes at the time of performing soft output decoding by applying the -BCJR algorithm.
1 符号化装置、 3 復号装置、 50 要素復号
器、 60,400 制御回路、 70 復号受信値選
択回路、 80 エッジ検出回路、 90 軟出力復号
回路、 100 インターリーバ、 110 アドレス
用記憶回路、 120,411,421,422,42
3,425,426,501,502,503,50
4,520,530,540,603 セレクタ、 1
30 信号線、 151 符号情報生成回路、 152
内部消去情報生成回路、 153終結情報生成回路、
154 受信値及び事前確率情報選択回路、 155
受信データ及び遅延用記憶回路、 156 Iγ算出
回路、 157 Iγ分配回路、 158 Iα算出回
路、 159 Iβ算出回路、 160 Iβ記憶回
路、 161 軟出力算出回路、 162 受信値又は
事前確率情報分離回路、163 外部情報算出回路、
164 振幅調整及びクリップ回路、 165硬判定回
路、 222 Iγ正規化回路、 223 枝入出力情
報算出回路、2251 Iβ0用パラレルパス処理回
路、 2252 Iβ1用パラレルパス処理回路、 2
253 Iα用パラレルパス処理回路、 232,25
3,330 選択用制御信号生成回路、 252,37
2,582 ルックアップテーブル、 240,280
制御信号生成回路、 241,242,283,28
4加算比較選択回路、 243 Iα+Iγ算出回路、
245,256,286,292,312,550,
560,580,591 log−sum演算回路、
247,258,288,294 補正項算出回路、
250,272Iα正規化回路、 281 Iβ0用加
算比較選択回路、 282 Iβ1用加算比較選択回
路、 291,308 Iβ0正規化回路、 310
Iα+Iγ+Iβ算出回路、 311 イネーブル信号
生成回路、 313 Iλ算出回路、 350 情報ビ
ット外部情報算出回路、 351 情報シンボル外部情
報算出回路、 352 符号外部情報算出回路、 35
7,554,564 正規化回路、 361 最小シン
ボル算出回路、 370 I/Qデマップ回路、 40
1 遅延アドレス発生回路、 402 奇数長遅延補償
回路、 403 インターリーブアドレス変換回路、
404 遅延アドレス変換回路、 405 アドレス選
択回路、 406 入力データ選択回路、 407 記
憶回路、 408 出力データ選択回路、 410,5
65 レジスタ、 421 インバータ、 424 R
AM、 510 遅延回路、 531 加算器、 59
0 選択回路、 601 書き込みアドレス発生回路、
602 読み出しアドレス発生回路、 610,61
1,612,613 シンボル入れ替え回路Reference Signs List 1 encoding device, 3 decoding device, 50 element decoder, 60,400 control circuit, 70 decoded reception value selection circuit, 80 edge detection circuit, 90 soft output decoding circuit, 100 interleaver, 110 address storage circuit, 120, 411, 421, 422, 42
3,425,426,501,502,503,50
4,520,530,540,603 selector, 1
30 signal lines, 151 code information generation circuit, 152
Internal erasure information generation circuit, 153 termination information generation circuit,
154 received value and prior probability information selection circuit, 155
Receiving data and delay storage circuit, 156 Iγ calculation circuit, 157 Iγ distribution circuit, 158 Iα calculation circuit, 159 Iβ calculation circuit, 160 Iβ storage circuit, 161 soft output calculation circuit, 162 Received value or prior probability information separation circuit, 163 External information calculation circuit,
164 amplitude adjustment and clipping circuit, 165 hard decision circuit, 222 Iγ normalization circuit, 223 branch input / output information calculation circuit, 225 1 Iβ0 parallel path processing circuit, 225 2 Iβ1 parallel path processing circuit, 2
25 3 Iα parallel path processing circuit, 232, 25
3,330 selection control signal generation circuit, 252,37
2,582 lookup table, 240,280
Control signal generation circuit, 241, 242, 283, 28
4 addition comparison selection circuit, 243 Iα + Iγ calculation circuit,
245, 256, 286, 292, 312, 550,
560,580,591 log-sum operation circuit,
247, 258, 288, 294 correction term calculation circuit,
250, 272Iα normalization circuit, 281 Iβ0 addition / comparison / selection circuit, 282 Iβ1 addition / comparison / selection circuit, 291,308 Iβ0 normalization circuit, 310
Iα + Iγ + Iβ calculation circuit, 311 enable signal generation circuit, 313 Iλ calculation circuit, 350 information bit external information calculation circuit, 351 information symbol external information calculation circuit, 352 code external information calculation circuit, 35
7, 554, 564 Normalization circuit, 361 Minimum symbol calculation circuit, 370 I / Q demapping circuit, 40
1 delay address generation circuit, 402 odd-number delay compensation circuit, 403 interleave address conversion circuit,
404 delay address conversion circuit, 405 address selection circuit, 406 input data selection circuit, 407 storage circuit, 408 output data selection circuit, 410,5
65 registers, 421 inverters, 424 R
AM, 510 delay circuit, 531 adder, 59
0 selection circuit, 601 write address generation circuit,
602 read address generation circuit, 610, 61
1,612,613 symbol exchange circuit
フロントページの続き Fターム(参考) 5B001 AA10 AA13 AA14 AB02 AB05 AC01 AC04 AC05 AD06 AE02 5J065 AA01 AB01 AC03 AD10 AF02 AF03 AG06 AH03 AH05 AH06 AH09 AH17 Continued on the front page F-term (reference) 5B001 AA10 AA13 AA14 AB02 AB05 AC01 AC04 AC05 AD06 AE02 5J065 AA01 AB01 AC03 AD10 AF02 AF03 AG06 AH03 AH05 AH06 AH09 AH17
Claims (53)
て連接して生成された符号を繰り返し復号するために用
いるインターリーブ装置であって、 データを記憶する複数の記憶手段と、 データを1タイムスロット分だけ保持する保持手段と、 偶数長遅延を行う場合には、2バンクの上記記憶手段を
用いて、1タイムスロットでデータの書き込み及び読み
出しを切り替えて遅延長分の遅延処理を行い、奇数長遅
延を行う場合には、2バンクの上記記憶手段を用いて、
1タイムスロットでデータの書き込み及び読み出しを切
り替えて遅延長−1分の遅延処理を行うとともに、上記
保持手段を用いて1タイムスロット分の遅延を行うよう
に切り替える切替手段とを備えることを特徴とするイン
ターリーブ装置。1. An interleaving apparatus for repeatedly decoding a code generated by connecting a plurality of element codes via an interleaver, comprising: a plurality of storage means for storing data; In the case of performing the even-length delay with the holding unit that holds the data by the amount, the data is switched between writing and reading in one time slot by using the storage unit of the two banks to perform the delay processing by the delay length, and the odd-length delay is performed. In the case of delaying, using the above-mentioned storage means of two banks,
Switching means for switching between writing and reading of data in one time slot to perform a delay process of a delay length of -1 minute, and switching means for performing a delay of one time slot using the holding means. Interleave device.
ーブ長を示す情報を生成する生成手段を備え、 上記切替手段は、上記生成手段により生成された上記情
報に基づいて、遅延の対象とするデータを選択すること
を特徴とする請求項1記載のインターリーブ装置。2. A method according to claim 1, further comprising generating means for generating information indicating an interleave length in the interleave processing, wherein the switching means selects data to be delayed based on the information generated by the generating means. The interleave device according to claim 1, wherein
延長の半分のタイムスロット分のワード数の記憶領域を
有するものであることを特徴とする請求項1記載のイン
ターリーブ装置。3. The interleave apparatus according to claim 1, wherein said storage means has a storage area of a number of words corresponding to a half of a delay length of an even-length delay.
リであることを特徴とする請求項1記載のインターリー
ブ装置。4. The interleave device according to claim 1, wherein said storage means is a random access memory.
特徴とする請求項1記載のインターリーブ装置。5. The interleave device according to claim 1, wherein said holding means is a register.
ンターリーブを施すことを特徴とする請求項1記載のイ
ンターリーブ装置。6. The interleaving apparatus according to claim 1, wherein random interleaving is performed on the input data.
て、互いに異なるアドレスに基づいて個別的にインター
リーブを施すことを特徴とする請求項1記載のインター
リーブ装置。7. The interleaving apparatus according to claim 1, wherein interleaving is individually performed on the input data of a plurality of symbols based on mutually different addresses.
て、各ビットの組み合わせを保持するようにインターリ
ーブを施すことを特徴とする請求項1記載のインターリ
ーブ装置。8. The interleaving apparatus according to claim 1, wherein interleaving is performed on input plural-symbol data so as to retain a combination of each bit.
報に基づいて、入力されるデータの順序を置換して並べ
替えることを特徴とする請求項1記載のインターリーブ
装置。9. The interleave apparatus according to claim 1, wherein the order of the input data is replaced and rearranged based on the same replacement position information as that of the interleaver.
れた情報の配列を元に戻すように、入力されるデータの
順序を置換して並べ替えることを特徴とする請求項1記
載のインターリーブ装置。10. The interleave apparatus according to claim 1, wherein the order of the input data is rearranged and rearranged so that the arrangement of the information rearranged by the interleaver is restored.
ることを特徴とする請求項1記載のインターリーブ装
置。11. The interleave device according to claim 1, wherein the interleave device is integrated on a semiconductor substrate.
ことを特徴とする請求項1記載のインターリーブ装置。12. The interleave apparatus according to claim 1, wherein said element code is a convolutional code.
ブ工程を介して連接して生成された符号を繰り返し復号
するために用いるインターリーブ方法であって、 上記第1のインターリーブ工程と同一の置換位置情報に
基づいて、入力されたデータの順序を置換して並べ替え
る、又は、上記第1のインターリーブ工程にて並べ替え
られた情報の配列を元に戻すように、データの順序を置
換して並べ替える第2のインターリーブ工程と、 偶数長遅延を行う場合には、2バンクのデータを記憶す
る記憶手段を用いて、1タイムスロットでデータの書き
込み及び読み出しを切り替えて遅延長分の遅延処理を行
い、奇数長遅延を行う場合には、2バンクの上記記憶手
段を用いて、1タイムスロットでデータの書き込み及び
読み出しを切り替えて遅延長−1分の遅延処理を行うと
ともに、データを1タイムスロット分だけ保持する保持
手段を用いて1タイムスロット分の遅延を行うように切
り替える切替工程とを備えることを特徴とするインター
リーブ方法。13. An interleaving method for repeatedly decoding a code generated by connecting a plurality of element codes through a first interleaving step, wherein the same replacement position information as in the first interleaving step is provided. , And rearranges the order of the input data, or rearranges and rearranges the order of the data so that the arrangement of the information rearranged in the first interleaving step is restored. In the case of performing the second interleaving step and the even-length delay, the storage unit that stores the data of two banks is used to switch between writing and reading of data in one time slot to perform delay processing for the delay length. In the case of performing the odd-length delay, the writing and reading of data are switched in one time slot by using the two banks of storage means, and the delay length− Performs minute delay processing, interleaving method characterized by comprising a switching step of switching to perform a delay of one time slot with a holding means for holding data only one time slot.
ーリーブ処理におけるインターリーブ長を示す情報に基
づいて、遅延の対象とするデータを選択することを特徴
とする請求項13記載のインターリーブ方法。14. The interleaving method according to claim 13, wherein in the switching step, data to be delayed is selected based on the information indicating the interleave length in the generated interleave processing.
遅延長の半分のタイムスロット分のワード数の記憶領域
を有するものであることを特徴とする請求項13記載の
インターリーブ方法。15. The interleaving method according to claim 13, wherein said storage means has a storage area of a number of words corresponding to a half of a delay length of an even-length delay.
モリであることを特徴とする請求項13記載のインター
リーブ方法。16. The interleaving method according to claim 13, wherein said storage means is a random access memory.
を特徴とする請求項13記載のインターリーブ方法。17. The interleaving method according to claim 13, wherein said holding means is a register.
のステートを通過する確率を求め、上記確率を用いて、
複数の要素符号をインターリーバを介して連接して生成
された符号を繰り返し復号するための、上記要素符号に
対応する復号装置であって、 上記受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入
力し、上記インターリーバと同一の置換位置情報に基づ
いて、上記外部情報の順序を置換して並べ替える、又
は、上記インターリーバにより並べ替えられた情報の配
列を元に戻すように、上記外部情報の順序を置換して並
べ替えるインターリーブ手段とを備え、 上記インターリーブ手段は、 データを記憶する複数の記憶手段と、 データを1タイムスロット分だけ保持する保持手段と、 偶数長遅延を行う場合には、2バンクの上記記憶手段を
用いて、1タイムスロットでデータの書き込み及び読み
出しを切り替えて遅延長分の遅延処理を行い、奇数長遅
延を行う場合には、2バンクの上記記憶手段を用いて、
1タイムスロットでデータの書き込み及び読み出しを切
り替えて遅延長−1分の遅延処理を行うとともに、上記
保持手段を用いて1タイムスロット分の遅延を行うよう
に切り替える切替手段とを有することを特徴とする復号
装置。18. A probability of passing through an arbitrary state is determined based on a received value that is a soft input, and using the probability,
A decoding device corresponding to the element code for repeatedly decoding a code generated by concatenating a plurality of element codes via an interleaver, the soft code decoding receiving the received value and the prior probability information And soft output decoding means for generating soft output and / or external information at each time; and inputting the external information generated by the soft output decoding means, based on the same replacement position information as the interleaver. Interleaving means for replacing the order of the external information and rearranging the order of the external information, or so as to restore the arrangement of the information rearranged by the interleaver. The interleaving means includes: a plurality of storage means for storing data; a holding means for holding data for one time slot; Using the storage means of the two banks, data writing and reading are switched in one time slot to perform delay processing for the delay length, and when performing an odd-length delay, use the storage means of the two banks. ,
Switching means for switching between writing and reading of data in one time slot to perform a delay process of a delay length of -1 minute, and switching means for performing a delay of one time slot using the holding means. Decoding device.
リーブ処理におけるインターリーブ長を示す情報を生成
する生成手段を有し、 上記切替手段は、上記生成手段により生成された上記情
報に基づいて、遅延の対象とするデータを選択すること
を特徴とする請求項18記載の復号装置。19. The interleave means has a generation means for generating information indicating an interleave length in an interleave process, and the switching means sets a delay target based on the information generated by the generation means. 19. The decoding device according to claim 18, wherein data is selected.
遅延長の半分のタイムスロット分のワード数の記憶領域
を有するものであることを特徴とする請求項18記載の
復号装置。20. The decoding apparatus according to claim 18, wherein said storage means has a storage area of a number of words corresponding to a half time slot of a delay length in an even-length delay.
モリであることを特徴とする請求項18記載の復号装
置。21. The decoding device according to claim 18, wherein said storage means is a random access memory.
を特徴とする請求項18記載の復号装置。22. The decoding device according to claim 18, wherein said holding means is a register.
るデータに対して、ランダムインターリーブを施すこと
を特徴とする請求項18記載の復号装置。23. The decoding apparatus according to claim 18, wherein said interleaving means performs random interleaving on input data.
る複数シンボルのデータに対して、互いに異なるアドレ
スに基づいて個別的にインターリーブを施すことを特徴
とする請求項18記載の復号装置。24. The decoding apparatus according to claim 18, wherein said interleaving means individually interleaves data of a plurality of input symbols based on mutually different addresses.
る複数シンボルのデータに対して、各ビットの組み合わ
せを保持するようにインターリーブを施すことを特徴と
する請求項18記載の復号装置。25. The decoding apparatus according to claim 18, wherein said interleaving means interleaves data of a plurality of input symbols so as to retain a combination of each bit.
ることを特徴とする請求項18記載の復号装置。26. The decoding device according to claim 18, wherein the decoding device is integrated on a semiconductor substrate.
列連接符号化変調又は縦列連接符号化変調がなされた符
号を繰り返し復号するためのものであることを特徴とす
る請求項18記載の復号装置。27. The decoding according to claim 18, wherein the decoding is for repeatedly decoding codes subjected to parallel concatenation coding, column concatenation coding, parallel concatenation coding modulation, or column concatenation coding modulation. apparatus.
ことを特徴とする請求項27記載の復号装置。28. The decoding apparatus according to claim 27, wherein said element code is a convolutional code.
JRアルゴリズムに基づく最大事後確率復号を行うこと
を特徴とする請求項18記載の復号装置。29. The soft-output decoding means, comprising: Log-BC
19. The decoding device according to claim 18, wherein maximum a posteriori probability decoding is performed based on a JR algorithm.
のステートを通過する確率を求め、上記確率を用いて、
複数の要素符号を第1のインターリーブ工程を介して連
接して生成された符号を繰り返し復号するための、上記
要素符号に対応する復号方法であって、 上記受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
し、上記第1のインターリーブ工程と同一の置換位置情
報に基づいて、上記外部情報の順序を置換して並べ替え
る、又は、上記第1のインターリーブ工程にて並べ替え
られた情報の配列を元に戻すように、上記外部情報の順
序を置換して並べ替える第2のインターリーブ工程とを
備え、 上記第2のインターリーブ工程は、偶数長遅延を行う場
合には、2バンクのデータを記憶する記憶手段を用い
て、1タイムスロットでデータの書き込み及び読み出し
を切り替えて遅延長分の遅延処理を行い、奇数長遅延を
行う場合には、2バンクの上記記憶手段を用いて、1タ
イムスロットでデータの書き込み及び読み出しを切り替
えて遅延長−1分の遅延処理を行うとともに、データを
1タイムスロット分だけ保持する保持手段を用いて1タ
イムスロット分の遅延を行うように切り替える切替工程
を有することを特徴とする復号方法。30. A probability of passing an arbitrary state based on a received value that is a soft input, and using the probability,
A decoding method corresponding to the element code for repeatedly decoding a code generated by concatenating a plurality of element codes through a first interleaving step, wherein the received value and the prior probability information are input. A soft output decoding step of performing soft output decoding to generate soft output and / or extrinsic information at each time; and inputting the extrinsic information generated in the soft output decoding step and being the same as the first interleaving step Based on the replacement position information, the order of the external information is replaced and rearranged, or the order of the external information is changed so that the arrangement of the information rearranged in the first interleaving step is restored. And a second interleaving step of rearranging and rearranging. In the second interleaving step, when an even-length delay is performed, storage means for storing data of two banks is used. When writing and reading data are switched in a time slot to perform a delay process for a delay length, and when odd-length delay is performed, writing and reading of data is switched in one time slot using the above-described storage means of two banks. And a switching step of performing a delay process for one time slot using a holding unit that holds data for one time slot.
ーリーブ工程にて生成されたインターリーブ処理におけ
るインターリーブ長を示す情報に基づいて、遅延の対象
とするデータを選択することを特徴とする請求項30記
載の復号方法。31. The switching step, wherein data to be delayed is selected based on information indicating an interleave length in the interleave processing generated in the second interleave step. The decoding method described.
遅延長の半分のタイムスロット分のワード数の記憶領域
を有するものであることを特徴とする請求項30記載の
復号方法。32. The decoding method according to claim 30, wherein said storage means has a storage area of a number of words corresponding to a half of a delay length of an even-length delay.
モリであることを特徴とする請求項30記載の復号方
法。33. The decoding method according to claim 30, wherein said storage means is a random access memory.
を特徴とする請求項30記載の復号方法。34. The decoding method according to claim 30, wherein said holding means is a register.
のステートを通過する確率を求め、上記確率を用いて、
複数の要素符号をインターリーバを介して連接して生成
された符号を繰り返し復号する復号装置であって、 当該復号装置は、連接された複数の要素復号器からな
り、 上記要素復号器は、それぞれ、 上記受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る軟出力復号手段と、 上記軟出力復号手段により生成された上記外部情報を入
力し、上記インターリーバと同一の置換位置情報に基づ
いて、上記外部情報の順序を置換して並べ替える、又
は、上記インターリーバにより並べ替えられた情報の配
列を元に戻すように、上記外部情報の順序を置換して並
べ替えるインターリーブ手段とを備え、 上記インターリーブ手段は、 データを記憶する複数の記憶手段と、 データを1タイムスロット分だけ保持する保持手段と、 偶数長遅延を行う場合には、2バンクの上記記憶手段を
用いて、1タイムスロットでデータの書き込み及び読み
出しを切り替えて遅延長分の遅延処理を行い、奇数長遅
延を行う場合には、2バンクの上記記憶手段を用いて、
1タイムスロットでデータの書き込み及び読み出しを切
り替えて遅延長−1分の遅延処理を行うとともに、上記
保持手段を用いて1タイムスロット分の遅延を行うよう
に切り替える切替手段とを有することを特徴とする復号
装置。35. A probability of passing through an arbitrary state is determined based on a received value that is a soft input.
A decoding device for repeatedly decoding a code generated by connecting a plurality of element codes via an interleaver, wherein the decoding apparatus includes a plurality of connected element decoders, and each of the element decoders includes: Soft output decoding means for inputting the received value and the prior probability information and performing soft output decoding to generate soft output and / or external information at each time; and outputting the external information generated by the soft output decoding means. Input, and based on the same replacement position information as the interleaver, the external information is replaced and rearranged, or the external information is rearranged by the interleaver so as to restore the original array. Interleaving means for permuting and rearranging the order of information, the interleaving means comprising: a plurality of storage means for storing data; In the case of performing an even-length delay with the holding unit that holds the data for the same number of times, the data is switched between writing and reading in one time slot by using the two banks of storage units, and the delay processing for the delay length is performed. When performing a long delay, use the two banks of storage means described above.
Switching means for switching between writing and reading of data in one time slot to perform a delay process of a delay length of -1 minute, and switching means for performing a delay of one time slot using the holding means. Decoding device.
リーブ処理におけるインターリーブ長を示す情報を生成
する生成手段を有し、 上記切替手段は、上記生成手段により生成された上記情
報に基づいて、遅延の対象とするデータを選択すること
を特徴とする請求項35記載の復号装置。36. The interleave means has a generation means for generating information indicating an interleave length in interleave processing, and the switching means sets a delay target based on the information generated by the generation means. The decoding device according to claim 35, wherein data is selected.
遅延長の半分のタイムスロット分のワード数の記憶領域
を有するものであることを特徴とする請求項35記載の
復号装置。37. The decoding apparatus according to claim 35, wherein said storage means has a storage area of a number of words corresponding to a half of a delay length of an even-length delay.
モリであることを特徴とする請求項35記載の復号装
置。38. The decoding device according to claim 35, wherein said storage means is a random access memory.
を特徴とする請求項35記載の復号装置。39. The decoding device according to claim 35, wherein said holding means is a register.
るデータに対して、ランダムインターリーブを施すこと
を特徴とする請求項35記載の復号装置。40. The decoding apparatus according to claim 35, wherein said interleaving means performs random interleaving on input data.
る複数シンボルのデータに対して、互いに異なるアドレ
スに基づいて個別的にインターリーブを施すことを特徴
とする請求項35記載の復号装置。41. The decoding apparatus according to claim 35, wherein said interleaving means individually interleaves data of a plurality of input symbols based on mutually different addresses.
る複数シンボルのデータに対して、各ビットの組み合わ
せを保持するようにインターリーブを施すことを特徴と
する請求項35記載の復号装置。42. The decoding apparatus according to claim 35, wherein said interleaving means interleaves data of a plurality of input symbols so as to retain a combination of each bit.
と上記繰り返し復号の繰り返し回数との積で表される数
だけ連接されることを特徴とする請求項35記載の復号
装置。43. The decoding apparatus according to claim 35, wherein the element decoders are connected by a number represented by a product of the number of the element codes and the number of iterations of the iterative decoding.
させて構成されていることを特徴とする請求項35記載
の復号装置。44. The decoding apparatus according to claim 35, wherein said element decoder is configured to be integrated on a semiconductor substrate.
列連接符号化変調又は縦列連接符号化変調がなされた符
号を繰り返し復号することを特徴とする請求項35記載
の復号装置。45. The decoding apparatus according to claim 35, wherein a code subjected to parallel concatenated coding, column concatenated coding, parallel concatenated coding modulation, or column concatenated coding modulation is repeatedly decoded.
ことを特徴とする請求項45記載の復号装置。46. The decoding device according to claim 45, wherein the element code is a convolutional code.
JRアルゴリズムに基づく最大事後確率復号を行うこと
を特徴とする請求項35記載の復号装置。47. The soft-output decoding means, comprising: Log-BC
The decoding device according to claim 35, wherein maximum a posteriori probability decoding is performed based on a JR algorithm.
のステートを通過する確率を求め、上記確率を用いて、
複数の要素符号を第1のインターリーブ工程を介して連
接して生成された符号を繰り返し復号する復号方法であ
って、 当該復号方法は、複数の要素復号工程が連続して行われ
るものであり、 上記要素復号工程は、それぞれ、 上記受信値及び事前確率情報を入力して軟出力復号を行
い、各時刻における軟出力及び/又は外部情報を生成す
る軟出力復号工程と、 上記軟出力復号工程にて生成された上記外部情報を入力
し、上記第1のインターリーブ工程と同一の置換位置情
報に基づいて、上記外部情報の順序を置換して並べ替え
る、又は、上記第1のインターリーブ工程にて並べ替え
られた情報の配列を元に戻すように、上記外部情報の順
序を置換して並べ替える第2のインターリーブ工程とを
備え、 上記第2のインターリーブ工程は、偶数長遅延を行う場
合には、2バンクのデータを記憶する記憶手段を用い
て、1タイムスロットでデータの書き込み及び読み出し
を切り替えて遅延長分の遅延処理を行い、奇数長遅延を
行う場合には、2バンクの上記記憶手段を用いて、1タ
イムスロットでデータの書き込み及び読み出しを切り替
えて遅延長−1分の遅延処理を行うとともに、データを
1タイムスロット分だけ保持する保持手段を用いて1タ
イムスロット分の遅延を行うように切り替える切替工程
を有することを特徴とする復号方法。48. A probability of passing through an arbitrary state is determined based on a received value that is a soft input.
A decoding method for repeatedly decoding a code generated by concatenating a plurality of element codes through a first interleaving step, wherein the decoding method includes performing a plurality of element decoding steps consecutively, The element decoding step includes: receiving the received value and the prior probability information, performing soft output decoding, and generating a soft output and / or external information at each time; and a soft output decoding step. The external information generated as described above is input, and the order of the external information is replaced and rearranged based on the same replacement position information as in the first interleaving step, or the external information is arranged in the first interleaving step. A second interleaving step of permuting and rearranging the order of the external information so as to restore the sequence of the permuted information, wherein the second interleaving step comprises an even number When performing the delay, using the storage means for storing the data of the two banks, switching between writing and reading of data is performed in one time slot to perform the delay processing for the delay length, and when performing the odd-length delay, The two banks of storage means are used to switch between writing and reading of data in one time slot to perform a delay process of a delay length of −1, and to hold data for one time slot by one holding time. A decoding method, comprising: a switching step of performing switching so as to delay slots.
ーリーブ工程にて生成されたインターリーブ処理におけ
るインターリーブ長を示す情報に基づいて、遅延の対象
とするデータを選択することを特徴とする請求項48記
載の復号方法。49. The switching step, wherein data to be delayed is selected based on information indicating an interleave length in the interleave processing generated in the second interleave step. The decoding method described.
遅延長の半分のタイムスロット分のワード数の記憶領域
を有するものであることを特徴とする請求項48記載の
復号方法。50. The decoding method according to claim 48, wherein said storage means has a storage area having a number of words corresponding to a half of a delay length of an even-length delay.
モリであることを特徴とする請求項48記載の復号方
法。51. The decoding method according to claim 48, wherein said storage means is a random access memory.
を特徴とする請求項48記載の復号方法。52. The decoding method according to claim 48, wherein said holding means is a register.
数と上記繰り返し復号の繰り返し回数との積で表される
数だけ行われることを特徴とする請求項48記載の復号
方法。53. The decoding method according to claim 48, wherein the element decoding step is performed by a number represented by a product of the number of the element codes and the number of repetitions of the iterative decoding.
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JP2000263137A JP2002076918A (en) | 2000-08-31 | 2000-08-31 | Apparatus and method for interleaving and apparatus and method for decoding |
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